(57)【要約】【課題】本発明は、ダイオードやキャパシタ素子等のアナログ素子を要さず、安定した動作を行うことができるトグル検知回路を提供する。【解決手段】本発明に係わるトグル検知回路１００は、アップ・ダウンカウンタ１０とトグル検知部２０とを備えている。ここで、アップ・ダウンカウンタ１０において、アップ入力部（一方の入力部）Ｕには判定対象信号が入力される。他方アップ・ダウンカウンタ１０において、ダウン入力部（他方の入力部）Ｄには参照クロックが入力される。当該アップ・ダウンカウンタ１０では、判定対象信号のエッジおよび参照クロックのエッジに起因して、カウントの昇降を行うことができる。また、トグル検知部２０は、アップ・ダウンカウンタ１０からの出力信号に応じて、「１」もしくは「０」の信号を生成する。【選択図】  図１
2008136085.tif 000002
【特許請求の範囲】
【請求項１】
判定対象信号が入力されるバッファと、
一方の入力部に前記バッファの出力信号が入力され、他方の入力部にクロック信号が入力され、前記判定対象信号のエッジおよび前記クロックのエッジに起因して、カウントの昇降を行うことができるアップ・ダウンカウンタと、
前記アップ・ダウンカウンタからの出力信号に応じて、第１の状態信号と、当該第１の状態信号とは異なる第２の状態信号とを生成するトグル検知部とを、備えるトグル検知回路。
【請求項２】
前記アップ・ダウンカウンタは、
所定の期間、前記カウントの昇降を行った後に、カウント結果を示す複数ビットを出力し、
前記トグル検知部は、
前記アップ・ダウンカウンタからの前記出力信号を構成する各ビットについてＡＮＤ論理計算を行う第一のＡＮＤ回路と、
前記アップ・ダウンカウンタからの前記出力信号を構成する各ビットについてＯＲ論理計算を行うＯＲ回路と、
一方の入力部が前記ＡＮＤ回路の出力部と接続され、他方の入力部が前記ＯＲ回路に接続されるラッチ回路とを、備える請求項１に記載のトグル検知回路。
【請求項３】
前記アップ・ダウンカウンタの前記一方の入力部および前記他方の入力部の前段に各々配設される第二のＡＮＤ回路および第三のＡＮＤ回路をさらに備え、
前記第二のＡＮＤ回路は、
前記判定対象信号と前記第一のＡＮＤ回路からの出力信号を反転した反転帰還信号とのＡＮＤ論理計算を行い、当該論理計算結果を前記アップ・ダウンカウンタの前記一方の入力部に対して出力し、
前記第三のＡＮＤ回路は、
前記クロックと前記ＯＲ回路からの出力帰還信号とのＯＲ論理計算を行い、当該論理計算結果を前記アップ・ダウンカウンタの前記他方の入力部に対して出力する請求項２に記載のトグル検知回路。
【請求項４】
前記アップ・ダウンカウンタの前記一方の入力部の前段、および／または、前記アップ・ダウンカウンタの前記他方の入力部の前段に配設される、所定の分周率により入力信号を分周する分周器を、さらに備える請求項１に記載のトグル検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トグル検知回路に係る発明であり、たとえば、ＳＥＲＤＥＳ回路を使用している半導体装置に適用することができる。
【背景技術】
【０００２】
１．５Ｇ〜３Ｇｂｐｓ級のＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ−Ｄｅｓｅｒｉａｌｉｚｅｒ）回路の開発において、通信相手と通信を行う際に事前に相手の情報を低速で得る必要がある（つまり、低速での情報交換が必要である）。しかし、通常、通信装置におけるインターフェイスの結合方式はＡＣカップリングであるために、低速での情報交換ができない。そこで、当該低速での情報交換を可能とする手段として、ＯＯＢ（Ｏｕｔ−Ｏｆ−Ｂａｎｄ）という方法が取られている。
【０００３】
当該ＯＯＢでは、ＡＣカップリングが存在していても低速での情報交換（データ伝送）を可能とするために、「信号がトグルしている」、「信号がトグルしていない」という情報を「０」または「１」と判断しており、これにより当該低速での情報交換を可能としている（当該低速での情報交換（データ伝送）が可能となるのは、トグル自身は高速のデータであるため上記ＡＣカップリングを通過できるからである）。
【０００４】
したがって、当該ＯＯＢを採用する場合には当然、受信側の通信装置に当該トグルのあり無しを判定するトグル検知回路が必要になる。当該トグル検知回路の従来構成は、非特許文献１に開示されている。
【０００５】
上記非特許文献に開示されているトグル検知回路では、信号のトグルを検知するために、電圧遷移毎にパルスを出す回路、ダイオードおよびキャパシタンス素子等により構成されている。当該トグル検知回路では、電圧遷移の無いときには、キャパシタンスと並列的に接続されている抵抗器によって電流が引き抜かれ、これにより当該トグル検知回路から「Ｌ」の信号が出力される。これに対して、電圧遷移がある一定以上の頻度で起これば、ダイオードからの電流供給によって、当該トグル検知回路から「Ｈ」の信号が出力される。
【０００６】
つまり、非特許文献１に係わるトグル検知回路では、ダイオード、抵抗器、キャパシタ素子等により決定される閾値と、当該キャパシタ素子に蓄えられる電荷の積分値とを比較しており、当該比較の結果に応じて、当該トグル検知回路は、「Ｈ」または「Ｌ」の信号を出力している。
【０００７】
【非特許文献１】Ｓｅｒｉａｌ−ＡＴＡ  Ｉｎｔｅｒｎａｔｉｎａｌ  Ｏｒｇａｎｉｚａｔｉｏｎ：Ｓｅｒｉａｌ  ＡＴＡ  Ｒｅｖｉｓｉｏｎ  ２．５（２７−Ｏｃｔｏｂｅｒ−２００５），ｐｐ２４６  Ｆｉｇｕｒｅ−１４４  Ｓｑｕｅｌｃｈ  ｄｅｔｅｃｔｏｒ．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、非特許文献１に開示されているダイオードは、アノード端子とカソード端子との両方を信号伝達のために使用する必要がある。しかし、当該形態のダイオードを作成することは、困難であるという問題点がある。
【０００９】
また、非特許文献１に開示されているトグル検知回路は、キャパシタ素子を構成要素として含んでいる。しかし当該キャパシタ素子は、一般的に占有面積が大きくなるという問題点がある。
【００１０】
さらに、非特許文献１に開示されているトグル検知回路では、当該トグル検知回路から出力される信号は、ダイオード、抵抗器およびキャパシタ素子等アナログ的処理を行う素子により決定される閾値を用いた比較結果に応じて決定される。しかし、当該アナログ的処理を行う素子の特性は、プロセス、温度条件および電源電圧等などによって大きく変動してしまう。つまり、当該閾値が不安定となり、当該トグル検知回路が安定した動作を行うことができないという問題点がある。
【００１１】
そこで、本発明は、上記ダイオードやキャパシタ素子等を要さず、安定した動作を行うことができるトグル検知回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る請求項１に記載のトグル検知回路は、一方の入力部に判定対象信号が入力され、他方の入力部にクロックが入力され、前記判定対象信号のエッジおよび前記クロックのエッジに起因して、カウントの昇降を行うことができるアップ・ダウンカウンタと、前記アップ・ダウンカウンタからの出力信号に応じて、第１の状態信号もしくは第２の状態信号を生成するトグル検知部とを、備えている。
【発明の効果】
【００１３】
本発明の請求項１に記載のトグル検知回路は、一方の入力部に判定対象信号が入力され、他方の入力部にクロックが入力され、前記判定対象信号のエッジおよび前記クロックのエッジに起因して、カウントの昇降を行うことができるアップ・ダウンカウンタと、前記アップ・ダウンカウンタからの出力信号に応じて、第１の状態信号もしくは第２の状態信号を生成するトグル検知部とを、備えている。
【００１４】
したがって、ダイオードやキャパシタ素子等のアナログ素子を要さずロジック回路を用いて、当該トグル検知回路を構成することができる。よって、当該アナログ素子の形成に起因して発生していた製造の困難性・占有面積の拡大等を解消することができる。また、トグルを検知する回路は、アナログ素子でなくロジック回路で構成されているので、当該トグル検知動作が、温度、製造プロセス、電源電圧等に起因して不安定になることも防止できる。つまり、より安定した動作を行うことができるトグル検知回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１６】
＜実施の形態１＞
図１は、本実施の形態に係わるトグル検知回路の構成を示すブロック図である。
【００１７】
本実施の形態に係わるトグル回路１００は、バッファ１、ＡＮＤ回路（第二および第三のＡＮＤ回路と把握できる）２，３、インバータ４、アップ・ダウンカウンタ１０、およびトグル検知部２０により構成されている。また、図１に示すように、トグル検知部２０は、ＡＮＤ回路（第一のＡＮＤ回路と把握できる）２１、ＯＲ回路２２、およびラッチ回路２３から構成されている。
【００１８】
まず、図１に示すトグル検知回路１００の接続関係について説明する。
【００１９】
バッファ１の出力部は、ＡＮＤ回路（第二のＡＮＤ回路と把握できる）２の一方の入力部に、接続されている。また、ＡＮＤ回路２の出力部は、アップ・ダウンカウンタ１０のアップ入力部（一方の入力部と把握できる）Ｕに接続されている。他方、ＡＮＤ回路（第三のＡＮＤ回路と把握できる）３の出力部は、アップ・ダウンカウンタ１０のダウン入力部（他方の入力部と把握できる）Ｄに接続されている。ここで、バッファ１の入力部には判定対象信号が入力され、ＡＮＤ回路３の一方の入力部には、直接参照クロックが入力される。
【００２０】
また、アップ・ダウンカウンタ１０の出力部Ａは、ＡＮＤ回路（第一のＡＮＤ回路と把握できる）２１の入力部およびＯＲ回路２２の入力部に、各々接続されている。また、ＡＮＤ回路２１の出力部は、ラッチ回路２３のセット入力部（一方の入力部と把握できる）Ｓに入力される。他方、ＯＲ回路２２の出力部は、ラッチ回路２３のリセット入力部（他方の入力部と把握できる）バーＲに入力される。なお、ラッチ回路２３の出力部Ｑから、第１の状態信号である「０」もしくは第２の状態信号である「１」のトグル検知結果が出力される。
【００２１】
さらに、ＡＮＤ回路２１の出力部は、接続点Ｎ１で分岐しており、インバータ４を介してＡＮＤ回路２の他方の入力部に接続されている。これに対して、ＯＲ回路２２の出力部は、接続点Ｎ２で分岐しており直接、ＡＮＤ回路３の他方の入力部に接続されている。
【００２２】
上記構成において、アップ・ダウンカウンタ１０は、入力された、判定対象信号の遷移エッジおよびクロックの遷移エッジに起因して、カウントの昇降を行うことができる。たとえば、アップ入力部Ｕに入力されてくる判定対象信号の遷移エッジを検知すると、アップ・ダウンカウンタ１０は、カウント値を「１」増加させる。他方、ダウン入力部Ｄに入力されてくる参照クロックの遷移エッジを検知すると、アップ・ダウンカウンタ１０は、カウント値を「１」減少させる。
【００２３】
また、当該アップ・ダウンカウンタ１０は、所定の期間、上記カウントの昇降を行った後に、当該カウント結果を複数のビット（Ｎビット）から成る信号として出力する。たとえば、アップ・ダウンカウンタ１０のカウント値が予め設定されたマックス値である場合には、全ビットが「１」であるマックスカウント信号を出力する。これに対して、アップ・ダウンカウンタ１０のカウント値がミニマム値（０）である場合には、全ビットが「０」であるミニマムカウント信号を出力する。なお、上記カウント結果が、マックス値とミニマム値の中間になる場合もある。そのときは、当該カウント結果を示す「１」と「０」から成る複数ビットがアップ・ダウンカウンタ１０から出力される。
【００２４】
また、トグル検知部２０は、上記アップ・ダウンカウンタ１０からの出力信号に応じて、「１」もしくは「０」の信号を生成する回路部である。
【００２５】
より具体的には、ＡＮＤ回路２１には、アップ・ダウンカウンタ１０からの出力信号を構成する各ビット（Ｎビット）について、ＡＮＤ論理計算を行う。また、ＯＲ回路２２は、アップ・ダウンカウンタ１０からの出力信号を構成する各ビット（Ｎビット）について、ＯＲ論理計算を行う。そして、ラッチ回路２３では、当該ＡＮＤ回路２１の論理計算結果および当該ＯＲ回路２２の論理計算結果に応じて、所定の真理値を出力する。
【００２６】
つまり、アップ・ダウンカウンタ１０からの出力信号を受けたＡＮＤ回路２１およびＯＲ回路２２の論理計算結果に基づいて、ラッチ回路２３は、「１」もしくは「０」の信号を生成する（当該信号の生成は、トグルの検知結果であると把握できる）。
【００２７】
次に、本実施の形態に係わるトグル検知回路１００の動作について説明する。
【００２８】
バッファ１を通過させることにより、判定対象信号をロジックレベルの信号に変換させた後、当該判定対象信号をＡＮＤ回路２を通して、アップ・ダウンカウンタ１０のアップ入力部Ｕに入力させる。他方、ＡＮＤ回路３を介して、参照クロックをアップ・ダウンカウンタ１０のダウン入力部Ｄに入力させる。
【００２９】
次に、当該アップ・ダウンカウンタ１０では、入力してきた判定対象信号の遷移エッジに同期して、カウント値を「１」増加し、入力してきた参照クロックの遷移エッジに同期して、カウント値を「１」減少する、カウントの昇降を行う。ここで、当該カウントの昇降は、たとえば予め設定された所定の時間の間行う。また、当該カウントの昇降を開始するに際して、カウント値を所定の値にリセットしても良く、以前のカウント値から今回のカウントの昇降を開始しても良い。
【００３０】
判定対象信号の遷移頻度が参照クロックの遷移頻度より大きいことから、たとえば、アップ・ダウンカウンタ１０のカウント値がマックス値までカウントされたとする。当該場合には、アップ・ダウンカウンタ１０は、マックスカウント信号を出力する。ここで、マックスカウント信号は、複数のビットから構成されており、また各ビット値は「１」である。
【００３１】
当該マックスカウント信号をＡＮＤ回路２１およびＯＲ回路２２が入力すると、ＡＮＤ回路２１およびＯＲ回路２２からは各々、「１」の出力信号が出力される。そして、当該「１」の出力信号をラッチ回路２３のセット入力部Ｓおよびリセット入力部バーＲで各々入力すると、ラッチ回路２３の出力部Ｑからは、「１」の信号を出力する。つまり、信号がトグルされていると判断し、トグル検知部２０では「１」の信号を出力する。
【００３２】
これに対して、判定対象信号の遷移頻度が参照クロックの遷移頻度より小さいことから、たとえば、アップ・ダウンカウンタ１０のカウント値がミニマム値までカウントされたとする。当該場合には、アップ・ダウンカウンタ１０は、ミニマムカウント信号を出力する。ここで、ミニマムカウント信号は、複数のビットから構成されており、また各ビット値は「０」である。
【００３３】
当該ミニマムカウント信号をＡＮＤ回路２１およびＯＲ回路２２が入力すると、ＡＮＤ回路２１およびＯＲ回路２２からは各々、「０」の出力信号が出力される。そして、当該「０」の出力信号をラッチ回路２３のセット入力部Ｓおよびリセット入力部バーＲで各々入力すると、ラッチ回路２３の出力部Ｑからは、「０」の信号を出力する。つまり、信号がトグルされていないと判断し、トグル検知部２０では「０」の信号を出力する。
【００３４】
ここで、上記カウント結果が、マックス値とミニマム値の中間になる場合もある。そのときは、当該カウント結果を示す「１」と「０」から成る複数ビットがアップ・ダウンカウンタ１０から出力される。当該場合には、ＡＮＤ回路１０の出力は「０」となり、ＯＲ回路２２の出力は「１」となる。したがって、ラッチ回路２３の出力部からは、前回の出力が維持されることになる。
【００３５】
なお、上記トグル検知結果は所定の期間、トグル検知部２０よりも後段に配設されている回路により蓄積され、当該蓄積された情報に基づいて通信相手の通信前情報を入手する。このように、トグル自身は高速のデータであるためＡＣカップリングを通過できる。したがって、ＡＣカップリングが存在していても低速での情報交換（データ伝送）を可能としている。
【００３６】
ここで、従来の技術では、判定対象信号のトグルを電荷量として検知する方法（つまり、アナログ処理的に検知する方法）であった。
【００３７】
しかし、本発明では、判定対象信号の遷移頻度をロジック的な遷移に変換した後、アップ・ダウンカウンタ１０によって遷移頻度を計測し、当該計測結果に基づいて、当該判定対象信号のトグルをロジック（デジタル）的に検知している。
【００３８】
なお、図１に示すトグル検知回路１００において、ＡＮＤ回路２１から出力された信号は、インバータ４を介してＡＮＤ回路２に帰還されている（当該帰還信号は、反転帰還信号であると把握できる）。
【００３９】
ここで、ＡＮＤ回路２１から出力される信号が「１」である場合には（つまり、アップ・ダウンカウンタ１０の出力信号がマックスカウント信号である場合には）、上記反転帰還信号は「０」となる。したがって、判定対象信号と当該反転帰還信号とのＡＮＤ論理計算結果（つまり、当該ＡＮＤ回路２の出力結果）は、常に「０」となる。つまり、判定対象信号の遷移頻度が参照クロックの遷移頻度より大きい場合における、カウント値がマックス値になった後の、アップ・ダウンカウンタ１０でのカウント増加を停止させることができる。
【００４０】
また、図１に示すトグル検知回路１００において、ＯＲ回路２２から出力された信号は直接、ＡＮＤ回路３に帰還されている（当該帰還信号は、出力帰還信号であると把握できる）。
【００４１】
ここで、ＯＲ回路２２から出力される信号が「０」である場合には（つまり、アップ・ダウンカウンタ１０の出力信号がミニマムカウント信号である場合には）、上記出力帰還信号は「０」となる。したがって、参照クロックと当該出力帰還信号とのＡＮＤ論理計算結果（つまり、当該ＡＮＤ回路３の出力結果）は、常に「０」となる。つまり、判定対象信号の遷移頻度が参照クロックの遷移頻度より小さい場合における、カウント値がミニマム値になった以後の、アップ・ダウンカウンタ１０でのカウント減少を停止させることができる。
【００４２】
以上のように、本実施の形態に係わるトグル検知回路１００は、ロジック的（デジタル的）な処理が可能な回路により構成されている。つまり、トランジスタやキャパシタ素子等のアナログ素子を用いずに、トグルを検知することができる回路を構成することができる（換言すれば、トグル検知回路１００は、バッファ１以外の全てのコンポーネントはロジック回路（ゲート）で構成される）。
【００４３】
したがって、当然、アノード端子とカソード端子との両方を信号伝達のために使用する、作成困難性を有するダイオードの作成、および、一般的に占有面積が大きくなるキャパシタ素子の作成を省略することができる。
【００４４】
さらに、本実施の形態に係わるトグル検知回路１００は、上述の通りアナログ的処理を行う素子を含んでいない。したがって、参照クロックの発振源として、水晶振動子等の安定な周波数の発振を行うことができるものを採用することにより、トグル検知部２０から出力される「１」もしくは「０」の信号の判定のための閾値（判定対象信号の遷移頻度の判定閾値）が、プロセス、温度、電源電圧等の条件に対して変動することが無い（つまり、参照クロックの遷移頻度（周波数）で決まる）。よって、トグル検知回路１００が安定した動作を行うことができる。
【００４５】
また、本実施の形態に係わるトグル検知回路１００は、ＡＮＤ回路２１から出力された信号は、インバータ４を介してＡＮＤ回路２に帰還されている。ＯＲ回路２２から出力された信号は直接、ＡＮＤ回路３に帰還されている。
【００４６】
したがって、上述したように、カウント値がマックス値もしくはミニマム値になった後の、アップ・ダウンカウンタ１０でのカウント増加もしくは減少を停止させることができる。
【００４７】
＜実施の形態２＞
図２は、本実施の形態に係わるトグル検知回路の構成を示すブロック図である。図２に示すように、本実施の形態に係わるトグル検知回路２００は、アップ・ダウンカウンタ１０の前段に分周器３１，３２が配設されている。
【００４８】
図２に示すように、アップ・ダウンカウンタ１０のアップ入力部Ｕ（一方に入力部と把握できる）の前段（より具体的にバッファ１とＡＮＤ回路２との間）に、分周器３１が配設されている。また、アップ・ダウンカウンタ１０のダウン入力部Ｄ（他方に入力部と把握できる）の前段（より具体的に、ＡＮＤ回路３よりも前段）に、分周器３２が配設されている。
【００４９】
ここで、分周器３１は、所定の分周率により判定対象信号を分周することができ、当該分周後の判定対象信号を後段のアップ・ダウンカウンタ１０に対して送信する。また、分周器３２は、所定の分周率により参照クロックを分周することができ、当該分周後の参照クロックを後段のアップ・ダウンカウンタ１０に対して送信する。
【００５０】
なお、分周器３１の分周率と分周器３２の分周率とが異なっていても、同じであっても良い。また、分周器３１，３２の分周率は、固定であっても良く、自由に変更できる可変のものであっても良い。また、どちらか一方の分周器３１，３２を省略することもできる。例えば、低周波の参照クロック源を利用する場合は、分周器３２を省略、あるいは、分周率を小さくする等しても良い。
【００５１】
なお、その他の構成は、実施の形態１に係わるトグル検知回路１００と同じであるので、ここでの説明は省略する。また、判定対象信号、参照クロックの分周動作以外も、実施の形態１で説明した動作の内容と同じである。したがって、トグル検知回路２００の動作の詳細についても省略する。
【００５２】
以上のように、本実施の形態に係わるトグル検知回路２００では、分周器３１，３２をさらに備えている。したがって、当該トグル検知回路２００は、トグル検知部２０から出力される「１」もしくは「０」の信号の判定のための閾値（判定対象信号の遷移頻度の判定閾値）を自由に変更することができる。なお、実施の形態１に係わるトグル検知回路１００では、当該閾値は固定であった。
【００５３】
また、実施の形態２に係わるトグル検知回路２００は当然、上記効果に加えて、実施の形態１で説明した効果も有する。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１に係わるトグル検知回路の構成を示すブロック図である。
【図２】実施の形態２に係わるトグル検知回路の構成を示すブロック図である。
【符号の説明】
【００５５】
１  バッファ、２  ＡＮＤ回路（第二のＡＮＤ回路）、３  ＡＮＤ回路（第三のＡＮＤ回路）、４  インバータ、１０  アップ・ダウンカウンタ、２０  トグル検知部、２１  ＡＮＤ回路（第一のＡＮＤ回路）、２２  ＯＲ回路、２３  ラッチ回路、３１，３２  分周器。
【図１】
2008136085.tif 000003
【図２】
2008136085.tif 000004