(57)【要約】【課題】従来では、１つのスイッチ回路装置において特定周波数におけるアイソレーションを改善しており、異なる２種類の周波数を無線ＬＡＮで使用する場合には、それぞれ専用のスイッチ回路装置を使用しなければならず、汎用性が悪い問題があった。【解決手段】シャント経路において、シャントＦＥＴのオン時の容量も考慮して共振回路設計を行う。スイッチング素子およびシャントＦＥＴ、シャントＦＥＴおよび容量、容量および接地端子パッドがそれぞれ５０μｍ以内の距離でお互いに隣接するように配置する。これにより、互いの間を接続する配線のインダクタンスを最小にすることができる。共振周波数を、５ＧＨｚ帯、具体的には４〜６ＧＨｚの間に設定する。これらにより、２ＧＨｚから６ＧＨｚにかけて、アイソレーションレベルは所定の−２５ｄＢ以上のレベルを保持することができる。【選択図】    図５
2008011280.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子および第２スイッチング素子と、
前記第１スイッチング素子および第２スイッチング素子の一端が接続する共通入力端子パッドと、
前記第１スイッチング素子および第２スイッチング素子の他端がそれぞれ接続する出力端子パッドと、
第１スイッチング素子の他端に一端が接続する第１分流素子と、
第２スイッチング素子の他端に一端が接続する第２分流素子と、
前記第１分流素子の他端に一端が接続し、他端が第１接地端子パッドに接続する第１容量と、
前記第２分流素子の他端に一端が接続し、他端が第２接地端子パッドに接続する第２容量と、
前記第１スイッチング素子および前記第２分流素子に接続し第１制御信号が印加される第１制御端子パッドと、
前記第２スイッチング素子および前記第１分流素子に接続し第２制御信号が印加される第２制御端子パッドと、
配線と、を化合物半導体基板に集積化し、
共振現象により第１の高周波数帯、および該第１の高周波数帯より高い第２の高周波数帯において所定の値以上のアイソレーションレベルを保持することを特徴とするスイッチ回路装置。
【請求項２】
前記第１の高周波数帯および前記第２の高周波数帯のいずれもＩＳＭバンドであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
２ＧＨｚから６ＧＨｚの周波数範囲に渡り前記アイソレーションレベルを保持することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記アイソレーションレベルは、−２５ｄＢ以上−５０ｄＢ以下であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
前記第１スイッチング素子および前記第１分流素子から前記第１接地端子パッドに至るシャント経路、または前記第２スイッチング素子および前記第２分流素子から前記第２接地端子パッドに至るシャント経路により共振回路を構成し、該共振回路の共振周波数が４ＧＨｚ〜６ＧＨｚの範囲に設定されることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項６】
前記共振回路は、前記第１分流素子のオン時の容量および前記第２分流素子のオン時の容量を含むことを特徴とする請求項５に記載のスイッチ回路装置。
【請求項７】
前記第１分流素子および第２分流素子はそれぞれ２００μｍ以上３００μｍ以下のゲート幅を有するＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項８】
前記第２の高周波数帯のアイソレーションレベルの最大値は、前記第１の高周波数帯のアイソレーションレベルの最小値より大きいことを特徴とする請求項１に記載のスイッチ回路装置。
【請求項９】
前記第１容量および第２容量は、１．５ｐＦ以下０．５ｐＦ以上であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１０】
前記第１スイッチング素子および前記第１分流素子、該第１分流素子および第１容量、該第１容量および前記第１接地端子パッドとの離間距離または、前記第２スイッチング素子および前記第２分流素子、該第２分流素子および第２容量、該第２容量および前記第２接地端子パッドとの離間距離をそれぞれ５０μｍ以内に配置し、それぞれを接続する前記配線のインダクタンスを最小にすることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１１】
２ＧＨｚから６ＧＨｚの周波数範囲における、アイソレーションの変動範囲が１０ｄＢ以下１ｄＢ以上であることを特徴とする請求項１に記載のスイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路装置に係り、特に広い周波数帯において所定のアイソレーションレベルを確保できるスイッチ回路装置に関する。
【背景技術】
【０００２】
従来、高周波スイッチ回路装置において、スイッチ回路装置内部に共振回路を導入することにより、特定の共振周波数におけるアイソレーション特性を改善する方法が知られている（例えば特許文献１参照）。
【０００３】
図９は、従来の高周波スイッチ回路装置を示す平面図である。
【０００４】
スイッチを行うＦＥＴ１、ＦＥＴ２に、シャントＦＥＴであるＦＥＴ３、ＦＥＴ４をそれぞれ接続する。ＦＥＴ１、ＦＥＴ２の一端は、パッケージの第１信号端子ＲＦ１に接続し、他端は第２信号端子ＲＦ２、第３信号端子ＲＦ３に接続する。ＦＥＴ３は第２信号端子ＲＦ２およびパッケージ１のＧＮＤ１端子に接続し、ＦＥＴ４は第３信号端子ＲＦ３およびＧＮＤ２端子に接続する。更に、ＧＮＤ１端子とアースとの間にコンデンサＣ３を接続し、ＧＮＤ２端子とアースとの間にコンデンサＣ４を接続する。
【特許文献１】特開２００５−９３５４５号公報（図４、図５、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１においては、ボンディングワイヤの長さおよび形状、ボンディングパッドの配置位置を調整して所定のインダクタンス値を得ている。また、容量成分として、外付けの共振コンデンサＣ３、Ｃ４の容量を調整し、共に同じ１．５ＧＨｚの共振周波数において直列共振するように選択する。
【０００６】
これにより、図１０の如く、特定周波数（１．５ＧＨｚ）におけるアイソレーションを改善している。
【０００７】
しかし、上記の場合オン状態のシャントＦＥＴ（ＦＥＴ３またはＦＥＴ４）の容量成分については考慮しておらず、共振回路の設計において十分でない問題があった。
【０００８】
また、無線ＬＡＮにおいては使用されている周波数は、主には２．４ＧＨｚ帯と５ＧＨｚ帯の２種類である。しかし、２．４ＧＨｚ帯用のスイッチ回路装置は５ＧＨｚ帯のアイソレーション特性が悪く、５ＧＨｚ帯用のスイッチ回路装置は２．４ＧＨｚ帯のアイソレーション特性が悪い。このため、従来では５ＧＨｚ帯および２．４ＧＨｚ帯併用の無線ＬＡＮ機器の場合、２．４ＧＨｚ帯用と５ＧＨｚ帯用の２種類のそれぞれ専用のスイッチ回路装置を使用しなければならず、汎用性が悪い問題があった。
【課題を解決するための手段】
【０００９】
本発明は上述した諸々の事情に鑑み成されたもので、第１スイッチング素子および第２スイッチング素子と、前記第１スイッチング素子および第２スイッチング素子の一端が接続する共通入力端子パッドと、前記第１スイッチング素子および第２スイッチング素子の他端がそれぞれ接続する出力端子パッドと、第１スイッチング素子の他端に一端が接続する第１分流素子と、第２スイッチング素子の他端に一端が接続する第２分流素子と、前記第１分流素子の他端に一端が接続し、他端が第１接地端子パッドに接続する第１容量と、前記第２分流素子の他端に一端が接続し、他端が第２接地端子パッドに接続する第２容量と、前記第１スイッチング素子および前記第２分流素子に接続し第１制御信号が印加される第１制御端子パッドと、前記第２スイッチング素子および前記第１分流素子に接続し第２制御信号が印加される第２制御端子パッドと、配線と、を化合物半導体基板に集積化し、共振現象により第１の高周波数帯、および該第１の高周波数帯より高い第２の高周波数帯において所定の値以上のアイソレーションレベルを保持することにより解決するものである。
【発明の効果】
【００１０】
本実施形態によれば、シャント経路において、シャントＦＥＴのオン時の容量も考慮した共振回路を用いることにより、２．４ＧＨｚ帯と５ＧＨｚ帯の２種類の周波数帯において、所定のアイソレーションを確保できるスイッチ回路装置を提供できる。
【００１１】
すなわち、オフ側のスイッチング素子に接続するシャント経路において、オン状態のシャントＦＥＴには容量成分が含まれる。したがって、オフ側のスイッチング素子とオン状態のシャントＦＥＴの容量成分を共振回路設計において考慮する。つまり、シャントＦＥＴのゲート幅を３００μｍ以下とする。また、シャント経路上の容量を、０．８ｐＦ〜１．０ｐＦとする。
【００１２】
さらに、スイッチング素子およびシャントＦＥＴ、シャントＦＥＴおよび容量、容量および接地端子パッドがそれぞれ５０μｍ以内の距離でお互いに隣接するように配置する。これにより、互いの間を接続する配線のインダクタンスを最小にすることができる。
【００１３】
加えて、共振周波数を、５ＧＨｚ帯、具体的には４〜６ＧＨｚの間に設定する。これらにより、２ＧＨｚから６ＧＨｚの範囲の周波数帯においてアイソレーションレベルは所定の−２５ｄＢ以上のレベルを保持することができる。
【発明を実施するための最良の形態】
【００１４】
以下に図１から図８を用いて、本発明の実施の形態をＳＰＤＴ(Single  Pole  Double  Throw)スイッチ回路装置を例に詳細に説明する。
【００１５】
図１は、本実施形態のスイッチ回路装置の回路図である。尚、スイッチ回路装置においてＦＥＴのソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極のいずれかを用いて説明するがこれらを入れ替えても同様である。
【００１６】
第１スイッチング素子および第２スイッチング素子となるＦＥＴ１、ＦＥＴ２のソース電極がそれぞれ共通入力端子ＩＮに接続し、ＦＥＴ１、ＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１制御端子Ｃｒｌ１と第２制御端子Ｃｔｌ２に接続する。またＦＥＴ１およびＦＥＴ２のドレイン電極はそれぞれ第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２にそれぞれ接続する。
【００１７】
更に、ＦＥＴ１およびＦＥＴ２には、第１分流素子および第２分流素子となるシャントＦＥＴ３、シャントＦＥＴ４がそれぞれ直列接続する。すなわち、ＦＥＴ１のドレイン電極にシャントＦＥＴ３のソース電極が接続し、シャントＦＥＴ３のゲート電極は、第２制御端子Ｃｔｌ２に接続する。シャントＦＥＴ３のドレイン電極は、第１容量Ｃ１の一端に接続し、第１容量Ｃ１の他端は第１接地端子ＧＮＤ１に接続する。
【００１８】
また、ＦＥＴ２のドレイン電極にシャントＦＥＴ４のソース電極が接続し、シャントＦＥＴ４のゲート電極は、第１制御端子Ｃｔｌ１に接続する。シャントＦＥＴ４のドレイン電極は、第２容量Ｃ２の一端に接続し、第２容量Ｃ２の他端は第２接地端子ＧＮＤ２に接続する。尚、後に詳述するが、シャントＦＥＴ３およびシャントＦＥＴ４のゲート幅は、ＦＥＴ１およびＦＥＴ２のゲート幅より小さい。
【００１９】
尚、本実施形態のスイッチ回路装置は、ＦＥＴ１側とＦＥＴ２側が対称である。すなわち、ＦＥＴ１とＦＥＴ２、ＦＥＴ３とＦＥＴ４とはそれぞれ同様の構成（同一ゲート幅、同一ＦＥＴ特性）であり、第１容量Ｃ１と第２容量Ｃ２とは、それぞれ同様の構成（容量値）である。
【００２０】
第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴ１またはＦＥＴ２がオンすることにより、共通入力端子ＩＮに印加された高周波信号を第１出力端子ＯＵＴ１または第２出力端子ＯＵＴ２に伝達するようになっている。
【００２１】
ＦＥＴ１、ＦＥＴ２、シャントＦＥＴ３、シャントＦＥＴ４のゲート電極にそれぞれ接続する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４は、交流接地となる第１制御端子Ｃｔｌ１、および第２制御端子Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２２】
この回路では、シャントＦＥＴ３のゲート電極には第２制御端子Ｃｔｌ２の制御信号が印加され、シャントＦＥＴ４のゲート電極には第１制御端子Ｃｔｌ１の制御信号が印加される。
【００２３】
この結果、ＦＥＴ１がオン状態のときはシャントＦＥＴ４がオンし、ＦＥＴ２およびシャントＦＥＴ３がオフしている。従って、共通入力端子ＩＮ−第１出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−第２出力端子ＯＵＴ２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので第２出力端子ＯＵＴ２への入力信号の漏れは接地された第２容量Ｃ２を介してＧＮＤ電位に逃げ、アイソレーションが向上できる。
【００２４】
一方ＦＥＴ２がオン状態のときはシャントＦＥＴ３がオンし、ＦＥＴ１およびシャントＦＥＴ４がオフしている。従って、共通入力端子ＩＮ−第２出力端子ＯＵＴ２の信号経路がオンし、共通入力端子ＩＮ−第１出力端子ＯＵＴ１の信号経路がオフした場合は、シャントＦＥＴ３がオンしているので第１出力端子ＯＵＴ１への入力信号の漏れは接地された第１容量Ｃ１を介してＧＮＤ電位に逃げ、アイソレーションが向上できる。
【００２５】
図２は、図１の回路において、ＦＥＴ１がオン、ＦＥＴ２がオフ状態の場合の等価回路図である。
【００２６】
オン状態のＦＥＴ１は抵抗成分ＲＯＮ１および容量成分ＣＯＮ１の並列と表すことができる。共通入力端子ＩＮに入力された高周波信号は共通入力端子ＩＮのワイヤボンドのインダクタンス成分ＷＬＩＮを経由してオン状態のＦＥＴ１のソース電極に伝播する。ＦＥＴ１を通過した高周波信号はＦＥＴ１のドレイン電極から第１出力端子ＯＵＴ１のワイヤボンドのインダクタンス成分ＷＬＯＵＴ１を経由して第１出力端子ＯＵＴ１から出力される。このとき、ＦＥＴ１のドレイン電極に接続しているシャントＦＥＴ３はオフであり、容量成分ＣＯＦＦ３と表すことができる。シャントＦＥＴ３はゲート幅が小さく、容量成分ＣＯＦＦ３が小さい。従って、高インピンーダンスのシャントＦＥＴ３を通過して第１接地端子ＧＮＤ１に漏れる高周波信号はわずかである。
【００２７】
一方、共通入力端子ＩＮに入力された高周波信号はＦＥＴ２のソース電極にも達する。ＦＥＴ２はオフであるが、そのゲート幅が大きい。つまりＦＥＴ２のオフ容量成分ＣＯＦＦ２を介して若干のレベルの高周波信号がＦＥＴ２のドレイン電極に漏れる。そこで、ＦＥＴ２のドレイン電極に漏れた高周波信号の一部を、シャント経路を介して第２接地端子ＧＮＤ２より接地に逃がす。
【００２８】
ここで、シャント経路とは、オン状態のシャントＦＥＴ４および第２容量Ｃ２と、それらに接続される配線、第２接地端子ＧＮＤ２に接続する電極パッド、および電極パッドと第２接地端子ＧＮＤ２を接続するワイヤボンドの金ワイヤである。
【００２９】
オン状態のシャントＦＥＴ４も、抵抗成分Ｒｏｎ４および容量成分ＣＯＮ４の並列接続である。すなわち、シャント経路においては、抵抗成分Ｒｏｎ４および容量成分ＣＯＮ４の並列接続、第２容量Ｃ２、第２接地端子ＧＮＤ２に至るワイヤインダクタンス成分（金ワイヤと配線のインダクタンス成分）ＷＬＳＨＵＮＴ２を介して、漏れた高周波信号の一部をＧＮＤ電位へ逃がす。
【００３０】
従って、ＦＥＴ２のドレイン電極に漏れた信号を第２出力端子ＯＵＴ２側に漏れる分とシャント経路に分岐でき、アイソレーション特性を大きく改善することができる。
【００３１】
ここで、ＦＥＴ１側とＦＥＴ２側は対称であり、ＦＥＴ２がオン、ＦＥＴ１がオフ状態の場合は、上記と逆の動作となる。すなわち詳細な説明は省略するが、共通入力端子ＩＮに入力された高周波信号はＦＥＴ２のドレイン電極から第２出力端子ＯＵＴ２から出力される。このとき、ＦＥＴ２のドレイン電極に接続しているシャントＦＥＴ４はオフであり、オフ容量成分が小さい。従って、高インピンーダンスのシャントＦＥＴ４を通過して第２接地端子ＧＮＤ２に漏れる高周波信号はわずかである。
【００３２】
一方、共通入力端子ＩＮに入力された高周波信号はＦＥＴ１のソース電極にも達する。ＦＥＴ１はオフであるが、そのゲート幅が大きい。つまりＦＥＴ１のオフ容量成分を介して若干のレベルの高周波信号がＦＥＴ１のドレイン電極に漏れる。そこで、ＦＥＴ１のドレイン電極に漏れた高周波信号の一部を、シャント経路（オン状態のシャントＦＥＴ３および第１容量Ｃ１と、それらに接続される配線、第１接地端子ＧＮＤ１に接続する電極パッド、および電極パッドと第１接地端子ＧＮＤ１を接続するワイヤボンドの金ワイヤ）を介して、漏れた高周波信号の一部をＧＮＤ電位へ逃がす。
【００３３】
尚、その他の回路要素として第１接地端子ＧＮＤ１および第２接地端子ＧＮＤ２となるパッケージの各リードのインダクタンスや実装基板の金メッキなどの配線インダクタンスなどがあるが、本実施形態においてはパッケージのリード以降のインダクタンスは省略する。
【００３４】
ここでスイッチ回路装置設計における共振回路について説明する。
【００３５】
一般に、スイッチ回路装置内部に共振回路を導入することにより、共振周波数におけるアイソレーション特性を改善することができる。共振回路を導入しないスイッチ回路装置は周波数が高くなればなるほどアイソレーションが悪化するが、共振回路を導入することにより、高い周波数であっても、その特定の周波数のアイソレーション特性を向上させることができる。以下、図２に示す等価回路を用いて、シャント経路を含んだスイッチ回路装置において、アイソレーションを改善するための共振回路の設計について説明する。
【００３６】
シャント経路を含んだスイッチ回路装置において、アイソレーションを改善するための最も重要なポイントは、オフ側のスイッチング素子（例えばＦＥＴ２）を通過して漏れた高周波信号を、接地に逃がすシャント経路をいかに低インピーダンスに設計するかである。インピーダンスには実数部分として抵抗成分があり、虚数部分として容量成分、および容量成分と位相が１８０度異なるインダクタンス成分がある。
【００３７】
実数部分の抵抗成分を小さくするには、以下の方法がある。まず、シャントＦＥＴ（例えばシャントＦＥＴ４）のゲート幅を大きくしてシャントＦＥＴ４のオン抵抗を下げる方法、シャント経路の配線やワイヤボンドの金ワイヤを太く短くする方法、ワイヤボンドの金ワイヤの本数を増やす方法である。
【００３８】
また、シャント経路の容量成分としては、シャント経路上の容量（例えば第２容量Ｃ２）とシャントＦＥＴ４の容量成分がある。容量Ｃのインピーダンスは１／ｊωＣ（ω＝２πｆ、ｆ：周波数、ｊ：虚数単位）で表されるため、容量が大きい方がインピーダンスは小さくなる。容量を大きくするには、第２容量Ｃ２のサイズを大きくする方法、シャントＦＥＴ４のゲート幅を大きくする方法がある。
【００３９】
シャント経路のインダクタンス成分はワイヤボンドの金ワイヤのインダクタンスおよびチップ内の配線のインダクタンス成分がある（電極パッドのインダクタンスは無視できる）。インダクタンスＬのインピーダンスはｊωＬ（ω＝２πｆ、ｆ：周波数、ｊ：虚数単位）で表されるため、インダクタンスＬが小さい方がインピーダンスが小さくなる。インダクタンスＬを小さくするには、シャント経路の配線や、ワイヤボンドの金ワイヤを太く短くする方法、ワイヤボンドの金ワイヤの本数を増やす方法がある。
【００４０】
シャント経路のインピーダンスを小さくするには上記の如くインピーダンスを構成する抵抗成分、容量成分およびインダクタンス成分のそれぞれ絶対値を小さくする方法がある。しかしその方法以外に、ある特定の周波数に焦点を当てて、その特定周波数において大幅にインピーダンスを小さくする方法があり、これが共振回路の導入である。
【００４１】
共振とは、インピーダンスのうち虚数部分を構成する容量成分とインダクタンス成分の位相が１８０度異なることを利用して、それぞれがお互いを打ち消し合う関係を構築することである。このような関係が構築できたとき、すなわち共振状態にある場合、インピーダンスは実数部分だけが残り、虚数部分は消滅する。従って、シャント経路のインピーダンスは大幅に小さくなり、アイソレーションを大きく向上させることができる。このように共振現象を応用してアイソレーションの向上を図る回路が共振回路である。
【００４２】
最も単純な例を示して具体的に説明すると、容量ＣとインダクタンスＬが直列に接続している場合、それぞれのインピーダンスの和を０にすれば共振が成立する。すなわち、以下の式（１）が成り立てばよい。
【００４３】
１／ｊωＣ＋ｊωＬ＝０    （１）  
式（１）を変形すると、以下の式（２）となる。
【００４４】
Ｃ＝１／ω２Ｌ            （２）
このように特定周波数のアイソレーションを良くするには、その周波数においてシャント経路が共振状態になるように設計すれば良い。
【００４５】
無線ＬＡＮにおいては主には２．４ＧＨｚ帯と５ＧＨｚ帯の２種類の周波数帯が使用される。何れもＩＳＭバンド（Ｉｎｄｕｓｔｒｉａｌ  Ｓｃｉｅｎｔｉｆｉｃ  Ｍｅｄｉｃａｌ  Ｂａｎｄ）であり、２．４ＧＨｚ帯の周波数とは２〜３ＧＨｚ、５ＧＨｚ帯の周波数とは４〜６ＧＨｚである。
【００４６】
先に普及し現在最も一般的に使用されている２．４ＧＨｚ帯は、５ＧＨｚ帯に比べ、周波数が低いため設計しやすく、遠くまで（数１０ｍ）無線信号を伝搬させることができる。また一般に、スイッチング素子にＨＥＭＴを使用したスイッチ回路装置にとって２．４ＧＨｚ帯は、その性能からみると十分低い周波数帯域である。つまり、２．４ＧＨｚ帯用のスイッチ回路装置は共振回路を導入しなくても２．４ＧＨｚ帯において十分なアイソレーションを得ることができる。
【００４７】
しかし、例えば２．４ＧＨｚ帯を使用する電子レンジを動作させている近くで同時に２．４ＧＨｚ帯を使用する無線ＬＡＮによる通信を行うと、通信が、電子レンジが発生する同じ２．４ＧＨｚ帯の電波により妨害される場合がある。
【００４８】
また、２．４ＧＨｚ帯は無線通信としてはＢｌｕｅｔｏｏｔｈ（Ｂｌｕｅｔｏｏｔｈ  ＳＩＧ（Ｓｐｅｃｉａｌ  Ｉｎｔｅｒｅｓｔ  Ｇｒｏｕｐ）によりその製品展開が進められている通信方式）に使用されているため、妨害されやすいという問題がある。
【００４９】
そこで、環境に影響されない周波数帯として、最近５ＧＨｚ帯も２．４ＧＨｚ帯と併用して無線ＬＡＮに使用されるようになっている。５ＧＨｚ帯は周波数が比較的高いので、５ＧＨｚ帯用のスイッチ回路装置は、スイッチング素子にＨＥＭＴを使用した場合でも共振回路を使用して、５ＧＨｚ帯において所定のレベル以上のアイソレーションを達成しようとするケースが多い。また、５ＧＨｚ帯による通信は、伝搬距離が短く（数ｍ）、また、雨などの水分により減衰しやすいなどの問題があるが、電子レンジなど２．４ＧＨｚ帯を使用している機器が動作する部屋の中で無線通信を行うには最適な周波数帯となっている。
【００５０】
しかし、２．４ＧＨｚ帯用のスイッチ回路装置は５ＧＨｚ帯のアイソレーション特性が悪く、５ＧＨｚ帯では使用することはできない。一方、５ＧＨｚ帯用のスイッチ回路装置は２．４ＧＨｚ帯のアイソレーション特性が悪く、２．４ＧＨｚ帯では使用できない。このため、５ＧＨｚ帯および２．４ＧＨｚ帯併用の無線ＬＡＮ機器等においては、２．４ＧＨｚ帯用スイッチ回路装置と５ＧＨｚ帯用スイッチ回路装置を使用しており、２種類のそれぞれ専用のスイッチ回路装置が必要となるなど、スイッチ回路装置の汎用性が悪い問題があった。
【００５１】
既述の如く、従来の共振回路の設計はシャント経路のインピーダンスにおいて、ある特定の周波数のインダクタンス成分と、インダクタンス成分と位相が１８０度異なる容量成分が、お互いに完全に打ち消し合う設計となっている。すなわち、シャント経路のその特定の周波数（例えば１．５ＧＨｚ）のインピーダンスが抵抗成分のみとなるようインピーダンスを小さくし、その特定の周波数におけるアイソレーションを良くしている（図１０参照）。
【００５２】
しかしこのような共振回路の設計方法では、異なる２つの周波数帯（例えば２．４ＧＨｚ帯と５ＧＨｚ帯）の両方のアイソレーションを所定のレベル以上にすることはできない。
【００５３】
そこで、本実施形態では、２．４ＧＨｚ帯および５ＧＨｚ帯の２つの周波数帯のいずれにおいてもアイソレーションを所定のレベル以上にするスイッチ回路装置を実現する。尚、ここで所定のレベルとは、−２５ｄＢ以上とする。また−２５ｄＢ以上とは、絶対値が２５より大きいことを表す。すなわち共振現象を応用し、アイソレーション−周波数特性カーブの形状を２．４ＧＨｚ帯〜５ＧＨｚ帯全体、具体的には２ＧＨｚ〜６ＧＨｚに渡って設計した共振回路をスイッチ回路装置に採用する。
【００５４】
図３は、オフ側のスイッチング素子のゲート幅を変えた場合の、アイソレーション−周波数特性の実験結果を示す。以下一例として図１においてＦＥＴ２がオフ状態、シャントＦＥＴ４がオン状態の場合について説明する。
【００５５】
固定条件は、オン状態のシャントＦＥＴ４のゲート幅が３００μｍであり、第２容量Ｃ２が３．５ｐＦである。
【００５６】
図３は、オフ側スイッチング素子（ＦＥＴ２）のゲート幅が小さい方がすべての周波数においてアイソレーションが良いことを示している。ＦＥＴ２のゲート幅は小さい方がオフ容量ＣＯＦＦ２が小さく、高インピーダンスである。従って、高周波信号の漏れも小さくなり、アイソレーションが良くなっている。ここで、アイソレーションの改善のみに着目すれば、ＦＥＴ２のゲート幅を限りなく小さくしさえすれば良い。その場合は共振現象を応用しなくても５ＧＨｚのアイソレーションを所定のレベル（例えば−２５ｄＢ以上）にすることがでる。しかし、オフ状態のＦＥＴ２がオン状態に変ったとき、ゲート幅が小さ過ぎるとオン抵抗が大きくなり過ぎ、インサーションロスが増加してしまう。つまり一般的にスイッチ回路装置ではスイッチング素子となるＦＥＴのゲート幅を極端に小さくすることはない。
【００５７】
本実施形態では、ＦＥＴ２のゲート幅は、アイソレーション特性を良くするため、図３に基づきできる限り小さくする。しかしオフ状態からオン状態に変化した場合のインサーションロスが所定のレベル以上となることを考慮し、ＦＥＴ２のゲート幅は５００μｍとする。尚、本実施形態では、第１スイッチング素子側および第２スイッチング素子側の構成がチップの中心に対して対称である。つまり以下で説明は省略するが、ＦＥＴ１はＦＥＴ２と同一構造であり、シャントＦＥＴ３はシャントＦＥＴ４と同一構造である。また第１容量Ｃ１と第２容量Ｃ２も同一構造であり、各電極パッドおよび高周波信号が伝搬する配線もチップの中心に対して対称でありオン側およびオフ側の構成は同一である。
【００５８】
図３では、共振周波数（アイソレーションが最も良くなる周波数）が、ＦＥＴ２のゲート幅により変化している。すなわちＦＥＴ２の構造が共振周波数に関与しており、スイッチング素子であるＦＥＴ２も共振回路の一部となっていることを示す。
【００５９】
すなわち、従来の如く、シャント経路のみを共振状態にした共振回路設計は不十分であり、本実施形態ではオフ側のＦＥＴ２のオフ容量ＣＯＦＦ２は共振回路を設計する際に考慮する。つまり、シャント経路だけでなく、オフ側のスイッチング素子をも含めた共振回路設計を行い、これらを共振状態にして低インピーダンス化するものである。
【００６０】
図４は、シャントＦＥＴのゲート幅を変えた場合の、アイソレーション−周波数特性の実験結果を示す。図３と同様、ＦＥＴ２がオフ状態、シャントＦＥＴ４がオン状態の場合であり、固定条件は、ＦＥＴ２のゲート幅が５００μｍ、第２容量Ｃ２が３．５ｐＦである。
【００６１】
図４は、シャントＦＥＴ４のゲート幅が大きいほど、アイソレーション−周波数特性カーブにおいて単位周波数変化幅におけるアイソレーション変化分すなわち、アイソレーション−周波数特性カーブの微分係数が大きいことを示している。逆に、シャントＦＥＴ４のゲート幅が小さいほど、アイソレーション−周波数特性カーブの単位周波数変化幅におけるアイソレーション変化分すなわち、アイソレーション−周波数特性カーブの微分係数が小さくなっている。
【００６２】
その理由は、ＦＥＴ４の容量成分ＣＯＮ４のインピーダンスは、１／ｊωＣＯＮ４（ω＝２πｆ、ｆ：周波数、ｊ：虚数単位）であるため、ＣＯＮ４が小さいほど、すなわちシャントＦＥＴ４のサイズが小さいほど、ＦＥＴ４の容量成分ＣＯＮ４のインピーダンスの周波数依存性が小さくなるからである。
【００６３】
本実施形態は、２．４ＧＨｚ帯と５ＧＨｚ帯の両方のアイソレーションを所定のレベル以上にするものであり、この場合には、周波数の変化に対して急峻な共振現象を持つ共振回路は適さない。比較のために図１０では、共振周波数の１．５ＧＨｚで−３０ｄＢであったアイソレーションが、２．５ＧＨｚで−１８ｄＢとなり、わずか１ＧＨｚ高くなっただけで１２ｄＢもアイソレーションが劣化している。また０．５ＧＨｚのアイソレーションは−２２ｄＢであり、わずか１ＧＨｚ低くなっただけで８ｄＢもアイソレーションが劣化している。
【００６４】
一方、本実施形態では２．４ＧＨｚ帯から５ＧＨｚ帯において、アイソレーション−周波数特性ができるだけフラットになる条件を選択する。従って、図４によりシャントＦＥＴ４のゲート幅はできるだけ小さくすることが望ましく、シャントＦＥＴ４（シャントＦＥＴ３も同様）のゲート幅は３００μｍ以下とする。
【００６５】
一方、シャントＦＥＴ４のゲート幅が小さ過ぎると、シャントＦＥＴ４のオン抵抗が大きくなり過ぎて、シャントＦＥＴ４の役割を十分果たすことができなくなる。例えば、シャントＦＥＴ４のゲート幅が１００μｍでは、図４の如く２ＧＨｚ〜４ＧＨｚのアイソレーションが悪くなる。従って本実施形態では、シャントＦＥＴ４のゲート幅は２００〜３００μｍとする。
【００６６】
図４の如く、シャントＦＥＴ４のゲート幅を変えると、共振周波数およびアイソレーション−周波数特性カーブの微分係数が変化する。すなわちシャントＦＥＴ４の構造が共振現象に深く関与しており、シャントＦＥＴ４も共振回路設計において考慮しなければならないのは明らかである。
【００６７】
すなわち、オン状態のシャントＦＥＴ４は共振回路設計において考慮すべきであり、本実施形態では、オン状態のシャントＦＥＴ４の容量成分ＣＯＮ４も考慮して設計した共振回路を採用した。
【００６８】
図５は、第２容量Ｃ２を変えた場合の、アイソレーション−周波数特性の実験結果を示す。固定条件は、オフ側のＦＥＴ２のゲート幅が５００μｍ、その場合オン状態のシャントＦＥＴ４のゲート幅が３００μｍである。
【００６９】
図５では、第２容量Ｃ２を小さくするほど、共振周波数が大きくなることを示している。すなわち第２容量Ｃ２が小さい０．８ｐＦおよび１．０ｄＢの場合は、共振周波数が、高い周波数である５ＧＨｚ帯、具体的には４〜６ＧＨｚの間にある。すなわち第２容量Ｃ２が小さい０．８ｐＦおよび１．０ｄＢの場合は５ＧＨｚでのアイソレーションレベルは２．４ＧＨｚでのアイソレーションレベルより良いレベルとなる。すなわち４〜６ＧＨｚの５ＧＨｚ帯におけるアイソレーションレベルの最大値は、２〜３ＧＨｚの２．４ＧＨｚ帯におけるアイソレーションレベルの最小値より大きい。
【００７０】
そして図５は第２容量Ｃ２を小さくするほど、アイソレーション−周波数特性カーブの単位周波数幅における変化分すなわち、アイソレーション−周波数特性カーブの微分係数が小さくなることを示している。その理由は、第２容量Ｃ２のインピーダンスは、１／ｊωＣ２（ω＝２πｆ、ｆ：周波数、ｊ：虚数単位）であるため、第２容量Ｃ２が小さいほど、第２容量Ｃ２のインピーダンスの周波数依存性が小さくなるからである。
【００７１】
本実施形態は、２．４ＧＨｚ帯と５ＧＨｚ帯の両方のアイソレーションを所定のレベル以上にするため、２．４ＧＨｚ帯から５ＧＨｚ帯において、アイソレーション−周波数特性ができるだけフラットになる条件を選択する。従って、図５において、第２容量Ｃ２が０．８ｐＦの場合は、２．４ＧＨｚ帯から５ＧＨｚ帯にかけて、すなわち２ＧＨｚから６ＧＨｚの周波数範囲に渡って、アイソレーションは−２６ｄＢから−３０ｄＢの範囲に入っておいる。また、第２容量Ｃ２が１．０ｐＦの場合は、−２７ｄＢから−３１ｄＢの範囲に入っている。
【００７２】
すなわち第２容量Ｃ２が０．８ｐＦの場合も１．０ｄＢの場合も２ＧＨｚから６ＧＨｚにかけての周波数範囲において、アイソレーションはわずか４ｄＢの幅に入っており、ほぼフラットな周波数特性を得ることができる。そして、２ＧＨｚから６ＧＨｚにかけて、アイソレーションレベルは所定の−２５ｄＢ以上のレベルを保持することができる。
【００７３】
そこで、本実施形態では図５に基づき、第２容量Ｃ２を１．５ｐＦ以下、好適にはｐＦ０．８〜１．０ｐＦとした。
【００７４】
このように本実施形態では、２．４ＧＨｚ帯と５ＧＨｚ帯の両方のアイソレーションを所定のレベル以上にするものであり、２．４ＧＨｚ帯から５ＧＨｚ帯において、具体的には２ＧＨｚ〜６ＧＨｚに渡ってアイソレーション−周波数特性ができるだけフラットになる条件を選択する。従って、従来の如くある特定周波数のみのアイソレーションを良くするだけでは、異なる２つの周波数帯のアイソレーションを共に所定のレベルにすることはできない。しかし共振回路を使用しなければ、アイソレーションは周波数が大きくなればなるほど一方的に劣化する。
【００７５】
従って本実施形態では、スイッチング素子およびシャント経路のインピーダンス−周波数特性を２ＧＨｚから６ＧＨｚ全体に渡って設計する。つまり共振回路設計は、ピンポイントで、ある特定周波数のみの共振を設計するのではなく、共振現象を応用し、２ＧＨｚから６ＧＨｚ全体に渡ってインピーダンスのバランスの設計を行う必要があり、その設計のポイントは大きく分けて以下の２つがある。
【００７６】
第１には、図４の説明で述べたように、アイソレーション−周波数特性カーブの単位周波数変化幅におけるアイソレーション変化分すなわち、アイソレーション−周波数特性カーブの微分係数を小さくする。本実施形態では既述の如く、周波数の変化に対して急峻な共振現象を持つ共振回路は適さず、周波数の変化に対して共振現象ができるだけ緩やかになるように共振回路を設計する。
【００７７】
以下、周波数の変化に対して共振現象をできるだけ緩やかにする方法について説明する。共振現象はインピーダンスの容量成分およびインダクタンス成分によって引き起こされる。従って周波数の変化に対して共振現象ができるだけ緩やかになるようにするには、周波数の変化に対する、インピーダンスの容量成分およびインダクタンス成分の変化ができるだけ小さくなるようにすれば良い。容量Ｃ（第１容量Ｃ１、第２容量Ｃ２、シャントＦＥＴのオン容量）のインピーダンスは１／ｊωＣであり、インダクタンスＬのインピーダンスはｊωＬである。いずれのインピーダンスも、それぞれＣおよびＬにωが掛け合わされた成分を含んでいる。ここで、ω＝２πｆ（ｆ：周波数）であるので、周波数ｆが変化したときの容量ＣおよびインダクタンスＬのそれぞれのインピーダンスの変化を小さくするには、容量ＣおよびインダクタンスＬの値をそれぞれ小さくすれば良いことがわかる。また共振状態の式（２）においても、インダクタンスＬが小さい場合は、ωすなわち周波数が変化したときの、共振となる容量Ｃの変化が小さくなることがわかる。また式（２）を変形すると以下の式（３）となる。
【００７８】
Ｌ＝１／ω２Ｃ          （３）
つまり、容量Ｃが小さい場合は、ωすなわち周波数が変化したときの、共振となるインダクタンスＬの変化が小さくなることがわかる。すなわち式（２）および式（３）において、容量ＣおよびインダクタンスＬの値を小さくすれば、周波数の変化に対して共振現象が緩やかすることができる。
【００７９】
そして図４においても、シャントＦＥＴ４のゲート幅を小さくすることにより、オン状態でのシャントＦＥＴ４の容量成分、すなわち図２における容量（オン容量）ＣＯＮ４の値を小さくできるため、周波数の変化に対して共振現象を緩やかにでき、アイソレーション−周波数特性において、周波数の変化に対するアイソレーションの変化を小さくすることができる。
【００８０】
また図５においても、第１容量Ｃ１および第２容量Ｃ２を小さくすることにより、周波数の変化に対して共振現象を緩やかにでき、アイソレーション−周波数特性において、周波数の変化に対するアイソレーションの変化を小さくすることができることがわかる。
【００８１】
第２の設計のポイントは、上記の如く共振周波数を、５ＧＨｚ帯、具体的には４ＧＨｚ〜６ＧＨｚの間に設定することにある。そのため本実施形態では５ＧＨｚでのアイソレーションレベルは２．４ＧＨｚでのアイソレーションレベルより良いレベルとなる。
【００８２】
以上２つの設計ポイントに留意することにより、２ＧＨｚから６ＧＨｚにかけての周波数範囲におけるアイソレーションの変動範囲を１ｄＢ以上１０ｄＢ以下とすることができ、この周波数範囲においてほぼフラットなアイソレーション特性を得ることができる。つまり、この周波数範囲全体に渡って、アイソレーションレベルを所定の−２５ｄＢ以上のレベルを保持することができる。
【００８３】
図６および図７は、比較のために本実施形態と同様なシャント経路を含むＳＰＤＴスイッチ回路装置を示す一例である。図６は回路図であり、図７は、動作の等価回路図である。尚、本実施形態と同一構成要素は同一符号で示した。
【００８４】
この回路のスイッチ回路装置と本実施形態との違いは、シャント経路において、シャントＦＥＴ３、シャントＦＥＴ４以外は、第１スイッチング素子（ＦＥＴ１）側と第２スイッチング素子（ＦＥＴ２）側が共通となっている点である。すなわち、シャント経路に接続する容量（第３容量Ｃ３）、接地端子ＧＮＤ、および接地端子パッド（ここでは不図示）と接地端子ＧＮＤを接続するワイヤボンドなどが、ＦＥＴ１側とＦＥＴ２側に共通で１つ設けられる。
【００８５】
このような回路のスイッチ回路装置はシャント経路においてワイヤボンドの金ワイヤが１本しかない。つまり、本実施形態のように、ＦＥＴ１側とＦＥＴ２側に金ワイヤが２本ある回路と比較して、シャント経路のインダクタンス成分が大きくなる。上述の如く、アイソレーション−周波数特性において、周波数の変化に対するアイソレーションの変化を小さくするため、周波数の変化に対して共振現象を緩やかにするには、シャント経路におけるインダクタンスを小さくする必要があり、図６のようなスイッチ回路装置は本実施形態には適さない。
【００８６】
図８は、本実施形態のパターン図示す平面図である。
【００８７】
化合物半導体基板の中央部に、第１スイッチング素子であるＦＥＴ（ＨＥＭＴ）１および第２スイッチング素子であるＦＥＴ（ＨＥＭＴ）２を配置し、各ＦＥＴのゲート電極２７に抵抗Ｒ１、Ｒ２が接続されている。ＦＥＴ１とＦＥＴ２のゲート幅はいずれも５００μｍである。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第１接地端子ＧＮＤ１、第２接地端子ＧＮＤ２にそれぞれ接続する、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣＴ１、第２制御端子パッドＣＴ２、第１接地端子パッドＧ１、第２接地端子パッドＧ２が基板の周辺に設けられている。
【００８８】
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０であり、実線で示した配線は各素子の接続およびパッドの形成を行う第１配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０または第２（Ｔｉ／Ｐｔ／Ａｕ）配線金属層４０である。第１配線金属層３０は、第３層目の金属層であり、第２配線金属層４０は第４層目の金属層である。第１層目の金属層となる、基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図８では、第１配線金属層と重なるために図示されていない。
【００８９】
以下、ＦＥＴ１について説明するがＦＥＴ２も同様である。ＦＥＴ１は一点鎖線で囲まれる長方形状の動作領域１００に形成される。右側から伸びる櫛歯状の第１配線金属層３０が第１出力端子パッドＯ１に接続される２層目のドレイン電極３６であり、この下にオーミック金属層で形成される１層目のドレイン電極がある。また左側から伸びる櫛歯状の第１配線金属層３０が共通入力端子パッドＩに接続される２層目のソース電極３５であり、この下にオーミック金属層で形成される１層目のソース電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が動作領域１００上に櫛歯形状に配置されている。
【００９０】
ソース電極３５は、動作領域１００外で第１配線金属層３０および第２配線金属層４０により各櫛歯が束ねられ、共通入力端子パッドＩに接続する。またドレイン電極は、動作領域１００外で第１配線金属層３０および第２配線金属層４０により各櫛歯が束ねられ、第１出力端子パッドＯ１に接続する。図において、斜線のハッチングで示した部分が第１配線金属層３０のみが設けられる領域であり、格子のハッチングで示した部分が第１配線金属層３０と第２配線金属層４０が重畳して設けられる領域である。
【００９１】
ＦＥＴ１のゲート電極２７は動作領域１００外でゲート配線２１により各櫛歯が束ねられ、伝導領域（例えばｎ型不純物領域）により構成される抵抗Ｒ１を介して、第１制御端子パッドＣＴ１に接続する。同様に、ＦＥＴ２のゲート電極２７は動作領域１００外でゲート配線２１により各櫛歯が束ねられ、伝導領域（例えばｎ型不純物領域）により構成される抵抗Ｒ２を介して、第２制御端子パッドＣＴ２に接続する。
【００９２】
尚、本実施形態では、ＦＥＴ１が接続する第１制御端子パッドＣＴ１がＦＥＴ１から遠い位置に配置され、ＦＥＴ２が接続する第２制御端子パッドＣＴ２がＦＥＴ２から遠い位置に配置される。そしてこれらの接続手段となる抵抗Ｒ１および抵抗Ｒ２を共通入力端子パッドＩからのびる第１配線金属層３０および第２配線金属層４０と窒化膜（不図示）を介して交差させ、いわゆるリバースコントロールタイプのロジックの省スペース化を図っている。
【００９３】
シャントＦＥＴ３は、ＦＥＴ１と第１出力端子パッドＯ１の間に配置され、ＦＥＴ１と隣接する。またシャントＦＥＴ４はＦＥ２と第２出力端子パッドＯ２の間に配置され、ＦＥＴ２と隣接する。以下シャントＦＥＴ３について説明するが、シャントＦＥＴ４も同様の構成である。
【００９４】
シャントＦＥＴ３は一点鎖線で囲まれる長方形状の動作領域１００に形成される。右側から伸びる櫛歯状の第１配線金属層３０が、第１容量Ｃ１を介して第１接地端子パッドＧ１に接続する２層目のドレイン電極３８であり、この下にオーミック金属層で形成される１層目のドレイン電極がある。また左側から伸びる櫛歯状の第１配線金属層３０がＦＥＴ１のドレイン電極３６に接続される２層目のソース電極３７であり、この下にオーミック金属層で形成される１層目のソース電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２８が動作領域１００上に櫛歯形状に配置されている。シャントＦＥＴ３のゲート幅は３００μｍである。
【００９５】
ＦＥＴ３のドレイン電極３８は、動作領域１００外で第１配線金属層３０および第２配線金属層４０により各櫛歯が束ねられ第１容量Ｃ１の上部電極３１に接続する。ＦＥＴ３のソース電極３７は、ＦＥＴ１のドレイン電極３６と同様の第１配線金属層３０および第２配線金属層４０により、第１出力端子パッドＯ１に接続する。
【００９６】
第１容量Ｃ１は、ＦＥＴ１と、第１接地端子パッドＧ１および第１出力端子パッドＯ１間に配置される。また、第１容量Ｃ１はシャントＦＥＴ３および第１接地端子パッドＧ１と隣接する。同様に、第２容量Ｃ２は、ＦＥＴ２と、第２接地端子パッドＧ２および第２出力端子パッドＯ２間に配置される。また第２容量Ｃ２は、シャントＦＥＴ４および第２接地端子パッドＧ２と隣接する。以下、第１容量Ｃ１について説明するが、第２容量Ｃ２も同様の構成である。
【００９７】
第１容量Ｃ１は基板表面に下部電極（ここでは不図示）を設け、窒化膜（不図示）を介してその上に上部電極３１を配置したものである。下部電極は１層目の配線金属層３０により形成され、上部電極３１は２層目の配線金属層４０により形成される。第１容量Ｃ１は、第１配線金属層３０によって、第１接地端子パッドＧ１と接続する。第１容量Ｃ１の容量値は、０．８ｐＦ〜１．０ｐＦである。
【００９８】
共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣＴ１、第２制御端子パッドＣＴ２、第１接地端子パッドＧ１、第２接地端子パッドＧ２の周辺の基板表面にはアイソレーション向上のため、周辺伝導領域５１が配置される。周辺伝導領域５１は、ここではｎ型不純物を含む領域（ｎ型不純物領域）である。また、第１容量Ｃ１、第２容量Ｃ２の下部電極周辺の基板表面にも周辺伝導領域５１が形成される。
【００９９】
周辺伝導領域５１は、全て各パッド（または下部電極）の周辺で、少なくとも一部がパッドとコンタクトするか、パッドから０μｍ〜５μｍ離間して配置される。パッドとコンタクトする場合は、パッドよりはみ出して設けられ、パッド下全面に設けられてもよい。このような配置により、周辺伝導領域５１は、各パッドと直流電流が流れる状態で接続することができ、アイソレーションを向上できる。
【０１００】
本実施形態では、第１スイッチング素子（ＦＥＴ１）のシャント経路において、ＦＥＴ１およびシャントＦＥＴ３、シャントＦＥＴ３および第１容量Ｃ１、第１容量Ｃ１および第１接地端子パッドＧ１がそれぞれ５０μｍ以内の距離でお互いに隣接している。これにより、それぞれお互いの間を接続する配線（第１配線金属層３０および／または第２配線金属層４０）のインダクタンスが最小にすることができる。
【０１０１】
また、第２スイッチング素子（ＦＥＴ２）側も同様にシャント経路においてＦＥＴ２およびシャントＦＥＴ４、シャントＦＥＴ４および第２容量Ｃ２、第２容量Ｃ２および第２接地端子パッドＧ２がそれぞれ５０μｍ以内の距離でお互いに隣接しており、これにより、互いの間を接続する配線（第１配線金属層３０および／または第２配線金属層４０）のインダクタンスを最小にできる。
【０１０２】
このようにシャント経路における配線のインダクタンスを小さくすることにより、周波数の変化に対して共振現象を緩やかにでき、アイソレーション−周波数特性において、周波数の変化に対するアイソレーションの変化を小さくすることができる。また第１接地端子パッドＧ１パッドおよび第２接地端子パッドＧ２はチップ周辺に配置しており、それぞれのパッドにボンディングされる金ワイヤの長さを最短にできる。これによっても、シャント経路のインダクタンス成分を小さくすることができる。
【０１０３】
更に、シャント経路でのインダクタンス成分を小さくすることに加え、シャントＦＥＴ３、シャントＦＥＴ４のオン時の容量も考慮して共振回路の設計を行うことにより、周波数の変化に対して共振現象を緩やかにすることができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための等価回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための回路図である。
【図７】本発明を説明するための等価回路図である。
【図８】本発明を説明するための平面図である。
【図９】従来技術を説明するための平面図である。
【図１０】従来技術を説明するための特性図である。
【符号の説明】
【０１０５】
２０        ゲート金属層
２１        ゲート配線
２７        ゲート電極
３０        第１配線金属層
３１        上部電極      
３５        ソース電極
３６        ドレイン電極
３７        ソース電極
３８        ドレイン電極
４０        第２配線金属層
ＩＮ        共通入力端子
Ｃｔｌ１    第１制御端子
Ｃｔｌ２    第２制御端子      
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
ＧＮＤ１    第１接地端子
ＧＮＤ２    第２接地端子
Ｃ１        第１容量    
Ｃ２        第２容量
Ｉ          共通入力端子パッド
ＣＴ１    第１制御端子パッド
ＣＴ２    第２制御端子パッド      
Ｏ１      第１出力端子パッド
Ｏ２      第２出力端子パッド
Ｇ１      第１接地端子パッド
Ｇ２      第２接地端子パッド  
【図１】
2008011280.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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