(57)【要約】【課題】ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止する。【解決手段】半導体基板１００と、領域Ｎ１にチャネル領域１０２を挟むように形成された拡散層１０３と、ゲート絶縁膜１０４と、金属膜１０５ａ、１０５ｂ及びｎ型ポリシリコン膜１０５ｃを含むゲート電極１０５と、を有するｎチャネルＭＩＳＦＥＴと、領域Ｐ１にチャネル領域２０２を挟むように形成されボロンをドーパントして含む拡散層２０３と、ゲート絶縁膜２０４と、金属膜２０５ａ〜ｃ及び窒素を含む金属膜２０５ｃとの界面部におけるボロン濃度が５Ｅ１９ｃｍ−３以下であるｎ型ポリシリコン膜２０５ｄを含むゲート電極２０５と、を有するｐチャネルＭＩＳＦＥＴと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面部の第１の領域に第１のチャネル領域を挟むように形成された第１の拡散層と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１の金属層及び前記第１の金属層上に形成された第１のｎ型ポリシリコン膜を含む第１のゲート電極と、を有するｎチャネルＭＩＳＦＥＴと、
前記半導体基板表面部の第２の領域に第２のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第２の拡散層と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、窒素又は炭素を含む第２の金属層及び前記第２の金属層上に形成され前記第２の金属層との界面部におけるボロン濃度が５Ｅ１９ｃｍ−３以下である第２のｎ型ポリシリコン膜を含む第２のゲート電極と、を有するｐチャネルＭＩＳＦＥＴと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２のｎ型ポリシリコン膜の前記ボロン濃度は１Ｅ１９ｃｍ−３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の金属層はそれぞれ積層された複数の金属膜を有し、前記第１の金属層のうち前記第１のｎ型ポリシリコン膜側の前記金属膜及び前記第２の金属層のうち前記第２のｎ型ポリシリコン膜側の前記金属膜は金属窒化物又は金属炭化物であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の金属膜の仕事関数は４．３ｅＶ以下であり、前記第３の金属膜の仕事関数は４．８ｅＶ以上であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のゲート絶縁膜はＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａのうちいずれか１つの酸化物を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
トランジスタのゲート電極として、イオン注入法により不純物をドープしたポリシリコン膜が用いられている。ポリシリコン膜を用いるとトランジスタの電気極性に適した仕事関数を有するゲート電極を形成することができる。例えば、ＣＭＯＳトランジスタでは、ＮＭＯＳトランジスタにｎ型ドープポリシリコン膜を用い、ＰＭＯＳトランジスタにｐ型ドープポリシリコン膜を用いることができる。
【０００３】
しかし、このポリシリコン膜を用いたゲート電極では空乏化が生じ、実効的なゲート絶縁膜厚が厚くなる。このゲート空乏化はスケーリングダウンに伴って大きな問題となる。
【０００４】
このような問題を解決するため、空乏化が生じない金属膜をゲート電極とするメタルゲート電極が提案されている。メタルゲート電極構造の１つとして、金属層をゲート電極下部に用い、その上部にポリシリコンを用いるポリシリコン／メタル積層電極構造がある。この構造は、従来のサリサイドプロセスと整合性がとれると共に、金属層の薄膜化によりゲート加工の負担が軽減されるといった利点がある。
【０００５】
この構造をＣＭＯＳトランジスタに適用し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極のポリシリコンを同一の導電性にドープし、ゲート加工をさらに簡略化した半導体装置が提案されている（例えば特許文献１参照）。
【０００６】
しかし、例えばポリシリコンにボロンを注入してｐ型にドープした場合、ポリシリコンと、ポリシリコン／メタル界面の反応防止層として使用される金属窒化物との界面にＢ−Ｎ結合が形成され、界面における電気的に活性なボロン濃度を著しく低下させるため、界面抵抗が上昇し、ＭＯＳトランジスタの動作速度が低下するという問題が生じる。
【０００７】
また、例えばリンを注入してｎ型にドープした場合においても、ＰＭＯＳトランジスタの拡散層形成に用いられるボロンがポリシリコンに侵入し、ポリシリコン内のボロン濃度によっては、上記と同様に反応防止層として使用される金属窒化物との界面にＢ−Ｎ結合が形成され、界面抵抗が上昇し、ＭＯＳトランジスタの動作速度が低下するという虞がある。
【特許文献１】特表２００６−５１５４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、半導体基板表面部の第１の領域に第１のチャネル領域を挟むように形成された第１の拡散層と、前記第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１の金属層及び前記第１の金属層上に形成された第１のｎ型ポリシリコン膜を含む第１のゲート電極と、を有するｎチャネルＭＩＳＦＥＴと、前記半導体基板表面部の第２の領域に第２のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第２の拡散層と、前記第２のチャネル領域上に形成された第２のゲート絶縁膜と、窒素又は炭素を含む第２の金属層及び前記第２の金属層上に形成され前記第２の金属層との界面部におけるボロン濃度が５Ｅ１９ｃｍ−３以下である第２のｎ型ポリシリコン膜を含む第２のゲート電極と、を有するｐチャネルＭＩＳＦＥＴと、を備えるものである。
【発明の効果】
【００１０】
本発明によれば、本発明はポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係る半導体装置の概略構成を示す。半導体装置はＣＭＩＳ（Complementary Metal Insulator Semiconductor）構造をなし、ＮＭＩＳトランジスタ領域Ｎ１とＰＭＩＳトランジスタ領域Ｐ１を有する。
【００１３】
ＮＭＩＳトランジスタ領域Ｎ１ではシリコン基板１００にｐウェル１０１が形成されている。ｐウェル１０１の表面部にチャネル領域１０２を挟むようにソース・ドレイン領域となる拡散層１０３が形成される。拡散層１０３はヒ素をドーパントとして含む浅い拡散層１０３ａ、リンをドーパントとして含む深い拡散層１０３ｂ、浅い拡散層１０３ａ表面に形成されたニッケルシリサイド膜１０３ｃを有する。
【００１４】
チャネル領域１０２上にはハフニウムを含むゲート絶縁膜１０４が形成される。ゲート絶縁膜１０４上には炭化タンタル膜１０５ｂ、窒化チタン膜１０５ｃ、ポリシリコン膜１０５ｄ、ニッケルシリサイド膜１０５ｅが順次積層されたゲート電極１０５が形成される。ポリシリコン膜１０５ｄはリンが注入されたｎ型ポリシリコン膜である。窒化チタン膜１０５ｃはポリシリコン膜１０５ｄと炭化タンタル膜１０５ｂとが反応するのを防止するための反応防止膜である。炭化タンタル膜１０５ｂがこのＮＭＩＳトランジスタの仕事関数を制御する。
【００１５】
ＰＭＩＳトランジスタ領域Ｐ１ではシリコン基板１００にｎウェル２０１が形成されている。ｎウェル２０１の表面部にチャネル領域２０２を挟むようにソース・ドレイン領域となる拡散層２０３が形成される。拡散層２０３はそれぞれボロンをドーパントとして含む浅い拡散層２０３ａ及び深い拡散層２０３ｂと、浅い拡散層２０３ａ表面に形成されたニッケルシリサイド膜２０３ｃとを有する。
【００１６】
チャネル領域２０２上にはハフニウムを含むゲート絶縁膜２０４が形成される。ゲート絶縁膜２０４上にはタングステン膜２０５ａ、炭化タンタル膜２０５ｂ、窒化チタン膜２０５ｃ、ポリシリコン膜２０５ｄ、ニッケルシリサイド膜２０５ｅが順次積層されたゲート電極２０５が形成される。ポリシリコン膜２０５ｄは、ポリシリコン膜１０５ｄと同様に、リンが注入されたｎ型ポリシリコン膜である。窒化チタン膜２０５ｃはポリシリコン膜２０５ｄと炭化タンタル膜２０５ｂとが反応するのを防止するための反応防止膜である。タングステン膜２０５ａがＰＭＩＳトランジスタの仕事関数を制御する。
【００１７】
ゲート電極１０５、２０５の側壁にはシリコン窒化膜１０６ａ、シリコン酸化膜１０６ｂ、シリコン窒化膜１０６ｃからなるゲート側壁膜１０６が形成されている。
【００１８】
拡散層１０３、２０３、ゲート電極１０５、２０５、ゲート側壁膜１０６を覆うように層間絶縁膜１０７が形成され、層間絶縁膜１０７を貫通し、それぞれ拡散層１０３、２０３、ゲート電極１０５、２０５に電気的に接続されるコンタクト１０８が形成されている。コンタクト１０８はチタン膜１０８ａ、窒化チタン膜１０８ｂ、タングステン膜１０８ｃを有する。
【００１９】
層間絶縁膜１０７上には層間絶縁膜１０９が形成され、層間絶縁膜１０９を貫通し、コンタクト１０８に電気的に接続される配線１１０が形成されている。配線１１０は窒化タンタル膜１１０ａ及び銅膜１１０ｂを有する。層間絶縁膜１０７、１０９は例えばシリコン酸化膜である。
【００２０】
基板１００表面部のＮＭＩＳトランジスタ領域Ｎ１とＰＭＩＳトランジスタ領域Ｐ１との間には素子分離絶縁膜１１１が形成されている。トレンチに埋め込まれた素子分離絶縁膜１１１は例えばシリコン酸化膜である。
【００２１】
通常のポリシリコンによるゲート電極では仕事関数を制御するために、ｎＭＩＳ側にｎ型ポリシリコン電極、ｐＭＩＳ側にｐ型ポリシリコン電極を用いているが、本実施形態のようなポリシリコン膜／メタル積層構造のゲート電極１０５、２０５ではその仕事関数を下層の金属膜１０５ｂ、２０５ａにより制御するため、ＰＭＩＳトランジスタ領域Ｐ１のポリシリコン膜２０５ｄをリンが注入されたｎ型ポリシリコン膜にすることができる。
【００２２】
拡散層２０３形成の際に不純物として用いられるボロンがポリシリコン膜２０５ｄに導入され得る。図２にポリシリコン膜２０５ｄ中の窒化チタン膜２０５ｃとの界面におけるボロン濃度と、ポリシリコン膜２０５ｄ／窒化チタン膜２０５ｃ間のコンタクト抵抗Ｒｃとの関係を示す。図２よりボロン濃度の上昇に伴い、コンタクト抵抗Ｒｃが上昇することが分かる。これはボロン（Ｂ）と窒化チタン膜２０５ｃ中の窒素（Ｎ）が結合してＢ−Ｎ反応層が形成され、金属（窒化チタン膜２０５ｃ）−半導体（ポリシリコン膜２０５ｄ）間で電流が流れにくくなるためである。
【００２３】
図３にポリシリコン膜２０５ｄ／窒化チタン膜２０５ｃ間のコンタクト抵抗Ｒｃと、ＲＣ遅延時間との関係を示す。縦軸はＲＣ遅延時間をコンタクト抵抗Ｒｃ２００Ωμｍ２におけるＲＣ遅延時間で規格化した値を示し、横軸はコンタクト抵抗Ｒｃを示す。コンタクト抵抗Ｒｃの上昇に伴い、ＲＣ遅延時間が長くなる。コンタクト抵抗Ｒｃが１０００Ωμｍ２を超えるとＲＣ遅延時間は急激に大きくなる。コンタクト抵抗Ｒｃ２００Ωμｍ２におけるＲＣ遅延時間の約１．５倍である。図２からわかるとおり、コンタクト抵抗Ｒｃが１０００Ωμｍ２に達する際のポリシリコン膜２０５ｄ中のボロン濃度は約５Ｅ１９ｃｍ−３である。デバイス用途によってはこの程度のＲＣ遅延時間の上昇は設計上許容される。
【００２４】
しかし、設計上の制約を緩和するためにも、ＲＣ遅延時間はより小さい方が好ましい。ＲＣ遅延時間が急激に大きくなり始める前の値、例えばコンタクト抵抗Ｒｃ２００Ωμｍ２におけるＲＣ遅延時間の約１．２５倍以下が望ましい。コンタクト抵抗Ｒｃ２００Ωμｍ２におけるＲＣ遅延時間の約１．２５倍となるコンタクト抵抗値Ｒｃは約５００Ωμｍ２である。従って、ポリシリコン膜２０５ｄ中の窒化チタン膜２０５ｃとの界面におけるボロン濃度は図２より約１Ｅ１９ｃｍ−３以下とすることが望ましい。
【００２５】
次にこのような半導体装置の製造方法を図４〜図１７に示す工程断面図を用いて説明する。
【００２６】
図４に示すように、表面部にｐウェル４０１、ｎウェル４０２、素子分離領域４０３が形成されたシリコン基板４００上に、例えば化学的気相成長（ＣＶＤ）法により、ハフニウムを含むゲート絶縁膜４０４を形成する。そして、ゲート絶縁膜４０４上に例えば有機ソースを用いたＣＶＤ法により仕事関数４．９ｅＶを有するタングステン膜４０５を１０ｎｍの膜厚で成膜する。ＮＭＩＳトランジスタを形成していく領域をＮ１、ＰＭＩＳトランジスタを形成していく領域をＰ１とする。
【００２７】
図５に示すように、領域Ｎ１のタングステン膜４０５を除去する。
【００２８】
図６に示すように、全面に、例えばＣＶＤ法によって仕事関数４．２ｅＶを有する炭化タンタル膜６０１を１０ｎｍの膜厚で形成する。さらに炭化タンタル膜６０１上に膜厚５ｎｍの窒化チタン膜６０２を形成する。
【００２９】
図７に示すように、窒化チタン膜６０２上にポリシリコン膜を形成し、領域Ｎ１、Ｐ１両方にリンイオンを注入し、ｎ型ポリシリコン膜７０１を形成する。窒化チタン膜６０２はｎ型ポリシリコン膜７０１が炭化タンタル膜６０１と反応することを防止する反応防止膜である。なお、ポリシリコン膜を成膜する前に窒化チタン膜６０２に形成された自然酸化膜を除去する希釈ＨＦ処理を行っても良い。
【００３０】
予め不純物（リン）を含んだポリシリコン膜を成膜しｎ型ポリシリコン膜７０１を形成するようにしてもよい。その場合、イオン注入時にチャネリング等の問題が発生しないため、ｎ型ポリシリコン膜７０１の膜厚を薄くすることができる。
【００３１】
図８に示すように、ｎ型ポリシリコン膜７０１上にシリコン窒化膜８０１を形成する。
【００３２】
図９に示すように、例えば３０ｎｍのゲート幅パターンになるようにシリコン窒化膜８０１、ｎ型ポリシリコン膜７０１、窒化チタン膜６０２、炭化タンタル膜６０１、タングステン膜４０５、ゲート絶縁膜４０４を異方性エッチングにより除去し、ゲート電極９０１を形成する。
【００３３】
図１０に示すように、シリコン酸化膜１００１、シリコン窒化膜１００２を堆積し、シリコン酸化膜１００１及びシリコン窒化膜１００２のエッチバックを行い、ゲート電極９０１の側壁を囲む構造にする。
【００３４】
図１１に示すように、シリコン基板４００の領域Ｎ１（ｐウェル４０１）にリンイオン、シリコン基板４００の領域Ｐ１（ｎウェル４０２）にボロンイオンを注入し、例えば１０３０℃５秒の加熱処理を行って、拡散層１１０１、１１０２を形成する。領域Ｎ１、Ｐ１のイオン注入は別々に行われ、領域Ｎ１にイオン注入する際には領域Ｐ１はマスキングされ、領域Ｐ１にイオン注入する際には領域Ｎ１はマスキングされる。領域Ｐ１のボロンイオン注入の際、シリコン窒化膜８０１はｎ型ポリシリコン膜７０１へのボロン注入を防止する。
【００３５】
図１２に示すように、電極９０１側壁部のシリコン酸化膜１００１、シリコン窒化膜１００２を除去する。このときシリコン窒化膜８０１も除去される。そしてシリコン窒化膜１２０１を堆積し、エッチバックを行い、ゲート電極９０１の側壁を囲む構造にする。
【００３６】
図１３に示すように、シリコン基板４００の領域Ｎ１（ｐウェル４０１）にヒ素イオン、シリコン基板４００の領域Ｐ１（ｎウェル４０２）にボロンイオンを注入し（図１１に示す工程と同様に領域Ｎ１にイオン注入する際には領域Ｐ１をマスキング、領域Ｐ１にイオン注入する際には領域Ｎ１をマスキング）、例えば８００℃５秒の加熱処理を行って、拡散層１１０１、１１０２より浅い拡散層１３０１、１３０２を形成する。図１１に示す工程よりもドーズ量、加速電圧を小さくしてイオン注入は行われる。従って、領域Ｐ１のｎ型ポリシリコン膜７０１に導入され得るボロンは極めて小さくすることができる。
【００３７】
予め深い拡散層１１０１、１１０２を形成しておくことで、浅い拡散層１３０１、１３０２が深い拡散層１１０１、１１０２の形成に必要な熱処理工程を経ることがないため、浅い拡散層１３０１、１３０２の延びを抑えることが出来る。
【００３８】
図１４に示すように、シリコン酸化膜１４０１、シリコン窒化膜１４０２を形成し、エッチバックを行い、ゲート電極９０１の側壁（シリコン窒化膜１２０１）を囲む構造にする。
【００３９】
図１５に示すように、ニッケル膜を基板全面に堆積し、３５０℃３０秒の加熱処理を行い、拡散層１３０１、１３０２上及びｎ型ポリシリコン膜７０１上にニッケルシリサイド膜１５０１を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。
【００４０】
図１６に示すように、例えばシリコン酸化膜の層間絶縁膜１６０１を堆積し、層間絶縁膜１６０１に所望のパターンのコンタクトホールを形成し、そのコンタクトホールを埋め込むように、チタン膜１６０２、窒化チタン膜１６０３、タングステン膜１６０４を堆積し、ＣＭＰ（化学機械研磨）法により平坦化し、コンタクト１６０５を形成する。
【００４１】
図１７に示すように、例えばシリコン酸化膜の層間絶縁膜１７０１を堆積し、所望のパターンの溝を形成し、その溝を埋め込むように窒化タンタル膜１７０２、銅膜１７０３を堆積し、ＣＭＰ法により平坦化して、コンタクト１６０５と電気的に接続される銅配線１７０４を形成する。
【００４２】
以上の構造においては、ゲート絶縁膜４０４に接する金属材料の仕事関数がトランジスタの閾値を支配する。ゲート絶縁膜４０４に接する金属材料は、領域Ｎ１が仕事関数４．２ｅＶを有する炭化タンタル膜６０１、領域Ｐ１が仕事関数４．９ｅＶを有するタングステン膜４０５であるため、領域Ｎ１にはＮＭＩＳトランジスタ、領域Ｐ１にはＰＭＩＳトランジスタが形成される。
【００４３】
このようにして、ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止した半導体装置を製造することが出来る。
【００４４】
（比較例）比較例による半導体装置の製造方法を図を用いて説明する。図４〜図６に示す工程までは上記実施形態と同様のため、説明を省略する。
【００４５】
図１８に示すように、窒化チタン膜６０２上にポリシリコン膜を成膜し、領域Ｎ１にリンイオンを注入し、ｎ型ポリシリコン膜１８０１を形成する。また、領域Ｐ１にはボロンイオンを注入し、ｐ型ポリシリコン膜１８０２を形成する。
【００４６】
その後の工程は図８〜図１７に示される上記実施形態と同様であるので説明を省略する。
【００４７】
このようにして製造された半導体装置におけるＰＭＩＳトランジスタのゲート電極を配線と見なした時の電気的等価回路を図１９に示す。横方向はゲート電極の長手方向である。等価回路はシリサイド層（ニッケルシリサイド膜）の抵抗Ｒ１、金属層（窒化チタン膜、炭化タンタル膜、タングステン膜）の抵抗Ｒ２、シリサイド層とｐ型ポリシリコン膜との間のコンタクト抵抗Ｒ３、ｐ型ポリシリコン膜と金属層との間のコンタクト抵抗Ｒ４からなる。電流Ｉはトランジスタを流れる電流である。
【００４８】
抵抗Ｒ１は１０Ω未満、抵抗Ｒ２は２００Ω未満、抵抗Ｒ３は１０Ω未満である。
【００４９】
図２０に希釈ＨＦ処理を行う場合と行わない場合のそれぞれについての抵抗Ｒ４の値を示す。なお、比較のためｎ型ポリシリコン膜と金属層との間のコンタクト抵抗Ｒ５も示す。
【００５０】
希釈ＨＦ処理を行わない場合はコンタクトＲ５の方がコンタクト抵抗Ｒ４よりも大きい。これはｎ型ポリシリコン膜における自然酸化膜がｐ型ポリシリコン膜よりも厚いためである。そのため、希釈ＨＦ処理で自然酸化膜を除去することでコンタクト抵抗Ｒ５は大きく低減する。
【００５１】
一方、コンタクト抵抗Ｒ４は希釈ＨＦ処理を行ってもほとんど低減されない。これはｐ型ポリシリコン膜中のボロンと金属層の窒化チタン膜中の窒素とが結合してＢ−Ｎ反応層が形成され、ポリシリコン膜界面近傍の電気的に活性なボロン濃度が減少するためである。ボロン濃度減少により、いわゆる金属と半導体のショットキー接合のような振る舞いをし、金属−半導体間で電流が流れにくくなり、コンタクト抵抗が高くなる。
【００５２】
図１９に示す等価回路においては、コンタクト抵抗Ｒ４が他の抵抗成分よりも極めて高いことがわかる。電流Ｉがゲート電極の長手方向に流れる場合は抵抗の低いシリサイド層を容易に流れることができる。しかし、ポリシリコン膜と金属層との間のコンタクト抵抗が高いためにゲート電極に垂直な方向には流れにくいことになる。このためトランジスタの動作速度が低下する。
【００５３】
このような現象はポリシリコン膜中にボロンが存在することと、金属膜中に窒素が存在することに関係する。従って、ＰＭＩＳトランジスタのポリシリコン膜をｐ型ポリシリコン膜でなくｎ型ポリシリコン膜にしても、例えば拡散層形成などに使用する不純物のボロンがｎ型ポリシリコン膜に所定濃度以上導入される場合は、Ｂ−Ｎ結合がもたらすコンタクト抵抗の上昇、トランジスタの動作速度低下により、回路設計上の制約が厳しくなる。
【００５４】
これに対し、上記実施形態による半導体装置はＮＭＩＳトランジスタ、ＰＭＩＳトランジスタのゲート電極に用いるポリシリコン膜を共にｎ型ポリシリコン膜にし、さらにＰＭＩＳトランジスタのポリシリコン膜中のボロン濃度を約１Ｅ１９ｃｍ−３以下とすることで、界面抵抗（ポリシリコン膜と金属層との間のコンタクト抵抗）を低く抑え、動作速度の低下を防止することができる。
【００５５】
上述した実施形態は一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態ではポリシリコン膜と接する反応防止膜を窒化チタン膜としていたが、例えば窒化タンタル膜、窒化タングステン膜、窒化チタンシリコン（ＴｉＳｉＮ）膜など、周期律表で言うところのIVａ属（Ｔｉ、Ｚｒ、Ｈｆ）、Ｖａ属（Ｖ、Ｎｇ、Ｔａ）、VIａ属（Ｃｒ、Ｍｏ、Ｗ）の金属との窒化物としてもよい。
【００５６】
また、反応防止膜に金属炭化物を用いた場合、ポリシリコン膜中のボロンと金属炭化物中の炭素によるＢ−Ｃ結合に伴う界面抵抗上昇を防止する必要がある。このような場合にも上記実施形態のような半導体装置を適用することで界面抵抗の上昇を防止し、トランジスタの動作速度低下を防止することができる。金属炭化物は例えば炭化チタン膜、炭化タングステン膜など、上記IVａ属、Ｖａ属、VIａ属の金属との炭化物である。
【００５７】
また、反応防止膜はシリコン窒化物、シリコン酸化物でも良い。
【００５８】
上記実施形態ではＮＭＩＳトランジスタの仕事関数を決めるゲート電極材料として炭化タンタル、ＰＭＩＳトランジスタの仕事関数を決めるゲート電極材料としてタングステンを用いていたが、それぞれ仕事関数が４．３ｅＶより低い金属、４．８ｅＶより高い金属の組み合わせであれば良い。
【００５９】
また、上記実施形態による半導体装置はｎＭＩＳ領域とｐＭＩＳ領域とで異なる仕事関数を有するメタルゲートトランジスタ、いわゆるデュアルメタルトランジスタ、であったが、いずれも同じ材料を用いるシングルメタルトランジスタでも良い。
【００６０】
また、上記実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、これ以外に、例えばＺｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物、もしくはＺｒＳｉｘＯｙなどこれらの元素とシリコンの酸化物でも良い。またそれら酸化物の積層膜にしても良い。
【００６１】
また、上記実施形態では図４〜６に示すように、ゲート絶縁膜４０４上にタングステン膜４０５を形成し、領域Ｎ１のタングステン膜４０５を除去した後に、全面に炭化タンタル膜６０１を形成するようにしていたが、ゲート絶縁膜４０４上に炭化タンタル膜を形成し、領域Ｐ１の炭化タンタル膜を除去した後に、全面にタングステン膜を形成するようにしても良い。このような工程にした場合、炭化タンタル膜、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するＮＭＩＳトランジスタと、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するＰＭＩＳトランジスタが形成される。
【００６２】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る半導体装置の概略構成図である。
【図２】ボロン濃度とコンタクト抵抗の関係を示すグラフである。
【図３】コンタクト抵抗とＲＣ遅延時間の関係を示すグラフである。
【図４】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１２】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１６】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１７】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１８】比較例による半導体装置の製造方法を示す工程断面図である。
【図１９】比較例による半導体装置におけるゲート電極の等価回路図である。
【図２０】希釈ＨＦ処理前後におけるコンタクト抵抗を示すグラフである。
【符号の説明】
【００６４】
１００  シリコン基板
１０１  ｐウェル
１０２、２０２  チャネル領域
１０３、２０３  拡散層
１０４、２０４  ゲート絶縁膜
１０５、２０５  ゲート電極
１０６  ゲート側壁膜
１０７、１０９  層間絶縁膜
１０８  コンタクト
１１０  配線
１１１  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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