(57)【要約】【課題】新たなパフォーマンスボードを必要とすることなく、また端子数を増大させることなく、ファンクション試験およびＤＣ試験を実施可能にする。【解決手段】各半導体集積回路３０Ａ，３０Ｂに、論理回路３１と比較回路３２を各々内蔵し、各半導体集積回路３０Ａ，３０Ｂをパフォーマンスボード１０上に搭載する。ファンクション試験時には、テスタ２０からファンクション試験用テスト信号を出力させて各論理回路３１に入力させると共にテスタ２０から期待値信号を入出力端子Ｂ１〜Ｂｍ，Ｆ１〜Ｆｍを介して各比較回路３２に入力させ、且つ各論理回路３１の出力信号を各比較回路３２に入力させ、各比較回路３２から出力する前記比較結果を示す信号をテスタ１０に戻す。ＤＣ試験時には、テスタ２０からＤＣ試験用のテスト信号を出力させて各論理回路３１に入力させ、各論理回路３１から出力する出力信号を入出力端子Ｂ１〜Ｂｍ，Ｆ１〜Ｆｍを介して半導体集積回路毎に時分割でテスタ２０に戻す。【選択図】図１
2008170159.tif 000002
【特許請求の範囲】
【請求項１】
試験対象としての複数の半導体集積回路に、論理回路の他に比較回路を各々内蔵し、
前記各半導体集積回路をパフォーマンスボード上に搭載し、
ファンクション試験時には、テスタからファンクション試験用のテスト信号を出力させて前記パフォーマンスボード上の前記各半導体集積回路の論理回路に入力させると共に前記テスタから期待値信号を出力させて前記各半導体集積回路の比較回路に入力させ、且つ前記各半導体集積回路の論理回路から出力する出力信号を前記各半導体集積回路の比較回路に入力させ、前記各半導体集積回路の比較回路から出力する比較結果を示す信号を前記テスタに戻し、
ＤＣ試験時には、前記テスタからＤＣ試験用のテスト信号を出力させて前記パフォーマンスボード上の前記各半導体集積回路の論理回路に入力させ、前記各半導体集積回路の論理回路から出力する出力信号を前記期待値信号の伝送経路を共用して前記各半導体集積回路毎に時分割で前記テスタに戻す、
ことを特徴とする半導体試験方法。
【請求項２】
パフォーマンスボードとテスタとを備え、前記パフォーマンスボードに論理回路の他に比較回路を内蔵した半導体集積回路を複数搭載し、該各半導体集積回路の論理回路のファンクション試験およびＤＣ試験を行う半導体試験装置であって、
前記ファンクション試験用又はＤＣ試験用のテスト信号を出力するよう前記テスタに設けられた第１の出力端子と、
該第１の出力端子から出力する前記テスト信号を入力して前記各半導体集積回路の論理回路に入力させるよう前記パフォーマンスボードに設けられた第１の入力端子と、
期待値信号の出力又はＤＣ試験端子への入力を行うよう前記テスタに設けられた第１の入出力端子と、
前記各半導体集積回路の論理回路の出力信号の出力又は前記期待値信号の入力を行うよう前記パフォーマンスボードに設けられた第２の入出力端子と、
ファンクション試験時には前記テスタから出力する前記期待値信号を前記第１の入出力端子および前記第２の入出力端子を経由して前記各半導体集積回路の比較回路に入力させる経路を形成し、ＤＣ試験時には前記各半導体集積回路毎に時分割で前記各論理回路の出力信号を前記第２の入出力端子から前記第１の入出力端子を経由して前記テスタのＤＣ試験端子に入力させる経路を形成する制御手段と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のファンクション試験およびＤＣ試験を行う半導体試験方法および装置に関するものである。
【背景技術】
【０００２】
半導体集積回路のファンクション試験を行う半導体試験装置は、一般的には、図３に示すように、パフォーマンスボード４０に半導体集積回路６０Ａ，６０Ｂ（図３では簡単のために２個の半導体集積回路を示すが、一般的には数十〜数百個が対象となる。）を搭載し、テスタ５０のテスト信号発生回路５１のテスト信号出力端子Ｐ１〜Ｐｎからｎ個のテスト信号を出力して、各半導体集積回路６０Ａ，６０Ｂの論理回路６１の入力端子ＩＮ１〜ＩＮｎに入力させ、それらの各半導体集積回路６０Ａ，６０Ｂの論理回路６１の内部で処理された各々ｍ個の出力信号を出力端子ＯＵＴ１〜ＯＵＴｍから取り出し、これをテスタ５０の測定回路５２の入力端子Ｙ１１〜Ｙ１ｍ、Ｙ２１〜Ｙ２ｍに取り込み、測定回路５２の内部に設定した期待値信号とそれらを比較し、比較結果が期待値信号通りであれば当該の半導体集積回路を「合格」、そうでなければ「不合格」とするものである。
【０００３】
ところが、この図３に示す試験装置では、パフォーマンスボード４０のテスト信号用の入力端子（入力端子ＩＮ１〜ＩＮｎに対応する入力端子）は、それぞれの半導体集積回路６０Ａ，６０Ｂに共通化させることができるが、それぞれの半導体集積回路６０Ａ，６０Ｂの出力端子ＯＵＴ１〜ＯＵＴｍに対応する出力端子は、「半導体集積回路の出力端子の数×半導体集積回路の数」分だけ必要となり、試験装置の規模が増大する。
【０００４】
そこで、被測定端子減少回路を使用することにより、パフォーマンスボードの出力端子の数およびテスタの入力端子の数を削減する手法が提案されている（例えば、特許文献１参照）。
【０００５】
図４はその手法を採用した半導体試験装置を示す図である。この試験装置は、パフォーマンスボード７０上に被測定端子減少回路７１，７２を被測定の半導体集積回路６０Ａ，６０Ｂの数（図４の場合は２個）だけ搭載して、テスタ８０のテスト信号発生回路８１のテスト信号出力端子Ｐ１〜Ｐｎからｎ個のテスト信号を各半導体集積回路６０Ａ，６０Ｂの論理回路６１の入力端子ＩＮ１〜ＩＮｎに同時に入力させ、被測定端子減少回路７１では、テスタ８０のテスト信号発生回路８１の期待値信号出力端子Ｓ１〜Ｓｍから出力した期待値信号と半導体集積回路６０Ａの論理回路６１の出力端子ＯＵＴ１〜ＯＵＴｍから出力した出力信号とを比較し、また、被測定端子減少回路７２では、テスタ８０のテスト信号発生回路８１の期待値信号出力端子Ｓ１〜Ｓｍから出力した期待値信号と半導体集積回路６０Ｂの論理回路６１の出力端子ＯＵＴ１〜ＯＵＴｍから出力した出力信号とを比較し、それらの比較結果の「合格」または「不合格」の信号をその被測定端子減少回路７１，７２において生成して、テスタ８０の合否集計回路８２の入力端子Ｘ１，Ｘ２に入力させるものである。
【０００６】
図４に示す試験装置は、図３に示した試験装置に比較して、パフォーマンスボード７０での出力端子の数やテスタ８０での入力端子の数を大幅に削減することが可能になり、同時測定の半導体集積回路の台数を増やすことが可能となる。
【特許文献１】特開２００３−８４０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、図４に示す試験装置は、半導体集積回路６０Ａ，６０Ｂの出力信号と期待値信号との比較を行って「合格」や「不合格」を判定するファンクション試験は十分であるが、半導体集積回路６０Ａ，６０Ｂの出力電圧や出力電流を測定するＤＣ試験を行うことができなかった。このため、このＤＣ試験を行うにためは、被測定減少回路７１，７２を取り除いた別のパフォーマンスボードが新たに必要となり、試験時間および試験費用が増大する問題があった。
【０００８】
本発明の目的は、新たなパフォーマンスボードを必要とすることなく、また端子数を増大させることなく、ファンクション試験およびＤＣ試験を実施可能にした半導体試験装置を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に係る発明の半導体試験方法は、試験対象としての複数の半導体集積回路に、論理回路の他に比較回路を各々内蔵し、前記各半導体集積回路をパフォーマンスボード上に搭載し、ファンクション試験時には、テスタからファンクション試験用のテスト信号を出力させて前記パフォーマンスボード上の前記各半導体集積回路の論理回路に入力させると共に前記テスタから期待値信号を出力させて前記各半導体集積回路の比較回路に入力させ、且つ前記各半導体集積回路の論理回路から出力する出力信号を前記各半導体集積回路の比較回路に入力させ、前記各半導体集積回路の比較回路から出力する比較結果を示す信号を前記テスタに戻し、ＤＣ試験時には、前記テスタからＤＣ試験用のテスト信号を出力させて前記パフォーマンスボード上の前記各半導体集積回路の論理回路に入力させ、前記各半導体集積回路の論理回路から出力する出力信号を前記期待値信号の伝送経路を共用して前記各半導体集積回路毎に時分割で前記テスタに戻す、ことを特徴とする。
請求項２に係る発明の半導体試験装置は、パフォーマンスボードとテスタとを備え、前記パフォーマンスボードに論理回路の他に比較回路を内蔵した半導体集積回路を複数搭載し、該各半導体集積回路の論理回路のファンクション試験およびＤＣ試験を行う半導体試験装置であって、前記ファンクション試験用又はＤＣ試験用のテスト信号を出力するよう前記テスタに設けられた第１の出力端子と、該第１の出力端子から出力する前記テスト信号を入力して前記各半導体集積回路の論理回路に入力させるよう前記パフォーマンスボードに設けられた第１の入力端子と、期待値信号の出力又はＤＣ試験端子への入力を行うよう前記テスタに設けられた第１の入出力端子と、前記各半導体集積回路の論理回路の出力信号の出力又は前記期待値信号の入力を行うよう前記パフォーマンスボードに設けられた第２の入出力端子と、ファンクション試験時には前記テスタから出力する前記期待値信号を前記第１の入出力端子および前記第２の入出力端子を経由して前記各半導体集積回路の比較回路に入力させる経路を形成し、ＤＣ試験時には前記各半導体集積回路毎に時分割で前記各論理回路の出力信号を前記第２の入出力端子から前記第１の入出力端子を経由して前記テスタのＤＣ試験端子に入力させる経路を形成する制御手段と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路内にファンクション試験用の比較回路を内蔵させ、半導体集積回路の論理回路の出力信号をその比較回路又はテスタのＤＣ試験端子に入力させ、そのＤＣ試験端子への経路はファンクション試験時の期待値信号の伝送経路と共用するので、同一のパフォーマンスボードを使用して、端子数を増大させることなく、ファンクション試験およびＤＣ試験が実施可能になる利点がある。
【発明を実施するための最良の形態】
【００１１】
図１は本発明の１つの実施例の半導体試験装置の構成を示す図である。１０はパフォーマンスボードであり、そこには測定対象となる同一の２個の半導体集積回路３０Ａ，３０Ｂが搭載される。ここでは、簡単のために、２個の半導体集積回路３０Ａ，３０Ｂを測定対象としているが、実際には数十〜数百個個の同一の半導体集積回路が搭載される。半導体集積回路３０Ａ，３０Ｂは、主要部としての論理回路３１およびファンクション試験用の比較回路３２を内蔵する。パフォーマンスボード１０は、半導体集積回路３０Ａ，３０Ｂに共通のｎ個の入力端子Ａ１〜Ａｎとｍ個の入出力端子Ｂ１〜Ｂｍを備え、また、半導体集積回路３０Ａ用に制御入力端子Ｃ１と判定出力端子Ｄ１を、半導体集積回路３０Ｂ用に制御入力端子Ｃ２と判定出力端子Ｄ２を、それぞれ備える。
【００１２】
なお、入力端子Ａ１〜Ａｎは請求項の第１の入力端子を構成し、入出力端子Ｂ１〜Ｂｍは請求項の第２の入出力端子を構成し、各半導体集積回路３０Ａ，３０Ｂ内のスリーステートバッファＢＦ２、制御入力端子Ｃ１，Ｃ２は請求項の制御手段の一部を構成する。
【００１３】
一方の半導体集積回路３０Ａを代表にして説明すると、ｎ個の入力端子Ａ１〜Ａｎは各々通常バッファＢＦ１を介して半導体集積回路３０Ａの論理回路３１の入力端子ＩＮ１〜ＩＮｎに接続され、ｍ個の入出力端子Ｂ１〜Ｂｍは各々スリーステートバッファＢＦ２を介して論理回路３１の出力端子ＯＵＴ１〜ＯＵＴｍに接続されるとともに、各々通常バッファＢＦ１を介して比較回路３２の入力端子Ｉｂ１〜Ｉｂｍに接続されている。この比較回路３２の別の入力端子Ｉａ１〜Ｉａｍには、論理回路３１のｍ個の出力端子ＯＵＴ１〜ＯＵＴｍが直接接続されている。また、判定出力端子Ｄ１は通常バッファＢＦ１を介してこの比較回路３２の出力端子Ｏ１に接続されている。
【００１４】
２０はテスタであり、ｎ個の出力端子Ｅ１〜Ｅｎ、ｍ個の入出力端子Ｆ１〜Ｆｍ、２個の制御出力端子Ｇ１，Ｇ２、２個の判定入力端子Ｈ１，Ｈ２を備える。ｎ個の出力端子Ｅ１〜Ｅｎは各々通常バッファＢＦ１を介してテスト信号発生・ＤＣ試験回路２１のテスト信号出力端子Ｐ１〜Ｐｎに接続されている。ｍ個の入出力端子Ｆ１〜Ｆｍは各々通常バッファＢＦ１を介してテスト信号発生・ＤＣ試験回路２１の期待値信号出力端子Ｓ１〜Ｓｍに、スリーステートバッファＢＦ２を介してＤＣ試験端子ＤＣ１〜ＤＣｍに、各々接続されている。制御出力端子Ｇ１，Ｇ２は通常バッファＢＦ１を介してテスト信号発生・ＤＣ試験回路２１の制御出力端子ＣＴ１，ＣＴ２に接続されている。また、判定入力端子Ｈ１，Ｈ２は通常バッファＢＦ１を介して合否集計回路２２の入力端子Ｘ１，Ｘ２に接続されている。
【００１５】
なお、出力端子Ｅ１〜Ｅｎは請求項の第１の出力端子を構成し、入出力端子Ｆ１〜Ｆｍは請求項の第１の入出力端子を構成し、テスタ２０のスリーステートバッファＢＦ２、制御出力端子ＣＴ１，ＣＴ２，Ｇ１，Ｇ２は請求項の制御手段の一部を構成する。
【００１６】
図２は半導体集積回路３０Ａ，３０Ｂの比較回路３２を示す図であり、ｍ個のフリップフロップＦＦ１〜ＦＦｍと、ｍ個の排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｍと、１個のノア回路ＮＯＲ１とを備える。フリップフロップＦＦ１〜ＦＦｍのデータ端子Ｄには、論理回路３１の出力端子ＯＵＴ１〜ＯＵＴｍからの信号が入力する入力端子Ｉａ１〜Ｉａｍに接続され、クロック端子ＣＫにはクロック入力端子ＣＬＫ（図１では省略）が接続されている。また、排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｍの一方の入力には、フリップフロップＦＦ１〜ＦＦｍのＱ出力が接続され、他方の入力はテスト信号発生・ＤＣ試験回路２１の期待値信号出力端子Ｓ１〜Ｓｍからの期待値信号が入力する入力端子Ｉｂ１〜Ｉｂｍに接続されている。ノア回路ＮＯＲ１には排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｍの全出力が接続されている。
【００１７】
さて、半導体集積回路３０Ａ，３０Ｂの試験に際しては、パフォーマンスボード１０とテスタ２０の相互間において、端子Ａ１〜Ａｎを端子Ｅ１〜Ｅｎに、端子Ｂ１〜Ｂｍを端子Ｆ１〜Ｆｍに、端子Ｃ１，Ｃ２を端子Ｇ１，Ｇ２に、端子Ｄ１，Ｄ２を端子Ｈ１，Ｈ２に、それぞれ接続する。
【００１８】
まず、ファンクション試験では、テスタ２０の制御出力端子ＣＴ１，ＣＴＧ２をディスイネーブルにセットすることで、半導体集積回路３０Ａ，３０Ｂ内の各スリーステートバッファＢＦ２の出力側をハイインピーダンスに制御する。また、同様に、テスタ２０内の各スリーステートバッファＢＦ２の出力側もハイインピーダンスに制御する。
【００１９】
この状態で、テスト信号発生・ＤＣ試験回路２１のテスト信号出力端子Ｐ１〜Ｐｎからファンクション試験用のテスト信号を出力し、期待値信号出力端子Ｓ１〜Ｓｍからそれに対応した期待値信号を出力する。テスト信号は、テスタ２０の出力端子Ｅ１〜Ｅｎ、パフォーマンスボード１０の入力端子Ａ１〜Ａｎを経由して、各半導体集積回路３０Ａ，３０Ｂの論理回路３１の入力端子ＩＮ１〜ＩＮｎに入力する。このテスト信号が論理回路３１によって処理されると、その処理結果が出力端子ＯＵＴ１〜ＯＵＴｍから出力し、比較回路３２の入力端子Ｉａ１〜Ｉａｍに入力する。一方、期待値信号は、テスタ２０の入出力端子Ｆ１〜Ｆｍおよびパフォーマンスボード１０の入出力端子Ｂ１〜Ｂｍを経由して、半導体集積回路３０Ａ，３０Ｂの比較回路３２の入力端子Ｉｂ１〜Ｉｂｍに入力する。
【００２０】
半導体集積回路３０Ａの比較回路３２では、論理回路３１の出力端子ＯＵＴ１〜ＯＵＴｍの出力信号がフリップフロップＦＦ１〜ＦＦｍで保持され、この値と期待値信号出力端子Ｓ１〜Ｓｍの出力信号とが排他的論理和回路ＥＸＯＲ１〜ＥＸＯＲｍで比較され、２入力が一致する排他的論理和回路の出力は“Ｌ”となり、不一致の排他的論理和回路の出力は“Ｈ”となる。よって、全部の排他的論理和回路の出力が“Ｌ”となったとき、ノア回路ＮＯＲ１の出力が“Ｈ”となり、出力端子Ｏ１から判定出力端子Ｄ１に「合格」の“Ｈ”の信号を出力する。排他的論理和回路の出力が１つでも“Ｈ”となったときは、ノア回路ＮＯＲ１の出力が“Ｌ”となり、判定出力端子Ｄ１に「不合格」の“Ｌ”の信号を出力する。半導体集積回路３０Ｂの比較回路３２でも同様であり、判定出力端子Ｄ２に「合格」の“Ｈ”又は「不合格」の“Ｌ”の信号を出力する。
【００２１】
半導体集積回路３０Ａ，３０Ｂについてのこれらの「合格」、「不合格」の信号は、テスタ２０の判定入力端子Ｈ１，Ｈ２から合否集計回路２２に取り込まれ、パフォーマンスボード１０上の２個の半導体集積回路３０Ａ，３０Ｂのファンクション機能の良否結果が集計される。
【００２２】
次に、ＤＣ試験では、テスタ２０の制御出力端子ＣＴ１をイネーブルに、制御出力端子ＣＴ２をディスイネーブルにセットすることで、一方の半導体集積回路３０Ａ内の各スリーステートバッファＢＦ２をイネーブルに、他方の半導体集積回路３０Ｂ内の各スリーステートバッファＢＦ２をディスイネーブルに制御する。また、テスタ２０内の各スリーステートバッファＢＦ２はイネーブルに制御する。
【００２３】
この状態で、テスト信号発生・ＤＣ試験回路２１のテスト信号出力端子Ｐ１〜ＰｎからＤＣ試験用のテスト信号を出力する。このテスト信号は、テスタ２０の出力端子Ｅ１〜Ｅｎ、パフォーマンスボード１０の入力端子Ａ１〜Ａｎを経由して、各半導体集積回路３０Ａ，３０Ｂの論理回路３１の入力端子ＩＮ１〜ＩＮｎに入力する。このテスト信号が論理回路３１によって処理されると、その処理結果が出力端子ＯＵＴ１〜ＯＵＴｍから出力し、それぞれスリーステートバッファＢＦ２を経由して、入出力端子Ｂ１〜Ｂｍに出力し、さらにテスト信号発生・ＤＣ試験回路２１の入出力端子Ｆ１〜Ｆｍに入力し、それぞれスリーステートバッファＢＦ２を経由して、テスト信号発生・ＤＣ試験回路２１のＤＣ試験端子ＤＣ１〜ＤＣｍに取り込まれる。これにより、一方の半導体集積回路３０Ａの出力端子ＯＵＴ１〜ＯＵＴｍの出力信号の電圧／電流の値が、テスト信号発生・ＤＣ試験回路２１で測定されることで、ＤＣ試験が行われる。他方の半導体集積回路３０Ｂの出力端子ＯＵＴ１〜ＯＵＴｍの出力信号は、半導体集積回路３０Ｂ内の各スリーステートバッファＢＦ２がディスイネーブルであるので、テスタ２０には影響を与えない。
【００２４】
次に、テスタ２０の制御出力端子ＣＴ１をディスイネーブルにセットし、制御出力端子ＣＴ２をイネーブルにセットすることで、一方の半導体集積回路３０Ａ内の各スリーステートバッファＢＦ２をディスイネーブルに制御するとともに、他方の半導体集積回路３０Ｂ内の各スリーステートバッファＢＦ２をイネーブルに制御する。テスタ２０内の各スリーステートバッファＢＦ２はイネーブルに制御したままとする。
【００２５】
このＤＣ試験では、他方の半導体集積回路３０Ｂの出力端子ＯＵＴ１〜ＯＵＴｍから出力する電圧／電流について、上記した一方の半導体集積回路３０Ａの場合と同様に、テスタ２０において測定が行われる。
【００２６】
以上のように、本実施例の半導体試験装置では、測定対象としての各半導体集積回路３０Ａ，３０Ｂ内に論理回路３１の他に比較回路３２を内蔵させ、その論理回路３１の出力信号をその比較回路３２においてテスタ２０から入力させた期待値信号と比較させることで、半導体集積回路単体のファンクション機能の判定を、測定対象となった複数の半導体集積回路について同時に行うことができ、テスタ２０にはその判定結果だけを取り込めば済むので、パフォーマンスボード１０における端子数およびテスタ２０における端子数を削減できる。
【００２７】
また、各半導体集積回路３０Ａ，３０Ｂの論理回路３１の出力信号を、期待値信号と共通の入出力端子Ｂ１〜Ｂｍ，Ｆ１〜Ｆｍを使用しながらも、スリーステートバッファＢＦ２を制御することでテスタ２０方向に出力させるので、ファンクション試験時の端子数と同じ端子数で、個々の半導体集積回路３０Ａ，３０Ｂについてその出力端子のＤＣ試験を行うことができる。このとき、半導体集積回路毎にスリーステートバッファＢＦ２を制御できるので、そのＤＣ試験を半導体集積回路毎に時分割で実行することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の１つの実施例の半導体試験装置の構成を示すブロック図である。
【図２】半導体集積回路に内蔵させる比較回路の内部構成を示すブロック図である。
【図３】従来の半導体試験装置の構成を示すブロック図である。
【図４】従来の別の例の半導体試験装置の構成を示すブロック図である。
【符号の説明】
【００２９】
１０：パフォーマンスボード
２０：テスタ、２１：テスト信号発生・ＤＣ試験回路、２２：合否集計回路
３０Ａ，３０Ｂ：半導体集積回路、３１：論理回路、３２：比較回路
４０：パフォーマンスボード
５０：テスタ、５１：テスト信号発生回路、５２：測定回路
６０Ａ，６０Ｂ：半導体集積回路、６１：論理回路
７０：パフォーマンスボード、７１，７２：被測定端子減少回路
８０：テスタ、８１：テスト信号発生回路、８２：合否集計回路
【図１】
2008170159.tif 000003
【図２】
2008170159.tif 000004
【図３】
2008170159.tif 000005
【図４】
2008170159.tif 000006