(57)【要約】【課題】微細化プロセスでも書き込みディスターブもしくは消去ディスターブが低減された不揮発性メモリを内蔵する半導体集積回路を提供すること。【解決手段】不揮発性メモリモジュールＮＶＭＵの書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルのメモリゲートは、書き込みもしくは消去のためにメモリゲート線MG＜0＞に接続されている。書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞の複数のソース線SL＜0＞…SL＜n＞もしくは複数の列方向ソース線SLB＜0＞…SLB＜n＞は、書き込み・消去駆動回路としてのカウンタCOUNTの複数の出力端子に接続されている。カウンタCOUNTの複数の出力端子は、書き込み単位WUの複数のソース線SL＜0＞…SL＜n＞もしくは複数の列方向ソース線SLB＜0＞…SLB＜n＞を時分割で駆動する。【選択図】図５
2008287794.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリアレーと、書き込み・消去回路とを具備して、
前記不揮発性メモリアレーは、ゲートが行方向のゲート線に接続され、ドレインが列方向のビット線に接続され、ソースが列方向のソース線に接続された複数のメモリセルを含み、
前記複数のメモリセルの前記ゲートに前記ゲート線を介して正のゲート電圧を印加して、前記複数のメモリセルの前記ソースに前記ソース線を介して正のソース電圧を印加して、前記複数のメモリセルの前記ドレインに前記ビット線を介して前記書き込み・消去回路により不揮発記憶のためのドレイン電圧を供給することによって前記複数のメモリセルの電荷蓄積層への電子の注入を行い、
前記複数のメモリセルの前記ゲートに前記ゲート線を介して負のゲート電圧を印加する一方、前記複数のメモリセルの前記ソースに前記ソース線を介して正のソース電圧を印加することによって、前記複数のメモリセルでは前記ソースから前記電荷蓄積層へのホールの注入が行われて、前記電荷蓄積層に注入された前記電子が前記ホールにより中和され、
前記列方向の前記ソース線を駆動する複数の出力を有する書き込み・消去駆動回路を更に具備して、
前記複数のメモリセルの前記電荷蓄積層への前記電子の注入に際して、前記書き込み・消去駆動回路の前記複数の出力は前記列方向の複数のソース線を時分割により順次駆動する半導体集積回路。
【請求項２】
前記電子の注入に際して、前記複数のメモリセルの前記ドレインに前記ビット線を介して前記書き込み・消去回路により前記不揮発記憶のための前記電圧を選択的に供給することによって前記複数のメモリセルの選択されたメモリセルの前記電荷蓄積層への前記電子の前記注入が行われる請求項１に記載の半導体集積回路。
【請求項３】
前記ソース線と前記ビット線との間にメモリセルの複数のソース・ドレイン電流経路が並列に接続されている請求項２に記載の半導体集積回路。
【請求項４】
複数のソース線ドライバと、行方向の複数の行方向ソース線と、列方向の複数の列方向ソース線を含み、
前記複数のソース線ドライバの出力は前記複数のソース線に接続され、
前記行方向の複数の行方向ソース線は前記複数のソース線ドライバの電源端子に接続され、
前記列方向の複数の列方向ソース線は、前記複数のソース線ドライバの入力端子と前記書き込み・消去駆動回路の前記複数の出力との間に接続されている請求項３に記載の半導体集積回路。
【請求項５】
複数のソース線転送MOSトランジスタと、行方向の複数の行方向ソース線と、列方向の複数の列方向ソース線とを含み、
前記複数のソース線転送MOSトランジスタの複数のソース・ドレイン電流経路は、前記列方向の複数の列方向ソース線を介して前記書き込み・消去駆動回路の前記複数の出力と前記複数のソース線との間に接続され、
前記複数のソース線転送MOSトランジスタの複数のゲートは、前記行方向の複数の行方向ソース線の複数の信号により駆動される請求項３に記載の半導体集積回路。
【請求項６】
前記複数のメモリセルの前記ドレインに接続された前記ビット線は副ビット線であり、
列方向の複数の主ビット線と複数の副ビット線との間には、複数のビット線MOSトランジスタが接続されている請求項５に記載の半導体集積回路。
【請求項７】
前記副ビット線は一本の主ビット線に２個のビット線MOSトランジスタを介して接続された並列副ビット線である請求項６に記載の半導体集積回路。
【請求項８】
前記電荷蓄積層は２種類のシリコン絶縁膜の界面付近の深い準位で形成される請求項３に記載の半導体集積回路。
【請求項９】
前記２種類のシリコン絶縁膜はシリコン酸化膜とシリコンナイトライド膜である請求項８に記載の半導体集積回路。
【請求項１０】
前記電荷蓄積層に注入された前記電子の中和のために前記ソースから前記電荷蓄積層へホットホールが注入される請求項９に記載の半導体集積回路。
【請求項１１】
前記複数のメモリセルの前記電荷蓄積層への前記電子の注入はホットエレクトロンのソースサイドインジェクションにより行われる請求項１０に記載の半導体集積回路。
【請求項１２】
不揮発性メモリアレーと、書き込み・消去回路とを具備して、
前記不揮発性メモリアレーは、複数のゲートが複数のゲート線に並列に接続された複数のメモリセルを含み、前記複数のメモリセルの複数のソース・ドレイン電流経路は、ソース線とビット線との間に直列に接続され、
前記複数のメモリセルの前記ゲートに前記ゲート線を介して正のゲート電圧を印加して、前記ソース線に正のソース電圧を印加して、前記ビット線に前記書き込み・消去回路により不揮発記憶のためのドレイン電圧を供給することによって前記複数のメモリセルの電荷蓄積層への電子の注入を行い、
前記複数のメモリセルの前記ゲートに前記ゲート線を介して負のゲート電圧を印加する一方、前記ソース線に正のソース電圧を印加することによって、前記複数のメモリセルでは前記ソースから前記電荷蓄積層へのホールの注入が行われて、前記ホールの注入により前記電荷蓄積層に注入された前記電子が前記ホールにより中和され、
前記ソース線を駆動する複数の出力を有する書き込み・消去駆動回路を更に具備して、
前記複数のメモリセルの前記電荷蓄積層への前記電子またはホールの注入に際して、前記書き込み・消去駆動回路の前記複数の出力は複数のソース線を時分割により順次駆動する半導体集積回路。
【請求項１３】
前記電子の注入に際して、複数のビット線に前記書き込み・消去回路により前記不揮発記憶のための前記電圧を選択的に供給することによって前記複数のメモリセルの選択されたメモリセルの前記電荷蓄積層への前記電子の前記注入が行われる請求項１２に記載の半導体集積回路。
【請求項１４】
前記電荷蓄積層は２種類のシリコン絶縁膜の界面付近の深い準位で形成される請求項１３に記載の半導体集積回路。
【請求項１５】
前記２種類のシリコン絶縁膜はシリコン酸化膜とシリコンナイトライド膜である請求項１４に記載の半導体集積回路。
【請求項１６】
前記電荷蓄積層に注入された前記電子の中和のために前記ソースから前記電荷蓄積層へホットホールが注入される請求項１５に記載の半導体集積回路。
【請求項１７】
前記複数のメモリセルの前記電荷蓄積層への前記電子の注入はホットエレクトロンのソースサイドインジェクションにより行われる請求項１６に記載の半導体集積回路。
【請求項１８】
ワード線に複数の不揮発性メモリセルが接続された不揮発性メモリアレーを有する半導体集積回路の動作方法であって、
前記複数の不揮発性メモリセルのそれぞれのドレイン端子には対応するビット線が接続され、
前記複数の不揮発性メモリセルのそれぞれのソース端子には対応するソース線が接続され、
前記複数の不揮発性メモリセルへのデータ書き込みを行うために前記ワード線に書き込み電圧が印加されている書き込み期間において、前記ビット線には当該ビット線に接続される不揮発性メモリセルに書き込むべき値に応じて所定の書き込み電圧が印加され、前記書き込み期間は、第１の期間と第２の期間とを有し、前記第１の期間では、一方のソース線に所定の電圧を印加して他方のソース線に前記所定の電圧を印加せず、前記第１期間の後の前記第２の期間に前記一方のソース線に前記所定の電圧を印加せず前記他方のソース線に前記所定の電圧を印加する半導体集積回路の動作方法。
【請求項１９】
前記第１期間と前記第２期間との間に、前記一方のソース線と前記他方のソース線の両方に前記所定の電圧を印加する第３期間を有する請求項１８に記載の半導体集積回路の動作方法。
【請求項２０】
前記ワード線に接続される複数の不揮発性メモリセルは１つのウェル領域上に形成される請求項１８又は１９に記載の半導体集積回路の動作方法。
【請求項２１】
前記一方のソース線に接続される不揮発性メモリセルと前記他方のソース線に接続される不揮発性メモリセルとは１つのウェル領域上に形成される請求項１８又は１９に記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵する半導体集積回路およびその動作方法に関するもので、特に微細化プロセスでも書き込みディスターブもしくは消去ディスターブを低減するのに有益な技術に関する。
【背景技術】
【０００２】
下記非特許文献１には、窒化膜(ＳｉＮ)局所トラップ電荷に基づくＭＮＯＳ型の不揮発性メモリがスケーラビィリティー、低コストと固有データ信頼性の理由で将来のメモリの有力な候補となっていることが記載されている。このセルは、制御ゲート(ＣＧ)ＭＯＳとメモリゲート(ＭＧ)ＭＯＳとを有するスプリットゲート構造となっている。書き込みでは、ソースサイドインジェクション(ＳＳＩ)によりメモリゲート(ＭＧ)のエッジの窒化膜トラップにホットエレクトロンが注入される。消去では、ホットホール注入が利用される。尚、ＭＮＯＳは、Metal Nitride Oxide Semiconductorの略である。
【０００３】
一方、下記特許文献１には、前記非特許文献１に記載されたＭＮＯＳ型の不揮発性メモリの制御ゲートＭＯＳ(選択ゲートＭＯＳ)のしきい値電圧のばらつきによる書き込み特性のばらつきを低減する技術が記載されている。そのために、下記特許文献１では、書き込み対象のメモリセルと同一の選択ゲート線、同一のメモリゲート線、同一のソース線に接続された非書き込み対象のメモリセルのビット線にはハイレベル電圧が印加されている。それによって、非書き込み対象のメモリセルの選択ＭＯＳトランジスタはオフとされることで、書き込みが禁止されている。また、書き込む場合には、書き込み対象の選択ゲート線、メモリゲート線、ソース線のそれぞれに書き込みに必要な電圧を印加した状態で、複数のビット線へ書き込みパルスを順次印加する時分割方式の書き込みが実行される。
【０００４】
また、下記特許文献２には、書き込み時のホットエレクトロン注入の電流量よりも消去時のホットホール注入の電流量が大きいと言う問題を解決する技術が記載されている。そのために、下記特許文献２では、不揮発性メモリの複数のセクターに順次消去パルスが印加される。セクターは不揮発性メモリセルの１行分で構成され、１つのセクター内部の複数の不揮発性メモリセルの選択ゲートとソースとメモリゲートとはそれぞれ同一の選択ゲート線と同一のソース線と同一のメモリゲート線とに接続されている。
【０００５】
【非特許文献１】Ｆ．  Ｉｔｏ  ｅｔ  ａｌ，  “Ａ  Ｎｏｖｅｌ  ＭＮＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｇａｔｅ  Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ  ｉｎ  Ｅｒａｓｅ  Ｏｐｅｒａｔｉｏｎ  ｆｏｒ  Ｅｍｂｅｄｄｅｄ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｅｏｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｉｃａｌ  Ｐａｐｅｒｓ，  ＰＰ．８０−８１．
【特許文献１】特開２００４−３１９０６５号  公報
【特許文献２】国際公開ＷＯ  ２００６／０８５３７３  Ａ１  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者等は本発明に先立って、シングルチップマイクロコントローラに搭載される内蔵フラッシュメモリモジュールの開発に従事した。この開発では、線幅が前世代の１５０ｎｍから９０ｎｍと微細化プロセスが採用されることになった。この開発の当初で検討された内蔵フラッシュメモリモジュールでも、前記特許文献１に記載された書き込み方式の採用が検討された。しかし、９０ｎｍの微細化プロセスでこの書き込み方式を採用すると、書き込みディスターブが発生するという問題が明らかとされた。
【０００７】
本発明者等がその原因を検討したところ、次の事実が判明した。すなわち、前記特許文献１に記載された書き込み方式では、非書き込み対象のメモリセルのビット線にはハイレベル電圧が印加されている。また、非書き込み対象のメモリセルのソース線とメモリゲート線とは更に高い電圧が印加されている。従って、オフとされるべき非書き込み対象のメモリセルのソース・ドレイン間にリーク電流が発生して、弱い書き込みが発生すると言うメカニズムが解明された。
【０００８】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、微細化プロセスでも書き込みディスターブもしくは消去ディスターブが低減された不揮発性メモリを内蔵する半導体集積回路を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
即ち、本発明の代表的な半導体集積回路は、不揮発性メモリアレー(MA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞)と、書き込み・消去回路(WrCkt＜0＞…WrCkt＜n(y+1)+y＞)と、ソース線を駆動する複数の出力を有する書き込み・消去駆動回路(COUNT)とを具備する(図５参照)。複数のメモリセルの電荷蓄積層への電子の注入に際して、前記書き込み・消去駆動回路の前記複数の出力は複数のソース線(SL＜0＞…SL＜n＞)を時分割により順次駆動する(図６参照)。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、微細化プロセスでも書き込みディスターブもしくは消去ディスターブが低減された不揮発性メモリを内蔵する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、不揮発性メモリアレー(MA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞)と、書き込み・消去回路(WrCkt＜0＞…WrCkt＜n(y+1)+y＞)とを具備する。
【００１５】
前記不揮発性メモリアレーは、ゲート(MG)が行方向のゲート線(MG＜0＞…MG＜x＞)に接続され、ドレイン(D)が列方向のビット線(BL＜0＞…BL＜n(y+1)+y＞)に接続され、ソースが列方向のソース線(SL＜0＞…SL＜n＞)に接続された複数のメモリセル(ＭＭ＜0，0＞…ＭＭ＜x，n(y+1)+y＞)を含む。
【００１６】
前記複数のメモリセルの前記ゲートに、前記ゲート線を介して正のゲート電圧(+10V)を印加する。前記複数のメモリセルの前記ソースに、前記ソース線を介して正のソース電圧(+5V)を印加する。前記複数のメモリセルの前記ドレインに、前記ビット線を介して前記書き込み・消去回路により不揮発記憶(書き込み)のためのドレイン電圧を供給する。それによって前記複数のメモリセルの電荷蓄積層への電子の注入を行う。
【００１７】
前記複数のメモリセルの前記ゲートに前記ゲート線を介して負のゲート電圧(−5V)を印加する一方、前記複数のメモリセルの前記ソースに前記ソース線を介して正のソース電圧(+5V)を印加する。それにより、前記複数のメモリセルでは前記ソースから前記電荷蓄積層へのホールの注入が行われて、前記電荷蓄積層に注入された前記電子が前記ホールにより中和される。
【００１８】
前記半導体集積回路は、前記列方向の前記ソース線を駆動する複数の出力を有する書き込み・消去駆動回路(COUNT)を更に具備する(図５参照)。前記複数のメモリセルの前記電荷蓄積層への前記電子の注入に際して、前記書き込み・消去駆動回路の前記複数の出力は前記列方向の複数のソース線(SL＜0＞…SL＜n＞)を時分割により順次駆動する(図６参照)。
【００１９】
前記実施の形態の手段によれば、ソース線駆動の時分割の分割数をＮとすると、前記電子の注入に際して、正のソース電圧が印加される時間は１／Ｎに減少される。その結果、電子の注入に際してのディスターブを低減することができる。
【００２０】
好適な実施の形態による半導体集積回路では、前記電子の注入に際して、前記複数のメモリセルの前記ドレインに、前記ビット線を介して前記書き込み・消去回路により前記不揮発記憶のための前記電圧を選択的に供給する。それによって前記複数のメモリセルの選択されたメモリセルの電荷蓄積層への前記電子の前記注入が行われる。
【００２１】
他の好適な実施の形態による半導体集積回路では、前記ソース線と前記ビット線との間にメモリセルの複数のソース・ドレイン電流経路が並列に接続されている。
【００２２】
より好適な実施の形態による半導体集積回路は、複数のソース線ドライバ(SLD＜0，0＞…SLD＜m，n＞)と、行方向の複数の行方向ソース線(SLA＜0＞…SLA＜m＞)と、列方向の複数の列方向ソース線(SLB＜0＞…SLB＜ｎ＞)とを含む。前記複数のソース線ドライバの出力は前記複数のソース線(SL＜0，0＞…SL＜m，n＞)に接続され、前記行方向の複数の行方向ソース線は前記複数のソース線ドライバの電源端子に接続されている。前記列方向の複数の列方向ソース線は、前記複数のソース線ドライバの入力端子と前記書き込み・消去駆動回路の前記複数の出力との間に接続されている(図７参照)。
【００２３】
他のより好適な実施の形態による半導体集積回路は、複数のソース線転送MOSトランジスタ(SLTM＜0，0＞…SLTM＜m，n＞)と、行方向の複数の行方向ソース線(SLA＜0＞…SLA＜m＞)と、列方向の複数の列方向ソース線(SLB＜0＞…SLB＜ｎ＞)とを含む。前記複数のソース線転送MOSトランジスタの複数のソース・ドレイン電流経路は、前記列方向の複数の列方向ソース線を介して前記書き込み・消去駆動回路の前記複数の出力と前記複数のソース線(SL＜0，0＞…SL＜m，n＞)との間に接続される。前記複数のソース線転送MOSトランジスタの複数のゲートは、前記行方向の複数の行方向ソース線の複数の信号により駆動される(図９参照)。
【００２４】
更により好適な実施の形態による半導体集積回路は、前記複数のメモリセルの前記ドレインに接続された前記ビット線は副ビット線(SBL＜0＞…SBL＜n(y+1)+y＞)である。列方向の複数の主ビット線(MBL＜0＞…MBL＜n(y+1)+y＞)と複数の副ビット線との間には、複数のビット線MOSトランジスタ(ZM＜0＞…ZM＜n(y+1)+y＞)が接続されている(図１１参照)。
【００２５】
他の更により好適な実施の形態による半導体集積回路は、前記副ビット線は一本の主ビット線(MBL＜0＞)に２個のビット線MOSトランジスタ(ZM＜0，0＞、ZM＜1，0＞)を介して接続された並列副ビット線(SBL＜0＞l SBL＜0＞r)である(図１３参照)。
【００２６】
具体的な一つの実施の形態による半導体集積回路では、前記電荷蓄積層は２種類のシリコン絶縁膜の界面付近の深い準位で形成される。
【００２７】
更に具体的な一つの実施の形態による半導体集積回路では、前記２種類のシリコン絶縁膜はシリコン酸化膜とシリコンナイトライド膜である。
【００２８】
更に具体的な一つの実施の形態による半導体集積回路では、前記電荷蓄積層に注入された前記電子の中和のために前記ソースから前記電荷蓄積層へホットホールが注入される。
【００２９】
最も具体的な一つの実施の形態による半導体集積回路では、前記複数のメモリセルの前記電荷蓄積層への前記電子の注入はホットエレクトロンのソースサイドインジェクションにより行われる。
【００３０】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、不揮発性メモリアレー(MA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞)と、書き込み・消去回路(WrCkt＜0＞…WrCkt＜n(y+1)+y＞)とを具備する。
【００３１】
前記不揮発性メモリアレーは、複数のゲート(MG)が複数のゲート線(MG＜0＞…MG＜x＞)に並列に接続された複数のメモリセル(ＭＭ＜0，0＞…ＭＭ＜x，0＞、ＭＭ＜0，y＞…ＭＭ＜x，y＞、ＭＭ＜m(x+1)，n(y+1)+y＞…ＭＭ＜m(x+1)+x，n(y+1)+y＞)を含む。前記複数のメモリセルの複数のソース・ドレイン電流経路は、ソース線(SL＜0，0＞…SL＜m，n＞)とビット線(BL＜0＞…BL＜n(y+1)+y＞)との間に直列に接続されている。
【００３２】
前記複数のメモリセルの前記ゲートに、前記ゲート線を介して正のゲート電圧(+10V)を印加する。前記ソース線に、正のソース電圧(+5V)を印加する。前記ビット線に、前記書き込み・消去回路により不揮発記憶(書き込み)のためのドレイン電圧を供給する。それによって前記複数のメモリセルの電荷蓄積層への電子の注入を行う。
【００３３】
前記複数のメモリセルの前記ゲートに前記ゲート線を介して負のゲート電圧(−5V)を印加する一方、前記ソース線に正のソース電圧(+5V)を印加する。それにより、前記複数のメモリセルでは前記ソースから前記電荷蓄積層へのホールの注入が行われて、前記ホールの注入により前記電荷蓄積層に注入された前記電子が前記ホールにより中和される。
【００３４】
前記半導体集積回路は、前記ソース線を駆動する複数の出力を有する書き込み・消去駆動回路(COUNT)を更に具備する(図２２参照)。前記複数のメモリセルの前記電荷蓄積層への前記電子の注入に際して、前記書き込み・消去駆動回路の前記複数の出力は複数のソース線(SL＜0＞…SL＜n＞)を時分割により順次駆動する(図２３参照)。
【００３５】
好適な実施の形態による半導体集積回路では、前記電子の注入に際して、複数のビット線に前記書き込み・消去回路により前記不揮発記憶のための前記電圧を選択的に供給する。それによって前記複数のメモリセルの選択されたメモリセルの電荷蓄積層への前記電子の前記注入が行われる。
【００３６】
より好適な実施の形態による半導体集積回路では、前記複数のメモリセルの前記電荷蓄積層への前記電子の注入はホットエレクトロンのソースサイドインジェクションにより行われる。
【００３７】
〔３〕本発明の別の観点の代表的な実施の形態による半導体集積回路の動作方法では、前記半導体集積回路はワード線(MG＜0＞…MG＜x＞)に複数の不揮発性メモリセル(ＭＭ＜0，0＞…ＭＭ＜x，n(y+1)+y＞)が接続された不揮発性メモリーアレー(MA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞)を有する。
【００３８】
前記複数の不揮発性メモリセルのそれぞれのドレイン端子には、対応するビット線(BL＜0＞…BL＜n(y+1)+y＞)が接続される。
【００３９】
前記複数の不揮発性メモリセルのそれぞれのソース端子には、対応するソース線(SL＜0＞…SL＜n＞)が接続される。
【００４０】
前記複数の不揮発性メモリセルへのデータ書き込みを行うために、前記ワード線に書き込み電圧が印加される。その書き込み期間において、前記ビット線には当該ビット線に接続される不揮発性メモリセルに書き込むべき値に応じて所定の書き込み電圧が印加される。前記書き込み期間は、第１期間と第２期間とを有する。前記第１期間では、一方のソース線に所定の電圧を印加して、他方のソース線には前記所定の電圧を印加しない。前記第１期間の後に前記第２期間では、前記一方のソース線に前記所定の電圧を印加せず前記他方のソース線に前記所定の電圧を印加する(図５参照)。
【００４１】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００４２】
《シングルチップマイクロコントローラ》
図１は、本発明の１つの実施の形態によるシングルチップマイクロコントローラを示す図である。シングルチップマイクロコントローラのＬＳＩのチップにはＣＰＵとＳＲＡＭと伴に、内蔵不揮発性メモリモジュールＮＶＭＵとしての内蔵フラッシュメモリが形成されている。メモリモジュールＮＶＭＵは、メモリアレーＡｒｒａｙと制御回路Ｃｎｔ＿ＣＫＴとを含んでいる。ＣＰＵ、ＳＲＡＭ、内蔵不揮発性メモリモジュールＮＶＭＵは、バスＢＵＳに接続されている。
【００４３】
《ＭＮＯＳ不揮発性メモリの書き込み、消去、読み出しの動作》
図２は、図１に示したＬＳＩのチップに内蔵された不揮発性メモリモジュールＮＶＭＵのＭＮＯＳ不揮発性メモリの書き込み動作を説明する図である。図２に示すように、このメモリセルは、制御ゲート(ＣＧ)ＭＯＳとメモリゲート(ＭＧ)ＭＯＳとを有するスプリットゲート構造であり、２トランジスタで１セルを構成する。図２において、100が選択ゲート(ＣＧ)、101がメモリゲート(ＭＧ)、102が電荷蓄積層、103がＮ型のドレイン(Ｄ)、104がＮ型のソース(Ｓ)、105が基板としてのＰ型ウェル(Ｗｅｌｌ)である。また、ドレイン103はビット線BLに接続され、ソース104はソース線SLに接続されている。尚、電荷蓄積層102は、多結晶シリコンで形成されるフローティングゲートで形成されることができる。しかし、スケーラビィリティー、低コスト、固有データ信頼性のため、電荷蓄積層102をシリコン酸化膜(SiO2)とシリコンナイトライド膜(Si3N4)等の２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成することが望ましい。このメモリセルにデータを書き込む場合、図２のように選択ゲート100に例えば1V、メモリゲート101に例えば10V、ドレイン103に例えば0V、ソース104に例えば5V、基板105に例えば0Vを印加する。すると、ドレイン103からソース104に電子が流れ、ホットエレクトロンのソースサイドインジェクションが発生して、２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成された電荷蓄積層102に電子が蓄積される。よって、メモリセルのしきい値が高くなり、読み出し時のメモリセル電流が小さくなる。
【００４４】
図３は、図２に示したＭＮＯＳ不揮発性メモリの消去動作を説明する図である。メモリセルのデータを消去する場合、図３に示すように、選択ゲート100に例えば0V、メモリゲート101に例えば−5V、ドレイン103に例えばオープン状態、ソース104に例えば5V、基板105に例えば0Vを印加する。すると、Ｎ型のソース104の5Vと基板105のＰ型ウェルの0Vの逆バイアスのＰＮ接合の空乏層のアバランシェ降伏により、大量のホール・エレクトロン・ペアが発生する。すなわち、ソース104から基板105に降伏電流が流れ、ホットホールが発生して、ホットホールは電荷蓄積層102に注入される。注入されたホットホールは、電荷蓄積層102に蓄積された電子と結合して、中和により電子を消滅させる。よって、メモリセルのしきい値が低くなり、読み出し時のメモリセルの電流が大きくなる。多結晶シリコンのフローティングゲートで形成された電荷蓄積層に注入された電子は、低エネルギーのＦＮトンネル現象を利用した消去動作により電荷蓄積層から容易に放出されることができる。尚、ＦＮは、Fowler Nordheimの略である。しかし、２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成された電荷蓄積層に注入された電子を中和により消滅させるには、高エネルギーのホットホール注入を利用した消去動作が有効である。
【００４５】
図４は、図２に示したＭＮＯＳ不揮発性メモリの読み出し動作を説明する図である。メモリセルのデータを読み出す場合、図４のように選択ゲート100に例えば1.5V、メモリゲート101に例えば0V、ドレイン103に例えば1V、ソース104に例えば0V、基板105に例えば0Vを印加して、メモリセル電流の大小をセンスアンプで判定する。
【００４６】
《内蔵フラッシュメモリのメモリアレー》
図５は、図１に示したＬＳＩのチップに内蔵された不揮発性メモリモジュールＮＶＭＵとしての内蔵フラッシュメモリの構成を示す図である。内蔵フラッシュメモリは、複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞と、複数の書き込み回路WrCkt＜0＞…WrCkt＜n(y+1)+y＞と、カウンタCOUNTとを含んでいる。尚、複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞は、複数のP型ウェルにより構成される。複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞の内部でマトリックス形状に配置された複数のメモリセルMM＜0，0＞…MM＜x，n(y+1)+y＞は、図２に示した書き込み動作、図３に示した消去動作、図４に示した読み出しの動作を行う。
【００４７】
尚、複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞は、メモリアレー毎に異なるウェル領域上に形成する必要はない。すなわち、全てのメモリアレーを１のウェル領域上に又は２以上のメモリアレー毎に１のウェル領域上に形成することもできる。かかる点は、他の実施の形態においても同様である。
【００４８】
複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞で、選択ゲート線CG＜0＞…CG＜x＞と、メモリゲート線MG＜0＞…MG＜x＞とは行方向に配置され、ビット線BL＜0＞…BL＜n(y+1)+y＞は列方向に配置されている。また、行方向の複数のメモリゲート線MG＜0＞…MG＜x＞は、ワード線でもある。
【００４９】
列方向の複数のビット線BL＜0＞…BL＜n(y+1)+y＞は、図５の下部に配置された複数の書き込み回路WrCkt＜0＞…WrCkt＜n(y+1)+y＞に接続されている。図５には示されていないが、列方向の複数のビット線BL＜0＞…BL＜n(y+1)+y＞には、センス回路、データレジスタ、カラム選択回路、データ入出力バッファが接続される。センス回路は複数のメモリセルMM＜0，0＞、…、MM＜x，n(y+1)+y＞の読み出しによるメモリセル電流の大小の判定を行い、データレジスタは不揮発性メモリモジュールＮＶＭＵへの書き込みデータの保持および消去前に退避すべきメモリセル記憶情報の保持に使用される。カラム選択回路はＹアドレス信号が供給されるＹアドレスデコーダのデコード出力信号により駆動され、データ入出力バッファは不揮発性メモリモジュールＮＶＭＵとＣＰＵとの間のバスＢＵＳのデータインターフェースに使用される。
【００５０】
図５では示されていないが、行方向の複数の選択ゲート線CG＜0＞…CG＜x＞は、Ｘアドレス信号が供給されるＸアドレスデコーダのデコード信号が供給される複数のワード選択ゲートドライバの出力に接続されている。図５では同様に示されていないが、行方向の複数のメモリゲート線MG＜0＞…MG＜x＞は、書き込み・消去のアドレス信号が供給される書き込み・消去アドレスデコーダのデコード信号が供給される複数の書き込み・消去ドライバの出力に接続されている。従って、行方向で例えば同一のメモリゲート線MG＜0＞にメモリゲートが接続された複数のメモリセルMM＜0，0＞、…、MM＜0，y＞…MM＜0，n(y+1))＞、…、MM＜0，n(y+1)+y＞は、１つの書き込み単位WUを構成している。すなわち、複数の書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルのメモリゲートは、書き込みもしくは消去のためにメモリゲート線MG＜0＞…MG＜x＞に接続されている。また、複数の書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルの選択ゲートは、選択アクセスのために選択ゲート線CG＜0＞…CG＜x＞に接続されている。
【００５１】
本発明の以前の従来では１つの書き込み単位WUの複数のメモリセルのソースは、前記特許文献１と前記特許文献２に記載されているように、同一のソース線に接続されていた。それに対して、本発明の１つの実施の形態である図５の不揮発性メモリモジュールＮＶＭＵでは、書き込み単位WUの１つのメモリアレーMA＜0＞の内部の複数のメモリセルの複数のソースは一本のソース線SL＜0＞に接続されている。書き込み単位WUの他の１つのメモリアレーMA＜n＞の内部の複数のメモリセルの複数のソースは他の一本のソース線SL＜n＞に接続されており、書き込み単位WUの他のメモリアレーMA＜1＞、MA＜2＞、…も同様になっている。書き込み単位WUの複数のソース線SL＜0＞…SL＜n＞は、書き込み・消去駆動回路としてのカウンタCOUNTの複数の出力端子に接続されている。書き込み・消去駆動回路としてのカウンタCOUNTの複数の出力端子は、書き込み単位WUの複数のソース線SL＜0＞…SL＜n＞を時分割で駆動する。
【００５２】
尚、図５の不揮発性メモリモジュールＮＶＭＵでは、１つのメモリアレーMA＜0＞内部の全てのメモリセルが同時に消去可能であり、他のメモリアレーMA＜1＞、MA＜2＞、…、MA＜n＞も同様になっている。従って、メモリアレーMA＜0＞、MA＜1＞、MA＜2＞、…、MA＜n＞が、消去単位としての消去ブロックとなっている。
【００５３】
また、図５の不揮発性メモリモジュールＮＶＭＵでは、１つのメモリアレーMA＜0＞の内部でビット線BL＜0＞とソース線SL＜0＞との間に複数のメモリセルMM＜0，0＞…MM＜x，0＞のソース・ドレイン電流経路が並列に接続されている。複数のメモリセルMM＜0，0＞…MM＜x，0＞をＮチャンネルＭＯＳトランジスタで構成して、高しきい値電圧を書き込み状態とし、低しきい値電圧を消去状態と定義すると、ＮＯＲ型メモリアレーが形成される。逆に、低しきい値電圧を書き込み状態とし、高しきい値電圧を消去状態と定義すると、ＡＮＤ型メモリアレーが形成される。
【００５４】
《内蔵フラッシュメモリの書き込み動作》
図６は、図５の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。この場合の書き込み対象のメモリセルは、図５の不揮発性メモリモジュールＮＶＭＵで1本の選択ゲート線CG＜0＞に共通接続された複数のメモリアレーMA＜0＞、…、MA＜n＞内部のメモリセルMM＜0，0＞、…、MM＜0，y＞…MM＜0，n(y+1)＞、…、MM＜0，n(y+1)+y＞の全てである。
【００５５】
従って、図６に示すように、選択ゲート線CG＜0＞に例えば1V、メモリゲート線MG＜0＞に例えば10V、ビット線BL＜0＞…BL＜n(y+1)＞に例えば0Vを印加する。ここでは、メモリセルMM＜0，n(y+1)+1＞…MM＜0，n(y+1)+y＞にデータを書き込まないので、図６に示すように、ビット線BL＜n(y+1)+1＞…BL＜n(y+1)+y＞には例えば1.5Vを印加する。その後、書き込み・消去駆動回路としてのカウンタCOUNTで生成された書き込みに最適な電圧(5V)と時間の書き込みパルスが、ソース線SL＜0＞…SL＜n＞に順次印加される。また、非書き込み対象のメモリセルMM＜1，0＞…MM＜x，n(y+1)+y＞に接続された選択ゲート線CG＜1＞…CG＜x＞、メモリゲート線MG＜1＞…MG＜x＞には、誤書き込み防止のため、図６に示すように例えば0Vを印加する。このように、図５と図６に示した実施の形態では、書き込み単位ＷＵの内部の複数のメモリアレーMA＜0＞、…、MA＜n＞内部のメモリセルのソースを、カウンタCOUNTにより時分割で駆動している。従って、この実施の形態では、書き込みに際して書き込み対象の複数のメモリセルで特定の時間にソースに書き込み高電圧が同時に印加される印加時間が、従来と比較すると、１／(ｎ＋１)に減少する。このようにして、書き込みディスターブの低減が可能となった。
【００５６】
《ソース線階層構造のメモリアレーの内蔵フラッシュメモリ》
図７は、本発明の他の１つの実施の形態による不揮発性メモリモジュールＮＶＭＵの構成を示す図である。図７の不揮発性メモリモジュールが、図５に示した不揮発性メモリモジュールと基本的に相違するのはソース線階層構造を採用していることであり、その他は基本的には同一である。
【００５７】
図７に示した不揮発性メモリモジュールＮＶＭＵでは、複数のメモリアレーMA＜0＞、…、MA＜n＞には複数の行方向ソース線SLA＜0＞…SLA＜m＞と複数の列方向ソース線SLB＜0＞…SLB＜n＞とが接続されている。複数の行方向ソース線SLA＜0＞…SLA＜m＞は、図示されていないが、書き込み・消去に際してメモリセルのソースに5Vの高電圧を供給するソース高電圧供給回路に接続されている。複数の列方向ソース線SLB＜0＞…SLB＜n＞は、書き込み・消去駆動回路としてのカウンタCOUNTの複数の出力端子に接続されている。複数のメモリアレーMA＜0＞、…、MA＜n＞の内部で複数の行方向ソース線SLA＜0＞…SLA＜m＞と複数の列方向ソース線SLB＜0＞…SLB＜n＞との交差部分には、複数のソース線ドライバSLD＜0，0＞…SLD＜m，n＞が配置されている。複数のソース線ドライバSLD＜0，0＞…SLD＜m，n＞のPMOSのソースは複数の行方向ソース線SLA＜0＞…SLA＜m＞に接続され、NMOSのソースは接地電圧に接続される。複数のソース線ドライバSLD＜0，0＞…SLD＜m，n＞のPMOSとNMOSのゲートは複数の列方向ソース線SLB＜0＞…SLB＜n＞に接続されている。複数のソース線ドライバSLD＜0，0＞、SLD＜0，n＞、SLD＜m，0＞、SLD＜m，n＞のPMOSとNMOSのドレインは、複数のソース線SL＜0，0＞、SL＜0，n＞、SL＜m，0＞、SL＜m，n＞に接続されている。メモリアレーMA＜0＞の内部で、ソース線SL＜0，0＞は行方向でメモリセルMM＜0，0＞、…、MM＜0，y＞と接続され、ソース線SL＜0，0＞は列方向でメモリセルMM＜0，0＞、…、MM＜x，0＞と接続されている。メモリアレーMA＜n＞の内部で、ソース線SL＜m，n＞は行方向でメモリセルMM＜m(x+1)，n(y+1)＞、…、MM＜m(x+1)，n(y+1)+y＞と接続されている。メモリアレーMA＜n＞の内部で、ソース線SL＜m，n＞は列方向でメモリセルMM＜m(x+1)，n(y+1)＞、…、MM＜m(x+1)+x，n(y+1)＞と接続されている。
【００５８】
《ソース線階層構造の内蔵フラッシュメモリの書き込み動作》
図8は、図7のソース線階層構造の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。ソース線SL＜0，0＞、SL＜0，1＞、SL＜0，2＞、…、SL＜0，n＞が、時分割でハイレベルの5Vに駆動される。図６の波形図と比較すると、図8の波形図では複数の列方向ソース線SLB＜0＞、SLB＜1＞、SLB＜2＞、…、SLB＜n＞がカウンタCOUNTにより時分割でローレベルの0Vに駆動される点が特徴である。
【００５９】
《転送MOSを使用したソース線階層構造のメモリアレーの内蔵フラッシュメモリ》
図９は、本発明の他の１つの実施の形態による不揮発性メモリモジュールＮＶＭＵの構成を示す図である。図９の不揮発性メモリモジュールが図７に示した不揮発性メモリモジュールと基本的に相違するのは、図７のソース線ドライバSLD＜0，0＞…SLD＜m，n＞が図９ではソース線転送MOSトランジスタSLTM＜0，0＞…SLTM＜m，n＞に置換されていることであり、その他は基本的には同一である。すなわち、図９では複数のメモリアレーMA＜0＞、…、MA＜n＞の内部で複数の行方向ソース線SLA＜0＞…SLA＜m＞と複数の列方向ソース線SLB＜0＞…SLB＜n＞との交差部分には、複数のソース線転送MOSトランジスタSLTM＜0，0＞…SLTM＜m，n＞が配置されている。尚、ソース線転送MOSトランジスタSLTM＜0，0＞…SLTM＜m，n＞は、NチャンネルMOSトランジスタで構成されている。
【００６０】
《転送MOSを使用したソース線階層構造の内蔵フラッシュメモリの書き込み動作》
図１０は、図９のソース線階層構造の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。ソース線SL＜0，0＞、SL＜0，1＞、SL＜0，2＞、…、SL＜0，n＞が、時分割でハイレベルの5Vに駆動される。図８の波形図と比較すると、図１０の波形図では複数の列方向ソース線SLB＜0＞、SLB＜1＞、SLB＜2＞、…、SLB＜n＞がカウンタCOUNTにより時分割でハイレベルの5Vに駆動される点が特徴である。
【００６１】
《ビット線階層構造のメモリアレーの内蔵フラッシュメモリ》
図１１は、本発明の更に他の１つの実施の形態による不揮発性メモリモジュールＮＶＭＵの構成を示す図である。図１１の不揮発性メモリモジュールが、図９に示した不揮発性メモリモジュールと基本的に相違するのはビット線階層構造を採用していることであり、その他は基本的には同一である。
【００６２】
すなわち、図１１ではメモリアレーの内部で、副ビット線SBL＜0＞、SBL＜y＞…SBL＜n(y+1)＞、SBL＜n(y+1)+y＞は、ビット線MOSトランジスタZM＜0＞、ZM＜y＞…ZM＜n(y+1)＞、ZM＜n(y+1)+y＞を介して、主ビット線MBL＜0＞、MBL＜y＞…MBL＜n(y+1)＞、MBL＜n(y+1)+y＞にそれぞれ接続されている。また、ビット線MOSトランジスタZM＜0＞、ZM＜y＞…ZM＜n(y+1)＞、ZM＜n(y+1)+y＞のゲートは、ビット線ゲート信号線Zに共通に接続されている。また、メモリアレーMA＜0＞の内部で、列方向で副ビット線SBL＜0＞はメモリセルMM＜0，0＞、…、MM＜x，0＞と接続され、副ビット線SBL＜y＞はメモリセルMM＜0，y＞、…、MM＜x，y＞と接続されている。
【００６３】
《ビット線階層構造の内蔵フラッシュメモリの書き込み動作》
図１２は、図１１のビット線階層構造の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。図１０の波形図と比較すると、図１２の波形図では書き込みのために主ビット線MBL＜0＞、MBL＜y＞…MBL＜n(y+1)＞が書き込み回路によってローレベルの0Vに駆動され、ビット線ゲート信号線Zはハイレベルの1.5Vに駆動される点が特徴である。その結果、副ビット線SBL＜0＞、SBL＜y＞…SBL＜n(y+1)＞も、ローレベルの0Vに駆動される。
【００６４】
《並列副ビット線階層構造のメモリアレーの内蔵フラッシュメモリ》
図１３は、本発明の更に他の１つの実施の形態による不揮発性メモリモジュールＮＶＭＵの構成を示す図である。図１３の不揮発性メモリモジュールが、図１１に示した不揮発性メモリモジュールと基本的に相違するのは並列副ビット線階層構造を採用していることであり、その他は基本的には同一である。すなわち、１本の主ビット線に、並列の２本の並列副ビット線が接続される。
【００６５】
例えば、図１３ではメモリアレーMA＜0＞の内部で、主ビット線MBL＜0＞に、ビット線MOSトランジスタZM＜0，0＞、ZM＜1，0＞を介して、２本の並列副ビット線SBL＜0＞l、SBL＜0＞rが接続されている。また、主ビット線MBL＜y＞に、ビット線MOSトランジスタZM＜0，y＞、ZM＜1，y＞を介して、２本の並列副ビット線SBL＜y＞l、SBL＜y＞rが接続されている。一方の並列副ビット線SBL＜0＞lに、チャージPMOSトランジスタCM＜0，0＞とメモリセルMM＜0，0＞l、…、MM＜x，0＞lとが接続されている。他方の並列副ビット線SBL＜0＞rに、チャージPMOSトランジスタCM＜1，0＞とメモリセルMM＜0，0＞r、…、MM＜x，0＞rとが接続されている。ビット線MOSトランジスタZM＜0，0＞、ZM＜0，y＞のゲートは、ビット線ゲート信号線Z＜0＞に共通に接続され、ビット線MOSトランジスタZM＜1，0＞、ZM＜1，y＞のゲートは、ビット線ゲート信号線Z＜1＞に共通に接続されている。また、チャージPMOSトランジスタCM＜0，0＞、CM＜0，y＞のゲートはチャージ制御信号C＜0＞に共通に接続され、チャージPMOSトランジスタCM＜1，0＞、CM＜1，y＞のゲートはチャージ制御信号C＜1＞に共通に接続されている。他のメモリアレーMA＜1＞、MA＜2＞…MA＜n＞も、メモリアレーMA＜0＞と同様に構成されている。
【００６６】
《並列副ビット線階層構造の内蔵フラッシュメモリの書き込み動作》
図１４は、図１３の並列副ビット線階層構造の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。図１４の波形図による書き込み動作では、一方の並列副ビット線SBL＜0＞lに接続されたメモリセルMM＜0，0＞l、…、MM＜x，0＞lは書き込み対象とされる。しかし、他方の並列副ビット線SBL＜0＞rに接続されたメモリセルMM＜0，0＞r、…、MM＜x，0＞rは、非書き込み対象とされる。従って、図１２の波形図と比較すると、図１４の波形図では、チャージ制御信号C＜0＞がハイレベルの1.5Vに制御され、一方の並列副ビット線SBL＜0＞lに接続されたチャージPMOSトランジスタCM＜0，0＞がオフ状態とされる。また、図１４の波形図では、ビット線ゲート信号線Z＜0＞がハイレベルの1.5Vに制御され、一方の並列副ビット線SBL＜0＞lに接続されたビット線MOSトランジスタZM＜0，0＞がオン状態とされる。その結果、書き込み対象のメモリセルに接続された一方の副ビット線SBL＜0＞ｌ、SBL＜y＞ｌ…SBL＜n(y+1)＞ｌも、ローレベルの0Vに駆動される。しかし、非書き込み対象のメモリセルに接続された一方の副ビット線SBL＜0＞r、SBL＜y＞r…SBL＜n(y+1)+y＞rはハイレベルの1.5Vに制御される。
【００６７】
《書き込み回路》
図１５は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールＮＶＭＵの書き込み回路の構成を示す図である。この書き込み回路は、例えば図５で列方向の複数のビット線BL＜0＞…BL＜n(y+1)+y＞に接続された複数の書き込み回路WrCkt＜0＞…WrCkt＜n(y+1)+y＞として使用可能である。また、この書き込み回路は、図１１で列方向の複数の主ビット線MBL＜0＞、MBL＜y＞…MBL＜n(y+1)＞、MBL＜n(y+1)+y＞に接続された複数の書き込み回路WrCkt＜0＞…WrCkt＜n(y+1)+y＞としても使用可能である。
【００６８】
図１５の書き込み回路は、非反転ラッチ信号Latsw、反転ラッチ信号Latsw_nによりゲートが駆動されるNMOS Qn1、PMOS Qp1、クロスカップル接続の２個のインバータによる書き込みラッチWr_Latchを含む。不揮発性メモリモジュールＮＶＭＵの書き込みに先立って、CPUに接続されたバスBUSから書き込みデータDBがNMOS Qn1、PMOS Qp1を介して書き込みラッチWr_Latchに格納される。その後、不揮発性メモリモジュールＮＶＭＵの書き込みに際しては、書き込みラッチWr_Latchに格納された書き込みデータによりビット線BLもしくは主ビット線MBLが駆動されることができる。
【００６９】
図１６は、図１５と同様に本発明の上記の種々の実施の形態による不揮発性メモリモジュールＮＶＭＵの書き込み回路の構成を示す図である。図１６の書き込み回路は、図１５に示した回路を書き込みデータDBの格納用に使用する一方、その後の不揮発性メモリモジュールＮＶＭＵの書き込みに際してビット線BLもしくは主ビット線MBLを駆動するための書き込み駆動回路を含んでいる。この書き込み駆動回路は、PMOS Qp2、Qp3、NMOS Qn2、Qn3、Qn4を含んでいる。NMOS Qn3のゲートとPMOS Qp2のゲートとは、駆動のためのイネーブル信号Enbと反転イネーブル信号Enb_nとがそれぞれ供給される。NMOS Qn2のゲートとPMOS Qp3のゲートとは、クロスカップル接続の２個のインバータによる書き込みラッチWr_Latchの出力信号が供給される。NMOS Qn2のドレインとPMOS Qp3のドレインとの間に接続されたNMOS Qn4のゲートには高精度にトリミングされた書き込み用定電圧Wriが供給されることにより、NMOS Qn4には高精度書き込み用定電流が流れるものとなる。
【００７０】
《書き込み・消去駆動回路としてのカウンタ》
図１７は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールＮＶＭＵの書き込み・消去駆動回路としてのカウンタCOUNTの構成を示す図である。このカウンタCOUNTは、例えば図５で列方向の複数のソース線SL＜0＞…SL＜n＞を時分割で駆動する。また、このカウンタCOUNTは、例えば図７で列方向の複数の列方向ソース線SLB＜0＞…SLB＜n＞を時分割で駆動することもできる。
【００７１】
図１７のカウンタCOUNTは、発振器OSC、分周回路DIV、セレクタSEL、書き込みパルス生成回路WPG、シフトレジスタSR0…SRn、レベル変換器LC0…LCnで構成されている。
【００７２】
発振器OSCは一定の周波数のクロック信号を生成して、分周回路DIVは発振器OSCからのクロック信号から、2倍、4倍、8倍、・・・2n倍の周期の分周クロック出力信号を生成する。セレクタSELは、書き込みパルスセレクト信号SEL_SIGに基づき、分周回路DIVから出力された複数の分周クロック出力信号から1つの分周クロック出力信号を選択して出力する。書き込みパルス生成回路WPGは、セレクタSELから出力されたクロックから所定のパルス幅を持つ書き込みパルスを生成する。書き込みパルス生成回路WPGからの書き込みパルスは、直列接続された複数のシフトレジスタSR0…SRnにより順次遅延される。尚、セレクタSELからのクロックは、複数のシフトレジスタSR0…SRnにシフトクロックとして供給される。複数のシフトレジスタSR0…SRnの各出力の1.５Vの小振幅信号はレベル変換器LC0…LCnにより5Vの大振幅信号に変換されて、複数のソース線SL＜0＞…SL＜n＞もしくは複数の列方向ソース線SLB＜0＞…SLB＜n＞の時分割の駆動に使用される。
【００７３】
《シングルチップマイクロコントローラ》
図１８は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールＮＶＭＵを内蔵フラッシュメモリFLASHとして含んだシングルチップマイクロコントローラの構成を示す図である。
【００７４】
図１８のシングルチップマイクロコントローラでは、CPUが実行すべきプログラムや固定データはリードオンリメモリROMに記憶され、CPUによる演算結果の記憶やCPUの作業領域の確保はランダムアクセスメモリRAMで行われる。また、フラッシュメモリFLASHには、自動車等の応用システムが使用するアプリケーションプログラムを格納する一方、応用システムの稼動情報も格納される。更に、フラッシュメモリFLASHには、フラッシュメモリの書き込み、消去、書き換えのための制御プログラムも格納されることができる。
【００７５】
ROM、RAM、FLASH等の内部メモリと図示されていないシステムのメインメモリとの間のデータ転送は、ダイレクト・メモリ・アクセス・コントローラDMACによる所定の転送単位のブロック転送により行われる。またシングルチップマイクロコントローラは、周辺回路としてシリアルコミュニケーションインターフェース回路SCI、タイマTIMER、クロックパルス発生回路CPGを有する。これらの内部回路とチップの外部とは、入出力ポートIOP1…IOP9を介して接続される。このマイクロコントローラでは、CPUとFLASH、ROM、RAM、DMAC、一部の入出力ポートIOP1…IOP5との間は、内部アドレスバスIABおよび内部データバスIDBによって接続されている。更に、SCI、TIMER等の周辺回路と入出力ポートIOP1…IOP9との間は、周辺アドレスバスPABおよび周辺データバスPDBによって接続されている。更に、このマイクロコントローラは、内部アドレスバスIAB、内部データバスIDB、周辺アドレスバスPAB、周辺データバスPDBを使用した信号転送の制御と伴に、これらのバスの状態を制御するバスシーケンスコントローラBSCを含んでいる。
【００７６】
《他の構造のＭＮＯＳ不揮発性メモリの書き込み、消去、読み出しの動作》
図１９は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールＮＶＭＵに使用されることが可能な他の構造のＭＮＯＳ不揮発性メモリの書き込み動作を説明する図である。図１９に示す構造のＭＮＯＳ不揮発性メモリはスプリットゲート構造ではなく、シングル・トランジスタで１セルを構成している。
【００７７】
図１９に示す構造のＭＮＯＳ不揮発性メモリは、メモリゲート201、電荷蓄積層202、Ｎ型のドレイン203、Ｎ型のソース204、基板としてのＰ型ウェル(Ｗｅｌｌ)205で構成される。また、ドレイン203はビット線BLに接続され、ソース204はソース線SLに接続されている。電荷蓄積層202にはナイトライド膜などがある。このメモリセルにデータを書き込みむ場合、図１９に示すようにメモリゲート201に例えば10V、ドレイン203に例えば0V、ソース204に例えば5V、基板205に例えば0Vを印加する。すると、ドレイン203からソース204に電子が流れ、ホットエレクトロンのソースサイドインジェクションが発生して、電荷蓄積層202に電子が蓄積される。よって、メモリセルのしきい値が高くなり、読み出し時のメモリセル電流が小さくなる。尚、電荷蓄積層202は、フローティングゲートで形成されることができる。しかし、電荷蓄積層202を２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成することが望ましい。
【００７８】
図２０は、図１９に示したＭＮＯＳ不揮発性メモリの消去動作を説明する図である。メモリセルのデータを消去する場合、図２０に示すように、メモリゲート201に例えば−5V、ドレイン203に例えばオープン状態、ソース204に例えば5V、基板205に例えば0Vを印加する。すると、Ｎ型のソース204の5Vと基板205のＰ型ウェルの0Vの逆バイアスのＰＮ接合の空乏層のアバランシェ降伏により、大量のホール・エレクトロン・ペアが発生する。すなわち、ソース204から基板205に降伏電流が流れ、ホットホールが発生して、ホットホールは電荷蓄積層202に注入される。注入されたホットホールは、電荷蓄積層202に蓄積された電子と結合して、電子を消滅させる。よって、メモリセルのしきい値が低くなり、読み出し時のメモリセルの電流が大きくなる。また、高エネルギーのホットホール注入を利用した消去動作により、２種類のシリコン絶縁膜の界面付近の深いトラップ準位で形成された電荷蓄積層202に注入された電子を中和により有効に消滅させることができる。
【００７９】
図２１は、図１９に示したＭＮＯＳ不揮発性メモリの読み出し動作を説明する図である。メモリセルのデータを読み出す場合、図２１のように、メモリゲート201に例えば0V、ドレイン203に例えば1V、ソース204に例えば0V、基板205に例えば0Vを印加して、メモリセル電流の大小をセンスアンプで判定する。
【００８０】
《シングル・トランジスタ・セルによる内蔵フラッシュメモリのメモリアレー》
図２２は、図１９、図２０、図２１に示したシングル・トランジスタ・セルの構造のＭＮＯＳ不揮発性メモリを用いた不揮発性メモリモジュールＮＶＭＵとしての内蔵フラッシュメモリの構成を示す図である。
【００８１】
図９に示した不揮発性メモリモジュールと比較すると、図２２では複数のメモリセルが直列に接続されている。すなわち、図２２に示す不揮発性メモリモジュールでは、１つのメモリアレーMA＜0＞の内部でビット線BL＜0＞とソース線SL＜0＞との間に列方向の複数のメモリセルMM＜0，0＞、MM＜1，0＞、…、MM＜x−1，0＞、MM＜x，0＞のソース・ドレイン電流経路が直列に接続されている。直列接続の列方向の複数のメモリセルMM＜0，0＞、MM＜1，0＞、…、MM＜x−1，0＞、MM＜x，0＞をＮチャンネルＭＯＳトランジスタで構成して、高しきい値電圧を書き込み状態とし、低しきい値電圧を消去状態と定義すると、ＮＡＮＤ型メモリアレーが形成される。
【００８２】
直列接続の列方向の複数のメモリセルMM＜0，0＞、MM＜1，0＞、…、MM＜x−1，0＞、MM＜x，0＞とビット線BL＜0＞との間には、ビット線選択NMOSトランジスタBLSM＜0，0＞が接続されている。同様な複数のビット線選択NMOSトランジスタBLSM＜0，0＞、BLSM＜0，y＞、…BLSM＜0，n(y+1)＞、BLSM＜0，n(y+1)+y＞のゲートは、共通のビット選択線BLS＜0＞に接続されている。また、直列接続の複数のメモリセルMM＜0，0＞、MM＜1，0＞、…、MM＜x−1，0＞、MM＜x，0＞のメモリゲートは、複数のメモリゲート線MG＜0＞、MG＜1＞、…、MG＜x−1＞、MG＜x＞にそれぞれ接続されている。また、行方向のメモリゲート線MG＜0＞にゲートが接続された行方向のメモリセルMM＜0，0＞…MM＜0，n(y+1)+y＞は、１つの書き込み単位WUを構成している。しかし、１つの書き込み単位WUで、書き込み・消去駆動回路としてのカウンタCOUNTに接続された複数の列方向ソース線SLB＜0＞…SLB＜n＞により時分割の書き込みが行われる。
【００８３】
《シングル・トランジスタ・セルによる内蔵フラッシュメモリの書き込み動作》
図２３は、図２２の不揮発性メモリモジュールＮＶＭＵの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。図２３の波形図による書き込み動作では、メモリゲート線MG＜x＞とビット線BL＜0＞、…、BL＜n(y+1)+y＞とに接続されたメモリセルMM＜x，0＞…MM＜x，n(y+1)+y＞は書き込み対象とされ、それ以外のメモリセルは非書き込み対象とされる。
【００８４】
図２３の波形図に示すように、書き込み対象のメモリセルMM＜x，0＞…MM＜x，n(y+1)+y＞のメモリゲート線MG＜x＞に例えば10Vの書き込み電圧を印加する一方、非書き込み対象のメモリセルのメモリゲート線MG＜0＞…MG＜x−1＞にはメモリセルに書き込みが発生せずにMOSトランジスタがオンとなるような例えば5Vのターンオン電圧を印加する。複数の行方向ソース線SLA＜0＞…SLA＜m＞から行方向ソース線SLA＜0＞が例えば10Vのハイレベルに駆動され、他の行方向ソース線SLA＜1＞…SLA＜m＞はローレベルの0Vに維持されている。また、ビット選択線BLS＜0＞は例えば1.5Vのハイレベルに駆動され、他のビット選択線BLS＜1＞…BLS＜m＞はローレベルの0Vに維持されている。この状態で、複数の列方向ソース線SLB＜0＞、SLB＜1＞、SLB＜2＞、…、SLB＜n＞がカウンタCOUNTにより時分割でハイレベルの5Vに駆動される。従って、ソース線SL＜0，0＞、SL＜0，1＞、SL＜0，2＞、…、SL＜0，n＞は、時分割でハイレベルの5Vに駆動される。また、ビット線BL＜0＞…BL＜n(y+1)＞に例えば0Vを印加する一方、他のビット線BL＜n(y+1)+1＞…BL＜n(y+1)+y＞には例えば1.5Vを印加する。すると、10Vの書き込み電圧が印加されたメモリゲート線MG＜x＞に接続された書き込み対象のメモリセルMM＜x，0＞…MM＜x，n(y+1)＞に時分割でホットエレクトロンのソースサイドインジェクションによる書き込みが発生する。従って、この実施の形態でも、書き込み対象の複数のメモリセルで特定の時間にソースに書き込み高電圧が同時に印加される印加時間が、従来と比較すると、１／(ｎ＋１)に減少する。かくして、書き込みディスターブの低減が可能となった。
【００８５】
《シングル・トランジスタ・セルによる内蔵フラッシュメモリの消去動作》
図２４は、図２２の不揮発性メモリモジュールＮＶＭＵの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。図２４の波形図による消去動作では、メモリゲート線MG＜0＞、MG＜1＞…MG＜x＞に接続されたメモリセルMM＜0，0＞…MM＜0，n(y+1)+y＞、MM＜1，0＞…MM＜1，n(y+1)+y＞、…、MM＜x，0＞…MM＜x，n(y+1)+y＞が消去対象とされる。
【００８６】
図２４の波形図に示すように、メモリゲート線MG＜0＞に接続されたメモリセルMM＜0，0＞…MM＜0，n(y+1)+y＞を消去するため、メモリゲート線MG＜0＞に例えば−5Vの消去電圧を印加する。複数の行方向ソース線SLA＜0＞…SLA＜m＞から行方向ソース線SLA＜0＞が例えば10Vのハイレベルに駆動され、他の行方向ソース線SLA＜1＞…SLA＜m＞はローレベルの0Vに維持されている。また全てのビット選択線BLS＜0＞…BLS＜m＞は、ローレベルの0Vに維持されている。この状態で、複数の列方向ソース線SLB＜0＞、SLB＜1＞、SLB＜2＞、…、SLB＜n＞がカウンタCOUNTにより時分割でハイレベルの5Vに駆動される。従って、ソース線SL＜0，0＞、SL＜0，1＞、SL＜0，2＞、…、SL＜0，n＞は、時分割でハイレベルの5Vに駆動される。その結果、メモリゲート線MG＜0＞に接続された複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞でのホットホール注入による消去動作が、時分割で実行されることになる。次に、メモリゲート線MG＜1＞に接続されたメモリセルMM＜1，0＞…MM＜1，n(y+1)+y＞を消去するため、メモリゲート線MG＜1＞に例えば−5Vの消去電圧を印加する。同様にして、メモリゲート線MG＜1＞に接続された複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞でのホットホール注入による消去動作を、時分割で実行する。最後に、メモリゲート線MG＜x＞に接続されたメモリセルMM＜x，0＞…MM＜x，n(y+1)+y＞を消去するため、メモリゲート線MG＜x＞に例えば−5Vの消去電圧を印加する。同様にして、メモリゲート線MG＜x＞に接続された複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞でのホットホール注入による消去動作を、時分割で実行する。
【００８７】
図２５は、図２２の不揮発性メモリモジュールＮＶＭＵの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。図２５の波形図による消去動作は図２４の波形図による消去動作と略同一であるが、複数の列方向ソース線SLB＜0＞、SLB＜1＞…SLB＜n＞の駆動パルスがオーバーラップパルスで、複数のソース線SL＜0，0＞、SL＜0，1＞、…SL＜0，n＞の駆動パルスもオーバーラップパルスである。これにより、全体の消去時間の短縮が可能である。
【００８８】
《行方向並列・列方向時分割の消去動作》
図２６は、図２２の不揮発性メモリモジュールＮＶＭＵの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。図２６の波形図による消去動作でも、メモリゲート線MG＜0＞、MG＜1＞…MG＜x＞に接続されたメモリセルMM＜0，0＞…MM＜0，n(y+1)+y＞、MM＜1，0＞…MM＜1，n(y+1)+y＞、…、MM＜x，0＞…MM＜x，n(y+1)+y＞が同様に消去対象とされる。しかし、図２６の波形図による消去動作では、行方向並列・列方向時分割の消去動作が実行される。
【００８９】
図２６の波形図に示すように、行方向の複数のメモリゲート線MG＜0＞、MG＜1＞…MG＜x＞に接続された複数のメモリセルを並列に消去するため、行方向の複数のメモリゲート線MG＜0＞、MG＜1＞…MG＜x＞に例えば−5Vの消去電圧を並列に印加する。複数の行方向ソース線SLA＜0＞…SLA＜m＞から行方向ソース線SLA＜0＞が例えば10Vのハイレベルに駆動され、他の行方向ソース線SLA＜1＞…SLA＜m＞はローレベルの0Vに維持されている。また全てのビット選択線BLS＜0＞…BLS＜m＞は、ローレベルの0Vに維持されている。この状態で、複数の列方向ソース線SLB＜0＞、SLB＜1＞、SLB＜2＞、…、SLB＜n＞がカウンタCOUNTにより時分割でハイレベルの5Vに駆動される。従って、ソース線SL＜0，0＞、SL＜0，1＞、SL＜0，2＞、…、SL＜0，n＞は、時分割でハイレベルの5Vに駆動される。その結果、行方向の複数のメモリゲート線MG＜0＞、MG＜1＞…MG＜x＞に接続された複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞でのホットホール注入による消去動作が、時分割で実行されることになる。
【００９０】
図２７は、図２２の不揮発性メモリモジュールＮＶＭＵの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。図２７の波形図による消去動作は図２６の波形図による消去動作と略同一であるが、複数の列方向ソース線SLB＜0＞、SLB＜1＞…SLB＜n＞の駆動パルスがオーバーラップパルスで、複数のソース線SL＜0，0＞、SL＜0，1＞、…SL＜0，n＞の駆動パルスもオーバーラップパルスである。これにより、全体の消去時間の短縮が可能である。
【００９１】
《書き込み・消去駆動回路としてのカウンタ》
図２８は、図２２に示した本発明の実施の形態による不揮発性メモリモジュールＮＶＭＵの書き込み・消去駆動回路としてのカウンタCOUNTの構成を示す図である。
【００９２】
図２８のカウンタCOUNTは、発振器OSC、分周回路DIV、パルス幅セレクタPW_SEL、パルスシフトセレクタPS_SEL、パルス生成回路PG、シフトレジスタSR0…SRn、レベル変換器LC0…LCnで構成されている。
【００９３】
発振器OSCは一定の周波数のクロック信号を生成して、分周回路DIVは発振器OSCからのクロック信号から、2倍、4倍、8倍、・・・2n倍の周期の分周クロック出力信号を生成する。パルス幅セレクタPW_SELは、パルス幅セレクト信号PW_SEL_SIGに基づき、分周回路DIVから出力された周期の異なる複数の分周クロック出力信号から1つの分周クロック出力信号を選択して出力する。パルスシフトセレクタPS_SELは、パルスシフトセレクト信号PS_SEL_SIGに基づき、分周回路DIVから出力された周波数の異なる複数のクロック出力信号から1つのクロック出力信号を選択して信号線Aに出力する。パルス生成回路PGは、パルス幅セレクタPW_SELから出力されたクロックから所定のパルス幅を持つパルスを信号線Bに生成する。信号線Bのパルス生成回路PGからのパルスは、直列接続された複数のシフトレジスタSR0…SRnにより順次遅延される。尚、信号線AのパルスシフトセレクタPS_SELからのクロックは、複数のシフトレジスタSR0…SRnにシフトクロックとして供給される。複数のシフトレジスタSR0…SRnの各出力の1.５Vの小振幅信号はレベル変換器LC0…LCnにより5Vの大振幅信号に変換されて、複数の列方向ソース線SLB＜0＞…SLB＜n＞の時分割の駆動に使用される。
【００９４】
図２９は、図２８に示した書き込み・消去駆動回路としてのカウンタCOUNTの各部の波形を示す図である。図２９は、信号線AのパルスシフトクロックPSによる遅延量と比較して信号線Bの分周クロック出力信号のパルス幅が長い場合を示している。信号線Bの分周クロック出力信号が信号線AのパルスシフトクロックPSによる遅延量で次々に遅延された波形がレベル変換器LC0…LCnから列方向ソース線SLB＜0＞…SLB＜n＞に供給される。
【００９５】
図３０は、図２９と同様に図２８に示した書き込み・消去駆動回路としてのカウンタCOUNTの各部の波形を示す図である。図３０は、信号線AのパルスシフトクロックPSによる遅延量と比較して信号線Bの分周クロック出力信号のパルス幅が略同一となっている。信号線Bの分周クロック出力信号が信号線AのパルスシフトクロックPSによる遅延量で次々に遅延された波形がレベル変換器LC0…LCnから列方向ソース線SLB＜0＞…SLB＜n＞に供給される。
【００９６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、複数のメモリセルをＮチャンネルＭＯＳトランジスタで構成して、低しきい値電圧を書き込み状態とし、高しきい値電圧を消去状態と定義すると、消去動作に際して消去ディスターブを低減することができる。
【００９８】
更に、本発明は不揮発性メモリモジュールを内蔵するシングルチップマイクロコントローラ以外にも不揮発性メモリモジュールを内蔵するシステムＬＳＩ、ＳｏＣ(システムオンチップ)、ファイル用大容量不揮発性メモリに適用することができる。
【図面の簡単な説明】
【００９９】
【図１】図１は、本発明の１つの実施の形態によるシングルチップマイクロコントローラを示す図である。
【図２】図２は、図１に示したＬＳＩのチップに内蔵された不揮発性メモリモジュールのＭＮＯＳ不揮発性メモリの書き込み動作を説明する図である。
【図３】図３は、図２に示したＭＮＯＳ不揮発性メモリの消去動作を説明する図である。
【図４】図４は、図２に示したＭＮＯＳ不揮発性メモリの読み出し動作を説明する図である。
【図５】図５は、図１に示したＬＳＩのチップに内蔵された不揮発性メモリモジュールとしての内蔵フラッシュメモリの構成を示す図である。
【図６】図６は、図５の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図７】図７は、本発明の他の１つの実施の形態による不揮発性メモリモジュールの構成を示す図である。
【図８】図8は、図7の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図９】図９は、本発明の他の１つの実施の形態による不揮発性メモリモジュールの構成を示す図である。
【図１０】図１０は、図９の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図１１】図１１は、本発明の更に他の１つの実施の形態による不揮発性メモリモジュールの構成を示す図である。
【図１２】図１２は、図１１の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図１３】図１３は、本発明の更に他の１つの実施の形態による不揮発性メモリモジュールの構成を示す図である。
【図１４】図１４は、図１３の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図１５】図１５は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールの書き込み回路の構成を示す図である。
【図１６】図１６は、図１５と同様に本発明の上記の種々の実施の形態による不揮発性メモリモジュールの書き込み回路の構成を示す図である。
【図１７】図１７は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールの書き込み・消去駆動回路としてのカウンタの構成を示す図である。
【図１８】図１８は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールを内蔵フラッシュメモリとして含んだシングルチップマイクロコントローラの構成を示す図である。
【図１９】図１９は、本発明の上記の種々の実施の形態による不揮発性メモリモジュールに使用されることが可能な他の構造のＭＮＯＳ不揮発性メモリの書き込み動作を説明する図である。
【図２０】図２０は、図１９に示したＭＮＯＳ不揮発性メモリの消去動作を説明する図である。
【図２１】図２１は、図１９に示したＭＮＯＳ不揮発性メモリの読み出し動作を説明する図である。
【図２２】図２２は、図１９、図２０、図２１に示した構造のＭＮＯＳ不揮発性メモリを用いた不揮発性メモリモジュールとしての内蔵フラッシュメモリの構成を示す図である。
【図２３】図２３は、図２２の不揮発性メモリモジュールの書き込み動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図２４】図２４は、図２２の不揮発性メモリモジュールの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図２５】図２５は、図２２の不揮発性メモリモジュールの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図２６】図２６は、図２２の不揮発性メモリモジュールの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図２７】図２７は、図２２の不揮発性メモリモジュールの消去動作を説明するための内蔵フラッシュメモリの各部の波形図である。
【図２８】図２８は、図２２に示した本発明の実施の形態による不揮発性メモリモジュールの書き込み・消去駆動回路としてのカウンタの構成を示す図である。
【図２９】図２９は、図２８に示した書き込み・消去駆動回路としてのカウンタの各部の波形を示す図である。
【図３０】図３０は、図２９と同様に図２８に示した書き込み・消去駆動回路としてのカウンタの各部の波形を示す図である。
【符号の説明】
【０１００】
ＬＳＩ  シングルチップマイクロコントローラのLＳＩ
ＮＶＭＵ  内蔵不揮発性メモリモジュール
Ａｒｒａｙ  メモリアレー
Ｃｎｔ＿ＣＫＴ  制御回路
ＢＵＳ  バス
100  選択ゲート(ＣＧ)
101  メモリゲート(ＭＧ)
102  電荷蓄積層
103  ドレイン(Ｄ)
104  ソース(Ｓ)
105  基板としてのＰ型ウェル
BL  ビット線
SL  ソース線
COUNT  書き込み・消去駆動回路としてのカウンタ
SL＜0＞…SL＜n＞  ソース線
MA＜0＞、…MA＜n＞  メモリアレー
WU  書き込み単位
MM＜0，0＞、MM＜0，y＞…MM＜x，n(y+1)＞、MM＜x，n(y+1)+y＞  メモリセル
CG＜0＞…CG＜x＞  選択ゲート線
MG＜0＞…MG＜x＞  メモリゲート線
BL＜0＞…BL＜n(y+1)+y＞  ビット線
WrCkt＜0＞…WrCkt＜n(y+1)+y＞  書き込み回路
SLA＜0＞…SLA＜m＞  行方向ソース線
SLB＜0＞…SLB＜n＞  列方向ソース線
SLD＜0，0＞…SLD＜m，n＞  ソース線ドライバ
SLTM＜0，0＞…SLTM＜m，n＞  ソース線転送MOSトランジスタ
MBL＜0＞、MBL＜y＞…MBL＜n(y+1)＞、MBL＜n(y+1)+y＞  主ビット線
SBL＜0＞、SBL＜y＞…SBL＜n(y+1)＞、SBL＜n(y+1)+y＞  副ビット線
ZM＜0＞、ZM＜y＞…ZM＜n(y+1)＞、ZM＜n(y+1)+y＞  ビット線MOSトランジスタ
Z  ビット線ゲート信号線
SBL＜y＞l、SBL＜y＞r  並列副ビット線
ZM＜0，y＞、ZM＜1，y＞  ビット線MOSトランジスタ
Z＜0＞、Z＜1＞  ビット線ゲート信号線
CM＜0，0＞、CM＜0，y＞  チャージPMOSトランジスタ
C＜0＞、C＜1＞  チャージ制御信号
【図１】
2008287794.tif 000003
【図２】
2008287794.tif 000004
【図３】
2008287794.tif 000005
【図４】
2008287794.tif 000006
【図５】
2008287794.tif 000007
【図６】
2008287794.tif 000008
【図７】
2008287794.tif 000009
【図８】
2008287794.tif 000010
【図９】
2008287794.tif 000011
【図１０】
2008287794.tif 000012
【図１１】
2008287794.tif 000013
【図１２】
2008287794.tif 000014
【図１３】
2008287794.tif 000015
【図１４】
2008287794.tif 000016
【図１５】
2008287794.tif 000017
【図１６】
2008287794.tif 000018
【図１７】
2008287794.tif 000019
【図１８】
2008287794.tif 000020
【図１９】
2008287794.tif 000021
【図２０】
2008287794.tif 000022
【図２１】
2008287794.tif 000023
【図２２】
2008287794.tif 000024
【図２３】
2008287794.tif 000025
【図２４】
2008287794.tif 000026
【図２５】
2008287794.tif 000027
【図２６】
2008287794.tif 000028
【図２７】
2008287794.tif 000029
【図２８】
2008287794.tif 000030
【図２９】
2008287794.tif 000031
【図３０】
2008287794.tif 000032