(57)【要約】【課題】ループバックパターン作成の可制御性、拡張性を向上させたデータ処理装置及びその自己診断方法を提供する。【解決手段】データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定することにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、
前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備えたことを特徴とするデータ処理装置。
【請求項２】
シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、
前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備え、
前記ループバック転送手段は、
前記データパターンのうちの最小データパターンであるデータパターン種を設定するデータパターン種設定手段と、前記データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定するデータ種転送回数設定手段と、前記データパターンにおけるループバックの回数を設定するループ回数設定手段と、前記ループバックが有効であることを認定するループバック有効手段とを有することを特徴とするデータ処理装置。
【請求項３】
前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループバック回数設定手段、及び前記ループバック有効手段はレジスタからなることを特徴とする請求項２記載のデータ処理装置。
【請求項４】
前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループ回数設定手段、及び前記ループバック有効手段は、CPUによって設定することを特徴とする請求項２または３記載のデータ処理装置。
【請求項５】
前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループ回数設定手段、及び前記ループバック有効手段は、外部I/Fによって設定することを特徴とする請求項２または３記載のデータ処理装置。
【請求項６】
前記シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする請求項２または３記載のデータ処理装置。
【請求項７】
シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、
前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定した後で自己診断を行うことを特徴とするデータ処理装置の自己診断方法。
【請求項８】
シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、
前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定する際に、
前記データパターンのうちの最小単位であるデータパターン種を設定し、前記データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定し、前記データパターンにおけるループバックの回数を設定し、前記ループバックが有効であることを認定することを特徴とするデータ処理装置の自己診断方法。
【請求項９】
前記データパターン種設定、前記データ種転送回数設定、前記ループバック回数設定、及び前記ループバック有効の認定はレジスタが行うことを特徴とする請求項８記載のデータ処理装置の自己診断方法。
【請求項１０】
前記データパターン種の設定、前記データ種の転送回数、前記ループ回数、及び前記ループバック有効の認定は、CPUが行うことを特徴とする請求項８または９記載のデータ処理装置の自己診断方法。
【請求項１１】
前記データパターン種の設定、前記データ種の転送回数、前記ループ回数、及び前記ループバック有効の認定は、外部I/Fが行うことを特徴とする請求項８または９記載のデータ処理装置の自己診断方法。
【請求項１２】
前記シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする請求項８または９記載のデータ処理装置の自己診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、規格化された(シリアル)インターフェース（I/F）を持つ情報機器の検査を行うデータ処理装置及びその自己診断方法に関する。
【背景技術】
【０００２】
ボード(PCB:Print Circuit Board)検査時、ASIC(Application Specific Integrated Circuit)対抗デバイスと接続し、ASIC間の伝送路の信号品質、伝送路の断線のチェックを確認する手法としてループバックテストがある。
【０００３】
近年、高速シリアルインターフェース(例えばSerial ATA/PCIe:Serial Advanced Technology Attachment/Peripheral Component Interconnect express等)も普及しており、信号品質確保もさらに重要視されている(例えば、特許文献１参照)。
【０００４】
そのため上記高速シリアルインターフェース（以下、I/Fと称す。）は信号品質確保のためループバックの転送データを推奨しているものがある。
以下転送データについて、Serial  ATA（以下SATAという）を例に説明する。
SATA(Serial ATA)規格ではループバックの際の転送データを推奨している(以下の(a)〜(f)の６パターン)。
(a)Low Transition Density Pattern(LTDP)シンボル間干渉によるジッタ（Jitter）を発生しやすくするパターン長い1/0のランレングスを含む。
(b)High Transition Density Pattern(HTDP)シンボル間干渉によるJitterを発生しやすくするパターンLTDPより1/0のランレングスは短い。
(c)Low Frquency Spectral Content Pattern (LPSCP)低周波成分を含むパターン。伝送路にACカップリングコンデンサを持つパターンに最適なテスト。ACカップリングコンデンサが正常に動作しないと振幅に歪みが発生する。(ACカップリングコンデンサは本来、ハイパスフィルタ（High Pass filter）である)。
(d)Simultaneous Switching Output Pattern(SSOP)電源ノイズ(Ldi/dtノイズ)耐性を評価するのに最適なパターン。
(e)Lone Bit Pattern(LBP)受信回路のJitter耐性を評価するのに最適なパターン。
(f)Composite Pattern上記パターンを複合したパターン。Jitter測定/Eye-Pattern測定に最適なパターン。
【０００５】
すなわち、図７に示すように54h（ヘキサ）の４個のデータ列群と、54h,F4h,ABh,ABhのデータ列群と、ABhの４個のデータ列群と、ABh,Ebh,54h,54hのデータ列群とをループバックしている。これらのデータ列群の数は固定されている。尚、図７は準拠パターンデータの模式図である。
【０００６】
これら準拠パターンの生成方法として、
方法１「ループバックデータをメモリなどに用意する」がある。これは、CPU(Central Processing Unit)が準拠パターンをメモリに用意するものである。
方法２「準拠パターンをH/W的に固定値として実装する」がある。これは、ASICなどの半導体内部に準拠パターンを実装するものである。
【特許文献１】特開２００４−３２８３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した方法には以下のような課題がある。
方法１の場合、メモリにデータ(特に大量データ)を用意する際は、時間を要する。特にデータ処理装置の量産時には、検査時間増によるコストアップにつながる(TAT低下)。また、シリアル通信系では、EMI(電磁妨害electromagnetic interference)対策のため転送データにスクランブルをかけてしまうため、上流(ソフトウェアなど)信号的に厳しい意味のあるパターンを作成することが難しい(可制御性が劣る)。
方法２の場合は、SATA規格が改定されてデータパターン種が変更された場合には対応できない(拡張性に優れず)。
【０００８】
そこで、本発明はループバックパターン作成の可制御性、拡張性を向上させたデータ処理装置及びその自己診断方法を提供することを目的とする
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１記載の発明は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備えたことを特徴とする。
【００１０】
請求項２記載の発明は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備え、前記ループバック転送手段は、前記データパターンのうちの最小データパターンであるデータパターン種を設定するデータパターン種設定手段と、前記データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定するデータ種転送回数設定手段と、前記データパターンにおけるループバックの回数を設定するループ回数設定手段と、前記ループバックが有効であることを認定するループバック有効手段とを有することを特徴とする。
【００１１】
請求項３記載の発明は、請求項２記載の発明において、前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループバック回数設定手段、及び前記ループバック有効手段はレジスタからなることを特徴とする。
【００１２】
請求項４記載の発明は、請求項２または３記載の発明において、前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループ回数設定手段、及び前記ループバック有効手段は、CPUによって設定することを特徴とする。
【００１３】
請求項５記載の発明は、請求項２または３記載の発明において、前記データパターン種設定手段、前記データ種転送回数設定手段、前記ループ回数設定手段、及び前記ループバック有効手段は、外部I/Fによって設定することを特徴とする。
【００１４】
請求項６記載の発明は、請求項２または３記載の発明において、前記シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする。
【００１５】
請求項７記載の発明は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定した後で自己診断を行うことを特徴とする。
【００１６】
請求項８記載の発明は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、前記データパターンのうちのループバック１回分における最小データパターンと、該最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定する際に、前記データパターンのうちの最小単位であるデータパターン種を設定し、前記データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定し、前記データパターンにおけるループバックの回数を設定し、前記ループバックが有効であることを認定することを特徴とする。
【００１７】
請求項９記載の発明は、請求項８記載の発明において、前記データパターン種設定、前記データ種転送回数設定、前記ループバック回数設定、及び前記ループバック有効の認定はレジスタが行うることを特徴とする。
【００１８】
請求項１０記載の発明は、請求項８または９記載の発明において、前記データパターン種の設定、前記データ種の転送回数、前記ループ回数、及び前記ループバック有効の認定は、CPUが行うことを特徴とする。
【００１９】
請求項１１記載の発明は、請求項８または９記載の発明において、前記データパターン種の設定、前記データ種の転送回数、前記ループ回数、及び前記ループバック有効の認定は、外部I/Fが行うことを特徴とする。
【００２０】
請求項１２記載の発明は、請求項８または９記載の発明において、前記シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定することにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
本発明のデータ処理装置に係る一実施の形態は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備えたことを特徴とする。
【００２３】
上記構成によれば、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定することにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができ、しかも短時間にデータ処理を行うことができ、転送パターン設定時間を短縮できる。
【００２４】
本発明のデータ処理装置に係る他の実施の形態は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置であって、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定するループバック転送手段を備え、ループバック転送手段は、データパターンのうちの最小データパターンであるデータパターン種を設定するデータパターン種設定手段と、データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定するデータ種転送回数設定手段と、データパターンにおけるループバックの回数を設定するループ回数設定手段と、ループバックが有効であることを認定するループバック有効手段とを有することを特徴とする。
【００２５】
上記構成によれば、ループバック転送手段は、データパターンのうちの最小データパターンであるデータパターン種を設定するデータパターン種設定手段と、データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定するデータ種転送回数設定手段と、データパターンにおけるループバックの回数を設定するループ回数設定手段と、ループバックが有効であることを認定するループバック有効手段とを有することにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができ、しかも短時間にデータ処理を行うことができ、転送パターン設定時間を短縮できる。
【００２６】
本発明のデータ処理装置に係る他の実施の形態は、上記構成に加え、データパターン種設定手段、データ種転送回数設定手段、ループバック回数設定手段、及びループバック有効手段はレジスタからなることを特徴とする。
【００２７】
上記構成によれば、データパターン種設定手段、データ種転送回数設定手段、ループバック回数設定手段、及びループバック有効手段はレジスタからなることにより、構成が簡略化されると共にデータ処理速度が向上する。
【００２８】
本発明のデータ処理装置に係る他の実施の形態は、上記構成に加え、データパターン種設定手段、データ種転送回数設定手段、ループ回数設定手段、及びループバック有効手段は、CPUによって設定することを特徴とする。
【００２９】
上記構成によれば、データパターン種設定手段、データ種転送回数設定手段、ループ回数設定手段、及びループバック有効手段は、CPUによって設定することにより、転送パターン種の変更を容易に対応できる。
【００３０】
本発明のデータ処理装置に係る他の実施の形態は、上記構成に加え、データパターン種設定手段、データ種転送回数設定手段、ループ回数設定手段、及びループバック有効手段は、外部I/Fによって設定することを特徴とする。
【００３１】
上記構成によれば、データパターン種設定手段、データ種転送回数設定手段、ループ回数設定手段、及びループバック有効手段は、外部I/Fによって設定することにより、転送パターン種に多様性を持たすことができる。
【００３２】
本発明のデータ処理装置に係る他の実施の形態は、上記構成に加え、シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする。
【００３３】
上記構成によれば、シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることにより、転送パターン種に多様性を持たすことができる。
【００３４】
本発明のデータ処理装置の自己診断方法の一実施の形態は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定した後で自己診断を行うことを特徴とする。
【００３５】
上記構成によれば、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定した後で自己診断を行うことにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができ、しかも短時間にデータ処理を行うことができ、転送パターン設定時間を短縮できる。
【００３６】
本発明のデータ処理装置の自己診断方法の他の実施の形態は、シリアルI/Fに接続するためのデータパターンを用いてループバックテストにより自己診断を行うデータ処理装置の自己診断方法であって、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定する際に、データパターンのうちの最小単位であるデータパターン種を設定し、データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定し、データパターンにおけるループバックの回数を設定し、ループバックが有効であることを認定することを特徴とする。
【００３７】
上記構成によれば、データパターンのうちのループバック１回分における最小データパターンと、最小データパターンのループバック１回分における繰り返し回数と、ループバック回数とを設定する際に、データパターンのうちの最小単位であるデータパターン種を設定し、データパターンのうちのループバック１回分におけるデータパターン種の繰り返し回数を設定し、データパターンにおけるループバックの回数を設定し、ループバックが有効であることを認定することにより、データパターンを記憶するためのメモリを用いる必要が無くなりループバック転送手段の設定のみを変更するだけでよいので、ループバックパターン作成の可制御性、拡張性を向上させることができ、しかも短時間にデータ処理を行うことができ、転送パターン設定時間を短縮できる。
【００３８】
本発明のデータ処理装置の自己診断方法の他の実施の形態は、上記構成に加え、データパターン種設定、データ種転送回数設定、ループバック回数設定、及びループバック有効の認定はレジスタが行うことを特徴とする。
【００３９】
上記構成によれば、データパターン種設定、データ種転送回数設定、ループバック回数設定、及びループバック有効の認定はレジスタが行うことにより、構成が簡略化されると共にデータ処理速度が向上する。
【００４０】
本発明のデータ処理装置の自己診断方法の他の実施の形態は、上記構成に加え、データパターン種の設定、データ種の転送回数、ループ回数、及びループバック有効の認定は、CPUが行うことを特徴とする。
【００４１】
上記構成によれば、データパターン種の設定、データ種の転送回数、ループ回数、及びループバック有効の認定は、CPUが行うことにより、転送パターン種の変更を容易に対応できる。
【００４２】
本発明のデータ処理装置の自己診断方法の他の実施の形態は、上記構成に加え、データパターン種の設定、データ種の転送回数、ループ回数、及びループバック有効の認定は、外部I/Fが行うことを特徴とする。
【００４３】
上記構成によれば、データパターン種の設定、データ種の転送回数、ループ回数、及びループバック有効の認定は、外部I/Fによって設定することにより、転送パターン種に多様性を持たすことができる。
【００４４】
本発明のデータ処理装置の自己診断方法の他の実施の形態は、上記構成に加え、シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることを特徴とする。
【００４５】
上記構成によれば、シリアルI/Fは、PCI-Express、Serial-ATAなどの高速シリアルI/Fであることにより、転送パターン種に多様性を持たすことができる。
【００４６】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００４７】
本発明の動作を複合機に搭載しているコントローラボードに実装されているSerial ATAI/Fを例にして説明する。
(1)検査対象としてのPCBの構成
図２は、本発明に係るデータ処理装置の検査対象となる複合機PCB構成の一例である。
複合機PCBはASIC、CPU、ROM、RAM、外部記憶媒体(メモリカード)から構成されている。
CPUはPCBに搭載しているチップ全体を制御するものである。
PCI I/Fはエンジン部27が接続され、スキャナデータ(例えば、画像読取装置28のデータ)、プロッタデータ(例えば、画像形成装置29のデータ)がこのI/Fを流れる。
ROM24はCPUを動作させるためのプログラムを格納している。
RAM25は画像データ/プログラムデータを保存する。
外部記憶媒体(メモリカード)31は、印刷するためのフォントデータなどや、プログラムコードが格納されている。
【００４８】
NETWORKは複合機の外部I/Fであり。例えば、ホストPCからPDL(Post Discription Langage)を受信し、CPUにより描画する。この描画データはエンジン部27へ転送し印字する。
操作部I/Fは、図示しない操作部が接続される。操作部はユーザからの入力操作を受け付けてユーザに向けた表示を行う手段であって、所定のテンキー及び文字入力キーを備えたメカニカルキーやタッチパネルキーなどからなる操作キーを有するとともに、操作キーから操作入力される情報や複合機の動作状態及び時刻等を表示する液晶ディスプレイ（LCD）等の表示装置を有している。操作キーとしては、テンキー、複写動作を開始させるスタートキー、停止させるストップキーなどが挙げられる。
【００４９】
Serial ATA I/Fは図示しないHDDが接続される。HDDは、画像データの蓄積、プログラムの蓄積、フォントデータの蓄積、フォームの蓄積を行うための記憶手段である。本発明対象となるHDDコントローラの説明は後述する。
【００５０】
図２ではSerial ATA I/Fに検査用治具としてループバックボード（治具ボード）32が接続されている。HDD送信データは治具ボード32を介してループバックされ、HDDコントローラへ戻る。
【００５１】
(2)HDDコントローラ構成
図３は、本発明に係るデータ処理装置に用いられるHDDコントローラの一例を示す構成図である。
HDDコントローラ23はDMAC40、HDD I/F、Serial ATAコントローラ42から構成される。DMAC40はRAM(図2のRAMと等価)25にあるデータをHDD I/Fへ転送したり、HDD I/FのデータをRAMへ転送したりする機能を有する。HDD I/FはHDDコマンド発行制御、HDD割り込み制御、DMACとSATA I/Fの転送仲介の機能を有する。
Serial ATAコントローラ42はHDDコマンド、HDDへの転送データやHDDからの転送データをSerial ATAプロトコルに変換したりデコードしたりする機能を有する。
SATA I/Fは差動I/Fであり、送信/受信共に対のI/Fとなっている(TX± / RX±)。
治具ボード32ではTX＋→RX＋ / TX−→RX−を接続するループバック構成となっている。
【００５２】
(3)Serial ATAコントローラ
図４は、本発明に係るデータ処理装置に用いられるSerial ATAコントローラの一例を示す構成図である。
Serial ATAコントローラ42はロジック43、8B/10B(ビット幅変換部)46、10B/8B（ビット幅変換部）47、パラレル/シリアル変換（以下、パラ/シリ変換と称す。）48、シリアル/パラレル変換（以下シリ/パラ変換と称す。）49、ドライバ50、レシーバ51、本発明対象であるループバック（Loopback）制御部15から構成される。
【００５３】
ロジック43はHDD I/Fから受信したデータ/コマンドをSerial ATA規格のパケットへの変換、HDDから受信したSerial ATA規格のパケットデコード機能を有する。ロジック43はEMI対策のため送信データのスクランブル機能も搭載している(図示せず)。本発明のLOOPBACK制御部15は後述する。
【００５４】
8B/10B(ビット幅変換部)46、10B/8Bビット幅変換部）47は8bit←→10bit変換手段であり、信号からクロックを抽出しやすくするための機能を有する。パラ/シリ変換48、シリ/パラ変換49は10bit←→1bitデータ変換機能を有する。
ドライバ50はbitデータを差動信号に変換する。レシーバ51は差動信号をbitデータに変換する。
【００５５】
8B/10B(ビット幅変換部)46の前段にあるセレクタ45はロジック43からのデータと、FEEDBACK制御部15が出力するデータとの切り替えを行う切り替えスイッチである。セレクタ45の切り替え(SEL)はLOOPBACK制御部15で制御する。
【００５６】
(4)LOOPBACK制御部
図１は、本発明に係るデータ処理装置のLOOPBACK制御部の一例を示す構成図である。
LOOPBACK制御部15はレジスタ設定部10、データパターン生成部11、送信部12、期待値比較部13、受信部14から構成される。
レジスタ設定部10は、データパターン種設定手段としてのn個の転送データ設定レジスタ(BIST PAT1〜n)、データ種転送回数設定手段としてのn個の転送量カウントレジスタ(BIST CNT1〜n)、使用データ種選択レジスタ(BIST PAT USE CTRL)、ループ回数設定手段としてのループ回数設定レジスタ(LOOP TIME)、及びループバック有効手段としてのループバックイネーブルレジスタ(LOOP_EN)から構成される。
【００５７】
各レジスタは(図示しない)CPUからアクセスされる。転送データ設定レジスタ(BIST PAT1〜n)は32bitのレジスタであり、n個用意している(nはハードウェアH/W設計時に決定する)。
【００５８】
転送量カウントレジスタ(BIST CNT1〜n)は(z＋1)bitのレジスタであり(zはH/W設計時に決定する)、各転送量カウントレジスタ(BIST CNT1〜n)は転送データ設定レジスタ(BIST PAT1〜n)の転送回数を決定する。使用データ種選択レジスタ(BIST PAT USE CTRL)は使用する転送データ設定レジスタ(BIST PAT1〜n)を選択する。ループ回数設定レジスタ(LOOP TIME)はループ回数を決定する。
データパターン生成部11はデータ転送開始パケット(SOF)を図５に示すように転送データの先頭に付加し、レジスタ設定値(BIST_PAT＊/BIST_CNT＊/LOOP TIME/ BIST PAT USE CTRL)からデータパターンを生成する。データ転送終了時はデータ転送終了パケット(EOF)を転送データの最後に付加する。
【００５９】
図５は、本発明に係るデータ処理装置に用いられるデータパターンの生成イメージの一例である。
図５に示すデータパターンのうちのループバック１回分（最上段のデータ列）における最小データパターンはBIST PAT1,BIST PAT2,…,BIST PATnである。この最小データパターンのループバック１回分における繰り返し回数は、(BIST CNT1)回、(BIST CNT2)回、…、(BIST CNTn)回である。各列の個数がLOOP TIME、すなわちループバック回数である。これらの最小データパターンBIST PAT1,BIST PAT2,…,BIST PATn、繰り返し回数(BIST CNT1)回、(BIST CNT2)回、…、(BIST CNTn)回、及びループバック回数はレジストの設定を変更するだけで変えることができる。
【００６０】
送信部12は転送データの32bit→8bit変換を行う。受信部14はループバックデータの8bit→32bit変換を行う。また、受信部14はデータ転送開始パケット(SOF)検知(sof_det)を行う。これは、後述する期待値比較部13の期待値比較開始トリガとなる。
さらに、データ転送終了パケット(EOF)検知(eof_det)を行う。これは期待値比較終了トリガとなる。また、信号eof_detはCPUへも通知される。期待値比較部13は受信部14からの受信データとレジスタ設定値の期待値比較を行う。期待値比較部13は期待値エラーが発生した場合はCPUへ期待値エラー通知(compare_err)として通知する。
【００６１】
(5)本発明に係るデータ処理装置の動作
図６は、本発明に係るデータ処理装置の操作手順を示したフローチャートの一例である(転送データ設定レジスタをm個使用したケースを説明する)。
ステップS0：CPUにてBIST PAT USE CTRLレジスタにmを設定する。使用するレジスタは BIST PAT1〜BIT PATmとする。
ステップS1-1:  CPUによりBIST PAT1に値を設定する。
ステップS1-2:  CPUによりBIST CNT1レジスタにBIST PAT1の転送回数を設定する。
ステップS2-1:  CPUによりBIST PAT2に値を設定する。
ステップS2-2:  CPUによりBIST CNT2レジスタにBIST PAT2の転送回数を設定する。
ステップSm-1:  CPUによりBIST PATmに値を設定する。
ステップSm-2:  CPUによりBIST CNTmレジスタにBIST PATmの転送回数を設定する。
ステップSp:  CPUによりBIST PAT1〜BIST PATmのループ回数を設定する。
ステップSq:  CPUによりループバック開始する。LOOP ENレジスタを1ライトすることにより、SEL信号によりループバック制御部データの出力データが選択され、HDDへ送信される。
ステップSr：  割り込み待ち。転送終了した場合は受信部からeof_detを検出し、ループバックデータを全て受信したと判断。エラーが発生した場合はStへ進む。
ステップSt:  エラーが発生した場合は、信号compare_errがアサートされる。期待値比較部に(図示しない)受信データと期待値ログとが保存されている。CPUはその内容を確認する。ここで、従来ならば、データパターンを全て記憶するためのメモリを用意しなければならず、パターン長が長い場合は生成時間を要し、検査時間増につながった。
しかしながら、本発明によりパターンレジスタ設定による設定(転送データパターン種設定/転送回数設定)にすることにより、設定時間の短縮につながる。また、CPUが任意にパターンを設定可能であるため、パターンの変更/拡張が可能である。
【００６２】
例えば、同一量のデータパターンを処理するのに従来はデータ種を記憶するためには例えば6個×16個＝256個のメモリを必要とし、ループバックパターン作成の可制御性、拡張性が無いのに対し、本発明に係るデータ処理装置ではデータ種を記憶するための大量のメモリを必要とせず、わずか16個＋16個＝32個のレジスタを要するだけで同量のデータパターンを短時間で処理することができ、レジスタの設定を変えるだけでループバックパターンの制御、拡張を行うことができる。
【００６３】
なお、上述した実施例は、本発明の好適な実施例の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【産業上の利用可能性】
【００６４】
本発明は、規格化された(シリアル)I/Fを持つ情報機器の検査を行うデータ処理装置に利用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係るデータ処理装置のLOOPBACK制御部の一例を示す構成図である。
【図２】本発明に係るデータ処理装置の検査対象となる複合機PCB構成の一例である。
【図３】本発明に係るデータ処理装置に用いられるHDDコントローラの一例を示す構成図である。
【図４】本発明に係るデータ処理装置に用いられるSerial ATAコントローラの一例を示す構成図である。
【図５】本発明に係るデータ処理装置に用いられるデータパターンの生成イメージの一例である。
【図６】本発明に係るデータ処理装置の操作手順を示したフローチャートの一例である。
【図７】準拠パターンデータの模式図である。
【符号の説明】
【００６６】
１０    レジスタ設定部
１１    データパターン生成部
１２    送信部
１３    期待値比較部
１４    受信部
１５    ループバック制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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