(57)【要約】【課題】階層化されたメモリセルアレイを構成し、メモリセルを高密度に配置して良好な動作性能を確保可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、ワード線ＷＬと、これに交差するグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬに沿ってＮ本に区分されたローカルビット線ＬＢＬと、ワード線ＷＬとローカルビット線ＬＢＬの交点に形成されＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる複数のメモリセルＭＣを含むＮ個のメモリセルアレイと、選択メモリセルからローカルビット線ＬＢＬに読み出された信号を増幅するローカルセンスアンプ１２と、ローカルセンスアンプ１２からグローバルビット線ＧＢＬを経由する信号を入出力線に接続するグローバルセンスアンプ１１を備え、各々のメモリセルＭＣはキャパシタＣ０の対向電極がローカルビット線ＬＢＬに直結されるシリンダ型のキャパシタ構造を有している。【選択図】図４
2008282459.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のグローバルビット線と、
各々の前記グローバルビット線に沿ってＮ本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、
前記複数のワード線と前記複数のローカルビット線の交点に形成され、対向電極が前記ローカルビット線に直結されるシリンダ型のキャパシタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、
選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、
選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
各々の前記メモリセルは、１つのＭＯＳトランジスタ及び１つのキャパシタからなり、
前記ＭＯＳトランジスタは、ゲート電極が前記ワード線に接続され、一方のソース／ドレイン電極に所定の固定電位が印加され、他方のソース／ドレイン電極がシリンダ形状の前記キャパシタの蓄積電極に接続され、
前記キャパシタは、シリンダ内部とシリンダ側面の間で前記対向電極と前記蓄積電極が誘電体膜を挟んで対向配置されるように形成されるとともに、前記対向電極が上層の前記ローカルビット線と接続され、
前記ＭＯＳトランジスタの上層には、隣接するシリンダ形状の前記キャパシタを互いに分離する絶縁膜が積層されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＭＯＳトランジスタと、前記ローカルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタとを含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記増幅用ＭＯＳトランジスタのしきい値電圧が分布する電圧範囲は、前記ワード線を活性化したとき、選択メモリセルから読み出されるローの信号より高く、かつ前記選択メモリセルから読み出されるハイの信号より低く設定されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記増幅用ＭＯＳトランジスタは、前記グローバルビット線と接地電位の間に接続され、ゲートが前記ローカルビット線に接続されたＮＭＯＳトランジスタであり、
前記プリチャージ用ＭＯＳトランジスタは、前記ローカルビット線と前記接地電位の間に接続され、ゲートがプリチャージ信号線に接続されたＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記増幅用ＭＯＳトランジスタは、電源電圧と前記グローバルビット線の間に接続され、ゲートが前記ローカルビット線に接続されたＰＭＯＳトランジスタであり、
前記プリチャージ用ＭＯＳトランジスタは、前記電源電圧と前記ローカルビット線の間に接続され、ゲートがプリチャージ信号線に接続されたＰＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記グローバルビット線には、前記ローカルビット線の信号を反転した信号が伝送され、前記グローバルセンスアンプは、前記ローカルビット線と逆極性で前記グローバルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記複数のグローバルセンスアンプは、ワード線方向のピッチが前記グローバルビット線及び前記ローカルビット線のピッチの２倍になるように配置されることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルにデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、メモリセルアレイにおいて各メモリセルのキャパシタ対向電極をビット線に直結するように構成された半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭのメモリセルアレイは、ビット線とワード線の交点に形成された多数のメモリセルを含んで構成される。ＤＲＡＭの高集積化のために、１トランジスタと１キャパシタからなるメモリセルに関し、キャパシタの対向電極をビット線に直結する構造が知られている（例えば、特許文献１、２、３参照）。このような構造を前提として、より大容量のＤＲＡＭを製造するため、例えば４Ｆ２（Ｆは設計基準）等の微細なメモリセルを実現する場合は、キャパシタ構造をシリンダ型としたメモリセルを採用することが望ましい。このようなシリンダ型のキャパシタ構造を有するメモリセルでは、シリンダ部分を例えば数μｍなどの十分な高さで形成し、キャパシタの十分な容量値を確保する必要がある。シリンダ型のキャパシタ構造は、製造が容易であるとともに、平面方向のスペースが小さくて済むので、ＤＲＡＭの大容量化に適している。
【特許文献１】特公昭５８−３２７８９号公報
【特許文献２】特開昭６０−９８５９７号公報
【特許文献３】特開２００２−９４０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来のキャパシタ構造を採用する場合は、隣接するメモリセルのシリンダ側面同士が十分な高さで近接配置されるので、シリンダ間の容量が比較的大きな値になる。そして、ビット線間の結合容量の大部分をシリンダ間の容量が占めるようになり、ビット線を経由して信号を読み出す際にビット線間のカップリングノイズの増大を招く。特に、高集積化されたメモリセルアレイにおいて１本のビット線に多数のメモリセルが接続される場合は、その分だけビット線間の結合容量が大きくなるので、カップリングノイズの影響が顕著になって読み出し動作に支障を来たす。このように、シリンダ型のキャパシタ構造を採用する場合、シリンダ間の容量に起因するカップリングノイズの影響で動作マージンが減少することが問題となる。
【０００４】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置において階層化されたメモリセルアレイを構成し、ローカルビット線に接続されるメモリセルを高集積化してチップ面積の増加を抑えるとともに、ビット線間の結合容量に起因するカップリングノイズを抑制して十分な動作マージンを確保することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する複数のグローバルビット線と、各々の前記グローバルビット線に沿ってＮ本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線の交点に形成され、対向電極が前記ローカルビット線に直結されるシリンダ型のキャパシタ構造を有する複数のメモリセルを含み、前記ローカルビット線の区分に対応して配置されたＮ個のメモリセルアレイと、選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を入出力線に接続する複数のグローバルセンスアンプとを備えて構成される。
【０００６】
本発明の半導体記憶装置によれば、階層化されたメモリセルアレイにおいて、各々のグローバルビット線に沿ってＮ本に区分されたローカルビット線が配置され、ワード線とローカルビット線の交点に形成されたメモリセルから読み出された信号がローカルビット線を経由してローカルセンスアンプで増幅され、さらにグローバルビット線に伝送されて入出力線に接続される。従って、シリンダ型のキャパシタ構造を採用した場合、ローカルビット線の長さを短縮して隣接するローカルビット線との間の結合容量を減らすことができ、これによりカップリングノイズを低減してメモリセルの読み出し性能を確保しつつ、メモリセルを高密度に配置して半導体記憶装置のチップ面積の増大を抑えることができる。
【０００７】
本発明において、各々の前記メモリセルは、１つのＭＯＳトランジスタ及び１つのキャパシタからなり、前記ＭＯＳトランジスタはゲート電極が前記ワード線に接続され、一方のソース／ドレイン電極に所定の固定電位が印加され、他方のソース／ドレイン電極がシリンダ形状の前記キャパシタの蓄積電極に接続され、前記キャパシタは、シリンダ内部とシリンダ側面の間で前記対向電極と前記蓄積電極が誘電体膜を挟んで対向配置されるように形成され、前記対向電極が上層の前記ローカルビット線と直結され、前記ＭＯＳトランジスタの上層には、隣接するシリンダ形状の前記キャパシタを互いに分離する絶縁膜が積層されるように構成してもよい。
【０００８】
本発明において、前記複数のローカルセンスアンプとして、ワード線方向のピッチが前記ローカルビット線のピッチの２倍になるように配置されたシングルエンド構成のセンスアンプを用いてもよい。
【０００９】
本発明において、前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用ＭＯＳトランジスタと、前記ローカルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタとを含むように構成してもよい。この場合、前記増幅用ＭＯＳトランジスタのしきい値電圧が分布する電圧範囲は、前記ワード線を活性化したとき、選択メモリセルから読み出されるローの信号より高く、かつ前記選択メモリセルから読み出されるハイの信号より低く設定してもよい。
【００１０】
本発明において、前記増幅用ＭＯＳトランジスタは、前記グローバルビット線と接地電位の間に接続され、ゲートが前記ローカルビット線に接続されたＮＭＯＳトランジスタとし、前記プリチャージ用ＭＯＳトランジスタは、前記ローカルビット線と前記接地電位の間に接続され、ゲートがプリチャージ信号線に接続されたＮＭＯＳトランジスタとしてもよい。また、前記増幅用ＭＯＳトランジスタは、電源電圧と前記グローバルビット線の間に接続され、ゲートが前記ローカルビット線に接続されたＰＭＯＳトランジスタとし、前記プリチャージ用ＭＯＳトランジスタは、前記電源電圧と前記ローカルビット線の間に接続され、ゲートがプリチャージ信号線に接続されたＰＭＯＳトランジスタとしてもよい。
【００１１】
本発明において、前記グローバルビット線には、前記ローカルビット線の信号を反転した信号が伝送され、前記グローバルセンスアンプは、前記ローカルビット線と逆極性で前記グローバルビット線をプリチャージするプリチャージ用ＭＯＳトランジスタを含むように構成してもよい。この場合、前記複数のグローバルセンスアンプは、ワード線方向のピッチが前記グローバルビット線及び前記ローカルビット線のピッチの２倍になるように配置してもよい。
【発明の効果】
【００１２】
本発明によれば、階層化されたメモリセルアレイを採用し、グローバルビット線に沿ってＮ本に区分されたローカルビット線を配置して全体の半導体記憶装置を構成し、各々のメモリセルにはシリンダ型のキャパシタ構造を採用して微細化を図る。これにより、ローカルビット線の長さを短縮して隣接するローカルビット線間の結合容量を減らすことができ、カップリングノイズの影響を抑えて読み出し時の信号品質を向上させ、良好な動作マージンを実現することができる。また、上記のシリンダ型のキャパシタ構造と簡素なシングルエンド構成のローカルセンスアンプを用いて、４Ｆ２など微細なメモリセルサイズを容易に実現でき、全体のチップ面積の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置として、階層化されたメモリセルアレイを備えたＤＲＡＭに対して本発明を適用する場合の形態を説明する。
【００１４】
図１は、本実施形態のＤＲＡＭの全体構成を示している。図１においては、４つのメモリセルアレイ１０と、複数のグローバルセンスアンプ１１と、複数のローカルセンスアンプ１２と、複数のグローバルビット線ＧＢＬと、複数のローカルビット線ＬＢＬが示されている。
【００１５】
各々のメモリセルアレイ１０は、複数のワード線とそれに交差する複数のローカルビット線ＬＢＬの全ての交点に形成された多数のメモリセルから構成される。メモリセルアレイ１０の具体的な構成については後述する。図１に示すように、複数のローカルビット線ＬＢＬは、設計基準Ｆに対してワード線方向にピッチ２Ｆで規則的に配列されている。また、複数のグローバルビット線ＧＢＬについても、ローカルビット線ＬＢＬと同様のピッチ２Ｆで配列されている。
【００１６】
ローカルセンスアンプ１２は、各々のメモリセルアレイ１０の両側に配置され、所定のローカルビット線ＬＢＬを介してメモリセルから読み出した信号を増幅する。図１に示すように、メモリセルアレイ１０においてワード線方向に隣接する２本のローカルビット線ＬＢＬは、一方が左側のローカルセンスアンプ１２に接続され、他方が右側のローカルセンスアンプ１２に接続される。この場合、各々のローカルビット線ＬＢＬは、メモリセルアレイ１０の配置に対応して区分されているので、各々のローカルセンスアンプ１２は１つのメモリセルアレイ１０にのみ従属している。なお、複数のローカルセンスアンプ１２は、ワード線方向にピッチ４Ｆで配置されている。
【００１７】
これに対し、グローバルセンスアンプ１１は、４つのメモリセルアレイ１０の両端に配置され、ローカルセンスアンプ１２からグローバルビット線ＧＢＬに伝送されるデータをさらに増幅する。図１に示すように、各々のグローバルビット線ＧＢＬは、４つのメモリセルアレイ１０の全てを跨いで配置される。よって、各々のグローバルビット線ＧＢＬは、ビット線方向に並ぶ８個のローカルセンスアンプ１２のうち所定の４個のローカルセンスアンプ１２に接続される。また、メモリセルアレイ１０内で隣接する２本のグローバルビット線ＧＢＬは、一方が左側のグローバルセンスアンプ１１に接続され、他方が右側のグローバルセンスアンプ１１に接続される。なお、複数のグローバルセンスアンプ１１も、ワード線方向にピッチ４Ｆで配置されている。
【００１８】
１つのメモリセルアレイ１０にｍ本のローカルビット線ＬＢＬが配列される場合には、それぞれｍ／２本のローカルビット線ＬＢＬに接続されるｍ／２個のローカルセンスアンプ１２がメモリセルアレイ１０の両側に配置される。４つのメモリセルアレイ１０全体では、全部で４ｍ個のローカルセンスアンプ１２が８列で配置されるとともに、全部でｍ個のグローバルセンスアンプ１１が２列（両端）で配置されることになる。
【００１９】
このようにメモリセルアレイ１０の構成が階層化されているので、１本のローカルビット線ＬＢＬに接続されるメモリセル数の増加を抑えることができる。ｎ本のワード線が配置されるメモリセルアレイ１０を４つ並列に配置すると、グローバルビット線ＧＢＬは４ｎ個のメモリセルのデータを選択的に伝送できるが、ローカルビット線ＬＢＬに接続されるメモリセル数はｎ個で済む。ローカルビット線ＬＢＬに接続されるメモリセル数が少なくなると、ローカルビット線ＬＢＬの寄生容量が減少し、後述するようにカップリングノイズの影響を抑えることができる。
【００２０】
次に、図１のメモリセルアレイ１０の構成について図２を参照して説明する。図２に示すメモリセルアレイ１０は、ｎ本のワード線ＷＬ（ＷＬ１〜ＷＬｎ）とｍ本のローカルビット線ＬＢＬの全ての交点に形成された複数のメモリセルＭＣから構成され、各々のメモリセルＭＣはＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる。１つのメモリセルアレイ１０には全部でｍ×ｎ個のメモリセルＭＣが配置されるので、メモリセルアレイ１０にはｍ×ｎビットのデータを保持可能となる。
【００２１】
各々のメモリセルＭＣにおいては、キャパシタＣ０の対向電極がローカルビット線ＬＢＬに直結され、ＮＭＯＳトランジスタＮ０の一端に所定の固定電位が印加され、ＮＭＯＳトランジスタＮ０の他端がキャパシタＣ０の蓄積電極に接続されている。ＮＭＯＳトランジスタの一端に印加される固定電位は、例えば、電源電圧と接地電位の中間電位に設定される。また、ＮＭＯＳトランジスタＮ０のゲート電極にはワード線ＷＬが接続されている。メモリセルアレイ１０内で選択された１本のワード線ＷＬが駆動されると、そのワード線ＷＬ上のｍ個のＮＭＯＳトランジスタＮ０がオンし、キャパシタＣ０の蓄積電荷に基づく微小信号が各々のローカルビット線ＬＢＬに読み出される。
【００２２】
本実施形態では、メモリセルＭＣの微細化を容易にするため、シリンダ型のキャパシタＣ０の採用を前提としている。そのため、シリンダ間の結合容量に起因するカップリングノイズの低減が特性上の課題となる。以下、本実施形態のメモリセルＭＣの構造と、ローカルビット線ＬＢＬの容量について図３を参照して説明する。図３（Ａ）は、メモリセルアレイ１０において注目ローカルビット線ＬＢＬｘの１つのメモリセルＭＣと、隣接ローカルビット線ＬＢＬｙの１つのメモリセルＭＣをそれぞれ示している。また、図３（Ｂ）は、注目ローカルビット線ＬＢＬｘと隣接ローカルビット線ＬＢＬｙの隣接する２つのメモリセルＭＣを含む所定領域における断面構造を示している。
【００２３】
図３（Ａ）においては、注目ローカルビット線ＬＢＬｘにおける１つのメモリセルＭＣに形成される容量として、シリンダ間容量Ｃｃｃ、隣接ビット線間容量Ｃｂｂ、対配線層容量Ｃｂｇをそれぞれ示している。ここで、図３（Ｂ）の断面構造に示すように、注目ローカルビット線ＬＢＬｘの配線１０１が紙面垂直方向に配置され、この配線１０１が下方に伸びてキャパシタＣ０の対向電極１０２と接続される。対向電極１０２の周囲には誘電体膜１０３を挟んでキャパシタＣ０の蓄積電極１０４が対向配置されている。隣接するメモリセルＭＣのシリンダ間の領域には絶縁膜１０５が充填され、互いに分離されている。このように、シリンダ内部の対向電極１０２とシリンダ側面の蓄積電極１０４が対向配置されることで、セル容量Ｃｓが形成される。蓄積電極１０４の下端は拡散層１０６と接続され、ＮＭＯＳトランジスタＮ０が形成される。また、各ローカルビット線ＬＢＬｘ、ＬＢＬｙの上層には、紙面水平方向に配線層１０７が配置されている。この配線層１０７は、例えば、電源電圧、グランド、信号線等の形成に用いられる。
【００２４】
シリンダ間容量Ｃｃｃは、隣接する２つのメモリセルＭＣのシリンダ側面同士の間に形成され、十分な高さのシリンダ側面が近距離で対向配置されるので、比較的大きな容量値を有する。隣接ビット線間容量Ｃｂｂは、注目ローカルビット線ＬＢＬｘと隣接ローカルビット線ＬＢＬｙの各配線１０１の間に形成され、シリンダ間容量Ｃｃｃと比べると小さい容量値を有する。対配線層容量Ｃｂｇは、注目ローカルビット線ＬＢＬｘの配線１０１と配線層１０７の間に形成され、シリンダ間容量Ｃｃｃと比べると小さい容量値を有する。従って、図３（Ｂ）の構造の場合は、注目ローカルビット線ＬＢＬｘの１つのメモリセルＭＣに対応する容量のうち、シリンダ間容量Ｃｃｃが支配的になる。
【００２５】
キャパシタＣ０の所望のセル容量Ｃｓを確保するため、誘電体膜１０３は誘電率が大きい材料を用いて形成することが望ましい。また、キャパシタＣ０のシリンダ部分を十分な高さで形成すれば、セル容量Ｃｓを大きくすることができる。一方、シリンダ間容量Ｃｃｃを抑えるため、絶縁膜１０５は誘電率が小さい材料を用いて形成することが望ましい。
【００２６】
ここで、図２のメモリセルアレイ１０において、図３の構造を前提とするローカルビット線容量を算出する。１つのメモリセルＭＣのセル容量Ｃｓ（キャパシタＣ０の容量）とシリンダ間容量Ｃｃｃは、Ｃｃｃ＝Ｃｓ／２００の関係があると仮定する。また、１本のローカルビット線ＬＢＬの全体のローカルビット線容量をＣｂとする。図３（Ａ）に示すように、注目ローカルビット線ＬＢＬｘのセル容量Ｃｓと、シリンダ間容量Ｃｃｃと、隣接ローカルビット線ＬＢＬｙのセル容量Ｃｓが直列に接続されるので、これらの直列容量は、
１／（１／Ｃｓ＋１／Ｃｃｃ＋１／Ｃｓ）＝０．９９Ｃｃｃ≒Ｃｃｃ
と算出される。すなわち、１つのメモリセルＭＣ当たりの合成容量は、注目ローカルビット線ＬＢＬｘの両側に隣接ローカルビット線ＬＢＬｙが存在することを考慮すると、
２Ｃｃｃ＋２Ｃｂｂ＋Ｃｂｇ
となる。
【００２７】
一方、１本のローカルビット線ＬＢＬはｎ個のメモリセルＭＣが接続されるので、ローカルビット線容量Ｃｂは、
Ｃｂ＝ｎ（２Ｃｃｃ＋２Ｃｂｂ＋Ｃｂｇ）
と求めることができる。ここで、図３の構造を前提として、シリンダ間容量Ｃｃｃに対する隣接ビット線間容量Ｃｂｂ及び対配線層容量Ｃｂｇの関係を次のように仮定する。
Ｃｂｂ＝Ｃｃｃ／２０＝Ｃｓ／４０００
Ｃｂｇ＝Ｃｃｃ／１００＝Ｃｓ／２００００
これらの関係を用いると、ローカルビット線容量Ｃｂは、
Ｃｂ＝ｎＣｓ（２００＋１０＋１）／２００００≒ｎＣｓ／１００
と算出することができる。
【００２８】
このように、ローカルビット線容量Ｃｂにおいて、隣接ビット線間容量Ｃｂｂと対配線層容量Ｃｂｇの寄与は小さく、ほとんどがシリンダ間容量Ｃｃｃの寄与となっている。また、ローカルビット線ＬＢＬに接続されるメモリセルＭＣの数ｎが増加するほど、ローカルビット線容量Ｃｂが大きくなるので、できるだけメモリセルアレイ１０を細分化し、ローカルビット線ＬＢＬに接続されるメモリセルＭＣの数ｎを制限することが望ましい。本実施形態の階層化されたメモリセルアレイ１０を採用すれば、ローカルビット線ＬＢＬに接続されるメモリセル数ｎを容易に削減可能である。
【００２９】
次に、本実施形態のＤＲＡＭの読み出し動作の第１の具体例に関し、図４及び図５を参照して説明する。図４は、図１の構成において、１本のグローバルビット線ＧＢＬと、１本のローカルビット線ＬＢＬと、１つのシングルエンド構成のグローバルセンスアンプ１１と、１つのシングルエンド構成のローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示している。
【００３０】
ローカルセンスアンプ１２には、増幅用ＮＭＯＳトランジスタＮ１と、プリチャージ用ＮＭＯＳトランジスタＮ２が含まれる。増幅用ＮＭＯＳトランジスタＮ１は、グローバルビット線ＧＢＬとグランドの間に接続され、そのゲートがローカルビット線ＬＢＬの一端に接続されている。ローカルビット線ＬＢＬには、図２と同様、ＮＭＯＳトランジスタＮ０とキャパシタＣ０からなる複数のメモリセルＭＣが接続されている。また、プリチャージ用ＮＭＯＳトランジスタＮ２は、ローカルビット線ＬＢＬとグランドの間に接続され、そのゲートがプリチャージ信号線ＰＣＬに接続されている。なお、実際のローカルセンスアンプ１２には、書き込み動作に必要な書き込み回路（不図示）も含まれる。
【００３１】
一方、グローバルセンスアンプ１１には、プリチャージ用ＰＭＯＳトランジスタＰ１が含まれる。プリチャージ用ＰＭＯＳトランジスタＰ１は、電源電圧ＶＤＬとグローバルビット線ＧＢＬの間に接続され、そのゲートがプリチャージ信号線／ＰＣＧに接続されている。信号線名に付加される記号／は、負論理の信号であることを表している。なお、実際のグローバルセンスアンプ１１には、入出力線（不図示）に接続される入出力回路（不図示）も含まれる。
【００３２】
プリチャージ動作時は、ローカルセンスアンプ１２のプリチャージ信号線ＰＣＬがハイに制御され、グローバルセンスアンプ１１のプリチャージ信号線／ＰＣＧがローに制御される。よって、ローカルビット線ＬＢＬは接地電位ＶＳＳ（グランド）にプリチャージされるとともに、グローバルビット線ＧＢＬは電源電圧ＶＤＬにプリチャージされる。一方、メモリセルＭＣに対する読み出し動作時は、プリチャージ信号線ＰＣＬがロー、プリチャージ信号線／ＰＣＧがハイにそれぞれ制御される。
【００３３】
この状態で、選択されたワード線ＷＬが駆動されると、任意のメモリセルＭＣから読み出された信号がローカルビット線ＬＢＬを通じて増幅用ＮＭＯＳトランジスタＮ１のゲートに入力される。そして、増幅用ＮＭＯＳトランジスタＮ１の動作により、ローカルビット線ＬＢＬにハイが読み出されるとグローバルビット線ＧＢＬがローになり、ローカルビット線ＬＢＬにローが読み出されるとグローバルビット線ＧＢＬがハイになる。
【００３４】
図４の構成において、選択されたメモリセルＭＣから最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形を図５に示している。図５の上部には、１回の読み出し動作を４つの期間（Ｔ１〜Ｔ４）に細分化して示している。図５の前半において、プリチャージ解除期間Ｔ１に至るまでは、プリチャージ信号ＰＣＬがハイ、プリチャージ信号／ＰＣＧがローにそれぞれ制御されている。よって、ローカルビット線ＬＢＬがローにプリチャージされ、かつグローバルビット線ＧＢＬがハイにプリチャージされた状態にある。そして、プリチャージ解除期間Ｔ１において、ローカルビット線ＬＢＬのプリチャージ状態を解除するためにプリチャージ信号線ＰＣＬがハイからローに変化し、グローバルビット線ＧＢＬのプリチャージ状態を解除するためにプリチャージ信号線／ＰＣＧがローからハイに変化する。
【００３５】
セル選択期間Ｔ２において、読み出し対象のメモリセルＭＣに対応して選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられる。この負電圧ＶＫＫはローレベル（接地電位ＶＳＳ）より低く、かつ正電圧ＶＰＡはハイレベル（電源電圧ＶＤＬ）より高く設定されている。その結果、ワード線ＷＬとローカルビット線ＬＢＬの交点のメモリセルＭＣに保持されるハイの信号が読み出されてローカルセンスアンプ１２に入力され、ローカルビット線ＬＢＬを電位Ｖｘまで上昇させる。このとき、ローカルビット線ＬＢＬの電位Ｖｘは、少なくとも増幅用ＮＭＯＳトランジスタＮ１のしきい値範囲Ｒｖｎ（図中網かけ表示で示す）を上回る値に設定される。このしきい値範囲Ｒｖｎは、温度変動やプロセスばらつきを反映して所定の電圧範囲に分布している。
【００３６】
続いて、センス期間Ｔ３において、オンとなった増幅用ＮＭＯＳトランジスタＮ１を介してグローバルビット線ＧＢＬがハイからローに引き下げられる。一方、ローカルセンスアンプ１２の図示しない書き込み回路により、グローバルビット線ＧＢＬのローが反転されてローカルビット線ＬＢＬの電位を上昇させ、上述の電位Ｖｘから電源電圧ＶＤＬのレベルまで緩やかに変化する。リード期間Ｔ４においては、ローカルビット線ＬＢＬがハイ、グローバルビット線ＧＢＬがローに保持された状態で、グローバルセンスアンプ１１の図示しない入出力回路を介して入出力線にローが読み出される。これにより、ＤＲＡＭの１回のリード動作が完了する。
【００３７】
次に図５の後半において、メモリセルＭＣのローのデータを読み出す場合について、同様の読み出し動作の信号波形を示している。まず、プリチャージ解除期間Ｔ１の信号波形は、図５の前半と同様である。一方、セル選択期間Ｔ２において、選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられた後、メモリセルＭＣに保持されるローの信号が読み出されるので、ローカルビット線ＬＢＬがローを保ち続ける。また、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのローを反転したハイに保持される。よって、リード期間Ｔ４においては、ローカルビット線ＬＢＬがロー、グローバルビット線ＧＢＬがハイに保持された状態で、上述したように入出力線にハイが読み出される。
【００３８】
次に、本実施形態のＤＲＡＭの読み出し動作の第２の具体例に関し、図６及び図７を参照して説明する。図６は、図４と同様の範囲において、ローカルセンスアンプ１２とグローバルセンスアンプ１１の構成を変更した場合の例を示している。なお、１本のローカルビット線ＬＢＬ及びそれに接続される複数のメモリセルＭＣと、１本のグローバルビット線ＧＢＬについては、図４と同様に配置されている。
【００３９】
ローカルセンスアンプ１２には、増幅用ＰＭＯＳトランジスタＰ１１と、プリチャージ用ＰＭＯＳトランジスタＰ１２が含まれる。増幅用ＰＭＯＳトランジスタＰ１１は、電源電圧ＶＤＬとグローバルビット線ＧＢＬの間に接続され、そのゲートがローカルビット線ＬＢＬの一端に接続されている。また、プリチャージ用ＰＭＯＳトランジスタＰ１２は、電源電圧ＶＤＬとローカルビット線ＬＢＬの間に接続され、そのゲートがプリチャージ信号線／ＰＣＬに接続されている。このように、図６のローカルセンスアンプ１２は、図４のローカルセンスアンプの２つのＮＭＯＳトランジスタＮ１、Ｎ２を２つのＰＭＯＳトランジスタＰ１１、Ｐ１２で置き換えて構成される。
【００４０】
一方、グローバルセンスアンプ１１は、プリチャージ用ＮＭＯＳトランジスタＮ１１が含まれる。プリチャージ用ＮＭＯＳトランジスタＮ１１は、グローバルビット線ＧＢＬとグランドの間に接続され、そのゲートがプリチャージ信号線ＰＣＧに接続されている。このように、図６のグローバルセンスアンプ１１は、図４のプリチャージ用ＰＭＯＳトランジスタＰ１をプリチャージ用ＮＭＯＳトランジスタＮ１１で置き換えて構成される。
【００４１】
プリチャージ動作時は、ローカルセンスアンプ１２のプリチャージ信号線／ＰＣＬがローに制御され、グローバルセンスアンプ１１のプリチャージ信号線ＰＣＧがハイに制御される。よって、ローカルビット線ＬＢＬは電源電圧ＶＤＬにプリチャージされるとともに、グローバルビット線ＧＢＬは接地電位ＶＳＳ（グランド）にプリチャージされる。一方、メモリセルＭＣに対する読み出し動作時は、プリチャージ信号線／ＰＣＬがハイ、プリチャージ信号線ＰＣＧがローにそれぞれ制御される。
【００４２】
この状態で、選択されたワード線ＷＬが駆動されると、任意のメモリセルＭＣから読み出された信号がローカルビット線ＬＢＬを通じて増幅用ＰＭＯＳトランジスタＰ１１のゲートに入力される。そして、増幅用ＰＭＯＳトランジスタＰ１１の動作により、ローカルビット線ＬＢＬにハイが読み出されるとグローバルビット線ＧＢＬがローになり、ローカルビット線ＬＢＬにローが読み出されるとグローバルビット線ＧＢＬがハイになる。
【００４３】
図６の構成において、選択されたメモリセルＭＣから最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形を図７に示している。図７の上部の４つの期間（Ｔ１〜Ｔ４）は、図５の場合と同様の意味である。図７の信号波形の多くは図５と共通するので、以下では主に異なる点を説明する。まず、図７の前半において、プリチャージ解除期間Ｔ１に至るまでは、プリチャージ信号／ＰＣＬがロー、プリチャージ信号ＰＣＧがハイにそれぞれ制御されている。よって、ローカルビット線ＬＢＬがハイにプリチャージされ、かつグローバルビット線ＧＢＬがローにプリチャージされた状態にある。このように図５とは極性が逆であるため、それぞれのプリチャージ状態をプリチャージ解除期間Ｔ１に解除する場合、プリチャージ信号線／ＰＣＬがローからハイに、プリチャージ信号線ＰＣＧがハイからローに、それぞれ変化する。
【００４４】
セル選択期間Ｔ２において、ワード線ＷＬは図５と同様に変化する。その結果、メモリセルＭＣに保持されるハイの信号が読み出されるので、ローカルビット線ＬＢＬがハイを保ち続ける。なお、増幅用ＰＭＯＳトランジスタＰ１１のしきい値範囲Ｒｖｐ（図中網かけ表示で示す）は、図５のしきい値範囲Ｒｖｎより高い電圧範囲に分布している。一方、センス期間Ｔ３において、グローバルビット線ＧＢＬがローカルビット線ＬＢＬのハイを反転したローに保持される。よって、リード期間Ｔ４においては、ローカルビット線ＬＢＬがハイ、グローバルビット線ＧＢＬがローに保持された状態で、上述の図示しない入出力回路を介して入出力線にローが読み出される。
【００４５】
次に図７の後半において、メモリセルＭＣのローのデータを読み出す場合について、同様の読み出し動作の信号波形を示している。まず、プリチャージ解除期間Ｔ１の信号波形は、図７の前半と同様である。一方、セル選択期間Ｔ２において、選択されたワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＡに引き上げられた後、メモリセルＭＣに保持されるローの信号が読み出されてローカルセンスアンプ１２に入力され、ローカルビット線ＬＢＬを電源電圧ＶＤＬから電位Ｖｙまで低下させる。このとき、ローカルビット線ＬＢＬの電位Ｖｙは、少なくとも増幅用ＰＭＯＳトランジスタＰ１１の上述のしきい値範囲Ｒｖｐを下回る値に設定される。
【００４６】
続いて、センス期間Ｔ３において、オンとなった増幅用ＰＭＯＳトランジスタＰ１１を介してグローバルビット線ＧＢＬがローからハイに引き上げられる。一方、ローカルセンスアンプ１２の図示しない書き込み回路により、グローバルビット線ＧＢＬのハイが反転されてローカルビット線ＬＢＬの電位を低下させ、上述の電位Ｖｙから接地電位ＶＳＳまで緩やかに変化する。リード期間Ｔ４においては、ローカルビット線ＬＢＬがロー、グローバルビット線ＧＢＬがハイに保持された状態で、上述の図示しない入出力回路を介して入出力線にハイが読み出される。
【００４７】
以上説明したように、本実施形態の構成を採用することにより、メモリセルＭＣのシリンダ型のキャパシタ構造に起因するローカルビット線ＬＢＬ間のカップリングノイズを低減することが可能となる。ここで、図８を参照して、本実施形態の構成を採用する場合の具体的な効果について説明する。図８においては、ローカルビット線ＬＢＬに接続されるメモリセル数を横軸に示し（対数表示）、ローカルビット線ＬＢＬを通じてローカルセンスアンプ１２に読み出される信号レベル及びノイズレベルのシミュレーションによる解析結果を縦軸に示し、それぞれをグラフ表示している。なお、キャパシタＣ０の材料選択とシリンダ形状に基づき実現可能なシリンダ間容量Ｃｃｃがセル容量Ｃｓに対しＣｓ／８００に設定され、ローカルセンスアンプの容量Ｃｓａが２ｆＦであるものと仮定している。
【００４８】
ローカルビット線ＬＢＬの線長を長くした場合、すなわち、接続されるメモリセル数が増大する場合は上述したようにローカルビット線間の結合容量が増加するので、信号レベルが減少する一方、ノイズレベルが増加する。メモリセル数が１２８から２５６の範囲において、ノイズレベルが信号レベルを上回ることがわかる。図８においてメモリセル数が３２の条件では、信号レベルとノイズレベルの差が３１０ｍＶ確保されるので、メモリセルＭＣの信号を支障なく読み出し可能となる。
【００４９】
このようにローカルビット線ＬＢＬのメモリセル数を削減するには、階層化されたメモリセルアレイ１０を細分化すればよい。本実施形態では、ＤＲＡＭ全体に４つのメモリセルアレイ１０が含まれる構成としたが、ＤＲＡＭ全体を任意のＮ個のメモリセルアレイ１０が含まれる構成とし、１本のグローバルビット線ＧＢＬに沿ってＮ本に区分されるローカルビット線ＬＢＬを配置することができる。この場合、より大きなＮを設定すれば、１本のローカルビット線ＬＢＬに接続されるメモリセル数を削減することができる。従って、シリンダ型のキャパシタ構造を採用して大容量のＤＲＡＭを実現する場合であっても、ローカルビット線ＬＢＬの間でカップリングノイズの影響を抑えつつ良好な性能を確保することができる。
【図面の簡単な説明】
【００５０】
【図１】本実施形態のＤＲＡＭの全体構成を示す図である。
【図２】図１のメモリセルアレイの構成について説明する図である。
【図３】メモリセルＭＣの構造とローカルビット線ＬＢＬの容量について説明する図である。
【図４】本実施形態のＤＲＡＭの第１の具体例に関し、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬ、グローバルセンスアンプ１１と、ローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示す図である。
【図５】図４の回路構成において、最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形図である。
【図６】本実施形態のＤＲＡＭの第２の具体例に関し、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬ、グローバルセンスアンプ１１と、ローカルセンスアンプ１２を含む範囲の読み出し動作に必要な構成を示す図である。
【図７】図６の回路構成において、最初にハイを読み出し、続いてローを読み出す場合の読み出し動作の信号波形図である。
【図８】本実施形態の構成を採用する場合の効果を説明する図である。
【符号の説明】
【００５１】
１０…メモリセルアレイ
１１…グローバルセンスアンプ
１２…ローカルセンスアンプ
１０１…ローカルビット線の配線
１０２…対向電極
１０３…誘電体膜
１０４…蓄積電極
１０５…絶縁膜
１０６…拡散層
１０７…配線層
ＧＢＬグローバルビット線
ＬＢＬ…ローカルビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｐ１、Ｐ１１、Ｐ１２…ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ１１…ＮＭＯＳトランジスタ
ＰＣＬ…プリチャージ信号線（ローカルビット線用）
ＰＣＧ…プリチャージ信号線（グローバルビット線用）
ＶＤＬ…電源電圧
ＶＳＳ…接地電位
ＶＰＡ…正電圧
ＶＫＫ…負電圧
Ｎ０…ＮＭＯＳトランジスタ
Ｃ０…キャパシタ
【図１】
2008282459.tif 000003
【図２】
2008282459.tif 000004
【図３】
2008282459.tif 000005
【図４】
2008282459.tif 000006
【図５】
2008282459.tif 000007
【図６】
2008282459.tif 000008
【図７】
2008282459.tif 000009
【図８】
2008282459.tif 000010