(57)【要約】【課題】外部ＦＥＴおよび外部ＦＥＴを駆動する回路の両方を保護することが可能な半導体集積回路および電源装置を提供する。【解決手段】半導体集積回路１０１は、外部のＦＥＴＭ１１に結合されるトランジスタＭ１およびトランジスタＭ２を含み、トランジスタＭ１がオン状態であり、かつトランジスタＭ２がオフ状態のときにＦＥＴＭ１１がオフ状態となるスイッチング制御回路１Ａと、トランジスタＭ１およびトランジスタＭ２がオフ状態の場合、ＦＥＴＭ１１をオフ状態とするためのバイアス電圧をＦＥＴＭ１１に供給するバイアス回路２Ａと、異常が検出された場合には、トランジスタＭ１をオン状態とし、かつトランジスタＭ２をオフ状態とすることによりＦＥＴＭ１１をオフ状態とし、所定時間経過後、トランジスタＭ１およびトランジスタＭ２をオフ状態とする保護制御回路３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部のＦＥＴを駆動する半導体集積回路であって、
前記ＦＥＴに結合される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタがオン状態であり、かつ前記第２のトランジスタがオフ状態のときに前記ＦＥＴがオフ状態となるスイッチング制御回路と、
前記第１のトランジスタおよび前記第２のトランジスタがオフ状態の場合、前記ＦＥＴをオフ状態とするためのバイアス電圧を前記ＦＥＴに供給するバイアス回路と、
異常が検出された場合には、前記第１のトランジスタをオン状態とし、かつ前記第２のトランジスタをオフ状態とすることにより前記ＦＥＴをオフ状態とし、所定時間経過後、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態とする保護制御回路とを備える半導体集積回路。
【請求項２】
前記第１のトランジスタは、第１の導通電極が第１の固定電位に結合され、
前記第２のトランジスタは、第１の導通電極が前記ＦＥＴの制御電極に結合され、第２の導通電極が第２の固定電位に結合され、
前記バイアス回路は、第１端が前記第１の固定電位に結合され、第２端が前記ＦＥＴの制御電極に結合される抵抗を含み、
前記ＦＥＴは、前記制御電極の電位が前記第１の固定電位となったときにオフ状態となる請求項１記載の半導体集積回路。
【請求項３】
ＦＥＴと、
半導体集積回路とを備え、
前記半導体集積回路は、
前記ＦＥＴに結合される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタがオン状態であり、かつ前記第２のトランジスタがオフ状態のときに前記ＦＥＴがオフ状態となるスイッチング制御回路と、
前記第１のトランジスタおよび前記第２のトランジスタがオフ状態の場合、前記ＦＥＴをオフ状態とするためのバイアス電圧を前記ＦＥＴに供給するバイアス回路と、
異常が検出された場合には、前記第１のトランジスタをオン状態とし、かつ前記第２のトランジスタをオフ状態とすることにより前記ＦＥＴをオフ状態とし、所定時間経過後、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態とする保護制御回路とを備える電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電源装置に関し、特に、外部のＦＥＴを駆動する半導体集積回路および電源装置に関する。
【背景技術】
【０００２】
外部ＦＥＴ（Field Effect Transistor）を駆動するためのＦＥＴ駆動回路が開発されている。たとえば、特許文献１〜３には、トランジスタをスイッチング制御する駆動回路が開示されている。
【特許文献１】特開２０００−２０１４７５号公報
【特許文献２】特開２００４−８８２４５号公報
【特許文献３】特開２００３−２３５２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のような従来の駆動回路は、外部ＦＥＴのオン状態およびオフ状態を切り替えるスイッチング制御回路を備え、スイッチング制御回路は、たとえばＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた回路が採用される。
【０００４】
そして、ＦＥＴ駆動回路が集積化されたＦＥＴ駆動ＩＣ（Integrated Circuit）では、外部端子がショートする等の異常が発生した場合、外部ＦＥＴに大電流が流れて外部ＦＥＴまたは外部ＦＥＴの次段の回路が破壊されることを防ぐため、スイッチング制御回路におけるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのいずれか一方をオン状態とし、かつ他方をオフ状態として外部ＦＥＴをオフ状態とする制御が行なわれる場合がある。
【０００５】
しかしながら、スイッチング制御回路の出力が接続される外部端子が接地電位または電源電位等とショートした場合には、外部ＦＥＴをオフ状態とすることができても、スイッチング制御回路におけるオン状態のＭＯＳトランジスタに大電流が流れて破壊されてしまう場合がある。
【０００６】
このような問題点を解決するために、異常が発生した場合にはスイッチング制御回路におけるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの両方をオフ状態とし、かつ外部ＦＥＴのゲートに外部ＦＥＴがオフ状態となるようなバイアス電圧を供給するプルダウン抵抗またはプルアップ抵抗を備える構成が考えられる。しかしながら、このような構成では、外部ＦＥＴの寄生容量、および通常数１０ｋΩを有するプルアップ抵抗またはプルダウン抵抗に起因して、外部ＦＥＴのゲートの電位をオン状態に対応する電位からオフ状態に対応する電位に遷移させるまでに要する時間が長くなってしまい、外部ＦＥＴまたは外部ＦＥＴの次段の回路が破壊される場合がある。
【０００７】
それゆえに、本発明の目的は、外部ＦＥＴおよび外部ＦＥＴを駆動する回路の両方を保護することが可能な半導体集積回路および電源装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある局面に係わる半導体集積回路は、外部のＦＥＴを駆動する半導体集積回路であって、ＦＥＴに結合される第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタがオン状態であり、かつ第２のトランジスタがオフ状態のときにＦＥＴがオフ状態となるスイッチング制御回路と、第１のトランジスタおよび第２のトランジスタがオフ状態の場合、ＦＥＴをオフ状態とするためのバイアス電圧をＦＥＴに供給するバイアス回路と、異常が検出された場合には、第１のトランジスタをオン状態とし、かつ第２のトランジスタをオフ状態とすることによりＦＥＴをオフ状態とし、所定時間経過後、第１のトランジスタおよび第２のトランジスタをオフ状態とする保護制御回路とを備える。
【０００９】
好ましくは、第１のトランジスタは、第１の導通電極が第１の固定電位に結合され、第２のトランジスタは、第１の導通電極がＦＥＴの制御電極に結合され、第２の導通電極が第２の固定電位に結合され、バイアス回路は、第１端が第１の固定電位に結合され、第２端がＦＥＴの制御電極に結合される抵抗を含み、ＦＥＴは、制御電極の電位が第１の固定電位となったときにオフ状態となる。
【００１０】
上記課題を解決するために、本発明のある局面に係わる電源装置は、ＦＥＴと、半導体集積回路とを備え、半導体集積回路は、ＦＥＴに結合される第１のトランジスタおよび第２のトランジスタを含み、第１のトランジスタがオン状態であり、かつ第２のトランジスタがオフ状態のときにＦＥＴがオフ状態となるスイッチング制御回路と、第１のトランジスタおよび第２のトランジスタがオフ状態の場合、ＦＥＴをオフ状態とするためのバイアス電圧をＦＥＴに供給するバイアス回路と、異常が検出された場合には、第１のトランジスタをオン状態とし、かつ第２のトランジスタをオフ状態とすることによりＦＥＴをオフ状態とし、所定時間経過後、第１のトランジスタおよび第２のトランジスタをオフ状態とする保護制御回路とを備える。
【発明の効果】
【００１１】
本発明によれば、外部ＦＥＴおよび外部ＦＥＴを駆動する回路の両方を保護することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１３】
図１は、本発明の実施の形態に係る電源装置の構成を示す図である。
図１を参照して、電源装置２０１は、半導体集積回路１０１と、ＰチャネルＭＯＳトランジスタＭ１１と、ＮチャネルＭＯＳトランジスタＭ１２と、コイルＬ１１と、コンデンサＣ１１とを備える。半導体集積回路１０１は、スイッチング制御回路１Ａおよび１Ｂと、バイアス回路２Ａおよび２Ｂと、保護制御回路３と、異常検出回路１１と、ＰＷＭ（Pulse Width Modulation）制御回路１２と、外部端子Ｔ１およびＴ２とを備える。スイッチング制御回路１Ａは、ＰチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ１と、ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ２とを含む。スイッチング制御回路１Ｂは、ＰチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ３と、ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ４とを含む。バイアス回路２Ａは、抵抗Ｒ１を含む。バイアス回路２Ｂは、抵抗Ｒ２を含む。
【００１４】
ＰチャネルＭＯＳトランジスタＭ１は、ソース（第１の導通電極）が電源電位（第１の固定電位）に結合される。ＮチャネルＭＯＳトランジスタＭ２は、ドレイン（第１の導通電極）がＰチャネルＭＯＳトランジスタＭ１のドレイン（第２の導通電極）に結合され、ソース（第２の導通電極）が接地電位（第２の固定電位）に結合される。抵抗Ｒ１は、第１端が電源電位に結合され、第２端がＰチャネルＭＯＳトランジスタＭ１のドレインおよびＮチャネルＭＯＳトランジスタＭ２のドレインに結合される。
【００１５】
ＰチャネルＭＯＳトランジスタＭ１１は、ゲート（制御電極）が外部端子Ｔ１を介してＰチャネルＭＯＳトランジスタＭ１のドレインおよびＮチャネルＭＯＳトランジスタＭ２のドレインに結合される。
【００１６】
ＰチャネルＭＯＳトランジスタＭ１１は、ＰチャネルＭＯＳトランジスタＭ１がオン状態であり、かつＮチャネルＭＯＳトランジスタＭ２がオフ状態のときにゲート電位が電源電位となり、オフ状態となる。また、ＰチャネルＭＯＳトランジスタＭ１１は、ＰチャネルＭＯＳトランジスタＭ１がオフ状態であり、かつＮチャネルＭＯＳトランジスタＭ２がオン状態のときにゲート電位が接地電位となり、オン状態となる。
【００１７】
バイアス回路２Ａは、ＰチャネルＭＯＳトランジスタＭ１またはＮチャネルＭＯＳトランジスタＭ２がオン状態である場合には、ＰチャネルＭＯＳトランジスタＭ１１のゲート電位に影響を及ぼさない。バイアス回路２Ａは、ＰチャネルＭＯＳトランジスタＭ１およびＮチャネルＭＯＳトランジスタＭ２がオフ状態の場合に、ＰチャネルＭＯＳトランジスタＭ１１をオフ状態とするためのバイアス電圧すなわち電源電圧をＰチャネルＭＯＳトランジスタＭ１１のゲートに供給する。
【００１８】
ＰチャネルＭＯＳトランジスタＭ３は、ソース（第１の導通電極）が電源電位（第１の固定電位）に結合される。ＮチャネルＭＯＳトランジスタＭ４は、ドレイン（第１の導通電極）がＰチャネルＭＯＳトランジスタＭ３のドレイン（第２の導通電極）に結合され、ソース（第２の導通電極）が接地電位（第２の固定電位）に結合される。抵抗Ｒ２は、第１端が接地電位に結合され、第２端がＰチャネルＭＯＳトランジスタＭ３のドレインおよびＮチャネルＭＯＳトランジスタＭ４のドレインに結合される。
【００１９】
ＮチャネルＭＯＳトランジスタＭ１２は、ゲート（制御電極）が外部端子Ｔ２を介してＰチャネルＭＯＳトランジスタＭ３のドレインおよびＮチャネルＭＯＳトランジスタＭ４のドレインに結合される。
【００２０】
ＮチャネルＭＯＳトランジスタＭ１２は、ＰチャネルＭＯＳトランジスタＭ３がオン状態であり、かつＮチャネルＭＯＳトランジスタＭ４がオフ状態のときにゲート電位が電源電位となり、オン状態となる。また、ＮチャネルＭＯＳトランジスタＭ１２は、ＰチャネルＭＯＳトランジスタＭ３がオフ状態であり、かつＮチャネルＭＯＳトランジスタＭ４がオン状態のときにゲート電位が接地電位となり、オフ状態となる。
【００２１】
バイアス回路２Ｂは、ＰチャネルＭＯＳトランジスタＭ３またはＮチャネルＭＯＳトランジスタＭ４がオン状態である場合には、ＮチャネルＭＯＳトランジスタＭ１２のゲート電位に影響を及ぼさない。バイアス回路２Ｂは、ＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４がオフ状態の場合に、ＮチャネルＭＯＳトランジスタＭ１２をオフ状態とするためのバイアス電圧すなわち接地電圧をＮチャネルＭＯＳトランジスタＭ１２のゲートに供給する。
【００２２】
ＰＷＭ（Pulse Width Modulation）制御回路１２は、ＰチャネルＭＯＳトランジスタＭ１１およびＮチャネルＭＯＳトランジスタＭ１２のオン状態およびオフ状態を排他的に切り替えるためのＰＷＭ信号を保護制御回路３へ出力する。
【００２３】
保護制御回路３は、ＰＷＭ制御回路１２から受けたＰＷＭ信号に基づいて制御信号ＣＯＮＴ１〜ＣＯＮＴ４を生成し、スイッチング制御回路１ＡにおけるＰチャネルＭＯＳトランジスタＭ１およびＮチャネルＭＯＳトランジスタＭ２、ならびにスイッチング制御回路１ＢにおけるＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４へそれぞれ出力する。
【００２４】
スイッチング制御回路１Ａおよび１Ｂは、保護制御回路３から受けた制御信号ＣＯＮＴ１〜ＣＯＮＴ４に基づいて、ＰチャネルＭＯＳトランジスタＭ１１およびＮチャネルＭＯＳトランジスタＭ１２のオン状態およびオフ状態をそれぞれ切り替える。
【００２５】
ＰチャネルＭＯＳトランジスタＭ１１およびＮチャネルＭＯＳトランジスタＭ１２のオン状態およびオフ状態の切り替えによって発生した交流電圧は、コイルＬ１１およびコンデンサＣ１１によって平滑化され、電源電圧として外部へ出力される。
【００２６】
異常検出回路１１は、半導体集積回路１０１の出力電圧すなわち外部端子Ｔ１およびＴ２における電圧をそれぞれ監視し、半導体集積回路１０１の出力電圧に異常が発生したと判断した場合には異常検出信号ＤＥＴを保護制御回路３へ出力する。
【００２７】
保護制御回路３は、異常検出回路１１から異常検出信号ＤＥＴを受けると、ＰＷＭ制御回路１２から受けたＰＷＭ信号に関わらずＰチャネルＭＯＳトランジスタＭ１をオン状態とし、かつＮチャネルＭＯＳトランジスタＭ２をオフ状態とすることによりＰチャネルＭＯＳトランジスタＭ１１をオフ状態とする。また、保護制御回路３は、異常検出回路１１から異常検出信号ＤＥＴを受けると、ＰＷＭ制御回路１２から受けたＰＷＭ信号に関わらずＰチャネルＭＯＳトランジスタＭ３をオフ状態とし、かつＮチャネルＭＯＳトランジスタＭ４をオン状態とすることによりＮチャネルＭＯＳトランジスタＭ１２をオフ状態とする。
【００２８】
そして、保護制御回路３は、所定時間経過後、ＰチャネルＭＯＳトランジスタＭ１およびＭ３ならびにＮチャネルＭＯＳトランジスタＭ２およびＭ４をオフ状態とする。
【００２９】
図２は、本発明の実施の形態に係る電源装置における半導体集積回路が備える保護制御回路の構成を示す図である。
【００３０】
図２を参照して、保護制御回路３は、ＮＯＴ回路Ｇ１〜Ｇ３と、ＮＯＲ回路Ｇ４と、ＮＡＮＤ回路Ｇ５と、ＯＲ回路Ｇ６およびＧ７と、ＡＮＤ回路Ｇ８およびＧ９と、遅延回路２１とを含む。
【００３１】
ＮＯＴ回路Ｇ１と、ＮＯＲ回路Ｇ４と、遅延回路２１とは、異常検出回路１１から異常検出信号ＤＥＴを受ける。ＮＯＴ回路Ｇ２は、ＰＷＭ制御回路１２からＰＷＭ信号を受ける。
【００３２】
遅延回路２１は、異常検出信号ＤＥＴを所定時間遅延させ、遅延させた信号をＮＯＴ回路Ｇ３と、ＯＲ回路Ｇ６およびＧ７とへ出力する。遅延回路２１は、たとえば、コンデンサおよび抵抗を含むアナログ回路で構成することができ、また、カウンタを含むデジタル回路で構成することもできる。
【００３３】
ＯＲ回路Ｇ６は、ＰチャネルＭＯＳトランジスタＭ１のゲートへ制御信号ＣＯＮＴ１を出力する。ＡＮＤ回路Ｇ８は、ＮチャネルＭＯＳトランジスタＭ２のゲートへ制御信号ＣＯＮＴ２を出力する。ＯＲ回路Ｇ７は、ＰチャネルＭＯＳトランジスタＭ３のゲートへ制御信号ＣＯＮＴ３を出力する。ＡＮＤ回路Ｇ９は、ＮチャネルＭＯＳトランジスタＭ４のゲートへ制御信号ＣＯＮＴ４を出力する。
【００３４】
図３は、保護制御回路３の動作を示すタイミングチャートである。ここでは、異常検出信号ＤＥＴがＬレベルの場合には異常検出回路１１において異常が検出されていない状態であり、異常検出信号ＤＥＴがＨレベルの場合には異常検出回路１１において異常が検出された状態であると仮定する。
【００３５】
図３を参照して、保護制御回路３は、異常検出信号ＤＥＴがＬレベルの場合には、ＰＷＭ信号に基づいて制御信号ＣＯＮＴ１〜ＣＯＮＴ４の論理レベルを決定する。
【００３６】
異常検出信号ＤＥＴがＬレベルからＨレベルに変化した時から所定の遅延時間が経過するまでの期間において、保護制御回路３は、制御信号ＣＯＮＴ１をＬレベルとし、制御信号ＣＯＮＴ２をＬレベルとし、制御信号ＣＯＮＴ３をＨレベルとし、制御信号ＣＯＮＴ４をＨレベルとする。すなわち、保護制御回路３は、ＰチャネルＭＯＳトランジスタＭ１をオン状態とし、かつＮチャネルＭＯＳトランジスタＭ２をオフ状態とすることによりドライブ信号ＤＲＶＡをＨレベルとしてＰチャネルＭＯＳトランジスタＭ１１をオフ状態とする。また、保護制御回路３は、ＰチャネルＭＯＳトランジスタＭ３をオフ状態とし、かつＮチャネルＭＯＳトランジスタＭ４をオン状態とすることによりドライブ信号ＤＲＶＢをＬレベルとしてＮチャネルＭＯＳトランジスタＭ１２をオフ状態とする。
【００３７】
そして、保護制御回路３は、所定の遅延時間経過後、制御信号ＣＯＮＴ１をＨレベルとし、制御信号ＣＯＮＴ２をＬレベルとし、制御信号ＣＯＮＴ３をＨレベルとし、制御信号ＣＯＮＴ４をＬレベルとする。すなわち、保護制御回路３は、ＰチャネルＭＯＳトランジスタＭ１およびＭ３ならびにＮチャネルＭＯＳトランジスタＭ２およびＭ４をオフ状態とする。このとき、バイアス回路２Ａは、電源電位にプルアップされている抵抗Ｒ１により、ドライブ信号ＤＲＶＡをＨレベルに維持する、すなわちＰチャネルＭＯＳトランジスタＭ１１のオフ状態を維持する。また、バイアス回路２Ｂは、接地電位にプルダウンされている抵抗Ｒ２により、ドライブ信号ＤＲＶＢをＬレベルに維持する、すなわちＮチャネルＭＯＳトランジスタＭ１２のオフ状態を維持する。
【００３８】
なお、保護制御回路３は、異常検出回路１１において異常が検出された場合に限らず、正常時に電源装置２０１を停止させる場合においても図３に示すような制御を行なうことにより、半導体集積回路１０１の構成の簡易化を図ることができる。
【００３９】
ところで、従来のＦＥＴ駆動ＩＣでは、外部ＦＥＴのオン状態およびオフ状態を切り替えるスイッチング制御回路の出力が接続される外部端子が接地電位または電源電位等とショートした場合には、外部ＦＥＴをオフ状態とすることができても、スイッチング制御回路におけるオン状態のＭＯＳトランジスタに大電流が流れて破壊されてしまう場合がある。あるいは、外部ＦＥＴの寄生容量、および通常数１０ｋΩを有するプルアップ抵抗またはプルダウン抵抗に起因して、外部ＦＥＴのゲートの電位をオン状態に対応する電位からオフ状態に対応する電位に遷移させるまでに要する時間が長くなってしまい、外部ＦＥＴまたは外部ＦＥＴの次段の回路が破壊される場合がある。
【００４０】
しかしながら、本発明の実施の形態に係る半導体集積回路は、保護制御回路３は、異常が検出された場合には、スイッチング制御回路における一方のＭＯＳトランジスタをオン状態とし、かつ他方のＭＯＳトランジスタがオフ状態とすることにより外部ＦＥＴをオフ状態とし、所定時間経過後、２個のＭＯＳトランジスタをオフ状態とする。そして、バイアス回路が、外部ＦＥＴをオフ状態とするためのバイアス電圧を外部ＦＥＴに供給する。
【００４１】
したがって、本発明の実施の形態に係る半導体集積回路は、異常発生時に外部ＦＥＴを迅速にオフ状態として外部ＦＥＴおよび外部ＦＥＴの次段の回路を確実に保護することができ、かつ外部ＦＥＴを駆動するための半導体集積回路におけるトランジスタ等の回路を保護することができる。
【００４２】
なお、本発明の実施の形態に係る電源装置は、半導体集積回路１０１の外部ＦＥＴとしてＰチャネルＭＯＳトランジスタＭ１１およびＮチャネルＭＯＳトランジスタＭ１２を備える構成であるとしたが、これに限定するものではない。ＭＯＳトランジスタに限らず、他の種類のＦＥＴであってもよい。また、電源装置２０１は、半導体集積回路１０１の外部ＦＥＴとして２個のＰチャネルＭＯＳトランジスタを備える構成であってもよいし、２個のＮチャネルＭＯＳトランジスタを備える構成であってもよい。
【００４３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係る電源装置の構成を示す図である。
【図２】本発明の実施の形態に係る電源装置における半導体集積回路が備える保護制御回路の構成を示す図である。
【図３】保護制御回路３の動作を示すタイミングチャートである。
【符号の説明】
【００４５】
１Ａ，１Ｂ  スイッチング制御回路、２Ａ，２Ｂ  バイアス回路、３  保護制御回路、１１  異常検出回路、１２  ＰＷＭ制御回路、２１  遅延回路、１０１  半導体集積回路、２０１  電源装置、Ｍ１１  ＰチャネルＭＯＳトランジスタ、Ｍ１２  ＮチャネルＭＯＳトランジスタ、Ｌ１１  コイル、Ｃ１１  コンデンサ、Ｔ１，Ｔ２  外部端子、Ｍ１  ＰチャネルＭＯＳトランジスタ（第１のトランジスタ）、Ｍ２  ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）、Ｍ３  ＰチャネルＭＯＳトランジスタ（第２のトランジスタ）、Ｍ４  ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）、Ｒ１，Ｒ２  抵抗、Ｇ１〜Ｇ３  ＮＯＴ回路、Ｇ４  ＮＯＲ回路、Ｇ５  ＮＡＮＤ回路、Ｇ６，Ｇ７  ＯＲ回路、Ｇ８，Ｇ９  ＡＮＤ回路。
【図１】
2008148378.tif 000003
【図２】
2008148378.tif 000004
【図３】
2008148378.tif 000005