(57)【要約】【課題】シリアル通信用インタフェース回路における複数チャネル間のスキューを低減する。【解決手段】送信側回路（１）と、それに対応する受信側回路（２）とを設ける。このとき、上記送信側回路には、それぞれシリアルデータを低電圧差動信号に変換して出力可能な複数のトランスミッタ（１１１〜１１４）を設ける。そして、それぞれ対応する上記トランスミッタに供給されるシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路（１２１〜１２４）を設ける。さらに、上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路（１５１〜１５４，１６０）を設ける。上記シリアルデータの上記受信側回路でのチャネル間スキューを補正することで、シリアル通信用インタフェース回路における複数チャネル間のスキュー値低減を達成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信側回路と、それに対応する受信側回路とを含み、上記送信側回路と受信側回路との間で、複数チャネル分のシリアル通信を可能とするシリアル通信用インタフェース回路であって、
上記送信側回路は、それぞれシリアルデータを低電圧差動信号に変換して出力可能な複数のトランスミッタと、
上記トランスミッタの前段に配置され、それぞれ対応する上記トランスミッタに供給されるシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路と、
上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路と、を含むことを特徴とするシリアル通信用インタフェース回路。
【請求項２】
上記スキュー補正回路は、補正情報を設定可能な制御レジスタと、
上記制御レジスタの設定に従って、上記複数のフリップフロップ回路へ入力される上記クロック信号を遅延可能な遅延回路と、を含んで成る請求項１記載のシリアル通信用インタフェース回路。
【請求項３】
上記スキュー補正回路は、補正情報を設定可能な制御レジスタと、
上記制御レジスタの設定に従って、上記複数のトランスミッタに伝達される上記シリアルデータを遅延可能な遅延回路と、を含んで成る請求項１記載のシリアル通信用インタフェース回路。
【請求項４】
送信側回路と、それに対応する受信側回路とを含み、上記送信側回路と受信側回路との間で、複数チャネル分のシリアル通信を可能とするシリアル通信用インタフェース回路であって、
上記受信側回路は、それぞれ低電圧差動信号によるシリアルデータを取り込むための複数のレシーバと、
上記レシーバの後段に配置され、それぞれ対応する上記レシーバを介して取り込まれたシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路と、
上記レシーバを介して取り込まれるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路と、を含むことを特徴とするシリアル通信用インタフェース回路。
【請求項５】
上記スキュー補正回路は、補正情報を設定可能な制御レジスタと、
上記制御レジスタの設定に従って、上記複数のフリップフロップ回路へ入力される上記クロック信号を遅延可能な遅延回路と、を含んで成る請求項４記載のシリアル通信用インタフェース回路。
【請求項６】
上記スキュー補正回路は、補正情報を設定可能な制御レジスタと、
上記制御レジスタの設定に従って、上記フリップフロップ回路に伝達される上記シリアルデータを遅延可能な遅延回路と、を含んで成る請求項４記載のシリアル通信用インタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信におけるインタフェース技術、さらには複数チャネル間のスキュー調整機能を備えたシリアル通信用インタフェース回路に関する。
【背景技術】
【０００２】
特許文献１には、携帯機器などの携帯情報端末において、表示制御のための制御データをシリアルデータに変換し、このシリアルデータを低電圧差動信号（ＬＶＤＳ）として送受信する技術について記載されている。それによれば、ノイズの混入による悪影響を抑制しつつ、携帯情報端末内の主制御装置及び画面表示装置間における制御データの伝送線の数を削減することができる。
【０００３】
【特許文献１】特開２００５−３５４４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数チャネルを有する高速差動シリアル通信用インタフェース回路では、複数チャネル間の許容スキュー値が規定されている。それを満足するために、一般には、プリント基板上の伝送路長を揃える（等長配線）などの対策がとられているが、複数チャネル全てに理想的な伝送路パターンを設計することは困難になってきている。特に実装面積を極限まで小さくする必要がある携帯機器などにおいては、それが顕著とされる。
【０００５】
実装面積を極限まで小さくする必要がある携帯機器などでは、プリント基板および伝送線路で、複数チャネル全てを等長配線し、理想的な伝送路パターンを設計することは困難になってきている。
【０００６】
また、ＬＳＩパッケージの端子数増加に伴い、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等のパッケージが主流になってきており、インタフェース回路の複数の入力／出力端子の位置を、等長配線のために理想的な位置に配置することも困難になってきている。
【０００７】
しかし、データ伝送速度の高速化のためには、複数チャネル間のスキュー値を小さく抑えなければならない。
【０００８】
尚、上記特許文献１には、データ伝送速度の高速化のため、複数チャネル間のスキュー値を小さく抑えることについては記載されていない。
【０００９】
本発明の目的は、シリアル通信用インタフェース回路における複数チャネル間のスキューを低減するための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１２】
すなわち、送信側回路と、それに対応する受信側回路とを含んでシリアル通信用インタフェース回路を構成する。このとき、上記送信側回路は、それぞれシリアルデータを低電圧差動信号に変換して出力可能な複数のトランスミッタと、上記トランスミッタの前段に配置され、それぞれ対応する上記トランスミッタに供給されるシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路と、上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路とを含んで構成する。上記スキュー補正回路は、シリアルデータの上記受信側回路でのチャネル間スキューを補正し、このことが、シリアル通信用インタフェース回路における複数チャネル間のスキュー低減を達成する。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１４】
すなわち、シリアル通信用インタフェース回路において、複数チャネル間のスキューを低減することができる。
【発明を実施するための最良の形態】
【００１５】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係るシリアル通信用インタフェース回路は、送信側回路（１）と、それに対応する受信側回路（２）とを含む。このとき、上記送信側回路には、それぞれシリアルデータを低電圧差動信号に変換して出力可能な複数のトランスミッタ（１１１〜１１４）を設ける。そして、上記トランスミッタの前段に配置され、それぞれ対応する上記トランスミッタに供給されるシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路（１２１〜１２４）を設ける。さらに上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路（１５１〜１５４，１６０）を設ける。
【００１７】
上記の構成によれば、スキュー補正回路は、上記トランスミッタを介して出力されるシリアルデータの上記受信側回路でのチャネル間スキューを補正する。それにより、シリアル通信用インタフェース回路における複数チャネル間のスキュー値を低減することができる。
【００１８】
〔２〕このとき、上記スキュー補正回路は、補正情報を設定可能な制御レジスタ（１６０）と、上記制御レジスタの設定に従って、上記複数のフリップフロップ回路へ入力される上記クロック信号を遅延可能な遅延回路（１５１〜１４）とを含んで構成することができる。
【００１９】
〔３〕また、上記スキュー補正回路は、補正情報を設定可能な制御レジスタ（１６０）と、上記制御レジスタの設定に従って、上記複数のトランスミッタに伝達される上記シリアルデータを遅延可能な遅延回路（１７１〜１７４）とを含んで構成することができる。
【００２０】
〔４〕さらに、上記受信側回路は、それぞれ低電圧差動信号によるシリアルデータを取り込むための複数のレシーバ（２１１〜２１４）と、上記レシーバの後段に配置され、それぞれ対応する上記レシーバを介して取り込まれたシリアルデータをクロック信号に同期させるための複数のフリップフロップ回路（２２１〜２２３）と、上記レシーバを介して取り込まれるシリアルデータの上記受信側回路でのチャネル間スキューを補正可能なスキュー補正回路（２５１〜２５３，２６０）とを含んで構成することができる。
【００２１】
〔５〕このとき、上記スキュー補正回路は、補正情報を設定可能な制御レジスタ（２６０）と、上記制御レジスタの設定に従って、上記複数のフリップフロップ回路へ入力される上記クロック信号を遅延可能な遅延回路（２５１〜２５３）とを含んで構成することができる。
【００２２】
〔６〕上記スキュー補正回路は、補正情報を設定可能な制御レジスタ（２６０）と、上記制御レジスタの設定に従って、上記フリップフロップ回路に伝達される上記シリアルデータを遅延可能な遅延回路（２９１〜２９３）とを含んで構成することができる。
【００２３】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２４】
図１６には、本発明にかかるシリアル通信用インタフェース回路の比較対象とされる回路構成が示される。
【００２５】
図１６に示されるシリアル通信用インタフェース回路２００は、特に制限されないが、液晶ディスプレイを駆動するためのシリアルデータの送受を行うために設けられ、シリアルデータを出力するための送信側回路１と、上記送信側回路１から出力されたシリアルデータを取り込むための受信側回路２とを含む。送信側回路１は、３チャネル分のシリアル通信を可能とする送信部（ＴＸ−ＰＨＹ）１０を含み、受信側回路２は、３チャネル分のシリアル通信を可能とする受信部（ＲＸ−ＰＨＹ）２０を含む。送信部１０と、受信部２０とは、ピクセルクロックＣＬＫ＿Ｐ／ＣＬＫ＿Ｎ、シリアルデータＤＴ０＿Ｐ／ＤＴ０＿Ｎ、ＤＴ１＿Ｐ／ＤＴ１＿Ｎ、ＤＴ２＿Ｐ／ＤＴ２＿Ｎを低電圧差動信号（ＬＶＤＳ）により転送するための信号伝達路３によって結合される。
【００２６】
上記送信部（ＴＸ−ＰＨＹ）１０は、逓倍回路（ＴＸ−ＰＬＬ）１４０、パラレル・シリアル変換回路（Ｐ／Ｓ＿ＣＯＮＶ）１３０、ＬＶＤＳトランスミッタ１１１，１１２，１１３，１１４、Ｄ型フリップフロップ回路１２１，１２２，１２３，１２４を含む。逓倍回路１４０は、入力されたピクセルクロックＴＸ＿ＰＣＬＫを逓倍することにより高速なクロック信号を生成する。パラレル・シリアル変換回路１３０は、上記逓倍回路１４０から出力されたクロック信号に同期して、パラレルデータＴＸ＿Ｒ［７：０］、ＴＸ＿Ｇ［７：０］、ＴＸ＿Ｂ［７：０］）を３チャネルのシリアルデータに変換する。ＬＶＤＳトランスミッタ１１１，１１２，１１３，１１４は、ＣＭＯＳレベルの信号を低電圧差動信号（ＬＶＤＳ）に変換してから信号伝達路３に出力する。パラレル・シリアル変換回路１３０とＬＶＤＳトランスミッタ１１１，１１２，１１３，１１４との間には、Ｄ型フリップフロップ回路１２１，１２２，１２３，１２４が介在される。このＤ型フリップフロップ回路１２１，１２２，１２３，１２４は、上記逓倍回路１４０から出力されたクロック信号に同期してパラレル・シリアル変換回路１３０の出力信号を保持する。これによって、上記ＬＶＤＳトランスミッタ１１１，１１２，１１３，１１４へ入力される信号は、上記逓倍回路１４０から出力されたクロック信号に同期される。
【００２７】
受信部（ＲＸ−ＰＨＹ）２０は、ＬＶＤＳレシーバ２１１，２１２，２１３，２１４、Ｄ型フリップフロップ回路２２１，２２２，２２３、シリアル・パラレル変換回路（Ｓ／Ｐ＿ＣＯＮＶ）２３０、逓倍回路（ＲＸ−ＰＬＬ）２４０を含む。ＬＶＤＳレシーバ２１１，２１２，２１３，２１４の入力端子は、それぞれ抵抗Ｒによって終端されている。
【００２８】
ＬＶＤＳレシーバ２１１，２１２，２１３，２１４は、信号伝達路３を介して伝達された低電圧差動信号をＣＭＯＳレベルの信号に変換する機能を有する。ＬＶＤＳレシーバ２１４によってピクセルクロック信号ＲＸ＿ＰＣＬＫが受信される。逓倍回路２４は、ピクセルクロック信号ＲＸ＿ＰＣＬＫを逓倍することにより高速なクロック信号を生成する。この高速なクロック信号はＤ型フリップフロップ回路２２１，２２２，２２３、及びシリアル・パラレル変換回路２３０に伝達される。Ｄ型フリップフロップ回路２２１，２２２，２２３は、逓倍回路２４からの高速なクロック信号に同期して、上記ＬＶＤＳレシーバ２１１，２１２，２１３，２１４の出力信号を保持する。シリアル・パラレル変換回路２３０は、逓倍回路２４からの高速なクロック信号に同期して、上記Ｄ型フリップフロップ回路２２１，２２２，２２３の出力データをパラレルデータＲＸ＿Ｒ［７：０］、ＲＸ＿Ｇ［７：０］、ＲＸ＿Ｂ［７：０］に変換する。
【００２９】
ここで、受信部２０におけるシリアル・パラレル変換回路２３０が正しく動作するためには、受信端においてピクセルクロック信号ＣＬＫ＿Ｐ／ＣＬＫ＿Ｎに対する他データチャネルのスキュー値が許容範囲内である必要がある。そのため、複数チャネル間で伝送線路長が等しくなるようにプリント基板設計が行われるが、実際に、複数チャネル全てに理想的な伝送路パターンを設計することは困難とされる。
【００３０】
図１には、本発明にかかるシリアル通信用インタフェース回路の構成例が示される。
【００３１】
図１に示されるシリアル通信用インタフェース回路１００が、図１６に示される回路２００と異なるのは、送信側回路１において、補正情報を設定可能な制御レジスタ１６０と、この制御レジスタ１６０の設定に従って、Ｄ型フリップフロップ回路１２１〜１２４へ入力されるクロック信号を遅延可能な遅延回路（ｄｅｌａｙ）１５１〜１５３を設けた点にある。制御レジスタ１６０に設定される補正情報は、ＴＸＤ２ＤＬ［ｎ：０］、ＴＸＤ１ＤＬ［ｎ：０］、ＴＸＤ０ＤＬ［ｎ：０］、ＴＸＣＫＤＬ［ｎ：０］で示され、それぞれ対応する遅延回路１５１，１５２，１５３，１５４に供給される。
【００３２】
シリアル通信用インタフェース回路１００は、図１６に示される回路２００と同様に、送信部（ＴＸ−ＰＨＹ）１０、受信部（ＲＸ−ＰＨＹ）２０等各回路を有している。送信部と受信部とははそれぞれ異なる半導体集積回路上に構成されている。半導体集積回路は、信号伝達路３を介して実装基板上で互いに接続される。それぞれの半導体集積回路は、シリアル通信用インタフェース回路１００から入出力可能なデータ、例えば、液晶ディスプレイを駆動するためのシリアルデータを生成するための画像処理演算回路、半導体集積回路を制御する中央処理装置等の各種回路を搭載する。尚、制御レジスタ１６０は、中央処理装置によって補正情報の設定値を適宜変更可能な構成であってもよい。
【００３３】
図２には、上記遅延回路１５１の構成例が示される。
【００３４】
上記遅延回路１５１は、特に制限されないが、図２に示されるように、互いに直列接続された複数のバッファ１５１Ａと、制御レジスタ１６０から出力される補正情報ＴＸＤ２ＤＬ［ｎ：０］に基づいて遅延素子の直列接続ノードの出力を選択可能なセレクタ１５１Ｂとを含んで成る。遅延回路１５１の入力端子ＩＮには逓倍回路１４０から出力されたクロック信号が伝達される。遅延回路１５１の出力端子ＯＵＴから出力されたクロック信号はＤ型フリップフロップ回路１２１に伝達される。
【００３５】
補正情報ＴＸＤ２ＤＬ［ｎ：０］に基づいてセレクタ１５１Ｂにより何段目のバッファ出力が選択されるかによって、Ｄ型フリップフロップ回路１２１に伝達されるクロック信号の遅延時間が変更され、それによって、上記ＬＶＤＳトランスミッタ１１１からのデータ出力タイミングが調整される。尚、遅延回路１５２〜１５４は、上記遅延回路１５１と同様に構成されるため、それらの詳細な説明を省略する。
【００３６】
上記例によれば、以下の作用効果を得ることができる。
【００３７】
（１）制御レジスタ１６０の初期設定値により、受信側回路２での各チャネル毎のスキュー値が測定され、スキュー値が規格内になるように補正情報ＴＸＤ２ＤＬ［ｎ：０］、ＴＸＤ１ＤＬ［ｎ：０］、ＴＸＤ０ＤＬ［ｎ：０］が設定される。これにより、上記ＬＶＤＳトランスミッタ１１１〜１１３からのデータ出力タイミングが調整される。
【００３８】
（２）Ｄ型フリップフロップ回路１２１〜１２３に対応して遅延回路１５１〜１５３が設けられているため、ＬＶＤＳトランスミッタ１１１〜１１３からの出力タイミングをチャネル毎に独立して調整することができ、複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００３９】
（３）ピクセルクロック信号を出力するためのＬＶＤＳトランスミッタ１１４に対応する遅延回路１５４を設けることにより、各チャネルのスキュー調整幅を拡大することができる。
【００４０】
図３には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００４１】
図３に示されるシリアル通信用インタフェース回路１００が、図１に示されるのと大きく異なるのは、ＤＬＬ（ディレイド・ロックド・ループ）１３１が設けられ、このＤＬＬ１３１の出力信号によって遅延回路１５１〜１５４における各バッファ１５１Ａでの遅延量が制御されるようになっている点にある。このとき、遅延回路１５１〜１５４における各バッファ１５１Ａには、例えば図４に示されるように、ＤＬＬ１３１からの遅延量制御信号が供給されるようになっている。
【００４２】
上記の構成によれば、図１に示される場合と同様の作用効果を得ることができる。
【００４３】
また、図１に示される構成の場合、遅延回路１５１〜１５４での遅延量は、バッファ一段当たりの遅延時間となるので、電源電圧、温度、デバイス特性（Ｔｒ特性）の製造ばらつきにより大きく変動する可能性がある。それに対して、図３に示される構成によれば、ＤＬＬ１３１によって各バッファ１５１Ａにおける遅延量を制御することにより、電源電圧、温度、デバイス特性の製造ばらつきに起因する変動を低減することができるので、スキュー変動を抑えることができる。
【００４４】
図５には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００４５】
図５に示されるシリアル通信用インタフェース回路１００が、図１に示されるのと大きく異なるのは、遅延回路１５１〜１５４に代えて、逓倍回路１４０から出力されたクロック信号を選択するためのセレクタ（ＳＥＬ）１８１〜１８４が設けられた点にある。セレクタ１８１〜１８４での選択動作は、制御レジスタ１６０に設定された補正情報によって制御される。このとき、逓倍回路１４０は、互いに位相が異なる複数のクロック信号が出力される。ここで、互いに位相が異なる複数のクロック信号は、逓倍回路１４０がＰＬＬ（フェーズ・ロックド・ループ）で構成される場合には、このＰＬＬ内のＶＣＯ（電圧制御発振器）を構成するリングオシレータ各段のクロック信号を取り出すことで、容易に得ることができる。
【００４６】
図５に示される構成によれば、各チャネルに設けられたセレクタ１８１〜１８３により、Ｄ型フリップフロップ回路１２１〜１１３に入力されるクロック信号の位相制御が行われることにより、ＬＶＤＳトランスミッタ１１１〜１１３からの出力タイミングをチャネル毎に独立して調整することができ、複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００４７】
また、逓倍回路１４０において、ＰＬＬ内のＶＣＯ（電圧制御発振器）を構成するリングオシレータ各段のクロック信号を取り出すことで、互いに位相が異なる複数のクロック信号を形成する場合には、互いに位相が異なる複数のクロック信号の安定化を図ることができるので、スキュー変動を抑えることができる。
【００４８】
さらに、ピクセルクロック信号を出力するためのＬＶＤＳトランスミッタ１１４に対応するセレクタ１８４を設けることにより、各チャネルのスキュー調整幅を拡大することができる。
【００４９】
図６には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００５０】
図６に示されるシリアル通信用インタフェース回路１００が、図５に示されるのと大きく異なるのは、レベルシフト回路１９１〜１９５、及びＤ型フリップフロップ回路１４１〜１４３が設けられている点にある。
【００５１】
図６に示されるシリアル通信用インタフェース回路１００では、低消費電力化のため、パラレル・シリアル変換回路１３０が高電位側電源ＶＤＤ＝１．２Ｖで動作される。パラレル・シリアル変換回路１３０の後段に配置された回路は高電位側電源ＶＤＤ＝１．８Ｖで動作される。このため、パラレル・シリアル変換回路１３０は、レベルシフト回路（ＬＳＵ，ＬＳＤ）１９１〜１９５を介して、１．８Ｖ系回路に結合される。また、このレベルシフト回路１９１〜１９５の後段には、レベルシフト回路１９１〜１９５の出力信号を逓倍回路１４０の出力クロック信号に同期させるためのＤ型フリップフロップ回路１４１〜１４３が設けられる。
【００５２】
レベルシフト回路１９１〜１９５では、電源電圧、温度、デバイス特性の製造ばらつきによるパス遅延量が、通常のロジックゲートと比較すると大きく変動する。そのため、Ｄ型フリップフロップ回路１４１〜１４３が無い場合には、図７に示されるように、パラレル・シリアル変換回路から出力されるシリアルデータ（Ｓｅｒｉａｌ  ｄａｔａ）の遅延が大きくなる。そこで、図５に示される場合と同様にＤ型フリップフロップ回路１２１〜１２３のクロックタイミングを変化させる場合には、Ｄ型フリップフロップ回路のセットアップ時間が確保できない。例えば図７の例では、クロックＣＬＫＢ−３に同期してデータを取り込むことができない。
【００５３】
そこで、図６に示されるように、レベルシフト回路１９１〜１９３の出力データが伝達されるＤ型フリップフロップ回路１４１〜１４３では、レベルシフト回路１９１〜１９３の出力データを、先ず、位相調整されないクロック信号（ＣＬＫ−Ａ）に同期させるようにしている。また、パラレル・シリアル変換回路１３０及びＤ型フリップフロップ回路１４１〜１４３に使用するクロック（ＣＬＫ−Ａ）を、Ｄ型フリップフロップ回路１２１〜１２３のクロック信号に対して反転されたものとし、位相調整にてＤ型フリップフロップ回路１２１〜１２３のクロック信号の位相が変化した場合でも、図８に示されるように、Ｄ型フリップフロップ回路（Ｄ−Ｆ／Ｆ）のセットアップ時間を確保できるようにしている。
【００５４】
図９には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００５５】
図９に示されるシリアル通信用インタフェース回路１００が、図１に示されるのと大きく異なるのは、Ｄ型フリップフロップ回路１２１〜１２３の出力データを遅延するための遅延回路１７１〜１７３が配置されている点、また、Ｄ型フリップフロップ回路１２４の出力クロック信号を遅延するための遅延回路１７４が配置されている点にある。遅延回路１７１〜１７４は、図２に示される構成を採用することができる。
【００５６】
制御レジスタ１６０の初期設定値により、遅延回路１７１〜１７４での遅延量が制御されるため、制御レジスタ１６０の初期設定値により、受信側回路２での各チャネル毎のスキュー値が測定され、スキュー値が規格内になるように補正情報ＴＸＤ２ＤＬ［ｎ：０］、ＴＸＤ１ＤＬ［ｎ：０］、ＴＸＤ０ＤＬ［ｎ：０］が設定される。これにより、上記ＬＶＤＳトランスミッタ１１１〜１１３からのデータ出力タイミングが調整される。それにより複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００５７】
図１０には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００５８】
図１０に示されるシリアル通信用インタフェース回路１００が、図９に示されるのと大きく異なるのは、ＤＬＬ１３１が設けられ、このＤＬＬ１３１の出力信号によって遅延回路１７１〜１７４における各バッファ（１５１Ａ）での遅延量が制御されるようになっている点にある。このとき、遅延回路１７１〜１７４における各バッファ（１５１Ａ）には、例えば図４に示されるように、ＤＬＬ１３１からの遅延量制御信号が供給されるようになっている。
【００５９】
上記の構成によれば、図９に示される場合と同様の作用効果を得ることができる。
【００６０】
また、図９に示される構成の場合、遅延回路１７１〜１７４での遅延量は、バッファ一段当たりの遅延時間となるので、電源電圧、温度、デバイス特性の製造ばらつきにより大きく変動する可能性がある。それに対して、図１０に示される構成によれば、ＤＬＬ１３１によって各バッファ（１５１Ａ）における遅延量を制御することにより、電源電圧、温度、デバイス特性の製造ばらつきに起因する変動を低減することができるので、スキュー変動を抑えることができる。
【００６１】
図１１には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００６２】
図１１に示されるシリアル通信用インタフェース回路１００が、図１に示されるのと大きく異なるのは、受信側回路２において、補正情報を設定可能な制御レジスタ２６０と、この制御レジスタ２６０の設定に従って、Ｄ型フリップフロップ回路２２１〜２２３へ入力されるクロック信号を遅延可能な遅延回路（ｄｅｌａｙ）２５１〜２５３とを設けた点にある。制御レジスタ１６０に設定される補正情報は、ＲＸＤ２ＤＬ［ｎ：０］、ＲＸＤ１ＤＬ［ｎ：０］、ＲＸＤ０ＤＬ［ｎ：０］で示され、それぞれ対応する遅延回路２５１，２５２，２５３に供給される。上記遅延回路２５１，２５２，２５３は、図２に示される構成を採用することができる。
【００６３】
上記例によれば、以下の作用効果を得ることができる。
【００６４】
（１）制御レジスタ２６０の初期設定値により、受信側回路２での各チャネル毎のスキュー値が測定され、スキュー値が規格内になるように補正情報ＲＸＤ２ＤＬ［ｎ：０］、ＲＸＤ１ＤＬ［ｎ：０］、ＲＸＤ０ＤＬ［ｎ：０］が設定される。これにより、上記ＬＶＤＳトランスミッタ１１１〜１１３からのデータ出力タイミングが受信側回路２において調整される。
【００６５】
（２）Ｄ型フリップフロップ回路２２１〜２２３に対応して遅延回路２５１〜２５３が設けられているため、ＬＶＤＳトランスミッタ１１１〜１１３からの出力タイミングを受信側回路２においてチャネル毎に独立して調整することができ、複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００６６】
図１２には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００６７】
図１２に示されるシリアル通信用インタフェース回路１００が、図１１に示されるのと大きく異なるのは、ＤＬＬ２７０が設けられ、このＤＬＬ２７０の出力信号によって遅延回路２５１〜２５３における各バッファ（１５１Ａ）での遅延量が制御されるようになっている点にある。このとき、遅延回路２５１〜２５３における各バッファ（１５１Ａ）には、例えば図４に示されるのと同様に、ＤＬＬ２７０からの遅延量制御信号が供給されるようになっている。
【００６８】
上記の構成によれば、図１１に示される場合と同様の作用効果を得ることができる。
【００６９】
また、図１１に示される構成の場合、遅延回路２５１〜２５３での遅延量は、バッファ一段当たりの遅延時間となるので、電源電圧、温度、デバイス特性の製造ばらつきにより大きく変動する可能性がある。それに対して、図１２に示される構成によれば、ＤＬＬ１７０によって各バッファ（１５１Ａ）における遅延量を制御することにより、電源電圧、温度、デバイス特性の製造ばらつきに起因する変動を低減することができるので、スキュー変動を抑えることができる。
【００７０】
図１３には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００７１】
図１３に示されるシリアル通信用インタフェース回路１００が、図１１に示されるのと大きく異なるのは、遅延回路２５１〜２５３に代えて、逓倍回路１４０から出力されたクロック信号を選択するためのセレクタ２８１〜２８３が設けられた点にある。セレクタ２８１〜２８３での選択動作は、制御レジスタ２６０に設定された補正情報によって制御される。このとき、逓倍回路２４０は、互いに位相が異なる複数のクロック信号が出力される。ここで、互いに位相が異なる複数のクロック信号は、逓倍回路２４０がＰＬＬ（フェーズ・ロックド・ループ）で構成される場合には、このＰＬＬ内のＶＣＯ（電圧制御発振器）を構成するリングオシレータ各段のクロック信号を取り出すことで、容易に得ることができる。
【００７２】
図１３に示される構成によれば、各チャネルに設けられたセレクタ２８１〜２８３により、Ｄ型フリップフロップ回路２２１〜２２３に入力されるクロック信号の位相制御が行われることにより、ＬＶＤＳトランスミッタ１１１〜１１３からの出力タイミングをチャネル毎に独立して調整することができ、複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００７３】
また、逓倍回路２４０において、ＰＬＬ内のＶＣＯ（電圧制御発振器）を構成するリングオシレータ各段のクロック信号を取り出すことで、互いに位相が異なる複数のクロック信号を形成する場合には、互いに位相が異なる複数のクロック信号の安定化を図ることができるので、スキュー変動を抑えることができる。
【００７４】
図１４には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００７５】
図１４に示されるシリアル通信用インタフェース回路１００が、図１１に示されるのと大きく異なるのは、ＬＶＤＳレシーバ２１１〜２１３の出力データを遅延するための遅延回路２９１〜２９３が配置されている点、及び遅延回路２９１〜２９３の出力データがＤ型フリップフロップ回路２２１〜２２３に伝達される点にある。遅延回路２９１〜２９３は、図２に示される構成を採用することができる。
【００７６】
制御レジスタ２６０の初期設定値により、遅延回路２９１〜２９３での遅延量が制御されるため、制御レジスタ２６０の初期設定値により、受信側回路２での各チャネル毎のスキュー値が測定され、スキュー値が規格内になるように補正情報ＲＸＤ２ＤＬ［ｎ：０］、ＲＸＤ１ＤＬ［ｎ：０］、ＲＸＤ０ＤＬ［ｎ：０］が設定される。これにより、上記ＬＶＤＳトランスミッタ１１１〜１１３からのデータ出力タイミングが受信側回路２において調整される。それにより複数チャネル間のスキューをインタフェース回路内で調整することが可能になる。
【００７７】
図１５には、本発明にかかるシリアル通信用インタフェース回路の別の構成例が示される。
【００７８】
図１５に示されるシリアル通信用インタフェース回路１００が、図１４に示されるのと大きく異なるのは、ＤＬＬ２７０が設けられ、このＤＬＬ２７０の出力信号によって遅延回路２９１〜２９３における各バッファ（１５１Ａ）での遅延量が制御されるようになっている点にある。このとき、遅延回路２９１〜２９３における各バッファ（１５１Ａ）には、例えば図４に示されるように、ＤＬＬ１３１からの遅延量制御信号が供給されるようになっている。
【００７９】
上記の構成によれば、図１４に示される場合と同様の作用効果を得ることができる。
【００８０】
また、図１４に示される構成の場合、遅延回路２９１〜２９３での遅延量は、バッファ一段当たりの遅延時間となるので、電源電圧、温度、デバイス特性の製造ばらつきにより大きく変動する可能性がある。それに対して、図１５に示される構成によれば、ＤＬＬ２７０によって各バッファ（１５１Ａ）における遅延量を制御することにより、電源電圧、温度、デバイス特性の製造ばらつきに起因する変動を低減することができるので、スキュー変動を抑えることができる。
【００８１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００８２】
【図１】本発明にかかるシリアル通信用インタフェース回路の構成例回路である。
【図２】図１における主要部の詳細な構成例回路図である。
【図３】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図４】図３における主要部の詳細な構成例回路図である。
【図５】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図６】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図７】図６に示されるシリアル通信用インタフェース回路の動作説明のためのタイミング図である。
【図８】図６に示されるシリアル通信用インタフェース回路の動作説明のための別のタイミング図である。
【図９】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１０】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１１】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１２】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１３】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１４】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１５】本発明にかかるシリアル通信用インタフェース回路の別の構成例回路図である。
【図１６】本発明にかかるシリアル通信用インタフェース回路の比較対象とされるインタフェース回路の構成例回路図である。
【符号の説明】
【００８３】
１  送信側回路
２  受信側回路
３  信号伝達路
１０  送信部
２０  受信部
１１１〜１１４  ＬＶＤＳトランスミッタ
１２１〜１２４  Ｄ型フリップフロップ回路
１３０  パラレル・シリアル変換回路
１３１  ＤＬＬ
１４０  逓倍回路
１５１〜１５４  遅延回路
１５１Ａ  バッファ
１５１Ｂ  セレクタ
１６０  制御レジスタ
１７１〜１７４  遅延回路
１８１〜１８４  セレクタ
１９１〜１９５  レベルシフタ
２１１〜２１４  ＬＶＤＳレシーバ
２２１〜２２３  Ｄ型フリップフロップ回路
２３０  シリアル・パラレル変換回路
２４０  逓倍回路
２５１〜２５３  遅延回路
２６０  制御レジスタ
２７０  ＤＬＬ
２８１〜２８３  セレクタ
２９１〜２９３  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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