(57)【要約】【課題】画素表示領域の構造を簡易化しつつ、センサでの受光量を精度よく検出できる表示装置を提供する。【解決手段】本発明に係る表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路４１＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。各画素ごとに複数のセンサ１２ａ，１２ｂを設けて画像取込みを行うため、高解像度で画像取込みを行うことができる。また、センサ１２ａ，１２ｂで取り込んだ画像データをバッファ１３に格納するため、フォトダイオードＤ１，Ｄ２で受光した光量を正確に検出できる。さらに、アレイ基板２１、対向基板２４及びバックライト２３の順に配置するため、紙面２２からの反射光の強弱をフォトダイオードＤ１，Ｄ２にて精度よく検出できる。【選択図】図３
2008287260.tif 000002
【特許請求の範囲】
【請求項１】
縦横に列設される信号線及び走査線の各交点付近に形成される表示画面を構成する表示素子と、
前記表示画面内に設けられるセンサと、
前記センサの出力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、を備え、
前記Ａ／Ｄ変換部は、前記信号線及び走査線と、前記表示素子と、前記センサとが形成される絶縁基板の額縁部分に形成されることを特徴とする表示装置。
【請求項２】
前記Ａ／Ｄ変換器は、
前記電荷蓄積部の蓄積電荷に応じた信号を供給する検出線上に直列接続される第１トランジスタ、キャパシタ、アンプ、第２トランジスタ、及びシフトレジスタと、
前記第１トランジスタと前記キャパシタとの接続経路の電圧を所定電圧に設定するか否かを切り替える第３トランジスタと、を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記Ａ／Ｄ変換器は、前記第３トランジスタをオンして前記キャパシタに初期電荷を蓄積した後、前記第１トランジスタをオンし、前記アンプの入力電圧が前記アンプの動作しきい値より高いか否かによりＡ／Ｄ変換を行うことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記アンプは、直列接続されたキャパシタ及びインバータからなる反転部を複数縦続接続して構成されることを特徴とする請求項２または３に記載の表示装置。
【請求項５】
複数の前記表示素子ごとに設けられ、これら複数の表示素子に対応する前記センサの出力信号のうちいずれか一つを選択可能な出力選択部を備え、
前記Ａ／Ｄ変換器は、前記出力選択部のそれぞれごとに設けられ、対応する前記出力選択部の出力をＡ／Ｄ変換することを特徴とする請求項１及至４のいずれかに記載の表示装置。
【請求項６】
前記Ａ／Ｄ変換回器は、素子特性補償手段を有したアンプを複数段縦続接続して構成される感度向上手段を備えることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像取込み機能を備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【０００３】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した表示装置が提案されている（特許文献１および２を参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この種の従来の表示装置は、画素ごとにフォトダイオードを１個ずつ設けており、スキャナの解像度が低いため、画像は粗く、実用性に乏しい。
【０００５】
また、液晶表示装置用の駆動ＴＦＴとして広く用いられているポリシリコンＴＦＴは、電気的特性を均一化させるのが技術的に難しく、センサ出力を高精度にＡ／Ｄ変換するのが困難である。
【０００６】
また、画像取込みの対象である紙面とセンサとの間の距離が、ガラス厚0.7mm＋光学フィルム厚0.4mmの和1.1mmであるため、紙面での拡散光が隣接センサに入射してしまい、ノイズの原因になる。
【０００７】
本発明は、このような点に鑑みてなされたものであり、その目的は、画素表示領域の構造を簡易化しつつ、センサでの受光量を精度よく検出できる表示装置を提供することにある。
【特許文献１】特開2001-292276公報
【特許文献２】特開2001-339640公報
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、縦横に列設される信号線及び走査線の各交点付近に形成される表示画面を構成する表示素子と、前記表示画面内に設けられるセンサと、前記センサの出力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、を備え、前記Ａ／Ｄ変換部は、前記信号線及び走査線と、前記表示素子と、前記センサとが形成される絶縁基板の額縁部分に形成されることを特徴とする表示装置が提供される。
【発明の効果】
【０００９】
本発明によれば、センサでの受光量をＡ／Ｄ変換するＡ／Ｄ変換部を絶縁基板の額縁部分に設けるため、画素表示領域の構造を簡易化しつつ、センサでの受光量を精度よく検出できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）  図１は本発明に係る表示装置の第１の実施形態の概略構成図であり、アレイ基板上の構成を示している。図１の表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。
【００１２】
図２は画素アレイ部１の一部を詳細に示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣs線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。
【００１３】
図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａ，１２ｂはそれぞれフォトダイオードＤ１，Ｄ２とセンサ切替用トランジスタＱ１，Ｑ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。
【００１４】
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。
【００１５】
バッファ１３は、スタティックＲＡＭ（SRAM）で構成され、例えば、図４に示すように、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ５と、後段のインバータの出力端子に接続される出力用トランジスタＱ６とを有する。
【００１６】
信号SPOLBがハイレベルのときに、トランジスタＱ５はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。
【００１７】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、バッファ１３には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００１８】
一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。取り込んだ画像データは、バッファ１３に格納された後、検出線を介して不図示のＣＰＵに送られる。このＣＰＵは、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。なお、ＣＰＵは一つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【００１９】
図６は画像取込み時の動作タイミング図である。まず、センサ１２ａ，１２ｂ信号ＰＡＲがハイレベルであるため、１画素内の左側のトランジスタが選択される。
【００２０】
次に、図６の時刻ｔ１〜ｔ２では、画素アレイ部１を１行ずつ順に駆動し、全画素を同一色（例えば白色）に設定する。
【００２１】
次に、時刻ｔ３では、信号RST,SPOLA,SPOLBをいずれもハイレベルに設定して、トランジスタＱ３，Ｑ４，Ｑ５をいずれもオンさせる。これにより、バッファ１３とキャパシタＣ３に初期値が設定される。
【００２２】
信号ＲＳＴがローレベルになると（時刻ｔ４）、センサ１２ａ，１２ｂは画像取り込みを開始する。紙面２２からの反射光がセンサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２で受光されると、キャパシタＣ３に蓄積された電荷がフォトダイオードＤ１，Ｄ２を通って接地端子ＧＮＤに流れる。すなわち、リーク電流が流れる。これにより、キャパシタＣ３の蓄積電荷が減少する。
【００２３】
時刻ｔ５になると、信号SPOLAがハイレベルになり、キャパシタＣ３の蓄積電荷に応じた２値データがバッファ１３に格納される。
【００２４】
その後、時刻ｔ６になると、信号SPOLBがハイレベルになり、バッファ１３が保持動作を開始する。その後、時刻ｔ７になると、バッファ１３に格納されたデータが各画素ごとに順に検出線に供給されて不図示のＣＰＵに送られる。
【００２５】
図６において、各画素ごとにバッファ１３を設ける理由は以下の通りである。キャパシタＣ３の蓄積電荷は、センサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２を流れる電流によりリークする以外に、画素内のＴＦＴを流れる電流によってもリークする。このため、時間がたつにつれて、キャパシタＣ３の蓄積電荷は少なくなり、キャパシタＣ３の両端電圧も低下してしまう。このため、各画素ごとにバッファ１３を設け、キャパシタＣ３の蓄積電荷がリークする前にバッファ１３に転送すれば、キャパシタＣ３のリークによる影響を受けずに画像取込みを行うことができる。
【００２６】
なお、バッファ１３としてSRAMを用いる理由は、SRAMは数十万ルクスの光が照射されても、論理反転などの誤動作を起こすおそれがないためである。
【００２７】
時刻ｔ８以降は、センサ切替信号ＰＡＲがローレベルになり、センサ１２ａ，１２ｂを切り替えて画像取込みを行う。
【００２８】
本実施形態のアレイ基板２１上に形成される各構成部分は、ｎチャネルＴＦＴとｐチャネルＴＦＴを用いて形成される。
【００２９】
図７はｎチャネルＴＦＴの製造工程図、図８はｐチャネルＴＦＴの製造工程図である。まず、ガラス基板３１上にSiNxやSiOx等からなるアンダーコート層をＣＶＤ法により形成する。アンダーコート層を形成する理由は、ガラス基板３１上に形成される素子に不純物が拡散しないようにするためである。
【００３０】
次に、PECVD法やスパッタリング法等により、ガラス基板３１上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜３２を形成する。
【００３１】
次に、多結晶シリコン膜３２をパターニングした後、PECVD法やECR-CVD法等で形成したSiOx膜からなる第１絶縁層３３を形成する。そして、多結晶シリコン膜３２の所定箇所に低濃度のボロンを注入する（図７（ａ）、図８（ａ））。
【００３２】
次に、レジスト等３４をマスクとして、所定箇所にリンをイオン注入する（図７（ｂ）、図８（ｂ））。次に、レジスト等３４をマスクとして、ｎチャネルＴＦＴの形成箇所にボロンをイオン注入する（図７（ｃ））。
【００３３】
次に、Mo-TaやMo-Ｗ等の第１メタルを成膜してパターニングし、ゲート電極３５を形成する。次に、レジスト等３４をマスクとして、イオン注入法を用いて、ｎチャネルＴＦＴの形成箇所にリンイオンを注入し（図７（ｄ））、ｐチャネルＴＦＴの形成箇所にボロンイオンを注入する（図８（ｃ））。
【００３４】
次に、レジスト等３４をマスクとして、ｐチャネルＴＦＴの形成箇所に低濃度リンをイオン注入する（図８（ｄ））。
【００３５】
次に、SiOxからなる第２絶縁層３６を形成した後、電極を形成するためのコンタクトホールを開口した後、第２メタル３７を成膜してソース・ドレイン電極をパターニングするする（図７（ｅ）、図８（ｅ））。最後に、パッシベーション膜としてSiＮ膜を成膜してｎチャネルＴＦＴとｐチャネルＴＦＴが完成する。
【００３６】
図２に示したセンサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２は、ｐ+層、ｐ-層、ｎ-層及びｎ+層からなるＰＩＮ構造にするのが望ましい。ＰＩＮ構造は、空乏層が広く、光−電流変換効率がよいためである。
【００３７】
図９はＰＩＮ構造のフォトダイオードＤ１，Ｄ２の製造工程図である。まず、ガラス基板３１上に第１絶縁層３３を形成した後、その上面に低濃度のボロンをイオン注入してｐ-層を形成する（図９（ａ））。
【００３８】
次に、レジスト等３４をマスクとしてリンをイオン注入し、第１絶縁層３３の一部にｎ+層を形成する（図９（ｂ））。次に、レジスト等３４をマスクとしてボロンをイオン注入し、第１絶縁層３３の一部にｐ+層を形成する（図９（ｃ））。
【００３９】
次に、ゲート電極３５となる第１メタルを形成した後、レジスト等３４をマスクとして低濃度リンをイオン注入する（図９（ｄ））。次に、第２絶縁層３６を形成してコンタクトホールを開け、第２メタル３７を所定形状に形成する（図９（ｅ））。
【００４０】
本実施形態の表示装置は、図５に示したように、アレイ基板２１とバックライト２３との間に対向基板２４を配置している。その理由は、仮に図１０に示すように対向基板２４とバックライト２３との間にアレイ基板２１を配置すると、アレイ基板２１上に形成されたすべての素子がバックライト２３からの光を直接受けるとともに、紙面２２からの反射光が弱くなるため、反射光の強弱を精度よく検出できない。これに対して、本実施形態の場合、図１１に示すように、バックライト２３からの直接光をアレイ基板２１上の第１及び第２メタル３７で遮ることができ、紙面２２からの反射光のみをポリシリコン層に入射することができる。
【００４１】
センサ１２ａ，１２ｂの内部構成は、図３に示した回路に限定されない。図１２はセンサ１２ａ，１２ｂの内部構成の変形例を示す図である。Type-Aは、図３と同様の回路構成であり、キャパシタＣ３に蓄積された電荷を、光を受光したフォトダイオードＤ１を介して接地端子VSS1にリークさせるものである。
【００４２】
Type-Bは、Type-Aとは逆に、光を受光したフォトダイオードＤ１からキャパシタＣ３に電流を流して電荷を蓄積するものである。
【００４３】
Type-Cは、光を受光したフォトダイオードＤ１からキャパシタＣ３に電流を流して電荷を蓄積し、光を受光しない場合は、キャパシタＣ３からバイアス用トランジスタＱ７を介してゆっくり電荷をリークさせるものである。
【００４４】
Type-Eは、光の強度に応じた電圧を取り出すものである。
【００４５】
このように、本実施形態では、各画素ごとに複数のセンサ１２ａ，１２ｂを設けて画像取込みを行うため、高解像度で画像取込みを行うことができる。また、センサ１２ａ，１２ｂで取り込んだ画像データをバッファ１３に格納するため、フォトダイオードＤ１，Ｄ２で受光した光量を正確に検出できる。
【００４６】
さらに、アレイ基板２１、対向基板２４及びバックライト２３の順に配置するため、バックライト２３からの直接光がフォトダイオードＤ１，Ｄ２に入射されなくなり、紙面２２からの反射光の強弱をフォトダイオードＤ１，Ｄ２にて精度よく検出できる。
【００４７】
図２では、１画素に2個のセンサ１２ａ，１２ｂを設ける例を説明したが、センサ１２ａ，１２ｂの数は２個に限定されず、３個以上でもよい。センサ１２ａ，１２ｂの数が増えるほど、画像取込み時の解像度を上げることができる。
【００４８】
（第２の実施形態）  第２の実施形態は、バッファの代わりに、Ａ／Ｄ変換を行う検出回路を設けるものである。
【００４９】
図１３は表示装置の第２の実施形態の概略構成を示すブロック図である。図１３の表示装置は、図３と比較すればわかるように、バッファの代わりにＡ／Ｄ変換を行う検出回路４１を備えており、キャパシタＣ３の蓄積電荷は、トランジスタＱ３と検出線を介して検出回路４１に供給される。検出回路４１は、アレイ基板の額縁部分に設けられる。
【００５０】
図１３のような構成にすると、画素内の素子数が少なくなる。透過型液晶表示装置のように背面に光源を備え、各画素内の表示素子を制御して各画素の明暗を制御して表示を行う表示装置では、画素開口部の面積の割合（開口率）を大きくでき、光源の輝度を比較的低くできることから、光源で消費される消費電力を削減できる。
【００５１】
また、密着センサとしての動作を考えた場合、光源の光が画素内の素子にそれほど遮られずに、有効に撮像対象に到達反射するため、センサの動作時にも光源の輝度を比較的低くして光源で消費される消費電力を削減できる。
【００５２】
また、画素内にバッファを設けない場合は、センサの信号を検出線を介して額縁部に設けられたＡ／Ｄ変換回路に伝達しなければならない。画素内に設けられるセンサ出力保持用のキャパシタＣ３の容量は、開口率確保の制約などから高々１ｐＦ程度であり、検出線の容量Coutは、表示装置の場合、画素電極やその他素子・配線電極などと容量結合するため２０ｐＦ程度である（４“ＱＶＧＡの場合）。
【００５３】
画素内の１ｐＦの容量に仮に５Ｖが蓄積された場合、２０ｐＦの検出線の容量Ｃoutに導かれた途端に非常に微弱な振幅になってしまう。その大きさは、電荷保存則により容易に推定できるように、もとの信号振幅のC３/（Ｃ３＋Cout）程度となる。この場合、1[ｐＦ]/（１[ｐＦ]＋２０[ｐＦ]）となりもとの信号振幅の５％未満の微小振幅になると見積もられる。そこで、額縁部のＡ／Ｄ変換回路は、微小な電位差をはっきりとした電位差に増幅できることが必要である。
【００５４】
しかしながら、シリコン基板上に形成されるトランジスタ回路の場合と異なり、絶縁基板上に低温ポリシリコンプロセスを用いて形成されるＬＴＰＳ素子（Low Temperature Poly-Si素子）の場合、同一チップ上でも素子特性のＶthばらつきが１Ｖ程度になることがある。このため、シリコン基板上のＡ／Ｄ変換回路でよく用いられる差動回路（オペアンプ）をそのまま用いることができず、Ｖthばらつきの補償手段を有したＡ／Ｄ変換回路が必要となる。オペアンプを普通に用いると、素子のＶｔｈばらつきなどにより、あるセンサ出力電位が、ある検出回路でハイレベルに変換され、別の検出回路ではローレベルに変換されるなどして実用にならないためである。
【００５５】
以下では、とくにＬＴＰＳ素子を用いて表示装置のアレイ基板上に一体形成する場合に特に有効なＶｔｈばらつき補償手段を有したＡ／Ｄ変換回路を備えた検出回路について述べる。
【００５６】
図１４は検出回路４１の詳細構成を示す回路図である。図１４の検出回路４１は、各検出線ごとに、トランジスタＱ７，Ｑ８と、キャパシタＣ４及びインバータＩＶ１からなるアンプ４２と、インバータＩＶ２と、ラッチ４３と、トランジスタＱ９と、トランジスタＱ１０及びレジスタ回路４４からなるシフトレジスタ４５とを有する。
【００５７】
トランジスタＱ７のゲートにはいずれも信号/PRCが入力され、トランジスタＱ８のゲートにはいずれも信号ＰＲＣが入力される。まず最初は、所定期間だけ信号ＰＲＣをハイレベルにする。これにより、トランジスタＱ８がオンし、アンプ４２の入力端は、電圧ＶPRCに初期化される。電圧ＶPRCは、センサのハイレベルの出力が検出線に導かれた場合の検出線電圧と、センサのローレベルの出力が検出線に導かれた場合の検出線電圧との間の電圧に設定される。アンプ４２内のインバータＩＶ１の入出力端子間にスイッチＳＷ１が接続されており、電圧ＰＲＣがハイレベルのときは、このスイッチＳＷ１がオンするため、インバータＩＶ１の入力端（＝キャパシタ素子Ｃ４の下側の端）にはインバータの動作しきい値が保持される。このとき、アンプ４２は増幅動作を行わない。この動作により、Ｖthのキャンセルが行われる。Ｖthがばらついても、インバータＩＶ１の入力端にはインバータＩＶ１の動作閾値が保持される。
【００５８】
次に、信号/PRCをハイレベル（信号ＰＲＣをローレベル）にすると、検出線の電圧が電圧ＶPRCより高いか否かがそのままキャパシタ素子Ｃ４を介して、インバータＩＶ１の入力端に動作閾値に対して高いか否かの電圧に置き換わるように入力され、インバータＩＶ１の出力端に反転増幅出力が確実に出力される。このようにして、Ｖthばらつきが１Ｖ程度あるような場合でも確実にＡ／Ｄ変換が行われる。
【００５９】
その後、所定のタイミングで、ラッチ４３はラッチ動作を行う。その後、信号Ａがハイレベルになると、ラッチ４３の出力がシフトレジスタ４５の各レジスタ回路４４に書き込まれる。その後、信号Ａがローレベルになると、トランジスタＱ１０がオンし、各レジスタ回路４４は縦続接続され、クロックＣＬＫに同期して、データは１段ずつ右側にシフトされ、右端のレジスタ回路４４からＣＰＵに供給される。
【００６０】
なお、場合によっては、ラッチ４３を省略することも可能である。検出線の出力を直接シフトレジスタ４５に導いてやればよい。ただし、シフトレジスタ４５がＣＰＵにデータを出力し終えたちょうど良いタイミングで、検出線の出力をシフトレジスタ４５に供給する必要がある。シフトレジスタ４５にデータを格納し終わるまでに検出回路４１の出力が変化しないようにするためである。
【００６１】
これに対し、図１４のようにラッチ４３を設けると、シフトレジスタ４５の動作にかかわらず、Ａ／Ｄ変換の出力をラッチ４３に保持し続けることができ、迅速に次の検出動作に入ることができる利点がある。
【００６２】
図１４では、アンプ４２をキャパシタＣ４とインバータＩＶ１の一個ずつで構成しているが、図１５に示すように、キャパシタＣ４とインバータＩＶ１を複数個ずつ縦続接続してもよい。これにより、アンプ４２の利得制御の精度を向上できる。縦続接続数が多いほど、Ａ／Ｄ変換可能な検出線の最小振幅をより小さくでき、Ａ／Ｄ変換機の感度を高めることができることになる。
【００６３】
このように、第２の実施形態では、アレイ基板の額縁部分に設けられた検出回路４１により、キャパシタＣ２の蓄積電荷をＡ／Ｄ変換するため、画素内にバッファを設ける必要がなくなり、画素の構造を簡略化でき、その分、センサの解像度向上が図れる。
【００６４】
図１３では、画素アレイ部内にバッファを設けずに、アレイ基板の額縁部分に検出回路４１を設ける例を説明したが、画素アレイ部に図３と同様のバッファを設けてもよい。これにより、二重にＡ／Ｄ変換を行うことになるが、バッファの出力振幅を小さくすることができることから、消費電力の削減が図れる。
【００６５】
すなわち、表示装置の場合、検出線は前述のように、表示画素電極などと容量結合するため、バッファの駆動負荷として大きくなる。検出線を駆動するための消費電力は、検出線の容量をCout、検出線が駆動される周波数をfout、検出線の振幅をVaとしたとき、Cout×fout×Va×Vaで表すことができるため、Vaを検出回路が判別できる程度に小さくすることは消費電力低減に有効である。例えば、検出線を５Ｖ振幅で駆動する場合に対し、１Ｖ振幅で駆動する場合には、バッファ部の検出線駆動のための消費電力は25分の１に削減される。
【００６６】
上述した図１３では、各検出線ごとに検出回路４１を設ける例を説明したが、複数のセンサで同一の検出回路４１を共有してもよい。
【００６７】
図１６は複数の検出線で同一の検出回路４１を共有する場合の検出回路４１ａの回路図である。図１４の検出回路４１と比較して、それぞれ異なる検出線に接続されるトランジスタＱ１１，Ｑ１２を有する検出線選択回路が新たに設けられている。
【００６８】
検出線選択回路内のトランジスタＱ１１，Ｑ１２は、信号ＫＩＲの論理によりいずれか一方がオンし、２つの検出線上の信号のいずれか一方をトランジスタＱ７に供給する。
【００６９】
このように、複数の検出線で同一の検出回路４１ａを共有することにより、検出回路４１ａの数を削減でき、額縁部分の占有面積の削減と消費電力の削減が可能になる。
【００７０】
なお、３本以上の検出線で同一の検出回路を共有してもよい。同一の検出回路を共有する検出線の数が増えるほど、検出回路の占有面積と消費電力の削減が図れる。
【００７１】
上述した実施形態では、撮像対象物の反射光をフォトダイオードなどのアレイ基板上の素子のリーク電流に光電変換する密着センサ一体型表示装置の検出回路として説明したが、センサ部が素子の光応答を利用するものでなくても同様に適用可能である。例えば、ＴＦＴ素子のドレイン−ソース電極間を適当な電位に設定し,指などがゲート電極に接近したか否かをドレイン−ソース間電流に変換するようなセンサの検出回路としても有効である。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る表示装置の一実施形態の概略構成図。
【図２】画素アレイ部の一部を詳細に示したブロック図。
【図３】図２の一部を詳細に示した回路図。
【図４】バッファの内部構成を示す回路図。
【図５】表示装置の構造を示す簡易的な断面図。
【図６】画像取込み時の動作タイミング図。
【図７】ｎチャネルＴＦＴの製造工程図。
【図８】ｐチャネルＴＦＴの製造工程図。
【図９】ＰＩＮ構造のフォトダイオードの製造工程図。
【図１０】アレイ基板と対向基板の位置関係を変えた場合の断面図。
【図１１】本実施形態の断面図。
【図１２】センサの内部構成の変形例を示す図。
【図１３】表示装置の第２の実施形態の概略構成を示すブロック図。
【図１４】検出回路４１の詳細構成を示す回路図。
【図１５】アンプの変形例を示す回路図。
【図１６】複数の検出線で同一の検出回路を共有する場合の検出回路の回路図。
【符号の説明】
【００７３】
１  画素アレイ部
２  信号線駆動回路
３  走査線駆動回路
４  検出回路４１＆出力回路
５  センサ制御回路
１１  画素ＴＦＴ
１２ａ，１２ｂ  センサ
１３  バッファ
２１  アレイ基板
２２  紙面
２３  バックライト
２４  対向基板
４１  検出回路
４２  アンプ
４３  ラッチ
４５  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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