(57)【要約】【課題】大画面パネルであっても、回路素子を劣化させることなく画像表示する。【解決手段】プラズマディスプレイ装置であって、走査電極駆動回路は、基準電位を出力する第１のスイッチング素子と基準電位に重畳された電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備えた走査パルス発生回路と、基準電位を所定の電圧に設定する電圧設定回路とを備え、電圧設定回路により基準電位を変更するときにスイッチ部の出力をハイインピーダンス状態に制御することを特徴とする。【選択図】図８
2008170750.tif 000002
【特許請求の範囲】
【請求項１】
走査電極と維持電極とデータ電極とを有する放電セルを複数備えたプラズマディスプレイパネルと、前記走査電極を駆動する走査電極駆動回路と、前記維持電極を駆動する維持電極駆動回路と、前記データ電極を駆動するデータ電極駆動回路とを備えたプラズマディスプレイ装置であって、
前記走査電極駆動回路は、
基準電位を出力する第１のスイッチング素子と前記基準電位に重畳された電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備えた走査パルス発生回路と、前記基準電位を所定の電圧に設定する電圧設定回路とを備え、
前記電圧設定回路により前記基準電位を変更するときに前記スイッチ部の出力をハイインピーダンス状態に制御するように構成したことを特徴とするプラズマディスプレイ装置。
【請求項２】
前記電圧設定回路により前記基準電位を低い電圧から高い電圧に変更するときに前記スイッチ部の出力をハイインピーダンス状態に制御するように構成したことを特徴とする請求項１に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
【０００３】
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板には平行なデータ電極が複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
【０００４】
パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。
【０００５】
各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルに選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスを印加し、書込み期間において書込み放電を発生させた放電セルで維持放電を発生させ、対応する放電セルを発光、点灯させることにより画像表示を行う。
【０００６】
このようにパネルを駆動する駆動回路は、それぞれの電極に様々な電圧値を持つ駆動電圧波形を印加し、かつ放電電流や変位電流を安定的に流すために、多くのスイッチング素子を有する回路で構成されている。特に走査電極駆動回路は、印加すべき駆動電圧波形が複雑であり、さらに走査電極のそれぞれに異なる形状の駆動電圧波形を印加する必要があるため、回路構成が複雑になる傾向がある。それに伴い、スイッチング素子のタイミング制御が難しくなる、あるいは電流経路のインピーダンスが大きくなる等により、駆動回路の各部の電圧および印加すべき駆動電圧波形に歪みが発生してしまう。
【０００７】
これらの波形歪を改善する方法として、スイッチング素子を並列に複数接続してインピーダンスを下げる方法や、電圧を供給するための経路を新たに追加する方法（例えば、特許文献１参照）、電圧波形を発生させる駆動回路の回路構成を変更する方法（例えば、特許文献２参照）等が提案されている。
【特許文献１】特開２００５−３７６０４号公報
【特許文献２】特開２００５−３７６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、パネルの大画面化が進むにつれて、パネル容量を充放電するための変位電流や放電に伴う放電電流も増大し、駆動電圧波形に付随するリンギング等の波形歪も大きくなる。そしてこの波形歪がスイッチング素子等の回路素子の耐圧よりも大きくなると、これらの回路素子を劣化させる恐れが出てきた。
【０００９】
本発明は、これらの課題に鑑みなされたものであり、大画面パネルであっても、回路素子を劣化させることなく画像表示することができるプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、走査電極と維持電極とデータ電極とを有する放電セルを複数備えたパネルと、走査電極を駆動する走査電極駆動回路と、維持電極を駆動する維持電極駆動回路と、データ電極を駆動するデータ電極駆動回路とを備えたプラズマディスプレイ装置であって、走査電極駆動回路は、基準電位を出力する第１のスイッチング素子と基準電位に重畳された電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備えた走査パルス発生回路と、前記基準電位を所定の電圧に設定する電圧設定回路とを備え、前記電圧設定回路により前記基準電位を変更するときにスイッチ部の出力をハイインピーダンス状態に制御するように構成したことを特徴とする。
【００１１】
また、本発明のプラズマディスプレイ装置は、電圧設定回路により基準電位を低い電圧から高い電圧に変更するときにスイッチ部の出力をハイインピーダンス状態に制御することが望ましい。
【発明の効果】
【００１２】
本発明によれば、大画面パネルであっても、回路素子を劣化させることなく画像表示することができるプラズマディスプレイ装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
【００１４】
（実施の形態）
図１は、本発明の実施の形態に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
【００１５】
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
【００１６】
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
【００１７】
図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。
【００１８】
次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。
【００１９】
図３は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路ブロックに必要な電源を供給する電源回路４６および商用電源ＡＣ１００（Ｖ）〜電源回路４６に電力を供給する電源スイッチ４７を備えている。
【００２０】
画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。
【００２１】
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。
【００２２】
電源回路４６は、各回路ブロックに供給する様々な電源を備えているが、特に走査電極駆動回路４３に供給する電源としては、正の維持パルス電圧Ｖｓｕｓを発生する電源ＶＳＵＳ、正の電圧Ｖｓｅｔを発生する電源ＶＳＥＴ、負の電圧Ｖａｄを発生する電源ＶＡＤ、電源ＶＡＤに重畳された電圧Ｖｓｃｎを発生する電源ＶＳＣＮ、制御用の電圧１５（Ｖ）を発生するフローティング電源ＶＣＮＴを備えている。
【００２３】
図４は、本発明の実施の形態におけるプラズマディスプレイ装置１００の走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルスを発生するための走査パルス発生回路５０と、走査パルス発生回路５０の基準電位Ｖｆｌを後述する所定の電圧に設定する電圧設定回路６０とを備えている。
【００２４】
走査パルス発生回路５０は、基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆの電源として働くブートストラップ部５１と、走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを有する走査パルス出力部５２と、走査パルス出力部５２のスイッチ部ＯＵＴ１〜ＯＵＴｎに電圧Ｖｓｃｆを印加するための抵抗Ｒ５１とを備えている。ブートストラップ部５１はコンデンサＣ５１とダイオードＤ５１とで構成され、電源回路４６の電源ＶＳＣＮから供給される電圧Ｖｓｃｎをくみ上げる。走査パルス出力部５２のスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、基準電位Ｖｆｌを出力するための第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎと基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆを出力するための第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎとを有している。
【００２５】
電圧設定回路６０は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプするためのスイッチング素子Ｑ６１と、維持パルスを発生するための維持パルス発生部７０と、傾斜波形電圧を発生させるための初期化波形発生部８０とを備えている。
【００２６】
維持パルス発生部７０は、走査電極を維持パルス電圧Ｖｓｕｓにクランプするためのスイッチング素子Ｑ７１およびスイッチング素子Ｑ７２、走査電極を０（Ｖ）にクランプするスイッチング素子Ｑ７３、およびスイッチング素子Ｑ７１、Ｑ７２、Ｑ７３のそれぞれに並列に接続されたダイオードＤ７１、Ｄ７２、Ｄ７３を有している。さらに、電力回収を行うためのコンデンサＣ７４、スイッチング素子Ｑ７５、Ｑ７６、逆流防止用のダイオードＤ７５、Ｄ７６、共振用のインダクタＬ７５、Ｌ７６を有している。なお、コンデンサＣ７４は電極間容量Ｃｐに比べて十分に大きい容量を持ち、後述する維持パルス電圧Ｖｓｕｓの約半分の約Ｖｓｕｓ／２に充電されている。初期化波形発生部８０は、電界効果トランジスタＱ８１とコンデンサＣ８１と抵抗Ｒ８１とツェナーダイオードＤ８１を有し電圧Ｖｓｅｔの電源に接続されたミラー積分回路と、電界効果トランジスタＱ８２とコンデンサＣ８２と抵抗Ｒ８２とを有し電圧Ｖａｄ’に接続されたミラー積分回路と、スイッチング素子Ｑ８３を用いた分離回路とを備える。
【００２７】
このように構成された電圧設定回路６０を用いて、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄ、電圧０（Ｖ）、あるいは後述するようにそれ以外の電圧に設定することができる。
【００２８】
なお、パネル１０の駆動時には、スイッチング素子Ｑ７５、Ｑ７６、Ｑ７１、Ｑ７３、Ｑ８３、Ｑ６１、ダイオードＤ７５、Ｄ７６、Ｄ７２には非常に大きなピーク電流が流れる。図４にはこれらの素子のそれぞれは１つの素子の記号を用いて示したが、通常はこれらのスイッチング素子、ダイオードは数個〜十数個の同一仕様の素子を並列に接続してインピーダンスを下げて使用している。
【００２９】
次に、パネル１０を駆動するための駆動方法について説明する。パネル１０はサブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
【００３０】
初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。このときの初期化動作には、全ての放電セルで初期化放電を発生させる全セル初期化動作と維持放電を発生した放電セルで初期化放電を発生させる選択初期化動作とがある。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
【００３１】
図５は、本発明の実施の形態における各電極に印加する駆動電圧波形図であり、第１サブフィールドを全セル初期化動作を行うサブフィールド、第２サブフィールドを選択初期化動作を行うサブフィールドとしてそれぞれのサブフィールドの駆動電圧波形を示している。
【００３２】
第１サブフィールドにおける初期化期間前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ０（Ｖ）を印加する。そしてスイッチング素子Ｑ７３、Ｑ８３をオンにして基準電位Ｖｆｌを０（Ｖ）とし、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃｆを印加する。次にスイッチング素子Ｑ７３をオフにするとともに電界効果トランジスタＱ８１をオンにしてミラー積分回路を動作させる。すると基準電位ＶｆｌはツェナーダイオードＤ８１のツェナー電圧Ｖｚ分の電圧上昇の後、電圧Ｖｓｅｔに向かって緩やかに上昇する。こうして電圧Ｖｓｃｆ＋Ｖｓｅｔに向かって緩やかに上昇する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
【００３３】
初期化期間後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加する。そして、電界効果トランジスタＱ８１をオフに、スイッチング素子Ｑ７１、Ｑ７２をオンにして基準電位Ｖｆｌを電圧Ｖｓｕｓにし、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓ＋Ｖｓｃｆを印加する。次にスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオフ、スイッチング素子ＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓを印加する。このとき、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えを同時に行うのではなく、半分ずつ時刻をずらして切換えを行う。その後、スイッチング素子Ｑ８３をオフにするとともに電界効果トランジスタＱ８２をオンにしてミラー積分回路を動作させる。すると基準電位Ｖｆｌは電圧Ｖａｄ’に向かって緩やかに下降する。こうして電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。するとこの間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。
【００３４】
このように、第１サブフィールドの初期化期間には、全ての放電セルで初期化放電を発生させる全セル初期化動作を行う。
【００３５】
書込み期間では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加する。そしてスイッチング素子Ｑ６１をオンにして基準電位Ｖｆｌを負の電圧Ｖａｄとするとともにスイッチング素子ＱＨ１〜ＱＨｎをオンにすることにより、走査電極ＳＣ１〜ＳＣｎに電圧Ｖａｄ＋Ｖｓｃｆを印加する。
【００３６】
次に、スイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａｄを印加する。そして、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルスＶｄを印加する。すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。その後、スイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフに戻す。
【００３７】
次に、スイッチング素子ＱＨ２をオフにしスイッチング素子ＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルスＶｄを印加する。すると２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行う。
【００３８】
その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎをオフにして、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力をハイインピーダンス状態にする。そしてこの間にスイッチング素子Ｑ６１をオフ、スイッチング素子Ｑ８３およびスイッチング素子Ｑ７３をオンにして、基準電位Ｖｆｌを０（Ｖ）にする。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＬ１〜ＱＬｎをオンにして、走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加する。
【００３９】
続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加する。走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するには、スイッチング素子Ｑ７３をオフにし、スイッチング素子Ｑ７５、Ｑ７２、Ｑ８３をオンにする。すると、電力回収用のコンデンサＣ７４からスイッチング素子Ｑ７５、ダイオードＤ７５、インダクタＬ７５、スイッチング素子Ｑ７２またはダイオードＤ７２、スイッチング素子Ｑ８３およびスイッチング素子ＱＬ１〜ＱＬｎを介して電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７５と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。そしてスイッチング素子Ｑ７１をオンにする。すると走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７１を通して電源へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇する。すると、書込み放電を起こした放電セルでは維持放電が発生する。
【００４０】
続いて走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するには、スイッチング素子Ｑ７６、Ｑ８３をオンにする。すると、走査電極ＳＣ１〜ＳＣｎからスイッチング素子ＱＬ１〜ＱＬｎ、スイッチング素子Ｑ８３、インダクタＬ７６、ダイオードＤ７６、スイッチング素子Ｑ７６を介して電力回収用のコンデンサＣ７４に電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７６と電極間容量Ｃｐとも共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は０（Ｖ）付近まで下降する。そしてスイッチング素子Ｑ７３をオンにする。すると走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７３を通して接地電位へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に０（Ｖ）まで下降する。そして、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。すると、維持放電を起こした放電セルでは再び維持放電が発生する。
【００４１】
以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
【００４２】
続く第２サブフィールドの初期化期間においては、第１サブフィールドの初期化期間後半部と同様の動作を行う。すなわち維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加し、走査電極ＳＣ１〜ＳＣｎには電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧を印加する。すると、第１サブフィールドの維持期間において維持放電を行った放電セルで初期化放電が発生する。このように、第２サブフィールドの初期化期間は、維持放電を行った放電セルで初期化放電を発生させる選択初期化動作を行う。
【００４３】
続く書込み期間、維持期間は第１サブフィールドの書込み期間、維持期間とほぼ同様であるため説明を省略する。またそれ以降のサブフィールドについても維持パルス数を除いてほぼ同様である。
【００４４】
なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔ＝２００（Ｖ）、電圧Ｖｓｕｓ＝１８０（Ｖ）、電圧Ｖｓｃｆ＝１２０（Ｖ）、電圧Ｖａｄ＝−９０（Ｖ）、電圧Ｖｅ１＝１６０（Ｖ）、電圧Ｖｅ２＝１６５（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置１００の仕様等に合わせて、適宜最適な値に設定することが望ましい。
【００４５】
図６は、本発明の実施の形態における走査パルス出力部５２の詳細を示す回路ブロック図である。走査パルス出力部５２は、上述したように走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを備えているが、加えてこれらのスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎを制御するための走査パルス制御部５３を備えている。そして走査パルス制御部５３は、出力制御部ＲＧ１〜ＲＧｎ、および出力制御部ＲＧ１〜ＲＧｎのそれぞれに位相の異なる２値信号を供給するためのシフトレジスタＳＲを有する。
【００４６】
シフトレジスタＳＲは、データ入力ＤＴとクロック入力ＣＫとｎ個の出力Ｏ１〜Ｏｎを持ち、クロックＣＫを入力する毎にデータ入力ＤＴから入力された２値データを順次シフトして出力する。シフトレジスタＳＲは書込み期間において、データ入力ＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの元となるｎ個の２値データを出力制御部ＲＧ１〜ＲＧｎのそれぞれに出力する。
【００４７】
出力制御部ＲＧ１〜ＲＧｎのそれぞれは、２つの制御信号Ｃ１、Ｃ２とシフトレジスタＳＲの対応する１つの出力とを入力し、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎのうちの対応するスイッチング素子を制御する。
【００４８】
図７は本発明の実施の形態における出力制御部ＲＧ１〜ＲＧｎの制御を示す図であり、２つの制御信号Ｃ１、Ｃ２に応じてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれの出力を以下のように制御する。例えば出力制御部ＲＧｉに対して、制御信号Ｃ１、Ｃ２がともに「Ｌ」の場合には、スイッチング素子ＱＨｉ、ＱＬｉともにオフにして、出力をハイインピーダンス状態とする。制御信号Ｃ１が「Ｌ」、制御信号Ｃ２が「Ｈ」の場合には、対応するシフトレジスタＳＲの出力に従ってスイッチング素子ＱＨｉ、ＱＬｉを制御する。本実施の形態においては、シフトレジスタＳＲの出力Ｏｉが「Ｈ」であればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、シフトレジスタＳＲの出力Ｏｉが「Ｌ」であればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。制御信号Ｃ１が「Ｈ」、制御信号Ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにして基準電位Ｖｆｌを出力する。また、制御信号Ｃ１、Ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフにして基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆを出力する。
【００４９】
なお、走査パルス出力部５２の、複数のスイッチ部、複数の出力制御部、およびシフトレジスタの対応する部分は、まとめられてＩＣ化されている。以下、このＩＣを「走査ＩＣ」と呼ぶ。本実施の形態においては、走査電極６４本分をまとめて１つの走査ＩＣとし、この走査ＩＣを１２個使用して、ｎ＝７６８本の走査電極のそれぞれに走査パルスを供給している。このように多数の出力を持つ走査パルス出力部５２をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
【００５０】
図８は本発明の実施の形態にける走査パルス発生回路５０の動作の詳細を示すタイミングチャートであり、書込み期間における動作を示している。図８には、スイッチング素子Ｑ７３、Ｑ８３およびスイッチング素子Ｑ６１の制御信号も合わせて示している。
【００５１】
書込み期間においてスイッチング素子Ｑ６１はオンであるので、基準電位Ｖｆｌは電圧Ｖａｄである。次に、シフトレジスタＳＲのデータ入力ＤＴとして「Ｌ」を入力し、クロックＣＫを入力して、シフトレジスタの１番目の出力Ｏ１を「Ｌ」にする。すると出力制御部ＲＧ１はスイッチング素子ＱＨ１をオフ、スイッチング素子ＱＬ１をオンにして走査電極ＳＣ１に走査パルス電圧Ｖａｄを印加する。
【００５２】
次にシフトレジスタＳＲのデータ入力ＤＴに「Ｈ」を入力し、さらにクロックＣＫを入力して、シフトレジスタＳＲの１番目の出力Ｏ１を「Ｈ」、２番目の出力Ｏ２を「Ｌ」にする。すると出力制御部ＲＧ１はスイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフにして走査電極ＳＣ１に電圧Ｖａｄ＋Ｖｓｃｎを印加し、出力制御部ＲＧ２はスイッチング素子ＱＨ２をオフ、スイッチング素子ＱＬ２をオンにして走査電極ＳＣ２に走査パルス電圧Ｖａｄを印加する。
【００５３】
以降、シフトレジスタＳＲのデータ入力ＤＴとして「Ｈ」を入力したまま、順次クロックＣＫを入力することにより、走査電極ＳＣ３〜ＳＣｎに走査パルスを順次印加することができる。なお、本実施の形態においては、クロックＣＫの入力と同期して制御信号Ｃ１に「Ｈ」の期間を設け、連続する走査パルスの間に時間的な間隔を設けているが、これは必ずしも必要ではなく、省略してもよい。
【００５４】
その後、書込み期間が終了し維持期間に入るが、このとき基準電位Ｖｆｌを電圧Ｖａｄから０（Ｖ）に切換えるとともに、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力を、スイッチング素子ＱＨ１〜ＱＨｎを介した高電圧側からスイッチング素子ＱＬ１〜ＱＬｎを介した低電圧側へ切換える。
【００５５】
本実施の形態においては、このときの切換えを同時に行うのではなく、時間をずらして次のステップに従って行う。まず、制御信号Ｃ２を「Ｌ」にして、走査パルス発生回路５０の全ての出力Ｏ１〜Ｏｎをハイインピーダンス状態とする。次にスイッチ部ＯＵＴ１〜ＯＵＴｎの出力がハイインピーダンス状態の期間中に、スイッチング素子Ｑ６１をオフに、スイッチング素子Ｑ７３、Ｑ８３をオンにして基準電位Ｖｆｌを電圧Ｖａｄから０（Ｖ）に切換える。そして、基準電位Ｖｆｌを電圧０（Ｖ）に切換えた後、制御信号Ｃ１を「Ｈ」にして、走査パルス発生回路５０の全ての出力Ｏ１〜Ｏｎを基準電位Ｖｆｌとする。
【００５６】
一般に、複数のスイッチング素子を同時に切換えると、出力に時間幅の狭いひげ状のノイズが発生することがある。このようなノイズは必ずしも何らかの不具合を引き起こすものではないが、その電圧が高すぎると予期せぬ誤放電を引き起こすことがある。またこのノイズに伴い大きな電流が流れる場合には、その電流経路のインピーダンスがある程度大きいと、リンギングを発生し回路素子の規格をオーバーする可能性もある。
【００５７】
図９はこのようなリンギングの一例を示す電圧波形の模式図であり、図９（ａ）はリンギングが発生している状態、図９（ｂ）はリンギングが発生していない状態をそれぞれ模式的に示している。図９（ａ）に示したように、仮に制御信号Ｃ１、Ｃ２ともに「Ｈ」であり、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力が高電圧側に接続された状態で、基準電位Ｖｆｌを負の電圧Ｖａｄから０（Ｖ）に切換えたと仮定すると、各走査電極ＳＣ１〜ＳＣｎには高い電圧Ｖｓｃｆが印加される。するとコンデンサＣ５１から抵抗Ｒ５１を通して大きな電流が流れる。その後、制御信号Ｃ２を「Ｌ」にして、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力を低電圧側に接続すると、スイッチング素子ＱＨ１〜ＱＨｎがオフになるため抵抗Ｒ５１を流れる電流を遮断しようとするが、このときコンデンサＣ５１からスイッチ部ＯＵＴ１〜ＯＵＴｎに電流を供給していた経路の寄生インダクタンスおよび容量により、走査ＩＣに印加される電圧に大きなリンギングが発生し、走査ＩＣの耐圧をオーバーして走査ＩＣを劣化させる恐れがある。
【００５８】
しかしながら本実施の形態においては、図９（ｂ）に示すように、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力をハイインピーダンス状態にした後、基準電位Ｖｆｌの切換えを上記のステップで行うため、低電圧側電位が上昇する際に大きな電流が実際に流れることはなく、走査ＩＣに印加する電圧にリンギングが発生しないので、走査ＩＣを劣化させる恐れもない。
【００５９】
このように本実施の形態においては、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力が比較的インピーダンスの高い高電圧側に接続されており、かつノイズが発生した場合に大きな電流が流れる可能性のあるスイッチング素子の切換えを上記のステップで行うため、このような不具合が発生する恐れがない。
【００６０】
このように、基準電位を切換えるときにスイッチ部ＯＵＴ１〜ＯＵＴｎの出力をハイインピーダンス状態に制御することにより、回路素子を劣化させることなく画像表示することができる。
【００６１】
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
【産業上の利用可能性】
【００６２】
本発明は、大画面パネルであっても、回路素子を劣化させることなく画像表示することができるので、プラズマディスプレイ装置として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態に用いるパネルの構造を示す分解斜視図
【図２】本発明の実施の形態に用いるパネルの電極配列図
【図３】本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図
【図４】本発明の実施の形態におけるプラズマディスプレイ装置の走査電極駆動回路の詳細を示す回路図
【図５】本発明の実施の形態における各電極に印加する駆動電圧波形図
【図６】本発明の実施の形態における走査パルス出力部の詳細を示す回路ブロック図
【図７】本発明の実施の形態における出力制御部の制御を示す図
【図８】本発明の実施の形態における走査パルス発生回路の動作の詳細を示すタイミングチャート
【図９】リンギングの一例を示す電圧波形の模式図
【符号の説明】
【００６４】
１０    パネル
２２    走査電極
２３    維持電極
２４    表示電極対
３２    データ電極
４１    画像信号処理回路
４２    データ電極駆動回路
４３    走査電極駆動回路
４４    維持電極駆動回路
４５    タイミング発生回路
５０    走査パルス発生回路
５１    ブートストラップ部
５２    走査パルス出力部
６０    電圧設定回路
７０    維持パルス発生部
８０    初期化波形発生部
１００    プラズマディスプレイ装置
ＯＵＴ１〜ＯＵＴｎ    スイッチ部
Ｑ６１，Ｑ７１，Ｑ７２，Ｑ７３，Ｑ８３    スイッチング素子
ＱＬ１〜ＱＬｎ    （第１の）スイッチング素子
ＱＨ１〜ＱＨｎ    （第２の）スイッチング素子
Ｖｆｌ    基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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