(57)【要約】【課題】システムクロックを発生することなく、チューナの設定データを制御する。【解決手段】Ｉ２Ｃ制御部３０は、ＣＰＵからのアドレスデータに応じてゲート回路３６およびクロック発生器２４の動作についての設定データをレジスタ３４に記憶する。アナログＴＶの場合には、ゲート回路３６を開き、クロック発生器２４の動作を停止する。これによって、ＣＰＵからの設定データをチューナに供給する。【選択図】図２
2008136026.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路と、アナログ回路の両方を有するＴＶ受信システムに使用されるデジタル復調ＩＣであって、
外部のＣＰＵからＩ２Ｃバスを介し供給されるクロックＳＣＬを用いて動作し、ＣＰＵから送られてくるデータＳＤＡの中のアドレスをデコードし、アドレスが自己を指定しているときに、データＳＤＡに含まれる書き込みアドレスおよび書き込みデータを取り出すデータ処理部と、
このデータ処理部によって取り出された前記書き込みデータを前記書き込みアドレスに記憶するレジスタと、
このレジスタに記憶される書き込みデータの中の設定データに応じてＣＰＵから供給されるデータＳＤＡおよびクロックＳＣＬを外部に出力するか否かを制御するゲート回路と、
前記ＣＰＵから供給されるクロックＳＣＬとは別のシステムクロックを用いて動作するとともに、前記レジスタに記憶されるデータの中の復調制御データに応じて動作が制御され、入力されてくる符号化されたデジタル映像信号をするデジタル復調するデジタル復調回路と、
を有し、
前記システムクロックが停止して、前記デジタル復調回路が停止しているときに、前記データ処理部がゲート回路を制御し、ＣＰＵからのクロックＳＣＬおよびデータＳＤＡの出力を制御するデジタル復調ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路と、アナログ回路の両方を有するＴＶ受信システムに使用されるデジタル復調ＩＣに関する。
【背景技術】
【０００２】
ＴＶ放送には、アナログ放送の他に、デジタル放送があり、ＴＶチューナはその両方に対応するものも多い。このようなデジタル・アナログ混載のＴＶチューナにおいて、チューナ制御用の信号は、システム制御用のＣＰＵからデジタル復調ＩＣを経由してチューナに供給され、このチューナとデジタル復調ＩＣは、通常Ｉ２Ｃバスを用いて接続される。
【０００３】
ここで、チューナ制御用の信号をデジタル復調ＩＣを経由して供給するのは、チューナ制御用のＩ２Ｃバスを他のデバイスとバス状につなげると、他のデバイスへの制御時にもチューナ側にクロックやデータが伝わり、それがノイズ源となって、チューナ性能に影響を与えるためである。デジタル復調ＩＣを介してチューナ制御用信号を供給すれば、デジタル復調ＩＣがチューナへのアクセスを制御することができ、不要なクロックやデータがチューナに供給されるのを防止することができる。すなわち、デジタル復調ＩＣは、チャンネル設定などのチューナ制御の信号はチューナへ通し、それ以外の制御の場合は、チューナへのＩ２Ｃバスが動作しないように制御する。
【０００４】
なお、デジタル・アナログ混載のＴＶチューナは、特許文献１などに示されている。
【０００５】
【特許文献１】特開２００３−２４４５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、アナログＴＶ受信時は、デジタル復調回路が動作する必要はないが、チューナの制御を行うため、Ｉ２Ｃ回路を動作させなければならず、デジタル復調回路も動作させていく必要がある。ここで、デジタル復調回路は、通常自己の動作のために、クロック発生器を有しており、ここからのシステムクロックに基づき動作する。そこで、クロック発生器も動作することになるが、クロック発生器は、アナログＴＶ受信時にノイズ源となり、アナログＴＶ受信性能を劣化させるという問題がある。
【課題を解決するための手段】
【０００７】
本発明は、デジタル回路と、アナログ回路の両方を有するＴＶ受信システムに使用されるデジタル復調ＩＣであって、外部のＣＰＵからＩ２Ｃバスを介し供給されるクロックＳＣＬを用いて動作し、ＣＰＵから送られてくるデータＳＤＡの中のアドレスをデコードし、アドレスが自己を指定しているときに、データＳＤＡに含まれる書き込みアドレスおよび書き込みデータを取り出すデータ処理部と、このデータ処理部によって取り出された前記書き込みデータを前記書き込みアドレスに記憶するレジスタと、このレジスタに記憶される書き込みデータの中の設定データに応じてＣＰＵから供給されるデータＳＤＡおよびクロックＳＣＬを外部に出力するか否かを制御するゲート回路と、前記ＣＰＵから供給されるクロックＳＣＬとは別のシステムクロックを用いて動作するとともに、前記レジスタに記憶されるデータの中の復調制御データに応じて動作が制御され、入力されてくる符号化されたデジタル映像信号をデジタル復調するデジタル復調回路と、を有し、前記システムクロックが停止して、前記デジタル復調回路が停止しているときに、前記データ処理部がゲート回路を制御し、ＣＰＵからのクロックＳＣＬおよびデータＳＤＡの出力を制御することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、システムクロックが停止して、前記デジタル復調回路が停止しているときに、チューナとＣＰＵとデータのやりとりが可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１０】
図１は、デジタル・アナログ混載のＴＶ受信システムの全体構成を示している。アンテナ１０は、チューナ１２に接続されており、受信波をチューナ１２に供給する。チューナ１２は、受信波についてダウンコンバートなどの受信処理を行い、アナログの中間周波数信号をＩＦ処理回路１４に供給する。ＩＦ処理回路１４は、ビデオＩＦ信号（ＶＩＦ）および音声ＩＦ信号（ＳＩＦ）について復調処理し、ビデオ信号（Ｖｉｄｅｏ）および音声信号（Ａｕｄｉｏ）を生成出力する。このビデオ信号によりディスプレイの表示がなされ、音声信号によりスピーカから音声が出力される。
【００１１】
チューナ１２からの中間周波数信号は、デジタル復調ＩＣ２０にも、供給される。このデジタル復調ＩＣ２０は、中間周波数信号の中のデジタル変調信号についてデジタル復調処理を行い、ＭＰＥＧ−ＴＳ(トランスポート・ストリーム)信号を得る。ＭＰＥＧ−ＴＳ信号は、ＭＰＥＧデコーダ２２に供給され、ここでデコードされてデジタル放送信号が得られる。
【００１２】
また、デジタル復調ＩＣ２０には、クロック発生器２４が接続されており、デジタル復調ＩＣ２０は、クロック発生器２４から供給されるシステムクロックに従って動作する。
【００１３】
さらに、デジタル復調ＩＣ２０には、ＣＰＵ２６がＩ２Ｃバスによって接続されている。デジタル復調ＩＣ２０の動作がＣＰＵ２６からの信号によって制御される。さらに、デジタル復調ＩＣ２０とチューナ１２も、Ｉ２Ｃバスによって接続されており、デジタル復調ＩＣ２０は、ＣＰＵ２６から供給されるチューナ１２の制御信号をチューナ１２に供給する。
【００１４】
ここで、本実施形態では、図１のようなデジタル・アナログ混載ＴＶ受信システムにおいて、デジタル復調ＩＣ用のクロック発生器を停止した状態でも、ＣＰＵからチューナの制御を可能にする。
【００１５】
図２に、本実施形態に係るデジタル復調ＩＣ２０の回路構成の一例を示す。Ｉ２Ｃ制御部３０は、Ｉ２ＣバスでＣＰＵ２６と接続されている。Ｉ２Ｃバスは、クロックＳＣＬと、データＳＤＡを伝送する２本のシリアルバスで構成され、クロックＳＣＬはＣＰＵ２６側から送出され、データＳＤＡはデータを双方向に伝送する。
【００１６】
Ｉ２Ｃ制御部３０は、クロックＳＣＬによりシリアルデータであるデータＳＤＡの区切りを認識し、データＳＤＡを処理する。例えば、クロックＳＣＬの立ち下がりにおいて、データＳＤＡの値を送受信する。例えば、データの転送時には、クロックＳＣＬがＨレベルのときにデータＳＤＡを変更することとしておき、クロックＳＣＬがＬレベルのときにＳＤＡを変更することで、Ｉ２Ｃバスによるデータ転送のスタート、ストップを伝達する。なお、これらは、Ｉ２Ｃの規程に従い、適宜決定される。
【００１７】
ここで、Ｉ２Ｃ制御部３０は、その内部にアドレスデコーダ３２を有しており、一方データＳＤＡにはアドレスデータが含まれており、ＣＰＵ２６から送られてくるデータＳＤＡの中のアドレスデータがアドレスデコーダ３２によってデコードされる。
【００１８】
Ｉ２Ｃ制御部３０には、レジスタ３４が接続されており、データＳＤＡ中のアドレスデータがデジタル復調ＩＣ２０のスレーブアドレスであった場合には、アドレスデータに引き続いて送られてくるデータをレジスタの対応アドレスに書き込むか、そのアドレスに書き込まれているデータを読み出してＣＰＵ２６に供給する。
【００１９】
Ｉ２Ｃ制御部３０には、ゲート回路３６が接続されており、このゲート回路３６にＩ２Ｃバスを介し外部のチューナが接続されている。このＩ２Ｃ制御部３０は、ゲート回路３６を介し、Ｉ２Ｃバスを駆動し、ＣＰＵ２６からのクロックＳＣＬをチューナ１２に供給するとともに、データＳＤＡを双方向伝送する。すなわち、ＣＰＵ２６からの指令が書き込みであった場合には、データＳＤＡをＩ２Ｃ制御部３０、ゲート回路３６を介しチューナ１２へ供給し、ＣＰＵ２６からの指令が読み出しであった場合には、チューナ１２からのデータＳＤＡをゲート回路３６、Ｉ２Ｃ制御部３０を介し、ＣＰＵ２６に供給する。
【００２０】
また、デジタル復調ＩＣ２０内には、デジタル復調回路４０が設けられており、チューナ１２からのＩＦ信号がここで復調処理される。また、このデジタル復調回路４０には、クロック発生器２４からのシステムクロックが、発振回路４２を介し供給されており、デジタル復調ＩＣ２０はこのシステムクロックを用いて動作する。なお、クロック発生器２４は例えば水晶発振子で形成される。
【００２１】
ここで、発振回路４２は、レジスタ３４の設定データによってクロック発生器２４の発振を制御する。また、レジスタ３４は、デジタル復調回路４０にも接続されており、デジタル復調回路４０の動作がレジスタ３４の設定データによって制御される。
【００２２】
なお、デジタル復調ＩＣ２０において、デジタル復調回路４０以外の、アドレスデコーダ３２を含むＩ２Ｃ制御部３０，ゲート回路３６，レジスタ３４，発振回路４２は、システムクロックを用いず、クロックＳＣＬ、データＳＤＡで動作するＩ２Ｃ回路で構成される。従って、レジスタ３４と、デジタル復調回路４０は、非同期インターフェースで接続される。
【００２３】
このような構成において、ＣＰＵ２６は、各種の設定データをデジタル復調ＩＣ２０に供給する。この設定データには、少なくともゲート回路３６を開くか閉じるかのデータ、発振回路４２によりクロック発生器２４を動作させるか否かのデータ、デジタル復調回路４０を動作させるか否かのデータがあり、これらの設定データがレジスタ３４の対応アドレスに書き込まれる。従って、ＣＰＵ２６がデータＳＤＡによって、上記設定データをレジスタ３４の対応アドレスに書き込むことをＩ２Ｃ制御部３０に指示することで、ＣＰＵ２６がゲート回路３６，発振回路４２，デジタル復調回路４０の動作を制御することができる。
【００２４】
図３には、Ｉ２Ｃ制御部３０の動作状態の遷移が示されている。まず、Ｉ２Ｃ制御部３０は、初期待ち受け状態となり（Ｓ１１）、Ｉ２Ｃスタートコンディションが満足されるのを持つ。すなわち、ＣＰＵ２６からのクロックＳＣＬと、データＳＤＡの状態によって、伝送の開始条件（I2C start condition）が満足されるかを監視する。満足された場合には、その時供給されるデータＳＤＡ中のアドレスをアドレスデコーダ３２によってデコードし、自己のスレーブアドレスに一致するか、またはチューナ１２のアドレスに一致するかを判定する（Ｓ１２）。一致しない場合には、Ｉ２Ｃバスのデータは他のデバイス宛のものであり、Ｓ１１の初期待ち状態に戻る。
【００２５】
Ｓ１２において、デコードしたアドレスが、Ｉ２Ｃ制御部３０（この例の場合、デジタル復調ＩＣ２０のアドレスも同一である）のアドレスまたはチューナ１２のアドレスであった場合には、Ｉ２Ｃ制御部３０は、ＣＰＵ２６に対しアクノリッジ（Ａｃｋｎｏｗｌｅｄｇｅ）を返す。これもクロックＳＣＬと、データＳＤＡによって行う。
【００２６】
そして、受け取ったデータの内容から、指示が読み出し（ＲＥＡＤ）書き込み（ＷＲＩＴＥ）か、を判定する（Ｓ１４）。判定結果が書き込み（ＷＲＩＴＥ）であった場合には、レジスタ３４にデータを書き込む（Ｓ１５）。すなわち、クロックＳＣＬの立ち下がりのタイミングで、ＳＤＡの値と取り込み、レジスタ３４内のアドレス、書き込みデータを決定して、決定されたアドレスにデータを書き込む。
【００２７】
書き込み動作が終了したら、Ａｃｋｎｏｗｌｅｄｇｅを返し（Ｓ１６）、書き込み動作が終了かを判定する（Ｓ１７）。この判定で終了でなかった場合には、Ｓ１５に戻り、Ｓ１７において終了となるまでデータの書き込みを繰り返す。
【００２８】
一方、Ｓ１４の判定結果が読み出し（ＲＥＡＤ）であった場合には、レジスタ３４からデータを読み出す（Ｓ１８）。そして、読み出し動作が終了したら、Ａｃｋｎｏｗｌｅｄｇｅを返し（Ｓ１９）、読み出し動作が終了かを判定する（Ｓ２０）。この判定で終了でなかった場合には、Ｓ１８に戻り、Ｓ２０において終了となるまでデータの読み出しを繰り返す。
【００２９】
ここで、上記説明のＳ１５〜Ｓ２０は、Ｓ１２においてデコードしたアドレスがＩ２Ｃ制御部３０のアドレスに一致した場合であり、データの書き込み読み出しはレジスタ３４に対し行った。Ｓ１２において、デコードしたアドレスがチューナ１２のアドレスである場合には、Ｓ１５〜Ｓ２０における処理は、チューナ１２内のレジスタに対し行われる。
【００３０】
次に、ＣＰＵ２６がチューナ１２に設定データを書き込んだり、そこから設定データを読み出す場合には、ゲート回路３６を開き、発振回路４２によりクロック発生器２４を停止する。すなわち、ＣＰＵ２６は、まずＩ２Ｃ制御部３０のスレーブアドレスであるレジスタ３４の所定アドレスにゲート回路３６を開く設定データと、発進停止についての設定データを書き込む。この設定データの書き込みによって、ゲート回路３６が開き、クロック発生器２４が停止する。そして、クロック発生器２４が停止した状態で、Ｉ２Ｃ制御部３０は、ＣＰＵ２６からのクロックＳＣＬそのままチューナ１２に出力し、データＳＤＡをそのまま通過させる。なお、図においては、ゲート回路３６とチューナ１２を接続するＩ２ＣバスについてクロックＴＵＮ＿ＳＣＬ、データＴＵＮ＿ＳＤＡと記載したが、これはチューナ１２と接続されるＩ２Ｃバスにおけるクロック、データであることを示したもので、内容自体はクロックＳＣＬ、データＳＤＡと同一である。
【００３１】
また、ＣＰＵ２６は、チューナ１２への設定データの書き込みまたは読み出しが終了した場合には、レジスタ３４にゲート回路３６を閉じるデータを書き込み、チューナ１２に接続されるＩ２Ｃバスをゲート回路３６から切り離す。そして、デジタル復調回路４０による復調処理を行う場合には、レジスタ３４にクロック発生器２４を駆動するデータを書き込み、デジタル復調ＩＣ２０の動作を可能にする。
【００３２】
なお、Ｉ２Ｃ制御部３０は、Ｉ２Ｃのストップ条件の成立で、初期化され、クロックＳＣＬの立ち下がりで値が更新される。レジスタ３４はシステムリセットにより初期化され、クロックＳＣＬの立ち下がりで値が更新され、ゲート回路３６は、システムリセットで初期化され、Ｉ２Ｃスタートまたはストップ条件の成立で値が更新される。
【００３３】
つまり、Ｉ２Ｃ制御回路３０の回路中には、現在Ｉ２Ｃの通信がストップ状態にあるかどうかを示す１ビットのステイタス信号を備えている。例えば、このステイタス信号が”１”のときにストップ状態を示し、”０”の時は、非ストップ状態を示している。Ｉ２Ｃ通信中、ＣＰＵからストップの指示があった場合、Ｉ２Ｃバスが非ストップ状態からストップ状態になると、同時に、ステイタス信号も、”０”から”１”に変化する。さらに、その後、ＣＰＵからスタートの指示があった場合、このステイタス信号は”１”から”０”に変化する。よって、このステイタス信号の状態を見れば、現在のＩ２Ｃバスの状態を外部からでも、容易に判断することが出来る。
【００３４】
このように、デジタル復調ＩＣ２０では、ＣＰＵ２６からのアクセスがあると、まずアドレスデコーダ３２を動作させる。デコードの結果、Ｉ２Ｃ制御部３０のスレーブアドレスが検出された場合、レジスタ３４の値を参照または更新する。一方、前記スレーブアドレスが検出されない場合でも、ゲート回路３６を開いている場合は、チューナ１２との間でＩ２Ｃデータの送受信を行う。なお、これらいずれでもない場合は、図３Ｓ１１の初期状態に戻る。
【００３５】
以上説明したように、デジタル復調ＩＣでは、Ｉ２Ｃ制御部３０は、デジタル復調回路４０で使用するシステムクロックを使用せずに動作できる。従って、システムクロックを用いることなく、システムクロックの発振回路であるクロック発生器２４の制御や、ゲート回路３６によるチューナー側へのＩ２Ｃ送受信の制御を行うことができる。このことにより、アナログＴＶを受信したい場合、デジタル復調ＩＣのシステムクロックを動作させることなく、アナログＴＶの受信が可能なため、システムクロックによるノイズが受信に影響しない。そこで、より高品質なアナログＴＶ受信が可能である。
【図面の簡単な説明】
【００３６】
【図１】システムの全体構成を示す図である。
【図２】デジタル復調ＩＣの構成を示す図である。
【図３】デジタル復調ＩＣの動作を示す状態遷移図である。
【符号の説明】
【００３７】
１０  アンテナ、１２  チューナ、１４  ＩＦ処理回路、２２  ＭＰＥＧデコーダ、２４  クロック発生器、３０  Ｉ２Ｃ制御部、３２  アドレスデコーダ、３４  レジスタ、３６  ゲート回路、４０  デジタル復調回路、４２  発振回路、２６  デジタル復調ＩＣ。
【図１】
2008136026.tif 000003
【図２】
2008136026.tif 000004
【図３】
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