(57)【要約】【課題】テスト時に観測ピン数を減らすと共に出力データのデータレートを落として出力することが可能な同期型半導体記憶装置を提供する。【解決手段】入出力回路部に複数のデータ端子に出力されるデータの一致を検出する一致検出回路２５０を設ける。テスト時にはラッチ１４６、１４８に同じ結果が書込まれ、クロック信号に応じて交互に読み出される。したがって、通常時にダブルデータレートでデータを出力する端子からテスト結果をデータレートを落として出力することができる。性能の低いテスタでも観測が可能であり、テストコストが削減できる。【選択図】図２１
2008293652.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと、
前記メモリアレイに対するセルフテストの実行を制御し、前記メモリアレイにアドレス信号とコマンド信号とを与え、かつ、記憶データを授受するＢＩＳＴ（ビルトインセルフテスト）制御回路と、
前記セルフテストが実行可能かどうかをテストする予備テストを実行する予備テストモード時に、前記予備テストのテスト結果を出力する第１の端子とを備える、同期型半導体記憶装置。
【請求項２】
前記セルフテストの実行を指定するために第１の電源電位を超える第１の所定電位が加えられる第２の端子と、
前記第２の端子に前記所定の電位が与えられたことを検知する検知回路と、
前記検知回路の出力に応じてＢＩＳＴ実行フラグがセットされ、前記ＢＩＳＴ実行フラグを前記ＢＩＳＴ制御回路に対して出力するフラグ保持部と、
前記検知回路が前記検知をしたことを前記予備テストモードにおいて前記第１の端子に出力する出力回路とを含む、請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記ＢＩＳＴ制御回路は、
前記セルフテストの手順に対応するテストデータを格納するＲＡＭ部と、
前記ＲＡＭ部に記憶された前記テストデータに基づき前記セルフテストの制御を行うパターンジェネレート部とを含み、
前記テスト結果は、
前記ＲＡＭ部に記憶された前記テストデータを含み、
前記ＲＡＭ部は、
前記セルフテスト実行時に前記パターンジェネレート部によって選択される単位である第１ないし第ｎ群の記憶ユニット（ｎは自然数）を含み、
各前記群の記憶ユニットは、
前記セルフテスト実行時には一括して選択され、前記パターンジェネレート部に前記テストデータを出力し、前記予備テストモードにおいては直列に接続されたシフトレジスタとなる、ｍ個の記憶ユニットをそれぞれ有し（ｍは自然数）、
前記予備テストモードにおいて、前記第１群の記憶ユニットは、前記第１の端子から前記テストデータを受けて前記第２群の記憶ユニットに出力し、
前記予備テストモードにおいて、前記第ｉ群（ｉは２〜ｎ−１の自然数）の記憶ユニットは、前記第（ｉ＋１）群の記憶ユニットに前記テストデータを出力し、
前記予備テストモードにおいて、前記第ｎ群の記憶ユニットは、前記第１の端子に前記テストデータを出力する、請求項１に記載の同期型半導体記憶装置。
【請求項４】
前記ＢＩＳＴ制御回路は、前記セルフテスト実行時において、前記メモリアレイに不良箇所が発見されると、前記セルフテストを一時中断し、前記不良箇所に対応する不良アドレスの各ビットをシーケンシャルに出力し、
各前記ビットを受けて外部に出力する第２の端子をさらに備える、請求項１に記載の同期型半導体記憶装置。
【請求項５】
前記メモリアレイからの複数の読出データの一致を検出する不良検知回路と、
前記不良検知回路の出力に応じて前記セルフテストを一時中断するサスペンドフラグを出力するフラグ保持部と、
前記サスペンドフラグに応じて前記不良アドレス出力動作を実施するための認識信号を外部に出力する第３の端子と、
外部から前記不良アドレスの受信が完了したことを示す完了信号が入力される第４の端子と、
前記完了信号に応じて前記フラグ保持部にサスペンドフラグのリセット信号を出力する完了検出回路とをさらに備える、請求項４に記載の同期型半導体記憶装置。
【請求項６】
前記メモリアレイは、
行列状に配列される複数の正規のメモリセルと、
冗長メモリセルからなる複数の冗長行と、
冗長メモリセルからなる複数の冗長列とを含み、
前記メモリアレイからの複数の読出データの一致を検出する不良検知回路と、
前記不良検知回路の出力に応じて前記不良箇所に対応する不良アドレスを受け、アドレス処理を行い、対応する情報を保持し、前記ＢＩＳＴ制御回路が出力するテスト終了信号に応じて前記冗長行への置換を実施する行と冗長列への置換を実施する列とにそれぞれ対応する置換行アドレスと置換列アドレスとを決定するアドレス処理部と、
前記不良検知回路の出力に応じて前記セルフテストを一時中断するサスペンドフラグを出力し、前記アドレス処理部から前記アドレス処理の終了を示す処理完了信号を受けて前記サスペンドフラグをリセットするフラグ保持部とをさらに備える、請求項１に記載の同期型半導体記憶装置。
【請求項７】
前記アドレス処理部は、
冗長行の数と冗長列の数の和である第１の数のアドレス保持部を含み、
各前記アドレス保持部は、
不良アドレスの行アドレスを保持する行アドレスレジスタと、
前記行アドレスレジスタに対応して設けられ、前記行アドレスレジスタが格納している行アドレスの検出回数を計数する行カウンタと、
前記行アドレスレジスタに対応して設けられ、前記行アドレスレジスタが格納している行アドレスが置換決定されたことを保持する行フラグ設定部と、
不良アドレスの列アドレスを保持する列アドレスレジスタと、
前記列アドレスレジスタに対応して設けられ、前記列アドレスレジスタが格納している列アドレスの検出回数を計数する列カウンタと、
前記列アドレスレジスタに対応して設けられ、前記列アドレスレジスタが格納している列アドレスが置換決定されたことを保持する列フラグ設定部とを含み、
前記アドレス処理部は、前記列アドレスカウンタおよび前記行アドレスカウンタの計数値に基づいて前記行アドレス置換および列アドレス置換を決定する、請求項６に記載の同期型半導体記憶装置。
【請求項８】
前記ＢＩＳＴ制御回路が出力するテスト終了信号に応じて、前記アドレス処理部が決定した前記置換アドレスを受け置換アドレスを保持し、前記メモリアレイの通常読出時の指定アドレスが前記置換アドレスと一致した時に置換指示信号を出力する置換アドレス設定部をさらに備え、
前記置換アドレス設定部は、
前記テスト終了信号に応じて前記置換アドレスを受けて保持する不揮発性記憶素子を含む、請求項６に記載の同期型半導体記憶装置。
【請求項９】
前記ＢＩＳＴ制御回路が出力するテスト終了信号に応じて、前記アドレス処理部が決定した前記置換アドレスを受け置換アドレスを保持し、前記メモリアレイの通常読出時の指定アドレスが前記置換アドレスと一致した時に置換指示信号を出力する置換アドレス設定部をさらに備え、
前記置換アドレス設定部は、
前記テスト終了信号に応じて、アドレスに対応して導通状態が変更される複数のヒューズ素子を含む、請求項６に記載の同期型半導体記憶装置。
【請求項１０】
第１の端子群と、
前記メモリアレイと前記第１入出力端子群との間に設けられ、前記セルフテスト実行時に活性化され前記内部回路の状態を示すデータ群を前記第１の入出力端子群に出力するデータ伝達回路とをさらに備え、
前記データ群は、
ともに前記メモリアレイの記憶動作に用いられるコマンドデータとアドレスデータと記憶データに対応するテスト出力データとを含む、請求項１に記載の同期型半導体記憶装置。
【請求項１１】
前記コマンドデータ、前記アドレスデータ、前記記憶データのいずれかを縮退し、前記テスト出力データを出力する縮退回路をさらに備える、請求項１０に記載の同期型半導体記憶装置。
【請求項１２】
同期型半導体記憶装置のテスト方法であって、
前記同期型半導体記憶装置は、
メモリアレイと、
前記メモリアレイに対するビルトインセルフテスト（ＢＩＳＴ）の実行を制御し、前記メモリアレイにアドレス信号とコマンド信号とを与え、かつ、記憶データを授受するＢＩＳＴ制御回路と、
前記ビルトインセルフテスト（ＢＩＳＴ）が実行可能かどうかをテストする予備テストを実行する予備テストモード時に、前記予備テストのテスト結果を出力する第１の端子とを備え、
前記ＢＩＳＴ制御回路は、
前記セルフテストの手順に対応するテストデータを格納するＲＡＭ部と、
前記ＲＡＭ部に記憶された前記テストデータに基づき前記セルフテストの制御を行うパターンジェネレート部とを含み、
前記テスト結果は、
前記ＲＡＭ部に記憶された前記テストデータを含み、
前記ＲＡＭ部は、
前記セルフテスト実行時に前記パターンジェネレート部によって選択される単位である第１ないし第ｎ群の記憶ユニット（ｎは自然数）を含み、
各前記群の記憶ユニットは、
前記セルフテスト実行時には一括して選択され、前記パターンジェネレート部に前記テストデータを出力し、前記予備テストモードにおいては直列に接続されたシフトレジスタとなる、ｍ個の記憶ユニットをそれぞれ有し（ｍは自然数）、
前記第１の端子から前記テストデータを入力し前記第１群ないし第ｎ群の記憶ユニットに順次データをシフトして格納する第１のステップと、
前記テストデータを前記第１の端子を介して前記第ｎ群の記憶ユニットから第１ないし第ｎ群の記憶ユニットに設定された前記テストデータを順にシフトして読出す第２のステップとを備える、同期型半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同期型半導体記憶装置およびそのテスト方法に関し、より特定的にはクロックに同期してデータの入出力を行なう入出力回路およびそれを備える同期型半導体記憶装置およびそのテスト方法に関する。
【背景技術】
【０００２】
従来、半導体装置、たとえば半導体記憶装置に用いられるデータ入出力回路では、出力する複数のデータを内部クロックに対し位相をずらすことで、クロック周波数より高いレートで半導体記憶装置内部から半導体記憶装置外部へとデータの転送を行なっていた。
【０００３】
また、検査コストを下げるために、チップ自身にメモリセルの読出および書込テストをする機能を搭載するＢＩＳＴ（ビルトインセルフテスト）を採用する場合が増えてきている。
【０００４】
図６７は、従来のＢＩＳＴ（ビルトインセルフテスト）機能付のメモリのブロック構成を示すブロック図である。
【０００５】
図６７を参照して、このメモリは、制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥに応じて内部の動作クロックを発生するクロック発生回路ＣＫＧと、外部よりアドレス信号ＡＩを受けるアドレスバッファＡＤＢと、クロック発生回路ＣＫＧが発生するクロックにともに従い、アドレス信号をデコードするＸデコーダＸＤＥＣ、ＹデコーダＹＤＥＣと、外部とデータの授受と行なうメモリセルアレイＭＡとを備える。
【０００６】
このメモリは、さらに、セルフテスト回路ＳＴＣを備える。セルフテスト回路ＳＴＣは、コード化されたテスト手順を記憶するＲＯＭと、プログラムカウンタＰＣと、アドレスカウンタＡＣとデータ発生回路ＤＧと、データ比較回路ＤＣおよびテストクロック発生回路ＴＣＧとを含む。
【０００７】
セルフテスト時には、プログラムカウンタＰＣは搭載したＲＯＭから所望の命令を読出すため、その命令が格納されているＲＯＭのアドレスを指定する。そして、ＲＯＭは、プログラムカウンタＰＣ、アドレスカウンタＡＣ、データ発生回路ＤＧ、データ比較回路ＤＣおよびテストクロック発生回路ＴＣＧを制御してメモリテストを進めるためのコード化されたテスト手順を順次出力する。
【０００８】
このようなセルフテスト回路を半導体記憶装置に内蔵することにより、高性能なテストを簡易なテスタ装置でも実施することが可能であり、テストコストの削減を図ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、データ入出力回路では、近年の半導体装置の動作の高速化に伴い、複数のデータをインタリーブすると、外部に接続された回路がピックアップする際に、データ同士の衝突が発生したり、また、誤ったデータをピックアップしてしまうという問題点があった。
【００１０】
メモリ容量が１Ｇビットにも及ぶ巨大な同期型半導体記憶装置になると、内部での信号、特に、チップ全体の動作を制御するクロックのスキューが大きくなり、このスキューはチップ動作周波数を制限することになる。特に、外部から入力される基準クロックをクロックバッファで受信した後、そのクロックをもとにアドレスやデータ、コマンドの受信を実施する場合等では、受信したクロックを各アドレスやデータ、コマンドの入力端子まで分配する必要があり、このクロックの伝達に要する遅延がチップの性能を制限することになる。同時に、出力の際にも、出力バッファをクロックをもとに制御する場合には、クロックスキューの分だけ出力が遅延することになり、外部で受信される出力データのマージンを損なうこととなる。
【００１１】
また、第２の問題点として、半導体記憶装置の動作の高速化に伴い、その製造工程中あるいは製品出荷前段階における動作テストには、以下のような問題点が存在している。
【００１２】
すなわち、半導体記憶装置の記憶容量の増大に伴い、そのテストに要する時間も増大し、このことは、ひいてはテストに要するコストの増大ならびに製品そのものの製造コストの増大をもたらしている。
【００１３】
従来、半導体記憶装置の記憶容量の増大に伴うテスト時間の増加に対する対策としては、まず、複数の半導体記憶装置を並列してテストすることにより、テスト効率を向上させることが行なわれている。しかしながら、上述したような半導体記憶装置の記憶容量の増大は、たとえば、半導体記憶装置に与えるアドレス信号のビット数の増大およびデータ入出力インタフェースの多ビット化等をもたらし、１つの半導体記憶装置当りの制御信号の入力ピンの数および入出力ピンの数が増大することによって、同時並列に試験することが可能な半導体記憶装置の数が制限されることとなっている。
【００１４】
一度に、テスタ装置において同時測定できる半導体記憶装置のチップ数は、テスタ側が有するピンの数とチップ側が必要とするピンの数の関係で決まり、一般には以下の式で表わされる。
【００１５】
（テスタ装置の有するピンの数）／（チップの必要とするピンの数）＞（同時測定できるチップ数）
さらには、半導体記憶装置自体の動作速度が向上するのに合せて、それをテストするためのテスタ装置の動作速度をも向上させるものとすると、極めて高価なテスタ装置が必要となり、このことも試験コストの増大をもたらす。
【００１６】
第３の問題点として、同期型半導体記憶装置はＢＩＳＴ（ビルトインセルフテスト）やＤＬＬ（ディレイロックドループ）によるクロックの発生等複雑なシステムを採用してコスト低減や機能向上を図っているが、これらの回路は外部から動作状態を観測することが難しいという問題点があった。
【００１７】
この発明の目的は、検査時に使用する端子数をへらすことにより１台のテスタ装置で同時に測定できるチップ数を増やすことや、観測すべき出力データのデータレートを落とすことにより高価な高性能のテスタ装置を使用することなく検査可能とすることにより、検査コストを下げることができる同期型半導体記憶装置を提供することである。
【００１８】
この発明の他の目的は、動作時には動作が外部からは直接的に観測できない内部回路の状態を入出力回路を介して外部から観測可能とすることにより内部回路の検査や評価が容易な同期型半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明は要約すると、同期型半導体記憶装置であって、メモリアレイと、メモリアレイから第１、第２の記憶データをアドレス信号に応じて一括して読出しを行なう読出回路と、第１、第２の記憶データをそれぞれ受ける第１、第２のデータバスと、第１、第２のデータバスから第１、第２の記憶データを受ける第１の入出力回路とを備え、第１の入出力回路は、第１、第２の記憶データをともに受け、第１、第２の出力データを出力するデータ処理部を含み、データ処理部は、通常動作時には第１、第２の出力データとしてそれぞれ第１、第２の記憶データを出力し、テスト時には第１、第２の記憶データに所定の変換処理を施し第１、第２の出力データを発生し、同期型半導体記憶装置は、第１、第２の出力データをそれぞれ受ける第１、第２のデータ保持回路と、第１、第２のデータ保持回路が保持した第１、第２の出力データをうけて、クロック信号に応じて交互に出力する出力回路とをさらに含み、出力回路の出力を受ける第１の出力ノードをさらに備える。
【００２０】
好ましくは、同期型半導体記憶装置は、通常動作時にメモリアレイから第１、第２の記憶データとともに一括して読み出される第３、第４の記憶データを受けて、クロック信号に応じて交互に出力する第２の入出力回路と、通常動作時に第２の入出力回路の出力を受ける第２の出力ノードとをさらに備え、データ処理部は、少なくとも第１の記憶データと第３の記憶データとの一致判定結果に応じて第１の出力データをテスト時に出力する第１の縮退回路と、少なくとも第２の記憶データと第４の記憶データとの一致判定結果に応じて第２の出力データをテスト時に出力する第２の縮退回路とを含む。
【００２１】
より好ましくは、同期型半導体記憶装置は、通常動作時にメモリアレイから第１、第２の記憶データとともに一括して読み出される第５、第６の記憶データを受けて、クロック信号に応じて交互に出力する第３の入出力回路と、通常動作時に第３の入出力回路の出力を受ける第３の出力ノードとをさらに備え、第１の縮退回路は、少なくとも第１の記憶データと第３の記憶データとの一致判定を行なう第１の一致判定回路と、少なくとも第１の記憶データと第５の記憶データとの一致判定を行なう第２の一致判定回路と、第１、第２の一致判定回路がともに一致を検出したときに、テスト時に第１の出力データを活性化する第１のゲート回路とを有し、第２の縮退回路は、少なくとも第２の記憶データと第４の記憶データとの一致判定を行なう第３の一致判定回路と、少なくとも第２の記憶データと第６の記憶データとの一致判定を行なう第４の一致判定回路と、第３、第４の一致判定回路がともに一致を検出したときに、テスト時に第２の出力データを活性化する第２のゲート回路とを有する。
【００２２】
好ましくは、同期型半導体記憶装置は、通常動作時にメモリアレイから第１、第２の記憶データとともに一括して読み出される第３、第４の記憶データを受けて、クロック信号に応じて交互に出力する第２の入出力回路と、通常動作時に第２の入出力回路の出力を受ける第２の出力ノードとをさらに備え、データ処理部は、少なくとも第１ないし第４の記憶データが一致することを判定し、判定結果をともに第１、第２の出力データとしてテスト時に出力する第１の一致判定回路を含む。
【００２３】
より好ましくは、出力回路は、クロック信号の活性化、不活性化にそれぞれ応じて第１、第２の出力データを出力する。
【００２４】
この発明の他の局面における同期型半導体記憶装置は、メモリアレイと、メモリアレイに対するセルフテストの実行を制御し、メモリアレイにアドレス信号とコマンド信号とを与え、かつ、記憶データを授受するＢＩＳＴ（ビルトインセルフテスト）制御回路と、セルフテストが実行可能かどうかをテストする予備テストを実行する予備テストモード時に、予備テストのテスト結果を出力する第１の端子とを備える。
【００２５】
好ましくは、同期型半導体記憶装置は、セルフテストの実行を指定するために第１の電源電位を超える第１の所定電位が加えられる第２の端子と、第２の端子に所定の電位が与えられたことを検知する検知回路と、検知回路の出力に応じてＢＩＳＴ実行フラグがセットされ、ＢＩＳＴ実行フラグをＢＩＳＴ制御回路に対して出力するフラグ保持部と、検知回路が検知をしたことを予備テストモードにおいて第１の端子に出力する出力回路とを含む。
【００２６】
好ましくは、ＢＩＳＴ制御回路は、セルフテストの手順に対応するテストデータを格納するＲＡＭ部と、ＲＡＭ部に記憶されたテストデータに基づきセルフテストの制御を行なうパターンジェネレート部とを含み、テスト結果は、ＲＡＭ部に記憶されたテストデータを含み、ＲＡＭ部は、セルフテスト実行時にパターンジェネレート部によって選択される単位である第１ないし第ｎ群の記憶ユニット（ｎは自然数）を含み、各群の記憶ユニットは、セルフテスト実行時には一括して選択され、パターンジェネレート部にテストデータを出力し、予備テストモードにおいては直列に接続されたシフトレジスタとなる、ｍ個の記憶ユニットをそれぞれ有し（ｍは自然数）、予備テストモードにおいて、第１群の記憶ユニットは、第１の端子からテストデータを受けて第２群の記憶ユニットに出力し、予備テストモードにおいて、第ｉ群（ｉは２〜ｎ−１の自然数）の記憶ユニットは、第（ｉ＋１）群の記憶ユニットにテストデータを出力し、予備テストモードにおいて、第ｎ群の記憶ユニットは、第１の端子にテストデータを出力する。
【００２７】
好ましくは、ＢＩＳＴ制御回路は、セルフテスト実行時において、メモリアレイに不良箇所が発見されると、セルフテストを一時中断し、不良箇所に対応する不良アドレスの各ビットをシーケンシャルに出力し、同期型半導体記憶装置は、各ビットを受けて外部に出力する第２の端子をさらに備える。
【００２８】
より好ましくは、同期型半導体記憶装置は、メモリアレイからの複数の読出データの一致を検出する不良検知回路と、不良検知回路の出力に応じてセルフテストを一時中断するサスペンドフラグを出力するフラグ保持部と、サスペンドフラグに応じて不良アドレス出力動作を実施するための認識信号を外部に出力する第３の端子と、外部から不良アドレスの受信が完了したことを示す完了信号が入力される第４の端子と、完了信号に応じてフラグ保持部にサスペンドフラグのリセット信号を出力する完了検出回路とをさらに備える。
【００２９】
好ましくは、メモリアレイは、行列状に配列される複数の正規のメモリセルと、冗長メモリセルからなる複数の冗長行と、冗長メモリセルからなる複数の冗長列とを含み、同期型半導体記憶装置は、メモリアレイからの複数の読出データの一致を検出する不良検知回路と、不良検知回路の出力に応じて不良箇所に対応する不良アドレスを受けアドレス処理を行い、対応する情報を保持し、ＢＩＳＴ制御回路が出力するテスト終了信号に応じて冗長行への置換を実施する行と冗長列への置換を実施する列とにそれぞれ対応する置換行アドレスと置換列アドレスとを決定するアドレス処理部と、不良検知回路の出力に応じてセルフテストを一時中断するサスペンドフラグを出力し、アドレス処理部からアドレス処理の終了を示す処理完了信号を受けてサスペンドフラグをリセットするフラグ保持部とをさらに備える。
【００３０】
より好ましくは、アドレス処理部は、冗長行の数と冗長列の数の和である第１の数のアドレス保持部を含み、各アドレス保持部は、不良アドレスの行アドレスを保持する行アドレスレジスタと、行アドレスレジスタに対応して設けられ、行アドレスレジスタが格納している行アドレスの検出回数を計数する行カウンタと、行アドレスレジスタに対応して設けられ、行アドレスレジスタが格納している行アドレスが置換決定されたことを保持する行フラグ設定部と、不良アドレスの列アドレスを保持する列アドレスレジスタと、列アドレスレジスタに対応して設けられ、列アドレスレジスタが格納している列アドレスの検出回数を計数する列カウンタと、列アドレスレジスタに対応して設けられ、列アドレスレジスタが格納している列アドレスが置換決定されたことを保持する列フラグ設定部とを含み、アドレス処理部は、列アドレスカウンタおよび行アドレスカウンタの計数値に基づいて行アドレス置換および列アドレス置換を決定する。
【００３１】
より好ましくは、同期型半導体記憶装置は、ＢＩＳＴ制御回路が出力するテスト終了信号に応じて、アドレス処理部が決定した置換アドレスを受け置換アドレスを保持し、メモリアレイの通常読出時の指定アドレスが置換アドレスと一致した時に置換指示信号を出力する置換アドレス設定部をさらに備え、置換アドレス設定部は、テスト終了信号に応じて置換アドレスを受けて保持する不揮発性記憶素子を含む。
【００３２】
より好ましくは、同期型半導体記憶装置は、ＢＩＳＴ制御回路が出力するテスト終了信号に応じて、アドレス処理部が決定した置換アドレスを受け置換アドレスを保持し、メモリアレイの通常読出時の指定アドレスが置換アドレスと一致した時に置換指示信号を出力する置換アドレス設定部をさらに備え、置換アドレス設定部は、テスト終了信号に応じて、アドレスに対応して導通状態が変更される複数のヒューズ素子を含む。
【００３３】
好ましくは、同期型半導体記憶装置は、第１の端子群と、メモリアレイと第１入出力端子群との間に設けられ、セルフテスト実行時に活性化され内部回路の状態を示すデータ群を第１の入出力端子群に出力するデータ伝達回路とをさらに備え、データ群は、ともにメモリアレイの記憶動作に用いられるコマンドデータとアドレスデータと記憶データに対応するテスト出力データとを含む。
【００３４】
より好ましくは、同期型半導体記憶装置は、コマンドデータ、アドレスデータ、記憶データのいずれかを縮退し、テスト出力データを出力する縮退回路をさらに備える。
【００３５】
この発明は、さらに他の局面では、同期型半導体記憶装置のテスト方法であって、同期型半導体記憶装置は、メモリアレイと、メモリアレイに対するビルトインセルフテスト（ＢＩＳＴ）の実行を制御し、メモリアレイにアドレス信号とコマンド信号とを与え、かつ、記憶データを授受するＢＩＳＴ制御回路と、ビルトインセルフテスト（ＢＩＳＴ）が実行可能かどうかをテストする予備テストを実行する予備テストモード時に、予備テストのテスト結果を出力する第１の端子とを備え、ＢＩＳＴ制御回路は、セルフテストの手順に対応するテストデータを格納するＲＡＭ部と、ＲＡＭ部に記憶されたテストデータに基づきセルフテストの制御を行なうパターンジェネレート部とを含み、テスト結果は、ＲＡＭ部に記憶されたテストデータを含み、ＲＡＭ部は、セルフテスト実行時にパターンジェネレート部によって選択される単位である第１ないし第ｎ群の記憶ユニット（ｎは自然数）を含み、各群の記憶ユニットは、セルフテスト実行時には一括して選択され、パターンジェネレート部にテストデータを出力し、予備テストモードにおいては直列に接続されたシフトレジスタとなる、ｍ個の記憶ユニットをそれぞれ有し（ｍは自然数）、第１の端子からテストデータを入力し第１群ないし第ｎ群の記憶ユニットに順次データをシフトして格納する第１のステップと、テストデータを第１の端子を介して第ｎ群の記憶ユニットから第１ないし第ｎ群の記憶ユニットに設定されたテストデータを順にシフトして読出す第２のステップとを備える。
【００３６】
この発明のさらに他の局面における同期型半導体記憶装置は、メモリアレイと、クロック信号に応じてメモリアレイから一括して読み出される複数の記憶データを受けて一致を検出する第１の一致検出回路と、一致検出回路の出力をうけるシフトレジスタとを備え、シフトレジスタは、クロック信号に応じて記憶データの取込みおよび保持データの出力を行なう、直列に接続された第１ないし第ｎの保持回路を含み（ｎは２以上の自然数）、同期型半導体記憶装置は、第１ないし第ｎの保持回路の出力がすべて一致するか否かを判定する第２の一致検出回路をさらに備える。
【発明の効果】
【００３７】
本発明の同期型半導体記憶装置は、データ出力をモニタするために必要なデータ入出力端子の数を減らすことができ、半導体記憶装置の検査においてテスタが使用するチャネル数を減らすことができる。したがって、半導体記憶装置の検査コストを下げることができる。
【００３８】
また、本発明の同期型半導体記憶装置は、不良検出率を大幅に改善することが可能となる。
【００３９】
さらに、観測するデータのデータレートを落とすことができ、性能のさほど高くないテスタ装置でも、検査することが可能になる。
【００４０】
また、ＢＩＳＴテストを行なう前に、予めＢＩＳＴを制御する回路の動作を確認することが可能となる。
【００４１】
加えて、ＢＩＳＴ用のＲＡＭ部が正常に動作するかどうかが分かる。またＲＡＭのテストに必要となるピン数を減らすことができる。
【００４２】
本発明の他の同期型半導体記憶装置は、ＢＩＳＴを実行する場合でも、内部で検知された不良アドレスを外部に接続されるテスタ装置等に対して出力することが可能であるので、ＢＩＳＴの結果出力されたアドレスを利用して、冗長置換を実行することが可能となる。
【００４３】
また、高価な試験装置が無くとも不良アドレスの検出および冗長置換がチップ自身で実行できるので、さらにコスト低減を図ることができる。
【００４４】
また、ＢＩＳＴを実行する際に、内部の状態もテスト装置でモニタできるため、動作確認の結果がより一層確実にできるとともに、不具合が発生した場合の原因解明等がやりやすくなるという効果がある。
【００４５】
また、同期型半導体記憶装置のテスト方法は、ＢＩＳＴ用のＲＡＭ部が正常に動作するかどうかが分かる。またＲＡＭのテストに必要となるピン数を減らすことができる。
【００４６】
また、テスト結果出力信号の少ない観測回数においても、同期型半導体記憶装置の良品／不良品の判別は可能となり、性能の低いテスタにおいても同期型半導体記憶装置の良品／不良品の判別ができる。不良判定となった場合に、シフトレジスタの出力信号を観測することで、不良が発生したアドレスを知る手掛かりを得ることも可能である。
【発明を実施するための最良の形態】
【００４７】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４８】
［実施の形態１］
図１は、本発明の同期型半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、同期型半導体記憶装置１０００は１Ｇビットの容量を有するダブルデータレートのシンクロナスダイナミックランダムアクセスメモリ（以下ＤＤＲ  ＳＤＲＡＭ）である。
【００５０】
同期型半導体記憶装置１０００は、外部より与えられる全体の動作の基準となる相補なクロック信号ＣＬＫ、／ＣＬＫを受ける端子Ｐ１、Ｐ２と、チップへの入力を可能とするイネーブル信号ＣＫＥを受ける端子Ｐ３と、コマンドの入力を識別する信号／ＣＳを受ける端子Ｐ４と、ロウ系のコマンドが入力されたことを示す信号／ＲＡＳを受ける端子Ｐ５と、コラム系のコマンドが入力されたことを示す信号／ＣＡＳを受ける端子Ｐ６と、リード、ライトの識別信号である信号／ＷＥを受ける端子Ｐ７と、リードまたはライト時のデータの無効を識別するデータマスク信号ＤＭ０〜ＤＭ３を入出力する端子Ｐ８と、リードまたはライト時のデータのタイミングを識別するデータストローブ信号ＱＳ０〜ＱＳ３を入出力する端子群Ｐ９と、入力信号のＨレベル／Ｌレベルを判定する基準電位Ｖｒｅｆが入力される端子Ｐ１０と、アドレス信号Ａ０〜Ａ１２が入力される端子群Ｐ１１と、内蔵する８個のメモリバンクの３ビットのバンクアドレスＢＡ０〜ＢＡ２を受ける端子群Ｐ１２と、３２ビットのデータの入出力信号ＤＱ０〜ＤＱ３１が入出力される端子群Ｐ１３とを備える。
【００５１】
イネーブル信号ＣＫＥが活性化されていない間は同期型半導体記憶装置１０００は動作しない。この非活性期間中は、同期型半導体記憶装置はスタンドバイ状態か、セルフリフレッシュ状態となる。
【００５２】
信号／ＣＳが活性化されている間は、クロックの立上がりエッジにてコマンドが認識される。データマスク信号ＤＭ０〜ＤＭ３は、リード時にデータの無効を示す場合には、半導体記憶装置側からコントローラＩＣへと伝達され、一方、ライト時にデータの無効を示す場合は、コントローラＩＣ側から半導体記憶装置へと伝達される。データ入出力信号ＤＱ８個ごとに１個のデータマスク信号ＤＭが割当られる。
【００５３】
同様にデータストローブ信号ＱＳは、リード時にはデータのタイミングを半導体記憶装置側からコントローラＩＣへと伝達し、ライト時には、コントローラＩＣ側から半導体記憶装置側へと伝達する。データ入出力信号ＤＱ８個ごとに１個のデータストローブ信号ＱＳが割当てられる。
【００５４】
アドレス信号Ａ０〜Ａ１２は、ロウアドレスの入力としては１３ビットすべてが使用され、コラムアドレスの入力としては、１３ビットのうち１０ビットが使用される。また、モードレジスタへの書込用としてもアドレス信号の一部が使用される。
【００５５】
同期型半導体記憶装置１０００は、さらに、入力されるコマンドを認識するモードデコーダ２と、動作モードを保持するモードレジスタ１６と、アドレス端子からロウアドレスを取込むロウアドレスラッチ８と、アドレス端子からコラムアドレスを取込むコラムアドレスラッチ１２と、バンクアドレスからバンクアドレス信号を取込むバンクアドレスラッチ１８と、バンクアドレスラッチ１８の出力するバンクアドレスをデコードして対応するバンクを活性化するバンクデコーダ２０とを含む。
【００５６】
同期型半導体記憶装置１０００は、さらに、リフレッシュ動作時にリフレッシュアドレスを発生するためにともに設けられるセルフリフレッシュタイマ４、リフレッシュアドレスカウンタ６と、ロウアドレスラッチ８の出力するアドレスとリフレッシュアドレスカウンタ６の出力するアドレスのいずれかを選択するマルチプレクサ２４と、マルチプレクサ２４の出力するアドレスを受けて対応する信号をロウデコーダＲＤに出力するロウプリデコーダ１０と、バースト動作時に連続したコラムアドレスを発生するバーストアドレスカウンタ２８と、バーストアドレスカウンタ２８の出力するアドレスを受けて対応する信号をコラムデコーダＣＤに出力するコラムプリデコーダ１４とを含む。
【００５７】
同期型半導体記憶装置１０００は、さらに、外部から入力されるクロックＣＬＫと位相が揃ったクロックＣＬＫ（ｉｎ）を発生するディレーロックドループ（以下ＤＬＬと称す）回路３０と、データ入出力端子群Ｐ１３とグローバル入出力線Ｇ−Ｉ／Ｏとの間でデータレートを変換しデータ授受を行なうデータ変換部２２とをさらに含む。
【００５８】
グローバル入出力線Ｇ−Ｉ／Ｏは８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７とデータの授受を行なう。
【００５９】
図２は、本発明の実施の形態１の同期型半導体記憶装置１０００における各ブロックの配置例を示す概略図である。
【００６０】
図２を参照して、同期型半導体記憶装置１０００は、外部制御信号入力端子群６０を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ等を受けて、これをデコードし、内部制御信号を発生するコントロール回路７０と、コントロール回路７０から出力される内部制御信号を伝達するコマンドデータバス５３ａおよび５３ｂと、メモリセルが行列状に配置されるメモリセルアレイ１００とを備える。
【００６１】
メモリアレイ１００は、図２に示すとおり、全部で１６個のメモリセルブロック１００ａ〜１００ｐに分割配置されている。たとえば、同期型半導体記憶装置１０００の記憶容量が１Ｇビットである場合、各メモリセルブロックは６４Ｍビットの容量を有する。各ブロックは、独立にバンクとして動作し得る構成となっている。
【００６２】
同期型半導体記憶装置１０００は、さらに、クロック信号入力端子６６に与えられる外部クロック信号ＣＬＫを受け、コントロール回路７０により制御されて同期動作を開始し、内部クロック信号ＣＬＫ（ｉｎ）を出力する内部同期信号発生回路１８を含む。
【００６３】
内部同期信号発生回路１８は、たとえばＤＬＬ回路等により、外部クロック信号ＣＬＫに対して同期した内部クロック信号ＣＬＫ（ｉｎ）を生成する。
【００６４】
アドレス信号入力端子群６２を介して与えられる外部アドレス信号Ａ０〜Ａ１２、ＢＡ０〜ＢＡ２は、コントロール回路７０の制御の下に、内部クロック信号ＣＬＫ（ｉｎ）に同期して、半導体記憶装置１０００内に取込まれる。
【００６５】
外部アドレス信号ＢＡ０〜ＢＡ２は、アドレスバス５１ａを介してバンクデコーダ７２に与えられる。バンクデコーダ７２からは、アドレスバス５１ｂおよび５１ｃを介して、デコードされたバンクアドレスＢ０〜Ｂ７が各メモリセルブロックに伝達される。
【００６６】
バンクアドレスＢ０〜Ｂ７は、データ入力端子ＤＱ０〜ＤＱ１５に対応して設けられるメモリセルブロックのいずれか１つと、データ入出力端子ＤＱ１６〜ＤＱ３１に対応して設けられるメモリセルブロックのいずれか１つの合計２つのメモリセルブロックを活性化する。
【００６７】
一方、アドレス信号入力端子群６２に与えられるその他の外部アドレス信号は、アドレスバス５０ａおよび５０ｂを介して、アドレスドライバ５２に伝達される。アドレスドライバ５２からさらに、アドレスバス５０ｃを介してアドレス信号は各メモリセルブロックに伝達される。
【００６８】
同期型半導体記憶装置１０００は、さらに、メモリセルブロックの対ごとに設けられ、コントロール回路７０の制御の下に、アドレスバス５０ｃにより伝達されたロウアドレスをラッチし、プリデコードするロウプリデコーダ３６と、ロウプリデコーダ３６からの出力をもとに選択されたメモリセルブロックの対応する行（ワード線）を選択するロウデコーダ４４と、メモリセルブロックごとに設けられ、コントロール回路７０の制御の下に、アドレスバス５０ｃにより伝達された列アドレスをラッチし、プリデコードするコラムプリデコーダ３４と、コラムプリデコーダ３４からの出力を伝達するコラムプリデコーダ線４０と、コラムプリデコーダ線４０からの出力をもとに選択されたメモリセルブロックの対応する列（ビット線対）を選択するコラムデコーダ４２とを含む。
【００６９】
同期型半導体記憶装置１０００は、さらに、チップ中央部の長辺方向に沿う領域であって、外部制御信号入力端子群６０およびアドレス信号入力端子群６２が設けられる領域の外側に、それぞれ配置されるデータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられる入出力バッファ回路６４ａ〜６４ｆと、入出力バッファと対応するメモリセルブロックとの間でデータの伝達を行なうデータバス５４と、メモリセルブロック１００ａ〜１００ｐにそれぞれ対応して設けられ、データバス５４と選択されたメモリセル列との間でデータの授受を行なうリード／ライトアンプ３８とを含む。
【００７０】
外部制御信号入力端子群６０へ与えられる信号／ＲＡＳは、同期型半導体記憶装置１０００の内部動作を開始させ、かつ内部動作の活性期間を決定するロウアドレスストローブ信号である。この信号／ＲＡＳの活性化に応じて、ロウデコーダ４４等のメモリセルアレイ１００の行を選択する動作と関連する回路は活性状態とされる。
【００７１】
外部制御信号入力端子群６０へ与えられる信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルアレイ１００における列を選択する回路を活性状態とする。
【００７２】
外部制御信号入力端子群６０へ与えられる信号／ＣＳは、この同期型半導体記憶装置１０００が選択されることを示すチップセレクト信号であり、信号／ＷＥは、同期型半導体記憶装置１０００の書込動作を指示する信号である。
【００７３】
信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳおよび信号／ＷＥの取込動作は、内部クロック信号ＣＬＫ（ｉｎ）に同期して行なわれる。
【００７４】
また、アドレス信号入力端子群６２に与えられるアドレス信号の取込動作も内部クロック信号ＣＬＫ（ｉｎ）に同期して行なわれる。
【００７５】
［非同期の概念の説明］
本発明は、入出力回路において内部と外部が非同期で動作できるようにするものであるが、具体的な構成を説明する前に、非同期の概念について簡単に説明する。
【００７６】
図３は、非同期の概念を説明するための動作波形図である。
図３を参照して、外部から入力されるクロックＣＬＫは同期型半導体記憶装置内部のメモリアレイにデータを読み書きする基準となる。
【００７７】
時刻ｔ１において、外部からライトコマンドが入力される。
ライト時には、同期型半導体記憶装置は外部からデータと同期して入力される信号ＤＱＳのタイミングに従いデータを取込む。時刻ｔ２において、信号ＤＱＳの立上がりに応じてデータ入出力端子ＤＱに入力されたデータＤ１が取込まれ入出力回路部に設けられたライト用のラッチに書込まれる。同様に、時刻ｔ３、ｔ４、ｔ５においてはそれぞれデータＤ２、Ｄ３、Ｄ４がそれぞれ信号ＤＱＳの変化するタイミングでライト用のラッチに取込まれる。
【００７８】
時刻ｔ６において、ライト用のラッチに取込まれていたデータＤ１、Ｄ２はクロックＣＬＫの立上がりに応じてメモリアレイに書込まれる。次に時刻ｔ７において、ライト用ラッチに取込まれていたデータＤ３、Ｄ４はメモリアレイに書込まれる。
【００７９】
時刻ｔ８においてバーストライトが終了しライト用のラッチはリセットされる。
同じく時刻ｔ８において、外部よりリードコマンドが入力される。時刻ｔ８〜ｔ９の間にクロックＣＬＫをもとに内部で生成される内部クロックに従って、メモリアレイ部に書込まれていたデータＤ５、Ｄ６は入出力回路部のリード用のラッチに伝達される。続いて時刻ｔ９〜ｔ１０において、同様にクロックＣＬＫをもとに内部で生成される内部クロックに従ってメモリアレイに書込まれていたデータＤ７、Ｄ８が入出力回路部のリード用のラッチに伝達される。読出時には、入出力回路部のラッチに保持されているデータは、半導体記憶装置外部に接続されるシステムがデータを必要とするタイミングにて出力され、このタイミングに応じた信号ＤＱＳを同期型半導体記憶装置は外部システムに向かって送出する。
【００８０】
時刻ｔ１１〜ｔ１５の間で信号ＤＱＳの変化に合わせ外部に対しデータＤ５〜Ｄ８が順次出力される。
【００８１】
この場合、図３に示すようにデータを出力するタイミングは外部から入力されるクロックＣＬＫと同期されているとは限らない。
【００８２】
時刻ｔ１５においてバーストリードが終了しリード用のラッチがリセットされる。
以上説明したように、同期型半導体記憶装置は、外部から入力されるクロックＣＬＫをもとに内部で生成される内部クロックに従ってメモリアレイに対してデータを読み書きする。一方、外部とのデータの授受の際には、同期型半導体記憶装置は、外部に接続されるシステムの仕様に合せたタイミングを示す信号ＤＱＳに対応してラッチ部にデータを取込んだりラッチ部からデータを送出したりする。
【００８３】
［入出力回路部の詳細な構成の説明］
図４は、各バンクと各入出力回路の接続を説明するための概略図である。
【００８４】
図４は、図２で説明した同期型半導体記憶装置のバンク１００ａ〜１００ｄとデータ入出力端子ＤＱ０〜ＤＱ１５部分の入出力回路との接続を示しているためチップの左半分のさらに上半分の２５６Ｍビット分の領域を拡大して示している。図４を参照して、バンク１００ａと１００ｂはメインワードドライバＭＷＤを挟んでそれぞれ偶数アドレスに対応する領域１００ａｂｅと奇数アドレスに対応する領域１００ａｂｏに分割されている。
【００８５】
ダブルデータレート方式では、内部クロックの２倍の周波数でデータを出力する必要がある。このように分割することで、奇数アドレスと偶数アドレスに対応するデータを同時にアクセスすることが可能となり、２倍の周波数でのデータ出力動作を容易にしている。
【００８６】
ただし、これは必ずしも必要条件ではない。第１番目に出力するデータのアドレスが奇数が偶数かで対応する領域のアクセスのタイミングを早めにし、第２番目にアクセスする領域のアクセスのタイミングを遅めにすることでも実現は可能である。この方式により、大きな電流ピークが生じるのを防止することもできる。ただしアクセスされるアドレスの最初が偶数の場合と奇数の場合とでアクセスするタイミングの位相を変えなくてはいけないため、動作の制御は複雑なものとなる。
【００８７】
１つのバンクの中の、偶数アドレスの領域からのデータと奇数アドレスの領域からのデータが同じＤＱ部分に入力される。
【００８８】
たとえば、データ入出力端子ＤＱ０に対応して設けられる入出力回路６４ａには、偶数アドレス領域１００ａｂｅ、１００ｃｄｅからデータを読出すリードアンプ１０２、データを書込むライトアンプ１２２が接続されている。入出力回路６４ａにはさらに、奇数アドレス領域１００ａｂｏ、１００ｃｄｏからデータを読出すリードアンプ１０４、データを書込むライトアンプ１２４が接続される。
【００８９】
データ入出力端子ＤＱ１〜ＤＱ１５についても対応して入出力回路が設けられ各々の入出力回路には奇数アドレス領域および偶数アドレス領域のリードアンプおよびライトアンプが接続される。
【００９０】
図５は、メモリバンクからデータがデータ入出力端子ＤＱ０に出力される流れを説明するための図である。
【００９１】
バンクの奇数領域のデータが読出される場合、リードアンプ１０４によってメモリセルアレイから読出されたデータがリードデータバスＲＤＢＯに出力される。マルチプレクサ１１０によってこのデータが選択され、ラッチ１１２に一旦保持された後マルチプレクサ１１４、出力バッファ１１６を介して端子に出力される。偶数領域からデータを読出す場合は、リードアンプ１０２からリードデータバスＲＤＢＥを介してマルチプレクサ１１０にデータが与えられる。
【００９２】
図６は、データ入出力端子ＤＱ０からバンクへデータが書込まれる流れを説明するための図である。
【００９３】
図６を参照して、奇数アドレスにデータを書込む場合は端子から入力されたデータは、入力バッファ１３６、デマルチプレクサ１３４、ラッチ１３２、デマルチプレクサ１３０を介してライトデータバスＷＤＢＯに出力され、ライトアンプ１２４によってメモリアレイへと伝達される。偶数アドレスにデータを書込む場合も同様にデマルチプレクサ１３０からライトデータバスＷＤＢＥを介してライトアンプ１２２にデータが伝達され増幅されてメモリアレイへと伝達される。
【００９４】
図７は、データ入出力端子ＤＱ０〜ＤＱ１５の部分の構成の概略を示す図である。
図７を参照して、データ入出力端子ＤＱ０〜ＤＱ１５は順に並んで配置され、それぞれに対応してラッチを含む入出力回路が設けられている。入出力回路にはリードデータバスＲＤＢおよびライトデータバスＷＤＢが接続される。このリードデータバスとライトデータバスは共通にする場合もある。
【００９５】
図示しないが、データ入出力端子ＤＱ１６〜ＤＱ３１についても同様に入出力回路が設けられている。
【００９６】
図８は、図７に示したデータ入出力端子ＤＱ０〜ＤＱ３に対応する部分を拡大して示した図である。
【００９７】
図８を参照して、データ入出力端子に対応して設けられる入出力回路はリードデータバスＲＤＢのデータを受取るレシーバ１４２、１４３と、レシーバ１４２、１４３のデータを受けいずれのレシーバのデータを先に出力するかに応じてデータを振り分けるマルチプレクサ１４４と、マルチプレクサ１４４からデータを与えられ、ＣＡＳレイテンシ後の奇数クロックエッジでデータを出力する４データ分のラッチ１４８と、マルチプレクサ１４４からデータを与えられ、ＣＡＳレイテンシ後の偶数クロックエッジでデータを出力する４データ分のラッチ１４６と、ラッチ１４８、１４６から出力されたデータを増幅し端子に出力する出力バッファ１５０を含む。
【００９８】
この入出力回路は、さらに、入出力端子ＤＱ０に外部から与えられたデータを増幅する入力バッファ１５２と、入力バッファ１５２が出力するデータをクロックの立上がりエッジでラッチする４データ分のラッチ１５６と、入力バッファ１５２を出力するデータをクロックの立下がりエッジで取込む４データ分のラッチ１５４と、入力データ用のラッチ１５４、１５６に取込まれたデータを内部に伝達する際にアドレスに応じて偶数アドレス用データバスと奇数アドレス用データバスのいずれかにデータを分配するためのマルチプレクサ１５８とを含む。マルチプレクサ１５８の出力は偶数アドレス用ライトデータバスと奇数アドレス用ライトデータバスを含むライトデータバスＷＤＢに接続される。
【００９９】
図９は、同期型半導体記憶装置１０００が入出力回路部を通してデータを授受する概略を説明するための図である。
【０１００】
図９を参照して、信号ＣＬＫは外部から与えられるクロック信号であり、信号ＣＬＫ（ｃｔｒ）はクロック信号ＣＬＫをもとに内部で発生されメモリアレイの動作の基準となる内部クロックであり、信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは同期型半導体記憶装置１０００にコマンドを認識させるための制御信号である。
【０１０１】
信号Ｌ−ＤＱは、データ入出力端子の下位ビット側つまりデータ入出力端子ＤＱ０〜ＤＱ１５に入出力されるデータ信号であり、信号Ｕ−ＤＱはデータ入出力端子の上位ビット、すなわちデータ入出力端子ＤＱ１６〜ＤＱ３１に入出力されるデータ信号を示す。
【０１０２】
信号６４−ＡＲＲＡＹは、入出力回路部と内部のメモリアレイとのデータの入出力をするデータバス上の信号を示す。ここで信号Ｌ−Ｅｖｅｎは、データの下位ビット側の偶数アドレスに相当する領域からのデータを示し、信号Ｌ−Ｏｄｄは、データの下位ビット側の奇数アドレスに相当する領域からのデータを示す。
【０１０３】
時刻ｔ１において、アクティブコマンド（ＡＣＴ）が入力され、時刻ｔ２においてライトコマンド（ＷＲＩＴＥ）が入力される。
【０１０４】
時刻ｔ３以降、データ入出力端子ＤＱ０〜ＤＱ３１にクロックＣＬＫの２倍のデータレートでバースト長８の連続データが入力される。
【０１０５】
時刻ｔ３におけるクロックの立上がりエッジと次の立下がりエッジで２データが入出力回路に取込まれ、時刻ｔ４以降順次メモリアレイへと出力される。このとき３２ビットで外部より入力されたデータは周波数が２分の１に落とされビット数が２倍に増えた６４データとなり、この６４データが一度にメモリアレイに書込まれる。バースト長８の３２ビットのデータは、つまり、内部クロックＣＬＫ（ｃｔｒ）に同期した６４ビットの４データになり内部メモリアレイに書込まれる。
【０１０６】
時刻ｔ５では、リードコマンドが入力され内部のメモリアレイから６４ビットのデータが同時に読出され、時刻ｔ６以降３２ビットのダブルデータレートのデータが半導体記憶装置から外部へ出力される。
【０１０７】
図１０は、実施の形態１に用いられる入出力回路６４の構成を示す回路図である。
図１０を参照して、アドレスバスＥＶＥＮ０は、バンク０〜バンク３の偶数アドレス領域に接続されるデータバスであり、アドレスバスＯＤＤ０は、バンク０〜バンク３の奇数アドレス領域に接続されるデータバスである。また、アドレスバスＥＶＥＮ１は、バンク４〜バンク７の偶数アドレス領域に接続されるデータバスであり、アドレスバスＯＤＤ１は、バンク４〜バンク７の奇数アドレス領域に接続されるデータバスである。
【０１０８】
入出力回路６４は、選択されたバンクおよび出力する最初のデータに相当するアドレスの偶数奇数に応じてアドレスバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ１およびＯＤＤ１のうちいずれか１つを選択しアドレスバスから伝達されたデータをレシーバ活性化信号Ｒ−ＥＮに応じて出力するレシーバ１４２、１４３と、リードクロックＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレクト信号を出力するシフトレジスタ１６２と、シフトレジスタ１６２の出力するセレクト信号に応じてそれぞれレシーバ１４２、１４３が出力するデータを内部に取込むラッチ１４６、１４８を含む。
【０１０９】
入出力回路６４は、さらに、ＤＬＬ回路で生成されたクロックＤＬＬをもとに生成される間引きクロックＤＬＬｅ、ＤＬＬｏを受けてＣＡＳレイテンシおよびモードレジスタの設定に応じてデータ出力用クロックＣＫ１、ＣＫ２として入出力回路内部に伝達するスイッチ１６６と、出力クロックＣＫ２に応じてデータをシフトするシフトレジスタ１６４と、出力クロックＣＫ１に応じてデータをシフトするシフトレジスタ１７２とを含む。ラッチ１４６、１４８はそれぞれシフトレジスタ１７２、１６４の出力に応じてラッチしたデータを選択し出力する。
【０１１０】
入出力回路６４は、さらに、イネーブル信号ＯＥによって活性化されデータを端子ＤＱ０に対して出力する出力バッファ１５０と、出力クロックＣＫ１の活性化に応じてラッチ１４８の出力を出力バッファ１５０に与えるスイッチ１６８と、出力クロックＣＫ２の活性化に応じてラッチ１４６の出力を出力バッファ１５０に与えるスイッチ１７０とを含む。
【０１１１】
入出力回路６４は、さらに、端子ＤＱ０に外部から入力されたデータを入力として受けてイネーブル信号ＷＥに応じて増幅する入力バッファ１５２と、外部から入力されるストローブ信号に応じて内部で生成される信号ＦＥＴＣＨｅ、ＦＥＴＣＨｏにそれぞれ応じて入力バッファ１５２の出力を内部に伝達するスイッチ１７６、１７８と、信号ＦＥＴＣＨｏをシフトクロックとして受けセレクト信号を出力するシフトレジスタ１７４と、信号ＦＥＴＣＨｅをシフトクロックとして受けセレクト信号を出力するシフトレジスタ１８０と、シフトレジスタ１７４が出力するセレクト信号に応じて、スイッチ１７６を介して伝達された信号を取込むラッチ１５６と、シフトレジスタ１８０が出力するセレクト信号に応じてスイッチ１７８が伝達する信号を取込むラッチ１５４とを含む。
【０１１２】
入出力回路６４は、さらに、ライトクロックＷＣＬＫ（ｌｏｃ）をシフトクロックとして受けセレクト信号を出力するシフトレジスタ１８２と、シフトレジスタ１８２が出力するセレクト信号に応じてラッチ１５４、１５６が出力するデータを受けるバスドライバ１５８とをさらに含む。バスドライバ１５８は受けたデータを書込むバンクおよび最初に外部より受け取ったデータを書込むアドレス（ファーストアドレス）が偶数であるか奇数であるかに応じてデータバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ１、ＯＤＤ１にデータを分配して出力する。
【０１１３】
動作を簡単に説明すると、バンク０〜バンク３の偶数アドレス領域、奇数アドレス領域からくるデータまたはバンク４〜バンク７の偶数アドレス領域、奇数アドレス領域からくるデータのいずれかがレシーバ１４２、１４３の入力部に設けられた４点スイッチ部分で区別され、取込まれる。
【０１１４】
ここにはバンクの上位（４−７）／下位（０−３）を区別する信号と、バースト読出時の最初のアドレスが偶数アドレスか奇数アドレスかを示す信号が入力される。レシーバ１４３、ラッチ１４８、スイッチ１６８の設けられている経路が最初に出力されるデータの経路でありレシーバ１４２、ラッチ１４６、スイッチ１７０の設けられている経路が２番目のデータが出力される経路である。レシーバ１４３、１４２の入力部のスイッチを経たデータはアンプで増幅されラッチ１４８、１４６の入力部のセレクタ部分に転送される。ここで、セレクタはラッチに含まれる４経路のうち１つを選択する。この経路の選択は、セレクト信号をラッチに入力するシフトレジスタ１６２に与えられるリード用の内部クロックＲＣＬＫ（ｃｔｒ）に応じて順次シフトされ、入力されてきたデータは順次ラッチされる。
【０１１５】
ラッチに格納されたデータは、ラッチに入力されたときのクロックと異なるクロックを基準として出力される。出力側のクロックＤＬＬｅ、ＤＬＬｏに応じてシフト動作を行なうシフトレジスタ１６４、１７２が出力するセレクト信号によって順次、ラッチの出力側の選択経路がシフトする。出力データのうち奇数番目に出すデータがラッチ１４８に格納されており、偶数番目に出力するデータがラッチ１４６に格納されている。したがって、リードコマンドを認識したリードクロックＲＣＬＫ（ｃｔｒ）からデータを外部に出力するまでのレイテンシにより、クロックＤＬＬｅとクロックＤＬＬｏのいずれがスイッチ１６８に制御信号として入力されるかが決まり、スイッチ１７０には他方のクロックが制御信号として入力される。たとえば、レイテンシが、１．５ならばクロックＤＬＬｏがスイッチ１６８に制御信号として入力され、クロックＤＬＬｅがスイッチ１７０の制御信号として入力される。
【０１１６】
ライト時には、外部より最初に入力されるデータは無条件にラッチ１５６に転送され、次に入力されるデータは無条件にラッチ１５４に転送され、以降ラッチ１５６、１５４に交互にデータが転送される。
【０１１７】
ラッチされたデータは、ライト用の内部クロックＷＣＬＫ（ｌｏｃ）に応じてバスドライバ１５８に伝達される。バスドライバ１５８はバンクアドレスとバーストデータの最初のアドレスに応じて対応するデータバスにデータを出力する。
【０１１８】
図１０では入出力回路の回路構成を示したが、ライト時にデータマスクとして用いるデータの入力部に関しても、同型回路を用いて同じマージンで動作させることも考えられる。この場合には、データの入力側の回路のみでよいが、容量バランスをとるために出力系の回路も動作はさせないものの、ダミー配置させる場合がある。
【０１１９】
データの出力に関するストローブ端子についても同様である。この場合には、データの出力側の回路のみでよいが、容量バランスをとるために入力系回路も動作はさせないものの、ダミー配置させる場合がある。
【０１２０】
また、両者を１つに兼ねる場合もある。出力データのストローブとライトマスクデータの入力とは衝突することがない場合には同じバスを利用できる。この場合には、データ入出力端子ＤＱに用いられる入出力回路と同じ回路構成で、出力側に出力データのストローブの回路を割当て、入力側にライトマスクデータの回路を割当てることができる。
【０１２１】
図１１は、図１０に示したリード時にデータを保持するラッチ１４８の構成を示す回路図である。
【０１２２】
図１１を参照して、ラッチ１４８は、メモリアレイから読出されるデータＲＩＮを受けて内部に取込み保持し、出力信号ＲＯＵＴとして出力する４つのラッチ１４８ａ〜１４８ｄを含む。ラッチ１４８ａは、入力信号ＲＩＮを選択信号ＳＥＬＡの活性化に応じて内部ノードＮ１に与えるＰチャネルＭＯＳトランジスタ１９２と、ソースが電源電位に結合されゲートがノードＮ１に接続されドレインがノードＮ２に接続されたＰチャネルＭＯＳトランジスタ１９４と、ゲートがノードＮ１に接続されソースがノードＮ３に接続されドレインがノードＮ２に接続されたＮチャネルＭＯＳトランジスタ１９６と、セレクト信号ＳＥＬＢの活性化に応じてノードＮ２の電位を出力信号ＲＯＵＴとしてラッチ外部に与えるＮチャネルＭＯＳトランジスタ１９８と、入力にノードＮ２、Ｎ４が接続され出力がノードＮ１に接続されたＮＯＲ回路２００とを含む。
【０１２３】
ラッチ１４８ｂ、１４８ｃ、１４８ｄは１４８ａと同様の構成を有するので説明は繰返さない。
【０１２４】
ラッチ１４８は、さらに、ラッチ１４８ａ〜１４８ｄに共通して設けられリードフラグＲＥＡＤ（ＦＬＡＧ）の活性化に応じてノードＮ３を接地電位と結合するＮチャネルＭＯＳトランジスタ２０２と、リードフラグＲＥＡＤ（ＦＬＡＧ）が非活性化時に反転してリセット信号を出力しノードＮ４に与えるインバータ２０４をさらに含む。
【０１２５】
ラッチ内部に使用されるトランジスタ１９４、１９６は低電圧で高速動作させるためしきい値電圧の低いものが使用され、リード動作が行なわれていないときにトランジスタ１９４、１９６に流れるサブスレッショルド電流を抑えるためにＮチャネルＭＯＳトランジスタ２０２にはしきい値電圧の高いトランジスタが使用される。
【０１２６】
図１０におけるラッチ１４６もラッチ１４８と同様の構成を有するので説明は繰返さない。
【０１２７】
図１２は、図１０に示したデータ書込時にデータを保持するラッチ回路１５６の構成を示す回路図である。
【０１２８】
図１２を参照して、ラッチ回路１５６は、データ入出力端子に入力されるデータ信号ＷＩＮを受けて保持しさらにメモリアレイに向けて出力信号ＷＯＵＴとして出力する４つのラッチ１５６ａ〜１５６ｄを含む。
【０１２９】
ラッチ１５６ａは、入力信号ＷＩＮを選択信号ＳＥＬＣの活性化に応じてノードＮ５に与えるＰチャネルＭＯＳトランジスタ２１２と、ノードＮ５がゲートに接続されソースが電源電位に結合されドレインがノードＮ６に接続されたＰチャネルＭＯＳトランジスタ２１４と、ゲートがノードＮ５に接続されドレインとソースがそれぞれノードＮ６、Ｎ７に接続されるＮチャネルＭＯＳトランジスタ２１６と、選択信号ＳＥＬＤの活性化に応じてノードＮ６の電位を出力信号ＷＯＵＴとして与えるＮチャネルＭＯＳトランジスタ２１８とを含む。ラッチ１５６ａは、さらに、ノードＮ６、Ｎ８が入力に接続され出力がノードＮ５に接続されたＮＯＲ回路２２０を含む。
【０１３０】
ラッチ１５６ｂ、１５６ｃ、１５６ｄはラッチ１５６ａと同様の構成を有するため説明は繰返さない。
【０１３１】
ラッチ１５６は、さらに、ラッチ１５６ａ〜１５６ｄに共通して設けられライトフラグＷＲＩＴＥ（ＦＬＡＧ）の活性化に応じてノードＮ７を接地電位に結合するＮチャネルＭＯＳトランジスタ２２２と、ライトフラグＷＲＩＴＥ（ＦＬＡＧ）が非活性化時に反転しノードＮ８にリセット信号として与えるインバータ２２４を含む。
【０１３２】
ラッチ内部に使用されるトランジスタ２１４、２１６は低電圧で高速動作させるためしきい値電圧の低いものが使用され、ライト動作が行なわれていないときにトランジスタ２１４、２１６に流れるサブスレッショルド電流を抑えるためにＮチャネルＭＯＳトランジスタ２２２にはしきい値電圧の高いトランジスタが使用される。
【０１３３】
図１０におけるラッチ１５４もラッチ１５６と同様の構成を有するので説明は繰返さない。
【０１３４】
図１１、図１２を参照して、ラッチ１４８、１５６はリセット信号により動作していないときにはラッチの入力側がＬレベルに、出力側がＨレベルにリセットされる。このため、トランスファゲートとして使用しているＭＯＳトランジスタの導電型を変えている。
【０１３５】
トランスファゲート用のＭＯＳトランジスタは動作スピードの高速化のため、低いしきい値電圧のものを使用する。入力ノードがＬレベルとなるためラッチの入力側にはＰチャネル型のトランジスタを使用し、出力ノードがＨレベルのため出力側にはＮチャネル型のトランジスタを使用する。このとき、スタンドバイ時のラッチのノード電位に対するゲート電位つまりゲート−ソース間電圧が負となることでそれぞれのトランジスタはしきい値電圧が低くともリーク電流が発生しにくい（図示しないが、前後の回路部によりリセット時の出力ノードおよび入力ノードは制御されている。）。
【０１３６】
以上説明したようにデータの読出、書込時におけるバースト動作の終了時にラッチをリセットし、インバータ部の接地側に共通して設けられたしきい値電圧の高いＮチャネルＭＯＳトランジスタによって接地電位とインバータを分離することにより待機時のサブスレッショルド電流を小さく抑えることができる。
【０１３７】
図１１、１２では、ＮＯＲ回路によってインバータの入力ノードがＬ（ロウ）レベルにリセットされる例を示したがＨ（ハイ）レベルにリセットされてもよい。その場合はインバータの電源ノード側にしきい値電圧の絶対値の大きいＰチャネルＭＯＳトランジスタが設けられ、ラッチにデータを入出力するトランスファゲートのＭＯＳトランジスタの導電型はリセット論理に応じて選択される。
【０１３８】
図１３は、図１０に示したシフトレジスタ１６２の構成を示す回路図である。
図１３を参照して、シフトレジスタ１６２は、リードフラグＲＥＡＤ（ＦＬＡＧ）、リセット信号ＲＥＳＥＴ、内部信号ＣＯ２、内部信号ＣＯ１１を受け、内部信号ＣＯ１を発生するパルス発生回路５０１と、内部信号ＣＯ１を入力ノードＤに受け出力ノードＱから内部信号ＣＯ２を出力するフリップフロップ５１４と、内部信号ＣＯ２を入力ノードＤに受け出力ノードＱから内部信号ＣＯ３を出力するフリップフロップ５１６と、内部信号ＣＯ３を入力ノードＤに受け出力ノードＱから内部信号ＣＯ４を出力するフリップフロップ５１８と、内部信号ＣＯ４を入力ノードＤに受け出力ノードＱから内部信号ＣＯ１１を出力するフリップフロップ５１２と、内部信号ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４およびクロック信号ＳＣＬＫを受けセレクト信号Ｃ１、Ｃ２、Ｃ３、Ｃ４を出力する出力回路５１９とを含む。
【０１３９】
フリップフロップ５１２、５１４、５１６、５１８のクロックノードＣＫにはシフトクロックとしてクロック信号ＳＣＬＫが入力されリセット入力ノードＲにはリセット信号ＲＥＳＥＴが入力される。
【０１４０】
パルス発生回路５０１は、リードフラグＲＥＡＤ（ＦＬＡＧ）を一方の入力に受けるＮＯＲ回路５０２と、ＮＯＲ回路５０２の出力とリセット信号ＲＥＳＥＴと内部信号ＣＯ２とを入力に受けＮＯＲ回路５０２の他方の入力ノードに否定和を出力する３入力のＮＯＲ回路５０４と、ＮＯＲ回路５０２の出力を受けて反転するインバータ５０６と、インバータ５０６の出力と内部信号ＣＯ１１とを受けるＮＯＲ回路５０８と、ＮＯＲ回路５０８の出力を受けて反転し内部信号ＣＯ１を出力するインバータ５１０とを含む。
【０１４１】
出力回路５１９は、内部信号ＣＯ１とクロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２０と、ＮＡＮＤ回路５２０の出力を受けて反転しセレクト信号Ｃ１を出力するインバータ５２２と、内部信号ＣＯ２とクロック信号ＳＣＬＫを受けるＮＡＮＤ回路５２４と、ＮＡＮＤ回路５２４の出力を受けて反転しセレクト信号Ｃ２を出力するインバータ５２６と、内部信号ＣＯ３とクロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２８と、ＮＡＮＤ回路５２８の出力を受けて反転しセレクト信号Ｃ３を出力するインバータ５３０と、内部信号ＣＯ４とクロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５３２と、ＮＡＮＤ回路５３２の出力を受けて反転しセレクト信号Ｃ４を出力するインバータ５３４とを含む。
【０１４２】
図１４は、図１３に示したフリップフロップ５１２の構成を示す回路図である。
図１４を参照して、フリップフロップ５１２は、クロックノードＣＫが入力に接続されるインバータ５７０と、インバータ５７０の出力を受けて反転するインバータ５７２と、入力ノードＤが入力に接続されるインバータ５４２と、インバータ５４２の出力ノードとノードＮＦ１との間に並列に接続されるＰチャネルＭＯＳトランジスタ５４４およびＮチャネルＭＯＳトランジスタ５４６と、ノードＮＦ１とリセット入力ノードＲとが入力に接続されるＮＯＲ回路５４８と、ＮＯＲ回路５４８の出力を受けて反転するインバータ５５０と、インバータ５５０の出力ノードとノードＮＦ１との間に並列に接続されるＰチャネルＭＯＳトランジスタ５５４およびＮチャネルＭＯＳトランジスタ５５２とを含む。
【０１４３】
ＰチャネルＭＯＳトランジスタ５４４のゲートおよびＮチャネルＭＯＳトランジスタ５５２のゲートはインバータ５７０の出力を受ける。ＮチャネルＭＯＳトランジスタ５４６のゲートおよびＰチャネルＭＯＳトランジスタ５５４のゲートはインバータ５７２の出力を受ける。
【０１４４】
フリップフロップ５１２は、さらに、ＮＯＲ回路５４８の出力ノードとノードＮＦ２との間に並列に接続されるＰチャネルＭＯＳトランジスタ５５６およびＮチャネルＭＯＳトランジスタ５５８と、ノードＮＦ２が入力に接続されるインバータ５６０と、インバータ５６０の出力ノードとリセット入力ノードＲとが入力に接続されるＮＯＲ回路５６２と、ＮＯＲ回路５６２の出力ノードとノードＮＦ２との間に並列に接続されるＰチャネルＭＯＳトランジスタ５６４およびＮチャネルＭＯＳトランジスタ５６６と、インバータ５６０の出力を受けて反転し出力ノードＱに反転結果を出力するインバータ５６８とを含む。
【０１４５】
ＰチャネルＭＯＳトランジスタ５５６のゲートとＮチャネルＭＯＳトランジスタ５６６のゲートはインバータ５７２の出力を受ける。ＮチャネルＭＯＳトランジスタ５５８のゲートとＰチャネルＭＯＳトランジスタ５６４のゲートはともにインバータ５７０の出力を受ける。
【０１４６】
図１３に示したフリップフロップ５１４、５１６、５１８もフリップフロップ５１２と同様の構成を有するので説明は繰返さない。
【０１４７】
次にシフトレジスタ１６２の動作を簡単に説明する。
まず初期状態においてはリセット信号ＲＥＳＥＴによりフリップフロップ５１２〜５１８が保持しているデータはクリアされる。次にリードフラグＲＥＡＤ（ＦＬＡＧ）が入力されると内部信号ＣＯ１がＨレベルに立上がる。
【０１４８】
そしてクロック信号ＳＣＬＫが入力されるとこの内部信号ＣＯ１がフリップフロップ５１４に取込まれ内部信号ＣＯ２がＨレベルに立上がる。同時にパルス発生回路５０１は内部信号ＣＯ２によってリセットがかかり内部信号ＣＯ１はＬレベルに立下がる。以降は内部信号ＣＯ２のＨレベルがフリップフロップ５１６、５１８、５１２、５１４によって順次伝達される。つまり内部信号ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４のいずれか１つがＨレベルであり、このＨレベルとなった信号はクロック信号ＳＣＬＫのエッジに同期して順次シフトすることになる。
【０１４９】
内部信号ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４は１クロック周期の幅を有するパルスであるので、出力回路５１９によってクロック信号と論理積をとることによりセレクト信号Ｃ１、Ｃ２、Ｃ３、Ｃ４にはクロック信号ＳＣＬＫのパルス幅を有する信号出力され、この信号は順次シフトされることになる。
【０１５０】
図１０に示したシフトレジスタ１６４、１７２、１７４、１８２、１８０もシフトレジスタ１６２と同様の構成を有するので説明は繰返さない。
【０１５１】
［実施の形態１における読出テスト］
実施の形態１において説明した、入出力回路を備える場合における動作テスト時のデータの読出について説明する。
【０１５２】
動作テスト時にテスタ装置に接続する観測用端子の数を少なくし、かつ観測するデータレートを落とすことができれば性能の低いテスタ装置でも測定可能になり検査コストを下げることができる。
【０１５３】
図１５は、実施の形態１におけるデータの読出テストの概念を説明するための概念図である。
【０１５４】
図１５を参照して、入出力回路部には、メモリアレイの奇数アドレス領域からのデータを受ける一致検出回路ＭＡＴ１と、一致検出回路ＭＡＴ１の出力を受けるラッチＬ１と、メモリアレイの偶数アドレス領域からのデータを受ける一致検出回路ＭＡＴ２と、一致検出回路ＭＡＴ２の出力を受けるラッチＬ２と、ラッチＬ１、Ｌ２の出力を受けクロック信号に応じてラッチＬ１、Ｌ２からのデータを交互に出力するマルチプレクサＭＰＸと、マルチプレクサＭＰＸの出力を受けて増幅し端子ＤＱｉに出力するバッファ回路ＯＢＵＦとが設けられる。
【０１５５】
図１６は、図１５に対応したより詳しい入出力回路６４１の構成を示す回路図である。
図１６を参照して、この入出力回路６４１は、レシーバ１４３、１４２の出力を受け縮退処理をしラッチ１４８、１４６にそれぞれ出力する一致検出回路２３０をさらに含み、ラッチ１５６、１５４の出力をテスト時に他の端子に対応して設けられる入出力回路に対して与える出力回路２３２とをさらに含む点が、図１０に示した入出力回路６４と異なる。他の構成は入出力回路６４と同様であるので説明は繰返さない。
【０１５６】
一致検出回路２３０は、信号ＯＤＱ０ａ〜ＯＤＱ３ａを受けるＥＸＯＲ回路２３４と、通常動作時には信号ＯＤＱ０ａをラッチ１４８に与え、テスト動作時にＥＸＯＲ回路２３４の出力をラッチ１４８に与える切換回路２３６と、信号ＯＤＱ０ｂ〜ＯＤＱ３ｂを入力に受けるＥＸＯＲ回路２３８と、通常動作時には信号ＯＤＱ０ｂをラッチ１４６に与え、テスト時にはＥＸＯＲ２３８の出力をラッチ１４６に与える切換回路２４０とを含む。ここで、信号ＯＤＱ０ａ〜ＯＤＱ３ａは、データ端子ＤＱ０〜ＤＱ３にそれぞれ対応して設けられる入出力回路６４のレシーバ１４３の出力信号である。また、信号ＯＤＱ０ｂ〜ＯＤＱ３ｂは、データ端子ＤＱ０〜ＤＱ３にそれぞれ対応して設けられる入出力回路６４に含まれるレシーバ１４２の出力信号である。
【０１５７】
出力回路２３２は、信号ＩＤＱ０ａをテスト時に信号ＩＤＱ１ａ〜ＩＤＱ３ａとして与えるスイッチ回路２４２〜２４４と、信号ＩＤＱ０ｂを信号ＩＤＱ１ｂ〜ＩＤＱ３ｂとして与えるスイッチ回路２４６〜２４８を含む。
【０１５８】
ここで、信号ＩＤＱ０ａは、データ端子ＤＱ０に対応して設けられる入出力回路６４１のラッチ１５６の出力信号であり、信号ＩＤＱ１ａ〜ＩＤＱ３ａは、データ端子ＤＱ１〜ＤＱ３にそれぞれ対応して設けられる入出力回路６４におけるバスドライバ１５８の入力信号である。また、信号ＩＤＱ０ｂは、データ端子ＤＱ０に対応して設けられる入出力回路６４１が含むラッチ１５４の出力信号であり、信号ＩＤＱ１ｂ〜ＩＤＱ３ｂは、データ端子ＤＱ１〜ＤＱ３にそれぞれ対応して設けられる入出力回路６４におけるバスドライバ１５８の入力信号である。
【０１５９】
図１７は、実施の形態１のデータ読出テストの動作を説明するための動作波形図である。
【０１６０】
図１７を参照して、時刻ｔ１において、リードコマンドが入力されデータ入出力端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８からそれぞれ読出されたデータが出力される。
【０１６１】
時刻ｔ３において、データ入出力端子ＤＱ０からは、通常動作時においてデータ入出力端子ＤＱ０〜ＤＱ３に読出される偶数アドレス領域のデータＤＬＥ０が一致回路にて縮退されて出力される。
【０１６２】
０．５クロック後には、データ入出力端子ＤＱ０からは、同様にデータ入出力端子ＤＱ０〜ＤＱ３に通常時には出力される奇数アドレス領域のデータＤＬＯ０が一致検出回路にて縮退されて出力される。同様に、他のデータ入出力端子ＤＱ（４ｉ）からは、データ入出力端子ＤＱ（４ｉ＋１）、ＤＱ（４ｉ＋２）、ＤＱ（４ｉ＋３）に通常時に出力されるデータが縮退されて出力される（ｉは１〜７の自然数）。以降奇数アドレス領域、偶数アドレス領域のデータが交互に読出される。
【０１６３】
このような構成とすることで、データ出力をモニタするために必要なデータ入出力端子の数を減らすことができ、半導体記憶装置の検査においてテスタが使用するチャネル数を減らすことができる。したがって、半導体記憶装置の検査コストを下げることができる。
【０１６４】
図１８は、実施の形態１における読出テストにて不良検出率がさらに改善される構成を示す概念図である。
【０１６５】
図１８を参照して、実施の形態１においては、一致検出回路ＭＡＴ１、ＭＡＴ２に代えて一致検出回路ＭＡＴ１１、ＭＡＴ１２を含む点が図１５に示した構成と異なる。他の構成は、図１５に示した構成と同様であり説明は繰返さない。
【０１６６】
図１９は、図１８に示した一致検出回路ＭＡＴ１１、ＭＡＴ１２の構成を示す回路図である。
【０１６７】
図１９を参照して、一致検出回路ＭＡＴ１１は、信号ＯＤＱ０ａ〜ＯＤＱ３ａを受けるＥＸＯＲ回路Ｅ１１１と、信号ＯＤＱ０ａ、ＯＤＱ４ａ、ＯＤＱ８ａ、ＯＤＱ１２ａを受けるＥＸＯＲ回路Ｅ１１２と、ＥＸＯＲ回路Ｅ１１１、Ｅ１１２の出力を受けるＯＲ回路Ｅ１１３とを含む。ＯＲ回路Ｅ１１３の出力は図１８に示したラッチＬ１に対して出力される。
【０１６８】
一致検出回路ＭＡＴ１２は、信号ＯＤＱ０ｂ〜ＯＤＱ３ｂを受けるＥＸＯＲ回路Ｅ１２１と、信号ＯＤＱ０ｂ、ＯＤＱ４ｂ、ＯＤＱ８ｂ、ＯＤＱ１２ｂを受けるＥＸＯＲ回路Ｅ１２２と、ＥＸＯＲ回路Ｅ１２１、Ｅ１２２の出力を受けるＯＲ回路Ｅ１２３とを含む。ＯＲ回路Ｅ１２３の出力は図１８に示したラッチＬ２に対して出力される。
【０１６９】
ここで、信号ＯＤＱｉａは、データ入出力端子ＤＱｉに対応して設けられる入出力回路６４に含まれるレシーバ１４３の出力信号であり、信号ＯＤＱｉｂは、レシーバ１４２の出力信号である（ｉ＝０〜１２）。
【０１７０】
実施の形態１の一致検出回路では、たとえば、データ入出力端子ＤＱ０〜ＤＱ３から読出されるデータのすべてが誤った値を出力した場合には、一致を検出してしまい、正常な読出が実行されたように判定をしてしまう。
【０１７１】
図１９のような回路とすれば、隣接したデータ入出力端子（ＤＱ０〜ＤＱ３）に出力されるデータの一致結果が確認され、さらに、隣接していないデータ端子（ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２）に出力されるデータの一致も確認し、両方とも一致が確認された場合に出力としてＬレベルを出力する。したがって、実施の形態１における一致検出回路よりも誤判定をする確率が大幅に少なくなる。
【０１７２】
［実施の形態１の変形例１］
図２０は、実施の形態１の変形例１における読出テストの概念を示す概念図である。
【０１７３】
図２０を参照して、実施の形態１の変形例１の場合においては、メモリアレイからの複数の読出データを受け、一致を検出する一致検出回路ＭＡＴ３が設けられ、一致検出回路ＭＡＴ３の出力がともにラッチＬ１、Ｌ２に入力される点が図１５に示した構成と異なる。他の構成は図１５に示した場合と同様であり説明は繰返さない。
【０１７４】
図２１は、実施の形態１の変形例１における入出力回路６４２の構成を示す回路図である。
【０１７５】
図２１を参照して、入出力回路６４２は、一致検出回路２３０に代えて、一致検出回路２５０を備える点が図１６に示した入出力回路６４１と異なる。他の点は、入出力回路６４１と同様であり説明は繰返さない。
【０１７６】
一致検出回路２５０は、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂを受けるＥＸＯＲ回路２５１と、通常動作時には信号ＯＤＱ０ａをラッチ１４８に与え、テスト時にはＥＸＯＲ回路２５１の出力をラッチ１４８に与える切換回路２５２と、通常動作時には信号ＯＤＱ０ｂをラッチ１４６に与え、テスト動作時にはＥＸＯＲ回路２５１の出力をラッチ１４６に与える切換回路２５４とを含む。
【０１７７】
図２２は、実施の形態１の変形例１における読出テストの動作を説明するための動作波形図である。
【０１７８】
図２１、２２を参照して、時刻ｔ１１においてリードコマンドが入力された後に時刻ｔ３以降を外部に対してデータ入出力端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８からそれぞれ読出データが出力される。このデータは、ＥＸＯＲ回路２５１によってデータ入出力端子ＤＱ０〜ＤＱ３に対応して出力される偶数アドレス領域のデータおよび奇数アドレス領域のデータのすべての一致がとられた結果が出力される。したがって，図１７で説明した場合よりもデータ出力レートが半分になっている。
【０１７９】
以上のような構成とすることにより、テスタ装置に接続する観測用端子の数を減らすことができる。したがって、１台のテスタ装置により測定できるチップの数を増やすことができ、検査コストを下げることができる。また、観測するデータのデータレートを落とすことができ、性能のさほど高くないテスタ装置でも、検査することが可能になる。
【０１８０】
［実施の形態１の変形例２］
図１６に示した実施の形態１の入出力回路６４１の構成では、通常動作時にデータ入出力端子ＤＱ０〜ＤＱ３に出力されるデータを、テスト時においてＥＸＯＲで一致を判定して出力した。しかし、期待値と比較しているわけではなく、読出データの相互比較を行っているだけであるので、すべての読出データが誤りであった場合には、ＥＸＯＲ回路の出力は正常時と同じ値を出力してしまう。
【０１８１】
図２３は、実施の形態１の変形例２におけるデータ読出テストの概念を示す概念図である。
【０１８２】
メモリアレイからの複数のデータを受ける一致検出回路ＭＡＴ４と一致検出回路の出力信号であるＤＯＵＴをともに受けるラッチＬ１，Ｌ２と、ラッチＬ１、Ｌ２の出力を交互に出力するマルチプレクサＭＰＸと、一致検出回路ＭＡＴ４の出力信号ＢＥＮがＨレベルのときは非活性化されＬレベルのときはマルチプレクサＭＰＸの出力を増幅してデータ入出力端子ＤＱｉに出力する出力バッファＯＢＵＦが設けられる。また、データ読出テストを実行する際には、半導体記憶装置外部において、データ入出力端子ＤＱｉは抵抗Ｒ１１を介して電源電位と結合され、また、データ入出力端子ＤＱｉは、抵抗Ｒ１２を介して接地電位と結合される。
【０１８３】
したがって、出力バッファＯＢＵＦの出力がハイインピーダンス状態のときは、入出力端子ＤＱｉの電位レベルは中間電位レベルとなる。
【０１８４】
図２４は、図２３における一致検出回路ＭＡＴ４の構成を示す回路図である。
図２４を参照して、一致検出回路ＭＡＴ４は、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂを受け、それらがすべて一致状態のときはＨレベルを出力し、それ以外の場合はＬレベルを出力するゲート回路Ｅ４１と、信号ＯＤＱ０ａおよびゲート回路Ｅ４１の出力を受けるＡＮＤ回路Ｅ４２とを含む。
【０１８５】
ＡＮＤ回路Ｅ４２の出力信号は信号ＤＯＵＴである。また、ゲート回路Ｅ４１の出力信号は信号ＢＥＮである。
【０１８６】
図２５は、実施の形態１の変形例２における読出テストの説明をするための動作波形図である。
【０１８７】
図２３、２５を参照して、時刻ｔ１において、リードコマンドが入力されると、応じて、時刻ｔ２以降において、データ入出力端子ＤＱｉから読出結果が出力される。この読出結果は、メモリアレイからのすべてのデータが一致している場合には、一致検出回路ＭＡＴ４によりメモリアレイからのデータが出力され、一致検出回路ＭＡＴ４がメモリアレイからのデータの一致を検出しない場合は、出力バッファＯＢＵＦがハイインピーダンス状態とされるためデータ入出力端子ＤＱｉの電位レベルは中間レベルとなる。
【０１８８】
時刻ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７における出力の期待値がそれぞれＨ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌである場合を考える。
【０１８９】
時刻ｔ２、ｔ３、ｔ５、ｔ７においては、出力された結果と期待値が一致しており、対応するメモリセルが正常に読出を行なったことがわかる。
【０１９０】
時刻ｔ４においては、データ入出力端子ＤＱｉの電位レベルが中間レベルであるため、図２４に示したアレイから読出されたデータ信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂのいずれかが誤ったデータを読出していることが観測できる。
【０１９１】
時刻ｔ６においては、期待値がＨであるにもかかわらず、出力結果がＬであり、図２４に示した信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂのすべてが誤ったデータ値（Ｌレベル）を読出したことが観測できる。
【０１９２】
このような構成とすることにより、読出データ同士の一致検出回路による判定と、テスタ装置による読出データと外部における期待値との比較という判定とを二重に行なうことにより、不良検出率をさらに上げることができる。
【０１９３】
［実施の形態１の変形例３］
実施の形態１の変形例３においても、実施の形態１の変形例２の場合と同様、誤判定の確率を下げ、不良検出率をさらに上げる構成を説明する。
【０１９４】
図２６は、実施の形態１の変形例３におけるデータ読出テストの概念を示す概念図である。
【０１９５】
図２６を参照して、実施の形態１の変形例３においては、メモリアレイからの複数のデータを受ける一致検出回路ＭＡＴ５が設けられ、一致検出回路ＭＡＴ５の出力信号ＤＯＵＴを受けるラッチＬ１と、一致検出回路ＭＡＴ５の出力信号ＤＯＵＴ、ＳＩＮＶを受け対応する値を出力する反転スイッチ回路ＩＶＳＷと、ＩＶＳＷの出力を受けるラッチＬ２と、ラッチＬ１、Ｌ２の出力を交互に出力するマルチプレクサＭＰＸと、マルチプレクサＭＰＸの出力を増幅し、データ入出力端子ＤＱｉに出力する出力バッファＯＢＵＦとが設けられる。
【０１９６】
図２７は、一致検出回路ＭＡＴ５および反転スイッチ回路ＩＶＳＷの構成を示す回路図である。
【０１９７】
図２７を参照して、一致検出回路ＭＡＴ５は、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂを受け、すべてが一致したときにＨレベルを出力し、一致しない場合はＬレベルを出力するゲート回路Ｅ５１と、信号ＯＤＱ０ａおよびゲート回路Ｅ５１の出力信号ＳＩＮＶを受け出力信号ＤＯＵＴを出力するＡＮＤ回路Ｅ５２とを含む。
【０１９８】
反転スイッチＩＶＳＷは、出力信号ＤＯＵＴを受けて反転するインバータＥ５３と、出力信号ＳＩＮＶを受けて反転するインバータＥ５５と、出力信号ＳＩＮＶがＨレベルのときにインバータＥ５３の出力をラッチＬ２に与えるＮチャネルＭＯＳトランジスタＥ５４と、インバータＥ５５の出力がＨレベルのときに出力信号ＤＯＵＴをラッチＬ２に与えるＮチャネルＭＯＳトランジスタＥ５６とを含む。
【０１９９】
図２８は、実施の形態１の変形例３における読出テストを説明するための動作波形図である。
【０２００】
図２６、図２８を参照して、時刻ｔ０において、リードコマンドが与えられる。応じて、時刻ｔ１以降データ入出力端子ＤＱｉからはデータ読出結果が出力される。今、時刻ｔ１ａ、ｔ２ａ、ｔ３ａ、ｔ４ａ、ｔ５ａ、ｔ６ａに対応するメモリアレイからの出力データの期待値はそれぞれＨ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈであるとする。
【０２０１】
メモリアレイからのデータ読出値がＨレベルであり一致検出回路ＭＡＴ５が一致を検出した場合は、ラッチＬ１にはＨがデータとして読込まれ、ラッチＬ２には反転スイッチＩＶＳＷによってデータが反転され、Ｌがデータとして読込まれる。したがって、外部で観測すると、データ出力端子ＤＱｉにはラッチＬ１のデータ、ラッチＬ２のデータの順でデータが出力されるため、ＨレベルからＬレベルへと立下がる立下がりエッジが観測される。
【０２０２】
メモリアレイからのデータがＬレベルの場合で一致検出回路ＭＡＴ５が一致を検出した場合には、逆にＬレベルからＨレベルへと立上がる立上がりエッジが観測される。したがって、時刻ｔ１ａ、ｔ２ａにおいては立下がりエッジが観測され、時刻ｔ３ａ、ｔ４ａにおいては立上がりエッジが観測され、この波形と出力期待値を比較することによって結果はすべてパスとなる。
【０２０３】
また、一致検出回路ＭＡＴ５が一致を検出しない場合は、ラッチＬ１、Ｌ２には同じデータが書込まれるので、立上がりエッジおよび立下がりエッジは検出されず、時刻ｔ５ａにおいて判定はフェイルとなる。
【０２０４】
また、信号ＯＤＱ０ａ〜ＯＤＱ３ａ、ＯＤＱ０ｂ〜ＯＤＱ３ｂとしてすべて誤ったデータが読出された場合に、一致検出回路ＭＡＴ５が一致を検出してしまった時でも、たとえば、時刻ｔ６ａにおけるように比較値とエッジの立上がりとを比較することにより結果がフェイルであることが判別可能である。
【０２０５】
したがって、実施の形態１の変形例３においては、不良検出率をさらに向上させることができる。
【０２０６】
［実施の形態２］
図２９は、実施の形態２の同期型半導体記憶装置に用いられるテスト結果出力回路ＴＯＣの構成を示す回路図である。
【０２０７】
図２９を参照して、テスト結果出力回路ＴＯＣは、メモリアレイから一括して読出される読出結果信号Ｒ０〜Ｒｎを受けるＥＸＯＲ回路Ｇ１と、リセット信号ＲＥＳＥＴによって出力がリセットされ、シフトクロックＳＣＬＫに同期してデータを取込みと保持データの出力を行なう、直列に接続されるフリップフロップＤＦ１〜ＤＦ９と、フリップフロップＤＦ１〜ＤＦ９の出力を受け、テスト結果出力信号ＲＯＵＴを出力するＥＸＯＲ回路Ｇ２を含む。
【０２０８】
フリップフロップＤＦ１〜ＤＦ９は、ＥＸＯＲ回路Ｇ１の出力信号ＲＲを受け、シフトクロックＳＣＬＫに同期してシフトするシフトレジスタを構成する。このシフトレジスタは、同期型半導体記憶装置がデータ出力する際のバースト長に１を加えた個数のフリップフロップで構成される。
【０２０９】
図３０は、テスト結果出力回路ＴＯＣの動作を説明するための動作波形図である。
図２９、図３０を参照して、クロック信号ＣＬＫは、外部に接続されるテスト装置から同期型半導体記憶装置に入力されるクロック信号であり、シフトクロックＳＣＬＫは、クロック信号ＣＬＫに基づいて同期型半導体記憶装置内部で、たとえばフェーズロックドループ（ＰＬＬ）回路等によって発生されるクロック信号である。
【０２１０】
同期型半導体記憶装置のデータ出力は、通常時においては、シフトクロックＳＣＬＫの周期で行なわれる。
【０２１１】
時刻ｔ１において、リセット信号ＲＥＳＥＴがＨレベルからＬレベルへと立下がる。応じて、フリップフロップＤＦ１〜ＤＦ９はリセットが解除され、縮退されたテスト結果を示す信号ＲＲの取込を開始する。
【０２１２】
読出結果信号Ｒ０〜Ｒｎは、複数のデータ入出力端子に対してそれぞれ出力されるデータ読出結果である。しかし、たとえば、同時に複数のバンクにデータ書込を行ない同時に複数のバンクからデータ読出を行なうテストモードを備えるような場合には、複数のバンクからの読出結果であってもよい。
【０２１３】
時刻ｔ１〜ｔ５において、バースト長に相当する読出結果（この場合は８データ）が連続して読出される。
【０２１４】
このとき、時刻ｔ２〜ｔ３において、メモリセルの一部に欠陥があり、読出結果信号Ｒ１が、他の読出結果信号と異なる出力となった場合、縮退された信号ＲＲはＨレベルとなる。しかし、この信号ＲＲの変化を検出しようとすると、内部の動作クロックであるＳＣＬＫの周波数に対応可能な試験装置（テスタ）が必要である。性能の低いテスタ装置の場合は、テスタ装置がデバイスに与える基本クロックであるクロック信号ＣＬＫの１周期内では、出力信号の観測は１ポイントでしか行なうことができない。たとえば、時刻ｔ１、ｔ４、ｔ５、ｔ６の矢印で示すように、クロック信号ＣＬＫの立上がりエッジにおいてのみしかデータ信号の観測をすることができない。
【０２１５】
時刻ｔ３において、信号ＲＲはフリップフロップＤＦ１〜ＤＦ９によって構成されるシフトレジスタに取込まれる。応じて、外部にて観測されるテスト結果出力信号ＲＯＵＴは、一定期間Ｈレベルとなる。図２９に示した回路の場合は、この一定期間は、シフトクロックＳＣＬＫの９クロック分となる。この場合は、時刻ｔ４、ｔ５においてテスト結果出力信号ＲＯＵＴのＨレベルが観測できるので、読出結果に異常が生じたことを性能の低いテスタでも検知することができる。
【０２１６】
製品の良品／不良品の判別をするだけであれば、テスト結果出力信号ＲＯＵＴがＬレベルであることを観測しているだけでよく、性能の低いテスタにおいても同期型半導体記憶装置の良品／不良品の判別ができる。
【０２１７】
また、不良品の不良箇所特定のために解析が必要な場合は、シフトレジスタの出力信号ＲＭＯＮをテストモードにおいて外部の端子に出力する。ＲＭＯＮを観測することで、どのタイミングで読出結果信号Ｒ０〜Ｒｎに読出エラーが生じたか解析が可能で、対応するアドレスを知る手掛かりを得ることができる。
【０２１８】
つまり、実施の形態２の同期型半導体記憶装置においては、動作確認試験においてメモリアレイからの読出結果を連続して出力する場合に、途中で読出に誤りがあったかどうかを検出し、パルス幅を広げて外部に出力する。シフトレジスタは初期にリセットされ正常な場合に対応するデータが格納されており、リードサイクルごとに、メモリアレイからの読出データが縮退されてシフトレジスタに入力される。正常値が入力されている限りは、テスト結果出力信号ＲＯＵＴはＬレベルを保持するが、読出誤りが生じた場合は、テスト結果出力信号ＲＯＵＴはＨレベルとなる。
【０２１９】
テスト結果出力信号ＲＯＵＴの観測は、バースト長に相当するシフトクロックの入力数に対して最低限１回行なえばよく、この少ない観測回数においても、同期型半導体記憶装置の良品／不良品の判別は可能である。不良判定となった場合に、シフトレジスタの出力信号を観測することで、不良が発生したアドレスを知る手掛かりを得ることも可能である。
【０２２０】
［実施の形態３］
実施の形態３ではＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路を内蔵する同期型半導体装置での例を示す。
【０２２１】
図３１は、実施の形態３の同期型半導体記憶装置２１００の全体構成を示す概略ブロック図である。
【０２２２】
図３１を参照して、同期型半導体記憶装置２１００は、実施の形態１で説明した同期型半導体記憶装置１０００の構成において、データ入出力端子Ｐ１３からのデータがラッチされるデータ変換部３０３からのデータ入力と制御関連の端子Ｐ４〜Ｐ７およびアドレス端子群Ｐ１１、Ｐ１２から入力されるデータとをマルチプレクスして内部ブロックに伝えるマルチプレクサ３０２と、テスト時に外部クロックをうけて外部クロックより周期の短いテスト用クロックＴＣＬＫを発生するＰＬＬ回路６５０と、ＢＩＳＴ回路６４９をさらに含む点が図１に示した同期型半導体記憶装置１０００と異なる。他の構成は同期型半導体記憶装置１０００と同様であるので説明は繰返さない。
【０２２３】
ＢＩＳＴ回路６４９は、外部からテスト開始コマンドの入力が与えられると、自動的にテストに必要なコマンド、アドレス、データ等の信号を生成し同期型半導体記憶装置の動作テストを実行し、読出データ等の出力結果からテスト結果の可否を判断しその判断を所定の出力端子に出力する。
【０２２４】
したがって、ＢＩＳＴ回路を内蔵した同期型半導体記憶装置の動作テストに必要なピンは、テスト装置との同期を確保するためのクロック端子と、判断結果の出力に使用するデータ端子のみである。すなわち最も少ない場合は、テスト時に使用される端子はクロック端子１ピンとデータ端子１ピンの合計２ピンとなる。
【０２２５】
図３２は、同期型半導体記憶装置２１００のＢＩＳＴを実施する際の入出力バッファを介してのデータ入力を説明するための図である。
【０２２６】
図３２を参照して、ＢＩＳＴを実行するパターンジェネレート部ＰＧと、ＢＩＳＴ用のテスト手順を保持するＲＡＭ部ＢＲＡＭと、ＲＡＭ部ＢＲＡＭにクロックを供給するクロックゲート回路ＣＫＧと、データバスからＲＡＭ部ＢＲＡＭにデータを取込む入力ゲートＤＩＧと、ＢＩＳＴモードへの移行指示を検知する検知回路ＳＶＩＨＤＥＣと、ＲＡＭ部ＢＲＡＭに転送するデータ入力するための入出力回路６４とが設けられる。ＢＩＳＴを実行するための回路ブロックは、パターンジェネレート部ＰＧとＲＡＭ部ＢＲＡＭに分かれている。ＢＩＳＴは、ＲＡＭ部に予め記憶されているデータが読出されデコードされ、デコード結果に従ったパターンが発生されることで実行される。
【０２２７】
そこで、まずＢＩＳＴ実行前に、ＲＡＭ部ＢＲＡＭにデータを書込む必要がある。このデータは、テストシーケンスの内容を所定の数値にコード化したものであり、ベクタ形式と呼ばれる形式で表わされている。
【０２２８】
チップの任意の入力ピン（ここではＤＱｊ、ＤＱｋ）が所定の組合せであるときに、特定ピン（ここではＤＱ０）に電源電位を超える所定の電位が印加されたことを検知してパターンジェネレート部ＰＧにＢＩＳＴの実行フラグを出力する検知回路ＳＶＩＨＤＥＣが設けられる。このフラグの設定に伴って、内部でのテストクロック発生器によるテストクロックＴＣＬＫの発生（同期クロック発生）の動作が開始される（図示せず）。このテストクロックに従ってＲＡＭ部ＢＲＡＭにＢＩＳＴのテスト用のベクタとなるデータが書込まれる。
【０２２９】
ＲＡＭ部ＢＲＡＭは、後に説明するようにシフトレジスタを構成しており、データ入力ゲートＤＩＧから入力されたデータが順次内部シフトされていく構成となっている。したがって、ＲＡＭ部ＢＲＡＭに含まれるシフトレジスタの数だけのシフトクロックＳＣＫのサイクル数の期間が経過すると、データのＲＡＭ部への入力が完結する。
【０２３０】
このデータの書込は、所定のデータ入出力端子ＤＱｉから入出力回路６４を介して、データバスＤＢに含まれるデータ線ＤＢＬｉを通じて行なわれる。入出力回路６４の構成は、図１０で示した構成と同様であるので説明は繰返さない。
【０２３１】
通常動作時は、データ入出力端子ＤＱｉから入力されるデータは、外部クロックに同期してラッチ１５６、１５４に取込まれ、内部クロックに同期してデータバスＤＢにデータが送出される。
【０２３２】
しかし、ＢＩＳＴを実行する際の、初期のＲＡＭ部ＢＲＡＭへのデータの入力時には、内部クロックを発生させるクロック発生回路が十分安定していない。これは、内部クロックの安定化にはクロック発生回路に外部クロックが一定期間入力されることが必要だからである。
【０２３３】
そこで、ＢＩＳＴ初期におけるＲＡＭ部ＢＲＡＭへのデータの入力時には、入出力回路６４のラッチ回路１５６、１５４からデータパスへのデータの送出は外部クロックに基づいて行なわれる。データバスに出力されたデータは、外部クロックに基づいて発生されたシフトクロックに応じて、データ入力ゲートＤＩＧを介して順次ＲＡＭ部ＢＲＡＭの内部のシフトレジスタに取込まれる。
【０２３４】
ＲＡＭ部ＢＲＡＭ内部のシフトレジスタへの一連のデータの入力が終了すると、プログラムカウンタの順序に従って、ＲＡＭ部ＢＲＡＭからデータが読出され、デコードされてＢＩＳＴが実行される。
【０２３５】
図３３は、図３２における検知回路ＳＶＩＨＤＥＣに関する構成を示す回路図である。
図３３を参照して、データ入出力端子ＤＱ０のレベルが所定の電圧値以上となったことを検知する高電圧検知回路６５０と、データ入出力端子ＤＱｊ〜ＤＱｋに入力された信号が所定の組合せであるかをデコードするデコード回路６６７と、高電圧検知回路６５０の出力信号／ＳＶＣＣ０とデコード回路６６７の出力とを受け、信号／ＳＶＣＣを出力するＯＲ回路６６５と、信号／ＳＶＣＣ０を受けて反転し信号ＳＶＣＣ０を出力するインバータ６６９と、信号／ＳＶＣＣによりセットされテストが終了したことを示す信号ＴＥＳＴＥＮＤによってリセットされるラッチ回路６６６と、ラッチ回路６６６の出力に応じてカウントを開始し信号ＱＳ１、ＱＳ２を出力するとともに、所定の時間後にイネーブル信号ＳＴＥＮを一定期間出力するカウンタ６８２が設けられる。
【０２３６】
高電圧検知回路６５０は、データ入出力端子ＤＱ０とノードＮＶＣとの間に直列にダイオード接続されたＮチャネルＭＯＳトランジスタ６５２、６５４と、ソースが接地ノードに接続されゲートとドレインが接続されるＮチャネルＭＯＳトランジスタ６５８と、ＮチャネルＭＯＳトランジスタ６５８のドレインとノードＮＶＣとの間に接続されゲートに電源電位Ｖｃｃが与えられるＰチャネルＭＯＳトランジスタ６５６と、電源ノードとノードＮＶＤとの間に接続される定電流源６６２と、ノードＮＶＤと接地ノードとの間に接続されゲートがＮチャネルＭＯＳトランジスタ６５８のドレインに接続されるＮチャネルＭＯＳトランジスタ６６０と、ノードＮＶＤが入力に接続されるインバータ６６３と、インバータ６６３の出力を受けて反転し高電圧検知信号／ＳＶＣＣ０を出力するインバータ６６４とを含む。
【０２３７】
ラッチ回路６６６は、信号／ＳＶＣＣを一方の入力ノードに受けるＮＡＮＤ回路６６８と、ＮＡＮＤ回路６６８の出力と信号ＴＥＳＴＥＮＤを受けるＮＡＮＤ回路６７０とを含む。ＮＡＮＤ回路６７０の出力はＮＡＮＤ回路６６８の他方の入力に接続される。ＮＡＮＤ回路６６８の出力は、ＢＩＳＴフラグＢＩＳＴＦである。
【０２３８】
図３４は、ＲＡＭ部ＢＲＡＭの構成例を説明するためのブロック図である。
図３４を参照して、ＲＡＭ部ＢＲＡＭは、パターンジェネレート部ＰＧに含まれるデコーダＩＤＥＣと読出信号線ＲＬ１２〜ＲＬｎによって接続される。また、パターンジェネレート部ＰＧに含まれるプログラムカウンタＰＣと選択信号線ＰＣ０〜ＰＣｍによって接続される。
【０２３９】
入力部には、ＢＩＳＴ開始前のＲＡＭ部ＢＲＡＭにデータを書込むときのクロックを発生するクロックゲート回路ＣＫＧが設けられる。クロックゲート回路ＣＫＧは、外部クロック信号ｅｘｔ．ＣＬＫとイネーブル信号ＳＴＥＮとを受けてデータ取込用のクロック信号ＧＣＫを出力するＡＮＤ回路ＣＫＧ１と、外部クロック信号ｅｘｔ．ＣＬＫとイネーブル信号ＢＲＡＭＲＥとを受けるＡＮＤ回路ＣＫＧ３と、ＡＮＤ回路ＣＫＧ３の出力とクロック信号ＧＣＫとを受けるＯＲ回路ＣＫＧ２とを含む。ＯＲ回路ＣＫＧ２の出力はＲＡＭ部ＢＲＡＭに含まれるシフトレジスタをシフトするためのシフトクロックＳＣＫである。
【０２４０】
データバス線ＤＢＬｉとＲＡＭ部ＢＲＡＭとの間には、データ入力ゲートＤＩＧが設けられる。データ入力ゲートＤＩＧは、データ取込用のクロック信号ＧＣＫに応じてデータの取込を行なう。
【０２４１】
ＲＡＭ部ＢＲＡＭは、データ入力ゲートＤＩＧから入力されるデータを受ける直列に接続されたｎ個のフリップフロップＲ♯０１〜Ｒ♯０ｎを含む。フリップフロップＲ♯０１〜Ｒ♯０ｎにそれぞれ対応して、トランスファゲートＴＧ♯０１〜ＴＧ♯０ｎが設けられる。
【０２４２】
トランスファゲートＴＧ♯０１〜ＴＧ♯０ｎは、信号線ＰＣ０によって活性化され、それぞれフリップフロップＲ♯０１〜Ｒ♯０ｎと読出信号線ＲＬ１〜ＲＬｎとを接続する。
【０２４３】
ＲＡＭ部ＢＲＡＭは、さらに、フリップフロップＲ♯０〜ｎの出力を受ける直列に接続されたｎ個のフリップフロップＲ♯１１〜Ｒ♯１ｎと、信号線ＰＣ１によって活性化され、フリップフロップＲ♯１１〜Ｒ♯１ｎと読出信号線ＲＬ１〜ＲＬｎとをそれぞれ接続するトランスファゲートＴＧ♯１１〜ＴＧ♯１ｎとを含む。
【０２４４】
同様に、ＲＡＭ部ＢＲＡＭは、ｉ−１行における最終段のフリップフロップの出力を受ける直列に接続されたｎ個のフリップフロップが、ｉ行目に対応して設けられる。
【０２４５】
この行は、ｍ行設けられる。シフトレジスタの最終段であるフリップフロップＲ♯ｍｎの出力は、信号ＲＡＭＯＵＴとして外部に対して読出が可能なようになっている。
【０２４６】
このような構成とすることにより、少ない端子数でＲＡＭのテストが実行可能である。
図３５は、図３４におけるフリップフロップＲ♯ｍｎおよびトランスファゲートＴＧ♯ｍｎの構成を示す回路図である。
【０２４７】
フリップフロップＲ♯ｍｎは、入力信号ＩＮを受けて反転するインバータＩＶ１と、インバータＩＶ１の出力を受けて反転しインバータＩＶ１の入力に与えるインバータＩＶ２と、インバータＩＶ１の出力とノードＮＤ０との間に接続されシフトクロック／ＳＣＫをゲートに受けるＰチャネルＭＯＳトランジスタＭＰ１と、インバータＩＶ１の出力とノードＮＤ０との間に接続されゲートにシフトクロックＳＣＫを受けるＮチャネルＭＯＳトランジスタＭＮ１と、ノードＮＤ０に入力が接続されるインバータＩＶ３と、インバータＩＶ３の出力を反転してノードＮＤ０に出力するインバータＩＶ４と、インバータＩＶ３の出力と出力ノードＮｏｕｔとの間に接続されゲートにシフトクロックＳＣＫを受けるＰチャネルＭＯＳトランジスタＭＰ２と、インバータＩＶ３の出力と出力ノードＮｏｕｔとの間に接続され、ゲートにシフトクロック／ＳＣＫを受けるＮチャネルＭＯＳトランジスタＭＮ２とを含む。
【０２４８】
トランスファゲートＴＧ♯ｍｎは、インバータＩＶ３の出力と読出信号線ＲＬｎとの間に接続されゲートに信号ＰＣｍが与えられるＮチャネルＭＯＳトランジスタＭＮ３を含む。
【０２４９】
ＲＡＭ部ＢＲＡＭに設定されるデータは、通常のデータ入力に使用されるデータバスを兼用してデータ入力端子より入力される。イネーブル信号ＳＴＥＮは、カウンタ６８２により発生される。この入ネーブル信号は、ＲＡＭ部ＢＲＡＭに含まれるシフトレジスタの数だけのクロックパルスをデータ入力ゲートに与える。カウンタの回数分データが取込まれ順次シフトされることによりＲＡＭ部ＢＲＡＭへのデータの格納が完了する。
【０２５０】
再び、図３４を参照して、シフトクロックＳＣＫは、ＲＡＭ部ＢＲＡＭの動作を確認するテストを実施する際にデータを取出す必要があるため、ＯＲ回路ＣＫＧ２によって読出テスト実施時にも入力される。
【０２５１】
ＲＡＭ部のデータは、プログラムカウンタＰＣが出力する信号ＰＣ０〜ＰＣｍによって選択され、読出信号線ＲＬ１〜ＲＬｎを介してデコーダＩＤＥＣに送られる。デコーダＩＤＥＣは、送られてきたデータを解読して、対応する動作を実行する。
【０２５２】
［ＢＩＳＴ実行用回路自身のテスト］
図３６は、ＢＩＳＴを実行するための回路のテストに関するシーケンスを示す図である。
【０２５３】
図３６を参照して、ステップＳＴ１においてＢＩＳＴを実施する回路のチェックがスタートする。次いでステップＳＴ２において、ＢＩＳＴを実施するためのモードに突入するエントリチェックが行われる。次いで、ステップＳＴ３において、ＢＩＳＴを終了し、テストモードから抜けるためのチェックが行なわれる。
【０２５４】
次いで、ステップＳＴ４において、ＢＩＳＴ用のテスト内容が格納されるＲＡＭ部ＢＲＡＭのチェックが実施される。次いで、ステップＳＴ５において、ＢＩＳＴを実施するための回路のパターンジェネレート部ＰＧのチェックが行なわれる。
【０２５５】
以上のステップがすべて問題なければ、ステップＳＴ６においてＢＩＳＴを実施するためのテスト回路のテストが完了する。
【０２５６】
このようなテストが実施された後にＢＩＳＴを実施するための回路を用いてＢＩＳＴが実施される。
【０２５７】
まず、ステップＳＴ２およびステップＳＴ３において実行されるエントリチェックおよびモードから抜け出るチェックを実施するための構成について説明する。
【０２５８】
図３７は、エントリテストを実施するための構成を説明するためのブロック図である。
図３７を参照して、エントリテストを実施するために、ＳＶＩＨ検出回路ＳＶＩＨＤＥＣが出力する検知信号ＳＶＣＣ０をゲートに受けデータ入力端子ＤＱｉと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＭＮ４が設けられる。データ入出力端子ＤＱ０に電源電位以上の所定の電圧値が印加されると、検知信号ＳＶＣＣ０が活性化し、ＮチャネルＭＯＳトランジスタＭＮ４は導通状態となる。データ入出力端子ＤＱｉは、テスト時において、外部で負荷抵抗ＬＲに接続されプルアップされているため、通常はＨレベルになっているが、データ入出力端子ＤＱ０に電源電位を超える所定の電位が与えられている間は、データ入出力端子ＤＱｉのレベルはＬレベルとなる。
【０２５９】
このレベルを外部で観測することにより、検知回路ＳＶＩＨＤＥＣが正常に動作しているか否かが判別可能である。
【０２６０】
さらに、検知回路ＳＶＩＨＤＥＣが高電圧を検知したことによって選択されるＢＩＳＴフラグのセットが正常に行なわれたか否かをチェックするために、ＢＩＳＴフラグが、入出力回路６４における出力データラッチ部に書込まれる。このラッチに書込まれたデータを読出すことにより、ＢＩＳＴフラグが正常に設定されたか否かを判別することができる。
【０２６１】
図３８は、エントリテストおよびＲＡＭ部へのデータ書込を説明するための動作波形図である。
【０２６２】
図３７、図３８を参照して、時刻ｔ１において、任意の端子の組合せ（ここではデータ入出力端子ＤＱｊ〜ＤＱｋがすべてＬレベル）が設定され、データ入出力端子ＤＱ０の電位が、電源電位Ｖｃｃを超える一定電位に設定されると、検知回路ＳＶＩＨＤＥＣが高電圧を検知する。応じて検知信号ＳＶＣＣ０はＬレベルとなり、ＢＩＳＴフラグＢＩＳＴＦがセットされ、また、データ入出力端子ＤＱｉに接続されているＮチャネルＭＯＳトランジスタＭＮ４が導通する。応じて、データ入出力端子ＤＱｉの電位はＬレベルとなる。このデータ入出力端子ＤＱｉがＬレベルになったことを外部から観測しておれば、検知回路ＳＶＩＨＤＥＣの電圧検出部の動作が正常であることが確認できる。
【０２６３】
時刻ｔ２において、検知回路ＳＶＩＨＤＥＣに含まれるカウンタが、ＢＩＳＴフラグＢＩＳＴＦがセットされたことを受けてカウントを開始し、イネーブル信号ＳＴＥＮがＨレベルとなる。イネーブル信号ＳＴＥＮがＨレベルになったことを受けて、外部クロック信号ｅｘｔ．ＣＬＫから取込クロック信号ＧＣＫおよびシフトクロック信号ＳＣＫが発生される。
【０２６４】
これらのクロックに基づいて、データ入出力端子ＤＱｉからＲＡＭ部ＢＲＡＭに書込まれるテスト用のデータが入力される。
【０２６５】
時刻ｔ３において、所定のクロック数のシフトクロックＳＣＫが入力されると、イネーブル信号ＳＴＥＮはＬレベルとなる。応じてシフトクロックＳＣＫの発生は停止され、ＲＡＭ部ＢＲＡＭのデータは固定される。そしてパターンジェネレート部ＰＧに入力されるクロックは外部クロックから内部でＰＬＬ回路等によって発生される高速なクロックに切換わりＢＩＳＴが実行される。
【０２６６】
時刻ｔ４において外部からセルフリフレッシュモードもしくはモードレジスタセットサイクルへの設定がなされると、ＢＩＳＴフラグＢＩＳＴＦは解除され、ＢＩＳＴは終了する。
【０２６７】
図３９は、ＲＡＭ部ＢＲＡＭのテストについて説明するためのブロック図である。
図３９を参照して、テスト内容が設定された後スイッチＳＷ０１が導通し、ＲＡＭ部ＢＲＡＭのデータを入出力回路６４の内部のデータ出力用ラッチに伝達するための経路が形成される。この経路は、外部からのデータがＲＡＭ部ＢＲＡＭに入力された後に形成される。
【０２６８】
ＢＩＳＴフラグが設定され、データ入出力端子ＤＱｊ〜ＤＱｋの所定の組合せが解除された後も、さらにデータ入出力端子ＤＱ０への高電圧の印加が継続されていると、高電圧の印加が継続されている期間イネーブル信号ＢＲＡＭＲＥがＨレベルとなりスイッチＳＷ０１が導通し、パスが形成される。また、この期間は、入出力回路６４は、出力のバッファ動作を行なう。
【０２６９】
図４０は、ＲＡＭ部ＢＲＡＭのテストについて説明するためのフローチャートである。
図４０を参照して、まず、ステップＳＲ１において、ＲＡＭ部ＢＲＡＭのテストが開始され、ステップＳＲ２にて図３８を用いて説明したようにＲＡＭ部ＢＲＡＭへのデータ書込がされる。
【０２７０】
つぎに、ステップＳＲ３においてこの書込まれたデータを外部に対して読出す。外部では、読出されたデータが書込んだデータと同じかどうか比較される。書込んだデータが正常に読み出されればＲＡＭ部ＢＲＡＭは正常に動作することが分かる。したがって、ＢＩＳＴを実行することが可能となる。
【０２７１】
そして、ステップＳＲ４においてＲＡＭのテストが終了し、続いてステップＳＲ５においてＢＩＳＴテストを行なうための手順に対応したデータが書込まれる。ステップＳＲ６においてＢＩＳＴが実施される。この手順に対応したデータに基づき、例えば、チェッカパターンや、マーチパターンなどのテストが実施される。
【０２７２】
図４１は、ＲＡＭ部ＢＲＡＭの読出テスト実行の説明をするための動作波形図である。
図３９、図４１を参照して、まず、時刻ｔ１１以前においてＲＡＭ部ＢＲＡＭへのテスト用データの書込が完了していることとする。
【０２７３】
時刻ｔ１１においてデータ入出力端子ＤＱｊ〜ＤＱｋが所定の組合せに設定されかつデータ入出力端子ＤＱ０が電源電位Ｖｃｃを超える所定の電位に設定されると、検知信号／ＳＶＣＣはＬレベルとなり応じてデータ入出力端子ＤＱｉはＬレベルとなる。
【０２７４】
データ入出力端子ＤＱｊ〜ＤＱｋの所定の組合せが解除されてもデータ入出力端子ＤＱ０が所定の高電位レベルの印加を受けておれば、ＲＡＭ部ＢＲＡＭの読出テストが実行される。このときは、時刻ｔ１２においてイネーブル信号ＢＲＡＭＲＥがＨレベルとなり、応じてシフトクロック信号はＳＣＫが外部クロック信号ｅｘｔ．ＣＬＫに基づいて発生される。シフトクロックＳＣＫが入力されることにより、ＲＡＭ部ＢＲＡＭに設定されていたデータはデータ入出力端子ＤＱｉから読出される。
【０２７５】
時刻ｔ１３において、データ端子ＤＱ０の高電位レベルが解除されると、イネーブル信号ＢＲＡＭＲＥはＬレベルに立下がり、ＲＡＭ部ＢＲＡＭからのデータ読出は終了する。そして、検知回路ＳＶＩＨＤＥＣにおけるカウンタのカウントが開始され、所定のクロック数イネーブル信号ＳＴＥＮがＨレベルとなる。応じて、時刻ｔ１４までＲＡＭ部ＢＲＡＭへのテスト用データが書込まれる。
【０２７６】
時刻ｔ１４以降はＢＩＳＴが実行されて時刻ｔ１５においてセルフリフレッシュもしくはモードレジスタセットサイクルになるとＢＩＳＴフラグＢＩＳＴＦが解除され、ＢＩＳＴは終了する。
【０２７７】
［ＢＩＳＴ実行中における内部データのモニタ］
ＢＩＳＴ実行中においては、テスト結果のみが外部に対して出力されるのが通常であるため、ＢＩＳＴが正常に実行されているのか否かが不明な場合があり、チップの故障解析をするためには、ＢＩＳＴ実行時においても内部データを外部に出力させることができれば便利である。
【０２７８】
図４２は、ＢＩＳＴ実行時において内部データを外部に対して出力する構成を示す図である。
【０２７９】
図４２を参照して、ＣＳ、／ＲＡＳなどのコマンドやアドレス、検査データ、期待値データなどを縮退する縮退回路ＲＤＣと、テスト信号ＴＥＢＸに応じて縮退回路ＲＤＣの出力をデータ入出力端子ＤＱｉに出力するための出力データとして与えるスイッチＳＷ０２とが設けられる。
【０２８０】
他の構成は、図３９で説明した場合と同様であるので説明は繰返さない。
図４３は、データ入出力端子から外部にテスト実行状況を出力する様子を説明するための動作波形図である。
【０２８１】
ＢＩＳＴを実行する際には、図３１におけるＢＩＳＴ回路６４９はコマンド、アドレスおよびデータを内部で自動的に発生する。そして、これらの情報を外部にてモニタすることができるように出力する。
【０２８２】
図４３を参照して、時刻ｔ１以前にはＢＩＳＴの動作を開始する設定がされているとする。時刻ｔ１において、ＢＩＳＴにて内部でアクティブコマンドＡＣＴが実行されると、対応して内部で設定されるコマンドやアドレスのデータがデータ列Ｄ１１として各データ入出力端子から出力される。
【０２８３】
時刻ｔ２において内部でライトコマンドが実行される。応じて実行されているコマンドおよび使用されているアドレスのデータがデータ列Ｄ１２として出力される。
【０２８４】
時刻ｔ３において、内部でリードコマンドが実行されると、応じてデータ入出力端子から内部で使用されているコマンドおよびアドレスに対応するデータが出力される。
【０２８５】
時刻ｔ４以降では、内部のメモリアレイから読出されたデータが各データ入出力端子から出力される。
【０２８６】
このように、ＢＩＳＴモードにおいても内部の情報をデータ入出力端子より外部に読み出せば、ＢＩＳＴの場合でも内部の状態を観測することが可能となる。すなわち、すべてのテスト結果についての可否、すなわち、判断結果のみを出力させるのではなく、たとえば、スペアのメモリアレイによる救済が正しく実施されているかどうかを確かめるために、冗長メモリアレイによる救済単位で比較結果を出力させることも可能である。
【０２８７】
同期型半導体記憶装置に内部状態を表わすデータを出力させる際には、ストローブ信号ＱＳも出力させることでデータ出力期間の認識をテスト装置が行なえるようにする。
【０２８８】
したがって、ＢＩＳＴを実行する際に、内部の状態もテスト装置でモニタできるため、動作確認の結果がより一層確実にできるとともに、不具合が発生した場合の原因解明等がやりやすくなるという効果がある。
【０２８９】
図４４は、ＢＩＳＴの内部情報を出力する際に用いられる縮退回路ＲＤＣの構成を示す回路図である。
【０２９０】
このデータ縮退回路は、ＢＩＳＴ実施時に内部状態を出力する際に出力データの周期を落としたりピン数を減らしたりするのに用いられる。
【０２９１】
図４４を参照して、信号ＳＩＧ１〜ＳＩＧｎには内部コマンドを示す信号やアドレスデータ等が与えられる。このデータ縮退回路は、信号ＳＩＧ１、ＳＩＧ２、…、ＳＩＧｎ−１、ＳＩＧｎに対応してそれぞれ設けられる切換回路６８４、６８５、…、６８６、６８７と、切換回路６８７の出力を受け増幅するセンスアンプ６８８を含む。
【０２９２】
切換回路６８４の入力ノードＮＩ１、ＮＩ２にはそれぞれ電源電位、接地電位が与えられる。
【０２９３】
切換回路６８４の出力ノードＮＯ１、ＮＯ２は、それぞれ、切換回路６８５の入力ノードＮＩ１、ＮＩ２に接続される。同様にして切換回路６８６の出力ノードＮＯ１、ＮＯ２はそれぞれ、切換回路６８７の入力ノードＮＩ１、ＮＩ２にそれぞれ接続される。切換回路６８５と６８６との間には直列に複数の切換回路が接続されており、ｍ（自然数）番目の入力信号ＳＩＧｍに対応して設けられる切換回路の入力ノードＮＩ１、ＮＩ２には、それぞれｍ−１番目の入力信号に対応して設けられる切換回路の出力ノードＮＯ１、ＮＯ２が接続される。
【０２９４】
最終段であるｎ番目に接続される切換回路６８７の出力ノードＮＯ１、ＮＯ２はセンスアンプ６８８の入出力ノードＮＯＡ、ＮＯＢにそれぞれ接続される。
【０２９５】
切換回路６８４は、信号ＳＩＧ１を受けて反転するインバータ６９０と、入力ノードＮＩ１と出力ノードＮＯ１との間に接続されゲートに信号ＳＩＧ１を受けるＮチャネルＭＯＳトランジスタ６９１と、入力ノードＮＩ２と出力ノードＮＯ２との間に接続されゲートに信号ＳＩＧ１を受けるＮチャネルＭＯＳトランジスタ６９２と、入力ノードＮＩ１と出力ノードＮＯ２との間に接続されゲートにインバータ６９０の出力を受けるＮチャネルＭＯＳトランジスタ６９４と、入力ノードＮＩ２と出力ノードＮＯ１との間に接続されゲートにインバータ６９０の出力を受けるＮチャネルＭＯＳトランジスタ６９３とを含む。
【０２９６】
切換回路６８５〜６８７は切換回路６８４と同様の構成を有するため説明は繰返さない。
【０２９７】
センスアンプ６８８は、入出力ノードＮＯＡと入出力ノードＮＯＢとの間に直列に接続されるＮチャネルＭＯＳトランジスタ６９６、６９７と、入出力ノードＮＯＡと入出力ノードＮＯＢとの間に直列に接続されるＰチャネルＭＯＳトランジスタ６９８、６９９と、ＮチャネルＭＯＳトランジスタ６９６、６９７の接続ノードと接地ノードとの間に接続されゲートに論理判定信号ＬＪＳを受けるＮチャネルＭＯＳトランジスタ６９５と、ＰチャネルＭＯＳトランジスタ６９８、６９９の接続ノードと電源ノードとの間に接続され論理判定信号／ＬＪＳをゲートに受けるＰチャネルＭＯＳトランジスタ７００とを含む。
【０２９８】
ＮチャネルＭＯＳトランジスタ６９７、ＰチャネルＭＯＳトランジスタ６９９のゲートはともに入出力ノードＮＯＡに接続される。ＮチャネルＭＯＳトランジスタ６９６、ＰチャネルＭＯＳトランジスタ６９８のゲートはともに入出力ノードＮＯＢに接続される。
【０２９９】
このデータ縮退回路の動作を簡単に説明すると、入力される信号ＳＩＧ１〜ＳＩＧｎのうち論理レベルがＨレベルである信号の数が偶数であれば出力信号ＯＵＴＡがＨレベルとなり出力信号ＯＵＴＢがＬレベルとなる。一方、入力信号ＳＩＧ１〜ＳＩＧｎのうち論理レベルがＨである信号の数が奇数であれば出力信号ＯＵＴＡはＬレベルに、出力信号ＯＵＴＢはＨレベルになる。
【０３００】
これは、第１番目の切換回路６８４の入力ノードＮＩ１、ＮＩ２にはそれぞれＨレベル、Ｌレベルのデータが与えられ、入力信号ＳＩＧ１がＨレベルの場合はデータをそのまま対応する出力ノードＮＯ１、ＮＯ２に伝達し、入力信号ＳＩＧ１がＬレベルの場合は、入力ノードＮＩ１に与えられたデータは出力ノードＮＯ２に出力されて入力ノードＮＩ２に与えられたデータは出力ノードＮＯ１に出力される。
【０３０１】
つまり切換回路６８４〜６８７は入力される信号ＳＩＧｎがＨレベルの場合は入力データをそのまま対応する出力ノードに出力し、入力信号ＳＩＧｎがＬレベルの場合は入力ノードＮＩ１、ＮＩ２に与えられたデータを入れ替えて出力ノードＮＯ１、ＮＯ２に出力するのである。このため、入力信号ＳＩＧ１〜ＳＩＧｎのうちＨレベルとなっている信号の数の偶数／奇数が判別できる。
【０３０２】
信号ＳＩＧ１〜ＳＩＧｎにはコマンドを表わす信号やアドレス信号等を入力することができる。
【０３０３】
したがって、たとえば、４サイクル分の信号をラッチで保持しておき、縮退回路ＲＤＣを通して出力すれば、図４３にてデータ列Ｄ１１のように４サイクルで出力されていたデータを１サイクルにして出力することが可能である。
【０３０４】
図４５は、コマンドやアドレスデータを縮退させて使用した場合の動作を説明するための動作波形図である。
【０３０５】
図４５を参照して、時刻ｔ１においてアクティブコマンドＡＣＴに対応する内部データ情報Ｄ１１１が出力される。図４４で示した回路を用いることにより図４３のデータ列Ｄ１１をこのように圧縮して出力することが可能となる。同様に時刻ｔ２、ｔ３においても、コマンド等に対応したデータが圧縮して出力される。また時刻ｔ４以降は、データも同様に圧縮して出力することにより、図４３の場合の半分のデータレートで出力データをチェックできる。
【０３０６】
データの判定結果は、各サイクルでの６４のデータを４ＤＱに振分けて出力する。結果の出力はストローブ信号ＱＳがＬレベルである期間に出力させる。このようにすることにより出力データのデータピン数を少なくすることができ、また出力データのデータレートも落とすことができるので、性能の低い安価なテスタでも出力をモニタすることが可能となる。
【０３０７】
［ＢＩＳＴにおける不良アドレスの保持］
図４６は、ＢＩＳＴ実行時において不良アドレスを外部に読出すための構成を示すブロック図である。
【０３０８】
図４６を参照して、この同期型半導体記憶装置には、コマンド、データ、アドレスを自動発生するＢＩＳＴ制御部６４９と、ＢＩＳＴ制御部６４９が発生するコマンド、データ、アドレスを受けてデータの読出／書込動作を行なうメモリアレイＭＡと、メモリアレイＭＡから一括して読出される複数のデータの一致を検出し不良判定を行なう不良検知回路８０１とが設けられる。
【０３０９】
不良検知回路８０１は、メモリアレイＭＡから同時に読出される複数の読出信号の一致を検出する一致検出回路８０２〜８０８と、一致検出回路８０２、８０４の出力を受けるゲート回路８１０と、一致検出回路８０６、８０８の出力を受けるゲート回路８１２とを含む。
【０３１０】
この一致検出回路は、図１９で説明したような構成をしており、不良検出率が向上されている。ゲート回路８１０、８１２の出力はゲート回路８１４にて論理積がとられ不良メモリセルが発見されていない場合はゲート回路８１４の出力はＨレベルを保持する。
【０３１１】
図示しないが、メモリアレイＭＡから一括して読出されるデータの数に応じて、不良検知回路８０１に含まれる一致検出回路およびゲート回路は適宜追加される。
【０３１２】
不良メモリセルが発見されると、ゲート回路８１４の出力はＬレベルへと変化する。不良検知回路８０１は、この変化を検出しワンショットパルスを発生するエッジ検出回路８１６をさらに含む。
【０３１３】
この同期型半導体記憶装置は、ワンショットパルスを受けてゲート回路８１０〜８１２のいずれの出力が変化したかを検知し対応するメモリアレイＭＡのアドレス信号をＤＱ前ラッチ部８２６に対して出力する、アドレス選択回路をさらに含む。
【０３１４】
この同期型半導体記憶装置は、エッジ検出回路８１６の出力を受けてサスペンドフラグを出力するフラグ保持部８１８と、サスペンドフラグに応じて導通し、出力バッファ８２８の出力ノードであるデータ入出力端子ＤＱｍをＬレベルへと固定するＮチャネルＭＯＳトランジスタ８３０とをさらに含む。
【０３１５】
この同期型半導体記憶装置は、外部からアドレスを読出す指定をする入出力端子ＤＱｎから信号をうける入力バッファ８３２と、入力バッファ８３２の出力信号ＡＤＲＤに応じて、ＤＱ前ラッチ部８２６に保持されていたアドレスを出力バッファ８３４へと出力させる出力コントロール回路８２４とをさらに含む。クロック信号ＡＤＯＵＴに従ってデータ端子ＤＱｌから不良アドレスデータが出力される。
【０３１６】
図４７は、アドレスの出力を説明するための動作波形図である。
図４６、図４７を参照して、時刻ｔ１において、ＢＩＳＴによるテスト実行中にメモリセルの不良が検出され検知信号ＤＥＴＡが変化する。応じて、サスペンドフラグＳＵＳＰＥＮＤがＨレベルに立上がる。そして、データ入出力端子ＤＱｍの電位はＬレベルとなる。
【０３１７】
このサスペンドフラグの変化をデータ入出力端子ＤＱｍの変化によってテスタ装置が検知すると、時刻ｔ２において外部に接続されたテスタ装置はチップに対してアドレスを出力するようにデータ入出力端子ＤＱｎの電位をＨレベルへと立上げる。
【０３１８】
応じて時刻ｔ３において、信号ＡＤＲＤがＨレベルへと変化すると、出力コントロール回路８２４がアドレス出力クロックとして信号ＡＤＯＵＴを変化させる。応じてデータ入出力端子ＤＱｌからアドレス信号が出力される。
【０３１９】
アドレスの読取をテスタ装置が終了すると、データ入出力端子ＤＱｎの電位をテスタ装置はＨレベルからＬレベルへと立下げる。応じて、信号ＡＤＲＤはＬレベルへと立下がり、そして、サスペンドフラグＳＵＳＰＥＮＤは解除される。
【０３２０】
時刻ｔ５において、サスペンドフラグＳＵＳＰＥＮＤが解除されたことをＢＩＳＴ制御部６４９は検知し、ＢＩＳＴを再スタートさせる。
【０３２１】
このようにしてＢＩＳＴを実行する場合でも、内部で検知された不良アドレスを外部に接続されるテスタ装置等に対して出力することが可能であるので、出力されたアドレスを用いて、冗長置換を実行することが可能となる。
【０３２２】
さらに、冗長置換の自動化を進める場合を次に述べる。
図４８は、ＢＩＳＴ実行時に検出された不良アドレスをもとに自ら冗長置換を行なう第１の構成を示す図である。
【０３２３】
図４８を参照して、この構成は、アドレス選択回路８２２の出力を受けるアドレス処理部８４２と、ＢＩＳＴ制御部６４９が出力するＢＩＳＴの終了を示す信号のエッジを検出するエッジ検出回路８４６と、エッジ検出回路８４６の出力に応じてアドレス処理部８４２に設定されたアドレスを出力するゲート回路８４４と、ゲート回路８４４が出力するアドレスをラッチする冗長判定回路部に設けられるアドレスプログラムラッチ８４８とを含む点が、図４６に示した構成と異なる。他の構成は図４６に示した構成と同様であるので説明は繰返さない。
【０３２４】
アドレス処理部８４２は、不良アドレスが検出されてその不良アドレスを受取ると、所定のアドレス処理を実行する。その間、エッジ検出回路８２０に対してＨレベルの信号を出力する。
【０３２５】
エッジ検出回路８２０は、アドレス処理部のアドレス処理が終了し出力する信号がＬレベルに立下がったことを検知し、フラグ保持部８１８が保持するサスペンドフラグを解除する。そして、ＢＩＳＴ制御部６４９は、引続きＢＩＳＴを実行する。
【０３２６】
ＢＩＳＴが終了すると、ＢＩＳＴ制御部６４９は、終了を示す信号をエッジ検出回路８４６に対して出力する。エッジ検出回路８４６の検出した終了信号に応じて、ゲート回路８４４はアドレス処理部に保持されている不良アドレスを冗長判定回路部のアドレスプログラムラッチに伝達し、不良アドレスが置換アドレスとしてアドレスプログラムラッチに入力される。このアドレスプロクラムラッチには、例えば電気的に書き換え可能な不揮発性メモリ等が用いられる。
【０３２７】
図４９は、ＢＩＳＴ終了後に冗長置換を行なう第２の構成を示すブロック図である。
図４９を参照して、ＢＩＳＴ制御部６４９が出力するＢＩＳＴ終了信号を検知したエッジ検出回路８５４は、信号ＨＢＲＥＡＫを出力する。
【０３２８】
アドレス選択回路８２２からアドレスを受けて処理するアドレス処理部８５２には、電気ヒューズが内蔵されており、信号ＨＢＲＥＡＫが入力されることにより保持されているアドレスが固定化される。この固定化されたアドレスは、冗長判定回路部のアドレスプログラムラッチ８５６に伝達され不良アドレスの置換が行なわれる。
【０３２９】
以上の点でこの構成は図４８に示した構成と異なる。
図５０は、図４９におけるアドレス処理部８５２に含まれるアドレス固定を行なうための構成を示す図である。
【０３３０】
図５０を参照して、アドレス処理部８５２は、アドレスを固定時にヒューズを破壊するために使用される高電圧を発生する高電圧発生回路９０２と、ＢＩＳＴ終了時に信号ＨＢＲＥＡＫ０をうけてレベル変換を行なうレベル変換回路９０４＃０と、レベル変換回路９０４＃０の出力をゲートに受けるＮチャネルＭＯＳトランジスタ９０８＃０と、ＮチャネルＭＯＳトランジスタ９０８＃０が導通時に高電圧を受け所定のアドレス信号ＡｄｄＢ０〜ＡｄｄＢｎに応じてアドレス固定が行われるアドレス固定部９０６とを含む。図４９における信号ＨＢＲＥＡＫはｍ個のアドレス固定部に対応する信号ＨＢＲＥＡＫ０〜ＨＢＲＥＡＫｍを含んでおり（ｍは自然数）、図５０には、信号ＨＢＲＥＡＫ０に関する構成が代表的に示される。
【０３３１】
アドレス固定部９０６は、アドレス信号ビットＡｄｄＢ０〜ＡｄｄＢｎに対応するアドレス固定部９０６＃０〜９０６＃ｎを含み、アドレス固定部９０６＃０〜９０６＃ｎからは図４９におけるアドレスプログラムラッチ８５６にむけて置換アドレスを示す信号ＯＵＢ０〜ＯＵＢｎがそれぞれ出力される。
【０３３２】
アドレス処理部８５２は、図示しないが信号ＨＢＲＥＡＫ１〜ＨＢＲＥＡＫｍを受けてレベル変換を行なうレベル変換回路９０４＃１〜９０４＃ｍをさらに含み、レベル変換回路９０４＃１〜９０４＃ｍの出力はＮチャネルＭＯＳトランジスタ９０８＃１〜９０８＃ｍに与えられる。図示しないが、ＮチャネルＭＯＳトランジスタ９０８＃１〜９０８＃ｍにそれぞれ対応して、アドレス固定部９０６と同様な回路が設けられる。
【０３３３】
レベル変換回路９０４＃０は、信号ＨＢＲＥＡＫ０をゲートに受け、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ９１４と、信号ＨＢＲＥＡＫ０を受けて反転するインバータ９１８と、インバータ９１８の出力をゲートに受け、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ９１６と、ＮチャネルＭＯＳトランジスタ９１４のドレインと電源ノードの間に接続され、ゲートがＮチャネルＭＯＳトランジスタ９１６のドレインと接続されるＰチャネルＭＯＳトランジスタ９１０と、ＮチャネルＭＯＳトランジスタ９１６のドレインと電源ノードの間に接続され、ゲートがＮチャネルＭＯＳトランジスタ９１４のドレインと接続されるＰチャネルＭＯＳトランジスタ９１２と、ゲートが電源ノードに接続され、ＮチャネルＭＯＳトランジスタ９１６のドレインとレベル変換回路９０４＃０の出力ノードとの間に接続されるＮチャネルＭＯＳトランジスタ９２０とを含む。
【０３３４】
図示しないが、レベル変換回路９０４＃１〜９０４＃ｍもレベル変換回路９０４＃０と同様な構成を有する。
【０３３５】
アドレス固定部９０６＃０は、信号ＨＢＲＥＡＫ０に応じて高電圧が印加されるノードＮＶｇとノードＮＹとの間に接続されるＮチャネルＭＯＳトランジスタ９２２と、ノードＮＹとノードＮＸとの間に接続されるヒューズ素子９２４と、信号ＡｄｄＢ０をゲートに受け、ノードＮＸと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ９２６と、信号ＡｄｄＢ０を受けてレベル変換しＮチャネルＭＯＳトランジスタ９２２のゲートに与えるレベル変換回路９４２と、ノードＮＸが入力に接続され信号ＯＵＢ０を出力するバッファ回路９２８とを含む。
【０３３６】
ヒューズ素子９２４は、キャパシタであり、通常時は電極間が絶縁されているが、ノードＮＸとノードＮＹとの間に高電圧が印加されると絶縁が破壊される。
【０３３７】
レベル変換回路９４２は、信号ＡｄｄＢ０をゲートに受け、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ９３４と、信号ＡｄｄＢ０を受けて反転するインバータ９３８と、インバータ９３８の出力をゲートに受け、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ９３６と、ＮチャネルＭＯＳトランジスタ９３４のドレインと電源ノードの間に接続され、ゲートがＮチャネルＭＯＳトランジスタ９３６のドレインと接続されるＰチャネルＭＯＳトランジスタ９３０と、ＮチャネルＭＯＳトランジスタ９３６のドレインと電源ノードの間に接続され、ゲートがＮチャネルＭＯＳトランジスタ９３４のドレインと接続されるＰチャネルＭＯＳトランジスタ９３２と、ゲートが電源ノードに接続され、ＮチャネルＭＯＳトランジスタ９３６のドレインとレベル変換回路９４２の出力ノードとの間に接続されるＮチャネルＭＯＳトランジスタ９４０とを含む。
【０３３８】
図５１は、図４９におけるアドレスプログラムラッチ８５６の構成を示す回路図である。
【０３３９】
図５１を参照して、アドレスプログラムラッチ８５６は、アドレス処理部８５２から与えられる信号ＯＵＢ０を信号ＴＧに応じて伝達するスイッチ９５０＃０と、スイッチ９５０＃０を介して与えられる信号ＯＵＢ０をラッチし信号Ｒ０、／Ｒ０を出力するラッチ回路９５２＃０と、信号Ｒ０、／Ｒ０、ＡｄｄＲ０、／ＡｄｄＲ０の組合せに応じてコモンノードＮＺを接地ノードと接続するビット比較部９５４＃０とを含む。
【０３４０】
アドレスプログラムラッチ８５６は、さらに、アドレス処理部８５２から与えられる信号ＯＵＢｉを信号ＴＧに応じて伝達するスイッチ９５０＃ｉと、スイッチ９５０＃ｉを介して与えられる信号ＯＵＢｉをラッチし信号Ｒｉ、／Ｒｉを出力するラッチ回路９５２＃ｉと、信号Ｒｉ、／Ｒｉ、ＡｄｄＲｉ、／ＡｄｄＲｉの組合せに応じてコモンノードＮＺを接地ノードと接続するビット比較部９５４＃ｉとを含む（ｉは１〜ｎの自然数）。
【０３４１】
ラッチ回路９５２＃０は、スイッチ９５０＃０に入力が接続され信号／ＲＯを出力するインバータ９５８と、信号／Ｒ０を入力に受けて反転しインバータ９５８の入力ノードに与えるインバータ９６０と、信号／Ｒ０を受けて反転し信号ＲＯを出力するインバータ９６２とを含む。
【０３４２】
ラッチ回路９５２＃１〜９５２＃ｎは、それぞれスイッチ９５０＃１〜９５０＃ｎを介して信号ＯＵＢ１〜ＯＵＢｎを受け、信号Ｒ１〜Ｒｎを出力する。ラッチ回路９５２＃１〜９５２＃ｎは、ラッチ回路９５２＃０と同様の構成を有するので説明は繰返さない。
【０３４３】
ビット比較部９５４＃０は、コモンノードＮＺと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ９６４、９６６、９６８を含む。ＮチャネルＭＯＳトランジスタ９６４、９６６、９６８のゲートはそれぞれ電源電位、信号／ＲＯ、信号／ＡｄｄＲ０を受ける。
【０３４４】
ビット比較部９５４＃０は、さらに、コモンノードＮＺと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ９７４、９７６、９７８を含む。ＮチャネルＭＯＳトランジスタ９７４、９７６、９７８のゲートはそれぞれ電源電位、信号ＲＯ、信号ＡｄｄＲ０を受ける。
【０３４５】
ビット比較部９５４＃１〜９５４＃ｎは、ビット比較部９５４＃０と同様の構成を有するため説明は繰返さない。
【０３４６】
アドレスプログラムラッチ８５６は、さらに、プリチャージ信号／ＰＣに応じてコモンノードＮＺをプリチャージし、コモンノードの電位を保持するラッチ回路９５６とを含む。
【０３４７】
ラッチ回路９５６は、プリチャージ信号／ＰＣをゲートに受けコモンノードＮＺと電源ノードとの間に接続されるＰチャネルＭＯＳトランジスタ９８２と、コモンノードＮＺが入力に接続され、置換指示信号ＲＥＰＬを出力するインバータ９８６と、コモンノードＮＺと電源ノードとの間に接続され、ゲートに置換指示信号ＲＥＰＬを受けるＰチャネルＭＯＳトランジスタ９８４とを含む。
【０３４８】
図５２は、アドレス処理部においてアドレス固定が行われる様子を説明するための動作波形図である。
【０３４９】
図５０、図５２を参照して、アドレス処理部８５２では図示しない回路部分においてＢＩＳＴにて検出された不良アドレスの蓄積に基づき置換すべき冗長行、冗長列のアドレスＡｄｄＢが決定される。アドレス固定部９０６にはアドレスＡｄｄＢの各アドレスビットに対応する信号ＡｄｄＢ０〜ＡｄｄＢｎが与えられる。ＢＩＳＴが終了し、信号ＨＢＲＥＡＫ０がアドレス処理部８５２に与えられると、時刻ｔ１において高電圧ＶＰＰがノードＮＹに与えられる。この時対応する信号ＡｄｄＢ０がＨレベルであればノードＮＸの電位はＬレベルとなり、ヒューズ素子であるキャパシタ９２４の電極間の電位差が大きくなり絶縁破壊がおこりヒューズ素子は導通状態となる。
【０３５０】
時刻ｔ２においてアドレスＡｄｄＢ０が解除されると、ノードＮＸはノードＮＹと破壊されたヒューズ（キャパシタ）によって導通しているため所定の電位になる。
【０３５１】
時刻ｔ３、ｔ４においてヒューズの破壊によって設定されたアドレスの確認が行われる。時刻ｔ３においては設定していないアドレスがＡｄｄ（ｅｘｔ）として入力された状態、時刻ｔ４においては設定されたアドレスとアドレスＡｄｄ（ｅｘｔ）とが一致した場合を示す。ここでアドレスＡｄｄ（ｅｘｔ）はＢＩＳＴ回路が外部から入力されるアドレスのかわりに発生するアドレスである。
【０３５２】
時刻ｔ５までにＮチャネルＭＯＳトランジスタ９０８＃１〜９０８＃ｍに対応するアドレス固定部の個数分、アドレスの設定とチェックが繰返される。時刻ｔ５においてプログラムサイクルが終了し、最終的にアドレスのプログラムが正常に行われたか否かの判定が行われ、判定結果が未プログラムを示していれば、ヒューズの破壊が不十分な場合が考えられるので再度プログラムを繰返す。
【０３５３】
図５３は、アドレス固定後における電源投入後の動作を説明する動作波形図である。
図５３を参照して、アドレス固定がされたのちにおいては、電源投入後の所定の時間が経過した時刻ｔ１においてコマンドＣＫＥが入力される。この時、信号ＡｄｄＢ０〜ＡｄｄＢｎを一旦すべてＨレベルにすることで、ノードＮＸをＬレベルに初期化する。
【０３５４】
時刻ｔ２以降は、図４９におけるアドレス処理部８５２内でヒューズの破壊により保持されている置換アドレスが、順次アドレスプロクラムラッチ８５６に転送され保持される。時刻ｔ２では転送指示ＰＲＧＲＥＡＤ１によって、アドレス処理部８５２からアドレスプログラムラッチ８５６に第１の置換アドレスの転送が実施される。続いて、時刻ｔ３では転送指示ＰＲＧＲＥＡＤ２によって、アドレス処理部８５２からアドレスプログラムラッチ８５６に第２の置換アドレスの転送が実施される。
【０３５５】
この転送は、ＤＬＬ回路等のクロックリカバリ回路の設定時間を用いて複数回にわけて行われるが、冗長行および冗長列の数が少ない場合は一度で行っても良い。一度で転送を行なう場合には、コマンドレジスタ設定サイクル等を用いる。
【０３５６】
図４８〜図５３で説明したように、ＢＩＳＴ実施後に自身で冗長置換を行なう構成とすれば、高価な試験装置が無くとも不良アドレスの検出および冗長置換がチップ自身で実行できるので、さらにコスト低減を図ることができる。
【０３５７】
［ＢＩＳＴ実行時における不良アドレスの処理］
以降は、ＢＩＳＴを実行した際に、不良アドレスの保持および冗長置換をチップ内部にて行なう構成について説明する。
【０３５８】
図５４は、メモリアレイにおけるメモリセルのテストについて説明するための図である。
【０３５９】
図５４を参照して、メモリアレイＭＡ♯には、２行の冗長行ＲＲＥＤと、４列の冗長列ＣＲＥＤとが設けられる。
【０３６０】
矢印ＡＲに示すように、メモリセルの検査は行方向に向かって逐次行なわれ１行分のメモリセルの検査が完了すると次の行に移る。今、このメモリアレイには、不良メモリセルが７つある。各々の不良メモリセルのアドレスを不良アドレスと呼ぶこととすると、不良アドレスは、（ロウアドレス、コラムアドレス）＝（Ｒａ，Ｃｂ）、（Ｒａ，Ｃｃ）、（Ｒａ，Ｃｄ）、（Ｒａ，Ｃｅ）、（Ｒａ，Ｃｆ）、（Ｒｂ，Ｃａ）、（Ｒｃ，Ｃａ）の以上の７つである。
【０３６１】
これらの不良アドレスを冗長行および冗長列を用いて置換を行なう場合には、従来においては、テスタ装置で動作テストを実施する際に不良アドレスをテスタ装置が記憶していた。テスタ装置はフェイルビットメモリに不良のビットを表示することができる。たとえば、６４ＭｂｉｔのＤＲＡＭを試験する際には、テスタ装置は６４Ｍｂｉｔ空間を表示することができる。
【０３６２】
ＢＩＳＴをチップ内蔵のテスト回路によって実施する際には、チップ上にはこのようなフェイルビットメモリを配置することは不可能なため、不良アドレスを逐一記憶しておかなければならない。
【０３６３】
この場合に困難な点は、不良アドレスがどのような配置となるかによって、冗長列、冗長行をいずれの不良メモリセルの置換に用いるかの組合せが変化することである。
【０３６４】
最も簡単な手法は、発生した不良アドレスに冗長行または冗長列を逐一割当てていけばよいのであるが、それでは、最大救済ビット数は（冗長行の数＋冗長列の数）でしかなく、救済効率が悪い。
【０３６５】
たとえば、図５４におけるロウアドレスＲａ上には５つの不良メモリセルが存在するため、たとえば、すべて冗長列を使用して救済する場合は５個の冗長列が必要であるが、冗長行を用いてロウアドレスＲａを置換すれば、１個の冗長列で５つの不良メモリセルを救済することができてしまう。このような効率の良い救済をいかに判断させるかが工夫が必要となる点である。
【０３６６】
実施の形態３の半導体記憶装置は、アドレス保持と不良アドレスの出現回数をカウントするカウンタを設けることによりこの判断を可能とする。
【０３６７】
図５５は、図４８に示したアドレス処理部８４２の概略構成を説明するための概略図である。
【０３６８】
図５５を参照して、不良メモリセルが発見された際の不良ロウアドレスを格納するアドレスレジスタＲＡ♯１〜ＲＡ♯６と、アドレスレジスタＲＡ♯１〜ＲＡ♯６にそれぞれ対応して設けられ、アドレスレジスタＲＡ♯１〜ＲＡ♯６に格納されたロウアドレスと入力された不良ロウアドレスとを比較し一致すればカウント値を１インクリメントするカウンタＣＲ♯１〜ＣＲ♯６と、アドレスレジスタＲＡ♯１〜ＲＡ♯６に対応して設けられ、格納されたロウアドレスに冗長行を置換することが決定したことを示すフラグ保持部ＦＲ♯１〜ＦＲ♯６とが設けられる。
【０３６９】
同様に、コラムアドレスに対しては、不良メモリセルに対応する不良コラムアドレスを格納するアドレスレジスタＣＡ♯１〜ＣＡ♯６と、アドレスレジスタＣＡ♯１〜ＣＡ♯６に対応して設けられ、アドレスレジスタＣＡ♯１〜ＣＡ♯６に格納されたコラムアドレスと入力された不良コラムアドレスとを比較し一致すればカウント値を１インクリメントするカウンタＣＣ♯１〜ＣＣ♯６と、アドレスレジスタＣＡ♯１〜ＣＡ♯６に対応して設けられ、格納されたロウアドレスに冗長行を置換することが決定したことを示すフラグ保持部ＦＣ♯１〜ＦＣ♯６とが設けられる。
【０３７０】
このように、アドレスレジスタとカウンタとをセットで配置することで一度出現したアドレスが何度重複して出現するかを観測する。そしてカウント数が一定値を超えた場合に対応する行または列のアドレスの置換を行なうことを決定する。
【０３７１】
図５４を再び参照して、冗長列が４列ある場合に、同一ロウアドレスＲａ上のコラム方向の不良アドレスが５個以上発見される場合には、そのすべてを冗長列で救済することは不可能である。このような場合には、冗長行を用いるしかない。
【０３７２】
つまり、カウンタの値をモニタして、同一ロウアドレスの出現に対しては、冗長列の数すなわち４を超えるカウンタの値となったときに、そのロウアドレスは冗長行で救済されることが決定する。そして、以後同一のロウアドレスが確認された場合には、すべてこの冗長行で救済される。したがって、冗長行による救済が決定されたロウアドレス上に存在するメモリセルのコラムアドレスは以降アドレス保持の対象から除外される。
【０３７３】
冗長行を使用することが決定されると、その後は使用可能な冗長行は１だけ減ることになる。したがって、同一コラムアドレスの不良個数を計数するカウンタのリミット値が１だけ減少される。図５４では、ロウアドレスＲａの行を冗長行で救済することが決定された後には、使用可能な冗長行の数は（２−１＝１）となり、不良コラムアドレスＣａのカウンタ値が２になった時点でコラムアドレスＣａは冗長列を用いてしか救済できないことになる。
【０３７４】
この動作を繰返していくことで、不良アドレスを蓄積していく。テストが完了したときに、配置されているアドレスレジスタのセット（冗長行の数＋冗長列の数）、すなわち図５４では（２＋４＝６）を超えて不良アドレスの観測がされなければ、そのメモリアレイは救済可能であると判定される。しかし、テスト途中で、救済可能数以上に、相互に異なる不良アドレスが検知されると、その時点で救済不可能という判定になる。以降、図５４の不良メモリセルの配置の場合におけるアドレス格納の変化の様子を説明する。
【０３７５】
図５６は、アドレス格納の第１段階の状態を示す図である。
図５４、図５６を参照して、アドレス（Ｒａ，Ｃｂ）に達するまではメモリセルの不良は検出されない。そして、アドレス（Ｒａ，Ｃｂ）に対応するメモリセルのチェックを行なった際にそのメモリセルが不良であれば、ロウアドレスのアドレスレジスタＲＡ♯１にはロウアドレスＲａが格納され、不良アドレスカウント部ＣＲ♯１にはカウント数１がセットされる。同様に、コラムアドレスを格納するアドレスレジスタＣＡ♯１にはコラムアドレスＣｂが格納され、不良アドレスカウント部ＣＣ♯１はカウント数１を保持する。
【０３７６】
図５７は、アドレス格納の第２段階の状態を示す図である。
図５４、図５７を参照して、アドレス（Ｒａ，Ｃｃ）に対応するメモリセルをチェックしそれが不良であったため、アドレスレジスタＲａ♯２にはロウアドレスＲａが格納され、アドレスレジスタＣＡ♯２にはコラムアドレスＣｃが格納される。不良アドレスカウント部ＣＲ♯１、ＣＲ♯２のカウント値はロウアドレスＲａの出現が２回目であるため増加しカウント２が保持される。
【０３７７】
不良アドレスカウント部ＣＣ♯１のカウント値は変化せず、不良アドレスカウント部ＣＣ♯２には１が保持される。
【０３７８】
図５８は、アドレス格納の第３段階の状態を示す図である。
図５４、図５８を参照して、アドレス（Ｒａ，Ｃｄ）のメモリセルの不良を検知して、アドレスレジスタＲＡ♯３にはロウアドレスＲａが格納され、アドレスレジスタＣＡ♯３にはコラムアドレスＣｄが格納される。ロウアドレスＲａの出現は３回目であるため、不良アドレスカウント部ＣＲ♯１〜ＣＲ♯３のカウント数は１増加し３となる。また、不良アドレスカウント部ＣＣ♯３にはカウント値１が保持される。
【０３７９】
図５９は、アドレス格納の第４段階の状態を示す図である。
図５４、図５９を参照して、アドレス（Ｒａ，Ｃｅ）の不良メモリセルが検出され、アドレスレジスタＲＡ♯４にはロウアドレスＲａが格納され、アドレスレジスタＣＡ♯４にはコラムアドレスＣｅが格納される。不良アドレスカウント部ＣＲ♯１〜ＣＲ♯４のカウント値は４となり、また、不良アドレスカウント部ＣＣ♯４にはカウント値１が保持される。
【０３８０】
図６０は、アドレス格納の第５段階の状態を示す図である。
図５４、図６０を参照して、アドレス（Ｒａ，Ｃｆ）に不良メモリセルが検出されると、ロウアドレスＲａの検出数は５となり、これは、すべての冗長行ＣＲＥＤを割当てても置換不可能な状態であるので、ロウアドレスＲａは冗長行ＲＲＥＤのいずれか１本によって置換されることが決定する。
【０３８１】
フラグ保持部ＦＲ♯１にはフラグが設定され、アドレスレジスタＲＡ♯１に格納されたロウアドレスＲａはアドレスが固定化される。また、以降は、不良メモリセルのロウアドレスがＲａであれば、コラムアドレスは保持する必要がなくなる。したがって、アドレスレジスタＣＡ♯１はアドレスフリーな状態となる。また、アドレスレジスタＲＡ♯２〜ＲＡ♯４、ＣＡ♯２〜ＣＡ♯４に設定されていたアドレスはクリアされる。
【０３８２】
図６１は、アドレス格納の第６段階の状態を示す図である。
図５４、図６１を参照して、アドレス（Ｒｂ，Ｃａ）に不良メモリセルが発見され、アドレスレジスタＲＡ♯２にはロウアドレスＲｂが設定され、不良アドレスカウント部ＣＲ♯２には１が保持される。また、アドレスレジスタＣＡ♯２にはコラムアドレスＣａが格納され、不良アドレスカウント部ＣＣ♯２にはカウント値１が保持される。
【０３８３】
図６２は、アドレス格納の第７段階の状態を示す図である。
図５４、図６２を参照して、アドレス（Ｒｃ，Ｃａ）に不良メモリセルが検出されると、アドレスレジスタＲＡ♯１にはロウアドレスＲｃが格納され、不良アドレスカウント部ＣＲ♯３には１が保持される。また、アドレスレジスタＣＡ♯３にはコラムアドレスＣａが格納され、不良アドレスカウント部ＣＣ♯２、ＣＣ♯３のカウント値は２となる。
【０３８４】
図６３は、検査完了後のアドレス格納の状態を示す図である。
図５４、図６３を参照して、検査終了後にカウント値が１を超える場合には、効率のよい救済を達成するため、最終的にアドレスレジスタＣＡ♯２、ＣＡ♯３がともに格納しているロウアドレスＣａが置換列と設定され、フラグ保持部ＦＣ♯２にはフラグが立ち、アドレスレジスタＲＡ♯２に設定されていたロウアドレスはフリーな状態となる。また、アドレスレジスタＲＡ♯３、ＣＡ♯３に設定されていたアドレスはクリアされる。
【０３８５】
以上のようにして、最終的に、冗長行および冗長列がどのように置換されるかが決定される。
【０３８６】
以上説明した、アドレス処理部の動作をフローチャートを用いて再度説明する。
図６４、図６５は、検査時の不良アドレスの格納および検査終了後の救済判定のフローを示すフローチャートである。
【０３８７】
図６４、図６５を参照して、ＢＩＳＴ実行中においてサスペンドフラグからの不良アドレスを受けると、ステップＳ０１においてアドレス格納処理がスタートする。次いで、ステップＳ０２においてフリー化されているアドレスと不良アドレスの一致が判定される。ここで、フリー化されているアドレスとは、行置換がされることが確定したロウアドレスを有し、その後さらに発見された不良メモリセルのコラムアドレス、または、列置換されることが確定したコラムアドレスを有し、その後さらに発見された不良メモリセルのロウアドレスである。
【０３８８】
フリー化されているアドレスにあてはまらない場合は、ステップＳ０３に進みアドレスレジスタへの書込が実施される。
【０３８９】
次にステップＳ０４において、既にアドレスレジスタに格納されているアドレスとの一致比較が行なわれる。一致した場合はステップＳ０７に進み、一致しない場合はステップＳ０５に進む。
【０３９０】
ステップＳ０５においては、アドレスが格納されたアドレスレジスタが冗長列および冗長行の数を超えているか否かが判断される。超えている場合はステップＳ１５に進み、検査されているチップの救済が不可能であることが判断される。そしてＢＩＳＴは中断される。
【０３９１】
アドレスが格納されているアドレスレジスタの数が冗長列および冗長行の数を超えない場合は、ステップＳ０６に進む。
【０３９２】
ステップＳ０６では、それぞれのアドレスレジスタに対応して設けられているカウンタの値に１が加算される。そして次にステップＳ１４に進み不良アドレスの格納処理が終了しＢＩＳＴが継続される。
【０３９３】
ステップＳ０２においてフリー化されているアドレスとの一致が検出された場合は、その不良アドレスは既に救済されることが決定しているため、アドレスを格納する必要はなく、ステップＳ１４に進みアドレス格納処理が終了される。
【０３９４】
ステップＳ０４において、既に格納された不良アドレスとロウアドレスまたはコラムアドレスが一致した場合は、ステップＳ０７に進む。ステップＳ０７では、一致したアドレスがロウアドレスか否かが判断される。
【０３９５】
一致したアドレスがロウアドレスである場合は、ステップＳ０８に進み、一致したロウアドレスに対応するカウンタの値がインクリメントされる。
【０３９６】
そして、ステップＳ０９に進む。
ステップＳ０９では、インクリメントされたカウンタの値がコラムのリミット値（使用可能冗長数）を超えているか否かが判断される。リミット値を超えている場合は、ステップＳ１０に進み、ロウアドレスの救済が決定されロウアドレスが固定され対応するフラグ保持部にフラグが立つ。そして、重複した同一アドレスのレジスタがクリアされ、アドレスレジスタの内容が再配置される。すなわち、クリアされたレジスタ部にアドレスが詰められる。そして、固定化されたロウアドレスに対応するコラムアドレス分がフリー化されそしてコラムリミット値が−１される。
【０３９７】
ステップＳ０９の結果が否定的な場合はステップＳ１４に進みアドレス格納処理が終了される。
【０３９８】
ステップＳ０７において、一致したアドレスがロウアドレスでない場合はステップＳ１１に進む。
【０３９９】
この場合は一致したアドレスはコラムアドレスである。ステップＳ１１では、一致するコラムアドレスに対応して設けられているカウンタの値がインクリメントされる。続いてステップＳ１２において、インクリメントされたカウンタの値がロウのリミット値（使用可能冗長数）を超えているか否かが判断される。超えていない場合はステップＳ１４に進みアドレス格納処理が終了する。
【０４００】
ロウのリミット値を超えている場合は、コラムアドレスの救済が決定されコラムアドレスが固定され対応するフラグ保持部にフラグが立つ。そして、同一コラムアドレスを格納していたレジスタがクリアされアドレスレジスタの内容の再配置が行なわれる。アドレスレジスタの内容の再配置とは、クリアされたレジスタにクリアされないアドレスを順に詰めることである。そして、ロウアドレスがフリー化されロウのリミット値が−１される。そして、ステップＳ１４に進み、アドレス格納処理が終了しＢＩＳＴが継続される。
【０４０１】
ステップＳ０１からステップＳ１４までのアドレス格納処理のサイクルを繰返し、最後にＢＩＳＴが終了すると、ＢＩＳＴ終了フラグが出力されステップＳ１６に進む。ステップＳ１６ではアドレスの固定化が行なわれる。このアドレスの固定化は対応するカウンタのカウント値が多い順に行なわれる。そして次にステップＳ１７において、救済判定が終了する。すなわち、冗長列が置換される列アドレスおよび冗長行が置換される行アドレスが決定される。そして、決定された置換アドレスはアドレスプログラム部への転送もしくは置換処理に対応する電気ヒューズの破壊処理の段階へと進む。
【０４０２】
図６６は、救済用アドレスがアドレス処理部８４２から各バンクのプログラム処理部に転送される様子を説明するための図である。
【０４０３】
図６６を参照して、アドレス処理部８４２には、ロウアドレス処理系としてフラグ保持部ＦＲ、不良アドレスカウント部ＣＲ、ロウアドレスレジスタＲＡ、コラムアドレス処理系として、フラグ保持部ＦＣ、不良アドレスカウント部ＣＣ、コラムアドレスレジスタＣＡが設けられる。
【０４０４】
さらに、アドレス処理部からロウ系のアドレスに関するデータを順に受ける接続シフト部ＲＳＦＴ、アドレスラッチＲＬＡＴ♯１〜ＲＬＡＴ♯４、デマルチプレクサＲＤＥＭが設けられ、各バンクに対応して、置換するためのロウアドレスを設定する設定部ＲＳＥＴと、設定部ＲＳＥＴに設定されたロウアドレスがデータ読出時に入力されるロウアドレスと一致するか否かを判定するアドレス比較部ＲＣＭＰとが設けられる。
【０４０５】
さらに、アドレス処理部からコラム系のアドレスに関するデータを順に受ける接続シフト部ＣＳＦＴ、アドレスラッチＣＬＡＴ♯１〜ＣＬＡＴ♯２、デマルチプレクサＣＤＥＭが設けられる。
【０４０６】
各バンクに対応して、置換を行なうコラムアドレスが設定される設定部ＣＳＥＴと設定部ＣＳＥＴに設定されたコラムアドレスとデータ読出時に入力されるコラムアドレスとを比較し一致を検出するアドレス比較部ＣＣＭＰとが設けられる。
【０４０７】
今、ＢＩＳＴが終了しフラグ保持部ＦＲにロウアドレスＲＡに対応する部分にフラグが立っており、コラムアドレスＣＡに対応するフラグ保持部ＦＣにフラグが立っている場合を考える。接続シフト部ＲＳＦＴは、フラグ保持部ＦＲにフラグが立っているアドレスのみをアドレスラッチＲＬＡＴ♯１に転送する。デマルチプレクサＲＤＥＭは、ＢＩＳＴがバンクごとに実施されるときに対応するバンクに対してアドレスラッチが保持するアドレスを転送する。アドレス情報の伝達に合わせて、設定部ＲＳＥＴには信号ＨＢＲＥＡＫによって高電圧が印加され、設定されたロウアドレスに対応するヒューズが破壊され、置換アドレスが固定される。
【０４０８】
このようにして、置換アドレスの設定が終了すると、アドレス比較部ＲＣＭＰにロウアドレスが入力された際に、設定された置換アドレスと一致が検出された場合は一致検出信号ＲＨＩＴ１１が活性化し、不良メモリセルを含む行は非活性化され、代わりに冗長行が活性化される。
【０４０９】
同様な動作がコラムアドレス処理に関しても行なわれる。
以上説明したように、実施の形態３の同期型半導体記憶装置は、ＢＩＳＴを実施する際に内部情報を外部に出力し、動作解析に役立てたり、冗長置換のアドレスを得たりすることが可能である。さらには、検査結果の内部情報を内部に保持し自身で冗長置換を実施したりすることが可能である。したがって、同期型半導体記憶装置の検査コストの削減ができる。
【０４１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０４１１】
【図１】本発明の同期型半導体記憶装置１０００の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１の同期型半導体記憶装置１０００における各ブロックの配置例を示す概略図である。
【図３】非同期の概念を説明するための動作波形図である。
【図４】各バンクと各入出力回路の接続を説明するための概略図である。
【図５】メモリバンクからデータがデータ入出力端子ＤＱ０に出力される流れを説明するための図である。
【図６】データ入出力端子ＤＱ０からバンクへデータが書込まれる流れを説明するための図である。
【図７】データ入出力端子ＤＱ０〜ＤＱ１５の部分の構成の概略を示す図である。
【図８】図７に示したデータ入出力端子ＤＱ０〜ＤＱ３に対応する部分を拡大して示した図である。
【図９】同期型半導体記憶装置１０００が入出力回路部を通してデータを授受する概略を説明するための図である。
【図１０】実施の形態１に用いられる入出力回路６４の構成を示す回路図である。
【図１１】図１０に示したリード時にデータを保持するラッチ１４８の構成を示す回路図である。
【図１２】図１０に示したデータ書込時にデータを保持するラッチ回路１５６の構成を示す回路図である。
【図１３】図１０に示したシフトレジスタ１６２の構成を示す回路図である。
【図１４】図１３に示したフリップフロップ５１２の構成を示す回路図である。
【図１５】実施の形態１におけるデータの読出テストの概念を説明するための概念図である。
【図１６】図１５に対応したより詳しい入出力回路６４１の構成を示す回路図である。
【図１７】実施の形態１のデータ読出テストの動作を説明するための動作波形図である。
【図１８】実施の形態１における読出テストの動作を説明するための概念図である。
【図１９】図１８に示した一致検出回路ＭＡＴ１１、ＭＡＴ１２の構成を示す回路図である。
【図２０】実施の形態１の変形例１における読出テストの概念を示す概念図である。
【図２１】実施の形態１の変形例１における入出力回路６４２の構成を示す回路図である。
【図２２】実施の形態１の変形例１における読出テストの動作を説明するための動作波形図である。
【図２３】実施の形態１の変形例２におけるデータ読出テストの概念を示す概念図である。
【図２４】図２３における一致検出回路ＭＡＴ４の構成を示す回路図である。
【図２５】実施の形態１の変形例２における読出テストの説明をするための動作波形図である。
【図２６】実施の形態１の変形例３におけるデータ読出テストの概念を示す概念図である。
【図２７】一致検出回路ＭＡＴ５および反転スイッチ回路ＩＶＳＷの構成を示す回路図である。
【図２８】実施の形態１の変形例３における読出テストを説明するための動作波形図である。
【図２９】実施の形態２の同期型半導体記憶装置に用いられるテスト結果出力回路ＴＯＣの構成を示す回路図である。
【図３０】テスト結果出力回路ＴＯＣの動作を説明するための動作波形図である。
【図３１】実施の形態３の同期型半導体記憶装置２１００の全体構成を示す概略ブロック図である。
【図３２】同期型半導体記憶装置２１００のＢＩＳＴを実施する際の入出力バッファを介してのデータ入力を説明するための図である。
【図３３】図３２における検知回路ＳＶＩＨＤＥＣに関する構成を示す回路図である。
【図３４】ＲＡＭ部ＢＲＡＭの構成例を説明するためのブロック図である。
【図３５】図３４におけるフリップフロップＲ♯ｍｎおよびトランスファゲートＴＧ♯ｍｎの構成を示す回路図である。
【図３６】ＢＩＳＴを実行するための回路のテストに関するシーケンスを示す図である。
【図３７】エントリテストを実施するための構成を説明するためのブロック図である。
【図３８】エントリテストおよびＲＡＭ部へのデータ書込を説明するための動作波形図である。
【図３９】ＲＡＭ部ＢＲＡＭのテストについて説明するためのブロック図である。
【図４０】ＲＡＭ部ＢＲＡＭのテストについて説明するためのフローチャートである。
【図４１】ＲＡＭ部ＢＲＡＭの読出テスト実行の説明をするための動作波形図である。
【図４２】ＢＩＳＴ実行時において内部データを外部に対して出力する構成を示す図である。
【図４３】データ入出力端子から外部にテスト実行状況を出力する様子を説明するための動作波形図である。
【図４４】ＢＩＳＴの内部情報を出力する際に用いられる縮退回路ＲＤＣの構成を示す回路図である。
【図４５】コマンドやアドレスデータを縮退させて使用した場合の動作を説明するための動作波形図である。
【図４６】ＢＩＳＴ実行時において不良アドレスを外部に読出すための構成を示すブロック図である。
【図４７】アドレスの出力を説明するための動作波形図である。
【図４８】ＢＩＳＴ実行時に検出された不良アドレスをもとに冗長置換を行なう第１の構成を示す図である。
【図４９】ＢＩＳＴ終了後に冗長置換を行なう第２の構成を示すブロック図である。
【図５０】図４９におけるアドレス処理部８５２に含まれるアドレス固定を行なうための構成を示す図である。
【図５１】図４９におけるアドレスプログラムラッチ８５６の構成を示す回路図である。
【図５２】アドレス処理部においてアドレス固定が行われる様子を説明するための動作波形図である。
【図５３】アドレス固定後における電源立ち上げ後の動作を説明する動作波形図である。
【図５４】メモリアレイにおけるメモリセルのテストについて説明するための図である。
【図５５】図４８に示したアドレス処理部８４２の概略構成を説明するための概略図である。
【図５６】アドレス格納の第１段階の状態を示す図である。
【図５７】アドレス格納の第２段階の状態を示す図である。
【図５８】アドレス格納の第３段階の状態を示す図である。
【図５９】アドレス格納の第４段階の状態を示す図である。
【図６０】アドレス格納の第５段階の状態を示す図である。
【図６１】アドレス格納の第６段階の状態を示す図である。
【図６２】アドレス格納の第７段階の状態を示す図である。
【図６３】検査完了後のアドレス格納の状態を示す図である。
【図６４】検査時の不良アドレスの格納および検査終了後の救済判定のフローを示すフローチャートである。
【図６５】検査時の不良アドレスの格納および検査終了後の救済判定のフローを示すフローチャートである。
【図６６】救済用アドレスがアドレス処理部から各バンクのプログラム処理部に選択される様子を説明するための図である。
【図６７】従来のＢＩＳＴ（ビルトインセルフテスト）機能付のメモリのブロック構成を示すブロック図である。
【符号の説明】
【０４１２】
１０  ロウプリデコーダ、１４  コラムプリデコーダ、ＲＤ  ロウデコーダ、ＣＤ  コラムデコーダ、２２  データ変換部、３０  ＤＬＬ回路、６４，６４ａ〜６４ｆ，６４１，６４２  入出力回路、１０２，１０４  リードアンプ、１２２，１２４  ライトアンプ、ＲＤＢ  リードデータバス、ＷＤＢ  ライトデータバス、１４６，１４８，１５４，１５６，Ｌ１，Ｌ２  ラッチ、１４２，１４３  レシーバ、１５８  バスドライバ、１６２，１６４，１７２，１７４，１８０，１８２  シフトレジスタ、１５０  出力バッファ、１５２  入力バッファ、３０２，ＭＰＸ  マルチプレクサ、ＭＡＴ１〜ＭＡＴ４，ＭＡＴ１１〜ＭＡＴ１２，２３０，２５０  一致検出回路、ＯＢＵＦ  出力バッファ、ＤＱｉ，ＤＱｊ，ＤＱｋ  データ入出力端子、２３４，２３８，Ｅ１１１，Ｅ１１２，Ｅ１２１，Ｅ１２２，２５１，Ｇ１，Ｇ２  ＥＸＯＲ回路、２３６，２４０，２５２，２５４  切換回路、Ｅ１１３，Ｅ１２３  ＯＲ回路、Ｅ４１，Ｅ５１  ゲート回路、Ｅ４２，Ｅ５２  ＡＮＤ回路、ＩＶＳＷ  反転スイッチ、ＤＦ１〜ＤＦ９，Ｒ＃００〜Ｒ＃ｍｎ  フリップフロップ、６５０  ＰＬＬ回路、６４９  ＢＩＳＴ回路、ＰＧ  パターンジェネレート部、ＢＲＡＭ  ＲＡＭ部、ＳＲ１〜ＳＲ６  ステップ、６６６  ラッチ回路、６８２  カウンタ、ＩＤＥＣ  デコーダ、ＴＧ＃００〜ＴＧ＃ｍｎ  トランスファゲート、ＭＮ４  ＮチャネルＭＯＳトランジスタ、ＳＶＩＨＤＥＣ  検知回路、ＳＷ０１，ＳＷ０２  スイッチ回路、ＲＤＣ  縮退回路、８０１  不良検知回路、８１６，８２０  エッジ検出回路、ＲＲＥＤ  冗長行、ＣＲＥＤ  冗長列、８４２  アドレス処理部、８４８  アドレスプログラムラッチ、ＦＲ＃１〜ＦＲ＃６，ＦＣ＃１〜ＦＣ＃６  フラグ保持部、ＲＡ♯１〜ＲＡ♯６，ＣＡ♯１〜ＣＡ♯６  アドレスレジスタ、ＣＲ♯１〜ＣＲ♯６，ＣＣ♯１〜ＣＣ♯６  カウンタ、１０００，２０００  同期型半導体記憶装置。
【図１】
2008293652.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
2008293652.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2008293652.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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