(57)【要約】【課題】差動信号を増幅する増幅回路において、オフセット電圧を十分に除去できず、オペアンプの動作範囲の制限を受けやすくなるため、ゲインを上げることが難しい。関する。【解決手段】オフセット電圧を有する入力差動信号を全差動増幅回路２４で増幅し中間差動信号ＶＭＡ，ＶＭＢを生成する。ＶＭＡ，ＶＭＢをそれぞれ非反転増幅回路２６，２８で増幅し、出力差動信号を生成する。全差動増幅回路２４は、中間差動信号の中点電位をＶＣＭに設定する。オペアンプ３２，３４の帰還経路をそれぞれキャパシタＣＡ３，ＣＢ３で構成し、オペアンプ３２，３４それぞれの反転入力端子間をキャパシタＣＭで接続する。ＣＭは中間差動信号のオフセット電圧に充電された状態に初期設定される。また、ＣＡ３，ＣＢ３は、オペアンプ３２，３４の出力ＤＣレベルをＶＣＭに設定する充電状態に初期設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力差動信号を増幅し、第１出力信号及び第２出力信号からなる出力差動信号を生成する増幅回路であって、
前記入力差動信号を、設定された目標中心電圧に対して互いに対称な第１中間信号及び第２中間信号の対で構成される中間差動信号に変換する全差動増幅回路と、
非反転入力端子に前記第１中間信号を入力される第１演算増幅器及び当該第１演算増幅器の帰還経路に直列に接続された第１帰還キャパシタを含み、前記第１出力信号を出力する第１非反転増幅回路と、
非反転入力端子に前記第２中間信号を入力される第２演算増幅器及び当該第２演算増幅器の帰還経路に直列に接続された第２帰還キャパシタを含み、前記第２出力信号を出力する第２非反転増幅回路と、
前記第１演算増幅器の反転入力端子と前記第２演算増幅器の反転入力端子との間に直列に接続された反転端子間キャパシタと、
を有し、
前記反転端子間キャパシタは、前記中間差動信号のオフセット電圧に相当する電圧に充電された状態に初期設定され、
前記第１帰還キャパシタは、前記第１演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定され、
前記第２帰還キャパシタは、前記第２演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定されること、
を特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
前記第１帰還キャパシタと前記第２帰還キャパシタとは同一の容量値を有すること、を特徴とする増幅回路。
【請求項３】
請求項１又は請求項２に記載の増幅回路において、
当該増幅回路の動作開始時に前記反転端子間キャパシタに接続され、前記反転端子間キャパシタ、前記第１帰還キャパシタ及び前記第２帰還キャパシタの初期設定の充電状態に必要な電荷を前記反転端子間キャパシタに充電する初期設定電源と、
前記反転端子間キャパシタの両端を、前記第１演算増幅器及び前記第２演算増幅器それぞれの前記反転入力端子と、前記初期設定電源の両端とのいずれに接続するかを切り換え可能なスイッチ回路と、
を有することを特徴とする増幅回路。
【請求項４】
請求項３に記載の増幅回路において、
前記初期設定電源は、
前記オフセット電圧に応じて定まる当該初期設定電源の所要出力電圧値を予め記憶した記憶回路と、
前記記憶回路に記憶された前記所要出力電圧値に応じた電圧を生成する電圧生成回路と、
を有することを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
ホイートストンブリッジ型センサなどの微弱な出力電圧を高い入力インピーダンスで検出し、増幅する回路として、インスツルメンテーションアンプが知られている。図２は、このインスツルメンテーションアンプを用いて構成された従来のセンサ出力回路の回路図である。この出力回路において、増幅回路４はインスツルメンテーションアンプであり、ホイートストン型のセンサ２から出力される差動信号を増幅する。
【０００３】
増幅回路４は、３つのオペアンプ（演算増幅器）８〜１２を用いて構成される。オペアンプ８は、センサ２から出力される差動信号の一方極の信号を増幅する非反転増幅回路を構成し、オペアンプ１０は他方極の信号を増幅する非反転増幅回路を構成する。オペアンプ８の出力端子と反転入力端子とを結ぶ帰還経路には抵抗Ｒ１が直列に接続され、オペアンプ１０の帰還経路には抵抗Ｒ２が直列に接続される。オペアンプ８，１０それぞれの反転入力端子間は抵抗Ｒ０で接続される。オペアンプ８，１０の出力は差動信号を構成し、それぞれ抵抗Ｒ３，Ｒ５を介してオペアンプ１２の反転入力端子、非反転入力端子に入力される。オペアンプ１２は、出力端子と反転入力端子とを抵抗Ｒ４で接続された反転増幅回路を構成し、非反転入力端子は抵抗Ｒ６を介してオフセット調整電源ＶＡＤＪに接続される。
【０００４】
ここで、センサ２からオペアンプ８，１０に入力される差動信号をＶＩＮ、オペアンプ８，１０の出力端子の電圧をＶＡ，ＶＢ、オペアンプ１２の非反転入力端子、出力端子の電圧をそれぞれＶＣ，ＶＯＵＴとする。オペアンプ８，１０からなる初段の増幅回路の入力差動信号ＶＩＮと出力差動信号（ＶＡ−ＶＢ）とに関しては次式が成り立つ。
ＶＡ−ＶＢ＝｛１＋(Ｒ１＋Ｒ２)/Ｒ０｝ＶＩＮ  ………（１）
【０００５】
また、オペアンプ１２からなる反転増幅回路については、
ＶＯＵＴ−ＶＣ＝−Ｒ４/Ｒ３・(ＶＡ−ＶＣ)  ………（２）
が成り立つ。ＶＣについては、
ＶＣ−ＶＡＤＪ＝Ｒ６/(Ｒ５＋Ｒ６)・(ＶＢ−ＶＡＤＪ)  ………（３）
が成り立つ。
【０００６】
ここで、オペアンプ８へ入力される信号とオペアンプ１０へ入力される信号とについての動作の対称性を実現するといった観点から通常は、Ｒ１＝Ｒ２，Ｒ３＝Ｒ５，Ｒ４＝Ｒ６に設定される。そこで、この場合について、（１）〜（３）式を整理すると、
ＶＯＵＴ＝−Ｒ４/Ｒ３・(１＋２Ｒ１/Ｒ０)・ＶＩＮ＋ＶＡＤＪ    ………（４）
が得られる。
【０００７】
このような増幅回路４を含むセンサ２の信号処理回路は、電源ＶＣＣの供給を受けて動作するように構成され、低消費電力化の点から、ＶＣＣは比較的小さな電圧に設定される。例えば、当該信号処理回路は正電圧ＶＣＣ（例えば、３Ｖ）と接地電位ＧＮＤ（＝０Ｖ）とで動作可能に構成され、増幅回路４を構成する各オペアンプ８〜１２の出力電圧の変動範囲もＶＣＣとＧＮＤとの間に包含される所定の動作範囲に制限される。
【０００８】
また、増幅回路４の出力信号ＶＯＵＴを、Ａ／Ｄ（Analog to Digital）変換器に入力し、デジタル値に変換する構成とすることもできる。その場合には、増幅回路４の出力信号ＶＯＵＴを、Ａ／Ｄ変換器の入力レンジに適合させる必要がある。すなわち、増幅回路４は、ＶＯＵＴが当該レンジ内に収まるようにゲイン及びＤＣレベルを設定される。このとき、ＶＯＵＴのＤＣレベルは、Ａ／Ｄ変換器のダイナミックレンジを有効に利用する観点から、Ａ／Ｄ変換器の入力レンジの中心電圧に設定することが好適である。
【０００９】
これらの点に関し、図２に示す増幅回路４は、（４）式から理解されるように、オフセット調整電源ＶＡＤＪによりＶＯＵＴのＤＣレベルを調整することができ、これにより、センサ２の出力信号が上記動作範囲の制限を受けないような適正なアンプ動作を実現したり、Ａ／Ｄ変換器の入力レンジへの適合を図ることができる。
【００１０】
さて、センサ２は、基準状態において原理的には０Ｖを出力するように設計されたものであっても、実際には、センサ２の製造ばらつきや使用条件等に起因するオフセット電圧を有し得る。すなわち、増幅回路４への入力信号ＶＩＮは、オフセット電圧ＶＯＦＳを含み得る。ちなみに、このＶＯＦＳが０Ｖに近い程、増幅回路４の初段のオペアンプ８，１０のゲインを大きく設定しても、オペアンプ１２の動作範囲について電源ＶＣＣに依存した制限を受けにくくなり、Ｓ／Ｎの確保が図れる。
【００１１】
上述の増幅回路４のオフセット調整電源ＶＡＤＪは、このＶＯＦＳに影響の除去に利用することができる。
【特許文献１】特開２００６−１７４１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、オフセット電圧ＶＯＦＳはオペアンプ８，１０が構成する増幅回路４の初段部で増幅される。そして、この増幅されたオフセット電圧が、ＶＡＤＪによる調整対象となる。そのため、例えば、ＶＡＤＪが電源ＶＣＣに基づいて生成され０〜ＶＣＣの範囲内でしか可変できないような場合に、ＶＯＦＳの影響を十分に除去できないことがあり得る。その場合、オペアンプ１２の出力電圧ＶＯＵＴが上述の動作範囲で制限され飽和するという問題を生じる。この問題は、初段部のゲインを下げれば回避できるが、そうすると、Ｓ／Ｎが劣化するという問題を生じる。
【００１３】
また、増幅回路４の後ろに、例えば、さらに増幅回路を設ける構成とすることもできる。この場合に、増幅回路４の出力はシングルエンドであるため、それ以降の回路にてノイズの影響を受けやすくなるという問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであって、オフセットを有した差動信号を好適に増幅することができる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る増幅回路は、入力差動信号を増幅し、第１出力信号及び第２出力信号からなる出力差動信号を生成するものであって、前記入力差動信号を、設定された目標中心電圧に対して互いに対称な第１中間信号及び第２中間信号の対で構成される中間差動信号に変換する全差動増幅回路と、非反転入力端子に前記第１中間信号を入力される第１演算増幅器及び当該第１演算増幅器の帰還経路に直列に接続された第１帰還キャパシタを含み、前記第１出力信号を出力する第１非反転増幅回路と、非反転入力端子に前記第２中間信号を入力される第２演算増幅器及び当該第２演算増幅器の帰還経路に直列に接続された第２帰還キャパシタを含み、前記第２出力信号を出力する第２非反転増幅回路と、前記第１演算増幅器の反転入力端子と前記第２演算増幅器の反転入力端子との間に直列に接続された反転端子間キャパシタと、を有し、前記反転端子間キャパシタが、前記中間差動信号のオフセット電圧に相当する電圧に充電された状態に初期設定され、前記第１帰還キャパシタが、前記第１演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定され、前記第２帰還キャパシタが、前記第２演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定されるものである。
【００１６】
上記増幅回路において、前記第１帰還キャパシタと前記第２帰還キャパシタとは同一の容量値とすることが好適である。
【００１７】
他の本発明に係る増幅回路においては、さらに、当該増幅回路の動作開始時に前記反転端子間キャパシタに接続され、前記反転端子間キャパシタ、前記第１帰還キャパシタ及び前記第２帰還キャパシタの初期設定の充電状態に必要な電荷を前記反転端子間キャパシタに充電する初期設定電源と、前記反転端子間キャパシタの両端を、前記第１演算増幅器及び前記第２演算増幅器それぞれの前記反転入力端子と、前記初期設定電源の両端とのいずれに接続するかを切り換え可能なスイッチ回路と、を有する。
【００１８】
この増幅回路において、前記初期設定電源は、前記オフセット電圧に応じて定まる当該初期設定電源の所要出力電圧値を予め記憶した記憶回路と、前記記憶回路に記憶された前記所要出力電圧値に応じた電圧を生成する電圧生成回路と、を有する構成とすることができる。
【発明の効果】
【００１９】
本発明によれば、入力差動信号は、シングルエンドに変換されずに差動信号として出力される。これにより、例えば、本発明の増幅回路の後段の増幅回路等への出力信号の伝送に際し、当該出力信号に対するコモンモードノイズの影響を除去することが可能となる。オフセット電圧ＶＯＦＳを有する入力差動信号は、目標中心電圧をＶＣＭに設定されたゲインｇ１の全差動増幅回路にて増幅され、オフセット電圧ｇ１ＶＯＦＳの中間差動信号となる。反転端子間キャパシタ、第１帰還キャパシタ及び第２帰還キャパシタを所定の充電状態に初期設定することで、(ａ)第１演算増幅器の反転入力端子のＤＣレベルを非反転入力端子に入力される第１中間信号のＤＣレベルとすること、(ｂ)第２演算増幅器の反転入力端子のＤＣレベルを非反転入力端子に入力される第２中間信号のＤＣレベルとすること、及び(ｃ)第１演算増幅器及び第２演算増幅器それぞれの出力端子のＤＣレベルをＶＣＭとすること、ができる。上記（ａ）及び（ｂ）により、中間差動信号のオフセット電圧ｇ１ＶＯＦＳは除去される。よって、第１演算増幅器及び第２演算増幅器から出力される第１出力信号、第２出力信号が、オフセット電圧に起因して駆動電圧等による動作範囲の制限を受けて飽和することを抑制できる。また上記（ｃ）により、第１出力信号及び第２出力信号のＤＣレベルがＶＣＭに設定されると共に、出力差動信号におけるオフセット電圧が除去される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２１】
図１は、実施形態であるセンサ出力回路の概略の回路図である。本センサ出力回路は、ホイートストンブリッジ型のセンサ２０の出力端子ＮＡ，ＮＢの電位ＶＩＡ，ＶＩＢを入力差動信号とする増幅回路２２を有する。増幅回路２２は、全差動増幅回路２４、非反転増幅回路２６，２８を含んで構成される。
【００２２】
全差動増幅回路２４は、全差動型オペアンプ３０、キャパシタＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２及び基準電源ＶＣＭを含んで構成される。ＣＡ１は端子ＮＡと全差動型オペアンプ３０の非反転入力端子ＮＩ＋との間に直列に接続される。ＣＡ２は全差動型オペアンプ３０の反転出力端子ＮＯ−から非反転入力端子ＮＩ＋への帰還経路に直列に接続される。また、ＣＢ１は端子ＮＢと全差動型オペアンプ３０の反転入力端子ＮＩ−との間に直列に接続される。ＣＢ２は全差動型オペアンプ３０の非反転出力端子ＮＯ＋から反転入力端子ＮＩ−への帰還経路に直列に接続される。この全差動増幅回路２４は、基準電源ＶＣＭにより目標中心電圧を設定され、一対の反転増幅回路として動作する。ここで、ＶＡ及びＶＢの中点電位をＶＩＣＭ、反転出力端子ＮＯ−の電位をＶＭＡ、非反転出力端子ＮＯ＋の電位をＶＭＢと表す。非反転入力端子ＮＩ＋側の反転増幅回路については、
ＶＭＡ−ＶＣＭ＝ｇＡ１・（ＶＩＡ−ＶＩＣＭ）  ………（６）
ｇＡ１＝−ＣＡ１/ＣＡ２                  ………（７）
が成り立つ。また、反転入力端子ＮＩ−側の反転増幅回路については、
ＶＭＢ−ＶＣＭ＝ｇＢ１・（ＶＩＢ−ＶＩＣＭ）  ………（８）
ｇＢ１＝−ＣＢ１/ＣＢ２                  ………（９）
が成り立つ。
【００２３】
ここで、ゲインｇＡ１，ｇＢ１は、全差動増幅回路２４の２つの信号経路の動作を対称とするために、
ｇＡ１＝ｇＢ１  ≡ｇ１               ………（１０）
に設定される。これは、例えば、ＣＡ１＝ＣＢ１かつＣＡ２＝ＣＢ２に設定することで実現される。この場合、（６），（８）式から、ＶＭＡ，ＶＭＢは、ＶＣＭを中点電位とする対称な信号となる。また、
ＶＭＡ−ＶＭＢ＝ｇ１・（ＶＩＡ−ＶＩＢ）  ………（１１）
となる。よって、入力差動信号（ＶＩＡ，ＶＩＢ）にオフセット電圧ＶＯＦＳが存在する場合、中間差動信号（ＶＭＡ，ＶＭＢ）にはオフセット電圧ｇ１ＶＯＦＳが生じる。
【００２４】
非反転増幅回路２６は、オペアンプ３２、キャパシタＣＡ３を含んで構成され、非反転増幅回路２８は、オペアンプ３４、キャパシタＣＢ３を含んで構成される。また非反転増幅回路２６，２８はオペアンプ３２，３４の反転入力端子ＮＩＡ−，ＮＩＢ−間に接続されるキャパシタＣＭを有する。ＣＡ３はオペアンプ３２の出力端子ＮＯＡから反転入力端子ＮＩＡ−への帰還経路に直列に接続される。ＣＢ３はオペアンプ３４の出力端子ＮＯＢから反転入力端子ＮＩＢ−への帰還経路に直列に接続される。
【００２５】
非反転増幅回路２６，２８のゲインｇＡ２，ｇＢ２は、ＣＡ３，ＣＢ３，ＣＭによって定まる。ここで、非反転増幅回路２６，２８から出力される差動信号に関しても中間差動信号（ＶＭＡ，ＶＭＢ）と同様に対称な動作となるように、ゲインｇＡ２，ｇＢ２は互いに等しく設定される。すなわち、
ｇＡ２＝ｇＢ２  ≡ｇ２        ………（１２）
とされる。これは、ＣＡ３＝ＣＢ３に設定することで実現される。このとき、ゲインｇ２は、次式で与えられる。
ｇ２＝１＋２ＣＭ/ＣＡ３      ………（１３）
【００２６】
増幅回路２２の動作開始時には、ＣＭ，ＣＡ３，ＣＢ３はそれぞれ所定の充電状態となり、これにより端子ＮＩＡ−，ＮＩＢ−，ＮＯＡ，ＮＯＢの電位ＶＩＡ−，ＶＩＢ−，ＶＯＡ，ＶＯＢのＤＣレベルが設定される。
【００２７】
具体的には、ＶＩＡ−はＮＩＡ−とＮＩＡ＋との仮想短絡によりＶＩＡ＋に一致し、ＶＩＢ−はＮＩＢ−とＮＩＢ＋との仮想短絡によりＶＩＢ＋に一致することに対応して、ＮＩＡ−，ＮＩＢ−それぞれのＤＣレベルφＩＡ−，φＩＢ−はＶＭＡ，ＶＭＢのＤＣレベルに設定される。上述のようにＶＭＡがＶＭＢに対してオフセット電圧ｇ１ＶＯＦＳを有する場合、
φＩＡ−−φＩＢ−＝ｇ１ＶＯＦＳ  ………（１４）
となる。これに対応して、ＣＭのＮＩＡ−側電極には、次式で示す電荷ＱＭが蓄積し、ＮＩＢ−側電極には、電荷（−ＱＭ）が蓄積する。
ＱＭ＝ＣＭｇ１ＶＯＦＳ  ………（１５）
【００２８】
また、ＶＯＡ，ＶＯＢのＤＣレベルφＯＡ，φＯＢは、
φＯＡ＝φＯＢ＝ＶＣＭ  ………（１６）
に設定され、これにより、増幅回路２２の出力差動信号（ＶＯＡ，ＶＯＢ）においてオフセット電圧が除去される。ここで、中間差動信号（ＶＭＡ，ＶＭＢ）の中点電位はＶＣＭであることから、
φＩＡ−＝ｇ１ＶＯＦＳ/２＋ＶＣＭ  ………（１７）
φＩＢ−＝−ｇ１ＶＯＦＳ/２＋ＶＣＭ  ………（１８）
である。したがって、
φＩＡ−−φＯＡ＝ｇ１ＶＯＦＳ /２  ………（１９）
φＩＢ−−φＯＢ＝−ｇ１ＶＯＦＳ /２  ………（２０）
である。これに対応して、ＣＡ３のＮＩＡ−側電極及びＣＢ３のＮＯＢ側電極には、次式で示す電荷ＱＦＢが蓄積し、ＣＡ３のＮＯＡ側電極及びＣＢ３のＮＩＢ−側電極には、電荷（−ＱＦＢ）が蓄積される。
ＱＦＢ＝ＣＡ３ｇ１ＶＯＦＳ/２  ………（２１）
【００２９】
上述のＣＭ，ＣＡ３，ＣＢ３の充電状態の設定は、動作開始時に一旦、ＣＭを両反転入力端子ＮＩＡ−，ＮＩＢ−から切り離して、ＣＭのＮＩＡ−側の電極に電荷（ＱＭ＋ＱＦＢ）、ＮＩＢ−側の電極に、−（ＱＭ＋ＱＦＢ）を充電した後、両反転入力端子ＮＩＡ−，ＮＩＢ−に再び接続することにより行われる。接続されると、ＣＭの端子間電圧は、オペアンプ３２，３４それぞれの入力端子間の仮想短絡により（１４）式で示す値となり、ＣＭは（１５）式で示す電荷ＱＭが充電された状態となる。ＣＭのＮＩＡ−側電極に充電された（ＱＭ＋ＱＦＢ）のうちの残りの電荷ＱＦＢは、ＣＡ３のＮＩＡ−側電極に移動し、ＣＡ３のＮＯＡ側電極に静電誘導により−ＱＦＢを誘起する。これにより、（１９）式に示す電位差が生じ、φＯＡはＶＣＭに設定される。同様に、ＮＩＢ−側でもＣＭからＣＢ３への電荷の移動が生じ、（２０）式に示す電位差が生じて、φＯＢはＶＣＭに設定される。
【００３０】
上述のＣＭの切り離し及び充電を行う構成として、スイッチ回路ＳＷ１〜ＳＷ４、オフセット調整電源回路３６、制御回路３８を備えている。ＳＷ１はＣＭをＮＩＡ−に接続するか否かを切り換え、ＳＷ２はＣＭをＮＩＢ−に接続するか否かを切り換える。また、ＳＷ３はＣＭのＮＩＡ−側の端子に設けられ、ＳＷ４はＣＭのＮＩＢ−側の端子に設けられる。初期設定時には、ＳＷ３，ＳＷ４の一方が、オフセット調整電源回路３６に接続され、他方がＧＮＤに接続される。増幅回路２２の動作中は、ＳＷ３及びＳＷ４はフロート状態とされる。
【００３１】
オフセット調整電源回路３６は、メモリ４０及びＤ／Ａ（Digital to Analog）変換器４２を含んで構成される。メモリ４０には、ＣＭに電荷（ＱＭ＋ＱＦＢ）を充電するのに必要な電圧値Ｄが予め格納される。当該電圧値Ｄは、(ＱＭ＋ＱＦＢ)/ＣＭで与えられる。このＤは、例えば、本センサ出力回路の製造時等において、出力差動信号（ＶＯＡ，ＶＯＢ）におけるオフセット電圧を測定し、その測定値から逆算して当該オフセット電圧が相殺されるように定められる。Ｄ／Ａ変換器４２は、メモリ４０に記憶されたデジタル値Ｄをアナログ電圧信号ＶＡＤＪに変換し出力する。本実施形態で用いるＤ／Ａ変換器４２は、回路に供給される所定の正電源ＶＣＣに基づいて動作し、正電圧を生成することができる。これに対応して、(ＱＭ＋ＱＦＢ)/ＣＭ＞０であれば、ＳＷ３がオフセット調整電源回路３６をＣＭに接続し、ＳＷ４はＣＭを接地する。一方、(ＱＭ＋ＱＦＢ)/ＣＭ＜０である場合は、Ｄ／Ａ変換器４２はＶＡＤＪ＝|(ＱＭ＋ＱＦＢ)/ＣＭ|を生成し、ＳＷ４がオフセット調整電源回路３６をＣＭに接続し、ＳＷ３がＣＭを接地するように構成される。
【００３２】
制御回路３８は、オフセット調整電源回路３６及び各ＳＷ１〜ＳＷ４の制御を行う。制御回路３８は、動作開始時に、ＳＷ１，ＳＷ２をオフし、ＳＷ３，ＳＷ４をオンしてオフセット調整電源回路３６及び行う。そして、オフセット調整電源回路３６によるＣＭの充電が完了すると、ＳＷ３，ＳＷ４をオフし、ＳＷ１，ＳＷ２をオンしてＣＭをＮＩＡ−及びＮＩＢ−に接続する。
【００３３】
本センサ出力回路は、増幅回路２２の後段にさらに増幅回路を有することができる。例えば、図１に示す全差動増幅回路２４と非反転増幅回路２６，２８とでの２段の増幅ではゲインが足りない場合に、さらに後段の増幅回路が設けられる。この場合、増幅回路２２の出力差動信号（ＶＯＡ，ＶＯＢ）は、後段の増幅回路に差動信号のまま伝達することができる。このように差動信号で伝達することで、伝達経路にて飛び込むコモンモードノイズの影響を回避することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態であるセンサ出力回路の概略の回路図である。
【図２】インスツルメンテーションアンプを用いて構成された従来のセンサ出力回路の回路図である。
【符号の説明】
【００３５】
２０  センサ、２２  増幅回路、２４  全差動増幅回路、２６，２８  非反転増幅回路、３０  全差動型オペアンプ、３２，３４  オペアンプ、３６  オフセット調整電源回路、３８  制御回路、４０  メモリ、４２  Ｄ／Ａ変換器。
【図１】
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【図２】
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