(57)【要約】【課題】消費電流を低減する。【解決手段】補間フィルタ２０は、サンプリング周波数ｆｓの異なるデジタルのオーディオ信号Ｓ４をフィルタリングする。複数の遅延素子Ｄ１〜Ｄｎは多段接続されており、オーディオ信号Ｓ４を所定時間τずつ遅延させる。乗算器２２は、各遅延素子Ｄにより遅延されたオーディオ信号に、遅延素子Ｄごとに設定された所定の係数Ｃを乗算する。オーディオ信号Ｓ４のサンプリング周波数に応じて、乗算器２２による乗算の対象となる遅延素子Ｄの出力の個数を増減させる。乗算器は、サンプリング周波数ｆｓが所定のしきい値ｆｔｈより低いとき、すべての遅延素子Ｄの出力を乗算の対象とし、しきい値ｆｔｈより高いとき、一部の遅延素子Ｄの出力を乗算の対象とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
サンプリング周波数の異なるデジタルのオーディオ信号をフィルタリングするデジタルフィルタであって、
前記オーディオ信号を所定時間ずつ遅延させる、多段接続された複数の遅延素子と、
各遅延素子により遅延されたオーディオ信号に、遅延素子ごとに設定された所定の係数を乗算する乗算器と、
を備え、
前記オーディオ信号のサンプリング周波数に応じて、前記乗算器による乗算の対象となる遅延素子の出力の個数を増減させることを特徴とするデジタルフィルタ。
【請求項２】
前記乗算器は、前記サンプリング周波数が所定のしきい値より低いとき、すべての遅延素子の出力を乗算の対象とし、前記しきい値より高いとき、一部の遅延素子の出力を乗算の対象とすることを特徴とする請求項１に記載のデジタルフィルタ。
【請求項３】
前記デジタルフィルタは、有限インパルス応答フィルタであって、
複数（２ｍ＋１）個（ｍは自然数）の遅延素子それぞれに設定される係数は、（ｍ＋１）番目の遅延素子を対称に設定されており、前記サンプリング周波数が前記しきい値より高いとき、（ｍ＋１−ｋ）番目から（ｍ＋１＋ｋ）番目（ｋ＜ｍ）の遅延素子を乗算の対象とすることを特徴とする請求項２に記載のデジタルフィルタ。
【請求項４】
乗算の対象ではない遅延素子を本来乗算すべき期間に、クロック信号を停止することを特徴とする請求項１に記載のデジタルフィルタ。
【請求項５】
乗算の対象となる遅延素子の個数に応じて、遅延素子ごとに設定された前記係数を再設定することを特徴とする請求項１に記載のデジタルフィルタ。
【請求項６】
乗算の対象とならない遅延素子に設定される係数を０に設定することを特徴とする請求項４に記載のデジタルフィルタ。
【請求項７】
請求項１に記載のデジタルフィルタと、
前記デジタルフィルタの出力信号をΔΣ変調してパルス信号に変換するΔΣ変調器と、
を備えることを特徴とするデジタルオーディオ処理回路。
【請求項８】
一つの半導体基板上に一体集積化されたことを特徴とする請求項７に記載のデジタルオーディオ処理回路。
【請求項９】
電池と、
デジタルのオーディオ信号を生成する信号生成部と、
前記電池を電源として動作し、前記オーディオ信号を入力として受ける請求項７に記載のデジタルオーディオ処理回路と、
前記デジタルオーディオ処理回路の前記ΔΣ変調器からのパルス信号を増幅するＤ級アンプと、
前記Ｄ級アンプの出力信号をフィルタリングするフィルタと、
前記フィルタの後段に設けられた音声出力部と、
を備えることを特徴とする電子機器。
【請求項１０】
デジタルのオーディオ信号のフィルタリング方法であって、
前記オーディオ信号のサンプリング周波数を取得するステップと、
前記オーディオ信号を順次遅延させる多段接続された複数の遅延素子のうち、前記取得したサンプリング周波数に応じた個数の遅延素子をアクティブとするステップと、
前記アクティブとされた遅延素子ごとに係数を設定するステップと、
前記アクティブとされた遅延素子の出力と、それに対応する係数を乗算するステップと、
前記乗算により得られた値を加算するステップと、
を備えることを特徴とするフィルタリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号処理に関し、特にデジタルフィルタに関する。
【背景技術】
【０００２】
近年の半導体集積技術の発展に伴い、シリコンオーディオプレイヤやＣＤ（Compact Disc）プレイヤ、携帯電話端末などのオーディオ再生機能を有する電子機器において、高速なデジタル信号処理を利用した１ビットデジタルアナログ変換が利用される。１ビットデジタルアナログ変換は、まずオーディオ信号を、デジタルフィルタを利用してオーバーサンプリングし、不要な帯域を除去する。続いて、フィルタリングされたオーディオ信号を、ΔΣ変調器などを用いてパルス変調された１ビットのパルス信号に変換する。続いて、このパルス信号をＤ級アンプを利用して増幅し、アナログフィルタによって高周波成分を除去する。その結果得られるアナログフィルタの出力信号は、再生すべきオーディオ信号となる。
【０００３】
【特許文献１】特開昭６３−１６０４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ハードディスクやフラッシュメモリを利用したシリコンオーディオプレイヤ、あるいは携帯電話端末では、再生すべきオーディオ信号のサンプリング周波数が変動する場合がある。たとえば、ＭＰ３（MPEG AUDIO LAYER-3）などに代表される圧縮されたデジタルオーディオ信号の場合、サンプリング周波数が圧縮率に応じて変化する。また、携帯電話端末などで通話音声を出力する場合、そのサンプリング周波数は音楽データと比較して低くなる。
【０００５】
従来のデジタルオーディオ信号処理は、再生すべきオーディオ信号のサンプリング周波数が変化しても同一の処理を行っていた。しかしながら、シリコンオーディオプレイヤや携帯電話端末などは電池駆動されるため、長時間動作のためには消費電力を低減することが望ましい。また、電池駆動型の機器に限らず、低消費電力化は追求すべき課題である。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、デジタルオーディオ信号処理の低消費電力化である。
【課題を解決するための手段】
【０００７】
本発明のある態様は、サンプリング周波数の異なるデジタルのオーディオ信号をフィルタリングするデジタルフィルタに関する。このデジタルフィルタは、オーディオ信号を所定時間ずつ遅延させる、多段接続された複数の遅延素子と、各遅延素子により遅延されたオーディオ信号に、遅延素子ごとに設定された所定の係数を乗算する乗算器と、を備える。デジタルフィルタは、オーディオ信号のサンプリング周波数に応じて、乗算器による乗算の対象となる遅延素子の出力の個数を増減させる。
【０００８】
この態様によると、サンプリング周波数に応じて、乗算器による演算回数を減らすことができるため、回路の消費電力を低減することができる。
【０００９】
乗算器は、サンプリング周波数が所定のしきい値より低いとき、すべての遅延素子の出力を乗算の対象とし、しきい値より高いとき、一部の遅延素子の出力を乗算の対象としてもよい。
【００１０】
デジタルフィルタは、有限インパルス応答フィルタであってもよい。複数（２ｍ＋１）個（ｍは自然数）の遅延素子それぞれに設定される係数は、（ｍ＋１）番目の遅延素子を対称に設定されており、サンプリング周波数がしきい値より高いとき、（ｍ＋１−ｋ）番目〜（ｍ＋１＋ｋ）番目（ｋ＜ｍ）の遅延素子を乗算の対象としてもよい。
サンプリング周波数が低い場合に、連続的に接続された遅延素子を使用するため、演算処理をある時間だけ集中して実行することになる。つまり、前後両端の遅延素子に対応する演算処理が実行されなくなるため、演算処理の制御が容易となる。
【００１１】
乗算の対象ではない遅延素子を本来乗算すべき期間に、クロック信号を停止してもよい。「クロック信号の停止」とは、クロック信号を使用する回路に対するクロック信号の供給の停止、あるいはクロック信号の生成停止の両方が含まれる。この場合、さらに消費電力を低減することができる。
【００１２】
ある態様のデジタルフィルタは、乗算の対象となる遅延素子の個数に応じて、遅延素子ごとに設定された係数を再設定してもよい。サンプリング周波数ごとに係数を再設定することにより、フィルタの特性を最適化することができる。
【００１３】
ある態様のデジタルフィルタは、乗算の対象とならない遅延素子に設定される係数を０に設定してもよい。
【００１４】
本発明の別の態様は、デジタルオーディオ処理回路である。このデジタルオーディオ処理回路は、上述のデジタルフィルタと、デジタルフィルタの出力信号をΔΣ変調してパルス信号に変換するΔΣ変調器と、を備える。
【００１５】
デジタルオーディオ処理回路は、一つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、その面積を削減することができる。
【００１６】
本発明のさらに別の態様は、電子機器に関する。この電子機器は、電池と、デジタルのオーディオ信号を生成する信号生成部と、電池を電源として動作し、オーディオ信号を入力として受ける上述のデジタルオーディオ処理回路と、デジタルオーディオ処理回路のΔΣ変調器からのパルス信号を増幅するＤ級アンプと、Ｄ級アンプの出力信号をフィルタリングするフィルタと、フィルタの後段に設けられた音声出力部と、を備える。
【００１７】
この態様によると、オーディオ信号のサンプリング周波数に応じて、デジタルオーディオ処理回路の消費電力が低減されるため、電池の使用時間を延ばすことができる。
【００１８】
本発明のさらに別の態様は、デジタルのオーディオ信号のフィルタリング方法に関する。この方法は、オーディオ信号のサンプリング周波数を取得するステップと、オーディオ信号を順次遅延させる多段接続された複数の遅延素子のうち、取得したサンプリング周波数に応じた個数の遅延素子をアクティブとするステップと、アクティブとされた遅延素子ごとに係数を設定するステップと、アクティブとされた遅延素子の出力と、それに対応する係数を乗算するステップと、乗算により得られた値を加算するステップと、を備える。
【００１９】
この態様によると、サンプリング周波数に応じて演算回数を減らすことができるため、消費電力を低減できる。
【００２０】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明に係るデジタルフィルタによれば、消費電力を低減できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
図１は、本発明の実施の形態に係るデジタルオーディオ処理回路１００を搭載した電子機器２００の構成を示すブロック図である。電子機器２００は、たとえば携帯電話端末、シリコンオーディオプレイヤ、ＣＤプレイヤなどのスピーカやヘッドホン、イヤホンなどから音声を出力可能な機器である。電子機器２００は、デジタルオーディオ処理回路１００、ローパスフィルタ１１０、音声出力部１２０、オーディオ信号生成部１３０、電池１４０を備える。
【００２４】
電池１４０は、電子機器２００の主電源として利用され、たとえばリチウムイオン電池やニッケル水素電池などが用いられる。デジタルオーディオ処理回路１００、オーディオ信号生成部１３０には、電池１４０から出力される電池電圧Ｖｂａｔ、もしくは、電池電圧Ｖｂａｔをスイッチングレギュレータなどにより安定化して得られる電圧が、電源電圧として供給される。音声出力部１２０は、スピーカ、ヘッドホンあるいはイヤホンなど、電気信号を音響波に変換するデバイスであり、電子機器２００に内蔵され、もしくは外付けされる。
【００２５】
オーディオ信号生成部１３０は、デジタルのオーディオ信号Ｓ１を生成する。オーディオ信号Ｓ１は、通話相手の発話した声、着信音、あるいは図示しないメモリ等にエンコードして記録されたオーディオ信号をデコードしたＰＣＭ（Pulse Code Modulation）形式の信号である。オーディオ信号Ｓ１は、その種類に応じて異なるサンプリング周波数でサンプリングされている。たとえば通話音声であれば、サンプリング周波数は８ｋＨｚ程度であり、ＣＤ音源を圧縮したデータであれば４４．１ｋＨｚ程度となる。
【００２６】
オーディオ信号生成部１３０とデジタルオーディオ処理回路１００は、信号線１３２を介して接続される。たとえば信号線１３２はＩ２Ｓ規格のバスであり、オーディオ信号Ｓ１は、シリアルデータとしてデジタルオーディオ処理回路１００に伝送される。なお、Ｉ２Ｓはあくまで一例であり、その他のシリアルバス、あるいはパラレルバスであってもよく、本発明は特定のバスを使用した状況に限定されるものではない。
【００２７】
デジタルオーディオ処理回路１００は、オーディオ信号Ｓ１を受け、パルス変調された１ビットのパルス信号に変換して増幅し、後段のローパスフィルタ１１０へと出力する。ローパスフィルタ１１０は、デジタルオーディオ処理回路１００の出力パルス信号Ｓ２の高周波成分を除去し、アナログのオーディオ信号Ｓ３に変換する。音声出力部１２０は、ローパスフィルタ１１０の出力信号Ｓ３によって駆動される。
【００２８】
デジタルオーディオ処理回路１００は、入力端子１０２、出力端子１０４、電源端子１０６を備える。入力端子１０２には、オーディオ信号生成部１３０からのオーディオ信号Ｓ１が入力され、出力端子１０４はローパスフィルタ１１０と接続される。電源端子１０６には電池電圧Ｖｂａｔにもとづく電源電圧が供給される。デジタルオーディオ処理回路１００の内部の各ブロックは、電源電圧を利用して動作する。
【００２９】
デジタルオーディオ処理回路１００は、入力インタフェース部１０、デジタル補間フィルタ（以下、単に補間フィルタという）２０、制御部３０、ΔΣ変調器４０、Ｄ級アンプ５０を含み、ひとつの半導体基板上に一体集積化されている。
入力インタフェース部１０は、信号線１３２を介して入力されたオーディオ信号Ｓ１を受け、これをシリアルパラレル変換してオーディオ信号Ｓ４を生成する。オーディオ信号Ｓ４は、後段の補間フィルタ２０に入力される。
【００３０】
補間フィルタ２０は、サンプリング周波数ｆｓのオーディオ信号Ｓ４を８倍にオーバーサンプリングして補間するＦＩＲフィルタである。フィルタリングされたオーディオ信号Ｓ５は、後段のΔΣ変調器４０に入力される。ΔΣ変調器４０は、パルス変調されたパルス信号Ｓ６として出力する。パルス信号Ｓ６に含まれるパルス列の粗密、もしくは各パルスの幅（デューティ比）が、再生すべきオーディオ信号の振幅に対応する。ΔΣ変調器４０は、一般的に使用される高次のΔΣ変調器を利用すればよい。
【００３１】
Ｄ級アンプ５０は、ΔΣ変調器４０から出力されるパルス変調されたパルス信号Ｓ６を増幅する。このＤ級アンプ５０は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)インバータ型のスイッチングアンプである。Ｄ級アンプ５０により増幅された１ビットのオーディオ信号Ｓ２は、出力端子１０４を介して出力される。
【００３２】
制御部３０は、補間フィルタ２０、ΔΣ変調器４０等を制御する。クロック制御部３２には、外部からマスタークロック信号ＣＫが入力される。クロック制御部３２はマスタークロック信号ＣＫを逓倍してΔΣ変調器４０に供給する。たとえばクロック制御部３２はＰＬＬ（Phase Locked Loop）回路を含んで構成される。サンプリング制御部３４には、デジタルオーディオ処理回路１００に対して現在入力されているオーディオ信号Ｓ１のサンプリング周波数ｆｓがデータとして入力される。サンプリング制御部３４は、サンプリング周波数ｆｓにもとづいて、補間フィルタ２０、ΔΣ変調器４０の動作を制御する。
【００３３】
図２は、図１の補間フィルタ２０の構成を示す回路図である。補間フィルタ２０は、ｎ（ｎは、２ｍ＋１を満たす整数、ｍは自然数）個の遅延素子Ｄ１〜Ｄｎと、乗算器２２と、加算器２４と、を備える。以下、ｍ＝４８の場合を例に説明するが本発明はこれに限定されるものではない。遅延素子Ｄ１〜Ｄｎはレジスタ（フリップフロップやラッチ回路）あるいはメモリで構成され、多段接続されている。各遅延素子Ｄ１〜Ｄｎの出力端子には、信号が取り出せるように、タップＴ１〜Ｔｎが設けられている。
【００３４】
各遅延素子Ｄ１〜Ｄｎは、入力されたオーディオ信号Ｓ４を、所定時間τずつ遅延させる。所定時間τは、レジスタで構成される遅延素子Ｄ１〜Ｄｎに供給されるクロック信号によって規定される。乗算器２２は、各遅延素子Ｄ１〜Ｄｎによって遅延されたオーディオ信号Ｓ４に、遅延素子ごとに設定された所定の係数Ｃを乗算する。
【００３５】
係数Ｃは、（ｍ＋１）番目の遅延素子ＤｍのタップＴｍ＋１を対称に設定されている。すなわち、遅延素子Ｄｍおよび遅延素子Ｄｍ＋２に設定された係数はいずれもＣ１であり、遅延素子Ｄ１とＤｎに設定された係数はいずれもＣｍとなっている。
【００３６】
乗算器２２は、各係数Ｃと遅延素子Ｄの出力の乗算を、ひとつの乗算器を利用して実行する。なお、遅延素子Ｄの出力の値はいずれも同一であるから、中央の遅延素子Ｄｍを対象として同一の値を有する係数Ｃｍ＋１−ｋ、Ｃｍ＋１＋ｋに対する乗算結果は同一の値をとるため、一度の演算した結果をレジスタにストアすることにより、乗算の演算回数を１／２に減らすことができる。すなわち乗算器２２は、オーディオ信号Ｓ４の１サンプル値ごとに、最大でｍ＋１回の乗算を実行する。
【００３７】
加算器２４は、乗算器２２により得られた乗算結果を加算し、フィルタリングされたオーディオ信号Ｓ５を出力する。
【００３８】
乗算器２２、加算器２４は、それぞれ乗算、加算のみを実行するユニットとして構成されてもよいし、汎用ＡＬＵ（Arithmetic logic unit）として構成してもよい。
【００３９】
本実施の形態に係る補間フィルタ２０は、オーディオ信号Ｓ４のサンプリング周波数に応じて、乗算器２２による乗算の対象となる遅延素子の出力の個数を増減させる。より具体的には、サンプリング周波数ｆｓが低くなるに従い、有効となる遅延素子の個数を増加させ、サンプリング周波数ｆｓが高くなるに従い、有効となる遅延素子の個数を減少させる。
【００４０】
一般に、Ｓ／Ｎ比やＴＨＤ（Total Harmonics Distortion）などのフィルタの能力はタップ数（遅延素子の個数）が多くなるほど高くなる。しかし、タップ数が増加すると乗算の回数が増加し、動作する遅延素子の数が増加するため、補間フィルタ２０の消費電流は増加するという問題がある。一方で、本発明者はシミュレーションや実験にもとづき、サンプリング周波数ｆｓが高くなるにしたがい、タップ数を減らしても、Ｓ／Ｎ比やＴＨＤは悪化しないことを認識するに至った。
【００４１】
そこで、本実施の形態に係る補間フィルタ２０は、サンプリング周波数ｆｓが高い状態において、乗算器２２により乗算の対象となる遅延素子の個数を減らすことにより、フィルタの特性を維持しつつ、乗算回数を減らして回路の消費電流を低減することができる。また、加算器２４による加算回数も減るため、消費電流はさらに減少する。サンプリング周波数ｆｓに応じて、タップ数をいくつに設定するかについては、シミュレーションや実験にもとづいて設定すればよい。
【００４２】
以下、本実施の形態に係る補間フィルタ２０の、より具体的な処理について説明する。遅延素子の個数を２段階で切り替える。すなわち、乗算器２２は、サンプリング周波数ｆｓが所定のしきい値ｆｔｈより低いとき、すべての遅延素子Ｄ１〜Ｄｎの出力を乗算の対象とする。しきい値ｆｔｈの値としては、２０ｋＨｚ〜３０ｋＨｚに設定するのが好ましい。一例として、ｆｓ＝８ｋＨｚ〜２２ｋＨｚに対しては、すべての遅延素子を使用する。
一方、サンプリング周波数ｆｓがしきい値ｆｔｈより高いとき、たとえばｆｓ＝２４〜４８ｋＨｚに対して、乗算器２２は、一部の遅延素子の出力を乗算の対象とする。具体的には、遅延素子Ｄｍ＋１を中心として、前後にｋ個の遅延素子の出力を乗算の対象とする。ｋはｍの１／３〜２／３程度に設定してもよい。本実施の形態では、ｍ＝４８、ｋ＝２８に設定する。この場合、ｆｓ＞ｆｔｈの場合に、（ｍ＋１−ｋ）番目〜（ｍ＋１＋ｋ）番目（ｋ＜ｍ）の遅延素子Ｄ（ｍ＋１−ｋ）〜Ｄ（ｍ＋１＋ｋ）の出力が乗算の対象となる。
【００４３】
また、使用する遅延素子の個数（タップ数）を変更する際に、各遅延素子に設定される係数Ｃを再設定する。タップ数に応じて係数の値を設定することにより、良好なフィルタ特性を得ることができる。また、乗算の対象とならない遅延素子に設定される係数Ｃを０に設定することが望ましい。乗算は実行されないため、実際には係数の値はいくつに設定されていても構わないが、０にリセットすることにより、制御が容易となる。
【００４４】
また、サンプリング周波数ｆｓがしきい値ｆｔｈより高い状態では、遅延素子Ｄ１〜Ｄ（ｍ−ｋ）および遅延素子Ｄ（ｍ＋２＋ｋ）〜Ｄｎは使用されないため、これらの遅延素子に対するクロック信号の供給は不要となる。そこで、補間フィルタ２０は、乗算の対象ではない遅延素子を本来乗算すべき期間に、各回路素子に対するクロック信号の供給、あるいはクロック信号自体の生成を停止する。これによって、さらに消費電流を低減することができる。
【００４５】
サンプリング周波数ｆｓに応じた補間フィルタ２０の動作の切り替えは、図１の制御部３０によって実行される。すなわち、サンプリング制御部３４はサンプリング周波数ｆｓの値にもとづき、補間フィルタ２０の遅延素子のタップ数を決定する。それと同時に、使用される遅延素子の各タップに適切な係数を設定する。サンプリング周波数ｆｓごとに設定される係数は、レジスタ、ＲＯＭ、ＲＡＭなどの記憶手段にテーブルとして保持される。さらに、サンプリング制御部３４は、サンプリング周波数ｆｓの値にもとづいて、補間フィルタ２０の乗算器２２の演算を制御する。
【００４６】
本実施の形態に係る補間フィルタ２０では、以上の制御を実行することにより、さらに以下の利点が得られる。
サンプリング周波数ｆｓが高い状態において、両端（つまり前段および後段）の遅延素子を不使用状態とし、中央付近の遅延素子を使用することにより、補間フィルタ２０全体として、動作期間、非動作期間を間欠的に繰り返すバースト動作を行うことになるため、クロック信号の制御や、補間フィルタ２０の制御が容易となる。
【００４７】
この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４８】
実施の形態では、有効に利用する遅延素子の個数（タップ数）を２段階で切り替える場合について説明したが、本発明はこれに限定されるものではなく、サンプリング周波数ｆｓごとに、より細かく遅延素子の個数を切り替えてもよい。
【００４９】
また、実施の形態では、サンプリング周波数ｆｓが高い状態において、タップ数を減らす際に、中央の遅延素子Ｄｍ＋１から前後に連続的に遅延素子を利用する場合について説明したが、本発明はこれには限定されない。たとえば、遅延素子はすべてアクティブとしたまま、離散的な（たとえば２個ごとの）遅延素子の出力を乗算器２２による乗算の対象としてもよい。この場合、遅延素子による消費電流は減少しないが、乗算器２２による乗算回数は減らすことができるため、補間フィルタ２０としての消費電流を低減することが可能である。
【００５０】
実施の形態では、補間フィルタ２０がＦＩＲ型の場合について説明したが、本発明は、ＩＩＲ（Infinite Impulse Response）型のフィルタにも適用可能である。
【００５１】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係るデジタルオーディオ処理回路を搭載した電子機器の構成を示すブロック図である。
【図２】図１のデジタル補間フィルタの構成を示す回路図である。
【符号の説明】
【００５３】
１０  入力インタフェース部、  ２０  補間フィルタ、  ２２  乗算器、  ２４  加算器、  Ｄ  遅延素子、  ３０  制御部、  ３２  クロック制御部、  ３４  サンプリング制御部、  ４０  ΔΣ変調器、  ５０  Ｄ級アンプ、  １００  デジタルオーディオ処理回路、  １０２  入力端子、  １０４  出力端子、  １０６  電源端子、  １１０  ローパスフィルタ、  １２０  音声出力部、  １３０  オーディオ信号生成部、  １４０  電池、  ２００  電子機器。  
【図１】
2008148260.tif 000003
【図２】
2008148260.tif 000004