(57)【要約】【課題】ＰＬＬ回路のフィルタを構成する素子の定数を容易に設計する。【解決手段】位相比較器１０で入力信号ＩＮと参照信号ＲＥＦの位相が比較され、位相差に応じたパルス状の電流ＩＤが出力される。電流ＩＤは電圧電流変換器２０のキャパシタ２１で平滑され、制御電圧ＶＣとして演算増幅器２２に与えられる。演算増幅器２２で、制御電流ＩＣによって回路網２４〜２６で生ずるノードＮ２の電圧と制御電圧ＶＣとが比較され、この制御電圧ＶＣに応じた電流が流れるようにＮＭＯＳ２３が制御される。ＰＭＯＳ２３に流れる電流は直列接続されたＰＭＯＳ２７に流れ、このＰＭＯＳ２７に対して電流ミラーを構成するＰＭＯＳ２８から、同じ大きさの制御電流ＩＣが電流制御発振器３０に供給される。平滑用のキャパシタ２１と回路網２４〜２６は独立しているので、回路網２４〜２６を構成する素子の定数を容易に設計することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号と参照信号の位相差を比較する位相比較器と、前記位相比較器の比較結果に基づき制御電流を出力する電圧電流変換器と、前記制御電流に応じた周波数の出力信号を出力すると共に、該出力信号を前記参照信号として前記位相比較器に与える電流制御発振器とを備え、
前記電圧電流変換器は、
前記位相比較器の比較結果を受ける第１ノードと共通電位供給部との間に接続された第１のフィルタ回路と、
前記制御電流の制御用の第２のフィルタ回路とを有し、
前記第２のフィルタ回路は少なくとも第１の抵抗と第１のキャパシタとが並列に接続された構成であること、
を特徴とする位相同期回路。
【請求項２】
前記位相同期回路は、前記出力信号を分周して前記参照信号を生成する分周器を備えたことを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記電圧電流変換器は、前記制御電流に応じた電流を電流検出器に流し、該電流検出器の降下電圧を前記第１のフィルタ回路によって前記比較結果から生成される制御電圧と比較することによって該制御電圧に対応する制御電流を出力するように構成したことを特徴とする請求項１または２記載の位相同期回路。
【請求項４】
前記電圧電流変換器は、
前記制御電圧と第２ノードの電圧の差に応じた信号を出力する演算増幅器と、
ゲートに前記演算増幅器の出力信号が与えられ、第１電極が前記第２ノード、第２電極が第３ノードにそれぞれ接続された第１のトランジスタと、
前記第３ノードと電源電位の間に接続された第２のトランジスタと、
前記第２のトランジスタに対して電流ミラーを構成し、該第２のトランジスタに流れる電流に応じて前記制御電流を出力する第３のトランジスタとを有し、
前記第２のフィルタ回路は、前記第２ノードと前記共通電位供給部との間に接続されることを特徴とする請求項１または２記載の位相同期回路。
【請求項５】
前記電圧電流変換器は、
ゲートに前記制御電圧が与えられ、第１電極が前記第２ノード、第２電極が第３ノードにそれぞれ接続された第１のトランジスタと、
前記第３ノードと電源電位の間に接続された第２のトランジスタと、
前記第２のトランジスタに対して電流ミラーを構成し、該第２のトランジスタに流れる電流に応じて前記制御電流を出力する第３のトランジスタとを有し、
前記第２のフィルタ回路は、前記第２ノードと前記共通電位供給部との間に接続されることを特徴とする請求項１または２記載の位相同期回路。
【請求項６】
前記第２のフィルタ回路は、
前記第２ノードと前記共通電位供給部の間に接続された前記第１の抵抗と、
前記第２ノードと前記共通電位供給部の間に直列に接続された前記第２のキャパシタ及び第２の抵抗とで、
構成したことを特徴とする請求項４または５記載の位相同期回路。
【請求項７】
前記第２のフィルタ回路は、
前記第２ノードと第４ノードの間に並列に接続された前記キャパシタ及び前記第１の抵抗と、
前記第４ノードと前記共通電位供給部の間に接続された第２の抵抗とで、
構成したことを特徴とする請求項４または５記載の位相同期回路。
【請求項８】
前記第１のフィルタ回路は、前記第１ノードと前記共通電位供給部との間に接続された第２のキャパシタからなることを特徴とする請求項１〜７のいずれか１つに記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路（以下、「ＰＬＬ(Phase  Locked  Loop)回路」という）、特にそのループフィルタの構成に関するものである。
【背景技術】
【０００２】
図２は、従来のＰＬＬ回路の構成図である。
このＰＬＬ回路は、入力信号ＩＮと参照信号ＲＥＦの位相差に応じた電流ＩＤを出力する位相比較器１、電流ＩＤを平滑して高周波成分のない制御電圧ＶＣを生成するループフィルタ２、制御電圧ＶＣに応じた周波数の出力信号ＯＵＴを発振する電圧制御発振器（以下、「ＶＣＯ（Voltage  Controlled  Oscillator）」という）３、及び出力信号ＯＵＴの周波数をＮ分の１（但し、Ｎは２以上の整数）に分周して参照信号ＲＥＦを生成する分周器４で構成されている。
【０００３】
このＰＬＬ回路では、位相比較器１によって入力信号ＩＮと参照信号ＲＥＦの位相が比較され、位相差に比例した電流ＩＤが出力される。出力される電流ＩＤは、パルス状で高周波成分を含むため、低域通過型のループフィルタ２によって高周波成分を除去して平滑化を行い、制御電圧ＶＣが生成される。制御電圧ＶＣはＶＣＯ３に与えられ、このＶＣＯ３から制御電圧ＶＣに対応する周波数の出力信号ＯＵＴが発生される。
【０００４】
出力信号ＯＵＴの大部分は、図示しない回路に供給されるが、その一部が分周器４に与えられてＮ分の１に分周され、参照信号ＲＥＦとして位相部比較器３にフィードバックされる。これにより、出力信号ＯＵＴの周波数は、入力信号ＩＮの周波数に分周器４の分周数（１／Ｎ）の逆数を掛けたもの、即ち、入力信号ＩＮの周波数のＮ倍になる。入力信号ＩＮと同じ周波数の出力信号ＯＵＴを生成する場合は、分周器４は省略され、出力信号ＯＵＴがそのまま参照信号ＲＥＦとなる。
【０００５】
このＰＬＬ回路の安定性（時間応答特性）を決定するのが、ループフィルタ２である。このループフィルタ２は、図２に示すように、キャパシタＣ１，Ｃ２と抵抗Ｒを組み合わせた低域通過型フィルタとなっており、位相比較器１から流れ込んだり、位相比較器１へ流れ出したりするパルス状の電流ＩＤを時間的に連続した制御電圧ＶＣに変換する機能を有している。
【０００６】
このループフィルタ２のインピーダンスＺ（ｓ）は、次式で与えられる。
Ｚ（ｓ）＝｛１＋ｓ・Ｃ１・Ｒ＋ｓ・Ｃ２・Ｒ｝
／｛ｓ（Ｃ１＋Ｃ２＋Ｃ１・Ｃ２・Ｒ）｝
＝｛１＋ｓ・τ１｝／｛ｓ（Ｃ１＋Ｃ２）（１＋ｓ・τ２）｝
ここで、τ１＝（Ｃ１＋Ｃ２）・Ｒ、τ２＝Ｃ１・Ｃ２・Ｒ／（Ｃ１＋Ｃ２）である。通常、Ｃ１はＣ２に比べて非常に大きな値に設定するので、τ１＝Ｃ１・Ｒ、τ２＝Ｃ２・Ｒと近似される。
【０００７】
図３は、図２中のループフィルタの周波数特性図であり、横軸に対数表示の周波数ｆ、縦軸に出力信号／入力信号（即ち，制御電圧ＶＣ／電流ＩＤ＝インピーダンス）の絶対値｜Ｚ｜（対数表示）と位相角θを示している。
【０００８】
図３に示すように、ループフィルタ２のインピーダンス｜Ｚ｜は、周波数ｆの上昇に伴って低下するが、ある周波数の範囲において、ほぼ一定の値を示す領域が存在する。インピーダンス｜Ｚ｜がほぼ一定の値となる下限の周波数ｆ１と上限の周波数ｆ２は、それぞれループフィルタ２の時定数τ１，τ２から、次のように求められる。
ｆ１＝１／（２π・τ１）
ｆ２＝１／（２π・τ２）
【０００９】
一方、位相角θは、図３に示すように、周波数ｆ１，ｆ２においてそれぞれ−４５°となり、この周波数ｆ１，ｆ２の間では−４５°よりも＋側の値となる。
【００１０】
ＰＬＬ回路のオープンループ特性Ｆ（ｓ）は、各ブロックにおける利得の積、Ｋｄ・Ｚ（ｓ）・Ｋｖ・（１／ｓ）・（１／Ｎ）で与えられるので、Ｆ（ｓ）は、次式のようになる。
Ｆ（ｓ）＝Ｋｄ・Ｚ（ｓ）・Ｋｖ・（１／ｓ）・（１／Ｎ）
＝｛１＋ｓ・τ１｝／｛ｓ（Ｃ１＋Ｃ２）（１＋ｓ・τ２）｝
×（Ｋｄ・Ｋｖ）／（Ｎ／ｓ）
【００１１】
ループフィルタ２の設計に当たっては、周波数ｆ１，ｆ２の中間周波数ｆ０（＝√（ｆ１・ｆ２））において、ＰＬＬ系のオープンループ利得が１になり、そのときの位相の戻り量Δθを４０〜５０°にすることが、ＰＬＬ系の安定化に効果的であり、重要となる。上式の左辺を１とおくと中間周波数ｆ０が求められるが、近似的には次式が使用される。
ｆ０＝（１／２π）√｛（Ｋｄ・Ｋｖ）／（Ｎ・Ｃ１）｝
【００１２】
【特許文献１】特開平５−７５４５１号公報
【特許文献２】特開平１１−１２２１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記ＰＬＬ回路では、ループフィルタ２のキャパシタＣ１，Ｃ２や抵抗Ｒの値が相互に関連しているため、最適な設計が難しく、場合によっては実際に試作した上でこれらの値を設定しなければならないという課題があった。
【００１４】
本発明は、フィルタを構成する素子の値を容易に設計することが可能なＰＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明の位相同期回路は、入力信号と参照信号の位相差を比較する位相比較器と、前記位相比較器の比較結果に基づき制御電流を出力する電圧電流変換器と、前記制御電流に応じた周波数の出力信号を出力すると共に、該出力信号を前記参照信号として前記位相比較器に与える電流制御発振器とを備え、前記電圧電流変換器は、前記位相比較器の比較結果を受ける第１ノードと共通電位供給部との間に接続された第１のフィルタ回路と、前記制御電流の制御用の第２のフィルタ回路とを有し、前記第２のフィルタ回路は少なくとも第１の抵抗と第１のキャパシタとが並列に接続されたことを特徴としている。
【発明の効果】
【００１６】
本発明では、位相比較器から与えられる電流を平滑して時間的に連続した制御電圧を生成し、この制御電圧に応じた制御電流を出力する電圧電流変換器を有している。電圧電流変換器には、制御電流の制御用の第２のフィルタ回路を設け、制御電流が周波数特性を有するように、この第２のフィルタ回路を構成している。これにより、位相比較器から与えられるパルス状の電流を平滑するための第１のフィルタ回路と、制御電圧の変化に応じて制御電流を出力するための第２のフィルタ回路を分離することが可能になり、所望の周波数特性のフィルタを構成する素子の値を容易に設計することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１８】
図１は、本発明の実施例を示すＰＬＬ回路の構成図である。
このＰＬＬ回路は、位相比較器１０、電圧電流変換器２０、電流制御発振器３０、及び分周器４０で構成されている。
【００１９】
位相比較器１０は、入力信号ＩＮと参照信号ＲＥＦの位相を比較して位相差に応じた電流ＩＤを出力するもので、例えばフリップフロップ（以下、「ＦＦ」という）１１，１２、論理積ゲート（以下、「ＡＮＤ」という）１３及び遅延素子（ＤＬＹ）１４で構成される位相比較部と、スイッチ１５，１６及び定電流源１７，１８で構成される電流出力部を有している。
【００２０】
ＦＦ１１は、入力信号ＩＮが立ち上がってからリセット信号ＲＳＴが与えられるまでの間、高電圧レベル（本実施例では電源電圧ＶＤＤレベル）であるレベル“Ｈ”の信号ＵＰを出力するもので、ＦＦ１２は、参照信号ＲＥＦが立ち上がってからリセット信号ＲＳＴが与えられるまでの間、“Ｈ”の信号ＤＮを出力するものである。リセット信号ＲＳＴは、信号ＵＰと信号ＤＮが共に“Ｈ”になったことを検出するＡＮＤ１３の出力信号を、遅延素子１４で所定の時間遅延させることにより、生成されるようになっている。
【００２１】
スイッチ１５は、信号ＵＰが“Ｈ”の間、定電流源１７の電流をノードＮ１から電圧電流変換器２０に出力するものである。また、スイッチ１６は、信号ＤＮが“Ｈ”の間、電圧電流変換器２０からノードＮ１を介して定電流源１８へ電流を流すものである。これにより、入力信号ＩＮと参照信号ＲＥＦの位相差に応じた電流ＩＤが、ノードＮ１を介して位相比較器１０と電圧電流変換器２０の間でパルス状に流れるようになっている。
【００２２】
電圧電流変換器２０は、パルス状に入出力する電流ＩＤを平滑して時間的に連続した制御電圧ＶＣを生成し、この制御電圧ＶＣ中に含まれる高周波成分を除去すると共に、制御電圧ＶＣに応じた制御電流ＩＣを出力するものである。
【００２３】
この電圧電流変換器２０は、ノードＮ１と共通電位供給部として接地電位ＧＮＤに設定された接地部の間に接続され、パルス状の電流ＩＤを平滑して制御電圧ＶＣを生成するキャパシタ２１を有し、このキャパシタ２１で生成された制御電圧ＶＣが、演算増幅器（Operational  Amplifier、オペアンプとも称されるもので、図中では「ＯＰ」と略して記す）２２の一方の入力側に与えられている。演算増幅器２２の他方の入力側はノードＮ２に接続され、出力側はＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２３のゲートに接続されている。
【００２４】
ＮＭＯＳ２３のソースとドレインは、それぞれノードＮ２，Ｎ３に接続されている。ノードＮ２には、更に抵抗２４の一端が接続され、この抵抗２４の他端は接地電位ＧＮＤに設定された接地電位部に接続されている。また、抵抗２４には、直列接続されたキャパシタ２５と抵抗２６が並列に接続されている。ノードＮ３には、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２７のドレインとゲートが接続され、このＰＭＯＳ２７のソースが電源電位ＶＤＤに設定された電源電位部に接続されている。更に、この電圧電流変換器２０は、ＰＭＯＳ２７に対して電流ミラーを構成するＰＭＯＳ２８を有しており、このＰＭＯＳ２８のドレインから、電流制御発振器３０に対する制御電流ＩＣが出力されるようになっている。
【００２５】
電流制御発振器３０は、制御電流ＩＣに応じて周波数が変化する出力信号ＯＵＴを発振するもので、３個のインバータ３１，３２，３３をリング状に接続し、これらのインバータ３１〜３３を制御電流ＩＣで駆動するように構成したものである。これにより、駆動用の制御電流ＩＣが大きくなれば各インバータ３１〜３３の動作速度が速くなって発振周波数が上昇し、この制御電流ＩＣが小さくなれば動作速度が遅くなって発振周波数が低下するようになっている。
【００２６】
電流制御発振器３０で発振される出力信号ＯＵＴは他の回路に与えられると共に、分周器４０で１／Ｎ（但し、Ｎは２以上の整数）に分周され、参照信号ＲＥＦとして位相比較器１０に与えられている。
【００２７】
このＰＬＬ回路における全体の発振動作は、例えば図２のＰＬＬ回路と同じであるので、ここでは、電圧電流変換器２０の動作を中心に説明する。
【００２８】
電圧電流変換器２０は、ＮＭＯＳ２３に流れる電流を電流検出用の抵抗２４に流し込み、その降下電圧を入力信号（制御電圧ＶＣ）と比較することにより、この入力信号に応じた制御電流ＩＣを出力するように構成した回路である。抵抗２４には、キャパシタ２５と抵抗２６が並列に接続されているので、制御電流ＩＣが周波数特性を持つようになっている。
【００２９】
電圧電流変換器２０の周波数特性は、抵抗２４，２６の抵抗値をそれぞれＲ24，Ｒ26とし、キャパシタ２５の容量値をＣ25とすると、次式で与えられる。
ＩＣ（ｓ）＝ＶＣ／Ｚ（ｓ）
＝｛（１＋ｓ・τ１）／（１＋ｓ・τ２）｝×（ＶＣ／Ｒ24）
ここで、τ１＝Ｃ25・Ｒ24、τ２＝Ｃ25・Ｒ24・Ｒ26／（Ｒ24＋Ｒ26）である。なお、Ｒ24がＲ26に比べて十分大きいときは、τ２＝Ｃ25・Ｒ26と近似することができる。
【００３０】
図４は、電圧電流変換器の周波数特性図であり、横軸に対数表示の周波数ｆ、縦軸に制御電流ＩＣと位相角θを示している。
【００３１】
この図４に示すように、周波数ｆが十分に低く、キャパシタ２５のインピーダンスが抵抗２４のインピーダンスに比較して無視できるほど大きい場合は、制御電流ＩＣの大きさはＶＣ／Ｒ24となり、その値は一定となる。
【００３２】
周波数ｆがある程度高くなり、τ１に対応する周波数ｆ１になると、キャパシタ２５と抵抗２４のインピーダンスが同じ程度になり、電流検出量の抵抗の等価的なインピーダンスＺはＲ24よりも小さくなり始める。制御電流の絶対値｜ＩＣ｜は、ＶＣ／｜Ｚ｜であるから、制御電流ＩＣは周波数ｆの上昇に伴って大きくなる。更に周波数ｆが高くなり、τ２に対応する周波数ｆ２になると、キャパシタ２５のインピーダンスが抵抗２６のインピーダンスよりも小さくなり、インピーダンスＺは抵抗２４，２６を並列接続したものと等価になる。これにより、制御電流ＩＣは、再び周波数ｆに依存しない一定の値となる。
【００３３】
この間、位相角θは、周波数ｆの増加と共に０°からプラス側に進み始めるが、更に周波数ｆが高くなると、再び０°に戻るような特性を示す。そして、周波数ｆ１，ｆ２で、位相θは４５°となる。
【００３４】
電圧電流変換器２０を含むループフィルタの周波数特性Ｋｖ（ｓ）は、発振部の入出力特性は変化していないので、制御電流ＩＣの周波数特性が追加されることになり、次式のように示される。
Ｋｖ（ｓ）＝Ｋｖ・ＩＣ（ｓ）／ＩＣ（０）
＝｛（１＋ｓ・τ１）／（１＋ｓ・τ２）｝・Ｋｖ
但し、ＩＶ（０）＝ＶＣ／Ｒ24である。
【００３５】
この実施例においては、従来のループフィルタの周波数特性に相当するものは、キャパシタ２１によるインピーダンスの周波数特性と、電圧電流変換器２０の周波数特性を合成したものになる。
【００３６】
また、このＰＬＬ回路におけるオープンループ特性Ｆ（ｓ）は、次式で与えられる。
Ｆ（ｓ）＝Ｋｄ・ｆ（ｓ）・Ｋｖ（ｓ）／（Ｎ・ｓ）
＝｛１／（ｓ・Ｃ１）｝｛（１＋ｓ・τ１）／（１＋ｓ・τ２）｝
×｛（Ｋｄ・Ｋｖ）／（Ｎ・ｓ）｝
【００３７】
図５は、電圧電流変換器を含むループフィルタの周波数特性図であり、図６は、ＰＬＬ回路のオープンループ利得の周波数特性図である。図５では、縦軸にループフィルタのインピーダンス｜Ｚ｜と位相角θを示し、図６では、縦軸にオープンループの利得ＯＧと戻り角Δθを示している。
【００３８】
図５に示すように、本実施例のＰＬＬ回路のループフィルタは、従来のループフィルタとほぼ同じ特性を示していることがわかる。このとき、τ１，τ２は、それぞれ上式に示したものであるので、ＰＬＬ系を安定に動作させるための中間周波数ｆ０（＝√（ｆ１・ｆ２））の近似式は、従来と同様に次式となる。
ｆ０＝（１／２π）√｛（Ｋｄ・Ｋｖ）／（Ｎ・Ｃ21）｝
但し、Ｃ21は、キャパシタ２１の容量値である。
【００３９】
以上のように、本実施例のＰＬＬ回路は、所望の周波数特性を得るための抵抗２４，２６とキャパシタ２５を備えた電圧電流変換器２０を有している。これにより、平滑用のキャパシタ２１と、所望の周波数特性を得るための抵抗２４，２６とキャパシタ２５とが分離され、これらの抵抗値と容量値を独立して設定することができる。従って、フィルタを構成する素子の値を容易に設計することが可能になるという利点がある。
【００４０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４１】
（ａ）  電圧電流変換器２０は、演算増幅器２２を介して制御電圧ＶＣをＮＭＯＳ２３のゲートに印加するように構成しているが、例えば図７に示す図１の電圧電流変換器の変形例のように、演算増幅器２２を削除して、制御電圧ＶＣをＮＭＯＳ２３のゲートに直接印加するようにしても良い。
【００４２】
（ｂ）  ノードＮ２と接地電位ＧＮＤに設定された接地電位部の間に接続した抵抗とキャパシタからなる回路網は、図示した接続に限定されない。例えば図７に示すように、並列に接続した抵抗２４とキャパシタ２５に抵抗２６を直列に接続し、これをノードＮ２と接地電位ＧＮＤの間に接続しても良い。また、出力トランジスタ（ＰＭＯＳ２３等）の内部抵抗を利用して抵抗２６を省略し、同様の周波数特性を得るようにしても良い。即ち、周波数ｆが高くなるとインピーダンスが減少し、制御電流ＩＣが大きくなるような特性を有する回路網であれば良い。
【００４３】
（ｃ）  ループフィルタとして、キャパシタ２１のみを使用しているが、これに限定されない。即ち、キャパシタ２１に代えて、従来と同様のキャパシタと抵抗による回路網を使用しても良い。その場合、ループフィルタと電圧電流変換回路の双方に、独立した時定数を設定できるので、より高次の周波数特性を設定することが可能になり、動作の安定性が高く、かつジッタの少ない高性能のＰＬＬ回路を構成することができる。
【００４４】
（ｄ）  位相比較器１０や電流制御発振器３０の回路構成は、一例であり、同様の機能を有する回路に置き換えることができる。
【００４５】
（ｅ）  入力信号ＩＮと同じ周波数の出力信号ＯＵＴを発振する場合、分周器４０は不要である。
【００４６】
（ｆ）  本発明と同様な効果を奏するものであれば、電圧電流変換器２０のＮＭＯＳ２３をＰＭＯＳに、ＰＭＯＳ２７，２８をＮＭＯＳにした構成であっても良いし、これらＭＯＳトランジスタの代わりにバイポーラトランジスタで構成するものであっても良い。
【００４７】
（ｇ）  図中のキャパシタや抵抗は、回路構成上で必要な機能を実現できる十分な容量値あるいは抵抗値を準備できるのであれば、トランジスタをキャパシタ接続したものや、常時オン状態のトランジスタで構成される抵抗を用いても良い。
（ｈ）  スイッチ１５，１６は、トランジスタで構成しても良い。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例を示すＰＬＬ回路の構成図である。
【図２】従来のＰＬＬ回路の構成図である。
【図３】図２中のループフィルタの周波数特性図である。
【図４】電圧電流変換器の周波数特性図である。
【図５】電圧電流変換器を含むループフィルタの周波数特性図である。
【図６】ＰＬＬ回路のオープンループ利得の周波数特性図である。
【図７】図１の電圧電流変換器の変形例である
【符号の説明】
【００４９】
１０    位相比較器
２０    電圧電流変換器
２１，２５    キャパシタ
２２    演算増幅器
２３    ＮＭＯＳ
２７，２８    ＰＭＯＳ
２４，２６    抵抗
３０    電流制御発振器
４０    分周器
【図１】
2008199480.tif 000003
【図２】
2008199480.tif 000004
【図３】
2008199480.tif 000005
【図４】
2008199480.tif 000006
【図５】
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【図６】
2008199480.tif 000008
【図７】
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