(57)【要約】【課題】高精度の電圧調整を可能とした電圧生成回路を備えた半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、制御信号により切り換えられる可変抵抗を持つ分圧抵抗回路を備えて電圧トリミング可能に構成された複数の電圧生成回路と、これらの電圧生成回路の電圧出力ノードを選択的に外部パッドに接続するためリレー回路とを備え、前記電圧生成回路は、前記電圧出力ノードに接続されて、前記分圧抵抗回路に抵抗値測定のための電圧を供給するためのテスト用スイッチ回路を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御信号により切り換えられる可変抵抗を持つ分圧抵抗回路を備えて電圧トリミング可能に構成された複数の電圧生成回路と、
これらの電圧生成回路の電圧出力ノードを選択的に外部パッドに接続するためリレー回路とを備え、
前記電圧生成回路は、前記電圧出力ノードに接続されて、前記分圧抵抗回路に抵抗値測定のための電圧を供給するためのテスト用スイッチ回路を有する
ことを特徴とする半導体集積回路装置。
【請求項２】
前記電圧生成回路の電圧トリミングテストは、
前記テスト用スイッチ回路をオンにして、前記分圧抵抗回路に電圧を供給してその抵抗値を予め測定した後、
選択された前記リレー回路をオンにして、前記電圧出力ノードに設定すべきテスト用電圧を発生させるに必要な電流を供給するように前記外部パッドに外部電流源を接続して実行される
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記電圧トリミングテストは、
電源線のリーク電流Ｉｃｃ０を測定するスタンバイモードと、
前記テスト用スイッチ回路をオンにして、前記分圧抵抗回路に流れる電流Ｉｃｃ１を測定する第１のテストモードと、
前記分圧抵抗回路の抵抗値ＲｍをＲｍ＝Ｖｃｃ／（Ｉｃｃ１−Ｉｃｃ０）（但し、Ｖｃｃ：電源電圧）として算出するモードと、
選択された前記リレー回路をオンにして、前記電圧出力ノードに設定すべきテスト用電圧をＶｇｅｎとしたとき、前記分圧抵抗回路にＩｍｏｎ＝Ｖｇｅｎ／Ｒｍなる電流を供給するように前記外部パッドに外部電流源を接続して、電圧トリミングテストを行う第２のテストモードとを有する
請求項１記載の半導体集積回路装置。
【請求項４】
前記電圧生成回路は、
前記分圧抵抗回路に電源電流を供給する電流源回路と、
前記分圧抵抗回路のモニター出力電圧を参照電圧と比較して前記電流源回路のオンオフ制御を行う演算増幅器と、
前記分圧抵抗回路の可変抵抗を電圧トリミングテスト時に切り換え制御する制御回路と、
前記トリミングテスト時、前記電圧出力ノードの電圧レベルが所定値になったことを判定してフラグを出力する判定回路とを有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記電圧生成回路は、前記電圧出力ノードを電源電圧以上に昇圧するための昇圧回路を更に有する
ことを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧調整（トリミング）可能な電圧生成回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置、特に各種半導体メモリにおいて、パッケージング後に電圧調整可能とした電圧生成回路（内部電源回路）を備えることがしばしば行われる。具体的にこの種の電圧生成回路の電圧調整の必要性としては、（１）電圧レベルそのものを変更する必要がある場合と、（２）チップ間の電圧レベルのばらつきを低減するための電圧微調整を行う必要がある場合とがあるが、この発明が対象とするのは、後者のケースである。
【０００３】
パッケージング後に電圧生成回路の電圧を調整可能とするためには、電圧生成回路内に出力電圧を調整するための可変抵抗を含む抵抗回路とその制御回路を備えることが必要である。また、例えば電圧出力ノードを外部パッドに導出し、テストモードでは電圧生成回路の電源経路をオフにして、外部パッドから電圧出力ノードを介して可変抵抗回路に電圧を印加すると共に可変抵抗を切り換えて、所望の抵抗値で電圧判定フラグが立つように回路を構成する。
【０００４】
この様な電圧調整の手法の一つとして、出願人が既に提案しているものに、例えば、特許文献１がある。
【特許文献１】特開２００１−２２９６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、高精度の電圧調整を可能とした電圧生成回路を備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、
制御信号により切り換えられる可変抵抗を持つ分圧抵抗回路を備えて電圧トリミング可能に構成された複数の電圧生成回路と、
これらの電圧生成回路の電圧出力ノードを選択的に外部パッドに接続するためリレー回路とを備え、
前記電圧生成回路は、前記電圧出力ノードに接続されて、前記分圧抵抗回路に抵抗値測定のための電圧を供給するためのテスト用スイッチ回路を有する。
【発明の効果】
【０００７】
この発明によると、高精度の電圧調整を可能とした電圧生成回路を備えた半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、一実施の形態による半導体集積回路チップ（例えばフラッシュメモリチップ）１０について、内部に形成される複数の電圧生成回路１ｉ（ｉ＝１，２，…，ｍ）に関係する部分のみ示している。電圧生成回路１ｉは、後に説明するように外部パッド３を利用して電圧トリミング可能に構成されている。
【００１０】
集積回路チップ１０は高集積化された場合に多数のパッドを必要とすることから、ここでは複数の電圧生成回路１ｉのテストのために、それぞれ外部パッドを用意するのではなく、一つの外部パッド３を共有させている。即ち電圧生成回路１ｉは、リレー回路（スイッチ回路）２ｉにより選択的にパッド３に接続され、順次テストが行われるように構成されている。
【００１１】
しかし、この様な共有パッド方式を用いた場合には、電圧生成回路１ｉの電圧トリミングテストにおいて、従来と同様に外部パッド３からテスト用電圧を供給したときには、リレー回路２ｉでの抵抗による電圧降下が問題になる。即ち電圧生成回路１ｉの出力電圧ノードに実際に与えられるテスト用電圧は、パッド３に与える電圧からずれることになる。
【００１２】
そこでこの実施の形態では、リレー回路２ｉでの寄生抵抗の影響を受けることなく高精度の電圧トリミングを可能とすべく、電圧生成回路１ｉを構成している。以下にその様な電圧生成回路１ｉの具体的な構成と動作を説明する。
【００１３】
図２は、この実施の形態での電圧生成回路１ｉの構成例である。電圧生成回路１ｉの基本回路は、分圧抵抗回路２１と、これに電流を供給する電流源回路２２と、分圧抵抗回路２１のモニター出力Ｖｍｏｎを帰還して電流源回路２２を制御する演算増幅器２３とを備える。
【００１４】
電流源回路２２の電流源ＰＭＯＳトランジスタＭＰ１は、演算増幅器２３により選択的にオンオフ駆動されるＰＭＯＳトランジスタＭＰ２を介して、電圧出力ノード２８に接続されている。
【００１５】
分圧抵抗回路２１は、テスト時に制御回路２５により切り換え設定される可変抵抗Ｒｓと固定抵抗Ｒ０の直列回路であり、その接続ノード２９が、出力ノード２８の出力電圧Ｖｇｅｎを分圧したモニター電圧Ｖｍｏｎを出力するモニターノードである。このモニター電圧Ｖｍｏｎが演算増幅器２３の例えば非反転入力ノードに入る。演算増幅器２３の反転入力ノードには参照電圧Ｖｒｅｆが入る。
【００１６】
この電圧生成回路１ｉの基本動作を説明すると、出力電圧Ｖｇｅｎが低レベルであれば、演算増幅器２３の出力は低レベルとなり、ＰＭＯＳトランジスタＭＰ２がオンとなって、ＰＭＯＳトランジスタＭＰ１により出力ノード２８が充電される。抵抗回路２１により得られるモニター電圧Ｖｍｏｎは、Ｖｍｏｎ＝Ｖｇｅｎ・Ｒ０／（Ｒｓ＋Ｒ０）である。
【００１７】
このモニター電圧Ｖｍｏｎが参照電圧Ｖｒｅｆに達すると、演算増幅器２３の出力は高レベルになり、ＰＭＯＳトランジスタＭＰ２がオフ、従って出力ノードの充電は止まる。以上により、出力電圧として、Ｖｇｅｎ＝Ｖｒｅｆ（１＋Ｒｓ／Ｒ０）なる定電圧が得られることになる。
【００１８】
次に、この電圧生成回路１ｉの電圧トリミングテストに係わる部分を説明する。
【００１９】
まず、分圧抵抗回路２１の可変抵抗Ｒｓとしては、図３Ａに示すように複数の並列抵抗を選択信号によりその組み合わせを選択する方式、或いは図３Ｂに示すように、複数の直列接続された抵抗の接続ノードを選択して、やはり抵抗の組み合わせを選択する方式、のいずれか或いはそれらの組み合わせが用いられる。
【００２０】
切り換え制御回路２５は、テスト時、チップ内のコントローラから出力される制御信号により、可変抵抗Ｒｓの抵抗値を順次切り換え設定できる。また後述するフラグ信号ＦＬＧにより、その活性／非活性が制御される。
【００２１】
電圧トリミングテストには、モードに応じてテスト信号ＴＥＳＴ１，ＴＥＳＴ２が用いられる。これらのテスト信号ＴＥＳＴ１，ＴＥＳＴ２のいずれかが“１”のとき、電流源回路２２をオフにすべく、ＮＯＲゲート２７が設けられている。一方、テスト信号ＴＥＳＴ１，ＴＥＳＴ２のいずれかが“１”のときに活性になる判定回路２４が用意されている。
【００２２】
即ち判定回路２４は、演算増幅器２３の出力が入るインバータ列により構成され、これにテスト時にのみオン駆動される電流源ＰＭＯＳトランジスタＭＰ３が設けられている。これにより判定回路２４は、テスト時に演算増幅器２３の出力変化に従って、インバータ列が判定フラグＦＬＧを出力するようになっている。
【００２３】
更に、電圧出力ノード２８には直接接続されたＰＭＯＳトランジスタＭＰ５を有する。このＰＭＯＳトランジスタＭＰ５は、ゲートがテスト信号ＴＥＳＴ１＝“１”により選択的に駆動される、分圧抵抗回路２１に電源電圧Ｖｃｃを与えるための電源スイッチ回路２６を構成している。また電圧出力ノード２８をパッド３に引き出すリレー回路２ｉは、テスト信号ＴＥＳＴ２＝“１”により選択的にオンされる。
【００２４】
この様に構成された電圧生成回路１ｉの電圧トリミングテストを次に、図４のテストフロー及び図５のタイミング図を参照して説明する。
【００２５】
回路全体が非活性であるスタンバイモード（ステップＳ１）において、電源端子に電流計を接続して、Ｖｃｃ−Ｉｃｃ測定を行う（ステップＳ２）。これにより、電源線に流れるリーク電流Ｉｃｃ０が求められる。
【００２６】
次にＴＥＳＴ１＝“１”，ＴＥＳＴ２＝“０”なる第１のテストモード，ＴＥＳＴ１モードに設定する（ステップＳ３）。このとき、電流源回路２２はオフ、代わって判定回路２４が活性になる。またこのとき、電圧出力ノード２８に設けられたＰＭＯＳトランジスタＭＰ５からなる電源スイッチ回路２６がオンになり、分圧抵抗回路２１に電源電圧Ｖｃｃが与えられる。
【００２７】
このＴＥＳＴ１モードでも、電源端子に電流計を接続して、Ｖｃｃ−Ｉｃｃ測定を行う（ステップＳ４）。これにより、分圧抵抗回路２１に流れる電流Ｉｃｃ１が求められる。
【００２８】
このとき得られる電流Ｉｃｃ１は、先のスタンバイモードで測定されたリーク電流Ｉｃｃ０成分をも含んでいる。そこで、これらの差分に基づいて、分圧抵抗回路２１の抵抗値Ｒｍを、Ｒｍ＝Ｖｃｃ／（Ｉｃｃ１−Ｉｃｃ０）として、電源線リークの影響を除いた状態で算出する（ステップＳ５）。
【００２９】
電源線は、たとえ数１０ｍＡ程度の電流が流れても電圧降下が無視できるように、十分低抵抗にレイアウトされている。また、電源スイッチとして用いるＰＭＯＳトランジスタＭＰ５のチャネル抵抗も、例えば分圧抵抗回路２１に対して数１０μＡの電流を供給する際に殆ど電圧降下のない状態に形成できる。従って、分圧抵抗回路２１に流れる電流Ｉｃｃ１は、高精度に測定することができ、抵抗値Ｒｍも高精度に測定できる。
【００３０】
その後、ＴＥＳＴ１＝“０”，ＴＥＳＴ２＝“１”なる第２のテストモード，ＴＥＳＴ２モードに設定する（ステップＳ６）。このとき、電流源回路２２は引き続きオフであり、また電源スイッチ回路２６がオフになり、選択された電圧生成回路１ｉに対応する選択されたリレー回路２ｉがテスト信号ＴＥＳＴ２＝“１”により駆動されてオンになる。
【００３１】
そして外部パッド３に、電圧出力ノード２８の設定すべき電圧をＶｇｅｎとして、Ｉｍｏｎ＝Ｖｇｅｎ／Ｒｍなる外部電流源を接続する（ステップＳ７）。この状態で、制御回路２５に切り換え制御信号を与えて、電圧トリミングテストを行う（ステップＳ８）。
【００３２】
外部パッド３に接続するのは電流源であるから、リレー回路２ｉの寄生抵抗の影響を受けることなく、先に抵抗Ｒｍが見積られた分圧抵抗回路２１に必要なテスト用電圧Ｖｇｅｎを与えることができる。
【００３３】
トリミングテストは、図６に示すように、可変抵抗Ｒｓの選択信号Ｒ１，Ｒ２，…を切り換えて、可変抵抗Ｒｓを例えば高い方から順に低くなるように設定するものとする。これにより、可変抵抗Ｒｓが最適値になり、モニター電圧Ｖｍｏｎが参照電圧Ｖｒｅｆに等しくなると、判定回路２４がフラグ出力ＦＬＧ＝“１”を出力する。このトリミングテストは、前述のようにチップ内のコントローラにより実行されて、電圧生成回路１ｉが所望の出力電圧Ｖｇｅｎを発生するように調整されることになる。
【００３４】
この実施の形態によると、複数の電圧生成回路をリレー回路により選択的に一つの外部バッドに接続して電圧トリミングを行うように構成した場合にも、リレー回路の寄生抵抗の影響を受けることなく、高精度の電圧トリミングを行うことが可能になる。
【００３５】
図２の電圧生成回路１ｉは、電源電圧以下の定電圧を生成するものであるが、図７は、昇圧電圧を生成する電圧生成回路１ｉの構成例を示している。この場合、昇圧回路３１と、これを駆動するオシレータ３２とが設けられる。
【００３６】
また、第１のテストモードを設定するＴＥＳＴ１により駆動される電源スイッチ回路２６’は、昇圧電圧を扱うことから、図２の電源スイッチ回路２６とは異なり、３Ｖ系電圧用のＤタイプＮＭＯＳトランジスタＭＮ２と、高耐圧のＤタイプＮＭＯＳトランジスタＭＮ３の直列接続により構成している。その他、図２と対応する部分には同一符号を付して詳細説明は省く。
【００３７】
通常動作時は、出力電圧Ｖｇｅｎが所定の昇圧レベルに達すると、演算増幅器２３が出力反転して、判定回路２４がフラグＦＬＧを出力する。これをゲート回路３３が受けて、オシレータ３２を停止させ、昇圧動作を停止させる。
【００３８】
トリミングテストには、スタンバイモードと、ＴＥＳＴ１＝“１”なる第１のテストモード，ＴＥＳＴ１モードと、ＴＥＳＴ２＝“１”なる第２のテストモード，ＴＥＳＴ２モードとを設定する点、図２の場合と同様であり、図４のテストフローが用いられる。
【００３９】
即ち、トリミングテストでは、図２の電圧生成回路の場合と同様に、まずスタンバイモードで電源リーク電流Ｉｃｃ０を測定し、第１のテストモード，ＴＥＳＴ１モードで分圧抵抗回路２１の電流Ｉｃｃ１を測定して、それらの差に基づいて、抵抗回路２１の抵抗値Ｒｍ＝Ｖｃｃ／（Ｉｃｃ１−Ｉｃｃ０）を算出する。
【００４０】
そして、第２のテストモード，ＴＥＳＴ２モードで外部パッド３に外部電流源を接続して、出力ノード２８に必要なテスト用電圧を与えて、トリミングテストを行う。
【００４１】
これにより、昇圧回路を有する場合にも同様に、リレー回路の抵抗の影響を受けることなく、電圧トリミングを行うことが可能である。
【００４２】
図１では、集積回路チップ１０として、電圧生成回路関連部分のみ示したが、具体的に例えばＮＡＮＤ型フラッシュメモリについて、その機能ブロックを示せば、図８のようになる。またそのメモリセルアレイは、図９のようになる。
【００４３】
メモリセルアレイ１０１は、図９に示すように、ＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。各ＮＡＮＤセルユニットは、直列接続された複数の（図の例では３２個の）メモリセルＭ０−Ｍ３１を有する。ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（又はＢＬｏ）に接続され、他端は選択ゲートトランジスタＳ２を介してセルソース線ＣＥＬＳＲＣに接続される。
【００４４】
メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００４５】
ビット線の一端にはセンスアンプ兼データラッチ回路１０３が配置される。図９の例では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとが一つのセンスアンプＳＡを共有し、選択回路１０４ａにより選択的にセンスアンプＳＡに接続される例を示している。この場合、１ワード線と全偶数番ビット線（或いは全奇数番ビット線）により選択されるメモリセルの集合が、同時書き込み／読み出しが行われる１ページを構成する。
【００４６】
ワード線方向に配列されるＮＡＮＤセルユニットの集合は、データ消去の基本単位となるブロックを構成して、ビット線の方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１）が配列される。ワード線及び選択ゲート線を選択駆動するためにロウデコーダ１０２が配置されている。
【００４７】
読み出し時、センスアンプ回路１０３に読み出される１ページの読み出しデータは、カラムデコーダ１０４によりカラム単位で選択されてデータ線１０６を介し、Ｉ／Ｏバッファ１０５を介して外部に出力される。
【００４８】
書き込み時、Ｉ／Ｏポートから供給される書き込みデータは、Ｉ／Ｏバッファ１０５を介し、データ線１０６を介してセンスアンプ回路１０３にロードされる。１ページ分の書き込みデータがロードされた状態で、書き込みが行われる。
【００４９】
外部から供給されるアドレスＡｄｄは、アドレスレジスタ１０９を介して、ロウデコーダ１０２及びカラムデコーダ１０４に供給される。外部から供給されるコマンドＣＭＤは、コマンドデコーダ１０７でデコードされて状態制御回路１０８に供給され、制御回路１０８ではコマンドにより指示された制御が行われる。
【００５０】
即ち制御回路１０８は、コマンドＣＭＤ及び外部タイミング制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等）に従って、書き込み及び消去のシーケンス制御や読み出し制御を行う。
【００５１】
動作モードに応じて必要な高電圧を発生するために、内部電圧生成回路１１０が設けられている。内部電圧発生回路１１０は、制御回路１０８の制御に基づいて、動作モードに応じて書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ、読み出しパス電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａ等の各種昇圧電圧を発生する電圧生成回路を有する。これらの昇圧電圧生成回路として、先に説明した図７の電圧生成回路が用いられる。
【００５２】
上記実施の形態では、電源スイッチ回路２６，２６’が通常の電源電圧Ｖｃｃを分圧抵抗回路に与える場合を説明したが、通常の電源電圧Ｖｃｃとは異なる電源電圧を与える場合もあり得る。
【図面の簡単な説明】
【００５３】
【図１】一実施の形態による集積回路チップの電圧生成回路関連構成を示す図である。
【図２】同電圧生成回路の構成例を示す図である。
【図３Ａ】同電圧生成回路に用いられる可変抵抗の構成例を示す図である。
【図３Ｂ】同電圧生成回路に用いられる可変抵抗の他の構成例を示す図である。
【図４】同電圧生成回路のトリミングテストフローを示す図である。
【図５】同トリミングテストのタイミング図である。
【図６】同トリミングテストにおけるフラグ判定動作を示す図である。
【図７】同電圧生成回路の他の構成例を示す図である。
【図８】集積回路チップがＮＡＮＤ型フラッシュメモリの場合の機能ブロック図である。
【図９】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【符号の説明】
【００５４】
１０…集積回路チップ、１ｉ…電圧生成回路、２ｉ…リレー回路、３…パッド、２１…分圧抵抗回路、２２…電流源回路、２３…演算増幅器、２４…判定回路、２５…制御回路、２６，２６’…電源スイッチ回路、２７…ＮＯＲゲート、２８…電圧出力ノード、２９…電圧モニターノード、３１…昇圧回路、３２…オシレータ、３３…ゲート回路、３４…基準電圧発生回路。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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