(57)【要約】【課題】  早期に市場投入を可能にするとともに、低コストでメモリ容量の拡張性を兼ね備えた共有メモリ切替え回路を提供する。【解決手段】  ＦＰＧＡに、第１セレクタ２６と、第２セレクタ２７と、を備え、第１ＣＰＵ１１と第２ＣＰＵ２１が前記第１共有メモリ２２を使用するときは、第１セレクタ２６で第１ＩＮＴＲ、第１ＢＵＳＹＲを選択し第１ＣＰＵに出力し、第２セレクタ２７で第１ＩＮＴＬ、第１ＢＵＳＹＬを選択し第２ＣＰＵに出力し、第１ＣＰＵ１１と第２ＣＰＵ２１が第２共有メモリ２４を使用するときは、第１セレクタ２６で第２ＩＮＴＲ、第２ＢＵＳＹＲを選択し第１ＣＰＵに出力し、第２セレクタ２７で第２ＩＮＴＬ、第２ＢＵＳＹＬを選択し第２ＣＰＵに出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第１ＩＮＴＲ（Ｒ側割込み用出力）と第１ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第１ＩＮＴＬ（Ｌ側割込み用出力）と第１ＢＵＳＹＬ（Ｌ側アドレス一致出力）を出力する第１共有メモリと、
該第１共有メモリのＲ側ポートに接続する第１バスと、
該第１バスを制御すると共に前記第１ＩＮＴＲと前記第１ＢＵＳＹＲを入力する第１ＣＰＵと、
前記第１共有メモリのＬ側ポートに接続する第２バスと、
該第２バスを制御すると共に前記第１ＩＮＴＬと前記第１ＢＵＳＹＬを入力する第２ＣＰＵと、
該第２ＣＰＵに接続され、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第２ＩＮＴＲと第２ＢＵＳＹＲ、第２ＩＮＴＬと第２ＢＵＳＹＬを出力する第２共有メモリを構成する共有メモリブロックとＩＮＴ/ＢＵＳＹ生成ブロックとを有するＦＰＧＡ（フィールドプログラマブルゲートアレイ）からなる共有メモリ切替え回路において、
前記ＦＰＧＡに、前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲと前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを入力し、第１、第２何れかのＩＮＴＲ、ＢＹＳＹＲを選択し出力する第１セレクタと、
前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬと前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを入力し、第１、第２何れかのＩＮＴＬ、ＢＹＳＹＬを選択し出力する第２セレクタと、を備え、
前記第１ＣＰＵと前記第２ＣＰＵが前記第１共有メモリを使用するときは、前記第１セレクタで前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬを選択し前記第２ＣＰＵに出力し、
前記第１ＣＰＵと前記第２ＣＰＵが前記第２共有メモリを使用するときは、前記第１セレクタで前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを選択し前記第２ＣＰＵに出力することを特徴とする共有メモリ切替え回路。
【請求項２】
前記第１共有メモリと前記第２共有メモリの選択を、前記第１セレクタ、前記第２セレクタを使用せず、ＦＰＧＡの回路で固定して行うことを特徴とする請求項１記載の共有メモリ切替え回路。
【請求項３】
前記第１共有メモリと前記第２共有メモリのメモリ空間を重複しないようにアドレッシングして、
前記第１セレクタと前記第２セレクタをＯＲ回路で構成し、
前記第１共有メモリと前記第２共有メモリの両方を同時に使用可能とすることを特徴とする請求項１記載のメモリ切替え回路。
【請求項４】
Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第１ＩＮＴＲ（Ｒ側割込み用出力）と第１ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第１ＩＮＴＬ（Ｌ側割込み用出力）と第１ＢＵＳＹＬ（Ｌ側アドレス一致出力）を出力する第１共有メモリと、
該第１共有メモリのＲ側ポートに接続する第１バスと、
該第１バスを制御すると共に前記第１ＩＮＴＲと前記第１ＢＵＳＹＲを入力する第１ＣＰＵと、
前記第１共有メモリのＬ側ポートに接続する第２バスと、
該第２バスを制御すると共に前記第１ＩＮＴＬと前記第１ＢＵＳＹＬを入力する第２ＣＰＵと、
該第２ＣＰＵに接続され、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第２ＩＮＴＲと第２ＢＵＳＹＲ、第２ＩＮＴＬと第２ＢＵＳＹＬを出力する第２共有メモリを構成する共有メモリブロックとＩＮＴ/ＢＵＳＹ生成ブロックとを有するＦＰＧＡ（フィールドプログラマブルゲートアレイ）からなる共有メモリ切替え回路の切替え方法において、
前記ＦＰＧＡに、前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲと前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを入力し、第１、第２何れかのＩＮＴＲ、ＢＹＳＹＲを選択し出力する第１セレクタと、
前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬと前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを入力し、第１、第２何れかのＩＮＴＬ、ＢＹＳＹＬを選択し出力する第２セレクタと、を備え、
前記第１ＣＰＵと前記第２ＣＰＵが前記第１共有メモリを使用するときは、前記第１セレクタで前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬを選択し前記第２ＣＰＵに出力し、
前記第１ＣＰＵと前記第２ＣＰＵが前記第２共有メモリを使用するときは、前記第１セレクタで前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを選択し前記第２ＣＰＵに出力することを特徴とする共有メモリ使用回路の使用方法。
【請求項５】
前記第１共有メモリと前記第２共有メモリの選択を、前記第１セレクタ、前記第２セレクタを使用せず、ＦＰＧＡの回路で固定して行うことを特徴とする請求項４記載の共有メモリ切替え回路の切替え方法。
【請求項６】
前記第１共有メモリと前記第２共有メモリのメモリ空間を重複しないようにアドレッシングして、
前記第１セレクタと前記第２セレクタをＯＲ回路で構成し、
前記第１共有メモリと前記第２共有メモリの両方を同時に使用可能とすることを特徴とする請求項４記載のメモリ切替え回路の切替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのＣＰＵ間のインターフェースに使用する共有メモリについて、必要に応じて汎用の共有メモリを使用するか、もしくはＦＰＧＡに内蔵されている共有メモリを使用するかを任意に選択出来る共有メモリ切替え回路と切替え方法に関する。
【背景技術】
【０００２】
例えばモータを制御する制御装置であるモーションコントローラでは、通信機能やモーション機能をオプションモジュールというメインのボードとは別モジュールで持つことが多い。また、オプションモジュールがインテリジェントでＣＰＵを搭載している場合、メイン側ボードとオプションモジュール間は共有メモリを使用しデータのやり取りを行う場合が多い。
また、最近では回路にプログラミング可能なＦＰＧＡ(フィールドプログラマブルゲートアレイ)もよく使用されている。ＦＰＧＡに共有メモリを内蔵することも可能である。
ＣＰＵ、共有メモリ、ＦＰＧＡの使用例が特許文献１に示されている。特許文献1では、ＦＰＧＡがＤＭＡ（ダイレクトメモリアクセス）機能により直接共有メモリをアクセスする構成になっているが、一般的には図２に示すようにメイン側ボードとサブ側ボード（オプションモジュールに相当）に２つのＣＰＵを持つ構成となる。
図４は従来の汎用の共有メモリを用いた回路構成を示すブロック図である。
図４において、１０はメイン側ボードで第１ＣＰＵ１１が搭載されている。２０ａはサブ側ボードで、第２ＣＰＵ２１、汎用の共有メモリ２２、ＦＰＧＡ２３ａ、外部とのＩ/Ｆ（インターフェース）を行う外部Ｉ/Ｆからなる。共有メモリ２２にはアクセスするための２つのポート（Ｒ側ポート、Ｌ側ポート）が準備されている。第１ＣＰＵ１１には第１バスが装備され、共有メモリ２２のＲ側ポートに接続されている。また第２ＣＰＵ２１には第２バスが装備され、共有メモリ２２のＬ側ポートと、ＦＰＧＡ２３ａに接続されている。
共有メモリ２２はＩＮＴＲ（Ｒ側割込み用出力）、ＢＵＳＹＲ（Ｒ側アドレス一致出力）、ＩＮＴＬ（Ｌ側割込み用出力）、ＢＵＳＹＬ（Ｌ側アドレス一致出力）の出力機能を有する。
ＦＰＧＡ２３ａは周辺制御ブロックを内蔵し、第２ＣＰＵ２１の周辺機能や外部Ｉ／Ｆ機能の制御を行っている。
【０００３】
ここで、割込み用出力ＩＮＴ（ＩＮＴＲ、ＩＮＴＬ）はメイン側ボードとサブ側ボード間にて割込み処理の要求を行う際に使用する。例えば、サブ側ボードからメイン側ボードへ割込み要求を行う場合、第２ＣＰＵ２１はＬ側ポートのあるアドレスに任意のデータを書込むことにより、ＩＮＴＲが出力されて、第１ＣＰＵ１１のＩＮＴに入力されることにより、第１ＣＰＵ１１は割込み処理が起動される。逆の場合も同様に第１ＣＰＵ１１がＲ側ポートのあるアドレスに任意のデータを書込むことによりＩＮＴＬが出力される。
また、アドレス一致出力ＢＵＳＹ（ＢＵＳＹＲ、ＢＵＳＹＬ）はアドレスの衝突を検出し、ＣＰＵにウエイトをかける場合の信号である。
例えば、第２ＣＰＵ２１がＬ側ポートをアクセス中に、後から第１ＣＰＵ１１がＲ側ポートからＬ側ポートと同一アドレスにアクセスした場合、ＢＵＳＹＲが出力され第１ＣＰＵのＲＤＹに入力されることにより第１ＣＰＵ１１はウエイト状態となる。逆の場合も同様に第１ＣＰＵ１１がＲ側ポートをアクセス中に後から第２ＣＰＵ２１がＬ側ポートからＲ側ポートと同一アドレスにアクセスした場合、ＢＵＳＹＬが出力され第２ＣＰＵのＲＤＹに入力されることにより第２ＣＰＵ２１はウエイト状態となる。いずれも先着のＣＰＵのアクセスが終了すればＢＵＳＹは解除されてウエイト状態のＣＰＵはそのアドレスにアクセス可能となる。
【０００４】
また、別の形態として、ＦＰＧＡに内蔵する共有メモリを使用する例がある。
図５は従来のＦＰＧＡ内蔵の共有メモリを用いた回路構成を示すブロック図である。
図５において、メイン側ボード１０とサブ側ボード２０ｂの第２ＣＰＵ２１、ＦＰＧＡ２３ｂ内の周辺制御ブロック、外部Ｉ／Ｆは図２と同一である。図３が図２と異なる点は汎用の共有メモリが存せず、ＦＰＧＡに内蔵する共有メモリブロック２４ａと、共有メモリブロック２４ａの割込み用出力ＩＮＴ、アドレス一致出力ＢＵＳＹを生成するＩＮＴ／ＢＵＳＹ生成ブロックを備えた点である。このような構成にすると、周辺制御と共有メモリを同一パッケージに搭載することができる。
このように従来の共有メモリ回路は外部Ｉ／Ｆに対して目的の機能を実現するため、２つのＣＰＵ間でデータインタフェースを行う際に、汎用の共有メモリを用いるか、ＦＰＧＡ内蔵の共有メモリを用いて実現していた。
【特許文献１】特開２０００−２８４９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の共有メモリ回路は、汎用品を用いた場合コストが高いという問題があった。またＦＰＧＡに共有メモリブロックを内蔵させた場合、機能の実現は可能であるが、他の周辺制御回路も含むため回路の集積度が高まり、検証に非常に時間を要し早期に製品投入させるのが難しいという問題があった。また、ＦＰＧＡ内蔵共有メモリの場合、システム上メモリ容量が不足した場合、ＦＰＧＡの容量の問題で容易にメモリを増設出来ない問題点もあった。
本発明はこのような問題点に鑑みてなされたものであり、製品を早期に市場投入を可能にするとともに、低コストでメモリ容量の拡張性を兼ね備えた共有メモリ切替え回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第１ＩＮＴＲ（Ｒ側割込み用出力）と第１ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第１ＩＮＴＬ（Ｌ側割込み用出力）と第１ＢＵＳＹＬ（Ｌ側アドレス一致出力）を出力する第１共有メモリと、該第１共有メモリのＲ側ポートに接続する第１バスと、該第１バスを制御すると共に前記第１ＩＮＴＲと前記第１ＢＵＳＹＲを入力する第１ＣＰＵと、前記第１共有メモリのＬ側ポートに接続する第２バスと、該第２バスを制御すると共に前記第１ＩＮＴＬと前記第１ＢＵＳＹＬを入力する第２ＣＰＵと、該第２ＣＰＵに接続され、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第２ＩＮＴＲと第２ＢＵＳＹＲ、第２ＩＮＴＬと第２ＢＵＳＹＬを出力する第２共有メモリを構成する共有メモリブロックとＩＮＴ/ＢＵＳＹ生成ブロックとを有するＦＰＧＡ（フィールドプログラマブルゲートアレイ）からなる共有メモリ切替え回路において、前記ＦＰＧＡに、前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲと前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを入力し、第１、第２何れかのＩＮＴＲ、ＢＹＳＹＲを選択し出力する第１セレクタと、前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬと前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを入力し、第１、第２何れかのＩＮＴＬ、ＢＹＳＹＬを選択し出力する第２セレクタと、を備え、前記第１ＣＰＵと前記第２ＣＰＵが前記第１共有メモリを使用するときは、前記第１セレクタで前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬを選択し前記第２ＣＰＵに出力し、前記第１ＣＰＵと前記第２ＣＰＵが前記第２共有メモリを使用するときは、前記第１セレクタで前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを選択し前記第２ＣＰＵに出力することを特徴とするものである。
また、請求項２に記載の発明は、請求項１記載のメモリ切替え回路において、前記第１共有メモリと前記第２共有メモリの選択を、前記第１セレクタ、前記第２セレクタを使用せず、ＦＰＧＡの回路で固定して行うことを特徴とするものである。
また、請求項３に記載の発明は、請求項１記載のメモリ切替え回路において、前記第１共有メモリと前記第２共有メモリのメモリ空間を重複しないようにアドレッシングして、前記第１セレクタと前記第２セレクタをＯＲ回路で構成し、前記第１共有メモリと前記第２共有メモリの両方を同時に使用可能とすることを特徴とするものである。
【０００７】
また、請求項４に記載の発明は、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第１ＩＮＴＲ（Ｒ側割込み用出力）と第１ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第１ＩＮＴＬ（Ｌ側割込み用出力）と第１ＢＵＳＹＬ（Ｌ側アドレス一致出力）を出力する第１共有メモリと、該第１共有メモリのＲ側ポートに接続する第１バスと、該第１バスを制御すると共に前記第１ＩＮＴＲと前記第１ＢＵＳＹＲを入力する第１ＣＰＵと、前記第１共有メモリのＬ側ポートに接続する第２バスと、該第２バスを制御すると共に前記第１ＩＮＴＬと前記第１ＢＵＳＹＬを入力する第２ＣＰＵと、該第２ＣＰＵに接続され、Ｒ側ポートとＬ側ポートの２つのポートからアクセス可能で、各々のアクセスに対し、第２ＩＮＴＲと第２ＢＵＳＹＲ、第２ＩＮＴＬと第２ＢＵＳＹＬを出力する第２共有メモリを構成する共有メモリブロックとＩＮＴ/ＢＵＳＹ生成ブロックとを有するＦＰＧＡ（フィールドプログラマブルゲートアレイ）からなる共有メモリ切替え回路の切替え方法において、前記ＦＰＧＡに、前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲと前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを入力し、第１、第２何れかのＩＮＴＲ、ＢＹＳＹＲを選択し出力する第１セレクタと、前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬと前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを入力し、第１、第２何れかのＩＮＴＬ、ＢＹＳＹＬを選択し出力する第２セレクタと、を備え、前記第１ＣＰＵと前記第２ＣＰＵが前記第１共有メモリを使用するときは、前記第１セレクタで前記第１ＩＮＴＲ、前記第１ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第１ＩＮＴＬ、前記第１ＢＵＳＹＬを選択し前記第２ＣＰＵに出力し、前記第１ＣＰＵと前記第２ＣＰＵが前記第２共有メモリを使用するときは、前記第１セレクタで前記第２ＩＮＴＲ、前記第２ＢＵＳＹＲを選択し前記第１ＣＰＵに出力し、前記第２セレクタで前記第２ＩＮＴＬ、前記第２ＢＵＳＹＬを選択し前記第２ＣＰＵに出力することを特徴とするものである。
また、請求項５に記載の発明は、請求項４記載の共有メモリの切替え回路の切替え方法において、前記第１共有メモリと前記第２共有メモリの選択を、前記第１セレクタ、前記第２セレクタを使用せず、ＦＰＧＡの回路で固定して行うことを特徴とするものである。
また、請求項６に記載の発明は、請求項４記載の共有メモリの切替え回路の切替え方法において、前記第１共有メモリと前記第２共有メモリのメモリ空間を重複しないようにアドレッシングして、前記第１セレクタと前記第２セレクタをＯＲ回路で構成し、前記第１共有メモリと前記第２共有メモリの両方を同時に使用可能とすることを特徴とするものである。
【発明の効果】
【０００８】
請求項１、４に記載の発明によると、第１セレクタ、第２セレクタにより、第１ＣＰＵ１１、第２ＣＰＵ２１ともに汎用の第１共有メモリ２２、ＦＰＧＡ内蔵の第２共有メモリ２４いずれにおいてもバスアクセスが可能となり、いずれの共有メモリからもＩＮＴ、ＢＵＳＹの信号を受け取ることが可能である。よってどちらかの共有メモリを選択して使うことが可能となり、製品開発時は検証が容易な汎用の第１共有メモリを用いて製品化を行い、その後に、製品が安定した時期に第１共有メモリ上でデバッグした内容をＦＰＧＡ内蔵の第２共有メモリに書込み使用することができ、製品を早期に市場に投入することが可能となる。
請求項２、５に記載の発明によると、第１共有メモリと第２共有メモリの選択を、第１セレクタ、第２セレクタを使用せず、ＦＰＧＡの回路で固定して行うため、第１共有メモリ使用時はＦＰＧＡより小規模なＦＰＧＡを選定することが出来、ＦＰＧＡ使用時は、第１共有メモリを削除することにより、コストを削減することができる。
請求項３、６に記載の発明のよると、第１共有メモリと第２共有メモリのメモリ空間を重複しないようにアドレッシングして、第１セレクタと第２セレクタをＯＲ回路で構成し、第１共有メモリと第２共有メモリの両方を同時に使用可能とすることで、メモリ容量の拡張が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の共有メモリ切替え回路の回路構成を示すブロック図である。
図１において、１０はメイン側ボードで第１ＣＰＵ１１が搭載されている。２０はサブ側ボードで、第２ＣＰＵ２１、汎用の第1共有メモリ２２、ＦＰＧＡ２３、外部とのＩ/Ｆ（インターフェース）を行う外部Ｉ/Ｆからなる。ＦＰＧＡ２３には共有メモリブロック２４と、共有メモリブロック２４の割込み用出力ＩＮＴ、アドレス一致出力ＢＵＳＹを生成するＩＮＴ／ＢＵＳＹ生成ブロック２５と、ＩＮＴ／ＢＵＳＹ信号を選択するセレクタ２６、２７、周辺制御ブロックが内蔵されている。ここで、共有メモリブロック２４とＩＮＴ／ＢＵＳＹ生成ブロック２５で汎用の第１共有メモリ２２と等価の機能を持つ。なお、以下の説明では共有メモリブロック２４を第２共有ブロック２４として説明する。また、第１、第２共有メモリ２２、２４にはアクセスするための２つのポート（Ｒ側ポート、Ｌ側ポート）が準備されている。
第１ＣＰＵ１１には第１バスが装備され、第１共有メモリ２２のＲ側ポートと第２共有メモリ２４のＲ側ポートに接続されている。また第２ＣＰＵ２１には第２バスが装備され、第１共有メモリ２２のＬ側ポートと、第２共有メモリ２４のＬ側ポートに接続されている。
第１共有メモリ２２は第１ＩＮＴＲ（Ｒ側割込み用出力）、第１ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第１ＩＮＴＬ（Ｌ側割込み用出力）、第１ＢＵＳＹＬ（Ｌ側アドレス一致出力）の出力機能を有し、これら出力はセレクタ２６、２７に接続されている。ＩＮＴ／ＢＵＳＹ生成ブロック２５は、第２共有メモリ２４の第２ＩＮＴＲ（Ｒ側割込み用出力）、第２ＢＵＳＹＲ（Ｒ側アドレス一致出力）、第２ＩＮＴＬ（Ｌ側割込み用出力）、第２ＢＵＳＹＬ（Ｌ側Ｌ側アドレス一致出力）の出力機能を有し、これら出力はセレクタ２６、２７に接続されている。
【００１１】
二つのセレクタ２６、２７からはどちらの共有メモリを使っているかに応じて必要なＩＮＴ、ＢＵＳＹを第１ＣＰＵ１１、第２ＣＰＵ２１へのＲＤＹ信号、ＩＮＴ信号としてＦＰＧＡ２３から出力される。
このような回路構成とすることにより第１ＣＰＵ１１、第２ＣＰＵ２１共に汎用の第１共有メモリ２２、ＦＰＧＡ内蔵の第２共有メモリ２４いずれにおいてもバスアクセスが可能となり、いずれの共有メモリからもＩＮＴ、ＢＵＳＹの信号を受け取ることが可能である。よってどちらかの共有メモリを選択して使うことが可能となるため製品を市場に早期投入する時は検証の容易な汎用の第１共有メモリを用いて製品化を行い、その後に、製品が安定した時期に第１共有メモリ上でデバッグした内容をＦＰＧＡ内蔵の第２共有メモリ２４に書込み、セレクタ２６、２７で第２共有メモリ２４側を選択して使用することができる。この場合、第１共有メモリ２２は削除可能なので、削除すればコストが低くなる。こうすることで、製品を早期に市場投入を可能にするとともに、定常時は低コストな製品を提供することができる。
なお、第１共有メモリ２２を使用する場合は、ＦＰＧＡ内の第２共有メモリ２４は機能させないため、セレクタを使用せず第１共有メモリ２２からの入力がそのまま第１ＣＰＵ１１、第２ＣＰＵ２１に出力されるようＦＰＧＡ内の回路で固定した定義としても良い。また、第２共有メモリ２４を使用する場合は、第１共有メモリ２２を実装せずに、セレクタを使用せずＩＮＴ／ＢＵＳＹ生成ブロック２５からの出力がそのまま第１ＣＰＵ１１、第２ＣＰＵ２１に出力されるようＦＰＧＡ内の回路で固定した定義としても良い。このように、どちらの共有メモリを使うかによりＦＰＧＡに書込む回路を固定化することにより、ＦＰＧＡ内の第２共有メモリ２４を使用せずに製品化する場合は、より小規模なＦＰＧＡを選定することが出来るため、初期製品のコストダウンが可能となる。
【００１２】
また、機能追加等により、第２共有メモリだけではメモリ容量が不足した場合には汎用の共用メモリ、ＦＰＧＡ内蔵の共有メモリ両方を同時に使用してメモリ容量を増やすことが可能となる。
図２は、汎用の第１共用メモリ２２、ＦＰＧＡ内蔵の第２共有メモリ２４を同時に使用する場合のメモリ空間とＩＮＴ、ＢＵＳＹ信号の接続を示す図である。
第２共有メモリ２４のメモリ空間を、第１共有メモリ２２のメモリ空間と重複しないようにメモリ空間のアドレッシングを行うことにより、容易にメモリ容量を増設することが可能となる。
また、セレクタ２６、２７は図３に示すようにＯＲゲートで構成するものとする。ＢＵＳＹはいずれかの空間のアドレス一致を検出してＣＰＵのＲＤＹに接続する。ＩＮＴは、第１もしくは第２のいずれかの共有メモリ２２、２４のＩＮＴを使用するか、またはＦＰＧＡ内に構成するＩＮＴ生成ブロック２５のアドレッシングを第１共有メモリ２２のそれと同じアドレスとしておけばＯＲゲートで実現できる。
このように本発明によれば、第１バス、第２バスが汎用の共有メモリとＦＰＧＡ内蔵共有メモリに接続され、ＦＰＧＡに書込む回路構成を変えることにより、汎用の共有メモリのみ、ＦＰＧＡ内蔵共有メモリのみ、または両方の共有メモリを使用することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の共有メモリ切替え回路の回路構成を示すブロック図
【図２】汎用の共用メモリ、ＦＰＧＡ内蔵の共有メモリを同時に使用する場合のメモリ空間とＩＮＴ、ＢＵＳＹ信号の接続を示す図
【図３】汎用の共用メモリ、ＦＰＧＡ内蔵の共有メモリを同時に使用する場合のセレクタの構成を示す図
【図４】従来の汎用の共有メモリを用いた回路構成を示すブロック図
【図５】従来のＦＰＧＡ内蔵の共有メモリを用いた回路構成を示すブロック図
【符号の説明】
【００１４】
１０  メイン側ボード
１１  第１ＣＰＵ
２０、２０ａ、２０ｂ  サブ側ボード
２１  第２ＣＰＵ
２２  （第１）共有メモリ
２３、２３ａ、２３ｂ  ＦＰＧＡ
２４、２４ａ  第２共有メモリ（共有メモリブロック）
２５、２５ａ  ＩＮＴ／ＢＵＳＹ生成ブロック
２６、２７  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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