(57)【要約】【課題】  電源電圧が低い場合でも、クロック信号の周期が急激に劣化することを低減させる。【解決手段】  電源電圧ＶＣＣの変化を検知する電源電圧検知回路５０を配置する。そして、電源電圧ＶＣＣに対してバイアス電流が変化する第１のバイアス電流を発生する第１の電流発生回路２０と、電源電圧ＶＣＣの変化に対して出力するバイアス電流の電流値の変化の割合が、第１の電流発生回路２０よりも小さい特性を有する第２の電流発生回路３０を配置する。そして、選択回路４０を用いて、電源電圧ＶＣＣが基準電圧Ｖｘよりも高い状態（高電圧状態）では第１のバイアス電流をリングオシレータ１０１に供給し、基準電圧Ｖｘよりも低い状態（低電圧状態）では第２のバイアス電流をリングオシレータ１０１に供給する。【選択図】図１
2008136093.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータが直列に接続され、クロック信号を出力するリングオシレータと、
電源電圧に依存する第１のバイアス電流を発生する第１の電流発生回路と、
電源電圧に依存しない第２のバイアス電流を発生する第２の電流発生回路と、
電源電圧が基準電圧よりも大きい場合には前記第１のバイアス電流を選択し、電源電圧が基準電圧よりも小さい場合には前記第２のバイアス電流を選択する選択回路と、
前記選択回路によって選択された前記第１のバイアス電流または前記第２のバイアス電流を前記インバータに供給する電流供給トランジスタとを備えることを特徴とする発振回路。
【請求項２】
前記第２の電流発生回路は、定電流発生回路を含むことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記電流供給トランジスタは、
前記インバータの正側電極端子と接続された第１の電流供給トランジスタと、
前記インバータの負側電極端子と接続された第２の電流供給トランジスタとから成ることを特徴とする請求項１または請求項２に記載の発振回路。
【請求項４】
前記第１の電流発生回路は、
前記第２の電流供給トランジスタとカレントミラー回路を構成する第１のトランジスタと、
電源供給端子と前記第１のトランジスタの間に接続された抵抗と、
前記第１のトランジスタとカレントミラー回路を構成する第２のトランジスタと、
前記電源供給端子と前記第２のトランジスタとの間に直列接続され、前記第１の電流供給トランジスタとカレントミラー回路を構成する第３のトランジスタとを備えることを特徴とする請求項３に記載の発振回路。
【請求項５】
前記第２の電流発生回路は、前記第１の電流供給トランジスタとカレントミラー回路を構成する第４のトランジスタと、
前記第４のトランジスタと直列接続された定電流発生回路とを備えることを特徴とする請求項３または請求項４に記載の発振回路。
【請求項６】
前記第４のトランジスタとカレントミラー回路を構成する第５のトランジスタと、前記第５のトランジスタと直列接続され、前記第２の電流供給トランジスタとカレントミラー回路を構成する第６のトランジスタを備えることを特徴とする請求項５に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータ型の発振回路に関するものである。
【背景技術】
【０００２】
従来より半導体集積回路を構成する発振回路として、リングオシレータ型の発振回路が広く用いられている。
【０００３】
図６は従来例に係るリングオシレータ型の発振回路の回路図である。この発振回路１００は、リングオシレータ１０１，電流発生回路１０２，Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）１０３，Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとする）１０４を含んで構成されている。
【０００４】
リングオシレータ１０１は、奇数段であって３段以上のインバータ１０５ａ〜１０５ｘがリング状に直列接続されている。インバータ１０５ｘの出力端子Ｏｕｔがこの発振回路１００の出力端子であって、当該出力端子Ｏｕｔからクロック信号ＣＬＫが出力される。
インバータ１０５ａ〜１０５ｘは、電源供給端子１０６と接地端子ＧＮＤとの間にＰＭＯＳ１０７とＮＭＯＳ１０８とが直列接続された構成から成る、いわゆるＣＭＯＳインバータである。各インバータ１０５ａ〜１０５ｘの接続点には、容量素子Ｃの一端が接続されている。各容量素子Ｃの他方の端子は接地端子ＧＮＤと接続されている。
【０００５】
また、ＰＭＯＳ１０７のドレインと電源供給端子１０６との間には、各インバータ１０５ａ〜１０５ｘに流れる電流Ｉを、電流発生回路１０２を介して供給するＰＭＯＳ１０３が接続されている。また、ＮＭＯＳ１０８のドレインと接地端子ＧＮＤとの間には、各インバータ１０５ａ〜１０５ｘから接地端子ＧＮＤへ流れる電流を供給するＮＭＯＳ１０４が接続されている。
【０００６】
電流発生回路１０２は、ＰＭＯＳ１０３及びＮＭＯＳ１０４の各ゲートにバイアス電流を供給し、各インバータ１０５ａ〜１０５ｘに流れる電流Ｉを制御し、その結果としてクロック信号ＣＬＫの周期制御を行うものである。
【０００７】
電流発生回路１０２の構成について説明する。電流発生回路１０２は、ＮＭＯＳ１１０，１１１、抵抗１１２、ＰＭＯＳ１１３を備えている。
【０００８】
ＮＭＯＳ１１０，１１１のソースは接地端子ＧＮＤと接続されている。ＮＭＯＳ１１０のゲートとドレインは短絡しており、当該接続点と電源供給端子１０６との間に抵抗１１２が接続されている。
【０００９】
また、ＮＭＯＳ１１０のゲートはＮＭＯＳ１１１のゲートと接続され、カレントミラー回路１１４が構成されている。ＮＭＯＳ１１０とＮＭＯＳ１１１の接続点は、ＮＭＯＳ１０４の各ゲートと接続されている。つまり、ＮＭＯＳ１１０と各ＮＭＯＳ１０４とでカレントミラー回路が構成されている。
【００１０】
また、ＮＭＯＳ１１１のドレインと電源供給端子１０６との間には、ゲートとドレインが短絡したＰＭＯＳ１１３が直列接続されている。ＮＭＯＳ１１１とＰＭＯＳ１１３の接続点は、ＰＭＯＳ１０３の各ゲートと接続されている。つまり、ＰＭＯＳ１１３と各ＰＭＯＳ１０３とでカレントミラー回路が構成されている。
【００１１】
ＮＭＯＳ１１０に流れる電流Ｉ１は、Ｉ１＝（ＶＣＣ−Ｖｔ）÷Ｒ・・・式（１）で表される。ここで、ＶＣＣは電源供給端子１０６から供給される電源電圧であり、ＶｔはＮＭＯＳ１１０のしきい値であり、Ｒは抵抗１１２の抵抗値である。
【００１２】
カレントミラー回路の特性から、ＮＭＯＳ１１０に流れる電流Ｉ１と、各インバータ１０５ａ〜１０５ｘに流れる電流Ｉは等しい。そして、インバータ１０５ａ〜１０５ｘの一段当りの充電もしくは放電時間の周期Ｔは、Ｔ＝Ｃ×ＶＣＣ／Ｉ・・・式（２）で表される。従って、式（２）のＩに式（１）のＩ１を代入すると周期Ｔは、Ｔ＝Ｃ／Ｒ（１−Ｖｔ／ＶＣＣ）・・・式（３）で表される。
【００１３】
式（３）から判るように、電源電圧ＶＣＣがＮＭＯＳ１１０のしきい値Ｖｔと比較して十分大きく、Ｖｔ／ＶＣＣがゼロに近い場合には、式（３）をＴ≒Ｃ／Ｒに近似できる。
【００１４】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００５−１８４７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のように電源電圧ＶＣＣがＶｔに比して十分に大きい場合には、周期Ｔは電源電圧ＶＣＣに依存せず一定である。
【００１６】
しかしながら、近年半導体装置の微細化に伴う使用電源電圧の低下によって、発振回路の動作電圧（ＶＣＣ）も同様に低下させる必要がある。そのため、式（３）における「Ｖｔ／ＶＣＣ」が誤差として無視できない値になる傾向がある。そのため、従来の回路構成の場合、図７に示すように電源電圧ＶＣＣがある電圧Ｖｙ以下の範囲では周期Ｔが指数的に増大し、安定した周期のクロック信号ＣＬＫを出力することが出来ないという問題があった。
【００１７】
そこで本発明は、電源電圧が低い場合でも、クロック信号の周期の特性が劣化することを低減した発振回路を提供することを主たる目的とする。
【課題を解決するための手段】
【００１８】
本発明の主な特徴は以下のとおりである。すなわち本発明の発振回路は、複数のインバータが直列に接続され、クロック信号を出力するリングオシレータと、電源電圧に依存する第１のバイアス電流を発生する第１の電流発生回路と、電源電圧に依存しない第２のバイアス電流を発生する第２の電流発生回路と、電源電圧が基準電圧よりも大きい場合には前記第１のバイアス電流を選択し、電源電圧が基準電圧よりも小さい場合には前記第２のバイアス電流を選択する選択回路と、前記選択回路によって選択された前記第１のバイアス電流または前記第２のバイアス電流を前記インバータに供給する電流供給トランジスタとを備えることを特徴とする。
【００１９】
また、本発明の発振回路は、前記第２の電流発生回路は、定電流発生回路を含むことを特徴とする。
【発明の効果】
【００２０】
本発明の発振回路は、出力するバイアス電流（第１のバイアス電流）が電源電圧に依存する第１の電流発生回路と、出力するバイアス電流（第２のバイアス電流）が電源電圧に依存しない第２の電流発生回路を配置し、電源電圧の状態に応じて選択回路でいずれか一方のバイアス電流をインバータに供給している。そのため、電源電圧が高い領域で安定した周期のクロック信号を出力するとともに、電源電圧が低い領域であっても周期が急激に劣化することを防止できる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の第１の実施形態について図面を参照しながら説明する。なお、従来構造と同様の構成については同一の符号を示しその説明を省略するか簡略する。
【００２２】
図１は本実施形態係る発振回路１０の構成の一例を示す回路図である。発振回路１０は、リングオシレータ回路１０１、第１及び第２の電流発生回路２０，３０、選択回路４０、電源電圧検知回路５０、ＰＭＯＳ１０３、ＮＭＯＳ１０４とを含んで構成されている。
【００２３】
リングオシレータ１０１は、奇数段であって３段以上のインバータ１０５ａ〜１０５ｘがリング状に直列接続されている。インバータ１０５ｘの出力端子Ｏｕｔがこの発振回路１０の出力端子であって、当該出力端子Ｏｕｔからクロック信号ＣＬＫが出力される。
【００２４】
インバータ１０５ａ〜１０５ｘは、電源供給端子１０６と接地端子ＧＮＤとの間にＰＭＯＳ１０７とＮＭＯＳ１０８とが直列接続されて成るＣＭＯＳインバータである。電源供給端子１０６は電源電圧ＶＣＣを供給する端子であり、接地端子ＧＮＤは接地電圧を供給する端子である。
【００２５】
各インバータ１０５ａ〜１０５ｘの接続点には、容量素子Ｃの一端が接続されている。各容量素子Ｃの他方の端子は接地端子ＧＮＤと接続されている。
【００２６】
また、ＰＭＯＳ１０７のドレインと電源供給端子１０６との間には、各インバータ１０５ａ〜１０５ｘに流れる電流Ｉを、後述する第１あるいは第２の電流発生回路２０，３０のいずれか一方を介して供給するＰＭＯＳ１０３（第１の電流供給トランジスタ）が接続されている。また、ＮＭＯＳ１０８のドレインと接地端子ＧＮＤとの間には、各インバータ１０５ａ〜１０５ｘから接地端子ＧＮＤへ流れる電流を、第１あるいは第２の電流発生回路２０,３０を介して供給するＮＭＯＳ１０４（第２の電流供給トランジスタ）が接続されている。
【００２７】
次に、インバータ１０５ａ〜１０５ｘに流れる電流Ｉを発生させる、第１及び第２の電流発生回路２０，３０について説明する。
【００２８】
第１の電流発生回路２０の第１出力端子Ｖｐ１は、第１のスイッチング素子ＳＷ１を介してＰＭＯＳ１０３のゲートと接続され、第２出力端子Ｖｎ１は、第３のスイッチング素子ＳＷ３を介してＮＭＯＳ１０４のゲートと接続されている。
【００２９】
第１の電流発生回路２０は、出力するバイアス電流（第１のバイアス電流）が電源電圧ＶＣＣの変化に対応して変化する。つまり、電源電圧ＶＣＣが増加した場合にはバイアス電流も増加し、電源電圧ＶＣＣが減少した場合にはバイアス電流も減少する。そのため、第１の電流発生回路２０は、電源電圧ＶＣＣに依存するバイアス電流をインバータ１０５ａ〜１０５ｘに供給する。そして、電源電圧ＶＣＣが基準電圧よりも高い状態において、クロックの信号ＣＬＫの周期Ｔを一定に保つように制御するものである。
【００３０】
第１の電流発生回路２０の具体的な構成例について図２を参照して説明する。本実施形態の第１の電流発生回路２０は、ＮＭＯＳ１１０，１１１、抵抗１１２、ＰＭＯＳ１１３を備えている。ＰＭＯＳ１１３のドレイン及びゲートは、第１の出力端子Ｖｐ１と接続され、当該出力端子Ｖｐ１から第１のスイッチング素子ＳＷ１を介してＰＭＯＳ１０３のゲートにバイアス電流が供給される。
【００３１】
また、ＮＭＯＳ１１０とＮＭＯＳ１１１とでカレントミラー回路１１４が構成されている。ＮＭＯＳ１１０とＮＭＯＳ１１１の接続点は第２出力端子Ｖｎ１と接続され、第２出力端子Ｖｎ２から第３のスイッチング素子ＳＷ３を介してＮＭＯＳ１０４のゲートにバイアス電流が供給される。他の回路構成は図６の電流発生回路１０２と同様である。
【００３２】
第１の電流発生回路２０からバイアス電流がＰＭＯＳ１０３及びＮＭＯＳ１０４のゲートに供給された場合、インバータ１０５ａ〜１０５ｘの一段当りの充電もしくは放電時間の周期Ｔは、既述のとおりＴ＝Ｃ／Ｒ（１−Ｖｔ／ＶＣＣ）・・・式（３）で表される。また、周期Ｔと電源電圧ＶＣＣは、電源電圧ＶＣＣがある電圧以上の領域では周期Ｔがほぼ一定になり、ある電圧以下では周期Ｔが指数的に増加する関係である（図７参照）。
【００３３】
図１に示すように、第２の電流発生回路３０の第１出力端子Ｖｐ２は、第２のスイッチング素子ＳＷ２を介してＰＭＯＳ１０３のゲートと接続され、第２出力端子Ｖｎ２は、第４のスイッチング素子ＳＷ４を介してＮＭＯＳ１０４のゲートと接続されている。
【００３４】
第２の電流発生回路３０は、出力するバイアス電流（第２のバイアス電流）が電源電圧ＶＣＣに実質的に依存しない特性を有する。第２のバイアス電流は、電源電圧ＶＣＣに依存せずに一定であることが好ましい。換言すれば、第２の電流発生回路３０は、電源電圧ＶＣＣの変化に対して出力するバイアス電流の変化の割合が上記第１の電流発生回路２０よりも小さい。そして、電源電圧ＶＣＣに依存し難い一定の電流をインバータ１０５ａ〜１０５ｘに供給するものである。
【００３５】
第２の電流発生回路３０の具体的な構成例について図３を参照して説明する。本実施形態の第２の電流発生回路３０は、ＰＭＯＳ３１，３２、定電流発生回路３３と、ＮＭＯＳ３４を備えている。
【００３６】
ＰＭＯＳ３１，３２のソースは電源供給端子１０６と接続されている。ＰＭＯＳ３１のゲートとドレインは短絡しており、当該接続点と接地端子ＧＮＤとの間に定電流発生回路３３が接続されている。定電流発生回路３３は、印加される電圧に対して出力電流をほぼ一定に保つことができる回路であり、例えば一対のＭＯＳトランジスタからなるカレントミラー回路で構成されるものである。
【００３７】
ＰＭＯＳ３１のゲートはＰＭＯＳ３２のゲートと接続され、カレントミラー回路３５が構成されている。ＰＭＯＳ３１とＰＭＯＳ３２の接続点は、第１出力端子Ｖｐ２と接続され、第１出力端子Ｖｐ２から第２のスイッチング素子ＳＷ２を介してＰＭＯＳ１０３の各ゲートにバイアス電流が供給される。つまり、ＰＭＯＳ３１と各ＰＭＯＳ１０３とでカレントミラー回路が構成されている。
【００３８】
また、ＰＭＯＳ３２のドレインと接地端子ＧＮＤとの間には、ゲートとドレインが短絡したＮＭＯＳ３４が直列接続されている。ＰＭＯＳ３２とＮＭＯＳ３４の接続点は第２出力端子Ｖｎ２と接続され、第２出力端子Ｖｎ２から第４のスイッチング素子ＳＷ４を介してＮＭＯＳ１０４の各ゲートにバイアス電流が供給される。つまり、ＮＭＯＳ３４と各ＮＭＯＳ１０４とでカレントミラー回路が構成されている。
【００３９】
本構成例の第２の電流発生回路３０に流れる電流Ｉ２の電流値は、定電流発生回路３３の作用によって電源電圧ＶＣＣの変化に依存せず、ほぼ一定に保たれている。そして、カレントミラー回路の特性から、この電流Ｉ２と各インバータ１０５ａ〜１０５ｘに流れる電流Ｉは等しくなる。
【００４０】
第２の電流発生回路３０からバイアス電流がＰＭＯＳ１０３及びＮＭＯＳ１０４のゲートに供給された場合、インバータ１０５ａ〜１０５ｘの一段当りの充電もしくは放電時間の周期Ｔは、式（２）と同様にＴ＝Ｃ×ＶＣＣ／Ｉ２・・・式（４）で表される。ここで、本実施形態におけるＣとＩ２は一定値である。そのため、周期Ｔは図４に示すように電源電圧ＶＣＣに比例する関係を示す。
【００４１】
また、図１に示すように、第１の電流発生回路２０あるいは第２の電流発生回路３０のいずれか一方を選択的にＰＭＯＳ１０３及びＮＭＯＳ１０４と接続させ、上記第１のバイアス電流あるいは第２のバイアス電流のいずれかを選択する選択回路４０が設けられている。選択回路４０は上述した第１〜第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を含んで構成されている。例えば、ハイレベルの選択信号Φ（Ｈ）が選択回路４０に印加された場合には第１及び第３のスイッチング素子ＳＷ１，ＳＷ３がオンして第２及び第４のスイッチング素子ＳＷ２，ＳＷ４がオフする。ロウレベルの選択信号Φ（Ｌ）が選択回路４０に印加された場合には、その逆である。
【００４２】
選択信号Φは電源電圧検知回路５０によって生成される。電源電圧検知回路５０は、電源供給端子１０６と接続され、電源電圧ＶＣＣのレベルを監視している。そして、電源電圧ＶＣＣが予め設計で定めた電圧（基準電圧Ｖｘと称する）よりも大きい場合（以下、高電圧状態と称する）には、ハイレベルの選択信号Φ（Ｈ）を出力して第１の電流発生回路２０による第１のバイアス電流を各インバータ１０５ａ〜１０５ｘに供給する。一方、電源電圧ＶＣＣが基準電圧Ｖｘよりも小さい場合（以下、低電圧状態と称する）には、ロウレベルの選択信号Φ（Ｌ）を出力して第２の電流発生回路３０による第２のバイアス電流を各インバータ１０５ａ〜１０５ｘに供給する。
【００４３】
このように、本実施形態では電源電圧ＶＣＣの大きさに対して出力するバイアス電流が変化する第１の電流発生回路２０と、電源電圧ＶＣＣの変化に依存せずにインバータ１０５ａ〜１０５ｘに流れる電流を実質的に一定に制御する第２の電流発生回路３０を配置し、基準電圧Ｖｘを境にしてどちらのバイアス電流を各インバータ１０５ａ〜１０５ｘに供給するかを選択することができる。そして、切り換える地点（基準電圧Ｖｘ）を調整することによって、高電圧状態では電源電圧ＶＣＣに依存した電流Ｉ１を第１のバイアス電流としてリングオシレータを動作させ、低電圧状態では定電流発生回路３３を利用した電流Ｉ２を第２のバイアス電流としてリングオシレータを動作させることとしている。
【００４４】
本実施形態の構成による周期Ｔと電源電圧ＶＣＣは、図５の実線で示すように、図４で示したグラフと図７で示したグラフの一部を組み合わせた関係となる。図５から判るように、電源電圧ＶＣＣが低く周期Ｔが指数的に変化する前に第１の電流発生回路２０から第２の電流発生回路３０との接続に切り換えることで、従来（図７参照）に比べて低電圧状態での周期Ｔの変化が緩やかになっている。逆に、電源電圧ＶＣＣが基準電圧Ｖｘよりも大きくなったら、第２の電流発生回路３０から第１の電流発生回路２０との接続に切り換えることで周期Ｔが一定となる。
【００４５】
このように本実施形態の構成によれば、高電圧状態では電源電圧ＶＣＣの変化に依存しない安定した周期のクロック信号を出力することができる。そして、低電圧状態であってもクロック信号の周期が急激に変化することを防止できる。そして、発振回路の動作について保証できる使用電源電圧の範囲を従来よりも低い電圧まで拡げることが可能である。
【００４６】
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、第１の電流発生回路２０と第２の電流発生回路３０の切り換え地点は、仕様上許容できる周期Ｔの範囲を考慮しながら任意に設定できる。本発明はリングオシレータ型の発振回路に広く適用できるものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る発振回路を示す回路図である。
【図２】本発明の実施形態に係る第１の電流発生回路の一例を示す回路図である。
【図３】本発明の実施形態に係る第２の電流発生回路の一例を示す回路図である。
【図４】第２の電流発生回路によるバイアス電流をリングオシレータに供給した場合の周期Ｔと電源電圧ＶＣＣの関係を示すグラフである。
【図５】本実施形態に係る発振回路による周期Ｔと電源電圧ＶＣＣとの関係を示すグラフである。
【図６】従来の発振回路を示す回路図である。
【図７】従来の発振回路による周期Ｔと電源電圧ＶＣＣとの関係を示すグラフである。
【符号の説明】
【００４８】
１０  発振回路          ２０  第１の電流発生回路    ３０  第２の電流発生回路
３１，３２  Ｐチャネル型ＭＯＳトランジスタ          ３３  定電流発生回路
３４  Ｎチャネル型ＭＯＳトランジスタ                ３５  カレントミラー回路
４０  選択回路          ５０  電源電圧検知回路    １０１  リングオシレータ
１０２  電流発生回路    １０３  Ｐチャネル型ＭＯＳトランジスタ    
１０４  Ｎチャネル型ＭＯＳトランジスタ            １０５ａ〜１０５ｘ  インバータ
１０６  電源供給端子    １０７，１１３  Ｐチャネル型ＭＯＳトランジスタ
１０８，１１０，１１１  Ｎチャネル型ＭＯＳトランジスタ
１１２  抵抗            １１４  カレントミラー回路    
ＳＷ１〜ＳＷ４  第１〜第４のスイッチング素子        ＯＵＴ  出力端子
ＶＣＣ  電源電圧
Ｖｐ１  （第１の電流発生回路の）第１出力端子
Ｖｎ１  （第１の電流発生回路の）第２出力端子
Ｖｐ２  （第２の電流発生回路の）第１出力端子
Ｖｎ２  （第２の電流発生回路の）第２出力端子        ＧＮＤ  接地端子
Ｃ  容量素子    ＶＣＣ  電源電圧    Φ  選択信号    ＣＬＫ  クロック信号
【図１】
2008136093.tif 000003
【図２】
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【図３】
2008136093.tif 000005
【図４】
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【図５】
2008136093.tif 000007
【図６】
2008136093.tif 000008
【図７】
2008136093.tif 000009