(57)【要約】【課題】電源回路に必要なコンデンサをガラス基板上に内蔵しつつ周縁面積を増大させない液晶表示装置を実現する。【解決手段】アクティブマトリクス基板１０１と、前記基板に対向して配置された対向基板９１２からなる表示パネル９１１と、前記表示パネルに配置され、外部電源回路７８４から入力された電源電位から所定の電源電位を生成する電源回路３０４と、前記電源回路に接続されるフライングキャパシタ５０１及び又はバイパスコンデンサ５０２とを備えた液晶表示装置９１０であって、アクティブマトリクス基板１０１は、アクティブマトリクス基板１０１と対向基板９１２とが対向配置された部分から突出した張り出し部９２７を有し、前記電源回路に接続されるコンデンサは、前記張り出し部に形成されている。【選択図】図２
2008170757.tif 000002
【特許請求の範囲】
【請求項１】
表示用第１基板と、前記表示用第１基板に対向して配置された表示用第２基板からなる表示パネルと、
前記表示パネルに配置され、該パネル外部から入力された電源電位から所定の電源電位を生成する電源回路と、
前記電源回路に接続されるコンデンサを備えた表示装置であって、
前記表示用第１基板は、前記表示用第２基板が対向配置された部分から突出した張り出し部を有し、
前記電源回路に接続されるコンデンサは、前記張り出し部に形成されたことを特徴とする表示装置。
【請求項２】
表示用第１基板と、前記表示用第１基板に対向して配置された表示用第２基板と、前記表示用第１基板および前記表示用第２基板によって挟持された液晶とを備えた表示パネルと、
前記表示パネルに配置され、外部から入力された電源電位から所定の電源電位を生成する電源回路と、
前記電源回路に接続されるコンデンサを備えた表示装置であって、
前記表示用第１基板は、前記液晶が挟持された部分から突出した張り出し部を有し、
前記電源回路に接続されるコンデンサは、前記張り出し部に形成されたことを特徴とする表示装置。
【請求項３】
前記張り出し部にはＩＣもしくは可撓性基板を実装するための実装端子を備え、
前記コンデンサは前記実装端子と重畳した領域に形成されたことを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項４】
前記張り出し部には個別識別のためのパネル番号マークを備え、
前記コンデンサは前記パネル番号マークと重畳した領域に形成されたことを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項５】
前記張り出し部には光学的にアライメントをとるためのアライメントマークを備え、
前記コンデンサは前記アライメントマークと重畳した領域に形成されたことを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項６】
前記アライメントマークは、前記張り出し部にＩＣもしくは可撓性基板を実装する際の合わせマークであることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記コンデンサは透明電極に覆われていることを特徴とする請求項１乃至請求項６のいずれか一項に記載の表示装置。
【請求項８】
低温ポリシリコン薄膜形成技術により基板上に薄膜トランジスタ等の回路が積層形成された表示用第１基板と、前記表示用第１基板に対向して配置された表示用第２基板からなる表示パネルと、
前記表示用第１基板に配置され、周期的に両端の電位が変動するフライングコンデンサをポンピング動作することで外部から入力された電源電位から所定の電源電位を生成するチャージポンプ回路からなる電源回路と、
前記電源回路からの出力電源電位に接続され、前記出力電源電位を安定させるためのバイパスコンデンサと、
前記表示用第１基板と前記表示用第２基板とが対向配置された部分から突出した前記表示用第１基板の張り出し部とを備えた表示装置であって、
前記フライングコンデンサおよびバイパスコンデンサは、前記表示用第１基板上に前記低温ポリシリコン薄膜形成技術により積層形成され、前記フライングコンデンサと前記バイパスコンデンサは、互いに異なった層を導電膜またはおよび絶縁膜としたことを特徴とする表示装置。
【請求項９】
前記バイパスコンデンサを構成する導電膜の少なくとも一方のみがポリシリコン膜であることを特徴とする請求項８に記載の表示装置。
【請求項１０】
請求項１乃至請求項９ののいずれか一項に記載の表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、対向配置された２枚の基板から構成された表示装置であって、該基板に電源回路を形成した表示装置とこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）回路を形成する、いわゆるSystem On Glass（ＳＯＧ）技術がさかんに開発されており、量産されつつあるが、表示装置においてガラス基板上に内蔵することでメリットの大きい回路としてＤＣＤＣコンバータ回路があげられる。すなわち、外部回路からは比較的低電圧（例えば５Ｖ未満）の電源及び信号のみをガラス基板上の回路にあたえ、ガラス基板上のＤＣＤＣコンバータ回路によって比較的高電圧（例えば８Ｖ以上）の電源を生成し、ガラス基板上の回路に供給するのである。このような構成によって外部回路を構成するＩＣを中低耐圧プロセスで製造することができるのでコストが安くなる。
【０００３】
ＤＣＤＣコンバータ回路としては現在、チャージポンプ回路が最もよく用いられている。チャージポンプ回路はポンピングパルス信号で駆動されるフライングキャパシタと出力電源を安定化させるバイパスコンデンサの２種類のコンデンサを必要とするが、これらのコンデンサは、従来、外付け部品としてガラス基板の外部に実装されていた。このような構成例として特許文献１などがあげられる。
【０００４】
【特許文献１】特開２００４−２２６７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コンデンサをガラス基板外に外付けすることは部品点数の増加および実装工数の増加などによるコストアップに繋がり、また、実装端子数も増えることから信頼性上も好ましくない。
【０００６】
しかしながら、ＤＣＤＣコンバータ回路が安定してかつ効率的に動作するためにはフライングキャパシタ及びバイパスコンデンサの容量は一定以上必要であって、消費電力等により異なるが少なくとも数１０ｐＦから多い場合は数μＦの容量が必要になる。このように大きなサイズのコンデンサをＳＯＧ技術によりガラス基板上の周縁部に形成すると非常に大きな面積が必要となるため、表示装置の周縁部のサイズが増大するという問題を従来の技術では有していた。
【０００７】
また、バイパスコンデンサは出力電圧安定化のため大きな容量を必要とする一方で周波数特性はさほど要求されないが、フライングキャパシタはポンピングパルス信号によって駆動されるため周波数特性が重要であるため、この２種類のコンデンサを、互いの要求を同時に満たして同じガラス基板上に形成することが困難であった。
【課題を解決するための手段】
【０００８】
本発明のある態様の表示装置によれば、表示用第１基板（アクティブマトリクス基板１０１）と、前記表示用第１基板に対向して配置された表示用第２基板（対向基板９１２）からなる表示パネル（表示パネル９１１）と、前記表示パネルに配置され、該パネル外部（外部電源回路７８４）から入力された電源電位から所定の電源電位を生成する電源回路（電源回路３０４）と、前記電源回路に接続されるコンデンサ（フライングキャパシタ５０１及び又はバイパスコンデンサ５０２）とを備えた表示装置（液晶表示装置９１０）であって、前記表示用第１基板は、前記表示用第２基板が対向配置された部分から突出した張り出し部（張り出し部９２７）を有し、前記電源回路に接続されるコンデンサは、前記張り出し部に形成されている。
【０００９】
表示用第２基板が邪魔にならないために実装端子（第１の実装端子３２０−１）やマーク類（パネル番号マーク部５１０及び又は位置合わせ用アライメントマーク５１１，５１１Ｂ）が配置される張り出し部にコンデンサを配置すれば、表示装置の周縁部を増大させること無くコンデンサを表示用第１基板上に形成できる。
【００１０】
より具体的には前記張り出し部（張り出し部９２７）にはＩＣもしくは可撓性基板（ＦＰＣ（可撓性基板）９２８）を実装するための実装端子（信号入力端子（実装端子群）３２０Ｂ）を備え、前記コンデンサ（第５のフライングキャパシタ５０１Ｂ−１〜第８のフライングキャパシタ５０１Ｂ−４及び又は第３のバイパスコンデンサ５０２Ｂ−１、第４のバイパスコンデンサ５０２Ｂ−２）は前記実装端子（第５の実装端子３２０Ｂ−３〜第８の実装端子３２０Ｂ−６及び又は第３の実装端子３２０Ｂ−１、第４の実装端子３２０Ｂ−２）と平面的に重なった領域に形成されてなる。またあるいは、前記張り出し部には個別識別のためのパネル番号マーク（パネル番号マーク部５１０）を備え、前記コンデンサ（第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２）は前記パネル番号マーク（パネル番号マーク部５１０、除去部５１０Ａ）と平面的に重なった領域に形成されてなる。またあるいは、光学的にアライメントをとるためのアライメントマーク（位置合わせ用アライメントマーク５１１，５１１Ｂ）を備え、前記コンデンサ（第１のフライングキャパシタ５０１−１）は前記アライメントマーク（位置合わせ用アライメントマーク５１１，５１１Ｂ）と平面的に重なった領域に形成されてなる。さらに具体的にはアライメントマークとは前記張り出し部にはＩＣもしくは可撓性基板を実装する際の合わせマークである。
【００１１】
このような構成により、張り出し部の面積増大を抑えつつ、コンデンサを表示用第１基板上に形成できるのである。また、実装端子部とコンデンサを重ねて配置する場合、コンデンサの配線が必要なく、あるいは最小経路で済むために電源回路の効率が高くなるというメリットも有す。
【００１２】
また本発明の他の態様の表示装置によれば、表示用第１基板と、前記表示用第１基板に対向して配置された表示用第２基板からなる表示パネルと、前記表示パネルに配置され、周期的に両端の電位が変動するフライングコンデンサをポンピング動作（ポンピングパルス信号ＰＣＬＫ）することで外部から入力された電源電位から所定の電源電位を生成するチャージポンプ回路からなる電源回路と、前記電源回路からの出力電源電位に接続され、前記出力電源電位を安定させるためのバイパスコンデンサと、前記表示用第１基板と表示用第２基板とが対向配置された部分から突出した前記表示用第１基板の張り出し部とを備えた表示装置であって、前記フライングコンデンサおよびバイパスコンデンサは、前記表示用第１基板上に前記低温ポリシリコン薄膜形成技術により積層形成され、前記フライングコンデンサと前記バイパスコンデンサは、互いに異なった層を導電膜（上層配線５０１Ｂ（データ線２０２を構成するアルミ・ネオジウム合金薄膜（ＡｌＮｄ）と同一の膜）、下層配線５０１Ａ（容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜）、上層配線５０２Ｂ（走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜）、下層配線５０２Ａ（画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜））およびまたは絶縁膜（容量絶縁膜５０１Ｃ（層間絶縁膜と同一の膜）、容量絶縁膜５０２Ｃ（ゲート絶縁膜と同一の膜））としたものである。
【００１３】
このような構成により、バイパスコンデンサ（バイパスコンデンサ５０２）を構成する絶縁膜（容量絶縁膜５０２Ｃ）は一般的に１００ｎｍ以下と極めて薄いトランジスタのゲート絶縁膜と同一の膜を用いることができるために容量を増大させることが容易である一方、フライングキャパシタ（フライングキャパシタ５０１）の電極を構成する膜は全て金属膜（上層配線５０１Ｂ（モリブデン薄膜（Ｍｏ））、下層配線５０１Ａ（アルミ・ネオジウム合金薄膜（ＡｌＮｄ）））で構成できるため、周波数特性が良好になり、それぞれの特性に最適なコンデンサを形成することができるのである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。
【実施例１】
【００１５】
図１は本実施例に係る透過型の液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（表示用第１基板）と対向基板９１２（表示用第２基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相の液晶材料９２２を挟持してなる表示パネル９１１を含む。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡され、コモン電位が供給されるＩＴＯ膜からなる対向電極９３０（電極パッド部）が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。
【００１６】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体に接続され、電源及び制御信号を供給される。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００１７】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子（実装端子群）３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。ＦＰＣ（可撓性基板）９２８は電子機器本体に接続され、必要な電源、制御信号等を供給される。
【００１８】
従来例ではＦＰＣ（可撓性基板）９２８上にコンデンサ部品、例えばセラミック・コンデンサが複数個実装されていたが、本実施例ではコンデンサをアクティブマトリクス基板１０１の上に、低温ポリシリコン技術を用いて表示パネルを構成するガラス基板上に回路集積を行なうシステム・オン・グラス（ＳＯＧ）技術により形成する。コンデンサをガラス基板上に形成しているのでＦＰＣ（可撓性基板）９２８上にコンデンサは不要である。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化・低コスト化を実現することができる。
【００１９】
図２はアクティブマトリクス基板１０１のブロック図である。アクティブマトリクス基板１０１上には、４８０本の走査線２０１，２０１−１〜２０１−４８０と１９２０本のデータ線２０２，２０２−１〜２０２−１９２０が直交して形成されており、４８０本の容量線２０３，２０３−１〜２０３−４８０は走査線２０１−１〜２０１−４８０と並行に配置されている。容量線２０３−１〜２０３−４８０は相互に短絡され、対向導通部３３０に接続され、共通電位電源回路３０６から適切な共通電位を与えられる。
【００２０】
走査線２０１−１〜２０１−４８０は走査線駆動回路３０１に接続されて駆動信号を与えられる。また、データ線２０２−１〜２０２−１９２０はデータ線駆動回路３０２に接続されて映像信号を与えられる。共通電位電源回路３０６、走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０５は電源回路３０４から必要な電位（例えば＋９Ｖ、−４Ｖ電源等）を供給される。また走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４は信号回路３０５から必要な信号（例えばＳＰ、ＣＬＫ信号等）を供給される。データ線駆動回路３０２は信号入力端子（実装端子群）３２０から映像信号Ｄ０〜Ｄ１７も与えられる。また信号回路３０５も信号入力端子（実装端子群）３２０から必要な信号（マスタークロック、ＳＹＮＣ信号など）を与えられ、電源回路３０４も一次電源（例えば＋５Ｖ電源）を与えられる。ここで信号入力端子（実装端子群）３２０は張り出し部９２７上に配置される。一方、走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６などはアクティブマトリクス基板１０１上の対向基板９１２と重なる基板領域上にＳＯＧ技術より形成され配置される。第１の実装端子３２０−１は信号入力端子（実装端子群）３２０の一つで右端に配置される端子であって、第２の実装端子３２０−２は同じく信号入力端子（実装端子群）３２０の一つで第１の実装端子３２０−１の左隣の端子であるが、詳細は図８にて説明する。
【００２１】
張り出し部９２７にはパネル番号マーク部５１０が配置される。このパネル番号マーク部５１０は品質管理及びトレーサビリティ確保のためにパネル番号が二次元コードでマークされており、光学的に読み取り可能なようになっている。
【００２２】
さらに電源回路３０４には４個の第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び２個の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２が接続される（図２では第１のフライングキャパシタ５０１−１及び第１のバイパスコンデンサ５０２−１のみ図示するが、第２のフライングキャパシタ５０１−２〜第４のフライングキャパシタ５０１−４は第１のフライングキャパシタ５０１−１と同様、第２のバイパスコンデンサ５０２−２は第１のバイパスコンデンサ５０２−１と同様に接続される）。第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び２個の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２はいずれも張り出し部９２７上に配置される。第１のバイパスコンデンサ５０２−１とパネル番号マーク部５１０とは重畳されて配置され、張り出し部９２７の面積拡大を抑えている。
【００２３】
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６はＳＯＧ技術によりアクティブマトリクス基板上にポリシリコン薄膜トランジスタを回路集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。
【００２４】
図３は図２の点線３１０部で示す画素表示領域中のｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース電極とドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサ４０３−ｎ−ｍを形成し、また表示パネル９１１として組み立てられた際には液晶素子をはさんでコモン（ＣＯＭ）電極としての対向電極９３０とやはりコンデンサを形成する。
【００２５】
図４は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８およびコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７６１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００２６】
図５は図３で示した画素表示領域３１０の回路図の実際の構成を示す平面図である。図５の凡例に示す通り、各網掛けの異なる部位はそれぞれ異なる材料配線であることを示し、同じ網掛けで示した部位は同じ材料配線であることを示す。ポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）、モリブデン薄膜（Ｍｏ）、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）、酸化インディウム・錫薄膜（Indium Tin Oxiced＝ＩＴＯ）の４層薄膜より構成されてなり、それぞれの層間には酸化シリコン、窒化シリコン、有機絶縁膜のいずれかあるいはそれらを積層した絶縁膜が形成される。具体的にはポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）は膜厚５０ｎｍ、モリブデン薄膜（Ｍｏ）は膜厚２００ｎｍ、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）は膜厚５００ｎｍ、酸化インディウム・錫薄膜（ＩＴＯ）は膜厚１００ｎｍとする。また、ポリシリコン薄膜（Ｐｏｌｙ−Ｓｉ）とモリブデン薄膜（Ｍｏ）の間には１００ｎｍの酸化シリコン膜からなるゲート絶縁膜が形成され、モリブデン薄膜（Ｍｏ）とアルミ・ネオジウム合金薄膜（ＡｌＮｄ）の間には２００ｎｍの窒化シリコン膜と５００ｎｍの酸化シリコン膜を積層した層間絶縁膜が形成され、アルミ・ネオジウム合金薄膜（ＡｌＮｄ）と酸化インディウム・錫薄膜（ＩＴＯ）の間には２００ｎｍの窒化シリコン膜と平均１μｍの有機平坦化膜を積層した保護絶縁膜が形成され、互いの配線間を絶縁しており、適切な位置にコンタクトホールを開口することで互いに接続される。
【００２７】
図５で示すように、データ線２０２−ｍはアルミ・ネオジウム合金薄膜（ＡｌＮｄ）により形成され、コンタクトホールを介して画素スイッチング素子４０１−ｎ−ｍのソース電極に接続される。走査線２０１−ｎはモリブデン薄膜（Ｍｏ）で構成され、画素スイッチング素子４０１−ｎ−ｍのゲート電極を兼用する。容量線２０３−ｎは走査線２０１−ｎと同じ配線材料から構成され、画素電極４０２−ｎ−ｍは酸化インディウム・錫薄膜よりなり、画素スイッチング素子４０１−ｎ−ｍのドレイン電極にコンタクトホールを通じて接続される。また、画素スイッチング素子４０１−ｎ−ｍのドレイン電極はリンを高濃度ドープされたｎ＋型ポリシリコン薄膜よりなる容量部電極６０５にも接続され、容量線２０３−ｎと平面的に重なって補助容量コンデンサ４０３−ｎ−ｍを構成する。
【００２８】
図６は図５のＡ−Ａ'線部における画素スイッチング素子４０１−ｎ−ｍの断面構造を示す図である。なお、図を見やすくするために縮尺は一定でない。アクティブマトリクス基板１０１は無アルカリガラスよりなる厚さ０．６ｍｍの絶縁基板であって、その上に２００ｎｍの窒化シリコン膜と３００ｎｍの酸化シリコン膜を積層した下地絶縁膜６０１を介してポリシリコン薄膜よりなるシリコンアイランド６０２が配置され、走査線２０１−ｎはシリコンアイランド６０２と前述のゲート絶縁膜６０６を挟んで上方に配置される。走査線２０１−ｎとオーバーラップする領域ではシリコンアイランド６０２はリンイオンが全く、あるいはごく低濃度しかドープされていない真性半導体領域６０２Ｉであり、その左右にリンイオンが低濃度にドープされた比抵抗２０ｋΩ程度のｎ−領域６０２Ｌが存在し、さらにその左右にリンイオンが高濃度にドープされた比抵抗１ｋΩ程度のｎ＋領域６０２Ｎが存在する、ＬＤＤ（Lightly Doped Drain）構造である。左右のｎ＋領域６０２Ｎはコンタクトホールを介してソース電極６０３、ドレイン電極６０４と接続しており、ソース電極６０３はデータ線２０２−ｍと、ドレイン電極６０４は画素電極４０２−ｎ−ｍとそれぞれ接続している。
【００２９】
図７は図５のＢ−Ｂ'線部における補助容量コンデンサ４０３−ｎ−ｍの部分断面図であり、ドレイン電極６０４と繋がる容量部電極６０５と容量線２０３−ｎがゲート絶縁膜６０６を挟んで重畳することで蓄積容量を形成している。
【００３０】
図８はアクティブマトリクス基板１０１上の張り出し部９２７の右端部の拡大平面図である。なお、凡例は図５と同じであるが、図を見やすくするために縮尺は一定でない。第１の実装端子３２０−１及び第２の実装端子３２０−２はＦＰＣ（可撓性基板）９２８と繋がって外部回路より電源及び信号の供給を受ける信号入力端子（実装端子群）３２０の右端の２つであり、第１の実装端子３２０−１は０Ｖ（ＧＮＤ）、第２の実装端子３２０−２は＋５Ｖの電源と接続され、電源回路３０４へとガラス基板上で配線が接続されている。その右側には４個の第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４が、さらにその右側には２個の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２が、それぞれ配置される。さらに第１のバイパスコンデンサ５０２−１はパネル番号マーク部５１０と重なって配置されている。さらに第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２上には画素電極４０２−ｎ−ｍと同じ膜で構成されるシールド配線５２０が配置されており、外部回路やＦＰＣ（可撓性基板）９２８からのノイズから第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２をシールドしている。シールド配線５２０は本実施例では電位に接続せず、フローティング状態となっており、第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４が駆動された時に容量分割で電位が低下することを防止している。また、シールド配線５２０は画素電極４０２−ｎ−ｍと同じ酸化インディウム・錫薄膜（ＩＴＯ）であり、この膜は蓚酸や王水などによるウェットエッチングで加工するため、この際に保護絶縁膜のカバレッジが悪いなどの原因で除去部下の電極、特にアルミ・ネオジウム合金薄膜（ＡｌＮｄ）が腐食されやすく、歩留り低下の原因となるが、本実施例のようにコンデンサ上にシールド配線５２０として残すことでこのような不良を無くすことができる。
【００３１】
図９は図８のＣ−Ｃ'線部における第２の実装端子３２０−２の部分断面図である。第２の実装端子３２０−２は、アルミ・ネオジウム合金（ＡｌＮｄ）と酸化インジウム・錫薄膜（ＩＴＯ）の配線層が積層され、互いにコンタクトホールを介して接続している。ＦＰＣ（可撓性基板）９２８が実装される際は酸化インジウム・錫薄膜（ＩＴＯ）とＦＰＣ（可撓性基板）９２８上の配線がＡＣＦ（AnisotroPic Conductive Film）を介して接続され、アルミ・ネオジウム合金（ＡｌＮｄ）と接続するパネル内配線３０３と導通する。
【００３２】
図１０は図８のＤ−Ｄ'線部における第４のフライングキャパシタ５０１−４および第１のバイパスコンデンサ５０２−１の部分断面図である。第４のフライングキャパシタ５０１−４は走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜で構成される下層配線５０１Ａ、データ線２０２を構成するアルミ・ネオジウム合金薄膜（ＡｌＮｄ）と同一の膜で構成される上層配線５０１Ｂおよびそれらの間に層間絶縁膜と同一の膜で形成された容量絶縁膜５０１Ｃをはさんで構成され、下層配線５０１Ａと上層配線５０１Ｂの間でキャパシタを構成する。
【００３３】
第１のバイパスコンデンサ５０２−１は画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜で構成され、リンを高濃度でドーズされて比抵抗１ｋΩとなったｎ＋シリコン薄膜である下層配線５０２Ａ、走査線２０１及び容量線２０３を構成するモリブデン薄膜（Ｍｏ）と同一の膜で構成される上層配線５０２Ｂおよびそれらの間にゲート絶縁膜と同一の膜で構成される容量絶縁膜５０２Ｃをはさんで構成される。上層配線５０２Ｂにはパネル番号マーク部５１０を構成する複数の除去部５１０Ａが存在し、この除去部５１０Ａが二次元的に配置されることで二次元コードとなり、パネル番号マーク部５１０を構成している。このパネル番号マーク部５１０の二次元コード部には製造番号を含む情報が格納されており、対応する製造番号の製造情報が保管される。これにより、出荷前検査や出荷後に何らかの不具合が生じたときにパネル番号マーク部５１０を光学式リーダーで読み、対応する製造情報を容易に検索することができるため、品質管理水準が高くなり、歩留りをあげることが容易になる。
【００３４】
二次元コードは光学的に読み込み、画像認識でデコードする必要があるため、パネル番号マーク部５１０は数ｍｍ角の面積を必要とする。本実施例ではこのパネル番号マーク部５１０とバイパスコンデンサ５０２を同一の平面上に配置することで張り出し部９２７の面積が増大することを防ぎながら電源回路３０４に必要なコンデンサを内蔵しているため、コストが安く、装置を小型化できるのである。
【００３５】
また、本実施例では図５、図６、図７で示した画素表示領域３１０と同一の導電膜、絶縁膜を用いてフライングキャパシタ５０１とバイパスコンデンサ５０２を基板上に形成しているので、外付けコンデンサ部品の削減および組立の簡便化ができ、また、外部回路基板も縮小でき、全体として小型・軽量化・低コスト化を実現することができる。
【００３６】
また、さらに、本実施例ではフライングキャパシタ５０１をモリブデン薄膜（Ｍｏ）とアルミ・ネオジウム合金薄膜（ＡｌＮｄ）で形成する一方、バイパスコンデンサ５０２をモリブデン薄膜（Ｍｏ）とポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成している。フライングキャパシタ５０１はポンピングパルス信号によって駆動されるため、使用する周波数範囲で十分なフラットな周波数特性を有する必要がある。比抵抗が数１００Ω〜数ｋΩと高いポリシリコンを用いると数１００ｋ〜数ＭＨｚ程度で周波数特性が急速に悪化するので、フライングキャパシタ５０１は金属配線を積層することで形成している。一方、バイパスコンデンサ５０２は周波数特性に厳しい要求はないが、出力波形の安定のためにはフライングキャパシタ５０１に比べ大きな容量を必要とする。
【００３７】
バイパスコンデンサ５０２を構成する容量絶縁膜５０２Ｃはゲート絶縁膜６０６と同一膜であって、その厚みはおおよそ１００ｎｍ以下と極めて薄い、他方、フライングキャパシタ５０１を構成する容量絶縁膜（層間絶縁膜と同一膜）は、おおよそ７００ｎｍ（２００ｎｍの窒化シリコン膜と５００ｎｍの酸化シリコン膜を積層した）と厚い。このように、バイパスコンデンサ５０２を構成する容量絶縁膜５０２Ｃを薄いゲート絶縁膜と同一の膜を用いることで、バイパスコンデンサ５０２を構成する両極間（上層配線５０２Ｂと下層配線５０２Ａ）の距離を小さくして、容量を大きくすることができる。本実施例ではバイパスコンデンサ５０２の面積あたりの容量はフライングキャパシタ５０１の面積あたりの容量の約６倍となり、面積を大きくすることなく容量を増やすことができる。このようにフライングキャパシタ５０１とバイパスコンデンサ５０２の要求される特性の差に応じてコンデンサを構成する膜種を変えているのである。
【００３８】
なお、ここではバイパスコンデンサ５０２を構成する上層配線５０２Ｂに除去部５１０Ａを設けることでパネル番号マーク部５１０を形成したが、下層配線５０２Ａに除去部５１０Ａを設けても良いし、別の金属膜、例えばデータ線２０２を構成するアルミ・ネオジウム合金（ＡｌＮｄ）と同一の薄膜を上層配線５０２Ｂのより上層に形成してこの膜に除去部５１０Ａを設けてもよい。この場合、アルミ・ネオジウム合金（ＡｌＮｄ）と同一の薄膜と下層配線５０２Ａとをコンタクトホールを介して互いに接続することでさらに容量を増大させることも可能である。
【００３９】
また、本実施例では電源回路３０４で必要とする全ての容量を張り出し部９２７に形成したが、このうち一部は張り出し部９２７以外のアクティブマトリクス基板１０１上に構成しても良いし、外部部品として実装しても良い。
【００４０】
図１１は電源回路３０４の回路図である。信号回路３０５より供給されたポンピングパルス信号ＰＣＬＫは第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂにそれぞれ入力される。第２インバーター回路５２２Ａの出力は第３インバーター回路５２３Ａに、第５インバーター回路５２２Ｂの出力は第６インバーター回路５２３Ｂに接続される。第１インバーター回路５２１Ａの出力は第１のフライングキャパシタ５０１−１の一端に接続され、同様に第３インバーター回路５２３Ａ、第４インバーター回路５２１Ｂ、第６インバーター回路５２３Ｂの出力はそれぞれ第２のフライングキャパシタ５０１−２、第３のフライングキャパシタ５０１−３、第４のフライングキャパシタ５０１−４の一端にそれぞれ接続される。第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第３インバーター回路５２３Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂ、第６インバーター回路５２３Ｂの電源はＬｏｗ側が第１の実装端子３２０−１に接続されてＦＰＣ（可撓性基板）９２８を通じてＧＮＤ電位（±０Ｖ）を供給され、Ｈｉｇｈ側は第２の実装端子３２０−２に接続されてＦＰＣ（可撓性基板）９２８を通じて＋５Ｖ電位を供給される。
【００４１】
第１のフライングキャパシタ５０１−１の他端のノード１Ａは第１ｐ型スイッチングトランジスタ５３１Ａのドレイン電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのドレイン電極と第２ｐ型スイッチングトランジスタ５３２Ａのゲート電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのゲート電極にそれぞれ接続される。第２のフライングキャパシタ５０１−２の他端のノード２Ａは第２ｐ型スイッチングトランジスタ５３２Ａのドレイン電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのドレイン電極と第１ｐ型スイッチングトランジスタ５３１Ａのゲート電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのゲート電極にそれぞれ接続される。第３のフライングキャパシタ５０１−３の他端のノード１Ｂは第３ｎ型スイッチングトランジスタ５３１Ｂのドレイン電極と第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂのドレイン電極と第４ｎ型スイッチングトランジスタ５３２Ｂのゲート電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのゲート電極にそれぞれ接続される。第４のフライングキャパシタ５０１−４の他端のノード２Ｂは第４ｎ型スイッチングトランジスタ５３２Ｂのドレイン電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのドレイン電極と第３ｎ型スイッチングトランジスタ５３１Ｂのゲート電極と第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂのゲート電極にそれぞれ接続される。第１ｐ型スイッチングトランジスタ５３１Ａと第２ｐ型スイッチングトランジスタ５３２Ａのソース電極は第１の実装端子３２０−１に接続され、ＦＰＣ（可撓性基板）９２８を通じてＧＮＤ電位（±０Ｖ）を供給される。第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｎ型スイッチングトランジスタ５３２Ｂのソース電極は第２の実装端子３２０−２に接続され、ＦＰＣ（可撓性基板）９２８を通じて＋５Ｖ電位を供給される。第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのソース電極は第１のバイパスコンデンサ５０２−１の一端に接続され（ノード３Ａとする）、さらに走査線駆動回路３０１に接続されて−４Ｖ電源を供給する。第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのソース電極は第２のバイパスコンデンサ５０２−２の一端に接続され（ノード３Ｂとする）、さらに走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０５、共通電位電源回路３０６に接続されて各回路に＋９Ｖ電源を供給する。
【００４２】
このように構成することで、ポンピングパルス信号ＰＣＬＫがＨｉｇｈ（５Ｖ）の場合、第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＬｏｗ（０Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＨｉｇｈ（５Ｖ）であって、ノード１Ａの電位は−５＋ΔＶ１Ａ、ノード２Ａの電位は０＋ΔＶ２Ａ、ノード１Ｂの電位は５−ΔＶ１Ｂ、ノード２Ｂの電位は１０−ΔＶ２Ｂとなり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタＴＦＴ５３３ＢがＯＦＦし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４ＢがＯＮする。ここでノード１Ａからノード３Ａへ電位−５＋ΔＶ１Ａ＋ΔＶ１が供給され、ノード２Ｂからノード３Ｂへ電位１０−ΔＶ２Ｂ−ΔＶ２が供給される。
【００４３】
ポンピングパルス信号ＰＣＬＫがＬｏｗ（５Ｖ）になると第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＨｉｇｈ（５Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＬｏｗ（０Ｖ）であって、ノード１Ａの電位は０＋ΔＶ１Ａ'、ノード２Ａの電位は−５＋ΔＶ２Ａ'、ノード１Ｂの電位は１０−ΔＶ１Ｂ'、ノード２Ｂの電位は５−ΔＶ２Ｂ'となり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタＴＦＴ５３３ＢがＯＮし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタＴＦＴ５３４ＢがＯＦＦする。ここでノード２Ａからノード３Ａへ電位−５＋ΔＶ２Ａ＋ΔＶ１'が供給され、ノード１Ｂからノード３Ｂへ電位１０−ΔＶ１Ｂ−ΔＶ２'が供給される。
【００４４】
ここでΔＶ１Ａ，ΔＶ１Ｂ，ΔＶ２Ａ，ΔＶ２Ｂ，ΔＶ１Ａ'，ΔＶ１Ｂ'，ΔＶ２Ａ'，ΔＶ２Ｂ'，ΔＶ１，ΔＶ２，ΔＶ１'，ΔＶ２'は第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４及び第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２の容量が十分大きく、ポンピングパルス信号ＰＣＬＫが十分早く、ノード１Ａとノード２Ａ間及びノード１Ｂとノード２Ｂ間の位相ズレが無視できる場合は各スイッチングトランジスタ及びインバーター回路を構成するトランジスタのチャネル抵抗、実装抵抗、配線抵抗等による電圧ドロップ分であって、本実施例では全て同じ０．５Ｖになるように設計している。すなわち、ポンピングパルス信号ＰＣＬＫがＨｉｇｈであってもＬｏｗであっても、ノード３Ａには−４Ｖが、ノード３Ｂには＋９Ｖが供給され、ＤＣＤＣコンバータとして機能することになる。
【００４５】
図１１で説明した各スイッチングトランジスタ及びインバーター回路を構成するトランジスタはポリシリコンを用いた薄膜トランジスタであって、画素スイッチング素子４０１−ｎ−ｍと同一の膜で構成され、同一の製造工程で製造される。ただし、ｐ型トランジスタに関してはポリシリコンにドープされるイオン種が異なる。
【００４６】
なお、ＤＣＤＣコンバータの構成は本実施例の構成に限定されるものではなく、既知のあらゆるＤＣＤＣコンバータの構成と組み合わせて差し支えない。ＤＣＤＣコンバータとしてチャージポンプ型でなく、インダクタ型を用いる場合であっても、バイパスコンデンサを使用する場合は本実施例と同様にバイパスコンデンサを張り出し部９２７に配置し、パネル番号マーク部５１０などのマークと重ねることによって同様の効果を得ることができる。
【００４７】
また本実施例では第１のバイパスコンデンサ５０２−１をパネル番号マーク部５１０と重ねたが、複数の第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２、複数の第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４のうち、１ないし複数の任意のコンデンサをパネル番号マーク部５１０と重ねて差し支えない。パネル番号マーク部５１０のサイズと各コンデンサの必要な容量に応じて決めれば良い。またさらに、パネル番号マーク部５１０のみならず、張り出し部９２７に配置されるあらゆる種類のマークと各コンデンサを重ねて差し支えない。例えばＦＰＣ実装用アライメントマーク、スクライブ・ブレーク用アライメントマーク、外観検査用アライメントマーク等である。このような実施例として図１２を示す。図１２は図８に代わるアクティブマトリクス基板１０１上の張り出し部９２７の右端部の拡大平面図である。図８と相違する点として、第１のバイパスコンデンサ５０２−１のみならず第２のバイパスコンデンサ５０２−２部もパネル番号マーク部５１０'と重ねており、パネル番号マーク部５１０'の面積が増大しているため、二次元コードの情報量がさらに大きくなっており、さらに精密な品質管理が可能である。また、第１のフライングキャパシタ５０１−１を形成する下層配線５０１Ａが十字形状をなしており、信号入力端子（実装端子群）３２０へＦＰＣ（可撓性基板）９２８を貼り付ける際の位置合わせ用アライメントマーク５１１と兼用になっており、より張り出し部９２７の面積が縮小できる。また、本実施例ではシールド配線５２０'は第１の実装端子３２０−１と短絡しており、ＧＮＤ電位を与えられている。このように構成すると、図８のシールド配線５２０の構成に比べてシールド能力は格段に高まるが、第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４が駆動された際に容量分割による電位振幅低下が発生する。どちらを選ぶかはプロセス及び設計の要請に応じてそれぞれのメリット・デメリットを勘案した上で決めればよい。図１２その他の部位については図８と同じであるので、同一の記号を与えることで説明は省略する。
【実施例２】
【００４８】
図１３は本実施例に係るアクティブマトリクス基板１０１Ｂのブロック図であって第１の実施例（実施例１）における図２に相当する図である。以下、図２との差異を中心に説明する。図１３では図２の第１のバイパスコンデンサ５０２−１及び第２のバイパスコンデンサ５０２−２にかわる第３のバイパスコンデンサ５０２Ｂ−１及び第４のバイパスコンデンサ５０２Ｂ−２が配置される。第４のバイパスコンデンサ５０２Ｂ−２は信号入力端子（実装端子群）３２０の一つで右端に位置する第３の実装端子３２０Ｂ−１（図２の第１の実装端子３２０−１に相当）と平面的に重なっている。また、第３のバイパスコンデンサ５０２Ｂ−１は信号入力端子（実装端子群）３２０の一つで第３の実装端子３２０Ｂ−１の左隣に位置する第４の実装端子３２０Ｂ−２（図２の第２の実装端子３２０−２に相当）と平面的に重なっている。
【００４９】
また、図２の第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４にかわる第５のフライングキャパシタ５０１Ｂ−１〜第８のフライングキャパシタ５０１Ｂ−４が配置される。第８のフライングキャパシタ５０１Ｂ−４は第４の実装端子３２０Ｂ−２の左隣にある第５の実装端子３２０Ｂ−３と平面的に重なっている。また、第７のフライングキャパシタ５０１Ｂ−３は第５の実装端子３２０Ｂ−３の左隣にある第６の実装端子３２０Ｂ−４と平面的に重なっている。また、第６のフライングキャパシタ５０１Ｂ−２は第６の実装端子３２０Ｂ−４の左隣にある第７の実装端子３２０Ｂ−５と平面的に重なっている。また、また、第５のフライングキャパシタ５０１Ｂ−１は第７の実装端子３２０Ｂ−５の左隣にある第８の実装端子３２０Ｂ−６と平面的に重なっている。なお、図１３上には図面の見やすさを考慮し、第６のフライングキャパシタ５０１Ｂ−２および第７のフライングキャパシタ５０１Ｂ−３と第６の実装端子３２０Ｂ−４および第７の実装端子３２０Ｂ−５は省略しているが、第６のフライングキャパシタ５０１Ｂ−２および第７のフライングキャパシタ５０１Ｂ−３は第５のフライングキャパシタ５０１Ｂ−１及び第８のフライングキャパシタ５０１Ｂ−４と、第６の実装端子３２０Ｂ−４および第７の実装端子３２０Ｂ−５は第５の実装端子３２０Ｂ−３および第８の実装端子３２０Ｂ−６とそれぞれ同様である。
【００５０】
第３の実装端子３２０Ｂ−１〜第８の実装端子３２０Ｂ−６は信号入力端子（実装端子群）３２０Ｂの右端の一部であって、ＦＰＣ（可撓性基板）９２８に接続されて外部から適切な電位もしくは信号を入力される。具体的には第３の実装端子３２０Ｂ−１にはＧＮＤ電位（０Ｖ）が、第４の実装端子３２０Ｂ−２には＋５Ｖ電位が、第５の実装端子３２０Ｂ−３にはポンピングパルス信号ＰＣＬＫ１が、第６の実装端子３２０Ｂ−４にはポンピングパルス信号ＸＰＣＬＫ１が、第７の実装端子３２０Ｂ−５にはポンピングパルス信号ＰＣＬＫ２が、第８の実装端子３２０Ｂ−６にはポンピングパルス信号ＸＰＣＬＫ２が入力される。ここでポンピングパルス信号ＰＣＬＫ１は３０ＫＨｚの５０％デューティー矩形波であって、ポンピングパルス信号ＰＣＬＫ２はポンピングパルス信号ＰＣＬＫ１と全く波形の同じ信号であり、ポンピングパルス信号ＸＰＣＬＫ１はポンピングパルス信号ＰＣＬＫ１の逆相信号であり、ポンピングパルス信号ＸＰＣＬＫ２はポンピングパルス信号ＰＣＬＫ２の逆相信号であり、これらの信号の電位振幅は０〜５Ｖである。
【００５１】
説明した以外の点において、図１３は図２と相違ないので同じ番号を付与することで説明を省略する。また、画素回路図に関しては第１実施例の図３、画素部の平面図に関しては第１実施例の図５、画素部の断面図は第１実施例の図６及び図７となんら相違ないのでこれも説明は省略する。
【００５２】
図１４はアクティブマトリクス基板１０１Ｂ上の張り出し部９２７の右端部の拡大平面図であり、第１の実施例における図８に相当する図であって、凡例も図８にならう。以下、図８との差異を中心に説明する。
【００５３】
本構成では第８のフライングキャパシタ５０１Ｂ−４は第５の実装端子３２０Ｂ−３と、第７のフライングキャパシタ５０１Ｂ−３は第６の実装端子３２０Ｂ−４と、第６のフライングキャパシタ５０１Ｂ−２は第７の実装端子３２０Ｂ−５と、第５のフライングキャパシタ５０１Ｂ−１は第８の実装端子３２０Ｂ−６とそれぞれ平面的に重なっている。より具体的にはアルミ・ネオジウム合金（ＡｌＮｄ）とインジウム・錫合金（ＩＴＯ）の配線層で第５の実装端子３２０Ｂ−３〜第８の実装端子３２０Ｂ−６を構成し、下層（よりアクティブマトリクス基板１０１Ｂに近い）のモリブデン薄膜（Ｍｏ）で第５のフライングキャパシタ５０１Ｂ−１〜第８のフライングキャパシタ５０１Ｂ−４を構成している。なお、図１４上でも図１３同様に図面の見やすさを考慮し、第６のフライングキャパシタ５０１Ｂ−２および第７のフライングキャパシタ５０１Ｂ−３と第６の実装端子３２０Ｂ−４および第７の実装端子３２０Ｂ−５は省略している。
【００５４】
第４のバイパスコンデンサ５０２Ｂ−２は第３の実装端子３２０Ｂ−１と、第３のバイパスコンデンサ５０２Ｂ−１は第４の実装端子３２０Ｂ−２と、それぞれ平面的に重なって構成される。より具体的にはアルミ・ネオジウム合金（ＡｌＮｄ）と酸化インジウム・錫薄膜の配線層で第３の実装端子３２０Ｂ−１および第４の実装端子３２０Ｂ−２を構成し、その下層（よりアクティブマトリクス基板１０１Ｂに近い）のポリシリコンとモリブデン薄膜（Ｍｏ）で第３のバイパスコンデンサ５０２Ｂ−１および第４のバイパスコンデンサ５０２Ｂ−２を構成している。また、信号入力端子（実装端子群）３２０の右側には位置合わせ用アライメントマーク５１１Ｂ及びパネル番号マーク部５１０Ｂが構成されている。なお、本実施例では第１の実施例でのシールド配線５２０に相当する配線はない。また、第３の実装端子３２０Ｂ−１のさらに右側には位置合わせ用アライメントマーク５１１Ｂやパネル番号マーク部５１０Ｂが配置される。
【００５５】
図１５は図１４のＥ−Ｅ'に沿った部分断面図である。画素電極４０２−ｎ−ｍを構成する膜と同一膜である酸化インジウム・錫薄膜（ＩＴＯ）及びデータ線２０２を構成する膜と同一膜であるアルミ・ネオジウム合金（ＡｌＮｄ）を積層して第５の実装端子３２０Ｂ−３を形成してなる。この第５の実装端子３２０Ｂ−３を構成するアルミ・ネオジウム合金（ＡｌＮｄ）が第８のフライングキャパシタ５０１Ｂ−４の上層配線５０１ＢＢを兼用しており、層間絶縁膜と同一の膜で形成された容量絶縁膜５０１ＢＣをはさんで配置される下層配線５０１ＢＡの間に第８のフライングキャパシタ５０１Ｂ−４が形成されている。下層配線５０１ＢＡは走査線２０１及び容量線２０３を構成する膜と同一膜であるモリブデン薄膜（Ｍｏ）よりなる。
【００５６】
図１６は図１４のＦ−Ｆ'に沿った部分断面図である。画素電極４０２−ｎ−ｍを構成する膜と同一膜である酸化インジウム・錫薄膜（ＩＴＯ）及びデータ線２０２を構成する膜と同一膜であるアルミ・ネオジウム合金（ＡｌＮｄ）を積層して第３の実装端子３２０Ｂ−１を形成してなり、それと平面的に重なって第４のバイパスコンデンサ５０２Ｂ−２が形成されている。第４のバイパスコンデンサ５０２Ｂ−２は走査線２０１及び容量線２０３を構成する膜と同一膜であるモリブデン薄膜（Ｍｏ）よりなる上層配線５０２ＢＢと、画素スイッチング素子４０１−ｎ−ｍを構成するシリコンアイランド６０２と同一の膜で構成され、リンをドーズすることで比抵抗１ｋΩ程度に制御されたｎ＋ポリシリコン薄膜よりなる下層配線５０２ＢＡおよびゲート絶縁膜と同一の膜で構成される容量絶縁膜５０２ＢＣをはさんで構成される。
【００５７】
本実施例に係る透過型液晶表示装置の斜視構成図は第１の実施例における図１と、本第２の実施例での電子機器の具体的な構成を示すブロック図は第１の実施例における図４とアクティブマトリクス基板１０１をアクティブマトリクス基板１０１Ｂに置き換える以外にそれぞれ相違ないので説明を省略する。
【００５８】
図１７は電源回路３０４Ｂの回路図である。本実施例では第５の実装端子３２０Ｂ−３〜第８の実装端子３２０Ｂ−６を通じてポンピングパルス信号ＰＣＬＫ１，ＸＰＣＬＫ１，ＰＣＬＫ２，ＸＰＣＬＫ２が外部より入力されるため、第１の実施例における図１１の第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第３インバーター回路５２３Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂ、第６インバーター回路５２３Ｂは必要ない。この点を除けば第１のバイパスコンデンサ５０２−１、第２のバイパスコンデンサ５０２−２を第３のバイパスコンデンサ５０２Ｂ−１、第４のバイパスコンデンサ５０２Ｂ−２に、第１のフライングキャパシタ５０１−１〜第４のフライングキャパシタ５０１−４を第５のフライングキャパシタ５０１Ｂ−１〜第８のフライングキャパシタ５０１Ｂ−４に、第１の実装端子３２０−１、第２の実装端子３２０−２を第３の実装端子３２０Ｂ−１、第４の実装端子３２０Ｂ−２に、それぞれ置き換える以外は第１の実施例における図１１となんら変わる点はないので同じ記号を与えることで説明は省略する。
【００５９】
このように本実施例では信号入力端子（実装端子群）３２０Ｂの一部と第３のバイパスコンデンサ５０２Ｂ−１、第４のバイパスコンデンサ５０２Ｂ−２及び第５のフライングキャパシタ５０１Ｂ−１〜第８のフライングキャパシタ５０１Ｂ−４を重ねて構成することで張り出し部９２７の面積が増大することを防ぎながら電源回路３０４に必要なコンデンサを内蔵しているため、コストが安く、装置を小型化できるのである。また、フライングキャパシタをポンピングパルス信号の実装端子部と、バイパスコンデンサを電源電位の実装端子部とそれぞれ重ねてあるために配線経路長が０もしくは最小になっており、配線の抵抗・容量が少ないために電源回路の効率が高くなるというメリットも有している。
【００６０】
また、フライングキャパシタ５０１とバイパスコンデンサ５０２の要求される特性の差に応じてコンデンサを構成する膜種を変えている点は第１の実施例と同じである。
【００６１】
なお、本実施例では電源の端子部下にバイパスコンデンサを配置したが、駆動信号など、電源以外の端子部下に配置しても差し支えない。但し、一定電位でない信号線の端子部下にコンデンサを配置する場合は信号が変化した際にコンデンサにノイズがのるのでこれに関して留意して設計する必要がある。また、逆にフライングキャパシタをポンピングパルス信号ではなく電源や他信号の端子部下に配置しても差し支えない。但し、このように構成するとフライングキャパシタにノイズがのる、駆動振幅が低くなるなどの問題も生じるのでこれに関して留意して設計する必要がある。
【００６２】
また、第１の実施例と組合せ、一部のバイパスコンデンサやフライングキャパシタは位置合わせ用アライメントマーク５１１Ｂやパネル番号マーク部５１０Ｂなどのマーク部に重ねて配置しても良い。
【００６３】
またさらに、本実施例では張り出し部にＦＰＣ（可撓性基板）のみが実装されるが、駆動ＩＣ等が張り出し部に実装される、いわゆるＣＯＧ（Chip On Glass）の表示装置であれば、駆動ＩＣとの実装に用いられる信号入力端子（実装端子群）とバイパスコンデンサやフライングキャパシタを重ねて構成すればよい。
【産業上の利用可能性】
【００６４】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【００６５】
また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールドエミッション型ディスプレイに用いても良い。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例に係る液晶表示装置９１０の斜視図。
【図２】本発明の第１の実施例に係るアクティブマトリクス基板１０１の構成図。
【図３】本発明の実施例に係るアクティブマトリクス基板１０１の画素回路図。
【図４】本発明の電子機器の実施例を示すブロック図。
【図５】本発明の実施例に係る画素表示領域３１０の画素部の平面図。
【図６】図５Ａ−Ａ'に沿った部分断面図。
【図７】図５Ｂ−Ｂ'に沿った部分断面図。
【図８】本発明の第１の実施例に係る張り出し部９２７の平面図。
【図９】図８Ｃ−Ｃ'に沿った部分断面図。
【図１０】図８Ｄ−Ｄ'に沿った部分断面図。
【図１１】本発明の第１の実施例に係る電源回路３０４の回路図。
【図１２】本発明の第１の実施例の別実施形態に係る張り出し部９２７の平面図。
【図１３】本発明の第２の実施例に係るアクティブマトリクス基板１０１Ｂのブロック構成図。
【図１４】本発明の第２の実施例に係る張り出し部９２７の平面図。
【図１５】図１４Ｅ−Ｅ'に沿った部分断面図。
【図１６】図１４Ｆ−Ｆ'に沿った部分断面図。
【図１７】本発明の第２の実施例に係る電源回路３０４Ｂの回路図。
【符号の説明】
【００６７】
１Ａ，１Ｂ，２Ａ，２Ｂ，３Ａ，３Ｂ…ノード、１０１，１０１Ｂ…アクティブマトリクス基板、２０１，２０１−１〜２０１−４８０，２０１−ｎ…走査線、２０２，２０２−１〜２０２−１９２０，２０２−ｍ…データ線、２０３，２０３−１〜２０３−４８０，２０３−ｎ…容量線、３０１…走査線駆動回路、３０２…データ線駆動回路、３０３…パネル内配線、３０４，３０４Ｂ…電源回路、３０５…信号回路、３０６…共通電位電源回路、３１０…画素表示領域、３２０，３２０Ｂ…信号入力端子（実装端子群）、３２０−１…第１の実装端子、３２０−２…第２の実装端子、３２０Ｂ−１…第３の実装端子、３２０Ｂ−２…第４の実装端子、３２０Ｂ−３…第５の実装端子、３２０Ｂ−４…第６の実装端子、３２０Ｂ−５…第７の実装端子、３２０Ｂ−６…第８の実装端子、３３０…対向導通部、４０１−ｎ−ｍ…画素スイッチング素子、４０２−ｎ−ｍ…画素電極、４０３−ｎ−ｍ…補助容量コンデンサ、５０１…フライングキャパシタ、５０１−１…第１のフライングキャパシタ、５０１−２…第２のフライングキャパシタ、５０１−３…第３のフライングキャパシタ、５０１−４…第４のフライングキャパシタ、５０１Ａ，５０１ＢＡ，５０２Ａ，５０２ＢＡ…下層配線、５０１Ｂ，５０１ＢＢ，５０２Ｂ，５０２ＢＢ…上層配線、５０１Ｂ−１…第５のフライングキャパシタ、５０１Ｂ−２…第６のフライングキャパシタ、５０１Ｂ−３…第７のフライングキャパシタ、５０１Ｂ−４…第８のフライングキャパシタ、５０１ＢＣ，５０１Ｃ，５０２ＢＣ，５０２Ｃ…容量絶縁膜、５０２…バイパスコンデンサ、５０２−１…第１のバイパスコンデンサ、５０２−２…第２のバイパスコンデンサ、５０２Ｂ−１…第３のバイパスコンデンサ、５０２Ｂ−２…第４のバイパスコンデンサ、５１０'，５１０，５１０Ｂ…パネル番号マーク部、５１０Ａ…除去部、５１１，５１１Ｂ…位置合わせ用アライメントマーク、５２０'，５２０…シールド配線、５２１Ａ…第１インバーター回路、５２１Ｂ…第４インバーター回路、５２２Ａ…第２インバーター回路、５２２Ｂ…第５インバーター回路、５２３Ａ…第３インバーター回路、５２３Ｂ…第６インバーター回路、５３１Ａ…第１ｐ型スイッチングトランジスタ、５３１Ｂ…第３ｎ型スイッチングトランジスタ、５３２Ａ…第２ｐ型スイッチングトランジスタ、５３２Ｂ…第４ｎ型スイッチングトランジスタ、５３３Ａ…第１ｎ型スイッチングトランジスタＴＦＴ、５３３Ｂ…第３ｐ型スイッチングトランジスタＴＦＴ、５３４Ａ…第２ｎ型スイッチングトランジスタＴＦＴ、５３４Ｂ…第４ｐ型スイッチングトランジスタＴＦＴ、６０１…下地絶縁膜、６０２…シリコンアイランド、６０２Ｉ…真性半導体領域、６０２Ｌ…ｎ−領域、６０２Ｎ…ｎ＋領域、６０３…ソース電極、６０４…ドレイン電極、６０５…容量部電極、６０６…ゲート絶縁膜、７６１，７８１…中央演算回路、７８０…映像処理回路、７８２…外部Ｉ／Ｆ回路、７８３…入出力機器、７８４…外部電源回路、９１０…液晶表示装置、９１１…表示パネル、９１２…対向基板、９２２…液晶材料、９２３…シール材、９２４…上偏光板、９２５…下偏光板、９２６…バックライトユニット、９２���…張り出し部、９２８…ＦＰＣ（可撓性基板）、９２９…コネクタ、９３０…コモン（ＣＯＭ）電極としての対向電極、Ｄ０〜Ｄ１７…映像信号、ＰＣＬＫ，ＰＣＬＫ１，ＰＣＬＫ２，ＸＰＣＬＫ１，ＸＰＣＬＫ２…ポンピングパルス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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