(57)【要約】【課題】ボディ電位固定の安定化及び絶縁ゲート型のトランジスタの性能維持を共に満足したＳＯＩ構造の半導体装置及びその製造方法を得る。【解決手段】ポリシリコンゲート６及びソースドレイン拡散領域１１ａを含むＭＯＳトランジスタＱ１１はボディ及びボディ近傍領域Ａ１及びボディ周辺領域Ａ２に形成される。ポリシリコンゲート６下のＳＯＩ層２であるボディ領域及びその近傍領域であるボディ及びボディ近傍領域Ａ１はボディＳＯＩ厚ｄ１１を有し、ソースドレイン拡散領域１１ａの主要部が形成されるボディ周辺領域Ａ２はボディ周辺ＳＯＩ厚ｄ１２を有する。ボディ及びボディ近傍領域Ａ１の方が、ボディ周辺領域Ａ２より深く形成されている分、ボディＳＯＩ厚ｄ１１＞ボディ周辺ＳＯＩ厚ｄ１２の関係を呈しており、ソースドレイン領域形成高さＨsdと、ゲートチャネル形成高さＨgcとは、ほぼ同程度の高さで形成される。【選択図】図２
2008282960.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板、埋込絶縁膜及びＳＯＩ層からなるＳＯＩ構造に形成される絶縁ゲート型のトランジスタを含む半導体装置であって、
前記ＳＯＩ層は第１及び第２の膜厚の第１及び第２のＳＯＩ領域を有し、
前記トランジスタは第１及び第２のＳＯＩ領域に形成され、
前記第１のＳＯＩ領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極下の前記ＳＯＩ層の領域であるボディ領域を挟んで、前記ＳＯＩ層に形成されるソース・ドレイン領域とを含み、前記ソース・ドレイン領域の主要部が前記第２のＳＯＩ領域に形成され、
前記第１及び第２のＳＯＩ領域において、前記第１のＳＯＩ領域は前記第２のＳＯＩ領域より形成深さが深く、かつ、前記第１の膜厚は前記第２の膜厚より厚いことを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ソース・ドレイン領域の表面の形成高さは、前記ゲート絶縁膜と前記ボディ領域との界面の形成高さと同程度であることを特徴とする、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記ソース・ドレイン領域の表面の形成高さは、前記ゲート絶縁膜と前記ボディ領域との界面の形成高さより低いことを特徴とする、
半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記ソース・ドレイン領域の表面の形成高さは、前記ゲート絶縁膜と前記ボディ領域との界面の形成高さより高いことを特徴とする、
半導体装置。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記ボディ領域に隣接して前記ＳＯＩ層の上層部に形成された部分分離領域と、
前記ボディ領域に隣接して前記部分分離領域の下方に形成された半導体領域と、
前記半導体領域に電気的に接続され、ボディ電位が付与されるボディ電位付与部とをさらに備える、
半導体装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記ソース・ドレイン領域はその表面内に形成されるシリサイド領域を含む、
半導体装置。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
前記ソース・ドレイン領域上を含む全面に形成されるライナー膜をさらに備え、前記ライナー膜は前記ゲート絶縁膜直下のＳＯＩ層の表面であるチャネル領域にストレスを与える性質を有する、
半導体装置。
【請求項８】
絶縁ゲート型のトランジスタを含む半導体装置の製造方法であって、
(a) 半導体支持基板、埋込絶縁膜及びＳＯＩ層からなるＳＯＩ構造を準備するステップと、
(b) 前記ＳＯＩ層上にゲート絶縁膜及びゲート電極を順次選択的に形成するステップと、
(c) 前記ＳＯＩ層のうち、前記ゲート電極下以外の領域を除去し、前記ゲート電極下のボディ領域のみを残存させるステップと、
(d) 前記ボディ領域の周辺部に溝部を設けながら、前記ボディ領域及び前記溝部以外の領域上に絶縁膜を形成するステップと、
(e) 前記ボディ領域からエピタキシャル成長させてエピタキシャル半導体層を形成するステップと、
(f) 前記エピタキシャル半導体層を表面から平坦性を維持させて所定量除去するステップとを備え、前記ステップ(f) 実行後において、前記エピタキシャル半導体層のうち前記溝部内及び溝部上に形成される領域と前記ボディ領域とが第１の膜厚を有する第１のＳＯＩ領域として規定され、前記エピタキシャル半導体層のうち前記第１のＳＯＩ領域以外の領域が第２の膜厚を有する第２のＳＯＩ領域として規定され、前記第１のＳＯＩ領域は前記第２のＳＯＩ領域より形成深さが深く、かつ、前記第１の膜厚は前記第２の膜厚より厚く、前記ゲート電極下の前記第１のＳＯＩ領域がボディ領域として規定され、
(g) 前記ボディ領域を挟んで前記第１及び第２のＳＯＩ領域の表面からソース・ドレイン領域を形成するステップをさらに備え、前記ソース・ドレイン領域の主要部は前記第２のＳＯＩ領域に形成される、
半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(f) は、前記第２のＳＯＩ領域の表面の形成高さが前記ゲート絶縁膜と前記ボディ領域との界面の形成高さと同程度になるように、前記エピタキシャル半導体層を除去する、
半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(f) は、前記第２のＳＯＩ領域の表面の形成高さが前記ゲート絶縁膜と前記ボディ領域との界面の形成高さより低くなるように、前記エピタキシャル半導体層を除去する、
半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(f) は、前記第２のＳＯＩ領域の表面の形成高さが前記ゲート絶縁膜と前記ボディ領域との界面の形成高さより高くなるように、前記エピタキシャル半導体層を除去する、
半導体装置の製造方法。
【請求項１２】
請求項８ないし請求項１１のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(a) は、
前記ゲート電極下の前記ＳＯＩ層の領域である前記ボディ領域に隣接して前記ＳＯＩ層の上層部に部分分離領域を形成するステップを含み、前記部分分離領域下に残存した前記ＳＯＩ層が前記ボディ領域に隣接する半導体領域として規定され、
前記半導体装置の製造方法は、
(h) 少なくとも前記部分分離領域を貫通して前記半導体領域に電気的に接続されるボディ電位付与部を形成するステップをさらに備え、前記ボディ電位付与部に外部からボディ電位の付与が可能である、
半導体装置の製造方法。
【請求項１３】
請求項８ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(g) は、
前記ソース・ドレイン領域の表面内にシリサイド領域を形成するステップを含む、
半導体装置の製造方法。
【請求項１４】
請求項８ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
(i) 前記ソース・ドレイン領域上を含む全面にライナー膜を形成するステップをさらに備え、前記ライナー膜は前記ゲート絶縁膜直下のＳＯＩ層の表面であるチャネル領域にストレスを与える性質を有する、
半導体装置の製造方法。
【請求項１５】
請求項８ないし請求項１４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(d) は、
(d-1) 前記ボディ領域の側面に溝部形成用膜を形成するステップと、
(d-2) 前記溝部形成用膜を含む全面に絶縁膜を形成するステップと、
(d-3) 前記絶縁膜を表面から除去し、前記ボディ領域及び前記溝部形成用膜の周辺領域における前記絶縁膜の膜厚を所定の膜厚にして平坦化するステップと、
(d-4) 前記溝部形成用膜を除去するステップとを含み、前記ステップ(d-4)の実行後に前記絶縁膜と前記ボディ領域との間に前記溝部が形成される、 
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ボディ電位固定を行うＳＯＩ（Silicon On Insulator）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５５は従来のボディ固定PD(Partially Depleted)型（部分空乏型）ＳＯＩ構造の半導体装置の平面構造を示す平面図である。また、図５６及び図５７は図５５のＣ−Ｃ断面及びＤ−Ｄ断面の断面構造を示す断面図である。
【０００３】
これらの図に示すように、Ｓｉ支持基板４１上に埋め込み酸化膜４３が形成され、埋め込み酸化膜４３上にＳＯＩ層４２が形成されるＳＯＩ構造を呈している。ＳＯＩ層４２において、ＭＯＳトランジスタＱ６０の形成領域であるアクティブ領域６１の全周囲に部分分離領域６２及び完全分離領域６３が形成されている。
【０００４】
部分分離領域６２はアクティブ領域６１内に形成されるＭＯＳトランジスタＱ６０のポリシリコンゲート４６の一端近傍領域のみ形成され、ＳＯＩ層４２を貫通することなく、下方にＳＯＩ層４２の一部である半導体領域４２ｐを残して形成される。完全分離領域６３は部分分離領域６２の形成領域以外のアクティブ領域６１の周辺領域すべてに形成され、ＳＯＩ層４２を貫通して埋め込み酸化膜４３に到達するように形成される。
【０００５】
ＳＯＩ層４２のアクティブ領域６１内においてソースドレイン拡散領域５１，５１が選択的に形成され、ソースドレイン拡散領域５１，５１の上層部にシリサイド領域５２，５２が形成される。
【０００６】
ソースドレイン拡散領域５１，５１間のＳＯＩ層４２の上層部にソースドレイン拡散領域５１，５１と隣接してエクステンション領域４８が形成される。さらに、ソースドレイン拡散領域５１，５１間のＳＯＩ層４２の表面から底面にかけて、ソースドレイン拡散領域５１，５１及びエクステンション領域４８，４８と隣接してハロー領域４９，４９が形成される。なお、ソースドレイン拡散領域５１及びエクステンション領域４８はＳＯＩ層４２と異なる導電型で形成され、ハロー領域４９はＳＯＩ層２と同一の導電型で形成される。
【０００７】
そして、ソースドレイン拡散領域５１，５１間のＳＯＩ層４２上にゲート絶縁膜４５が形成され、ゲート絶縁膜４５上にポリシリコンゲート４６が形成される。ポリシリコンゲート４６上にシリサイド領域５２が形成される。また、ポリシリコンゲート４６（ゲート絶縁膜４５及びシリサイド領域５２）の平面視両端部はアクティブ領域６１から突出して形成され、さらに、ポリシリコンゲート４６の一端（図５５の下側、図５７の右側）は後述するコンタクトホール５５が形成可能にコンタクト部４６ｃが形成される。
【０００８】
さらに、ポリシリコンゲート４６（及びシリサイド領域５２）の四方側面にオフセットサイドウォール４７が形成され、オフセットサイドウォール４７の側面にサイドウォール５０が形成される。これら、ソースドレイン拡散領域５１（シリサイド領域５２，エクステンション領域４８、ハロー領域４９）、ゲート絶縁膜４５、ポリシリコンゲート４６（シリサイド領域５２）及びサイドウォール５０（オフセットサイドウォール４７）によってＭＯＳトランジスタＱ６０が構成される。
【０００９】
ＭＯＳトランジスタＱ６０を含む全面にライナー膜５３が形成され、ライナー膜５３上に層間酸化膜５４が形成される。そして、ソースドレイン拡散領域５１の上層部に形成されるシリサイド領域５２の一部上、ポリシリコンゲート４６上に形成されるシリサイド領域５２の一部（コンタクト部４６ｃ）上、及び半導体領域４２ｐにおけるボディコンタクト領域６４にそれぞれおいて、ライナー膜５３及び層間酸化膜５４の一部を貫通して金属プラグ等のコンタクトホール５５が形成される。なお、コンタクトホール５５に電気的に接続して層間酸化膜５４内にメタル配線５６が形成される。
【００１０】
このようなＳＯＩ構造の従来の半導体装置は、ＭＯＳトランジスタＱ６０のボディ電位を固定するため、ポリシリコンゲート４６下のＳＯＩ層４２であるボディ領域が部分分離領域６２下の半導体領域４２ｐとが隣接形成される。さらに、半導体領域４２ｐのボディコンタクト領域６４上にコンタクトホール５５及びメタル配線５６を電気的に接続することにより、外部よりボディ領域のボディ電位設定を可能にしている。
【００１１】
図５５〜図５７で示したボディ電位固定可能なＳＯＩ構造の半導体装置として例えば、特許文献１に開示されたＳＯＩトランジスタがある。
【００１２】
【特許文献１】特開２００２−２８９８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図５５〜図５７で示したＳＯＩ構造の半導体装置では、ＭＯＳトランジスタＱ６０が形成されるＳＯＩ層４２の膜厚であるトランジスタのボディＳＯＩ厚ｄ１に比べて、半導体領域４２ｐの膜厚である部分分離部下ＳＯＩ厚ｄ２は、部分分離領域６２の膜厚分だけ薄くなる。
【００１４】
このため、従来のボディ固定PD型ＳＯＩトランジスタでは、微細化を進めるためスケーリング則に従い縦方向の寸法を縮小させてＳＯＩ膜厚を薄くしようとすると、ボディＳＯＩ厚ｄ１及び部分分離部下ＳＯＩ厚ｄ２もそれぞれ薄くなる。その結果、ボディ電位を固定するためのポリシリコンゲート４６下のＳＯＩ層４２の領域であるボディ領域及び半導体領域４２ｐの抵抗がそれぞれ高くなり、ボディ領域の電位固定が不安定になり、フローティング効果が現れやすくなるという問題点があった。
【００１５】
一方、ＳＯＩ膜厚を厚くすると、ボディ電位固定の面では有利であるが、ＳＯＩのメリットである 結合容量Ｃjの低減を実現させるため、ソース・ドレイン領域の空乏層を埋め込み酸化膜まで到達させるべく、ＳＯＩ層内に深く不純物を注入・拡散する必要が生じる。この場合、ソース・ドレイン領域を形成するドーパントによる空乏層がチャネル中央部方向にも延びることになるため、短チャネル効果抑制が困難になり、微細化の面で不利になりＭＯＳトランジスタの動作特性を劣化させてしまうという問題点があった。
【００１６】
この発明は上記問題点を解決するためになされたもので、ボディ電位固定の安定化及び絶縁ゲート型のトランジスタの性能維持を共に満足したＳＯＩ構造の半導体装置及びその製造を得ることを目的とする。
【課題を解決するための手段】
【００１７】
この発明の一実施の形態によれば、Ｓｉ支持基板、埋め込み酸化膜３及びＳＯＩ層２からなるＳＯＩ構造にＭＯＳトランジスタが形成される。ＳＯＩ層は第１及び第２の膜厚を有するボディ及びボディ近傍領域並びにボディ周辺領域を含む。ボディ及びボディ近傍領域はボディ周辺領域より形成深さが深く、かつ、第１の膜厚は第２の膜厚より厚い。ボディ領域を挟んで、ＳＯＩ層に形成されるソースドレイン拡散領域の主要部はボディ周辺領域に形成される。
【発明の効果】
【００１８】
この実施の形態によれば、ボディ及びボディ近傍領域の第１の膜厚はボディ周辺領域の第２の膜厚より厚く形成されており、ゲート電極下のボディ領域は第１のＳＯＩ領域に形成され、ソース・ドレイン領域の主要部は第２のＳＯＩ領域に形成される。
【００１９】
したがって、絶縁ゲート型のトランジスタのボディ領域を比較的厚い第１の膜厚で形成することにより、ボディ電位設定経路の主要部となるボディ領域の断面積を大きく採ることができ、ボディ領域の低抵抗化を図ることができる。その結果、ボディ電位固定をより確実に行うことでき、フローティング効果の抑制を従来構造よりも効果的に行うことができる。
【００２０】
一方、ソースドレイン拡散領域の主要部が形成されるボディ周辺領域の第２の膜厚は第１の膜厚に比較して薄く形成されているため、ソースドレイン拡散領域とＳＯＩ層との間に生じる結合容量を低減でき、トランジスタ動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
＜実施の形態１＞
図１はこの発明の実施の形態１であるボディ固定PD型ＳＯＩ構造の半導体装置の平面構造を示す平面図である。また、図２及び図３は図１のＡ−Ａ断面及びＢ−Ｂ断面の断面構造を示す断面図である。
【００２２】
これらの図に示すように、Ｓｉ支持基板１上に埋め込み酸化膜３が形成され、埋め込み酸化膜３上にＳＯＩ層２が形成されるＳＯＩ構造を呈している。ＳＯＩ層２において、ＭＯＳトランジスタ形成領域であるアクティブ領域３１の全周囲に部分分離領域３２及び完全分離領域３３が形成される。
【００２３】
なお、実施の形態１の半導体装置において、ＳＯＩ層２は、後に詳述するポリシリコンゲート６及びサイドウォール１０ａ下の領域であるボディ及びボディ近傍領域Ａ１（第１のＳＯＩ領域）とそれ以外の領域であるボディ周辺領域Ａ２（第２のＳＯＩ領域）とを有している。
【００２４】
ボディ及びボディ近傍領域Ａ１はボディＳＯＩ厚ｄ１１（第１の膜厚）を有し、ボディ周辺領域Ａ２はボディ周辺ＳＯＩ厚ｄ１２（第２の膜厚）を有し、ボディ及びボディ近傍領域Ａ１の方が、ボディ周辺領域Ａ２より深く形成されている分、ボディＳＯＩ厚ｄ１１＞ボディ周辺ＳＯＩ厚ｄ１２の関係を呈している。
【００２５】
部分分離領域３２はアクティブ領域３１内に形成されるＭＯＳトランジスタＱ６０のポリシリコンゲート４６の一端近傍領域のみ形成され、ＳＯＩ層２を貫通することなく、下方にＳＯＩ層２の一部である半導体領域２ｐを残して形成される。この半導体領域２ｐの膜厚が部分分離部下ＳＯＩ厚ｄ２０となる。完全分離領域３３は部分分離領域３２の形成領域以外のアクティブ領域３１の周辺領域すべてに形成され、ＳＯＩ層２を貫通して埋め込み酸化膜３に到達するように形成される。
【００２６】
ＳＯＩ層２のアクティブ領域３１において、ソースドレイン拡散領域１１ａ，１１ａが選択的に形成される。ソースドレイン拡散領域１１ａ，１１ａの主要部はボディ周辺領域Ａ２に形成され、極一部がボディ及びボディ近傍領域Ａ１の上層部に伸びて形成される。ソースドレイン拡散領域１１ａ，１１ａの上層部にシリサイド領域１２ａ，１２ａが形成される。実施の形態１の半導体装置において、ソースドレイン拡散領域１１ａ及びシリサイド領域１２ａの表面位置であるソースドレイン領域形成高さＨsdと、ゲート絶縁膜５とＳＯＩ層２（ボディ領域）との界面であるゲートチャネル形成高さＨgcとは、ほぼ同程度の高さで形成される。
【００２７】
ソースドレイン拡散領域１１ａ，１１ａ間のＳＯＩ層２の上層部にソースドレイン拡散領域１１ａ，１１ａと隣接してエクステンション領域８ａが形成される。さらに、ソースドレイン拡散領域１１ａ，１１ａ間のＳＯＩ層２の表面から下層部にかけてソースドレイン拡散領域１１ａ，１１ａ及びエクステンション領域８ａ，８ａと隣接してハロー領域９ａ，９ａが形成される。ハロー領域９ａの主要部はボディ及びボディ近傍領域Ａ１に形成される。
【００２８】
ＳＯＩ層２のボディ及びボディ近傍領域Ａ１はボディＳＯＩ厚ｄ１と深く形成されているため、ボディ及びボディ近傍領域Ａ１においてハロー領域９ａ下にＳＯＩ層２の領域が存在している。なお、ソースドレイン拡散領域１１ａ及びエクステンション領域８ａはＳＯＩ層２と異なる導電型で形成され、ハロー領域９ａはＳＯＩ層２と同一の導電型で形成される。
【００２９】
そして、ソースドレイン拡散領域１１ａ，１１ａ間のＳＯＩ層２上にゲート絶縁膜５が形成され、ゲート絶縁膜５上にポリシリコンゲート６が形成される。ポリシリコンゲート６上にシリサイド領域１２ｇが形成される。また、ポリシリコンゲート６（ゲート絶縁膜５及びシリサイド領域１２ｇ）の平面視両端部はアクティブ領域３１から突出して形成され、さらに、ポリシリコンゲート６の一端（図１の下側、図３の右側）は後述するコンタクトホール１５が形成可能にコンタクト部６ｃが形成される。
【００３０】
さらに、ポリシリコンゲート６（及びシリサイド領域１２ｇ）の四方側面にオフセットサイドウォール７が形成され、オフセットサイドウォール７の側面にサイドウォール１０ａが形成される。そして、オフセットサイドウォール７及びサイドウォール１０下にエクステンション領域８ａが位置する。
【００３１】
上述したソースドレイン拡散領域１１ａ（シリサイド領域１２ａ，エクステンション領域８ａ、ハロー領域９ａ）、ゲート絶縁膜５、ポリシリコンゲート６（シリサイド領域１２ｇ）及びサイドウォール１０ａ（オフセットサイドウォール７）によってＭＯＳトランジスタＱ１１が構成される。
【００３２】
ＭＯＳトランジスタＱ１１を含む全面にシリコン窒化膜等のライナー膜１３ａが形成され、ライナー膜１３ａ上に層間酸化膜１４が形成される。そして、シリサイド領域５２ａの一部上、シリサイド領域１２ｇの一部（コンタクト部６ｃ）上、及び半導体領域２ｐの一部（ボディコンタクト領域３４）上にそれぞれおいて、ライナー膜１３ａ及び層間酸化膜１４の一部を貫通してコンタクトホール１５が形成される。なお、コンタクトホール１５に電気的に接続して層間酸化膜１４内にメタル配線５６が形成される。
【００３３】
このようＳＯＩ構造の実施の形態１の半導体装置は、ＭＯＳトランジスタＱ１１のボディ電位を固定するため、ポリシリコンゲート６下のＳＯＩ層２であるボディ領域は、部分分離領域３２下の半導体領域２ｐを介して、ボディコンタクト領域３４におけるコンタクトホール１５及びメタル配線５６と電気的に接続される。
【００３４】
上述したように、実施の形態１の半導体装置は、ＳＯＩ層２のボディ及びボディ近傍領域Ａ１におけるボディＳＯＩ厚ｄ１１をボディ周辺領域Ａ２におけるボディ周辺ＳＯＩ厚ｄ１２より厚く（ｄ１１＞ｄ１２）形成しているため、ボディ電位設定経路の主要部となるボディ及びボディ近傍領域Ａ１におけるＳＯＩ断面積を大きく採ることができ、ボディ領域の低抵抗化を図ることができる。
【００３５】
その結果、半導体領域２ｐのボディコンタクト領域３４上に形成されたコンタクトホール１５を介して、ポリシリコンゲート６下のＳＯＩ層２であるボディ領域のボディ電位固定をより確実に行うことでき、フローティング効果の抑制を従来構造よりも効果的に行うことにより、ボディ電位固定の安定化を図ることができる。
【００３６】
一方、ソースドレイン拡散領域１１ａの主要部が形成されるボディ周辺領域Ａ２のボディ周辺ＳＯＩ厚ｄ１２はボディＳＯＩ厚ｄ１１に比較して薄く形成されているため、ソースドレイン拡散領域１１ａとＳＯＩ層２との間に生じる結合容量Ｃｊを低減でき、トランジスタ動作の高速化を図ることができる。
【００３７】
また、ボディ周辺ＳＯＩ厚ｄ１２は薄く形成できることにより、埋め込み酸化膜３に到達させるべくＳＯＩ層２内に深く不純物を注入・拡散してソースドレイン拡散領域１１ａを形成する必要はない。このため、ソースドレイン拡散領域１１ａの空乏層のチャネル中央方向への延びを低減することができる。その結果、短チャネル効果も抑制することができるため、ゲート長の微細化にも十分対応して質の高いトランジスタ性能を維持することができる効果を奏する。
【００３８】
また、実施の形態１では、ゲートチャネル形成高さＨgcとソースドレイン領域形成高さＨsdとを同程度の高さに設定することにより、ポリシリコンゲート６下のＳＯＩ層２の表面領域であるチャネル領域とライナー膜１３ａとの距離とを従来構造より長くしていない。したがって、ライナー膜１３ａよってチャネル部分に印加されるストレスを従来から劣化させることはない。
【００３９】
一方、ボディ及びボディ近傍領域Ａ１の形成深さをボディ周辺領域Ａ２より深く設定することにより、ゲートチャネル形成高さＨgcとソースドレイン領域形成高さＨsdとを同程度の高さに設定しても、ソースドレイン拡散領域１１ａの形成幅を薄くすることができる。したがって、ライナー膜１３ａよってチャネル部分に印加されるストレスを劣化させることなく、トランジスタ動作等、トランジスタ性能の向上を発揮することができる。
【００４０】
また、ハロー領域９ａはＳＯＩ層２と同じ導電型のドーパントを用いて形成され、特に微細なトランジスタでは不純物濃度が高くなる傾向がある。このため、微細なトランジスタにおいてはボディ領域の低抵抗化にはさらに有利に作用する効果も奏する。
【００４１】
＜実施の形態２＞
図４及び図５はこの発明の実施の形態２であるボディ固定PD型ＳＯＩ構造の半導体装置の断面構造を示す断面図である。なお、図４及び図５は実施の形態１で示した図１のＡ−Ａ断面及びＢ−Ｂ断面に相当する。
【００４２】
以下、図４及び図５を参照して、実施の形態１の構造と異なる点を中心に説明する。これらの図に示すように、実施の形態２の半導体装置は、実施の形態１の半導体装置に比べ、ソースドレイン拡散領域１１ｂ及びシリサイド領域１２ｂの表面の形成高さであるソースドレイン領域形成高さＨsdが、ゲート絶縁膜５とＳＯＩ層２との界面であるゲートチャネル形成高さＨgcよりも低く形成されていることを特徴としている。なお、ソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcより低いとは、ソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcに比べ、ゲート絶縁膜５の膜厚分以上は低いことを意味する。また、ソースドレイン領域形成高さＨsdとゲートチャネル形成高さＨgcとの差がゲート絶縁膜５の膜厚に達しない場合は、ソースドレイン領域形成高さＨsdとゲートチャネル形成高さＨgcとは同程度の高さであると認識する。
【００４３】
したがって、ソースドレイン拡散領域１１ｂが形成されるＳＯＩ層２の深さ方向の厚み、すなわち、ボディ周辺領域Ａ２の膜厚であるボディ周辺ＳＯＩ厚ｄ１３（第２の膜厚）は、実施の形態１のボディ周辺ＳＯＩ厚ｄ１２より薄くなる。一方、ボディ及びボディ近傍領域Ａ１において、ポリシリコンゲート６下のＳＯＩ層２の領域であるボディ領域の膜厚は実施の形態１と同様、ボディＳＯＩ厚ｄ１１を維持している。
【００４４】
上記特徴に伴い、サイドウォール１０ｂ及びライナー膜１３ｂの底面はソースドレイン領域形成高さＨsdと同程度の高さに形成されるため、サイドウォール１０及びライナー膜１３ｂの形成位置は、実施の形態１のサイドウォール１０ａ及びライナー膜１３ａに比べて低くなる。
【００４５】
さらに、サイドウォール１０ｂの形成高さが低くな分、エクステンション領域８ｂの領域は実施の形態１のエクステンション領域８ａに比べてその形状が異なる。
【００４６】
ハロー領域９ｂの形成領域自体は実施の形態１のハロー領域９ａと変わらないが、隣接するエクステンション領域８ｂ及びソースドレイン拡散領域１１ｂの形状が実施の形態１と異なるため、エクステンション領域８ｂ及びソースドレイン拡散領域１１ｂとの相対関係が実施の形態１とは異なる。なお、ソースドレイン拡散領域１１ｂ及びエクステンション領域８ｂはＳＯＩ層２と異なる導電型で形成され、ハロー領域９ｂはＳＯＩ層２と同一の導電型で形成される。
【００４７】
なお、他の構造は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。したがって、実施の形態２の半導体装置は、ソースドレイン拡散領域１１ｂ（シリサイド領域１２ｂ，エクステンション領域８ｂ、ハロー領域９ｂ）、ゲート絶縁膜５、ポリシリコンゲート６（シリサイド領域１２ｇ）及びサイドウォール１０ｂ（オフセットサイドウォール７）によってＭＯＳトランジスタＱ１２が構成される。
【００４８】
実施の形態２の半導体装置は、実施の形態１の半導体装置と同様、ボディ及びボディ近傍領域Ａ１におけるボディ領域の膜厚はボディＳＯＩ厚ｄ１１である。したがって、実施の形態２の半導体装置は、ボディ電位設定経路の主要部となるボディ領域におけるＳＯＩ断面積が大きく採ることができるため、ボディ領域の低抵抗化を図ることができる。その結果、ボディ電位固定をより確実に行うことでき、フローティング効果の抑制を従来構造よりも効果的に行うことができる。
【００４９】
また、実施の形態１と同様、主要部がボディ及びボディ近傍領域Ａ１に形成されるハロー領域９ｂの存在により、微細なトランジスタにおいてはボディ領域の低抵抗化にはさらに有利に作用する。
【００５０】
さらに、実施の形態２の半導体装置はソースドレイン領域形成高さＨsdをゲートチャネル形成高さＨgcよりも低く設定している。したがって、ソースドレイン拡散領域１１ｂの主要部が形成されるボディ周辺領域Ａ２のボディ周辺ＳＯＩ厚ｄ１３は実施の形態１のボディ周辺ＳＯＩ厚ｄ１２よりも薄く形成できる分、ソースドレイン拡散領域１１ｂとＳＯＩ層２との間に生じる結合容量Ｃｊをより低減できる。その結果、実施の形態２の半導体装置は、実施の形態１以上にトランジスタ動作の高速化を図ることができる。
【００５１】
また、ボディ周辺ＳＯＩ厚ｄ１３をボディ周辺ＳＯＩ厚ｄ１２以上に薄く形成できるため、実施の形態１のソースドレイン拡散領域１１ａ以上に、ＳＯＩ層２内に深く不純物を注入・拡散する必要はない。このため、ソースドレイン拡散領域１１ｂの空乏層のチャネル中央方向への延びをさらに低減することができる。その結果、短チャネル効果も実施の形態１以上に抑制することができるため、ゲート長の微細化にも十分対応してより質の高いトランジスタ性能を維持することができる効果を奏する。
【００５２】
さらに、実施の形態２の半導体装置は、ソースドレイン領域形成高さＨsdをゲートチャネル形成高さＨgcより低く形成したため、ライナー膜１３ｂとゲートチャネル（ゲート絶縁膜５直下のＳＯＩ層２の表面領域）との距離が実施の形態１に比べより短くすることができる。その結果、ライナー膜１３ｂによってチャネル部分に印加されるストレスを実施の形態１のＭＯＳトランジスタＱ１１以上に大きくすることが可能となり、ＭＯＳトランジスタＱ１２の駆動能力の向上が期待できる効果を奏する。
【００５３】
＜実施の形態３＞
図６及び図７はこの発明の実施の形態３であるボディ固定PD型ＳＯＩ構造の半導体装置の断面構造を示す断面図である。なお、図６及び図７は実施の形態１で示した図１のＡ−Ａ断面及びＢ−Ｂ断面に相当する。
【００５４】
以下、図６及び図７を参照して、実施の形態１の構造と異なる点を中心に説明する。これらの図に示すように、実施の形態３の半導体装置は、実施の形態１の半導体装置に比べ、ソースドレイン拡散領域１１ｃ及びシリサイド領域１２ｃの表面の形成高さであるソースドレイン領域形成高さＨsdが、ゲート絶縁膜５とＳＯＩ層２との界面であるゲートチャネル形成高さＨgcよりも高く形成されていることを特徴としている。なお、ソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcより高いとは、ソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcに比べ、ゲート絶縁膜５の膜厚分以上高いことを意味する。すなわち、ソースドレイン領域形成高さＨsdがゲート絶縁膜５の表面より高い位置に存在することを意味する。また、ソースドレイン領域形成高さＨsdとゲートチャネル形成高さＨgcとの差がゲート絶縁膜５の膜厚に達しない場合は、ソースドレイン領域形成高さＨsdとゲートチャネル形成高さＨgcとは同程度の高さであると認識する。
【００５５】
したがって、ソースドレイン拡散領域１１ｃの主要部が形成されるＳＯＩ層２のボディ周辺領域Ａ２のボディ周辺ＳＯＩ厚ｄ１４（第２の膜厚）は、実施の形態１のボディ周辺ＳＯＩ厚ｄ１２より厚くなる。ただし、ボディ周辺ＳＯＩ厚ｄ１４はボディＳＯＩ厚ｄ１１より薄くなる範囲で設定される。
【００５６】
上記特徴に伴い、サイドウォール１０ｃ及びライナー膜１３ｃの底面はソースドレイン領域形成高さＨsdと同程度の高さに形成されるため、サイドウォール１０及びライナー膜１３ｃの形成位置は、実施の形態１のサイドウォール１０ａ及びライナー膜１３ａに比べて高くなる。
【００５７】
さらに、サイドウォール１０ｃの形成高さが高くなるに伴い、横方向への拡散によりサイドウォール１０ｃ下にもソースドレイン拡散領域１１ｃが形成される結果、エクステンション領域８ｃの領域は実施の形態１のエクステンション領域８ａに比べて狭くなる。
【００５８】
ハロー領域９ｃの形成領域自体は実施の形態１のハロー領域９ａと変わらないが、隣接するエクステンション領域８ｃ及びソースドレイン拡散領域１１ｃの形状が実施の形態１と異なるため、エクステンション領域８ｃ及びソースドレイン拡散領域１１ｃとの相対関係が実施の形態１とは異なる。なお、ソースドレイン拡散領域１１ｃ及びエクステンション領域８ｃはＳＯＩ層２と異なる導電型で形成され、ハロー領域９ｃはＳＯＩ層２と同一の導電型で形成される。
【００５９】
なお、他の構造は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。したがって、実施の形態３の半導体装置は、ソースドレイン拡散領域１１ｃ（シリサイド領域１２ｃ，エクステンション領域８ｃ、ハロー領域９ｃ）、ゲート絶縁膜５、ポリシリコンゲート６（シリサイド領域１２ｇ）及びサイドウォール１０ｃ（オフセットサイドウォール７）によってＭＯＳトランジスタＱ１３が構成される。
【００６０】
実施の形態３の半導体装置は、実施の形態１及び実施の形態２の半導体装置と同様、ボディ電位固定をより確実に行うことでき、フローティング効果の抑制を従来構造よりも効果的に行うことができる。
【００６１】
また、実施の形態１及び実施の形態２と同様、主要部がボディ及びボディ近傍領域Ａ１に形成されるハロー領域９ｃの存在により、微細なトランジスタにおいてはボディ領域の低抵抗化にはさらに有利に作用する。
【００６２】
加えて、実施の形態３の半導体装置は、ソースドレイン領域形成高さＨsdをゲートチャネル形成高さＨgcより高く形成している。このため、実施の形態１のＭＯＳトランジスタＱ１１のソースドレイン拡散領域１１ａに比べ、ソースドレイン拡散領域１１ｃの拡散抵抗を低減できる分、ＭＯＳトランジスタＱ１３の駆動能力の向上を期待ができる効果を奏する。
【００６３】
さらに、シリサイド領域１２ｃ形成後のシリサイド領域１２ｃ下のソースドレイン拡散領域１１ｃの膜厚を、シリサイド領域１２ａ形成後の実施の形態１のシリサイド領域１２ａ下のソースドレイン拡散領域１１ａの膜厚とを等しく設定した場合を考える。この場合、ボディ周辺ＳＯＩ厚ｄ１４とボディ周辺ＳＯＩ厚ｄ１２との差に相当する分、ソースドレイン拡散領域１１ｃを厚く形成できるため、シリサイド領域１２ｃの膜厚をシリサイド領域１２ａより厚くすることができる。その結果、シリサイド領域１２ｃの低抵抗化に伴うソース・ドレイン領域の低抵抗化を図ることができ、ＭＯＳトランジスタＱ１３の更なる駆動能力の向上を期待できる効果を奏する。
【００６４】
＜実施の形態４＞
（基本態様）
図８〜図４８はこの発明の実施の形態４である半導体装置の製造方法の基本態様を示す図である。図８〜図４８において、図３８は平面図であり、図３８以外の図は断面図である。実施の形態４の製造方法の基本態様は、実施の形態１〜実施の形態３の半導体装置の製造方法共通に用いられる製造方法である。図８〜図４８において、図８，図１０，図１２，図１４，図１６，図１８，図２０，図２２，図２４，図２６，図２８，図３０，図３２，図３４，図３６，図３９，図４１，図４３，図４５，図４７は実施の形態１で示した図１のＡ−Ａ断面に相当する。一方、図９，図１１，図１３，図１５，図１７，図１９，図２１，図２３，図２５，図２７，図２９，図３１，図３３，図３５，図３７，図４０，図４２，図４４，図４６，図４８は、図１のＢ−Ｂ断面に相当する。
【００６５】
以下、これらの図を参照して、実施の形態４である半導体装置の製造方法の処理手順を説明する。
【００６６】
まず、図８及び図９に示すように、Ｓｉ支持基板１上に埋め込み酸化膜３及びＳＯＩ層２を順次堆積してＳＯＩ構造（ＳＯＩウェハ）を得る。そして、ＳＯＩ構造に対し、部分分離STI(Shallow Trench Isolation)形成工程、完全分離STI形成工程を経て、ＳＯＩ層２内に選択的に部分分離領域３２及び完全分離領域３３を形成する。以下では説明の都合上、部分分離領域３２及び完全分離領域３３を総称して単に「ＳＴＩ酸化膜４」と称する場合がある。
【００６７】
その後、図８及び図９に示すように、ゲート絶縁膜形成工程、ゲートポリシリコン堆積工程、ゲートポリシリコンへのドーパント注入工程を経て、全面にゲート絶縁膜５を形成し、ゲート絶縁膜５上にポリシリコンゲート６を形成する。
【００６８】
さらに、図８及び図９に示すように、酸化膜（例えば「NSG膜」）堆積工程、窒化膜堆積工程を順次施して、ポリシリコンゲート６上にＮＳＧ膜１９を形成し、ＮＳＧ膜１９上に窒化膜１８を形成する。
【００６９】
続いて、図８及び図９に示すように、窒化膜１８上にフォトレジスト１７を形成し、フォトレジスト１７に対しゲートパターニングのためのフォトリソ工程を行い、パターニングする。
【００７０】
次に、図１０及び図１１に示すように、フォトレジスト１７をマスクとして、窒化膜１８、ＮＳＧ膜１９及びポリシリコンゲート６に対して異方性エッチングを行い、窒化膜１８、ＮＳＧ膜１９及びポリシリコンゲート６をパターニングする。
【００７１】
その後、図１２及び図１３に示すように、熱酸化工程を行うことにより、ポリシリコンゲート６の側壁に薄く側壁酸化膜２０を形成する。その後、ゲートポリシリコン６が形成されていないＳＯＩ層２の表面からのエッチング処理の前段階として、ゲート絶縁膜５におけるゲートポリシリコン６が上部に形成されていない領域を異方性エッチングに除去する。この時、ＳＴＩ酸化膜４は多少エッチングされる程度ですむように調整する。
【００７２】
次に、図１４及び図１５に示すように、異方性エッチングを用いてゲートポリシリコン６、ＮＳＧ膜１９及び窒化膜１８が形成されていないＳＯＩ層２の露出表面からエッチング除去する。その結果、ポリシリコンゲート６（側壁酸化膜２０）下方のＳＯＩ層２でありボディ領域のみが残存する。
【００７３】
なお、ＳＯＩ層２に対するエッチングは異方性エッチングであり、ポリシリコンゲート６の側壁には側壁酸化膜２０が形成されているため、ポリシリコンゲート６はエッチングされず、ＳＯＩ層２の露出面のみエッチングされる（図１４参照）。また、窒化膜１８で覆われている領域もエッチングされることはない（図１５参照）。
【００７４】
続いて、図１６及び図１７に示すように、酸化膜、窒化膜を薄く順次堆積させた後、窒化膜異方性エッチング、酸化膜異方性エッチングを順次行い、ポリシリコンゲート６（ＳＯＩ層２，側壁酸化膜２０，ＮＳＧ膜１９，窒化膜１８を含む）の側壁に、酸化膜（サイドウォール）２１、窒化膜（サイドウォール）２３を形成する。ＳＯＩ層２の側壁にも形成される酸化膜２１は、後の工程で除去されるまでＳＯＩ層２を保護する。
【００７５】
さらに、図１８及び図１９に示すように、ＨＤＰ(High Density Plasma)あるいはＮＳＧ(Nondoped Silicate Glass)等の酸化膜２４を全面に厚く堆積させる。その結果、ポリシリコンゲート６、ＳＯＩ層２，側壁酸化膜２０，ＮＳＧ膜１９，窒化膜１８、酸化膜２１、及び窒化膜２３は酸化膜２４によって覆われる。
【００７６】
その後、図２０及び図２１に示すように、堆積させた酸化膜２４を窒化膜１８の表面が露出する高さまでＣＭＰ処理を行い酸化膜２４を平坦化する。このとき、窒化膜１８がＣＭＰ処理のストッパーとして機能し、窒化膜１８の終点検出によりＣＭＰ処理は制御性を良くすることが可能である。
【００７７】
図１８〜図２１で示した「酸化膜２４の堆積＋ＣＭＰ処理」を行う理由は、次工程の酸化膜エッチバック（図２２及び図２３）、及び図２６及び図２７で示す工程での酸化膜エッチバックと組合わせることにより、最終的に残す酸化膜３４の厚さの制御性を良くすることが主な理由である。
【００７８】
続いて、図２２及び図２３に示すように、酸化膜２４に対するエッチバック処理を行い、酸化膜２４をさらに除去する。
【００７９】
その後、図２４及び図２５に示すように、フォトリソ工程を行い、パターニングしたフォトレジスト２５を酸化膜２４及び窒化膜１８，２３の一部上に形成する。このように、フォトレジスト２５を形成するのは、ＭＯＳトランジスタのアクティブ領域予定領域上の酸化膜３４を、図２６及び図２７で示す工程でエッチバックして薄くし、かつ、部分分離領域３２及び完全分離領域３３のField領域であるＳＴＩ酸化膜４を薄膜化しないようにするためである。
【００８０】
そして、図２６及び図２７に示すように、ＭＯＳトランジスタのアクティブ領域予定領域上の酸化膜２４をエッチバックして薄くする。この際、ＳＴＩ酸化膜４はフォトレジスト２５によって保護されるため薄膜化しない。最後に、フォトレジスト２５を除去する。
【００８１】
次に、図２８及び図２９に示すように、ポリシリコンゲート６（ＳＯＩ層２，窒化膜１８を含む）の側壁に形成させた窒化膜２３を熱燐酸等を用いて除去する。その結果、酸化膜２１と酸化膜２４との間に溝部２８、２７が形成される。この際、窒化膜２３の内側にある酸化膜２１は、ＳＯＩ層２やポリシリコンゲート６が直接熱燐酸にさらされるのを防ぎ、ＳＯＩ層２やポリシリコンゲート６の表面が荒れたり、ダメージが入ることを防ぐ役割も果たす。
【００８２】
続いて、図３０及び図３１に示すように、酸化膜２１をウエットエッチングにより除去する。その結果、溝部２８，２７の形成幅が酸化膜２１の膜厚分、拡大する。上記のように、酸化膜２１、窒化膜２３は溝部２８，２７の形成用膜（溝部形成用膜）として機能する。
【００８３】
このように、図１６〜図３１で示す工程を実行することにより、残存したＳＯＩ層２（ボディ領域）の側面に酸化膜２１及び窒化膜２３を形成した後に酸化膜２４を形成し、その後、酸化膜２１及び窒化膜２３を除去している。その結果、残存したＳＯＩ層２の側面に溝部２８を形成することができ、ＳＯＩ層２の側面からのエピタキシャル成長を価格実に実行可能にしている。
【００８４】
その後、図３２及び図３３に示すように、ＳＯＩ層２の側面からシリコンのエピタキシャル成長を行いエピタキシャルＳｉ層２２を形成する。エピタキシャル成長して形成するエピタキシャルＳｉ層２２はポリシリコンゲート６上のＮＳＧ膜１９をも覆う膜厚で形成される。このようなエピタキシャルＳｉ層２２を形成する理由は、次工程のエピタキシャルＳｉ層２２に対するＣＭＰ処理及びエッチバック工程を施すことにより、残存させるエピタキシャルＳｉ層２２の膜厚の制御性を良くするためである。なお、ポリシリコンゲート６の側面には側壁酸化膜２０が形成されているため、ポリシリコンゲート６とエピタキシャルＳｉ層２２とが一体化することはない。
【００８５】
その後、図３４及び図３５に示すように、ポリシリコンゲート６上のＮＳＧ膜１９の表面が露出する高さまで、エピタキシャルＳｉ層２２をＣＭＰ処理により平坦化する。この際、ＮＳＧ膜１９はＣＭＰ処理のストッパーとして機能し、ＮＳＧ膜１９の終点検出によりＣＭＰ処理は制御性を良く行うことが可能である。
【００８６】
さらに、 図３６及び図３７に示すように、所望の膜厚になるようエピタキシャルＳｉ層２２をエッチバックする。
【００８７】
その結果、ポリシリコンゲート６（側壁酸化膜２０）下のＳＯＩ層２（ボディ領域）と溝部２８内及び溝部２８上のエピタキシャルＳｉ層２２とがボディ及びボディ近傍領域Ａ１として規定され、ボディ及びボディ近傍領域Ａ１以外のエピタキシャルＳｉ層２２の領域がボディ周辺領域Ａ２として規定される。以下、説明の都合上、エピタキシャルＳｉ層２２を含めて単にＳＯＩ層２と称する場合がある。
【００８８】
図３６及び図３７で示す工程の実行時において、ポリシリコンゲート６は、その上面に形成されるＮＳＧ膜１９及びその側面に形成される側壁酸化膜２０によって保護される。上記エッチバックの際、図３７に示すように、側壁酸化膜２０と酸化膜２４との間に形成される溝部２７の深さが比較的深いため、溝部２７内のエピタキシャルＳｉ層２２は完全には除去されない可能性が高く、エピタキシャルＳｉ領域２２ｘ（図３７参照）のように残存する場合がある。
【００８９】
このような場合、図３８に示すように、エピタキシャルＳｉ領域２２ｘによってアクティブ領域３１内におけるソース・ドレイン領域３１ａ，３１ｂ間にリークパスが存在することになる。このリークパスの存在によりＭＯＳトランジスタＱ１０（ＭＯＳトランジスタＱ１１〜Ｑ１３の総称）が正常動作できなくなる懸念がある。
【００９０】
そこで、図３９及び図４０に示すように、エピタキシャルＳｉ領域２２ｘを除去すべくフォトリソ工程を行い、エピタキシャルＳｉ領域２２ｘを含む領域を開口するようにパターニングされたフォトレジスト２６を形成する。
【００９１】
その後、図４１及び図４２に示すように、フォトレジスト２６をマスクとして、エピタキシャルＳｉ領域２２ｘを選択的に除去した後、フォトレジスト２６を除去する。
【００９２】
次に、図４３及び４４に示すように、通常のＭＯＳトランジスタ形成工程を順次施していきＭＯＳトランジスタＱ１０を得る。具体的には、オフセットサイドウォール形成、エクステンション注入、ハロー注入、サイドウォール形成、ディープS/D注入、シリサイド形成のための工程を順次行う。なお、ここに示した各工程は、形成しようとする半導体装置の目的や構造に応じ、順番が入れ替わったり、他の工程が追加されたり、工程が一部省略されても構わない。なお、説明の都合上、エクステンション領域８、ハロー領域９、サイドウォール１０、ソースドレイン拡散領域１１及びシリサイド領域１２は、エクステンション領域８ａ〜８ｃ、ハロー領域９ａ〜９ｃ、サイドウォール１０ａ〜１０ｃ、ソースドレイン拡散領域１１ａ〜１１ｃ、及びシリサイド領域１２ａ〜１２ｃの総称として示している。
【００９３】
その後、図４５及び図４６に示すように、全面にシリコン窒化膜等のライナー膜１３を堆積させる。ライナー膜１３の目的として、単にコンタクトエッチングの際のエッチングストッパーとしての機能をもつものでも良い。しかし、最近はＭＯＳトランジスタの駆動能力を増加させるためストレスを積極的に印加することが主な目的となっている。そのため、ストレスライナー膜として、(1)単一の材質の堆積、(2)単一の材質の積層化、(3)複数の材質を組合わせ、(4)フォトリソグラフィ工程とエッチング工程を組合わせて領域の一部を除去したり積層させる、(5)紫外線を照射して材質のストレス強度を増加させる、等の処理によってライナー膜１３を形成する。
【００９４】
その後、図４７及び図４８に示すように、BEOL(Back-End-of-Line)工程（配線工程）を順次行っていく。一例として、層間酸化膜１４の堆積、ＣＭＰ処理、コンタクトホール１５の形成、メタル配線１６の形成のための各工程を順次施すことが考えられる。
【００９５】
上記工程によって、半導体領域２ｐのボディコンタクト領域３４上に形成されたコンタクトホール１５を介して、ポリシリコンゲート６下のＳＯＩ層２であるボディ領域のボディ電位固定を可能にしている。
【００９６】
以上の一連の工程を順次施すことによって、実施の形態１〜実施の形態３の半導体装置のいずれかを得ることができる。
【００９７】
（第１の態様）
図４９及び図５０は実施の形態４である半導体装置の製造方法の第１の態様を示す断面図である。図４９及び図５０で示す工程は上述した実施の形態４の基本態様における図３６及び図３７で示す工程に相当する。また、図４９は実施の形態１で示した図１のＡ−Ａ断面に相当し、図５０は図１のＢ−Ｂ断面に相当する。
【００９８】
まず、基本態様の図８〜図３５で示す工程を経た後、図４９及び図５０に示すように、エピタキシャルＳｉ層２２の表面高さであるソースドレイン領域形成高さＨsdとゲートチャネル形成高さＨgcとが一致するように、エピタキシャルＳｉ層２２をエッチバックする。その後、基本態様の図３８〜図４８で示す工程を経て、図１〜図３で示した構造の実施の形態１の半導体装置を完成することができる。
【００９９】
（第２の態様）
図５１及び図５２は実施の形態４である半導体装置の製造方法の第２の態様を示す断面図である。図５１及び図５２で示す工程は上述した実施の形態４の基本態様における図３６及び図３７で示す工程に相当する。また、図５１は実施の形態１で示した図１のＡ−Ａ断面に相当し、図５２は図１のＢ−Ｂ断面に相当する。
【０１００】
まず、基本態様の図８〜図３５で示す工程を経た後、図５１及び図５２に示すように、エッチバック量を第１の態様より大きくし、エピタキシャルＳｉ層２２の表面高さであるソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcより深さΔｄ分低くなるように、エピタキシャルＳｉ層２２をエッチバックする。その後、基本態様の図３８〜図４８で示す工程を経て、図１，図４及び図５で示した構造の実施の形態２の半導体装置を完成する。
【０１０１】
（第３の態様）
図５３及び図５４は実施の形態４である半導体装置の製造方法の第３の態様を示す断面図である。図５３及び図５４で示す工程は上述した実施の形態４の基本態様における図３６及び図３７で示す工程に相当する。また、図５３は実施の形態１で示した図１のＡ−Ａ断面に相当し、図５４は図１のＢ−Ｂ断面に相当する。
【０１０２】
まず、基本態様の図８〜図３５で示す工程を経た後、図５３及び図５４に示すように、エッチバック量を第１の態様より小さくし、エピタキシャルＳｉ層２２の表面高さであるソースドレイン領域形成高さＨsdがゲートチャネル形成高さＨgcより高さΔｈ分高くなるように、エピタキシャルＳｉ層２２をエッチバックする。その後、基本態様の図３８〜図４８で示す工程を経て、図１，図６及び図７で示した構造の実施の形態３の半導体装置を完成する。
【０１０３】
（効果）
上述したように、図３６及び図３７で示す工程におけるエピタキシャルＳｉ層２２に対するエッチバック量の変更のみによって第１〜第３の態様の方法を実行でき、実施の形態１〜実施の形態３の半導体装置を製造することができる。したがって、実施の形態４の半導体装置の製造方法は、大半の工程（基本態様の図８〜図３５，図３８〜図４８で示す工程）を共通にし、一部工程（図３６及び図３７で示す工程）の内容を変更するという比較的簡単な変更によって実施の形態１〜実施の形態３の半導体装置を製造することができるという効果を奏する。
【図面の簡単な説明】
【０１０４】
【図１】この発明の実施の形態１であるボディ固定PD型ＳＯＩ構造の半導体装置の平面構造を示す平面図である。
【図２】図１のＡ−Ａ断面構造を示す断面図である。
【図３】図１のＢ−Ｂ断面構造を示す断面図である。
【図４】この発明の実施の形態２であるボディ固定PD型ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図５】実施の形態２の半導体装置の断面構造を示す断面図である。
【図６】この発明の実施の形態３であるボディ固定PD型ＳＯＩ構造の半導体装置の断面構造を示す断面図である。
【図７】実施の形態３の半導体装置の断面構造を示す断面図である。
【図８】この発明の実施の形態４である半導体装置の製造方法の基本態様を示す断面図である。
【図９】実施の形態４の製造方法の基本態様を示す断面図である。
【図１０】実施の形態４の製造方法の基本態様を示す断面図である。
【図１１】実施の形態４の製造方法の基本態様を示す断面図である。
【図１２】実施の形態４の製造方法の基本態様を示す断面図である。
【図１３】実施の形態４の製造方法の基本態様を示す断面図である。
【図１４】実施の形態４の製造方法の基本態様を示す断面図である。
【図１５】実施の形態４の製造方法の基本態様を示す断面図である。
【図１６】実施の形態４の製造方法の基本態様を示す断面図である。
【図１７】実施の形態４の製造方法の基本態様を示す断面図である。
【図１８】実施の形態４の製造方法の基本態様を示す断面図である。
【図１９】実施の形態４の製造方法の基本態様を示す断面図である。
【図２０】実施の形態４の製造方法の基本態様を示す断面図である。
【図２１】実施の形態４の製造方法の基本態様を示す断面図である。
【図２２】実施の形態４の製造方法の基本態様を示す断面図である。
【図２３】実施の形態４の製造方法の基本態様を示す断面図である。
【図２４】実施の形態４の製造方法の基本態様を示す断面図である。
【図２５】実施の形態４の製造方法の基本態様を示す断面図である。
【図２６】実施の形態４の製造方法の基本態様を示す断面図である。
【図２７】実施の形態４の製造方法の基本態様を示す断面図である。
【図２８】実施の形態４の製造方法の基本態様を示す断面図である。
【図２９】実施の形態４の製造方法の基本態様を示す断面図である。
【図３０】実施の形態４の製造方法の基本態様を示す断面図である。
【図３１】実施の形態４の製造方法の基本態様を示す断面図である。
【図３２】実施の形態４の製造方法の基本態様を示す断面図である。
【図３３】実施の形態４の製造方法の基本態様を示す断面図である。
【図３４】実施の形態４の製造方法の基本態様を示す断面図である。
【図３５】実施の形態４の製造方法の基本態様を示す断面図である。
【図３６】実施の形態４の製造方法の基本態様を示す断面図である。
【図３７】実施の形態４の製造方法の基本態様を示す平面図である。
【図３８】実施の形態４の製造方法の基本態様を示す断面図である。
【図３９】実施の形態４の製造方法の基本態様を示す断面図である。
【図４０】実施の形態４の製造方法の基本態様を示す断面図である。
【図４１】実施の形態４の製造方法の基本態様を示す断面図である。
【図４２】実施の形態４の製造方法の基本態様を示す断面図である。
【図４３】実施の形態４の製造方法の基本態様を示す断面図である。
【図４４】実施の形態４の製造方法の基本態様を示す断面図である。
【図４５】実施の形態４の製造方法の基本態様を示す断面図である。
【図４６】実施の形態４の製造方法の基本態様を示す断面図である。
【図４７】実施の形態４の製造方法の基本態様を示す断面図である。
【図４８】実施の形態４の製造方法の基本態様を示す断面図である。
【図４９】この発明の実施の形態４である半導体装置の製造方法の第１の態様を示す断面図である。
【図５０】実施の形態４の製造方法の第１の態様を示す断面図である。
【図５１】この発明の実施の形態４である半導体装置の製造方法の第２の態様を示す断面図である。
【図５２】実施の形態４の製造方法の第２の態様を示す断面図である。
【図５３】この発明の実施の形態４である半導体装置の製造方法の第３の態様を示す断面図である。
【図５４】実施の形態４の製造方法の第３の態様を示す断面図である。
【図５５】従来のボディ固定PD型ＳＯＩ構造の半導体装置の平面構造を示す平面図である。
【図５６】図５５のＣ−Ｃ断面構造を示す断面図である。
【図５７】図５５のＤ−Ｄ断面構造を示す断面図である。
【符号の説明】
【０１０５】
１  Ｓｉ支持基板、２  ＳＯＩ層、３  埋め込み酸化膜、５  ゲート絶縁膜、６  ポリシリコンゲート、７  オフセットサイドウォール、８，８ａ〜８ｃ  エクステンション領域、９，９ａ〜９Ｃ  ハロー領域、１０，１０ａ〜１０ｃ  サイドウォール、１１，１１ａ〜１１ｃ  ソースドレイン拡散領域、１２，１２ａ〜１２ｃ，１２ｇ  シリサイド領域、１３，１３ａ〜１３ｃ  ライナー膜、１４  層間酸化膜、１５  コンタクトホール、１６  メタル配線、１７，２５，２６  フォトレジスト、１８，２３  窒化膜、１９  ＮＳＧ膜、２０  側壁酸化膜、２１，２４  酸化膜、２２  エピタキシャルＳｉ層、２２ｘ  エピタキシャルＳｉ領域、３１  アクティブ領域、３２  部分分離領域、３３  完全分離領域、３４  ボディコンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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