(57)【要約】【課題】メモリモジュールの交換を容易にする、メモリモジュールへのメモリアクセスを管理するメモリインタフェースおよびメモリシステムを実現する。【解決手段】メモリインタフェース３は、プログラム可能な論理部１１と、メモリモジュール２−Ａおよび２−Ｂへのメモリアクセスを管理する固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段１２と、プログラム可能な論理部１１上に、コンフィグレーションデータを展開してメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段１３と、装着されたメモリモジュール２−Ａおよび２−Ｂの種類に対応するコンフィグレーションデータを記憶手段１２から読み出し、コンフィグレーション手段１３に対して当該コンフィグレーションデータを用いてコンフィグレーション処理を実行するよう制御する制御手段１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体メモリチップが実装されたメモリモジュールを装着するためのメモリソケットを有し、装着されたメモリモジュールへのメモリアクセスを管理するためのメモリインタフェースであって、
プログラム可能な論理部と、
メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、
前記プログラム可能な論理部上に、前記メモリソケットに装着されたメモリモジュールの種類に対応する前記コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション手段と、
を備えることを特徴とするメモリインタフェース。
【請求項２】
半導体メモリチップが実装されたメモリモジュールを装着するためのメモリソケットを有し、装着されたメモリモジュールへのメモリアクセスを管理するためのメモリインタフェースであって、
プログラム可能な論理部と、
メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、
前記プログラム可能な論理部上に、前記コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段と、
前記メモリソケットに装着されたメモリモジュールの種類に対応する前記コンフィグレーションデータを前記記憶手段から読み出し、かつ、前記コンフィグレーション手段に対して当該コンフィグレーションデータを用いて前記のコンフィグレーション処理を実行するよう制御する制御手段と、
を備えることを特徴とするメモリインタフェース。
【請求項３】
前記制御手段は、前記メモリソケットに装着されたメモリモジュールの種類を、当該メモリモジュール上に実装されているＰＲＯＭに記憶されている当該メモリモジュール固有の識別情報を読み出すことにより、識別する請求項２に記載のメモリインタフェース。
【請求項４】
前記メモリソケットに装着されたメモリモジュールへ、前記制御手段によって指示された値の電源電圧を供給する電源をさらに備え、
前記制御手段は、前記メモリソケットに装着されたメモリモジュールの種類に対応する値の電源電圧を出力するよう前記電源に対して指示する請求項２に記載のメモリインタフェース。
【請求項５】
メモリモジュールの前記メモリソケットへの正しい装着の向きを規定する誤装着防止のための切欠き部をさらに備える請求項２に記載のメモリインタフェース。
【請求項６】
半導体メモリチップが実装されたメモリモジュールであって、該メモリモジュール上に実装されているＰＲＯＭに当該メモリモジュール固有の識別情報が記憶されるメモリモジュールと、
前記メモリモジュールへのメモリアクセスを管理するためのメモリインタフェースであって、メモリモジュールを装着するためのメモリソケットと、プログラム可能な論理部と、メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、前記プログラム可能な論理部上に、前記メモリソケットに装着されたメモリモジュールの種類に対応する前記コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段と、を有するメモリインタフェースと、
を備えることを特徴とするメモリシステム。
【請求項７】
半導体メモリチップが実装されたメモリモジュールであって、該メモリモジュール上に実装されているＰＲＯＭに当該メモリモジュール固有の識別情報が記憶されるメモリモジュールと、
前記メモリモジュールへのメモリアクセスを管理するためのメモリインタフェースであって、メモリモジュールを装着するためのメモリソケットと、プログラム可能な論理部と、メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、前記プログラム可能な論理部上に、前記コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段と、前記メモリソケットに装着されたメモリモジュールの種類に対応する前記コンフィグレーションデータを前記記憶手段から読み出し、かつ、前記コンフィグレーション手段に対して当該コンフィグレーションデータを用いて前記のコンフィグレーション処理を実行するよう制御する制御手段と、を有するメモリインタフェースと、
を備えることを特徴とするメモリシステム。
【請求項８】
前記制御手段は、前記メモリソケットに装着されたメモリモジュールの種類を、当該メモリモジュール上に実装されているＰＲＯＭに記憶されている当該メモリモジュール固有の識別情報を読み出すことにより、識別する請求項７に記載のメモリシステム。
【請求項９】
前記メモリインタフェースは、前記メモリソケットに装着されたメモリモジュールへ、前記制御手段によって指示された値の電源電圧を供給する電源をさらに備え、
前記制御手段は、前記メモリソケットに装着されたメモリモジュールの種類に対応する値の電源電圧を出力するよう前記電源に対して指示する請求項７に記載のメモリシステム。
【請求項１０】
前記メモリインタフェースの前記メモリソケットおよび前記メモリモジュールは、前記メモリモジュールの前記メモリソケットへの正しい装着の向きを規定する誤装着防止のための切欠き部をそれぞれ有する請求項７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリチップが実装されたメモリモジュールへのメモリアクセスを管理するためのメモリインタフェース、ならびにこのメモリモジュールおよびメモリインタフェースを備えるメモリシステムに関する。
【背景技術】
【０００２】
コンピュータに装着されるメモリモジュール（「拡張メモリ」、「メモリ基板」あるいは「拡張用メモリ基板」などとも称される。）は、よりメモリ容量の大きいものやメモリアクセスが高速にできるものなどに将来交換することを考慮して、モジュール化されており、特に近年は、様々な種類のメモリモジュールが市場に出回っている。メモリモジュールには、同一仕様の半導体メモリチップが複数個実装され、コンピュータに接続するための接続端子が設けられている。メモリモジュールは、コンピュータ本体のマザーボードに設けられたメモリソケット（「メモリスロット」とも称される。）に装着されて使われる。このようなメモリモジュールは、一般にＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）と呼ばれ、パーソナルコンピュータやプリンタのメモリとして利用されている。
【０００３】
今日のパーソナルコンピュータにおいて主として用いられているのは同期式のメモリモジュールであり、例えば、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭなど、メモリアクセスの高速化の要求に応えて様々なメモリモジュールが開発されている。これら各メモリモジュールは、高速化を実現することを主眼に開発されているので、互換性はない。
【０００４】
メモリモジュールは、そのメモリモジュールのインタフェース仕様に対応したメモリコントローラによって、メモリアクセスが管理・制御される。例えば、ＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭは、それぞれＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）と呼ばれるインタフェース仕様が採用されている。しかし、ＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭの各ＤＩＭＭは、電源電圧の値がそれぞれ異なっているので、これらメモリモジュール間には互換性がない。
【０００５】
図５は、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）の基本構成を示す回路図である。また、表１は、ＳＳＴＬを採用するＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭのインタフェース仕様を示す。
【０００６】
【表１】
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【０００７】
ＤＤＲ  ＳＤＲＡＭには「ＳＳＴＬ  ２」が、ＤＤＲ２  ＳＤＲＡＭには「ＳＳＴＬ  １８」が、ＤＤＲ３  ＳＤＲＡＭには「ＳＳＴＬ  １５」が、インタフェースとして採用されている。ＤＤＲ  ＳＤＲＡＭの電源電圧は２．５ボルトであり、ＤＤＲ２  ＳＤＲＡＭの電源電圧は１．８ボルトであり、ＤＤＲ３  ＳＤＲＡＭの電源電圧は１．５ボルトであり、世代が進むにつれて低電圧化している。
【０００８】
メモリモジュールの交換を容易にしかつその自由度を高めることを目的として、半導体メモリチップを複数実装したメモリモジュール上に、このメモリモジュールのインタフェース仕様に対応したメモリコントローラを実装する技術がある（例えば、特許文献１参照）。この技術は、半導体メモリチップの仕様に対応したメモリコントローラを、メモリモジュール上に実装されたＦＰＧＡなどのプログラマブルデバイスにプログラムするものである。
【０００９】
【特許文献１】特開２００１−２９０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、メモリモジュールの種類が異なると、対応するメモリコントローラや電源電圧が異なる。したがって、例えば、コンピュータに装着されたメモリモジュールを、高速化するために他のメモリモジュールに交換しようとする場合は、メモリコントローラを変更するだけでなく、電源電圧についても変更しなければならない。
【００１１】
例えば、ＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭの各ＤＩＭＭは、メモリモジュールに実装されている半導体メモリチップまたはメモリモジュールが装着されるマザーボードの破壊を防ぐために、メモリモジュールは、電圧キーあるいはアーキテクチャキーと呼ばれる構造を有しており、対応していないコンピュータのメモリソケットには装着できないようになっている。このため、メモリモジュールを、対応してないコンピュータに実装しようとする場合には、コンピュータのメモリソケット周辺の大掛かりな改造が必要となる。
【００１２】
また、特開２００１−２９０６９６号公報（すなわち、上記特許文献１）に記載された技術では、半導体メモリチップの仕様を電気的に認識することができないため、プログラマブルデバイスの書き換えを自動化することができない。また、電源電圧の値を自動的に変更することもできない。
【００１３】
従って本発明の目的は、上記問題に鑑み、半導体メモリチップが実装されたメモリモジュールの交換を容易にする、メモリモジュールへのメモリアクセスを管理するためのメモリインタフェース、ならびにこのメモリモジュールおよびメモリインタフェースを備えるメモリシステムを提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を実現するために、本発明においては、メモリソケットに装着されたメモリモジュールの種類に対応する、メモリモジュールへのメモリアクセスを管理するメモリコントローラ機能を構築するためのコンフィグレーションデータを、プログラム可能な論理部上に展開し、プログラム可能な論理部にメモリコントローラ機能を構築する。
【００１５】
すなわち、本発明によれば、半導体メモリチップが実装されたメモリモジュールを装着するためのメモリソケットを有し、装着されたメモリモジュールへのメモリアクセスを管理するためのメモリインタフェースは、プログラム可能な論理部と、メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、プログラム可能な論理部上に、コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段と、メモリソケットに装着されたメモリモジュールの種類に対応するコンフィグレーションデータを記憶手段から読み出し、かつ、コンフィグレーション手段に対して当該コンフィグレーションデータを用いて上記のコンフィグレーション処理を実行するよう制御する制御手段と、を備える。
【００１６】
また、本発明によるメモリシステムは、
半導体メモリチップが実装されたメモリモジュールであって、このメモリモジュール上に実装されているＰＲＯＭに当該メモリモジュール固有の識別情報が記憶されるメモリモジュールと、
メモリモジュールへのメモリアクセスを管理するためのメモリインタフェースであって、メモリモジュールを装着するためのメモリソケットと、プログラム可能な論理部と、メモリモジュールへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段と、プログラム可能な論理部上に、コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段と、メモリソケットに装着されたメモリモジュールの種類に対応するコンフィグレーションデータを記憶手段から読み出し、かつ、コンフィグレーション手段に対して当該コンフィグレーションデータを用いて上記のコンフィグレーション処理を実行するよう制御する制御手段と、を有するメモリインタフェースと、を備える。
【発明の効果】
【００１７】
本発明によれば、半導体メモリチップが実装されたメモリモジュールの交換を容易にする、メモリモジュールへのメモリアクセスを管理するためのメモリインタフェース、ならびにこのメモリモジュールおよびメモリインタフェースを備えるメモリシステムを実現することができる。
【００１８】
本発明によれば、メモリインタフェースに装着するメモリモジュールの種類が異なっても、メモリモジュールの種類を認識して当該メモリモジュールに対応したメモリコントローラおよび電源環境が自動的に構築され、なおかつメモリモジュールの裏表を間違えないようにしてメモリソケットに装着できるようにするための誤装着防止キーの機構を有しているので、ユーザは、メモリモジュールを、その仕様を特に注意する必要なく容易に交換することができ、また、コンピュータのメモリソケット周辺の大掛かりな改造も必要なくなる。例えば、コンピュータに不慣れなユーザであっても、コンピュータに装着されたＤＤＲ  ＳＤＲＡＭのメモリモジュールをＤＤＲ２  ＳＤＲＡＭのメモリモジュールに交換するといった作業が簡単に行える。
【発明を実施するための最良の形態】
【００１９】
本発明の実施例として、メモリインタフェースのメモリスロットに２個のメモリモジュールが装着される場合を以下に説明する。なお、装着するメモリモジュールの個数は本発明を限定するものではなく、その他の個数であってもよい。
【００２０】
図１は、本発明の第１の実施例によるメモリシステムの構成を示す図である。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。本発明の第１の実施例によるメモリシステム１は、半導体メモリチップが実装されたメモリモジュール２−Ａおよび２−Ｂと、メモリモジュール２−Ａおよび２−Ｂへのメモリアクセスを管理するためのメモリインタフェース３を備える。メモリインタフェース３は、メモリモジュール２−Ａおよび２Ｂを装着しようとするコンピュータ内の所定のボード（例えばマザーボード）上に構成される。
【００２１】
本発明のメモリシステム１においては、メモリインタフェース３に装着されるメモリモジュールは、同じ仕様のＤＩＭＭでなければならない。例えば、図１においては、メモリモジュール２−ＡがＤＤＲ  ＳＤＲＡＭならばメモリモジュール２−ＢもＤＤＲ  ＳＤＲＡＭでなければならず、メモリモジュール２−ＡがＤＤＲ２  ＳＤＲＡＭならばメモリモジュール２−ＢもＤＤＲ２  ＳＤＲＡＭでなければならず、メモリモジュール２−ＡがＤＤＲ３  ＳＤＲＡＭならばメモリモジュール２−ＢもＤＤＲ３  ＳＤＲＡＭでなければならない。例えば、メモリインタフェース３に装着されるメモリモジュール２−ＡをＤＤＲ  ＳＤＲＡＭとし、メモリモジュール２−ＢをＤＤＲ２  ＳＤＲＡＭとするといったようなことはできない。
【００２２】
図２は、本発明の第１の実施例によるメモリシステムにおけるメモリモジュールを例示する図である。図２（ａ）は、ＤＤＲ  ＳＤＲＡＭが実装された場合のメモリモジュールを例示し、図２（ｂ）は、ＤＤＲ２  ＳＤＲＡＭが実装された場合のメモリモジュールを例示し、図２（ｃ）は、ＤＤＲ３  ＳＤＲＡＭが実装された場合のメモリモジュールを例示する。
【００２３】
本実施例においては、メモリモジュール２−Ａおよび２−Ｂには、ＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭもしくはＤＤＲ３  ＳＤＲＡＭのうちの同一仕様の半導体メモリチップが複数実装されるほかに、ＰＲＯＭ（参照符号２１）が実装される。このＰＲＯＭには、当該ＰＲＯＭが実装されるメモリモジュールに固有の識別情報を予め記憶させておく。また、メモリモジュール２−Ａおよび２−Ｂには、コンピュータ内の例えばマザーボードに設けられたメモリソケットに電気的に接続するための接続端子２２が複数個設けられている。この接続端子２２のうち、少なくとも、ＰＲＯＭ２１へアクセスするのに必要な端子、ＰＲＯＭの電源のための端子、およびＧＮＤ端子については、その配置順および配置位置が半導体メモリチップの仕様にかかわらず同じである。
【００２４】
また、メモリモジュール２−Ａおよび２−Ｂは、メモリモジュールのメモリソケットへの正しい装着の向きを規定する誤装着防止のための切欠き部２３を備える。本発明の実施例における切欠き部２３は、従来のＤＩＭＭにおける電圧キーやアーキテクチャキーのようなメモリモジュールの仕様を特定するためのものではなく、メモリモジュールの裏表を間違えないようにしてメモリソケットに装着できるようにするためのいわゆる誤装着防止キーの役割を有するものである。メモリモジュールが装着される側であるメモリソケットには、切欠き部２３に勘合する凸部を設ける。本実施例によれば、メモリモジュールの種類に関係なく、メモリソケットを装着できるが、このため、切欠き部２３は、図２（ａ）〜（ｃ）に示すように、メモリモジュールの種類が異なっていても、メモリモジュールの本体上において同一の位置に設けられる。
【００２５】
図１に示すメモリインタフェース３は、メモリモジュール２−Ａおよび２−Ｂを装着するためのメモリソケット（図示せず）と、プログラム可能な論理部であるＰＬＤ（参照符号１１）と、メモリモジュール２−Ａおよび２−Ｂへのメモリアクセスを管理するメモリモジュール固有のメモリコントローラ機能を構築するためのコンフィグレーションデータを記憶する記憶手段であるＲＯＭ（参照符号１２）と、プログラム可能な論理部であるＰＬＤ１１上に、コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築するコンフィグレーション処理を実行するコンフィグレーション手段１３と、メモリソケットに装着されたメモリモジュール２−Ａおよび２−Ｂの種類に対応するコンフィグレーションデータを記憶手段であるＲＯＭ１２から読み出し、かつ、コンフィグレーション手段１３に対して読み出したコンフィグレーションデータを用いてコンフィグレーション処理を実行するよう制御する制御手段であるＣＰＵ（参照符号１４）と、を備える。
【００２６】
本実施例においてＲＯＭ１２が記憶するコンフィグレーションデータは、例えば、ＤＤＲ  ＳＤＲＡＭが実装されたメモリモジュールへのメモリアクセスを管理するためのＤＤＲ  ＳＤＲＡＭ固有のメモリコントローラ機能を構築するためのコンフィグレーションデータ、ＤＤＲ２  ＳＤＲＡＭが実装されたメモリモジュールへのメモリアクセスを管理するためのＤＤＲ２  ＳＤＲＡＭ固有のメモリコントローラ機能を構築するためのコンフィグレーションデータ、および、ＤＤＲ３  ＳＤＲＡＭが実装されたメモリモジュールへのメモリアクセスを管理するためのＤＤＲ３  ＳＤＲＡＭ固有のメモリコントローラ機能を構築するためのコンフィグレーションデータ、である。
【００２７】
また、ＲＯＭ１２は、メモリモジュール固有のメモリコントローラ機能を構築するための上記コンフィグレーションデータを記憶するほかに、制御手段であるＣＰＵ１４の動作手順を規定するソフトウェアプログラムを記憶する。ＣＰＵ１４は、ＲＯＭ１５に記憶されたソフトウェアプログラムに従ってその動作が制御されるが、この制御については図３を参照して後述する。参照符号１５で示されるＲＡＭは、ＣＰＵ１４により必要に応じて利用されるものであり、そのための作業領域が確保されている。
【００２８】
ＣＰＵ１４は、メモリソケットに装着されたメモリモジュール２−Ａおよび２−Ｂの種類を、当該メモリモジュール上に実装されているＰＲＯＭ２１に記憶されている当該メモリモジュール固有の識別情報をＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）（参照符号１６）を介して読み出すことにより、識別する。
【００２９】
また、図１のメモリインタフェース３は、メモリソケットに装着されたメモリモジュールへ、ＣＰＵ１４によって指示された値の電源電圧を供給するプログラマブル電源１７をさらに備える。上述のように、ＤＤＲ  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭ、およびＤＤＲ３  ＳＤＲＡＭの各ＤＩＭＭは、電源電圧の値がそれぞれ異なっている。そこで、ＣＰＵ１４は、上記識別結果に基づき、メモリソケットに装着されたメモリモジュールの種類に対応する値の電源電圧を出力するようプログラマブル電源１７に対して指示する。プログラマブル電源１７は、その内部に、各電圧値Ｖｔｔ、ＶｒｅｆおよびＶｄｄを出力として投入もしくは遮断する出力スイッチＳＷ１、ＳＷ２およびＳＷ３を有しており、ＣＰＵ１４の指示に従って、Ｖｔｔ、ＶｒｅｆおよびＶｄｄをそれぞれ設定し出力する。このプログラマブル電源は、設定された電圧を出力できるものであればどのような構成であってもよく、例えば、リニア電源、スイッチング電源などがある。また、リニア電源、スイッチング電源の出力電圧を設定する方法としては、出力電圧を抵抗で分圧して基準となる電圧と比較する方法が一般的に用いられている。したがって、出力電圧を分圧する抵抗の比を変えることによって出力電圧を自由に変更することが出来る。この抵抗にデジタルポテンションメータ等を用いることによりＣＰＵ１４から出力電圧の制御が可能である。
【００３０】
なお、メモリインタフェース３は、このプログラマブル電源１７とは別に、固定電源１８を備える。固定電源１８は、メモリインタフェース３内の必要な素子に一定電圧を供給する。
【００３１】
また、ＣＰＵ１４は、上記識別結果に基づき、メモリソケットに装着されたメモリモジュールの種類に対応するコンフィグレーションデータをＲＯＭ１２から読み出す制御を行うとともに、読み出したコンフィグレーションデータを用いてコンフィグレーション処理を実行するようコンフィグレーション手段１３に対して指示する。
【００３２】
参照符号１１で示されるＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、何度もコンフィグレーション可能なデバイスである。コンフィグレーション手段１３は、ＣＰＵ１４からの指示に従い、ＰＬＤ１１上に、ＲＯＭ１２から読み出されたコンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築する。これによりＰＬＤ１１は、メモリインタフェース３のメモリソケットに装着されたメモリモジュールの種類に対応するメモリコントローラとして動作することになる。
【００３３】
図３は、本発明の第１の実施例によるメモリシステム内の制御手段の動作フローを示すフローチャートである。上述のように図１のＲＯＭ１２は、制御手段であるＣＰＵ１４の動作手順を規定するソフトウェアプログラムを記憶しているが、このソフトウェアプログラムの動作フローが、図３にフローチャートとして示されている。以下、メモリモジュール２−Ａおよび２−ＢがＤＤＲ２  ＳＤＲＡＭである場合を例に挙げて、本発明の第１の実施例によるメモリシステム内の制御手段であるＣＰＵ１４の動作について説明する。
【００３４】
メモリインタフェース３の電源が投入されると、固定電源１８は、ＰＬＤ１１、ＲＯＭ１２、ＣＰＵ１４、ＲＡＭ１５およびＳＰＩ１６、ならびにメモリインタフェース３のメモリソケットに装着されたメモリモジュール２−Ａおよび２−Ｂに実装された各ＰＲＯＭ２１に、電圧を供給し、これら各構成要素が起動する。なお、この時点では、プログラマブル電源１７が出力する電圧は設定されておらず、なおかつ、プログラマブル電源１７内の出力スイッチＳＷ１、ＳＷ２およびＳＷ３はオフである。このため、ＰＬＤ１１、ならびにメモリモジュール２−Ａおよび２−Ｂのアドレス・制御データ線には電圧が印加されていない。
【００３５】
ＣＰＵ１４に電圧が供給されると、ＣＰＵ１４は、ＲＯＭ１２から、ＣＰＵ１４の動作手順を規定するソフトウェアプログラムを読み出して実行する。まずステップＳ１０１において、ＣＰＵ１４は、メモリソケットに装着されたメモリモジュール２−Ａおよび２−Ｂの種類を、当該メモリモジュール上に実装されているＰＲＯＭ２１に記憶されている当該メモリモジュール固有の識別情報をＳＰＩ１６を介して読み出すことにより、識別する。図３の例では、装着されたメモリモジュール２−Ａおよび２−Ｂ上に実装されているＰＲＯＭに記憶されている識別情報から、当該メモリモジュール２−Ａおよび２−ＢがＤＤＲ２  ＳＤＲＡＭであると認識する。
【００３６】
次いでＣＰＵ１４は、ステップＳ１０２において、ステップＳ１０１における識別結果に基づきＲＯＭ１２からＤＤＲ２  ＳＤＲＡＭ専用のコンフィグレーションデータを読み出し、かつ、コンフィグレーション手段１３に対し、ＰＬＤ１１上に当該コンフィグレーションデータを展開してこれに基づいてメモリコントローラ機能を構築するよう、指示する。コンフィグレーション手段１３は、ＣＰＵ１４からの指示に従い、ＰＬＤ１１上に、当該コンフィグレーションデータを展開して当該コンフィグレーションデータに基づいてメモリコントローラ機能を構築する。これによりＰＬＤ１１上には、ＤＤＲ２  ＳＤＲＡＭに対応するメモリコントローラ機能が実現される。
【００３７】
次いでＣＰＵ１４は、ステップＳ１０３において、メモリソケットに装着されたメモリモジュールの種類に対応する値の電源電圧を出力するようプログラマブル電源１７を設定する。図３の例では、装着されたメモリモジュール２−Ａおよび２−ＢはＤＤＲ２  ＳＤＲＡＭであると認識されているので、Ｖｔｔを０．９ボルトに、Ｖｒｅｆを０．９ボルトに、Ｖｄｄを１．８ボルトに、それぞれ設定する。なお、この例では、メモリモジュール２−Ａおよび２−ＢはＤＤＲ２  ＳＤＲＡＭであるとして説明したが、例えばＤＤＲ  ＳＤＲＡＭおよびＤＤＲ３  ＳＤＲＡＭの場合は、表１に示すように電圧を設定すればよい。
【００３８】
次いでＣＰＵ１４は、ステップＳ１０４において、プログラマブル電源１７のＶｔｔ、ＶｒｅｆおよびＶｄｄの各電圧が正しく設定されたかについてプログラマブル電源１７のステータスを確認し、正しく設定されたと確認された時点でプログラマブル電源の出力スイッチＳＷ１、ＳＷ２およびＳＷ３をオンにする。
【００３９】
次いでＣＰＵ１４は、ステップＳ１０５において、ＲＯＭ１２から読み出したコンフィグレーションデータを基に、ＰＬＤ１１上に構築されたメモリコントローラならびにメモリモジュール２−Ａおよび２−Ｂ上に実装されたメモリチップの初期化を行う。
【００４０】
以上の各処理を経て、ＰＬＤ１１は、ＤＤＲ２  ＳＤＲＡＭ専用のメモリコントローラとして動作することができるようになる。これにより、メモリインタフェース３を通じて、メモリモジュール２−Ａおよび２−Ｂへのメモリアクセスを管理することができるようになる。また、ステップＳ１０２においてＰＬＤ上にメモリコントローラ機能を構築した後に、ステップＳ１０３およびＳ１０４においてメモリモジュールへ電源が供給されるので、メモリモジュールおよびメモリインタフェースが破壊されることがない。
【００４１】
図４は、本発明の第２の実施例によるメモリシステムの構成を示す図である。上述の第１の実施例では、ＣＰＵ、ＲＡＭ、コンフィグレーション手段およびＳＰＩを、それぞれ個別のデバイスとして構成したが、本発明の第２の実施例では、これらの構成要素を、ＰＬＤ上に構築したものである。すなわち、ＰＬＤ１１’上には、図１における例のコンフィグレーション手段１３、ＣＰＵ１４、ＲＡＭ１５およびＳＰＩ１６の各機能に対応するコンフィグレーション手段１３’、ＣＰＵ１４’、ＲＡＭ１５’およびＳＰＩ１６’が構築される。第２の実施例においても、第１の実施例と同様に、メモリインタフェース３に装着されるメモリモジュール２−Ａおよび２−Ｂの種類に対応するメモリコントローラがＰＬＤ１１’に構築されるが、図４では、ＰＬＤ１１’上に構築されるメモリコントローラを参照符号２０で示している。また、第２の実施例では、プログラマブル電源１７に対するインタフェースとして、プログラマブル電源インタフェース１９がＰＬＤ１１’上に構築される。プログラマブル電源インタフェース１９は、図３のステップＳ１０１が実行される前に、ＰＬＤ１１’上にコンフィグレーションされる。なお、これ以外の回路構成要素については図１に示す回路構成要素と同様であるので、同一の回路構成要素には同一の参照符号を付して当該回路構成要素についての詳細な説明は省略する。本発明の第２の実施例によれば、第１の実施例の場合のメモリインタフェースよりもさらに小型のメモリインタフェースを実現することができる。
【産業上の利用可能性】
【００４２】
本発明は、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）と呼ばれるインタフェース仕様を採用したメモリモジュールへのメモリアクセスを管理するためのメモリインタフェースおよびメモリシステムに適用することができる。
【００４３】
本発明の第１および第２の実施例によれば、メモリインタフェースに装着するメモリモジュールの種類が異なっても、メモリモジュールの種類を認識して当該メモリモジュールに対応したメモリコントローラおよび電源環境が自動的に構築され、なおかつメモリモジュールをその裏表を間違えないようにメモリソケットに装着できるようにするための誤装着防止キーの機構を有しているので、ユーザは、メモリモジュールを、その仕様を特に注意する必要なく容易に交換することができ、また、コンピュータのメモリソケット周辺の大掛かりな改造も必要なくなる。例えば、コンピュータに不慣れなユーザであっても、コンピュータに装着されたＤＤＲ  ＳＤＲＡＭのメモリモジュールをＤＤＲ２  ＳＤＲＡＭのメモリモジュールに交換するといった作業が簡単に行える。また、本発明の第２の実施例によれば、第１の実施例の場合のメモリインタフェースよりもさらに小型のメモリインタフェースを実現することができるので、本発明によるメモリシステムをモバイル端末などのような小型端末に組み込むことも容易である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例によるメモリシステムの構成を示す図である。
【図２】本発明の第１の実施例によるメモリシステムにおけるメモリモジュールを例示する図である。
【図３】本発明の第１の実施例によるメモリシステムの動作フローを示すフローチャートである。
【図４】本発明の第２の実施例によるメモリシステムの構成を示す図である。
【図５】ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）の基本構成を示す回路図である。
【符号の説明】
【００４５】
１    メモリシステム
２−Ａ、２−Ｂ    メモリモジュール
３    メモリインタフェース
１１    プログラム可能な論理部
１２    記憶手段
１３、１３’    コンフィグレーション手段
１４、１４’    制御手段
１５、１５’    ＲＡＭ
１６、１６’    ＳＰＩ
１７    プログラマブル電源
１８    固定電源
１９    プログラマブル電源インタフェース
２０    メモリコントローラ
２１    ＰＲＯＭ
２２    接続端子
２３    切欠き部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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