(57)【要約】【課題】ＡＭ変調されたＰＩＦ信号から映像信号を同期検波するＶＩＦ回路において、過変調状態にて復調される映像信号の精度が低くなる。【解決手段】比較器６８は、過変調状態であるＶＴＨ超の映像信号か否かを判定する。ＶＴＨ以下の期間では、スイッチ回路５６はＡＰＣフィルタ５４の出力電圧をＶＣＯ４８に入力させ、ＰＬＬを構成する。ＰＬＬは、ＰＩＦ信号にロックするように動作し、搬送波を再生する。一方、ＶＴＨを超える期間では、スイッチ回路５６はＳＨ回路５８の出力電圧ＶＳＨをＶＣＯ４８に入力する。ＳＨ回路５８は、水平同期期間でのロック状態のＡＰＣフィルタ５４の電圧を保持しており、これを用いてＶＣＯ４８を制御することで、フリーランや周波数ドリフトが抑制される。【選択図】図１
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【特許請求の範囲】
【請求項１】
映像信号に応じて原搬送波が振幅変調された映像変調信号に基づいて再生搬送波を生成するフェーズロックループと、当該再生搬送波を用いて前記映像変調信号から前記映像信号を同期検波する検波回路とを有した映像検波回路において、
前記フェーズロックループ内の電圧制御発振器に対する制御電圧を、前記映像変調信号が所定の変調度閾値以下の通常変調状態にあるときのロック状態にてサンプルホールドし、ホールド電圧として出力するサンプルホールド回路と、
前記変調度閾値を超える過変調状態を検出する過変調検出回路と、
前記過変調状態では、前記電圧制御発振器に、前記制御電圧に代えて前記ホールド電圧を入力する制御電圧切換回路と、
を有することを特徴とする映像検波回路。
【請求項２】
請求項１に記載の映像検波回路において、
前記サンプルホールド回路は、前記映像信号の同期期間にて前記ホールド電圧をサンプリングすることを特徴とする映像検波回路。
【請求項３】
請求項１に記載の映像検波回路において、
前記サンプルホールド回路は、前記映像信号の水平同期信号に同期して前記ホールド電圧をサンプリングすることを特徴とする映像検波回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載の映像検波回路において、
前記制御電圧切換回路は、
前記映像信号を前記変調度閾値に対応した電圧と比較して前記過変調状態を判定する比較器を有することを特徴とする映像検波回路。
【請求項５】
請求項１から請求項４のいずれか１つに記載の映像検波回路において、
前記変調度閾値は、１００％未満かつ、前記映像変調信号から前記フェーズロックループが前記原搬送波を検出可能な上限の変調度に応じた値に設定されること、を特徴とする映像検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波を振幅変調した映像変調信号から映像信号を検波する映像検波回路に関し、特に１００％を超える過変調状態に対応した回路に関する。
【背景技術】
【０００２】
テレビジョン受信機は、目的とする放送局から受信した無線周波数のテレビジョン信号を所定の中間周波数（ＩＦ：Intermediate Frequency）にダウンコンバートし、そのＩＦ信号から映像信号、色信号、音声信号を復調する。例えば、ＶＩＦ（Video Intermediate Frequency）回路は、中間周波数の映像変調信号（映像ＩＦ信号、以下、ＰＩＦ信号）から、輝度情報を含む映像信号を復調する。ＰＩＦ信号は、映像信号により振幅変調されており、ＶＩＦ回路は、ＰＩＦ信号の搬送波を再生し、この再生搬送波を用いて同期検波を行い、映像信号を抽出する。
【０００３】
図４は、従来のＶＩＦ回路の構成を示すブロック図である。入力端子２から入力されたＰＩＦ信号はアンプ４にて増幅された後、検波器（ＶＤＥＴ）６及びＡＰＣ（Automatic Phase Control）検波器８に入力される。ＡＰＣ検波器８、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１０、移相器１２は、フェーズロックループ（ＰＬＬ：Phase Locked Loop）を構成し、入力されたＰＩＦ信号に基づいて、その搬送波を再生する。
【０００４】
移相器１２はＶＣＯ１０からの入力信号に対して、±４５°の位相差を有する２つの信号を生成し、一方をＡＰＣ検波器８、他方をＶＤＥＴ６へ出力する。例えば、移相器１２から＋４５°位相差の出力がＡＰＣ検波器８へ入力される。ここで、ＰＬＬは、ＡＰＣ検波器８に入力される２つの入力信号間の位相差が９０°となるように同期制御を行う。
【０００５】
ＡＰＣ検波器８は２つの入力信号を混合し、それらの周波数の差に対応するＤＣ成分として、両信号の間の位相差と目標値９０°との位相ずれ量δに応じた電流ＩＡＰＣを出力する。また、ＡＰＣ検波器８からは周波数の和に対応する高周波成分も出力される。ＡＰＣ検波器８の出力には低域通過フィルタ（ＬＰＦ：Low Pass Filter）であるＡＰＣフィルタ１４が接続される。ＡＰＣフィルタ１４は平滑化を行って、この高周波成分を落とす。また、ＡＰＣフィルタ１４は、ＩＡＰＣを所定の時定数で積分し、ＶＣＯ１０に対する制御電圧に変換する。
【０００６】
ＰＬＬを例えば、アンプ４からＡＰＣ検波器８へ入力されるＰＩＦ信号に対して、移相器１２からＡＰＣ検波器８へ入力される信号が＋９０°の位相差を有するように構成すると、移相器１２からＶＤＥＴ６へ入力される信号として、ＰＩＦ信号の搬送波と同じ周波数で、かつ位相差が０°の再生搬送波が得られる。すなわち、ＶＤＥＴ６に入力されるＰＩＦ信号と再生搬送波との間の位相差が０°に制御される。
【０００７】
ＶＤＥＴ６は、移相器１２からの再生搬送波を用いた同期検波により、アンプ４からのＰＩＦ信号をＡＭ検波して映像信号を抽出する。抽出された映像信号はビデオアンプ（ＶＡＭＰ）１６にて増幅され、出力端子１８から出力される。
【０００８】
また、ＶＡＭＰ１６から出力される映像信号は自動利得制御（ＡＧＣ：Automatic Gain Control）回路２０に入力され、ＡＧＣ回路２０は、アンプ４のゲインを制御して、映像信号を適正レベルに調整する。
【０００９】
比較器２２は、映像信号の過変調を判定する。比較器２２の一方入力端子には、適正レベルに調整される映像信号が入力され、他方入力端子には過変調と判断する閾値に対応する所定の基準電圧が入力される。ＡＰＣ検波器８は、後述するように、比較器２２の判定結果に応じてＰＬＬのループゲインを制御するように構成される。
【００１０】
映像変調度の上限は、日本では例えば地上波放送について、８７．５％という値が規格により設定されており、これを超える変調状態を過変調と呼んでいる。ここで、様々な映像メディアや他の国の放送の中には、過変調のＰＩＦ信号を生じるものもある。過変調状態では、ＰＩＦ信号の振幅が微小となり、ＰＬＬの同期が難しくなるという問題の他、１００％を超える過変調状態（以下、強過変調状態と称する。）は、映像信号が１００％未満の領域に折り返されるため、画面上にて正しい階調が再現されないという問題があった。
【００１１】
図５は、この折り返しを説明するＰＩＦ信号及び映像信号の一例の模式図である。本来の映像信号３０は、ＰＩＦ信号３２の互いに同位相のピークを結ぶ包絡線である。映像変調度が１００％を超える期間３４と１００％未満の期間３６とでは、ＰＩＦ信号３２の極性が互いに反転した関係となる。このようなＰＩＦ信号３２がＡＰＣ検波器８に入力されると、ＰＬＬはこの反転に起因する１８０°の位相ずれにも追随してしまう。その結果、ＶＤＥＴ６に入力される再生搬送波の位相も１８０°ずれ、期間３４では、点線で示す下側の包絡線が映像信号３８として検波されることになる。このように、映像変調度が１００％を超える映像信号が、１００％の線を中心として下側に折り返されるため、この部分では映像変調度が大きくなるほど、暗くなるという不自然な映像となってしまう。
【００１２】
上述の従来回路はこの折り返しを防止するために、比較器２２の判定結果に基づいて、過変調時にＡＰＣ検波器８が出力電流ＩＡＰＣを微弱値又は０に切り替えるように構成される。これにより、ＰＬＬのループゲインが抑制され、ＰＩＦ信号３２の極性反転時の１８０°の位相ずれにＰＬＬが追随することが抑制され、折り返しが防止される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述の従来のＶＩＦ回路は、過変調状態時にループゲインを抑えることで、過変調状態前のＰＬＬのロック状態でのＰＩＦ信号と再生搬送波との位相関係の維持を図る。しかし、ループゲインを抑制するとＶＣＯ１０の発振はフリーランとなり得、また、例えば、ＡＰＣフィルタ１４の放電によるＶＣＯ１０の制御電圧の変化などによるＶＣＯ１０の発振周波数のドリフトを止めることができなくなり得る。そのため、必ずしもＰＩＦ信号と再生搬送波との位相関係は過変調状態においては好適に維持されない。その結果、ＶＤＥＴ６に供給される再生搬送波の位相が変動し、ＶＤＥＴ６にて復調される映像信号の精度が低下し、画質の劣化を招くという問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであり、過変調状態においても好適な映像信号の復調が可能な映像検波回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る映像検波回路は、映像信号に応じて原搬送波が振幅変調された映像変調信号に基づいて再生搬送波を生成するフェーズロックループと、当該再生搬送波を用いて前記映像変調信号から前記映像信号を同期検波する検波回路とを有したものであって、前記フェーズロックループ内の電圧制御発振器に対する制御電圧を、前記映像変調信号が所定の変調度閾値以下の通常変調状態にあるときのロック状態にてサンプルホールドし、ホールド電圧として出力するサンプルホールド回路と、前記変調度閾値を超える過変調状態を検出する過変調検出回路と、前記過変調状態では、前記電圧制御発振器に、前記制御電圧に代えて前記ホールド電圧を入力する制御電圧切換回路と、を有するものである。
【００１６】
上記サンプルホールド回路は、前記映像信号の同期期間にて前記ホールド電圧をサンプリングするように構成することができる。さらに、上記サンプルホールド回路は、前記映像信号の水平同期信号に同期して前記ホールド電圧をサンプリングするように構成することができる。
【００１７】
また、上記制御電圧切換回路は、前記映像信号を前記変調度閾値に対応した電圧と比較して前記過変調状態を判定する比較器を有する構成とすることができる。
【００１８】
前記変調度閾値は、１００％未満かつ、前記映像変調信号から前記フェーズロックループが前記原搬送波を検出可能な上限の変調度に応じた値に設定することができる。
【発明の効果】
【００１９】
本発明によれば、過変調になる前のロック状態での電圧制御発振器に対する制御電圧を記憶する。過変調状態では、記憶した制御電圧を電圧制御発振器に入力して、その発振を制御する。これにより、過変調状態において、電圧制御発振器がフリーラン状態となることや電圧制御発振器の発振周波数のドリフトが抑制され、これにより得られる再生搬送波を用いて好適な映像信号の復調が可能となる。サンプルホールド回路は、ホールド電圧を例えば、水平ブランキング期間（ＨＢＬＫ）や垂直ブランキング期間（ＶＢＬＫ）等の同期期間に同期して更新する。更新を水平走査周期（１Ｈ）や垂直走査周期（１Ｖ）毎に行うこと、及び、同期期間はＰＩＦ信号の搬送波振幅が大きく、フェーズロックループが安定した、かつ精度良いロック状態となることが期待できることから、電圧制御発振器はホールド電圧を入力される期間においても、良好なロック状態を維持し得る。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２１】
図１は、実施形態に係るＶＩＦ回路の概略の構成を示すブロック図である。本回路は、例えば、テレビジョン受信信号を処理する半導体集積回路（ＩＣ）の一部として構成することができる。
【００２２】
入力端子４０から入力されたＰＩＦ信号はアンプ４２にて増幅された後、ＶＤＥＴ４４及びＡＰＣ検波器４６に入力される。ＶＤＥＴ４４及びＡＰＣ検波器４６はそれぞれ入力される２つの信号を乗算する混合器を含んで構成される。
【００２３】
ＡＰＣ検波器４６、ＶＣＯ４８、移相器５０は、ＰＬＬを構成し、ＡＰＣ検波器４６に入力されたＰＩＦ信号に基づいて、その搬送波を再生する。
【００２４】
移相器５０はＶＣＯ４８からの入力信号に対して、±４５°の位相差を有する２つの信号を生成し、一方をＡＰＣ検波器４６、他方をＶＤＥＴ４４へ出力する。例えば、移相器５０から＋４５°位相差の出力がＡＰＣ検波器４６へ入力される。ここで、ＰＬＬは、ＡＰＣ検波器４６に入力される２つの入力信号間の位相差が９０°となるように同期制御を行う。
【００２５】
ＡＰＣ検波器４６の出力端子は、ＩＣの端子５２に接続される。端子５２には、ＡＰＣフィルタ５４を外付けすることができる。ＡＰＣフィルタ５４は、ＡＰＣ検波器４６の出力に含まれる高周波成分を除去すると共に、ＰＩＦ信号と再生搬送波との位相ずれ量δに応じたＤＣ成分である電流ＩＡＰＣを所定の時定数で積分し平滑化し、端子５２に時間ｔと共に変化し得る電圧ＶＦ(t)を生じる。
【００２６】
ＡＰＣ検波器４６と端子５２とを結ぶ信号線には、スイッチ回路５６及びサンプルホールド（ＳＨ：Sample-and-Hold）回路５８の入力端子が接続される。これらスイッチ回路５６及びＳＨ回路５８は、ＡＰＣフィルタ５４の機能に影響を与えることがないように信号線にハイインピーダンスに接続され、ＶＦ(t)を取り込む。
【００２７】
ＳＨ回路５８は、映像信号の所定のタイミングｔＳＨに同期して電圧ＶＦ(t)をサンプリングし、その値ＶＳＨ（≡ＶＦ(tＳＨ)）をホールドすると共に、スイッチ回路５６へ出力する。
【００２８】
スイッチ回路５６は、映像信号が所定電圧ＶＴＨ以下のとき、端子５２につながる信号線から直接取り込んだＶＦ(t)を、ＶＣＯ４８へ制御電圧ＶＣＮＴとして出力し、映像信号がＶＴＨを超えるとＳＨ回路５８から入力されるＶＳＨをＶＣＮＴとして出力する。
【００２９】
すなわち、映像信号が所定電圧ＶＴＨ以下のときは、ＡＰＣフィルタ５４の出力電圧をＶＣＯ４８へ入力する信号経路がスイッチ回路５６を介して構成され、上述した従来のＶＩＦ回路と同様にＰＬＬが実現される。
【００３０】
ＰＬＬを例えば、アンプ４２からＡＰＣ検波器４６へ入力されるＰＩＦ信号に対して、移相器５０からＡＰＣ検波器４６へ入力される信号が＋９０°の位相差を有するように構成すると、移相器５０からＶＤＥＴ４４へ入力される信号として、ＰＩＦ信号の搬送波と同じ周波数で、かつ位相差が０°の再生搬送波が得られる。すなわち、ＶＤＥＴ４４に入力されるＰＩＦ信号と再生搬送波との間の位相差が０°に制御される。
【００３１】
ＶＤＥＴ４４は、移相器５０からの再生搬送波を用いた同期検波により、アンプ４２からのＰＩＦ信号をＡＭ検波して映像信号を抽出する。抽出された映像信号はＶＡＭＰ６０に入力される。例えば、ＶＤＥＴ４４は、映像信号と共にＰＩＦ信号の中心のＤＣレベルをＶＡＭＰ６０へ供給する構成とすることができる。また、映像信号の伝達経路には、映像信号に重畳されて検波された音声搬送波成分を除去するトラップ回路６２を設けることができる。当該トラップ回路６２は、制御信号に応じてオン／オフを切り替えられるように構成され、例えば、外付け回路で音声搬送波成分のトラップを行う場合などにはトラップ回路６２をオフすることができる。
【００３２】
ＶＡＭＰ６０は、検波された映像信号を増幅し、出力端子６４から出力する。また、ＶＡＭＰ６０から出力される映像信号はＡＧＣ回路６６に入力される。ＡＧＣ回路６６は、映像信号のうち水平同期期間ＨＢＬＫ内の所定の信号に基づいて、映像信号を適正なレベルに保つようにアンプ４２のゲインを制御する。
【００３３】
スイッチ回路５６の切り換えは、比較器６８の出力に基づいて行われる。比較器６８は、ＶＡＭＰ６０が出力する映像信号と基準電圧源７０から供給される電圧ＶＴＨとを比較して、その比較結果をスイッチ回路５６へ出力する。
【００３４】
図２はＳＨ回路５８の概略の構成を示すブロック図である。ＳＨ回路５８は、比較器８０、シフトレジスタ８２、Ｄ／Ａ（Digital-to-Analog）変換回路８４、同期分離回路８６を含んで構成され、比較器８０にＡＰＣフィルタ５４の電圧ＶＦ(t)を取り込み、シフトレジスタ８２が記憶する値をＤ／Ａ変換回路８４により電圧ＶＳＨに変換してスイッチ回路５６へ出力する。
【００３５】
Ｄ／Ａ変換回路８４から出力される電圧ＶＳＨは比較器８０にも入力され、比較器８０は入力されたＶＦ(t)とＶＳＨとを比較し、その大小関係に応じて論理値「１」に相当するＨ（High）レベル又は論理値「０」に相当するＬ（Low）レベルをシフトレジスタ８２へ出力する。
【００３６】
同期分離回路８６はＶＡＭＰ６０から出力される映像信号を入力され、水平同期期間内の特定の信号期間ＰＳＨを抽出し、信号期間ＰＳＨに対応したサンプリングゲートパルスを生成する。シフトレジスタ８２は、サンプリングゲートパルスが入力される特定信号期間ＰＳＨのみ、その記憶内容の更新を可能とする。
【００３７】
シフトレジスタ８２はクロック信号ＣＬＫに同期して動作し、期間ＰＳＨにおいて比較器８０の出力レベルに基づいて記憶内容を更新する。ＣＬＫは、例えば、本回路が用いられるテレビジョン受信回路に内蔵される水晶発振器が受信回路の各部に供給するクロックを用いることができる。ＮＴＳＣ方式のテレビジョン受信回路でのＣＬＫの周波数は例えば３．５７９５ＭＨｚに設定される。
【００３８】
比較器８０とシフトレジスタ８２とは、取り込んだ電圧ＶＦ(t)を逐次近似する動作を行い、ｎビットのシフトレジスタ８２の最上位ビット（ＭＳＢ：Most Significant Bit）である第１ビットから最下位ビット（ＬＳＢ：Least Significant Bit）である第ｎビットへ向けて順番に値を定める。シフトレジスタ８２に対して、ＣＬＫに同期して設定される期間ＰＳＨ内の時系列をｔｋ（０≦ｋ≦ｎ）、各時刻ｔｋでのシフトレジスタ８２の記憶値をＢｋ、そしてＢｋに対応するＤ／Ａ変換回路８４の出力電圧値をＶｋと表す。例えば、比較器８０は、各時刻ｔｋにてＶｋ−１とＶＦ(tｋ−１)とを比較し、シフトレジスタ８２は、その比較結果がＶＦ(tｋ−１)＞Ｖｋ−１である場合には、Ｂｋ−１に第ｋビットに対応する２ｎ−ｋを加算した値（Ｂｋ−１＋２ｎ−ｋ）をＢｋとして設定し、比較結果がＶＦ(tｋ−１)≦Ｖｋ−１である場合には、Ｂｋ−１から２ｎ−ｋを減算した値（Ｂｋ−１−２ｎ−ｋ）をＢｋとして設定する。なお、Ｂｋ−１＋２ｎ−ｋがシフトレジスタ８２の上限値２ｎ−１を超える場合や、Ｂｋ−１−２ｎ−ｋが０未満となる場合は、Ｂｋ−１をそのままＢｋとする。
【００３９】
ＳＨ回路５８では以上の動作により期間ＰＳＨ内にて記憶値及びスイッチ回路５６への出力電圧ＶＳＨが更新される。このように更新を水平同期期間にて行うことにより、映像信号の有効期間（映像期間）内では固定したＶＳＨが得られる。また、同期期間でのＰＩＦ信号の搬送波振幅は映像期間よりも大きく、ＰＬＬが安定したロック状態となることを期待でき、ＳＨ回路５８はその安定状態でのＶＣＯ制御電圧ＶＣＮＴをサンプリングすることができる。例えば、期間ＰＳＨとして、水平同期信号（シンクチップ）の期間を設定することができる。また、ＰＳＨはカラーバーストの期間など、水平同期期間の他の期間に設定することもできる。
【００４０】
次に本ＶＩＦ回路に特徴的な動作を説明する。上述の回路にて、基準電圧源７０の電圧ＶＴＨは、映像信号が過変調状態であるか否かを判定する閾値として設定される。すなわち、映像信号がＶＴＨ以下である場合には、過変調ではない通常の変調状態であり、一方、映像信号がＶＴＨを超える場合には、過変調状態であることを意味する。なお、このＶＴＨは、規格で定められる値、例えば上述の変調度８７．５％に対応した電圧である必要はなく、基本的に、変調度の上昇によりＰＩＦ信号の振幅が微小となってＰＬＬがアンロック状態となる映像信号の電圧より低い範囲で任意に設定可能である。ここで、ＰＩＦ信号の振幅が微小となるためＰＬＬがＰＩＦ信号から搬送波を検出できなくなるような変調度の範囲をα−〜α＋（α−＜１００％、１００％＜α＋）とすると、例えば、ＶＴＨは、α−を少し下回る変調度αＴＨに対応する映像信号の電圧値に設定することができる。この設定値は、可能な限りＰＬＬの同期動作を持続することで、映像信号がＶＴＨを超えてＶＣＮＴがＶＳＨで置き換えられた後の再生搬送波の位相精度の向上が図られる点で好適である。
【００４１】
図３は、本ＶＩＦ回路に入力されるＰＩＦ信号及び、本ＶＩＦ回路で検波される映像信号の一例を示す模式図である。図において横軸が時間軸、縦軸が振幅である。ＰＩＦ信号１００は搬送波周波数ｆcに応じて短い周期で振動し、その振幅が映像信号１０２により変調される。ＰＩＦ信号１００は、所定の形式で振幅変調された水平同期期間１１０と、映像の輝度に応じた映像信号で振幅変調された映像期間１１２とからなる。図に示す例は、映像信号の振幅変調度αが次第に増加し、８７．５％、１００％を順次超え、その後、１００％未満へ減少する場合を示している。
【００４２】
映像信号がＶＴＨ以下、すなわち変調度αがαＴＨ以下の時刻ｔ2以前では、ＡＰＣフィルタ５４の端子５２をＶＣＯ４８に接続する信号経路がスイッチ回路５６を介して構成され、従来のＶＩＦ回路と同様にＰＬＬが構成される。
【００４３】
αは時刻ｔ1にて８７．５％を超え、さらに時刻ｔ2にてαＴＨを超える。この時刻ｔ2にて映像信号がＶＴＨを超え、それに伴い比較器６８はスイッチ回路５６を切り換え、スイッチ回路５６はＳＨ回路５８が出力する電圧ＶＳＨをＶＣＯ４８へ出力する。この状態は、αがαＴＨを超えている間、すなわちαが１００％を超えている期間を包含する期間、持続される。
【００４４】
電圧ＶＳＨは映像期間内にて固定であるので、ＶＳＨがＶＣＯ４８に入力されるα＞αＴＨの期間、再生搬送波がＰＩＦ信号の搬送波の位相変動に追随するＰＬＬの動作が停止される。その結果、時刻ｔ3にてαが１００％を超えても映像信号１０２は折り返しを生じずに増加する。
【００４５】
図３にて、αは１００％超の状態から減少し、時刻ｔ4にてαＴＨを下回る。このように、映像信号がＶＴＨ超の状態からＶＴＨ以下の状態へ戻った場合には、比較器６８の出力が変化する。これに連動して、スイッチ回路５６がＡＰＣフィルタ５４をＶＣＯ４８に接続する状態に切り替わり、ＰＬＬの動作が再開される。
【００４６】
本ＶＩＦ回路では、変調度がα−を超える過変調状態において、ＶＣＯ４８の発振周波数は電圧ＶＳＨにより設定されるので、フリーラン状態となることや、ＡＰＣフィルタ５４の電圧変動による周波数変動が防止される。電圧ＶＳＨは１Ｈ周期で更新されるので、直近のＰＬＬやＶＣＯ４８の状態を反映し得る。つまり、過変調時にＰＬＬの同期動作を停止してＶＣＯ４８をＶＳＨで固定制御する状態に切り替えても、真の同期状態に対してずれの小さい状態が維持され得る。また、ＶＳＨで固定制御される過変調状態の期間は通常、映像期間のうち一部である。さらに上述のようにＶＴＨをα−に近づけて設定することで、ＶＳＨで固定制御される期間を短くすることができる。このように、ＶＳＨによる固定制御期間は１Ｈのうち短時間であり、その間に生じる真の同期状態からの変動は基本的に小さく抑えられる。
【００４７】
なお、ＳＨ回路５８は、他の回路構成のものとすることもできる。また、上述の実施形態では、所定の過変調状態の判定を比較器６８と基準電圧源７０とを用い、映像信号レベルに基づいて行う構成としたが、他の回路構成や判定方法とすることもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態のＶＩＦ回路の概略の構成を示すブロック図である。
【図２】本発明の実施形態のサンプルホールド回路の概略の構成を示すブロック図である。
【図３】本発明の実施形態のＶＩＦ回路の基本動作を説明するＰＩＦ信号及び映像信号の一例を示す模式図である。
【図４】従来のＶＩＦ回路の構成を示すブロック図である。
【図５】従来の問題点である映像信号の折り返しを説明するＰＩＦ信号及び映像信号の一例の模式図である。
【符号の説明】
【００４９】
４０  入力端子、４２  アンプ、４４  検波器（ＶＤＥＴ）、４６  ＡＰＣ検波器、４８  電圧制御発振器（ＶＣＯ）、５０  移相器、５２  端子、５４  ＡＰＣフィルタ、５６  スイッチ回路、５８  サンプルホールド（ＳＨ）回路、６０  ビデオアンプ（ＶＡＭＰ）、６２  トラップ回路、６４  出力端子、６６  ＡＧＣ回路、６８  比較器、７０  基準電圧源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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