(57)【要約】【課題】  ３値以上の情報を記憶可能なメモリセルに対する処理をより高速化することができる多値半導体記憶装置を提供する。【解決手段】  書き込み処理を行う書き込み制御回路と、同時に書き込み処理が実行されるメモリセル群に含まれるメモリセル毎に２値判定を行う１つのセンスアンプを備えるセンスアンプ回路と、メモリセル群の期待値が、消去状態または特定書き込み状態の期待値だけの場合に２値モードを、複数の書き込み状態の期待値を含む場合に多値モードを選択するベリファイモード切り替え回路と、書き込み対象のメモリセル夫々に対し、２値モードの場合は特定書き込み状態に応じた参照電圧を用いて単一の２値判定による２値ベリファイ処理を、多値モードの場合は書き込み状態の夫々に応じた参照電圧を用いて複数回の２値判定による多値ベリファイ処理を、センスアンプ回路に対して行わせるベリファイ制御回路を備える。【選択図】        図１
2008282455.tif 000002
【特許請求の範囲】
【請求項１】
消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能なメモリセルの複数を備えるメモリセルアレイと、
書き込み対象となっている前記消去状態の前記メモリセルの内、書き込み後の情報の期待値が前記消去状態以外の複数の前記書き込み状態の何れか１つに対応する前記メモリセルの夫々に対し、書き込み対象の前記期待値の前記書き込み状態に応じた書き込み電圧条件で電圧を印加して書き込み処理を行う書き込み制御回路と、
同時に前記書き込み処理が実行される前記メモリセルの複数からなるメモリセル群の夫々に対応して、前記メモリセル群に含まれる前記メモリセル毎に２値判定を行う１つのセンスアンプを備え、前記センスアンプの夫々が、前記メモリセルが取り得る前記書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧を選択的に入力可能に構成されているセンスアンプ回路と、
前記書き込み対象の前記メモリセル群毎に、前記メモリセル群に含まれる前記メモリセル夫々の前記期待値が、前記消去状態に対応する前記期待値を除いて複数の前記書き込み状態の内の１つの特定書き込み状態の前記期待値だけを含む場合に、２値ベリファイモードを選択し、前記メモリセル群に含まれる前記メモリセル夫々の前記期待値が、複数の前記書き込み状態の前記期待値を含む場合に、多値ベリファイモードを選択するベリファイモード切り替え回路と、
前記２値ベリファイモードが選択されている場合に、前記期待値が前記消去状態ではない前記書き込み対象の前記メモリセル夫々に対し、前記特定書き込み状態に応じた前記参照電圧を用いて単一の前記２値判定による２値ベリファイ処理を、前記多値ベリファイモードが選択されている場合に、前記期待値が前記消去状態ではない前記書き込み対象の前記メモリセル夫々に対し、対応する前記書き込み状態の夫々に応じた前記参照電圧を用いて、複数回の前記２値判定による多値ベリファイ処理を、前記センスアンプ回路に対して行わせるベリファイ制御回路と、を備えることを特徴とする多値半導体記憶装置。
【請求項２】
前記メモリセル群の前記メモリセル毎に、前記期待値を記憶するバッファ回路を備え、
前記ベリファイモード切り替え回路が、前記バッファ回路に記憶された前記期待値に基づいて、前記２値ベリファイモードまたは前記多値ベリファイモードを選択することを特徴とする請求項１に記載の多値半導体記憶装置。
【請求項３】
前記バッファ回路が、アドレス毎に所定ビット数の前記メモリセルの前記期待値を記憶可能な記憶領域を、複数アドレス分備えてなり、
前記ベリファイモード切り替え回路が、前記アドレス毎に、前記２値ベリファイモードまたは前記多値ベリファイモードの何れかを選択することを特徴とする請求項２に記載の多値半導体記憶装置。
【請求項４】
前記書き込み処理の実行を必要とする前記メモリセルの夫々について、前記書き込み状態の前記期待値を、前記書き込み処理の実行を必要としない前記メモリセルについて、前記消去状態に対応する前記期待値を記憶可能に構成されたレジスタを備え、
前記書き込み制御回路が、前記レジスタの期待値に基づいて、前記書き込み処理を必要とする前記書き込み対象の前記メモリセルの前記書き込み電圧条件を設定し、
前記ベリファイモード切り替え回路が、前記レジスタの前記期待値に基づいて、前記２値ベリファイモードまたは前記多値ベリファイモードを選択することを特徴とする請求項１〜３の何れか１項に記載の多値半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのメモリセルに３値以上の情報を記憶可能な多値半導体記憶装置のベリファイ技術に関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体記憶装置では、従来、例えば、書き込み状態に対応する“０”及び消去状態に対応する“１”の２値の情報を記憶可能な２値メモリセルを備えた２値半導体記憶装置が主流であった。
【０００３】
〈２値メモリセル〉
ここで、図１０は、一般的なＥＴＯＸ型フラッシュメモリのメモリセルの概略構成を示している。図１０に示すように、メモリセルＭは、Ｐ型半導体基板１００５上にフローティングゲート１００２を介して形成された制御ゲート１００１、フローティングゲート１００２の下部領域に隣接する領域であって、Ｐ型半導体基板１００５内に形成されたＮ型拡散領域であるドレイン１００３及びソース１００４を備えて構成されている。
【０００４】
フローティングゲート１００２は制御ゲート１００１やＰ型半導体基板１００５等と電気的に絶縁されており、フローティングゲート１００２内に蓄積された電荷の多寡により、メモリセルの特性、即ち、記憶状態が変化する。ここでは、比較的蓄積電荷量が少なく、比較的低い電圧を制御ゲート１００１に印加すればドレイン１００３とソース１００４間のＰ型半導体基板１００５内領域にチャネル領域を発生させることができる状態、即ち、しきい値電圧が低い状態を消去状態“１”とし、比較的蓄積電荷量が多く、しきい値電圧が高い状態を書き込み状態“０”としている。
【０００５】
図１１は、２値メモリセルのしきい値電圧分布の一例を示している。しきい値電圧が電圧Ｖｅ０〜Ｖｅの範囲内にあるメモリセルＭは消去状態“１”に、しきい値電圧が電圧Ｖｗ以上であるメモリセルＭは、書き込み状態“０”に分類される。
【０００６】
続いて、２値のメモリセルにおける読み出し処理、書き込み処理、消去処理の動作原理を図１０〜図１２に基づいて簡単に説明する。ここで、図１２は、図１０に示すメモリセルＭに対する読み出し処理、書き込み処理、消去処理の夫々における電圧条件を示している。
【０００７】
具体的には、図１２に示す読み出し処理では、制御ゲート１００１に５Ｖ、ドレイン１００３に１Ｖ、ソース１００４に０Ｖを印加する。このとき、ドレイン１００３・ソース１００４間のＰ型半導体基板１００５内領域にチャネル領域が発生し電流が流れるが、メモリセルＭが消去状態である場合には、しきい値電圧が低いため、ドレイン１００３・ソース１００４間に比較的大きな電流が流れる。これに対し、メモリセルＭが書き込み状態である場合には、しきい値電圧が高いため、ドレイン１００３・ソース１００４間には比較的小さな電流しか流れない。これにより、センスアンプ回路において、メモリセルＭに流れる電流値から求められるメモリセルＭのしきい値電圧に基づいて記憶状態を判定することが可能になる。
【０００８】
より詳細には、図１１において、メモリセルＭのしきい値電圧の値が、読み出し処理における参照電圧Ｖｒより小さい場合は、消去状態“１”と判定し、参照電圧Ｖｒより大きい場合は、書き込み状態“０”と判定する。
【０００９】
図１２に示す書き込み処理では、制御ゲート１００１に高い正電圧、例えば、１０Ｖ、ドレイン１００３に高い正電圧、例えば、５Ｖ、ソース１００４に０Ｖを印加する。ドレイン１００３に高い正電圧を印加することにより、ソース１００４近傍のチャネル領域に高エネルギのホットエレクトロンを発生させ、更に、制御ゲート１００１にドレイン１００３よりも高い正電圧を印加することで、ホットエレクトロンを一定の確率でフローティングゲート１００２に注入させる。この書き込み処理は、ＣＨＥ方式（チャネル・ホット・エレクトロン方式）と呼ばれている。この書き込み処理では、図１１において、メモリセルＭのしきい値電圧の値が電圧Ｖｗの値を超えた場合に、書き込み処理が正常に終了したと判定する。
【００１０】
図１２に示す消去処理では、制御ゲート１００１に負電圧、例えば、−１０Ｖを、ソース１００４に高い正電圧、例えば、１０Ｖを印加する。このような条件で電圧を印加すると、フローティングゲート１００２に蓄積された電荷は、トンネル効果によりソース１００４に抜ける。尚、この現象は、ＦＮトンネル現象（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）と呼ばれている。消去処理では、図１１において、メモリセルＭのしきい値電圧の値が、電圧Ｖｅの値より小さくなった場合に、消去処理が正常に終了したと判定する。
【００１１】
ところで、実際の半導体記憶装置では、メモリセルＭは単体ではなく、図１３に示すように、メモリセルＭの複数を行及び列方向にマトリクス状に配列して構成されたメモリセルブロックを、所定数備えて構成されている。尚、図１３では、説明のために、メモリセルアレイ内の１つのメモリセルブロックの構成について示している。
【００１２】
具体的には、図１３に示すメモリセルアレイは、ｍ×ｎ個のメモリセルＭを備えており、同一行のメモリセルＭの制御ゲート１００１を相互に接続して共通のワード線ＷＬ０〜ＷＬｍ−１（ｍは任意の整数）とし、同一列のメモリセルＭのドレイン１００３を相互に接続して共通のビット線ＢＬ０〜ＢＬｎ−１（ｎは任意の整数）としている。更に、メモリセルＭのソース１００４を共通のソース線ＳＬに接続して構成されている。
【００１３】
尚、図示しないが、メモリセルアレイの周囲には、アドレス信号に含まれるロウアドレスをデコードし、読み出し処理や書き込み処理の処理対象となるメモリセルＭの制御ゲート１００１に接続する選択ワード線に、各処理に応じて設定された電圧を印加するロウデコーダ、アドレス信号に含まれるカラムアドレスをデコードし、処理対象のメモリセルＭに接続するビット線をセンスアンプに接続するカラムデコーダ、ソース線ＳＬに対する印加電圧を切り替えるソーススイッチ、書き込み処理時にメモリセルＭのドレイン（ビット線）に高電圧を印加するための書き込み電圧印加回路等を備えている。
【００１４】
図１３に示すメモリセルアレイの読み出し処理、書き込み処理及び消去処理の動作原理を図１２に基づいて簡単に説明する。読み出し処理では、ロウデコーダは、アドレス信号に含まれるロウアドレスにより特定される選択ワード線に対し、図１２に示すように、正電圧の制御ゲート電圧５Ｖを印加し、選択ワード線以外の非選択ワード線に、０Ｖを印加する。ソーススイッチはソース線ＳＬにソース電圧０Ｖを印加する。カラムデコーダは、各ビット線ＢＬ０〜ＢＬｎ−１をセンスアンプに接続し、正電圧のドレイン電圧１Ｖを印加する。尚、読み出し処理対象ではない非選択メモリセルについては、制御ゲート及びソースに０Ｖが印加されることから、ゲート・ソース間に電圧差がほとんど生じないため、非選択メモリセルに電流は流れず、読み出し処理にほぼ影響を与えない。
【００１５】
書き込み処理では、ロウデコーダは、選択ワード線に対し、図１２に示すように、正電圧の制御ゲート電圧１０Ｖを印加し、非選択ワード線に０Ｖを印加する。ソーススイッチはソース線ＳＬにソース電圧０Ｖを印加する。カラムデコーダは、各ビット線ＢＬ０〜ＢＬｎ−１から選択した書き込み処理対象の選択ビット線を書き込み電圧印加回路に接続し、正電圧のドレイン電圧５Ｖを印加する。尚、読み出し処理の場合と同様に、非選択メモリセルの制御ゲート及びソースには０Ｖが印加されることから、非選択メモリセルの特性は影響を受けない。
【００１６】
消去処理では、ロウデコーダは、全てのワード線ＷＬ０〜ＷＬｍ−１に対し、図１２に示すように、負電圧の制御ゲート電圧−１０Ｖを印加する。ソーススイッチは、ソース線ＳＬに高い正電圧のソース電圧１０Ｖを印加する。これにより、メモリセルアレイを構成するｍ×ｎ個の全てのメモリセルが一括して消去される。
【００１７】
２値半導体記憶装置に対し、近年、記憶容量の増大及びチップ面積の低減の観点から、２値メモリセルより記憶密度を向上させた、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能な多値メモリセルを複数備える多値半導体記憶装置の需要が高まっている。
【００１８】
〈従来の多値半導体記憶装置〉
従来技術に係る多値半導体記憶装置について、図１４〜図２０を基に説明する。尚、ここでは、多値半導体記憶装置の一例として、フラッシュメモリを想定して説明する。また、図１４に示す多値半導体記憶装置では、書き込み処理を、例えば、アドレス単位または複数アドレスからなるページ単位（バッファ書き込み処理）で実施する場合を想定している。
【００１９】
ここで、図１４は、多値メモリセルを複数備える多値フラッシュメモリの書き込み処理に係る部分の構成を示す部分概略ブロック図である。フラッシュメモリ１００Ａは、外部から入力される制御信号を伝送する制御線Ｌ２及びアドレス信号を伝送するアドレス線Ｌ３及びデータ信号を伝送するデータ線Ｌ４を介して外部制御信号を受け付け、該外部制御信号に基づいて、アドレス単位での書き込み処理、消去処理、読み出し処理等を実行可能に構成されている。
【００２０】
フラッシュメモリ１００Ａは、図１４に示すように、多値メモリセルを複数備えてなるメモリセルアレイ７０、外部装置と接続して通信を行うための入出力バッファ１０、書き込み対象のメモリセルの書き込み処理後の情報の期待値を記憶し、内部レジスタに格納した期待値から書き込みデータを生成してパルス生成回路８０及びデータ処理回路１５０に出力するバッファ回路１４０、同時に書き込み処理が実行されるメモリセルの複数からなるメモリセル群の夫々に対応して、メモリセル群に含まれるメモリセル毎に２値判定を行う１つのセンスアンプを備え、センスアンプの夫々が、メモリセルが取り得る書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧を選択的に入力可能に構成されているセンスアンプ回路６０、ライトステートマシン１３０からの制御に基づいて、書き込み処理のベリファイ処理において、バッファ回路１４０から受け付けた書き込みデータとセンスアンプ回路６０から出力されるベリファイデータとを比較した結果を用い、バッファ回路１４０の更新を行うデータ処理回路１５０、ライトステートマシン１３０からの制御に基づいて、書き込み処理時に、バッファ回路１４０に記憶された期待値及び所定の書き込み電圧条件に基づいて印加電圧を制御するパルスデータを生成するパルス生成回路８０、入出力バッファ１０を介して外部コマンドを受け付け、当該外部コマンドを解読してライトステートマシン１３０及びバッファ回路４０を制御するＵＩ（Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）回路２０、ＵＩ回路２０から内部制御信号群を受け付け、該内部制御信号群に基づいてフラッシュメモリ１００Ａ内の各内部回路を制御し、メモリセルアレイ７０に対する書き込み処理及び消去処理の制御を行うライトステートマシン１３０を備えて構成されている。
【００２１】
より詳細には、メモリセルアレイ７０は、多値メモリセルの複数を行及び列方向にマトリクス状に配列して構成されたメモリセルブロックを所定数備えて構成されている。ここで、図１５は、メモリセルアレイ７０を構成する多値メモリセルのしきい値電圧分布の一例を示している。図１５では、多値メモリセルが、消去状態及び３つの書き込み状態、即ち、４値（２ビット）の情報を記憶可能な４値メモリセルである場合を例に示している。
【００２２】
具体的には、しきい値電圧が電圧Ｖｅ０〜Ｖｅの範囲内にある４値メモリセルは消去状態“１１”に、しきい値電圧がＶｗ１０を下限値とする領域にある４値メモリセルは書き込み状態“１０”に、しきい値電圧がＶｗ０１を下限値とする領域にある４値メモリセルは書き込み状態“０１”に、しきい値電圧が電圧Ｖｗ００以上である４値メモリセルは、書き込み状態“００”に分類される。尚、ここでは消去状態に対し“１１”を、各書き込み状態に対し、しきい値の低い順に“１０”“０１”“００”を割り当てる場合について説明したが、各状態に割り当てる値は任意である。
【００２３】
また、メモリセルアレイ７０の基本接続構成は、図１３に示す２値メモリセルのメモリセルアレイの基本接続構成と同じである。以下、１アドレス（１ワード）が１６メモリセル、１６×２ビット構成である場合を想定して説明する。具体的には、メモリセルアレイ７０は、メモリセルブロック毎に、ｍ行ｎ列のマトリクス状に４値メモリセルが配置され、同一行の多値メモリセルの制御ゲートを相互に接続して共通のワード線ＷＬ０〜ＷＬｍ−１とし、同一列の４値メモリセルのドレインを相互に接続して共通のビット線ＢＬ０〜ＢＬｎ−１とし、４値メモリセルのソースを共通のソース線ＳＬに接続して構成されている。
【００２４】
また、図示しないが、メモリセルアレイ７０は、２値メモリセルの場合と同様に、ロウデコーダ、カラムデコーダ、及び、ソーススイッチ等を備えて構成されており、パルス生成回路８０からのパルスデータに基づいて各メモリセルに印加する印加電圧の設定（電圧値及び印加時間の設定）を行う。
【００２５】
バッファ回路１４０は、書き込み対象のメモリセルの期待値をアドレス単位で記憶可能な内部レジスタを備えて構成されている。バッファ回路１４０は、入出力バッファ１０が書き込み処理の実行を指示する外部制御信号を受け付けたときに、入出力バッファ１０から書き込み対象のメモリセル夫々を示すアドレス信号と、書き込み対象のメモリセル夫々の期待値を示すデータ信号を取得し、内部レジスタに記憶する。
【００２６】
ここで、図１６は、バッファ回路１４０の一構成例を示している。バッファ回路１４０は、図１６に示すように、書き込み処理における書き込み後の多値メモリセルの情報の期待値を記憶するレジスタセルＲＣの複数、アドレスデコーダ、バッファ制御回路、及び、書き込みドライバ・読み出し回路を備えて構成されている。図１６に示すバッファ回路１４０は、１メモリセル分の期待値を格納可能なレジスタセルＲＣを１６×１６個備えて構成されており、上述したように、１アドレスが１６メモリセルであるため、１６アドレス分のデータを記憶可能である。
【００２７】
図１７は、バッファ回路１４０を構成するレジスタセルＲＣの一概略構成例を示している。図１６に示すデータＤＷ０〜１５は、図１７に示すＤＷＬを下位ビット、ＤＷＨを上位ビットとする２ビット（４値）のデータであり、図１６に示すデータＤＲ０〜１５は、図１７に示すＤＲＬを下位ビット、ＤＲＨを上位ビットとする２ビット（４値）のデータである。尚、バッファ回路１４０の各構成は、一般的なスタティックＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同じである。
【００２８】
センスアンプ回路６０は、メモリセルアレイ７０のビット線毎に１つのセンスアンプを備えて構成されている。センスアンプは、夫々、読み出し処理や書き込み処理におけるベリファイ処理において、２値判定の基準となる参照電圧と処理対象のメモリセルのしきい値電圧を比較する２値判定により、処理対象のメモリセルの記憶状態を判定する。多値メモリセルに対する記憶状態の判定では、複数回の２値判定を、夫々値の異なる複数の参照電圧を用いて行う。
【００２９】
ここで、図１８は、４値メモリセルに対して用いられるセンスアンプの一例を示している。図１８に示すように、センスアンプ６００は、差動増幅回路６０１、ラッチ回路６０２及びラッチ回路６０３を備えて構成されている。差動増幅回路６０１の入力ノードＳＥＮは、処理対象の４値メモリセルのドレインに、カラムデコーダを介して接続される。差動増幅回路６０１の入力ノードＲＳＥＮは、２値判定の基準となる参照電圧のしきい値電圧を持つリファレンスメモリセルのドレインに接続される。読み出し処理では、図１５に示す参照電圧ＶｒＬ、ＶｒＭ、ＶｒＨのしきい値電圧を持つ３つのリファレンスメモリセルの何れかと選択的に接続し、ベリファイ処理では、図１５に示す参照電圧Ｖｗ１０、Ｖｗ０１、Ｖｗ００のしきい値電圧を持つ３つのリファレンスメモリセルの何れかと選択的に接続するように構成されている。
【００３０】
尚、ここでは、複数の参照電圧を得るために、しきい値電圧が異なる複数のリファレンスメモリセルを切り替える構成である場合を想定して説明するが、リファレンスメモリセルの数を制御する構成や、リファレンスメモリセルの制御ゲートの印加電圧を制御する構成であっても良い。
【００３１】
差動増幅回路６０１は、イネーブル信号ＳＡＥＮがＨレベルのとき、２つの入力ノードＳＥＮ及びＲＳＥＮの電圧レベルを比較し、その比較結果を出力する。より具体的には、センスアンプ６００は、処理対象のメモリセルを流れる電流値がリファレンスメモリセルを流れる電流値より大きい場合、即ち、処理対象のメモリセルのしきい値電圧がリファレンスメモリセルのしきい値電圧より低い場合、差動増幅回路６０１はＨレベルの信号を出力する。逆に、処理対象のメモリセルを流れる電流値がリファレンスメモリセルを流れる電流値より小さい場合、即ち、処理対象のメモリセルのしきい値電圧がリファレンスメモリセルのしきい値電圧より高い場合、差動増幅回路６０１はＬレベルの信号を出力する。
【００３２】
ラッチ回路６０２は、端子Ｄが差動増幅回路６０１の出力端子に接続されており、端子ＥＮに入力されるイネーブル信号ＬＡＴＬがＨレベルの期間は、差動増幅回路６０１から出力されるデータＤＡＴを出力し、イネーブル信号ＬＡＴＬがＬレベルの期間は、イネーブル信号ＬＡＴＬがＨレベルからＬレベルに遷移したときのデータＤＡＴの値を下位データＤＡＴＬとして保持する。
【００３３】
ラッチ回路６０３は、端子Ｄが差動増幅回路６０１の出力端子に接続されており、端子ＥＮに入力されるイネーブル信号ＬＡＴＨがＨレベルの期間は、差動増幅回路６０１から出力されるデータＤＡＴを出力し、イネーブル信号ＬＡＴＨがＬレベルの期間は、イネーブル信号ＬＡＴＨがＨレベルからＬレベルに遷移したときのデータＤＡＴの値を上位データＤＡＴＨとして保持する。尚、イネーブル信号ＳＡＥＮ、ＬＡＴＬ及びＬＡＴＨは、ライトステートマシン１３０等の制御回路で生成される。
【００３４】
センスアンプ６００の読み出し処理時の動作について図１８及び図１９を基に簡単に説明する。尚、ここでは４値メモリセルに対する読み出し処理を行うので、センス動作（２値判定）を２回実施することによりメモリセルの状態を判定する。
【００３５】
先ず、時間ｔ０までに、初期設定として、予めノードＳＥＮ及びノードＲＳＥＮに、差動増幅回路６０１内の負荷回路等を用いてある程度の電圧を与えておく。これによって、後の差動増幅回路６０１の差動増幅動作が高速に行なえるようになる。更に、時間ｔ０において、差動増幅回路６０１の活性・非活性を設定するノードＳＡＥＮがＬレベルからＨレベルに遷移すると、差動増幅回路６０１は活性化する。
【００３６】
続いて、センスアンプ６００は、時間ｔ０〜時間ｔ２の期間に、１回目のセンス動作を実施する。時間ｔ０までに、差動増幅回路６０１の入力ノードＲＳＥＮを図１５に示す電圧ＶｒＭのしきい値電圧を持つリファレンスメモリセルのドレインに接続する。ラッチ回路６０３は、図１９に示すように、イネーブル信号ＬＡＴＨがＨレベルとなる時間ｔ１〜時間ｔ２の期間は、差動増幅回路６０１からのデータＤＡＴを出力する。更に、ラッチ回路６０３は、時間ｔ２においてイネーブル信号ＬＡＴＨがＨレベルからＬレベルに遷移すると、このときの差動増幅回路６０１のデータＤＡＴの値をラッチし、上位データＤＡＴＨとして保持する。
【００３７】
引き続き、センスアンプ６００は、時間ｔ２〜時間ｔ４の期間に、２回目のセンス動作を実施する。尚、この２回目のセンス動作では、１回目のセンス動作で判定した上位データＤＡＴＨの値に応じて、センスアンプ６００毎に、使用するリファレンスメモリセルを選択する。具体的には、時間ｔ２において上位データＤＡＴＨの値がＬレベルの場合は、メモリセルの記憶状態が“１１”であるか“１０”であるかを判定するため、差動増幅回路６０１の入力ノードＲＳＥＮを図１５に示す電圧ＶｒＬのしきい値電圧を持つリファレンスメモリセルのドレインに接続する。これに対し、時間ｔ２において上位データＤＡＴＨの値がＨレベルの場合は、メモリセルの記憶状態が“０１”であるか“００”であるかを判定するため、差動増幅回路６０１の入力ノードＲＳＥＮを図１５に示す電圧ＶｒＨのしきい値電圧を持つリファレンスメモリセルのドレインに接続する。ラッチ回路６０２は、図１９に示すように、イネーブル信号ＬＡＴＬがＨレベルとなる時間ｔ３〜時間ｔ４の期間は、差動増幅回路６０１からのデータＤＡＴを出力する。更に、ラッチ回路６０３は、時間ｔ４においてイネーブル信号ＬＡＴＬがＨレベルからＬレベルに遷移すると、このときの差動増幅回路６０１のデータＤＡＴの値をラッチし、下位データＤＡＴＬとして保持する。
【００３８】
ここで、具体的には、記憶状態が“１１”のメモリセルの場合、メモリセルのしきい値電圧は、図１５に示すように、電圧Ｖｅ０〜電圧Ｖｅであり、１回目のセンス動作で用いられる参照電圧ＶｒＭ、及び、２回目のセンス動作で用いられる参照電圧ＶｒＬの両方よりも小さい。このため、差動増幅回路６０１の出力は、２回のセンス動作の何れにおいてもＨレベルとなる。同様に、記憶状態が“１０”のメモリセルの場合、メモリセルのしきい値電圧は、図１５に示すように、１回目のセンス動作で用いられる参照電圧ＶｒＭより小さく、２回目のセンス動作で用いられる参照電圧ＶｒＬより大きい。このため、差動増幅回路６０１の出力は、１回目のセンス動作ではＨレベル、２回のセンス動作ではＬレベルとなる。記憶状態が“０１”のメモリセルの場合、メモリセルのしきい値電圧は、図１５に示すように、１回目のセンス動作で用いられる参照電圧ＶｒＭより大きく、２回目のセンス動作で用いられる参照電圧ＶｒＨより小さい。このため、差動増幅回路６０１の出力は、１回目のセンス動作ではＬレベル、２回のセンス動作ではＨレベルとなる。記憶状態が“００”のメモリセルの場合、メモリセルのしきい値電圧は、図１５に示すように、１回目のセンス動作で用いられる参照電圧ＶｒＭ、及び、２回目のセンス動作で用いられる参照電圧ＶｒＨの両方よりも大きい。このため、差動増幅回路６０１の出力は、２回のセンス動作の何れにおいてもＬレベルとなる。
【００３９】
このように、センス動作を２回実行することで、４値メモリセルの読み出し処理を実施することができる。最終的に、センスアンプ６００は、時間ｔ５において、ノードＳＡＥＮがＨレベルからＬレベルに遷移すると、差動増幅回路６０１は非活性化し、差動増幅動作を終了する。
【００４０】
尚、ベリファイ処理についても、センスアンプ６００において、読み出し処理と同様の手順（アルゴリズム）により、複数回の２値判定を順次行う多値ベリファイ処理を実行することで、書き込み対象の多値メモリセルの記憶状態を判定できる。具体的には、センスアンプ６００において、図１５に示す参照電圧Ｖｗ０１と書き込み対象の多値メモリセルのしきい値電圧を２値判定により比較判定し、その結果に応じて参照電圧Ｖｗ１０または参照電圧Ｖｗ００と書き込み対象の多値メモリセルのしきい値電圧を２値判定により比較判定して書き込み対象の多値メモリセルの記憶状態を特定することができる。これにより、特定した記憶状態と期待値を比較するように構成することで、書き込み処理が完了したか否かを判定できる。
【００４１】
データ処理回路１５０は、ベリファイ処理において、バッファ回路１４０から受け付けた書き込みデータ（書き込み対象の多値メモリセルの期待値）とセンスアンプ回路６０から出力されるベリファイデータとを比較した結果を用いてバッファ回路１４０の更新を行う。
【００４２】
ここで、図２０（ａ）は、データ処理回路１５０の動作の一例を示す真理値表である。図２０（ａ）において、ＲＤＡＴはバッファ回路１４０に格納された期待値を示している。また、ＤＡＴＨは、ベリファイ処理におけるメモリセルの上位ビットの電圧レベル（“Ｈｉｇｈ”がＨレベルに、“Ｌｏｗ”がＬレベルに対応）、即ち、図１８に示すセンスアンプ６００の上位データＤＡＴＨの電圧レベルを、ＤＡＴＬは、書き込み処理のベリファイ処理におけるメモリセルの下位ビットの電圧レベル、即ち、図１８に示すセンスアンプ６００の下位データＤＡＴＬの電圧レベルを夫々示している。また、更新欄は、バッファ回路１４０の更新後の期待値を示す更新データの値を示している。
【００４３】
より具体的には、データ処理回路１５０は、所定のメモリセルに対する書き込み処理が完了したと判定できる場合、即ち、ＤＡＴＨ及びＤＡＴＬで表される書き込み対象のメモリセルの記憶状態が、期待値ＲＤＡＴに到達していれば、バッファ回路１４０の内容（ＲＤＡＴの値）を“１１”に更新する。バッファ回路１４０に記憶された書き込み対象のメモリセルの期待値が全て“１１”になると、書き込み処理を終了する。尚、ＲＤＡＴが“１１”である場合は、上述したように、メモリセルの記憶状態が、書き込み処理を行わない状態（書き込み処理が完了した状態）であることを示しており、バッファ回路１４０の更新を行わないので、図２０（ａ）では省略している。
【００４４】
パルス生成回路８０は、ライトステートマシン１３０からの制御に応じて、書き込み処理時に、バッファ回路１４０に記憶された期待値及び所定の書き込み電圧条件に基づいて印加電圧のバルスデータを生成する。
【００４５】
ここで、図２０（ｂ）は、パルス生成回路８０の動作の一例を示す真理値表である。図２０（ｂ）において、Ｓｔａｔｅは、書き込み処理の目標となる書き込み状態に対応する期待値の値を示しており、ライトステートマシン１３０から出力される制御信号によって指定される。図２０（ｂ）において、ＲＤＡＴＨは期待値の上位ビットの電圧レベル、即ち、図２０（ａ）のＲＤＡＴの上位ビットの値に対応しており、“Ｈｉｇｈ”が“１”に、“Ｌｏｗ”が“０”に対応している。同様に、ＲＤＡＴＬは期待値の下位ビットの電圧レベルを示している。また、Ｐｕｌｓｅは、生成するパルスデータの内容であり、“Ｈｉｇｈ”は電圧を印加し、“Ｌｏｗ”は電圧を印加しないことを示している。図２０（ｂ）に示す真理値表では、所定の書き込み状態への書き込み処理を行う場合、書き込み対象のメモリセルの内、書き込み処理の目標となる書き込み状態に対応する期待値を持つメモリセル（Ｓｔａｔｅの値を期待値として持つメモリセル）に対してのみ、書き込み電圧を印加する。例えば、書き込み状態“１０”への書き込み処理を行う場合、期待値が“１０”のメモリセルに対してのみ書き込み電圧を印加する。
【００４６】
〈他の従来の多値半導体記憶装置〉
次に、他の従来技術に係る多値半導体記憶装置について、図２１を基に説明する。ここで、図２１は、他の従来技術に係る多値のフラッシュメモリの書き込み処理に係る構成を示す部分概略ブロック図である。具体的には、フラッシュメモリ１００Ｂは、図２１に示すように、メモリセルアレイ７０、入出力バッファ１０、バッファ回路１４０、センスアンプ回路６０、データ処理回路１５０、ＵＩ回路２０、ライトステートマシン１３０、及び、メモリセルアレイ７０を構成する各メモリセルに対する書き込み電圧の印加の要否を記憶するパルスレジスタ回路１９０を備えて構成されている。尚、メモリセルアレイ７０、入出力バッファ１０、センスアンプ回路６０、ＵＩ回路２０、及び、ライトステートマシン１３０の各構成は、図１４に示すフラッシュメモリ１００Ａの構成と同じである。
【００４７】
パルスレジスタ回路１９０は、書き込み処理の実行を必要とするメモリセルの夫々について書き込み状態の期待値を、書き込み処理の実行を必要としないメモリセルについて消去状態に対応する期待値を記憶可能に構成されたレジスタを、同時に書き込み対象となり得るメモリセルの数分備えて構成されており、ライトステートマシン１３０からの制御に応じて、後述するデータ処理回路１５０が生成したパルスパターンデータを該記憶領域に格納する。尚、パルスレジスタ回路１９０の基本構成は、図１６及び図１７に示すバッファ回路１４０の基本構成と同じであり、複数のレジスタセルＲＣ、アドレスデコーダ、バッファ制御回路、書き込みドライバ・読み出し回路を備えて構成されている。また、パルスレジスタ回路１９０は、書き込み処理において書き込み対象のメモリセルに書き込み電圧を印加するとき、書き込み処理の実行を必要とするメモリセルに対してのみ、書き込み電圧条件を設定するパルスデータを生成する。
【００４８】
図２１に示すデータ処理回路１５０は、書き込み対象のメモリセル毎に、書き込み電圧の印加が必要か否か、及び、書き込み電圧の印加が必要な場合の書き込み電圧条件を示すパルスパターンデータを生成し、パルスレジスタ回路１９０に出力する。ここで、図２２は、図２１に示すデータ処理回路１５０の動作の一例を示す真理値表である。ＲＤＡＴはバッファ回路１４０に格納された期待値を示している。また、ＤＡＴＨは、書き込み処理のベリファイ処理におけるメモリセルの上位ビットの電圧レベル（“Ｈｉｇｈ”がＨレベルに、“Ｌｏｗ”がＬレベルに対応）、即ち、図１８に示すセンスアンプ６００の上位データＤＡＴＨの電圧レベルを、ＤＡＴＬは、書き込み処理のベリファイ処理におけるメモリセルの下位ビットの電圧レベル、即ち、図１８に示すセンスアンプ６００の下位データＤＡＴＬの電圧レベルを夫々示している。
【００４９】
また、Ｐｕｌｓｅは、図２１に示すデータ処理回路１５０が生成するパルスパターンデータを示しており、このパルスパターンデータがパルスレジスタ回路１９０に格納される。具体的には、Ｐｕｌｓｅは、３ビットデータであり、上位ビットから順に、書き込み状態“００”、“０１”、“１０”に対応している。そして、“１”が割り当てられたビットについては、対応する書き込み状態への書き込み処理において書き込み電圧の印加が必要であり、“０”が割り当てられたビットについては、対応する書き込み状態への書き込み処理において書き込み電圧の印加が必要でないことを示している。即ち、書き込み処理が完了したと判定された書き込み対象のメモリセルについては、何れの書き込み状態への書き込み処理でも書き込み電圧の印加が必要ないことから、パルスパターンデータの値は“０００”となる。また、例えば、期待値が“１０”であり、ベリファイ処理時のメモリセルの記憶状態が“１１”の場合は、書き込み状態“１０”への書き込み処理が必要であることから、パルスパターンデータの値は“００１”となる。
【００５０】
図２１に示すバッファ回路１４０は、図１６及び図１７に示すバッファ回路１４０と同様に、書き込み対象のメモリセルの期待値をアドレス単位で記憶可能な内部レジスタを備えて構成されている。尚、図２１に示すバッファ回路１４０は、ベリファイ処理において期待値の更新は行わない。
【００５１】
尚、図２１に示す多値半導体記憶装置では、バッファ回路１４０及びパルスレジスタ回路１９０のアドレスデコーダ、バッファ制御回路、書き込みドライバ・読み出し回路等を共有するように構成しても良い。
【００５２】
ところで、一般的に、多値半導体記憶装置は、２値半導体記憶装置に比べ、書き込み処理に要する時間が長い。具体的には、２値フラッシュメモリでは、メモリセルの記憶状態は、図１１に示すように、消去状態と１つの書き込み状態の２つである。このため、書き込み処理において、書き込み対象のメモリセルのしきい値電圧がＶｗ１０を超えれば良く、しきい値電圧の上限値を考慮する必要がない。このため、２値フラッシュメモリでは、多値フラッシュメモリの場合に比べ、書き込み処理においてメモリセルに印加する書き込み電圧条件を緩く設定することができる。尚、２値フラッシュメモリでは、印加電圧が強過ぎて書き込み対象のメモリセルのしきい値が上がり過ぎたとしても、書き込み状態であることには変わりなく、正常に完了したとみなすことができる。但し、印加電圧の強さは、メモリセルや周辺回路の信頼性に悪影響を及ぼさない程度にする必要がある。
【００５３】
これに対し、多値フラッシュメモリ、例えば、４値フラッシュメモリでは、多値メモリセルの記憶状態が、図１５に示すように、消去状態と３つの書き込み状態の４つである。消去処理を実施しない限りメモリセルのしきい値電圧を下げることは困難であるため、多値フラッシュメモリでは、印加する書き込み電圧が強すぎて期待値に対応するしきい値電圧の上限値を超えることがないように、印加する書き込み電圧を細かく制御する必要がある。具体的には、期待値が“１０”であるメモリセルのしきい値電圧が書き込み状態“０１”まで上昇した場合、消去処理を行う必要が生じるが、消去処理はアドレス単位で実行されるため、書き込み処理を再度最初から実施しなければならなくなる。従って、多値フラッシュメモリでは、メモリセルのしきい値電圧が、期待値に対応するしきい値電圧の範囲内となるように、より細かく印加する書き込み電圧の強さ及び印加時間を設定する必要がある。これによって、多値フラッシュメモリでは、２値フラッシュメモリの書き込み処理に比べ、書き込み電圧の印加回数が飛躍的に増大し、書き込み処理全体で処理速度が相当遅くなる。
【００５４】
このため、多値半導体記憶装置における書き込み処理を高速化するための様々な技術が提案されている。
【００５５】
〈従来の多値半導体記憶装置における書き込み処理の高速化〉
多値半導体記憶装置における書き込み処理を高速化する技術には、例えば、消去状態から別の最終書き込み状態への書き込み処理において、消去状態から最終書き込み状態の間に中間書き込み状態が存在する書き込み処理対象の多値メモリセルについて、段階的に順次しきい値電圧値の高い書き込み状態に書き込むように構成し、最終書き込み状態への書き込み処理を実施した後に、ベリファイ処理を実施する多値半導体記憶装置がある（例えば、特許文献１参照）。
【００５６】
特許文献１に記載の多値半導体記憶装置では、書き込み処理対象の多値メモリセルに対し、最終書き込み状態への書き込み後にのみベリファイ処理を行うように構成しており、中間書き込み状態への書き込みに対する中間ベリファイ処理を省略するので、中間ベリファイ処理にかかる時間を短縮できる。
【００５７】
ここで、図２３は、特許文献１に記載の多値半導体記憶装置における書き込み処理の処理フローを示している。ここでは、複数アドレスに対する書き込み処理及びベリファイ処理を、１アドレス単位で実行する場合を想定して説明する。
【００５８】
具体的には、多値半導体記憶装置は、書き込み処理の開始時、先ず、書き込みゲート電圧の設定を初期化する（ステップ＃１００１）。続いて、書き込み処理の対象となる複数アドレスの内の先頭アドレスを、現在の処理対象のアドレスを示すアドレス変数に設定する（ステップ＃１００２）。引き続き、アドレス変数が示すアドレスの各メモリセルに対し、多値ベリファイ処理を実行する（ステップ＃１００３）。
【００５９】
ここで、多値ベリファイ処理には、書き込み対象のメモリセル毎に２値判定を行うセンスアンプを１つ備え、複数の参照電圧を用いた複数の２値判定を順次行う第１多値ベリファイ処理、書き込み対象のメモリセル毎にセンスアンプを複数備え、書き込み対象のメモリセルの夫々に対し、複数の参照電圧を用いた複数の２値判定を同時に並行して行う第２多値ベリファイ処理、メモリセル毎に１つのセンスアンプを備え、書き込み対象のメモリセル毎に、センスアンプに接続する参照電圧を、書き込み対象のメモリセルの期待値に応じて個別に切り替えて単一の２値判定（多値判定）を行う第３多値ベリファイ処理がある。上記特許文献１に記載の多値半導体記憶装置では、第３多値ベリファイ処理を行っている。
【００６０】
尚、４値メモリセルに対し、複数回の２値判定を順次行う第１多値ベリファイ処理を実行する場合は、読み出し処理と同じアルゴリズムを利用でき構成を簡素化できるが、２回のセンス動作を必要とするため、単一の２値判定を１回のみ実施する２値ベリファイ処理に比べ、処理速度が遅くなる。これに対し、複数回の２値判定を同時に並行して行う第２多値ベリファイ処理では、センスアンプを同時に作動させるため第１ベリファイ処理より処理速度は速いが、書き込み対象のメモリセル毎に複数のセンスアンプを必要とするためチップ面積が増大する。これらに対し、多値判定を行う第３多値ベリファイ処理では、複数回の２値判定を順次行う第１多値ベリファイ処理に比べ、センス動作の回数を低減でき、センス動作にかかる時間は参照電圧の設定をセンスアンプ毎に各別に切り替えるのにかかる時間よりも短いことから、処理速度が高速である。更に、センスアンプを書き込み対象のメモリセル毎に１つしか必要としないので、複数回の２値判定を同時に並行して行う第２多値ベリファイ処理に比べ、チップ面積の増大を抑えることができる。しかし、第３多値ベリファイ処理では、参照電圧の設定を書き込み対象のメモリセル毎に期待値に応じて切り替える必要があるため、切り替え制御のために構成が複雑になる。第３多値ベリファイ処理では、特に、バッファ書き込み処理のように書き込み対象のメモリセルが複数ある場合には、切り替え制御に係る回路の回路規模が増大し構成が複雑化する。
【００６１】
ステップ＃１００３の多値ベリファイ処理の実行後、アドレス変数が、書き込み処理の対象となる複数アドレスの内の最終アドレス以外のアドレスを示す場合には（ステップ＃１００４でＮｏ分岐）、アドレス変数の値をインクリメントして（ステップ＃１００５）、ステップ＃１００３に移行する。ここでは、１アドレス単位で書き込み処理及びベリファイ処理を実行するので、アドレス変数の値は１ずつインクリメントするが、インクリメント量は、書き込み処理及びベリファイ処理を実行するアドレス数を設定する。ステップ＃１００４において、アドレス変数が最終アドレスを示す場合には（ステップ＃１００４でＹｅｓ分岐）、ベリファイ処理の結果から、全ての多値メモリセルに対する書き込み処理が完了したか否かを判定し（ステップ＃１００６）、全ての多値メモリセルに対する書き込み処理が完了したと判定した場合は（ステップ＃１００６でＹｅｓ分岐）、処理を終了する。
【００６２】
ステップ＃１００６において、全ての多値メモリセルに対する書き込み処理が完了していないと判定した場合は（ステップ＃１００６でＮｏ分岐）、書き込み処理の実行回数等に応じて制御ゲート電圧の設定を行い（ステップ＃１００７）、アドレス変数に先頭アドレスを設定する（ステップ＃１００８）。続いて、しきい値電圧の低い順に、ここでは、書き込み状態“１０”への書き込み（ステップ＃１００９）、書き込み状態“０１”への書き込み（ステップ＃１０１０）、書き込み状態“１１”への書き込み（ステップ＃１０１１）をこの順に実行する。アドレス変数が最終アドレス以外のアドレスを示す場合は（ステップ＃１０１２でＮｏ分岐）、アドレス変数の値をインクリメントして（ステップ＃１０１３）、ステップ＃１００９に移行する。ステップ＃１０１２において、アドレス変数が最終アドレスを示す場合には（ステップ＃１０１２でＹｅｓ分岐）、ステップ＃１００２に移行し、ステップ＃１００２〜ステップ＃１００４のベリファイ処理を実行する。
【００６３】
このように、全ての書き込み対象の多値メモリセルに対する書き込み処理が完了するまで、ベリファイ処理及び書き込み処理を繰り返し実施する。
【００６４】
多値半導体記憶装置における書き込み処理を高速化する他の技術には、例えば、バッファ書き込み処理において、所定の記憶状態より高いしきい値電圧分布を持つ記憶状態（上位分布）に対応する期待値を持つメモリセルについては、書き込み対象のメモリセルの内、書き込み速度が最速のメモリセルのしきい値電圧が、目標とする記憶状態に到達するまで、上位分布の期待値を持つメモリセルに対するベリファイ処理を行わず、所定の記憶状態より低いしきい値電圧分布を持つ記憶状態（下位分布）に対応する期待値を持つメモリセルについては、書き込み対象のメモリセルの内、書き込み速度が最も遅いメモリセルのしきい値電圧が、目標とする記憶状態に到達した後は、下位分布の期待値を持つメモリセルに対するベリファイ処理を行わないように構成した多値半導体記憶装置がある（例えば、特許文献２参照）。
【００６５】
〈仮想２値メモリセル及び４値メモリセルが混在する多値半導体記憶装置〉
また、多値半導体記憶装置における書き込み処理を高速化する技術には、例えば、メモリセルアレイを構成する多値メモリセルの一部を仮想的に２値の仮想２値メモリセルとして用いるように構成し、仮想２値メモリセルに対する書き込み処理のベリファイ処理では、単一の２値判定による２値ベリファイ処理を実行し、多値メモリセルに対する書き込み処理のベリファイ処理では、多値判定または複数回の２値判定による多値ベリファイ処理を実行する多値半導体記憶装置がある（例えば、特許文献３参照）。
【００６６】
特許文献３に記載の多値半導体記憶装置は、具体的には、例えば、メモリセルアレイ内の４値メモリセルの一部を、消去状態“１１”を消去状態“１”に、書き込み状態“１０”、“０１”、“００”を書き込み状態“０”に対応させて、仮想２値メモリセルとして扱うことが可能に構成されている。そして、２値メモリセルに対する書き込み処理の速度が多値メモリセルに対する書き込み処理の速度より比較的高速であることを利用して、高速書き込みが必要な書き込みデータを、仮想２値メモリセルに記憶するように構成する。
【００６７】
特許文献３に記載の多値半導体記憶装置について、図２４を基に説明する。ここで、特許文献３に記載の多値半導体記憶装置の各構成は、図１４に示す多値半導体記憶装置と同じであり、４値メモリセルの場合と仮想２値メモリセルの場合で図１８に示すセンスアンプ６００の動作を切り替える場合を想定して説明する。尚、本来の４値メモリセルに対するセンスアンプ６００の動作は、上述した通常の動作と同じである。
【００６８】
以下、仮想２値メモリセルに対するセンスアンプ６００の読み出し処理時の動作について図２４を基に説明する。尚、ここでは、仮想２値メモリセルの記憶状態を、上位データＤＡＴＨとして出力する場合を想定して説明する。
【００６９】
センスアンプ６００は、初期設定として、時間ｔ０までに、予めノードＳＥＮ及びノードＲＳＥＮに、差動増幅回路６０１内の負荷回路等を用いてある程度の電圧を与える。また、時間ｔ０までに、予め、差動増幅回路６０１の入力ノードＲＳＥＮを、図１５に示す電圧ＶｒＬのしきい値電圧を持つリファレンスメモリセルのドレインに接続する。更に、時間ｔ０において、差動増幅回路６０１の活性・非活性を設定するノードＳＡＥＮがＬレベルからＨレベルに遷移すると、差動増幅回路６０１は活性化する。
【００７０】
続いて、センスアンプ６００は、時間ｔ０〜時間ｔ２の期間にセンス動作を実施する。ラッチ回路６０３は、図２４に示すように、イネーブル信号ＬＡＴＨがＨレベルとなる時間ｔ１〜時間ｔ２の期間は、差動増幅回路６０１からのデータＤＡＴを出力する。更に、ラッチ回路６０３は、時間ｔ２においてイネーブル信号ＬＡＴＨがＨレベルからＬレベルに遷移すると、このときの差動増幅回路６０１のデータＤＡＴの値、即ち、仮想２値メモリセルの記憶状態に対応する値をラッチし、上位データＤＡＴＨとして保持する。
【００７１】
このように、仮想２値メモリセルについては、読み出し処理時、センス動作を１回のみ実施すれば良いので、処理の高速化を図ることができる。また、ベリファイ処理等についても同様に、仮想２値メモリセルの場合は、センス動作の回数を低減できる。
【００７２】
【特許文献１】特開２００５−６３５１６号公報
【特許文献２】特開２０００−１６３９７６号公報
【特許文献３】特開２００１−２１００８２号公報
【特許文献４】特開２００４−３９１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００７３】
上述したように、多値半導体記憶装置では、多値ベリファイ処理として、複数回の２値判定を順次行う第１多値ベリファイ処理、複数回の２値判定を同時に並行して行う第２多値ベリファイ処理、または、多値判定を行う第３多値ベリファイ処理を実施する必要がある。第１多値ベリファイ処理は、単一の２値判定を１回のみ実施する２値ベリファイ処理に比べ、複数回の２値判定を順次行うため、処理速度が相当低下するという問題があった。また、第２多値ベリファイ処理は、センス動作を同時並行して１度で行うため処理速度の低下を抑えることはできるが、書き込み対象のメモリセル毎に複数のセンスアンプを必要とするためチップ面積が増大するという問題があった。更に、多値判定を行う第３多値ベリファイ処理では、センス動作を１度で行うため処理速度の低下を抑えることはできるが、参照電圧の設定を書き込み対象のメモリセル毎に期待値に応じて切り替える必要があるため、切り替え制御のために構成が複雑になるという問題があった。
【００７４】
尚、上記特許文献３に記載の多値半導体記憶装置では、仮想２値メモリセルについては、２値ベリファイ処理を実行するので、処理速度の高速化を図ることができるが、４値メモリセルについては、従来の多値ベリファイ処理を実施するので、処理の高速化を図ることができない。また、仮想２値メモリセルは、記憶容量が、本来の４値メモリセルの記憶容量の半分となるため、メモリセルアレイ全体で記憶容量が少なくなる。
【００７５】
更に、上記特許文献１に記載の多値半導体装置は、ベリファイ処理の回数を低減して書き込み処理全体で処理速度の高速化を図るものであり、個々のベリファイ処理について高速化を図るものではない。
【００７６】
従って、多値半導体記憶装置の処理速度の高速化を図るために、多値メモリセルに対するベリファイ処理の処理速度を高速化できる技術が望まれている。
【００７７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、回路構成を複雑化することなく、３値以上の情報を記憶可能なメモリセルに対する処理をより高速化することができる多値半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００７８】
上記目的を達成するための本発明に係る多値半導体記憶装置は、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能なメモリセルの複数を備えるメモリセルアレイと、書き込み対象となっている前記消去状態の前記メモリセルの内、書き込み後の情報の期待値が前記消去状態以外の複数の前記書き込み状態の何れか１つに対応する前記メモリセルの夫々に対し、書き込み対象の前記期待値の前記書き込み状態に応じた書き込み電圧条件で電圧を印加して書き込み処理を行う書き込み制御回路と、同時に前記書き込み処理が実行される前記メモリセルの複数からなるメモリセル群の夫々に対応して、前記メモリセル群に含まれる前記メモリセル毎に２値判定を行う１つのセンスアンプを備え、前記センスアンプの夫々が、前記メモリセルが取り得る前記書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧を選択的に入力可能に構成されているセンスアンプ回路と、前記書き込み対象の前記メモリセル群毎に、前記メモリセル群に含まれる前記メモリセル夫々の前記期待値が、前記消去状態に対応する前記期待値を除いて複数の前記書き込み状態の内の１つの特定書き込み状態の前記期待値だけを含む場合に、２値ベリファイモードを選択し、前記メモリセル群に含まれる前記メモリセル夫々の前記期待値が、複数の前記書き込み状態の前記期待値を含む場合に、多値ベリファイモードを選択するベリファイモード切り替え回路と、前記２値ベリファイモードが選択されている場合に、前記期待値が前記消去状態ではない前記書き込み対象の前記メモリセル夫々に対し、前記特定書き込み状態に応じた前記参照電圧を用いて単一の前記２値判定による２値ベリファイ処理を、前記多値ベリファイモードが選択されている場合に、前記期待値が前記消去状態ではない前記書き込み対象の前記メモリセル夫々に対し、対応する前記書き込み状態の夫々に応じた前記参照電圧を用いて、複数回の前記２値判定による多値ベリファイ処理を、前記センスアンプ回路に対して行わせるベリファイ制御回路と、を備えることを第１の特徴とする。
【００７９】
上記特徴の本発明に係る多値半導体記憶装置は、前記メモリセル群の前記メモリセル毎に、前記期待値を記憶するバッファ回路を備え、前記ベリファイモード切り替え回路が、前記バッファ回路に記憶された前記期待値に基づいて、前記２値ベリファイモードまたは前記多値ベリファイモードを選択することを第２の特徴とする。
【００８０】
上記特徴の本発明に係る多値半導体記憶装置は、前記バッファ回路が、アドレス毎に所定ビット数の前記メモリセルの前記期待値を記憶可能な記憶領域を、複数アドレス分備えてなり、前記ベリファイモード切り替え回路が、前記アドレス毎に、前記２値ベリファイモードまたは前記多値ベリファイモードの何れかを選択することを第３の特徴とする。
【００８１】
上記何れかの特徴の本発明に係る多値半導体記憶装置は、前記書き込み処理の実行を必要とする前記メモリセルの夫々について、前記書き込み状態の前記期待値を、前記書き込み処理の実行を必要としない前記メモリセルについて、前記消去状態に対応する前記期待値を記憶可能に構成されたレジスタを備え、前記書き込み制御回路が、前記レジスタの期待値に基づいて、前記書き込み処理を必要とする前記書き込み対象の前記メモリセルの前記書き込み電圧条件を設定し、前記ベリファイモード切り替え回路が、前記レジスタの前記期待値に基づいて、前記２値ベリファイモードまたは前記多値ベリファイモードを選択することを第４の特徴とする。
【発明の効果】
【００８２】
上記特徴の多値半導体記憶装置によれば、単一の２値判定を１回のみ実施する２値ベリファイ処理と、複数回の２値判定を順次実施する多値ベリファイ処理（第１多値ベリファイ処理）を選択的に実施可能に構成し、多値メモリセルで構成されるメモリセル群に対するベリファイ処理（バッファ書き込み処理におけるベリファイ処理）において、２値ベリファイ処理が可能な場合、即ち、書き込み対象のメモリセル群に含まれるメモリセル夫々の期待値が、消去状態に対応する期待値を除いて複数の書き込み状態の内の１つの特定書き込み状態の期待値だけを含む場合に、多値ベリファイ処理より比較的処理時間の短い２値ベリファイ処理を実行するように構成したので、書き込み対象のメモリセル群の書き込みデータのデータ構成によっては、多値メモリセルに対するベリファイ処理を高速化することが可能になる。これによって、書き込み処理全体で処理速度の高速化を図ることができる。
【００８３】
また、上記特徴の多値半導体記憶装置によれば、多値ベリファイ処理として、複数回の２値判定を順次実施する第１多値ベリファイ処理を行う構成であるため、複数回の２値判定を同時に並行して行う第２多値ベリファイ処理のように、複数のセンスアンプを設ける必要がなく、チップ面積の増大を抑えることができ、多値判定を行う第３多値ベリファイ処理のように、参照電圧を書き込み対象のメモリセル毎に切り替える必要がなく、回路構成を複雑化することがない。即ち、上記特徴の多値半導体記憶装置によれば、チップ面積の増大を抑え、回路構成を複雑化することなく、書き込み処理全体で処理速度の高速化を図ることが可能になる。
【００８４】
尚、特許文献３に記載の多値半導体記憶装置のように、４値メモリセルの一部を仮想２値メモリセルとして扱うことで処理速度の高速化を図る場合には、仮想２値メモリセルは通常の半分の記憶容量となるので、メモリセルアレイ全体で記憶容量が少なくなる。これに対し、上記特徴の多値半導体記憶装置によれば、多値メモリセルで構成されるメモリセル群に対するベリファイ処理において、書き込み対象のメモリセル群に含まれるメモリセル夫々の期待値が、消去状態に対応する期待値を除いて特定書き込み状態の期待値だけを含む場合に２値ベリファイ処理を実施して、多値メモリセルに対する処理速度の高速化を図るので、記憶容量を維持できる。
【００８５】
また、特許文献３に記載の多値半導体記憶装置では、上述したように、多値メモリセルに対するベリファイ処理の高速化を図ることはできないが、上記特徴の多値半導体記憶装置では、書き込み対象のメモリセル群の書き込みデータのデータ構成によっては、多値メモリセルに対するベリファイ処理を高速化することが可能になる。
【００８６】
また、特許文献１に記載の多値半導体記憶装置のように、書き込み処理におけるベリファイ処理の回数を低減した上で、上記特徴の多値半導体記憶装置を組み合わせて、個々のベリファイ処理にかかる時間を短縮すれば、書き込み処理全体での処理時間を更に短縮できる。
【００８７】
更に、上記第３の特徴の多値半導体記憶装置のように、アドレス単位でメモリセル群を設定し、アドレス単位で２値ベリファイモードまたは多値ベリファイモードの何れかを選択するように構成すれば、通常、書き込み処理等はアドレス単位で実施されることから、本発明に係る多値半導体記憶装置の構成を簡素化することができる。更に、上記第２及び第４の特徴の多値半導体記憶装置によれば、多値メモリセルに対するベリファイ処理に係る時間を短縮可能な多値半導体記憶装置の具体的な実施態様を得ることができる。
【発明を実施するための最良の形態】
【００８８】
以下、本発明に係る多値半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００８９】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図５を基に説明する。尚、本実施形態では、本発明装置がフラッシュメモリである場合を想定して説明する。
【００９０】
先ず、本実施形態の本発明装置の構成について図１〜図３を基に説明する。ここで、図１は、本実施形態の本発明回路１Ａの書き込み処理に係る部分の構成を示している。本発明装置１Ａは、外部から入力される制御信号を伝送する制御線Ｌ２及びアドレス信号を伝送するアドレス線Ｌ３及びデータ信号を伝送するデータ線Ｌ４を介して外部制御信号を受け付け、該外部制御信号に基づいて、アドレス単位での書き込み処理（バッファ書き込み）、複数アドレス（メモリセルブロック）単位での一括消去処理、アドレス単位での読み出し処理等を実行可能に構成されている。
【００９１】
本発明装置１Ａは、図１に示すように、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能なメモリセルの複数を備えるメモリセルアレイ７０、外部装置と接続して通信を行うための入出力バッファ１０、メモリセル群毎に期待値を記憶するバッファ回路４０（ベリファイモード切り替え回路に相当）、同時に書き込み処理が実行されるメモリセルの複数からなるメモリセル群の夫々に対応して、メモリセル群に含まれるメモリセル毎に２値判定を行う１つのセンスアンプを備え、センスアンプの夫々が、メモリセルが取り得る書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧を選択的に入力可能に構成されているセンスアンプ回路６０、ベリファイ処理の結果に基づいてバッファ回路４０の更新を行うデータ処理回路５０、書き込み処理時に書き込み電圧条件に基づいて印加電圧を制御するバルスデータを生成するパルス生成回路８０、入出力バッファ１０を介して外部コマンドを受け付け、当該外部コマンドを解読してライトステートマシン３０及びバッファ回路４０を制御するＵＩ回路２０、及び、ＵＩ回路２０から内部制御信号群を受け付け、該内部制御信号群に基づいて本発明装置１Ａ内の各内部回路を制御し、メモリセルアレイ７０に対する書き込み処理及び消去処理の制御を行うライトステートマシン３０（書き込み制御回路及びベリファイ制御回路に相当）を備えて構成されている。尚、入出力バッファ１０、パルス生成回路８０及びＵＩ回路２０の基本構成は、従来技術における構成と同じである。
【００９２】
メモリセルアレイ７０の基本構成は、図１３に示す従来技術における基本構成と同じであり、多値メモリセルとして、消去状態及び３つの書き込み状態に対応する４値の情報を記憶可能な４値メモリセルを複数備え、１アドレスが１６メモリセル、１６×２ビット構成である場合を想定している。また、消去状態及び３つの書き込み状態には、夫々、“１１”、“１０”、“０１”、“００”が割り当てられている。
【００９３】
バッファ回路４０は、従来技術の場合と同様に、書き込み対象のメモリセルの期待値をアドレス単位で記憶可能な内部レジスタを備えて構成されており、ＵＩ回路からの制御に基づいて、入出力バッファ１０から書き込み対象のメモリセル夫々を示すアドレス信号と、書き込み対象のメモリセル夫々の期待値を示すデータ信号を取得し、内部レジスタに記憶する。
【００９４】
更に、バッファ回路４０は、本発明に係る機能として、書き込み対象のメモリセル群毎に、メモリセル群に含まれるメモリセル夫々の期待値が、消去状態に対応する期待値を除いて複数の書き込み状態の内の１つの特定書き込み状態の期待値だけを含む場合に、２値ベリファイモードを選択し、メモリセル群に含まれるメモリセル夫々の期待値が、複数の書き込み状態の期待値を含む場合に、多値ベリファイモードを選択する。そして、ライトステートマシン３０、データ処理回路５０及びセンスアンプ回路６０に、選択結果を示すモード選択信号ＭＬＣを出力する。本実施形態では、２値ベリファイモードを選択した場合は、Ｌレベルのモード選択信号ＭＬＣを、多値ベリファイモードを選択した場合は、Ｈレベルのモード選択信号ＭＬＣを生成する。以下、１アドレス（１６×２ビット）を１つのメモリセル群として説明する。
【００９５】
ここで、図２は、本実施形態のバッファ回路４０の一構成例を示している。バッファ回路４０は、図２に示すように、書き込み処理における書き込み後の多値メモリセルの情報の期待値を記憶すると共に、ベリファイモードの選択を行うための信号ＳＵＭを生成するバッファセルＢＣの複数、アドレスデコーダ、バッファ制御回路、書き込みドライバ・読み出し回路、及び、ベリファイモードを選択してモード選択信号を生成するＭＬＣ生成回路を備えて構成されている。
【００９６】
本実施形態のバッファ回路４０は、図２に示すように、１メモリセル分の期待値を格納可能なバッファセルＢＣを１６×１６個備えて構成されている。バッファ回路４０は、本実施形態では、上述したように、１アドレス当たり１６メモリセルであるため、１行１６個のバッファセルＢＣで１アドレス分の期待値を記憶可能に構成されており、１６アドレス分のデータを記憶可能となっている。
【００９７】
図３は、バッファ回路４０を構成するバッファセルＢＣの一概略構成例を示している。バッファセルＢＣは、夫々、図３に示すように、１ビットの値を記憶可能な２つのラッチ回路と、ベリファイモード選択用の信号ＳＵＭを生成するためのロジック回路で構成されている。尚、ベリファイモード選択用の信号ＳＵＭは、図２及び図３に示すように、１アドレス毎に、つまり、１アドレスを構成する複数のバッファセルＢＣの組み合わせで、書き込み状態“１０”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ１０、書き込み状態“０１”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ０１、及び、書き込み状態“００”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ００を生成するように構成されている。ここでは、対応する書き込み状態を期待値とする４値メモリセルが存在する場合はＬレベルの信号を、存在しない場合はＨレベルの信号を出力する。尚、図２に示すデータＤＷＬ０〜１５は図３に示すＤＷＬに、図２に示すデータＤＷＨ０〜１５は図３に示すＤＷＨに、図２に示すデータＤＲＬ０〜１５は図３に示すＤＲＬに、図２に示すデータＤＲＨ０〜１５は図３に示すＤＲＨに、夫々対応している。
【００９８】
ベリファイモード選択用の信号ＳＵＭの生成についてより具体的に説明する。図２に示すように、アドレスデコーダに直接的に接続されている初段のバッファセルＢＣのＳＵＭＰ００、ＳＵＭＰ０１、ＳＵＭＰ１０には、初期値として、Ｈレベルの信号が入力されている。各バッファセルＢＣは、図３に示すように、ラッチ回路に記憶されている期待値が“００”の場合は、ＳＵＭ００をＬレベルにし、ＳＵＭ１０及びＳＵＭ０１については、前段（図２における同一行の左側のバッファセルＢＣ）からの出力をそのまま後段（図２における同一行の右側のバッファセルＢＣ）のバッファセルＢＣに対して出力する。同様に、ラッチ回路に記憶されている期待値が“１０”の場合は、ＳＵＭ１０をＬレベルにし、ＳＵＭ００及びＳＵＭ０１については、前段からの出力をそのまま後段のバッファセルＢＣに対して出力する。ラッチ回路に記憶されている期待値が“０１”の場合は、ＳＵＭ０１をＬレベルに、ＳＵＭ００及びＳＵＭ１０については、前段からの出力をそのまま後段のバッファセルＢＣに対して出力する。
【００９９】
最終的に、ＳＵＭ００は、同一行の１６のバッファセルＢＣに、期待値“００”を持つバッファセルＢＣが１つでもある場合はＬレベルとなり、それ以外の場合はＨレベルとなる。同様に、ＳＵＭ１０は、同一行の１６のバッファセルＢＣに、期待値“１０”を持つバッファセルＢＣが１つでもある場合はＬレベルとなり、それ以外の場合はＨレベルとなる。ＳＵＭ０１は、同一行の１６のバッファセルＢＣに、期待値“０１”を持つバッファセルＢＣが１つでもある場合はＬレベルとなり、それ以外の場合はＨレベルとなる。
【０１００】
ＭＬＣ生成回路は、１アドレス毎に、バッファセルＢＣが生成した書き込み対象のアドレスの信号ＳＵＭ１０、信号ＳＵＭ０１、信号ＳＵＭ００に基づいて、２値ベリファイモードまたは多値ベリファイモードを選択する。更に、ＭＬＣ生成回路は、２値ベリファイモードを選択した場合は、Ｌレベルのモード選択信号ＭＬＣを、多値ベリファイモードを選択した場合は、Ｈレベルのモード選択信号ＭＬＣを生成する。
【０１０１】
ここで、図４（ａ）は、ＭＬＣ生成回路の動作を示す真理値表であり、信号ＳＵＭ１０、信号ＳＵＭ０１、信号ＳＵＭ００と、選択されるベリファイモードの関係を示している。図４（ａ）において、ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００の欄の“Ｌｏｗ”は信号レベルがＬレベルであることを、“Ｈｉｇｈ”は信号レベルがＨレベルであることを示している。また、ＭＬＣは、モード選択信号を示しており、２値ベリファイモードを選択する場合は“Ｌｏｗ”、多値ベリファイモードを選択する場合は“Ｈｉｇｈ”となる。図４（ａ）に示すように、ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００の何れか１つのみが“Ｌｏｗ”の場合、及び、全てが“Ｈｉｇｈ”の場合は、各アドレスの４値メモリセル夫々の期待値が、消去状態“１１”に対応する期待値を除いて３つの書き込み状態“１０”、“０１”、“００”の内の１つの特定書き込み状態の期待値だけを含む場合であると判定する。このとき、モード選択信号ＭＬＣは“Ｌｏｗ”（Ｌレベル）となり、２値ベリファイモードが選択される。これに対し、ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００の２つ以上が“Ｌｏｗ”の場合は、モード選択信号ＭＬＣは“Ｈｉｇｈ”となり、多値ベリファイモードが選択される。
【０１０２】
本実施形態のセンスアンプ回路６０は、従来技術の場合と同様に、メモリセルアレイ７０のビット線の夫々に、２値判定を行うセンスアンプを１つずつ備えて構成されている。センスアンプの基本構成は、図１８に示す従来技術における構成と同じであり、夫々、２値判定の基準となる参照電圧（ノードＲＳＥＮの電圧）と処理対象のメモリセルのしきい値電圧（ノードＳＥＮの電圧）を比較する２値判定を行い、その結果をラッチ回路６０２及びラッチ回路６０３でラッチする。
【０１０３】
より詳細には、本実施形態のセンスアンプ６００は、バッファ回路４０からのモード選択信号ＭＬＣが“Ｌｏｗ”であり、２値ベリファイモードが選択されているとき、図４（ａ）に示すＳＵＭ１０のみが“Ｈｉｇｈ”の場合は、図１５に示す参照電圧Ｖｗ１０をセンスアンプに接続し、ＳＵＭ０１のみが“Ｈｉｇｈ”の場合は、参照電圧Ｖｗ０１をセンスアンプに接続し、ＳＵＭ００のみが“Ｈｉｇｈ”の場合は、参照電圧Ｖｗ００をセンスアンプに接続して、単一の２値判定処理による２値ベリファイ処理を行う。これに対し、本実施形態のセンスアンプ６００は、バッファ回路４０からのモード選択信号ＭＬＣが“Ｈｉｇｈ”であり、多値ベリファイモードが選択されているときは、２値判定を複数回実施する多値ベリファイ処理を実行する。
【０１０４】
本実施形態のライトステートマシン３０は、バッファ回路４０、パルス生成回路８０、データ処理回路５０、センスアンプ６０、及び、メモリセルアレイ７０を制御し、書き込み対象となっている消去状態のメモリセルの内、期待値が消去状態以外の複数の書き込み状態の何れか１つに対応するメモリセルの夫々に対し、書き込み対象の期待値の書き込み状態に応じた書き込み電圧条件で電圧を印加することにより書き込み処理を行う。
【０１０５】
更に、本実施形態のライトステートマシン３０は、本発明に係る機能として、書き込み処理において、バッファ回路４０から出力されるモード選択信号ＭＬＣに応じて、単一の２値判定による２値ベリファイ処理と、複数回の２値判定による多値ベリファイ処理を切り替える。より具体的には、モード選択信号ＭＬＣにより２値ベリファイモードが選択されている場合に、センスアンプ回路６０に対し、期待値が消去状態ではない書き込み対象のメモリセル夫々に対し、特定書き込み状態に応じた参照電圧を用いて単一の２値判定による２値ベリファイ処理を行わせる。また、バッファ回路４０から出力されるモード選択信号ＭＬＣにより多値ベリファイモードが選択されている場合に、センスアンプ回路６０に対し、期待値が消去状態ではない書き込み対象のメモリセル夫々に対し、対応する書き込み状態の夫々に応じた参照電圧を用いて、複数回の２値判定による多値ベリファイ処理を行わせる。尚、複数回の２値判定による多値ベリファイ処理の実行手順は、従来技術に係る多値半導体記憶装置における多値ベリファイ処理の実行手順と同じである。
【０１０６】
本実施形態のデータ処理回路５０は、バッファ回路４０に格納された期待値の更新を実行するに当たり、バッファ回路４０から出力されるモード選択信号ＭＬＣに応じて、バッファ回路４０に格納された期待値の更新手順を切り替える。
【０１０７】
ここで、図４（ｂ）は、本実施形態のデータ処理回路５０の動作の一例を示す真理値表である。本実施形態では、多値メモリセル毎に更新用データを生成するように構成されている。図４（ｂ）において、ＭＬＣはモード選択信号の値を、ＲＤＡＴはバッファ回路４０に格納された期待値の値を、ＤＡＴＨはベリファイ処理で特定された書き込み対象の多値メモリセルにおける現在の記憶状態の上位ビットの値を、ＤＡＴＬはベリファイ処理で特定された書き込み対象の多値メモリセルにおける現在の記憶状態の下位ビットの値を、更新欄はバッファ回路４０の更新後の期待値を示す更新データの値を夫々示している。尚、ＲＤＡＴが“１１”である場合は、上述したように、メモリセルの記憶状態が、書き込み処理を行わない状態（書き込み処理が完了した状態）であることを示しており、バッファ回路４０の更新を行わないので、図４（ｂ）では省略している。
【０１０８】
より具体的には、本実施形態のデータ処理回路５０は、モード選択信号ＭＬＣが“Ｈｉｇｈ”であり、多値ベリファイモードが選択されている場合は、図２０（ａ）に示す従来技術と同様の手順で更新データを生成する。更に、本実施形態のデータ処理回路５０は、モード選択信号ＭＬＣが“Ｌｏｗ”であり、２値ベリファイモードが選択されている場合は、本実施形態ではベリファイ結果をＤＡＴＨとして出力していることから、ＤＡＴＨの値に応じて書き込み処理が完了したか否かを判定し、更新前の期待値ＲＤＡＴに応じて、更新データを生成する。より詳細には、２値ベリファイモードでは、ＤＡＴＨが“Ｌｏｗ”であり、書き込み処理が完了したと判定できる場合は、更新データは“１１”となる。ＤＡＴＨが“Ｈｉｇｈ”であり、書き込み処理が完了していないと判定した場合は、更新データは、更新前のＲＤＡＴと同じ値になる。
【０１０９】
次に、本実施形態の本発明装置１Ａの処理動作について図５を基に説明する。ここで、図５は、本実施形態の本発明装置１Ａの書き込み処理及びベリファイ処理の処理手順の一例を示している。
【０１１０】
本実施形態では、本発明装置１Ａのライトステートマシン３０は、書き込み処理の開始時、初期設定として、予め設定された書き込み電圧条件に基づいて、書き込みゲート電圧等の印加電圧の設定を初期化する（ステップ＃１０１）。更に、現在の処理対象のアドレスを示すアドレス変数の値を初期化し、書き込み処理対象の複数アドレスの内の先頭アドレスをアドレス変数に設定する（ステップ＃１０２）。
【０１１１】
引き続き、本発明装置１Ａのライトステートマシン３０は、バッファ回路４０からのモード選択信号ＭＬＣが多値ベリファイモードを示す場合は（ステップ＃１０３でＹｅｓ分岐）、アドレス変数が示すアドレスの各メモリセルに対し、センスアンプ６００を制御して、複数回の２値判定による多値ベリファイ処理を実行する（ステップ＃１０４）。モード選択信号ＭＬＣが２値ベリファイモードを示す場合は（ステップ＃１０３でＮｏ分岐）、アドレス変数が示すアドレスの各メモリセルに対し、センスアンプ６００を制御して、単一の２値判定による２値ベリファイ処理を実行する（ステップ＃１０５）。
【０１１２】
ベリファイ処理（ステップ＃１０３〜＃１０５）の実行後、アドレス変数が示すアドレスが最終アドレスではない場合は（ステップ＃１０６でＮｏ分岐）、アドレス変数の値をインクリメントして（ステップ＃１０７）、次のベリファイ処理の実行のためにステップ＃１０３に移行する。ステップ＃１０６において、アドレス変数が示すアドレスが最終アドレスの場合は（ステップ＃１０６でＹｅｓ分岐）、書き込み対象の多値メモリセルの全てについて書き込み処理が完了したか否かを判定し（ステップ＃１０８）、書き込み処理が完了したと判定した場合は（ステップ＃１０８でＮｏ分岐）、処理を終了する。
【０１１３】
ステップ＃１０８において、書き込み対象の多値メモリセルの全てについて書き込み処理が完了していないと判定した場合は（ステップ＃１０８でＮｏ分岐）、アドレス変数を初期化して、書き込み処理対象の複数アドレスの内の先頭アドレスを設定する（ステップ＃１０９）。そして、アドレス変数が示すアドレスの各多値メモリセルについて、記憶状態“１０”への書き込み処理が必要な場合は（ステップ＃１１０でＹｅｓ分岐）、記憶状態“１０”への書き込み処理を実行する（ステップ＃１１１）。同様に、アドレス変数が示すアドレスの各多値メモリセルについて、記憶状態“０１”への書き込み処理が必要な場合は（ステップ＃１１２でＹｅｓ分岐）、記憶状態“０１”への書き込み処理を実行する（ステップ＃１１３）。更に、アドレス変数が示すアドレスの各多値メモリセルについて、記憶状態“００”への書き込み処理が必要な場合は（ステップ＃１１４でＹｅｓ分岐）、記憶状態“００”への書き込み処理を実行する（ステップ＃１１５）。
【０１１４】
所定のアドレスに対する書き込み処理（ステップ＃１１０〜＃１１５）の後、アドレス変数が示すアドレスが最終アドレスではない場合は（ステップ＃１１６でＮｏ分岐）、アドレス変数の値をインクリメントして（ステップ＃１１７）、次の書き込み処理の実行のためにステップ＃１１０に移行する。ステップ＃１１６において、アドレス変数が示すアドレスが最終アドレスの場合は（ステップ＃１１６でＹｅｓ分岐）、次の書き込み処理のために書き込みゲート電圧の設定を変更し（ステップ＃１１８）、ベリファイ処理のためにステップ＃１０２に移行する。
【０１１５】
本実施形態では、書き込み処理及びベリファイ処理毎に、同時に書き込み処理が実行される１アドレス分の多値メモリセルについて、バッファ回路４０に格納された期待値の構成により、単一の２値判定を行う２ベリファイ処理と、複数回の２値判定を行う多値ベリファイ処理を切り替える。バッファ書き込み処理では、最初にバッファ回路４０に格納された期待値が複数の書き込み状態を示す期待値を含む場合であっても、書き込み処理及びベリファイ処理を繰り返し実行すると、何れかの書き込み処理及びベリファイ処理において、消去状態に対応する期待値を除いて特定の書き込み状態の期待値だけを含む状況が発生し得る。本実施形態では、このような場合に、多値ベリファイ処理より処理速度の速い２値ベリファイ処理を実行するので、多値メモリセルに対するベリファイ処理全体で実行時間を短縮できる。
【０１１６】
尚、本実施形態では、２値ベリファイモード及び多値ベリファイモードの選択のために、１アドレス（同時に書き込み処理を実行する多値メモリセルからなるメモリセル群）毎、書き込み状態“１０”の期待値を持つ４値メモリセルが存在することを示す信号ＳＵＭ１０、書き込み状態“０１”の期待値を持つ４値メモリセルが存在することを示す信号ＳＵＭ０１、書き込み状態“００”の期待値を持つ４値メモリセルが存在することを示す信号ＳＵＭ００を生成するために、バッファセルＢＣの夫々にＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００を生成する回路を構成したが、これに限るものではない。例えば、１アドレス（１６×２ビット）分のバッファセルＢＣのデータを書き込みドライバ・読み出し回路で読み出して利用するように構成しても良い。尚、バッファセルＢＣの夫々にＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００を生成する回路を構成すれば、簡素な構成で、ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００を生成することができる。
【０１１７】
〈第２実施形態〉
本発明装置の第２実施形態について、図６〜図８を基に説明する。尚、本実施形態では、上記第１実施形態とは、２値ベリファイモードと多値ベリファイモードの切り替えに係る構成を構築する回路が異なる場合について説明する。詳細には、上記第１実施形態では、バッファ回路４０内に２値ベリファイモードと多値ベリファイモードの切り替えに係る構成を構築する場合について説明したが、本実施形態では、パルスレジスタ回路内に構築する場合について説明する。
【０１１８】
本実施形態の本発明装置の構成について図６〜図８を基に説明する。ここで、図６は、本実施形態の本発明回路１Ｂの書き込み処理に係る部分の構成を示している。
【０１１９】
本発明装置１Ｂは、図６に示すように、メモリセルアレイ７０、入出力バッファ１０、メモリセル群毎に期待値を記憶するバッファ回路１４０、センスアンプ回路６０、データ処理回路５０、ＵＩ回路２０、ライトステートマシン３０（書き込み制御回路及びベリファイ制御回路に相当）、及び、メモリセルアレイ７０を構成する各メモリセルに対する書き込み電圧の印加の要否を記憶するパルスレジスタ回路９０（ベリファイモード切り替え回路に相当）を備えて構成されている。尚、入出力バッファ１０、バッファ回路１４０、及びＵＩ回路２０の基本構成は、従来技術における構成と同じであり、メモリセルアレイ７０の構成は、上記第１実施形態の本発明回路１Ａにおける構成と同じである。
【０１２０】
本実施形態のセンスアンプ回路６０の基本構成は、上記第１実施形態におけるセンスアンプ回路６０と同じ構成であり、メモリセルアレイ７０のビット線の夫々に、２値判定を行うセンスアンプを１つずつ備えて構成されている。センスアンプの基本構成は、図１８に示す従来技術における構成と同じであり、夫々、２値判定の基準となる参照電圧（ノードＲＳＥＮの電圧）と処理対象のメモリセルのしきい値電圧（ノードＳＥＮの電圧）を比較する２値判定を行い、その結果を各ラッチ回路６０２、６０３でラッチする。
【０１２１】
本実施形態では、センスアンプ回路６０を構成するセンスアンプ６００は、パルスレジスタ回路９０から出力されるモード選択信号ＭＬＣに基づいて２値ベリファイモードと多値ベリファイモードを切り替える。尚、各センスアンプ６００における２値ベリファイモード及び多値ベリファイモードにおける参照電圧の設定手順を含むベリファイ処理の実行手順は、上記第１実施形態と同じである。
【０１２２】
本実施形態のライトステートマシン３０は、上記第１実施形態と同様に、バッファ回路４０、パルス生成回路８０、データ処理回路５０、センスアンプ６０、及び、メモリセルアレイ７０を制御して、書き込み処理及びベリファイ処理を実行する。
【０１２３】
更に、本実施形態のライトステートマシン３０は、本発明に係る機能として、書き込み処理において、パルスレジスタ回路９０から出力されるモード選択信号ＭＬＣに応じて、単一の２値判定による２値ベリファイ処理と、複数回の２値判定による多値ベリファイ処理を切り替える。尚、２値ベリファイ処理と多値ベリファイ処理の切り替えに係るセンスアンプ６０に対する制御は、上記第１実施形態と同じであり、モード選択信号ＭＬＣにより２値ベリファイモードが選択されている場合は、特定書き込み状態に応じた参照電圧を用いて単一の２値判定による２値ベリファイ処理を行わせ、多値ベリファイモードが選択されている場合は、複数回の２値判定による多値ベリファイ処理を行わせる。尚、複数回の２値判定による多値ベリファイ処理の実行手順は、上記第１実施形態と同様に、従来技術に係る多値半導体記憶装置における多値ベリファイ処理の実行手順と同じである。
【０１２４】
パルスレジスタ回路９０は、従来技術の場合と同様に、書き込み処理の実行を必要とするメモリセルの夫々について書き込み状態の期待値を、書き込み処理の実行を必要としないメモリセルについて消去状態に対応する期待値を記憶可能に構成されたレジスタを、同時に書き込み対象となり得るメモリセルの数分備えて構成されている。
【０１２５】
更に、本実施形態のパルスレジスタ回路９０は、本発明に係る機能として、書き込み対象のアドレス（メモリセル群）毎に、該アドレスに含まれるメモリセル夫々の期待値が、消去状態に対応する期待値を除いて特定書き込み状態の期待値だけを含む場合に、２値ベリファイモードを選択し、該アドレスに含まれるメモリセル夫々の期待値が、複数の書き込み状態の期待値を含む場合に、多値ベリファイモードを選択する。そして、ライトステートマシン３０及びセンスアンプ回路６０に、選択結果を示すモード選択信号ＭＬＣを出力する。本実施形態では、２値ベリファイモードを選択した場合は、Ｌレベルのモード選択信号ＭＬＣを、多値ベリファイモードを選択した場合は、Ｈレベルのモード選択信号ＭＬＣを生成する。
【０１２６】
ここで、図７は、パルスレジスタ回路９０の概略構成例を示しており、図８は、パルスレジスタ回路９０を構成するレジスタセルＲＣの概略構成例を示している。パルスレジスタ回路９０は、図７に示すように、複数のレジスタセルＲＣ、アドレスデコーダ、バッファ制御回路、書き込みドライバ・読み出し回路、及び、ベリファイモードを選択してモード選択信号を生成するＭＬＣ生成回路を備えて構成されている。
【０１２７】
本実施形態のパルスレジスタ回路９０は、図７に示すように、レジスタセルＲＣを１６×１６個備えて構成されている。本実施形態では、上述したように、１アドレス当たり１６メモリセルであるため、１行１６個のレジスタセルＲＣで１アドレス分の期待値を記憶可能に構成されており、１６アドレス分のデータを記憶可能となっている。
【０１２８】
レジスタセルＲＣは、図８に示すように、メモリセル夫々への書き込みパルス印加の有無を示す値を格納する３つのラッチ回路と、ベリファイモード選択用の信号ＳＵＭを生成するためのロジック回路で構成されている。図８に示すように、ラッチ回路は、夫々、左側から順に、３つの期待値“１０”、“０１”、“００”に対応している。レジスタセルＲＣは、書き込み処理において、対応する多値メモリセルが電圧の印加を必要とする場合に、対応する期待値に相当するラッチ回路に“１”を記憶する。
【０１２９】
また、ベリファイモード選択用の信号ＳＵＭは、図７及び図８に示すように、１アドレス毎に、つまり、１アドレスを構成する複数のレジスタセルＲＣの組み合わせで、書き込み状態“１０”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ１０、書き込み状態“０１”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ０１、及び、書き込み状態“００”を期待値とする４値メモリセルが存在するか否かを示す信号ＳＵＭ００を生成するように構成されている。本実施形態では、図８に示すように、対応する期待値を持つ４値メモリセルが存在する場合に、Ｈレベルの信号ＳＵＭが生成される。
【０１３０】
ＭＬＣ生成回路は、１アドレス毎に、レジスタセルＲＣが生成した書き込み対象のアドレスの信号ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００に基づいて、２値ベリファイモードまたは多値ベリファイモードを選択し、２値ベリファイモードを選択した場合はＬレベルのモード選択信号ＭＬＣを、多値ベリファイモードを選択した場合はＨレベルのモード選択信号ＭＬＣを生成する。ここで、図９（ａ）は、本実施形態におけるＭＬＣ生成回路の動作を示す真理値表であり、信号ＳＵＭ１０、信号ＳＵＭ０１、信号ＳＵＭ００と、選択されるベリファイモードの関係を示している。具体的には、図９（ａ）に示すように、ＳＵＭ１０、ＳＵＭ０１、ＳＵＭ００の何れか１つのみが“Ｈｉｇｈ”の場合、及び、全てが“Ｌｏｗ”の場合は、各アドレスの４値メモリセル夫々の期待値が、消去状態“１１”に対応する期待値を除いて３つの書き込み状態“１０”、“０１”、“００”の内の１つの特定書き込み状態の期待値だけを含む場合であると判定し、２値ベリファイモードを選択する。これ以外の場合は、複数種類の書き込み状態の期待値を含む場合であると判定し、多値ベリファイモードを選択する。
【０１３１】
本実施形態のデータ処理回路５０は、パルスレジスタ回路９０から出力されるモード選択信号ＭＬＣに基づいて、パルスレジスタ回路９０に格納された期待値の更新手順を切り替えると共に、書き込み対象のメモリセル毎に、書き込み電圧の印加が必要か否か、及び、書き込み電圧の印加が必要な場合の書き込み電圧条件を示すパルスパターンデータを生成する。
【０１３２】
ここで、図９（ｂ）は、データ処理回路５０の動作の一例を示す真理値表である。詳細には、Ｓｔａｔｅは、書き込み処理の目標となる書き込み状態に対応する期待値の値を示している。ＤＡＴＨ及びＤＡＴＬは、センスアンプ回路６０における２値ベリファイ処理または多値ベリファイ処理の結果を示しており、ＤＡＴＨは上位ビットの電圧レベル、ＤＡＴＬは下位ビットの電圧レベルである。また、Ｐｕｌｓｅは、生成するパルスデータを示しており、このパルスパターンデータがパルスレジスタ回路９０に格納される。具体的には、ここでのＰｕｌｓｅは、３ビットデータであり、上位ビットから順に、書き込み状態“００”、“０１”、“１０”に対応している。そして、“１”が割り当てられたビットについては、対応する書き込み状態への書き込み処理において書き込み電圧の印加が必要であり、“０”が割り当てられたビットについては、対応する書き込み状態への書き込み処理において書き込み電圧の印加が必要でないことを示している。
【０１３３】
〈別実施形態〉
〈１〉上記第１及び第２実施形態では、多値メモリセルとして、４値メモリセルを例に説明したが、これに限るものではなく、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能な多値メモリセルであれば良い。また、メモリセルアレイ７０が、１アドレスが１６メモリセル構成である場合について説明したが、これに限るものではない。１アドレスのビット数、即ち、メモリセル数は任意である。
【０１３４】
更に、消去状態及び３つの書き込み状態に、夫々、“１１”、“１０”、“０１”、“００”を割り当てる場合について説明したが、割り当てる値は任意であり、多値メモリセルの構成等に応じて適切に設定する。
【０１３５】
〈２〉上記第１及び第２実施形態では、同時に書き込み処理が実行されるメモリセルの複数からなるメモリセル群として、同じアドレスの多値メモリセルを想定して説明したが、これに限るものではない。例えば、１つの命令コード等のデータが複数アドレスに亘って記憶される場合には、当該複数アドレスを１つのメモリセル群としても良いし、１アドレスのビット数が多い場合には、１アドレスを複数のメモリセル群に分割するように構成しても良い。
【図面の簡単な説明】
【０１３６】
【図１】本発明に係る多値半導体記憶装置の第１実施形態における書き込み処理に係る部分の概略部分構成例を示す概略部分ブロック図
【図２】本発明に係る多値半導体記憶装置の第１実施形態で用いられるバッファ回路の概略構成例を示す概略回路図
【図３】本発明に係る多値半導体記憶装置の第１実施形態で用いられるバッファ回路を構成するバッファセルの概略構成例を示す概略回路図
【図４】本発明に係る多値半導体記憶装置の第１実施形態におけるバッファ回路を構成するＭＬＣ生成回路、データ処理回路の動作例を示す真理値表
【図５】本発明に係る多値半導体記憶装置の書き込み処理及びベリファイ処理の処理手順の一例を示すフローチャート
【図６】本発明に係る多値半導体記憶装置の第２実施形態における書き込み処理に係る部分の概略部分構成例を示す概略部分ブロック図
【図７】本発明に係る多値半導体記憶装置の第２実施形態で用いられるパルスレジスタ回路の概略構成例を示す概略回路図
【図８】本発明に係る多値半導体記憶装置の第２実施形態で用いられるパルスレジスタ回路を構成するレジスタセルの概略構成例を示す概略回路図
【図９】本発明に係る多値半導体記憶装置の第２実施形態におけるパルスレジスタ回路を構成するＭＬＣ生成回路、データ処理回路の動作例を示す真理値表
【図１０】ＥＴＯＸ型フラッシュメモリのメモリセルの概略構成を示す概念図
【図１１】２値のメモリセルのしきい値電圧分布例を示す概略説明図
【図１２】２値のメモリセルに対する読み出し処理、書き込み処理及び消去処理の電圧条件の一例を示す表
【図１３】従来技術に係る半導体記憶装置のメモリセルアレイの部分的な概略構成例を示す概略部分回路図
【図１４】従来技術に係る多値半導体記憶装置の書き込み処理に係る部分の概略部分構成例を示す概略部分ブロック図
【図１５】４値のメモリセルのしきい値電圧分布例を示す概略説明図
【図１６】従来技術に係る多値半導体記憶装置で用いられるバッファ回路の概略構成例を示す概略回路図
【図１７】従来技術に係る多値半導体記憶装置で用いられるバッファ回路を構成するバッファセルの概略構成例を示す概略回路図
【図１８】従来技術に係る多値半導体記憶装置で用いられるセンスアンプの概略構成例を示す概略回路図
【図１９】従来技術に係る多値半導体記憶装置で用いられるセンスアンプの動作原理の例を示すタイミングチャート
【図２０】従来技術に係る多値半導体記憶装置のパルス生成回路、データ処理回路の動作例を示す真理値表
【図２１】他の従来技術に係る多値半導体記憶装置の書き込み処理に係る部分の概略部分構成例を示す概略部分ブロック図
【図２２】図２１に示す従来技術に係る多値半導体記憶装置のデータ処理回路の動作例を示す真理値表
【図２３】従来技術に係る多値半導体記憶装置の書き込み処理及びベリファイ処理の処理手順の一例を示すフローチャート
【図２４】従来技術に係る多値半導体記憶装置で用いられるセンスアンプの動作原理の例を示すタイミングチャート
【符号の説明】
【０１３７】
１Ａ            本発明に係る多値半導体記憶装置
１Ｂ            本発明に係る多値半導体記憶装置
１０            入出力バッファ
２０            ＵＩ回路
３０、１３０    ライトステートマシン
４０、１４０    バッファ回路
５０、１５０    データ処理回路
６０            センスアンプ回路
７０            メモリセルアレイ
８０            パルス生成回路
９０、１９０    パルスレジスタ回路
１００Ａ        従来技術に係る多値半導体記憶装置
１００Ｂ        従来技術に係る多値半導体記憶装置
６００          センスアンプ
６０１          差動増幅回路
６０２、６０３  ラッチ回路
１００１        制御ゲート
１００２        フローティングゲート
１００３        ドレイン
１００４        ソース
１００５        Ｐ型半導体基板
Ｍ              メモリセル
ＷＬ            ワード線
ＢＬ            ビット線
ＳＬ            ソース線
ＢＣ            バッファセル
ＲＣ            レジスタセル
Ｌ２            制御線
Ｌ３            アドレス線
Ｌ４            データ線
ＭＬＣ          モード選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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