(57)【要約】【課題】入力回路が出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。【解決手段】本発明の例に関わる半導体集積回路は、第１の外部電源電圧ＶＣＣを降圧し、内部電源電圧ＶＤＤＱを発生する内部電源降圧回路４と、内部電源電圧ＶＤＤＱが供給される入力回路１と、第１の外部電源電圧ＶＣＣが供給され、入力回路１と接続される内部回路２と、第１の外部電源電圧ＶＣＣとは異なる第２の外部電源電圧ＶＣＣＱが供給され、内部回路２と接続される出力回路３とを具備し、第１及び第２の外部電源電圧ＶＣＣ，ＶＣＣＱは分離され、第２の外部電源電圧ＶＣＣＱは、第１の外部電源電圧ＶＣＣよりも低いことを備える。【選択図】図１
2008011446.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部電源電圧を降圧し、内部電源電圧を発生する内部電源降圧回路と、前記内部電源電圧が供給される入力回路と、前記第１の外部電源電圧が供給され、前記入力回路と接続される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路とを具備し、前記第１及び第２の外部電源電圧は分離され、前記第２の外部電源電圧は前記第１の外部電源電圧よりも、低いことを特徴とする半導体集積回路。
【請求項２】
第１の外部電源電圧を降圧し、第１の内部電源電圧を発生する第１の内部電源降圧回路と、前記第１の内部電源電圧が供給される入力回路と、前記第１の外部電源電圧を降圧し、前記第２の内部電源電圧を発生する第２の内部電源降圧回路と、前記第２の内部電源電圧が供給され、前記入力回路と接続される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路とを具備し、前記第１及び第２の外部電源電圧は分離され、前記第２の電源電圧は、前記第１の電源電圧よりも、低いことを特徴とする半導体集積回路。
【請求項３】
第１の外部電源電圧を降圧し、第１の内部電源電圧を発生する第１の内部電源降圧回路と、前記第１の外部電源電圧を降圧し、第２の内部電源電圧を発生する第２の内部電源降圧回路と、前記第２の内部電源電圧が供給される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路と、前記第２の外部電源電圧が判定電圧以下のときに第１の制御信号を出力し、前記第２の外部電源電圧が前記判定電圧より大きいときに第２の制御信号を出力する電圧検知回路と、前記第１の制御信号により活性化され、前記第１の内部電源電圧が供給される第１の入力回路と、前記第２の検知信号により活性化され、前記第２の内部電源電圧が供給される第２の入力回路とを具備し、前記第１及び第２の外部電源電圧は分離されていることを特徴とする半導体集積回路。
【請求項４】
第１の外部電源電圧を降圧し、内部電源電圧を発生する内部電源降圧回路と、前記内部電源電圧が供給される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路と、前記第２の外部電源電圧が判定電圧以下のときに第１の制御信号を出力し、前記第２の外部電源電圧が前記判定電圧より大きいときに第２の制御信号を出力する電圧検知回路と、前記第１の制御信号により活性化され、前記内部電源電圧が供給される第１の入力回路と、前記第２の検知信号により活性化され、前記内部電源電圧が供給される第２の入力回路とを具備し、前記第１及び第２の電源電圧は分離されていることを特徴とする半導体集積回路。
【請求項５】
前記第１の入力回路の回路閾値電圧は、前記第２の入力回路の回路閾値電圧よりも低いことを特徴とする請求項３及び４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路の入力初段に適用される。
【背景技術】
【０００２】
近年、携帯型電子機器は、低消費電力化が進んでいる。
【０００３】
例えば、ＮＡＮＤ型フラッシュメモリ等の半導体メモリが組み込まれた携帯電話や携帯端末は、低消費電力化への要求が高まっている。
【０００４】
それゆえ、半導体メモリを含む半導体集積回路の消費電力を低くする技術が考えられている（例えば、特許文献１参照）。
【０００５】
半導体集積回路の消費電力を低くするために電源電圧を低くすると、半導体集積回路に含まれる駆動回路の応答速度が遅くなってしまうという問題が生じる。
【０００６】
それゆえ、外部電源端子を２つ以上有し、半導体集積回路用の電源ＶＣＣと入出力回路用の電源電圧ＶＣＣＱを別個に設け、それぞれ所望の電圧を設定するものがある。
【０００７】
その一例として、入出力回路としての入力バッファ回路と出力バッファ回路に、共通の電源から、電源電圧ＶＣＣＱを供給する。
【０００８】
この場合のように、電源電圧ＶＣＣＱが入力及び出力バッファ回路で共通であると、入力バッファ回路が、出力バッファ回路の動作に起因するノイズの影響を直接受けることになる。
【０００９】
それにより、入力バッファ回路の閾値電圧が変動し、回路の設計仕様で決定される高レベル入力電圧（ＶＩＨ）と低レベル入力電圧（ＶＩＬ）による信号レベルの判定を誤判定してしまう。
一方、上記の問題を回避するため、入力バッファ回路専用の電源電圧ＶＣＣＱ１、出力バッファ回路専用の電源電圧ＶＣＣＱ２となるように、入力及び出力バッファ回路の電源電圧をそれぞれ分離して設ける方法もある。
【００１０】
しかし、この場合には、電源パッドや電源線の個数が増加してしまう。
【特許文献１】特開平８−２９３１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の例は、入力回路が出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くする技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる半導体集積回路は、第１の外部電源電圧を降圧し、内部電源電圧を発生する内部電源降圧回路と、前記内部電源電圧が供給される入力回路と、前記第１の外部電源電圧が供給され、前記入力回路と接続される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路とを具備し、前記第１及び第２の外部電源電圧は分離され、前記第２の外部電源電圧は前記第１の外部電源電圧よりも、低いことを備える。
【００１３】
本発明の例に関わる半導体集積回路は、第１の外部電源電圧を降圧し、第１の内部電源電圧を発生する第１の内部電源降圧回路と、前記第１の内部電源電圧が供給される入力回路と、前記第１の外部電源電圧を降圧し、前記第２の内部電源電圧を発生する第２の内部電源降圧回路と、前記第２の内部電源電圧が供給され、前記入力回路と接続される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路とを具備し、前記第１及び第２の外部電源電圧は分離され、前記第２の電源電圧は、前記第１の電源電圧よりも、低いことを備える。
【００１４】
本発明の例に関わる半導体集積回路は、第１の外部電源電圧を降圧し、第１の内部電源電圧を発生する第１の内部電源降圧回路と、前記第１の外部電源電圧を降圧し、第２の内部電源電圧を発生する第２の内部電源降圧回路と、前記第２の内部電源電圧が供給される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路と、前記第２の外部電源電圧が判定電圧以下のときに第１の制御信号を出力し、前記第２の外部電源電圧が前記判定電圧より大きいときに第２の制御信号を出力する電圧検知回路と、前記第１の制御信号により活性化され、前記第１の内部電源電圧が供給される第１の入力回路と、前記第２の検知信号により活性化され、前記第２の内部電源電圧が供給される第２の入力回路とを具備し、前記第１及び第２の外部電源電圧は分離されていることを備える。
【００１５】
本発明の例に関わる半導体集積回路は、第１の外部電源電圧を降圧し、内部電源電圧を発生する内部電源降圧回路と、前記内部電源電圧が供給される内部回路と、前記第１の外部電源電圧とは異なる第２の外部電源電圧が供給され、前記内部回路と接続される出力回路と、前記第２の外部電源電圧が判定電圧以下のときに第１の制御信号を出力し、前記第２の外部電源電圧が前記判定電圧より大きいときに第２の制御信号を出力する電圧検知回路と、前記第１の制御信号により活性化され、前記内部電源電圧が供給される第１の入力回路と、前記第２の検知信号により活性化され、前記内部電源電圧が供給される第２の入力回路とを具備し、前記第１及び第２の電源電圧は分離されていることを備える。
【発明の効果】
【００１６】
本発明の例によれば、入力回路が出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くできる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の例における半導体集積回路では、２種類の外部電源電圧を使用する。１つは、第１の電源端子から供給される第１の外部電源電圧であり、他の１つは、第２の電源端子から供給される第２の外部電源電圧である。
【００１９】
第１及び第２の外部電源電圧は、それぞれ分離されており、第１の外部電源電圧は、入力回路と内部回路を駆動させ、第２の外部電源電圧は出力回路を駆動させる。
【００２０】
この第２の外部電源電圧は、第１の外部電源電圧よりも低い電圧となっている。
【００２１】
また、第１の外部電源電圧は、入力回路に直接供給されるものではなく、内部電源降圧回路を介して供給される。
【００２２】
このとき、第１の外部電源電圧は、内部電源降圧回路により第１の内部電源電圧（以下、入力回路専用電源電圧）まで降圧される。この入力回路専用内部電源電圧は、第２の外部電源電圧と、ほぼ同じ電圧値である。
【００２３】
つまり、入力回路は、入力回路専用電源電圧が供給される。
【００２４】
以上のように、出力回路の電源電圧は低く、消費電力を低くすることができる。
【００２５】
また、入力回路と出力回路は、それぞれ分離された電源電圧により、駆動されるので、入力回路は、出力回路に起因するノイズの影響を受けることはない。
【００２６】
したがって、入力回路が、出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。
【００２７】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２８】
（１）  基本構成  
図１は、本発明の例における半導体集積回路の基本構成を示すブロック図である。
【００２９】
図１に示す半導体集積回路は、それぞれ分離されている２つの外部電源電圧ＶＣＣ，ＶＣＣＱにより駆動される。
【００３０】
外部電源電圧ＶＣＣは、内部電源降圧回路４により降圧され、入力回路専用電源電圧ＶＤＤＱとなる。この入力回路専用電源電圧ＶＤＤＱが、入力回路１に供給される。
【００３１】
また、内部回路２には、外部電源電圧ＶＣＣが供給される。
【００３２】
一方、出力回路３には、外部電源電圧ＶＣＣＱが供給される。この外部電源電圧ＶＣＣＱは、外部電源電圧ＶＣＣとは分離されている。また、低消費電力化のため、電源電圧ＶＣＣより電圧が低い。
【００３３】
上記のように、入力回路１と出力回路３の電源電圧は、分離された電源から供給されている。
【００３４】
それゆえ、出力回路３に起因するノイズが、入力回路１に影響を及ぼすことはない。
【００３５】
また、入力回路用の電源は、内部回路と共用の電源が使用される。それゆえ、入力回路専用に、新たに電源を設ける必要がないので、入力回路専用の電源パッドなど増加をさせる必要がない。
【００３６】
したがって、入力回路が出力回路のノイズの影響を受けることはなく、入出力回路の消費電力を低くすることができる。
【００３７】
以下に、上記の基本構成に基づく実施の形態について説明を行う。
【００３８】
（２）  第１の実施の形態  
図２は、第１の実施の形態の半導体集積回路を示す図である。
【００３９】
入力回路として、例えば、入力バッファ回路１Ａは、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ１から構成される。
【００４０】
入力バッファ回路１Ａは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートを接続した入力端子により、入出力兼用パッド５と接続される。また、それぞれのドレインを接続した出力端子により、内部回路２と接続される。尚、パッド５は、外部端子数の削減のため、本実施の形態においては、入出力兼用としているが、入力用と出力用にそれぞれ１つずつ設けてもよい。
【００４１】
ＰＭＯＳトランジスタＰ１のソースが内部電源降圧回路４と接続され、ＮＭＯＳトランジスタＮ１のソースはグランド電圧ＶＳＳが印加される接続端子に接続される。
【００４２】
入力バッファ回路１Ａでは、パッド５からの入力信号に基づく信号が、内部回路２へ出力される。
【００４３】
内部回路２は、例えば、ＮＡＮＤ型フラッシュメモリやＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体メモリが搭載された回路であり、主に、メモリセルアレイ部、センスアンプ回路、また、周辺回路として、ロウデコーダ回路、カラムデコーダ回路、アドレスバッファ回路などから構成される。
【００４４】
内部回路２は、入力バッファ回路１Ａからの信号に基づき、回路内で処理を行い、そのデータが、出力バッファ回路３Ａへ出力される。
【００４５】
出力回路として、例えば、出力バッファ回路３Ａは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２から構成される。
【００４６】
出力バッファ回路３Ａは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のゲートを接続した入力端子により、内部回路２と接続され、内部回路２からのデータが入力される。ＰＭＯＳ及びＮＭＯＳトランジスタＰ２，Ｎ２のドレインを接続した出力端子が、パッド５と接続される。
【００４７】
また、ＰＭＯＳトランジスタＰ２のソースが電源電圧と接続され、ＮＭＯＳトランジスタＮ２のソースはグランド電圧ＶＳＳが印加される接地端子に接続される。
【００４８】
上記の回路を駆動させる電源電圧として、２つの外部電源電圧ＶＣＣ，ＶＣＣＱが用いられる。この２つの外部電源電圧は、それぞれ分離されて、回路に供給される。
【００４９】
外部電源電圧ＶＣＣは、内部回路２と内部電源降圧回路４に供給される。
【００５０】
内部電源降圧回路４に供給された外部電源電圧ＶＣＣは降圧され、入力バッファ回路専用の内部電源電圧ＶＤＤＱが、ＰＭＯＳトランジスタＰ１のソースから、入力バッファ回路１Ａに供給される。
【００５１】
また、外部電源電圧ＶＣＣＱは、ＰＭＯＳトランジスタＰ２のソースから、出力バッファ回路３Ａに供給される。この外部電源電圧ＶＣＣＱは、半導体集積回路の消費電力を低くするために、外部電源電圧ＶＣＣよりも低い値に設定される。
【００５２】
電源電圧として、例えば、外部電源電圧ＶＣＣは３Ｖ、外部電源電圧ＶＣＣＱは１．８Ｖが用いられる。
【００５３】
そのため、内部回路２及び内部電源降圧回路４には、３Ｖの電源電圧が供給される。
【００５４】
出力バッファ回路３Ａには、１．８Ｖの電源電圧が供給され、出力バッファ回路３Ａは、外部電源電圧ＶＣＣＱ／２＝０．９Ｖを回路閾値電圧として駆動される。
【００５５】
入力バッファ回路１Ａには、入力回路専用内部電源電圧ＶＤＤＱが供給される。
【００５６】
一般に、入力バッファ回路１Ａは、回路閾値電圧が、入力回路専用内部電源電圧ＶＤＤＱ／２となるように設計されており、且つ、出力バッファ回路３Ａの回路閾値電圧と同じ０．９Ｖとなることが望ましい。
【００５７】
それゆえ、外部電源電圧ＶＣＣを、内部電源降圧回路４により入力回路専用内部電源電圧ＶＤＤＱ＝１．８Ｖに降圧し、入力バッファ回路１Ａを駆動させる。
【００５８】
ここで、図２に示す半導体集積回路において、内部電源降圧回路４を設けない場合について考える。
【００５９】
この場合、入力バッファ回路１Ａには、外部電源電圧ＶＣＣが、直接供給される。
【００６０】
一般に、入力バッファ回路などのＣＭＯＳインバータ回路の回路閾値電圧は、駆動電源電圧の２分の１となるように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの寸法が設計される。
【００６１】
それゆえ、入力バッファ回路１Ａの回路閾値電圧は、外部電源電圧ＶＣＣ／２＝１．５Ｖとなる。
【００６２】
しかし、本実施の形態に述べるように、出力バッファ回路３Ａに供給される外部電源電圧ＶＣＣＱは、消費電力を低くするため、１．８Ｖに設定されている。そのため、出力バッファ回路３Ａの回路閾値電圧は０．９Ｖであるので、入力バッファ回路１Ａの回路閾値電圧も、０．９Ｖに設定することが望ましい。
【００６３】
そのため、外部電源電圧ＶＣＣ＝３Ｖで駆動される入力バッファ回路１Ａの回路閾値電圧を、０．９Ｖに設定するためには、ＮＭＯＳトランジスタＮ１の寸法が、ＰＭＯＳトランジスタＰ１の寸法より大きくなるように設計する必要がある。
【００６４】
しかし、この方法では、入力バッファ回路１Ａの立ち上がりと立ち下りの応答速度の差が、非常に大きくなってしまう。
【００６５】
一方、外部電源電圧ＶＣＣを１．８Ｖにすると、入力バッファ回路１Ａの回路閾値電圧は、外部電源電圧ＶＣＣ／２＝０．９Ｖに設定できるが、内部回路２の駆動能力が低下してしまう。
【００６６】
それゆえ、本実施の形態のように、内部電源降圧回路４により、外部電源電圧ＶＣＣ＝３Ｖを入力回路専用内部電源電圧ＶＤＤＱ＝１．８Ｖにまで降圧して、入力バッファ回路１Ａを駆動させることが有効である。
【００６７】
それにより、入力バッファ回路１Ａの回路閾値電圧を、ＶＤＤＱ／２＝０．９Ｖに容易に設定できる。
【００６８】
以上のように、入力バッファ回路１Ａの電源電圧は、内部電源降圧回路４を介して外部電源電圧ＶＣＣから供給され、出力バッファ回路３Ａの電源電圧は、外部電源電圧ＶＣＣＱから供給される。
【００６９】
つまり、入力バッファ回路１Ａと出力バッファ回路３Ａは、分離された２つの外部電源電圧により駆動される。そのため、入力バッファ回路１Ａは、出力バッファ回路３Ａに起因するノイズの影響を受けることはない。
【００７０】
また、内部回路２を駆動させる外部電源電圧ＶＣＣと出力バッファ回路３Ａを駆動させる外部電源電圧ＶＣＣＱは分離されているので、外部電源電圧ＶＣＣは内部回路の駆動能力を低下させない電圧に設定でき、外部電源電圧ＶＣＣＱは低電圧に設定できる。それゆえ、出力バッファ回路３Ａの消費電力を低くすることができる。
【００７１】
さらに、入力バッファ回路１Ａの電源電圧は、内部電源降圧回路４により外部電源電圧ＶＣＣを降圧しているので、新たに電源パッドなどを設ける必要がない。
【００７２】
したがって、入力回路が出力回路に起因するノイズの影響を受けることなく、出力回路の消費電力を低くすることができる。
【００７３】
（３）  第２の実施の形態  
内部回路が、特に、ＮＡＮＤ型フラッシュメモリにより構成される場合においては、メモリセルアレイ部の微細化が進むにつれて、内部回路は低電圧駆動及び低消費電力となることが望まれる。
【００７４】
本実施の形態においては、入力バッファ回路だけでなく、内部回路用にも内部電源降圧回路を設ける。それにより、外部電源電圧を第２の内部電源電圧に降圧し、内部回路を低電圧駆動、低消費電力に対応できる半導体集積回路について説明を行う。
【００７５】
図３は、本実施の形態における半導体集積回路の構成を示す。
【００７６】
入力バッファ回路１Ａ、内部回路２及び出力バッファ回路３Ａは、第１の実施の形態と同様の回路構成を有し、同一の素子には同一符号を付し、説明を省略する。
【００７７】
上記の回路を駆動させる電源電圧として、２つの外部電源電圧ＶＣＣ，ＶＣＣＱが用いられる。
【００７８】
外部電源電圧ＶＣＣは、内部電源降圧回路４Ａ，４Ｂに供給される。
【００７９】
内部電源降圧回路４Ａに供給された外部電源電圧ＶＣＣは、入力回路専用内部電源電圧ＶＤＤＱに降圧される。この入力回路専用内部電源電圧ＶＤＤＱは、入力バッファ回路１Ａに供給される。
【００８０】
また、内部電源降圧回路４Ｂに供給された外部電源電圧ＶＣＣは、内部電源電圧ＶＤＤに降圧される。この内部電源電圧ＶＤＤは、内部回路２に供給される。
【００８１】
一方、外部電源電圧ＶＣＣＱは、出力バッファ回路３Ａに供給される。
【００８２】
例えば、外部電源電圧ＶＣＣは３Ｖ、外部電源電圧ＶＣＣＱは１．８Ｖが用いられる。
【００８３】
このとき、外部電源電圧ＶＣＣは、内部電源降圧回路４Ａ，４Ｂにより降圧される。
【００８４】
それゆえ、入力バッファ回路１Ａには、外部電源電圧ＶＣＣが内部電源降圧回路４Ａにより降圧された入力回路専用内部電源電圧ＶＤＤＱ＝１．８Ｖが供給される。
【００８５】
一方、内部回路２には、外部電源電圧ＶＣＣが内部電源降圧回路４Ｂにより降圧され、例えば、内部電源電圧ＶＤＤ＝２．７Ｖが供給される。
【００８６】
また、出力バッファ回路３Ａには、外部電源電圧ＶＣＣＱ＝１．８Ｖが供給される。
【００８７】
入力バッファ回路１Ａと出力バッファ回路３Ａは、それぞれ分離された電源電圧により駆動される。そのため、入力バッファ回路１Ａは、出力バッファ回路３Ａに起因するノイズの影響を受けない。
【００８８】
また、内部回路２は、外部電源電圧ＶＣＣを内部電源降圧回路４Ｂにより降圧することができるので、内部回路を低電圧で駆動させることができる。
【００８９】
以上のように、本実施の形態において、第１の実施の形態の効果に加え、内部回路の低電圧駆動、低消費電力に対応できる。
【００９０】
３．  応用例  
本応用例においては、出力回路が異なる電源電圧仕様に対応する。それゆえ、その電源電圧仕様に対応するための２つの入力回路を有する半導体集積回路の回路構成及び動作について説明する。
【００９１】
（ａ）  回路構成  
図４は、本応用例の半導体集積回路を示す図である。
【００９２】
第１の入力バッファ回路１Ａは、第１及び第２の実施の形態で述べた入力バッファ回路１Ａの構成に加え、ＭＯＳトランジスタＴ１Ａ，Ｔ１Ｂを備える。
【００９３】
ＭＯＳトランジスタＴ１Ａのソースは、内部電源降圧回路４Ａに接続される。また、そのドレインは、ＰＭＯＳトランジスタＰ１のソースに接続される。
【００９４】
また、ＭＯＳトランジスタＴ１Ｂのソースは、ＰＭＯＳ及びＮＭＯＳトランジスタＰ１，Ｎ１のドレインからなる出力端子に接続される。
【００９５】
第２の入力バッファ回路１Ｂは、第１及び第２の実施の形態で述べた入力バッファ回路１Ａの構成に加え、ＭＯＳトランジスタＴ２Ａ，Ｔ２Ｂを備える。
【００９６】
ＭＯＳトランジスタＴ２Ｂのソースは、内部電源降圧回路４Ｂに接続される。また、そのドレインは、ＰＭＯＳトランジスタＰ３のソースに接続される。
【００９７】
ＭＯＳトランジスタＴ２Ｂのソースは、ＰＭＯＳ及びＮＭＯＳトランジスタＰ３，Ｎ３のドレインからなる出力端子に接続される。
【００９８】
この第２のバッファ回路１Ｂは、第１のバッファ回路１Ａより高い内部電源電圧ＶＤＤで駆動される。
【００９９】
尚、本応用例において、例えば、ＭＯＳトランジスタＴ１Ａ，Ｔ２ＡはＰチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタＴ１Ｂ，Ｔ２Ｂは、ＮチャネルＭＯＳトランジスタである。
【０１００】
また、内部回路２及び出力バッファ回路３Ａは、第１及び第２の実施形態で述べた内部構成と同様である。
【０１０１】
内部回路２は、ＭＯＳスイッチ６Ａ，６Ｂを介して、それぞれ第１及び第２のバッファ回路１Ａ，１Ｂと接続される。
【０１０２】
出力バッファ回路３Ａは、その入力端子と内部回路２とが接続され、出力端子はパッド５と接続される。また、この出力バッファ回路３Ａは、２つの異なる電源電圧仕様で駆動される。
【０１０３】
上記の回路を駆動させる電源電圧として、２つの外部電源電圧ＶＣＣ，ＶＣＣＱの２つの電源電圧が用いられる。
【０１０４】
外部電源電圧ＶＣＣは、第１の内部電源降圧回路４Ａと、第２の内部電源降圧回路４Ｂに供給される。
【０１０５】
第１の内部電源降圧回路４Ａに供給される外部電源電圧ＶＣＣは、第１の入力バッファ回路１Ａ専用の内部電源電圧ＶＤＤＱに降圧され、第１の入力バッファ回路１Ａに供給される。
【０１０６】
また、第２の内部電源降圧回路４Ｂに供給される外部電源電圧ＶＣＣは、内部回路電源電圧ＶＤＤに降圧され、内部回路２と第２の入力バッファ回路１Ｂに供給される。
【０１０７】
外部電源電圧ＶＣＣＱは、異なる２つの電源電圧仕様が用いられ、出力バッファ回路３Ａに供給される。
【０１０８】
また、図５は、出力バッファ回路３Ａの電源電圧仕様により、活性化させる入力バッファ回路１Ａ，１Ｂの選択を行う電圧検知回路を示す。
【０１０９】
図５に示す電圧検知回路は、外部電源電圧ＶＣＣＱが供給され、検知回路部７により、出力バッファ回路３Ａの電源電圧仕様の判定を行う。
【０１１０】
また、その判定結果に基づく信号を、制御信号Ａとして出力する出力端子８Ａと、インバータ９を介して、制御信号Ｂとして出力する出力端子８Ｂとを有する。
【０１１１】
出力端子８Ａは、ＭＯＳトランジスタＴ１Ａ，Ｔ１Ｂにそれぞれ接続され、出力端子８Ｂは、ＭＯＳトランジスタＴ２Ａ，Ｔ２Ｂにそれぞれ接続される。
【０１１２】
また、出力端子８Ａ，８Ｂは、ＭＯＳスイッチ６Ａ，６Ｂにもそれぞれ接続される。
【０１１３】
以下、上記の回路構成による半導体集積回路の動作について述べる。
【０１１４】
（ｂ）  動作  
上記の半導体集積回路を駆動させる電源電圧として、例えば、外部電源電圧ＶＣＣは３Ｖが用いられ、外部電源電圧ＶＣＣＱは、１．８Ｖ或いは３Ｖのどちらか一方が電源電圧仕様として用いられる。この外部電源電圧ＶＣＣと外部電源電圧ＶＣＣＱは分離された状態で、回路に供給される。
【０１１５】
外部電源電圧ＶＣＣは、内部電源降圧回路４Ａ，４Ｂにより降圧される。
【０１１６】
外部電源電圧ＶＣＣは、内部電源降圧回路４Ａにより、入力回路専用電源電圧ＶＤＤＱ＝１．８Ｖに降圧され、第１の入力バッファ回路に供給される。また、内部回路４Ｂにより、内部電源電圧ＶＤＤ＝２．７Ｖに降圧され、第２の入力バッファ回路１Ｂ及び内部回路２に供給される。
【０１１７】
また、外部電源電圧ＶＣＣＱは、電源電圧仕様により、１．８Ｖ或いは３Ｖのどちらか一方が、出力バッファ回路３Ａに供給される。
【０１１８】
また、図５に示す電圧検知回路は、外部電源電圧ＶＣＣＱの大小を判定する判定電圧を、例えば、２．２Ｖと設定し、この判定電圧を基準に、制御信号Ａ，Ｂが第１及び第２の入力バッファ回路１Ａ，１Ｂ及びＭＯＳスイッチ６Ａ，６Ｂに出力される。
【０１１９】
検知回路部７は、外部電源電圧ＶＣＣＱが２．２Ｖ以下の時に、例えば、“Ｌ”レベルの信号を出力し、それゆえ、制御信号Ａは“Ｌ”レベル、インバータ９を介する制御信号Ｂは“Ｈ”レベルとなる。また、２．２Ｖより大きい時には、“Ｈ”レベルの信号を出力し、それゆえ、制御信号Ａは“Ｈ”レベル、制御信号Ｂは“Ｌ”レベルとなる。
【０１２０】
外部電源電圧ＶＣＣＱ＝１．８Ｖの場合、出力バッファ回路３Ａ及び検知回路部７には、１．８Ｖの外部電源電圧ＶＣＣＱが供給される。
【０１２１】
そのため、検知回路部７は、外部電源電圧ＶＣＣＱが２．２Ｖ以下、つまり、出力バッファ回路３Ａが、外部電源電圧ＶＣＣＱ＝１．８Ｖの電源電圧仕様であると判定する。
【０１２２】
その結果、“Ｌ”レベルの制御信号Ａと“Ｈ”レベルの制御信号Ｂが、それぞれの端子８Ａ，８Ｂより出力される。
【０１２３】
第１の入力バッファ回路１Ａでは、“Ｌ”レベルの制御信号Ａの入力により、ＰＭＯＳトランジスタＴ１Ａは、オン状態になり、ＮＭＯＳトランジスタＴ１Ｂは、オフ状態になる。
【０１２４】
それゆえ、第１の入力バッファ回路１Ａは、内部電源降圧回路４Ａから、入力バッファ回路専用内部電圧ＶＤＤＱ＝１．８Ｖが供給され、活性化状態となる。
【０１２５】
また、第１の入力バッファ回路１Ａに接続されるＭＯＳスイッチ６Ａは、制御信号Ａ及び制御信号Ｂによりオン状態となり、第１の入力バッファ回路１Ａからの信号が、内部回路２へ出力される。
【０１２６】
一方、第２の入力バッファ回路１Ｂでは、“Ｈ”レベルの制御信号Ｂの入力により、ＰＭＯＳトランジスタＴ２Ａは、オフ状態になり、ＮＭＯＳトランジスタＴ２Ｂは、オン状態になる。
【０１２７】
それゆえ、内部電源電圧ＶＤＤは、オフ状態であるＰＭＯＳトランジスタＴ２Ａにより遮断されるので、第２のバッファ回路１Ｂは非活性状態となる。また、第２のバッファ回路１Ｂは、出力ノードの浮遊容量による誤動作を防止するため、オン状態であるＮＭＯＳトランジスタＴ２Ｂにより、グランドレベルに接地される。
【０１２８】
さらに、ＭＯＳスイッチ６Ｂも、オフ状態になるので、第２の入力バッファ回路１Ｂと内部回路２とは電気的に分離される。
【０１２９】
第１の入力バッファ回路１Ａからの信号に基づくデータが、内部回路２から出力バッファ回路３Ａへ出力される。
【０１３０】
内部回路２からのデータに基づく出力信号が、出力バッファ回路３Ａから、パッド５を介して、外部へ出力される。
【０１３１】
一方、外部電源電圧ＶＣＣＱ＝３Ｖの場合、出力バッファ回路３Ａ及び検知回路部７には、３Ｖの外部電源電圧ＶＣＣＱが供給される。
【０１３２】
そのため、検知回路部７において、外部電源電圧ＶＣＣＱが２．２Ｖより大きい、つまり、出力バッファ回路３Ａが、外部電源電圧ＶＣＣＱ＝３Ｖの電源電圧仕様であると判定される。
【０１３３】
その結果、“Ｈ”レベルの制御信号Ａと“Ｌ”レベルの制御信号Ｂが、それぞれの端子８Ａ，８Ｂから出力される。
【０１３４】
第１の入力バッファ回路１Ａでは “Ｈ”レベルの制御信号Ａにより、ＰＭＯＳトランジスタＴ１Ａは、オフ状態になり、ＮＭＯＳトランジスタＴ１Ｂは、オン状態になる。
【０１３５】
それゆえ、入力回路専用電源電圧ＶＤＤＱは、オフ状態であるＰＭＯＳトランジスタＴ１Ａにより遮断されるので、第１のバッファ回路１Ａは非活性状態となる。
【０１３６】
また、第１のバッファ回路１Ａは、出力ノードの浮遊容量による誤動作を防止するため、オン状態であるＮＭＯＳトランジスタＴ１Ｂにより、グランドレベルに接地される。
【０１３７】
さらに、第１の入力バッファ回路１Ａに接続されるＭＯＳスイッチ６Ａは、オフ状態になるので、第１の入力バッファ回路１Ａと内部回路２とは電気的に分離される。
【０１３８】
一方、第２の入力バッファ回路１Ｂでは、“Ｌ”レベルの制御信号Ｂの入力により、ＰＭＯＳトランジスタＴ２Ａは、オン状態になり、ＮＭＯＳトランジスタＴ２Ｂは、オフ状態になる。
【０１３９】
それゆえ、第２の入力バッファ回路１Ｂは、内部電源降圧回路４Ｂから、内部電源電圧ＶＤＤＱ＝２．７Ｖが供給され、活性化状態となる。
【０１４０】
また、第２の入力バッファ回路１Ｂに接続されるＭＯＳスイッチ６Ｂはオン状態になるので、第２の入力バッファ回路１Ｂからの信号が、内部回路２へ出力される。
【０１４１】
第２の入力バッファ回路１Ｂからの信号に基づくデータが、内部回路２から出力バッファ回路３Ａへ出力される。
【０１４２】
その後、内部回路２からのデータに基づく出力信号が、出力バッファ回路３Ａから、パッド５を介して外部へ出力される。
【０１４３】
尚、本応用例においては、図５に示す電圧検知回路を用いて、第１及び第２の入力バッファ回路１Ａ，１Ｂの切り替えを行う場合について述べたが、上記の切り替え方法に限定されず、第１或いは第２の入力バッファ回路のどちらか一方を活性化でき、他方を非活性化できればよい。
【０１４４】
例えば、ウェハプロセス時の配線工程で、アルミ配線を、外部電源電圧ＶＣＣ、或いは、第１及び第２の入力バッファ回路１Ａ，１Ｂのグランド電圧ＶＳＳと接続させる。それにより、外部電源電圧ＶＣＣＱの大きさに応じて、入力バッファ回路１Ａ，１Ｂの非活性化を行い、入力バッファ回路の切り替えを行っても良い。
【０１４５】
すなわち、外部電源電圧ＶＣＣＱ＝１．８Ｖの電源電圧仕様の場合、ＭＯＳトランジスタＴ１Ａ，Ｔ１Ｂの制御信号Ａ端子に接続されるアルミ配線が、グランド電圧ＶＳＳ端子と接続される。また、ＭＯＳトランジスタＴ２Ａ，Ｔ２Ｂの制御信号Ｂ端子に接続されるアルミ配線が、外部電源電圧ＶＣＣ端子と接続される。
【０１４６】
外部電源電圧ＶＣＣＱ＝３Ｖの電源電圧仕様の場合、制御信号Ａ端子に接続されるアルミ配線が外部電源電圧ＶＣＣ端子と接続され、制御信号Ｂに接続されるアルミ配線がグランド電圧ＶＳＳ端子と接続される。
【０１４７】
また、例えば、ボンディング工程で、半導体集積回路内部にあらかじめ設けられたボンディングパッドと、パッケージの外部電源電圧ＶＣＣ端子、或いは、グランド電圧ＶＳＳ端子とをワイヤで接続させる。
【０１４８】
それにより、外部電源電圧ＶＣＣＱの大きさに応じて、入力バッファ回路１Ａ，１Ｂの非活性化を行い、入力バッファ回路の切り替えを行っても良い。
【０１４９】
すなわち、外部電源電圧ＶＣＣＱ＝１．８Ｖの電源電圧仕様の場合、ＭＯＳトランジスタＴ１Ａ，Ｔ１Ｂの制御信号Ａ端子に設けられたパッドが、グランド電圧ＶＳＳ端子とワイヤで接続される。また、ＭＯＳトランジスタＴ２Ａ，Ｔ２Ｂの制御信号Ｂ端子に設けられたパッドが、外部電源電圧ＶＣＣ端子とワイヤで接続される。
【０１５０】
外部電源電圧ＶＣＣＱ＝３Ｖの電源電圧仕様の場合、制御信号Ａ端子に設けられたパッドを外部電源電圧ＶＣＣ端子とワイヤで接続させる。また、制御信号Ｂ端子に設けられたパッドが、グランド電圧ＶＳＳ端子とワイヤで接続される。
【０１５１】
また、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を回路内に設け、ＲＯＭに、あらかじめ、外部電源電圧ＶＣＣＱの大きさに対応するデータとして 、“１”、“０”を記憶させておく。それに基づいて、第１及び第２の入力バッファ回路の切り替えを行っても良い。
【０１５２】
以上のように、本応用例における半導体集積回路は、出力回路の電源電圧仕様の違いに対応する２つの入力回路を備える場合においても、第１及び第２の入力回路が、出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。
【０１５３】
さらに、外部電源電圧ＶＣＣＱの電源電圧仕様が異なる２製品を、同一チップ上に実現できる。
【０１５４】
尚、本応用例においては、出力回路が、２種類の電源電圧に対応する場合について述べたが、３種類以上の電源電圧に対応させても良い。
【０１５５】
その場合には、それぞれの電源電圧に対応した回路閾値電圧の入力回路を設け、出力回路の電源電圧に応じて、入力回路を切り替える構成が用いられる。
【０１５６】
４．  変形例  
本変形例において、応用例と同様に、出力バッファ回路が、異なる２つの電源電圧仕様に対応する。それにより、回路閾値電圧の異なる２つの入力バッファ回路を有する。但し、本変形例においては、この２つの入力バッファ回路を、内部回路と同じ電源電圧で駆動させる場合について説明する。
【０１５７】
図６は、本変形例の半導体集積回路を示す図である。
【０１５８】
第１の入力バッファ回路１Ａは、応用例と基本的な構成は同じであるが、本変形例のＮＭＯＳトランジスタＮ１は、複数のＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを並列に接続させたものとなる。
【０１５９】
第２の入力バッファ回路１Ｂ、内部回路２、出力バッファ回路３Ａの内部構成は、応用例と同様の構成を有し、同一の素子には同一符号を付し、説明を省略する。
【０１６０】
また、電圧検知回路については、図５に示す構成のものを用いる。
【０１６１】
内部電源降圧回路４は、第１の入力バッファ回路１Ａ、第２の入力バッファ回路１Ｂ、内部回路２に、接続される。
【０１６２】
上記の回路を駆動させる電源電圧として、外部電源電圧ＶＣＣと外部電源電圧ＶＣＣＱの２つの電源電圧が設けられる。
【０１６３】
電源電圧ＶＣＣは、内部電源降圧回路４により、内部電源電圧ＶＤＤに降圧される。
【０１６４】
内部電源電圧ＶＤＤは、第１及び第２の入力バッファ回路１Ａ，１Ｂ、内部回路２に供給される。つまり、第１及び第２の入力バッファ回路１Ａ，１Ｂ、内部回路２は、同じ電源電圧で駆動される。
【０１６５】
外部電源電圧ＶＣＣＱは、異なる２つの電源電圧仕様が用いられ、出力バッファ回路３Ａに供給される。
【０１６６】
例えば、外部電源電圧ＶＣＣは３Ｖが用いられ、また、外部電源電圧ＶＣＣＱは１．８Ｖ或いは３Ｖのどちらか一方が電源電圧仕様として用いられる。
【０１６７】
外部電源電圧ＶＣＣは、内部電源降圧回路４により、内部電源電圧ＶＤＤ＝２．７Ｖに降圧され、第１及び第２の入力バッファ回路１Ａ，１Ｂ、内部回路２に供給される。
【０１６８】
外部電源電圧ＶＣＣＱの電源電圧仕様が、３Ｖであるか１．８Ｖであるかの判定は、応用例と同様の動作で、図５に示す電圧検知回路により判定される。
【０１６９】
出力バッファ回路３Ａが、外部電源電圧ＶＣＣＱ＝１．８Ｖで駆動されるとき、第１の入力バッファ回路１Ａが活性化状態となる。また、第２の入力バッファ回路１Ｂは、非活性化状態となる。
【０１７０】
このとき、出力バッファ回路３Ａの回路閾値電圧は、外部電源電圧ＶＣＣＱ／２＝０．９Ｖである。
【０１７１】
また、第１の入力バッファ回路１Ａは、内部電源電圧ＶＤＤ＝２．７Ｖが供給され、駆動される。
【０１７２】
この電源電圧で駆動される第１の入力バッファ回路１Ａの回路閾値電圧を、０．９Ｖに設定するためには、ＮＭＯＳトランジスタＮ１の寸法が、ＰＭＯＳトランジスタＰ１，Ｔ１Ａの寸法よりも大きくなるように設計される。
【０１７３】
ＮＭＯＳトランジスタＮ１の寸法を大きくする方法として、ＮＭＯＳトランジスタＮ１を、複数のＮＭＯＳトランジスタＮ１１〜Ｎ１ｎを並列接続したもので構成する。それにより、ＮＭＯＳトランジスタＮ１の実効的な寸法を大きくする方法がとられる。
【０１７４】
また、外部電源電圧ＶＣＣＱ＝３Ｖの場合には、第２の入力バッファ回路１Ｂが活性化状態となる。
【０１７５】
このときには、出力バッファ回路３Ａの回路閾値電圧は、外部電源電圧ＶＣＣＱ／２＝１．５Ｖである。
【０１７６】
また、第２の入力バッファ回路１Ｂは、内部電源電圧２．７Ｖが供給される。それゆえ、第２の入力バッファ回路１Ｂの回路閾値を、１．５Ｖになるように設定するためには、ＰＭＯＳトランジスタＰ３及びＭＯＳトランジスタＴ２Ａの寸法が、ＮＭＯＳトランジスタＮ３の寸法よりも大きくなるように設計される。
【０１７７】
以上のように、第１及び第２の入力バッファ回路１Ａ，１Ｂは、内部回路２と共通の電源電圧ＶＤＤにより駆動される。それゆえ、第１及び第２の入力バッファ回路１Ａ，１Ｂの回路閾値電圧は、入力バッファ回路１Ａ、１Ｂを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの寸法を調整することで、出力バッファ回路３Ａの回路閾値電圧と等しくできる。
【０１７８】
この場合においても、入力回路が、出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。
【０１７９】
尚、本発明の例は、第１及び第２の実施の形態、応用例、変形例で述べた特徴の他に以下の特徴を有する。
【０１８０】
第１の実施の形態において、内部電源降圧回路４により発生する内部電源電圧ＶＤＤＱと、第２の実施の形態及び応用例において、第１の内部電源降圧回路４Ａにより発生する第１の内部電源電圧ＶＤＤＱは、第２の外部電源電圧ＶＣＣＱとほぼ同じ電圧値であることを特徴とする。
【０１８１】
５．  その他  
本発明の例は、入力回路が出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。
【０１８２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１８３】
【図１】本発明の例の基本構成を示すブロック図。
【図２】第１の実施の形態における半導体集積回路のブロック図。
【図３】第２の実施の形態における半導体集積回路のブロック図。
【図４】応用例における半導体集積回路のブロック図。
【図５】電圧検知回路を示す図。
【図６】変形例における半導体集積回路のブロック図。
【符号の説明】
【０１８４】
１：入力回路，１Ａ，１Ｂ：入力バッファ回路、２：内部回路，３：出力回路、３Ａ：出力バッファ回路、４，４Ａ，４Ｂ：内部電源降圧回路、５：パッド、Ｎ１，Ｎ２，Ｎ３，Ｔ１Ｂ，Ｔ２Ｂ：ＮチャネルＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｔ１Ａ，Ｔ２Ａ：ＰチャネルＭＯＳトランジスタ、６Ａ，６Ｂ：ＭＯＳスイッチ、７：検知回路部、８Ａ，８Ｂ：出力端子、９：インバータ、ＶＣＣ，ＶＣＣＱ：外部電源電圧、ＶＤＤ：内部回路電源電圧、ＶＤＤＱ：内部電源電圧、ＶＳＳ：グランド電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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