(57)【要約】【課題】容易に最適な補正用パターンを半導体に挿入する。【解決手段】入力部１０１から入力されたトランジスタ構成のオリジナルデータと記憶部１０３に記憶されている設計基準に基づいて、演算処理部１０２にてトランジスタを構成する拡散層及びオリジナルゲートポリ層の位置関係から補正のゲートポリ層が発生し、発生した補正のゲートポリ層がオリジナルデータと共に出力部１０４から出力される。【選択図】図１
2008293094.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタで構成された半導体のレイアウトパターンを形成するために補正のゲートポリ層を発生させるパターン形成装置であって、
前記トランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁を抽出し、抽出された外周縁と平行に第１の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはオリジナルのゲートポリ層との間隔が予め設定された設計基準を確保しているものを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンを発生させ、該補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンを第１の追加の補正のゲートポリ層とし、前記第１の追加の補正のゲートポリ層と、前記補充パターンとを一体化して、第２の追加の補正のゲートポリ層とするパターン形成装置。
【請求項２】
請求項１に記載のパターン形成装置において、
前記補正のゲートポリ層または前記第１または第２の追加の補正のゲートポリ層のサイズまたは形状が前記設計基準を満足していない箇所について、前記設計基準に基づいてサイズまたは形状を修正することを特徴とするパターン形成装置。
【請求項３】
請求項２に記載のパターン形成装置において、
前記設計基準を外部から入力可能とする入力部を有することを特徴とするパターン形成装置。
【請求項４】
トランジスタで構成された半導体のレイアウトパターンを形成するために補正のゲートポリ層を発生させるパターン形成方法であって、
前記トランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁を抽出する処理と、
前記抽出された外周縁と平行に第１の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはゲートポリ層との間隔が予め設定された設計基準を確保しているものを補正のゲートポリ層とする処理と、
前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とする処理と、
前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンを発生させる処理と、
前期補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とする処理と、
前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンを第１の追加の補正のゲートポリ層とする処理と、
前記第１の追加の補正のゲートポリ層と、前記補充パターンとを一体化して、第２の追加の補正のゲートポリ層とする処理とを有するパターン形成方法。
【請求項５】
請求項４に記載のパターン形成方法において、
前記補正のゲートポリ層または前記第１または第２の追加の補正のゲートポリ層のサイズまたは形状が前記設計基準を満足していない箇所について、前記設計基準に基づいてサイズまたは形状を修正する処理を有することを特徴とするパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被露光基板上に微細パターンを形成する、半導体集積回路を製造するためのリソグラフィ技術に関し、特にエッチング時の形状コントロールを制御したマスクパターンを形成するパターン形成装置及びパターン形成方法に関する。
【背景技術】
【０００２】
従来の半導体製品においては、パターン形成のバラツキ誤差がある場合であっても、そのバラツキ誤差がトランジスタ動作に影響を及ぼすことはなかった。しかし、近年においては半導体内部のパターンの微細化が進むに連れて、従来のバラツキ誤差がトランジスタの動作に影響を及ぼしてしまう虞が出てきている。そのため、バラツキ誤差が出ないような方策が必要になっている。
【０００３】
パターンの形成で最も影響を受けるのが、トランジスタのゲート長である。ゲート長が変わることで本来目的としたトランジスタの動作特性が得られなくなる。ゲート長でのバラツキ誤差の発生原因の１つにゲートポリの粗密によるエッチング量が変わることが挙げられる。このエッチング量もゲート長との比で数％以下である場合には問題視されないが、微細化が進み、数十％に及ぶようになった場合に問題となってしまう。補足として、エッチングは物理的現象であり、光学系の微細化とは繋がりがないことも問題の１つである。
【０００４】
したがって、このエッチング量がどのようなパターンであっても均一にすることが求められている。
【０００５】
図１１は、３つのトランジスタが並べられた従来のトランジスタ構成の一構成例を示す図である。
【０００６】
図１１に示したトランジスタ構成のように列状に複数配置されたゲートにおいて、その列状の端配置と中央配置とでは周りのゲート配置の違いによる粗密が発生する。このような場合において端のトランジスタ１００１，１００３と中央のトランジスタ１００２とで能力差が発生して、求める回路動作とは違うものになってしまう。それを補正するために補正用パターンを挿入する方法が考えられている（例えば、特許文献１参照。）。
【０００７】
図１２は、補正用パターンがチャネル形成のゲートポリと平行に挿入されたトランジスタ構成の一例を示す図である。
【０００８】
図１２に示すように、補正用パターンの挿入は、トランジスタのチャネルを形成するゲートポリ層と平行に挿入するのが一般的である。
【０００９】
図１３及び図１４は、トランジスタの拡散層を共有しないように補正用パターンがチャネル形成のゲートポリと平行に挿入されたトランジスタ構成の一例を示す図である。
【００１０】
図１３及び図１４に示すように、補正用パターンの挿入は、トランジスタの拡散層を共有しないようにチャネル形成のゲートポリと平行に挿入された構成も可能である。
【００１１】
また、別な方法として、エッチング量が大きく影響するトランジスタは、その影響分だけサイズを補正したゲート長にすることも考えられる。しかし、補正後に周りのトランジスタも同様に補正させた場合には、その影響分が新たに加わり、再度影響分を加味すると半永久的に補正が繰り返し、最終案が決定されない。
【００１２】
また、半導体内部のレイアウトパターンから３Ｄ構造をシミュレーションして、抵抗・容量を抽出する場合には、データのみから計算すると補正分だけ大きく見積もられることがある。その場合、正確に計算できないなどの問題がある。
【特許文献１】特開２００４−００４９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年のＬＳＩ等の半導体では数百万トランジスタ規模になり、全てのトランジスタが相互に様々な構成で形成されている。そのため、上述したように単純に補正用のパターンを挿入するだけではすまない。つまり、配置すべき箇所の条件が多種多様となり、全ての条件の構成を理解して人手で挿入しなければならないという問題点がある。また、人手で設計した場合であっても、補正用のパターンの仕様が変更されると全ての補正用のパターンを始めから作成し直す必要があり、入れ替えるたびに多くの人手工数が必要になってしまうという問題点がある。
【００１４】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、容易に最適な補正用パターンを半導体に挿入することができるパターン形成装置及びパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明は、
トランジスタで構成された半導体のレイアウトパターンを形成するために補正のゲートポリ層を発生させるパターン形成装置であって、
前記トランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁を抽出し、抽出された外周縁と平行に第１の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはオリジナルのゲートポリ層との間隔が予め設定された設計基準を確保しているものを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンを発生させ、該補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンを第１の追加の補正のゲートポリ層とし、前記第１の追加の補正のゲートポリ層と、前記補充パターンとを一体化して、第２の追加の補正のゲートポリ層とするパターン形成装置。
【００１６】
また、前記補正のゲートポリ層または前記第１または第２の追加の補正のゲートポリ層のサイズまたは形状が前記設計基準を満足していない箇所について、前記設計基準に基づいてサイズまたは形状を修正することを特徴とする。
【００１７】
また、前記設計基準を外部から入力可能とする入力部を有することを特徴とする。
【００１８】
また、トランジスタで構成された半導体のレイアウトパターンを形成するために補正のゲートポリ層を発生させるパターン形成方法であって、
前記トランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁を抽出する処理と、
前記抽出された外周縁と平行に第１の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはゲートポリ層との間隔が予め設定された設計基準を確保しているものを補正のゲートポリ層とする処理と、
前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とする処理と、
前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンを発生させる処理と、
前期補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とする処理と、
前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形を発生させる処理と、
前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンを第１の追加の補正のゲートポリ層とする処理と、
前記第１の追加の補正のゲートポリ層と、前記補充パターンとを一体化して、第２の追加の補正のゲートポリ層とする処理とを有する。
【００１９】
また、前記補正のゲートポリ層または前記第１または第２の追加の補正のゲートポリ層のサイズまたは形状が前記設計基準を満足していない箇所について、前記設計基準に基づいてサイズまたは形状を修正する処理を有することを特徴とする。
【００２０】
上記のように構成された本発明においては、半導体を構成するトランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁が抽出され、抽出された外周縁と平行に第１の補正用のパターン発生の基準形が発生し、前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはオリジナルのゲートポリ層との間隔が予め設定された設計基準を確保しているものが補正のゲートポリ層とされ、前記第１の補正用のパターン発生の基準形のうち、オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形が発生し、前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンが補正のゲートポリ層とされ、前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンが発生し、該補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形が発生し、前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンが補正のゲートポリ層とされ、前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形が発生し、前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンが第１の追加の補正のゲートポリ層とされ、前記第１の追加の補正のゲートポリ層と、前記補充パターンとが一体化されて、第２の追加の補正のゲートポリ層とされる。
【００２１】
これにより、容易に最適な補正用パターンを半導体に挿入することができる。
【発明の効果】
【００２２】
以上説明したように本発明においては、半導体を構成するトランジスタのチャネル幅方向と平行である、トランジスタを構成する拡散層の外周縁を抽出し、抽出された外周縁と平行に第１の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形のうち、前記拡散層またはオリジナルのゲートポリ層との間隔が予め設定された設計基準を確保しているものを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、オリジナルのゲートポリ層に重なったものに対して、重なっている部分からゲートポリ層での設計基準に基づいた間隔分広げた第２の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第２の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記第１の補正用のパターン発生の基準形のうち、前記オリジナルのゲートポリ層との間隔が予め設定された間隔を満たさないものに対して、前記第１の補正用のパターン発生の基準形と前記ゲートポリ層との当該間隔を満たしていない部分の間に補充パターンを発生させ、該補充パターンから予め設定されているゲートポリ層での設計基準に基づいた間隔分広げた第３の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第３の補正用のパターン発生の基準形を除いたパターンを補正のゲートポリ層とし、前記補正のゲートポリ層から予め設定されている前記オリジナルのゲートポリ層での設計基準に基づいた間隔分広げた第４の補正用のパターン発生の基準形を発生させ、前記第１の補正用のパターン発生の基準形から前記第４の補正用のパターン発生の基準形と前記オリジナルのゲートポリ層とを除いたパターンを第１の追加の補正のゲートポリ層とし、前記第１の追加の補正のゲートポリ層と、前記補充パターンとを一体化して、第２の追加の補正のゲートポリ層とする構成としたため、容易に最適な補正用パターンを半導体に挿入することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２４】
図１は、本発明のパターン形成装置１００の実施の一形態を示す図である。
【００２５】
本形態は図１に示すように、入力部１０１と、演算処理部１０２と、記憶部１０３と、出力部１０４とから構成されている。
【００２６】
入力部１０１は、パターン形成装置１００を利用する利用者が外部から情報を入力するためのものである。
【００２７】
演算処理部１０２は、入力部１０１から入力された情報と記憶部１０３に予め記憶されている処理プログラムとに基づいて演算を行い、その演算結果を出力部１０４へ出力する。
【００２８】
記憶部１０３は、半導体のパターンを形成するための処理プログラムを予め記憶する。
【００２９】
出力部１０４は、演算処理部１０２から出力された結果を外部（半導体）へ出力する。つまり、半導体のパターン情報を出力する。
【００３０】
図２は、図１に示した記憶部１０３に記憶されている処理プログラムの一構成例を示す図である。
【００３１】
図１に示した記憶部１０３に記憶されている処理プログラムは図２に示すように、ファイル名等と、発生条件またはサイズ補正条件と、演算処理部分とから構成されている。ファイル名等には、ファイル名のほかに当該処理プログラムを識別可能な固有の識別情報が含まれていても良い。発生条件またはサイズ補正条件は、入力部１０１から情報を入力してこの記述部分を変更することで容易に処理条件が変わる。演算処理部分は、発生条件またはサイズ補正条件に基づいて演算処理を行う部分である。
【００３２】
以下に、図１に示したパターン形成装置１００を用いた半導体のパターン形成方法について説明する。
【００３３】
図３は、図１に示したパターン形成装置１００を用いたトランジスタ構成のパターン形成方法を説明するためのフローチャートである。
【００３４】
まず、入力部１０１から対象となるトランジスタ構成のオリジナルデータが入力されると（ステップＳ１）、入力されたオリジナルデータが演算処理部１０２にて図形演算処理され（ステップＳ２）、その結果、補正用パターンが生成される（ステップＳ３）。
【００３５】
図４は、入力部１０１に入力されるトランジスタ構成の平面図である。
【００３６】
図４に示すように対象となるトランジスタ構成は、トランジスタを構成する拡散層４０１と、チャネル形成のゲートポリ層４０２と、チャネル形成以外のゲートポリ層４０３とから構成されている。
【００３７】
図４に示したトランジスタ構成にステップＳ２及びステップＳ３の処理によって補正用パターンが形成されるが、その過程を以下に示す。
【００３８】
図５は、図４に示したトランジスタ構成における補正用パターン形成の第１段階目の処理の様子を示す図である。
【００３９】
図５に示すように第１段階目の処理として、図４に示したトランジスタのチャネル幅方向と平行な拡散層４０１の外周縁５０１が抽出され、抽出された外周縁５０１と平行に第１の補正用のパターン発生の基準形５０２を発生させる。
【００４０】
図６は、図４に示したトランジスタ構成における補正用パターン形成の第２段階目の処理の様子を示す図である。
【００４１】
図６に示すように第２段階目の処理として、図５にて発生した第１の補正用のパターン発生の基準形５０２のうち、拡散層４０1またはチャネル形成以外のゲートポリ層４０３との間隔が予め設定された所定の設計基準を確保しているものが、補正のゲートポリ層６０１とされる。
【００４２】
図７は、図４に示したトランジスタ構成における補正用パターン形成の第３段階目の処理の様子を示す図である。
【００４３】
図７に示すように第３段階目の処理として、第１の補正用のパターン発生の基準形５０２とオリジナルのゲートポリ層（ここではチャネル形成以外のゲートポリ層４０３）とが重なった場合、その重なった部分から予め設定されているゲートポリ層での設計基準に則った間隔分広げた第２の補正用のパターン発生の基準形７０１を発生させる。そして、第１の補正用のパターン発生の基準形５０２から第２の補正用のパターン発生の基準形７０１を除いたパターンを補正のゲートポリ層７０２とする。
【００４４】
また、第１の補正用のパターン発生の基準形５０２とオリジナルのゲートポリ層（ここではチャネル形成以外のゲートポリ層４０３）との間隔が予め設定された間隔を満たさない場合、第１の補正用のパターン発生の基準形５０２とチャネル形成以外のゲートポリ層４０３との当該間隔を満たしていない部分の間に補充パターンを発生させる。そして、発生した補充パターンから予め設定されているゲートポリ層での設計基準に則った間隔分広げた第３の補正用のパターン発生の基準形７０３を発生させる。第３の補正用のパターン発生の基準形７０３が発生後、第１の補正用のパターン発生の基準形５０２から第３の補正用のパターン発生の基準形７０３を除いたパターンを補正のゲートポリ層７０４とする。
【００４５】
図８は、図４に示したトランジスタ構成における補正用パターン形成の第４段階目の処理の様子を示す図である。
【００４６】
図８に示すように第４段階目の処理として、ここまでの段階で発生した補正のゲートポリ層６０１，７０２，７０３から予め設定されているゲートポリ層での設計基準に則った間隔分広げた第４の補正用のパターン発生の基準形８０１を発生させる。そして、第１の補正用のパターン発生の基準形５０２から第４の補正用のパターン発生の基準形８０１とチャネル形成以外のゲートポリ層４０３とを除いたパターンを第１の追加の補正のゲートポリ層８０２とする。さらに、第１の追加の補正のゲートポリ層８０２と、第３段階目で発生した第１の補正用のパターン発生の基準形５０２とチャネル形成以外のゲートポリ層４０３との当該間隔を満たしていない部分の間の補充パターンとを一体化して、第２の追加の補正のゲートポリ層８０３とする。
【００４７】
このように形成された補正のゲートポリ層６０１，７０２，７０３または第１の追加の補正のゲートポリ層８０２または第２の追加の補正のゲートポリ層８０３のサイズまたは形状が設計基準を満足していない箇所には、図形補正処理にて形状が修正される（ステップＳ４）。
【００４８】
図９は、補正のゲートポリ層６０１，７０２，７０３、第１の追加の補正のゲートポリ層８０２及び第２の追加の補正のゲートポリ層８０３のサイズ及び形状が設計基準を満足していない箇所に図形補正処理にて形状が修正されたトランジスタ構成の平面図である。
【００４９】
図９に示すように、補正のゲートポリ層６０１，７０２，７０３、第１の追加の補正のゲートポリ層８０２及び第２の追加の補正のゲートポリ層８０３のうち、サイズ及び形状が設計基準である処理プログラムの発生条件またはサイズ補正条件を満足していない第１の追加の補正のゲートポリ層８０２及び第２の追加の補正のゲートポリ層８０３が補正される。この設計基準（発生条件またはサイズ補正条件）は、図１に示した入力部１０１から予め入力しておくことで、この補正が自動的に行われる。また、入力部１０１から様々な設計基準を入力するだけで所望の補正が行われるため、柔軟な補正を行うことができる。
【００５０】
図１０は、チャネル形成以外のゲートポリ層４０３の形状が変化した場合の補正のゲートポリ層を示す図である。
【００５１】
図１０に示すように、図４〜９に示したチャネル形成以外のゲートポリ層４０３の形状が変化した場合であっても、その変化したチャネル形成以外のゲートポリ層に合わせて、追加の補正のゲートポリ層のサイズ及び形状が設計基準を満足していない箇所に図形補正処理が行われ、形状が修正される。
【００５２】
このように補正されたパターンがオリジナルデータと共に出力部１０４から出力される（ステップＳ５）。
【００５３】
これにより、設計時に補正用のパターンを挿入する必要がなく、発生条件またはパターン補正条件を変えることで何度でも補正用のパターンを発生する事が可能である。そのため、エッチングのシミュレーションをその都度試行することで最適解を製品作成の前段階で見つける事ができる。
【００５４】
さらに、オリジナルデータとは別なデータになっているため、補正箇所の判別が容易となり、エッチングのシミュレーションでの要チェック箇所として認識が容易になる。
【図面の簡単な説明】
【００５５】
【図１】本発明のパターン形成装置の実施の一形態を示す図である。
【図２】図１に示した記憶部に記憶されている処理プログラムの一構成例を示す図である。
【図３】図１に示したパターン形成装置を用いたトランジスタ構成のパターン形成方法を説明するためのフローチャートである。
【図４】入力部に入力されるトランジスタ構成の平面図である。
【図５】図４に示したトランジスタ構成における補正用パターン形成の第１段階目の処理の様子を示す図である。
【図６】図４に示したトランジスタ構成における補正用パターン形成の第２段階目の処理の様子を示す図である。
【図７】図４に示したトランジスタ構成における補正用パターン形成の第３段階目の処理の様子を示す図である。
【図８】図４に示したトランジスタ構成における補正用パターン形成の第４段階目の処理の様子を示す図である。
【図９】補正のゲートポリ層及び追加の補正のゲートポリ層のサイズ及び形状が設計基準を満足していない箇所に図形補正処理にて形状が修正されたトランジスタ構成の平面図である。
【図１０】チャネル形成以外のゲートポリ層の形状が変化した場合の補正のゲートポリ層を示す図である。
【図１１】３つのトランジスタが並べられた従来のトランジスタ構成の一構成例を示す図である。
【図１２】補正用パターンがチャネル形成のゲートポリと平行に挿入されたトランジスタ構成の一例を示す図である。
【図１３】トランジスタの拡散層を共有しないように補正用パターンがチャネル形成のゲートポリと平行に挿入されたトランジスタ構成の一例を示す図である。
【図１４】トランジスタの拡散層を共有しないように補正用パターンがチャネル形成のゲートポリと平行に挿入されたトランジスタ構成の一例を示す図である。
【符号の説明】
【００５６】
１００    パターン形成装置
１０１    入力部
１０２    演算処理部
１０３    記憶部
１０４    出力部
４０１    拡散層
４０２    チャネル形成のゲートポリ層
４０３    チャネル形成以外のゲートポリ層
５０１    外周縁
５０２    第１の補正用のパターン発生の基準形
６０１，７０２，７０４    補正のゲートポリ層
７０１    第２の補正用のパターン発生の基準形
７０３    第３の補正用のパターン発生の基準形
８０１    第４の補正用のパターン発生の基準形
８０２    第１の追加の補正のゲートポリ層
８０３    第２の追加の補正のゲートポリ層
【図１】
2008293094.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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