(57)【要約】【課題】電子装置の増設メモリとして、少なくとも電子装置の内部バスの２倍以上のバス幅のデータ入出力端子を有したメモリモジュールを使用する。【解決手段】増設メモリスロット３のデータ入出力部を所定ビット幅で区分した複数のセグメントを、入出力すべきワードデータを収容するセグメントを単位として並列に、メモリ制御手段６に接続し、このメモリ制御手段６は、ワードデータを特定する信号をデコードして、前記複数のセグメントから、その信号に割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号を生成するデコード手段４を備え、生成したマスク信号を、アドレスと共に増設メモリスロット３に伝送する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも電子装置の内部バスに対して２倍以上のバス幅のデータ入出力端子を有したメモリモジュールを使用する増設メモリのアクセス方法であって、
処理すべきワードデータを特定する信号の一部をデコードして、前記メモリモジュールのデータ入出力端子を区分した複数のセグメントから、その信号に割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号を生成するステップと、
生成したマスク信号を、アドレスと共に前記メモリモジュールに伝送するステップと、
前記メモリモジュールのデータ入出力端子に対するデータ入出力を、ワードデータを収容するセグメントのそれぞれに対して並列に実行するステップとを備えている増設メモリのアクセス方法。
【請求項２】
請求項１に記載の増設メモリのアクセス方法を実行するための電子装置であって、
所定のメモリモジュールに対応した増設メモリスロットと、
前記増設メモリスロットに装着されたメモリモジュールを制御するメモリ制御手段と、
前記増設メモリスロットの前記セグメントによって区分したデータ入出力部を、所定ビット幅のワードデータを収容するセグメントを単位として並列に、前記メモリ制御手段に接続する内部バスとを備え、
前記メモリ制御手段は、
前記ワードデータを特定する信号の一部をデコードして、その信号に割り当てられたワードデータを収容させるべきセグメントを除外したその他のセグメントをマスクするためのマスク信号を生成するデコード手段を備え、生成したマスク信号を、アドレスと共に前記増設メモリスロットに伝送することを特徴とする電子装置。
【請求項３】
請求項１に記載のメモリモジュールであって、
前記セグメントに区分されたデータ入出力端子と、前記マスク信号を入力するマスク端子と、前記アドレスを入力するアドレス端子と、
入力されたマスク信号に対応したデータ入出力端子のセグメントを通じた入出力を無効化する機能を有した記憶手段とを備えたメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも電子装置の内部バスに対して２倍以上のバス幅のデータ入出力端子を有したメモリモジュールを使用する増設メモリのアクセス方法と、その方法を実行するための電子装置、メモリモジュールに関する。
【背景技術】
【０００２】
例えば、ファクシミリ複合機のような電子装置では、高級機になるほど高性能になるので、一般的に、高級機は低級機よりも内部バスの幅が広くなる傾向がある。しかしながら、内部バスの幅が異なる機種毎に、そのバス幅に合わせた増設メモリを準備すると、部品管理が煩雑化してコストが上昇する問題がある。
この問題に適用可能な先行技術の例として、次の特許文献１には、プロセッサと、メモリからなるシステムにおいて、メモリとシステムバスとの間にバス調停回路を設け、プロセッサのバス幅に対してメモリがＮ分の１のときに、バス調停回路が、プロセッサの１回のアクセスをメモリに対するＮ回のアクセスに変換することが記載されており、この技術を適用すれば、電子装置の内部バスの幅よりも狭いバス幅の増設メモリを使用できる。
【特許文献１】特願平４−１１４２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、電子装置が性能を充分に発揮するためには、その増設メモリとして、装置の内部バスと同じバス幅のものが必要であり、低級機から高級機まで同一規格の増設メモリで統一しようとする場合には、高級機の性能を犠牲にしないために、増設メモリのバス幅は高級機の内部バスの幅とすることが望まれる。
そこで、本発明は、少なくとも電子装置の内部バスに対して２倍以上のバス幅のデータ入出力端子を有したメモリモジュールを使用する増設メモリのアクセス方法と、その方法を実行するための電子装置、メモリモジュールの提供を課題とする。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、請求項１に記載した増設メモリのアクセス方法は、少なくとも電子装置の内部バスに対して２倍以上のバス幅のデータ入出力端子を有したメモリモジュールを使用する増設メモリのアクセス方法であって、処理すべきワードデータを特定する信号の一部をデコードして、前記メモリモジュールのデータ入出力端子を区分した複数のセグメントから、その信号に割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号を生成するステップと、生成したマスク信号を、アドレスと共に前記メモリモジュールに伝送するステップと、前記メモリモジュールのデータ入出力端子に対するデータ入出力を、ワードデータを収容するセグメントのそれぞれに対して並列に実行するステップとを備えている。
【０００５】
また、請求項２に記載した電子装置は、請求項１に記載の増設メモリのアクセス方法を実行するための電子装置であって、所定のメモリモジュールに対応した増設メモリスロットと、前記増設メモリスロットに装着されたメモリモジュールを制御するメモリ制御手段と、前記増設メモリスロットの前記セグメントによって区分したデータ入出力部を、所定ビット幅のワードデータを収容するセグメントを単位として並列に、前記メモリ制御手段に接続する内部バスとを備え、前記メモリ制御手段は、前記ワードデータを特定する信号の一部をデコードして、その信号に割り当てられたワードデータを収容させるべきセグメントを除外したその他のセグメントをマスクするためのマスク信号を生成するデコード手段を備え、生成したマスク信号を、アドレスと共に前記増設メモリスロットに伝送する。
【０００６】
また、請求項３に記載したメモリモジュールは、請求項１に記載のメモリモジュールであって、前記セグメントに区分されたデータ入出力端子と、前記マスク信号を入力するマスク端子と、前記アドレスを入力するアドレス端子と、入力されたマスク信号に対応したデータ入出力端子のセグメントを通じた入出力を無効化する機能を有した記憶手段とを備えている。
【発明の効果】
【０００７】
本発明によれば、電子装置の内部バスの幅よりも広いバス幅を有したメモリモジュールが使用できる。そのため、内部バスの幅が異なる複数の機種の増設メモリとして１種類のバス幅のメモリモジュールだけを用意すればよく、部品管理が容易になる。また、バス幅が広い高級機に合わせたそのメモリモジュールを用意すれば、高級機の性能が犠牲にならない効果もある。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を図に従って説明する。
【０００９】
図１は、本発明を適用した電子装置の第１の例で、装置の内部バス７は８ビット幅であるが、増設メモリとしては、６４ビット幅のデータ入出力端子を有したメモリモジュール１を使用する点に特徴がある。
【００１０】
メモリモジュール１は、データ入出力端子（ＤＱ０〜ＤＱ６３）と、マスク信号を入力するマスク端子（ＤＱＭ０〜ＤＱＭ７）と、アドレスを入力するアドレス端子（Ａ３〜Ａｎ）と、例えばシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）で構成された記憶手段２を備えている。なお、アドレスの下位３ビット（Ａ０〜Ａ２）は、この実施例では８ビット幅のワードデータ毎にアドレスを割り当てることを前提とするため、６４ビット幅のメモリモジュール１では使用されないとして説明する。
【００１１】
ＳＤＲＡＭは、チップセレクト（ＣＳ）、ローアドレスストローブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ）、ライトイネーブル（ＷＥ）等の制御信号の組合せとして規定された各種コマンドやマルチプレクスされたアドレスをクロックに同期して受け付け、そのコマンドに従ってデータを入出力するダイナミックメモリで、入力されたマスク信号に対応したデータ入出力端子を通じた入出力を無効化する機能を有している。
【００１２】
この機能を市販されているＳＤＲＡＭについて説明すると、×４ビット構成では、マスク信号（ＤＱＭ）はデータ入出力（ＤＱ０〜ＤＱ３）を制御する。すなわち、マスク信号（ＤＱＭ）がＨレベルの場合にリードを行ってもＤＱ０〜ＤＱ３のデータは出力されず、ライトをしてもＤＱ０〜ＤＱ３のデータは書き込まれない。また、×８ビット構成では、マスク信号（ＤＱＭ）はデータ入出力（ＤＱ０〜ＤＱ７）を同様に制御し、×１６ビット構成では、マスク信号（ＬＤＱＭ）はデータ入出力（ＤＱ０〜ＤＱ７）を、マスク信号（ＵＤＱＭ）はデータ入出力（ＤＱ８〜ＤＱ１５）を同様に制御する。そして、×３２ビット構成では、マスク信号（ＤＱＭ０）はデータ入出力（ＤＱ０〜ＤＱ７）を、マスク信号（ＤＱＭ１）はデータ入出力（ＤＱ７〜ＤＱ１５）を、マスク信号（ＤＱＭ２）はデータ入出力（ＤＱ１６〜ＤＱ２３）を、マスク信号（ＤＱＭ３）はデータ入出力（ＤＱ２４〜ＤＱ３１）を同様に制御する。
【００１３】
メモリモジュール１は、記憶手段２としてこれらのＳＤＲＡＭを並列に用いることで、６４ビット幅のデータ入出力端子を有している。例えば、×３２ビット構成のＳＤＲＡＭならば最小では２個を並列に用いてメモリモジュール１を実現できる。データ入出力端子（ＤＱ０〜ＤＱ６３）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）にそれぞれ対応した各々８ビット幅のセグメントに区分される。なお、セグメントは必ずしも８ビット幅とする必要はなく、×４ビット構成のメモリを用いるならば、例えば１セグメントを４ビット幅としてもよい。なお、メモリモジュール１は、ＳＤＲＡＭと同様な、入力されたマスク信号に対応したデータ入出力端子を通じた入出力を無効化する機能を有したスタティックランダムアクセスメモリ（ＳＲＡＭ）、その他のメモリによっても構成できる。
【００１４】
増設メモリスロット３は、メモリモジュール１が着脱自在に装着されるスロットで、メモリモジュールの各端子に対応した接続部を備えており、装置の内部バス８を介して、メモリモジュール１を制御するメモリ制御手段６と接続されている。
メモリモジュール１と同様に、増設メモリスロット３のデータ入出力部（ＤＱ０〜ＤＱ６３）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）のそれぞれに対応したセグメントに区分されている。すなわち、増設メモリスロット３のデータ入出力部は、（ＤＱ０〜ＤＱ７）、（ＤＱ８〜ＤＱ１５）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ３２〜ＤＱ３９）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ４８〜ＤＱ５５）、（ＤＱ５６〜ＤＱ６３）の各々をセグメントとする。このとき、８ビット幅のワードデータは、そのいずれかに収容される。
【００１５】
メモリ制御手段６は、装置の図示しないＣＰＵのためのメモリインタフェースであって、この例では公知のＳＤＲＡＭコントローラとして構成されており、ＳＤＲＡＭを制御するためのコマンドを生成しクロックに従って出力するコマンド生成機能と、メモリモジュール１に書き込むべき８ビット幅のワードデータを出力し、あるいはメモリモジュール１から読み出された８ビット幅のワードデータを入力するデータ入出力機能とを有する。
メモリ制御手段６から出力されたアドレス（Ａ０〜Ａｎ）は、アドレスバス８を通じて、デコード手段４、マルチプレクス手段５に伝送される。
デコード手段４は、伝送されてきたアドレスの下位３ビット（Ａ０〜Ａ２）をデコードして、その値に応じたデータマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成する。一方、マルチプレクス手段５は、その下位３ビット（Ａ０〜Ａ２）を除いたアドレス（Ａ３〜Ａｎ）をマルチプレクスする。
【００１６】
図２は、デコード手段４の動作を示した真理値表の一例である。デコード手段４は、この真理値表に示しているように、アドレス下位３ビット（Ａ０〜Ａ２）の値に従って、メモリモジュール１のデータ入出力部を区分した複数のセグメントから、そのアドレスに割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号を生成する。例えば、アドレス下位３ビット（Ａ０〜Ａ２）の値が「０００」の場合には、セグメント（ＤＱ０〜ＤＱ７）を除外した残りのセグメント（ＤＱ８〜ＤＱ１５）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ３２〜ＤＱ３９）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ４８〜ＤＱ５５）、（ＤＱ５６〜ＤＱ６３）を無効化するため、マスク信号（ＤＱＭ０〜ＤＱＭ７）として「０１１１１１１１」を生成する。
【００１７】
上記の構成とした電子装置における増設メモリスロット３に装着されたメモリモジュール１のアクセスは次の基本手順に従って実行される。
すなわち、処理すべき８ビット幅のワードデータを特定するアドレス（Ａ０〜Ａｎ）の下位３ビット（Ａ０〜Ａ２）をデコードして、メモリモジュール１のデータ入出力端子（ＤＱ０〜ＤＱ６３）を８ビット毎に区分した複数のセグメントから、そのアドレス（Ａ０〜Ａｎ）に割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成するステップと、生成したマスク信号（ＤＱＭ０〜ＤＱＭ７）を、アドレスの他の部分（Ａ３〜Ａｎ）と共にメモリモジュール１に伝送するステップと、メモリモジュールのデータ入出力端子（ＤＱ０〜ＤＱ６３）に対するデータ入出力を、セグメント（ＤＱ０〜ＤＱ７）、（ＤＱ８〜ＤＱ１５）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ３２〜ＤＱ３９）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ４８〜ＤＱ５５）、（ＤＱ５６〜ＤＱ６３）に対して並列に実行するステップとを実行する。
【００１８】
図３は、本発明を適用した電子装置の第２の例で、装置の内部バス７は１６ビット幅であるが、増設メモリとしては、図１に示したものと同一な６４ビット幅のデータ入出力端子を有したメモリモジュール１を使用する。以下、第１の実施例と共通の構成要素についての説明は省略し、相違点についてのみ説明する。
【００１９】
この例では、増設メモリスロット３は、１６ビット幅の内部バス８を介して、メモリモジュール１を制御するメモリ制御手段６と接続されている。
メモリモジュール１と同様に、増設メモリスロット３のデータ入出力部（ＤＱ０〜ＤＱ６３）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）のそれぞれに対応したセグメントに区分されており、１６ビット幅のワードデータを収容するために、２つのセグメントが１つの組として同時に扱われる。例えば各々２セグメント（ＤＱ０〜ＤＱ７）、（ＤＱ３２〜ＤＱ３９）の組と、（ＤＱ８〜ＤＱ１５）、（ＤＱ４０〜ＤＱ４７）の組と、（ＤＱ１６〜ＤＱ２３）、（ＤＱ４８〜ＤＱ５５）の組と、（ＤＱ２４〜ＤＱ３１）、（ＤＱ５６〜ＤＱ６３）の組とに組分けしてもよい。このとき、１６ビット幅のワードデータは、その組のいずれかに収容される。
【００２０】
メモリ制御手段６は、１アクセスで１６ビット幅のワードデータを処理する点で、第１の実施例とは異なっている。このメモリ制御手段６から出力されたアドレス（Ａ１〜Ａｎ）は、アドレスバス８を通じて、デコード手段４、マルチプレクス手段５に伝送される。
デコード手段４は、伝送されてきたアドレスの下位２ビット（Ａ１〜Ａ２）をデコードして、その値に応じたデータマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成する。また、マルチプレクス手段５は、下位３ビット（Ａ１〜Ａ２）を除いたアドレス（Ａ３〜Ａｎ）をマルチプレクスする。
【００２１】
図４は、デコード手段４の動作を示した真理値表の一例である。デコード手段４は、この真理値表に示しているように、アドレス下位２ビット（Ａ１〜Ａ２）の値に従って、メモリモジュール１のデータ入出力部を区分した複数のセグメントから、そのアドレスに割り当てられたワードデータを収容させるべきセグメントの組を除外したマスク信号を生成する。例えば、アドレス下位３ビット（Ａ１〜Ａ２）の値が「００」の場合には、２つのセグメント（ＤＱ０〜ＤＱ７）、（ＤＱ３２〜ＤＱ３９）を除外した残りのセグメント（ＤＱ８〜ＤＱ１５）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ４８〜ＤＱ５５）、（ＤＱ５６〜６３）を無効化するマスク信号（ＤＱＭ０〜ＤＱＭ７）として、「０１１１０１１１」を生成する。一方、マルチプレクス手段５は、下位２ビット（Ａ１〜Ａ２）を除いたアドレス（Ａ３〜Ａｎ）をマルチプレクスする。なお、アドレス（Ａ０）は、ワードデータが１６ビット幅なので使用されない。
【００２２】
上記の構成とした電子装置における増設メモリスロット３に装着されたメモリモジュール１のアクセスは次の基本手順に従って実行される。
すなわち、処理すべき１６ビット幅のワードデータを特定するアドレス（Ａ１〜Ａｎ）の下位２ビット（Ａ１〜Ａ２）をデコードして、メモリモジュール１のデータ入出力端子（ＤＱ０〜ＤＱ６３）を８ビット毎に区分した複数のセグメントから、そのアドレス（Ａ１〜Ａｎ）に割り当てられたワードデータを収容させるべきセグメントの組を除外したマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成するステップと、生成したマスク信号（ＤＱＭ０〜ＤＱＭ７）を、アドレスの他の部分（Ａ３〜Ａｎ）と共にメモリモジュール１に伝送するステップと、メモリモジュールのデータ入出力端子（ＤＱ０〜ＤＱ６３）に対するデータ入出力を、ワードデータを収容するセグメント（ＤＱ０〜ＤＱ７）、（ＤＱ３２〜ＤＱ３９）の組と、（ＤＱ８〜ＤＱ１５）、（ＤＱ４０〜ＤＱ４７）の組と、（ＤＱ１６〜ＤＱ２３）、（ＤＱ４８〜ＤＱ５５）の組と、（ＤＱ２４〜ＤＱ３１）、（ＤＱ５６〜ＤＱ６３）の組とに対して並列に実行するステップとが実行される。
【００２３】
図５は、本発明を適用した電子装置の第３の例で、装置の内部バス７は３２ビット幅であるが、増設メモリとしては、図１に示したものと同一な６４ビット幅のデータ入出力端子を有したメモリモジュール１を使用する。以下、第１の実施例と共通の構成要素についての説明は省略し、相違点についてのみ説明する。
【００２４】
この例では、増設メモリスロット３は、３２ビット幅の内部バス８を介して、メモリモジュール１を制御するメモリ制御手段６と接続されている。
メモリモジュール１と同様に、増設メモリスロット３のデータ入出力部（ＤＱ０〜ＤＱ６３）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）のそれぞれに対応したセグメントに区分されており、３２ビット幅のワードデータを収容するために、４つのセグメントが１つの組として同時に扱われる。例えば、各々４つのセグメント（ＤＱ０〜ＤＱ７）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ３２〜ＤＱ３９）、（ＤＱ４８〜ＤＱ５５）の組と、（ＤＱ８〜ＤＱ１５）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ５６〜ＤＱ６３）の組とに組分けしてもよい。このとき３２ビット幅のワードデータは、その組のいずれかに収容される。
【００２５】
メモリ制御手段６は、３２ビット幅のワードデータを処理する点が第１の実施例とは異なっている。このメモリ制御手段６から出力されたアドレス（Ａ２〜Ａｎ）は、アドレスバス８を通じて、デコード手段４、マルチプレクス手段５に伝送される。
デコード手段４は、伝送されてきたアドレスの下位１ビット（Ａ２）をデコードして、その値に応じたデータマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成する。一方、マルチプレクス手段５は、下位３ビット（Ａ２）を除いたアドレス（Ａ３〜Ａｎ）をマルチプレクスする機能を有する。なお、アドレス（Ａ０〜Ａ１）は、１ワードが３２ビットなので、使用されない。
【００２６】
図５は、この例におけるデコード手段４の動作を示した真理値表の一例である。デコード手段４は、この真理値表に示しているように、アドレス下位１ビット（Ａ２）の値に従って、メモリモジュール１のデータ入出力部を区分した複数のセグメントから、そのアドレスに割り当てられたワードデータを収容させるべきセグメントを除外したマスク信号を生成する。
例えば、アドレス下位３ビット（Ａ２）の値が「０」の場合には、メモリモジュール１のデータ入出力端子（ＤＱ０〜ＤＱ７、ＤＱ１６〜ＤＱ２３、ＤＱ３２〜ＤＱ３９、ＤＱ４８〜ＤＱ５５）を除外した残りのデータ入出力端子（ＤＱ８〜ＤＱ３１、ＤＱ４０〜６３）を無効化するマスク信号（ＤＱＭ０〜ＤＱＭ７）として、「０１１１０１１１」を生成する。一方、マルチプレクス手段５は、下位２ビット（Ａ１〜Ａ２）を除いたアドレス（Ａ３〜Ａｎ）をマルチプレクスする機能を有している。
【００２７】
上記の構成とした電子装置における増設メモリスロット３に装着されたメモリモジュール１のアクセスは次の基本手順に従って実行される。
すなわち、処理すべき３２ビット幅のワードデータを特定するアドレス（Ａ２〜Ａｎ）の一部分として下位１ビット（Ａ２）をデコードして、メモリモジュール１の６４ビット幅のデータ入出力端子（ＤＱ０〜ＤＱ６３）を８ビット毎に区分した複数のセグメントから、そのアドレス（Ａ２〜Ａｎ）に割り当てられたワードデータを収容させるべきセグメントの組を除外したマスク信号（ＤＱＭ０〜ＤＱＭ７）を生成するステップと、生成したマスク信号（ＤＱＭ０〜ＤＱＭ７）を、アドレスの他の部分（Ａ３〜Ａｎ）と共にメモリモジュール１に伝送するステップと、メモリモジュールのデータ入出力端子（ＤＱ０〜ＤＱ６３）に対するデータ入出力を、ワードデータを収容するセグメント（ＤＱ０〜ＤＱ７）、（ＤＱ１６〜ＤＱ２３）、（ＤＱ３２〜ＤＱ３９）、（ＤＱ４８〜ＤＱ５５）の組と、（ＤＱ８〜ＤＱ１５）、（ＤＱ２４〜ＤＱ３１）、（ＤＱ４０〜ＤＱ４７）、（ＤＱ５６〜ＤＱ６３）の組とに対して並列に実行するステップとが実行される。
【００２８】
図７は、本発明の参考例で、装置の内部バス７は６４ビット幅であり、増設メモリとしては、図１に示したものと同一な６４ビット幅のデータ入出力端子を有したメモリモジュール１を使用する。
この構成では、増設メモリスロット３は、６４ビット幅の内部バス８を介して、メモリモジュール１を制御するメモリ制御手段６と接続されている。
増設メモリスロット３のデータ入出力部（ＤＱ０〜ＤＱ６３）は、マスク信号（ＤＱＭ０〜ＤＱＭ７）のそれぞれに対応したセグメントに区分されているが、６４ビット幅のワードデータを収容するために、全てのセグメントが同時に扱われる。
【００２９】
メモリ制御手段６は、６４ビット幅のワードデータを処理する点で、第１の実施例とは異なっている。このメモリ制御手段６から出力されたアドレス（Ａ２〜Ａｎ）は、アドレスバス８を通じて、マルチプレクス手段５に伝送される。なお、マスク信号（ＤＱＭ０〜ＤＱＭ７）は、常に「００００００００」とすればよい。なお、上記各実施例では、アドレスの下位ビットをデコードしてマスク信号を生成しているが、アドレスの上位ビットをデコードしてマスク信号を生成してもよい。またアドレスの代わりに、Ｉ／Ｏからのバンク切り替え信号をデコードしてマスク信号を生成してもよい。
【００３０】
第１の例から第３の例、および参考例の構成から理解されるように、本発明では、同一の構成とされたメモリモジュール１が、内部バスの幅がそれぞれ異なる複数の電子装置の増設メモリとして共通に使用できる点に特徴がある。なお、メモリモジュール１は、ここで説明したような６４ビット幅のものだけに制限されず、他のビット幅のものとしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例を説明する概略ブロック図である。
【図２】第１の実施例におけるデコード手段の動作を説明する真理値表である。
【図３】本発明の第２の実施例を説明する概略ブロック図である。
【図４】第２の実施例におけるデコード手段の動作を説明する真理値表である。
【図５】本発明の第３の実施例を説明する概略ブロック図である。
【図６】第３の実施例におけるデコード手段の動作を説明する真理値表である。
【図７】本発明の参考例を説明する概略ブロック図である。
【符号の説明】
【００３２】
１  メモリモジュール
２  記憶手段
３  増設メモリスロット
４  デコード手段
６  メモリ制御手段
７  内部バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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