(57)【要約】      （修正有）【課題】高電圧源レール電圧及び低電圧源レール電圧を出力するためのデュアルレール電圧発生器を提供する。【解決手段】デュアルレール電圧発生器は、印加される振幅信号及びオフセット信号に基づいて、調整可能な高電圧源及び低電圧源を生成し、高電圧源と低電圧源との間の差は、振幅信号から任意の基準成分を引いた値に比例し、高電圧源を駆動する、高基準電圧信号に接続される高電圧側ドライバ、及び低電圧源を駆動する、低基準電圧信号に接続される低電圧側ドライバを含む出力ドライバセクションを備える。【選択図】図１Ａ
2008148285.tif 000002
【特許請求の範囲】
【請求項１】
印加される振幅信号及びオフセット信号に基づいて、調整可能な高電圧源及び低電圧源を生成するデュアルレール電圧（rail）発生器を備え、前記高電圧源と前記低電圧源との間の差は、前記振幅信号から任意の基準成分を引いた値に比例する、チップ。
【請求項２】
前記振幅信号は、振幅成分及び基準成分に分解することができる、請求項１に記載のチップ。
【請求項３】
前記デュアルレール電圧発生器は、高基準電圧（reference）信号及び低基準電圧信号を生成するためのデュアルレール基準電圧信号発生器と、前記高電圧源を駆動する、前記高基準電圧信号に接続される高電圧側ドライバ及び前記低電圧源を駆動する、前記低基準電圧信号に接続される低電圧側ドライバを含む出力ドライバセクションとを備える、請求項２に記載のチップ。
【請求項４】
前記デュアルレール基準電圧信号発生器は、自身の出力と入力との間に接続される抵抗器を有するインバータ回路から形成される少なくとも１つのアナログ増幅器を備え、該インバータは関連するトリップポイントを有する、請求項３に記載のチップ。
【請求項５】
前記トリップポイントは、前記振幅信号内の前記基準成分のレベルに対応する、請求項４に記載のチップ。
【請求項６】
前記インバータ回路は、ＮＭＯＳトランジスタに接続されるＰＭＯＳトランジスタを備える、請求項５に記載のチップ。
【請求項７】
前記デュアルレール基準電圧信号発生器は、インバータから形成される少なくとも１つのアナログ加算増幅器を備える、請求項３に記載のチップ。
【請求項８】
前記高電圧側ドライバは、前記高電圧側基準電圧信号と前記高電圧源との間に、該高電圧源を調整するループの一部として接続される、ミラー接続されるインバータを備える、請求項３に記載のチップ。
【請求項９】
前記高電圧側ドライバは、自身の出力にプルアップトランジスタを備え、それによって、前記高電圧源を通じて電流を供給し、前記低電圧側ドライバは、前記低電圧源を通じて電流を引き込むプルダウントランジスタを備える、請求項３に記載のチップ。
【請求項１０】
高基準電圧信号及び低基準電圧信号を生成する第１の手段と、
高電圧源レール電圧及び低電圧源レール電圧を調整し、提供する第２の手段と
を備える、装置。
【請求項１１】
前記第１の手段は、アナログ加算増幅器としての役割を果たすように構成されるインバータ回路を備える、請求項１０に記載の装置。
【請求項１２】
前記インバータ回路は、基準電圧レベルとして用いられる同じ関連するトリップポイントを有し、振幅信号は、前記基準電圧レベルに対応する基準成分と、前記高電圧源レール電圧と前記低電圧源レール電圧との間の差の半分に対応する振幅成分とを含む、請求項１１に記載の装置。
【請求項１３】
オフセット信号は、前記基準電圧レベルに対応する前記基準成分と、前記高電圧源レール電圧及び前記低電圧源レール電圧のシフトに対応するオフセット成分とを含む、請求項１２に記載の装置。
【請求項１４】
前記第２の手段は、前記高電圧源レール電圧を駆動する第１のドライバと、前記低電圧源レール電圧を駆動する第２のドライバとを備える、請求項１０に記載の装置。
【請求項１５】
前記第１のドライバは、前記高電圧側基準電圧信号に基づいて、前記高電圧源レール電圧を駆動し、前記第２のドライバは、前記低電圧側基準電圧信号に基づいて、前記低電圧源レール電圧を駆動する、請求項１４に記載の装置。
【請求項１６】
前記第１のドライバ及び前記第２のドライバはそれぞれ、前記基準電圧に対して前記基準電圧信号が反転しているアナログ信号を提供する一対のミラー接続されるインバータを備える、請求項１５に記載の装置。
【請求項１７】
前記第１の手段は、反転アナログ増幅器を構成する、自身の入力と出力との間に接続される抵抗器を有するインバータを備える、請求項１０に記載の装置。
【請求項１８】
（ａ）印加される振幅信号及びオフセット信号に基づいて、調整可能な高電圧源及び低電圧源を生成するデュアルレール電圧発生器を備えるマイクロプロセッサであって、前記高電圧源と前記低電圧源との間の差は前記振幅信号から任意の基準成分を引いた値に比例する、マイクロプロセッサと、
（ｂ）前記マイクロプロセッサに接続され、且つ該マイクロプロセッサを無線ネットワークに通信可能にリンクするアンテナに接続される無線インターフェースと
を備える、システム。
【請求項１９】
前記高電圧源と前記低電圧源との間の差は、任意の基準成分が除去された後の前記振幅信号の２倍である、請求項１８に記載のシステム。
【請求項２０】
前記デュアルレール電圧発生器は、反転アナログ増幅器として構成され、該反転アナログ増幅器として用いられることになる少なくとも１つのインバータを備える、請求項１８に記載のシステム。
【請求項２１】
前記デュアルレール電圧発生器は、前記高電圧源を駆動する、一対のミラー接続されるインバータを有するドライバを備える、請求項２０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的には信号発生器回路に関し、詳細には、低電圧源レール電圧及び高電圧源レール電圧を生成するためのデュアルレール電圧発生器回路に関する。デュアルレール電圧発生器は、限定はしないが、新規の固定基準電圧を基にするパルス幅変調器（同じ譲受人に譲渡され、本出願と同時に出願された「FIXED REFERENCE BASED PULSE WIDTH MODULATOR」と題する米国特許出願を参照されたい）を含む、種々の応用形態において、及び可変のデュアル電圧源を提供するための電源管理システムにおいて用いることができる。
【発明の開示】
【０００２】
本発明の実施形態が、限定としてではなく例として添付の図面の図において例示される。なお、図面において、類似の参照符号は類似の構成要素を指している。
【発明を実施するための最良の形態】
【０００３】
図１Ａ及び図１Ｂは、印加される電圧振幅（Ｖａｍｐ）及びオフセット（Ｖｏｆｆｓｅｔ）入力に基づいて、基準電圧（Ｖｒｅｆ）に対する第１の（高）電圧レール出力ＶＨ及び第２の（低）電圧レール出力ＶＬを提供するデュアルレール電圧発生器を概略的に示す（図示される実施形態では、基準電圧は一定であり、デュアルレール電圧発生器内で設定されるので、図１Ａには示されない。しかしながら、実施形態によっては、外部から印加され、且つ／又は可変の基準電圧を用いることができる。さらに、実施形態によっては、基準電圧は、０の値を有することができる）。数学的には、ＶＨ＝Ｖｒｅｆ＋Ｖａｍｐ＋Ｖｏｆｆｓｅｔ及びＶＬ＝Ｖｒｅｆ−Ｖａｍｐ＋Ｖｏｆｆｓｅｔである。図１Ｂにおいて図式的に示されるように、この結果として、高レール電圧と低レール電圧との間の差は、印加される電圧振幅の２倍になる。オフセットがない（Ｖｏｆｆｓｅｔが０に等しい）とき、それらのレール電圧は基準電圧（Ｖｒｅｆ）について対称であるが、オフセットが加えられる場合には、オフセット値に応じて、高レール電圧及び低レール電圧は、上方又は下方いずれかに向かって等しくシフトされる。したがって、Ｖｏｆｆｓｅｔ信号及びＶａｍｐ信号を適当に調整することによって、多数の異なるＶＨ−ＶＬの組み合わせを達成することができる。
【０００４】
図２は、いくつかの実施形態による、図１Ａのデュアルレール電圧発生器の信号流れ図である。その信号流れ図は、上記の式に従って高レール電圧（ＶＨ）及び低レール電圧（ＶＬ）を生成するための加算器２０２、２０４、２０６及び２０８を含む。基準電圧Ｖｒｅｆが加算器２０２、２０４に印加され、Ｖａｍｐ及び−Ｖａｍｐにそれぞれ加算され、それにより、それらの出力においてＶｒｅｆ＋Ｖａｍｐ及びＶｒｅｆ−Ｖａｍｐが生成される。さらに、これらの出力は、加算器２０４及び２０８において、オフセット（Ｖｏｆｆｓｅｔ）にそれぞれ加算され、図に示されるように、ＶＨ及びＶＬが生成される。
【０００５】
図３は、図２の信号流れ図を実現し、高基準電圧信号ＶＨ及び低基準電圧信号ＶＬを生成するための回路の回路図である。しかしながら、固有の基準成分を有する回路（図４を参照して後に説明される回路等）にさらに都合よく対応するために、上記の振幅（Ｖａｍｐ）信号及びオフセット（Ｖｏｆｆｓｅｔ）信号を用いる代わりに、基準電圧を基にした別の電圧信号Ｖａ及びＶｏｆｆ（ただし、Ｖａ＝Ｖｒｅｆ＋Ｖａｍｐ及びＶｏｆｆ＝Ｖｒｅｆ＋Ｖｏｆｆｓｅｔ）が用いられる。それゆえ、Ｖａ及びＶｏｆｆは、図２の図の場合に用いられるような、振幅信号及びオフセット信号であることに変わりはないが、さらなる基準電圧成分がその中に組み入れられていることが異なる。
【０００６】
図３のデュアルレール電圧発生器は、概して、デュアルレール電圧信号発生器回路３０２及び出力ドライバセクション３２２を含み、それらは、図に示されるように互いに接続される。デュアルレール電圧信号発生器３０２は、加算器回路３０３、３０５、３０７、３０８、３０９、３１１及び３１３を含み、それらの加算器回路は、図に示されるように互いに接続され、上記の式に従ってＶｒｅｆ、Ｖａ及びＶｏｆｆを適当に加算／減算して、高基準レール電圧ＶＨｒｅｆ及び低基準レール電圧ＶＬｒｅｆを生成する。基準レール電圧ＶＨｒｅｆ及びＶＬｒｅｆは、値としては上記のＶＨ及びＶＬに対応するが、実際の負荷に供給するだけの十分な電流送出能力を有することができる。したがって、それらの基準レール電圧は、それぞれリニア電圧調整器３２２Ｈ及び３２２Ｌによって、出力ドライバセクション３２２において増幅される。それらのリニア電圧調整器は、その出力に、調整された高レール電圧ＶＨ及び低レール電圧ＶＬを提供する。
【０００７】
図示される実施形態では、デュアルレール基準電圧信号発生器セクション３０２内の各加算器回路はＡ＝１の電圧利得を有し、差動加算器（difference adder）で実装され、第２の値から第１の値を減算する。図３に示されるように、それらの加算器は、ＶＨ（ＶＨｒｅｆ）及びＶＬ（ＶＬｒｅｆ）のための上記の式を実現するように適当に構成される。それらの加算器は、２つのアナログ入力に関する加算演算又は減算演算を実行するのに適した任意の回路で実現することができ、その多くが当業者に知られていることは理解されたい（しかしながら、後に、図４を参照しながら、インバータを用いる新規の手法が提供される）。単純化のために、各加算器の利得は１であるが、もちろん１である必要はない。先に定義された高レール電圧及び低レール電圧の式は、他の利得値を有する加算器で実現することができ、所望の応用形態に応じて、上記の式を変形することが望ましいことがある（たとえば、加数が異なるように重み付けされることがある）。
【０００８】
各調整器（３２２Ｈ又は３２２Ｌ）は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに接続される増幅器から形成される単位利得リニア調整器であり、それらのトランジスタは全て、図に示されるように互いに接続される。高電圧側調整器３２２Ｈは、増幅器３２３、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１から形成される。その調整器は、その入力において（増幅器３２３のネガティブ入力）、高基準電圧信号（ＶＨｒｅｆ）を受信し、一方、その出力はトランジスタＰ１及びＮ１のゲートに接続される。さらに、（それらのドレインにある）それらのトランジスタ出力は、増幅器３２３のポジティブ入力に戻されて接続される。低電圧側調整器３２２Ｌは、増幅器３２５、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２から形成されることを除いて、同じように構成される（用語「ＰＭＯＳトランジスタ」は、Ｐ型金属酸化膜半導体電界効果トランジスタを指していることに留意されたい。同様に、「ＮＭＯＳトランジスタ」は、Ｎ型金属酸化膜半導体電界効果トランジスタを指している。用語「トランジスタ」、「ＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」又は「ＰＭＯＳトランジスタ」が用いられるときには必ず、その用途の性質によって他に明らかに指示又は指図されない限り、それらのトランジスタは例示的に使用されていることは理解されたい。それらのトランジスタは、数例を挙げると、異なるＶＴ及び酸化膜厚を有するデバイスを含む、異なる種類のＭＯＳデバイスを含む。さらに、具体的にＭＯＳトランジスタ等と呼ばれる場合を除いて、用語「トランジスタ」は、他の適当なトランジスタタイプ、たとえば、接合電界効果トランジスタ、バイポーラ接合トランジスタ、及び現時点で知られているか、又は未だ開発されていない種々のタイプの３次元トランジスタを含むことができる）。
【０００９】
各増幅器は、負帰還で構成されるので、入力端子の電圧は必然的に互いに等しくなる。この結果として、出力電圧（ＶＨ、ＶＬ）は入力電圧（ＶＨｒｅｆ、ＶＬｒｅｆ）を追跡し（又は入力電圧に追従し）、同時に、実際の負荷を駆動することができる。トランジスタＮ１及びＰ２は破線で表されることに留意されたい。これは、いくつかの実施形態において、高電圧側レール電圧ＶＨは主に負荷に電流を供給するために用いられることがあり、一方、低電圧側レール電圧ＶＬは主に負荷から電流を引き込むために用いられることがあるためである。そのような場合には、Ｎ１及びＰ２は、Ｐ１及びＮ２よりも小さくすることができるか、さらには省くこともできる。
【００１０】
図４は、アナログ振幅電圧入力Ｖａ及びオフセット電圧入力Ｖｏｆｆに基づいて、２つの出力レール電圧ＶＨ及びＶＬを合成し、調整するためにインバータを使用する、いくつかの実施形態によるデュアルレール電圧発生器回路を示す。Ｖａ及びＶｏｆｆは、上記で定義されたように、その回路において用いられるインバータのトリップポイントに対応する固有基準電圧Ｖｒｅｆを基にした、Ｖａｍｐ及びＶｏｆｆｓｅｔの別の形の電圧信号である。
【００１１】
そのデュアルレール電圧発生器は、概して、デュアルレール基準電圧信号発生器セクション４０２を含み、それは出力ドライバセクション４２２に接続される。基準電圧信号発生器部４０２は、インバータＵ１、Ｕ２、Ｕ３及び抵抗器Ｒ１〜Ｒ８を備え、一方、出力ドライバセクション４２２は、インバータＵ４〜Ｕ１１、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、抵抗器ＲＨ及びＲＬ、並びにキャパシタＣＨ及びＣＬを含み、それらは全て図に示されるように接続される。いくつかの実施形態では、インバータはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから形成され、それらのトランジスタのゲートが互いに接続されてインバータ入力を構成し、それらのドレインが互いに接続されてインバータ出力を構成する。いくつかの実施形態では、インバータ（おそらく、Ｕ７及びＵ１１を除く）は、同じトリップポイントを有するように設計され、Ｕ４−Ｕ５及びＵ８−Ｕ９は同じ強度を有するような大きさにされる。たとえば、Ｕ４−Ｕ５及びＵ８−Ｕ９内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、同じ電流搬送能力を有するように設計することができる。インバータの値が互いに十分に近い限り、実際のトリップポイント値は必ずしも重要ではないが、ＶＨ及びＶＬが、より広い動作範囲を有することができるように、トリップポイントの目標をＶＣＣ／２にすることが望ましいことがある。Ｕ６及びＵ１０は、強度が弱くなるように設計することができる。対照的に、Ｕ７及びＵ１１は、他のインバータよりも強くなるように設計することができ、それらのトリップポイントは、他のインバータと必ずしも同じである必要はない。
【００１２】
基準電圧信号発生器部４０２が最初に説明される。インバータＵ１及びＵ２は、抵抗器Ｒ１〜Ｒ４と共に、低レール電圧を得るための基準電圧信号（ＶＬｒｅｆ）を生成するための低電圧側セクションを構成し、一方、インバータＵ３並びに抵抗器Ｒ７及びＲ８は、高レール基準電圧（ＶＨｒｅｆ）を生成するための高電圧側セクションを構成する。図示される実施形態の場合、高電圧側セクション及び低電圧側セクションは、インバータトリップポイントに対して、高電圧側及び低電圧側のレール電圧が反転している信号を生成する。それゆえ、出力ドライバセクションは、基準電圧信号を反転して高レール電圧及び低レール電圧を提供するドライバ回路を備える。
【００１３】
インバータＵ１は、反転増幅器であって、Ｖｒｅｆ（インバータのトリップポイント）に対して、約Ｒ２／Ｒ１の利得をＶａのＶａｍｐ成分に作用させる反転増幅器であるように構成される。すなわち、インバータは、帰還をかけることによって、負帰還を用いる増幅器と同じように動作するが、そのトリップポイントに対応する固有のオフセットを有することが異なる。それゆえ、図に示されるように抵抗器Ｒ１及びＲ２を構成すると、そのインバータの出力電圧は、（−Ｒ２／Ｒ１）（Ｖａ−Ｖｒｅｆ）＋Ｖｒｅｆに等しい。Ｒ１及びＲ２が等しいとき、これは、２Ｖｒｅｆ−Ｖａ又はＶｒｅｆ−Ｖａｍｐに変形されるので、たとえば、Ｖｒｅｆ＝０．６Ｖ及びＶａ＝０．８Ｖの場合には、ＶＵ１は０．４Ｖになるであろう（この解析は、インバータ利得が高いものと仮定しており、それは無条件に正しいとは言えないことに留意されたい。したがって、いくつかの実施形態では、利得項を「微調整」して、たとえば、特定の動作範囲のための望ましい結果を達成することができる）。
【００１４】
反転増幅器回路Ｕ２及びＵ３は概ね同じである。それらの回路は、（インバータトリップポイント、すなわち基準電圧に対する）加算反転増幅器としての役割を果たすように構成される。加算インバータＵ２はＵ１からの出力（ＶＵ１、すなわちＶｒｅｆ−Ｖａｍｐ）をＶｏｆｆ（Ｖｏｆｆｓｅｔ＋Ｖｒｅｆ）と加算し、一方、Ｕ３はＶａをＶｏｆｆと加算する（高電圧側セクションは低電圧側経路内のＵ１に対応するインバータ段を有しないことに留意されたい。これは、高電圧側経路では、ＶＬを生成するために、Ｖａ内のＶａｍｐ成分が、減算されるのではなく、加算されるためである）。
【００１５】
加算された項のための利得及び相対的な重み付けは、それらの関連する抵抗器によって決定される。Ｕ２に関しては、Ｒ４／Ｒ３がＶＵ１項のための利得を決定し、一方、Ｒ４／Ｒ５がＶｏｆｆ項のための利得を決定する。Ｕ２の出力（ＶＬｒｅｆ）は、ＶＬｒｅｆ＝−（Ｒ４／Ｒ３）（ＶＵ１−Ｖｒｅｆ）−（Ｒ４／Ｒ５）（Ｖｏｆｆ−Ｖｒｅｆ）＋Ｖｒｅｆになるであろう。同様に、Ｕ３に関しては、Ｒ８／Ｒ７が、印加されるＶａ項の利得を決定し、一方、Ｒ８／Ｒ６が、オフセット項Ｖｏｆｆの利得を決定する。出力、すなわちＶＨｒｅｆは、ＶＨｒｅｆ＝−（Ｒ８／Ｒ７）（Ｖａ−Ｖｒｅｆ）−（Ｒ８／Ｒ６）（Ｖｏｆｆ−Ｖｒｅｆ）＋Ｖｒｅｆになる。したがって、Ｒ３、Ｒ４及びＲ５が同じであり、且つＲ６、Ｒ７及びＲ８が同じである場合には、出力の式は、ＶＬｒｅｆ＝−（ＶＵ１−Ｖｒｅｆ）−（Ｖｏｆｆ−Ｖｒｅｆ）＋Ｖｒｅｆ及びＶＨｒｅｆ＝−（Ｖａ−Ｖｒｅｆ）−（Ｖｏｆｆ−Ｖｒｅｆ）＋Ｖｒｅｆに変形される。出力ＶＬｒｅｆ及びＶＨｒｅｆの結果として、インバータトリップポイントに対して、高レール電圧及び低レール電圧が反転している信号が生成される。出力ドライバセクション４２２内の増幅器（又はドライバ）が、高レール電圧及び低レール電圧を提供する際に、これを補正する。
【００１６】
デュアルレール基準電圧信号発生器４０２が如何に動作するかを示すための一例として、Ｒ１＝Ｒ２（たとえば、１０ＫΩ）、Ｒ３＝Ｒ４＝Ｒ５（たとえば、１０ＫΩ）及びＲ６＝Ｒ７＝Ｒ８（たとえば、１０ＫΩ）であると仮定する。また、上記の例と同様に、Ｖｒｅｆ＝０．６Ｖであり、オフセットは０．１Ｖであるものとし（それゆえ、印加されるＶｏｆｆは０．７Ｖになるであろう）、Ｖａｍｐは０．２Ｖであるものとする（それゆえ、印加されるＶａは０．８Ｖになり、ＶＵ１は０．４Ｖになるであろう）。これらの値を用いる場合、高レール電圧及び低レール電圧はそれぞれ、０．９Ｖ及び０．５Ｖになるはずである。これらの値をＵ２及びＵ３のための式に当てはめると、低基準電圧ＶＬｒｅｆは０．７Ｖになり、一方、高基準電圧ＶＨｒｅｆは、０．３Ｖになるであろう。出力ドライバセクションによって反転された後に（０．６Ｖの基準電圧に対して）、それらはそれぞれ０．５Ｖ及び０．９Ｖになり、それは妥当な値であるので、これは正しい。
【００１７】
（再び、ＶＨ／（Ｖａ，Ｖｏｆｆ）及びＶＬ／（Ｖａ，Ｖｏｆｆ）のための全伝達関数が、条件に合った入力及び出力の動作範囲のための十分に一貫した、予測可能な結果を提供する限り、実際の抵抗値、増幅器利得及び重みは必ずしも重要でないことは理解されたい。これは、後のセクションにおいて説明される、出力ドライバセクション４２２内の回路にも当てはまる。）
【００１８】
出力ドライバセクション４２２は、インバータＵ４〜Ｕ１１と、ＭＯＳトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２と、負荷抵抗ＲＨ、ＲＬと、キャパシタＣＨ、ＣＬとを含む。低電圧側ドライバは、インバータＵ４〜Ｕ７、トランジスタＰ１、Ｎ１、抵抗器ＲＬ及びキャパシタＣＬから形成され、一方、高電圧側ドライバは、インバータＵ８〜Ｕ１１、トランジスタＰ２、Ｎ２、抵抗器ＲＨ及びキャパシタＣＨを備える。
【００１９】
低電圧側ドライバの場合、インバータＵ４及びＵ５が、ノードＮ１のインバータ出力において、ミラー構成で互いに接続される。この構成の場合、それらのインバータは、負帰還をかけて接続される反転アナログ増幅器のように動作して、入力（ＶＬｒｅｆ、ＶＬ）において、Ｖｒｅｆ（インバータトリップポイント、それは同じになるはずである）に対する他方のアナログ反転（ミラー）信号を提供する。それゆえ、ＶＬにおける電圧は、ＶＬ＝２Ｖｒｅｆ−ＶＬｒｅｆになるであろう。ＶＬは、入力及び出力の両方としての役割を果たすことに留意されたい。ＶＬｒｅｆ及びＶＬをシーソーの両端とし、中央の支点が基準電圧レベルまで押し上げられていると考えることが役に立つことがある。一方の側が上昇すると、他方が降下し、完全に釣り合っているとき、入力及びノードＮ１はＶｒｅｆに接近する。一方、ＶＬｒｅｆが上昇又は降下するとき、すなわちＶａ及び／又はＶｏｆｆの変化に応答するとき、それに応じて、「シーソー」の他端における電圧（ＶＬ）が強制的に、反対の方向に降下又は上昇する（ノードＮ１は典型的には、厳密にはＶｒｅｆに落ち着かないが、後段（Ｕ７）の利得に起因して、通常はその値に近いことに留意されたい。ノードＮ１における電圧は、必然的に、Ｎ１若しくはＰ１によって引き込まれるか、又はＮ１若しくはＰ１に供給される必要がある電流と共に変化する。Ｎ２は、ＶｃｃとＶｓｓとの間のどこにおいても変化することができ、Ｎ１は、約（Ｖｃｃ−Ｖｒｅｆ）／利得又はＶｒｅｆ／利得まで、いくつかの実施形態では典型的には約１００ｍＶまで、Ｖｒｅｆを中心にして変化するはずである）。
【００２０】
インバータＵ６は、そのトリップポイントがＶｒｅｆであるように設計される、相対的に弱いインバータである。その入力が、その出力に短絡されているので、そのインバータは、その出力において基準電圧信号Ｖｒｅｆを生成し、ミラー接続されるインバータＵ４、Ｕ５のインバータ出力（ノードＮ１）に接続され、それらのインバータに、相対的に弱い負荷を提供する。インバータＵ６は、それらのインバータの利得を低減するための役割を果たし、それらのアナログ性能を安定させるための安定器のように動作する。
【００２１】
インバータＵ７は相対的に大きく（たとえば、電流搬送能力がインバータＵ１、Ｕ２、Ｕ３、Ｕ４又はＵ５の２倍であり）、他のインバータのトリップポイントに相対的に近いトリップポイントを有するが、これは重要ではない。そのインバータは、プッシュ／プル出力トランジスタＰ１、Ｎ１を駆動して、ＶＬを適当に調整するための役割を果たす。したがって、Ｕ４／Ｕ５、Ｕ６及びＰ１／Ｎ１は、負帰還ループを形成し、ＶＬを調整する。ＶＬが（たとえば、出力負荷の変化に起因して）上昇するとき、Ｎ１が降下し、それによりＮ２が上昇して、結果としてＰ１の出力が下がり、Ｎ１の出力が上がって、ＶＬが降下する。ＶＬが降下するときも同じように動作するが、方向は反対である。抵抗器ＲＬ及びキャパシタＣＬは、ＶＬとＶＳＳとの間に直列に接続され、出力ＶＬにおける安定性を提供する。
【００２２】
高電圧側ドライバは、低電圧側ドライバと概ね同じように構成され、動作するので、同程度に詳しくは説明されないであろう。しかしながら、いくつかの実施形態では、高電圧側ドライバの場合、高レール電圧ＶＨが主に電流源としての役割を果たすので、プルアップＦＥＴ  Ｐ２は、プルダウントランジスタＮ２よりも大きなサイズを有することがあり、場合によっては、Ｎ２は完全に省かれることがあることは指摘するに値する。逆に、低電圧側ドライバの場合、低レール電圧ＶＬが主に電流シンクとしての役割を果たすとき、プルダウントランジスタＮ１は、Ｐ１よりも大きなサイズを有することがある。いくつかの実施形態では、Ｐ１は完全に省かれることもある。
【００２３】
図５を参照すると、コンピュータシステムの一例が示される。図示されるシステムは、概して、電圧調整器５０６と、無線インターフェース５０８と、メモリ５１２とに接続されるプロセッサ５０２を備える。プロセッサは、電圧調整器５０６に接続されており、電源５０４から導出され、調整された少なくとも１つの供給電圧を電圧調整器から受け取る。無線インターフェース５０８は、アンテナ５１０に接続されており、無線インターフェースチップ５０８を通じて、プロセッサを無線ネットワーク（図示せず）に通信可能にリンクする。電圧調整器５０６は、たとえば、電源管理システムのための、又は、たとえば電圧調整器回路内にある固定基準電圧ＰＷＭのための制御可能な高電圧源レール電圧及び低電圧源レール電圧を提供するために、本明細書において開示されるような１つ又は複数のデュアルレール電圧発生器回路５０３を備える。
【００２４】
図示されるシステムは、異なる形態において実現することができることに留意されたい。すなわち、そのシステムは、回路基板上に、又は多数の回路基板を有するシャシ上に実装することができる。同様に、そのシステムは、１つ又は複数の完全なコンピュータを構成することができるか、別法では、コンピューティングシステム内で有用な構成要素を構成することができる。
【００２５】
本発明は説明された実施形態に限定されるのではなく、添付の特許請求の精神及び範囲内で変更及び改変して実施することができる。たとえば、本発明は、全てのタイプの半導体集積回路（「ＩＣ」）チップと共に用いるために適用可能であることは理解されたい。これらのＩＣチップの例は、限定はしないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等を含む。
【００２６】
さらに、サイズ／モデル／値／範囲の例が与えられていることがあるが、本発明はそれには限定されないことは理解されたい。時間と共に製造技法（たとえば、フォトリソグラフィ）が進歩するのに応じて、さらに小さなサイズのデバイスを製造することができるものと予想される。さらに、ＩＣチップ及び他の構成要素へのよく知られている電源／グランド接続は、図示及び説明を簡単にするために、且つ本発明を分かりにくくしないために、図面内には示されることも、示されないこともある。さらに、本発明を分かりにくくするのを避けるために、また、そのようなブロック図の構成を実現する上での仕様が、本発明が実施されることになるプラットフォームに大きく依存し、すなわち、そのような仕様が、十分に当業者が理解し得る範囲内にあるはずであるという事実に鑑みて、複数の構成がブロック図の形で示されることがある。本発明の実施形態の例を説明するために詳細な仕様（たとえば、回路）が示される場合に、これらの詳細な仕様を用いることなく、又はこれらに変更を加えて本発明を実施することができることは、当業者には明らかになるはずである。それゆえ、その説明は、限定するものではなく、例示するものと見なされるべきである。
【図面の簡単な説明】
【００２７】
【図１Ａ】いくつかの実施形態によるデュアルレール電圧発生器のブロック図である。
【図１Ｂ】いくつかの実施形態によるデュアルレール電圧信号を示すグラフである。
【図２】いくつかの実施形態によるデュアルレール電圧発生器の信号流れ図である。
【図３】いくつかの実施形態による、図２の信号流れ図によるデュアルレール電圧発生器の回路図である。
【図４】いくつかの実施形態による、図２及び図３によるデュアルレール電圧発生器の回路図である。
【図５】いくつかの実施形態による、少なくとも１つのデュアルレール電圧回路を備えるマイクロプロセッサを有するコンピュータシステムのブロック図である。
【図１Ａ】
2008148285.tif 000003
【図１Ｂ】
2008148285.tif 000004
【図２】
2008148285.tif 000005
【図３】
2008148285.tif 000006
【図４】
2008148285.tif 000007
【図５】
2008148285.tif 000008
【外国語明細書】
2008148285.tif 000009
2008148285.tif 000010
2008148285.tif 000011
2008148285.tif 000012
2008148285.tif 000013
2008148285.tif 000014
2008148285.tif 000015
2008148285.tif 000016
2008148285.tif 000017
2008148285.tif 000018
2008148285.tif 000019
2008148285.tif 000020
2008148285.tif 000021
2008148285.tif 000022
2008148285.tif 000023
2008148285.tif 000024