(57)【要約】【課題】広帯域信号の受信に対応可能なフィルタ特性を実現可能で、設計自由度が高い離散時間アナログ処理によるダイレクトサンプリング回路および受信機を提供する。【解決手段】複数の離散時間アナログ処理回路１０１を並列に接続し、各々の回路系統におけるｇｍ値やキャパシタの容量値を、所定の条件に基づいて独立に設定し、各々の回路系統から得られる出力信号をバッファキャパシタ１０２によって合成することにより、等価的に高次なＩＩＲフィルタ特性を実現する。【選択図】図２
2008011493.tif 000002
【特許請求の範囲】
【請求項１】
１次のＩＩＲフィルタ特性を有する離散時間アナログ処理回路が複数系統並列に接続された離散時間アナログ処理回路群と、
バッファコンデンサと、前記複数並列接続された離散時間アナログ処理回路と前記バッファコンデンサとの接続状態をオンオフ制御するダンプスイッチと、を有し、前記離散時間アナログ処理回路群の出力側に設けられた出力部と、
前記各離散時間アナログ処理回路及び前記出力部に制御信号を送出するデジタルコントロールユニットと、
を有する離散時間ダイレクトサンプリング回路。
【請求項２】
前記離散時間アナログ処理回路群は、
分子の虚部が０となり、かつｎ個の周波数において分子の実部が０となる、伝達関数を形成する、（２ｎ＋１）個（ｎは１以上の整数）の離散時間アナログ処理回路を有する
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項３】
前記離散時間アナログ処理回路群は、
分子の実部が０となり、かつｎ個の周波数において分子の虚部が０となる、伝達関数を形成する、（２ｎ＋１）個（ｎは１以上の整数）の離散時間アナログ処理回路を有する、
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項４】
前記離散時間アナログ処理回路群は、
分子の虚部が０となり、かつｎ個の周波数において分子の実部が０となる、伝達関数を形成する、（２ｎ＋２）個（ｎは１以上の整数）の離散時間アナログ処理回路を有する、
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項５】
前記離散時間アナログ処理回路群は、
分子の実部が０となり、かつｎ個の周波数において分子の虚部が０となる、伝達関数を形成する、（２ｎ＋２）個（ｎは１以上の整数）の離散時間アナログ処理回路を有する、
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項６】
前記離散時間アナログ処理回路群を構成する第１及び第２の離散時間アナログ処理回路はそれぞれ、正相型離散時間アナログ処理回路と、逆相型離散時間アナログ処理回路とを有し、
前記出力部は、
前記第１の離散時間アナログ処理回路の前記正相型離散時間アナログ処理回路及び前記第２の離散時間アナログ処理回路の前記逆相型離散時間アナログ処理回路の出力を入力する第１の出力部と、
前記第１の離散時間アナログ処理回路の前記逆相型離散時間アナログ処理回路及び前記第２の離散時間アナログ処理回路の前記正相型離散時間アナログ処理回路の出力を入力する第２の出力部とを有する
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項７】
前記離散時間アナログ処理回路群の各離散時間アナログ処理回路は、
入力されるＲＦ信号を電圧から電流に変換し、ＲＦ電流として出力する電圧電流変換器と、
前記ＲＦ電流をローカル信号入力に応じてサンプリングして出力するサンプリングスイッチと、
前記サンプリングスイッチでサンプリングされた電流により供給される電荷を充電もしくは放電するヒストリキャパシタと、
前記ヒストリキャパシタと並列に接続され、電荷を充電もしくは放電する複数のローテートキャパシタにより構成されるローテートキャパシタ群と、
前記サンプリングスイッチと前記各ローテートキャパシタとの間に接続され、前記デジタルコントロールユニットからの積分制御信号群に応じて、前記各ローテートキャパシタへの電流をオンオフ制御する積分スイッチ群と、
前記各ローテートキャパシタと前記バッファキャパシタとの間に接続され、前記デジタルコントロールユニットからの放出制御信号群に応じて、前記バッファキャパシタへの電流をオンオフ制御する放出スイッチ群と、
を有し、
前記デジタルコントロールユニットは、前記離散時間アナログ処理回路群の各離散時間アナログ処理回路に対して、前記積分制御信号群と、前記放出制御信号群とを送出する
請求項１に記載の離散時間ダイレクトサンプリング回路。
【請求項８】
前記離散時間アナログ処理回路群のそれぞれの離散時間アナログ処理回路が有する、前記電圧電流変換器と、前記サンプリングスイッチと、前記ヒストリキャパシタとに代わり、前記離散時間アナログ処理回路群の全ての離散時間アナログ処理回路で共用する、電圧電流変換器と、サンプリングスイッチと、ヒストリキャパシタと具備する、
請求項１から請求項７のいずれかに記載の離散時間ダイレクトサンプリング回路。
【請求項９】
前記各離散時間アナログ処理回路の前記ヒストリキャパシタの容量値は、前記各離散時間アナログ処理回路に設けられている前記ローテートキャパシタの容量値と、前記各離散時間アナログ処理回路の遮断周波数設定値との比に関連付けられて設定されており、
前記各離散時間アナログ処理回路の前記電圧電流変換器の相互コンダクタンスは、全ての離散時間アナログ処理回路の前記ローテートキャパシタ群の容量値の総和と、前記各離散時間アナログ処理回路の遮断周波数設定値との比に関連付けられて設定されている
請求項７に記載の離散時間ダイレクトサンプリング回路。
【請求項１０】
請求項１に記載の離散時間ダイレクトサンプリング回路を具備する受信機。
【請求項１１】
前記伝達関数は、前記離散時間アナログ処理回路の回路素子の値により定められる、
請求項２から請求項５のいずれかに記載の離散時間ダイレクトサンプリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。
【背景技術】
【０００２】
無線受信機の小型低消費電力化やアナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接離散時間的にサンプリングして受信処理する構成が開示されている（例えば非特許文献１や特許文献１）。
【０００３】
以下、図２２を用いて従来の離散時間的処理を用いた離散時間ダイレクトサンプリング回路の構成と動作の一例について説明する。図２２は全体として、離散時間ダイレクトサンプリング回路を示す。離散時間ダイレクトサンプリング回路は、電圧電流変換器（ＴＡ）１と、サンプリングスイッチ２と、ヒストリキャパシタ（ＣＨ）３と、ローテートキャパシタ群４ａ〜４ｈと、バッファキャパシタ（ＣＢ）５と、ダンプスイッチ６と、リセットスイッチ７と、積分スイッチ群８ａ〜８ｈと、放出スイッチ群９ａ〜９ｈと、デジタルコントロールユニット１０とを備えている。
【０００４】
電圧電流変換器（ＴＡ）１は、受信した無線周波数（ＲＦ）信号を電流に変換し、アナログＲＦ電流信号として出力する。サンプリングスイッチ２は、例えばＦＥＴで構成され、ローカル周波数信号入力（ＬＯ）に応じて、入力されるアナログＲＦ電流信号をサンプリングする。ヒストリキャパシタ（ＣＨ）３は、サンプリングスイッチ２から出力される電流により供給される電荷を充電する。ローテートキャパシタ群４ａ〜４ｈは、複数種類のスイッチを介してヒストリキャパシタ３とバッファキャパシタ５と並列に接続され、各々のスイッチのオン、オフ制御に応じて電荷の充電もしくは放電をする複数のローテートキャパシタ（ＣＲ）により構成されている。バッファキャパシタ（ＣＢ）５は、複数のローテートキャパシタ４に充電されている電荷と共有接続され、電荷信号をバッファする。ダンプスイッチ６は、ローテートキャパシタ群４ａ〜４ｈの各々とバッファキャパシタ５の接続をオン、オフする。リセットスイッチ７は、バッファコンデンサ５と電荷共有した後で、ローテートキャパシタ４に蓄えられている電荷を接地する。積分スイッチ群８ａ〜８ｈは、複数の積分スイッチにより構成されており、ヒストリキャパシタ３とローテートキャパシタ群４ａ〜４ｈにおける各々のローテートキャパシタとの接続をオン、オフする。放出スイッチ群９ａ〜９ｈは、複数の放出スイッチにより構成されており、ローテートキャパシタ群４ａ〜４ｈにおける各々のローテートキャパシタとバッファキャパシタ５との接続をオン、オフする。
【０００５】
ダンプスイッチ６、リセットスイッチ７、積分スイッチ群８ａ〜８ｈ及び放出スイッチ群９ａ〜９ｈは、例えばＦＥＴ（ｎ型）で構成されている。ｎ型ＦＥＴは、ゲート電圧が高い状態（ハイ）でオン（導通）し、ゲート電圧が低い状態（ロー）でオフ（遮断）する。
【０００６】
デジタルコントロールユニット１０は、積分スイッチ群８ａ〜８ｈ、放出スイッチ群９ａ〜９ｈ、ダンプスイッチ６及びリセットスイッチ７に対して制御信号を生成して供給する。
【０００７】
なお、ここでは一例としてローテートキャパシタＣＲが８個設けられた場合を仮定し、これに応じて積分スイッチ８ａ〜８ｈ、放出スイッチ９ａ〜９ｈもそれぞれ８個設けられているものとし、それぞれの構成要素の付番の末尾にアルファベット順にａ〜ｈを付している。また、実際には、差動動作をする構成とすることも可能であり、その構成は特許文献１で開示されているが、ここでは簡単化のために説明を割愛する。
【０００８】
図２３は、デジタルコントロールユニット１０が生成する各制御信号のタイミングチャートを示す。ローカル周波数信号（ＬＯ）は、サンプリングスイッチ２のゲートに供給される。制御信号Ｓ１〜Ｓ８は、それぞれ積分スイッチ８ａ〜８ｈのゲートに供給される。制御信号ＳＡＺは、放出スイッチ９ａ〜９ｄのゲートに供給される。制御信号ＳＢＺは、放出スイッチ９ｅ〜９ｈのゲートに供給される。制御信号Ｄはダンプスイッチ６のゲートに、制御信号Ｒはリセットスイッチ７のゲートにそれぞれ供給される。
【０００９】
以下、図２２に示す離散時間ダイレクトサンプリング回路の動作について説明する。電圧電流変換器１は、入力されたアナログＲＦ信号をアナログＲＦ電流信号に変換しサンプリングスイッチ２に出力する。アナログＲＦ電流信号は、サンプリングスイッチ２でアナログＲＦ電流信号とほぼ同じ周波数を持ったローカル周波数信号ＬＯでサンプリングされ、ヒストリキャパシタ３とローテートキャパシタ４ａ〜４ｈによって電荷が積分されることにより、時間的に離散化された離散信号とされる。
【００１０】
離散信号は、ヒストリキャパシタ３とローテートキャパシタ群４ａ〜４ｈのうちの一つとにより並列接続状態に構成されたキャパシタによって、ローカル周波数信号ＬＯのクロック長よりも長い時間に渡って積分される。これによりフィルタ処理とデシメーション（ｄｅｃｉｍａｔｉｏｎ：間引き）が行われる。
【００１１】
具体的には、初めに、制御信号Ｓ１により積分スイッチ８ａがオンし、ローテートキャパシタ４ａがヒストリキャパシタ３と接続され、制御信号Ｓ１がハイになっている期間（例えば、ローカル周波数信号ＬＯの８周期分）に亘って前記２つのキャパシタに供給された電荷が積分される。
【００１２】
制御信号Ｓ１がローになると、ヒストリキャパシタ３はローテートキャパシタ４ａとの接続がオフとなり、制御信号Ｓ２によりローテートキャパシタ４ｂとの接続がオンとなる。ローテートキャパシタ４ｂは、制御信号Ｓ２がハイの期間に亘って離散信号の電流により供給される電荷を積分した後、ヒストリキャパシタ３との接続をオフする。同様にして、ローテートキャパシタ４ｃ〜４ｈは、制御信号Ｓ３〜Ｓ８により、ローカル周波数信号Ｌ０の８周期ごとに順番にヒストリキャパシタ３と接続され、２つのキャパシタによって離散信号の電流により供給される電荷が積分される。
【００１３】
このようにして、ローカル周波数信号ＬＯの８周期分の離散信号の電流により供給される電荷を積分することで、８タップのＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタの特性が実現される。また、ローカル周波数信号ＬＯの８周期分の信号を積分することによって１サンプル分の電荷量が得られるため、サンプリングレートは１／８にデシメーションされる。このフィルタ特性を実現する機能部を第１のＦＩＲフィルタと呼ぶことにする。
【００１４】
また、ヒストリキャパシタ３にローテートキャパシタ４ａ〜４ｈが順に接続されることでＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタの特性が実現される。このフィルタ特性を実現する機能部を第１のＩＩＲフィルタと呼ぶことにする。
【００１５】
次に、制御信号ＳＡＺにより放出スイッチ９ａ〜９ｄがオンされることによって、ローテートキャパシタ４ａ〜４ｄとバッファキャパシタ５とが導通され、ローテートキャパシタ４ａ〜４ｄに充電された電荷がバッファキャパシタ５との間で共有される。この結果、ローテートキャパシタ４ａ〜４ｄのそれぞれの電荷の一部がバッファキャパシタ５に移動し、電荷量が合成される。ローテートキャパシタ４ａ〜４ｄとバッファキャパシタ５との間の電荷共有の後、ダンプスイッチ６は、制御信号Ｄによりオフとされ、電荷共有状態が解消される。次に、制御信号Ｒによりリセットスイッチ７がオンとされ、ローテートキャパシタ４ａ〜４ｄに残っていた電荷が接地によりリセットされる。
【００１６】
このようにして、ローテートキャパシタ４ａ〜４ｄの各々に充電された電荷の一部をバッファキャパシタ５に移動して合成することで、４タップのＦＩＲフィルタの特性が実現される。４サンプル分の離散信号が合成されて１サンプル分の離散信号が出力されるため、サンプリングレートは１／４にデシメーションされる。
【００１７】
ローテートキャパシタ４ｅ〜４ｈも同じように、制御信号ＳＢＺにより放出スイッチ９ｅ〜９ｈがオンされ、それぞれのローテートキャパシタに充電されている電荷の一部がバッファキャパシタ５との間で共有されることにより、４タップのＦＩＲフィルタ処理と１／４デシメーションが行われる。このフィルタ特性を第２のＦＩＲフィルタと呼ぶことにする。
【００１８】
また、ローテートキャパシタ４ａ〜４ｄ及び４ｅ〜４ｈの各グループを、バッファキャパシタ５と交互に電荷共有状態にすることで、ＩＩＲフィルタ特性が実現される。このフィルタ効果を第２のＩＩＲフィルタと呼ぶことにする。
【００１９】
図２４に、ローカル周波数信号ＬＯの周波数を２．４ＧＨｚ、ヒストリキャパシタ３の容量を１５ｐＦ、ローテートキャパシタ４ａ〜４ｈの各々の容量を０．５ｐＦ、バッファキャパシタ５の容量を１５ｐＦ、電圧電流変換器１の相互コンダクタンスを７．５ｍＳとしたときのフィルタ特性を示す。図２４（ａ）は第１のＦＩＲフィルタの特性、（ｂ）は第１のＩＩＲフィルタの特性、（ｃ）は第２のＦＩＲフィルタの特性、（ｄ）は第２のＩＩＲフィルタの特性、（ｅ）は離散時間ダイレクトサンプリング回路全体の特性を示しており、（ｆ）は（ｅ）の特性のうち２．４ＧＨｚ近傍の周波数範囲を拡大したものである。なお、ＤＣ利得を０ｄＢで正規化している。
【００２０】
以上のように、離散時間ダイレクトサンプリング回路は、第１のＦＩＲフィルタと第１のＩＩＲフィルタと第２のＦＩＲフィルタと第２のＩＩＲフィルタの各特性を合わせた特性のフィルタ処理を施した信号を後段の回路に出力する。
【特許文献１】米国特許出願公開第２００３／００３５４９９号明細書、”Direct Radio Frequency Sampling with Recursive Filtering Method”
【非特許文献１】R.B.Staszewski他、”All-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130n-nm CMOS”, IEEE Journal of Solid-State Circuits, VOL.39, NO.12, December 2004（第２２８４〜２２８７頁、図１２〜図１６）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、前記従来の技術では、以下に示すような課題を有する。
【００２２】
すなわち、図２２で示したような従来の離散時間ダイレクトサンプリング回路では、第１のＩＩＲフィルタや第２のＩＩＲフィルタで実現できるフィルタが１次特性であるため、広帯域な無線通信システムに適用しようとした場合、十分な周波数応答特性を得られない、という課題を有していた。具体的には、図２４（ｆ）で示すような特性が実現されている回路を、受信信号の帯域幅が例えば２ＭＨｚであって、前記受信信号帯域の近傍に隣接チャネルの信号やその他の妨害波が存在するような無線通信システムに適用しようとした場合、妨害波信号を十分に減衰させることができず、かつ受信信号帯域内に利得変動が生じてしまう。
【００２３】
また、図２２で示した構成では、離散時間ダイレクトサンプリング回路におけるフィルタの周波数応答特性変更に寄与する回路素子値は、ヒストリキャパシタ３、ローテートキャパシタ４ａ〜４ｈ、バッファキャパシタ５の３種類の容量値しかない。このため、これらを変更することによって実現できる特性は限られるので、設計自由度が高くない、といった課題を有していた。例えば、前記受信チャネル帯域近傍の妨害波を除去するための減衰量を、より大きく確保するような周波数応答特性を実現したい場合、ヒストリキャパシタ３とローテートキャパシタ４ａ〜４ｈの容量値の比をより大きく設定することによって実現できるが、これによって受信信号帯域内の利得変動がさらに大きく変動する特性が得られてしまう。逆に受信信号帯域内の利得変動量を小さくしようとした場合、妨害波に対する減衰量を確保できなくなる、といったようなトレードオフの課題を有していた。
【００２４】
本発明はかかる点に鑑みてなされたものであり、広帯域信号の受信に対応可能なフィルタ特性と設計自由度の向上を実現可能な、離散時間アナログ処理によるダイレクトサンプリング回路及び受信機を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の離散時間ダイレクトサンプリング回路は、１次のＩＩＲフィルタ特性を有する離散時間アナログ処理回路が複数系統並列に接続された離散時間アナログ処理回路群と、バッファコンデンサと、複数並列接続された離散時間アナログ処理回路とバッファコンデンサとの接続状態をオンオフ制御するダンプスイッチと、を有する、前記離散時間アナログ処理回路群の出力側に設けられた出力部と、各離散時間アナログ処理回路及び出力部に制御信号を送出するデジタルコントロールユニットと、を具備する構成を採る。
【発明の効果】
【００２６】
本発明によれば、離散時間アナログ処理の回路系統を複数設けることにより、設定可能な素子パラメータの種類を増やすことが可能となり、従来実現できなかったフィルタの周波数応答特性を実現可能となる。これによって、具体的には、受信信号の通過帯域内の利得変動を抑制することが可能となる、もしくは妨害波の混入に対して阻止すべき周波数領域の減衰量を向上することが可能となる等、周波数応答特性の設計自由度を向上することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（実施の形態１）
図１に、本実施の形態の離散時間ダイレクトサンプリング受信機の構成を示す。離散時間ダイレクトサンプリング受信機１０は、搬送波周波数fRFで送信された電磁波２１を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出した上で、デジタル信号に変換してデジタル受信処理を行い、得られた受信データ２７を出力する。離散時間ダイレクトサンプリング受信機１０は、アンテナ１１と、低雑音増幅器（ＬＮＡ）１２と、離散時間ダイレクトサンプリング回路１３と、ローカル周波数発振部１４と、アナログ・デジタル（Ａ／Ｄ）変換処理部１５と、デジタル受信処理部１６とを有する。
【００２９】
アンテナ１１は、図示していない送信局から搬送波周波数ｆＲＦで送信された電磁波２１を受信し、これをアナログＲＦ信号２２に変換する。低雑音増幅器１２は、アナログＲＦ信号２２を増幅して出力する。
【００３０】
離散時間ダイレクトサンプリング回路１３は、増幅されたアナログＲＦ信号２３とローカル周波数信号２４を入力し、アナログＲＦ信号２３を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号２５を出力する。
【００３１】
ローカル周波数発振部１４は、離散時間ダイレクトサンプリング回路１３に対して、サンプリング処理と周波数変換処理に用いるローカル周波数信号２４を生成して出力する。アナログ・デジタル変換処理部１５は、入力されるベースバンド信号を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号２６を出力する。デジタル受信処理部１６は、入力されるデジタルベースバンド信号を用いて復調処理や復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ２７を出力する。
【００３２】
図２において、１００は全体として、本実施の形態の離散時間ダイレクトサンプリング回路の構成を示す。すなわち、図１における離散時間ダイレクトサンプリング回路１３の具体的構成を示す。
【００３３】
離散時間ダイレクトサンプリング回路１００は、入力信号に対して離散時間アナログ処理を行う回路を複数の系統分並列に配置し、各々の系統における回路素子値を独立に設定することにより、従来の１系統で構成された回路に比して、良好なフィルタ周波数応答特性を得ることができるようになされている。
【００３４】
離散時間ダイレクトサンプリング回路１００は、大きく分けて、離散時間アナログ処理回路１０１−１〜１０１−ｎが複数系統並列に接続された離散時間アナログ処理回路群と、出力部１１０と、デジタルコントロールユニット１０５とを有する。出力部１１０は、バッファキャパシタ１０２と、複数並列接続された離散時間アナログ処理回路１０１−１〜１０１−ｎとバッファキャパシタ１０２との接続状態をオンオフ制御するダンプスイッチ１０３と、離散時間アナログ回路１０１−１〜１０１−ｎの出力を接地するためのリセットスイッチ１０４とを有する。デジタルコントロールユニット１０５は、各離散時間アナログ処理回路１０１−１〜１０１−ｎ及びダンプスイッチ１０３とリセットスイッチ１０４に制御信号を送出する。
【００３５】
離散時間アナログ処理回路１０１−１〜１０１−ｎの各々は、図２２において同じ構成要素名で示したのと同様の動作をする、電圧電流変換器１０１１と、サンプリングスイッチ１０１２と、ヒストリキャパシタ１０１３と、ローテートキャパシタ群１０１４１〜１０１４２Ｎと、積分スイッチ群１０１５１〜１０１５２Ｎと、放出スイッチ群１０１６１〜１０１６２Ｎとを有する。ここで、各々の離散時間アナログ処理回路１０１−１〜１０１−ｎにおける電圧電流変換器１０１１のｇｍ値（相互コンダクタンス）や、ヒストリキャパシタ１０１３、ローテートキャパシタ群１０１４１〜１０１４２Ｎにおける容量値はそれぞれ後述する導出式に基づいて異なった値に設定されている。
【００３６】
なお、図２で示した構成では、各離散時間アナログ処理回路１０１−１〜１０１−ｎにおけるローテートキャパシタ群１０１４１〜１０１４２Ｎを構成するローテートキャパシタの数と、積分スイッチ群１０１５１〜１０１５２Ｎを構成する積分スイッチの数と、放出スイッチ群１０１６１〜１０１６２Ｎを構成する放出スイッチの数を２×Ｎ個とする。また、それぞれ２×Ｎ個設けているローテートキャパシタ、積分スイッチ、放出スイッチの各々を区別するため、付番の末尾に１〜２Ｎの番号を付している。
【００３７】
バッファキャパシタ１０２、ダンプスイッチ１０３、リセットスイッチ１０４についても、図２２において同じ構成要素名で示したものと同様の動作をするものである。
【００３８】
なお、本実施の形態では、非特許文献１等で開示されている構成のうち、フィードバック制御用途のキャパシタやその制御信号については、本発明で限定されるものではなく、説明の簡単化のため、図示と説明を割愛している。
【００３９】
デジタルコントロールユニット１０５は、積分スイッチ群１０１５１〜１０１５２Ｎ、放出スイッチ群１０１６１〜１０１６２Ｎ、ダンプスイッチ１０３及びリセットスイッチ１０４に対して制御信号を生成して供給する。
【００４０】
図３は、デジタルコントロールユニット１０５から出力される制御信号及びサンプリングスイッチ１０１２へ供給されるローカル周波数信号のタイミングチャートである。制御信号Ｓ１〜Ｓ２Ｎは、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている時間は、ローカル周波数信号ＬＯのＭ周期分に相当する。
【００４１】
制御信号Ｓ１は、各離散時間アナログ処理回路１０１−１〜１０１−ｎの積分スイッチ１０１５１へ送出され、同様にして、制御信号ＳＮは積分スイッチ１０１５Ｎへ、制御信号ＳＮ＋１は積分スイッチ１０１５Ｎ＋１へ、制御信号Ｓ２Ｎは積分スイッチ１０１５２Ｎへ送出される。
【００４２】
制御信号ＳＡＺと制御信号ＳＢＺは、交互にハイの状態になり、送出された放出スイッチ１０１６１〜１０１６２Ｎによって、複数のローテートキャパシタの間を接続状態とするための制御信号である。制御信号ＳＡＺは離散時間アナログ処理回路１０１−１〜１０１−ｎの放出スイッチ１０１１〜１０１６２Ｎに送出される。制御信号ＳＢＺは放出スイッチ１０１６１〜１０１６２Ｎに送出される。制御信号Ｄ、制御信号Ｒは、それぞれダンプスイッチ１０３、リセットスイッチ１０４へ送出される。
【００４３】
なお、バッファコンデンサ１０２の後段をどのような回路構成にするかは、本発明で特に限定されるものではない。例えばバッファコンデンサ１０２に蓄積された電荷量による離散信号値をそのままサンプル・ホールドした上でデジタル値に量子化し、以降は離散時間デジタル信号処理を行う構成としてもよい。また別の例としては、バッファコンデンサ１０２に蓄積された電荷量による離散信号値を改めて電圧に変換した上で、さらに信号処理する構成としてもよい。
【００４４】
次に、離散時間ダイレクトサンプリング受信機１０及び離散時間ダイレクトサンプリング回路１００の動作について説明する。
【００４５】
送信局（図示せず）から搬送波周波数ｆＲＦで送信された電磁波２１は、アンテナ１１において電磁波からアナログＲＦ信号２２に変換され、低雑音増幅器１２において増幅される。増幅されたアナログＲＦ信号２３は、離散時間ダイレクトサンプリング回路１３において、ローカル周波数信号２４を用いて離散時間的にサンプリングされ、かつベースバンド周波数帯に周波数変換される。また、離散時間ダイレクトサンプリング回路１３による離散時間的なフィルタ処理により所望信号成分が抽出され、これによりベースバンド信号２５が得られる。ベースバンド信号２５は、アナログ・デジタル変換処理部１５によりデジタル値に量子化され、デジタル受信処理部１６により復調処理や復号処理等の所定の受信処理が行われ、これにより受信データ２７が得られる。
【００４６】
次に、本実施の形態の離散時間ダイレクトサンプリング回路１００の動作について説明する。離散時間ダイレクトサンプリング回路１００は、複数の系統分並列に接続されている離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、入力されたアナログＲＦ信号２３を電圧電流変換器１０１１によりアナログＲＦ電流信号に変換し、サンプリングスイッチ１０１２によりアナログＲＦ電流信号とほぼ同じ周波数ＬＯを持ったローカル周波数信号２４でサンプリングする。さらに、離散時間ダイレクトサンプリング回路１００は、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、ヒストリキャパシタ１０１３とローテートキャパシタ群１０１４１〜１０１４２Ｎとによってサンプリング信号の電荷を積分することにより時間的に離散化した離散信号を形成する。さらに、離散時間ダイレクトサンプリング回路１００は、離散時間アナログ処理回路１０１−１〜１０１−ｎの各々において、ヒストリキャパシタ１０１３とローテートキャパシタ群１０１４１〜１０１４２Ｎとの間で、積分スイッチ群１０１５１〜１０１５２Ｎ及び放出スイッチ群１０１６１〜１０１６２Ｎをオン／オフ制御することにより、第１のＦＩＲフィルタ及び第２のＦＩＲフィルタの各特性に相当する動作を行う。なお、離散時間アナログ処理回路１０１−１〜１０１−ｎの個々の動作については、図２２を用いて既に説明した通りである。
【００４７】
ここで、第１のＦＩＲフィルタの特性は、複数設けられている離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統において、制御信号Ｓ１〜Ｓ２Ｎの各信号がハイになる時間長、すなわちヒストリキャパシタ１０１３とローテートキャパシタ群１０１４１〜１０１４２Ｎにおいて充電による積分が行われる時間長によって定まる。本実施の形態では、積分される時間長をローカル周波数ＬＯのＭ周期分としているため、各々の系統において実現される第１のＦＩＲフィルタ特性の伝達関数は（式１）で表すことができる。
【数１】
2008011493.tif 000003
【００４８】
また、第２のＦＩＲフィルタの特性は、複数設けられている離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統において使用される回路素子値の如何に関わらず、ローテートキャパシタ群１０１４１〜１０１４２Ｎのうち制御信号ＳＡＺもしくはＳＢＺによって選択されたキャパシタの数Ｎと前記Ｍの値によって定まり、各々の系統において実現される第２のＦＩＲフィルタ特性の伝達関数は（式２）で表すことができる。
【数２】
2008011493.tif 000004
【００４９】
また、複数設けられた離散時間アナログ処理回路１０１−１〜１０１−ｎの各々におけるヒストリキャパシタ１０１３とローテートキャパシタ群１０１４１〜１０１４２Ｎとの間で、積分スイッチ群１０１５１〜１０１５２Ｎに供給される制御信号Ｓ１〜Ｓ２Ｎによって接続されるキャパシタ間で電荷共有が行われ、各々の系統における電荷共有の結果が後段の出力部１１０で合成されることにより、第３のＩＩＲフィルタ特性が実現され、その伝達関数は（式３）で表すことができる。なお（式３）には、離散時間アナログ処理回路において電流信号が積分され、離散的な電荷量に変換される際の利得の項も含めて表している。
【数３】
2008011493.tif 000005
【００５０】
ここで、（式３）において、Ｔｓはサンプリングスイッチ１０１２においてローカル信号周波数ＬＯによってサンプリングされる際のサンプリング間隔であり、ｇｍｋはｋ番目の系統の離散時間アナログ処理回路１０１における電圧電流変換器１０１１のトランスコンダンクタンス値であり、ＣＨｋはｋ番目の系統の離散時間アナログ処理回路１０１におけるヒストリキャパシタ１０１３の容量値であり、ＣＲｋはｋ番目の系統の離散時間アナログ処理回路１０１におけるローテートキャパシタ１０１４一個あたりの容量値である。
【００５１】
また、複数設けられた離散時間アナログ処理回路１０１−１〜１０１−ｎの各々におけるローテートキャパシタ群１０１４１〜１０１４２Ｎとバッファキャパシタ１０２との間で、放出スイッチ群１０１６１〜１０１６２Ｎに供給される制御信号ＳＡＺ及びＳＢＺによって接続されるキャパシタ間で電荷共有が行われることにより、新たに第４のＩＩＲフィルタ特性が実現され、その伝達関数は（式４）で表すことができる。
【数４】
2008011493.tif 000006
ここで、（式４）において、ＣＢはバッファキャパシタ１０２の容量値である。
【００５２】
以上より、図２で示される離散時間ダイレクトサンプリング回路１００全体で得られるフィルタ処理の総合伝達特性Ｈ(z)は、（式１）から（式４）までの特性を結合した特性として表され、（式５）のように置き替えることができる。
【数５】
2008011493.tif 000007
【００５３】
ここで重要なことは、（式５）により表現される伝達関数において、ｎ系統分の回路における回路素子値ｇｍｋ、ＣＨｋ、ＣＲｋ、ＣＢをただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。
【００５４】
このうち、特に（式３）で表される第３のＩＩＲフィルタ特性は、一次のＩＩＲ特性を有する離散時間アナログ処理回路１０１を複数系統分並列に接続していることにより、等価的に高次特性を得ることが可能であるが、本発明の目的としている、広帯域信号の受信に対応可能なフィルタ特性を具現化する回路素子値を導出する方法については、これまで考えられてこなかった。以下で、その導出方法について説明する。前記第３のＩＩＲフィルタに相当する部分の特性は、ｚ領域における１次ローパスフィルタの和の形で表される。一方で１次ローパスフィルタの和はｓ領域において（式６）で表すことができる。
【数６】
2008011493.tif 000008
【００５５】
ここで、一般的にｓ−ｚ変換で用いられる双一次変換とは異なる（式７）で示すような関係式を用いて（式６）をｚ領域の式に置き換えると、（式８）のように表される。
【数７】
2008011493.tif 000009
【数８】
2008011493.tif 000010
【００５６】
（式５）におけるＨ’ＩＩＲ３の項と（式８）のＨ’’ＩＩＲ３を比較することにより、各素子値に（式９）及び（式１０）で示すような関係式が成り立つ。
【数９】
2008011493.tif 000011
【数１０】
2008011493.tif 000012
【００５７】
よって、（式６）に基づいてＤＣ利得、減衰極の位置などを設定して定数ａｋ、ωｋを決定して（式９）と（式１０）に代入し、さらにＣＲｋを定めれば、ＣＨｋとｇｍｋの最適値が求まる。
【００５８】
以上のように本発明の実施の形態の構成及び動作によれば、複数の離散時間アナログ処理回路１０１−１〜１０１−ｎを並列に接続し、各々の系統の離散時間アナログ処理回路１０１−１〜１０１−ｎで得られた電荷信号をバッファキャパシタ１０２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタを高次化することが可能となる。さらに、フィルタ特性を実現する上での設定可能な回路素子値の種類と数が増えるので、フィルタの設計自由度を飛躍的に向上させることが可能となる。特に、受信機に要求されるフィルタ性能に応じて、並列的に設ける離散時間アナログ処理回路の系統数を適切に設定することにより、減衰極の数や周波数軸上における位置を任意に設定することが可能となり、広帯域信号の受信に対応可能なフィルタ特性が実現可能となる。
【００５９】
また、本実施の形態によれば、（式９）及び（式１０）の関係を満たすように、複数の離散時間アナログ処理回路１０１−１〜１０１−ｎの回路素子の最適値を決めるようにした。すなわち、各離散時間アナログ処理回路１０１−１〜１０１−ｎのヒストリキャパシタＣＨ１〜ＣＨｎの容量値を、各離散時間アナログ処理回路１０１−１〜１０１−ｎに設けられているローテートキャパシタ１０１４１〜１０１４２Ｎの容量値と、各離散時間アナログ処理回路１０１−１〜１０１−ｎの遮断周波数設定値との比に関連付けられて設定すると共に、各離散時間アナログ処理回路１０１−１〜１０１−ｎの電圧電流変換器１０１１の相互コンダクタンスｇｍ１〜ｇｍｎを、全ての離散時間アナログ処理回路１０１−１〜１０１−ｎのローテートキャパシタ群１０１４１〜１０１４２Ｎの容量値の総和と、各離散時間アナログ処理回路１０１−１〜１０１−ｎの遮断周波数設定値との比に関連付けられて設定する。このようにしたことにより、複数の離散時間アナログ処理回路１０１−１〜１０１−ｎを並列接続した場合において、所望のフィルタ周波数応答特性を実現するための回路素子値を比較的簡単に導出できるようになる。
【００６０】
なお、本実施の形態では、ｎ系統分設けられた離散時間アナログ処理回路１０１−１〜１０１−ｎの各系統におけるローテートキャパシタ群１０１４１〜１０１４２Ｎの容量値ＣＲｋを、互いに相異なる値にする前提で説明したが、本発明は必ずしもこれに限定されるものではなく、系統間でＣＲの容量値を同一としてもよい。
【００６１】
また、本実施の形態で示した構成では、サンプリングスイッチ１０１２に供給するローカル周波数信号ＬＯをデジタルコントロールユニット１０５とは別に生成して供給する場合を仮定して説明したが、本発明はこれに限定されるものではなく、デジタルコントロールユニット１０５においてローカル周波数信号ＬＯも生成してサンプリングスイッチ１０１２へ供給する構成としてもよい。
【００６２】
（実施の形態２）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を２とした場合の構成及び実現されるフィルタ特性の例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
【００６３】
図４に、本実施の形態の離散時間ダイレクトサンプリング回路の構成を示す。ダイレクトサンプリング回路２００は、図１で示したダイレクトサンプリング回路１００において並列化接続する離散時間アナログ処理回路１０１の系統数を２としたものである。各離散時間アナログ処理回路１０１−１、１０１−２におけるローテートキャパシタ１０１４の数（２Ｎ）は一例として２Ｎ＝４（すなわちＮ＝２）とした場合を示している。図４において図１と同様の構成及び動作をするものについては、同一の番号を付しており、これらについての説明は割愛する。
【００６４】
図５は、本実施の形態においてデジタルコントロールユニット１０５から出力される制御信号及びサンプリングスイッチ１０１２へ供給されるローカル周波数信号のタイミングチャートである。制御信号Ｓ１〜Ｓ４は、互いにハイとなる周期がずれた信号であって、各々がハイ状態になっている時間は、ローカル周波数信号ＬＯのＭ周期分に相当する。本実施の形態では一例としてＭ＝８に設定する。
【００６５】
制御信号Ｓ１は、各離散時間アナログ処理回路１０１−１、１０１−２の積分スイッチ１０１５１へ送出され、同様にして、制御信号Ｓ２は積分スイッチ１０１５２へ、制御信号Ｓ３は積分スイッチ１０１５３へ、制御信号Ｓ４は積分スイッチ１０１５４へ送出される。
【００６６】
制御信号ＳＡＺと制御信号ＳＢＺは、交互にハイの状態になり、送出された放出スイッチ１０１６１〜１０１６４によって２個のローテートキャパシタの間を接続状態とするための制御信号である。制御信号ＳＡＺは離散時間アナログ処理回路１０１−１、１０１−２における放出スイッチ１０１６１、１０１６２に送出される。制御信号ＳＢＺは放出スイッチ１０１６３、１０１６４に送出される。制御信号Ｄ、制御信号Ｒは、それぞれダンプスイッチ１０３、リセットスイッチ１０４へ送出される。
【００６７】
以上のように構成された離散時間ダイレクトサンプリング回路２００全体で実現されるフィルタ特性は（式１１）〜（式１３）で表される。
【数１１】
2008011493.tif 000013
【数１２】
2008011493.tif 000014
ここで、
【数１３】
2008011493.tif 000015
【００６８】
このうち、（式１２）で表される第３のＩＩＲフィルタ特性を構成する部分では、１次ローパスフィルタが２並列接続されているため、伝達関数を角周波数ωにより（式１４）及び（式１５）のように表すことができる。
【数１４】
2008011493.tif 000016
ここで、
【数１５】
2008011493.tif 000017
【００６９】
一例として、（式１６）に示す条件を仮定し、（式９）、（式１０）、（式１４）及び（式１５）より離散時間ダイレクトサンプリング回路２００における各回路素子の値を導出すると（式１７）で示す値が得られる。
【数１６】
2008011493.tif 000018
【数１７】
2008011493.tif 000019
【００７０】
図６は、図４で示した２並列の離散時間ダイレクトサンプリング回路２００において（式１６）で示した条件及び（式１７）で示した回路素子値を用いた場合に得られる第３のＩＩＲフィルタの周波数応答特性を示した図であり、実線でその特性が示されている。一方、図６において、点線は、比較例として、離散時間アナログ処理回路を１系統のみとした構成を採用して、３ｄＢ減衰を得る帯域幅が同等になるように構成した場合の周波数応答特性である。図６より、本実施の形態の離散時間ダイレクトサンプリング回路２００においては、従来のように離散時間アナログ処理回路を１系統のみで構成した場合に比べ、２系統で並列に構成することにより、通過周波数領域における利得変動をより軽減した上で、遮断周波数領域における減衰量をより大きく確保することが可能であることが確認できる。
【００７１】
次に、離散時間アナログ処理回路を２系統設けた構成において、０Ｈｚに減衰極を設けることで、バンドパスフィルタ特性を実現する場合の例について説明する。（式１４）で表される特性において、（式１８）なる条件を満たす場合、ω＝０で伝達関数が０となる。
【数１８】
2008011493.tif 000020
【００７２】
したがって、（式１８）を満たす条件で、（式１９）に示す条件を仮定し、（式９）、（式１０）、（式１４）及び（式１５）より離散時間ダイレクトサンプリング回路２００における各回路素子の値を導出すると（式２０）で示す値が得られる。
【数１９】
2008011493.tif 000021
【数２０】
2008011493.tif 000022
【００７３】
図７は、図４で示した２並列の離散時間ダイレクトサンプリング回路２００において（式１８）、（式１９）で示した条件により導出した（式２０）で表される回路素子値を用いた場合に得られる第３のＩＩＲフィルタの周波数応答特性を示した図である。
【００７４】
以上のように本発明の実施の形態の構成及び動作によれば、離散時間アナログ処理回路を２系統分並列に接続し、各々の系統で得られた電荷信号をバッファキャパシタ１０２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタの特性を等価的に高次化することが可能となり、より急峻な周波数対減衰特性を得る周波数応答特性や、バンドパス特性などを実現することが可能となる。
【００７５】
（実施の形態３）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を３以上の奇数とした場合の一例として、３並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
【００７６】
なお、本実施の形態における離散時間ダイレクトサンプリング回路の全体構成は、実施の形態１において図１及び図２を用いて示した一般化された回路構成と制御信号に基づき、実施の形態２において２並列の構成例として具体的に例示したものと同様の考え方で当業者が具現化可能であるため、図示と構成要素の説明は割愛する。
【００７７】
離散時間アナログ処理回路を３系統分並列接続した離散時間ダイレクトサンプリング回路により実現されるフィルタ特性のうち、第３のＩＩＲフィルタの相当する部分の周波数応答特性は角周波数ωの関数で（式２１）のように表される。
【数２１】
2008011493.tif 000023
【００７８】
（式２１）において、（式２２）と（式２３）の条件をともに満たすとき、フィルタ特性は減衰極を有する。
【数２２】
2008011493.tif 000024
【数２３】
2008011493.tif 000025
【００７９】
（式２２）の条件より、（式２４）が得られる。
【数２４】
2008011493.tif 000026
【００８０】
（式２３）の条件において、分子と分母ともに負の場合、（式２５）の条件が得られる。
【数２５】
2008011493.tif 000027
【００８１】
一方、分子と分母ともに正の場合、（式２６）の条件が得られる。
【数２６】
2008011493.tif 000028
【００８２】
さらにω１＜ω２＜ω３なる条件を加えると、これらの条件を満たすａ１、ａ２は図８の網掛け部分に相当するものとなる。図８における第２象限＜１＞の領域が（式２５）に相当し、第４象限＜２＞の領域が（式２６）に対応する。
【００８３】
ここで、減衰極の位置をωＮｕｌｌとすると、（式２７）で表される。
【数２７】
2008011493.tif 000029
【００８４】
ここで、第３のＩＩＲフィルタにおけるＤＣ利得をＤと置くと、Ｄは（式２８）で表される。
【数２８】
2008011493.tif 000030
【００８５】
さらに、一例として、（式２９）のように設定すれば、係数ａ１〜ａ３は、（式３０）のように導出できる。
【数２９】
2008011493.tif 000031
【数３０】
2008011493.tif 000032
【００８６】
一例として、（式３１）に示す条件を仮定して３並列構成における離散時間ダイレクトサンプリング回路おける各回路素子の値を導出すると、（式３２）で示すような回路素子値が得られる。
【数３１】
2008011493.tif 000033
【数３２】
2008011493.tif 000034
【００８７】
図９は、（式３１）で示した条件によって実現される第３のＩＩＲフィルタ特性を示す図であり、実線でその特性が示されている。一方、図９において、点線は、比較例として、離散時間アナログ処理回路を１系統のみとした構成を採用して、ＤＣ利得及び高周波領域での減衰量が同等になるように構成した場合の周波数応答特性である。図９より、従来のように離散時間アナログ処理回路を１系統のみで構成した場合に比べ、３並列に構成することにより、通過周波数領域における利得変動をより軽減した上で、さらに周波数が１０ＭＨｚの位置に減衰極を有し、その周辺の周波数領域で減衰量をより大きく確保できていることが確認できる。
【００８８】
以上のように本発明の実施の形態の構成及び動作によれば、離散時間アナログ処理回路を３系統分並列に接続し、各々の系統で得られた電荷信号をバッファキャパシタ１０２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタの特性を等価的に高次化することが可能となる。
【００８９】
加えて、特に、素子値を上述したような条件を満たすように設定することにより、周波数軸上に１個の減衰極を有する特性を実現することが可能となる。
【００９０】
（実施の形態４）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を３以上の奇数とした場合の一例として、５並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
【００９１】
なお、本実施の形態における離散時間ダイレクトサンプリング回路の全体構成は、実施の形態１において図１及び図２を用いて示した一般化された回路構成と制御信号に基づき、実施の形態３において３並列の構成例として具体的に例示したものと同様の考え方で当業者が具現化可能であるため、図示と構成要素の説明は割愛する。
【００９２】
離散時間アナログ処理回路を５系統分並列接続した離散時間ダイレクトサンプリング回路により実現されるフィルタ特性のうち、第３のＩＩＲフィルタの相当する部分の周波数応答特性は角周波数ωの関数で（式３３）のように表される。
【数３３】
2008011493.tif 000035
【００９３】
ここで、（式３３）におけるＮ１〜Ｎ５、Ｄ１〜Ｄ５は式を見やすくするために導入したもので、実際には（式３４）に示されるものである。
【数３４】
2008011493.tif 000036
【００９４】
（式３３）において、以下の（式３５）と（式３６）の条件をともに満たすとき、フィルタ特性は２つの減衰極をもつようになる。すなわち、まず（式３３）における分子の虚部を０とするために、（式３５）の条件を満たすようにする。
【数３５】
2008011493.tif 000037
【００９５】
また、減衰極の角周波数における位置をωＮｕｌｌ１、ωＮｕｌｌ２とすると、分子の実部を０とするために、（式３６）の条件を満たすようにする。
【数３６】
2008011493.tif 000038
【００９６】
ここで、第３のＩＩＲフィルタにおけるＤＣ利得をＤと置くと、（式３３）より（式３７）を得ることができる。
【数３７】
2008011493.tif 000039
【００９７】
さらに、一例として、（式３８）と設定すれば、係数ａ１〜ａ５は、（式３９）のように導出できる。
【数３８】
2008011493.tif 000040
【数３９】
2008011493.tif 000041
【００９８】
一例として、（式４０）に示す条件を仮定し、５並列構成における離散時間ダイレクトサンプリング回路おける各回路素子の値を導出すると、（式４１）で示すような回路素子値が得られる。
【数４０】
2008011493.tif 000042
【数４１】
2008011493.tif 000043
【００９９】
図１０は、（式４０）で示した条件によって実現される第３のＩＩＲフィルタ特性を示す図であり、実線でその特性が示されている。一方、図１０において、点線は、比較例として、離散時間アナログ処理回路を１系統のみとした構成を採用して、ＤＣ利得及び高周波領域での減衰量が同等になるように構成した場合の周波数応答特性である。図１０より、従来のように離散時間アナログ処理回路を１系統のみで構成した場合に比べ、５並列に構成することにより、通過周波数領域における利得変動をより軽減した上で、さらに周波数が４ＭＨｚと８ＭＨｚの２つの位置に減衰極を有し、その周辺の周波数領域で減衰量をより大きく確保できていることが確認できる。
【０１００】
以上のように本実施の形態の構成及び動作によれば、離散時間アナログ処理回路を５系統分並列に接続し、各々の系統で得られた電荷信号をバッファキャパシタ１０２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタの特性を等価的に高次化することが可能となる。
【０１０１】
加えて、特に、素子値を上述したような条件を満たすように設定することにより、周波数軸上に２個の減衰極を有する特性を実現することが可能となる。具体的には、５個の離散時間アナログ処理回路を並列接続して実現されるＩＩＲフィルタ特性の伝達関数（すなわち（式３３））において、分子における虚部が０となり、分子における実部が２個の周波数において０となるように、素子値を設定するようにしたことにより、周波数軸上に２個の減衰極を有するローパスフィルタ特性を実現することができるようになる。
【０１０２】
なお、本実施の形態では、ω１〜ω５を（式３８）に示すような関係に設定した場合を示したが、本発明はこれのみに限定されるものではなく、例えば（式４２）に示すような関係に設定してもよい。
【数４２】
2008011493.tif 000044
【０１０３】
この場合において、（式４３）に示す条件を仮定して各回路素子の値を導出すると（式４４）で示すような回路素子値が得られる。
【数４３】
2008011493.tif 000045
【数４４】
2008011493.tif 000046
【０１０４】
図１１は、（式４３）で示した条件によって実現される第３のＩＩＲフィルタ特性を示す図であり、実線でその特性が示されている。一方、図１１における点線では、さらにＮ＝１の条件で離散時間ダイレクトサンプリング回路全体が動作した場合（具体的には、（式５）でＮ＝１とした場合）におけるフィルタの総合特性が示されている。図１１より、ω１〜ω５を別の関係に設定することにより、異なったフィルタ特性を実現できることが確認できる。
【０１０５】
また、実施の形態３及び実施の形態４では、離散時間アナログ処理回路を奇数（２ｎ＋１）系統設けた場合の構成例を提示した。特に、回路素子値に所定の条件を課すことによりｎ個の減衰極を有するローパスフィルタ特性を実現可能であることを示した。すなわち、（２ｎ＋１）個の離散時間アナログ処理回路を並列接続して実現されるＩＩＲフィルタ特性の伝達関数において、分子における虚部が０となり、かつ分子における実部がｎ個の周波数において０となるように、素子値を設定することにより、周波数軸上にｎ個の減衰極を有するローパスフィルタ特性を実現することができるようになる。
【０１０６】
なお、本発明は実施の形態３及び実施の形態４で示した構成例のみに限定されるものではなく、例えば、本実施の形態において、（式３５）、（式３６）で示した条件を課す代わりに、（式３３）の伝達関数における分子に対し、実部＝０かつ指定した周波数において虚部＝０となるように、素子値を設定すれば、ｎ個の減衰極のうち一つをＤＣ（ωＮｕｌｌ１＝０）にすることができ、バンドパスフィルタ特性を実現することが可能となる。この場合、ローパスフィルタとなるように素子値を設定した場合と比べて、高周波数領域での減衰量をより大きく確保することができる。
【０１０７】
（実施の形態５）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列化構成において、並列化する系統数を４以上の偶数とした場合の一例として、４並列とした場合の所望のフィルタ特性の実現例を説明する。また、本実施の形態では、その場合の、適切な構成条件を提示する。
【０１０８】
なお、本実施の形態における離散時間ダイレクトサンプリング回路の全体構成は、実施の形態１において図１及び図２を用いて示した一般化された回路構成と制御信号に基づき、実施の形態３において３並列の構成例として具体的に例示したものと同様の考え方で当業者が具現化可能であるため、図示と構成要素の説明は割愛する。
【０１０９】
離散時間アナログ処理回路を４系統分並列接続した離散時間ダイレクトサンプリング回路により実現されるフィルタ特性のうち、第３のＩＩＲフィルタの相当する部分の周波数応答特性は角周波数ωの関数で（式４５）のように表される。
【数４５】
2008011493.tif 000047
【０１１０】
ここで、（式４５）におけるＮ１〜Ｎ４は式を見やすくするために導入したもので、実際には、（式４６）に示されるものである。
【数４６】
2008011493.tif 000048
【０１１１】
（式４５）において、以下の（式４７）と（式４８）の条件をともに満たすとき、フィルタ特性は１つの減衰極をもつようになる。すなわち、まず（式４５）における分子の虚部を０とするために、（式４７）の条件を満たすようにする。
【数４７】
2008011493.tif 000049
【０１１２】
また、減衰極の角周波数における位置をωＮｕｌｌとすると、分子の実部を０とするために、（式４８）の条件を満たすようにする。
【数４８】
2008011493.tif 000050
【０１１３】
ここで、第３のＩＩＲフィルタにおけるＤＣ利得をＤと置くと、（式４５）より（式４９）を得ることができる。
【数４９】
2008011493.tif 000051
【０１１４】
さらに、一例として、（式５０）と設定すれば、係数ａ１〜ａ４は、（式５１）のように導出できる。
【数５０】
2008011493.tif 000052
【数５１】
2008011493.tif 000053
【０１１５】
一例として、（式５２）に示す条件を仮定し、４並列構成における離散時間ダイレクトサンプリング回路おける各回路素子の値を導出すると、（式５３）で示すような回路素子値が得られる。
【数５２】
2008011493.tif 000054
【数５３】
2008011493.tif 000055
【０１１６】
図１２は、（式５２）で示した条件によって実現される第３のＩＩＲフィルタ特性を示す図であり、実線でその特性が示されている。図１２より、離散時間処理回路を４並列に構成することにより、一つの減衰極を有し、その周辺の周波数領域で減衰量をより大きく確保できるフィルタ特性を実現できていることが確認できる。
【０１１７】
以上のように本実施の形態の構成及び動作によれば、離散時間アナログ処理回路を４系統分並列に接続し、各々の系統で得られた電荷信号をバッファキャパシタ１０２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタの特性を等価的に高次化することが可能となる。
【０１１８】
加えて、特に、素子値を上述したような条件を満たすように設定することにより、周波数軸上に１個の減衰極を有する特性を実現することが可能となる。具体的には、４個の離散時間アナログ処理回路を並列接続して実現されるＩＩＲフィルタ特性の伝達関数（すなわち（式４５））において、分子における虚部が０となり、分子における実部が１個の周波数において０となるように、素子値を設定するようにしたことにより、周波数軸上に１個の減衰極を有するローパスフィルタ特性を実現することができるようになる。
【０１１９】
なお本実施の形態では、４個の離散時間アナログ処理回路を並列接続した場合について示したが、本発明はこれに限らず、要は、離散時間アナログ処理回路を（２ｎ＋２）個の偶数系統分（ｎは１以上の整数）並列接続した場合、各離散時間アナログ処理回路の回路素子値を、前記離散時間アナログ処理回路の並列接続により実現されるＩＩＲフィルタ特性を表す伝達関数において、分子における虚部が０となり、かつ分子における実部がｎ個の周波数において０となる値に設定すれば、ｎ個の減衰極を有するローパスフィルタ特性を実現することができるようになる。
【０１２０】
本発明はこの構成例に限定されるものではなく、例えば、本実施の形態において、（式４７）、（式４８）で示した条件を課す代わりに、（式４５）の伝達関数における分子に対し、実部＝０かつ指定したｎ個の周波数において虚部＝０となるように、素子値を設定すれば、ｎ＋１個の減衰極のうち１つがＤＣ（ωＮｕｌｌ１＝０）となる、すなわちバンドパスフィルタの特性を実現することが可能となる。この場合、ローパスフィルタとなるように素子値を設定した場合と比べて、高周波数領域での減衰量をより大きく確保することができる。
【０１２１】
図１３は、このような条件に基づいて実現される第３のＩＩＲフィルタ特性例を示す図である。図１３より、離散時間処理回路を４並列に構成することにより、ＤＣ（＝０Ｈｚ）と８ＭＨｚの２箇所に減衰極を有するフィルタ特性を実現できていることが確認できる。
【０１２２】
（実施の形態６）
実施の形態１から実施の形態５では、ｓ領域における周波数応答設計とｚ領域における離散時間処理回路の定数設計値との間で（式７）に示した変換式を用いることにより、並列接続した離散時間ダイレクトサンプリング回路によってフィルタ特性を実現する場合を示した。本実施の形態では、ｓ領域の特性関数を用いずにｚ領域の表現のみを用いてフィルタ特性を実現する場合について説明する。
【０１２３】
なお、本実施の形態では、実施の形態３で仮定したのと同様に、離散時間アナログ処理回路を３並列とした場合を一例として、そのフィルタ特性の実現例と、その場合の適切な構成条件とを提示する。
【０１２４】
離散時間アナログ処理回路を３系統分並列接続した離散時間ダイレクトサンプリング回路により実現されるフィルタ特性のうち、第３のＩＩＲフィルタに相当する部分の周波数応答特性は、ｚ領域において（式５４）のように表される。
【数５４】
2008011493.tif 000056
【０１２５】
ここで、減衰極を得る角周波数をωＮとして（式５５）に示すようにおくと、角周波数ωＮにおける（式５４）の分子は（式５６）のように記述できる。
【数５５】
2008011493.tif 000057
【数５６】
2008011493.tif 000058
【０１２６】
ここで、分子の実部＝０、分子の虚部＝０、ω２＝２ω１、ω３＝３ω１とし、ＤＣ利得をＤとすると、ａ１、ａ２、ａ３は（式５７）のように求められる。
【数５７】
2008011493.tif 000059
【０１２７】
（式５７）により得られた値を（式５８）に代入することにより、ＣＨｋ、ｇｍｋの各素子値を求めることができ、これらの素子値を用いた場合における第３のＩＩＲフィルタの周波数応答特性は、（式５９）で表される。
【数５８】
2008011493.tif 000060
【数５９】
2008011493.tif 000061
【０１２８】
図１４は、実施の形態３で例示した３並列の場合の設計例で得た周波数特性と、本実施の形態の設計手法により得た周波数特性をともに図示したものである。図１４において、点線が実施の形態３の設計手法で得られた特性であり、実線が本実施の形態の設計手法で得られた特性である。図より、本実施の形態の設計手法を用いると、指定した減衰極において、より大きな減衰量が得られることが確認できる。
【０１２９】
以上のように、本発明の実施の形態の構成及び動作によれば、ｚ領域による特性式に基づいて回路定数値を算出して用いることにより、指定した減衰極における減衰量をより大きく確保することが可能となる。
【０１３０】
なお、本実施の形態では、離散時間ダイレクトサンプリング回路を並列化する系統数を３とした場合の実施の形態を示したが、本実施の形態の方法はこの並列数に限定されるものではなく、これまでの実施の形態で示した内容に基づいていれば、並列化数が４以上の場合や２の場合に対しても容易に適用可能であることは言うまでもない。
【０１３１】
（実施の形態７）
本実施の形態では、実施の形態１において示した離散時間アナログ処理回路の並列化構成を、差動構成により実現することを提示する。
【０１３２】
図１５に、本実施の形態の離散時間ダイレクトサンプリング回路の構成を示す。簡単に述べると、ダイレクトサンプリング回路３００は、離散時間アナログ処理回路３０１の２並列による離散時間ダイレクトサンプリング回路を差動回路動作による構成としたものである。各々の離散時間アナログ処理回路３０１の構成は、実施の形態２において図４で示した離散時間アナログ処理回路１０１により示したものと同様のものであるので、その説明は割愛する。また、図の煩雑化を避けるために、回路素子に対する符号も、本実施の形態での説明に必要なもの以外は省略する。
【０１３３】
図１５において図４の構成と異なるのは、各々の系統の離散時間アナログ処理回路を差動動作する構成とし、さらに正相及び逆相の各々の出力に対して複数の並列回路系統の出力を合成する回路（すなわち出力部３１０−ｐ、３１０−ｎ）と、得られた両相の信号出力を合成する回路（すなわち差動合成回路３０５）と、を設けた点である。
【０１３４】
具体的には、離散時間ダイレクトサンプリング回路３００は、各々離散時間アナログ処理回路の系統において、正相側の動作回路として離散時間アナログ処理回路３０１−１ｐ、３０１−２ｐが設けられていると共に、逆相側の動作回路として離散時間アナログ処理回路３０１−１ｎ、３０１−２ｎが設けられている。
【０１３５】
正相型離散時間アナログ処理回路３０１−１ｐと逆相型離散時間アナログ処理回路３０１−１ｎは、１つの電圧電流変換器１０１１−１を共有する。また、逆相型離散時間アナログ処理回路３０１−１ｎのサンプリングスイッチ１０１２−１２には、正相型離散時間アナログ処理回路３０１−１ｐのサンプリングスイッチ１０１２−１１に入力されるローカル周波数信号ＬＯに対して位相が反転したローカル周波数信号が入力される。
【０１３６】
同様に、正相型離散時間アナログ処理回路３０１−２ｐと逆相型離散時間アナログ処理回路３０１−２ｎは、１つの電圧電流変換器１０１１−２を共有する。また、逆相型離散時間アナログ処理回路３０１−２ｎのサンプリングスイッチ１０１２−２２には、正相型離散時間アナログ処理回路３０１−２ｐのサンプリングスイッチ１０１２−２１に入力されるローカル周波数信号ＬＯに対して位相が反転したローカル周波数信号が入力される。
【０１３７】
また、離散時間ダイレクトサンプリング回路３００は、正相側処理用の出力部３１０−ｐと、逆相側処理用の出力部３１０−ｎとを有する。正相側処理用の出力部３１０−ｐには、逆相型離散時間アナログ処理回路３０１−１ｎ及び正相型離散時間アナログ処理回路３０１−２ｐの出力が入力される。逆相側処理用の出力部３１０−ｎには、正相型離散時間アナログ処理回路３０１−１ｐ及び逆相型離散時間アナログ処理回路３０１−２ｎの出力が入力される。
【０１３８】
さらに、離散時間ダイレクトサンプリング回路３００は、差動合成回路３０５を有し、この差動合成回路３０５によって、出力部３１０−ｐ、３１０−ｎのバッファキャパシタ３０２ｐ、３０２ｎに蓄積された信号を差動合成する。
【０１３９】
図１６は、本実施の形態においてデジタルコントロールユニット３０６から出力される制御信号とサンプリングスイッチ１０１２に供給されるローカル周波数信号のタイミングチャートである。図５で示したタイミングチャートと異なるのは、ローカル周波数信号として、互いに位相が反転した２つの信号が用いられている点である。
【０１４０】
以上のように構成された離散時間ダイレクトサンプリング回路３００において、実施の形態２で開示された単相での信号処理回路の動作と異なる部分について以下で説明する。なお、以下の説明では、実施の形態２で例示したものと同様の条件及び回路素子値が用いられる場合を仮定する。
【０１４１】
実施の形態２における（式１７）で例示した回路素子値では、第１の離散時間アナログ処理回路３０１−１の系統において負のｇｍ値（相互コンダクタンス）が設定され、第２の離散時間アナログ処理回路３０１−２の系統において正のｇｍ値が設定されている。本実施の形態で特徴とするのは、それぞれｇｍ値の符号が異なる複数の系統の離散時間処理回路の出力を合成するにあたって、差動動作回路において互いに逆相の関係にある出力系統を合成することにある。
【０１４２】
すなわち、図１５に示す構成において、正相の出力合成をするための入力として（すなわち出力部３１０−ｐの入力として）、負のｇｍ値が要求されている第１の離散時間アナログ処理回路３０１−１については逆相側の回路（すなわち逆相型離散時間アナログ処理回路）３０１−１ｎの出力が接続され、正のｇｍ値が要求されている第２の離散時間アナログ処理回路３０１−２については正相側の回路（すなわち正相型離散時間アナログ処理回路）３０１−２ｐの出力が接続されている。
【０１４３】
一方で、逆相の出力合成をするための入力として（すなわち出力部３１０−ｎの入力として）、負のｇｍ値が要求されている第１の離散時間処理回路３０１−１については正相側の回路（すなわち正相型離散時間アナログ処理回路）３０１−１ｐの出力が接続され、正のｇｍ値が要求されている第２の離散時間アナログ処理回路３０１−２については逆相側の回路（すなわち逆相型離散時間アナログ処理回路）３０１−２ｎの出力が接続されている。
【０１４４】
これらの接続関係により正相側、逆相側それぞれのバッファキャパシタ３０２ｐ、３０２ｎに蓄積された信号が、最終的に差動合成回路３０５により差動合成されることにより、受信信号出力が得られる。
【０１４５】
以上のように本実施の形態によれば、離散時間ダイレクトサンプリング回路の構成を差動回路構成とし、並列化した複数の離散時間アナログ処理回路３０１−１、３０１−２のうち、電圧電流変換器１０１２におけるｇｍ値（相互コンダクタンス）として負のｇｍ値が要求される系統３０１−１については、出力部３１０−Ｐ、３１０−ｎに反転側の信号を接続するようにした。
【０１４６】
具体的には、離散時間アナログ処理回路群を構成する第１及び第２の離散時間アナログ処理回路３０１−１、３０１−２に、正相型離散時間アナログ処理回路３０１−１ｐ、３０１−２ｐと、逆相型離散時間アナログ処理回路３０１−１ｎ、３０１−２ｎとを設け、逆相側処理用の出力部３１０−ｎに、第１の離散時間アナログ処理回路３０１−１の正相型離散時間アナログ処理回路３０１−１ｐ及び第２の離散時間アナログ処理回路３０１−２の逆相型離散時間アナログ処理回路３０１−２ｎの出力を入力し、同相側処理用の出力部３１０−ｐに、第１の離散時間アナログ処理回路３０１−１の逆相型離散時間アナログ処理回路３０１−１ｎ及び第２の離散時間アナログ処理回路３０１−２の正相型離散時間アナログ処理回路３０１−２ｐの出力を入力するようにした。
【０１４７】
これにより、電圧電流変換器１０１１−１として正のｇｍ値を用いた場合でも、負のｇｍ値の電圧電流変換器を用いた場合と等価の処理を行うことが可能となり、逆極性の電圧電流変換器を用いなくても済むようになる。この結果、離散時間ダイレクトサンプリング回路３００においては、逆極性の電圧電流変換器を用いなくて済む分だけ、電圧電流変換器１０１１−１の構成を簡単化できる。
【０１４８】
（他の実施の形態）
（１）以上、実施の形態１から６までで示した構成では、電圧電流変換器を含めた離散時間処理回路を複数系統分並列に接続し、各々の系統で得られた信号をバッファキャパシタ１０２で合成することによって、実現されるフィルタ特性を等価的に高次化することを可能とした。さらには、フィルタ特性を決定する上で設定可能な回路素子値を、従来は１系等分のヒストリキャパシタ、ローテートキャパシタ、バッファキャパシタの容量値だけであったのに対し、複数系統分の各キャパシタの容量値と電圧電流変換器におけるｇｍ値とに広げることにより、設計の自由度を飛躍的に向上する実施の形態を示した。
【０１４９】
本発明は上述した構成例に限定されるものではなく、例えば図１７で示すように、電圧電流変換器１０１１とサンプリングスイッチ１０１２とヒストリキャパシタ１０１３は入力に対して１系統のみとし、その後段のローテートキャパシタ群とバッファキャパシタ群を複数系統分並列的かつ直列的に接続する構成によっても、同様にフィルタ特性の高次化かつ回路設計の自由度の向上を実現することも可能となる。
【０１５０】
（２）また、図１８に示すように、実施の形態１で示した離散時間アナログ処理回路の並列化構成において、電圧電流変換器１０１１は入力に対して１系統のみとし、その後段のローテートキャパシタ群とバッファキャパシタ群を直列接続しかつ複数系統並列に設けた構成にしてもよい。
【０１５１】
図１８の離散時間ダイレクトサンプリング回路４００は、離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）が複数系統並列に接続された離散時間アナログ処理回路群と、電圧電流変換器１０１１と、サンプリングスイッチ１０１２−１、１０１２−２と、ヒストリキャパシタ１０１３−１、１０１３−２と、デジタルコントロールユニット１０５と、出力部４１０とを有している。図１８において図２と同様の構成及び動作をするものについては、同一の番号を付しており、これらの説明については割愛する。
【０１５２】
離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）の各々は、ローテートキャパシタ群４０１４１〜４０１４２Ｎ、４０１７１〜４０１７２Ｎと、積分スイッチ群４０１５１〜４０１５２Ｎ、４０１８１〜４０１８２Ｎと、放出スイッチ群４０１６１〜４０１６２Ｎ、４０１９１〜４０１９２Ｎと、バッファキャパシタ４０２−１と、ダンプスイッチ４０３−１と、リセットスイッチ４０４−１とを有する。なお、図１８では、図の煩雑化を避けるために、離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）のうち、離散時間アナログ処理回路４０１−１の構成要素のみに参照符号を付したが、他の離散時間アナログ処理回路も離散時間アナログ処理回路４０１−１と同様の構成でなる。
【０１５３】
ここで、各離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）のローテートキャパシタ群４０１４１〜４０１４２Ｎ、４０１７１〜４０１７２Ｎと、バッファキャパシタ４０２−１における容量値は、それぞれ後述する導出式に基づいて異なった値に設定されている。
【０１５４】
出力部４１０は、バッファキャパシタ４０２−２と、ダンプスイッチ４０３−２と、リセットスイッチ４０４−２とを有する。デジタルコントロールユニット１０５は、離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−２ｎと、出力部４１０に図３に示す制御信号を送出する。
【０１５５】
次に、本実施の形態の離散時間ダイレクトサンプリング回路４００のフィルタ動作について説明する。第１のＦＩＲフィルタ、第２のＦＩＲフィルタの特性は、実施の形態１と同様の特性であり、それぞれ（式１）、（式２）で表せる。第３のＦＩＲフィルタの特性は、ローテートキャパシタ４０１７１〜４０１７２Ｎのうち制御信号ＳＡＺ、ＳＢＺによって選択されたキャパシタ数Ｎと前記Ｍの値によって決まり、第３のＦＩＲフィルタ特性の伝達関数は（式６０）で表せる。
【数６０】
2008011493.tif 000062
【０１５６】
また、ヒストリキャパシタ１０１３−１、１０１３−２と離散時間アナログ処理回路４０１−１〜４０１―（２ｍ−１）、４０１−２〜４０１−（２ｎ）の各々のローテートキャパシタ４０１４１〜４０１４２Ｎとの間で電荷共有することで第５のＩＩＲフィルタが構成される。この第５のＩＩＲフィルタ特性の伝達関数は（式６１）で表すことができる。なお（式６１）には、電流信号が積分され、離散的な電荷量に変換される際の利得の項も含めて表している。
【数６１】
2008011493.tif 000063
【０１５７】
また、離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）の各々におけるローテートキャパシタ４０１４１〜４０１４２Ｎと、バッファキャパシタ４０２−１と、ローテートキャパシタ４０１７１〜４０１７２Ｎとの間で電荷共有することで第６のＩＩＲフィルタが構成される。この離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）の各々における第６のＩＩＲフィルタ特性の伝達関数は（式６２）で表すことができる。同様に、離散時間アナログ処理回路４０１−２〜４０１−（２ｎ）でも第６のＩＩＲフィルタが構成され、その伝達関数は（式６３）で表すことができる。
【数６２】
2008011493.tif 000064
【数６３】
2008011493.tif 000065
【０１５８】
また、離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）の各々におけるローテートキャパシタ４０１７１〜４０１７２Ｎと、出力部４１０のバッファキャパシタ４０２−２との間で電荷共有することで第７のＩＩＲフィルタが構成される。第６のＩＩＲフィルタから第７のＩＩＲフィルタまでの特性の伝達関数は、第３のＦＩＲフィルタ特性の伝達関数（式６０）と、第６のＩＩＲフィルタ特性の伝達関数（式６２）、（式６３）とを用いて、（式６４）で表すことができる。このとき、（式６３）で表される離散アナログ処理回路４０１−２〜４０１−（２ｎ）は、サンプリングスイッチ１０１２−２において逆相信号となっているので、（式６４）において符号がマイナスとなる。
【数６４】
2008011493.tif 000066
【０１５９】
以上から、（式６０）で示される離散時間ダイレクトサンプリング回路４００全体で得られるフィルタ処理の総合伝達特性Ｈ（ｚ）は、（式６５）のように表すことができる。
【数６５】
2008011493.tif 000067
【０１６０】
ここで重要なことは、（式６５）により表現される伝達関数においても、ｎ系統分の回路における回路素子値ＣＲ１ｋ、ＣＲ１ｋ、ＣＢ１ｋをただ任意に設定しても、所望のフィルタ周波数応答特性が得られるわけではないことである。
【０１６１】
（式６５）におけるＨ’ＩＩＲ６の項と１次ローパスフィルタをｚ領域で表現した（式６６）のＨ’’ＩＩＲ３を比較することにより、各素子値に（式６７）及び（式６８）で示すような関係式が成り立つ。
【数６６】
2008011493.tif 000068
【数６７】
2008011493.tif 000069
【数６８】
2008011493.tif 000070
【０１６２】
よって、ＤＣ利得、減衰極の位置などを設定して定数ａｋ、ωｋを決定して（式６７）と（式６８）に代入し、さらにＣＲ１ｋを定めれば、ＣＲ１ｋとＣＢ１ｋの最適値が求まる。
【０１６３】
以上の構成及び動作によれば、複数の離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）を並列に接続し、各々の系統の離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）で得られた電荷信号をバッファキャパシタ４０２−２で合成する回路構成としたことにより、離散時間ダイレクトサンプリング回路において実現されるＩＩＲフィルタを高次化することが可能となる。さらに、フィルタ特性を実現する上での設定可能な回路素子値の種類と数が増えるので、フィルタの設計自由度を飛躍的に向上させることが可能となる。特に、受信機に要求されるフィルタ性能に応じて、並列的に設ける離散時間アナログ処理回路の系統数を適切に設定することにより、減衰極の数や周波数軸上における位置を任意に設定することが可能となり、広帯域信号の受信に対応可能なフィルタ特性が実現可能となる。
【０１６４】
また、本実施の形態によれば、（式６７）及び（式６８）の関係を満たすように、複数の離散時間アナログ処理回路４０１−１〜４０１−（２ｍ−１）、４０１−２〜４０１−（２ｎ）の回路素子の最適値を決めるようにした。
【０１６５】
一例として、（式６９）に示す条件を仮定し、（式６７）、（式６８）と実施の形態６で示した設計手法より離散時間ダイレクトサンプリング回路４００における各回路素子を導出すると、（式７０）で示す値が得られる。
【数６９】
2008011493.tif 000071
【数７０】
2008011493.tif 000072
【０１６６】
図１９は、図１８で示した離散時間サンプリング回路４００において（式６９）で示した条件及び(式７０)で示した回路素子値を用いた場合に得られる周波数特性を示した図である。これから、電圧電流変換器を１系統にしても実施の形態１から６で説明した離散時間サンプリング回路と同様に減衰極が得られることが確認できる。また、電圧電流変換器を１系統にしたことで消費電流を抑えることができる。
【０１６７】
（３）また、実施の形態１〜６では、複数の系統分設けた離散時間アナログ処理回路の各々では、ＭとＮにより表される２段階のサンプリングレートの変換レートを系統間で共通とした場合を仮定して例示したが、本発明はこれに限定されるものではない。具体的には、２段階の全体で得られるサンプリングレートの変換比、すなわちＭ×Ｎの値が共通であればよいため、系統ごとにＭとＮに相当するデシメーション比を独立に設定することも可能である。
【０１６８】
また、実施の形態７において、サンプリングスイッチに供給するローカル信号の位相を反転させた側の信号を合成することにより逆相の信号の合成を実現しているが、必ずしもこの構成および動作に限定されるものではない。例えば、バラン等を用いて直接逆相の信号を生成した上で合成するような構成としてもよい。
【０１６９】
（４）実施の形態１から７までで示した構成及び、他の実施の形態（２）で示した構成では、電圧電流変換器から出力されたアナログＲＦ電流信号をサンプリングスイッチにてサンプリングしていたが、電圧電流変換器とサンプリングスイッチを入れ替えて、サンプリングスイッチにてサンプリングされたＲＦ信号を、電圧電流変換器に入力してもよい。
【０１７０】
図１との対応部分に同一符号を付して示す図２０の離散時間ダイレクトサンプリング回路５００は、サンプリングスイッチ５０１１と異なるｇｍ値を持つ電圧電流変換器５０１２を含む離散時間アナログ処理回路１０１を複数系統接続し、各々の系統で得られた信号をバッファキャパシタ１０２で合成することによって、実現されるフィルタ特性を等価的に高次化することと、ゲインの向上を可能としたものである。
【０１７１】
図１８との対応部分に同一符号を付して示す図２１の離散時間ダイレクトサンプリング回路６００は、サンプリングスイッチ６０１２と等しいｇｍ値を持つ電圧電流変換器６０１１をＬＯ信号とＬＯＢ信号に対してそれぞれ１系統として、その後段のローテートキャパシタ群とバッファキャパシタを複数系統分並列的かつ直列的に接続する構成によって、同様にフィルタ特性の高次化することと、ゲインの向上を可能としたものである。
【産業上の利用可能性】
【０１７２】
本発明に係る離散時間ダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。
【図面の簡単な説明】
【０１７３】
【図１】本発明の実施の形態１に係る離散時間ダイレクトサンプリング受信機の構成を示すブロック図
【図２】実施の形態１の離散時間ダイレクトサンプリング回路の構成を示す接続図
【図３】実施の形態１の制御信号の説明に供するタイミングチャート
【図４】実施の形態２の離散時間ダイレクトサンプリング回路の構成を示す接続図
【図５】実施の形態２の制御信号の説明に供するタイミングチャート
【図６】実施の形態２により実現される第３のＩＩＲフィルタ特性の例を示す特性図
【図７】実施の形態２により実現される第３のＩＩＲフィルタ特性の別の例を示す特性図
【図８】実施の形態３において第３のＩＩＲフィルタ特性が減衰極を有するためにａ１とａ２の値が満たすべき条件を示した図
【図９】実施の形態３により実現される第３のＩＩＲフィルタ特性の例を示す特性図
【図１０】実施の形態４により実現される第３のＩＩＲフィルタ特性の例を示す特性図
【図１１】実施の形態４により実現される第３のＩＩＲフィルタ特性の別の例及び離散時間ダイレクトサンプリング回路全体で実現されるフィルタの総合特性の例を示す特性図
【図１２】実施の形態５により実現される第３のＩＩＲフィルタ特性の例を示す特性図
【図１３】実施の形態５により実現される第３のＩＩＲフィルタ特性の別の例を示す特性図
【図１４】実施の形態６により実現される第３のＩＩＲフィルタ特性（実線）を、実施の形態３により実現される第３のＩＩＲフィルタ特性（点線）と比較した図
【図１５】実施の形態７の離散時間ダイレクトサンプリング回路の構成を示す接続図
【図１６】実施の形態７の制御信号の説明に供するタイミングチャート
【図１７】他の実施の形態における離散時間ダイレクトサンプリング回路の構成を示す接続図
【図１８】他の実施の形態における離散時間ダイレクトサンプリング回路の構成を示す接続図
【図１９】図１８の離散時間ダイレクトサンプリング回路において、条件及び回路素子値を他の実施の形態のように設定した場合に得られる回路全体での周波数特性を示す特性図
【図２０】他の実施の形態における離散時間ダイレクトサンプリング回路の構成を示す接続図
【図２１】他の実施の形態における離散時間ダイレクトサンプリング回路の構成を示す接続図
【図２２】従来の離散時間ダイレクトサンプリング回路の構成の一例を示す接続図
【図２３】従来の離散時間ダイレクトサンプリング回路における制御信号の説明に供するタイミングチャート
【図２４】従来の離散時間ダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
【符号の説明】
【０１７４】
１０  離散時間ダイレクトサンプリング受信機
１００、２００、３００、４００、５００、６００  離散時間ダイレクトサンプリング回路
１０１  離散時間アナログ処理回路
１０１１、５０１２、６０１１  電圧電流変換器
１０１２、５０１１、６０１２  サンプリングスイッチ
１０１３  ヒストリキャパシタ
１０１４１〜１０１４２Ｎ  ローテートキャパシタ群
１０１５１〜１０１５２Ｎ  積分スイッチ群
１０１６１〜１０１６２Ｎ  放出スイッチ群
１０２  バッファキャパシタ
１０３  ダンプスイッチ
１０４  リセットスイッチ
１０５  デジタルコントロールユニット
１１０、３１０−ｐ、３１０−ｎ  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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