(57)【要約】【課題】プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができると共に、低電圧動作を行うことができる基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路を得る。【解決手段】電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続された電界効果トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内にそれぞれ形成され、電界効果トランジスタＭ２は高濃度ｎ型ゲートを、電界効果トランジスタＭ３は高濃度ｐ型ゲートをそれぞれ持ち、電界効果トランジスタＭ１のゲート及びサブストレートゲート、並びに電界効果トランジスタＭ２のサブストレートゲートがそれぞれ接地電圧に接続され、電界効果トランジスタＭ２のゲートが電界効果トランジスタＭ１及びＭ２の接続部に接続され、該接続部から基準電圧Ｖｒｅｆを出力するようにした。【選択図】図１
2008293409.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２の電界効果トランジスタのサブストレートゲートはそれぞれ接地電圧に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されることを特徴とする基準電圧発生回路。
【請求項２】
所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第３の電界効果トランジスタと、
一端が該第３の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２及び第３の各電界効果トランジスタの各サブストレートゲートはそれぞれ接地電圧に接続され、前記第３の電界効果トランジスタのゲートは、前記第１及び第３の各電界効果トランジスタの接続部に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されることを特徴とする基準電圧発生回路。
【請求項３】
前記第２の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ２が、前記第１の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ１未満であることを特徴とする請求項１又は２記載の基準電圧発生回路。
【請求項４】
前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.２５〜０.６０になるようにそれぞれ形成されることを特徴とする請求項３記載の基準電圧発生回路。
【請求項５】
前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.３６〜０.４０になるようにそれぞれ形成されることを特徴とする請求項４記載の基準電圧発生回路。
【請求項６】
基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２の電界効果トランジスタのサブストレートゲートはそれぞれ接地電圧に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されることを特徴とする定電圧回路。
【請求項７】
基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第３の電界効果トランジスタと、
一端が該第３の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２及び第３の各電界効果トランジスタの各サブストレートゲートはそれぞれ接地電圧に接続され、前記第３の電界効果トランジスタのゲートは、前記第１及び第３の各電界効果トランジスタの接続部に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されることを特徴とする定電圧回路。
【請求項８】
前記第２の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ２が、前記第１の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ１未満であることを特徴とする請求項６又は７記載の定電圧回路。
【請求項９】
前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.２５〜０.６０になるようにそれぞれ形成されることを特徴とする請求項８記載の定電圧回路。
【請求項１０】
前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.３６〜０.４０になるようにそれぞれ形成されることを特徴とする請求項９記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路に関し、特に、２つの電界効果トランジスタのゲート電極の仕事関数差の原理を用いた基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路に関する。
【背景技術】
【０００２】
従来、高濃度ｎ型ゲートを有する電界効果トランジスタと高濃度ｐ型ゲートを有する電界効果トランジスタを直列に接続し、これらの電界効果トランジスタのしきい値電圧Ｖｔｈの電圧差を基準電圧Ｖｒｅｆとして取り出すようにした基準電圧発生回路があった（例えば、特許文献１参照。）。この場合、各電界効果トランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｓを調整して、温度特性の良い安定した基準電圧Ｖｒｅｆを得るようにしていた。
図１４は、このような従来の基準電圧発生回路の回路例を示した図である。
図１４において、基準電圧発生回路１００は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続されたｎ型の電界効果トランジスタＭａ〜Ｍｃで形成されている。電界効果トランジスタＭａは、ｎ型基板のｐウェル内に形成されたデプレッション型トランジスタであり、電界効果トランジスタＭｂ及びＭｃは、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内にそれぞれ形成され、電界効果トランジスタＭｂは高濃度ｎ型ゲートを持ち、電界効果トランジスタＭｃは高濃度ｐ型ゲートを持つ。
【０００３】
図１４の回路では、基準電圧Ｖｒｅｆは、下記（ａ）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭｃ−（ＫＭｂ／ＫＭｃ）１／２×ＶｔｈＭｂ………（ａ）
但し、前記（ａ）式において、ＫＭｂは電界効果トランジスタＭｂの導電係数を、ＫＭｃは電界効果トランジスタＭｃの導電係数を、ＶｔｈＭｂは電界効果トランジスタＭｂのしきい値電圧を、ＶｔｈＭｃは電界効果トランジスタＭｃのしきい値電圧をそれぞれ示している。
電界効果トランジスタＭｂ及びＭｃの導電係数が等しくなるようにすると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭｃ−ＶｔｈＭｂ………………（ｂ）
前記（ｂ）式から、基準電圧Ｖｒｅｆは電界効果トランジスタＭｂとＭｃの各しきい値電圧の電圧差になる。
【０００４】
図１４の基準電圧発生回路１００では、プロセスのばらつきや電源電圧ＶＣＣの変動の影響を受けにくく安定したＶｒｅｆを発生させることができ、電界効果トランジスタＭｂのチャネル幅Ｗとチャネル長Ｌの比Ｓｂ＝Ｗ／Ｌと電界効果トランジスタＭｃのチャネル幅Ｗとチャネル長Ｌの比Ｓｃ＝Ｗ／Ｌを調整して良好な温度特性を得ることができる。
【特許文献１】特開２００７−６６０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図１４の基準電圧発生回路１００では、発生させることができる基準電圧Ｖｒｅｆが、前記（ｂ）式のように、電界効果トランジスタＭｂとＭｃの各しきい値電圧の差、すなわち電界効果トランジスタＭｂとＭｃの各ゲートの仕事関数の差であり、図１５で示すように約１Ｖである。また、図１４の電界効果トランジスタＭｂとＭｃの動作点をシミュレーションした結果は、図１６のようになる。なお、図１６では、縦軸はドレイン電流ｉｄを、横軸はドレイン電圧Ｖｄをそれぞれ示している。図１５及び図１６から分かるように、基準電圧発生回路１００では、動作するためには電源電圧ＶＣＣが１Ｖ以上必要であるため、低電圧動作に対応することが困難であるという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができると共に、低電圧動作を行うことができる基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る基準電圧発生回路は、所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２の電界効果トランジスタのサブストレートゲートはそれぞれ接地電圧に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されるものである。
【０００８】
また、この発明に係る基準電圧発生回路は、所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第３の電界効果トランジスタと、
一端が該第３の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２及び第３の各電界効果トランジスタの各サブストレートゲートはそれぞれ接地電圧に接続され、前記第３の電界効果トランジスタのゲートは、前記第１及び第３の各電界効果トランジスタの接続部に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されるものである。
【０００９】
また、前記第２の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ２が、前記第１の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ１未満であるようにした。
【００１０】
具体的には、前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.２５〜０.６０になるようにそれぞれ形成されるようにした。
【００１１】
更に具体的には、前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.３６〜０.４０になるようにそれぞれ形成されるようにした。
【００１２】
この発明に係る定電圧回路は、基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２の電界効果トランジスタのサブストレートゲートはそれぞれ接地電圧に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されるものである。
【００１３】
また、この発明に係る定電圧回路は、基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第３の電界効果トランジスタと、
一端が該第３の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第２の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第２及び第３の各電界効果トランジスタの各サブストレートゲートはそれぞれ接地電圧に接続され、前記第３の電界効果トランジスタのゲートは、前記第１及び第３の各電界効果トランジスタの接続部に接続されると共に、前記第２の電界効果トランジスタのゲートは、前記第１及び第２の各電界効果トランジスタの接続部に接続され、該接続部から前記基準電圧が出力されるものである。
【００１４】
また、前記第２の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ２が、前記第１の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ１未満であるようにした。
【００１５】
具体的には、前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.２５〜０.６０になるようにそれぞれ形成されるようにした。
【００１６】
更に具体的には、前記第１及び第２の各電界効果トランジスタは、第１の電界効果トランジスタの前記比Ｓ１と、第２の電界効果トランジスタの前記比Ｓ２との比Ｓ２／Ｓ１が、０.３６〜０.４０になるようにそれぞれ形成されるようにした。
【発明の効果】
【００１７】
本発明の基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路によれば、プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができると共に、低電圧動作を行うことができ、更に、定電圧回路においては、出力電圧のばらつきを低減させることができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における基準電圧発生回路の例を示した回路図である。
図１において、基準電圧発生回路１は、ｎチャネル型の電界効果トランジスタＭ１及びＭ２で構成され、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、電界効果トランジスタＭ１及びＭ２が直列に接続されている。なお、電界効果トランジスタＭ１は第１の電界効果トランジスタを、電界効果トランジスタＭ２は第２の電界効果トランジスタをそれぞれなす。
【００１９】
電界効果トランジスタＭ１及びＭ２は、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内にそれぞれ形成され、電界効果トランジスタＭ１は高濃度ｎ型ゲートを持ち、電界効果トランジスタＭ２は高濃度ｐ型ゲートを持つ。電界効果トランジスタＭ１及びＭ２の接続部に電界効果トランジスタＭ２のゲートが接続され、該接続部が基準電圧Ｖｒｅｆを出力する出力端をなしている。電界効果トランジスタＭ１のゲート及びサブストレートゲート、並びに電界効果トランジスタＭ２のサブストレートゲートは、それぞれ接地電圧ＧＮＤに接続され、電界効果トランジスタＭ１は定電流源をなしている。
【００２０】
このような構成において、基準電圧Ｖｒｅｆは下記（１）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭ２−（ＫＭ１／ＫＭ２）１／２×ＶｔｈＭ１………（１）
但し、前記（１）式において、ＫＭ１は電界効果トランジスタＭ１の導電係数を、ＫＭ２は電界効果トランジスタＭ２の導電係数を、ＶｔｈＭ１は電界効果トランジスタＭ１のしきい値電圧を、ＶｔｈＭ２は電界効果トランジスタＭ２のしきい値電圧をそれぞれ示している。
電界効果トランジスタＭ１及びＭ２の導電係数が等しくなるようにすると、前記（１）式は下記（２）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭ２−ＶｔｈＭ１………………（２）
前記（２）式から、基準電圧Ｖｒｅｆは電界効果トランジスタＭ１とＭ２の各しきい値電圧の電圧差になる。
【００２１】
次に、図２は、図１の電界効果トランジスタＭ１とＭ２におけるゲート‐ソース間電圧Ｖｇｓとドレイン電流ｉｄとの各関係を示したそれぞれのＶｇｓ‐ｉｄ特性を示している。
図２において、定電流源をなす電界効果トランジスタＭ１からｉｄ１のドレイン電流が流れるとすると、電界効果トランジスタＭ２は、電界効果トランジスタＭ１と直列に接続されていることから、同様にｉｄ１の電流が流れ、このときの電界効果トランジスタＭ１及びＭ２のゲート‐ソース間電圧Ｖｇｓの電圧差が基準電圧Ｖｒｅｆになる。
【００２２】
したがって、プロセスの変動によって、基板やチャネルドープの不純物濃度がばらついても、電界効果トランジスタＭ１とＭ２の該各濃度が同様にばらつく。このため、図３に示すように、電界効果トランジスタＭ１とＭ２の各Ｖｇｓ‐ｉｄ特性は、図２の関係を保ったまま、左右にずれるだけであり、基準電圧Ｖｒｅｆの絶対値にはほとんど影響を与えず安定した基準電圧Ｖｒｅｆを発生させることができる。また、実験結果からも、基準電圧Ｖｒｅｆのばらつきが±１％程度に収まり、基準電圧Ｖｒｅｆのばらつきを低減させることができる。
【００２３】
次に、図４は、図１の電界効果トランジスタＭ１とＭ２の動作点のシミュレーション結果を示した図である。なお、図４では、縦軸はドレイン電流ｉｄを、横軸はドレイン電圧Ｖｄをそれぞれ示している。
電界効果トランジスタＭ１のゲートを接地電圧ＧＮＤに接続しているため、図４からも分かるように、電界効果トランジスタＭ１のドレイン電圧を上昇させていくと電界効果トランジスタＭ１のドレイン電流が急激に減少する。これに対して、電界効果トランジスタＭ２の特性は、図１４で示した従来の電界効果トランジスタＭｃと同じである。図４で示すように、基準電圧発生回路１の動作点は、電界効果トランジスタＭ１の特性と電界効果トランジスタＭ２の特性が交差している点で約０.６Ｖであり、図１６で示した従来例の約１Ｖよりも大幅に小さくすることができる。このため、図１の基準電圧発生回路１における電源電圧ＶＣＣと基準電圧Ｖｒｅｆとの関係例を示した図５から分かるように、図１の基準電圧発生回路１は、基準電圧Ｖｒｅｆを約０.５Ｖにすることができ、図１５で示した従来例よりも大幅に小さくすることができるため、基準電圧Ｖｒｅｆの低電圧化を図ることができる。
【００２４】
一方、電界効果トランジスタＭ１及びＭ２のチャネル領域のポテンシャル差の温度特性を等しくする、すなわち前記（１）式での導電係数が等しくなるようにしても、ゲートの仕事関数差が持つ温度特性のために、得られる基準電圧Ｖｒｅｆは約−５００ｐｐｍ／℃の温度特性を持ってしまう。
そこで、電界効果トランジスタＭ１のチャネル幅Ｗ１とチャネル長Ｌ１の比Ｓ１（＝Ｗ１／Ｌ１）と電界効果トランジスタＭ２のチャネル幅Ｗ２とチャネル長Ｌ２の比Ｓ２（＝Ｗ２／Ｌ２）をそれぞれ調整して、基準電圧Ｖｒｅｆの温度特性を改善させることができる。
【００２５】
図６は、Ｓ２／Ｓ１の比に対する基準電圧Ｖｒｅｆの温度特性例を示した実験データであり、縦軸は温度変化に対する基準電圧Ｖｒｅｆの変化量を示し、横軸はチャネル幅を一定にしてチャネル長のみを変えたときのＳ２／Ｓ１の比を示している。
図６から、Ｓ２／Ｓ１の比が０.２５〜０.６の間に温度特性の最小点があることが分かる。該最小点になる最適のＳ２／Ｓ１の比を推定すると、０.３６〜０.４０であり、そのときの温度特性は、約４０ｐｐｍ／℃になることが分かった。このように、Ｓ２／Ｓ１の値を変えることにより基準電圧Ｖｒｅｆの温度特性を小さくすることができる。
【００２６】
次に、図７は、図１の基準電圧発生回路１における基準電圧Ｖｒｅｆの電源電圧依存性を示した実験データである。
前記のように、図１の基準電圧発生回路１は、低電圧動作を行うことができるため、電源電圧ＶＣＣはせいぜい２Ｖにすればよい。図７から分かるように、電源電圧ＶＣＣが２Ｖであるときの基準電圧Ｖｒｅｆの変化量は０.３ｍＶであり、図１の基準電圧発生回路１は、電源電圧変動の影響が小さいことが分かる。
【００２７】
ここで、図８は、前記基準電圧発生回路１を使用した定電圧回路の例を示した図であり、図８では、シリーズレギュレータに使用した場合を例にして示している。
図８において、シリーズレギュレータ１０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１と、誤差増幅回路Ａ１１と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１１と、出力電圧検出用の抵抗Ｒ１１，Ｒ１２とで構成されている。
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に抵抗Ｒ１１及びＲ１２が直列に接続されている。抵抗Ｒ１１及びＲ１２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し、誤差増幅回路Ａ１１の非反転入力端に出力する。誤差増幅回路Ａ１１の反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路Ａ１１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１１の動作制御を行う。また、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、負荷１１が接続されている。
【００２８】
また、図９は、前記基準電圧発生回路１を使用した定電圧回路の他の例を示した図であり、図９では、スイッチングレギュレータに使用した場合を例にして示している。
図９において、スイッチングレギュレータ２０は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ２１と、ＮＭＯＳトランジスタからなる同期整流用のスイッチング素子Ｍ２２と、平滑回路を構成するインダクタＬ１及びコンデンサＣ１と、出力電圧Ｖｏを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ２１，Ｒ２２とを備えている。
【００２９】
また、スイッチングレギュレータ２０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１と、前記分圧電圧ＶＦＢと該基準電圧Ｖｒｅｆとの電圧比較を行い、該比較結果に応じた電圧の出力信号Ｅｒｒを出力する誤差増幅回路２１と、該誤差増幅回路２１の出力信号Ｅｒｒに応じて第１のスイッチング素子Ｍ２１及び同期整流用のスイッチング素子Ｍ２２に対してＰＷＭ制御を行って第１のスイッチング素子Ｍ２１及び同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うＰＷＭ制御回路２２と、所定の周波数の三角波信号ＴＷを生成してＰＷＭ制御回路２２に出力する発振回路ＯＳＣとを備えている。
一方、ＰＷＭ制御回路２２は、誤差増幅回路２１の出力信号Ｅｒｒと発振回路ＯＳＣからの三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力するＰＷＭ回路２５と、該ＰＷＭ回路２５からのパルス信号Ｓｐｗに応じて、第１のスイッチング素子Ｍ２１のスイッチング制御を行うための制御信号ＰＤと同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うための制御信号ＮＤをそれぞれ生成して駆動するドライブ回路２６とを備えている。
【００３０】
出力端子ＯＵＴと接地電圧との間には負荷３０が接続されている。入力端子ＩＮと出力端子ＯＵＴとの間には、第１のスイッチング素子Ｍ２１とインダクタＬ１が直列に接続されている。また、第１のスイッチング素子Ｍ２１とインダクタＬ１との接続部と接地電圧との間に同期整流用のスイッチング素子Ｍ２２が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。出力端子ＯＵＴと接地電圧との間に抵抗Ｒ２１と抵抗Ｒ２２の直列回路が接続されている。
【００３１】
抵抗Ｒ２１と抵抗Ｒ２２との接続部は、誤差増幅回路２１の反転入力端に接続され、誤差増幅回路２１の非反転入力端には基準電圧Ｖｒｅｆが入力されている。誤差増幅回路２１の出力信号Ｅｒｒは、ＰＷＭ回路２５をなすコンパレータの反転入力端に出力され、発振回路ＯＳＣからの三角波信号ＴＷは、ＰＷＭ回路２５をなすコンパレータの非反転入力端に出力される。ＰＷＭ回路２５からのパルス信号Ｓｐｗはドライブ回路２６に出力される。ドライブ回路２６は、第１のスイッチング素子Ｍ２１のスイッチング制御を行うための制御信号ＰＤを第１のスイッチング素子Ｍ２１のゲートに出力し、同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うための制御信号ＮＤを同期整流用のスイッチング素子Ｍ２２のゲートに出力する。
【００３２】
このような構成において、スイッチングレギュレータ２０は、同期整流方式のスイッチングレギュレータとして作動し、第１のスイッチング素子Ｍ２１はスイッチング動作を行う。第１のスイッチング素子Ｍ２１がオンしたときに、インダクタＬ１に電流が供給され、このとき、同期整流用のスイッチング素子Ｍ２２はオフしている。第１のスイッチング素子Ｍ２１がオフすると、同期整流用のスイッチング素子Ｍ２２がオンし、インダクタＬ１に蓄えられていたエネルギーが同期整流用のスイッチング素子Ｍ２２を通して放出される。このとき発生した電流は、コンデンサＣ１で平滑されて出力端子ＯＵＴから負荷３０に出力される。
【００３３】
また、出力端子ＯＵＴから出力される出力電圧Ｖｏは、出力電圧検出用の抵抗Ｒ２１とＲ２２で分圧され、該分圧電圧ＶＦＢが誤差増幅回路２１の反転入力端に入力される。誤差増幅回路２１の非反転入力端には基準電圧Ｖｒｅｆが入力されていることから、分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差が誤差増幅回路２１で増幅されてＰＷＭ回路２５の反転入力端に出力される。ＰＷＭ回路２５の非反転入力端には、発振回路ＯＳＣからの三角波信号ＴＷが入力され、ＰＷＭ回路２５は、出力信号ＥｒｒをＰＷＭ変調して生成したパルス信号Ｓｐｗをドライブ回路２６に出力する。
【００３４】
スイッチングレギュレータ２０の出力電圧Ｖｏが大きくなると、誤差増幅回路２１の出力信号Ｅｒｒの電圧が低下し、ＰＷＭ回路２５のパルス信号Ｓｐｗのデューティサイクルは小さくなる。その結果、第１のスイッチング素子Ｍ２１がオンする時間が短くなり、スイッチングレギュレータ２０の出力電圧Ｖｏが低下するように制御される。スイッチングレギュレータ２０の出力電圧Ｖｏが小さくなると、前記と逆の動作を行い、結果としてスイッチングレギュレータ２０の出力電圧Ｖｏが一定になるように制御される。
【００３５】
このように、本第１の実施の形態における基準電圧発生回路１は、プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができると共に、低電圧動作を行うことができる。また、例えば、ｐ型基板中に電界効果トランジスタＭ１及びＭ２を構成する場合等、電界効果トランジスタＭ１の基板電圧が接地電圧ＧＮＤに固定されてしまう場合に使用できる。更に、電界効果トランジスタＭ１及びＭ２の基板電圧がすべて接地電圧ＧＮＤであることから、電界効果トランジスタ間にスペースを設ける必要がなく、チップ面積を縮小させることができる。
【００３６】
第２の実施の形態．
図１の基準電圧発生回路１において、電源電圧ＶＣＣと電界効果トランジスタＭ１との間に、ｎ型基板のｐウェル内に形成されたデプレッション型トランジスタを挿入するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図１０は、本発明の第２の実施の形態における基準電圧発生回路の例を示した回路図である。なお、図１０では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１０における図１との相違点は、電源電圧ＶＣＣと電界効果トランジスタＭ１との間に、ｎチャネル型の電界効果トランジスタＭ３を挿入したことにあり、これに伴って、図１の基準電圧発生回路１を基準電圧発生回路１ａにした。
【００３７】
図１０において、基準電圧発生回路１ａは、ｎチャネル型の電界効果トランジスタＭ１〜Ｍ３で構成され、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、電界効果トランジスタＭ３、Ｍ１及びＭ２が直列に接続されている。なお、電界効果トランジスタＭ３は第３の電界効果トランジスタをなす。
電界効果トランジスタＭ３は、ｎ型基板のｐウェル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続され、サブストレートゲートは接地電圧ＧＮＤに接続されている。
【００３８】
図１１は、電界効果トランジスタＭ３のソース電圧Ｖｓとソース電流ｉｓとの関係を示したＶｓ‐ｉｓ特性の例を示した図である。
図１１では、電源電圧ＶＣＣの電圧をＶＡ、ＶＢ、ＶＣと変化させ、電界効果トランジスタＭ３において、ソース電圧Ｖｓを上昇させたときに流れるソース電流ｉｓを示している。例えば、電源電圧ＶＣＣがＶＡのときは、ソース電圧ＶｓがＶＡに近づくとソース電流ｉｓが急激に減少し、Ｖｓ＝ＶＡでソース電流ｉｓは０になる。図２で示したように、定電流源をなす電界効果トランジスタＭ１にはｉｄ１のドレイン電流が流れ、同じ電流パス上にある電界効果トランジスタＭ３にも同じｉｄ１の電流が流れる。
【００３９】
したがって、電界効果トランジスタＭ３のソース電圧Ｖｓは、電源電圧ＶＣＣに関係なくＶＣＣ１に固定される。但し、ｉｄ１が小さすぎて、ｉｄ１ａになったときの電界効果トランジスタＭ３のソース電圧Ｖｓの値はＶＣＣ１ａになることから、ＶＣＣ＝ＶＢ又はＶＣＣ＝ＶＣのときは、ＶＣＣ１ａ＜ＶＢ、ＶＣＣ１ａ＜ＶＣであり、電界効果トランジスタＭ３のソース電圧ＶｓはＶＣＣ１ａに固定される。しかし、ＶＣＣ＝ＶＡのときは、ＶＣＣ１ａ＞ＶＡであることから、電界効果トランジスタＭ３のソース電圧ＶｓはＶＡにしかならない。したがって、回路の最低動作電圧によって、必要な電流ｉｄ１、又はＶＣＣ１を設定しなければならないが、これは電界効果トランジスタＭ３のゲート幅Ｗ／ゲート長Ｌを調整することで、簡単に得ることができる。
【００４０】
以上のように、電界効果トランジスタＭ３を設けることにより、電界効果トランジスタＭ１及びＭ２の各ソース‐ドレイン間電圧ＶｄｓＭ１及びＶｄｓＭ２は、
ＶｄｓＭ１＝ＶＣＣ１−Ｖｒｅｆ
ＶｄｓＭ２＝Ｖｒｅｆ
となるため、電源電圧ＶＣＣが変動しても、電界効果トランジスタＭ１及びＭ２の各ソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Ｖｒｅｆの変動が起こらない。
【００４１】
図１２は、電界効果トランジスタＭ３を設けた場合における、基準電圧Ｖｒｅｆの電源電圧依存性を示した実験データである。
図１２から分かるように、電界効果トランジスタＭ３がある場合の基準電圧Ｖｒｅｆの電圧変動は、電界効果トランジスタＭ３がない場合を示した図７の１／１０以下である０.４ｍＶである。また、ＶＣＣ＝２Ｖのときは、電界効果トランジスタＭ３を設けたことにより、基準電圧Ｖｒｅｆの変化量を０.２ｍＶに低下させることができる。
なお、前記第１の実施の形態と同様に、前記第２の実施の形態の基準電圧発生回路１ａを図８及び図９で示したような定電圧回路に使用することができる。
【００４２】
このように、本第２の実施の形態における基準電圧発生回路は、前記第１の実施の形態における基準電圧発生回路１の電源電圧ＶＣＣと電界効果トランジスタＭ１との間に、ｎ型基板のｐウェル内に形成されたデプレッション型トランジスタの電界効果トランジスタＭ３を挿入したことから、前記第１の実施の形態と同様の効果を得ることができると共に、電界効果トランジスタＭ３を設けたことにより、電源電圧ＶＣＣの変動に対する基準電圧Ｖｒｅｆの変動を減少させることができる。
【００４３】
なお、更に低電圧の基準電圧Ｖｒｅｆが必要なときは、電界効果トランジスタＭ１とＭ２のペア性が損なわれるが、図１又は図１０の電界効果トランジスタＭ２に追加のチャネルドープを行うことにより、電界効果トランジスタＭ２のしきい値電圧Ｖｔｈを小さくすることができる。このようにした場合の実験結果を図１３に示す。前記のような追加注入を行うことにより、電界効果トランジスタＭ２のしきい値電圧Ｖｔｈを約０.１１Ｖ小さくすると、基準電圧Ｖｒｅｆは約５０ｍＶ減少して０.４５Ｖになり、電界効果トランジスタＭ２のしきい値電圧Ｖｔｈを約０.２１Ｖ小さくすると、基準電圧Ｖｒｅｆは約１１０ｍＶ減少して０.３９Ｖにすることができる。また、これに伴って、動作電圧も小さくすることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態における基準電圧発生回路の例を示した回路図である。
【図２】電界効果トランジスタＭ１とＭ２におけるそれぞれのＶｇｓ‐ｉｄ特性の例を示した図である。
【図３】電界効果トランジスタＭ１とＭ２のＶｇｓ‐ｉｄ特性におけるプロセス変動によるばらつきを示した図である。
【図４】図１の電界効果トランジスタＭ１とＭ２の動作点のシミュレーション結果を示した図である。
【図５】図１の基準電圧発生回路１における電源電圧ＶＣＣと基準電圧Ｖｒｅｆとの関係例を示した図である。
【図６】Ｓ２／Ｓ１の比に対する基準電圧Ｖｒｅｆの温度特性例を示す実験データを示した図である。
【図７】基準電圧Ｖｒｅｆの電源電圧依存性を示す実験データを示した図である。
【図８】図１の基準電圧発生回路１を使用した定電圧回路の例を示した図である。
【図９】図１の基準電圧発生回路１を使用した定電圧回路の他の例を示した図である。
【図１０】本発明の第２の実施の形態における基準電圧発生回路の例を示した回路図である。
【図１１】電界効果トランジスタＭ３のＶｓ‐ｉｓ特性の例を示した図である。
【図１２】基準電圧Ｖｒｅｆの電源電圧依存性を示す実験データを示した図である。
【図１３】電界効果トランジスタＭ２への追加注入によるしきい値電圧Ｖｔｈの減少量と基準電圧Ｖｒｅｆとの関係例を示した図である。
【図１４】従来の基準電圧発生回路の例を示した回路図である。
【図１５】図１４の基準電圧発生回路１００における電源電圧ＶＣＣと基準電圧Ｖｒｅｆとの関係例を示した図である。
【図１６】図１４の電界効果トランジスタＭｂとＭｃの動作点のシミュレーション結果を示した図である。
【符号の説明】
【００４５】
１，１ａ  基準電圧発生回路
Ｍ１〜Ｍ３  電界効果トランジスタ
１０  シリーズレギュレータ
Ａ１，２１  誤差増幅回路
Ｍ１０  出力トランジスタ
Ｒ１，Ｒ２，Ｒ２１，Ｒ２２  抵抗
２０  スイッチングレギュレータ
Ｍ２１  第１のスイッチング素子
Ｍ２２  同期整流用のスイッチング素子
Ｌ１  インダクタ
Ｃ１  コンデンサ
２２  ＰＷＭ制御回路
２５  ＰＷＭ回路
２６  ドライブ回路
ＯＳＣ  発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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