(57)【要約】【課題】アフィン変換係数の算出に際して更新式及び摂動法の特徴を利用し、送信電力の高低に関わらず各線形歪を補償する。【解決手段】アナログ直交変調器２２は、アフィン変換器２１の出力信号をＲＦ帯へ変換して出力すると共に信号の一部を周波数変換器２３でＩＦ帯に変換する。デジタル直交検波器２４は、ＩＦ帯に変換された信号を直交検波して搬送波成分を除去し、ＩＦ周波数の複素フィードバック信号を出力する。制御部２６は、複素フィードバック信号のレベルを検出し、ある一定閾値以上であった場合は、更新式を用いた第１のＣＬＣ検出アルゴリズムによりＤＣオフセット、ゲイン比のずれ、直交度のずれの検出を行ってアフィン変換器２１の補償係数を更新し、信号レベルが閾値未満であった場合は、摂動法を用いた第２のＣＬＣ検出アルゴリズムによりＤＣオフセットのみ検出してアフィン変換器２１の補償係数を更新する。【選択図】      図１
2008199643.tif 000002
【特許請求の範囲】
【請求項１】
入力された複素振幅信号Ｉ(ｔ)及びＱ(ｔ)をアフィン変換係数に基づいてアフィン変換し、以下の式に示す補償済信号ａ(ｔ)及びｂ(ｔ)を出力するアフィン変換手段と、
【数１】
2008199643.tif 000011
前記補償済信号ａ(ｔ)及びｂ(ｔ)に基づき局部発振信号を直交変調し、実信号である変調波信号を出力する直交変調器と、
前記変調波信号若しくは前記変調波信号に周波数変換若しくは増幅の少なくとも一方が施された信号から複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)を出力する直交検波手段と、
前記直交検波手段から出力される複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に基づいて前記アフィン変換手段のアフィン変換係数を更新する制御部とを具備し、
前記制御部は、前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に残留する線形歪を歪係数として抽出し、前記歪係数を含んだ更新式に従って前記アフィン変換手段のアフィン変換係数を新しいアフィン変換係数に更新する第１の制御手段と、
前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に残留する線形歪を歪係数として抽出し、摂動法を用いて前記アフィン変換手段のアフィン変換係数を新しいアフィン変換係数に更新する第２の制御手段と、
前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)の一定区間の平均電力に応じて前記第１の制御手段と前記第２の制御手段のどちらか一方の制御手段を選択する選択手段とを備えたことを特徴とする歪補償直交変調器。
【請求項２】
前記制御部は、前記複素振幅信号Ｉ(ｔ)及びＱ(ｔ)、または前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)のＮサンプル区間における平均振幅値を算出するレベル検出手段を有し、
前記平均振幅値がある一定の閾値よりも高い場合は、
【数２】
2008199643.tif 000012
の式を用いて、線形歪を検出し、
【数３】
2008199643.tif 000013
の式を用いてアフィン変換係数を更新し、
前記平均振幅値がある一定の閾値よりも低い場合は、直交変調器の直交度のずれにより発生する線形歪と複素振幅信号Ｉ(ｔ)及びＱ(ｔ)の平均振幅比のずれによって発生する線形歪の補償に関わるアフィン変換係数の更新を停止し、
【数４】
2008199643.tif 000014
の式を用いてＤＣオフセット成分を検出し、摂動法を用いてＤＣオフセットパワーが小さくなる方向に補正係数ＤＣＩ、ＤＣＱの値を更新することを特徴する請求項１に記載の歪補償直交変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送信装置に係り、特にアナログ直交変調器で高精度の直交変調波を出力するための歪補償直交変調器に関する。
【背景技術】
【０００２】
無線周波数の使用帯域が制限されているＷ−ＣＤＭＡ（Wideband-Code Division Multiple Access：広帯域符号分割多重アクセス通信）方式やＰＤＣ等の移動体通信システムに用いられるデジタル変調方式では、ＡＭ，ＦＭ等のアナログ変調方式に比較すると精度の高い変調器が必要となる。デジタル回路で直交変調器を構成する場合には問題とならないが、アナログ素子で直交変調器を構成した場合、以下の３つの線形歪を補償することが重要となる。
【０００３】
第１に、直交変調器の入力に使用するＤ／Ａ変換器の出力信号Ｉ（ｔ）、Ｑ（ｔ）は、本来の０バランスの変調信号に対し発生するＤＣ成分のオフセットを完全に調整することが困難である。また、温度変化、経年変化によりずれが生じ、このＤＣオフセットのずれに起因して変調波にキャリアリーク成分が重畳される。
【０００４】
第２に、アナログ変調信号の同相成分Ｉ及び直交成分Ｑのゲイン比は本来の１に対しずれが生じ、イメージ周波数領域に歪成分が重畳する。
【０００５】
第３に、直交変調器に必要なπ／２移相器を正確に製造することが困難であり、直交度のズレはイメージ周波数領域に歪成分が重畳する。
【０００６】
特にベースバンド信号を直接ＲＦ周波数に変換することにより回路規模の小型化が期待されるダイレクトコンバージョン方式では、アナログ素子に起因する問題解決がますます重要となってきている。
【０００７】
従来、これらの問題を解決するものとして、アフィン変換を用いた方法が知られている（例えば、非特許文献１参照。）。このアフィン変換を用いた方法の概略構成を図８に示す。
【０００８】
図８において、１１は歪補償回路、２２はアナログ直交変調器、１２はＲＦ送信信号を検波する検波器、１３は検波出力の平均化を行うＬＰＦ、１４は歪補償係数及びテストパターンを発生する制御部である。上記歪補償回路１１におけるアフィン変換器１１１は図２に示すような構成となっており、４つのアフィン変換係数ＤＣＩ、ＤＣＱ、α、θを与えることによりアナログ直交変調器２２に内在するＤＣオフセット、振幅比（ＩＱゲイン比）、直交度を補正するように機能するものである。
【０００９】
具体的な制御方法としては、スイッチ（ＳＷ２）１１４、（ＳＷ３）１１５を制御部１４側に切替えてテストパターン信号を出力し、ＬＰＦ１３の出力を観測することにより、まずＤＣオフセットａ’、ｂ’を求めて設定する、次にスイッチ（ＳＷ２）１１４、（ＳＷ３）１１５をアフィン変換器１１１側とし、スイッチ（ＳＷ０）１１２、（ＳＷ１）１１３を制御部１４側に切替え、テストパターン信号を送出しながらＬＰＦ１３の出力レベルを観測することによりα、θを求めるものである。
【００１０】
この他、テストパターンを用いずにアフィン変換係数を算出する方法には、計算により上記第１〜第３の線形歪を分離して更新式によりアフィン変換計数を更新する方法及び摂動法を用いた方法がある。但し、摂動法を用いた方法は、ＤＣオフセットのずれに起因する歪を補償する手段として用いられている（例えば、特許文献１参照。）。
【非特許文献１】鈴木博、外１名，「アフィン変換線形ひずみ補償−移動無線通信における等化を含む線形信号伝送への適用−」，電子情報通信学会論文誌Ｂ−II，電子情報通信学会論，平成４年１月，Vol．Ｊ７５−Ｂ−II，No.１，ｐ．１−９
【特許文献１】特開２００６−５０３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、アフィン変換器により歪補償を行う場合において、アフィン変換係数の算出に更新式を用いる方法では、送信電力が低い、または０データを送信する場合、送信電力が高い場合と比べ、歪成分の検出精度が低下し、正確に線形歪を補償することが不可能となる。
【００１２】
また、逆に摂動法を用いる方法では、アフィン変換係数を１つずつ更新するので、特に送信電力が高い場合、更新式を用いる方法に比べ収束が遅いという問題がある。
【００１３】
本発明は上記の課題を解決するためになされたもので、アフィン変換係数の算出に際して更新式及び摂動法の特徴を利用することにより、送信電力の高低に関わらずＤＣオフセット、アナログ変調信号のＩ／Ｑゲイン比のずれに起因する歪、直交変調器の直交度のずれに起因する歪を補償できる歪補償直交変調器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の発明に係る歪補償直交変調器は、入力された複素振幅信号Ｉ(ｔ)及びＱ(ｔ)をアフィン変換係数に基づいてアフィン変換し、以下の式に示す補償済信号ａ(ｔ)及びｂ(ｔ)を出力するアフィン変換手段と、
【数５】
2008199643.tif 000003
【００１５】
前記補償済信号ａ(ｔ)及びｂ(ｔ)に基づき局部発振信号を直交変調し、実信号である変調波信号を出力する直交変調器と、前記変調波信号若しくは前記変調波信号に周波数変換若しくは増幅の少なくとも一方が施された信号から複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)を出力する直交検波手段と、前記直交検波手段から出力される複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に基づいて前記アフィン変換手段のアフィン変換係数を更新する制御部とを具備し、
前記制御部は、前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に残留する線形歪を歪係数として抽出し、前記歪係数を含んだ更新式に従って前記アフィン変換手段のアフィン変換係数を新しいアフィン変換係数に更新する第１の制御手段と、前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)に残留する線形歪を歪係数として抽出し、摂動法を用いて前記アフィン変換手段のアフィン変換係数を新しいアフィン変換係数に更新する第２の制御手段と、前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)の一定区間の平均電力に応じて前記第１の制御手段と前記第２の制御手段のどちらか一方の制御手段を選択する選択手段とを備えたことを特徴とする。
【００１６】
第２の発明は、第１の発明に係る歪補償直交変調器において、前記制御部は、前記複素振幅信号Ｉ(ｔ)及びＱ(ｔ)、または前記複素フィードバック信号Ｉ’(ｔ)及びＱ’(ｔ)のＮサンプル区間における平均振幅値を算出するレベル検出手段を有し、
前記平均振幅値がある一定の閾値よりも高い場合は、
【数６】
2008199643.tif 000004
【００１７】
の式を用いて、線形歪を検出し、
【数７】
2008199643.tif 000005
【００１８】
の式を用いてアフィン変換係数を更新し、
前記平均振幅値がある一定の閾値よりも低い場合は、直交変調器の直交度のずれにより発生する線形歪と複素振幅信号Ｉ(ｔ)及びＱ(ｔ)の平均振幅比のずれによって発生する線形歪の補償に関わるアフィン変換係数の更新を停止し、
【数８】
2008199643.tif 000006
【００１９】
の式を用いてＤＣオフセット成分を検出し、摂動法を用いてＤＣオフセットパワーが小さくなる方向に補正係数ＤＣＩ、ＤＣＱの値を更新することを特徴する。
【発明の効果】
【００２０】
本発明によれば、アフィン変換係数の算出に際し、レベルに応じて更新式を用いた第１のＣＬＣ（キャリアリークキャンセラ）アルゴリズ、あるいは摂動法を用いた第２のＣＬＣアルゴリズムにより、アフィン変換器２１の補償係数を更新することにより、送信電力の高低に関わらずＤＣオフセット、アナログ変調信号のＩ／Ｑゲイン比のずれに起因する歪、直交変調器の直交度のずれに起因する歪を補償することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施形態を説明する。  
（第１実施形態）
図１は、本発明の第１実施形態に係る歪補償直交変調器の構成例を示すブロック図である。
【００２２】
前段のデジタル変調部（図示せず）から出力される複素振幅信号Ｉ（ｔ）、Ｑ（ｔ）は、アフィン変換器２１に入力される。アフィン変換器２１は、アナログ変調信号のＤＣオフセット（キャリアリーク）、Ｉ／Ｑゲイン比のずれ、直交度のずれの各線形歪を補償する機能を有する。アフィン変換器２１は従来技術で示した図２と同一に構成されるもので、アフィン変換係数ＤＣＩ、ＤＣＱ、tanθ、ＩＱGain／（cosθ）を与えることによりアナログ直交変調器２２等のアナログ部に内在するＤＣオフセット、振幅比（ＩＱゲイン比）、直交度を補正するように機能する。
【００２３】
すなわち、アフィン変換器２１は、入力された複素振幅信号Ｉ（ｔ）、Ｑ（ｔ）をアフィン変換係数に基づいて以下の式に示すアフィン変換を行い、補償済み信号をアナログ直交変調器２２へ出力する。
【数９】
2008199643.tif 000007
【００２４】
アナログ直交変調器２２は、上記補償済み信号に基づき局部発振信号を直交変調してＲＦ（Radio Frequency：無線周波数）周波数帯へアップコンバートし、実信号である変調波信号を出力する。
【００２５】
アナログ直交変調器２２は、局部発振器３１、移相器３２、乗算器３３、３４、加算器３５により構成される。局部発振器３１は、キャリアとなるＲＦ帯の正弦波を発生する。移相器３２は、局部発振器３１の出力位相をπ／２シフトする。乗算器３３、３４は、入力信号のＩ相およびＱ相と、局部発振器３１の出力及び移相器３２の出力とをそれぞれ乗算する。加算器３５は、乗算器３３及び３４の出力を加算的に合成し、アナログ直交変調器２２の出力とする。このアナログ直交変調器２２でＲＦ帯にアップコンバートされた信号は、ＲＦ送信信号として出力される。
【００２６】
また、アナログ直交変調器２２から出力される信号の一部は、フィードバック回路を構成する周波数変換器２３に入力されてＩＦ帯にダウンコンバートされる。このＩＦ帯にダウンコンバートされた信号は、デジタル直交検波器２４に入力されて直交検波される。デジタル直交検波器２４は、入力された変調波信号若しくは上記変調波信号に周波数変換若しくは増幅の少なくとも一方が施された信号から搬送波成分を除去し、ＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）を出力する。このＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）は、メモリ２５に格納される。メモリ２７は、入力された複素振幅信号Ｉ（ｔ）及びＱ（ｔ）を格納する。
【００２７】
制御部２６は、複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）に残留する線形歪を歪係数として抽出し、複素フィードバック信号Ｉ’（ｔ）、Ｑ’（ｔ）のレベルに応じて歪係数を含んだ更新式あるいは摂動法を用いて現在のアフィン変換係数を新しいアフィン変換係数に更新してアフィン変換器２１に再設定する。
【００２８】
即ち制御部２６は、メモリ２５に格納されたデータからフィードバック信号のレベルを測定し、信号レベルがある一定閾値以上であった場合は、更新式を用いたキャリアリーク検出アルゴリズム（以下、第１のＣＬＣアルゴリズムと呼ぶ）によりＤＣオフセット、ゲイン比のずれ、直交度のずれの検出を行い、アフィン変換器２１の補償係数を更新し、各線形歪の補償を行う。また、制御部２６は、上記フィードバック信号のレベルが閾値未満であった場合は、摂動法を用いたキャリアリーク検出アルゴリズム（以下、第２のＣＬＣアルゴリズムと呼ぶ）によりＤＣオフセットのみ検出し、アフィン変換器２１の補償係数の更新を行う。
【００２９】
図３（ａ）、（ｂ）に示すように線形歪の特徴として、ＤＣオフセットは、送信電力の大きさでその歪値が大きく変動することはないが、ＩＱ平均振幅比ずれと直交度ずれは送信電力が小さくなればそれに応じて歪の絶対レベルも小さくなる。このことから送信電力が十分に低ければ、ＩＱ平均振幅比ずれと直交度のずれの検出、更新を停止しても問題はなく、ＤＣオフセット成分のみ検出して補償係数の更新を行えば良い。そこで、送信電力が低いときは、摂動法を用いたキャリアリーク検出アルゴリズム即ち第２のＣＬＣアルゴリズムでＤＣオフセットのみ検出して補償係数を更新し、送信電力が高いときは、更新式を用いたキャリアリーク検出アルゴリズム即ち第１のＣＬＣアルゴリズムでＤＣオフセット、ゲイン比のずれ、直交度のずれを検出して補償係数を更新する。
【００３０】
次に、上記制御部２６の詳細な制御動作を図４に示すフローチャートを参照して説明する。  
制御部２６は、メモリ２５に格納された複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）のＮサンプル区間における平均振幅値を算出してレベル検出を行い（ステップＡ１）、その検出した信号レベルがある一定閾値以上であるかどうかを判定する（ステップＡ２）。
【００３１】
上記ステップＡ２で、複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）のレベルがある一定閾値以上であると判定された場合は、更新式を用いた第１のＣＬＣアルゴリズによりＤＣオフセット、ゲイン比のずれ、直交度のずれを検出して補償係数を更新する（ステップＡ３）。
【００３２】
すなわち、
【数１０】
2008199643.tif 000008
【００３３】
の式を用いて線形歪を検出する。
【００３４】
次いで、
【数１１】
2008199643.tif 000009
【００３５】
の式を用いてアフィン変換器２１のアフィン変換係数を更新する。
【００３６】
また、上記ステップＡ２で、複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）のレベルが閾値未満であると判定された場合には、摂動法を用いた第２のＣＬＣアルゴリズムでＤＣオフセットのみ検出してアフィン変換器２１の補償係数を更新する。すなわち、複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）のレベルが閾値未満である場合には、アナログ直交変調器２２の直交度のずれにより発生する線形歪とＩ（ｔ）及びＱ（ｔ）の平均振幅比のずれによって発生する線形歪の補償に関わるアフィン変換係数の更新を停止し、
【数１２】
2008199643.tif 000010
【００３７】
の式を用いてＤＣオフセット成分を検出し、摂動法を用いてＤＣオフセットパワー（Offset）が小さくなる方向に補正係数ＤＣＩ、ＤＣＱの値を更新する。
【００３８】
図５は、摂動法を用いた第２のＣＬＣアルゴリズムの動作説明図である。Ｐ０は、現在アフィン変換器２１に設定されている補正係数ＤＣＩ、ＤＣＱを示す点である。図５（ａ）に示すようにＰ０をアフィン変換係数の基準値として補正係数ＤＣＩ及びＤＣＱにそれぞれステップサイズ分の正及び負の摂動を与えた点Ｐ１〜Ｐ４を設定し、それらのＰ１からＰ４におけるＤＣオフセットパワーをそれぞれ算出し、最小のＤＣオフセットパワーが検出された点（本例ではＰ１）を新たな基準値とするように、図５（ｂ）に示すように基準とするアフィン変換係数を決められたステップサイズ分だけ移動させる。
【００３９】
上記第１実施形態で示したように、アフィン変換係数の算出に際し、信号レベルが小さい時は、位相差φの算出が不要な摂動法を用いた第２のＣＬＣアルゴリズムに切替えることにより、例えば電源投入直後に無送信（無信号）状態が続いたような場合であっても、少なくともＤＣオフセットに起因する歪を補償することができる。なお、第２のＣＬＣアルゴリズムとして、ＤＣＩ及びＤＣＱを組にして摂動法を適用したものを説明したが、同様にＩＱGainとθを組にし、｜１−α｜と｜sinθ’｜の和を最小にするように摂動制御してもよい。
【００４０】
（第２実施形態）
次に、本発明の第２実施形態について説明する。  
この第２実施形態に係る歪補償直交変調器は、第１実施形態に係る歪補償直交変調器において、制御部２６が閾値と比較して信号レベルを検出する場合、比較する信号として前段のデジタル変調部から送られてくる複素振幅信号Ｉ（ｔ）、Ｑ（ｔ）、即ち送信信号データをメモリ２７に格納して用いるようにしたものである。制御部２６は、メモリ２７に格納された複素振幅信号Ｉ（ｔ）、Ｑ（ｔ）の平均振幅と閾値とを比較してＣＬＣアルゴリズムを選択する。この場合、上記閾値の設定は、送信信号のレベルを徐々に低下させ、直交度ずれ、又は振幅比ずれの検出値が収束しなくなる送信信号のレベルとすればよい。
【００４１】
その他の部分は、第１実施形態と同様の構成であるので、詳細な説明は省略する。
【００４２】
上記第２実施形態で示したようにデジタル変調部から送られてくる複素振幅信号Ｉ（ｔ）、Ｑ（ｔ）のレベルを検出し、そのレベルに応じて更新式を用いた第１のＣＬＣアルゴリズ、あるいは摂動法を用いた第２のＣＬＣアルゴリズムにより、アフィン変換器２１の補償係数を更新しても、第１実施形態の場合と同様に送信電力の高低に関わらずＤＣオフセット、アナログ変調信号Ｉ（ｔ）、Ｑ（ｔ）の平均振幅比のずれに起因する歪、直交変調器の直交度のずれに起因する歪を補償することができる。
【００４３】
（第３実施形態）
本実施形態は、上記第１実施形態に示した歪補償直交変調器を例えば４キャリアのＷ−ＣＤＭＡ（Wide-Code Division Multiple Access）信号を送信する送信装置（無線基地局）に適用した場合の例を示している。
【００４４】
図６は、本発明の第３実施形態に係る送信装置の構成を示すブロック図であり、ベースバンド処理以降の送信系のみ示している。
【００４５】
図６において、デジタル変調部４１で、入力される４つのベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップサンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。上記デジタル変調部４１でデジタル変調された信号は、歪補償部６２によりアフィン変換を含む歪補償が行われる。歪補償部６２は、図７にて詳細を後述するようにＤＰＤ（Digital PreDistortion）部６１とアフィン変換器２１を直列に接続して構成している。歪補償部６２で歪補償された信号は、Ｄ／Ａコンバータ４２でアナログ信号に変換された後、ローパスフィルタ（ＬＰＦ）４３を介してアナログ直交変調器４４へ送られる。このアナログ直交変調器４４は、例えばＭＭＩＣ（Microwave Monolithic Integrated Circuit）により実現される。
【００４６】
上記アナログ直交変調器４４は、Ｄ／Ａコンバータ４２でＤ／Ａ変換されたアナログ信号を目的のＲＦ周波数帯へアップコンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器４５で増幅され、アンテナ（図示せず）から外部へ送信される。
【００４７】
そして、上記電力増幅器４５で増幅された信号の一部が結合器５１により取り出され、フィードバック系の周波数変換部であるミキサ５２に入力される。ミキサ５２は、電力増幅器４５で増幅された信号をＩＦ周波数帯へとダウンコンバートする。このミキサ５２でダウンコンバートされたＩＦ信号は、帯域制限フィルタ５３で帯域制限され、目的のＩＦ周波数以外の周波数成分が除去される。帯域制限フィルタ５３で帯域制限されたアナログ信号は、Ａ／Ｄコンバータ５４によりデジタル信号へ変換されてデジタル直交検波部５５へ送られる。デジタル直交検波部５５は、Ａ／Ｄコンバータ５４で変換されたデジタル信号をデジタル直交検波し、前記デジタル変調部４１と実質的に等しいＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）を出力する。
【００４８】
上記デジタル直交検波部５５の出力信号は、制御部２６’へ送られる。制御部２６’は、第１実施形態で説明したようにデジタル変調部４１で変調した信号及びデジタル直交検波部５５で検波された信号に基づき、アフィン変換器２１で使用する各歪補償係数の更新を行う。
【００４９】
次に上記制御部２６’の具体的な構成例について、図７を参照して説明する。  
この場合、制御部２６’によって制御されるアフィン変換器２１は、ＤＰＤ（Digital PreDistortion）部６１を直列に接続して歪補償部６２を構成している。ＤＰＤ部６１は、入力されたＩＦ信号の瞬時電力を算出し、その電力に応じた予歪を歪補償テーブルから読み出して入力されたＩＦ信号に乗算する。歪補償テーブルには電力増幅器４５等で発生する非線形歪の逆特性が記憶されている。ＤＰＤ部６１の歪補償テーブル及びアフィン変換器２１の４つのアフィン変換係数ＤＣＩ、ＤＣＱ、tanθ、ＩＱGain／（cosθ）は、歪が小さくなるように制御部２６’により信号レベルに応じて更新される。ＤＰＤ部６１やアフィン変換器２１の入出力はリアルタイムに行われるが、歪補償テーブルや係数の更新はバッチ処理でよい。
【００５０】
そして、制御部２６’に設けられるメモリ２７、２５は、デジタル変調部４１からの入力（ＩＦ信号Ｉ(ｔ)、Ｑ(ｔ))、及びデジタル直交検波部５５からの入力（複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）をそれぞれ一時記憶する。
【００５１】
閾値判定部７１は、メモリ２５から読み出した複素フィードバック信号の平均レベル（電力）を測定し、閾値と比較して、閾値以上か否かを示す判定信号を線形歪検出部７５とオフセット電力検出部７６に出力する。
【００５２】
線形歪検出部７５は、平均レベルが閾値以上であることを示す判定信号が入力されたときに、メモリ２５から読み出した複素フィードバック信号に含まれているＩ相、Ｑ相それぞれのＤＣオフセット、Ｉ／Ｑゲイン比、直交度を個々に分離して検出し、係数更新部７７に出力する。なお、線形歪検出部７５には、複素フィードバック信号の位相回転φを補償するための基準として、メモリ２７から読み出したＩＦ信号も入力される。
【００５３】
オフセット電力検出部７６は、平均レベルが閾値以上でないことを示す判定信号が入力されたときに、メモリ２５から読み出した複素フィードバック信号に含まれているＤＣオフセット（キャリアリーク）の電力を検出し、係数更新部７７に出力する。
【００５４】
係数更新部７７は、線形歪検出部７５で検出された線形歪が入力されたときは第１のＣＬＣアルゴリズムである更新式を用い、オフセット電力検出部７６で検出された線形歪が入力されたときは第２のＣＬＣアルゴリズムである摂動法を用いて、アフィン変換係数を更新する。
【００５５】
適応等化器７２は、メモリ２７から読み出したＩＦ信号を参照信号として、メモリ２５から読み出した複素フィードバック信号を適応的に等化し、その等化誤差（等化出力と参照信号との差分）をＤＰＤアルゴリズム部７３に出力する。等化は線形演算により行われ、等化誤差は線形演算では等化できない成分、つまり非線形歪を表している。
【００５６】
ＤＰＤアルゴリズム部７３は、等化誤差の平均電力を最小化するように、非線形歪の逆特性を再現する多項式の各係数を摂動法により１つずつ更新する。
【００５７】
多項式計算部７４は、ＤＰＤアルゴリズム部７３により更新された係数を用いて多項式を計算し、ＤＰＤ部６１の歪補償テーブルを補間する。適応等化器７２、ＤＰＤアルゴリズム部７３、多項式計算部７４をまとめてＤＰＤ制御部７８と呼ぶ。本例では、複素フィードバック信号が、線形歪の補償と非線形歪の補償の両方に共通に利用される。
【００５８】
上記送信装置において第１のＣＬＣアルゴリズムと第２のＣＬＣアルゴリズムの動作可能な送信信号のレベルを測定した結果、第１のＣＬＣアルゴリズムは最低１５．５［ｄＢｍ］までの送信電力で同じ精度を保ったまま検出が可能であり、２のＣＬＣアルゴリズムは最大４６［ｄＢｍ］までの送信電力で同じ精度を保ったまま検出が可能であることが確認できた。このとき第１のＣＬＣアルゴリズムと第２のＣＬＣアルゴリズムの切替えを行う閾値は４６［ｄＢｍ］と１５．５［ｄＢｍ］の間のレベルに設定すればよい。但し、振幅比ずれと直交度ずれの検出、更新処理のダイナミックレンジを大きくとる場合には、１５．５［ｄＢｍ］に閾値を設定することが望ましい。
【００５９】
上記図６に示した第３実施形態では、歪成分の検出、補償の精度を大きく左右するＤ／Ａコンバータ４２、Ａ／Ｄコンバータ５４として、例えば１６ｂｉｔのＤ／Ａコンバータ、１２ｂｉｔのＡ／Ｄコンバータを用いている。
【００６０】
上記実施形態で示したようにアフィン変換器を用いて歪補償を行うアナログ直交変調器において、アフィン変換係数の算出に際し、信号レベルに応じて更新式あるいは摂動法のＣＬＣアルゴリズムを選択することにより、送信電力の高低に関わらず、任意の送信レベルにおいて、ＤＣオフセット、アナログ変調信号Ｉ（ｔ）、Ｑ（ｔ）の平均振幅比のずれに起因する歪、直交変調器の直交度のずれに起因する歪等の線形歪を精度良く補償することが可能となる。
【００６１】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る歪補償直交変調器の構成を示すブロック図である。
【図２】本発明及び従来のアフィン変換器の構成図である。
【図３】送信電力のレベルと線形歪との関係を示す図である。
【図４】本発明の第１実施形態における制御部の動作を示すフローチャートである。
【図５】同実施形態における摂動法を用いた第２のＣＬＣアルゴリズムの動作説明図である。
【図６】本発明の第３実施形態に係る送信装置の構成を示すブロック図であり
【図７】同実施形態における制御部の具体的な構成図である。
【図８】従来の歪補償直交変調器の構成図である。
【符号の説明】
【００６３】
２１…アフィン変換器、２２…アナログ直交変調器、２３…周波数変換器、２４…デジタル直交検波器、２５、２７…メモリ、２６…制御部、３１…局部発振器、３２…移相器、３３、３４…乗算器、３５…加算器、４１…デジタル変調部、４２…Ｄ／Ａコンバータ、４３…ローパスフィルタ（ＬＰＦ）、４４…アナログ直交変調器、４５…電力増幅器、５１…結合器、５２…ミキサ、５３…帯域制限フィルタ、５４…Ａ／Ｄコンバータ、５５…デジタル直交検波部、６１…ＤＰＤ部、６２…歪補償部、７１…閾値判定部、７２…適応等化器、７３…ＤＰＤアルゴリズム部、７４…多項式計算部、７５…線形歪検出部、７６…オフセット電力検出部、７７…係数更新部、７８…ＤＰＤ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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