(57)【要約】【課題】  間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減し、さらにスイッチング動作時のトランジスタ間の貫通電流を低減する。【解決手段】  縦積み接続したｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いて構成される論理回路において、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれが、高電位側に配置したｎＭＯＳトランジスタと低電位側に配置したｐＭＯＳトランジスタの各ソース端子を接続した複合トランジスタで構成され、複合トランジスタを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート端子に、相補的なディジタル信号が入力される構成である。【選択図】        図４
2008148229.tif 000002
【特許請求の範囲】
【請求項１】
縦積み接続したｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いて構成される論理回路において、
前記論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれが、高電位側に配置したｎＭＯＳトランジスタと低電位側に配置したｐＭＯＳトランジスタの各ソース端子を接続した複合トランジスタで構成され、
前記複合トランジスタを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート端子に、相補的なディジタル信号が入力される構成である
ことを特徴とする論理回路。
【請求項２】
請求項１に記載の論理回路において、
前記複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を前記複合トランジスタのドレイン端子とし、前記複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を前記複合トランジスタのソース端子とし、前記複合トランジスタをｎＭＯＳトランジスタとして機能させる構成である
ことを特徴とする論理回路。
【請求項３】
請求項１に記載の論理回路において、
前記複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を前記複合トランジスタのソース端子とし、前記複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を前記複合トランジスタのドレイン端子とし、前記複合トランジスタをｐＭＯＳトランジスタとして機能させる構成である
ことを特徴とする論理回路。
【請求項４】
請求項２に記載の論理回路において、
前記複合トランジスタを構成するｐＭＯＳトランジスタは、デプレッション型トランジスタである
ことを特徴とする論理回路。
【請求項５】
請求項３に記載の論理回路において、
前記複合トランジスタを構成するｎＭＯＳトランジスタは、デプレッション型トランジスタである
ことを特徴とする論理回路。
【請求項６】
請求項１に記載の論理回路において、
前記複合トランジスタを２以上組み合わせて構成される論理演算部を２組備え、各組の論理演算部に相補的なディジタル信号を入力し、相補的な２つの出力を得る構成である
ことを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠動作する論理回路の低消費電力化技術に係わり、特に動作停止時（待機時）のリーク電流を低減して平均消費電力を削減する論理回路に関する。なお、間欠動作する論理回路とは、例えば無線タグ（ＲＦＩＤ）や携帯型無線端末に使用される高周波アナログ回路を想定しているが、一般に集積回路における論理回路や演算回路も含むものとする。
【背景技術】
【０００２】
図９は、ＣＭＯＳトランジスタを用いた従来の論理回路の構成例を示す（非特許文献１）。ここでは、論理回路のとしてインバータ回路の例を示す。インバータ回路は、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ２１を縦積み接続した構成である。ｐＭＯＳトランジスタ２１のソース端子Ｓを電源電位（Ｖdd）に接続し、ｎＭＯＳトランジスタ１１のソース端子Ｓを接地電位(GND) に接続し、各トランジスタのゲート端子Ｇを接続して入力端子ＩＮとし、各トランジスタのドレイン端子Ｄを接続して出力端子ＯＵＴとし、各トランジスタの相補的なスイッチング動作により、入力信号の論理を反転した出力信号が得られる構成である。
【非特許文献１】小林隆夫、高木茂孝、「デジタル集積回路入門」、p.92、ISBN4-7856-1202-9
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳトランジスタを用いた従来の論理回路は、スイッチオフになっているトランジスタのゲート／ソース間電位が０Ｖであるため、リーク電流を十分に小さくできない問題があった。また、論理回路のスイッチング動作時に、縦積み接続されたトランジスタが同時にオンになって貫通電流が発生する問題があった。
【０００４】
本発明は、以上の問題点を考慮し、間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減し、さらにスイッチング動作時のトランジスタ間の貫通電流を低減することができる論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、縦積み接続したｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いて構成される論理回路において、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれが、高電位側に配置したｎＭＯＳトランジスタと低電位側に配置したｐＭＯＳトランジスタの各ソース端子を接続した複合トランジスタで構成され、複合トランジスタを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート端子に、相補的なディジタル信号が入力される構成である。
【０００６】
複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を複合トランジスタのドレイン端子とし、複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を複合トランジスタのソース端子とし、複合トランジスタをｎＭＯＳトランジスタとして機能させる構成である。
【０００７】
この複合トランジスタを構成するｐＭＯＳトランジスタは、デプレッション型トランジスタとしてもよい。
【０００８】
複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を複合トランジスタのソース端子とし、複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を複合トランジスタのドレイン端子とし、複合トランジスタをｐＭＯＳトランジスタとして機能させる構成である。
【０００９】
この複合トランジスタを構成するｎＭＯＳトランジスタは、デプレッション型トランジスタとしてもよい。
【００１０】
本発明は、複合トランジスタを２以上組み合わせて構成される論理演算部を２組備え、各組の論理演算部に相補的なディジタル信号を入力し、相補的な２つの出力を得る構成である。
【発明の効果】
【００１１】
本発明の論理回路は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを縦積み接続した複合トランジスタを用いて、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを置き換えることにより、待機時に電流を遮断する複合トランジスタを構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート／ソース間を共に逆バイアス状態にできる。したがって、間欠動作する論理回路では、高い閾値のトランジスタを用いずに待機時のリーク電流を大幅に低減することができる。また、論理回路のスイッチング動作時に、縦積み接続された複合トランジスタは同時にオンになることがないので貫通電流が発生しない。これにより、非常に低消費電力の論理回路を実現することができる。
【発明を実施するための最良の形態】
【００１２】
（第１の基本構成）
図１は、本発明の論理回路の第１の基本構成を示す。本発明の論理回路は、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを、エンハンスメント型トランジスタを用いた複合トランジスタに置き換える。
【００１３】
図１(1) に示すｎＭＯＳトランジスタ１１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ１２と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ１３を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３の各ソース端子を接続する。ｎＭＯＳトランジスタ１２のゲート端子を複合トランジスタのゲート端子Ｇとし、ｐＭＯＳトランジスタ１３のドレイン端子を複合トランジスタのソース端子Ｓとし、ｎＭＯＳトランジスタ１２のドレイン端子を複合トランジスタのドレイン端子Ｄとし、それぞれｎＭＯＳトランジスタ１１のゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応する。ｐＭＯＳトランジスタ１３のゲート端子Ｇには、ｎＭＯＳトランジスタ１２のゲート端子Ｇの入力信号の論理を反転させた反転信号が入力する。
【００１４】
図１(2) に示すｐＭＯＳトランジスタ２１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ２２と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ２３を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２３の各ソース端子を接続する。ｐＭＯＳトランジスタ２３のゲート端子を複合トランジスタのゲート端子Ｇとし、ｎＭＯＳトランジスタ２２のドレイン端子を複合トランジスタのソース端子Ｓとし、ｐＭＯＳトランジスタ２３のドレイン端子を複合トランジスタのドレイン端子Ｄとし、それぞれｐＭＯＳトランジスタ２１のゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応する。ｎＭＯＳトランジスタ２２のゲート端子Ｇには、ｐＭＯＳトランジスタ２３のゲート端子Ｇの入力信号の論理を反転させた反転信号が入力する。
【００１５】
図１に示す複合トランジスタは、エンハンスメント型のｎＭＯＳトランジスタ１２，２２とエンハンスメント型のｐＭＯＳトランジスタ１３，２３を用いた構成であるため、高周波信号に対しては図１(3) に示すように入力信号振幅に対して出力信号振幅が小さくなる。
【００１６】
（第２の基本構成）
図２は、本発明の論理回路の第２の基本構成を示す。本発明の論理回路は、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを、エンハンスメント型トランジスタおよびデプレッション型トランジスタを用いた複合トランジスタに置き換える。
【００１７】
図２(1) に示すｎＭＯＳトランジスタ１１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ１２と、低電位側に配置したデプレッション型のｐＭＯＳトランジスタ１４を縦積み接続した複合トランジスタに置き換える。ここに示す複合トランジスタは、図１(1) に示す複合トランジスタのエンハンスメント型のｐＭＯＳトランジスタ１３の代わりにデプレッション型のｐＭＯＳトランジスタ１４を用いた構成である。その他の端子関係は同様である。
【００１８】
図２(2) に示すｐＭＯＳトランジスタ２１は、高電位側に配置したデプレッション型のｎＭＯＳトランジスタ２４と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ２３を縦積み接続した複合トランジスタに置き換える。ここに示す複合トランジスタは、図１(2) に示す複合トランジスタのエンハンスメント型のｎＭＯＳトランジスタ２２の代わりにデプレッション型のｎＭＯＳトランジスタ２４を用いた構成である。その他の端子関係は同様である。
【００１９】
このような図１または図２に示す複合トランジスタを用いることにより、リーク電流を大幅に低減することができる。これについて図３を参照して説明する。図３は、ドレイン／ソース間に一定電圧が印加されている時のゲート／ソース間電圧（ＶGS）とドレイン電流（ log｜ID｜）の関係を模式的に示す。ＣＭＯＳトランジスタを用いた論理回路では、トランジスタがスイッチとして動作し、オフ状態になっているトランジスタのゲート／ソース間電圧は０Ｖ、ドレイン／ソース間には電源電圧Ｖddが印加される。このため、図３に示すゲート／ソース間電圧が０Ｖの場合のリーク電流が流れる。これに対して、複合トランジスタを用いた論理回路は、オフの状態になっている複合トランジスタを構成する２つのトランジスタのゲート／ソース間電圧は、電源電圧Ｖddの約半分の電圧で逆バイアスされ、ドレイン／ソース間には電源電圧の約半分の電圧が印加される。このため、複合トランジスタを用いた論理回路のリーク電流は、従来構成に比べて桁違いに小さくなる。
【００２０】
また、複合トランジスタを構成することにより、閾値の小さいトランジスタを用いることができる。これは、図３に示すように、オフ時に電源電圧の約半分の電圧でトランジスタが逆バイアスされるため、閾値の小さいトランジスタでも十分にリーク電流が低減されるためである。このため、閾値の大きなトランジスタは不要となり、プロセスコストを削減することができる。
【００２１】
また、複合トランジスタを構成することにより、貫通電流がなく消費電力を低減することができる。例えばインバータ回路を例にすると、インバータ回路の入力信号が例えばハイレベルからローレベルに切り替わる瞬間、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方が同時にオンになり貫通電流が流れる。これに対して、複合トランジスタを用いるインバータ回路（以下に説明する）は、４個のトランジスタが同時にオンになることはなく、貫通電流は流れない。このように、複合トランジスタで構成された論理回路は、貫通電流が発生しない特徴がある。
【００２２】
また、デプレッション型のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタは、電流が流れ始めるゲート／ソース間閾値電圧がエンハンスメント型トランジスタに比べて低い。そのため、図３に示すように、デプレッション型のｎＭＯＳトランジスタのゲート／ソース間に電源電圧Ｖddの半分の電圧を印加した場合、エンハンスメント型トランジスタに比べて大きな電流が得られる。これにより、高周波信号に対しても図２(3) に示すように、出力信号振幅が広がり、フル振幅の論理回路を構成することができる。
【００２３】
（第１の実施形態）
図４は、本発明の論理回路の第１の実施形態を示す。ここではインバータ回路を例として示すが、比較のために従来のインバータ回路の構成も示す。
【００２４】
図において、従来のインバータ回路を構成するｎＭＯＳトランジスタ１１は、エンハンスメント型のｎＭＯＳトランジスタ１２とエンハンスメント型のｐＭＯＳトランジスタ１３を縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１は、エンハンスメント型のｎＭＯＳトランジスタ２２とエンハンスメント型のｐＭＯＳトランジスタ２３を縦積みした複合トランジスタに置き換える。ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のゲート端子を直結して入力端子ＩＮに接続し、ｐＭＯＳトランジスタ１３とｎＭＯＳトランジスタ２２のゲート端子を直結して反転入力端子ＩＮに接続し、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のドレイン端子を直結して出力端子ＯＵＴに接続する。ｎＭＯＳトランジスタ２２のドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１３のドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。
【００２５】
このように、本実施形態の論理回路には、入力信号および反転入力信号が必要になる。したがって、本実施形態の論理回路を多段接続することを想定すると、次段の複合トランジスタを用いた論理回路のために、出力信号の論理反転した反転出力信号が必要になる。図４(3) のインバータ回路は、出力端子ＯＵＴおよび反転出力端子ＯＵＴを有する構成例を示す。並列接続される２つのインバータ回路は相補的な構成であり、入力端子ＩＮと反転入力端子ＩＮが相補的に接続される。
【００２６】
（第２の実施形態）
図５は、本発明の論理回路の第２の実施形態を示す。ここではインバータ回路を例として示すが、比較のために従来のインバータ回路の構成も示す。
【００２７】
図において、従来のインバータ回路を構成するｎＭＯＳトランジスタ１１は、エンハンスメント型のｎＭＯＳトランジスタ１２とデプレッション型のｐＭＯＳトランジスタ１４を縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１は、デプレッション型のｎＭＯＳトランジスタ２４とエンハンスメント型のｐＭＯＳトランジスタ２３を縦積みした複合トランジスタに置き換える。ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のゲート端子を直結して入力端子ＩＮに接続し、ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ２４のゲート端子を直結して反転入力端子ＩＮに接続し、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のドレイン端子を直結して出力端子ＯＵＴに接続する。ｎＭＯＳトランジスタ２４のドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１４のドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。図５(3) には、出力端子ＯＵＴに対する反転出力端子ＯＵＴを形成するために、相補的な構成で入力信号が相補的に接続されるインバータ回路を並列に接続した構成を示す。
【００２８】
（第３の実施形態）
図６は、本発明の論理回路の第３の実施形態を示す。ここではＮＡＮＤ回路を例として示すが、比較のために従来のＮＡＮＤ回路の構成も示す。
【００２９】
図において、従来のＮＡＮＤ回路を構成するｎＭＯＳトランジスタ１１ａは、エンハンスメント型のｎＭＯＳトランジスタ１２ａとエンハンスメント型のｐＭＯＳトランジスタ１３ａを縦積みした複合トランジスタに置き換え、ｎＭＯＳトランジスタ１１ｂは、エンハンスメント型のｎＭＯＳトランジスタ１２ｂとエンハンスメント型のｐＭＯＳトランジスタ１３ｂを縦積みした複合トランジスタに置き換える。また、ｐＭＯＳトランジスタ２１ａは、エンハンスメント型のｎＭＯＳトランジスタ２２ａとエンハンスメント型のｐＭＯＳトランジスタ２３ａを縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１ｂは、エンハンスメント型のｎＭＯＳトランジスタ２２ｂとエンハンスメント型のｐＭＯＳトランジスタ２３ｂを縦積みした複合トランジスタに置き換える。
【００３０】
ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａのゲート端子を直結して入力端子Ａに接続し、ｐＭＯＳトランジスタ１３ａとｎＭＯＳトランジスタ２２ａのゲート端子を直結して反転入力端子Ａに接続する。ｎＭＯＳトランジスタ１２ｂとｐＭＯＳトランジスタ２３ｂのゲート端子を直結して入力端子Ｂに接続し、ｐＭＯＳトランジスタ１３ｂとｎＭＯＳトランジスタ２２ｂのゲート端子を直結して反転入力端子Ｂに接続する。ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａとｐＭＯＳトランジスタ２３ｂの各ドレイン端子を直結して出力端子Ａ・Ｂに接続する。ｎＭＯＳトランジスタ２２ａ，２２ｂのドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１３ｂのドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。ここでは、出力端子Ａ・Ｂに対する反転出力端子Ａ・Ｂを形成するために、ＮＡＮＤ回路と相補的な構成で入力信号が相補的に接続されるＡＮＤ回路を並列に接続した構成を示す。
【００３１】
（第４の実施形態）
図７は、本発明の論理回路の第４の実施形態を示す。ここではＮＡＮＤ回路を例として示すが、比較のために従来のＮＡＮＤ回路の構成も示す。
【００３２】
図において、従来のＮＡＮＤ回路を構成するｎＭＯＳトランジスタ１１ａは、エンハンスメント型のｎＭＯＳトランジスタ１２ａとデプレッション型のｐＭＯＳトランジスタ１４ａを縦積みした複合トランジスタに置き換え、ｎＭＯＳトランジスタ１１ｂは、エンハンスメント型のｎＭＯＳトランジスタ１２ｂとデプレッション型のｐＭＯＳトランジスタ１４ｂを縦積みした複合トランジスタに置き換える。また、ｐＭＯＳトランジスタ２１ａは、デプレッション型のｎＭＯＳトランジスタ２４ａとエンハンスメント型のｐＭＯＳトランジスタ２３ａを縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１ｂは、デプレッション型のｎＭＯＳトランジスタ２４ｂとエンハンスメント型のｐＭＯＳトランジスタ２３ｂを縦積みした複合トランジスタに置き換える。
【００３３】
ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａのゲート端子を直結して入力端子Ａに接続し、ｐＭＯＳトランジスタ１４ａとｎＭＯＳトランジスタ２４ａのゲート端子を直結して反転入力端子Ａに接続する。ｎＭＯＳトランジスタ１２ｂとｐＭＯＳトランジスタ２３ｂのゲート端子を直結して入力端子Ｂに接続し、ｐＭＯＳトランジスタ１４ｂとｎＭＯＳトランジスタ２４ｂのゲート端子を直結して反転入力端子Ｂに接続する。ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａとｐＭＯＳトランジスタ２３ｂの各ドレイン端子を直結して出力端子Ａ・Ｂに接続する。ｎＭＯＳトランジスタ２４ａ，２４ｂのドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１４ｂのドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。ここでは、出力端子Ａ・Ｂに対する反転出力端子Ａ・Ｂを形成するために、ＮＡＮＤ回路と相補的な構成で入力信号が相補的に接続されるＡＮＤ回路を並列に接続した構成を示す。
【００３４】
（第５の実施形態）
図８は、本発明の論理回路の第５の実施形態を示す。
一般的に論理関数をｆk とし、入力（ｘ1,ｘ2,…,ｘn）に対して出力ｆk（ｘ1,ｘ2,…,ｘn ) を得る論理回路を複合トランジスタで構成する場合には、図８(2) に示すように、反転入力（ｘ1,ｘ2,…,ｘn）が必要になる。そこで、多段接続される論理回路を複合トランジスタで構成する場合には、前段の論理回路で反転出力ｆk（ｘ1,ｘ2,…,ｘn)が得られる構成とする。
【００３５】
図８(3),(4) は、多段接続される従来の論理回路を本発明の複合トランジスタで構成する例を示す。ここで、論理関数ｆ3 ，ｆ6 で表す論理回路は、例えば図６または図７に示すＮＡＮＤ回路であり、論理関数ｆ4 ，ｆ5 で表す論理回路は、例えば図４または図５に示すインバータ回路である。本発明の複合トランジスタを用いた論理回路は、正反の２種類の入力信号が必要になるので、次段の論理回路が接続される場合には正反の２種類の出力信号が得られる構成をとる。図８(2),(4) では、反転信号を破線で示す。
【図面の簡単な説明】
【００３６】
【図１】本発明の論理回路の第１の基本構成を示す図。
【図２】本発明の論理回路の第２の基本構成を示す図。
【図３】エンハンスメント型トランジスタとデプレッション型トランジスタの特性を示す図。
【図４】本発明の論理回路の第１の実施形態（インバータ回路）を示す図。
【図５】本発明の論理回路の第２の実施形態（インバータ回路）を示す図。
【図６】本発明の論理回路の第３の実施形態（ＮＡＮＤ回路）を示す図。
【図７】本発明の論理回路の第４の実施形態（ＮＡＮＤ回路）を示す図。
【図８】本発明の論理回路の第５の実施形態を示す図。
【図９】従来の論理回路の構成例を示す図。
【符号の説明】
【００３７】
１１  ｎＭＯＳトランジスタ
２１  ｐＭＯＳトランジスタ
１２，２２  ｎＭＯＳトランジスタ（エンハンスメント型）
１３，２３  ｐＭＯＳトランジスタ（エンハンスメント型）
１４  ｎＭＯＳトランジスタ（デプレッション型）
２４  ｐＭＯＳトランジスタ（デプレッション型）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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