(57)【要約】【課題】異なる出力形式にかかる撮像素子に対しても、所望の画像処理部を汎用的に利用できるよう、画像デ−タ順序変換部を設けることで、撮像素子やその出力形式の変更にフレキシブルに対応可能な撮像装置を実現することを目的とする。【解決手段】撮像素子で取得した画像デ−タを画像処理に適した順序に変換する画像デ−タ順序変換部を備える撮像装置であって、画像デ−タ順序変換部は、画像デ−タを記憶するための複数の記憶領域を有し記憶領域ごとに入出力が可能な記憶部と、複数の記憶領域のなかから一の記憶領域を画像デ−タごとに所定の入力規則に従い選択し画像デ−タを記憶させる入力制御部と、複数の記憶領域のなかから一の記憶領域を画像デ−タごとに所定の出力規則に従い選択し画像デ−タを出力させる出力制御部と、入力制御部と出力制御部とにそれぞれ入力規則と出力規則を与えるＣＰＵ部とを備える撮像装置とする。【選択図】    図１
2008199349.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子で取得した画像デ−タを画像処理に適した順序に変換する画像デ−タ順序変換部を備える撮像装置であって、
該画像デ−タ順序変換部は、
該画像デ−タを記憶するための複数の記憶領域を有し該記憶領域ごとに入出力が可能な記憶部と、
該複数の記憶領域のなかから一の記憶領域を該画像デ−タごとに所定の入力規則に従い選択し該画像デ−タを記憶させる入力制御部と、
該複数の記憶領域のなかから一の記憶領域を該画像デ−タごとに所定の出力規則に従い選択し該画像デ−タを出力させる出力制御部と、
該入力制御部と該出力制御部とにそれぞれ該入力規則と該出力規則を与えるＣＰＵ部と、
を備えることを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、
前記入力制御部は、
前記撮像素子から前記画像デ−タを入力する複数の入力チャンネルを備える
ことを特徴とする撮像装置。
【請求項３】
請求項１又は請求項２に記載の撮像装置において、
前記出力制御部は、
該出力制御部から前記画像デ−タを出力する複数の出力チャンネルを備える
ことを特徴とする撮像装置。
【請求項４】
請求項２に記載の撮像装置において、
前記複数の入力チャンネルは、
該入力チャンネルごとにすべての前記記憶領域に選択的に入力可能である
ことを特徴とする撮像装置。
【請求項５】
請求項３に記載の撮像装置において、
前記複数の出力チャンネルは、
該出力チャンネルごとにすべての前記記憶領域から選択的に出力可能である
ことを特徴とする撮像装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の撮像装置において、
前記画像デ−タ順序変換部は、
前記入力制御部に入力トリガ−を与え、前記出力制御部に出力トリガ−を与えるタイミング調整部を備える
ことを特徴とする撮像装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の撮像装置において、
前記出力制御部は、
該出力制御部から前記画像デ−タを出力する４つの出力チャンネルを備え、該出力チャンネルごとにＲＧＢのなかから選択された一の色にかかる前記画像デ−タを出力する
ことを特徴とする撮像装置。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の撮像装置において、
前記記憶領域がラインメモリであって、前記記憶部は、複数の該ラインメモリから構成される
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子から取得した画像デ−タを任意の順序に変更し、配列した後に、画像処理等が行える撮像装置に関する。
【背景技術】
【０００２】
ディジタルカメラを典型例とする撮像装置は、撮像素子から画像デ−タを抽出することで撮像を行う。撮像素子から画像デ−タを抽出する際の、撮像素子のデ−タ出力方式は様々なものが提案されており、その出力方式や出力チャンネル数に応じて、その後撮像装置での画像デ−タ処理方法も異なる。
また、撮像素子からのデ−タ出力方式や出力チャンネル数が異なる理由は、画素数の増大への対応や高速読み出し、コスト、技術的な制限等様々であって、撮像素子に求められる機能や性能に応じて特定の出力形式が採用される場合もある。
【０００３】
従って、ある撮像素子を用いた撮像装置では、その撮像素子の画像デ−タの出力形式に対応したデ−タ処理方法の画像処理部を構築することが一般的である。このため、用いる撮像素子が異なる場合や撮像素子そのもののデ−タ出力形式が異なる場合には、新たな画像デ−タ処理方式による画像処理部を構築し直す必要があった。
これに対し、撮像素子からの出力画素デ−タを一旦ラインメモリ−に取得し、指定した順序に並べ替えを行い、標準的な撮像素子出力に変換を行い対応することが、例えば特開２００６−１９１３６２号公報に開示されている。
【特許文献１】特開２００６−１９１３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この方法では、例えば、撮像素子からの出力の高速化のため、複数チャンネルでの出力とする場合への対応が困難であり、また、その実現にはコストがかかることが懸念される。さらには、この方法では、取得した画像デ−タの画像処理を効率的に行おうとしても、例えば撮像素子の出力チャンネルごとや画素の色ごとに画像処理をするということが困難であるという懸念もあった。
【０００５】
そこで、本発明は、撮像素子のデ−タ出力形式が、複数チャンネルにかかるもので出力された画像デ−タであっても、画像処理部において低コストで処理可能なように、所望の画像デ−タ順序に並べ替え可能な撮像装置を実現することを目的とする。
また、異なる出力形式にかかる撮像素子に対しても、所望の画像処理部を汎用的に利用できるよう、画像デ−タ順序変換部を設けることで、撮像素子やその出力形式の変更にフレキシブルに対応可能な撮像装置を実現することを目的とする。
【課題を解決するための手段】
【０００６】
この発明にかかる撮像装置は、撮像素子で取得した画像デ−タを画像処理に適した順序に変換する画像デ−タ順序変換部を備える撮像装置であって、画像デ−タ順序変換部は、画像デ−タを記憶するための複数の記憶領域を有し記憶領域ごとに入出力が可能な記憶部と、複数の記憶領域のなかから一の記憶領域を画像デ−タごとに所定の入力規則に従い選択し画像デ−タを記憶させる入力制御部と、複数の記憶領域のなかから一の記憶領域を画像デ−タごとに所定の出力規則に従い選択し画像デ−タを出力させる出力制御部と、入力制御部と出力制御部とにそれぞれ入力規則と出力規則を与えるＣＰＵ部と、を備えることを特徴とする。
【０００７】
また、この発明にかかる撮像装置は、好ましくは入力制御部が、撮像素子から画像デ−タを入力する複数の入力チャンネルを備えることを特徴とする。
また、この発明にかかる撮像装置は、好ましくは出力制御部が、出力制御部から画像デ−タを出力する複数の出力チャンネルを備えることを特徴とする。
また、この発明にかかる撮像装置は、好ましくは複数の入力チャンネルが、入力チャンネルごとにすべての記憶領域に選択的に入力可能であることを特徴とする。
【０００８】
また、この発明にかかる撮像装置は、好ましくは複数の出力チャンネルが、出力チャンネルごとにすべての記憶領域から選択的に出力可能であることを特徴とする。
また、この発明にかかる撮像装置は、好ましくは画像デ−タ順序変換部が、入力制御部に入力トリガ−を与え、出力制御部に出力トリガ−を与えるタイミング調整部を備えることを特徴とする。
【０００９】
また、この発明にかかる撮像装置は、好ましくは出力制御部が、出力制御部から画像デ−タを出力する４つの出力チャンネルを備え、出力チャンネルごとにＲＧＢのなかから選択された一の色にかかる画像デ−タを出力することを特徴とする。
また、この発明にかかる撮像装置は、好ましくは、記憶領域がラインメモリであって、記憶部が複数のラインメモリから構成されることを特徴とする。
【発明の効果】
【００１０】
撮像素子やその画像デ−タ出力形式の変更や相違に対して、フレキシブルに対応可能な撮像装置となる。
【発明を実施するための最良の形態】
【００１１】
（第一の実施形態）
図１は、本発明の実施形態にかかる撮像装置について、撮像装置１の構成概念を模式的に示す図である。撮像対象となる被写体の光は、レンズ１０にて集光されて撮像素子１１で撮像される。撮像素子１１から得られた画像デ−タは、アナログフロントエンド（ＡＦＥ：図示せず）を経由しＡ／Ｄ変換部１２を介してディジタル画像デ−タとして、ＡＳＩＣ等から構成される画像処理部１３に入力される。
【００１２】
ここで、本実施形態においてはＡ／Ｄ変換部１２と画像処理部１３との間に、撮像素子１１の各画素の各画素デ−タを任意の順序配列に再構成できる画像デ−タ順序変換部１ｃを設けることで、画像デ−タを処理に適した任意の順序配列にしてから画像処理部１３へ入力して処理を可能とする。
画像処理部１３では、中央演算装置であるＣＰＵ１５からの指示に従い、ハイパスフィルタ処理やノイズ低減処理等の様々な画像処理にかかる演算を行う。画像処理部１３で演算処理された画像デ−タは、ＲＡＭ１４に格納することができる。ＲＡＭ１４は外付けのメモリとして構成してもよく、この実施形態では例えば１画像分の記憶容量とする。
【００１３】
また、すべての処理はＣＰＵ１５からの指示にかかり、図示しないレリ−ズスイッチや各種設定処理等の操作を行う操作部１６からの操作信号もＣＰＵ１５に入力され、処理される。また、画像処理部１３での演算処理のための画像処理プログラム等は、フラッシュメモリ１７に予め記憶されており、処理に際して適宜読み出すことが可能となっている。
さらに、カ−ドインタ−フェ−ス１８を介してメモリカ−ド１９等に画像デ−タや画像処理にかかる様々な電子情報等を保存することも可能である。また、外部インタ−フェ−ス１ａを介して、撮像装置内の画像デ−タやプログラム等を外部媒体へ読み出し、又は書き込み、又は演算処理等を行うことができる。また、表示部１ｂでは、画像デ−タを画面に表示して撮影者が画像の確認を行い、また必要な処理情報やメニュ−を表示できるように構成されている。
【００１４】
次に、図２を用いて画像デ−タ順序変換部１ｃとその周辺構成について説明する。図２は、本発明の実施形態にかかる構成説明図である。この図においては、特徴的部分である画像デ−タ順序変換部１ｃとその周辺構成のみを示し、他の構成は省略する。
画像デ−タ順序変換部１ｃは、記憶部３２と入力制御部３１と出力制御部３３とタイミング調整部３４とを備える。また、撮像装置が備えるクロック生成部３５からの信号は、タイミング調整部３４へも入力され基準クロックとされる。タイミング調整部３４は、入力制御部３１と記憶部３２と出力制御部３３とにそれぞれクロック信号を与え、入出力タイミングを調整する。
【００１５】
また、操作部１６で設定された撮影環境等の設定値はＣＰＵ１５に入力され、設定に対応する入力規則がＣＰＵ１５から入力制御部３１に与えられる。また、その設定に対応する出力規則がＣＰＵ１５から出力制御部３３に与えられる。
また、撮像素子１１からは、その撮像素子１１に固有の出力方式で、あるいは設定された出力方式により画像デ−タが出力され、入力制御部３１へ、その画像デ−タが入力される。また、出力制御部３３からは、画像処理部１３での画像処理に適した形式に配列順序が変更された画像デ−タが出力され、画像処理部１３のフレ−ムメモリ１３１に入力されて一画像分の画像デ−タ等として処理される。
【００１６】
この実施形態では、撮像素子１１と画像処理部１３又はフレ−ムメモリ１３１との間に、画像デ−タの配列順序を任意に変更可能な画像デ−タ順序変換部１ｃを設けるので、撮像素子１１から出力されたデ−タ配列順序がそのままの配列順序で画像処理部１３等に入力されることを防止できる。
従って、画像処理部１３での処理内容に適した形式の配列順序に変更できることとなる。これにより、撮像素子１１が異なったりその出力形式が変更されても、画像処理部１３での処理内容や処理形式を変更せずに利用できることとなる。
【００１７】
次に、図３と図４を用いて画像デ−タ順序変換部１ｃの機能について、さらに詳細に説明する。図３は、撮像素子の概念図であり画素ごとの配列を示す図である。図４は、記憶部３２をラインメモリで構成する場合の、本発明にかかる構成概念説明図である。
図３において、撮像素子１１は、図面で左上方にあたる１行１列から１行４列の画素に相当するＲ０１，Ｇｒ０２，Ｒ０３，Ｇｒ０４の画素デ−タを同時に出力する。すなわち、４チャンネルの出力チャンネルの場合について説明する。
【００１８】
この４チャンネルの出力では、まず１行目の画素分について４画素ずつ出力していく。従って、１行１列から１行４列の画素に相当するＲ０１，Ｇｒ０２，Ｒ０３，Ｇｒ０４の画素デ−タを同時に出力し、次に１行５列から１行８列の画素に相当するＲ０５，Ｇｒ０６，Ｒ０７，Ｇｒ０８の画素デ−タが同時に出力され、続いて、１行９列から１行１２列の画素に相当するＲ０９，Ｇｒ０ａ，Ｒ０ｂ，Ｇｒ０ｃの画素デ−タが同時に出力される。
【００１９】
１行目の出力が完了すれば、２行目の出力に移り、２行１列から２行４列の画素に相当するＢ１２，Ｇｂ１１，Ｂ１４，Ｇｂ１３の画素デ−タを同時に出力する。続いて、２行５列から２行８列の画素に相当するＢ１６，Ｇｂ１５，Ｂ１８，Ｇｂ１７の画素デ−タが同時に出力され、続いて、２行９列から２行１２列の画素に相当するＢ１ａ，Ｇｂ１９，Ｂ１ｃ，Ｇｂ１ｂの画素デ−タが同時に出力される。以下、同様にして撮像素子１１の全画素について画素デ−タが出力される。
【００２０】
このように、４画素ずつ同時に出力された画素デ−タはチャンネル１からチャンネル４に割り当てられ、それぞれパラレルに入力制御部３１へと入力される。すなわち、１行目の画素分について、１行１列から１行４列の画素に相当するＲ０１はチャンネル１へ，Ｇｒ０２はチャンネル２へ，Ｒ０３はチャンネル３へ，Ｇｒ０４はチャンネル４へと画素デ−タを同時に出力することとなる。
【００２１】
各チャンネルに出力された画素デ−タは、Ａ／Ｄ変換部１２にてＡ／Ｄ変換される。すなわち、チャンネル１のＲ０１画素デ−タはＡ／Ｄ１（１２１）にてＡ／Ｄ変換される。また、チャンネル２のＧｒ０２画素デ−タはＡ／Ｄ２（１２２）にてＡ／Ｄ変換される。また、チャンネル３のＲ０３画素デ−タはＡ／Ｄ３（１２３）にてＡ／Ｄ変換される。また、チャンネル４のＧｒ０４画素デ−タはＡ／Ｄ４（１２４）にてＡ／Ｄ変換される。
【００２２】
そして、各チャンネルごとにＡ／Ｄ変換部１２でディジタル信号化された画素デ−タは、入力制御部３１へ入力され、タイミング調整部３４からのクロック３４ａのタイミングをトリガ−として、ＣＰＵ１５からの入力規則に従い記憶部３２のどのラインメモリに入力されるかが決定され、入力される。
ここで、入力制御部３１は、例えば図５（ａ）に入力セレクタとして示すように、各入力チャンネルからの入力を全てのラインメモリに出力できるように構成することが好ましい。これにより、さらにフレキシブルに記憶部３２の記憶先を選別する自由度が向上することとなる。また、出力制御部３３も、例えば図５（ｂ）に出力セレクタとして示すように、各出力チャンネルは全てのラインメモリから出力できるように構成することが好ましい。これにより、さらにフレキシブルに記憶部３２の各記憶先から各チャンネルへ出力を選別可能となる。なお、上述のように各チャンネルと各記憶先（各記憶領域に対応）を選別して接続する規則は、ＣＰＵ１５から与えられる。
【００２３】
しかし、例えば、ダミ−の入出力先を設けたり、一部の記憶先とのみ各チャンネル間との接続を設けたり、またチャンネルごとに接続可能な記憶先を異なることとしてもよい。
既に、説明したように記憶部３２は、複数の記憶領域としてラインメモリ１（３２ａ１）、ラインメモリ２（３２ａ２）、ラインメモリ３（３２ａ３）・・を備える。そして、このラインメモリを８本備えた第一のラインメモリ群３２ａをひとつのグル−プとして、これと同様のラインメモリのグル−プを第二のラインメモリ群３２ｂとして備える。
【００２４】
このように、二つのグル−プのラインメモリ群３２ａ，３２ｂを有することにより、第一のラインメモリ群３２ａが記録動作中において第二のラインメモリ群３２ｂを出力動作中とし、逆に、第一のラインメモリ群３２ａが出力動作中において第二のラインメモリ群３２ｂを記憶動作中とすることができる。これにより、同一のラインメモリに同時に記憶と出力の両方の指令が下されることによるハングアップ等の混乱を避けることが可能となり、整然として動作させることが可能となる。
【００２５】
この実施形態においては、ラインメモリ群３２ａのなかで、ラインメモリ１からラインメモリ４までが図３の１行目の画素デ−タ用に用いられ、ラインメモリ５からラインメモリ８までが図３の２行目の画素デ−タ用に用いられる。
すなわち、１行１列の画素（以下画素（１，１）とする）デ−タは、ラインメモリ１に入力され、画素（１，２）デ−タはラインメモリ２に入力され、画素（１，３）デ−タはラインメモリ３に入力され、画素（１，４）デ−タはラインメモリ４に入力される。そして、この４画素分の画素デ−タは、同時に４チャンネルにて各画素から読み出され、上述のように入力される。
【００２６】
続いて、画素（１，５）デ−タは、ラインメモリ１に入力され、画素（１，６）デ−タはラインメモリ２に入力され、画素（１，７）はラインメモリ３に入力され、画素（１，８）はラインメモリ４に入力される。そして、この４画素分の画素デ−タは、同時に４チャンネルにて各画素から読み出され、上述のように入力される。
そして、１行分の上記動作が完了すれば、２行目の読み出し動作に移行する。２行目でも同様に、画素（２，２）デ−タは、ラインメモリ５に入力され、画素（２，１）デ−タはラインメモリ６に入力され、画素（２，４）デ−タはラインメモリ７に入力され、画素（２，３）デ−タはラインメモリ８に入力される。そして、この４画素分の画素デ−タは、同時に４チャンネルにて各画素から読み出され、上述のように入力される。
【００２７】
続いて、画素（２，６）デ−タは、ラインメモリ５に入力され、画素（２，５）デ−タはラインメモリ６に入力され、画素（２，８）はラインメモリ７に入力され、画素（２，７）はラインメモリ８に入力される。そして、この４画素分の画素デ−タは、同時に４チャンネルにて各画素から読み出され、上述のように入力される。
すなわち、ラインメモリ群３２ａには１行目と２行目の画素デ−タが入力され、全て入力し終えると、ラインメモリ群３２ｂに同様に３行目と４行目の画素デ−タが入力される。そして、ラインメモリ３２ｂにて入力動作がなされる間に、ラインメモリ３２ａの出力動作が行われる。すなわち、ＣＰＵ１５から出力制御部３３に与えられた出力規則に従って、クロック３４ｃのタイミングをトリガ−として出力されることとなる。
【００２８】
以上の動作により、出力制御部３３から４チャンネルで、所定の配列順序で画素デ−タが出力される。図６と図７には、この出力にかかる画素デ−タの配列順序の典型例を概念図として示す。
図６は、出力側の４チャンネルの各チャンネルについて色ごとに出力する例を示す図である。画素列７２が、先頭の出力デ−タに相当する。また、画素列７１が、先頭の入力デ−タに相当する。
【００２９】
画像デ−タ順序変換部１ｃで配列順序が変換された画像デ−タは、チャンネル１から赤色の画素デ−タのみが出力され、チャンネル２からは緑色Ｇｒの画素デ−タのみが出力され、チャンネル３からは緑色Ｇｂの画素デ−タのみが出力され、チャンネル４からは青色の画素デ−タのみが出力される出力規則とする。
これにより、その後の処理工程で例えば画像処理を行う場合、各チャンネルごとに色分けされたデ−タとなるので、各色毎に処理を容易に行うことができる。特に、最近の高度な画像処理や画像の加工処理において、画素の色毎に色特性に応じて異なる処理を施す場合もあり、好ましい。
【００３０】
また、図７は、画像デ−タ順序変換部１ｃの出力側を２チャンネルとして出力する例を示す概念図である。この出力に対応するため、出力制御部３３は、入力にかかるクロック３４ａの２倍の速さに相当する出力側のクロック３４ｃにて、出力動作をすることとなる。なお、入力制御部３４ａでの入力規則と入力動作は、上述の説明と同じであるとして説明する。
【００３１】
図７において、チャンネル１の出力についてみると、出力画素群８１は入力制御部３４ａへの入力チャンネルがＣｈ１にかかる画素デ−タのみ集約できることとなる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ１（１２１）を経由した画素デ−タのみを集約して出力できる。
また、出力画素群８２は入力制御部３４ａへの入力チャンネルがＣｈ２にかかる画素デ−タのみ集約できることとなる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ２（１２２）を経由した画素デ−タのみを集約して出力できる。
【００３２】
また、出力画素群８３は入力制御部３４ａへの入力チャンネルがＣｈ１にかかる画素デ−タのみ集約できることとなる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ１（１２１）を経由した画素デ−タのみを集約して出力できる。
また、出力画素群８４は入力制御部３４ａへの入力チャンネルがＣｈ２にかかる画素デ−タのみ集約できることとなる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ２（１２２）を経由した画素デ−タのみを集約して出力できる。
【００３３】
同様にチャンネル２の出力についてみると、出力画素群８１は入力制御部３４ａへの入力チャンネルがＣｈ４にかかる画素デ−タのみを集約できる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ４（１２４）を経由した画素デ−タのみを集約して出力できる。
また、出力画素群８２は入力制御部３４ａへの入力チャンネルがＣｈ３にかかる画素デ−タのみを集約できる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ３（１２３）を経由した画素デ−タのみを集約して出力できる。
【００３４】
また、出力画素群８３は入力制御部３４ａへの入力チャンネルがＣｈ４にかかる画素デ−タのみを集約できる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ４（１２４）を経由した画素デ−タのみを集約して出力できる。
また、出力画素群８４は入力制御部３４ａへの入力チャンネルがＣｈ３にかかる画素デ−タのみを集約できる。すなわち、Ａ／Ｄ変換部１２のＡ／Ｄ３（１２３）を経由した画素デ−タのみを集約して出力できる。
【００３５】
これにより、Ａ／Ｄ変換部１２の各Ａ／Ｄ変換について同一装置で処理された画素デ−タを集約して出力できることとなる。従って、Ａ／Ｄ変換装置ごとの微妙な特性差異が存在する場合においても、後の画像処理工程等において、まとめて補正処理等を施すことが可能となるので、好ましい。
以上、典型例を説明したが、入力規則や出力規則はいかなるものを使用してもよい。また、記憶領域としてラインメモリ以外を利用してもよい。また、記憶領域群もラインメモリ群以外でもよく他のメモリと複合的に構成してもよく、またいくつ設けてもよい。また、入出力にかかるチャンネル数も４チャンネルでなくてもよく、いくつ設けてもよい。
【００３６】
また、構成に用いるチャンネルや記憶領域の全てを用いなくてもよく、一部分のみ利用して残りをダミ−とすることもできる。また、タイミング調整部３４は、撮像装置のクロック生成部３５と一体として構成してもよい。また、発生させるクロックは、任意のタイミングで任意の周波数において、トリガ−として利用してもよい。
また、撮像装置の構成は、図１に示すものでなくてもよく、例えば図８に示す概念構成図のようであってもよい。図８において、図１に示す撮像装置１と対応する部位には、同一の番号を付している。以下、図８をもとに概略を説明する。
（第二の実施形態）
この撮像装置２は、画像処理エンジンたる画像処理部１３が、中央演算装置であるＣＰＵ１５に一体的に備えられる。撮像装置２の撮像部１１（１０）で撮像された画像デ−タは、画像デ−タ順序変換部１ｃを介して、ＣＰＵ１５の画像処理部１３に送られる。撮像部１１（１０）での画像デ−タは、個々の撮像画素がマトリックス状に配設された撮像素子で光電変換されることで、個々の画素デ−タの集合体として得られる。
【００３７】
従って、この画像デ−タは、撮像素子のほぼ全体に亘って２次元面状に、ほぼ同時に得られることとなる。一方、この画像デ−タの読み出しにかかる出力やデ−タ送信は、電気信号として処理されるので、一定のデ−タ出力順序と一定の時間を要することとなる。
こうして得られた画像デ−タは、画像処理部１３において、例えばホワイトバランス処理やガンマ補正等の各種画像処理が施される。一方、画像デ−タは、ワ−クメモリ１４に一時記憶しておくことで、その後画像デ−タに対する画像処理時に、読み出して平均化処理等することも可能となる。
【００３８】
ＣＰＵ１５は、画像処理部１３で画像処理が施された画像デ−タを、表示部１ｂに画像として表示させることが可能である。また、ＣＰＵ１５は、各種画像デ−タを外部インタ−フェ−ス部１ａを介してメモリ−カ−ド等の外部メモリに保存させることができる。また、ＣＰＵ１５は、フラッシュメモリ等で構成される記録メモリ１９に画像デ−タを保存させることもできる。
【００３９】
また、画像処理等の実行プログラムはプログラムメモリ１７に予め記録されており、適宜読み出すことができる。プログラムメモリ１７は、フラッシュメモリから構成してもよい。また、外部インタ−フェ−ス部１ａを介して、実行プログラムをプログラムメモリ１７に入力し保存したり、バ−ジョンアップすることも可能である。
また、操作部１６には、レリ−ズスイッチ２２や撮影モ−ド設定部２３が設けられる。レリ−ズスイッチ２２からの信号はＣＰＵ１５に入力され、処理される。この実施形態では、レリ−ズスイッチ２２からの信号に基づいて、ＣＰＵ１５が、撮像部１１（１０）や画像デ−タ順序変換部１ｃに撮像にかかる指令を行う。
【００４０】
例えば、レリ−ズスイッチ２２が半分押圧された状態（いわゆる半押し）では、撮像部１１（１０）にかかる撮像素子からのデ−タ読み出し速度を低速にして、また画像デ−タ順序変換部１ｃの出力速度も低速にして画像処理部１３への処理負荷を軽減する。
そして、その後レリ−ズスイッチ２２がさらに押圧され、いわゆるシャッタが切られると本撮影が行われたと認識して、デ−タの読み出し形式を複数チャンネル等にて読み出し速度を高速にし、また画像デ−タ順序変換部１ｃの出力速度も高速にして画像処理部１３で速やかに画像処理を行う。これにより、本撮影時には高速読み出し処理にて連続撮影に対応する一方で、予備撮影や待機撮影時には低速読み出しにて単位時間あたりの画像デ−タを減らし、画像処理部１３の処理負担を軽減でき、また省電力とすることが可能となる。
【００４１】
また、本実施形態では撮影モ−ド設定部２３の設定によっても処理変更が可能である。例えば、連続撮影モ−ドが撮影モ−ド設定部２３から設定入力されると、ＣＰＵ１５は、撮影部１１（１０）へ撮像素子からの高速読み出しを指示する。これは、例えば撮像素子からの読み出しチャネル数を増やして同時にパラレルに画素デ−タを読み出すことで可能となる。
【００４２】
さらに、ＣＰＵ１５は、画像デ−タ順序変換部１ｃにも画像デ−タの並べ替え規則の変更を指示する。画像デ−タ順序変換部１ｃには、複数のチャネルから同時に画素デ−タが入力されるので、ＣＰＵ１５は、所定の規則に従ってその順序配列を変更し、かつ所望の出力チャンネル数から所望の出力速度で画像処理部１３等へデ−タ出力できるように指示を与える。
【００４３】
出力速度の変更は、画像デ−タ順序変換部１ｃの入力クロック周波数と出力クロック周波数を相違させることで、相対的に各チャンネルでの入出力速度を変更可能とする。このため、入力チャンネル数と出力チャンネル数が異なる場合でも、入力チャンネルと出力チャンネルで個別に送信速度に差異を設けることで、画像デ−タ順序変換部１ｃ全体としては、入出力速度を同一又は一定に保つことも可能となる。
【００４４】
すなわち、本実施形態においては、撮像部が同一であっても異なる撮像状況に応じて、撮像素子からの出力形式を変更し、出力チャネル数や出力速度を変更することで対応できる。そして、この場合においても、画像処理部１３では画像処理にかかる処理内容や処理方式を変更する必要はない。
その間に設けられる画像デ−タ順序変換部１ｃにおいて、撮像部１１からの取得デ−タ方式の変更（送信速度、チャンネル数、画素間引き、画素順序配列等）に対しても、いわばバッファとして機能することで、画像処理部１３で必要とされる所望のチャンネル数や配列順序等に変更することが可能となる。
【００４５】
また、撮像装置に限られず図８において、撮像部１１（１０）の後工程を画像処理部で行うこととしてもよい。例えば、撮像素子で取得した生の画素デ−タをそのまま記憶装置に記録しておき、後日画像処理装置にて読み出し処理をしてもよい。
以上により、撮像素子やその出力形式を選ばない汎用撮像装置とできるので、開発期間の短縮に資すると共に、開発費が低減でき、また新規開発のリスク低減にもつながるなど全体として、安価な撮像装置とすることができる。
【００４６】
また、図６の画素デ−タの読み出し順において、ＧｒとＧｂの画素デ−タのアナログレベルがほぼ同じであることから、同じＡＦＥやＡ／Ｄ変換部にて処理するようにチャンネルを設定する。これにより、アナログ信号を安定させることが可能となる。しかし、これに限られず、各画素の出力順序と入力チャンネルとの対応は任意に設定してもよい。
【産業上の利用可能性】
【００４７】
ディジタルカメラ等の撮像装置や、撮像素子で取得した画像デ−タを画像処理する画像処理装置等に利用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態にかかる撮像装置
【図２】本発明の実施形態にかかる構成説明図
【図３】撮像素子の概念図
【図４】本発明にかかる構成概念説明図
【図５】本発明にかかる入出力セレクタ説明図
【図６】本発明にかかるデ−タ出力例
【図７】本発明にかかる他のデ−タ出力例
【図８】本発明の実施形態にかかる他の撮像装置
【符号の説明】
【００４９】
１・・撮像装置、１０・・レンズ、１１・・撮像素子、１２・・Ａ／Ｄ変換部、１３・・画像処理部、１４・・ＲＡＭ、１５・・ＣＰＵ、１６・・操作部、１７・・フラッシュメモリ、１８・・カ−ドインタ−フェ−ス、１９・・メモリカ−ド、１ａ・・外部インタ−フェ−ス、１ｂ・・表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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