(57)【要約】【課題】トランスファートランジスタを流れる電流を小さくすることができ、エレクトロマイグレーションやホットキャリアの問題を生じずにビット線の電位を読み出すことができる読み出し装置を提供する。【解決手段】ワード線ＷＬの電圧を制御する制御回路Ｃ１と、所望のワード線ＷＬの電圧においてビット線（bit線）の電圧をセンスアンプ１により読み出し、その出力結果を基に制御回路Ｃ２によりビット線の電位を設定する回路を備える。トランスファートランジスタのゲート電圧を断熱的に変化させることにより、トランスファートランジスタを通って流れる電流を低減させる。【選択図】図１
2008293608.tif 000002
【特許請求の範囲】
【請求項１】
メモリ内のビット線の電位を読み出すための読み出し装置において、
前記ビット線の電位の変化を繰り返し読み出すための第１の制御回路と、
前記読み出しにおいて前記電位が減少した場合に前記ビット線をＧＮＤ電位にするための第２の制御回路と、
を備えることを特徴とする読み出し装置。
【請求項２】
メモリ内のビット線の電位を読み出すための読み出し装置において、
前記ビット線の電位の変化を繰り返し読み出すための第１の制御回路と、
前記読み出しにおいて前記電位が増加した場合に前記ビット線をＶＤＤ電位にするための第２の制御回路と、
を備えることを特徴とする読み出し装置。
【請求項３】
電源線に接続されたｐＭＯＳＦＥＴを用いてビット線を所定の電圧に充電した後、前記ビット線に接続されたトランスファートランジスタをＯＮとして、前記ビット線の電位の変化を読み出すための読み出し装置において、
前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第１の制御回路と、
前記ビット線の所定の電圧からの減少を読み出した後に前記ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとするための第２の制御回路と、
を備えることを特徴とする読み出し装置。
【請求項４】
ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとし、前記ビット線に接続されたトランスファートランジスタをＯＮとして、前記ビット線の電位の変化を読み出すための読み出し装置において、
前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第１の制御回路と、
前記ビット線のＧＮＤからの増加を読み出した後に前記ビット線の電位をＶＤＤに接続されたｐＭＯＳＦＥＴを用いてＶＤＤとするための第２の制御回路と、
を備えることを特徴とする読み出し装置。
【請求項５】
ＳＲＡＭにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタの前記ゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行うこと
を特徴とする請求項３または４に記載の読み出し装置。
【請求項６】
ＤＲＡＭにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタの前記ゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行うこと
を特徴とする請求項３または４に記載の読み出し装置。
【請求項７】
フラッシュメモリにおいて、前記ビット線を所定の電圧に充電し、前記メモリトランジスタのしきい値電圧分布において、分布の谷に相当する電圧においてワード電圧を設定していた読み出し回路において、分布の山に相当する電圧においても読み出しを行い、ワード線の電圧を緩やかに変化させながら、所望のワード線のゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行うこと
を特徴とする請求項３に記載の読み出し装置。
【請求項８】
ＤＲＡＭにおいて、前記ビット線の電位をＶＤＤ／２に充電した後、前記ビット線に接続された前記トランスファートランジスタをＯＮとして、前記ビット線の電位の変化を読み出す回路において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を続け、前記ビット線のＶＤＤ／２からの減少を読み出した後に前記ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとし、前記ビット線のＶＤＤ／２からの増加を読み出した後に前記ビット線の電位をＶＤＤに接続されたｐＭＯＳＦＥＴを用いてＶＤＤとすること
を特徴とする請求項３に記載の読み出し装置。
【請求項９】
前記トランスファートランジスタの前記ゲート電圧を段階的に変化させること
を特徴とする請求項３〜８のいずれかに記載の読み出し装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランスファートランジスタのゲート電圧を断熱的に変化させることにより、トランスファートランジスタを通って流れる電流を低減する読み出し装置に関する。
【背景技術】
【０００２】
従来のトランスファートランジスタを通って流れる電流により変化するビット線の電位を読み出す回路構成を、ＳＲＡＭを例にした場合を図１８に示す。従来のＳＲＡＭ回路は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとで構成されるＣＭＯＳインバータを２つ用いて、一方のＣＭＯＳインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。そして、各ＣＭＯＳインバータの出力信号を、ｎＭＯＳトランジスタのトランスファートランジスタを介してビット線に接続しており、１メモリセルにおいて合計６個のトランジスタを備えた構成である。
【０００３】
また、ビット線には、微小な電気信号を読み出すためのセンスアンプ、およびビット線の充電放電を高速に行うｐＭＯＳＦＥＴ（Ｐ３１、Ｐ３２）とｎＭＯＳＦＥＴ（Ｎ３１、Ｎ３２）が接続されている。
【０００４】
従来の読み出し方法は、まずビット線をＶＤＤに充電し、その後ワード線ＷＬをＨｉｇｈとしてトランスファートランジスタをＯＮとする。フリップフロップの２つの出力端子のうち、ＧＮＤレベルにある端子に接続されたビット線の電位はＶＤＤからすこし電位が低下する。
【０００５】
一方、もう一つのビット線の電位はＶＤＤに固定されたままである。この２つのビット線の電位をセンスアンプに取り込み、ＶＤＤおよびＶＤＤからすこし電位が低下した信号をＨｉｇｈおよびＬｏｗとしてそれぞれ出力する。
【０００６】
図１９はセンスアンプの具体的な回路構成を示す。ＥＮは、センスアンプを動作させるＥＮＡＢＬＥ信号の略である。ＥＮがＬｏｗのときは、トランスファートランジスタＰ１３、Ｐ１４がＯＮとなり、入力信号が取り込まれる。ＥＮがＨｉｇｈのときは、トランジスタＮ１３がＯＮとなり、入力信号がフリップフロップにおいてラッチされる（非特許文献１参照）。
【非特許文献１】低電力ＬＳＩの技術白書  １ミリ・ワットへ挑戦、日経ＢＰ社日経マイクロデバイス編  １９９４年、ｐ。１７５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術によれば、微細化がさらに進み４５ｎｍ以下となると、素子のしきい値電圧がばらつき、動作速度を速くするために、統計的に考えられるしきい値電圧の最大値よりも電源電圧を大きくとると、しきい値電圧が小さいあるメモリセルにおいては、非常に大きな電流が流れてしまっていた。
【０００８】
また、このためエレクトロマイグレーションやホットキャリアといった現象が生じてしまっていた。
【０００９】
本発明の目的は、上記に鑑みてなされたものであり、トランスファートランジスタを流れる電流を小さくすることができ、エレクトロマイグレーションやホットキャリアの問題を生じずにビット線の電位を読み出すことができる読み出し装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１に記載の本発明は、メモリ内のビット線の電位を読み出すための読み出し装置において、前記ビット線の電位の変化を繰り返し読み出すための第１の制御回路と、前記読み出しにおいて前記電位が減少した場合に前記ビット線をＧＮＤ電位にするための第２の制御回路と、を備える。
【００１１】
また、請求項２に記載の本発明は、メモリ内のビット線の電位を読み出すための読み出し装置において、前記ビット線の電位の変化を繰り返し読み出すための第１の制御回路と、前記読み出しにおいて前記電位が増加した場合に前記ビット線をＶＤＤ電位にするための第２の制御回路と、を備える。
【００１２】
また、請求項３に記載の本発明は、電源線に接続されたｐＭＯＳＦＥＴを用いてビット線を所定の電圧に充電した後、前記ビット線に接続されたトランスファートランジスタをＯＮとして、前記ビット線の電位の変化を読み出すための読み出し装置において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望の前記トランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第１の制御回路と、前記ビット線の所定の電圧からの減少を読み出すことができた後は、前記ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとするための第２の制御回路と、を備える。
【００１３】
また、請求項４に記載の本発明は、ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとし、ビット線に接続されたトランスファートランジスタをＯＮとして、ビット線の電位の変化を読み出すための読み出し装置において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第１の制御回路と、前記ビット線のＧＮＤからの増加を読み出すことができた後は、前記ビット線の電位をＶＤＤに接続されたｐＭＯＳＦＥＴを用いてＶＤＤとするための第２の制御回路と、を備える。
【００１４】
また、請求項５に記載の本発明は、請求項３または４において、ＳＲＡＭにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタの前記ゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。
【００１５】
また、請求項６に記載の本発明は、請求項３または４において、ＤＲＡＭにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタのゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。
【００１６】
また、請求項７に記載の本発明は、請求項３において、フラッシュメモリにおいて、前記ビット線を所定の電圧に充電し、メモリトランジスタのしきい値電圧分布において、分布の谷に相当する電圧においてワード電圧を設定していた読み出し回路において、分布の山に相当する電圧においても読み出しを行い、ワード線の電圧を緩やかに変化させながら、所望のワード線のゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。
【００１７】
また、請求項８に記載の本発明は、請求項３において、ＤＲＡＭにおいて、前記ビット線の電位をＶＤＤ／２に充電した後、前記ビット線に接続された前記トランスファートランジスタをＯＮとして、前記ビット線の電位の変化を読み出す回路において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を続け、前記ビット線のＶＤＤ／２からの減少を読み出すことができた後は、前記ビット線の電位をＧＮＤに接続されたｎＭＯＳＦＥＴを用いてＧＮＤとし、前記ビット線のＶＤＤ／２からの増加を読み出すことができた後は、前記ビット線の電位をＶＤＤに接続されたｐＭＯＳＦＥＴを用いてＶＤＤとする。
【００１８】
また、請求項９に記載の本発明は、請求項３〜８のいずれかにおいて、前記トランスファートランジスタの前記ゲート電圧を段階的に変化させる。
【発明の効果】
【００１９】
本発明によれば、トランスファートランジスタを流れる電流を小さくすることができ、エレクトロマイグレーションやホットキャリアの問題を生じずにビット線の電位を読み出すことができる読み出し装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を用いて説明する。
【００２１】
［第１の実施の形態］
図１は本発明の第１の実施の形態における断熱読み出しＳＲＡＭの回路図である。本実施の形態における断熱読み出しＳＲＡＭの構成は、ワード線ＷＬの電圧を制御する制御回路Ｃ１と、所望のワード線ＷＬの電圧においてビット線（bit線）の電圧をセンスアンプ１により読み出し、その出力結果を基に制御回路Ｃ２によりビット線の電位を設定する回路を持つことを特徴とする。
【００２２】
ここでは、ビット線をはじめにＶＤＤにプリチャージを行う。そしてセンスアンプ１においては、ビット線の電圧と参照電圧Ｖｒｅｆを入力する。ＶｒｅｆとしてはＶＤＤ−５０ｍＶ程度という電圧を用いる。センスアンプ１はたとえば図１９に示すような既存の回路を用いることができる。
【００２３】
図１において、ワード線ＷＬの電圧はスイッチＳＷによりＧＮＤ、１／４・ＶＤＤ、２／４・ＶＤＤ、３／４・ＶＤＤ、ＶＤＤに切り替えることができる。どの電圧を選択するかは制御回路Ｃ１を用いて選択できる。
【００２４】
次の図２に示すＷＬ  ｖｏｌｔａｇｅにおいて、具体的なワード線ＷＬの電圧の与え方を示す。図２のＷＬ  ｖｏｌｔａｇｅにおいて、Ｖｔｈ（ＢＬ１）と示したのは、ビット線ＢＬ１に接続された選択されたトランスファートランジスタのしきい値電圧を表している。
【００２５】
ここでまず、トランスファートランジスタはフリップフロップのＧＮＤ側の端子に接続されていると仮定する。図２のＷＬ  ｖｏｌｔａｇｅにおいて、ワード線ＷＬ電圧が１／４・ＶＤＤでは、ビット線ＢＬ１に接続されたトランスファートランジスタはＯＮしないが、２／４・ＶＤＤでＯＮとなることがわかる。同様に、ビット線ＢＬ２に接続されたトランスファートランジスタは、２／４・ＶＤＤではＯＮしないが３／４・ＶＤＤでＯＮとなる。
【００２６】
さて、仮にトランスファートランジスタがフリップフロップのＶＤＤ側の端子に接続されている場合は、トランスファートランジスタのソースとドレインが共にＶＤＤとなり、ワード線ＷＬ電圧を０からＶＤＤの範囲で変化させてもトランスファートランジスタはＯＮとはならない。
【００２７】
このように、トランスファートランジスタがＯＮとなりうるのは、トランスファートランジスタがフリップフロップのＧＮＤ側の端子に接続されている場合である。
【００２８】
図２のＥＮ  ｖｏｌｔａｇｅはセンスアンプ１において、センスを行うためのＥＮＡＢＬＥ信号（ＥＮ信号）を出すタイミングを示している。１番目のＥＮ信号のＨｉｇｈ信号は、ワード線ＷＬの電圧を１／４・ＶＤＤに設定が完了した後に出力される。２番目のＥＮ信号のＨｉｇｈ信号は、ワード線ＷＬの電圧を２／４・ＶＤＤに設定が完了した後に出力される。以下同様である。
【００２９】
図２のｖｏｌｔａｇｅ（ＢＬ１）とｖｏｌｔａｇｅ（ＢＬ２）は、ビット線ＢＬ１およびＢＬ２の電圧の時間変化を示す。ここでは、ＢＬ１、ＢＬ２のデータがＬｏｗであり、ＮＢＬ１、ＮＢＬ２のデータがＨｉｇｈという場合について考える。もちろん、ＢＬ１、ＮＢＬ２がＬｏｗであり、ＮＢＬ１、ＢＬ２がＨｉｇｈという場合もありうる。
【００３０】
まず、ビット線ＢＬ１について説明する。ｔ０においては、ｐＭＯＳＦＥＴ（Ｐ３１）を用いて、ビット線ＢＬ１はＶＤＤにプリチャージされる。ビット線ＢＬ１に接続されたトランスファートランジスタは、２／４・ＶＤＤでＯＮとなるから、ｔ＝ｔ１においてビット線ＢＬ１の電圧が緩やかに低下を始める。このとき、対となるもう一つのビット線ＮＢＬ１はＶＤＤの電位を保ち続ける。このビット線ＢＬ１の電圧低下をセンスアンプ１によりセンスした後、制御回路Ｃ２を用いて、ｎＭＯＳＦＥＴ（Ｎ３１）をＯＮとしてビット線ＢＬ１の電圧をＧＮＤに設定する。図２のｖｏｌｔａｇｅ（ＢＬ１）では、ｔ＝ｔｐにおいてビット線ＢＬ１はＧＮＤとなる。
【００３１】
次に、ビット線ＢＬ２について説明する。ビット線ＢＬ２に接続されたトランスファートランジスタは、３／４・ＶＤＤでＯＮとなるから、ｔ＝ｔ２においてビット線ＢＬ２の電圧が緩やかに低下する。この電圧低下をセンスアンプによりセンスした後、制御回路Ｃ２を用いて、ｎＭＯＳＦＥＴ（Ｎ３１）をＯＮとしてビット線ＢＬ２の電圧をＧＮＤに設定する。図２のｖｏｌｔａｇｅ（ＢＬ２）では、ｔ＝ｔｑにおいてビット線ＢＬ２はＧＮＤとなる。
【００３２】
この方法により、いきなりＶＤＤをワード線ＷＬに印加してトランスファートランジスタに大きな電流を流すということが無くなる。本発明により、ビット線の電位を確かめつつワード線ＷＬの電圧を断熱的に、言い換えれば階段的に昇圧することにより、トランスファートランジスタを流れる電流を小さくすることができる。
【００３３】
ここで、断熱という言葉について説明する。断熱とは、物理学において、系を非常に緩やかに変化させる場合において用いられている。したがって、「断熱的に昇圧する」ということは、回路の時定数よりも非常に緩やかに充電を行う方法を意味している。
【００３４】
ワード線ＷＬの電圧の制御方法は、図２のＷＬ  ｖｏｌｔａｇｅの方法に限定されず、たとえば図３のＷＬ  ｖｏｌｔａｇｅのような方法であってもよい。すなわちワード線ＷＬの電圧を、１／４・ＶＤＤ→ＧＮＤ→２／４・ＶＤＤ→ＧＮＤ→３／４・ＶＤＤ→ＧＮＤ→ＶＤＤという方法によりワード線ＷＬの電圧を制御してもよい。
【００３５】
図３のＥＮ  ｖｏｌｔａｇｅはこのときのＥＮ信号の出力タイミングの一つの例を示す。ＥＮ信号がＨｉｇｈからＬｏｗに変化した後、ワード線ＷＬの電圧を直ちにＧＮＤに設定する。この方法によれば、センスアンプによりセンスした後、ワード線ＷＬの電圧をＧＮＤにするので、ビット線からトランスファートランジスタを通ってメモリセルに流れる電流を直ちに遮断することができるので、トランスファートランジスタを流れる電流量を低減でき、エレクトロマイグレーションの問題の改善に寄与できる。この方法の利点は、ｎＭＯＳＦＥＴ（Ｎ３１）によるビット線の電荷の引き出しの時間（図３のＴａ）を長く設定している時ほど、すなわち断熱的に緩やかに電荷の引き出しをｎＭＯＳＦＥＴ（Ｎ３１）により行っている時ほど有効となる。
【００３６】
ワード線ＷＬの電圧の制御方法は、また図４のＷＬ  ｖｏｌｔａｇｅのように時間に比例してワード線ＷＬの電圧を増加させるように行ってもよい。図４のＥＮ  ｖｏｌｔａｇｅはこのときのＥＮ信号の出力タイミングを示す。
【００３７】
ワード線ＷＬの電圧の制御方法は、また図５のＷＬ  ｖｏｌｔａｇｅのように最初は大きく変化し、時間の経過と共に変化しなくなるような方法でもよい。具体的には、高抵抗のトランジスタを用いて充電することにより図５のＷＬ  ｖｏｌｔａｇｅの波形が得られる。図５のＥＮ  ｖｏｌｔａｇｅはこのときのＥＮ信号の出力波形を示す。最初はＥＮ信号を時間に対して細かくＨｉｇｈとなるように出力させ、よって細かくセンスをし、終状態近くにおいては粗くＨｉｇｈとなるように出力させ、よって粗くセンスをする。これにより、図５のＷＬ  ｖｏｌｔａｇｅの縦軸方向すなわちワード線ＷＬの電圧でみたときに、ほぼ等しいワード線ＷＬの電圧間隔によりセンスを行う事ができる。
【００３８】
図６は、図２のワード線ＷＬ電圧制御のフローチャートを示す。まず、ビット線をＶＤＤにプリチャージを行う（Ｓ１）。次に、パラメータｉを０に設定する（Ｓ２）。次にワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する（Ｓ３）。
【００３９】
最初は、ビット線の電圧が全てＨｉｇｈであるから、全てのビット線の電圧をセンスする。次に、センス回路によりビット線電圧の降下を確認した場合は、そのビット線のみ、ｎＭＯＳＦＥＴ（Ｎ３１）を用いてＧＮＤとする。ビット線電圧の降下を確認できなかった場合は、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする。次に、各ビットの情報をメモリ回路に記憶する。次にパラメータｉがＮに一致するかどうかを判定して、一致すれば終了するが、一致しなければｉ＝ｉ＋１として、再びワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する。
【００４０】
次に前回記憶したビット線の電圧がＶＤＤかＧＮＤかを識別する（Ｓ４）。前回記憶したビット線の電圧がＶＤＤであれば、ビット線電圧が降下する可能性があるのでビット線の電圧をセンスする（Ｓ５）。また、ビット線の電圧がＧＮＤであれば、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする。ビット線の電圧をセンスする場合に、センス回路によりビット線電圧の降下を確認した（Ｓ６）場合は、そのビット線のみ、ｎＭＯＳＦＥＴ（Ｎ３１）を用いてＧＮＤとする（Ｓ７）。ビット線電圧の降下を確認できなかった場合は、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする（Ｓ８）。
【００４１】
次に、各ビットの情報をメモリ回路に記憶する（Ｓ９）。次にパラメータｉがＮに一致するかどうかを判定して（Ｓ１０）、一致すれば全てのビット線の状態を外部に出力（Ｓ１２）した後終了（Ｓ１３）するが、一致しなければｉ＝ｉ＋１として、再びワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する（Ｓ１１）。以下これを繰り返す。
【００４２】
具体的にビット線の電圧をセンスする方法としては、既に述べたようにセンス回路において、入力電圧の２つのうち１つを参照電圧とし、参照電圧の値をＶＤＤ−５０ｍＶとする。このときビット線の電圧がＶＤＤ−５０ｍＶよりも大きいときは、センス回路の出力がＶＤＤとなる。また、ビット線の電圧がＶＤＤ−５０ｍＶよりも小さいときは、センス回路の出力がＧＮＤとなる。（図１９、および非特許文献１）
［第２の実施の形態］
図７は本発明の第２の実施の形態における断熱読み出しＳＲＡＭの回路図である。既に説明した第１の実施の形態とは異なり、ビット線のプリチャージを行わない回路構成である。本実施の形態における断熱読み出しＳＲＡＭの構成は、ワード線ＷＬの電圧を制御する制御回路Ｃ１と、所望のワード線ＷＬの電圧においてビット線の電圧をセンスアンプ２により読み出し、その出力結果を基に制御回路Ｃ２によりビット線の電位を設定する回路を持つことを特徴とする。
【００４３】
読み出し動作は、まずビット線をＧＮＤに設定する。そしてセンスアンプ２においては、ビット線の電圧と参照電圧Ｖｒｅｆを入力する。Ｖｒｅｆとしては５０ｍＶ程度という電圧を用いる。ビット線の電圧が５０ｍＶよりも大きいときは、センス回路の出力がＶＤＤとなる。また、ビット線の電圧が５０ｍＶよりも小さいときは、センス回路の出力がＧＮＤとなる。
【００４４】
次に、センスアンプ２の具体的な回路構成を図８に示す。ビット線をＧＮＤに設定しており入力電圧はＧＮＤレベルに近いので、トランスファートランジスタ（Ｎ２３、Ｎ２４）としてｐＭＯＳの代わりにｎＭＯＳを用いている。
【００４５】
図９に、プリチャージを行わない方法のフローチャートを示す。まず、ビット線をＧＮＤに設定する（Ｓ２０）。次に、パラメータｉを０に設定する（Ｓ２１）。次にワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する（Ｓ２２）。最初は、ビット線の電圧が全てＧＮＤであるから、全てのビット線の電圧をセンスする。次に、センス回路によりビット線電圧の上昇を確認した場合は、そのビット線のみ、ｐＭＯＳＦＥＴ（Ｐ３１）を用いてＶＤＤとする。ビット線電圧の上昇を確認できなかった場合は、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする。次に、各ビットの情報をメモリ回路に記憶する。次にパラメータｉがＮに一致するかどうかを判定して、一致すれば終了するが、一致しなければｉ＝ｉ＋１として、再びワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する。
【００４６】
次に前回記憶したビット線の電圧がＶＤＤかＧＮＤかを識別する（Ｓ２３）。前回記憶したビット線の電圧がＧＮＤであれば、ビット線電圧が上昇する可能性があるのでビット線の電圧をセンスする（Ｓ２４）。また、ビット線の電圧がＶＤＤであれば、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする。ビット線の電圧をセンスする場合に、センス回路によりビット線電圧の上昇を確認した場合は（Ｓ２５）、そのビット線のみ、ｐＭＯＳＦＥＴ（Ｐ３１）を用いてＶＤＤとする（Ｓ２６）。
【００４７】
ビット線電圧の上昇を確認できなかった場合は、なにも行わずＷａｉｔ  Ｓｔａｔｅの状態とする（Ｓ２７）。次に、各ビットの情報をメモリ回路に記憶する（Ｓ２８）。次にパラメータｉがＮに一致するかどうかを判定して（Ｓ２９）、一致すれば全てのビット線の状態を外部に出力（Ｓ３１）した後終了するが（Ｓ３２）、一致しなければｉ＝ｉ＋１として、再びワード線ＷＬの電圧をｉ／Ｎ・Ｖに設定する（Ｓ３０）。以下これを繰り返す。
【００４８】
また、本発明の読み出し回路は、ＳＲＡＭには限定されずＤＲＡＭへも応用が可能である。図１０に本発明のＤＲＡＭへの応用例を示す。ＤＲＡＭはビット線ＢＬと、ビット線に接続されたトランスファートランジスタＮ４０と、このトランスファートランジスタＮ４０に接続された容量からなる（ＣＭＯＳ超ＬＳＩの設計  菅野卓雄監修  飯塚哲哉編  培風館  １９８９年、ｐ．１５８を参照）。
【００４９】
容量Ｃｃに電荷が蓄積されているか否かによりデータの１と０を識別する。ビット線ＢＬをＶＤＤにプリチャージを行う方法の場合には、トランスファートランジスタＮ４０がＯＮすることによりビット線ＢＬと容量Ｃｃが接続され、容量Ｃｃに電荷が蓄積されている場合にはビット線ＢＬの電位は変化しないが、容量Ｃｃに電荷が蓄積されていない場合には、ビット線ＢＬの電位が減少する。
【００５０】
この電位の減少をセンスアンプ１により検出する。センスアンプ１には、ビット線ＢＬの電位とＶｒｅｆ＝ＶＤＤ−５０ｍＶを入力する。この場合本発明は、ＳＲＡＭで説明したときと同じように図２のように、トランスファートランジスタのゲート電圧を階段的に昇圧し、ビット線の電圧を確かめつつ、読み出しを行うことにより実現できる。
【００５１】
また、図１１に本発明のＤＲＡＭへの別の応用例を示す。図１１においては、ビット線ＢＬをＶＤＤではなくＶＤＤ／２にプリチャージを行う。そしてセンスアンプ１の入力として、ビット線ＢＬの電圧とＶｒｅｆ＝ＶＤＤ／２という電圧を用いる。容量Ｃｃに電荷が蓄積されている場合にはビット線ＢＬの電位はＶＤＤ／２よりも少し大きくなり、センスアンプ１によりラッチしてＶＤＤを出力する。また、容量Ｃｃに電荷が蓄積されていない場合には、ビット線ＢＬの電位がＶＤＤ／２よりも少し小さくなり、センスアンプ１によりラッチしてＧＮＤを出力する。
【００５２】
図１０の回路と比べて、ビット線の充電がＶＤＤ／２の充電でよいので、ビット線の充電に関し、低消費電力で行えるという長所がある。
【００５３】
また、本発明の読み出し回路は、フラッシュメモリにも適用できる。ここでフラッシュメモリについて説明する。フラッシュメモリは、コントロールゲートとフローティングゲートを有し電気的にメモリセルブロックを一括消去可能な不揮発性記憶素子である。フローティングゲートへの電荷注入にはトンネル電流やホットエレクトロンが用いられる。そして、「書き込み」ではフローティングゲートに電子を注入してしきい値電圧を高い値に設定し、「消去」ではフローティングゲートから電子を放出させてしきい値電圧を低い値に設定することが行われる。
【００５４】
また、フローティングゲート型のフラッシュメモリを用いる代わりに、ＳＯＮＯＳ（ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）型のフラッシュメモリでもよく、この場合ゲート絶縁膜中の局在準位に電子を注入したり、あるいは引き出しを行うことにより、しきい値電圧の設定を行ってもよい。
【００５５】
図１２は、具体的なフラッシュメモリのＮＡＮＤ型のメモリ回路を示している。このＮＡＮＤ型においては、４０００本程度のビット線ＢＬ１〜ＢＬ４０００に接続されたメモリセルに対してデータが同時に読み書きされる。メモリセルブロックは、４０００本のストリングからなり、各ストリングの選択トランジスタＴ１、トランジスタＴ２のゲートには選択信号線ＳＧ１、選択信号線ＳＧ２が接続され、各ストリングのメモリセルＭ１〜Ｍ４のゲート（コントロールゲート）にはワード線ＷＬ１〜ＷＬ４が接続されている。なお、「ストリング」とは選択トランジスタＴ１、選択トランジスタＴ２とメモリセルＭ１〜Ｍ４の直列接続回路を示す。
【００５６】
図１３は、通常の２値のメモリセルに設定されたしきい値電圧の分布を示している。ワード線ＷＬの電圧が０Ｖのときに、しきい値電圧が“１”すなわち消去状態であればメモリセルに電流が流れ、“０”すなわち書き込み状態であれば電流が流れない。このように電流が流れるか流れないかによって、メモリセルの“１”と“０”のしきい値電圧を判別している。したがって、この場合の１個のメモリセルは１ビットのデータを記憶している。
【００５７】
図１４は１個のメモリセルに２ビットのデータを記憶した４値しきい値電圧の分布を示す。ここで４つの山は、データが“１１”、“１０”、“０１”、“００”の４つのしきい値電圧分布に対応している。これらの状態は、ワード線ＷＬの電圧を図１４の矢印のような位置に設定して電流が流れるか否かによって、しきい値電圧を判別する。
【００５８】
回路的には、例えば、図１２において、トランジスタＭ２において電流が流れるか流れないかを判別するために、トランジスタＴ１、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４、トランジスタＴ２が全てＯＮとなるようにワード線ＷＬの電圧をＶＣＣに設定しておく。これにより、トランジスタＭ２において電流が流れれば、ビット線の電位は降下する。
【００５９】
図１３と図１４に示す内容も、ワード線ＷＬ電圧はしきい値電圧分布の谷においてのみ設定されている。本発明では、ワード線ＷＬの電圧を図１３や図１４に示した内容よりも細かく区切って、しきい値電圧分布の山の部分にも設定を行い、電流が流れるか否かの判別を行う。
【００６０】
図１５は、２値のメモリセルの場合の本発明の実施例を示す。ＶＡ１、ＶＡ２、ＶＡ３にワード線ＷＬの電圧を設定する。最初ＶＡ１にワード線ＷＬの電圧を設定し、次にＶＡ２、ＶＡ３に設定する。いまビット線をある電圧にプリチャージした場合を考える。ワード線ＷＬの電圧をＶＡ１にすると、領域ｅ１にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。これをセンスアンプで検出し、そのビット線の電位をＧＮＤとする。
【００６１】
次に、ワード線ＷＬの電圧をＶＡ２にすると、領域ｅ２にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域ｅ１にしきい値電圧をもつトランジスタに関してはビット線の電位を前回ＧＮＤとしているので、トランジスタはＯＮとなっているがソースとドレインが共にＧＮＤであるために、電流は流れない。
【００６２】
次に、ワード線ＷＬの電圧をＶＡ３とすると、領域ｅ３にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域ｅ１およびｅ２にしきい値電圧をもつトランジスタに関しては、前回までにビット線の電位をＧＮＤとしているので、トランジスタはＯＮとなっているがソースとドレインが共にＧＮＤであるために、電流は流れない。
【００６３】
この方法により、ビット線の電位を確かめながら、言い換えると、しきい値電圧の値を確かめながら、ワード線ＷＬの電圧を昇圧していくので、ストリングのトランジスタを流れる電流を低減することができエレクトロマイグレーションの問題を解決できる。
【００６４】
図１６は、４値のメモリセルの場合の本発明の実施例を示す。ＶＢ１〜ＶＢ７にワード線ＷＬの電圧を設定する。これにより、図２と同様にワード線ＷＬ電圧を段階的に変化させて電子が流れるか否かを識別する。電流が流れた場合には、ビット線を図１２のｎＭＯＳＦＥＴ（Ｎ３１）を用いて電荷を引き出す。よって、これ以降は図１２に示す場合においてビット線から、Ｔ１→Ｍ１→Ｍ２→Ｍ３→Ｍ４→Ｔ２→ＧＮＤという方向に電流は流れなくなり、電流量が低減できエレクトロマイグレーションの問題を解決できる。
【００６５】
具体的な動作方法は２値のメモリセルの場合と同じである。いまビット線をある電圧にプリチャージした場合を考える。ワード線ＷＬの電圧をＶＢ１にすると、領域ｆ１にしきい値をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。これをセンスアンプで検出し、そのビット線の電位をＧＮＤとする。次に、ワード線ＷＬの電圧をＶＢ２にすると、領域ｆ２にしきい値をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域ｆ１にしきい値をもつトランジスタに関してはビット線の電位を前回ＧＮＤとしているので、トランジスタはＯＮとなっているがソースとドレインが共にＧＮＤであるために、電流は流れない。以下、２値のメモリセルの場合と同様に上記の操作を繰り返して、ワード線ＷＬ電圧を昇圧する。
【００６６】
ワード線ＷＬ電圧の設定方法は図１５や図１６に示す内容に限定されないことはいうまでもない。例えば、図１５において、“１”と“０”の状態の中央部分にワード線ＷＬ電圧ＶＡ１、ＶＡ３を設定したが、図１７のように“１”と“０”の領域をさらに細かくして、ワード線ＷＬ電圧を設定してもよい。
【００６７】
この図１７の方法により、さらに断熱的な読み出し動作を行うことができ、エレクトロマイグレーションやホットキャリアの問題を解決できる。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態の断熱読み出しメモリの回路図である。
【図２】ワード線の電圧の時間変化と、センスアンプのＥＮＡＢＬＥ信号のタイミングと、ビット線ＢＬ１とＢＬ２の電圧の時間変化を示す図である。
【図３】ワード線の電圧の、別の時間変化と、センスアンプのＥＮＡＢＬＥ信号のタイミングを示す図である。
【図４】ワード線の電圧の、別の時間変化と、センスアンプのＥＮＡＢＬＥ信号のタイミングを示す図である。
【図５】ワード線の電圧の、別の時間変化と、センスアンプのＥＮＡＢＬＥ信号のタイミングを示す図である。
【図６】第１の実施の形態のフローチャートを示す図である。
【図７】第２の実施の形態の断熱読み出しメモリの回路図である。
【図８】第２の実施の形態に用いられるセンスアンプを示す図である。
【図９】第２の実施の形態のフローチャートを示す図である。
【図１０】本発明をＤＲＡＭに適用し、プリチャージ電圧をＶＤＤとした時の回路を示す図である。
【図１１】本発明をＤＲＡＭに適用し、プリチャージ電圧をＶＤＤ／２とした時の回路を示す図である。
【図１２】本発明をフラッシュメモリに適用した回路を示す図である。
【図１３】フラッシュメモリの１セル１ビットのしきい値電圧分布を示す図である。
【図１４】フラッシュメモリの１セル２ビットのしきい値電圧分布を示す図である。
【図１５】図１３において、本発明を用いてワード線の電圧をＶＡ１、ＶＡ２、ＶＡ３とした場合を示す図である。
【図１６】図１４において、本発明を用いてワード線の電圧をＶＢ１、ＶＢ２、ＶＢ３、ＶＢ４、ＶＢ５、ＶＢ６、ＶＢ７とした場合を示す図である。
【図１７】図１３において、本発明を用いてワード線の電圧をＶＡ１、ＶＡ２、ＶＡ３、ＶＡ４、ＶＡ５、ＶＡ６、ＶＡ７とした場合を示す図である。
【図１８】従来のＳＲＡＭの読み出し回路を示す図である。
【図１９】従来のセンスアンプ回路を示す図である。
【符号の説明】
【００６９】
１、２…センスアンプ
Ｃ１、Ｃ２…制御回路
Ｃｅｌｌ…セル
ＢＬ、ＮＢＬ…ビット線
ＦＦ…フリップフロップ回路
ＷＬ…ワード線
ＳＷ…スイッチ
Ｐ１、Ｐ２、Ｐ３１、Ｐ３２…ｐＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ３１、Ｎ３２、Ｎ４０…ｎＭＯＳトランジスタ
Ｐ１１〜Ｐ１４…ｐＭＯＳトランジスタ
Ｎ１１〜Ｎ１３…ｎＭＯＳトランジスタ
Ｐ２１〜Ｐ２２…ｐＭＯＳトランジスタ
Ｎ２１〜Ｎ２５…ｎＭＯＳトランジスタ
Ｖ１〜Ｖ５…電源電圧
ＶＡ１〜ＶＡ７、ＶＢ１〜ＶＢ７…ワード線電圧
ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路
Ｖｒｅｆ…参照電圧
ＶＤＤ，ＶＣＣ…電源電圧
ＧＮＤ…接地電圧
ＩＮ，Ａ，Ｂ…入力信号
ＯＵＴ…出力信号
ＥＮ…ＥＮＡＢＬＥ信号
Ｖｔｈ（ＢＬ１）、Ｖｔｈ（ＢＬ２）…しきい値電圧
Ｔａ…ワード線電圧をＧＮＤとする時間
Ｗａｉｔ  ｓｔａｔｅ…待ち状態
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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