(57)【要約】【課題】チャージポンプの線形動作範囲を広くする。【解決手段】一実施形態によるチャージポンプは、アップ（ＵＰ）信号を受け取り、そのＵＰ信号の受け取りに応答して正の電源から出力ノードに対応する出力電流を送るように動作可能な第１の入力トランジスタを含む。このチャージポンプは、ダウン（ＤＮ）信号を受け取り、そのＤＮ信号の受け取りに応答して、第２の対応する出力電流を負の電源から出力ノードに送るように動作可能な第２の入力トランジスタをさらに含む。また、このチャージポンプは、第１の入力トランジスタと出力ノードとの間の第１の電流経路に配置された第１のカスコードトランジスタと第２のカスコードトランジスタを含み、第２の入力トランジスタと出力ノードとの間の第２の電流経路に配置された第３のカスコードトランジスタと第４のカスコードトランジスタを含む。このチャージポンプは、第１、第２、第３及び第４のカスコードトランジスタのゲートに結合した電流ミラーをさらに含む。【選択図】図２
2008199617.tif 000002
【特許請求の範囲】
【請求項１】
アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
第１のバイアス電圧（Ｖ１）、第２のバイアス電圧（Ｖ２）、第３のバイアス電圧（Ｖ３）、及び第４のバイアス電圧（Ｖ４）をそれぞれ第１、第２、第３、及び第４のカスコードトランジスタに送るように動作可能である、前記第１、第２、第３、第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、
前記電流ミラーは、複数のｐ型ＭＯＳ電解効果トランジスタと、複数のｎ型ＭＯＳ電解効果トランジスタとを有し、各ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタにはチャネル幅があり、
前記ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの前記チャネル幅が前記バイアス電圧の値を決定し、
前記バイアス電圧Ｖ１−Ｖ４により前記第１、第２、第３、及び第４のカスコードトランジスタが飽和領域で動作するチャージポンプ。
【請求項２】
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは
【数１】
2008199617.tif 000017
に示すバイアス電圧Ｖ１−Ｖ４を発生するように構成され、
ＶＤＤは前記正の電源電圧の電圧を表し、ＶＴＨＰは前記電流ミラーの前記複数のｐ型ＭＯＳトランジスタの閾値電圧を表し、ＶＴＨＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタの閾値電圧を表し、ＶＯＶＰは前記電流ミラーの前記複数ｐ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表し、ＶＯＶＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表す、請求項１に記載のチャージポンプ。
【請求項３】
前記第１のカスコードトランジスタのソース端子は前記第１の入力トランジスタのドレイン端子に接続され、
前記第４のカスコードトランジスタのソース端子は前記第２の入力トランジスタのドレイン端子に接続され、
前記電流ミラーは前記第１のカスコードトランジスタのドレイン端子の電圧と前記第４のカスコードトランジスタのドレイン端子の電圧をミラーするように構成された、請求項１に記載のチャージポンプ。
【請求項４】
前記第１と第２のカスコードトランジスタはｐ型ＭＯＳトランジスタを含み、
前記第３と第４のカスコードトランジスタはｎ型ＭＯＳトランジスタを含み、
前記第１のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ１が印加されると、飽和領域で動作するように構成され、
前記第２のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ２が印加されると、飽和領域で動作するように構成され、
前記第３のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ３が印加されると、飽和領域で動作するように構成され、
前記第４のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ４が印加されると、飽和領域で動作するように構成された、請求項２に記載のチャージポンプ。
【請求項５】
前記複数のｐ型ＭＯＳトランジスタは同じチャネル幅（ＷＰ）を有し、
前記複数のｎ型ＭＯＳトランジスタは同じチャネル幅（ＷＮ）を有し、
前記チャージポンプは、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタとを更に有する、請求項１に記載のチャージポンプ。
【請求項６】
前記第１の入力トランジスタの第１のチャネル幅と同じか実質的に同じチャネル幅を有する複数のｐ型ＭＯＳレプリカトランジスタと、
前記第２の入力トランジスタの第２のチャネル幅と同じか実質的に同じチャネル幅を有する複数のｎ型ＭＯＳレプリカトランジスタとをさらに有する、請求項１に記載のチャージポンプ。
【請求項７】
前記電流ミラーは、第１のノード、第２のノード、第３のノード、及び第４のノードを介して第１、第２、第３、及び第４のカスコードトランジスタのゲートにバイアス電圧Ｖ１−Ｖ４を送り、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは前記電流ミラーの複数のブランチの各々に電流を流し、
前記正の電源から前記出力ノードへの、対応する出力電流の大きさは、前記電流ミラーの前記複数のブランチの各々の電流の大きさと同じである、請求項１に記載のチャージポンプ。
【請求項８】
前記電流ミラーは、前記カスコードトランジスタとともに１つのマイクロチップ上にあり、プロセス段階、電源電圧、及び動作温度の変化を補償するように前記バイアス電圧Ｖ１−Ｖ４を調節するように動作可能である、請求項２に記載のチャージポンプ。
【請求項９】
前記カスコードトランジスタは、集合
【数２】
2008199617.tif 000018
中の出力電圧（ＶＣＴＬ）の範囲において前記出力ノードの出力抵抗が
【数３】
2008199617.tif 000019
となるように構成され、ｇｍＰとｒｏＰは前記第１と第２のカスコードトランジスタの相互コンダクタンスと出力抵抗を表し、ｇｍＮとｒｏＮは前記第３と第４のカスコードトランジスタの相互コンダクタンスと出力抵抗を表す、請求項２に記載のチャージポンプ。
【請求項１０】
アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
前記第１、第２、第３、及び第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、前記電流ミラーは、
同じチャネル幅（ＷＰ）を有する複数のｐ型ＭＯＳトランジスタと、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
同じチャネル幅（ＷＮ）を有する複数のｎ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｎ型ＭＯＳトランジスタとを有し、
前記電流ミラーは、第１のバイアス電圧（Ｖ１）、第２のバイアス電圧（Ｖ２）、第３のバイアス電圧（Ｖ３）、及び第４のバイアス電圧（Ｖ４）をそれぞれ前記第１、第２、第３、及び第４のカスコードトランジスタに送るように構成されたチャージポンプ。
【請求項１１】
アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
前記第１、第２、第３、及び第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、前記電流ミラーは、
同じチャネル幅（ＷＰ）を有する複数のｐ型ＭＯＳトランジスタと、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
同じチャネル幅（ＷＮ）を有する複数のｎ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｎ型ＭＯＳトランジスタとを有し、
前記ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの前記チャネル幅が前記バイアス電圧Ｖ１−Ｖ４の値を決定し、
前記バイアス電圧Ｖ１−Ｖ４により前記第１、第２、第３、及び第４のカスコードトランジスタが飽和領域で動作し、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは
【数４】
2008199617.tif 000020
に示すバイアス電圧Ｖ１−Ｖ４を発生するように構成され、
ＶＤＤは前記正の電源電圧の電圧を表し、ＶＴＨＰは前記電流ミラーの前記複数のｐ型ＭＯＳトランジスタの閾値電圧を表し、ＶＴＨＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタの閾値電圧を表し、ＶＯＶＰは前記電流ミラーの前記複数ｐ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表し、ＶＯＶＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表すチャージポンプ。
【請求項１２】
基準信号とクロック信号の間の位相差を検出する位相検出器と、
前記位相検出器からエラー補正信号を受け取り、対応する電流を出力する、請求項１乃至１１いずれか一項に記載のチャージポンプと、
フィードバックループの動的な振る舞いを制御し、前記チャージポンプが出力した電流に付随する高周波ノイズをフィルタ除去するループフィルタと、
前記ループフィルタの電圧出力に応じて前記クロック信号を発生する電圧制御オシレータとを有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理に関し、特にカスコードバイアス（cascode  biasing）されたチャージポンプに関する。
【背景技術】
【０００２】
［関連出願への相互参照］
本出願は、米国仮出願第６０／８８９，０３４号（発明の名称「広い出力レンジを達成するカスケードバイアスされたチャージポンプ」、２００７年２月９日出願の米国特許法第１１９条（ｅ）項の利益を主張するものである。
【０００３】
フェーズロックループ（ＰＬＬ）回路は、部分的にまたは全体として、他の信号の位相及び周波数にロックされた信号を発生するために使用される。一例として、ＰＬＬは、入力データ信号のクロック信号に同期するクロックデータ回復（ＣＤＲ）回路として使用することができる。ＰＬＬの具体的な実施形態は、その構成要素により変化するが、ＰＬＬは、例えば、周波数／位相検出器、チャージポンプ、ループフィルタ、可変周波数信号発生器（例えば、電圧制御発信器（ＶＣＯ））等を含む。ある場合には、ＰＬＬは外部信号源から基準信号（例えば、リモートのデータ源からの入力信号）を受け取り、その基準信号の位相をローカルで発生した可変周波数信号の位相と比較する。ローカルで発生した可変周波数信号は、例えば、ＰＬＬが制御する可変周波数信号発生器で最初に発生される。比較過程の一部として、位相検出器は基準信号とローカルで発生した可変周波数信号との間の位相差を決定して、その位相差を使用してエラー補正信号を発生する。場合によっては、エラー補正信号を、ＰＬＬの一部であるチャージポンプに入力してもよい。チャージポンプはそのエラー補正信号に応じた電流を発生する。次に、チャージポンプが発生した電流は、ループフィルタに取り込まれ、そのループフィルタの出力電圧を決定する。ループフィルタの出力電圧は可変周波数信号発生器にフィードバックされ、その信号発生器が発生する信号の周波数を制御する。ＰＬＬは、チャージポンプ出力を用いて信号発生器の周波数を制御することにより、その信号発生器の周波数を調節して基準信号の周波数に一致させる。
【０００４】
可変周波数信号発生器の周波数は究極的にはチャージポンプが発生する電流に依存するので、チャージポンプの「線形動作範囲（linear  range  of  operation）」がチャージポンプを測るものさしとして使用される。線形動作範囲はチャージポンプが一定電流を出力できる（所定の出力抵抗にかかる）電圧範囲ともいうことができる。
（発明の概要）
【０００５】
実施形態によっては、チャージポンプに電流ミラーといくつかのカスコードトランジスタ（cascode  transistors）を含め、カスコードトランジスタが飽和領域で動作するように電流ミラーを用いてカスコードトランジスタにバイアスすることにより、チャージポンプの線形動作範囲を広くできる。より具体的には、実施例によっては、かかるチャージポンプは、アップ（ＵＰ）信号を受け取り、そのＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタを含む。このチャージポンプは、ダウン（ＤＮ）信号を受け取り、そのＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から出力ノードに送るように動作可能な第２の入力トランジスタをさらに含む。また、このチャージポンプは、第１の入力トランジスタと出力ノードとの間の第１の電流経路に配置された第１のカスコードトランジスタと第２のカスコードトランジスタを含み、第２の入力トランジスタと出力ノードとの間の第２の電流経路に配置された第３のカスコードトランジスタと第４のカスコードトランジスタを含む。このチャージポンプは、第１、第２、第３及び第４のカスコードトランジスタのゲートに結合した電流ミラーをさらに含む。この電流ミラー（current  mirror）は、第１のバイアス電圧（Ｖ１）、第２のバイアス電圧（Ｖ２）、第３のバイアス電圧（Ｖ３）、及び第４のバイアス電圧（Ｖ４）をそれぞれ第１、第２、第３、及び第４のカスコードトランジスタ（cascode  transistors）に送るように動作可能である。
【０００６】
実施形態によっては、電流ミラーは、複数のｐ型ＭＯＳ電解効果トランジスタ（p-type  metal-oxide-semiconductor  (pMOS)  field-effect  transistors）と、複数のｎ型ＭＯＳ電解効果トランジスタとを含み、各ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタにはチャネル幅（channel-width）がある。ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのそれぞれのチャネル幅によりバイアス電圧Ｖ１−Ｖ４の値が決まり、このバイアス電圧Ｖ１−Ｖ４により第１、第２、第３、及び第４のカスコードトランジスタ（cascode  transistors）は飽和領域（saturation  regime）で動作できる。カスコード構造を利用してチャージポンプの出力抵抗を大きくし、かつ電流ミラーを用いてカスコードトランジスタにバイアス電圧を与え、カスコードトランジスタをチャージポンプの出力電圧の最大振れ幅にわたって飽和領域で動作させることにより、大きな出力抵抗、広い出力電圧振れ幅、及び低いシステマチックゲインエラー（systematic  gain  error）等の技術的利点を実現することができる。そして、かかる技術的利点により、チャージポンプを比較的小さなチャージポンプ電流と低い電源電圧で動作させることができる。
【０００７】
言うまでもなく、本発明の様々な実施形態には、列記した技術的利点の一部または全部が含まれてもよいし、全く含まれなくてもよい。また、本発明の他の技術的利点は、図面、詳細な説明、及び特許請求の範囲に基づき、当業者には容易に明らかとなるであろう。
【発明を実施するための最良の形態】
【０００８】
図１は位相または周波数をロックするシステム１００の一例を示している。システム１００は次のものを含む：２つの信号の間の位相差を検出する位相検出器（phase  detector）２００と、位相検出器２００からエラー補正信号を受け取り、対応する電流（ＩＣＰ）を出力するチャージポンプ（charge  pump）３００と、フィードバックループ１０１の動的な振る舞いを制御し、チャージポンプ３００が出力した電流に付随する高周波ノイズをフィルタ除去（filtering  out）するループフィルタ４００と、ループフィルタ４００の電圧出力に応じて可変周波数クロック信号を発生する電圧制御オシレータ（voltage  controlled  oscillator、ＶＣＯ）５００と、これらの構成要素を結合するフィードバックループ１０１。実施形態によっては、システム１００は基準信号（例えば、入力データ信号）を受け取り、基準信号の周波数と一致（match）するクロック信号を発生する。これについては、以下に詳説する。
【０００９】
上記の通り、位相検出器２００は基準信号の位相をクロック信号の位相と比較する。本発明の限定としてではなく一例として、位相検出器２００はＸＯＲゲート、４象限乗算器（four-quadrant  multiplier）、または位相周波数検出器（ＰＦＤ）を含んでいてもよい。実施形態によっては、位相検出器２００は基準信号とクロック信号の間の位相差を用いて、対応するエラー補正信号（error  correction  signal）を発生する。エラー補正信号は、逆論理または相補的レベルでアクティブとなるアップ信号（ＵＰ）とダウン信号（ＤＮ）を含む。実施形態によっては、エラー補正信号の特性は基準信号とクロック信号の間の位相差に比例する。本発明の限定としてではなく一例として、クロック信号の位相が基準信号の位相より大幅に遅れるとき、位相検出器２００は比較的広いＵＰ信号（例えば、幅が広い正の信号）を出力する。本発明の限定としてではなく他の一例として、クロック信号の位相が基準信号の位相より少し進んでいるとき、位相検出器２００は比較的狭いＤＮ信号（例えば、幅が狭い負の信号）を出力する。
【００１０】
位相検出器２００はエラー補正信号をチャージポンプ３００に送る。エラー補正信号を受け取ると、チャージポンプ３００はそれに応じて電流ＩＣＰを発生する。実施形態によっては、ＵＰ信号とＤＮ信号のパルス幅の違いは、チャージポンプ３００の平均電流出力と比例関係にある。本発明の限定としてではなく一例として、幅が広いＵＰパルスの場合、その幅に比例して大きな正の電流がチャージポンプ３００によりループフィルタ４００に供給され、一方、幅が狭いＤＮパルスの場合、その幅に比例して小さい電流がチャージポンプ３００によりループフィルタ４００に供給される。
【００１１】
チャージポンプ３００からの電流出力によりループフィルタ４００の出力電圧（ＶＣＴＬ）が決まる。実施形態によっては、ループフィルタ４００は、チャージポンプ３００からの電流出力に付随する高周波の変動（例えば、ノイズ、高周波入力ジッター等）をフィルタ除去（filter  out）し、ＩＣＰが、高周波の（またはその他の望ましくない）障害に邪魔されずに基準信号の位相変化をスムーズに追跡できるようにする。また、チャージポンプ３００の出力抵抗はループフィルタ４００の伝達関数に影響する。従って、チャージポンプ３００の出力抵抗は大きい方がよい。
【００１２】
ループフィルタ４００の出力電圧（例えば、ＶＣＴＬ）はＶＣＯ５００に送られる。ＶＣＯ５００はＶＣＴＬに基づきクロック信号を発生する。実施形態によっては、ＶＣＴＬはＶＣＯ５００が発生するクロック信号の周波数を制御する。本発明の限定としてではなく一例として、チャージポンプ３００からの大きな正の電流パルス（例えば、正のＩＣＰ）により、ループフィルタ４００のＶＣＴＬがそれに比例して大きくなる。次に、ＶＣＴＬの増加により、ＶＣＯ５００からのクロック信号の周波数が高くなる。本発明の限定としてではなく他の一例として、チャージポンプ３００からの小さな負の電流パルス（例えば、負のＩＣＰ）により、それに対応してＶＣＴＬが変化し、ＶＣＴＬからのクロック信号の周波数が低くなる。
【００１３】
（上記の通り）チャージポンプ３００の電流出力はＶＣＯ５００の周波数に直接的に影響するので、広い周波数範囲にわたりＶＣＯ５００に予測可能な振る舞いをさせるためには、チャージポンプ３００の線形動作範囲（linear  range  of  operation）が広い電圧範囲にわたることが望ましい。本発明の技術分野の当業者には言うまでもないが、エラー補正信号とチャージポンプ３００の電流出力との間の関係は説明を簡単にするために設けたものであり、本発明は、チャージポンプ３００の電流出力を制御するために任意の適切なエラー補正信号方式を使うことができる。
【００１４】
実施形態によっては、ＶＣＯ５００からのクロック信号は位相検出器２００にフィードバックされ、上記のプロセスを用いて基準信号に同期される。本発明の技術分野の当業者には言うまでもないが、クロック信号と基準データ信号に関して説明したシステム１００の上記の実施形態は説明を簡単にするために設けたものであり、本発明は、システム１００を使用して任意の適切な信号に同期することができる。本発明の技術分野の当業者には言うまでもないが、さらに、システム１００の上記の構成要素とトポロジーは説明を簡単にするために設けたものであり、本発明は、一信号の周波数と位相を他の信号の周波数と位相と特定の関係にあるように維持するために任意の適切な構成要素の任意の適切なトポロジーを使うことができる。
【００１５】
図２はチャージポンプ３００の一実施形態を示す回路図である。チャージポンプ３００は、入力トランジスタ３０１、３０２と、カスコードトランジスタ（cascode  transistors）３４１−３４４と、電流ミラー３１０とを含む。チャージポンプ３００は、ＵＰエラー補正信号とＤＮエラー補正信号をそれぞれ入力トランジスタ３０１と３０２で受け取り、エラー補正信号に対応する電流ＩＣＰをノード１０２に出力する（例えば、ＵＰ信号の場合、正のＩＣＰが出力され、ＤＮ信号の場合、負のＩＣＰが出力される）。電流ミラー３１０はカスコードトランジスタ３４１−３４４にバイアス電圧を供給し、カスコードトランジスタ３４１−３４４がチャージポンプ３００の出力電圧の最大振れ幅（maximum  swing）にわたり飽和領域（saturation  regime）で動作するようにする。カスコードトランジスタ３４１−３４４が飽和領域で動作するとき、ＩＣＰはループフィルタ４００の出力電圧（ＶＣＴＬ）には（第１近似では）依存しない。従って、カスコードトランジスタ３４１−３４４が飽和領域で動作するとき、後段のループフィルタ４００の特性（例えば、伝達関数）がチャージポンプ３００により乱されない。
【００１６】
実施形態によっては、電流ミラー３１０の構成要素のトポロジーと選択により、電流ミラー３１０はバイアス電圧Ｖ１−Ｖ４を発生し、チャージポンプ３００が大出力抵抗の領域で電流源として動作する出力電圧の範囲を最大化する点で、カスコードトランジスタ３４１−３４４をバイアスすることができる。本発明の限定ではなく一例として、電流ミラー３１０は複数のｐ型ＭＯＳ電界効果トランジスタ（p-type  metal-oxide-semiconductor  field-effect  transistors）と複数のｎ型ＭＯＳ電界効果トランジスタとを含む。電流ミラー３１０のトランジスタのサイズ（例えば、各トランジスタのチャネル幅）は、電流ミラー３１０のブランチに流れる電流が等しくなり、カスコードトランジスタ３４１−３４４が出力電圧の最大振れ幅にわたって飽和領域で動作する値にバイアス電圧Ｖ１−Ｖ４が設定されるように決められる。以下、さらに詳述する。
【００１７】
各カスコードトランジスタ３４１−３４４は、チャージポンプにおいてカスコード構成とできるものであればいかなるトランジスタでもよい。図示した実施形態では、カスコードトランジスタ３４１、３４２は、入力トランジスタ３０１とノード１０２の間に配置されたｐ型ＭＯＳトランジスタであり、カスコードトランジスタ３４３、３４４は、入力トランジスタ３０２とノード１０２の間に配置されたｎ型ＭＯＳトランジスタである。また、入力トランジスタ３０１のソース端子は正の電源３４６に接続され、入力トランジスタ３０２のソース端子は負の電源３４８（例えば、接地）に接続されている。実施形態によっては、カスコードトランジスタ３４１−３４４はバイポーラ接合トランジスタ（ＢＪＴ）でも、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）でも、これらを組み合わせたものであってもよい。
【００１８】
カスコードトランジスタにより、
【数５】
2008199617.tif 000003
の範囲に入る出力電圧（ＶＣＴＬ）において、チャージポンプ３００の出力抵抗は約
【数６】
2008199617.tif 000004
となる。ここで、ｇｍＮとｒｏＮはカスコードトランジスタ３４１、３４２の相互コンダクタンスと出力抵抗を表し、ｇｍＰとｒｏＰはカスコードトランジスタ３４３、３４４の相互コンダクタンスと出力抵抗を表す。実施形態によっては、
【数７】
2008199617.tif 000005
は
【数８】
2008199617.tif 000006
と表すこともできる。当業者には言うまでもないことだが、チャージポンプ３００に含まれるカスコードトランジスタのタイプは説明を簡単にするために記載したものであり、本発明では、チャージポンプ３００においてカスコード構成をとるために、電流ミラー３１０とともに使用するカスコードトランジスタのタイプは任意の適切なものでよい。
【００１９】
電流ミラー３１０は複数のｐ型ＭＯＳトランジスタ３１１−３１８と複数のｎ型ＭＯＳトランジスタ３１９−３２２とを含む。これらは電流ミラー３１０の他の構成要素（例えば、電源３０３ａ−３０３ｄ、ｐ型ＭＯＳレプリカトランジスタ３０４ａ−３０４ｄ、及びｎ型ＭＯＳレプリカトランジスタ３０５ａ−３０５ｄ）とともに動作して、カスコードトランジスタ３４１−３４４にバイアス電圧Ｖ１−Ｖ４を供給する。実施形態によっては、ｐ型ＭＯＳトランジスタ３１１−３１８がバイアス電圧Ｖ１、Ｖ２を発生し、それぞれがノード３３１、３３２に分配される。また、ｎ型ＭＯＳトランジスタ３１９−３２２がバイアス電圧Ｖ３、Ｖ４を発生し、それぞれがノード３３３、３３４に分配される。そして、ノード３３１−３３４がバイアス電圧Ｖ１−Ｖ４をカスコードトランジスタ３４１−３４４のゲート端子に送る。
【００２０】
実施形態によっては、ｐ型ＭＯＳレプリカトランジスタ（replica  transistors）３０４ａ−３０４ｄは入力トランジスタ３０１と似た特性を有し（mimic）、ｎ型ＭＯＳレプリカトランジスタ３０５ａ−３０５ｄは入力トランジスタ３０２と似た特性を有する。例えば、ｐ型ＭＯＳレプリカトランジスタ３０４ａ−３０４ｄは入力トランジスタ３０１と同じか実質的に同じチャネル幅を有し、ｐ型ＭＯＳレプリカトランジスタ３０５ａ−３０５ｄは入力トランジスタ３０２と同じか実質的に同じチャネル幅を有する。レプリカトランジスタ３０４ａ−３０４ｄ及び３０５ａ−３０５ｄをこのようなサイズにすることにより、電流ミラー３１０の各ブランチにおける電流の流れを等しくしやすくなる。また、ｐ型ＭＯＳトランジスタ３１１、３１２、３１４、３１５−３１８のチャネル幅（ＷＰ）は互いに同じか実質的に同じであるが、ｐ型ＭＯＳトランジスタ３１３はｐ型ＭＯＳトランジスタ３１１、３１２、３１４、３１５−３１８の１／３のチャネル幅（例えば、ＷＰ／３）を有する。同様に、ｎ型ＭＯＳトランジスタ３１９−３２１のチャネル幅（ＷＮ）は互いに同じか実質的に同じであるが、ｎ型ＭＯＳトランジスタ３２２はｎ型ＭＯＳトランジスタ３１９−３２１の１／３のチャネル幅（例えば、ＷＮ／３）を有する。トランジスタ３１１−３２２をこのようなサイズにすることにより、電流ミラー３１０のブランチ（branches）に同じ大きさの電流が流れ、電流ミラー３１０が次の式に示したバイアス電圧Ｖ１−Ｖ４を発生するようにできる：
【数９】
2008199617.tif 000007
【００２１】
上記の式では、ＶＤＤは電源３４６の電圧を表し、ＶＴＨＰはｐ型ＭＯＳトランジスタ３１１−３１４の閾値電圧（例えば、トランジスタ３１２の閾値電圧の第１近似）を表し、ＶＴＨＮはｎ型ＭＯＳトランジスタ３１９−３２２の閾値電圧（例えば、トランジスタ３１９の閾値電圧の第１近似）を表す。ＶＯＶＰは電流ミラー３１０に含まれるｐ型ＭＯＳトランジスタ（例えば、ｐ型ＭＯＳトランジスタ３１１−３１８）のゲート・ソースオーバードライブ電圧（gate-to-source  overdrive  voltages）を表し、ＶＯＶＮは電流ミラー３１０に含まれるｎ型ＭＯＳトランジスタ（例えば、ｎ型ＭＯＳトランジスタ３１９−３２２）のゲート・ソースオーバードライブ電圧を表す。実施形態によっては、入力トランジスタ３０１、３０２による電圧低下はＶＯＶＮ及びＶＯＶＰに対して無視できる大きさであると考えられるので、オーバードライブ電圧の計算に含める必要はない。また、ＶＴＨＰ及びＶＯＶＰは負であると仮定する。電圧に関する上記の式が満たされ、電流ミラー３１０のブランチに同じ大きさの電流が流れるようにトランジスタ３１１−３２２のサイズを決めると、チャージポンプ３００は
【数１０】
2008199617.tif 000008
の電圧範囲で線形動作をする。上記の式によりＶ２が最小となり、Ｖ３が最大となり、チャージポンプ３００の振れ幅が最大となる。
【００２２】
電流ミラー３１０はカスコードトランジスタ３４１−３４４と同じ半導体チップ上に配置してもよい。同じ半導体チップ上で（locally）電流ミラー３１０を用いてバイアス電圧Ｖ１−Ｖ４を供給することにより、チャージポンプ３００はプロセス（process）、電圧、及び温度（以下、「ＰＶＴ」と呼ぶ）における動的な変化を追跡（track）することができる。本発明の限定ではなく一実施例として、バイアス電圧Ｖ１−Ｖ４の大きさは、プロセス段階（process  corners）、電源電圧、及び動作温度（すなわち、相異なるＰＶＴポイント）に応じて、チャージポンプ３００を通して必要な電流（ＩＣＰ）を流すのに要する電圧を反映するように変化する。上記の式により「最低（bottom）」バイアス電圧（例えば、Ｖ１とＶ４）及び「最高（top）」バイアス電圧（例えば、Ｖ２とＶ３）を調節することにより、電流ミラー３１０は各ＰＶＴポイントにおいて出力電圧（ＶＣＴＬ）の振れ幅（swing）を最大化でき、これによりシステム１００が正しく動作する（例えば、入力信号の位相を正しく追跡（track）する）周波数範囲を自動的に最大化できる。
【００２３】
実施形態によっては、電流ミラー３１０中の「最高」（top）ｐ型ＭＯＳトランジスタ（例えば、トランジスタ３１１）のドレイン電圧は、カスコードトランジスタ３４１のドレイン電圧でミラー（mirror）される。同様に、電流ミラー３１０中の「最低」（bottom）ｐ型ＭＯＳトランジスタ（例えば、トランジスタ３２０）のドレイン電圧は、カスコードトランジスタ３４４のドレイン電圧でミラー（mirror）される。トランジスタ３１１のドレイン電圧をカスコードトランジスタ３４１のドレイン電圧でミラーし、トランジスタ３２０のドレイン電圧をカスコードトランジスタ３４４のドレイン電圧でミラーすることにより、チャージポンプ３００は、トランジスタ３１１とカスコードトランジスタ３４１のドレイン・ソース電圧の違い、及びトランジスタ３２０とカスコードトランジスタ３４４のドレイン・ソース電圧の違いに起因する電流ミラー３１０のブランチ（branches）の電流の違いを低減または除去することができる。例えば、トランジスタ３１１のドレイン電圧をカスコードトランジスタ３４１のドレイン電圧でミラーすると、ブランチ３５１、３５２に流れる電流は、正の電源３４６から出力ノード１０２に（すなわち、カスコードトランジスタ３４１、３４２を含むブランチに）流れる電流と同じか実質的に同じになる。同様に、トランジスタ３２０のドレイン電圧をカスコードトランジスタ３４４のドレイン電圧でミラーすると、ブランチ３５３、３５４に流れる電流は、負の電源３４８（例えば、接地）から出力ノード１０２に（すなわち、カスコードトランジスタ３４３、３４４を含むブランチに）流れる電流と同じか実質的に同じになる。上記のように電流ミラー３１０のブランチに流れる電流間の違いを低減または除去することにより、チャージポンプ３００のシステマチックゲインエラー（systematic  gain  error）を低減または除去できる。
【００２４】
実施形態によっては、チャージポンプ３００の出力抵抗が大きいこと、または動作範囲が線形であること、またはシステマチックゲインエラーが比較的小さいこと、またはこれらの組合せにより、システム１００ではチャージポンプ電流を比較的小さくでき、電源電圧を比較的低くできる。本発明の限定ではなく一実施例として、オンチップ（on-chip）ループフィルタを利用するＰＬＬ回路やクロックデータ回復（ＣＤＲ）回路で、チャージポンプ３００の実施形態を使用できる。実施形態によっては、トランジスタの低出力抵抗化と低電源電圧化がスケーリングトレンド（scaling  trends）であるディープサブミクロン（deep  submicron）ＣＭＯＳ（Complimentary  Metal-Oxide-Semiconductor）プロセスで使用するようにチャージポンプ３００を設計することもできる。
【００２５】
本発明は、ここに説明した実施形態に対する、当業者が想到するであろうすべての変更、置換、変形、代替、修正を含むものである。同様に、適切な場合には、特許請求の範囲は、ここに説明した実施形態に対する、当業者が想到するであろうすべての変更、置換、変形、代替、修正を含むものである。さらに、図１の構成要素が本発明の段階を実施するとして説明したが、本発明は任意の適切な段階を実行する任意の適切な校正用を含みうるものである。
【００２６】
なお、本発明の一部の実施形態を整理すると以下の通りである。
（付記１）  アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
第１のバイアス電圧（Ｖ１）、第２のバイアス電圧（Ｖ２）、第３のバイアス電圧（Ｖ３）、及び第４のバイアス電圧（Ｖ４）をそれぞれ第１、第２、第３、及び第４のカスコードトランジスタに送るように動作可能である、前記第１、第２、第３、第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、
前記電流ミラーは、複数のｐ型ＭＯＳ電解効果トランジスタと、複数のｎ型ＭＯＳ電解効果トランジスタとを有し、各ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタにはチャネル幅があり、
前記ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの前記チャネル幅が前記バイアス電圧の値を決定し、
前記バイアス電圧Ｖ１−Ｖ４により前記第１、第２、第３、及び第４のカスコードトランジスタが飽和領域で動作するチャージポンプ。
（付記２）  前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは
【数１１】
2008199617.tif 000009
に示すバイアス電圧Ｖ１−Ｖ４を発生するように構成され、
ＶＤＤは前記正の電源電圧の電圧を表し、ＶＴＨＰは前記電流ミラーの前記複数のｐ型ＭＯＳトランジスタの閾値電圧を表し、ＶＴＨＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタの閾値電圧を表し、ＶＯＶＰは前記電流ミラーの前記複数ｐ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表し、ＶＯＶＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表す、付記１に記載のチャージポンプ。
（付記３）  前記第１のカスコードトランジスタのソース端子は前記第１の入力トランジスタのドレイン端子に接続され、
前記第４のカスコードトランジスタのソース端子は前記第２の入力トランジスタのドレイン端子に接続され、
前記電流ミラーは前記第１のカスコードトランジスタのドレイン端子の電圧と前記第４のカスコードトランジスタのドレイン端子の電圧をミラーするように構成された、付記１に記載のチャージポンプ。
（付記４）  前記第１と第２のカスコードトランジスタはｐ型ＭＯＳトランジスタを含み、
前記第３と第４のカスコードトランジスタはｎ型ＭＯＳトランジスタを含み、
前記第１のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ１が印加されると、飽和領域で動作するように構成され、
前記第２のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ２が印加されると、飽和領域で動作するように構成され、
前記第３のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ３が印加されると、飽和領域で動作するように構成され、
前記第４のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ４が印加されると、飽和領域で動作するように構成された、付記２に記載のチャージポンプ。
（付記５）  前記複数のｐ型ＭＯＳトランジスタは同じチャネル幅（ＷＰ）を有し、
前記複数のｎ型ＭＯＳトランジスタは同じチャネル幅（ＷＮ）を有し、
前記チャージポンプは、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタとを更に有する、付記１に記載のチャージポンプ。
（付記６）  前記第１の入力トランジスタの第１のチャネル幅と同じか実質的に同じチャネル幅を有する複数のｐ型ＭＯＳレプリカトランジスタと、
前記第２の入力トランジスタの第２のチャネル幅と同じか実質的に同じチャネル幅を有する複数のｎ型ＭＯＳレプリカトランジスタとをさらに有する、付記１に記載のチャージポンプ。
（付記７）  前記電流ミラーは、第１のノード、第２のノード、第３のノード、及び第４のノードを介して第１、第２、第３、及び第４のカスコードトランジスタのゲートにバイアス電圧Ｖ１−Ｖ４を送り、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは前記電流ミラーの複数のブランチの各々に電流を流し、
前記正の電源から前記出力ノードへの、対応する出力電流の大きさは、前記電流ミラーの前記複数のブランチの各々の電流の大きさと同じである、付記１に記載のチャージポンプ。
（付記８）  前記電流ミラーは、前記カスコードトランジスタとともに１つのマイクロチップ上にあり、プロセス段階、電源電圧、及び動作温度の変化を補償するように前記バイアス電圧Ｖ１−Ｖ４を調節するように動作可能である、付記２に記載のチャージポンプ。
（付記９）  前記カスコードトランジスタは、集合
【数１２】
2008199617.tif 000010
中の出力電圧（ＶＣＴＬ）の範囲において前記出力ノードの出力抵抗が
【数１３】
2008199617.tif 000011
となるように構成され、ｇｍＰとｒｏＰは前記第１と第２のカスコードトランジスタの相互コンダクタンスと出力抵抗を表し、ｇｍＮとｒｏＮは前記第３と第４のカスコードトランジスタの相互コンダクタンスと出力抵抗を表す、付記２に記載のチャージポンプ。
（付記１０）  アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
前記第１、第２、第３、及び第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、前記電流ミラーは、
同じチャネル幅（ＷＰ）を有する複数のｐ型ＭＯＳトランジスタと、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
同じチャネル幅（ＷＮ）を有する複数のｎ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｎ型ＭＯＳトランジスタとを有し、
前記電流ミラーは、第１のバイアス電圧（Ｖ１）、第２のバイアス電圧（Ｖ２）、第３のバイアス電圧（Ｖ３）、及び第４のバイアス電圧（Ｖ４）をそれぞれ前記第１、第２、第３、及び第４のカスコードトランジスタに送るように構成されたチャージポンプ。
（付記１１）  前記第１のカスコードトランジスタのソース端子は前記第１の入力トランジスタのドレイン端子に接続され、
前記第４のカスコードトランジスタのソース端子は前記第２の入力トランジスタのドレイン端子に接続され、
前記電流ミラーは前記第１のカスコードトランジスタのドレイン端子の電圧と前記第４のカスコードトランジスタのドレイン端子の電圧をミラーするように構成された、付記１０に記載のチャージポンプ。
（付記１２）  前記第１のカスコードトランジスタはそのゲートにバイアス電圧Ｖ１が印加されると、飽和領域で動作するように構成され、
前記第２のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ２が印加されると、飽和領域で動作するように構成され、
前記第３のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ３が印加されると、飽和領域で動作するように構成され、
前記第４のカスコードトランジスタは、そのゲートにバイアス電圧Ｖ４が印加されると、飽和領域で動作するように構成された、付記１０に記載のチャージポンプ。
（付記１３）  前記電流ミラーは、第１のノード、第２のノード、第３のノード、及び第４のノードを介して第１、第２、第３、及び第４のカスコードトランジスタのゲートにバイアス電圧Ｖ１−Ｖ４を供給するように動作可能であり、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは前記電流ミラーの複数のブランチの各々に電流を流し、
前記正の電源から前記出力ノードへの、対応する出力電流の大きさは、前記電流ミラーの前記複数のブランチの各々の電流の大きさと同じである、付記１０に記載のチャージポンプ。
（付記１４）  前記電流ミラーは、前記カスコードトランジスタとともに１つのマイクロチップ上にあり、プロセス段階、電源電圧、及び動作温度の変化を補償するように前記バイアス電圧Ｖ１−Ｖ４を調節するように動作可能である、付記１０に記載のチャージポンプ。
（付記１５）  前記カスコードトランジスタは、集合
【数１４】
2008199617.tif 000012
中の出力電圧（ＶＣＴＬ）の範囲において前記出力ノードの出力抵抗が
【数１５】
2008199617.tif 000013
となるように構成され、ｇｍＰとｒｏＰは前記第１と第２のカスコードトランジスタの相互コンダクタンスと出力抵抗を表し、ｇｍＮとｒｏＮは前記第３と第４のカスコードトランジスタの相互コンダクタンスと出力抵抗を表し、
ＶＤＤは前記正の電源電圧の電圧を表し、ＶＴＨＰは前記電流ミラーの前記複数のｐ型ＭＯＳトランジスタの閾値電圧を表し、ＶＯＶＰは前記電流ミラーの前記複数ｐ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表し、ＶＯＶＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表す、付記１０に記載のチャージポンプ。
（付記１６）  アップ（ＵＰ）信号を受け取り、前記ＵＰ信号の受け取りに応答して、対応する出力電流を正の電源から出力ノードに送るように動作可能な第１の入力トランジスタと、
ダウン（ＤＮ）信号を受け取り、前記ＤＮ信号の受け取りに応答して、対応する出力電流を負の電源から前記出力ノードに送るように動作可能な第２の入力トランジスタと、
前記第１の入力トランジスタと前記出力ノードの間の第１の電流経路に配置された第１のカスコードトランジスタ及び第２のカスコードトランジスタと、
前記第２の入力トランジスタと前記出力ノードの間の第２の電流経路に配置された第３のカスコードトランジスタ及び第４のカスコードトランジスタと、
前記第１、第２、第３、及び第４のカスコードトランジスタのゲートに結合した電流ミラーとを有し、前記電流ミラーは、
同じチャネル幅（ＷＰ）を有する複数のｐ型ＭＯＳトランジスタと、
ＷＰ／３のチャネル幅を有する１つのｐ型ＭＯＳトランジスタと、
同じチャネル幅（ＷＮ）を有する複数のｎ型ＭＯＳトランジスタと、
ＷＮ／３のチャネル幅を有する１つのｎ型ＭＯＳトランジスタとを有し、
前記ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの前記チャネル幅が前記バイアス電圧Ｖ１−Ｖ４の値を決定し、
前記バイアス電圧Ｖ１−Ｖ４により前記第１、第２、第３、及び第４のカスコードトランジスタが飽和領域で動作し、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは
【数１６】
2008199617.tif 000014
に示すバイアス電圧Ｖ１−Ｖ４を発生するように構成され、
ＶＤＤは前記正の電源電圧の電圧を表し、ＶＴＨＰは前記電流ミラーの前記複数のｐ型ＭＯＳトランジスタの閾値電圧を表し、ＶＴＨＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタの閾値電圧を表し、ＶＯＶＰは前記電流ミラーの前記複数ｐ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表し、ＶＯＶＮは前記電流ミラーの前記複数のｎ型ＭＯＳトランジスタのゲート・ソースオーバードライブ電圧を表すチャージポンプ。
（付記１７）  前記カスコードトランジスタは、集合
【数１７】
2008199617.tif 000015
中の出力電圧（ＶＣＴＬ）の範囲において前記出力ノードの出力抵抗が
【数１８】
2008199617.tif 000016
となるように構成され、ｇｍＰとｒｏＰは前記第１と第２のカスコードトランジスタの相互コンダクタンスと出力抵抗を表し、ｇｍＮとｒｏＮは前記第３と第４のカスコードトランジスタの相互コンダクタンスと出力抵抗を表す、付記１６に記載のチャージポンプ。
（付記１８）  前記電流ミラーは、第１のノード、第２のノード、第３のノード、及び第４のノードを介して第１、第２、第３、及び第４のカスコードトランジスタのゲートにバイアス電圧Ｖ１−Ｖ４を供給するように動作可能であり、
前記複数のｐ型ＭＯＳトランジスタと前記複数のｎ型ＭＯＳトランジスタは前記電流ミラーの複数のブランチの各々に電流を流し、
前記正の電源から前記出力ノードへの、対応する出力電流の大きさは、前記電流ミラーの前記複数のブランチの各々の電流の大きさと同じである、付記１６に記載のチャージポンプ。
（付記１９）  前記電流ミラーは、前記カスコードトランジスタとともに１つのマイクロチップ上にあり、プロセス段階、電源電圧、及び動作温度の変化を補償するように前記バイアス電圧Ｖ１−Ｖ４を調節するように動作可能である、付記１６に記載のチャージポンプ。
（付記２０）  前記第１と第２のカスコードトランジスタはｐ型ＭＯＳトランジスタを含み、
前記第３と第４のカスコードトランジスタはｎ型ＭＯＳトランジスタを含み、
前記第１のカスコードトランジスタのソース端子は前記第１の入力トランジスタのドレイン端子に接続され、
前記第４のカスコードトランジスタのソース端子は前記第２の入力トランジスタのドレイン端子に接続され、
前記電流ミラーは前記第１のカスコードトランジスタのドレイン端子の電圧と前記第４のカスコードトランジスタのドレイン端子の電圧をミラーするように構成された、付記１６に記載のチャージポンプ。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるＰＬＬの一例を示すブロック図である。
【図２】本発明の一実施形態によるチャージポンプの一例を示すブロック図である。
【符号の説明】
【００２８】
１００  システム
１０１  クロック信号
２００  位相検出器
３００  チャージポンプ
４００  ループフィルタ
５００  電圧制御オシレータ
１０２  ノード
３０１、３０２  入力トランジスタ
３０３  電源
３０４  ｐ型ＭＯＳレプリカトランジスタ
３０５  ｎ型ＭＯＳレプリカトランジスタ
３１０  電流ミラー
３１１−３１８  ｐ型ＭＯＳトランジスタ
３１９−３２２  ｎ型ＭＯＳトランジスタ
３３１−３３４  ノード
３４１−３４４  カスコードトランジスタ
【図１】
2008199617.tif 000021
【図２】
2008199617.tif 000022