(57)【要約】      （修正有）【課題】PLL回路を用いて制御されるスイッチングレギュレータにおいて、異常動作が発生した際に１サイクルの経過を待たずに検知し、電力損失を抑制するスイッチングレギュレータの提供。【解決手段】スイッチングレギュレータは出力電圧を入力し、出力電圧に応じた周波数の制御パルス信号を出力するフィードバック回路１０８と、PLL出力パルスを生成するPLL回路１０１と、PLL出力パルスによりリセットされるフリップフロップ回路１０２と、トランジスタを導通させる駆動回路１０６と、PLL出力パルスの立下りタイミングを検知してカウントを開始し、次の立下りタイミングでカウントを停止する第一のカウンタ回路と、第一のカウンタ回路によるカウントと動作周期とを比較する演算回路とを有する制御回路１００とを備え、制御回路は、演算回路の比較において所定値以上の差がある場合、駆動回路に信号を供給し、トランジスタの導通時間を制御する。【選択図】図４
2008043114.tif 000002
【特許請求の範囲】
【請求項１】
所定電源が入力し、出力電力を外部回路に供給し、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、
電源から電流の供給を受けエネルギーを蓄積するコイルと、前記コイルの一端に接続され前記コイルにエネルギーを蓄積する際に導通する第一のトランジスタと、前記コイルの前記一端に接続され前記外部回路に出力電力を供給する際に導通する第二のトランジスタとを有するスイッチングレギュレータ回路と、
前記スイッチングレギュレータ回路の出力電圧を入力し、入力した前記出力電圧に応じた周波数の制御パルス信号を出力するフィードバック回路と、
前記フィードバック回路からの前記制御パルス信号を入力し、前記第一のトランジスタに入力する信号を入力し、入力する２信号の位相差に応じた周波数のPLL出力パルスを生成するPLL回路と、前記PLL出力パルスによりリセットされ、前記コイルの前記一端から入力する信号によってセットされ、前記第一のトランジスタを導通させる信号を出力するフリップフロップ回路とを有するPLL回路ユニットと、
前記第二のトランジスタを導通させる信号を出力する駆動回路と、
前記PLL出力パルスの周期をカウントする第一のカウンタ回路と、前記制御パルス信号の周期をカウントする第二のカウンタ回路と、前記第一及び第二のカウンタ回路によるカウント値を比較する演算回路とを有する制御回路とを備え、
前記制御回路は、前記演算回路の比較において所定値以上の差がある場合、前記駆動回路に信号を供給し、前記比較のタイミングにおける前記第二のトランジスタの導通時間を制御することを特徴とするスイッチングレギュレータ。
【請求項２】
請求項１において、
前記制御回路は、前記演算回路の比較において所定値以上の差がある場合、前記PLL回路にリセット信号を供給することにより、前記PLL回路をリセットすることを特徴とするスイッチングレギュレータ。
【請求項３】
請求項１において、
前記制御回路は、前記演算回路の比較において、前記第一のカウンタ回路におけるカウント値が前記第二のカウンタ回路におけるカウント値よりも多い場合、前記駆動回路に信号を供給し、前記第二のトランジスタをオフするタイミングを遅らせることを特徴とするスイッチングレギュレータ。
【請求項４】
請求項１において、
前記制御回路は、前記演算回路の比較において、前記第一のカウンタ回路におけるカウントが前記第二のカウンタ回路におけるカウント値よりも少ない場合、前記駆動回路に信号を供給し、前記第二のトランジスタをオンするタイミングを早めることを特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLL回路を用いたスイッチングレギュレータに関し、特に、異常動作時の電力損失を抑制するスイッチングレギュレータに関する。
【背景技術】
【０００２】
スイッチングレギュレータは多数の電子装置において用いられている。一般にスイッチングレギュレータは、入力電圧を所望の電圧に変換して、装置中の回路に供給する。
【０００３】
このようなスイッチングレギュレータにおいては、近年の消費電力の低減要求に応じて、電力損失を削減することが求められている。これに対して、特許文献１などの文献にスイッチングレギュレータの電力損失を低減する方法が示されている。特許文献１に記載の技術においては、トランジスタに印加される電圧と電流が小さくなるタイミングを設け、そのタイミングでスイッチングを行うことによって電力損失を低減している。
【０００４】
また、特許文献１におけるスイッチングレギュレータにおいては詳述されていないが、トランジスタのようなスイッチング素子を制御する回路としてPLL（Phase  Locked  Loop）回路を用いることが考えられる。
【０００５】
図１は、PLL回路を用いた従来のスイッチングレギュレータの構成を示す図である。PLL回路を用いた従来のスイッチングレギュレータは、入力電源Vinに接続されるコイルLと、グランドとの間にトランジスタ204を有している。また、コイルLとトランジスタ204との接続点ｄｓと、出力端子209との間にはトランジスタ205が設けられている。この入力電源Vin、コイルL、トランジスタ204及び205は、スイッチングレギュレータ回路210を構成している。また、出力端子209は、平滑化コンデンサCを介して接地されている。
【０００６】
出力端子209に印加される出力電圧は、フィードバック回路208に入力する。フィードバック回路208は、入力する出力電圧が高い場合に出力する制御パルス信号の周波数を上げ、低い場合に出力する制御パルス信号の周波数を下げる。フィードバック回路208からの制御パルス信号は、PLL回路201に入力する。ここで、PLL回路201は、通常のPLL回路と同様に、位相比較器と、位相比較器の出力を積分するフィルタと、積分された電圧値に応じた周波数のパルスを発生する電圧制御発振器（VCO）を有する。
【０００７】
ここで、図２を用いてPLL回路201の動作を説明する。図２aに示すようにPLL回路201は、位相比較器21、フィルタ22、電圧制御発振器（VCO）23で構成されている。また、図２bには、位相比較器21に入力する制御パルス信号LMOSと信号driverL、位相比較器21の出力inPLL、PLL回路201のPLL出力パルスの動作タイミングチャートが示されている。
【０００８】
位相比較器21に制御パルス信号LMOSと信号driverLが入力すると、２つの信号の位相差が比較される。ここで検出された位相差φは、一定となっている。位相比較器21は、検出された位相差φに基づいて、出力inPLLを出力する。図２ｃは、位相比較器21の応答特性を示している。位相比較器21は、検出された位相差φに比例する電位を出力する。位相比較器21からの出力inPLLは、フィルタ22を通過して、電圧制御発振器（VCO）23に入力する。電圧制御発振器（VCO）23は、出力inPLLの電位に応じた周波数のPLL出力パルスを出力する。
【０００９】
図１に戻り、PLL回路201からのPLL出力パルスは、シュミットトリガ回路STを介して、フリップフロップ回路202のリセット端子に入力する。また、フリップフロップ回路202のセット端子には、接続点ｄｓの電圧が、シュミットトリガ回路STを介して供給される。そして、フリップフロップ回路202の出力は、バッファ回路203を介してトランジスタ204のゲート端子に供給される。また、フリップフロップ回路202の出力は、バッファ回路203を介して、PLL回路201にフィードバックされている。尚、トランジスタ205のゲート端子には、駆動回路206において生成されたパルス信号が、バッファ回路207を介して供給される。
【００１０】
ここで、図１におけるスイッチングレギュレータの動作を説明する。
【００１１】
図３は、図１のスイッチングレギュレータにおける動作タイミングチャートである。この動作タイミングチャートには、フィードバック回路208からの出力である制御パルス信号LMOS、PLL回路201からのPLL出力パルス、トランジスタ204のゲート端子に入力する信号driverL、接続点ｄｓにおける電圧Vds、コイルLを流れる電流IL、及び、駆動回路206からの出力信号driverHの動作が示されている。尚、PLL回路101は、制御パルス信号LMOSの立ち上がりと、信号driverLの立ち上がりが同期するように制御されている。
【００１２】
図３における正常動作時の図において従来のスイッチングレギュレータの動作を説明する。
【００１３】
まず、制御パルス信号LMOSがHレベルになるタイミングで信号driverLがHレベルになり、トランジスタ204が導通する（タイミングt0）。このとき、コイルLが入力電源Vinとグランド間に接続される。その結果、コイルLを流れる電流ILが徐々に増加し、コイルLにエネルギーが蓄積される。フィードバック回路208は、出力端子209に印加される出力電圧に応じてトランジスタ204の導通期間を制御するために、トランジスタ204を非導通にするタイミングｔ１を制御する。つまり、タイミングｔ１で信号driverLをLレベルにして、トランジスタ204を非導通にする。
【００１４】
信号driverLがLレベルになるタイミングｔ１において、トランジスタ205のゲート端子に入力する信号driverHがHレベルに切り換わる。信号driverHがHレベルである間は、出力端子209に電力が出力され、接続点dsの電圧Vdsは一定に保たれる。そして、信号driverHはコイルLを流れる電流ILがゼロになるタイミングｔ２でレベルLに切り換えられる。その後、電流ILは逆流し電圧Vdsは降下し、タイミングｔ３において電圧Vdsはゼロになる。
【００１５】
次に、従来のスイッチングレギュレータにおける異常動作について説明する。従来のスイッチングレギュレータにおける異常動作は、電流のノイズなどによって、PLL出力パルスが変化することによって発生する。
【００１６】
図３におけるタイミングT0において、PLL出力パルスに遅れが発生し（D1）、Lレベルに切り換わらなければいけないタイミングであるにもかかわらず、Hレベルを保っている。これによって、信号driverLの立下りタイミングにも遅れが生じる（D2）。信号driverLの立下りタイミングにも遅れが生じたことにより、コイルLを流れる電流ILは信号driverHがHレベルに達するタイミングT0において電流増加を停止しない。結果として、コイルLには通常動作時以上のエネルギーが蓄積される（D3）。そして、信号driverHがLレベルに達するタイミングT1において、通常動作時であれば電流ILがゼロとなるが、正の電流が流れている状態となっている。電流ILが実際にゼロになるタイミングT2においては、信号driverHはすでにLレベルになっており、コイルLに蓄積されたエネルギーは出力端子209側に放出されずに損失となっていた。
【００１７】
そこで、従来のスイッチングレギュレータでは、このような異常動作時において、異常動作発生時点から１サイクル経過した段階において駆動回路206を停止し、信号driverHのHレベルの出力を停止する処理が行われている。この停止処理は、制御パルス信号LMOSの立ち上がりを基準に、所定時間D4の範囲内に信号driverLの立ち上がりが検知されない場合に、異常動作が発生したものと判断し、信号driverHのHレベルの出力を停止する処理D5を行う。これは、スイッチングレギュレータの動作が不安定になっているため、一旦出力を停止し、動作のリセットを行うためである。
【特許文献１】特開２００４−２０１３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、このようなタイミングのずれを補正するために、トランジスタの動作を１サイクル停止した場合、コイルに蓄積されたエネルギーが出力端子に放出されない。このとき、スイッチングレギュレータの電力損失は大きくなり非効率的である。
【００１９】
そこで、本発明の目的は、PLL回路を用いて制御されるスイッチングレギュレータにおいて、異常動作が発生した際にトランジスタの動作を停止せず、電力損失を抑制するスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するため、本発明のスイッチングレギュレータは、所定電源が入力し、出力電力を外部回路に供給し、前記外部回路に印加される出力電圧を目標電圧に調整するスイッチングレギュレータであって、電源から電流の供給を受けエネルギーを蓄積するコイルと、前記コイルの一端に接続され前記コイルにエネルギーを蓄積する際に導通する第一のトランジスタと、前記コイルの前記一端に接続され前記外部回路に出力電力を供給する際に導通する第二のトランジスタとを有するスイッチングレギュレータ回路と、前記スイッチングレギュレータ回路の出力電圧を入力し、入力した前記出力電圧に応じた周波数の制御パルス信号を出力するフィードバック回路と、前記フィードバック回路からの前記制御パルス信号を入力し、前記第一のトランジスタに入力する信号を入力し、入力する２信号の位相差に応じた周波数のPLL出力パルスを生成するPLL回路と、前記PLL出力パルスによりリセットされ、前記コイルの前記一端から入力する信号によってセットされ、前記第一のトランジスタを導通させる信号を出力するフリップフロップ回路とを有するPLL回路ユニットと、前記第二のトランジスタを導通させる信号を出力する駆動回路と、前記PLL出力パルスの周期をカウントする第一のカウンタ回路と、前記制御パルス信号の周期をカウントする第二のカウンタ回路と、前記第一及び第二のカウンタ回路によるカウント値を比較する演算回路とを有する制御回路とを備え、前記制御回路は、前記演算回路の比較において所定値以上の差がある場合、前記駆動回路に信号を供給し、前記比較のタイミングにおける前記第二のトランジスタの導通時間を制御することを特徴とする。
【００２１】
また、上記発明の好ましい実施例では、前記制御回路は、前記演算回路の比較において所定値以上の差がある場合、前記PLL回路にリセット信号を供給することにより、前記PLL回路をリセットすることを特徴とする。
【００２２】
また、さらに好ましい実施例では、前記制御回路は、前記演算回路の比較において、前記第一のカウンタ回路におけるカウント値が前記第二のカウンタ回路におけるカウント値よりも多い場合、前記駆動回路に信号を供給し、前記第二のトランジスタをオフするタイミングを遅らせることを特徴とする。
【００２３】
また、さらに好ましい実施例では、前記制御回路は、前記演算回路の比較において、前記第一のカウンタ回路におけるカウントが前記第二のカウンタ回路におけるカウント値よりも少ない場合、前記駆動回路に信号を供給し、前記第二のトランジスタをオンするタイミングを早めることを特徴とする。
【発明の効果】
【００２４】
本発明のスイッチングレギュレータは、出力電圧のフィードバックに応じて生成される制御パルス信号の周期から１サイクルの長さを計測し、トランジスタのスイッチングのタイミングを１サイクル前からの計測し、異常動作が発生した際に即座に検知する。そして、検知結果に応じてトランジスタの動作タイミングを制御する。それによって、電力損失を抑制しつつスイッチングレギュレータの動作を正常化することを可能にする。
【発明を実施するための最良の形態】
【００２５】
以下、図面に従って本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２６】
図４は、本発明におけるスイッチングレギュレータの構成を示す図である。本発明おけるスイッチングレギュレータは、入力電源Vinに接続されるコイルLと、グランドとの間にトランジスタ104を有している。また、コイルLとトランジスタ104との接続点ｄｓと、出力端子109との間にはトランジスタ105が設けられている。この入力電源Vin、コイルL、トランジスタ104及び105は、スイッチングレギュレータ回路110を構成している。また、出力端子109は、平滑化コンデンサCを介して接地されている。
【００２７】
出力端子109に印加される出力電圧は、フィードバック回路108に入力する。フィードバック回路108は、入力する出力電圧が高い場合に出力する制御パルス信号LMOSの周波数を上げ、低い場合に出力する制御パルス信号LMOSの周波数を下げる。フィードバック回路108からの制御パルス信号LMOSは、PLL回路101に入力する。ここで、PLL回路101は、図示されていないが通常のPLL回路と同様に、位相比較器と、位相比較器の出力を積分するフィルタと、積分された電圧値に応じた周波数のパルスを発生する電圧制御発振器（VCO）を有する。
【００２８】
PLL回路101からのPLL出力パルスは、シュミットトリガ回路STを介して、フリップフロップ回路102のリセット端子に入力する。また、フリップフロップ回路102のセット端子には、接続点ｄｓの電圧が、シュミットトリガ回路STを介して供給される。そして、フリップフロップ回路102の出力である信号driverLは、バッファ回路103を介してトランジスタ104のゲート端子に供給される。尚、トランジスタ105のゲート端子には、駆動回路106において生成された信号driverHが、バッファ回路107を介して供給される。
【００２９】
本発明のスイッチングレギュレータは、さらに制御回路100を有し、異常動作の検出を行っている。制御回路100は、内部のROM（Read  Only  Memory）112上にプログラムを保持し、電源投入時にRAM（Random  Access  Memory）113上にそのプログラムを展開し、CPU（Central  Processing  Unit）111によって実行する。また、制御回路100は、PLL出力パルスが入力するカウンタ回路CN１を有している。カウンタ回路CN１は、PLL出力パルスの立下りにおいてカウントを開始及び終了する回路である。このカウンタ回路CN1によって、PLL出力パルスの動作サイクルを検知できる。また、制御回路100は、制御パルス信号LMOSが入力するカウンタ回路CN２を有している。カウンタ回路CN２は、制御パルス信号LMOSの立下りにおいてカウントを開始及び終了する回路である。このカウンタ回路CN２によって、制御回路100は、本発明のスイッチングレギュレータの動作サイクルを検知できる。
【００３０】
ここで、図４におけるスイッチングレギュレータの動作を説明する。
【００３１】
図５は、図４のスイッチングレギュレータにおける正常動作時の動作タイミングチャートである。この動作タイミングチャートには、フィードバック回路108からの出力である制御パルス信号LMOS、PLL回路101からのPLL出力パルス、トランジスタ104のゲート端子に入力する信号driverL、接続点ｄｓにおける電圧Vds、コイルLを流れる電流IL、及び、駆動回路106からの出力信号driverHの動作が示されている。尚、PLL回路101は、制御パルス信号LMOSの立ち上がりと、信号driverLの立ち上がりが同期するように制御されている。
【００３２】
まず、制御パルス信号LMOSがHレベルになると同時に信号driverLがHレベルになり、トランジスタ104が導通する（タイミングτ0）。そして、コイルLが入力電源Vinとグランド間に接続される。その結果、コイルLを流れる電流ILが徐々に増加し、コイルLにエネルギーが蓄積される。フィードバック回路108は、出力端子109に印加される出力電圧に応じてトランジスタ104の導通期間を制御するために、トランジスタ104を非導通にするタイミングτ１を制御する。つまり、タイミングτ１で信号driverLをLレベルにして、トランジスタ104を非導通にする。
【００３３】
信号driverLがLレベルになるタイミングτ１において、トランジスタ105のゲート端子に入力する信号driverHがHレベルに切り換わる。信号driverHがHレベルである間は、出力端子109に電力が出力され、接続点dsの電圧Vdsは一定に保たれる。そして、信号driverHはコイルLを流れる電流ILがゼロになるタイミングτ２でレベルLに切り換えられる。その後、電流ILは逆流し電圧Vdsは降下し、タイミングτ３において電圧Vdsはゼロになる。
【００３４】
次に、図５に示す正常動作時における制御回路100の動作を説明する。
【００３５】
図６は、本発明のスイッチングレギュレータにおける制御回路100の動作フローである。この動作フローは、スイッチングレギュレータの動作サイクルごとに実行される。開始されると、まず制御パルス信号LMOSの立下りを検出し（ステップS１）、カウンタ回路CN2はカウントを開始する（ステップS2）。そして、制御パルス信号LMOSの立下りに遅れて入力するPLL出力パルスの立下りを検出し（ステップS5）、カウンタ回路CN１はカウントを開始する（ステップS6）。
【００３６】
その後、制御パルス信号LMOSの立下りを再び検出し（ステップS３）、カウンタ回路CN２はカウントを終了する（ステップS４）。また、PLL出力パルスの立下りを再び検出し（ステップS７）、カウンタ回路CN１はカウントを終了する（ステップS８）。そして、カウンタ回路CN1及びCN2のカウントの誤差が所定の範囲内であるかどうかがCPU111によって確認され（ステップS9）、所定の範囲内であれば正常な動作であると判断され（ステップS10）、この動作フローは終了する。図５のようなタイミングチャートで動作する場合、正常動作と判断される。尚、ステップS10の判断において用いられる所定の範囲は、カウンタ回路CN1によるカウント値が多い場合と少ない場合で異なってもかまわない。
【００３７】
カウンタ回路CN1及びCN2のカウントの誤差が所定の範囲内でない場合は、CPU111によって異常動作と判断され（ステップS11）、カウンタ回路CN1及びCN2のカウントが比較される（ステップS12）。ここでカウンタ回路CN1によるカウントが多かった場合には、処理１が実行され（ステップS13）、この動作フローは終了する。また、カウンタ回路CN２によるカウントが多かった場合には、処理２が実行され（ステップS1４）、動作フローは終了する。尚、処理１及び処理２については以降に詳述する。
【００３８】
次に、本発明のスイッチングレギュレータにおける異常動作時の処理について説明する。スイッチングレギュレータにおける異常動作は、電流のノイズなどによって、PLL出力パルスが変化することによって発生する。
【００３９】
図７は、PLL出力パルスの立下りタイミングが遅れた場合のタイミングチャートである。PLL出力パルスは、正常動作時においてはタイミングM0において立ち下がる。しかし、ここでは電流のノイズなどによって異常動作が起こり、PLL出力パルスに遅れが発生し、Lレベルに切り換わらなければいけないタイミングであるにもかかわらず、Hレベルを保っている（E1）。タイミングM1においてPLL出力パルスが立ち下がることによって、信号driverLの立下りタイミングにも遅れが生じる（E2）。信号driverLの立下りタイミングにも遅れが生じたことにより、コイルLを流れる電流ILは信号driverHがHレベルに切り換わるタイミングM0において電流の増加を停止しない。結果としてコイルLを流れる電流ILはタイミングM1まで増加を続け、コイルLには通常動作時以上のエネルギーが蓄積される。
【００４０】
このとき、制御回路100はPLL出力パルス及び制御パルス信号LMOSの監視を行っている。本発明のスイッチングレギュレータにおける制御回路100は、制御パルス信号LMOSの立下りを検出し（図６のステップS１）、カウンタ回路CN２はカウントを開始している。そして、図７におけるタイミングαにおいて、制御パルス信号LMOSの立下りから、本発明のスイッチングレギュレータの動作周期を得ている。
【００４１】
一方、カウンタ回路CN１は、タイミングβにおけるPLL出力パルスの立下りからカウントを始めている（図６におけるステップS6）。カウンタ回路CN２によって得られた動作周期から、制御回路100は、PLL出力パルスの次の立下りがタイミングM0において起こることを予想することができ、タイミングM0を中心とする所定範囲においてPLL出力パルスの立下りが検知されれば、スイッチングレギュレータの正常動作が認識される（図６におけるステップS10）。
【００４２】
しかし、図７においては、PLL出力パルスは図示されない所定範囲の外におけるタイミングM1において立ち下がるため、制御回路100は異常動作を検知し（図６におけるステップS11）、カウンタ回路CN１によるカウントがカウンタ回路CN２によるカウントよりも多いことから、図６におけるステップS13である処理１を実行する。
【００４３】
ここで処理１は、例えば、信号driverHのHレベルの出力を長くすることである。図７において、PLL出力パルスの遅れを検知した制御回路100は、正常動作中であれば信号driverHをLレベルに戻すタイミングM2において、信号driverHをLレベルに戻さない。これは、タイミングM2においては、コイルLに正の電流が流れており、蓄積したエネルギーを出力端子109に放出し終えていないためである。そして、コイルLを流れる電流ILがゼロになるタイミングM3において、信号driverHをLレベルに切り換える。こうすることにより、コイルLに蓄積されたエネルギーを全て出力端子109に放出し、電力損失を抑制することができる。このとき、電流ILがゼロになるタイミングM3は、PLL出力パルスの遅れに基づいて、CPU111が算出する。
【００４４】
また、このとき制御回路100は、遅れているPLL出力パルスのタイミングを戻すために、PLL回路101に対してリセット信号を送信する。リセット信号を受けたPLL回路101は、内部の電圧制御発振器（VCO）に入力する信号を初期化し、PLL出力パルス の遅れを戻す。
【００４５】
このように、本発明のスイッチングレギュレータは、出力電圧のフィードバックに応じて生成される制御パルス信号の周期から１サイクルの長さを計測し、スイッチングのタイミングを１サイクル前から計測し、異常動作が発生した際に即座に検知する。そして、トランジスタの動作を停止することなくスイッチングのタイミングを修正し、電力損失を抑制することを可能にする。
【００４６】
次に、PLL出力パルスの立下りタイミングが正常動作時よりも進んだ場合の処理について説明する。
【００４７】
図８は、PLL出力パルスの立下りタイミングが正常動作時よりも進んだ場合のタイミングチャートである。PLL出力パルスは、正常動作時においてはタイミングN1において立ち下がる。しかし、ここでは電流のノイズなどによって異常動作が起こり、PLL出力パルスが進み、Lレベルに切り換わるタイミングが早くなる（F1）。タイミングN0においてPLL出力パルスが立ち下がることによって、信号driverLの立下りタイミングも早くなる（F2）。信号driverLの立下りタイミングも早くなったことにより、コイルLを流れる電流ILは正常動作時における最高値F4まで上昇しない。コイルLを流れる電流ILはタイミングN0で増加を停止し、コイルLに蓄積されるエネルギーは通常動作時よりも少ない。
【００４８】
このとき、制御回路100はPLL出力パルス及び制御パルス信号LMOSの監視を行っている。本発明のスイッチングレギュレータにおける制御回路100は、制御パルス信号LMOSの立下りを検出し（図６のステップS１）、カウンタ回路CN２はカウントを開始している（図６のステップS２）。そして、図８におけるタイミングαにおいて、制御パルス信号LMOSの立下りから、本発明のスイッチングレギュレータの動作周期を得ている。
【００４９】
一方、カウンタ回路CN１は、タイミングβにおけるPLL出力パルスの立下りからカウントを始めている（図６におけるステップS6）。カウンタ回路CN２によって得られた動作周期から、制御回路100は、PLL出力パルスの次の立下りがタイミングN1において起こることを予想することができ、タイミングN1を中心とする図示されない所定範囲においてPLL出力パルスの立下りが検知されれば、スイッチングレギュレータの正常動作が認識される（図６におけるステップS10）。
【００５０】
しかし、図８においては、PLL出力パルスは図示されない所定範囲の外におけるタイミングN0において立ち下がるため、制御回路100は異常動作を検知し（図６におけるステップS11）、カウンタ回路CN１によるカウントがカウンタ回路CN２によるカウントよりも少ないことから、図６におけるステップS14における処理２を実行する。
【００５１】
ここで処理２は、例えば、信号driverHのLレベルからHレベルへの切り替えを早めることである。図８において、タイミングN0におけるPLL出力パルスの立下りを検知した制御回路100は、即座に駆動回路106に信号を送り、信号driverHをHレベルに切り換える。そして、制御回路100は、カウンタ回路CN2であられた制御パルス信号LMOSの動作周期と、PLL出力パルスの立下りの進み具合に基づいて、コイルLを流れる電流ILがゼロになるタイミングをCPU111が算出し、信号driverHをHレベルからLレベルに切り換える（タイミングN2）。これによって、タイミングN0からN2においてコイルLに蓄積されたエネルギーは、全て出力端子109に放出され、電力損失を抑制することができる。
【００５２】
また、このとき制御回路100は、進んでいるPLL出力パルスのタイミングを戻すために、PLL回路101に対してリセット信号を送信する。リセット信号を受けたPLL回路101は、内部の電圧制御発振器（VCO）に入力する信号を初期化し、PLL出力パルス の進みを戻す。
【００５３】
このように、本発明のスイッチングレギュレータは、出力電圧のフィードバックに応じて生成される制御パルス信号の周期から１サイクルの長さを計測し、スイッチングのタイミングを１サイクル前から計測し、異常動作が発生した際に即座に検知する。そして、トランジスタの動作を停止することなくスイッチングのタイミングを修正し、電力損失を抑制することを可能にする。
【００５４】
図９は、本発明のスイッチングレギュレータを用いた場合の効果を示す図である。図９は、上から、トランジスタ105からの電力損失、トランジスタ104からの電力損失、接続点ｄｓの電圧、及び、コイルLを流れる電流ILが示されている。本発明のスイッチングレギュレータを用いた場合、トランジスタ105からの電力損失が低減する。トランジスタ105からの電力損失を示す図における破線部分は、本発明を用いない場合の電力損失を示しており、１サイクルあたり平均16.88ワットを損失する。しかし、本発明を適用することによって、１サイクルあたり平均電力損失は1.52にまで低減することが可能となる。このように、トランジスタの動作を停止することなくスイッチングのタイミングを修正し、電力損失を抑制することが可能となる。
【００５５】
尚、図４において、入力電源Vin、コイルL、トランジスタ104及び105で構成されるスイッチングレギュレータ回路110は昇圧方式を用いているが、図１０に示す降圧方式や、図１１に示す反転方式によっても実現可能である。
【００５６】
図１０に示す降圧方式のスイッチングレギュレータ回路110の動作を説明する。信号driverLが供給されトランジスタ304が導通すると、入力電源VinとコイルLが接続される。このとき、出力端子309に電力が供給されると共に、コイルLにエネルギーが蓄積される。その後、信号driverLの供給が停止されトランジスタ304が非導通となり、信号driverHの供給をうけてトランジスタ305が導通すると、コイルLに蓄積されたエネルギーが出力端子309に放出される。このようにして降圧方式のスイッチングレギュレータにおいても昇圧方式と同様に、出力端子への電力の供給が行われる。
【００５７】
次に、図１１に示す反転方式のスイッチングレギュレータ回路110の動作を説明する。信号driverLが供給されトランジスタ404が導通すると、入力電源VinとコイルLが接続される。入力電源Vinから電流が流れ、コイルLにエネルギーが蓄積される。そのとき、トランジスタ405と出力端子409の間の寄生容量には電荷が蓄積される。その後、トランジスタ404が非導通となり、信号driverHの供給によりトランジスタ405が導通状態となる。このとき、トランジスタ405と出力端子409の間の電荷がコイルLを介してグランドへと電流が流れる。これに伴って出力端子409から電流が接続点ｄｓへ流れ、出力端子409には極性が反転した電圧が印加される。このようにして反転方式のスイッチングレギュレータにおいても昇圧方式と同様に、出力端子への電力の供給が行われる。
【００５８】
また、図４における入力電源Vin、コイルL、トランジスタ104及び105で構成されるスイッチングレギュレータ回路110が複数存在し、並列に接続されるマルチフェーズのスイッチングレギュレータにおいても、本発明は同様に適用することが可能である。
【図面の簡単な説明】
【００５９】
【図１】PLL回路を用いた従来のスイッチングレギュレータの構成を示す図である。
【図２】PLL回路の構成及び動作を説明する図である。
【図３】図１のスイッチングレギュレータにおける動作タイミングチャートである。
【図４】本発明におけるスイッチングレギュレータの構成を示す図である。
【図５】図４のスイッチングレギュレータにおける正常動作時の動作タイミングチャートである。
【図６】本発明のスイッチングレギュレータにおける制御回路の動作フローである。
【図７】PLL出力パルスの立下りタイミングが遅れた場合のタイミングチャートである。
【図８】PLL出力パルスの立下りタイミングが正常動作時よりも進んだ場合のタイミングチャートである。
【図９】本発明のスイッチングレギュレータを用いた場合の効果を示す図である。
【図１０】降圧方式のスイッチングレギュレータ回路の構成図である。
【図１１】反転方式のスイッチングレギュレータ回路の構成図である。
【符号の説明】
【００６０】
100  制御回路
101  PLL回路
102  フリップフロップ回路
103  バッファ回路
104  トランジスタ
105  トランジスタ
106  駆動回路
107  バッファ回路
108  フィードバック回路
109  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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