(57)【要約】【課題】シングル・イベント・トランジェント効果を緩和するように構成されたレジスタまたはラッチを提供する。【解決手段】放射線耐性のラッチ、および動作の方法。ＳＥＴ効果を緩和するために、ラッチは、内部に配置されたパルス除去インバータを含む。パルス除去インバータは、入力論理信号を受け取り、それを遅延させ、その遅延された論理信号と入力論理信号とを比較する。入力論理信号と遅延された論理信号とが同等である場合、遅延された論理信号は、パルス除去インバータを通って伝搬することができる。パルス除去インバータが内部に配置されるので、ラッチの上流または内部、あるいはクロック信号で発生するＳＥＴ事象が緩和される。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
放射線耐性のラッチであって、
入力論理信号およびクロック信号を受け取るように結合されたサンプリング・ゲートと、
前記入力論理信号に対応する、ラッチした論理信号を出力するための出力ノードと、
前記サンプリング・ゲートを前記出力ノードに結合するラッチ論理回路と
を備え、前記ラッチ論理回路が、前記クロック信号の所定の位相で前記入力論理信号をラッチするように構成され、前記ラッチ論理回路が、上流および内部のシングル・イベント・トランジェント効果を緩和するためのパルス除去インバータを備える、
ラッチ。
【請求項２】
請求項１に記載のラッチであって、前記パルス除去インバータが、サンプリングされた前記論理信号を受け取り、サンプリングされた前記論理信号を遅延させ、サンプリングされた前記論理信号と遅延させた前記論理信号とを比較するように構成された、ラッチ。
【請求項３】
請求項２に記載のラッチであって、前記パルス除去インバータが、前記サンプリングされた論理信号を遅延させるための少なくとも１つの遅延ゲートを含む、ラッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に放射線耐性マイクロ電子機器の分野に関し、より詳細には、シングル・イベント・トランジェント（ＳＥＴ）効果を緩和するように構成されたレジスタまたはラッチに関する。
【背景技術】
【０００２】
シングル・イベント・トランジェント（ＳＥＴ）とは、高エネルギー粒子が電子回路内のトランジスタ領域に衝突したときに発生する過渡的な「グリッチ」である。衝突した後、１または複数の下流の回路ノードが誤って充電または放電することがある。デジタル回路では、この充電または放電のため、回路ノードが高電圧レベルから低電圧レベルへ、またはその逆に変化することがある。その結果、故意でない電圧の変化が、デジタル回路の論理状態も変化させる。次のクロック・サイクルでラッチまたはレジスタに新しいデータが書き込まれるときにだけ修正される、ラッチまたはレジスタなどのデジタル・メモリ回路の論理状態の一時的な変化は、ソフト・エラーまたはシングル・イベント・アップセット（ＳＥＵ）として知られている。即ち、過渡的ではないメモリ状態変化をもたらすＳＥＴが、ＳＥＵを引き起こす。
【０００３】
ＳＥＴはランダムに発生するが、常に回路に影響を及ぼすわけではない。例えば、高エネルギー粒子がトランジスタ領域内に電荷を堆積しても、それがトランジスタ領域や下流の回路ノードの論理状態に影響を与えないこともある（即ち、すでに論理「ハイ」にあるノードに電荷を与える高エネルギー粒子は、おそらく論理状態を「ロー」に変化させない）。更に、高エネルギー粒子には、トランジスタ領域が回路ノードを十分に充電または放電させるのに十分な電荷を堆積させないものもある。
【０００４】
それにもかかわらず、ＳＥＴ効果は、クロック信号が１つの論理状態から別の状態に（例えばハイからローへ、またはその逆に）変化するときなどのような、回路が影響を受けやすい状態にあるときに、回路に影響を及ぼす可能性がある。デジタル回路はクロック信号を使用してその回路内の動作を整合させるので、ＳＥＴは、これらの遷移中に有害な影響を回路に及ぼす可能性を有する。従って、クロック信号の遷移が多いほど、回路がＳＥＴ効果の影響をより受けやすくなる可能性がある。
【０００５】
デジタル回路内で信号を調整するデジタル回路の一種が、具体的には、１または複数のデータラッチを含むレジスタである。一般に、レジスタは、上流の組合せ論理信号を受け取り、クロック信号の周波数と関連する持続時間の間、データを捕捉または保持する。レジスタは、クロック信号の遷移の間、レジスタは、連続して新しいデータをサンプリングしている状態から、サンプリングされたデータが次のクロック遷移までレジスタ内に捕捉され保持される状態へと、遷移することができる。従って、クロックがサンプリング状態から保持状態へし遷移しているときに誤ったデータ状態がレジスタの入力部に存在すると、レジスタは、正しいデータ状態ではなく誤ったデータ状態を捕捉することがある。このクロック信号との従属関係により、レジスタは、ＳＥＴの影響を、とりわけレジスタが高い周波数でサイクルを繰り返す場合に、特に受けやすくなる。例えば、０．２５μｍ以下の最小フィーチャ・サイズを用いる技術では、ＳＥＴが誘発した状態反転が、約１００ＭＨｚ以上のクロック周波数で、支配的なＳＥＵ機構となる可能性がある。
【０００６】
図１Ａは、上流の組合せ論理回路１２に結合されるＤタイプ・レジスタ１０を示す。レジスタ１０は、図１Ａではクロック入力端１４で提供されるように示されているクロック信号によってサイクルが行われる。一般に、クロック入力１４はクロック・ツリーに結合され、このクロック・ツリーは、複製された形のクロック信号（ＣＬＫと表される）、および反転して複製された形のクロック信号
【数１】
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（以下、／ＣＬＫと表す）を、レジスタ１０内のそれぞれ異なるノードへ送る。レジスタ１０はＤタイプレジスタであるが、一般にレジスタおよびラッチはまた、Ｓ／ＲやＪ／Ｋなどのような、他の多様な構成を含んでもよい。
【０００７】
レジスタ１０の内部には、マスタ・ラッチおよびスレーブ・ラッチがある。マスタ・ラッチは、入力論理信号を受け取り、その論理信号の論理状態を捕捉し、捕捉した論理状態をスレーブ・ラッチへ伝達する。それに応じてスレーブ・ラッチは、捕捉された論理状態に対応するラッチした論理信号を出力する。これを行うためにマスタ・ラッチはインバータ１６およびトライステート・インバータ１７、１８を含むが、これらは最終的にクロック信号によってサイクルが行われる。同様に、スレーブ・ラッチはインバータ２０、２１およびトライステート・インバータ２２、２３を含むが、これらはマスタ・ラッチと１８０°位相がずれてサイクルが行われる。
【０００８】
図１Ｂは、レジスタ１０の一般的な動作を示す信号線図である。図１Ｂは、信号ＣＬＫおよび／ＣＬＫ（これらはＣＬＯＣＫから生成される）、ならびにノードＤの入力論理信号、ノードＸおよびＹのサンプリングされた論理信号、およびノードＱ＊のラッチされた論理出力信号を示す。ノードＤの信号は、上流の組合せ論理回路１２から受け取ることができるデータを表し、ノードＸおよびＹの信号は、マスタ・ラッチによって捕捉されたデータを表し、ノードＱ＊の信号は、好ましいラッチされた論理信号出力を表す。図１Ｂは、マスタ・ラッチがどのように論理状態を捕捉するかを示す。まず、ＣＬＯＣＫがローのときは、インバータ１８がオンになり、Ｘの信号がＤの信号を追跡する。ＣＬＯＣＫがハイのときは、インバータ１８はオフになり、インバータ１７が、ＣＬＯＣＫの立上がりエッジで捕捉されたデータ状態を保持し、これは、Ｄの信号と無関係である。
【０００９】
概して、スレーブ・ラッチは、ＣＬＯＣＫの立下がりエッジでデータを捕捉すること以外、マスタ・ラッチと同様に動作する。ＣＬＯＣＫの立上がりエッジで、新しいデータがマスタ・ラッチからスレーブ・ラッチへ送られ、その論理状態がＱ＊に出力される。ＣＬＯＣＫの立下がりエッジで、スレーブ・ラッチは、Ｙの信号の論理状態を捕捉し、ＣＬＯＣＫがローの間、その論理状態をスレーブ・ラッチ内に保持する。図１Ｂは、ＣＬＯＣＫの立上がりエッジでＤの信号を最終的に捕捉するレジスタ１０を示しているが、ラッチは、クロック信号のそれぞれ異なる位相でデータを捕捉するように設計されてよいことを理解されたい。従って、別の例として、図１Ｃは、ＣＬＯＣＫの立下がりエッジでデータを捕捉するマスタ・ラッチの信号図を示す。
【００１０】
上述のように、デジタル回路、特にレジスタおよびラッチは、クロック・サイクル遷移中にＳＥＴの影響をより受けやすい。図１Ｄは、レジスタ１０が、ＣＬＯＣＫの立上がりエッジ遷移中にＳＥＴの影響を特に受けやすいことを示す。ＣＬＯＣＫの第１の立上がりエッジ遷移中に、上流論理回路１２におけるＳＥＴがＤにグリッチ２５を誘発し、これがＤの信号をローに引っ張っている。ＣＬＯＣＫの第１の立上がりエッジ遷移時にＤがローであるので、マスタ・ラッチは低論理状態を捕捉し、このため最終的にＱが論理ローを出力する。Ｑが示すべき論理ハイを示さず（Ｑ＊と比較して）、ラッチ出力信号が損なわれたものになっている。
【００１１】
ＳＥＴは、おそらくクロック・サイクル遷移中が最も有害であるが、ＳＥＴは、他にもレジスタやラッチを損なわせ、乱すことがある。例えば、図１Ｄ〜Ｇは、どのようにグリッチがＱの出力信号を誤ってローに引っ張るかを示す。図１Ｅは、／ＣＬＫ上のグリッチ２６のためにマスタ・ラッチが誤ってＤの信号を捕捉することを示し、図１Ｆは、Ｘのグリッチ２７がＹの信号の論理状態を変化させることを示し、図１Ｇは、Ｙ上のグリッチ２８のためにスレーブ・ラッチが誤った値をＱに出力することを示す（図１Ａも参照。図は、グリッチ２５〜２８のそれぞれを生成する可能性のある要素の幾つかを指し示す矢印を含む）。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、デジタル・ラッチ内での適切な動作およびデータ記憶を保証するために、内部、クロック信号内、および上流の組合わせ論理回路で発生するＳＥＴの影響を緩和することが望ましい。
【課題を解決するための手段】
【００１３】
放射線耐性レジスタを提示する。このレジスタはラッチを備え、このラッチは、入力論理信号およびクロック信号を受け取るサンプリング・ゲートと、その入力論理信号に対応するラッチした論理信号を出力する出力ノードと、クロック信号の所定の位相（例えば、クロック信号の立上がりエッジまたは立下がりエッジ）で入力信号をラッチするように構成されたラッチ論理回路とを含む。このラッチ論理回路は、上流または内部のＳＥＴ効果、ならびにクロック信号上で発生するＳＥＴ効果を緩和するためのパルス除去インバータ（pulse rejection inverter）を備える。
【００１４】
このパルス除去インバータは、動作の際、サンプリングされた論理信号（サンプリング論理信号）を受け取り、それを遅延させ、そのサンプリング論理信号をその遅延された論理信号（遅延論理信号）と比較する。これを行うために、パルス除去インバータは、ＳＥＴ事象の継続時間よりも長い遅延時間を有する少なくとも１つの遅延ゲートを備え得る。この遅延ゲートは、一連のスタック型ＦＥＴと結合され、このスタック型ＦＥＴは、サンプリング論理信号と遅延論理信号が同等の電圧レベルにある場合にのみ、遅延論理信号がスタック型ＦＥＴを通って伝搬できるようにする。
【００１５】
別の例では、放射線耐性レジスタは、入力論理信号を受け取るマスタ・ラッチと、ラッチされた論理信号を出力するスレーブ・ラッチとを備える。マスタ・ラッチは、パルス除去インバータを含み、これは動作の際、入力論理信号を遅延させ、この遅延した論理信号を入力論理信号と比較する。パルス除去インバータは、遅延論理信号が入力論理信号と同じ電圧である場合にのみ遅延論理信号がラッチを通って伝搬できるようにすることによって、ＳＥＴ効果を緩和する。スレーブ・ラッチもまた、ＳＥＴ事象を更に緩和するパルス除去インバータを含んでよい。
【００１６】
別の例として、放射線耐性レジスタを動作させる方法も説明する。この方法は、入力論理信号を受け取るステップと、クロック信号の第１の位相で入力論理信号をサンプリングするステップと、サンプリングされた論理信号を遅延させるステップと、サンプリングされた論理信号と遅延信号とを比較するステップと、サンプリングされた信号と遅延された信号とが同等の電圧レベルにある場合に、遅延された論理信号をレジスタの出力ノードへ伝搬させるステップとを含む。
【００１７】
上記ならびに他の態様および利点は、添付の図面を必要に応じて参照しながら以下の詳細な説明を読めば、当業者には明らかになるであろう。更に、この概要は例にすぎず、特許請求の範囲に記載の本発明の範囲を限定するものではないことを理解されたい。
【００１８】
幾つかの例示的な実施形態を以下に添付の図面の図と併せて説明する。それぞれ異なる図で、同じ番号は同じ要素を指す。
【発明を実施するための最良の形態】
【００１９】
記載のレジスタは、ＳＥＴの影響（ＳＥＴ効果）を緩和するために内部パルス除去インバータを備えるデータ・ラッチを含む。パルス除去インバータは、入力論理信号を遅延させ、入力論理信号をその遅延信号と比較し、両方の信号が実質的に同等の電圧レベルにある場合に遅延論理信号を伝搬させることによって、ＳＥＴ効果を緩和する。パルス除去インバータは内部に配置されているので、上流のＳＥＴだけでなく、ラッチ自体内で発生するＳＥＴ、ならびにクロック信号上で発生するＳＥＴも緩和する。
【００２０】
パルス除去インバータは、その内部構成が従来のインバータと異なるが、従来のインバータと類似の出力を生成する。即ち、パルス除去インバータは、入力論理信号を受け取り、その入力論理信号を反転し、反転された論理信号を出力する。図２Ａは、パルス除去インバータ３０の内部構成を示す概略図である。パルス除去インバータ３０は、一連のスタック型ＦＥＴ３１〜３４、および一連の反転遅延ゲート３５〜３８を含む。パルス除去インバータ３０の入力端子４０は、入力論理信号Ｚ’ｔ１を受け取るように結合される。パルス除去インバータ３０は、Ｚ’ｔ１を、遅延ゲート３５およびＦＥＴ３１、３４のゲート入力端へ伝達する。一連の遅延ゲートの端部で、遅延ゲート３８は、Ｚ’ｔ１を遅延したものであるＺ’ｔ２を、ＦＥＴ３２、３３のゲート入力端へ伝達する。パルス除去インバータ３０は、Ｚ’ｔ１およびＺ’ｔ２の両方を使用して、ＦＥＴ３２、３３の共通ドレイン接続部に出力信号Ｚを生成する。
【００２１】
図２Ｂは、パルス除去インバータ３０の動作を示す信号線図である。遅延ゲート３５〜３８に関連する累積遅延時間ｄ１によって、Ｚ’ｔ２がＺ’ｔ１よりも遅れる。従って、Ｚ’ｔ１がローからハイに（またはその逆に）遷移すると、Ｚ’ｔ２もまたそのように遷移するが、時間ｄ１だけオフセットされる。スタック型ＦＥＴ３１〜３４は、Ｚ’ｔ１とＺ’ｔ２との両方が同等の電圧レベルにある場合のみ、Ｚ’ｔ２がパルス除去インバータ３０を通って伝搬できるようにする。例えば、Ｚをハイにするには、ＦＥＴ３１、３２のゲート端子の両方がローになる必要がある。あるいは、Ｚをローにするには、ＦＥＴ３３、３４のゲート端子の両方がハイになる必要がある。従って、Ｚ’ｔ１とＺ’ｔ２が異なる電圧レベルにある場合には、Ｚは浮くことになり、以前のその出力レベルを保持する。
【００２２】
パルス除去インバータ３０は、遅延時間ｄ１を使用してＳＥＴ効果を緩和する。例えば、グリッチ４２がＺ’ｔ１上で発生した場合、Ｚ’ｔ２上のグリッチ４２’は、ｄ１だけグリッチ４２より遅れる。従って、Ｚ’ｔ１とＺ’ｔ２とが同等の電圧レベルにある場合にのみＺが遷移することになるので、グリッチ４２によってＺが遷移せず、従って、Ｚは正しい出力を維持する。しかし、遅延時間ｄ１は、Ｚ’ｔ１およびＺ’ｔ２上の各グリッチが重なり合わないようにし、従って出力信号Ｚまで伝搬しないように、決定されなければならない。例えば図２Ｂでは、グリッチ４３および４３’は、遅延時間ｄ１よりも長い継続時間を有し、最終的に信号Ｚまで伝搬することになる。
【００２３】
グリッチの継続時間は、或るＳＥＴの間に典型的にどれだけの電荷が回路ノードに堆積されるかによって、決まる。この電荷は、高エネルギー粒子がシリコン領域を通過し、一続きのホール−電子対が堆積されたときに堆積される。堆積された電荷は、影響を受けた回路ノード上の遷移電圧として現れるＳＥＴ事象を引き起こす。堆積される電荷の大きさは、イオン、イオン・エネルギー、および経路長によって決まり、一般に、原子番号が大きい粒子の場合に大きくなる。ＳＥＴ事象の継続時間は、一般に、堆積される電荷に比例し、その結果、所与の回路におけるＳＥＴ事象の継続時間は、粒子の原子番号が大きくなるにつれて増加する。大気圏外空間の粒子束が、原子番号の増加に伴い減少するので、粒子衝突の確率は原子番号が増えるにつれて小さくなる。従って、パルス除去インバータに挿入される遅延量は、付加される遅延によって生じる回路の性能低下を最小限にしながら、ＳＥＴが誘発するＳＥＵの確率を許容レベルまで低減させるように、選択することができる。典型的には、ＳＥＴパルス継続時間は、約１００ｐｓから１ｎｓまでの範囲であり得る。
【００２４】
図２Ｃは、累積遅延時間がｄ２の遅延ゲート４６〜５１を含むパルス除去インバータ４５を示す。遅延時間ｄ２はｄ１より長いので、パルス除去インバータ４５は、グリッチ４２および４３を緩和することができる（図２Ｄ参照）。しかし、遅延時間ｄ１およびｄ２は、対応するパルス除去インバータ３０、４５の全体的なスイッチング速度に影響を及ぼすことに注意されたい。従って、パルス除去インバータの適切な遅延時間を決定する場合には、慎重な配慮がなされるべきである。
【００２５】
図２Ａに示されるスタック型ＦＥＴ３１〜３４は、これらがパルス除去インバータ３０の出力ノードでＳＥＴが発生することを防止できるという、付加的なＳＥＴ耐性化の利益を提供する。例えば、Ｚ’ｔ１およびＺ’ｔ２が両方とも論理ローの状態である場合、ＦＥＴ３３および３４は非導通状態となり、出力Ｚは、論理ハイの状態になる。粒子がＦＥＴ３３または３４の何れかに衝突してそれを伝導状態（導通）とさせても、２つのＦＥＴの直列接続が非導通状態であるので、出力Ｚは低へ引っ張られない。同様に、ＦＥＴ３１および３２は、ノードＺ’ｔ１およびＺ’ｔ２が両方とも論理ハイ状態であるとき、パルス除去インバータ３０の出力ノードでＳＥＴが発生することを防止する。パルス除去回路のＳＥＴ耐性は、ＳＯＩ技術で、内部ＦＥＴ３２および３３のボディ端子をＶＤＤまたはＶＳＳではなくＦＥＴソースへ接続することにより、更に高めることができる。このボディ−ソース接続は、ＦＥＴ３２または３３のドレインＰ−Ｎ接合とＶＤＤまたはＶＳＳにまたがる直通経路の発生を防止する。
【００２６】
パルス除去インバータに用いられた技術がどのようなＣＭＯＳ論理ゲートにも拡張され得ることは、当業者には明らかなはずである。まず、パルス除去が適用される各入力端が、図２Ａの遅延ゲート３５〜３８と類似の一連の遅延ゲートに接続されて、その入力の遅延されたものが作られる。次いで、パルス除去が適用される入力を受け取る論理回路の各ＦＥＴが、直列の２つのＦＥＴと置き換えられる。最後に、２つ直列のＦＥＴのうちの１つのもののゲートが元の入力端と接続され、２つ直列のＦＥＴのうちの第２のもののゲートが、元の入力の遅延されたものと接続される。このように、ＣＭＯＳトランジスタ論理回路で実施できるどのような機能も、パルス除去論理ゲートとして実施することができる。
【００２７】
図３Ａは、パルス除去インバータ５７およびインバータ５８を介して上流の組合せ論理回路５５と結合されたＤタイプ・レジスタ５３を示す。レジスタ５３は、図３Ａではクロック入力６０に与えられるクロック信号によって、サイクルが行われる。一般に、クロック入力６０はクロック・ツリーに結合され、このクロック・ツリーは、複製された形のクロック信号ＣＬＫ’および／ＣＬＫ’（ＣＬＯＣＫ’により生成される）をレジスタ５３内の種々のノードへ配信する。レジスタ５３はＤタイプレジスタであるが、一般にレジスタおよびラッチはまた、Ｓ／ＲやＪ／Ｋなどのような他の多様な構成を含んでもよい。加えて、他の構成では、トライステート・インバータ６４、６９が非反転サンプリング・ゲートと置き換えられてもよい。例えば、相補形ＰＮペア・パスゲートが、トライステート・インバータ６４および６９の代わりに使用されてもよい。
【００２８】
レジスタ５３の内部には、マスタ・ラッチおよびスレーブ・ラッチがある。このマスタ・ラッチは、入力論理信号を受け取り、その論理信号の論理状態を捕捉またはサンプリングし、サンプリングされた論理状態をスレーブ・ラッチへ伝える。従って、スレーブ・ラッチは、サンプリングされた論理状態に対応するラッチした論理信号を出力する。これを行うために、マスタ・ラッチは、最終的にはクロック信号によってサイクルが行われるインバータ６２およびトライステート・インバータ６３、６４を含む。同様に、スレーブ・ラッチは、マスタ・ラッチと１８０°位相がずれてサイクルが繰り返されるトライステート・インバータ６８、６９およびインバータ６６、６７を含む。
【００２９】
図３Ｂは信号線図であり、ラッチ５３の一般的な動作を示し、また、パルス除去インバータ５７がどのようにシングル・イベント効果を緩和するかを示す。図３Ｂは、信号ＣＬＫ’および／ＣＬＫ’、ならびにノードＤ’の入力論理信号、ノードＤｄの遅延論理信号、ノードＸ’およびＹ’のサンプリングされた論理信号、ノードＱ’のラッチされた論理出力信号、および好ましい出力信号（図１Ｂ、ノードＱ＊参照）を示す。Ｄ’の信号は、上流の組合せ論理回路５５から受け取られたデータを表し、Ｄｄの信号は、継続時間ｄ３だけ遅延されたパルス除去インバータ５７の出力であり、Ｘ’およびＹ’の信号は、マスタ・ラッチによって捕捉されたデータを表し、Ｑ’の信号は、ラッチ５３の出力を表す。
【００３０】
図３Ｂは、マスタ・ラッチがどのように論理状態を捕捉するかを示す。まず、ＣＬＯＣＫ’がローのとき、インバータ６４がオンになり、信号Ｘ’がＤｄの信号を追跡する。ＣＬＯＣＫ’がハイのときは、インバータ６４はオフになり、インバータ６３が、ＣＬＯＣＫ’の立上がりエッジで捕捉されたデータ状態を保持し、これはＤｄの信号と無関係である。概して、スレーブ・ラッチは、ＣＬＯＣＫ’の立下がりエッジでデータを捕捉すること以外、マスタ・ラッチと同様に動作する。ＣＬＯＣＫ’の立上がりエッジで、新しいデータがマスタ・ラッチからスレーブ・ラッチへ送られ、その論理状態がＱ’で出力される。ＣＬＯＣＫ’の立下がりエッジで、スレーブ・ラッチは、Ｙ’の信号の論理状態を捕捉し、この論理状態をＱ’で保持する。
【００３１】
図３Ｂはまた、グリッチ７１が出力Ｑ’へ伝搬することを、パルス除去インバータ５７が防止することも示す。例えば、ＳＥＴが上流論理回路５５においてグリッチ７１を誘発することがある。図２Ｃ、２Ｄの出力信号Ｚと同様に、Ｄｄの信号は、パルス除去インバータ５７内の遅延より短いまたはそれと同等の継続時間を有するグリッチの影響を実質的に受けない。従って、上流論理回路５５またはインバータ５８で発生するグリッチは、出力Ｑ’へ伝搬する可能性が少ない。
【００３２】
レジスタ５３は、上流のＳＥＴ事象に対して耐性が高められるが、レジスタ５３自体は依然として、内部に発生する、あるいはＣＬＫ’および／ＣＬＫ’信号に発生するＳＥＴの影響を受けやすい（図１Ｅ〜Ｇ参照）。例えば、レジスタ５３は、図１Ｅに示されたタイプのグリッチに実質的に影響を受けやすい。従って、レジスタ内部またはクロック信号に発生するグリッチによって引き起こされる状態反転に対してレジスタ５３の耐性を高めるには、パルス除去インバータがラッチの内部に配置されることが好ましい。
【００３３】
図３Ｃは、内部に配置されたパルス除去インバータ７５、７６を含むレジスタ７３を示す。レジスタ７３は、上流の組合せ論理回路８０から供給される入力論理信号を受け取るトライステート・インバータ７８を含む。レジスタ７３はまた、入力論理信号に対応するラッチした論理信号を出力するインバータ８２も含む。（トライステート・インバータ７８、８５は、他の構成では、非反転サンプリング・ゲートと置き換えられてもよい。）パルス除去インバータ７５、７６は、マスタ・ラッチおよびスレーブ・ラッチのそれぞれのラッチ論理回路内に配置される。例えば、マスタ・ラッチのラッチ論理回路は、パルス除去インバータ７５およびトライステート・インバータ８４を含む。同様に、スレーブ・ラッチのラッチ論理回路は、パルス除去インバータ７６、トライステート・インバータ８６およびインバータ８２を含む。また、レジスタ５３と同様に（図３Ａ参照）、トライステート・インバータ７８および８４〜８６は、ＣＬＫ”および／ＣＬＫ”を受け取るように結合され、ＣＬＫ”および／ＣＬＫ”は、入力８８でクロック信号ＣＬＯＣＫ”によって供給されるクロック・ツリーから供給される。マスタ・ラッチおよびスレーブ・ラッチのラッチ論理回路は、これらのクロック信号を使用して、サンプリングされた論理信号（即ち、サンプリング・ゲート（例えば、トライステート・インバータ８６）を通過した入力信号）をＣＬＫ”信号の所定の位相（例えば、ＣＬＫ”の立上がりエッジまたは立下がりエッジ）でラッチする。
【００３４】
動作の際、パルス除去インバータ７５、７６それぞれは、サンプリングされた論理信号を受け取り、それを遅延させ、サンプリングされた論理信号と遅延された論理信号とを比較する。図２を参照して説明したように、パルス除去インバータ７５、７６のそれぞれは、サンプリングされた論理信号と遅延された論理信号とが実質的に同等の電圧レベルにある場合にのみ、遅延された論理信号が下流へ伝搬することができるように、構成される。
【００３５】
図３Ｃは、パルス除去インバータ７５を含むマスタ・ラッチと、パルス除去インバータ７６を含むスレーブ・ラッチとを示す。動作の際、マスタ・ラッチは、ノードＸ”の入力論理信号、即ちサンプリングされた論理信号を遅延させ、ノードＹｄの遅延された論理信号をスレーブ・ラッチへ伝える。スレーブ・ラッチは、その遅延論理信号を受け取り、それを更にもう一度遅延させて、ラッチした出力論理信号を生成する。しかし、別の例では、ラッチ内に含まれるパルス除去インバータがより多くてもより少なくてもよい。例えば、ある特定のレジスタが含むパルス除去インバータの数は、そのレジスタの複雑さによって決まることがある。従って、ＳＥＴの影響を受けやすいノードを多く含むレジスタは、２つ以上のパルス除去インバータを含むことがあり、複雑性が少ないレジスタでは、必要なパルス除去インバータが１つだけであることもある。
【００３６】
図３Ｄ〜Ｇは、レジスタ７３の動作を示し、また、レジスタの上流または内部で発生するＳＥＴ事象、ならびにクロック信号上で発生するＳＥＴ事象をどのようにレジスタが緩和するかを示す。図３Ｄ〜Ｇそれぞれは、レジスタ７３のノードＱ”の出力を示し、また、それがどれだけ好ましい出力Ｑ＊（図１Ｂ参照）と実質的に同等であるかを示す。また、レジスタ５３と対照的に（図３Ａ参照）、レジスタ７３は、パルス除去インバータを内部に使用し、従って、Ｘ”での内部信号から遅延Ｄ４だけＹｄでの内部信号がオフセットされる。しかし、レジスタ５３と同様に、内部に配置されたパルス除去インバータは、上流のＳＥＴ事象を緩和する。図３Ｄは、ノードＤ”の入力信号のグリッチ９０を示し、パルス除去インバータ７５は、グリッチ９０がマスタ・ラッチを通って伝わらないようにする（図１Ｄ対比参照）。
【００３７】
図３Ｅは、／ＣＬＫ”に発生するＳＥＴ事象を緩和するラッチ７３を示す。グリッチ９１はＸ”の信号をハイにする。しかし、パルス除去インバータ７５は、グリッチ９１がマスタ・ラッチを通って伝搬しないようにする（図１Ｅ対比参照）。パルス除去インバータ７５はまた、ＣＬＫ”上に発生するＳＥＴ事象も緩和する。
【００３８】
図３Ｆは、ラッチ７３を示し、これは、グリッチ９２を生成してＸ”の信号をハイにする別のＳＥＴ事象を緩和する。パルス除去インバータ７５は、グリッチ９２がマスタ・ラッチを通って伝搬しないようにする（図１Ｆ対比参照）。
【００３９】
図３Ｇは、ラッチ７３を示し、これは、マスタ・ラッチより下流にグリッチを生成するＳＥＴ事象を緩和している。ここでは、グリッチ９３が発生し、Ｙｄがローになる。しかし、パルス除去インバータ７６は、スレーブ・ラッチがＹｄ上のロー論理レベルのグリッチをラッチするのを妨げ、その結果Ｑ”がローにならないようにする（図１Ｇ対比参照）。
【００４０】
様々な例を上に説明してきたが、そのすべてがパルス除去インバータを使用して、上流または内部で、あるいはクロック信号で発生するＳＥＴ効果を緩和することができる。しかし、特許請求の範囲によって定義される本発明の真の範囲および精神から逸脱することなく、変更および改変をこれらの例に加えることができることを、当業者は理解されよう。即ち、例えば、様々なデジタル回路の放射線耐性を高めるために、パルス除去インバータが従来のインバータまたはトライステート・インバータと置き換えられてもよい。従って、本発明の説明は、単に例示的なものとして解釈されるべきであり、本発明を実施する最良の形態を当業者に教示することを目的とするものである。その細部は、本発明の精神から逸脱することなく実質的に変更することができ、また、特許請求の範囲内にあるすべての変更形態の独占使用が保留される。
【図面の簡単な説明】
【００４１】
【図１Ａ】図１Ａは、従来技術のレジスタの概略図である。
【図１Ｂ】図１Ｂは、図１Ａのレジスタの動作を示す信号線図である。
【図１Ｃ】図１Ｃは、図１Ａのレジスタの動作を示す信号線図である。
【図１Ｄ】図１Ｄは、ＳＥＴ事象が図１Ａのレジスタの動作をどのように乱すかを示す信号線図である。
【図１Ｅ】図１Ｅは、ＳＥＴ事象が図１Ａのレジスタの動作をどのように乱すかを示す信号線図である。
【図１Ｆ】図１Ｆは、ＳＥＴ事象が図１Ａのレジスタの動作をどのように乱すかを示す信号線図である。
【図１Ｇ】図１Ｇは、ＳＥＴ事象が図１Ａのレジスタの動作をどのように乱すかを示す信号線図である。
【図２Ａ】図２Ａは、例に従った、４つの遅延ゲートを含むパルス除去インバータの概略図である。
【図２Ｂ】図２Ｂは、例に従った、４つの遅延ゲートを含むパルス除去インバータの信号線図である。
【図２Ｃ】図２Ｃは、例に従った、６つの遅延ゲートを含むパルス除去インバータの概略図である。
【図２Ｄ】図２Ｄは、例に従った、６つの遅延ゲートを含むパルス除去インバータの信号線図である。
【図３Ａ】図３Ａは、パルス除去インバータから遅延論理信号を受け取るレジスタの例の概略図である。
【図３Ｂ】図３Ｂは、図３Ａのパルス除去インバータがどのように上流のＳＥＴ事象を緩和するかを示す信号線図である。
【図３Ｃ】図３Ｃは、内部パルス除去インバータを含む別のレジスタの例の概略図である。
【図３Ｄ】図３Ｄは、図３Ｃのレジスタがどのように図１ＤのＳＥＴ事象を緩和するかを示す信号線図である。
【図３Ｅ】図３Ｅは、図３Ｃのレジスタがどのように図１ＥのＳＥＴ事象を緩和するかを示す信号線図である。
【図３Ｆ】図３Ｆは、図３Ｃのレジスタがどのように図１ＦのＳＥＴ事象を緩和するかを示す信号線図である。
【図３Ｇ】図３Ｇは、図３Ｃのレジスタがどのように図１ＧのＳＥＴ事象を緩和するかを示す信号線図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【外国語明細書】
2008136192000001.pdf