(57)【要約】【課題】アドレス期間の長期化を招かず、初期化期間による過電流を抑えることが可能なＰＤＰの走査電極駆動回路を提供する。【解決手段】  本発明に係る走査パルス発生部は、複数の出力トランジスタを有する、プラズマディスプレイパネル走査電極駆動回路に含まれる走査パルス発生部であって、上記出力トランジスタのゲート・ソース間電圧を調整して出力トランジスタからの出力の応答速度を切り替えるスイッチ回路を更に有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の出力トランジスタを有する、プラズマディスプレイパネル走査電極駆動回路に含まれる走査パルス発生部であって、
上記出力トランジスタのゲート・ソース間電圧を調整して出力トランジスタからの出力の応答速度を切り替えるスイッチ回路を更に有することを特徴とする走査パルス発生部。
【請求項２】
前記スイッチ回路は、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項１記載の走査パルス発生部。
【請求項３】
上記第２のスイッチング素子回路が第１の抵抗を含み、
上記第１の抵抗を用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることを特徴とする請求項２に記載の走査パルス発生部。
【請求項４】
上記第２のスイッチング素子回路が第１のコンデンサを含み、
上記第１のコンデンサを用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることを特徴とする請求項２に記載の走査パルス発生部。
【請求項５】
前記スイッチ回路は、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下の範囲を一時的に狭くすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項１記載の走査パルス発生部。
【請求項６】
上記第３のスイッチング素子回路が第１のダイオードを含み、
上記第１のダイオードを用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下の範囲を一時的に狭くすることを特徴とする請求項５に記載の走査パルス発生部。
【請求項７】
請求項１〜請求項６のうちいずれか一に記載の走査パルス発生部を含むプラズマディスプレイパネル走査電極駆動回路。
【請求項８】
請求項７に記載のプラズマディスプレイパネル走査電極駆動回路を搭載する表示装置。
【請求項９】
プラズマディスプレイパネルの走査電極を駆動する方法であって、
プラズマディスプレイパネル走査電極駆動回路に含まれる走査パルス発生部が有する複数の出力トランジスタにおける、ゲート・ソース間電圧を調整して出力トランジスタからの出力の応答速度を切り替えることを特徴とする駆動方法。
【請求項１０】
上記出力トランジスタのゲート・ソース間電圧の上昇若しくは降下を一時的に緩やかにすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項９に記載の駆動方法。
【請求項１１】
上記出力トランジスタのゲート・ソース間電圧の上昇若しくは降下の範囲を一時的に狭くすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項９に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル駆動用スキャンドライバＩＣ、プラズマディスプレイ、及びプラズマディスプレイパネルの走査電極を駆動する方法に関する。
【背景技術】
【０００２】
プラズマディスプレイは気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイパネル（以下、ＰＤＰと表記する。）は、大画面化、薄型化および広視野角の点で他の表示装置よりも有利とされている。このＰＤＰは、直流パルスで動作するＤＣ型と交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは輝度が高く、且つ構造が簡素であるため、量産化と高精細化に適している。
【０００３】
ＡＣ型ＰＤＰは通常、三電極面放電型構造を有する。該構造では、ＰＤＰの背面基板上にアドレス電極がパネル縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極（通常、夫々Ｘ電極、Ｙ電極と言う。）が交互に、且つパネル横方向に配置される。ここでアドレス電極と走査電極とは、一般的に、１本ずつ個別の電位を変化させる。
【０００４】
上述の維持電極、走査電極、及びアドレス電極の交差点には、放電セルが設けられ、夫々の電極に対してパルス電圧が印加される。
【０００５】
ところで、ＰＤＰ駆動装置は、維持電極、走査電極、及びアドレス電極の電位をＡＤＳ(Address Display-period Separation)方式に従い制御する。このＡＤＳ方式はサブフィールド方式の一種であり、サブフィールド方式では画像の１フィールドが複数のサブフィールドで構成されている。更に一つのサブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式ではＰＤＰの全ての放電セルに対して上記の３つの期間が共通に設定される。
【０００６】
まず、初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。このことにより、全ての放電セルで壁電荷が均一化される。
【０００７】
次に、アドレス期間では、走査パルス電圧が走査電極に順次印加され、アドレスパルス電圧がアドレス電極の幾つかに対して印加される。走査パルス電圧が走査電極の１つに印加され、且つアドレスパルス電圧がアドレス電極の１つに印加されるとき、走査電極とアドレス電極の交差点の放電セルが発光する。その放電により、その放電セル表面に壁電荷が蓄積される。
【０００８】
次に、放電維持期間では、放電維持パルス電圧が、維持電極と走査電極との全ての対に対して同時に且つ周期的に印加される。ここでの放電維持パルス電圧は、放電開始電圧より低い。但し、アドレス期間中に壁電荷が蓄積された放電セルでは、壁電荷による電圧（壁電圧）が放電維持パルス電圧に加わる。従って、維持電極と走査電極との間の電圧が放電開始電圧を超えるため、放電が維持される。
【０００９】
ところで、現在ＰＤＰの画像表示に対しては、高効率化が求められている。その高効率化を実現するための一つの技術として、放電セル内のガスであるＸｅの分圧を上げること（高Ｘｅ分圧）の開発が進められている。しかしながら、Ｘｅの分圧を高くすると、放電セルの壁電荷が抜けやすくなることがある。これは、初期化期間の初期化や放電維持期間の維持放電により放電セル空間中に浮遊しているプライミングや、維持放電によって活性化した保護膜のＭｇＯから放出される電子等が、書込み待機中の放電セル内の電界によって加速され、初期化によって蓄積された壁電荷が徐々に中和されるためである。この放電セルの壁電荷の抜けが、放電遅れ、更に書き込み(アドレス)ミスを多発し、良好な画質の形成を困難にすることがある。このような抜けの発生の防止策として、一般的には走査パルス電圧（Ｖ１）の電圧を高くして、書込み待機時の放電セル内の電界を弱め、壁電荷の中和を抑制する手法がとられている。
【００１０】
なお、本願に関連する先行技術文献として特許文献１、２がある。特許文献１は、ディスプレイパネルをリセットするためにカラムドライバの全ての出力を“Ｈ”または“Ｌ”のいずれかに強制する時の過渡的な電源電流の増加が、従来のものよりも小さい電子ディスプレイデバイス駆動回路用出力回路を開示する。特許文献２は、出力段のトランジスタのスイッチング時の過渡応答に伴うノイズ発生を抑圧すると共に消費電力増加要因を除去した出力回路を開示する。
【特許文献１】特開平５−３１３５９７号公報
【特許文献２】特開平１１−４１０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年、ＰＤＰの画像表示に関して、高精細化、即ちフルＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）化が求められている。フルＨＤ化されるＰＤＰでは、走査電極と維持電極が増えパネル全体のパネル容量は増加する。ところで、アドレス期間におけるスキャン（走査）ドライバＩＣのスキャン動作では、放電の安定性のため即ち放電の失敗の回避のため、相当程度に大きいスルーレートを以てスキャンドライバＩＣのトランジスタ（Ｌｏ側トランジスタ）をターンオンさせることが要請される。更に、アドレス期間のスルーレートを大きくするとアドレス期間全体が長くなり、ＰＤＰにおける高階調化が困難になるという問題も生じ得る。特に、この問題は、高精細化のＰＤＰやシングルスキャンのＰＤＰ（ＰＤＰのアドレス電極をパネルの上下で分けず、縦１ラインで設定するＰＤＰ）で生じ得るといえる。以上の点からスキャンドライバＩＣのトランジスタは、ターンオン時のスルーレートを所定値以上に高くする必要がある。
【００１２】
一方、初期化期間及び維持期間において、スキャンドライバＩＣは全ての走査電極をＨ（Ｈｉｇｈ）（オール・ハイ）からＬ（Ｌｏｗ）（オール・ロー）、又はＬ（Ｌｏｗ）（オール・ロー）からＨ（Ｈｉｇｈ）（オール・ハイ）へと切り替えなければならない。上述のように、高Ｘｅ分圧化により走査パルス電圧（Ｖ１）が通常高く設定されていること、フルＨＤ化によりパネル容量が大きくなっていること、及び、スキャン動作のスルーレートが大きいことから、一斉にスキャンドライバＩＣの出力を切り替える場合、スキャンドライバＩＣの出力に過渡的に大きいピーク電流が発生しやすい。このことにより、その周りの電流経路上の部品（例えば、スイッチ素子）に流れ込む電流が増加するため、それらの部品の並列使用数の増加を招いてしまう。
【００１３】
パネル容量Ｃｐ、走査パルス電圧Ｖ１、スキャンドライバ出力電流ＩＯＵＴ、及びスルーレートＴの関係は一般に次式（１）で表される。この式（１）より、パネル容量Ｃｐの増加、走査パルス電圧Ｖ１の増加、スルーレートＴの増大により、ピーク電流ＩＯＵＴが大きくなることがわかる。
Ｃｐ×Ｖ１＝ＩＯＵＴ×Ｔ      （１）
【００１４】
本発明は、上記課題を解決すべくなされたものであり、アドレス期間の長期化を防止しつつ、初期化期間及び維持期間のスキャンドライバＩＣのトランジスタの一斉切替えによる過電流の発生を抑制するＰＤＰの駆動用出力回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の走査パルス発生部は、
複数の出力トランジスタを有する、プラズマディスプレイパネル走査電極駆動回路に含まれる走査パルス発生部であって、
上記出力トランジスタのゲート・ソース間電圧を調整して出力トランジスタからの出力の応答速度を切り替えるスイッチ回路を更に有することを特徴とする。
【００１６】
本発明に係る請求項２に記載の走査パルス発生部は、
上記スイッチ回路が、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項１記載の走査パルス発生部である。
【００１７】
本発明に係る請求項３に記載の走査パルス発生部は、
上記第２のスイッチング素子回路が第１の抵抗を含み、
上記第１の抵抗を用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることを特徴とする請求項２に記載の走査パルス発生部である。
【００１８】
本発明に係る請求項４に記載の走査パルス発生部は、
上記第２のスイッチング素子回路が第１のコンデンサを含み、
上記第１のコンデンサを用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下を一時的に緩やかにすることを特徴とする請求項２に記載の走査パルス発生部である。
【００１９】
本発明に係る請求項５に記載の走査パルス発生部は、
上記スイッチ回路が、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下の範囲を一時的に狭くすることで、出力トランジスタからの出力の応答速度を一時的に低下させることを特徴とする請求項１記載の走査パルス発生部である。
【００２０】
本発明に係る請求項６に記載の走査パルス発生部は、
上記第３のスイッチング素子回路が第１のダイオードを含み、
上記第１のダイオードを用いて、上記出力トランジスタのゲート・ソース間電圧の上昇又は降下の範囲を一時的に狭くすることを特徴とする請求項５に記載の走査パルス発生部である。
【００２１】
本発明に係る請求項７に記載のプラズマディスプレイパネル走査電極駆動回路は、
請求項１〜請求項６のうちいずれか一に記載の走査パルス発生部を含むプラズマディスプレイパネル走査電極駆動回路である。
【００２２】
本発明に係る請求項８に記載の表示装置は、
請求項７に記載のプラズマディスプレイパネル走査電極駆動回路を搭載する表示装置である。
【発明の効果】
【００２３】
本発明によれば、スイッチ回路により、出力トランジスタに印加するゲート電圧のスルーレートを任意のタイミングで切り替えることができる。これにより、走査スイッチがＡＬＬ−ＨからＡＬＬ−Ｌ（またはＡＬＬ−ＬからＡＬＬ−Ｈ）に切り替わるときにのみ、ゲート電圧のスルーレートを小さくし、出力トランジスタの出力の応答速度を低下させることができ、アドレス期間において要求される高いスルーレートの出力トランジスタの利用を可能としつつ、出力トランジスタの一斉切替り時の過電流の発生を抑制できる。また、電流の実効値も減少するため、電流の流れる経路上の部品(スイッチ素子等)の並列使用数を減少させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付の図面を参照して、本発明に係る好適な実施の形態を説明する。
【００２５】
［実施の形態１］
図１は、本発明の実施の形態１に係るＰＤＰの走査電極駆動回路１０の概略の回路構成を示す等価回路図である。
【００２６】
図１に示すように、走査電極駆動回路１０は、走査パルス発生部１Ｙ（スキャンドライバＩＣ１１Ｙ）、初期化パルス発生部２Ｙ、放電維持パルス発生部３Ｙ、及び回収回路４Ｙを含む。なお、図１に示す走査電極駆動回路１０により駆動されるＰＤＰのパネル容量はＣｐであるとする。以下、各部の動作について説明する。
【００２７】
（走査パルス発生部）
図２は、図１に示す走査電極駆動回路１０の内の走査パルス発生部１Ｙ（スキャンドライバＩＣ１１Ｙ）の詳細回路図である。走査パルス発生部１Ｙ（スキャンドライバＩＣ１１Ｙ）は、第１の定電圧源Ｖ１、Ｈｉ側（ハイサイド）トランジスタＱ１Ｙ及びＬｏ側（ローサイド）トランジスタＱ２Ｙからなるプッシュプル出力回路、レベルシフト回路１４、及びトランジスタＱ２Ｙの出力電圧の変化速度（応答速度）を調整するスイッチ回路１８を含む。
【００２８】
スイッチ回路１８は、Ｌｏ側トランジスタＱ２Ｙのゲートに接続された抵抗Ｒ１、期間によって切り替えられるスイッチング素子ＱＳ３、ＱＳ４を含む。スイッチング素子ＱＳ３は、抵抗Ｒ１とスイッチング素子ＱＳ４の直列回路に並列に接続される。スイッチング素子ＱＳ３のドレインと抵抗Ｒ１の一端がＬｏ側トランジスタＱ２Ｙのゲートに接続される。スイッチング素子ＱＳ３、ＱＳ４のゲート端子は制御端子Ｓ１に接続される。スイッチング素子ＱＳ３はＰチャンネルＭＯＳで構成され、スイッチング素子ＱＳ４はＮチャンネルＭＯＳで構成され、これらのスイッチング素子ＱＳ３、ＱＳ４は相補的に動作する。
【００２９】
ここで、図１８に、従来の走査電極駆動回路の内のスキャンドライバＩＣ１３Ｙの詳細回路図を示す。図２に示す本実施形態のスキャンドライバＩＣ１１Ｙは、図１８に示す従来のスキャンドライバＩＣ１３Ｙとは、スイッチ回路１８を備える点で相違する。
【００３０】
スイッチ回路１８は、スイッチング素子ＱＳ３、ＱＳ４の切替えにより、制御信号ＩＮ３を直接的または抵抗Ｒ１を介してスイッチング素子Ｑ２Ｙのゲートに伝達させる。すなわち、スイッチ回路１８において、スイッチング素子ＱＳ３をオフし、ＱＳ４をオンすることにより、抵抗Ｒ１をＬｏ側トランジスタＱ２Ｙのゲートに接続する。このとき、制御信号ＩＮ３は抵抗Ｒ１を介してＬｏ側トランジスタＱ２Ｙのゲートに伝達され、抵抗Ｒ１によって制御信号ＩＮ３の立ち上がり（または立ち下がり）速度（スルーレート）が低下する。これにより、Ｌｏ側トランジスタＱ２Ｙの駆動能力が低下し、該トランジスタがオンするスピード（応答速度）が遅くなる。このことによって、後で詳しく説明するように、Ｌｏ側トランジスタＱ２Ｙのターンオン時に生じる電流のピークを抑えることができる。なお、図２ではＨｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２ＹはＣＭＯＳであるとしているが、これらはバイポーラであってもＩＧＢＴであってもよい。
【００３１】
図２に示す走査パルス発生部１Ｙ（スキャンドライバＩＣ１１Ｙ）において、第１の定電圧源Ｖ１の正極は、Ｈｉ側トランジスタＱ１Ｙのソースに接続される。Ｈｉ側トランジスタＱ１Ｙのドレインは、Ｌｏ側トランジスタＱ２Ｙのドレインに接続され、それらの間の接続点は走査電極に接続される。Ｌｏ側トランジスタＱ２Ｙのソースは、第１の定電圧源Ｖ１の負極に接続される。Ｌｏ側トランジスタＱ２Ｙのゲートには、スイッチ回路１８が接続される。
【００３２】
レベルシフト回路１４は、Ｈｉ側トランジスタＱ１Ｙのゲートに接続され、第１の定電圧源Ｖ１が印加される。更にレベルシフト回路１４には、出力制御信号ＩＮ１、ＩＮ２が接続され、スイッチング素子ＱＳ３のソースと、スイッチング素子ＱＳ４のドレインに出力制御信号ＩＮ３の外部端子が接続される。従って、スキャンドライバ出力電圧ＶＯＵＴは、制御信号ＩＮ１、ＩＮ２、及びＩＮ３により制御されることになる。
【００３３】
なお、Ｈｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２Ｙで構成されるプッシュプル出力回路は、実際には走査電極と同数だけ設けられる。
【００３４】
（初期化パルス発生部）
次に、初期化パルス発生部２Ｙの概略の構成を説明する。初期化パルス発生部２Ｙは、図１に示すように、第２の定電圧源Ｖ２、Ｈｉ側ランプ波形発生（正初期化）部ＱＲ１、Ｌｏ側ランプ波形発生（負初期化）部ＱＲ２、第３の定電圧源Ｖ３、第１の分離スイッチＱＳ１、及び第２の分離スイッチＱＳ２を含む。
【００３５】
Ｈｉ側ランプ波形発生（正初期化）部ＱＲ１及びＬｏ側ランプ波形発生（負初期化）部ＱＲ２は、夫々、ＮチャネルＭＯＳＦＥＴ(ＮＭＯＳ)とそのＮＭＯＳのゲートとドレインを接続するコンデンサとから構成される。ランプ波形発生部ＱＲ１、ＱＲ２がオンすると、それらを構成するＮＭＯＳのドレイン−ソース間電圧が、一定速度で０になる。
【００３６】
第２の定電圧源Ｖ２の正極は、Ｈｉ側ランプ波形発生（正初期化）部ＱＲ１のドレインに接続される。Ｈｉ側ランプ波形発生（正初期化）部ＱＲ１のソースは、第１の定電圧源Ｖ１の負極に接続される。第２の定電圧源Ｖ２の負極は接地される。Ｌｏ側ランプ波形発生（負初期化）部ＱＲ２のドレインは、第１の定電圧源Ｖ１の負極に接続される。Ｌｏ側ランプ波形発生（負初期化）部ＱＲ２のソースは、第３の定電圧源Ｖ３の負極に接続される。第３の定電圧源Ｖ３の正極は接地される。
【００３７】
第２の分離スイッチＱＳ２のソースは、第１の定電圧源Ｖ１の負極に接続される。第２の分離スイッチＱＳ２のドレインは、第１の分離スイッチＱＳ１のドレインと接続され、第１の分離スイッチＱＳ１のソースは、放電維持パルス発生部３Ｙとの接続点に接続される。
【００３８】
（放電維持パルス発生部）
次に、放電維持パルス発生部３Ｙの概略の構成を説明する。放電維持パルス発生部３Ｙは、図１に示すように、直流電源Ｖｓ、Ｈｉ側維持スイッチ素子Ｑ７Ｙ、及び、Ｌｏ側維持スイッチ素子Ｑ８Ｙの直列回路を含む。
【００３９】
直流電源Ｖｓは、正極の電位を負極の電位より一定の電圧Ｖｓだけ高く維持する。直流電源Ｖｓの正極は、Ｈｉ側維持スイッチ素子Ｑ７Ｙのドレインに接続され、Ｈｉ側維持スイッチ素子Ｑ７Ｙのソースは、Ｌｏ側維持スイッチ素子Ｑ８Ｙのドレインに接続される。Ｌｏ側維持スイッチ素子Ｑ８Ｙのソースは、直流電源Ｖｓの負極に接続される。直流電源Ｖｓの負極は接地される。
【００４０】
（回収回路）
次に、回収回路４Ｙは、例えば、回収インダクタ及び回収コンデンサ、回収ダイオード及びＭＯＳＦＥＴで構成される。ここでのＭＯＳＦＥＴは、ＩＧＢＴやバイポーラであってもよい。
【００４１】
図３は、図１に示す走査電極駆動回路１０における一つのサブフィールドの各信号のシーケンスを示す図である。本発明の実施の形態１に係る走査電極駆動回路１０における、サブフィールド内の各信号の動作を以下にて説明する。
【００４２】
(初期化期間)
初期化期間において、第１の分離スイッチ素子ＱＳ１、第２の分離スイッチ素子ＱＳ２およびＬｏ側維持スイッチ素子Ｑ８Ｙがオン状態に維持されたまま、Ｌｏ側トランジスタＱ２Ｙをオフし、Ｈｉ側トランジスタＱ１Ｙをオンし、残りのスイッチがオフ状態に維持される。これにより、走査電極の電位が接地電位から第１の電源電圧Ｖ１まで上昇する。ここでＶ１の電圧上昇とパネル容量の電荷Ｃｐの積分の電流により、スキャンドライバＩＣ１１Ｙの走査電極部に一斉に電流が流れる。
【００４３】
次に、Ｈｉ側トランジスタＱ１Ｙ及び第２の分離スイッチＱ２Ｙがオン状態に維持されたまま、第１の分離スイッチＱＳ１及びＬｏ側維持スイッチ素子Ｑ８Ｙがオフされ、Ｈｉ側ランプ波形発生（正初期化）部ＱＲ１がオンする。残りのスイッチはオフ状態に維持される。これにより、走査電極の電位は、一定速度で電位Ｖ１から電圧Ｖ２を加えたＶｒ(Ｖ１＋Ｖ２)に上昇する。このとき、第２の分離スイッチ素子ＱＳ２を介して、第１の分離スイッチ素子ＱＳ１のドレイン電位も上昇する。第１の分離スイッチＱＳ１のドレイン電位が、第２の定電圧源Ｖ２による電圧Ｖ２になったとき、Ｈｉ側維持スイッチ素子Ｑ７Ｙはオンする。
【００４４】
次に、Ｈｉ側トランジスタＱ１Ｙ、第２の分離スイッチ素子ＱＳ２およびＨｉ側維持スイッチ素子Ｑ７Ｙがオン状態に維持されたまま、Ｈｉ側ランプ波形発生部(正初期化)ＱＲ１がオフし、第１の分離スイッチＱＳ１がオンする。残りのスイッチはオフ状態に維持される。これにより、走査電極の電位は（Ｖｓ＋Ｖ１）に維持される。
【００４５】
次に、第１の分離スイッチ素子ＱＳ１、第２の分離スイッチ素子ＱＳ２、及びＨｉ側維持スイッチ素子Ｑ７Ｙがオン状態に維持されたまま、Ｈｉ側トランジスタＱ１Ｙがオフし、Ｌｏ側トランジスタＱ２Ｙがオンする。ここでＶ１の電圧降下とパネル容量の電荷Ｃｐの積分の電流により、スキャンドライバＩＣ１１Ｙの走査電極部に一斉に電流が流れる。
【００４６】
これにより、Ｌｏ側トランジスタＱ２Ｙに過電流が流れようとする。しかし、スイッチ回路１８において、制御端子Ｓ１の信号をＬ信号からＨ信号へ切り替えることにより、ＰチャネルＭＯＳで構成されたスイッチング素子ＱＳ３がオフし、ＮチャネルＭＯＳで構成されたスイッチング素子ＱＳ４がオンする。このようにすることで、Ｌｏ側トランジスタＱ２Ｙのゲートに抵抗Ｒ１が付加され、この抵抗Ｒ１によりゲート・ソース間電圧が最大値まで緩やかに上昇して、Ｌｏ側トランジスタＱ２Ｙにおける過電流が抑制される。一方のスイッチング素子Ｑ２Ｓはオフ状態に維持される。
【００４７】
次に、Ｌｏ側トランジスタＱ２Ｙおよび第１の分離スイッチＱＳ１がオン状態に維持されたまま、Ｈｉ側維持スイッチ素子Ｑ７Ｙ及び第２の分離スイッチ素子ＱＳ２がオフされ、Ｌｏ側ランプ波形発生（負初期化）部ＱＲ２がオンされる。残りのスイッチはオフ状態に維持される。これにより、走査電極の電位は一定の速度で電位−Ｖ３まで下降する。
【００４８】
(アドレス期間)
アドレス期間中には、Ｌｏ側ランプ波形発生（負初期化）部ＱＲ２、Ｈｉ側トランジスタＱ１Ｙがオン状態に維持され、Ｌｏ側トランジスタＱ２Ｙがオフ状態に維持される。ここで、Ｖ１の電圧上昇とパネル容量の電荷Ｃｐの積分の電流により、スキャンドライバＩＣ１１Ｙの走査電極部に一斉に電流が流れる。
【００４９】
このとき、Ｈｉ側トランジスタＱ１Ｙのソースは、−Ｖ３から第１の定電圧源Ｖ１の電圧Ｖ１だけ高い電位(Ｖ１−Ｖ３)に維持され、Ｌｏ側トランジスタＱ２Ｙのソースは、−Ｖ３に維持される。更に、走査電極の電位は、順次−Ｖ３と（Ｖ１−Ｖ３）との間のスイッチング動作をなぞる。
【００５０】
本実施形態では、初期化期間及び維持期間においては、ＰチャネルＭＯＳで構成されたスイッチング素子ＱＳ３をオフし、ＮチャネルＭＯＳで構成されたスイッチング素子ＱＳ４をオンする一方で、アドレス期間においては、ＰチャネルＭＯＳで構成されたスイッチング素子ＱＳ３をオンし、ＮチャネルＭＯＳで構成されたスイッチング素子ＱＳ４をオフする。これにより、初期化期間において過電流防止のために付加されていた抵抗Ｒ１が、アドレス期間においては、Ｌｏ側トランジスタＱ２Ｙのゲートから切り離される。よって、初期化期間において、トランジスタの一斉切り替えによる過電流の発生を抑制しつつ、アドレス期間においては、トランジスタＱ２Ｙの設計上の大きなスルーレートを確保でき、アドレス期間の長期化が防がれる。
【００５１】
(維持期間)
アドレス期間の終わりには、Ｈｉ側トランジスタＱ２Ｙがオフし、Ｌｏ側トランジスタＱ２Ｙ、第２の分離スイッチＱＳ２、及びＬｏ側維持スイッチ素子Ｑ８Ｙがオンする。第１の分離スイッチ素子ＱＳ１はオンし続けている。
【００５２】
ここで、（Ｖ１−Ｖ３）からゼロへの電圧降下とパネル容量の電荷Ｃの積分の電流により、スキャンドライバＩＣ１１Ｙの走査電極部に一斉に電流が流れる。これにより、Ｌｏ側トランジスタＱ２Ｙに過電流が流れようとする。しかし、スイッチング素子ＱＳ３、ＱＳ４のゲートの外部からの制御端子Ｓ１の信号を、Ｌ信号からＨ信号へ切り替えることにより、ＰチャネルＭＯＳで構成されたスイッチング素子ＱＳ３がオフし、ＮチャネルＭＯＳで構成されたスイッチングＱＳ４がオンする。このようにすることで、Ｌｏ側トランジスタＱ２Ｙのゲートに抵抗Ｒ１が付加されてゲート・ソース間電圧が最大値まで緩やかに上昇して、Ｌｏ側トランジスタＱ２Ｙにおける過電流が抑制される。
【００５３】
また、Ｌｏ側維持スイッチ素子Ｑ８Ｙがオンするため、パネル容量Ｃｐの両端電圧は先ず０Ｖに維持される。
【００５４】
次に、Ｌｏ側維持スイッチ素子Ｑ８ＹがオフしＨｉ側維持スイッチ素子Ｑ７Ｙがオンされ、走査電極の電位はＶｓに維持される。
【００５５】
次に、Ｈｉ側維持スイッチ素子Ｑ７ＹがオフしＬｏ側維持スイッチ素子Ｑ８Ｙがオンされ、パネル容量Ｃｐの両端電圧は（再び）０Ｖに減少する。
【００５６】
以上が、本発明の実施の形態１に係る走査電極駆動回路１０におけるサブフィールド内の各信号の動作の概略である。各信号のシーケンスは、上述の初期化期間から維持期間までを繰り返す。
【００５７】
図４は、従来のスキャンドライバＩＣ１３Ｙ（図１８参照）における駆動タイミングチャート例である。該チャートは、Ｌｏ側トランジスタＱ２Ｙのゲート信号入力端子ＩＮ３、Ｌｏ側トランジスタＱ２Ｙのゲート・ソース間電圧ＶＧＳ、プッシュプル出力回路の出力電圧ＶＯＵＴ、及び、プッシュプル出力回路を接地へ流れる電流ＩＯＵＴを含む。ＶＤＤは、スキャンドライバＩＣ１３Ｙの低電圧印加用の定電圧源である。図４の「ＶＧＳ（Ｂ）」は、図１８の点Ｂにおけるゲート・ソース間電圧であることを示す。
【００５８】
図４に示すように、Ｌｏ側トランジスタＱ２Ｙのゲート信号入力端子ＩＮ３の信号により、Ｌｏ側トランジスタＱ２Ｙのゲート・ソース間電圧ＶＧＳがＬからＨへ、即ち０Ｖから定電圧源ＶＤＤの設定電圧まで急峻に立ち上がる。このことにより、図４に示すように、プッシュプル出力回路の出力電圧ＶＯＵＴもＨからＬへ、即ち定電圧源Ｖ１から０Ｖへ急峻に立ち下がる。これにより、図４に示すように、プッシュプル出力回路を接地へ流れる電流ＩＯＵＴは、ピークの高い電流となってしまう。
【００５９】
一方、図５は、本発明の実施の形態１に係るスキャンドライバＩＣ１１Ｙにおける駆動タイミングチャート例である。なお、外部からの制御端子Ｓ１における信号のチャートも示されている。図５において「ＶＧＳ（Ｂ）」は、図２の点Ｂにおけるゲート・ソース間電圧であることを示す。
【００６０】
図５に示す駆動タイミングチャートでは、抵抗Ｒ１の作用により、Ｌｏ側トランジスタＱ２Ｙのゲート・ソース間電圧ＶＧＳは、ＬからＨへ、即ち０Ｖから定電圧源ＶＤＤの設定電圧へ、緩やかに立ち上がる。このことにより、プッシュプル出力回路の出力電圧ＶＯＵＴもＨからＬへ、即ち定電圧源Ｖ１の設定電圧から０Ｖへ緩やかに立ち下がる。これにより、プッシュプル出力回路を接地へ流れる電流ＩＯＵＴでは、図４と比較して、ピーク（先鋭性）が抑えられる。
【００６１】
本発明の実施の形態１に係る走査パルス発生部１Ｙ(スキャンドライバＩＣ１１Ｙ)では、Ｌｏ側トランジスタＱ２Ｙのゲートにスイッチ回路１８を接続し、スキャンドライバＩＣの出力がＡＬＬ−Ｈ（オール・ハイ）からＡＬＬ−Ｌ（オール・ロー）へ一斉に切り替わる強制モードのときにのみ、抵抗Ｒ１を介して制御信号ＩＮ３がＬｏ側トランジスタＱ２Ｙのゲートに伝達するようにしたが、Ｈｉ側トランジスタＱ１Ｙのゲートにスイッチ回路を設けてもよい。例えば、図６に示すスキャンドライバＩＣ１４Ｙのように、Ｈｉ側トランジスタＱ１Ｙのゲートに、抵抗Ｒ１、及びスイッチング素子ＱＳ３、ＱＳ４からなるスイッチ回路１８を接続し、スキャンドライバの出力がＡＬＬ−Ｌ（オール・ロー）からＡＬＬ−Ｈ（オール・ハイ）へ一斉に切り替わる強制モードのときに抵抗Ｒ１を利用するような回路設定としてもよい。
【００６２】
図７は、図６に示すスキャンドライバＩＣ１４Ｙを組み込む、実施の形態１に係る走査電極駆動回路１０における一つのサブフィールドの各信号のシーケンスを示す図である。スキャンドライバの出力がＡＬＬ−Ｌ（オール・ロー）からＡＬＬ−Ｈ（オール・ハイ）へ一斉に切り替わる強制モードのとき、即ち、Ｈｉ側トランジスタＱ１Ｙが一斉にオンされるとき、スイッチング素子ＱＳ３、ＱＳ４への外部からの制御端子Ｓ１の信号が、Ｌ信号からＨ信号へ切り替えられる。
【００６３】
更に、図８は、従来のスキャンドライバＩＣ１３Ｙ（図１８参照）における、Ｈｉ側トランジスタＱ１Ｙのゲート・ソース間電圧ＶＧＳがＨからＬへ急峻に立ち下がる際の駆動タイミングチャート例であり、図９は、図６に示すスキャンドライバＩＣ１４Ｙにおける、Ｈｉ側トランジスタＱ１Ｙのゲート・ソース間電圧ＶＧＳがＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。図８及び図９において、「Ｃ」は図１８及び図６における点Ｃの電位を示し、「ＶＧＳ（Ａ）」は、図１８及び図６の点Ａにおけるゲート・ソース間電圧であることを示す。図８と図９とを比較すると、図５に示す駆動タイミングチャートと同様に、図９に示すプッシュプル出力回路を接地へ流れる電流ＩＯＵＴでは、ピーク（先鋭性）が抑えられることがわかる。
【００６４】
また、上述の実施の形態１に係るスキャンドライバＩＣ１１Ｙでは、スイッチング素子ＱＳ３はＰチャネルＭＯＳであり、スイッチング素子ＱＳ４はＮチャネルＭＯＳであるとしたが、別の半導体素子であってもよい。以下の実施の形態においても同様である。
【００６５】
以上のように本実施形態では、スキャンドライバＩＣ１４ＹにおけるトランジスタＱ１Ｙ、Ｑ２Ｙのゲートの前段にスイッチ回路１８を設け、スキャンドライバＩＣのトランジスタＱ１Ｙ、Ｑ２Ｙに印加するゲート電圧のスルーレートを任意のタイミングで切り替えることができるようにした。これにより、走査スイッチがＡＬＬ−ＨからＡＬＬ−Ｌ（またはＡＬＬ−ＬからＡＬＬ−Ｈ）に切り替わるときにのみ、ゲート電圧のスルーレートを小さくし、出力トランジスタの応答速度を低下させることができる。よって、アドレス期間において要求される高いスルーレートの出力トランジスタの利用を可能としつつ、スキャンドライバＩＣのトランジスタＱ１Ｙ、Ｑ２Ｙの一斉切り替わり時の過電流の発生を抑制できる。
【００６６】
［実施の形態２］
図１０は、本発明の実施の形態２に係るＰＤＰの走査電極回路１０に含まれる走査パルス発生部１Ｙ（スキャンドライバＩＣ１２Ｙ）の詳細回路図である。実施の形態２に係るスキャンドライバＩＣ１２Ｙは、実施の形態１に係るスキャンドライバＩＣ１１Ｙと略同様のものであり、同一部位には同一符号を付して説明を省略する。
【００６７】
実施の形態２に係る走査パルス発生部１Ｙ（スキャンドライバＩＣ１２Ｙ）は、第１の定電圧源Ｖ１、Ｈｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２Ｙからなるプッシュプル出力回路、レベルシフト回路１４、及びトランジスタＱ２Ｙの出力電圧の変化速度（応答速度）を調整するスイッチ回路１８’を含む。
【００６８】
スイッチ回路１８’は、期間によって切り替えられるスイッチング素子ＱＳ３、ＱＳ４、及び、ダイオードＤ１を含む。スイッチング素子ＱＳ３は、ダイオードＤ１とスイッチング素子ＱＳ４の直列回路に並列に接続される。スイッチング素子ＱＳ３のドレインとスイッチング素子ＱＳ４のソースがＬｏ側トランジスタＱ２Ｙのゲートに接続される。スイッチング素子ＱＳ３、ＱＳ４のゲート端子は制御端子Ｓ１に接続される。スイッチング素子ＱＳ３はＰチャンネルＭＯＳで構成され、スイッチング素子ＱＳ４はＮチャンネルＭＯＳで構成され、これらのスイッチング素子ＱＳ３、ＱＳ４は相補的に動作する。
【００６９】
スイッチング素子ＱＳ３のソースとダイオードＤ１のアノードとは、出力制御信号ＩＮ３の外部端子に接続される。ダイオードＤ１のカソードは、スイッチング素子ＱＳ４のドレインに接続される。
【００７０】
実施の形態２に係るスキャンドライバＩＣ１２Ｙにおいて、外部からの制御端子Ｓ１の信号によりスイッチング素子ＱＳ４をオンし、スイッチング素子ＱＳ３をオフし、これによってダイオードＤ１を介して制御信号ＩＮ３をＬｏ側トランジスタＱ２Ｙのゲートに伝達するようにした場合、ダイオードＤ１の順方向電圧降下の作用によりゲート・ソース間に印加される電圧が本来の制御信号ＩＮ３の電圧より低下する。これによりＬｏ側トランジスタＱ２Ｙの駆動能力が低下する。このタイミングをＬｏ側トランジスタＱＹ２のターンオン時に合わせると、Ｌｏ側トランジスタＱＹ２がオンするスピードが遅くなる。これによって、Ｌｏ側トランジスタＱＹ２の出力電圧の変化速度（応答速度）を低下でき、Ｌｏ側トランジスタＱＹ２のターンオン時に生じる電流のピークを抑えることができる。なお、図１０では、Ｈｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２ＹはＣＭＯＳであるとしているが、これらはバイポーラであってもＩＧＢＴであってもよい。
【００７１】
本発明の実施の形態２に係るＰＤＰの走査電極回路１０に含まれる初期化パルス発生部２Ｙ、及び放電維持パルス発生部３Ｙは、上記の実施の形態１のものと同様であるため、説明を省略する。
【００７２】
図１１は、本発明の実施の形態２に係るスキャンドライバＩＣ１２Ｙにおける駆動タイミングチャート例である。なお、外部からの制御端子Ｓ１における信号のチャートも示されている。図１１においても「ＶＧＳ（Ｂ）」は、図１０の点Ｂにおけるゲート・ソース間電圧であることを示す。
【００７３】
図１１に示す駆動タイミングチャートでは、ダイオードＤ１の閾値電圧ＶＴの存在により、Ｌｏ側トランジスタＱ２Ｙのゲート・ソース間電圧の最大値が、ＶＤＤから（ＶＤＤ−ＶＴ）へ降下するため、Ｌｏ側トランジスタＱ２Ｙの駆動能力が低下する。このことにより、プッシュプル出力回路の出力電圧ＶＯＵＴもＨからＬへ緩やかに立ち下がる（すなわち、出力電圧ＶＯＵＴの変化速度が低下する）。これにより、プッシュプル出力回路の走査電極を接地へ流れる電流ＩＯＵＴでは、ピーク（先鋭性）が抑えられる。なお、Ｌｏ側トランジスタＱ２Ｙがオンした後、外部からの制御端子Ｓ１の信号がオフされ、オンされるスイッチング素子がスイッチング素子ＱＳ４からスイッチング素子ＱＳ３に切り替わるために、図１１に示す駆動タイミングチャートでは、ゲート・ソース間電圧（の最大値）がＶＤＤに復帰している。
【００７４】
本発明の実施の形態２に係る走査パルス発生部１Ｙ(スキャンドライバＩＣ１２Ｙ)では、Ｌｏ側トランジスタＱ２Ｙのゲートに、スイッチ回路１８’を接続し、スキャンドライバＩＣの出力がＡＬＬ−Ｈ（オール・ハイ）からＡＬＬ−Ｌ（オール・ロー）へ一斉に切り替わる強制モードのときにのみ、ダイオードＤ１を介して制御信号ＩＮ３がＬｏ側トランジスタＱ２Ｙのゲートに伝達するようにしたが、Ｈｉ側トランジスタＱ１Ｙのゲートにスイッチ回路１８’を設けてもよい。例えば、図１２に示すスキャンドライバＩＣ１５Ｙのように、Ｈｉ側トランジスタＱ１Ｙのゲートに、ダイオードＤ１、及びスイッチング素子ＱＳ３、ＱＳ４からなるスイッチ回路１８’を接続し、スキャンドライバの出力がＡＬＬ−Ｌ（オール・ロー）からＡＬＬ−Ｈ（オール・ハイ）へ一斉に切り替わる強制モードのときにダイオードＤ１を利用するような回路設定としてもよい。
【００７５】
更に、図１３は、図１２に示すスキャンドライバＩＣ１５Ｙにおける、Ｈｉ側トランジスタＱ１Ｙのゲート・ソース間電圧ＶＧＳがＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。図１３において、「Ｃ」は図１２における点Ｃの電位を示し、「ＶＧＳ（Ａ）」は、図１２の点Ａにおけるゲート・ソース間電圧であることを示す。ここで（従来のスキャンドライバＩＣ１３Ｙに係る駆動タイミングチャート例を示す）図８と図１３とを比較すると、図１１に示す駆動タイミングチャートと同様に、図１３に示すプッシュプル出力回路を接地へ流れる電流ＩＯＵＴでは、ピーク（先鋭性）が抑えられることがわかる。
【００７６】
［実施の形態３］
図１４は、本発明の実施の形態３に係るＰＤＰの走査電極回路１０に含まれる走査パルス発生部１Ｙ（スキャンドライバＩＣ１６Ｙ）の詳細回路図である。実施の形態３に係るスキャンドライバＩＣ１６Ｙは、実施の形態１に係るスキャンドライバＩＣ１１Ｙと略同様のものであり、同一部位には同一符号を付して説明を省略する。
【００７７】
実施の形態３に係る走査パルス発生部１Ｙ（スキャンドライバＩＣ１６Ｙ）は、第１の定電圧源Ｖ１、Ｈｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２Ｙからなるプッシュプル出力回路、レベルシフト回路１４、及びトランジスタＱ２Ｙの出力電力の変化速度（応答速度）を調整するスイッチ回路１８”を含む。
【００７８】
スイッチ回路１８”は、期間によってオン又はオフされるスイッチング素子ＱＳ５、及びコンデンサＣ１を含む。スイッチング素子ＱＳ５とコンデンサＣ１は、Ｌｏ側トランジスタＱ２Ｙのゲートと第１の低電圧源Ｖ１の負極との間に直列に接続される。スイッチング素子ＱＳ５のゲート端子は制御端子Ｓ１に接続される。スイッチング素子ＱＳ５はＮチャネルＭＯＳで構成されている。
【００７９】
スイッチング素子ＱＳ５のドレインは、Ｌｏ側トランジスタＱ２Ｙのゲートに接続される。更に、Ｌｏ側トランジスタＱ２Ｙのゲートは、出力制御信号ＩＮ３の外部端子に接続される。
【００８０】
実施の形態３に係るスキャンドライバＩＣ１６Ｙにおいて、外部からの制御信端子Ｓ１の信号によりスイッチング素子ＱＳ５をオンし、これによって制御信号ＩＮ３をコンデンサＣ１にも伝達するようにした場合、コンデンサＣ１の作用によりゲート・ソース間に印加される電圧が本来の制御信号ＩＮ３の電圧より低下する。これによりＬｏ側トランジスタＱ２Ｙの駆動能力が低下する。このタイミングをＬｏ側トランジスタＱ２Ｙのターンオン時に合わせると、Ｌｏ側トランジスタＱＹ２がオンするスピードが遅くなる。これによって、Ｌｏ側トランジスタＱＹ２の出力電圧の変化速度（応答速度）を低下でき、Ｌｏ側トランジスタＱＹ２のターンオン時に生じる電流のピークを抑えることができる。なお、図１４では、Ｈｉ側トランジスタＱ１Ｙ及びＬｏ側トランジスタＱ２ＹはＣＭＯＳであるとしているが、これらはバイポーラであってもＩＧＢＴであってもよい。
【００８１】
本発明の実施の形態３に係るＰＤＰの走査電極回路１０に含まれる初期化パルス発生部２Ｙ、及び放電維持パルス発生部３Ｙも、上記の実施の形態１のものと同様であるため、説明を省略する。
【００８２】
図１５は、本発明の実施の形態３に係るスキャンドライバＩＣ１６Ｙにおける駆動タイミングチャート例である。なお、外部からの制御端子Ｓ１における信号のチャートも示されている。図１５においても「ＶＧＳ（Ｂ）」は、図１４の点Ｂにおけるゲート・ソース間電圧であることを示す。
【００８３】
図１５に示す駆動タイミングチャートでは、コンデンサＣ１の作用により、Ｌｏ側トランジスタＱ２Ｙの駆動能力が低下する。このことにより、プッシュプル出力回路の出力電圧ＶＯＵＴもＨからＬへ緩やかに立ち下がる。これにより、プッシュプル出力回路を接地へ流れる電流ＩＯＵＴでは、ピーク（先鋭性）が抑えられる。
【００８４】
本発明の実施の形態３に係る走査パルス発生部１Ｙ(スキャンドライバＩＣ１６Ｙ)では、Ｌｏ側トランジスタＱ２Ｙのゲートに、スイッチ回路１８”を接続し、スキャンドライバの出力がＡＬＬ−Ｈ（オール・ハイ）からＡＬＬ−Ｌ（オール・ロー）へ一斉に切り替わる強制モードのときにのみ、制御信号ＩＮ３がコンデンサＣ１に伝達するようにしたが、Ｈｉ側トランジスタＱ１Ｙのゲートにスイッチ回路１８”を設けてもよい。例えば、図１６に示すスキャンドライバＩＣ１７Ｙのように、Ｈｉ側トランジスタＱ１Ｙのゲートに、コンデンサＣ１、及びスイッチング素子ＱＳ６からなるスイッチ回路１８”を接続し、スキャンドライバの出力がＡＬＬ−Ｌ（オール・ロー）からＡＬＬ−Ｈ（オール・ハイ）へ一斉に切り替わる強制モードのときにコンデンサＣ１を利用するような回路設定としてもよい。
【００８５】
更に、図１７は、図１６に示すスキャンドライバＩＣ１７Ｙにおける、Ｈｉ側トランジスタＱ１Ｙのゲート・ソース間電圧ＶＧＳがＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。図１７において、「Ｃ」は図１６における点Ｃの電位を示し、「ＶＧＳ（Ａ）」は、図１７の点Ａにおけるゲート・ソース間電圧であることを示す。ここで（従来のスキャンドライバＩＣ１３Ｙに係る駆動タイミングチャート例を示す）図８と図１７とを比較すると、図１１に示す駆動タイミングチャートと同様に、図１３に示すプッシュプル出力回路を接地へ流れる電流ＩＯＵＴでは、ピーク（先鋭性）が抑えられることがわかる。
【産業上の利用可能性】
【００８６】
本発明は、高精細および多彩な階調表示または低消費電力等が要求されるプラズマディスプレイの駆動装置に有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１に係るＰＤＰの走査電極駆動回路の概略の回路構成を示す等価回路図である。
【図２】図１に示す走査電極駆動回路の内のスキャンドライバＩＣの詳細回路図である。
【図３】図１に示す走査電極駆動回路における一つのサブフィールドの各信号のシーケンスを示す図である。
【図４】図１８に示す従来のスキャンドライバＩＣにおける駆動タイミングチャート例である。
【図５】本発明の実施の形態１に係るスキャンドライバＩＣにおける駆動タイミングチャート例である。
【図６】本発明の実施の形態１に係るスキャンドライバＩＣの別の構成例の回路図である。
【図７】図６に示すスキャンドライバＩＣを組み込む、実施の形態１に係る走査電極駆動回路における一つのサブフィールドの各信号のシーケンスを示す図である。
【図８】図１８に示す従来のスキャンドライバＩＣにおける、Ｈｉ側トランジスタのゲート・ソース間電圧がＨからＬへ急峻に立ち下がる際の駆動タイミングチャート例である。
【図９】図６に示すスキャンドライバＩＣにおける、Ｈｉ側トランジスタのゲート・ソース間電圧がＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。
【図１０】本発明の実施の形態２に係るＰＤＰの走査電極回路に含まれるスキャンドライバＩＣの詳細回路図である。
【図１１】本発明の実施の形態２に係るスキャンドライバＩＣにおける駆動タイミングチャート例である。
【図１２】本発明の実施の形態２に係るスキャンドライバＩＣの別の構成例の回路図である。
【図１３】図１２に示すスキャンドライバＩＣにおける、Ｈｉ側トランジスタＱ１Ｙのゲート・ソース間電圧がＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。
【図１４】本発明の実施の形態３に係るＰＤＰの走査電極回路に含まれるスキャンドライバＩＣの詳細回路図である。
【図１５】本発明の実施の形態３に係るスキャンドライバＩＣにおける駆動タイミングチャート例である。
【図１６】本発明の実施の形態３に係るスキャンドライバＩＣの別の構成例の回路図である。
【図１７】図１６に示すスキャンドライバＩＣにおける、Ｈｉ側トランジスタのゲート・ソース間電圧がＨからＬへ緩やかに立ち下がる際の駆動タイミングチャート例である。
【図１８】従来の走査電極駆動回路の内のスキャンドライバＩＣの詳細回路図である。
【符号の説明】
【００８８】
１４  レベルシフト回路、
１８、１８’、１８”  スイッチング素子部、
１Ｙ  走査パルス発生部、
２Ｙ  初期化パルス発生部、
３Ｙ  維持パルス発生部、
４Ｙ  回収回路、
１１Ｙ、１２Ｙ、１３Ｙ、１４Ｙ、１５Ｙ、１６Ｙ、１７Ｙ  スキャンドライバＩＣ、
Ｑ１Ｙ  Ｈｉ側トランジスタ、
Ｑ２Ｙ  Ｌｏ側トランジスタ、
Ｑ７Ｙ  Ｈｉ側維持スイッチ素子、
Ｑ８Ｙ  Ｌｏ側維持スイッチ素子、
ＱＲ１  Ｈｉ側ランプ波形発生部、
ＱＲ２  Ｌｏ側ランプ波形発生部、
ＱＳ１、ＱＳ２  スイッチング素子、
Ｒ１  抵抗、
Ｄ１  ダイオード、
Ｃ１  コンデンサ、
ＶＯＵＴ  出力電圧、
ＩＯＵＴ  出力電流、
Ｓ１  切り替えスイッチング素子制御端子。
【図１】
2008170566.tif 000003
【図２】
2008170566.tif 000004
【図３】
2008170566.tif 000005
【図４】
2008170566.tif 000006
【図５】
2008170566.tif 000007
【図６】
2008170566.tif 000008
【図７】
2008170566.tif 000009
【図８】
2008170566.tif 000010
【図９】
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【図１０】
2008170566.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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