(57)【要約】【課題】リフトオフ性の問題やＴ型ゲート電極の侵食が無く、電界効果トランジスタの寄生容量の増大を防ぐことができる半導体装置の製造方法を得る。【解決手段】ＧａＡｓ基板１１（半導体基板）に、Ｔ型ゲート電極１２を有する電界効果トランジスタ１５を形成し、電界効果トランジスタ１５のＴ型ゲート電極１２をＳｉＯ２膜１６（保護絶縁膜）で覆う。ＧａＡｓ基板１１上にＭＩＭキャパシタの下部電極１７を形成する。電界効果トランジスタ１５の能動部分をフッ素系ポリマー層１８（犠牲層）で覆う。フッ素系ポリマー層１８及び下部電極１７上にＭＩＭキャパシタの容量絶縁膜であるＳｉＮ膜２０を形成する。フッ素系ポリマー層１８上のＳｉＮ膜２０を除去した後に、ＳｉＯ２膜１６及びＳｉＮ膜２０に対して選択的にフッ素系ポリマー層１８を除去する。ＳｉＮ膜２０を介して下部電極１７上にＭＩＭキャパシタの上部電極２３を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に、Ｔ型ゲート電極を有する電界効果トランジスタを形成し、前記電界効果トランジスタの前記Ｔ型ゲート電極を保護絶縁膜で覆う工程と、
前記半導体基板上にＭＩＭキャパシタの下部電極を形成する工程と、
前記電界効果トランジスタの能動部分を犠牲層で覆う工程と、
前記犠牲層及び前記下部電極上にＭＩＭキャパシタの容量絶縁膜を形成する工程と、
前記犠牲層上の前記容量絶縁膜を除去した後に、前記保護絶縁膜及び前記容量絶縁膜に対して選択的に前記犠牲層を除去する工程と、
前記容量絶縁膜を介して前記下部電極上にＭＩＭキャパシタの上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記保護絶縁膜としてＳｉＯ２膜を用い、
前記容量絶縁膜としてＳｉＮ膜を用い、
前記犠牲層としてフッ素系ポリマーを用い、
前記犠牲層を除去する工程において、Ｏ２プラズマに晒すことにより前記保護絶縁膜及び前記容量絶縁膜に対して選択的に前記犠牲層を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、Ｔ型ゲート電極を有する電界効果トランジスタを形成する工程と、
前記半導体基板上にＭＩＭキャパシタの下部電極を形成する工程と、
前記電界効果トランジスタの能動部分を犠牲層で覆う工程と、
少なくとも前記下部電極上にＭＩＭキャパシタの容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記下部電極上にＭＩＭキャパシタの上部電極を形成する工程とを備え、
前記犠牲層として前記容量絶縁膜よりも比誘電率の低いものを用いることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、Ｔ型ゲート電極を有する電界効果トランジスタを形成する工程と、
前記半導体基板上にＭＩＭキャパシタの下部電極を形成する工程と、
前記電界効果トランジスタ上にポジ型の感光性材料を塗布して全面露光し、現像する工程と、
少なくとも前記下部電極上にＭＩＭキャパシタの容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記下部電極上にＭＩＭキャパシタの上部電極を形成する工程とを備え、
前記ポジ型の感光性材料として前記容量絶縁膜よりも比誘電率の低いものを用いることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、Ｔ型ゲート電極を有する電界効果トランジスタを形成する工程と、
前記半導体基板上にＭＩＭキャパシタの下部電極を形成する工程と、
前記電界効果トランジスタ上にネガ型の感光性材料を塗布し、前記電界効果トランジスタの能動部分を露光し、現像する工程と、
少なくとも前記下部電極上にＭＩＭキャパシタの容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記下部電極上にＭＩＭキャパシタの上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｔ型ゲート電極を有するリセス型電界効果トランジスタとＭＩＭキャパシタとを備えた半導体装置の製造方法に関し、特にリフトオフ性の問題やＴ型ゲート電極の侵食が無く、電界効果トランジスタの寄生容量の増大を防ぐことができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
Ｔ型ゲート電極を有するリセス型電界効果トランジスタとＭＩＭキャパシタとを備えた半導体装置の従来の製造方法について説明する。まず、半導体基板上に電界効果トランジスタ及びＭＩＭキャパシタの下部電極を形成する。そして、電界効果トランジスタのＴ型ゲート電極を保護絶縁膜で覆う。次に、電界効果トランジスタ及び下部電極を覆うようにＭＩＭキャパシタの容量絶縁膜を形成する。ここで、保護膜としてＳｉＯ２膜を用い、容量絶縁膜としてＳｉＮ膜を用いる。次に、ＳｉＯとＳｉＮの選択比を利用して、電界効果トランジスタ上の容量絶縁膜をＲＩＥ法によりエッチバックする。そして、容量絶縁膜上にＭＩＭキャパシタの上部電極を形成する。
【０００３】
【特許文献１】特開平７−２３５６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の方法では、Ｔ型ゲート電極の傘下部分まで完全に容量絶縁膜を除去することが困難であった。このため、電界効果トランジスタの寄生容量が増大するという問題があった。
【０００５】
また、電界効果トランジスタの能動領域を含む部分を犠牲層で覆った状態でＭＩＭキャパシタの容量絶縁膜を形成し、その後に犠牲層をリフトオフする方法もある。しかし、容量絶縁膜をｐ−ＣＶＤ法などで形成した場合は、犠牲層上への容量絶縁膜の回り込み性が良いため、犠牲層のリフトオフ性が悪いという問題があった。
【０００６】
また、Ｔ型ゲート電極をＳｉＯ２膜で覆った状態でＭＩＭキャパシタを形成した後、ＳｉＯ２膜をバッファードフッ酸で除去する方法が提案されている（例えば、特許文献１参照）。しかし、Ｔ型ゲート電極としてＴｉやＡｌを用いた場合は、Ｔ型ゲート電極がフッ酸により侵食されるという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、リフトオフ性の問題やＴ型ゲート電極の侵食が無く、電界効果トランジスタの寄生容量の増大を防ぐことができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板上に、Ｔ型ゲート電極を有する電界効果トランジスタを形成し、電界効果トランジスタのＴ型ゲート電極を保護絶縁膜で覆う工程と、半導体基板上にＭＩＭキャパシタの下部電極を形成する工程と、電界効果トランジスタの能動部分を犠牲層で覆う工程と、犠牲層及び下部電極上にＭＩＭキャパシタの容量絶縁膜を形成する工程と、犠牲層上の容量絶縁膜を除去した後に、保護絶縁膜及び容量絶縁膜に対して選択的に犠牲層を除去する工程と、容量絶縁膜を介して下部電極上にＭＩＭキャパシタの上部電極を形成する工程とを備える。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明により、リフトオフ性の問題やＴ型ゲート電極の侵食が無く、電界効果トランジスタの寄生容量の増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
以下、本発明の実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。
【００１１】
まず、図１に示すように、ＧａＡｓ基板１１（半導体基板）上に、Ｔ型ゲート電極１２、ソース電極１３、ドレイン電極１４を有する電界効果トランジスタ１５を形成する。ここで、Ｔ型ゲート電極１２としてＴｉやＡｌを用いる。そして、電界効果トランジスタ１５のＴ型ゲート電極１２を覆うように、ＳｉＯ２膜１６（保護絶縁膜）をｐ−ＣＶＤ法などで形成する。また、ＧａＡｓ基板１１上にＭＩＭキャパシタの下部電極１７を形成する。
【００１２】
次に、図２に示すように、スピンコートによりフッ素系ポリマー層１８（犠牲層）を塗布する。ここで、フッ素系ポリマー層１８として、３次元ネットワーク構造を有し、ベンゼン環を導入することでガラス転移点を３５０℃程度にまで高めた材料を用いる。そして、少なくとも電界効果トランジスタ１５の能動部分を覆うように、フッ素系ポリマー層１８上にフォトレジスト１９を形成する。
【００１３】
次に、図３に示すように、Ｏ２プラズマに晒すことによりフォトレジスト１９に被覆されていない部分のフッ素系ポリマー層１８を除去する。これにより、電界効果トランジスタ１５の能動部分をフッ素系ポリマー層１８で覆う。その後、フォトレジスト１９を除去する。
【００１４】
次に、図４に示すように、フッ素系ポリマー層１８及び下部電極１７上に、ＭＩＭキャパシタの容量絶縁膜であるＳｉＮ膜２０をｐ−ＣＶＤ法により形成する。
【００１５】
次に、図５に示すように、下部電極１７とのコンタクトホール（後述）を形成する部分及びフッ素系ポリマー層１８の周囲が開口するようにフォトレジスト２１を形成する。
【００１６】
次に、図６に示すように、フォトレジスト２１をマスクとしてドライエッチングを行って、フッ素系ポリマー層１８上のＳｉＮ膜２０を除去し、ＳｉＮ膜２０にコンタクトホール２２を形成する。その後、フォトレジスト２１を除去する。
【００１７】
次に、図７に示すように、Ｏ２プラズマに晒すことによりＳｉＯ２膜１６及びＳｉＮ膜２０に対して選択的にフッ素系ポリマー層１８を除去する。ここで、ＳｉＯ２膜１６はＯ２プラズマに対し十分なエッチング耐性を有するため、十分な時間をかけて処理することによりリセス内部まで入り込んだフッ素系ポリマー層１８を完全に除去することが可能である。そして、ＳｉＮ膜２０を介して下部電極上にＭＩＭキャパシタの上部電極２３を形成する。以上の工程により、本発明の実施の形態１に係る半導体装置が製造される。
【００１８】
上記のように電界効果トランジスタの能動部分をフッ素系ポリマー層１８で覆った状態でＳｉＮ膜２０を形成することで、ＳｉＮ膜２０が電界効果トランジスタの周囲に残留することは無いため、電界効果トランジスタの寄生容量の増大を防ぐことができる。
【００１９】
また、リフトオフするのではなく、フッ素系ポリマー層１８上のＳｉＮ膜２０を除去した後にフッ素系ポリマー層１８を除去するため、リフトオフ性の問題が無い。また、電界効果トランジスタをＳｉＯ２膜１６で覆って、ＳｉＯ２膜１６及びＳｉＮ膜２０に対して選択的にフッ素系ポリマー層１８を除去することで、Ｔ型ゲート電極１２が侵食されることもない。
【００２０】
なお、フッ素系ポリマー層１８の代わりに、ｐ−ＣＶＤ法による成膜温度に耐えうる材料で、かつＳｉＮ膜やＳｉＯ２膜に対して選択性のある除去方法が可能な材料であれば、他の材料でも良い。
【００２１】
実施の形態２．
以下、本発明の実施の形態２に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２２】
まず、実施の形態１と同様に図１〜図４に示す工程を行う。次に、図８に示すように、下部電極１７とのコンタクトホール（後述）を形成する部分が開口するようにフォトレジスト２１を形成する。
【００２３】
次に、図９に示すように、フォトレジスト２１をマスクとしてドライエッチングを行って、ＳｉＮ膜２０にコンタクトホール２２を形成する。その後、フォトレジスト２１を除去する。
【００２４】
次に、図１０に示すように、ＳｉＮ膜２０を介して下部電極上にＭＩＭキャパシタの上部電極２３を形成する。以上の工程により、本発明の実施の形態２に係る半導体装置が製造される。
【００２５】
上記のように電界効果トランジスタ１５の能動部分を、ＳｉＮ膜２０（比誘電率が約７）よりも比誘電率の低いフッ素系ポリマー層１８（比誘電率が約２．５）で覆った状態でＳｉＮ膜２０を形成することで、電界効果トランジスタ１５上に直接ＳｉＮ膜２０を形成するのに比べて、電界効果トランジスタ１５の寄生容量の増大を防ぐことができる。
【００２６】
また、リフトオフを行わないため、リフトオフ性の問題が無い。また、電界効果トランジスタ１５をフッ素系ポリマー層１８で覆っているため、Ｔ型ゲート電極１２がエッチング液に晒されて侵食されることもない。
【００２７】
実施の形態３．
以下、本発明の実施の形態３に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２８】
まず、実施の形態１と同様に、ＧａＡｓ基板１１上に、Ｔ型ゲート電極を有する電界効果トランジスタ１５とＭＩＭキャパシタの下部電極を形成する。
【００２９】
次に、図１１に示すように、電界効果トランジスタ１５上にポジ型の感光性を有するポリイミド２４（ポジ型の感光性材料）をスピンコートで塗布する。そして、図１２に示すように、全面露光し、ポリイミド２４を現像する。ここで、Ｔ型ゲート電極１２の傘下部分が陰になり未露光となるため、現像を行うとＴ型ゲート電極１２の下の部分にポリイミド２４が残留する。
【００３０】
次に、図１３に示すように、少なくとも下部電極１７を含む領域にＭＩＭキャパシタのＳｉＮ膜２０をｐ−ＣＶＤ法により形成する。そして、下部電極１７とのコンタクトホール（後述）を形成する部分が開口するようにフォトレジスト２１を形成する。
【００３１】
次に、図１４に示すように、フォトレジスト２１をマスクとしてドライエッチングを行って、ＳｉＮ膜２０にコンタクトホール２２を形成する。その後、フォトレジスト２１を除去する。
【００３２】
次に、図１５に示すように、ＳｉＮ膜２０を介して下部電極上にＭＩＭキャパシタの上部電極２３を形成する。以上の工程により、本発明の実施の形態３に係る半導体装置が製造される。
【００３３】
上記のように電界効果トランジスタ１５上にポリイミド２４を塗布して全面露光し、現像することで、Ｔ型ゲート電極１２の傘下部分のみにポリイミド２４が残る。このポリイミド２４（比誘電率が約４）はＳｉＮ膜２０（比誘電率が約７）よりも比誘電率が低い。従って、電界効果トランジスタ１５上に直接ＳｉＮ膜２０を形成するのに比べて、寄生容量に強く影響するＴ型ゲート電極１２の傘下部分の比誘電率を低減することができるため、電界効果トランジスタ１５の寄生容量の増大を防ぐことができる。
【００３４】
また、リフトオフを行わないため、リフトオフ性の問題が無い。また、Ｔ型ゲート電極１２がエッチング液に晒されて侵食されることもない。
【００３５】
実施の形態４．
以下、本発明の実施の形態４に係る半導体装置の製造方法について図面を参照しながら説明する。
【００３６】
まず、実施の形態１と同様に、ＧａＡｓ基板１１上に、Ｔ型ゲート電極を有する電界効果トランジスタ１５とＭＩＭキャパシタの下部電極を形成する。
【００３７】
次に、図１６に示すように、電界効果トランジスタ１５上にネガ型の感光性を有するポリイミド２５（ネガ型の感光性材料）をスピンコートで塗布する。そして、図１７に示すように、電界効果トランジスタ１５の能動部分を露光し、ポリイミド２５を現像する。これにより、図１８に示すように、Ｔ型ゲート電極１２の傘下部分が陰になり未露光となるため、現像を行うと電界効果トランジスタ１５周囲にポリイミド２５が残留するがＴ型ゲート電極１２の傘下部分が中空部２６になる。
【００３８】
次に、図１９に示すように、少なくとも下部電極１７を含む領域にＭＩＭキャパシタのＳｉＮ膜２０をｐ−ＣＶＤ法により形成する。そして、下部電極１７とのコンタクトホール（後述）を形成する部分が開口するようにフォトレジスト２１を形成する。
【００３９】
次に、図２０に示すように、フォトレジスト２１をマスクとしてドライエッチングを行って、ＳｉＮ膜２０にコンタクトホール２２を形成する。その後、フォトレジスト２１を除去する。
【００４０】
次に、図２１に示すように、ＳｉＮ膜２０を介して下部電極上にＭＩＭキャパシタの上部電極２３を形成する。以上の工程により、本発明の実施の形態４に係る半導体装置が製造される。
【００４１】
上記のように電界効果トランジスタ１５上にネガ型の感光性を有するポリイミド２５を塗布し、少なくとも電界効果トランジスタ１５の能動部分を露光し、現像することで、電界効果トランジスタ１５周囲にポリイミド２５が残留するがＴ型ゲート電極１２の傘下部分が中空部２６になる。これにより、電界効果トランジスタ１５上に直接ＳｉＮ膜２０を形成するのに比べて、寄生容量に強く影響するＴ型ゲート電極１２の傘下部分の比誘電率を大幅に低減することができるため、電界効果トランジスタ１５の寄生容量の増大を防ぐことができる。
【００４２】
また、リフトオフを行わないため、リフトオフ性の問題が無い。また、Ｔ型ゲート電極１２がエッチング液に晒されて侵食されることもない。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施の形態４に係る半導体装置の製造方法を説明するための上面図である。
【図１８】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００４４】
１１  ＧａＡｓ基板（半導体基板）
１２  Ｔ型ゲート電極
１５  電界効果トランジスタ
１６  ＳｉＯ２膜（保護絶縁膜）
１７  下部電極
１８  フッ素系ポリマー層（犠牲層）
２０  ＳｉＮ膜（容量絶縁膜）
２３  上部電極
２４  ポリイミド（ポジ型の感光性材料）
２５  ポリイミド（ネガ型の感光性材料）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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