(57)【要約】【課題】サイクリングしきい電圧シフトを改善し、且つトレンチの上部領域に形成されたオーバーハングを防止することが可能な、半導体素子の素子分離膜形成方法の提供。【解決手段】半導体基板のアクティブ領域上にトンネル絶縁膜、および下部より上部幅が狭い導電膜を形成する段階と、前記導電膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの一部が充填されるように絶縁膜を形成する段階と、前記導電膜の上部コーナーに形成された前記絶縁膜のオーバーハングが除去されるようにエッチング工程を行う段階とを含み、前記導電膜間の空間と前記トレンチが前記絶縁膜で充填されるまで、前記絶縁膜形成段階、および前記エッチング工程段階を繰り返し行う、半導体素子の素子分離膜形成方法を提供する。【選択図】図１Ｇ
2008199001.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域上にトンネル絶縁膜、および下部より上部幅が狭い導電膜を形成する段階と、
前記導電膜間の前記半導体基板にトレンチを形成する段階と、
前記トレンチの一部が充填されるように絶縁膜を形成する段階と、
前記導電膜の上部コーナーに形成された前記絶縁膜のオーバーハングが除去されるようにエッチング工程を行う段階とを含み、
前記導電膜間の空間と前記トレンチが前記絶縁膜で充填されるまで、前記絶縁膜形成段階、および前記エッチング工程段階を繰り返し行うことを特徴とする、半導体素子の素子分離膜形成方法。
【請求項２】
前記導電膜のうち幅の狭い上部の側壁にスペーサがさらに形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項３】
下部より上部の幅が狭い前記導電膜形成工程は、
前記半導体基板の上部に前記トンネル絶縁膜、第１導電膜および第２導電膜を形成する段階と、
前記第２導電膜をパターニングする段階と、
前記パターニングされた第２導電膜の側壁にスペーサを形成する段階と、
前記スペーサをエッチングマスクとして前記第１導電膜、トンネル絶縁膜および半導体基板の一部をエッチングして前記トレンチを形成する段階と、
前記スペーサを除去する段階とを含むことを特徴とする、請求項２に記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記スペーサはウェットエッチング工程で除去することを特徴とする、請求項３に記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記スペーサを除去して第２導電膜の側面の空間を４５ｎｍ〜５５ｎｍだけ確保することを特徴とする、請求項３に記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記絶縁膜は前記トレンチの側壁より底面にさらに厚く形成されるように高密度プラズマ酸化膜で形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項７】
前記絶縁膜は前記トレンチの側面に１００Å〜２００Åの厚さに形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項８】
前記エッチング工程はウェットエッチング工程で行うことを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の素子分離膜形成方法に係り、特に、セルの干渉現象によって隣接したメモリセルのしきい電圧（Ｖｔ）が変わるしきい電圧シフトを改善するための半導体素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
素子の高集積化に伴ってトレンチ幅は狭くなり、深さは深くなるため、既存の高密度プラズマ（High Density Plasma、ＨＤＰ）酸化膜でボイドなくトレンチを完全にギャップフィル(gap-fill)して素子分離膜を形成することはさらに難しくなっている。かかる問題を解決するために、ＳＯＧ(Spin on Glass)を用いた方法が適用されているが、高密度プラズマ（ＨＤＰ）酸化膜に比べて素子のサイクリングしきい電圧（Ｖｔ）シフト問題が発生する。
【０００３】
サイクリング(cycling)しきい電圧シフト問題を改善するためには、トレンチの側壁に形成される酸化膜の厚さを確保することにより、導電膜がアタック(attack)されることを防止しなければならない。
【０００４】
ところが、トレンチの側壁に形成される酸化膜の厚さを確保するために、トレンチの表面に高密度プラズマ（ＨＤＰ）酸化膜を形成するときに厚さを高めなければならないが、高密度プラズマ酸化膜はトレンチの上部領域でオーバーハングを発生させる。これにより、高密度プラズマ酸化膜を１０００Å以上に蒸着することが難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、サイクリングしきい電圧シフトを改善し、且つトレンチの上部領域に形成されたオーバーハングを防止するための方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一実施例に係る半導体素子の素子分離膜形成方法は、半導体基板のアクティブ領域上にトンネル絶縁膜および下部より上部の幅が狭い導電膜を形成する。導電膜間の半導体基板にトレンチを形成する。トレンチの一部が充填されるように絶縁膜を形成する。導電膜の上部コーナーに形成された絶縁膜のオーバーハングが除去されるようにエッチング工程を行い、導電膜間の空間とトレンチが絶縁膜で充填されるまで、絶縁膜形成段階およびエッチング工程段階を繰り返し行う。
【０００７】
前記において、導電膜のうち幅の狭い上部の側壁にスペーサがさらに形成される。下部より上部の幅が狭い導電膜形成工程は、半導体基板の上部にトンネル絶縁膜、第１導電膜および第２導電膜を形成した後、第２導電膜をパターニングし、パターニングされた第２導電膜の側壁にスペーサを形成した後、スペーサをエッチングマスクとして第１導電膜、トンネル絶縁膜、および半導体基板の一部をエッチングしてトレンチを形成し、スペーサを除去する。
【０００８】
スペーサはウェットエッチング工程によって除去する。スペーサを除去して第２導電膜の側面の空間を４５ｎｍ〜５５ｎｍだけ確保する。絶縁膜は、トレンチの側壁より底面にさらに厚く形成されるように高密度プラズマ酸化膜で形成する。絶縁膜は、トレンチの側面に１００Å〜２００Åの厚さに形成される。エッチング工程はウェットエッチング工程で行う。
【発明の効果】
【０００９】
上述したように本発明に係る効果は、次の通りである。
第一、ＤＷ(Deposition-Wet etch)スキームを反復してオーバーハング(overhang)なしでトレンチ内に高密度プラズマ酸化膜を高く形成することにより、トレンチの側面に形成される高密度プラズマ酸化膜の厚さを確保することができる。
【００１０】
第二、トレンチの側面に形成される高密度プラズマ酸化膜の厚さを確保することにより、サイクリングしきい電圧シフトを改善し、且つウェットエッチング工程の際にフローティングゲートがアタックされることを防止することができる。
【００１１】
第三、フローティングゲートのプロファイルを変形してオーバーハングが主に発生する第２導電膜とハードマスク膜の側面の空間を確保することにより、トレンチ内をボイドなく充填することができる。
【００１２】
第四、高密度プラズマ酸化膜を用いてＤＷ(Deposition-Wet etch)スキームを反復してトレンチ内を充填することにより、ウェットエッチング工程の際にＥＦＨ(Effective Field Height)を制御することができ、フローティングゲートの面積を減らして干渉現象を減少させることができる。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００１４】
図１Ａ〜図１Ｇは、本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。セル領域にのみ局限して本発明を説明しているが、以下で説明する工程は周辺領域にも適用できる。
【００１５】
図１Ａを参照すると、半導体素子１００上にトンネル絶縁膜１０２、フローティングゲート用第１導電膜１０４、および第２導電膜１０６を順次形成する。この際、トンネル絶縁膜１０２は酸化物で形成し、第１導電膜１０４および第２導電膜１０６はポリシリコン膜で形成する。
【００１６】
その後、第２導電膜１０６上にハードマスク膜１０８を形成する。この際、ハードマスク膜１０８は窒化膜１０８ａと酸化膜１０８ｂが積層された構造で形成される。ハードマスク膜１０８上にフォトレジストパターン（図示せず）を形成した後、フォトレジストパターンをエッチングマスクとするエッチング工程によってハードマスク膜１０８をパターニングする。フォトレジストパターンを除去した後、パターニングされたハードマスク膜１０８をエッチングマスクとするエッチング工程によって第２導電膜１０６をエッチングする。
【００１７】
図１Ｂを参照すると、パターニングされたハードマスク膜１０８と第２導電膜１０６を含んだ半導体基板１００上にスペーサ用第１絶縁膜を形成する。この際、第１絶縁膜は酸化物で形成する。エッチング工程によって絶縁膜をエッチングし、パターニングされたハードマスク膜１０８と第２導電膜１０６の側壁にスペーサ１１０を形成すると同時に、スペーサ１１０をエッチングマスクとして第１導電膜１０４、トンネル絶縁膜１０２および半導体基板１００の一部をエッチングして素子分離用トレンチ１１２を形成する。この際、第１導電膜１０４の臨界寸法（Critical Dimension、ＣＤ）は、第２導電膜１０６の臨界寸法とスペーサ１１０の幅とを合わせた寸法なので、第１導電膜１０４に比べて第２導電膜１０６の臨界寸法がさらに狭い。
【００１８】
図１Ｃを参照すると、ウェットエッチング工程を行ってスペーサ１１０を除去する。この際、スペーサ１１０除去工程の際に、ハードマスク膜１０８中の酸化膜１０８ａの上部が一部損失してしまう。スペーサ１１０を除去することにより、第２導電膜１０６とハードマスク膜１０８の側面の空間を４５ｎｍ〜５５ｎｍだけ確保することができる。スペーサ１１０を除去することにより、上部領域の臨界寸法が狭くて下部領域の臨界寸法が広い、変形されたフローティングゲートを形成することができる。
【００１９】
その後、トレンチ１１２を含んだ半導体基板１００上に第２絶縁膜１１４を形成する。この際、第２絶縁膜１１４はトレンチ１１２の側面より底面で厚く形成され、トレンチ１１２を一部充填しながらアスペクト比が低くなるように高密度プラズマ（ＨＤＰ）酸化膜で形成する。第２絶縁膜１１４はトレンチ１１２の側面に１００Å〜２００Åの厚さに形成される。変形されたフローティングゲート１０４および１０６のプロファイルによってトレンチ１１２の上部領域に形成されるオーバーハングを最小化させることができる。
【００２０】
図１Ｄを参照すると、トレンチ１１２の上部領域のスペースを確保し、オーバーハングを除去するためにウェットエッチング工程を行って第２絶縁膜１１４の一部をエッチングする。
【００２１】
図１Ｅを参照すると、トレンチ１１２を含んだ半導体基板１００上に第３絶縁膜１１６を形成する。この際、第３絶縁膜１１６はトレンチ１１２の側面より底面で厚く形成され、トレンチ１１２を一部充填しながらアスペクト比が低くなるように高密度プラズマ（ＨＤＰ）酸化膜で形成する。第３絶縁膜１１６はトレンチ１１２の側面に１００Å〜２００Åの厚さに形成される。変形されたフローティングゲート１０４および１０６のプロファイルによってトレンチ１１２の上部領域に形成されるオーバーハングを最小化させることができる。
【００２２】
図１Ｆを参照すると、トレンチ１１２の上部領域のスペースを確保し、オーバーハングを除去するためにウェットエッチング工程を行って第３絶縁膜１１６の一部をエッチングする。このようにトレンチ１１２内に第２絶縁膜１１４を蒸着した後、ウェットエッチング工程を行い、トレンチ１１２内に第３絶縁膜１１６を蒸着した後、ウェットエッチング工程を行うＤＷ(Deposition-Wet etch)スキームを繰り返すことにより、トレンチ１１２内にボイドが発生しない。
【００２３】
図１Ｇを参照すると、トレンチ１１２を含んだ半導体基板１００上に第４絶縁膜１１８を形成してトレンチ１１２が充填されるようにする。この際、第４絶縁膜１１８は高密度プラズマ（ＨＤＰ）酸化膜で形成する。トレンチ１１２の内部を２つの物質を用いて充填するのではなく、一つの物質を用いて充填することにより、ウェットエッチング工程の際にエッチング比によってＥＦＨ(Effective Field Height)を容易に制御することができる。
【００２４】
上述したように、絶縁膜を蒸着した後、ウェットエッチング工程を行うＤＷスキームを反復してオーバーハングなしでトレンチ１１２内に高密度プラズマ（ＨＤＰ）酸化膜を高く形成することにより、トレンチ１１２の側面に形成される高密度プラズマ（ＨＤＰ）酸化膜の厚さを確保することができる。これにより、サイクリングしきい電圧（Ｖｔ）シフトを改善するとともに、ウェットエッチング工程の際にフローティングゲートがアタックされることを防止することができる。
【００２５】
また、フローティングゲートのプロファイルを変形して、オーバーハングが主に発生する第２導電膜１０６とハードマスク膜１０８の側面の空間を確保することにより、トレンチ１１２内をボイドなく充填することができる。
【００２６】
また、高密度プラズマ（ＨＤＰ）酸化膜を用いてＤＷ(Deposition-Wet etch)スキームを反復してトレンチ１１２内を充填することにより、ウェットエッチング工程の際にＥＨＦを制御することができ、フローティングゲートの面積を減らして干渉現象を減少させることができる。
【００２７】
本発明の技術的思想は前記好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲な内で多様な変形を加え得ることが理解できるであろう。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｂ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｃ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｄ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｅ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｆ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【図１Ｇ】本発明に係る半導体素子の素子分離膜形成方法を説明するために示した素子の断面図である。
【符号の説明】
【００２９】
１００    半導体基板
１０２    トンネル絶縁膜
１０４    第１導電膜
１０６    第２導電膜
１０８    ハードマスク膜
１０８ａ    窒化膜
１０８ｂ    酸化膜
１１０    スペーサ
１１２    トレンチ
１１４    第２絶縁膜
１１６    第３絶縁膜
１１８    第４絶縁膜
【図１Ａ】
2008199001.tif 000003
【図１Ｂ】
2008199001.tif 000004
【図１Ｃ】
2008199001.tif 000005
【図１Ｄ】
2008199001.tif 000006
【図１Ｅ】
2008199001.tif 000007
【図１Ｆ】
2008199001.tif 000008
【図１Ｇ】
2008199001.tif 000009