(57)【要約】【課題】入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ、信頼性を向上できるスケルチ回路を提供することを目的としている。【解決手段】スケルチ回路１２は、入力データパターンの周波数成分を検出するように構成された検出回路１８と、この検出回路により検出した入力データパターンの周波数成分が高くなったときに閾値を下げる制御を行うように構成された制御回路１９とを具備する。入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ、信頼性を向上できる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力データパターンの周波数成分を検出するように構成された検出回路と、
前記検出回路により検出した入力データパターンの周波数成分が高くなったときに閾値を下げる制御を行うように構成された制御回路と
を具備することを特徴とするスケルチ回路。
【請求項２】
前記検出回路は単位時間当たりのデータの遷移数をモニタして入力データパターンの周波数成分を検出し、前記制御回路は前記検出回路でモニタした単位時間当たりのデータの遷移数が予め設定された値を超えたときに前記閾値を下げることを特徴とする請求項１に記載のスケルチ回路。
【請求項３】
前記検出回路は、クロックデータリカバリー回路におけるアーリー信号のパルス数とレイト信号のパルス数の和をデータの遷移数として検出するものであることを特徴とする請求項２に記載のスケルチ回路。
【請求項４】
差動信号が入力され、前記差動信号の振幅を検出するように構成された差動振幅検出回路と、
前記差動振幅検出回路の出力信号を整流し且つ平滑化するように構成された整流及び平滑化回路と、
前記整流及び平滑化回路の出力信号が供給され、閾値制御ビットが入力データパターンの周波数成分が低いことを示す第１のレベルの時に第１の閾値を選択し、前記閾値制御ビットが入力データパターンの周波数成分が高いことを示す第２のレベルの時に前記第１の閾値よりも低い第２の閾値を選択するように構成された閾値選択回路と
を具備することを特徴とするスケルチ回路。
【請求項５】
スケルチ回路とクロックデータリカバリー回路とを具備し、
前記スケルチ回路は、単位時間当たりのデータの遷移数をモニタして入力データパターンの周波数成分を検出するように構成された検出回路と、前記検出回路でモニタした単位時間当たりのデータの遷移数が予め設定された値を超えたときに閾値を下げる制御を行うように構成された制御回路とを備え、
前記クロックデータリカバリー回路は、入力信号の位相が基準となるクロック信号に対して早いか遅いかを検出する位相検出器と、前記位相検出器から出力されるデータとアーリー／レイトの位相情報が入力される直並列変換器と、前記直並列変換器から出力されるアーリーとレイトの差を一定期間に渡り統合し、予め設定された閾値を超えたときに再生クロックの位相を進めるディジタルフィルタと、前記ディジタルフィルタの出力信号を受けて位相を制御する位相制御器と、前記位相制御器の出力信号及びＰＬＬ回路からのクロック信号を受け、前記位相検出器を制御する再生クロックを出力する位相補間器とを備え、
前記検出回路は、前記クロックデータリカバリー回路におけるアーリー信号のパルス数とレイト信号のパルス数の和をデータの遷移数として検出することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力データパターンの周波数成分に応じて閾値が変化するスケルチ（Squelch）回路及びこのスケルチ回路を用いた半導体集積回路に関する。
【背景技術】
【０００２】
一般に、スケルチ回路は、受信ブロックへ入力される信号が所定の閾値より大きい振幅であれば正常なデータを受け取っていると判断して通信を開始／維持することを上位層に伝達し、閾値より小さい振幅であれば雑音として除去あるいは抑制する機能を持っている。このようなスケルチ回路は、例えば無線機やデータ通信システムなどに用いられている。
【０００３】
また、ハードディスクと半導体チップ間のデータ転送システムにおいては、クロックデータリカバリー（ＣＤＲ）回路（非特許文献１参照）と組み合わせて用いるスケルチ回路が用いられる。このような用途のスケルチ回路では、受信ブロックに入力される信号の周波数は一定でも、入力されるデータのパターンによって周波数成分が違ってくる。例えば、データとして“１１１１１０００００…”（同一レベルが５回続く通信規格）のパターンが入力されると周波数成分は低くなり、“１０１０１０１０１０…”のパターンのデータが入力されると周波数成分は高くなる。
【０００４】
このような周波数成分の異なるデータと雑音を単一の閾値を使って判別するのは難しく、雑音を正常なデータと判断したり、正常なデータを雑音として除去あるいは抑制したりする恐れがある。しかも、各回路をＩＣやＬＳＩなどの半導体技術で集積化して製造すると、プロセスのばらつきによる影響を受けて閾値が変動するため、振幅レベルの判定が更に難しくなる。
【０００５】
消費電流を大きくすれば高周波域までレベル判定が可能であるが、低消費電流化への要求からスケルチ回路本体、このスケルチ回路の入力端までの回路基板、及びパッケージなどの周波数特性が犠牲になっている。このため、ＧｂｐｓクラスのＳｅｒＤｅｓに使用されるＰＨＹ（Physical protocol）では閾値の変動やばらつきの影響による信頼性の低下が問題になっている。
【非特許文献１】2002 Symposium On VLSI Circuits Digest of Technical Papers Kun-Yung Ken Chang et al. "A 0.4-4Gb/s CMOS Quad Transceiver Cell using On-chip Regulated Dual-Loop PLLS" pp.88-91
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ、信頼性を向上できるスケルチ回路及びこのスケルチ回路を用いた半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の一態様によると、入力データパターンの周波数成分を検出するように構成された検出回路と、前記検出回路により検出した入力データパターンの周波数成分が高くなったときに閾値を下げる制御を行うように構成された制御回路とを具備するスケルチ回路が提供される。
【０００８】
この発明の他の一態様によると、差動信号が入力され、前記差動信号の振幅を検出するように構成された差動振幅検出回路と、前記差動振幅検出回路の出力信号を整流し且つ平滑化するように構成された整流及び平滑化回路と、前記整流及び平滑化回路の出力信号が供給され、閾値制御ビットが入力データパターンの周波数成分が低いことを示す第１のレベルの時に第１の閾値を選択し、前記閾値制御ビットが入力データパターンの周波数成分が高いことを示す第２のレベルの時に前記第１の閾値よりも低い第２の閾値を選択するように構成された閾値選択回路とを具備するスケルチ回路が提供される。
【０００９】
この発明の更に他の一態様によると、スケルチ回路とクロックデータリカバリー回路とを具備し、前記スケルチ回路は、単位時間当たりのデータの遷移数をモニタして入力データパターンの周波数成分を検出するように構成された検出回路と、前記検出回路でモニタした単位時間当たりのデータの遷移数が予め設定された値を超えたときに閾値を下げる制御を行うように構成された制御回路とを備え、前記クロックデータリカバリー回路は、入力信号の位相が基準となるクロック信号に対して早いか遅いかを検出する位相検出器と、前記位相検出器から出力されるデータとアーリー／レイトの位相情報が入力される直並列変換器と、前記直並列変換器から出力されるアーリーとレイトの差を一定期間に渡り統合し、予め設定された閾値を超えたときに再生クロックの位相を進めるディジタルフィルタと、前記ディジタルフィルタの出力信号を受けて位相を制御する位相制御器と、前記位相制御器の出力信号及びＰＬＬ回路からのクロック信号を受け、前記位相検出器を制御する再生クロックを出力する位相補間器とを備え、前記検出回路は、前記クロックデータリカバリー回路におけるアーリー信号のパルス数とレイト信号のパルス数の和をデータの遷移数として検出する半導体集積回路が提供される。
【発明の効果】
【００１０】
この発明によれば、入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ、信頼性を向上できるスケルチ回路及びこのスケルチ回路を用いた半導体集積回路が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１は、この発明の第１の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図である。この回路は、クロックデータリカバリー（CDR : Clock Data Recovery）回路１１とスケルチ回路１２が組み合わされ、ＣＤＲ回路１１内の信号の一部をスケルチ回路１２で利用する構成になっている。上記ＣＤＲ回路１１とスケルチ回路１２は、半導体チップ１０中に集積化して形成されている。
【００１２】
上記ＣＤＲ回路１１は、位相検出器（Phase Detector）１３、直並列変換器（Deserializer）１４、ディジタルフィルタ（Digital Filter）１５、位相制御器（Phase Controller）１６及び位相補間器（Phase Interpolator）１７などを含んで構成されている。また、上記スケルチ回路１２は、検出回路１８と制御回路１９を含んで構成されている。
【００１３】
上記位相検出器１３の差動入力端ＲＸ＋，ＲＸ−には差動の入力信号が供給され、この入力信号の位相が基準となるクロック信号に対して早いか遅いかが検出される。この位相検出器１３から出力されるデータ（Data）、アーリー（Early）及びレイト（Late）の各信号はそれぞれ直並列変換器１４に供給される。この直並列変換器１４から出力されるアーリー信号Earlyとレイト信号Lateはそれぞれ、ディジタルフィルタ１５に供給される。ディジタルフィルタ１５は、再生クロック（Recovered Clock）の位相位置を最適化するために、上記位相検出器１３で検出した２つの位相情報（Early,Late）の差を一定期間に渡り統合（integrate）する。
【００１４】
上記アーリー信号Earlyとレイト信号Lateは、データが“Ｈ”レベルから“Ｌ”レベルへ、あるいは“Ｌ”レベルから“Ｈ”レベルへ遷移する度に検出される。アーリー信号Earlyとレイト信号Lateの差（｜Early-Late｜）を一定期間に渡り統合し、一定の閾値Ｔを超えると再生クロックの位相を進めるように位相制御器１６に信号ＵＰを供給し、再生クロックの位相を遅らせる場合には信号ＤＮを供給する。この位相制御器１６から出力される制御信号ＣＳ及びＰＬＬ回路からの基準となるクロック信号は位相補間器１７に供給される。そして、この位相補間器１７から出力される再生クロックを上記位相検出器１３に供給して、クロック信号の位相のずれをセンターにシフトさせて行くフィードバック制御をする。
【００１５】
また、上記差動入力端ＲＸ＋，ＲＸ−には、スケルチ回路１２における検出回路１８の入力端も接続されており上記差動入力信号が供給される。このスケルチ回路１２は、複数の閾値Ｖｔｈ１，Ｖｔｈ２を選択可能な構成になっている。検出回路１８は入力データパターンの周波数成分を検出するように構成され、制御回路１９は検出した入力データパターンの周波数成分が高くなったときに閾値を下げる制御を行うように構成されている。この制御回路１９は、ＣＤＲ回路１１内の信号の一部（アーリー信号Earlyとレイト信号Late）を利用して上記閾値Ｖｔｈ１，Ｖｔｈ２の選択動作を行っており、ＣＤＲ回路１１内の信号の単位時間当たりのデータ遷移数をモニタ（計数）し、予め設定された値Ｎを超えたときに閾値Ｖｔｈを下げる制御を行う回路構成になっている。
【００１６】
すなわち、上述したように、アーリー信号Earlyとレイト信号Lateは、データが“Ｈ”レベルから“Ｌ”レベルへ、あるいは“Ｌ”レベルから“Ｈ”レベルへ遷移する度に検出されるので、アーリー信号Earlyのパルス数とレイト信号Lateのパルス数の和はデータの遷移数、換言すればデータの周波数成分を示す指標となる。よって、上記直並列変換器１４から出力されるアーリー信号Earlyとレイト信号Lateをディジタルフィルタ１５のクロック１サイクル分の遅延要素Ｚ−１により加算器２０に供給し、複数のクロック周期（ディジタルフィルタ１５のクロック周期）間のデータを累算（Accumulate）する。そして、この累算結果が予め設定された閾値Ｎを超えたときに、当該スケルチ回路１２の閾値Ｖｔｈを閾値Ｖｔｈ１からより低い閾値Ｖｔｈ２に切り換える。
【００１７】
図２は、上記図１に示したスケルチ回路１２の具体的な構成例を示している。差動入力端子ＲＸ＋，ＲＸ−に入力される差動信号は、差動振幅検出回路２１に供給されて振幅が検出され、その後整流及び平滑化回路２２に供給されて整流と平滑化が行われる。そして、上記整流及び平滑化回路２２で整流し且つ平滑化された信号が閾値選択回路２３に供給される。
【００１８】
この閾値選択回路２３は、Ｐチャネル型ＭＯＳトランジスタＴｒＰ、Ｎチャネル型ＭＯＳトランジスタＴｒＮ１，ＴｒＮ２、及びアンドゲート（ＡＮＤ）２４を含んで構成されている。上記ＭＯＳトランジスタＴｒＰ，ＴｒＮ２の電流通路は電源ＶＤＤ，ＶＳＳ間に直列接続され、これらＭＯＳトランジスタＴｒＰ，ＴｒＮ２のゲートにはそれぞれ上記整流及び平滑化回路２２の出力信号が供給される。また、上記アンドゲート２４の一方の入力端には上記整流及び平滑化回路２２の出力信号が供給され、他方の入力端には閾値制御ビットの信号が供給され、出力端には上記ＭＯＳトランジスタＴｒＮ１のゲートが供給される。このＭＯＳトランジスタＴｒＮ１の電流通路の一端は上記ＭＯＳトランジスタＴｒＰ，ＴｒＮ２の接続点に接続され、電流通路の他端は電源ＶＳＳに接続される。そして、上記各ＭＯＳトランジスタＴｒＰ，ＴｒＮ２，ＴｒＮ１の接続点から出力信号ＯＵＴを得るようになっている。
【００１９】
上記のような構成において、制御信号ビットが入力データパターンの周波数成分が低いことを示す第１のレベル、例えば“Ｈ”レベルの時には整流及び平滑化回路２２の出力信号が“Ｈ”レベルになると、アンドゲート２４の出力が“Ｈ”レベルとなってＭＯＳトランジスタＴｒＮ１，ＴｒＮ２が共にオンする。これに対し、制御信号ビットが入力データパターンの周波数成分が高いことを示す第２のレベル、例えば“Ｌ”レベルの時には整流及び平滑化回路２２の出力信号が“Ｈ”レベルになっても、アンドゲート２４の出力が“Ｌ”レベルであるのでＭＯＳトランジスタＴｒＮ２のみがオンする。
【００２０】
よって、論理的にはインバータ動作する閾値選択回路２３は、Ｐチャネル型ＭＯＳトランジスタのサイズ（チャネル長／チャネル幅比）をＷＰ、Ｎチャネル型ＭＯＳトランジスタＴｒＮ１のサイズをＷＮ１、Ｎチャネル型ＭＯＳトランジスタＴｒＮ２のサイズをＷＮ２とすると、制御信号ビットが“Ｈ”レベルの時には、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの面積比はＷＰ：（ＷＮ１＋ＷＮ２）となる。また、制御信号ビットが“Ｌ”レベルの時の面積比はＷＰ：ＷＮ１となる。この結果、インバータの閾値は、入力データパターンの周波数成分が低い時には高く、入力データパターンの周波数成分が高い時には低く変化し、スケルチ回路の閾値もこれに応じて変化することになる。
【００２１】
図３は、上記図１に示した回路における位相検出器１３の具体的な構成例を示す回路図である。この位相検出回路１３は、フリップフロップ３１，３２，３３，３４及びエクスクルーシブオア回路（ＸＯＲ）３５，３６を含んで構成されている。データData Inは、クロック信号ＣＬＫに応答して動作するフリップフロップ３１の入力端、及びクロック信号ＣＬＫＢ（クロック信号ＣＬＫと逆相の信号）に応答して動作するフリップフロップ３３の入力端にそれぞれ供給される。上記フリップフロップ３１の出力信号Ａ’は、クロック信号ＣＬＫに応答して動作するフリップフロップ３２の入力端、及びエクスクルーシブオア回路３５の一方の入力端に供給される。
【００２２】
上記フリップフロップ３２の出力信号は、出力データData Outとして出力されると共に、エクスクルーシブオア回路３６の一方の入力端に供給される。また、上記フリップフロップ３３の出力信号Ｂ’は、クロック信号ＣＬＫに応答して動作するフリップフロップ３４の入力端に供給される。このフリップフロップ３４の出力信号Ｂは、上記エクスクルーシブオア回路３５，３６の他方の入力端にそれぞれ供給される。
【００２３】
図４は、上記図３に示した位相検出器１３において、クロック信号ＣＬＫの位相が進んでいる場合の動作を示すタイミングチャートである。時刻ｔ０にデータData Inが“Ｈ”レベルになると、クロック信号ＣＬＫの立ち上がりに応答してフリップフロップ３１の出力信号Ａ’が“Ｈ”レベルとなる（時刻ｔ１）。この“Ｈ”レベルがエクスクルーシブオア回路３５に供給され、アーリー信号Earlyが“Ｈ”レベルとなる。続いて、クロック信号ＣＬＫＢの立ち上がりに応答して、時刻ｔ２にフリップフロップ３３の出力信号Ｂ’が“Ｈ”レベルとなる。
【００２４】
次の時刻ｔ３に、入力されるデータData Inが“Ｌ”レベルに反転すると、クロック信号ＣＬＫの立ち上がりに同期してフリップフロップ３１から出力される信号Ａ’が“Ｌ”レベルに反転する（時刻ｔ４）。また、クロック信号ＣＬＫＢの立ち上がりに同期してフリップフロップ３３から出力される信号Ｂ’が“Ｌ”レベルに反転する。この“Ｌ”レベルがフリップフロップ３４に供給される。フリップフロップ３４では、クロック信号ＣＬＫの立ち上がりに応答して、時刻ｔ４に出力信号Ｂが“Ｈ”レベルとなり、時刻ｔ５に出力信号Ｂが“Ｌ”レベルとなる。
【００２５】
以降は、上述したような動作を繰り返す。これによって、アーリー信号Earlyが“Ｈ”レベルとなる期間の和は、データの遷移数と同じ３クロックサイクルとなる。
【００２６】
図５は、上記図３に示した位相検出器１３において、クロック信号ＣＬＫの位相が遅れている場合の動作を示すタイミングチャートである。時刻ｔ０にデータData Inが“Ｈ”レベルになると、クロック信号ＣＬＫＢの立ち上がりに応答してフリップフロップ３３の出力信号Ｂ’が“Ｈ”レベルとなる（時刻ｔ１）。次の時刻ｔ２におけるクロック信号ＣＬＫの立ち上がりに応答して、フリップフロップ３１の出力信号Ａ’が“Ｈ”レベルとなる。この“Ｈ”レベルがエクスクルーシブオア回路３５に供給されるが、フリップフロップ３４の出力信号Ｂが“Ｌ”レベルであるので、アーリー信号Earlyは“Ｌ”レベルのままである。
【００２７】
次の時刻ｔ３に、入力されるデータData Inが“Ｌ”レベルに反転すると、クロック信号ＣＬＫＢの立ち上がりに同期してフリップフロップ３３から出力される信号Ｂ’が“Ｌ”レベルに反転する。この“Ｌ”レベルの信号Ｂ’はフリップフロップ３４に供給される（時刻ｔ４）。この時刻ｔ４には、クロック信号ＣＬＫの立ち上がりに応答して、フリップフロップ３４の出力信号Ｂが“Ｈ”レベルとなる。この時、クロック信号ＣＬＫの立ち上がりに同期してフリップフロップ３１から出力される信号Ａ’が“Ｌ”レベルに反転する。これによって、エクスクルーシブオア回路３５から出力されるアーリー信号Earlyは“Ｌ”レベルを維持する。また、エクスクルーシブオア回路３６から出力されるレイト信号Lateが“Ｈ”レベルとなる。
【００２８】
上記フリップフロップ３４から出力される信号Ｂは、時刻ｔ６のクロック信号ＣＬＫの立ち下がりに応答して“Ｌ”レベルとなり、時刻ｔ７のクロック信号ＣＬＫの立ち上がりに応答してエクスクルーシブオア回路３６から出力されるレイト信号Lateが“Ｌ”レベルとなる。
【００２９】
以降は、上述したような動作を繰り返す。これによって、レイト信号Lateが“Ｈ”レベルとなる期間の和は、データの遷移数と同じ３クロックサイクルとなる。
【００３０】
従って、単位時間当たりのデータの遷移数をモニタすることで入力データパターンの周波数成分を検出できる。
【００３１】
上述したように、本第１の実施形態に係るスケルチ回路は、複数の閾値とこれらの閾値を選択できる機能を持っている。そして、このスケルチ回路を用いた半導体集積回路は、ＣＤＲ回路１１中の再生クロック（Recovered Clock）の位相を最適化するために検出する２つの位相情報（Early,Late）の差（｜Early-Late｜）を一定期間に渡り統合する回路ブロック（本実施形態ではディジタルフィルタ１５)の信号の一部を利用し、｜Early+Late｜の値（入力されたデータの遷移の数で入力データの周波数成分と等価）の割合によってスケルチ動作の閾値の選択動作を行うようにしている。
【００３２】
このようにＣＤＲ回路１１の回路の一部の信号を利用することで、少ない付加回路でありながら、入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ信頼性を向上できる。
【００３３】
［第２の実施形態］
図６は、この発明の第２の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図である。この回路が前述した第１の実施形態と異なるのは、制御回路１９をディジタルフィルタ１５中に設けてデータの遷移数をモニタ（計数）し、予め設定された値Ｎを超えたときに閾値Ｖｔｈを下げる回路構成になっている点である。すなわち、検出したデータの遷移数が高くなったときに、スケルチ回路１２の閾値Ｖｔｈを高い閾値Ｖｔｈ１からより低い閾値Ｖｔｈ２に切り換える。
【００３４】
基本的な回路構成は第１の実施形態と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００３５】
このような構成であっても第１の実施形態と実質的に同様な作用効果が得られる。しかも、ディジタルフィルタ１５が本来持っている回路の一部を制御回路１９に利用するので付加回路を少なくできる。
【００３６】
［第３の実施形態］
図７は、この発明の第３の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図であり、データの遷移数をモニタする他の構成例を示している。上記第１，第２の実施形態では、アーリー信号Earlyとレイト信号Lateをモニタしたが、本第３の実施形態では直並列変換器１４のデータを用いてデータの遷移数をモニタするようにしている。
【００３７】
すなわち、直並列変換器１４の隣接するビット間のデータData[0]とData[1]がエクスクルーシブオア回路４１−０に供給され、データData[1]とData[2]はエクスクルーシブオア回路４１−１に供給される。以下同様に、隣接するビット間の各データがエクスクルーシブオア回路に供給され、データData[N-1]とData[N]はエクスクルーシブオア回路４１−ｎに供給される。そして、これらエクスクルーシブオア回路４１−０〜４１−ｎの出力信号が加算器２０に供給され、この加算器２０による累算結果が予め設定された閾値Ｎを超えたときに、当該スケルチ回路１２の閾値Ｖｔｈを閾値Ｖｔｈ１からより低い閾値Ｖｔｈ２に切り換えるようになっている。
【００３８】
他の回路構成は第１，第２の実施形態と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００３９】
このような構成によれば、直並列変換器１４から出力されたパラレルデータにおける隣接ビット間の排他的論理和を取ることによりデータ間の遷移の有無を検知でき、第１，第２の実施形態と実質的に同様な作用効果が得られる。
【００４０】
なお、本実施形態では、位相検出器出力のアーリー、レイト信号を使用する必要がないことから、ＣＤＲを構成する回路形式は本実施形態に使われているものに限定されず、例えばオーバーサンプリング方式でも適用できる。「オーバーサンプリング方式」に関しては、例えば"SYSTEM AND METHOD FOR HIGH-SPEED, SYNCHRONIZED DATA COMMUNICATION" U.S.Patent No.6,587,525 B2 Date of Patent Jul.1.2003 Inventors :Deog-Kyoon Jeong, Gijung Ahnを参照されたい。
【００４１】
［第４の実施形態］
図８は、この発明の第４の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための模式的な回路図である。この回路は、閾値が異なる複数の回路部を備え、入力データパターンの遷移密度に応じてどの回路部を用いるかを選択するものである。図８の回路では、閾値Ｖｔｈ１の第１の回路部５１−１、閾値Ｖｔｈ２の第２の回路部５１−２、閾値Ｖｔｈ３の第３の回路部５１−３、…を有し、入力データパターンの遷移密度に応じてどの回路部（閾値）を用いるかを選択する。
【００４２】
このような構成であっても上述した各実施形態と同様な作用効果が得られるのはもちろんである。
【００４３】
上述したように、本発明の一つの側面によれば、入力データパターンの周波数成分に応じた閾値でスケルチ動作を行うことができ、信頼性を向上できるスケルチ回路及びこのスケルチ回路を用いた半導体集積回路が得られる。
【００４４】
以上第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４５】
【図１】この発明の第１の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図。
【図２】図１に示したスケルチ回路の具体的な構成例を示す回路図。
【図３】図１に示した回路における位相検出器の具体的な構成例を示す回路図。
【図４】図３に示した位相検出器において、クロック信号の位相が進んでいる場合の動作を示すタイミングチャート。
【図５】図３に示した位相検出器において、クロック信号の位相が遅れている場合の動作を示すタイミングチャート。
【図６】この発明の第２の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図。
【図７】この発明の第３の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための回路図であり、データの遷移数をモニタする他の構成例を示す図。
【図８】この発明の第４の実施形態に係るスケルチ回路及びこのスケルチ回路を用いた半導体集積回路について説明するための模式的な回路図。
【符号の説明】
【００４６】
１０…半導体チップ、１１…クロックデータリカバリー（ＣＤＲ）回路、１２…スケルチ回路、１３…位相検出器（Phase Detector）、１４…直並列変換器（Deserializer）、１５…ディジタルフィルタ（Digital Filter）、１６…位相制御器（Phase Controller）、１７…位相補間器（Phase Interpolator）、１８…検出回路、１９…制御回路、２０…加算器、２１…差動振幅検出回路、２２…整流及び平滑化回路、２３…閾値選択回路、４１−０〜４１−ｎ…エクスクルーシブオア回路、５１−１〜５１−３…回路部、Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３…閾値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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