(57)【要約】【課題】画素の伝送速度および品質を向上させる低圧差動信号受信装置を提供する。【解決手段】２つの差動受信器、２つのオーバーサンプリング器、位相ロックループ器およびクロックデータ境界検出論理モジュールから構成され、クロック信号およびデータ信号を同一の回路配置の経路を通して伝送し、クロック信号を他の１つのデータ信号とし、非同期クロックにより入力クロックとデータに対する周波数にし、特定のクロックデータ境界検出論理モジュールを通して、クロックの変換を検出し、クロックとデータサンプリングからデータビットを分析する低圧差動信号受信装置である。これにより、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差によるオーバーサンプリングエラーの状況を回避し、オーバーサンプリング周波数を正確に向上し、電圧変化の影響を受けることなく、画素伝送効率および品質を向上させることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
低圧差動信号受信装置であって、第１差動受信器、第２差動受信器、位相ロックループ器、クロックデータ境界検出論理モジュールを含み、
第１差動受信器は、データ信号入力端子が入力するデータ信号を受信するとともに、前記データ信号を第１オーバーサンプリング器に出力した後、前記データ信号を前記クロックデータ境界検出論理モジュールに出力してなり、
前記第２差動受信器は、クロック信号を受信するとともに、前記クロック信号を第２オーバーサンプリング器に出力した後、前記クロック信号を前記クロックデータ境界検出論理モジュールに出力してなり、
前記位相ロックループ器は、第２差動受信器が出力するクロック信号を受信するとともに、オーバーサンプリングクロックをそれぞれ第１オーバーサンプリング器および第２オーバーサンプリング器に出力してなり、
前記クロックデータ境界検出論理モジュールは、第１オーバーサンプリング器および第２オーバーサンプリング器が出力した信号を受信するとともに、オーバーサンプリング処理を経由した後、データ信号およびクロック信号を出力することができ、
クロック信号を他の１つのデータ信号としてみて、非同期クロックが入力クロックおよびデータに対する周波数を向上することにより、特定のクロックデータ境界検出論理モジュールを通して、クロックの変換を検出しクロックとデータサンプリングからデータビットを分析する低圧差動信号受信装置。
【請求項２】
前記データ信号入力端子の数は１つ以上であることを特徴とする請求項１記載の低圧差動信号受信装置。
【請求項３】
前記第１差動受信器およびデータ信号入力端子の数は同一であることを特徴とする請求項２記載の低圧差動信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素の伝送速度および品質を向上させる低圧差動信号受信装置に関し、特に、低圧差動信号（LVDS）伝送の品質および効率を向上する低圧差動信号受信装置に関する。
【背景技術】
【０００２】
近年、プロセッサーの演算速度は益々速くなり、単位時間に処理するデータ量は日増しに増加し、パソコン周辺器機器のデータ伝送、および各形態の集積回路製品に応用されている。これらは皆、大容量のデータを送受信できるインターフェイスの完成によるものである。数十ｋｍ、更には数百ｋｍ以上の長距離伝送では、光ファイバーを利用して伝送の手段とすることができるが、数十ｃｍ、更には回路板上の各チップバスデータの伝送は、光ファイバーは用いることができないので、銅線または回路板上の伝送線によりデータのやり取りをする必要がある。従来技術では、伝送線の数量を増加し高周波数および高速度の要求を達成しているが、装置回路板の面積が限定されているとともに、省エネルギー、低コスト、生産および組み立ての簡易化等の要求があるため、更に効率の良いインターフェイス設計が必要とされている。
【０００３】
低圧差動信号（Low Voltage Differential Signaling, LVDS）は、液晶ディスプレイ面版とイメージ制御ＩＣとの間の視覚情報インターフェイスに広く使用されている。ＬＶＤＳは、最初は高効率ＥＣＬ伝送線駆動技術に取り変わるために発展したものである。効率を下げることで、普通電源の供給、高整合度および低コストＩＣパッケージの互換性等、ＥＣＬの有限な特性を向上することができる。
【０００４】
ＬＶＤＳはANSI／TIA／EIA-644およびIEEE1596.3の標準規格中に定義される実体層のデータインターフェイスの標準であり、広くはＲＳ−６４４と称される。この標準は、駆動出力（driver output）および受信入力（receiver input）の電気特性を定義するだけであり、機能、ケーブルとの特性等の応用関連の定義は含まれない。ＬＶＤＳは、ディスプレイインターフェイスとの通信に多く使用され、従来技術のインターフェイス、例えば、ＲＳ−４２２、ＰＥＣＬ（正基準エミッタ結合論理）、およびＬＶ−ＰＥＣＬに取って代わるものである。ＬＶＤＳの差分特性は、強力なノイズ抑制を有し、駆動器および受信器の電源電圧に対し如何なる制限も必要としない。その他のインターフェイスと比較すると、ＬＶＤＳは以下の長所を含むものである。
（１）低電圧電源供給を使用可能な環境、
（２）発生する信号が低ノイズである、
（３）高いノイズ抵抗力を有する、
（４）強健な信号伝送能力、
（５）システムチップ中に整合し易い。
【０００５】
各種の電子装置が軽薄短小の方向へ発展するに従い、回路板からディスプレイへのバスはより狭く、但し伝送率は更に高いものが必要とされている。ＬＶＤＳチップを採用することで、この矛盾を解決することができ、回路板に対して言えば、以前必要であった電気抵抗および電気容量を解消することができ、コストと空間を削減することができる。
【０００６】
ＬＶＤＳは、以上の長点を具備しているが、但し従来の設計中には解決し難い問題が存在する。１つのＬＶＤＳ接続ポートは、１クロック（Clock）の差動ペアおよび複数のデータ（ＤＡＴＡ）差動ペアにより構成され、クロック周期毎に、各データ経路が７bitのデータを伝送し、受信器が正確にデータを受信するため、各データ経路中、クロックのエッジは、データビットストリームと良好な同期が必要である。
ＬＶＤＳクロック／データのタイムチャートは、図１に示すようである。
【０００７】
従来の低圧差動信号（ＬＶＤＳ）受信器の設計中、よく見る方式は、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）を使用し7個の周期のクロック信号を発生するとともに、各周期のクロックを使用しデータストリーム中の相互に対応するデータビットを取るものであり、この7個の周期のクロック信号のエッジは、対応するデータビットと良好な同期が必要である。従来の低圧差動信号（ＬＶＤＳ）受信器構造は、図２に示すようである。
【０００８】
現行の低圧差動信号（ＬＶＤＳ）受信器の問題は、各クロックおよびデータ信号経路の遅延時間が多くの要因による影響を受けて異なり、各経路が有する電子部材の数、種類および製造過程、電圧変化等の要素が全て各対応するクロックとデータとの間に異なる時差を発生させ、これらはオーバーサンプリング時のエラーを起こし易くし、信号伝送の品質に影響を及ぼし、画素伝送率の向上により、更に明らかである。
【０００９】
画素伝送率の向上に伴い多くのオーバーサンプリングエラーが発生することを克服するため、現行の低圧差動信号（ＬＶＤＳ）受信器の構造において、クロックおよびデータ経路に対して異なる電子部材の数、種類および製造過程、電圧変化等の要素の回路上の配置を調整して初めて、画素伝送率を向上させるとともに伝送の品質を向上させることができるが、生産者に対して多くの時間と工程を必要とさせる。
【００１０】
従って、従来技術の低圧差動信号（ＬＶＤＳ）受信器構造において、画素伝送率の向上ならびに信号伝送の品質を兼ね備えることは非常に困難である。
【００１１】
【特許文献１】特開２００５−３３５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、画素の伝送速度および品質を円滑に向上させることができる低圧差動信号受信器を提供することを目的とする。
本発明は、更に、各種ディスプレイ製品に適用することができる低圧差動信号受信器を提供することを目的とする。
本発明は、更に、適用範囲が広く、伝送が安定し、コストが低く使用寿命が長い等の長所を有する低圧差動信号受信器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述の目的を達成する為、本発明が提供する低圧差動信号受信器は、２つの差動受信器、２つのオーバーサンプリング器、位相ロックループ器（Phase Locked Loop ＝PLL）およびクロックデータ境界検出論理モジュール（Clock Edge Data Boundary Detection＆Data Extraction）より構成される。
本発明は、クロック信号とデータ信号を同一の回路配置の経路（同一の回路モジュール）を通して伝送し、クロック信号を他の１つのデータ信号として見ることで、両信号の出力を同じ遅延時間とし、非同期クロックにより入力クロックおよびデータに対するオーバーサンプリング周波数を向上し、特定のクロックデータ境界検出論理モジュールを通して、クロックの転換ならびにクロックおよびデータサンプリングよりデータビットを分析する。
【００１４】
すなわち、請求項１の発明は、低圧差動信号受信装置であって、第１差動受信器、第２差動受信器、位相ロックループ器、クロックデータ境界検出論理モジュールを含み、第１差動受信器は、データ信号入力端子が入力するデータ信号を受信するとともに、前記データ信号を第１オーバーサンプリング器に出力した後、前記データ信号を前記クロックデータ境界検出論理モジュールに出力してなり、前記第２差動受信器は、クロック信号を受信するとともに、前記クロック信号を第２オーバーサンプリング器に出力した後、前記クロック信号を前記クロックデータ境界検出論理モジュールに出力してなり、前記位相ロックループ器は、第２差動受信器が出力するクロック信号を受信するとともに、オーバーサンプリングクロックをそれぞれ第１オーバーサンプリング器および第２オーバーサンプリング器に出力してなり、前記クロックデータ境界検出論理モジュールは、第１オーバーサンプリング器および第２オーバーサンプリング器が出力した信号を受信するとともに、オーバーサンプリング処理を経由した後、データ信号およびクロック信号を出力することができ、クロック信号を他の１つのデータ信号としてみて、非同期クロックが入力クロックおよびデータに対する周波数を向上することにより、特定のクロックデータ境界検出論理モジュールを通して、クロックの変換を検出しクロックとデータサンプリングからデータビットを分析する低圧差動信号受信装置である。
請求項２の発明は、前記データ信号入力端子の数は1つ以上であることを特徴とする請求項１記載の低圧差動信号受信装置である。
請求項３の発明は、前記第１差動受信器およびデータ信号入力端子の数は同一であることを特徴とする請求項２記載の低圧差動信号受信装置である。
【発明の効果】
【００１５】
本発明の画素の伝送の低圧差動信号受信装置によれば、クロックとデータ信号の遅延時間が一致することにより、クロックとデータとの間の時差がオーバーサンプリングエラーを起こす状況を回避し、クロックとデータ信号がオーバーサンプリング周波数を確実に向上することにより、電子部材の数、種類および製造過程、電圧変化等の要因による影響を受けることなく、効果的に画素伝送効率および品質を向上させる。
【発明を実施するための最良の形態】
【００１６】
図３は、本発明の低圧差動引導受信装置の実施構造図であり、図から分かるように、本発明の低圧差動信号（Low Voltage Differential Signal＝LVDS）受信装置１は、第１差動受信器（Differential Receiver）１１、第２差動受信器１２、位相ロックループ器（Phase Locked Loop＝PLL）１５、クロックデータ境界検出論理モジュール（Clock Edge Data Boundary Detection＆Data Extraction）１６を含むものである。
【００１７】
第１差動受信器１１は、データ信号入力端子が入力するデータ信号を受信するとともに、データ信号を第１オーバーサンプリング器１３に出力した後、データ信号をクロックデータ境界検出論理モジュール１６に出力するものであり、データ信号入力端子が1つ以上である時、第１差動受信器１１および第１オーバーサンプリング１３はデータ信号入力端子の数と同数の回路を設置してなり、複数のデータ信号を同時に伝送する。
この第１差動受信器１１へのＬＶＤＳ入力信号の直流電圧レベル範囲が、０〜２４Vまで可能であるので、この差動受信器はこの範囲内の作動入力信号を正確に論理信号に変換して出力し、この第１差動受信機は、従来技術のPMOS/NMOS差動入力レベル（MP1,MP2,MN1,MN2）を採用し入力信号を拡大し、第２レベル（MP3〜MP7,MN3〜MN7）から差動信号を単端出力に変換することにより第１オーバーサンプリング器１３の入力とするものである。
また、この第１オーバーサンプリング器（oversampler）は、通常、１２組のフリップフロップ（flip-flop）から構成され、各３組のフリップフロップが、各データビットに対して３回のオーバーサンプリングを行うものである。１２組のフリップフロップ出力は、次のレベルのクロックデータ境界検出論理モジュール１６に送られる。この１２組のフリップフロップは、ＰＬＬが発生する１２個の異なる位相（phase）のクロックによってサンプリングすることに使用される。
【００１８】
他方、第２差動受信器１２は、クロック信号を受信するとともに、クロック信号を第２オーバーサンプリング器１４に出力した後、クロック信号をクロックデータ境界検出論理モジュール１６に出力する。なお、作動は、前記第１差動受信器１１及び第１オーバーサンプリング器１３と同様である。
このクロックデータ境界検出論理モジュールは、オーバーサンプリング後のクロックおよびデータのビットストリームを検出すること用い、更に、クロック信号ストリーム中のクロックエッジの位置およびデータ信号ストリームの対応関係を判断するものである。これらの情報および論理動作により、更に、データ境界（data  boundary）を判断する。
【００１９】
位相ロックループ器（Phase Locked Loop＝ＰＬＬ）１５は、第２差動受信器１２が出力するクロック信号を受信するとともに、オーバーサンプリングクロックをそれぞれ第１オーバーサンプリング器１３および第２オーバーサンプリング器１４に出力する。
【００２０】
クロックデータ境界検出論理モジュール１６は、第１オーバーサンプリング器１２および第２オーバーサンプリング器１４が出力した信号を受信するとともに、オーバーサンプリング処理を経由した後、データ信号およびクロック信号を出力することができる。
クロックのエッジはデータビットストリームと良好な同期が必要であるが、例えば、３倍レートのオーバーサンプリング方式で、非同期オーバーサンプリングを採用し、前記例中のデータビットストリームおよびクロックビットストリームが完全には同期しないようにすると、データ波形のクロックのエッジが一致しなくても、データの波形のデータ境界（data  boundary）は、より近似したデータビットストリームとクロックビットストリームが得られる。しかしながら、これは、前記論理モジュールの判断結果に影響しない。
したがって、サンプリング周波数は、データビットレートの３倍であり、そのため、３倍の精度でクロックのエッジはデータビットストリームと良好な同期が確保できる、オーバーサンプリング器を使用しサンプリングクロックおよびサンプリングされる信号の間の同期の問題を回避することができる。
【００２１】
本発明はクロック信号およびデータ信号を同一の回路配置の経路を通して伝送、すなわち、同一の回路のモジュールを通して伝送し、クロック信号を他のデータ信号として、両信号の出力を同じ遅延時間とし、非同期クロックによりクロックおよびデータのオーバーサンプリング周波数を向上し、特定のクロックデータ境界検出論理モジュールを通して、クロックの変換を検出しクロックとデータのサンプリングからデータビッドを分析する。本発明の実施形態により、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差が起こすオーバーサンプリングエラーの状況を回避し、クロックとデータ信号により確率されたオーバーサンプリング周波数を向上し、電子部材の数、種類および製造過程、電圧変化等の要因により影響を受けることなく、効果的に画素伝送効率および品質を向上させる。
【００２２】
なお、本発明では、好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない均等の範囲内で各種の変動や潤色を加えることができることは勿論である。
【図面の簡単な説明】
【００２３】
【図１】従来技術の低圧差動信号のクロックデータのタイムチャートである。
【図２】従来技術の低圧差動信号受信装置の実施構造図である。
【図３】本発明の低圧差動引導受信装置の実施構造図である。
【符号の説明】
【００２４】
１ 低圧差動信号受信装置
１１ 第１差動受信器 
１２ 第２差動受信器 
１３ 第１オーバーサンプリング器
１４ 第２オーバーサンプリング器
１５ 位相ロックループ器
１６ クロックデータ境界検出論理モジュール
【図１】
2008148078.tif 000003
【図２】
2008148078.tif 000004
【図３】
2008148078.tif 000005