(57)【要約】【課題】振幅が安定した動作クロックを供給することを可能とする半導体集積回路を提供する。【解決手段】半導体集積回路１は、発振回路１０と、振幅補正回路３０と、テストイネーブル信号発生回路６０と、を備えた構成である。振幅補正回路３０は、第２のトランスミッション回路３１と、第３のトランスミッション回路３４と、高速動作クロック駆動用インバータ回路３７と、通常動作クロック駆動用インバータ回路４０と、電源電圧供給回路５０から構成される。クロック駆動用インバータ回路３７，４０には、電源電圧供給回路から一定電圧の電源電圧が供給されるので、入力されたクロック信号は、クロック駆動用インバータ回路３７，４０によって、その振幅を所定値に維持される。【選択図】図１
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【特許請求の範囲】
【請求項１】
動作クロックを供給して動作テストを行なうことができる半導体集積回路において、
入力された動作クロック信号の振幅を所定値となるように補正する振幅補正回路を備えたことを特徴する半導体集積回路。
【請求項２】
前記振幅補正回路は、
一定電圧を供給する電源電圧供給回路と、
該電源電圧供給回路から供給される電源電圧をＨレベル、接地電圧をＬレベルとして動作クロック信号を補正する電圧レベル補正回路とを備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電圧レベル補正回路は、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備え、
前記インバータ回路は、ＰＭＯＳトランジスタのソースに前記電源電圧供給回路から供給される電源電圧を印加し、ＮＭＯＳトランジスタのソースを接地し、それぞれのトランジスタのゲートを入力端子とし、且つ、ドレインを出力端子として接続した構成であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記振幅補正回路は、通常動作クロックを補正する第１の振幅補正回路と、高速動作クロックを補正する第２の振幅補正回路からなり、
さらに、通常動作クロックが入力された場合には第１の振幅補正回路に出力し、高速動作クロックが入力された場合には第２の振幅補正回路に出力する切替回路を備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記切替回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、各ゲートにテストイネーブル信号を入力することでオンオフ制御するトランスミッション回路であり、
前記第１及び第２の振幅補正回路の前段に第１のトランスミッション回路と第２のトランスミッション回路を設けて切り換えることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作テストを行なう際に、振幅が安定した動作クロックを供給することを可能とする半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路で構成されるシステムＬＳＩの動作クロックの高速化に伴い、ＬＳＩテスタによるシステムＬＳＩの高速動作テストが要求されるようになってきた。システムＬＳＩの内部には、インバータ回路とフィードバッグ抵抗から成る発振回路が内蔵されており、外付け回路として水晶振動子およびコンデンサを前記発振回路に接続して、水晶振動子から入力信号を生成し、前記発振回路により動作クロック信号を発生させる。
【０００３】
しかしながら、安定したクロックを生成できる範囲としては、数ＭＨｚから数十ＭＨｚ程度である。実動作としては、さらに数百ＭＨｚの高速クロックを発生させる必要がある。そのため、位相同期回路（以降ＰＬＬ回路と記す）をシステムＬＳＩに内蔵することで、前記発振回路により生成した数ＭＨｚから数十ＭＨｚ程度のクロックが前記ＰＬＬ回路に入力され、その整数倍をＰＬＬ回路から出力して、動作クロックを実現している。ＬＳＩテスタにおいては、その性能上、システムＬＳＩ内部へ直接数百ＭＨｚの動作クロックを入力することができるため、システムＬＳＩの高速動作テストを行うことができる。
【０００４】
また、発振回路の一例は、特許文献１に開示されている。以下に図４を用いてその動作について説明する。
図４において、７１はテストイネーブル信号入力端子、７２はクロック入力端子、７３はクロック出力端子、７４，７５，７６はインバータ回路、７７，７８はＡＮＤ回路、７９はＯＲ回路、８０は外部出力端子である。
【０００５】
通常動作時は、テストイネーブル信号入力端子７１よりテストイネーブル信号Ｌｏｗが入力され、ＡＮＤ回路７７の一方の入力端子にＬｏｗが入力されるため、もう一方の入力端子に入力される値にかかわらず、ＡＮＤ回路７７の出力はＬｏｗになり、ＯＲ回路７９の一方の入力端子にＬｏｗが入力されることになる。
【０００６】
また、インバータ回路７６の入力端子にテストイネーブル信号Ｌｏｗが入力され、反転した信号Ｈｉｇｈがインバータ回路７６の出力端子より出力され、ＡＮＤ回路７８の入力端子の一方に入力される。そのため、ＡＮＤ回路７８の出力信号は、ＡＮＤ回路７８のもう一方の入力端子に入力される信号に依存することになる。ＡＮＤ回路７８のもう一方の入力端子に入力される信号は、発振用インバータ回路７５からの出力信号が入力されることになり、その信号がＡＮＤ回路７８の出力端子より出力され、ＯＲ回路７９のもう一方の入力端子に入力されるため、ＯＲ回路７９の出力端子からは発振用クロック信号が外部出力端子８０よりＬＳＩ内部へ出力されることになる。
【０００７】
一方、テスト時は、テストイネーブル信号の入力端子７１よりテストイネーブル信号Ｈｉｇｈが入力され、ＡＮＤ回路７７の入力端子の一方およびインバータ回路７６にＨｉｇｈが入力されることになり、インバータ回路７６の出力端子からは反転した値Ｌｏｗが出力され、ＡＮＤ回路７８の一方の入力端子に入力されることになる。そのため、ＡＮＤ回路７８のもう一方の入力端子に入力される信号にかかわらず、常にＬｏｗが出力されることになり、ＯＲ回路７９の一方の入力端子にＬｏｗが入力されることになる。一方、ＡＮＤ回路７７のもう一方の入力端子には、外部テストクロック入力専用インバータ回路７４の出力端子からの外部クロック信号が入力されることになるため、ＡＮＤ回路７７の出力端子からは外部テストクロック信号が出力され、ＯＲ回路７９の入力端子に入力されるため、ＯＲ回路７９の出力端子からは外部テストクロック信号が出力され、外部出力端子８０からＬＳＩ内部へ出力されることになる。
【特許文献１】特開平６−１６１５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、通常動作時においては、水晶振動子より生成される入力信号が、発振回路内部の電源系へのノイズや漏れ電流などの影響により、発振回路により発生したクロック信号の振幅が減衰してしまうことがある。また、高速動作テストにおいては、ＬＳＩテスタを使用するため、ＬＳＩテスタ用テストボードを使用する。前記ＬＳＩテスタ用テストボード上にはコンデンサや抵抗、信号切り替えのためのリレーや長い配線など多数周辺回路が搭載されている。実際に高速クロック信号をＬＳＩテスタから入力する場合、ＬＳＩテスタで生成された高速クロック信号は、テストモード時において、通常動作に比べＬＳＩテスタ用テストボードや前記ＬＳＩテスタボード上に搭載の周辺回路等のノイズの影響を受け易く、高速動作クロック信号の振幅が減衰してしまうことがある。そのため、クロック信号の論理値が反転せずに出力されたり、減衰したままのクロック信号がＬＳＩ内部へ供給される場合があり、その結果、システムＬＳＩが期待する動作をしない場合や信頼性のある動作テストが行えない場合がある。
【０００９】
本発明は、斯かる実情に鑑み、振幅が安定した動作クロックを供給することを可能とする半導体集積回路を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明は、動作クロックを供給して動作テストを行なうことができる半導体集積回路において、入力された動作クロック信号の振幅を所定値となるように補正する振幅補正回路を備えたことを特徴する。
【００１１】
前記振幅補正回路は、一定電圧を供給する電源電圧供給回路と、該電源電圧供給回路から供給される電源電圧をＨレベル、接地電圧をＬレベルとして動作クロック信号を補正する電圧レベル補正回路とを備えることを特徴とする。
【００１２】
前記電圧レベル補正回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備え、
前記インバータ回路は、ＰＭＯＳトランジスタのソースに前記電源電圧供給回路から供給される電源電圧を印加し、ＮＭＯＳトランジスタのソースを接地し、それぞれのトランジスタのゲートを入力端子とし、且つ、ドレインを出力端子として接続した構成であることを特徴とする。
【００１３】
前記振幅補正回路は、通常動作クロックを補正する第１の振幅補正回路と、高速動作クロックを補正する第２の振幅補正回路からなり、
さらに、通常動作クロックが入力された場合には第１の振幅補正回路に出力し、高速動作クロックが入力された場合には第２の振幅補正回路に出力する切替回路を備えたことを特徴とする。
【００１４】
前記切替回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、各ゲートにテストイネーブル信号を入力することでオンオフ制御するトランスミッション回路であり、
前記第１及び第２の振幅補正回路の前段に第１のトランスミッション回路と第２のトランスミッション回路を設けて切り換えることを特徴とする。
【００１５】
上記課題を解決するために、本発明の発振回路は、通常動作時には、通常動作クロック信号の振幅を補正するための振幅補正回路を発振回路の出力段に設けることで、通常動作クロック信号が減衰することなくシステムＬＳＩ内部へ安定して供給される、一方、テスト時には、ＬＳＩテスタにて生成された高速動作クロック信号が、ＬＳＩテスタ用テストボードや前記ＬＳＩテスタ用テストボード上に搭載の周辺回路等のノイズの影響を受け、高速動作クロック信号の振幅が減衰してしまうことを補正するための振幅補正回路を発振回路の出力段に設けることで、高速クロック信号が減衰することなくシステムＬＳＩ内部へ安定して供給される。そのため、通常動作時においては、クロック信号が不安定になることで起こるシステムＬＳＩの誤動作がなくなり、また、テスト時には、信頼性のあるシステムＬＳＩの動作テストを可能とするものである。
【発明の効果】
【００１６】
以上、説明してきたように、本発明の半導体集積回路は、入力された動作クロック信号の振幅を所定値となるように補正する振幅補正回路を備えたので、通常動作クロック信号が減衰することなくシステムＬＳＩ内部へ安定して供給される。
特に、一定電圧を供給する電源電圧供給回路から供給される電源電圧をＨレベル、接地電圧をＬレベルとして動作クロック信号を補正する電圧レベル補正回路を備えることにより、動作クロックを減衰させずに供給することが可能である。
【００１７】
また、通常動作クロックを補正する第１の振幅補正回路と、高速動作クロックを補正する第２の振幅補正回路からなり、通常動作クロックが入力された場合には第１の振幅補正回路に出力し、高速動作クロックが入力された場合には第２の振幅補正回路に出力する切替回路を備えることにより、通常動作時においては、発振回路内部の電源系へのノイズや漏れ電流などの影響を受けた場合でも、発振回路により発生した通常動作クロック信号が減衰することなくシステムＬＳＩ内部へ安定して供給されるため、クロック信号が不安定になることで起こるシステムＬＳＩの誤動作がなくなる。また、テスト時においては、ＬＳＩテスタにて生成された高速動作クロック信号が、ＬＳＩテスタ用テストボードや前記ＬＳＩテスタ用テストボード上に搭載の周辺回路等のノイズの影響を受けた場合でも、高速動作クロック信号の振幅が減衰することなくシステムＬＳＩ内部へ安定して供給されるため、信頼性のあるシステムＬＳＩの動作テストを可能とする。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施形態について、図を参照しながら説明する。
【００１９】
図１は、本発明に係る半導体集積回路を示す回路図である。
半導体集積回路１は、発振回路１０と、振幅補正回路３０と、テストイネーブル信号発生回路６０と、を備えた構成である。半導体集積回路１の発振回路１０は、クロック入力端子１１と、クロック出力端子１２と、第１のトランスミッション回路１３と、発振用インバータ回路１６と、フィードバック用抵抗１７から構成される。第１のトランスミッション回路１３において、テストイネーブル信号発生回路６０より、ＰＭＯＳトランジスタ１４のゲートにはテストイネーブル信号ＴＥが、ＮＭＯＳトランジスタ１５にはテストイネーブル信号の反転信号ＴＥＮが入力される。第１のトランスミッション回路１３は、テストイネーブル信号により、出力をオンオフする切り替え機能を有する。
【００２０】
振幅補正回路３０は、第２のトランスミッション回路３１と、第３のトランスミッション回路３４と、高速動作クロック駆動用インバータ回路３７と、通常動作クロック駆動用インバータ回路４０と、電源電圧供給回路５０から構成される。第２のトランスミッション回路３１において、テストイネーブル信号発生回路６０より、ＰＭＯＳトランジスタ３２のゲートにはテストイネーブル信号の反転信号ＴＥＮが、ＮＭＯＳトランジスタ３３にはテストイネーブル信号ＴＥが入力される。第３のトランスミッション回路３４において、テストイネーブル信号発生回路６０より、ＰＭＯＳトランジスタ３５のゲートにはテストイネーブル信号ＴＥが、ＮＭＯＳトランジスタ３６にはテストイネーブル信号の反転信号ＴＥＮが入力される。第２及び第３のトランスミッション回路３１，３４は、テストイネーブル信号により、出力をオンオフする切り替え機能を有する。
【００２１】
電源電圧供給回路５０は、基準電圧Ｖｒｅｆを供給するＶｒｅｆ端子５１と、ＯＰアンプ５２と、ＰＭＯＳトランジスタ５３と、抵抗Ｒ１，Ｒ２とから構成される。ＰＭＯＳトランジスタ５３のソースには電源電圧ＶＤＤが供給され、ドレインには順に抵抗Ｒ１，Ｒ２が直列に接続され、抵抗Ｒ２の一端は接地されている。さらに、ＰＭＯＳトランジスタ５３のゲートにはＯＰアンプ５２の出力信号が入力されている。ＯＰアンプ５２の差動入力の一方にＶｒｅｆ端子５１を接続し、もう一方の入力端子には、抵抗Ｒ１と抵抗Ｒ２の間から負帰還した電圧（（Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｒｅｆ）が入力されるよう接続されている。こうして電源電圧供給回路５０は、ＰＭＯＳトランジスタ５３のドレインから補正電源電圧ＶＯＵＴを出力し、インバータ回路３７，４０のＰＭＯＳトランジスタ３８，３４のソースに入力する。
【００２２】
電源電圧供給回路５０は、Ｖｒｅｆ端子５１に一定の基準電圧Ｖｒｅｆを印加して、ＯＰアンプ５２からの出力信号の一部である［（Ｒ１／（Ｒ１＋Ｒ２））＊Ｖｒｅｆ］を入力側に負帰還することにより、ＯＰアンプ５２の性能上、差動入力端子の差がなくなるように出力電圧が変化する。このため、出力電圧５４はＬＳＩテスタ用テストボードやＬＳＩテスタ用テストボード上に搭載の周辺回路等のノイズの影響を受けることなく、安定した電圧レベルをインバータ回路３７，４０に供給することができる。
【００２３】
インバータ回路３７，４０は、ノイズ等の影響で減衰等を生じて不安定になったクロック信号を、所定の電圧レベルに補正する機能を有するものである。詳しくは後述するが、Ｈｉｇｈの信号レベルは、電源電圧供給回路５０を出力した電圧ＶＯＵＴの電圧レベルにし、Ｌｏｗの信号レベルは、接地レベルとするものである。
【００２４】
テストイネーブル信号発生回路６０は、テストイネーブル信号入力端子６１と、テスト入力信号をそのまま出力するテストイネーブル信号出力端子６２と、テストイネーブル信号を反転するインバータ回路６３と、反転したテストイネーブル信号を出力する反転信号出力端子６４から構成される。テストイネーブル信号入力端子６１にテストイネーブル信号ＴＥが入力され、それはそのままテストイネーブル信号出力端子６２からテストイネーブル信号ＴＥとして出力される。また、インバータ回路６３を通って反転されたテストイネーブル信号ＴＥＮは、反転信号出力端子６４から出力する。こうして、各トランスミッション回路のＯＮ／ＯＦＦを、テストイネーブル信号に制御する。
【００２５】
＜第１実施形態＞
図２は、第１実施形態における半導体集積回路を示す回路図である。
第１実施形態は、外付けの水晶振動子による通常動作クロック信号により、半導体集積回路１を駆動する例であり、半導体集積回路１の構成は図１と同一である（電源電圧供給回路５０及びテストイネーブル信号発生回路６０は省略してある）。水晶振動子２１は、一端をクロック入力端子１１に他端をクロック出力端子１２に接続している。また、一端を接地したコンデンサ２２，２３をそれぞれ水晶振動子２１の端部に接続している。
【００２６】
第１実施形態の半導体集積回路１の動作については、通常動作時において、テストイネーブル信号ＴＥにＬｏｗを入力することで、第２のトランスミッション回路３１がＯＦＦ、第１のトランスミッション回路１３および第３のトランスミッション回路３４がＯＮすることにより、外付け水晶振動子２１より生成された入力信号を入力として、フィードバック用抵抗１７と発振用インバータ回路１６により生成された通常動作クロックが、通常動作クロック駆動用インバータ回路４０に入力されることになる。この時、振幅レベルが減衰しているような場合でも、電源電圧供給回５０により、通常動作クロック駆動用インバータ回路４０に安定した電圧源を供給することで、通常動作クロック信号の振幅レベルを正常に戻す。
【００２７】
通常動作クロック駆動用インバータ回路４０は、入力されたクロック信号を反転して出力する。クロック信号がＨｉｇｈの時は、ＰＭＯＳトランジスタ４１がＯＦＦ、ＮＭＯＳトランジスタ４２がＯＮして、出力電圧がＧＮＤとなり、Ｌｏｗの信号が出力される。また、クロック信号がＬｏｗの時は、ＰＭＯＳトランジスタ４１がＯＮ、ＮＭＯＳトランジスタ４２がＯＦＦして、出力信号が電源電圧（電源電圧供給回路５０の出力電圧）となり、Ｈｉｇｈの信号が出力される。インバータ回路４０に供給される電源電圧は、電源電圧供給回路５０により、常に一定の電圧に維持されているので、インバータ回路４０を出力するクロック信号の振幅も所定の値に維持されることとなる。
【００２８】
こうして、発振回路１０を出力した通常動作クロック信号が、ノイズ等により減衰して不安定な状態にあっても、振幅補正回路３０により、振幅を所定の値に補正して出力するので、ＬＳＩ内部へ安定した通常動作クロックを供給することができる。
【００２９】
＜第２実施形態＞
図２は、第２実施形態における半導体集積回路を示す回路図である。
第２実施形態は、外付けのＬＳＩテスタ２５による高速動作クロック信号により、半導体集積回路１を駆動する例であり、半導体集積回路１の構成は図１と同一である（電源電圧供給回路５０及びテストイネーブル信号発生回路６０は省略してある）。
【００３０】
ＬＳＩテスタ２５による高速テストにおいて、テストイネーブル信号ＴＥにＨｉｇｈを入力することでテストモードになり、第２のトランスミッション回路３１がＯＮ、第１のトランスミッション回路１３および第３のトランスミッション回路３４がＯＦＦすることで、ＬＳＩテスタにて生成された高速動作クロック信号が、クロック入力端子１１より入力され、高速動作クロック駆動用インバータ回路３７に入力される。
【００３１】
この時、ＬＳＩテスタ用テストボードやＬＳＩテスタ用テストボード上に搭載の周辺回路等のノイズの影響を受け、高速動作クロック信号の振幅が減衰しているような場合でも、第１実施形態と同様に、高速動作クロック駆動用インバータ回路３７は、クロック信号を反転して出力する。クロック信号がＨｉｇｈの時は、ＰＭＯＳトランジスタがＯＦＦ、ＮＭＯＳトランジスタがＯＮして、出力電圧がＧＮＤとなり、Ｌｏｗの信号が出力される。また、クロック信号がＬｏｗの時は、ＰＭＯＳトランジスタ３８がＯＮ、ＮＭＯＳトランジスタ３９がＯＦＦして、出力信号が電源電圧（電源電圧供給回路５０の出力電圧）となり、Ｈｉｇｈの信号が出力される。インバータ回路３７に供給される電源電圧は、電源電圧供給回路５０により、常に一定の電圧に維持されているので、インバータ回路３７を出力するクロック信号の振幅も所定の値に維持されることとなる。
【００３２】
振幅補正回路３０により、高速動作クロック駆動用インバータ回路３７に安定した電圧源を供給することで、高速動作クロック信号の振幅レベルを正常に戻し、高速動作クロック駆動用インバータ回路３７の出力からは安定した高速動作クロックが出力されることになり、ＬＳＩ内部へ安定した高速動作クロックを供給することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る半導体集積回路を示す回路図である。
【図２】第１実施形態における半導体集積回路を示す回路図である。
【図３】第２実施形態における半導体集積回路を示す回路図である。
【図４】従来の半導体集積回路の一例を示す回路図である。
【符号の説明】
【００３４】
１０  発振回路
１１  クロック入力端子
１２  クロック出力端子
１３，３１，３４  トランスミッション回路
１４，３２，３５，３８，４１，５３  ＰＭＯＳトランジスタ
１５，３３，３６，３９，４２  ＮＭＯＳトランジスタ
１６  発振用インバータ回路
１７  フィードバック用抵抗
２１  水晶振動子
２２，２３  コンデンサ
２５  ＬＳＩテスタ
３０  振幅補正回路
３７  高速動作クロック駆動用インバータ回路
４０  通常動作クロック駆動用インバータ回路
５０  電源電圧供給回路
５１  Ｖｒｅｆ端子
５２  ＯＰアンプ
６０  テストイネーブル信号発生回路
６１  テストイネーブル信号入力端子
６２  テストイネーブル信号出力端子
６３  インバータ回路
６４  反転信号出力端子
【図１】
2008282833.tif 000003
【図２】
2008282833.tif 000004
【図３】
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【図４】
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