(57)【要約】【課題】半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置では、擬似乱数発生回路１１とラッチ回路１２とを設け、電源立ち上げのタイミングで、擬似乱数発生回路１１で生成される擬似乱数Ｒａをラッチ回路１２に保持する。アドレス変換回路（排他的論理和回路）１３は、外部から入力されるアドレスＡｎの全部または一部のビットを前記擬似乱数Ｒａにより変換する。このようにして、電源立ち上げのタイミングで、外部から入力されるアドレスＡｎとメモリセルのアドレスＡｎ’の対応関係をランダムに決定する。【選択図】図１
2008287803.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置であって、
電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、
前記アドレスかく乱信号発生回路が発生したアドレスかく乱信号に基づいて、外部から入力される前記メモリセルに対するアドレスの全部又は一部のビットを変換するアドレス変換回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記アドレス変換回路は、前記外部から入力されるアドレスと、前記アドレスかく乱信号を入力とする排他的論理和回路で構成されること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレスかく乱信号発生回路を、
かく乱対象となる前記メモリセルアレイの各アドレスビットそれぞれに対応する発振回路と、
前記発振回路の出力信号を、電源立ち上げ信号その他のメモリセルのデータが破壊されることが許されるタイミングを示す信号でラッチする回路で構成したこと
を特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記外部から入力されるアドレスと前記メモリセルのアドレスとの対応関係が一定になる状態に戻すテストモード制御回路を
備えることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置において、前記メモリセルに対するアドレスを制御する半導体記憶装置の制御装置であって、
電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、
前記アドレスかく乱信号発生回路が発生したアドレスかく乱信号に基づいて、外部から入力されるアドレスの全部又は一部のビットを変換するアドレス変換回路と、
を備えることを特徴とする半導体記憶装置の制御装置。
【請求項６】
前記アドレス変換回路は、前記外部から入力されるアドレスと、前記アドレスかく乱信号を入力とする排他的論理和回路で構成されること
を特徴とする請求項５に記載の半導体記憶装置の制御装置。
【請求項７】
前記アドレスかく乱信号発生回路を、かく乱対象となる各アドレスビットそれぞれに対応する発振回路と、
前記発振回路の出力信号を、電源立ち上げ信号その他のメモリセルのデータが破壊されることが許されるタイミングを示す信号でラッチする回路で構成したこと
を特徴とする請求項５または請求項６に記載の半導体記憶装置の制御装置。
【請求項８】
前記外部から入力されるアドレスと前記メモリセルのアドレスとの対応関係が一定になる状態に戻すテストモード制御回路を
備えることを特徴とする請求項５から７のいずれかに記載の半導体記憶装置の制御装置。
【請求項９】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置において、
電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、
前記アドレスかく乱信号に基づいて、前記変換テーブルに対する書き換え信号の内、アドレスの全部又は一部のビットを変換するアドレス変換回路と、
を備えることを特徴とする半導体記憶装置の制御装置。
【請求項１０】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置において、
半導体記憶装置内に記憶されたデータの破壊が許されるタイミング、または、半導体記憶装置内のデータを他の外部記憶装置に書き出すことが可能なタイミングを検出すると共に、前記タイミングにおいて、前記変換テーブルを書き換えることにより、アドレスとメモリセルの対応関係を変更するメモリ管理ソフトウェア、
を備えることを特徴とする半導体記憶装置の制御装置。
【請求項１１】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置において、前記メモリセルに対するアドレスを制御する半導体記憶装置のアドレス制御方法であって、
電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生手順と、
前記アドレスかく乱信号手順により生成したアドレスかく乱信号に基づいて、外部から入力される前記メモリセルに対するアドレスの全部又は一部のビットを変換するアドレス変換手順と、
を含むことを特徴とする半導体記憶装置のアドレス制御方法。
【請求項１２】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置におけるアドレス制御方法であって、
電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生手順と、
前記アドレスかく乱信号に基づいて、前記変換テーブルに対する書き換え信号の内、アドレスの全部又は一部のビットを変換するアドレス変換手順と、
を含むことを特徴とする半導体記憶装置のアドレス制御方法。
【請求項１３】
メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置におけるアドレス制御方法であって、
半導体記憶装置内に記憶されたデータの破壊が許されるタイミング、または、半導体記憶装置内のデータを他の外部記憶装置に書き出すことが可能なタイミングを検出する手順と、
前記タイミングにおいて、前記変換テーブルを書き換えることにより、アドレスとメモリセルの対応関係を変更する手順と、
を含むことを特徴とする半導体記憶装置のアドレス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、アドレスとメモリセルとの対応を変更する回路を設け、半導体記憶装置中の特定のメモリセルへのアクセスの集中を防止し、半導体記憶装置全体の寿命を延長する、半導体記憶装置、半導体記憶装置の制御装置、および半導体記憶装置のアドレス制御方法に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭに代表される、主記憶用半導体記憶装置では、アドレスと、内部メモリセルとの対応は製造時に固定されていた。近年の非常に微細化された半導体記憶装置では、半導体記憶装置の保証寿命、例えば、１０年間にわたって、特定のメモリセルに対して連続アクセスを行った場合に故障が発生しないことを保証することは困難であることから、適当な動作デューティーを仮定することで、メモリセルの寿命を保証していた。
【０００３】
特定アドレスへのアクセスの集中の程度を推定することは困難であることから、動作デューティーの仮定は厳密さを欠き、一般的には、かなり、大きなマージンのある動作デューティーを仮定することになるが、従来のＤＲＡＭでは、書き換え寿命に関してはメモリセル構造に余裕があったため、大きなマージンのある動作デューティーを仮定することが出来た。
【０００４】
これに対して、ＮＡＮＤ型フラッシュメモリに代表される、不揮発型の外部記憶用半導体記憶装置では、ＤＲＡＭに代表される主記憶用半導体記憶装置に比べて、桁違いにメモリセルの書き換え寿命が短いことから、メモリセルをいくつかのブロックに分割し、各メモリセルブロックへの書き込み回数を管理して特定のメモリセルブロックに書き換えが集中させない制御、いわゆるウェアレベリング制御が実用化されており、メモリセルの書き換え寿命よりも長い半導体記憶装置全体の書き換え寿命を実現していた。
【０００５】
しかしながら、ウェアレベリング制御では、書き換え毎に書き換え回数のカウントが必要になることから、高速な動作が要求される主記憶用半導体記憶装置に適用することは困難であり、その利用分野は、比較的動作速度の遅い外部記憶用半導体記憶装置に限定されたものであった。
【０００６】
従って、従来のＤＲＡＭと比較して書き換え寿命が短い、極端に微細化されたＤＲＡＭや、不揮発型半導体記憶装置を、主記憶用半導体記憶装置として用いる場合には、上記いずれの方法でも、メモリセルの書き換え寿命を保証することは困難であったと言える。
【０００７】
なお、不揮発性メモリの書き換え寿命向上に関する従来技術のメモリ制御装置がある（特許文献１を参照）。なお、この従来技術のメモリ制御装置は、電源立ち上げや電源切断時などデータが破壊されることが許されるタイミングを利用するものではない。
【特許文献１】特開２００６−２０９６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来のＤＲＡＭと比較して書き換え寿命が短い、極端に微細化されたＤＲＡＭや、不揮発型半導体記憶装置を、主記憶用半導体記憶装置として用いる場合には、メモリセルの書き換え寿命を保証することは困難であった。
【０００９】
本発明は、このような事情に鑑みてなされたもので、その目的は、従来のＤＲＡＭと比較して書き換え寿命が短い、極端に微細化されたＤＲＡＭや、不揮発型半導体記憶装置を、主記憶用半導体記憶装置として用いる場合において、半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る、半導体記憶装置、半導体記憶装置の制御装置、および半導体記憶装置のアドレス制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置であって、電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、前記アドレスかく乱信号発生回路が発生したアドレスかく乱信号に基づいて、外部から入力される前記メモリセルに対するアドレスの全部又は一部のビットを変換するアドレス変換回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、アドレスかく乱信号発生回路を、例えば、擬似乱数発生回路とラッチ回路とで構成する。そして、電源立ち上げ時などデータが破壊されることが許されるタイミングで、擬似乱数発生回路で生成される擬似乱数をアドレスかく乱信号としてラッチ回路に保持する。アドレス変換回路は、外部から入力されるアドレスの全部または一部のビットをアドレスかく乱信号（擬似乱数）により変換する。このようにして、電源立ち上げ時などデータが破壊されることが許されるタイミングで、外部から入力されるアドレスとメモリセルのアドレスの対応関係をランダムに決定する。
これにより、半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る。
【００１１】
また、本発明の半導体記憶装置は、前記アドレス変換回路は、前記外部から入力されるアドレスと、前記アドレスかく乱信号を入力とする排他的論理和回路で構成されることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、アドレスとメモリセルの対応を変更する回路として、排他的論理和回路を用いるようにしたので、これにより、排他的論理和回路は極めて高速に動作することから、高速な動作が要求される主記憶用半導体記憶装置に適用することが可能である。
【００１２】
また、本発明の半導体記憶装置は、前記アドレスかく乱信号発生回路を、かく乱対象となる前記メモリセルアレイの各アドレスビットそれぞれに対応する発振回路と、前記発振回路の出力信号を、電源立ち上げ信号その他のメモリセルのデータが破壊されることが許されるタイミングを示す信号でラッチする回路で構成したことを特徴とする。
上記構成からなる本発明の半導体記憶装置では、メモリセルアレイの各ビット制御用の発振回路の出力信号を、電源立ち上げ時などデータが破壊されることが許されるタイミングでラッチ回路に保持し、このラッチ回路に保持された信号をアドレスかく乱信号（擬似乱数信号）として使用する。アドレス変換回路は、外部から入力されるアドレスの全部または一部のビットを前記アドレスかく乱信号により変換する。
これにより、特別な擬似乱数発生回路を用意することなく、各ビット制御用の発振回路を擬似乱数発生回路（アドレスかく乱信号発生回路）として利用することができる。
【００１３】
また、本発明の半導体記憶装置は、前記外部から入力されるアドレスと前記メモリセルのアドレスとの対応関係が一定になる状態に戻すテストモード制御回路を備えることを特徴とする。
これにより、テストモード制御回路により、外部入力されるアドレスとメモリセルのアドレスとの対応関係が一定になる状態に戻すことができる。このため、半導体記憶装置の製造時の良否テストを行うことができ、また、不良解析時に不良メモリセルを特定することができる。
【００１４】
また、本発明の半導体記憶装置の制御装置は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置において、前記メモリセルに対するアドレスを制御する半導体記憶装置の制御装置であって、電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、前記アドレスかく乱信号発生回路が発生したアドレスかく乱信号に基づいて、外部から入力されるアドレスの全部又は一部のビットを変換するアドレス変換回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の制御装置では、アドレスかく乱信号発生回路を、例えば、擬似乱数発生回路とラッチ回路とで構成する。そして、電源立ち上げ時などデータが破壊されることが許されるタイミングで、擬似乱数発生回路で生成される擬似乱数をアドレスかく乱信号としてラッチ回路に保持する。アドレス変換回路は、外部から入力されるアドレスの全部または一部のビットをアドレスかく乱信号（擬似乱数）により変換する。このようにして、電源立ち上げ時などデータが破壊されることが許されるタイミングで、外部から入力されるアドレスとメモリセルのアドレスの対応関係をランダムに決定する。
これにより、半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る。
【００１５】
また、本発明の半導体記憶装置の制御装置は、前記アドレス変換回路は、前記外部から入力されるアドレスと、前記アドレスかく乱信号を入力とする排他的論理和回路で構成されることを特徴とする。
上記構成からなる本発明の半導体記憶装置の制御装置では、アドレスとメモリセルの対応を変更する回路として、排他的論理和回路を用いるようにしたので、これにより、排他的論理和回路は極めて高速に動作することから、高速な動作が要求される主記憶用半導体記憶装置に適用することが可能である。
【００１６】
また、本発明の半導体記憶装置の制御装置は、前記アドレスかく乱信号発生回路を、かく乱対象となる各アドレスビットそれぞれに対応する発振回路と、前記発振回路の出力信号を、電源立ち上げ信号その他のメモリセルのデータが破壊されることが許されるタイミングを示す信号でラッチする回路で構成したことを特徴とする。
上記構成からなる本発明の半導体記憶装置の制御装置では、メモリセルアレイの各ビット制御用の発振回路の出力信号を、電源立ち上げ時などデータが破壊されることが許されるタイミングでラッチ回路に保持し、このラッチ回路に保持された信号をアドレスかく乱信号（擬似乱数信号）として使用する。アドレス変換回路は、外部から入力されるアドレスの全部または一部のビットを前記アドレスかく乱信号により変換する。
これにより、特別な擬似乱数発生回路を用意することなく、各ビット制御用の発振回路を擬似乱数発生回路（アドレスかく乱信号発生回路）として利用することができる。
【００１７】
また、本発明の半導体記憶装置の制御装置は、前記外部から入力されるアドレスと前記メモリセルのアドレスとの対応関係が一定になる状態に戻すテストモード制御回路を備えることを特徴とする。
これにより、テストモード制御回路により、外部入力されるアドレスとメモリセルのアドレスとの対応関係が一定になる状態に戻すことができる。このため、半導体記憶装置の製造時の良否テストを行うことができ、また、不良解析時に不良メモリセルを特定することができる。
【００１８】
また、本発明の半導体記憶装置の制御装置は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置において、電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生回路と、前記アドレスかく乱信号に基づいて、前記変換テーブルに対する書き換え信号の内、アドレスの全部又は一部のビットを変換するアドレス変換回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の制御装置では、メモリ・マネジメント・ユニットに送るテーブル書換信号中のアドレス信号を、電源立ち上げ時などデータが破壊されることが許される時に、テーブル書換信号変換回路により変換する。この場合に、テーブル書換信号変換回路は、アドレスかく乱信号発生回路により生成された擬似乱数などのアドレスかく乱信号を基に、テーブル書換信号中のアドレス信号をランダムに変換する。
これにより、メモリ・マネジメント・ユニットの仮想アドレスから物理アドレスへの変換機構をそのまま利用して、半導体記憶装置中の特定のメモリセルへのアクセスの集中を防止することができる。このため、アドレス変換回路（排他的論理和回路等）を余分に設ける必要が無く、アドレス信号の遅延が、メモリ・マネジメント・ユニットの遅延の範囲に限定される。
【００１９】
また、本発明の半導体記憶装置の制御装置は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置において、半導体記憶装置内に記憶されたデータの破壊が許されるタイミング、または、半導体記憶装置内のデータを他の外部記憶装置に書き出すことが可能なタイミングを検出すると共に、前記タイミングにおいて、前記変換テーブルを書き換えることにより、アドレスとメモリセルの対応関係を変更するメモリ管理ソフトウェア、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の制御装置では、オペレーティング・システムは、主記憶装置内のデータが不要となりデータ破壊が許されるタイミング、例えば、アプリケーション・ソフトウェアが不要となったメモリを解放したタイミング、あるいは、システムの負荷が低くなり、一時的に、主記憶装置内のデータを全て外部記憶装置に書き出すことが可能なタイミングを把握できることから、それらのタイミングで、メモリ管理ソフトウェアの動作により、変換テーブルを書き換える。
これにより、電源立ち上げ時などに限られることなく、メモリアドレスとメモリセルの対応の変更をより頻繁に行うことが可能となる。
【００２０】
また、本発明の半導体記憶装置のアドレス制御方法は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置において、前記メモリセルに対するアドレスを制御する半導体記憶装置のアドレス制御方法であって、電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生手順と、前記アドレスかく乱信号手順により生成したアドレスかく乱信号に基づいて、外部から入力される前記メモリセルに対するアドレスの全部又は一部のビットを変換するアドレス変換手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置のアドレス制御方法では、電源立ち上げ時などデータが破壊されることが許されるタイミングで、擬似乱数などによりアドレスかく乱信号を生成し、外部から入力されるアドレスの全部または一部のビットをアドレスかく乱信号（擬似乱数など）により変換する。このようにして、電源立ち上げ時などデータが破壊されることが許されるタイミングで、外部から入力されるアドレスとメモリセルのアドレスの対応関係をランダムに決定する。
これにより、半導体記憶装置中の特定のメモリセルへのアクセスの集中を容易に防止することができ、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る。
【００２１】
また、本発明の半導体記憶装置のアドレス制御方法は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置におけるアドレス制御方法であって、電源立ち上げ時を含む、メモリセルのデータが破壊されることが許されるタイミングで値が変更される、アドレスかく乱信号を発生するアドレスかく乱信号発生手順と、前記アドレスかく乱信号に基づいて、前記変換テーブルに対する書き換え信号の内、アドレスの全部又は一部のビットを変換するアドレス変換手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置の制御方法では、メモリ・マネジメント・ユニットに送るテーブル書換信号中のアドレス信号を、電源立ち上げ時などデータが破壊されることが許される時に、テーブル書換信号変換手順により変換する。この場合に、テーブル書換信号変換手順では、アドレスかく乱信号発生手順により生成した擬似乱数などのアドレスかく乱信号を基に、テーブル書換信号中のアドレス信号をランダムに変換する。
これにより、メモリ・マネジメント・ユニットの仮想アドレスから物理アドレスへの変換機構をそのまま利用して、半導体記憶装置中の特定のメモリセルへのアクセスの集中を防止することができる。このため、アドレス変換回路（排他的論理和回路）を余分に設ける必要が無く、アドレス信号の遅延が、メモリ・マネジメント・ユニットの遅延の範囲に限定される。
【００２２】
また、本発明の半導体記憶装置のアドレス制御方法は、メモリセルにデータを記憶するメモリセルアレイを有する半導体記憶装置の制御装置であって、外部入力される仮想アドレスと前記メモリセルの物理アドレスとの対応関係を決定する変換テーブルを有し、前記変換テーブルに基づいて前記仮想アドレスを前記物理アドレスに変換するメモリ・マネジメント・ユニットを有する半導体記憶装置の制御装置におけるアドレス制御方法であって、半導体記憶装置内に記憶されたデータの破壊が許されるタイミング、または、半導体記憶装置内のデータを他の外部記憶装置に書き出すことが可能なタイミングを検出する手順と、前記タイミングにおいて、前記変換テーブルを書き換えることにより、アドレスとメモリセルの対応関係を変更する手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置の制御方法では、オペレーティング・システムは、主記憶装置内のデータが不要となりデータ破壊が許されるタイミング、例えば、アプリケーション・ソフトウェアが不要となったメモリを解放したタイミング、あるいは、システムの負荷が低くなり、一時的に、主記憶装置内のデータを全て外部記憶装置に書き出すことが可能なタイミングを把握できることから、それらのタイミングで、メモリ管理ソフトウェアの動作により、変換テーブルを書き換える。
これにより、電源立ち上げ時などに限られることなく、メモリアドレスとメモリセルの対応の変更をより頻繁に行うことが可能となる。
【発明の効果】
【００２３】
本発明では、半導体記憶装置、又は、半導体記憶装置の制御装置に、アドレスとメモリセルの対応を変更する回路を設け、電源立ち上げその他のタイミングで、アドレスとメモリセルの対応をランダムに決定することによって、半導体記憶装置中の特定のメモリセルへのアクセスの集中を防止し、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る。
【００２４】
また、通常、主記憶用半導体記憶装置の制御装置には、メモリ・マネジメント・ユニットと呼ばれる、仮想アドレスと物理アドレスの変換機能が内蔵されていることから、アドレスとメモリセルの対応を変更する回路として、このメモリ・マネジメント・ユニットを用いることによって、主記憶用半導体記憶装置の高速性を保ったままで、特定メモリセルへのアクセスの集中を防止し、メモリセルの書き換え寿命に対して、半導体記憶装置全体の寿命を大きく延長することが出来る。
【発明を実施するための最良の形態】
【００２５】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる半導体記憶装置の構成を示す図である。
図１に示す例は、半導体記憶装置１内に排他的論理和回路によるアドレス変換回路１３を設けた構成例である。なお、本発明は半導体記憶装置のアドレスを変換する技術に関するものであるため、以降の実施の形態の説明において、他の構成の説明については省略する。
【００２６】
図１において、擬似乱数発生回路１１により生成されたアドレスかく乱信号として使用される擬似乱数は、電源立ち上げ信号Ｐｏｎに同期して、ラッチ回路１２に保持される。なお、ラッチ回路１２に保持される擬似乱数Ｒａのビット長は、例えば、アドレスＡｎのビット長とするが、特にこれに限定されず、擬似乱数Ｒａのビット長は、アドレスＡｎのビット長よりも短くてもよい。
【００２７】
アドレスＡｎが、ラッチ回路１２に保持された擬似乱数Ｒａによりアドレス変換回路（排他的論理和回路）１３により、ビット毎に変換（ＥＸＯＲ（排他的論理和演算））され、内部アドレスＡｎ’に変換される。このアドレスＡｎと擬似乱数Ｒａとの各ビットは、予め対応付けられている。この内部アドレスＡｎ’がアドレスデコーダ２１によりデコードされ、内部アドレスＡｎ’で指定されたメモリセルがメモリセルアレイ２２から選択される。
なお、前述のアドレスかく乱信号発生回路は、擬似乱数発生回路１１とラッチ回路１２とが相当する。
【００２８】
また、図２は、擬似乱数発生回路１１とラッチ回路１２の構成例を示す図であり、電源立ち上げ信号によりランダムに出力が確定するラッチ回路１２の一例を、ラッチ回路１２の出力が3ビットの場合について示したものである。
【００２９】
図２示す例では、擬似乱数発生回路１１として各ビット制御用の発振回路１１Ａを使用し、ラッチ回路１２としてＤフリップフロップ１２Ａを使用した例である。なお、各ビット制御用の発振回路１１Ａは、メモリセルアレイ２２の各ビット線のデータの読み取り等に使用される制御クロック信号を生成する発振回路である。
【００３０】
各ビット制御用の発振回路１１Ａは、半導体プロセスの特徴から、全く同じ周期で動作することはありえず、製造プロセスによる寸法の違い、電源電圧、温度その他の条件により、まちまちの周期で発振動作をする。
【００３１】
この時、図３のタイムチャートに示すように、電源の立ち上がりから、電源立ち上げ信号発生までの時間に対して、発振回路１１Ａの周期が十分に短ければ、電源立ち上げ信号発生時に、各発振回路１１ＡがＨｉｇｈまたはＬｏｗのどちらを出力しているかはランダムに決まると言えることから、この発振回路１１Ａを擬似乱数発生回路として扱うことが可能である。
【００３２】
従って、図３のタイムチャートに示すように、電源立ち上げ信号によって発振回路１１Ａの出力をＤフリップフロップ１２Ａにラッチすることで、電源立ち上げ毎にランダムに決まるデータ（擬似乱数Ｒａ）を得ることが出来る。
【００３３】
図１に示す例では、アドレス変換回路１３により、Ｄフリップフロップ１２Ａが出力する擬似乱数Ｒａと、半導体記憶装置１に入力されるアドレス信号Ａｎとの排他的論理和を取り、半導体記憶装置の内部アドレスＡｎ’を生成することになる。
【００３４】
このように、電源立ち上げ信号によりランダムに出力が確定するラッチ回路１２の働きで、電源立ち上げ毎に、半導体記憶装置１に入力されるアドレス信号Ａｎのうち、ラッチ回路１２に保持された擬似乱数Ｒａによりランダムに選択された約半数のビットが、アドレス変換回路１３で反転することとなり、システムが指定したアドレスと、半導体記憶装置内部でメモリセルを選択するために使われるアドレスの関係が、電源立ち上げ毎にランダムに変更されることとなる。
【００３５】
なお、上述した第１の実施の形態では、電源立ち上げ信号によりランダムに出力が確定するラッチ回路１２の働きで、電源立ち上げ毎にアドレスかく乱信号（擬似乱数）を生成する例について説明したが、アドレスのかく乱信号の生成タイミングは「電源立ち上げ時」に限定されず、「メモリセルのデータが破壊されることが許されるタイミング」であればよい。例えば、電源立ち上げ後、ＤＲＡＭの初期化シーケンスにおいて、ＤＲＡＭに送信するコマンドのタイミングによりアドレスをかく乱するようにしてもよい。また、初期化シーケンス以外でも、セルフ・リフレッシュを止めるコマンドに基づいてアドレスをかく乱するようにしてもよい。
【００３６】
また、乱数発生回路１１として、半導体記憶装置の制御部が含まれるチップセットやＣＰＵに、暗号などで使用することを目的とした真の乱数の発生回路が含まれている場合には、これを利用することもできる。さらに、半導体記憶装置側に乱数発生回路１１を持たずに、外部から与えられた値を元にアドレスかく乱信号を生成することもできる。さらに、単純に外部から与えられた値をそのままアドレスかく乱信号とする方法も使用できる。
【００３７】
［第２の実施の形態］
図４は、本発明の第２の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。なお、以降の図において、各部に対応する構成には同一の符号を付け、その説明を省略する。図４に示す例は、半導体記憶装置２の外部に半導体記憶装置の制御装置３を設け、この制御装置３内にアドレス変換回路（排他的論理和回路）１３、擬似乱数発生回路１１、およびラッチ回路１２を設けた例を示したものである。
【００３８】
図４に示す例では、図１に示す第１の実施の形態の例と同様に、半導体記憶装置の制御装置３に入力されるアドレス信号Ａｎと、ラッチ回路１２に保持されたアドレスかく乱信号として使用される擬似乱数Ｒａとがアドレス変換回路（排他的論理和回路）１３によりビット毎に変換（ＥＸＯＲ）され、内部アドレスＡｎ’に変換され、この内部アドレスＡｎ’がアドレスデコーダ２１によりデコードされ、内部アドレスＡｎ’で指定されたメモリセルがメモリセルアレイ２２から選択される。
【００３９】
このような構成により、電源立ち上げ信号によりランダムに出力が確定するラッチ回路１２の働きで、電源立ち上げ毎に、半導体記憶装置の制御装置３に入力されるアドレスのうちランダムに選択された約半数のビットが反転することとなり、結局、システムが指定したアドレスと、半導体記憶装置内部でメモリセルを選択するために使われるアドレスの関係が、電源立ち上げ毎にランダムに変更されることとなる。
【００４０】
［第３の実施の形態］
図５は、本発明の第３の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。図５に示す半導体記憶装置の制御装置３Ａは、図４に示した半導体記憶装置の制御装置３に対し、テストモード制御回路１５と、切替スイッチ（半導体スイッチ）１６、１７を新たに追加したものであり、他の構成は同様である。
【００４１】
切替スイッチ１７は、外部から入力されるアドレスＡｎ、または、アドレス変換回路１３が変換したアドレスＡｎ’のいずれか一方のアドレスを選択して、アドレスデコーダ２１に出力する。
切替スイッチ１６は、外部から入力されるアドレスＡｎを、アドレス変換回路１３に入力するか否かを選択する。
【００４２】
テストモード制御回路１５は、外部から入力されるテストモードであるか否かを示すテストモード制御信号に基づいて、テストモード時には切替スイッチ１７を制御してアドレスＡｎを選択し、非テストモード時には切替スイッチ１７を制御してアドレス変換回路１３が変換したアドレスＡｎ’を選択する。
また、テストモード制御回路１５は、外部から入力されるテストモードであるか否かを示すテストモード制御信号に基づいて、テストモード時には切替スイッチ１６を制御してアドレスＡｎをアドレス変換回路１３に入力しないように選択し、非テストモード時には切替スイッチ１６を制御してアドレスＡｎをアドレス変換回路１３に入力するように選択する。
【００４３】
このテストモード制御回路１５と、切替スイッチ１６、１７は、半導体記憶装置２の製造時又は不良解析時に不良メモリセルを特定するため、アドレスとメモリセルの対応を一定に戻すために使用される。この、一定に戻すとは、アドレスを変更しないようにする、ということである。
【００４４】
すなわち、テストモード時には、テストモード制御回路１５により切替スイッチ１６、１７を制御し、切替スイッチ１６、１７の接点を図示する状態とし、アドレスＡｎがアドレスＡｎ’に変換されることなく、そのまま、半導体記憶装置２に入力されるようにする。
【００４５】
このような構成により、テストモード時には、テストモード制御回路１５により、アドレスとメモリセルの対応が一定になる状態に戻し、半導体記憶装置２の製造時の良否テストを行うことができ、また、不良解析時に不良メモリセルを特定することができる。
また、非テストモード時には、実施形態１または実施形態２と同様に、アドレスを変換することができる。
なお、図５に示す半導体記憶装置の制御装置３Ａを、半導体記憶装置２内に一体化して構成することもできる。
【００４６】
［第４の実施の形態］
図６は、本発明の第４の実施の形態に係わる半導体記憶装置の構成を示す図である。
図６に示す例は、半導体記憶装置の制御装置４内に設けたメモリ・マネジメント・ユニット３１に対して本発明を実施した例である。
【００４７】
メモリ・マネジメント・ユニット３１は、図８に示すように、仮想アドレスと物理アドレスを変換する仮想アドレス／物理アドレス変換部３２を持っており、固定したアドレスを参照するアプリケーション・ソフトウェアをメモリ上の任意の位置に配置する役割を果たしている。この仮想アドレスと物理アドレスの変換は変換テーブルに基づいて行われ、この変換テーブルはページング・テーブル３３である。オペレーティング・システムは、ページング・テーブル３３を管理することで、固定アドレスを参照するアプリケーション・ソフトウェアを、メモリ上の任意の位置に配置するなどの制御を行う。
【００４８】
図６に示す例では、メモリ・マネジメント・ユニット３１に送るページング・テーブル書換信号Ｐｇを、テーブル書換信号変換回路（排他的論理和回路）１４により変換する。すなわち、テーブル書換信号変換回路１４では、図１に示した例と同様の方法で生成したアドレスかく乱信号として使用される擬似乱数Ｒａを基に、ページング・テーブル書換信号Ｐｇをランダムに反転し、変換されたページング・テーブル書換信号Ｐｇ’を生成し、生成したページング・テーブル書換信号Ｐｇ’に基づいて、ページング・テーブル３３を書き換える。
【００４９】
図６に示す例では、メモリ・マネジメント・ユニット３１の仮想アドレスから物理アドレスへの変換機構をそのまま利用することから、図１及び図４の例に見られるようなアドレス変換回路（排他的論理和回路）１３を余分に設ける必要が無く、アドレス信号の遅延が、メモリ・マネジメント・ユニット３１の遅延の範囲に限定されるメリットがある。その代償として、図６に示す例では、ページング・テーブル３３の書き換えが遅延することになるが、一般的に、メモリ・マネジメント・ユニット３１では、仮想アドレスから物理アドレスへの変換には高速性が求められるが、ページング・テーブル３３の書き換えにはそこまでの高速性は求められないことから、実際のシステムの構成としては好ましい構成である。
【００５０】
なお、図６に示す半導体記憶装置の制御装置４を、半導体記憶装置２内に一体化して構成することもできる。
【００５１】
［第５の実施の形態］
図７は、本発明の第５の実施の形態に係わる半導体記憶装置の構成を示す図である。図７に示す例は、半導体記憶装置の制御装置５内のメモリ・マネジメント・ユニット３１をオペレーティング・システムのメモリ管理ソフトウェア４１の動作によって制御することにより、図６に示した例と同様の動作を実現した例である。図１、図４及び図６に示す例では、いずれも、半導体記憶装置２又は半導体記憶装置の制御装置３、４のハードウェアの変更が必要となるが、図７に示す例では、オペレーティング・システムのメモリ管理ソフトウェア４１の変更で、本発明を実施できることから、より、低コストで本発明の実施を行うことができる。
【００５２】
また、オペレーティング・システムは、主記憶装置内のデータが不要となりデータ破壊が許されるタイミング、例えば、アプリケーション・ソフトウェアが不要となったメモリを解放したタイミング、あるいは、システムの負荷が低くなり、一時的に、主記憶装置内のデータを全て外部記憶装置に書き出すことが可能なタイミングを把握できることから、それらのタイミングで、ページング・テーブルを操作することで、電源立ち上げ時などに限られることなく、メモリアドレスとメモリセルの対応の変更をより頻繁に行うことが可能となるメリットもある。
【００５３】
また、一般的に、オペレーティング・システムのメモリ管理ソフトウェアは、アプリケーション・ソフトに対して、物理アドレス上位側、下位側、いずれかからメモリを割り当てるが、この、上位側からか下位側からかを、起動毎に入れ替えるなどの方法を取ることも、ページング・テーブルの操作の一例であり、本発明のもっとも単純な実施例としてあげられる。
【００５４】
なお、アドレスとメモリセルの対応を変更すると、アドレスとデータの対応が崩れることから、図１、図４及び図６に示す例では、メモリセルのデータが消失することが許される電源切断時などにアドレスとメモリセルの対応を変更し、特定メモリセルへの書き換えの集中を防止する。図７に示す例では、オペレーティング・システムのメモリ管理用ソフトウェアと一体化することで、システムが動作中であっても、システムの負荷が低下した時などに、主記憶装置内のデータを外部記憶装置にコピーするなどの方法で、アドレスとメモリセルの対応の変更を可能とし、特定メモリセルへのアクセス集中防止効果をより高めた例である。
【００５５】
なお、図７に示す半導体記憶装置の制御装置５は、半導体記憶装置２内に一体化して構成することもできる。
【００５６】
なお、実施の形態においては、ラッチ回路１２として、Ｄフリップフロップを用いて説明したが、これに限られるものではなく、ラッチ回路１２としては、他の型のフリップフロップを用いてもよく、また、任意の型のラッチを用いてもよい。また、ラッチ回路１２は、電源立ち上げ信号Ｐｏｎの立ち上がりで、入力信号である擬似乱数を保持する記憶回路であってもよい。
【００５７】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置、および半導体記憶装置の制御装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係わる半導体記憶装置の構成を示す図である。
【図２】擬似乱数発生回路とラッチ回路によって構成されたアドレスかく乱信号発生回路の一例を示す図である。
【図３】電源立ち上げ信号によりランダムに出力が確定するラッチ回路のタイムチャートの一例を示す図である。
【図４】本発明の第２の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。
【図５】本発明の第３の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。
【図６】本発明の第４の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。
【図７】本発明の第５の実施の形態に係わる半導体記憶装置の制御装置の構成を示す図である。
【図８】メモリ・マネジメント・ユニットの一例を示す図である。
【符号の説明】
【００５９】
１、２・・・半導体記憶装置、３、４、５・・・半導体記憶装置の制御装置、１１・・・擬似乱数発生回路、１１Ａ・・・発振回路、１２・・・ラッチ回路、１２Ａ・・・Ｄフリップフロップ回路、１３・・・アドレス変換回路（排他的論理和回路）、１４・・・テーブル書換信号変換回路（排他的論理和回路）、１５・・・テストモード制御回路、２１・・・アドレスデコーダ、２２・・・メモリセルアレイ、３１・・・メモリ・マネジメント・ユニット、３２・・・仮想アドレス／物理アドレス変換部、３３・・・ページング・テーブル、４１・・・メモリ管理ソフトウェア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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