(57)【要約】      （修正有）【課題】アドレス行程直後のサスティン行程のサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供する。【解決手段】映像信号に対応した画素データに応じて放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程Ｗｗ、Ｗｄと、行電極対を構成する行電極に維持パルスを印加することによって発光状態の放電セルに対してのみに重み付けに対応した回数の放電を生起せしめる維持発光行程Ｉを実行し、アドレス行程Ｗｗにおいて行電極対の一方の行電極に印加される最終スキャンパルスＹｎの印加後から維持発光行程において印加される先頭維持パルスＩＰの印加開始時までの間の第１の期間にて、列電極に維持パルスと同極性の補助パルスＨＰを印加する。【選択図】図８
2008287010.tif 000002
【特許請求の範囲】
【請求項１】
放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板と前記背面基板との間に、複数の行電極対と、前記複数の行電極対に対して交差する方向に延びて行電極対との各交差部分の放電空間に放電セルを形成する複数の列電極と、前記列電極に対向する前記背面基板上の前記放電セル内に蛍光体層が設けられたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フィールドの表示期間を各重み付けに対応した複数のサブフィールドに分割した際の各サブフィールドにおいて、前記映像信号に対応した画素データに応じて前記放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対を構成する行電極に維持パルスを印加することによって前記発光状態の放電セルに対してのみに前記重み付けに対応した回数の放電を生起せしめる維持発光行程を実行し、
前記アドレス行程において前記行電極対の一方の行電極に印加される最終スキャンパルスの印加後から前記維持発光行程において印加される先頭維持パルスの印加開始時までの間の第１の期間にて、前記列電極に前記維持パルスと同極性の補助パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記先頭維持パルスは前記印加開始時から前記維持パルスの定格電位へのクランプまでの間で電位が上昇する前縁部を有し、前記一方の行電極に対する前記先頭維持パルスの前記前縁部に対応する第２の期間に、前記行電極対の他方の行電極に対して前記先頭維持パルスと同極性の補助電位を加えることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第２の期間に、前記他方の行電極をフローティング状態とすることにより、前記他方の行電極に補助電位が加わることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記第２の期間に、前記他方の行電極に対して一定電位を印加することにより、前記他方の行電極に補助電位が加わることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記第２の期間に、前記他方の行電極に対して前記維持パルスを印加することにより、前他方の行電極に補助電位が加わることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記複数のサブフィールドのうちの１のサブフィールドでは、前記アドレス行程の直前に前記放電セルを点灯モード及び消灯モードの内の一方の状態に初期化するリセット行程が実行され、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記１のサブフィールドは、前記１フィールドの先頭に設けられたサブフィールドであり、前記１フィールド中で前記１のサブフィールドにおいてのみで、前記リセット行程が実行されることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記１のサブフィールドの直前に設けられた前記１フィールドの先頭に設けられた先頭サブフィールドでは、前記アドレス行程の直前に前記放電セルを点灯モード及び消灯モードに内の一方の状態に初期化するリセット行程が実施されることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記先頭サブフィールドの前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記１フィールド中で前記先頭サブフィールド及び前記１のサブフィールドにおいてのみで前記リセット行程が実行されることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記先頭サブフィールドにおける前記アドレス行程の直後において、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記先頭サブフィールドにおける前記アドレス行程にて点灯モードに設定された放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を実行することを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記蛍光体層には、蛍光体材料と二次電子放出材料とが含まれることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記酸化マグネシウムは、電子線によって励起されて波長域２００〜３００nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項１５記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記放電空間内において前記二次電子放出材からなる粒子が放電ガスに接触していることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記酸化マグネシウム結晶体が２０００Å以上の粒径であることを特徴とする請求項１５記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記アドレス行程は、前記放電セルを選択的にアドレス放電せしめて発光状態に設定する選択書込アドレス行程であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記第１の期間は前記アドレス行程にて前記一方の行電極に印加される負極性のベース電位が正極性側へ立ち上がる期間を少なくとも含むことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法に基づく階調駆動では、１フィールド分の映像信号に対する駆動が複数のサブフィールドに分割されて実施される。各サブフィールドにおいては、発光を実施すべき回数（又は期間）が各々に割り当てられており、アドレス行程と、サスティン（維持発光）行程とが順次実行される。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程が実行される。
【０００４】
サブフィールド法に基づく階調駆動方法としては、選択書込アドレス法と選択消去アドレス法とが一般に知られている（特許文献１参照）。
【０００５】
選択書込アドレス法においては、リセット行程では全放電セル内を壁電荷の状態を初期化し、アドレス行程では入力映像信号に基づき選択的に各放電セル内に所定量の壁電荷を形成させて発光状態にすべきセルを決定することが行われる。すなわち、対をなす行電極の一方と列電極との間でアドレス放電（書込放電）を行って発光状態にすべきセルは所定量の壁電荷が形成された点灯モードに設定され、非発光状態にすべきセルは所定量の壁電荷が形成されない消灯モードに設定される。
【０００６】
選択消去アドレス法においては、リセット行程にて全放電セル内に所定量の壁電荷を形成させ、アドレス行程にて入力映像信号に応じて選択的に各放電セル内に形成されている壁電荷を消去させて発光状態にすべき点灯モードのセルを決定することが行われる。すなわち、リセット行程で全ての放電セルは点灯モードに設定されるが、アドレス行程において発光状態にすべきセルは所定量の壁電荷が維持されて点灯モードのままとなり、一方、非発光状態にすべきセルは壁電荷が消去されて消灯モードにされる。
【０００７】
選択書込アドレス法及び選択消去アドレス法共に、サスティン行程では、所定量の壁電荷が形成されている放電セルのみの行電極間にサスティンパルス（維持パルス）を繰り返し印加してサスティン放電させてその放電に伴う発光状態を維持することが行われる。通常、発光状態にある放電セルのみがそのサブフィールドの重み付けに対応して割り当てた発光回数だけ発光される。
【特許文献１】特開２００１−３１２２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、従来のサブフィールド法に基づく階調駆動においては、各サブフィールドのサスティン行程では、その直前のアドレス行程によるアドレス放電にて、点灯モードの壁電荷状態に設定されたセルを発光させるべく先頭のサスティンパルスが行電極のいずれか一方に印加される。しかしながら、アドレス放電直後においてはセルによっては壁電荷状態が安定しない場合があり、先頭のサスティンパルスは後続のサスティンパルスに比べて、アドレス放電による放電セル内の壁電荷状態にばらつきがあると点灯モードに設定された場合であっても、発光状態が不安定となり発光輝度にバラツキが生じるという問題があった。
【０００９】
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、アドレス行程直後のサスティン行程のサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に係る発明のプラズマディスプレイパネルの駆動方法は、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板と前記背面基板との間に、複数の行電極対と、前記複数の行電極対に対して交差する方向に延びて行電極対との各交差部分の放電空間に放電セルを形成する複数の列電極と、前記列電極に対向する前記背面基板上の前記放電セル内に蛍光体層が設けられたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フィールドの表示期間を各重み付けに対応した複数のサブフィールドに分割した際の各サブフィールドにおいて、前記映像信号に対応した画素データに応じて前記放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対を構成する行電極に維持パルスを印加することによって前記発光状態の放電セルに対してのみに前記重み付けに対応した回数の放電を生起せしめる維持発光行程を実行し、前記アドレス行程において前記行電極対の一方の行電極に印加される最終スキャンパルスの印加後から前記維持発光行程において印加される先頭維持パルスの印加開始時までの間の第１の期間にて、前記列電極に前記維持パルスと同極性の補助パルスを印加することを特徴としている。
【発明を実施するための最良の形態】
【００１１】
請求項１に係る発明のプラズマディスプレイパネルの駆動方法においては、アドレス行程において一方の行電極に印加される最終スキャンパルスの印加後から維持発光行程において印加される先頭維持パルスの印加開始時の間の第１の期間にて、列電極に維持パルスと同極性の補助パルスを印加するので、点火モードに設定されたセルの壁電荷の減少が防止され、アドレス行程後の先頭のサスティンパルスにて安定したサスティン放電を生起させることができる。よって、サスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となる。
【００１２】
請求項２に係る発明のプラズマディスプレイパネルの駆動方法において、先頭維持パルスはその印加開始時からその維持パルスの定格電位へのクランプまでの間で電位が上昇する前縁部を有し、一方の行電極に対する先頭維持パルスの前縁部に対応する第２の期間に、他方の行電極に対して先頭維持パルスと同極性の補助電位を加えることが行われる。よって、第２の期間における行電極間の電位差が減少するのでその第２の期間におけるサスティン放電が防止され、先頭維持パルスがクランプした後にサスティン放電が生じることとなる。これによりサスティン放電の発光輝度が安定して良好な画像表示が可能となる。
【実施例】
【００１３】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１５】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル（ＰＤＰ）５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１６】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に各々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣ1,1〜ＰＣn,mが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１７】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。なお、図２においては、各々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。また、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１８】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。また、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１９】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００２０】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００２１】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２２】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。なお、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２３】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。また、梯子状の隔壁１６により、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２４】
なお、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２５】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。また、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２６】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを各々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２７】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程（第１リセット行程）Ｒ、選択書込アドレス行程ＷW及びサスティン（維持放電）行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程（維持発光行程）Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２８】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２９】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３０】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルス（維持パルス）に比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。なお、リセットパルスＲＰY1のピーク電位は、サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３１】
更に、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３２】
そして、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。又、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、図８に示す如き正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。これら負極性のリセットパルスＲＰY2及び正極性のベースパルスＢＰ+の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００３３】
なお、リセットパルスＲＰY2及びベースパルスＢＰ+によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰY2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。
【００３４】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図８に示す如き負極性のピーク電位有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、この間、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘnに印加し続ける。この際、ベースパルスＢＰ+及びベースパルスＢＰ-によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。
【００３５】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間に放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３６】
選択書込アドレス行程ＷWにおいて、行電極Ｙnに印加される書込走査パルスＳＰWと同時に最終の画素データパルスＤＰが列電極Ｄ1〜Ｄmに印加され、その最終の画素データパルスＤＰの印加が終了すると、その直後に列電極Ｄ1〜Ｄmには補助パルスＨＰが印加される。補助パルスＨＰは画素データパルスＤＰと同一の正極性の電位を有するパルスである。その補助パルスＨＰは次のサスティン行程Ｉの最初のサスティンパルスＩＰの印加直前までのパルス幅を有する。
【００３７】
次に、サブフィールドＳＦ１のサスティン行程Ｉにおいて、Ｙ電極ドライバ５３は、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。Ｘ電極ドライバ５１は、行電極Ｙ1〜Ｙn各々に印加されるサスティンパルスＩＰの立ち上がり期間には行電極Ｘ1〜Ｘnをフローティング状態とし、その後のサスティンパルスＩＰの残りの印加期間には行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定する。この結果、行電極Ｘ1〜ＸnにはパルスＩＰ’が生じる。
【００３８】
サブフィールドＳＦ１のサスティン行程Ｉでは、上記サスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には各々正極性の壁電荷が形成される。
【００３９】
そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４０】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。なお、ベースパルスＢＰ+の電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４１】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを図８に示す如く行電極Ｘ及びＹ各々に交互に印加する。Ｘ電極ドライバ５１は、行電極Ｙ1〜Ｙn各々に印加されるサスティンパルスＩＰの印加期間には行電極Ｘ1〜Ｘnを接地電位の状態に設定する。Ｙ電極ドライバ５３は、行電極Ｘ1〜Ｘn各々に印加されるサスティンパルスＩＰの印加期間には行電極Ｙ1〜Ｙnを接地電位の状態に設定する。
【００４２】
サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、図８に示す如きサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００４３】
ここで、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて、最終のサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４４】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４５】
以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００４６】
又、図８に示す如き駆動では、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて印加すべきサスティンパルスＩＰの回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００４７】
なお、図７及び図８に示す駆動では、先頭サブフィールドＳＦ１にて、先ず全放電セルＰＣをリセット放電させることにより消灯モードに初期化し、黒表示（輝度レベル０）を行う場合を除き、各放電セルＰＣに対して書込アドレス放電を生起させてこれを点灯モードに遷移させるようにしている。この際、かかる駆動によって黒表示を行う場合、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。よって、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、１フィールド表示期間内で生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【００４８】
又、図７及び図８に示す駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにて列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００４９】
又、図８に示される駆動では、上記第１リセット放電を、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で生起させるようにしている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５０】
又、図８に示される駆動では、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。なお、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成された状態となる。これにより、図８に示される駆動を実施する際には、サブフィールドＳＦ２の選択消去アドレス行程ＷDにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。
【００５１】
又、図１に示されるＰＤＰ５０は、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００５２】
以下に、かかる構成を採用したことによる作用効果について図９及び図１０を参照しつつ説明する。
【００５３】
なお、図９は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５４】
一方、図１０は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対して、リセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５５】
図９に示されるように、従来のＰＤＰによると、リセットパルスＲＰY1の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本実施例によるＰＤＰ５０によると、図１０に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００５６】
従って、図８に示す如き、パルスの前縁部での電位推移が緩やかな波形を有するリセットパルスＲＰY1をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１０に示す如く、その放電強度も大幅に低下する。
【００５７】
すなわち、パルスの前縁部での電位推移が緩やかな波形を有する例えば図８に示す如きリセットパルスＲＰY1を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、更に放電強度を弱めた列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００５８】
更に、図８の駆動において選択書込アドレス行程ＷW後では、点灯モードの放電セルはアドレス放電により行電極Ｙ側には正の壁電荷が、列電極Ｄ側には負の壁電荷が付着された状態となる。上記の壁電荷の影響により、この選択書込アドレス行程ＷW後からサスティン行程Ｉ前までの間で、行電極Ｙと列電極Ｄと間の微小な列側陰極放電が発生してしまう。この微小な列側陰極放電により、行電極Ｙ側及び列電極Ｄ側の壁電荷が減少し、直後の先頭のサスティンパルスＩＰによって生じるべき、行電極Ｘ，Ｙ間及び行電極Ｙと列電極Ｄとの間のサスティン放電が安定せず、点灯状態とならい場合がある。特に、蛍光体層にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰでは、行電極Ｙと列電極Ｄとの間の列側陰極放電特性が良いので、却ってこの微小な列側陰極放電が発生し易い。
【００５９】
そこで、その微小な列側陰極放電が発生し易い期間である、最終のスキャンパルスＳＰWの印加直後から先頭のサスティンパルスＩＰ印加直前までにおいて、上記のように、正極性の補助パルスＨＰが列電極Ｄ1〜Ｄmに印加される。これにより、微小な列側陰極放電の発生を防ぎ、選択書込アドレス行程ＷW後の先頭のサスティンパルスＩＰにて安定したサスティン放電を生起させるようにすることができる。
【００６０】
かかる微小な列側陰極放電は、行電極ＹへのベースパルスＢＰ-が正極性側へ立ち上がる期間で発生し易い。これは行電極Ｙと列電極Ｄとの間の電位差がこの立ち上がりで少なくなるためであると思われる。以上の点を鑑みると、図８に示した実施例では最終のスキャンパルスＳＰWの印加後から先頭のサスティンパルスＩＰの印加前までの第１の期間に補助パルスＨＰを印加する形態を示したが、それに代えて、少なくともベースパルスＢＰ-の立ち上がり期間（図８のサブフィールドＳＦ１の選択書込アドレス行程ＷWとサスティン行程Ｉとの境界線Ａを含む期間）にのみを第１の期間として補助パルスＨＰを印加する構成であっても微小な列側陰極放電の発生を防ぐことができる。
【００６１】
サブフィールドＳＦ１におけるサスティン行程Ｉの先頭のサスティンパルスＩＰでは、行電極Ｘ，Ｙ間の面放電が生起されると共に、列電極Ｄ側の壁電荷を反転させる目的で、すなわち、後の選択消去アドレス行程ＷDにて正極性の画素データパルスＤＰで選択消去アドレスを生起させるために、行電極Ｙと列電極Ｄとの間で列側陰極放電が生起されるようになっている。ここで、先頭のサスティンパルスＩＰの印加時に、行電極Ｘ，Ｙ間の面放電の前の前縁期間（立ち上がり期間）にて行電極Ｙと列電極Ｄとの間で列側陰極放電が生起されてしまうと、行電極Ｙの壁電荷が減少し、行電極Ｘ，Ｙ間の面放電が安定せず最悪点灯しない場合が発生する。
【００６２】
そこで、サスティンパルスＩＰが印加されない方の行電極Ｘを、前縁期間にてフローティング状態とすることにより、行電極ＸにはサスティンパルスＩＰと同極性の正極性の電位（補助電位）が加わり、上記のパルスＩＰ’が生じるので、行電極Ｘ，Ｙ間での電位差が減少することとなる。行電極Ｙと列電極Ｄとの間の列側陰極放電は、行電極Ｘ，Ｙ間の電位差の大きさ（電界強度）に誘発されて、放電し易くなるので、この行電極Ｘ，Ｙ間の電位差を減少させることにより、この前縁期間での行電極Ｙと列電極Ｄとの間の列側陰極放電を防止することができる。そして、行電極Ｙの定格電位Ｖｓへのクランプ後に、行電極Ｘ，Ｙ間の面放電と略同時に行電極Ｙと列電極Ｄとの間の列側陰極放電が生起されることとなり、行電極Ｘ，Ｙ間の面放電時における壁電荷の減少が抑制されて、行電極Ｘ，Ｙ間の面放電が安定する。
【００６３】
サスティンパルスＩＰ及びパルスＩＰ’はＸ電極ドライバ５１及びＹ電極ドライバ５３各々のサスティンパルス生成回路によって生成される。図１１はそのサスティンパルス生成回路の構成を示しており、ＰＤＰ５０の第１表示ライン〜第ｎ表示ラインのうちの１表示ラインである第ｊ表示ラインの放電セルＰＣj,1〜ＰＣj,mの行電極Ｘj，Ｙj各々のためのものである。
【００６４】
行電極Ｘj側の回路はスイッチ素子Ｓ１，Ｓ２，Ｓ３，Ｓ４、コイルＬ１，Ｌ２、ダイオードＤ１，Ｄ２、キャパシタＣ１及び直流電源Ｂ１を備えている。行電極Ｘj側の回路においては、スイッチ素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチ素子Ｓ１２からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Ｘjに接続され、他端がキャパシタＣ１を共通に介して接地されている。また、その一端は電源Ｂ１からの電圧Ｖｓの供給ラインとスイッチ素子Ｓ３を介して接続されると共に、スイッチ素子Ｓ４を介して接地されている。
【００６５】
行電極Ｙj側の回路はスイッチ素子Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４、コイルＬ３，Ｌ４、ダイオードＤ３，Ｄ４、キャパシタＣ２及び直流電源Ｂ３を備えている。その各部品は行電極Ｘj側の回路部と同様に接続されている。行電極Ｘj，Ｙj間においてキャパシタＣ０が接続された等価回路として示されている。キャパシタＣ１，Ｃ２各々の容量はキャパシタＣ０の容量に比べて十分に大きい。
【００６６】
かかるサスティンパルス生成回路においては、サブフィールドＳＦ１のサスティン行程ＩでサスティンパルスＩＰを行電極Ｙjに印加する場合には、図１２に示すように、時点ｔ１１にてスイッチ素子Ｓ１１がオンされる。このとき他のスイッチ素子はオフである。キャパシタＣ０の端子間電圧が０Ｖのときにスイッチ素子Ｓ１１がオンになると、コイルＬ３とキャパシタＣ０とによる共振作用により、キャパシタＣ２からコイルＬ３、ダイオードＤ３、そしてスイッチ素子Ｓ１１を介してキャパシタＣ０に電流が流れ、これにより行電極Ｙjの電位が図１２に示すように上昇し、サスティンパルスの立ち上がり部分が形成される。行電極ＹjとキャパシタＣ０により容量結合した行電極Ｘjの電位は行電極Ｙjの電位上昇に若干遅れて上昇する。これが上記したパルスＩＰ’を形成する。この行電極Ｘj，Ｙjの電位上昇時、すなわち行電極Ｙjに印加されるサスティンパルスＩＰの立ち上がり時には行電極Ｘjはフローティング状態である。
【００６７】
行電極Ｙjの電位がほぼＶｓに達する時点ｔ１２においてスイッチ素子Ｓ１３及びＳ４がオンとなる。これにより、行電極Ｙjは電位Ｖｓの直接印加によりクランプ状態となり、行電極Ｘjはフローティング状態から接地状態に移行する。すなわち、電源Ｂ３の出力電圧Ｖｓが行電極Ｙj，Ｘj間に印加された状態となり、サスティンパルスＩＰのトップ部分が形成される。行電極Ｘjの電位は徐々に低下して接地電位となり、パルスＩＰ’は消滅する。
【００６８】
時点ｔ１２に始まったＶｓの印加状態は時点ｔ１３まで継続される。時点ｔ１３にてスイッチ素子Ｓ１１及びＳ１３がオフとなり、代わってスイッチ素子Ｓ１２がオンとなる。これにより、コイルＬ４とキャパシタＣ０とによる共振作用により、グランドからスイッチＳ４、キャパシタＣ０、コイルＬ４、ダイオードＤ４、スイッチ素子Ｓ１２、キャパシタＣ２へという経路で共振電流が流れ、これにより行電極Ｙjの電位が降下し、サスティンパルスの立ち下がり部分を形成する。サスティンパルスがほぼ立ち下がった時点ｔ１４にてスイッチ素子Ｓ１４がオンとなり、その直後の時点ｔ１５にてスイッチ素子Ｓ１２がオフとなる。
【００６９】
よって、行電極Ｙjの電位の上昇過程において、行電極Ｘj，Ｙj間の電圧が第ｊ表示ラインの全放電セルＰＣj,1〜ＰＣj,mで放電開始電圧に到達しないのでサスティン放電が発生しない。また、行電極Ｙjが定格電位Ｖｓに達した以後の時点ｔ１２〜ｔ１３の期間では、行電極Ｙjの接地により行電極Ｙjの定格電位Ｖｓ到達後にサスティン放電が発生し、放電セル毎に放電特性が異なったとしても、ほぼ同一の輝度レベルを得ることができる。
【００７０】
このことは、第ｊ表示ラインを含む第１表示ライン〜第ｎ表示ラインの全てで同様のサスティンパルス印加動作が行われ、全ての放電セルＰＣ1,1〜ＰＣn,mにおいてサスティン放電の放電強度をほぼ同一にすることができる。
【００７１】
以上のように、選択書込アドレス行程ＷWの最終のスキャンパルスＳＰWの印加直後から先頭のサスティンパルスＩＰ印加直前までパルスＨＰの列電極Ｄへの印加と、その先頭のサスティンパルスＩＰの前縁期間の行電極Ｘのフローティング状態との構成を用いることにより、選択書込アドレス行程ＷWの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭のサスティンパルスによるサスティン放電を確実に生起することができる。
【００７２】
なお、補助パルスＨＰについては先頭サスティンパルスの印加開始前にその印加が停止される。その理由としては、先頭のサスティンパルスの前縁期間中に補助パルスＨＰが印加されてしまうと、行電極Ｘ，Ｙ間の電界強度が増して、その前縁期間でサスティン放電が起こりやすくなってしまうからである。
【００７３】
通常、サスティンパルスＩＰが印加される一方の行電極と他方の行電極間、及び一方の行電極と列電極Ｄ間には、サスティンパルス印加時に電界を生じる。ここで、前縁期間にて列電極Ｄへサスティンパルスと同極性の補助パルスＨＰを印加すると、行電極Ｙと列電極Ｄ間の電界は弱くなり、その分、行電極Ｘ，Ｙ間で電界が増して、行電極Ｘ，Ｙ間でサスティン放電が起こりやすくなってしまうからである。
【００７４】
図１３は、図１に示したプラズマディスプレイ装置において、ＰＤＰ５０の駆動のために選択消去アドレス法を採用した別の発光駆動シーケンスを示している。駆動制御回路５６は、図１３に示す如き発光駆動シーケンスに従って図１に示された構成のＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図１４に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。なお、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００７５】
また、駆動制御回路５６は、上記したディザ処理で得られたディザ加算画素データの上位４ビット分を、図１４に示す如き、全輝度レベルを１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図１４に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、その画素駆動データＧＤにおける第１〜第１４ビットをサブフィールドＳＦ１〜ＳＦ１４の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００７６】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１５に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００７７】
図１５においては、図１３に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。また、図１５において、図８に示された如き選択消去アドレス法を採用した場合に生成される各種駆動パルスと同一パルスについては同一符号が用いられている。
【００７８】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。なお、図１５に示す如く、リセットパルスＲＰ１Y1におけるピーク電位は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Y1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００７９】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Y1と同一極性であり、かつ、このリセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００８０】
そして、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１５に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。この際、かかるリセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。なお、リセットパルスＲＰ１Y2のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Y2のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Y2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００８１】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１５に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ1〜Ｘn各々に印加する。更に、第１選択書込アドレス行程Ｗ１Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００８２】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１５に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷDにおいて行電極Ｙに印加される電位と同一である。又、図１５に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００８３】
なお、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成される。
【００８４】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。なお、図１５に示す如く、リセットパルスＲＰ２Y1のピーク電位は、リセットパルスＲＰ１Y1のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。なお、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００８５】
そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１５に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰ２Y2が行電極Ｙに印加されている間に亘り、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、消灯モードに初期化される。更に、上記リセットパルスＲＰ２Y2の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００８６】
なお、リセットパルスＲＰ２Y2及びベースパルスＢＰ+によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰ２Y2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。
【００８７】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１５に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘnに印加し続ける。これらベースパルスＢＰ+及びＢＰ-によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間における放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００８８】
第２選択書込アドレス行程Ｗ２Wにおいて、行電極Ｙnに印加される書込走査パルスＳＰWと同時に最終の画素データパルスＤＰが列電極Ｄ1〜Ｄmに印加され、その最終の画素データパルスＤＰの印加が終了すると、その直後に列電極Ｄ1〜Ｄmには補助パルスＨＰが印加される。補助パルスＨＰは画素データパルスＤＰと同一の正極性の電位を有するパルスである。その補助パルスＨＰは次のサスティン行程Ｉの最初のサスティンパルスＩＰの印加直前までのパルス幅を有する。
【００８９】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。Ｘ電極ドライバ５１は、図１２に示したように、行電極Ｙ1〜Ｙn各々に印加されるサスティンパルスＩＰの立ち上がり期間には行電極Ｘ1〜Ｘnをフローティング状態とし、その後のサスティンパルスＩＰの残りの印加期間には行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定する。行電極Ｘ1〜Ｘn各々の電位は図１２に示したように、そのフローティング状態において行電極Ｙ1〜Ｙn各々の電位の上昇に追従して上昇し、行電極Ｙ1〜Ｙn各々の電位が電位Ｖｓにクランプされると徐々に降下して接地電位に達する。この結果、行電極Ｘ1〜ＸnにはパルスＩＰ’が生じる。
【００９０】
サブフィールドＳＦ２のサスティン行程Ｉでは、上記サスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。そのサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した表示発光が為される。また、そのスティンパルスＩＰの印加に応じて、点灯モード状態にある放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には各々正極性の壁電荷が形成される。
【００９１】
そして、サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１５に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００９２】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１５に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。なお、ベースパルスＢＰ+の電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００９３】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを図１５に示す如く行電極Ｘ及びＹ各々に交互に印加する。サスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００９４】
ここで、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉにおいて、最終のサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１５に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００９５】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００９６】
以上の如き駆動を、図１４に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００９７】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１４に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００９８】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００９９】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【０１００】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図１３〜図１５に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１４に示す如き１６段階にて表すことが可能となるのである。
【０１０１】
この際、図１３〜図１５に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。なお、図１４に示される発光パターンの駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【０１０２】
ここで、図１５に示される駆動では、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【０１０３】
又、図１５に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間でリセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１０４】
又、プラズマディスプレイパネルとしてのＰＤＰ５０には、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、図５に示す如く、二次電子放出材料としてＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【０１０５】
よって、酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた放電セルでの列側陰極放電（図９に示す）に比して、弱い放電を短期間内に終息させることが可能となる（図１０に示す）。従って、放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【０１０６】
又、図１５に示される駆動では、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。なお、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成された状態となる。これにより、図１５に示すように、サブフィールドＳＦ３の選択消去アドレス行程ＷDにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。この際、図１５に示される駆動では、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【０１０７】
サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wの最終のスキャンパルスＳＰWの印加直後から先頭のサスティンパルスＩＰ印加直前までの第１の期間においてパルスＨＰが列電極Ｄ1〜Ｄmに印加される。これにより、微小な列側陰極放電の発生を防ぎ、選択書込アドレス行程ＷW後の先頭のサスティンパルスＩＰにて安定したサスティン放電を生起させるようにすることができる。また、サブフィールドＳＦ２のサスティン行程Ｉにおいては、サスティンパルスＩＰを行電極Ｙ1〜Ｙnに印加する際には、行電極Ｙ1〜Ｙn各々の電位の上昇過程（前縁期間）において、行電極Ｘ1〜Ｘnの電位が行電極Ｙ1〜Ｙnの電位に追従してパルスＩＰ’が生じるので、その前縁期間での行電極Ｙと列電極Ｄとの間の列側陰極放電を防止することができる。よって、選択書込アドレス行程Ｗ２Wの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭のサスティンパルスＩＰによるサスティン放電を確実に生起することができ、ほぼ同一の輝度レベルを得ることができる。
【０１０８】
なお、かかる微小な列側陰極放電は、行電極ＹへのベースパルスＢＰ-が正極性側へ立ち上がる期間で発生し易い。これは行電極Ｙと列電極Ｄとの間の電位差がこの立ち上がりで少なくなるためであると思われる。以上の点を鑑みると、図１５に示した実施例では最終のスキャンパルスＳＰWの印加後から先頭のサスティンパルスＩＰの印加前までの第１の期間に補助パルスＨＰを印加する形態を示したが、それに代えて、少なくともベースパルスＢＰ-の立ち上がり期間（図１５のサブフィールドＳＦ２の選択書込アドレス行程Ｗ２Wとサスティン行程Ｉとの境界線Ｂを含む期間）にのみを第１の期間として補助パルスＨＰを印加する構成であっても微小な列側陰極放電の発生を防ぐことができる。
【０１０９】
また、図１５に示される第１リセット行程Ｒ１及び第２リセット行程Ｒ２では、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、各々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【０１１０】
更に、図１５に示される第１リセット行程Ｒ１では、その前半部においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電として、第１リセット放電を生起させるようにしているが、これを省略しても良い。
【０１１１】
例えば、図１６に示す如く、第１リセット行程Ｒ１の前半部では行電極Ｙ1〜Ｙnを接地電位に固定する。
【０１１２】
すなわち、第１リセット行程Ｒ１の前半部における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Wでの書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば、図５や図１３に示したようなＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、第１リセット行程Ｒ１の前半部では行電極Ｙ及び列電極Ｄ共に接地電位として列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図１６の如く接地電位レベルとする。なお、この場合にも、第１リセット行程Ｒ１の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Y2の印加による放電によって全放電セルは消灯モード状態になる。この際、図１６に示される第２リセット行程Ｒ２の前半部におけるリセットパルスＲＰ２Y1の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第２選択書込アドレス行程Ｗ２Wでの書込放電を安定化させる為に作用する。よって、第２リセット行程Ｒ２の前半部においてリセットパルスＲＰ２Y1の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Wで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部については、リセットパルスＲＰ２Y1の印加による列側陰極放電を実施する方が好ましい。
【０１１３】
この図１６の実施例においても、第２選択書込アドレス行程Ｗ２Wの最終のスキャンパルスＳＰWの印加直後から先頭のサスティンパルスＩＰ印加直前までの第１の期間においてパルスＨＰが列電極Ｄ1〜Ｄmに印加される。その先頭のサスティンパルスＩＰの前縁期間において行電極Ｘ1〜Ｘnがフローティング状態にされる。よって、先頭のサスティンパルスＩＰによるサスティン放電が安定するので、選択書込アドレス行程Ｗ２Wの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭サスティンパルスによるサスティン放電を生起することができる。
【０１１４】
なお、上記した各実施例においては、パルスＩＰ’を生成させるために行電極Ｙ1〜Ｙnに印加されるサスティンパルスＩＰの前縁期間に行電極Ｘ1〜Ｘnをフローティング状態にしているが、これに限定されない。例えば、専用電源を用いて図１７に示すように、方形のパルスＩＰ’を生成しても良い。この場合にはそのパルスＩＰ’の電位及びパルス幅各々を任意に設定することができるので、行電極Ｙ1〜Ｙnに印加されるサスティンパルスＩＰの前縁期間でサスティン放電が生じないように確実に制御することができる。また、行電極Ｘ1〜Ｘnに印加されるサスティンパルスを利用しても良い。例えば、図１８に示すように、行電極Ｙ1〜Ｙnに印加されるサスティンパルスＩＰＹの前縁期間にのみＸ電極ドライバ５１によって行電極Ｘ1〜ＸnにサスティンパルスＩＰＸを部分的に印加するのである。結果として共振作用により形成されるサスティンパルスＩＰＸの立ち上がり部分だけがパルスＩＰ’として得られる。また、図１９に示すように、サスティンパルスＩＰＸの立ち下がり時にサスティンパルスＩＰＹが立ち上がるようなタイミングでサスティンパルスＩＰＸＩＰＸを生成しても良い。このように行電極Ｘ1〜Ｘnに印加されるサスティンパルスを利用してパルスＩＰ’を得る方法ではＸ電極ドライバ５１の回路をそのまま用いるので特にコストが掛からないという利点がある。
【図面の簡単な説明】
【０１１５】
【図１】本発明の駆動方法が適用されたプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】図２のＰＤＰの各放電セルの蛍光体層内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】階調毎の発光パターンを示す図である。
【図７】図１の装置に発光駆動方式として選択消去アドレス法を採用した場合の発光駆動シーケンスの一例を示す図である。
【図８】図７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図９】従来のＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１０】図５の構造を有するＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】図１の装置中のＸ電極ドライバ及びＹ電極ドライバ各々のサスティンパルス生成回路の構成を示す回路図である。
【図１２】図１１の回路において行電極Ｙjに印加されるサスティンパルスを生成する際の動作を示す図である。
【図１３】図１の装置に発光駆動方式として選択書込アドレス法を採用した場合の発光駆動シーケンスの他例を示す図である。
【図１４】図１３の発光駆動シーケンスにおける階調毎の発光パターンを示す図である。
【図１５】図１３の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図１６】図１３の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスの他の例を示す図である。
【図１７】専用電源を用いて生成されるパルスＩＰ’を示す波形図である。
【図１８】サスティンパルスを利用して生成されるパルスＩＰ’を示す波形図である。
【図１９】サスティンパルスを利用して生成されるパルスＩＰ’を示す波形図である。
【符号の説明】
【０１１６】
１３  酸化マグネシウム層
１７  蛍光体層
５０  ＰＤＰ
５１  Ｘ電極ドライバ
５３  Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
【図１】
2008287010.tif 000003
【図２】
2008287010.tif 000004
【図３】
2008287010.tif 000005
【図４】
2008287010.tif 000006
【図５】
2008287010.tif 000007
【図６】
2008287010.tif 000008
【図７】
2008287010.tif 000009
【図８】
2008287010.tif 000010
【図９】
2008287010.tif 000011
【図１０】
2008287010.tif 000012
【図１１】
2008287010.tif 000013
【図１２】
2008287010.tif 000014
【図１３】
2008287010.tif 000015
【図１４】
2008287010.tif 000016
【図１５】
2008287010.tif 000017
【図１６】
2008287010.tif 000018
【図１７】
2008287010.tif 000019
【図１８】
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【図１９】
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