(57)【要約】【課題】サージ発生時に電界集中による素子破壊を防止できるＪＢＳを備えたＳｉＣ半導体装置を提供する。【解決手段】ショットキー電極４のうちｎ-型ドリフト層２と接触する領域において、複数のｐ型層８を配置し、この複数のｐ型層８が終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くなるようにする。これにより、ｐ型層８の下方位置全面において電界集中を受けることになり、ＰＮダイオード部に全体でほぼ均等にサージ電流を流せるようにできるため、高いサージ耐圧を得ることが可能となる。【選択図】図１
2008282973.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部に開口部（３ａ）が形成された絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜（３）の開口部（３ａ）を通じて、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）と、
前記セル部の外周領域に形成され、前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、
前記リサーフ層（６）の内側となる前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の下方に、前記ドリフト層（２）の表面において前記ショットキー電極（４）と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）とを備え、
前記複数の第２導電型層（８）と前記ドリフト層（２）とによりＰＮダイオードが構成され、
前記複数の第２導電型層（８）が前記リサーフ層（６）よりも深く形成されていることを特徴とするジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項２】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中央部に配置されたものの方が該中央部よりも外側に配置されたものよりも深く形成されていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項３】
前記複数の第２導電型層（８）は、前記基板（１）の深さ方向に浅くなるほど前記基板（１）の平面方向の寸法が大きくなる形状とされていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項４】
前記複数の第２導電型層（８）のうち最も前記リサーフ層（６）側に配置されたものは、滑らかに前記リサーフ層（６）の深さとなるように、前記ショットー電極（４）の外周方向に向かうに連れて深さが浅くされていることを特徴とする請求項１ないし３のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項５】
前記複数の第２導電型層（８）は、少なくとも前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中央部において、深さが均一とされていることを特徴とする請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項６】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｅ）とを有し、前記複数の環状部（８ｂ〜８ｅ）の最も前記中心部（８ａ）の外周側に配置されるものを外周部（８ｅ）とすると、前記中心部（８ａ）を中心として径方向に切断した断面において、前記複数の環状部（８ｂ〜８ｅ）のうち前記中心部（８ａ）と前記外周部（８ｅ）の間に位置する内周部（８ｂ〜８ｄ）が、前記中心部（８ａ）と前記外周部（８ｅ）の間で対称となる形状とされていることを特徴とする請求項１ないし５のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項７】
前記複数の第２導電型層（８）は、前記中心部（８ａ）を中心とした同心円状に並べられていることを特徴とする請求項６に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項８】
前記複数の第２導電型層（８）は、前記中心部（８ａ）が角を丸めた正多角形で構成されていると共に、前記環状部（８ｂ〜８ｅ）も前記中心部（８ａ）と同じ角を丸めた正多角形とされていることを特徴とする請求項６に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項９】
前記外周部（８ｅ）は前記リサーフ層（６）の内側の端部と接触もしくは前記リサーフ層（６）の内部に含まれることを特徴とする請求項６ないし８のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ショットキーバリアダイオード（以下、ＳＢＤという）では、ショットキー電極と半導体と界面において、電極材料となる金属と半導体との仕事関数差が小さいため、物性上、ＰＮダイオードと比べて逆方向電圧印加時のリーク電流が大きくなるという問題を有している。
【０００３】
これに対し、従来、特許文献１において、ショットキー接合の一部にＰＮダイオードを作り込み、逆方向電圧印加時のリーク電流を抑制する構造が提案されている。図１１は、特許文献１に提案されているＪＢＳを備えた半導体装置の断面構造を示したものである。この図に示されるように、ショットキー電極Ｊ１とｎ-型ドリフト層Ｊ２とが接触する領域、つまり終端構造（外周耐圧領域）を構成するリサーフ層Ｊ３よりも内側に、ドリフト層Ｊ２の表面部や内部にストライプ状に延設されたｐ型層Ｊ４を配置することで、ショットキー接合の一部にＰＮダイオードを作り込んだＪＢＳとしている。
【特許文献１】特開２０００−２９４８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示されるＪＢＳでは、ｐ型層Ｊ４がリサーフ層Ｊ３と同じ深さとされているため、サージ発生時に空乏層の広がりが図中破線で示したような状態となり、ｐ型層Ｊ２が配置された領域において空乏層がｐ型層Ｊ２側に近づいた状態となる。このため、サージ発生時に、図中の点Ｂの場所、つまりｐ型層Ｊ２とリサーフ層Ｊ３との境界位置において電界集中が発生し易くなり、素子破壊に至るという問題が発生する。
【０００５】
本発明は上記点に鑑みて、サージ発生時に電界集中による素子破壊を防止できるＪＢＳを備えたＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、絶縁膜（３）の開口部（３ａ）を通じて、ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）がセル部に形成されている共に、ドリフト層（２）の表層部において、セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造がセル部の外周領域に形成され、さらに、リサーフ層（６）の内側となるショットキー電極（４）のうちドリフト層（２）と接する領域の下方に、ドリフト層（２）の表面においてショットキー電極（４）と接続されるように、かつ、互いに離間するように配置された複数の第２導電型層（８）が形成され、複数の第２導電型層（８）とドリフト層（２）とによりＰＮダイオードが構成されたジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置において、複数の第２導電型層（８）をリサーフ層（６）よりも深く形成することを特徴としている。
【０００７】
このように、ショットキー電極（４）のうちドリフト層（２）と接触する領域において、複数の第２導電型層（８）を配置し、この複数の第２導電型層（８）が終端構造を構成するリサーフ層（６）よりも深くなるようにしている。これにより、複数の第２導電型層（８）の下方位置において電界集中を受けることになり、ＰＮダイオード部の広い範囲でサージ電流を流せるようにできる。このため、高いサージ耐圧を得ることが可能となる。
【０００８】
この場合、複数の第２導電型層（８）は、ショットキー電極（４）のうちドリフト層（２）と接する領域の中央部に配置されたものの方が該中央部よりも外側に配置されたものよりも深く形成されるようにすると好ましい。
【０００９】
このようにすれば、ショットキー電極（４）のうちドリフト層（２）と接する領域の中央部において、空乏層の高電界領域をよりドリフト層（２）の深い位置に下げることが可能となる。これにより、終端構造と複数の第２導電型層（８）との境界位置でより電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００１０】
また、複数の第２導電型層（８）は、基板（１）の深さ方向に浅くなるほど基板（１）の平面方向の寸法が大きくなる形状とされると好ましい。
【００１１】
このようにすれば、複数の第２導電型層（８）のうちショットキー電極（４）と接触する部分の抵抗値を下げることが可能となり、より複数の第２導電型層（８）にてサージ電流を流せるようになるため、終端構造と第２導電型層（８）との境界位置でより電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００１２】
さらに、複数の第２導電型層（８）のうち最もリサーフ層（６）側に配置されたものは、滑らかにリサーフ層（６）の深さとなるように、ショットキー電極（４）の外周方向に向かうに連れて深さが浅くされるようにすると好ましい。
【００１３】
このような構造とした場合、サージ発生時における複数の第２導電型層（８）とリサーフ層（６）との境界位置における空乏層の形状をより滑らかな傾斜にできる。これにより、複数の第２導電型層（８）とリサーフ層（６）との間における電界集中を防止でき、高いサージ耐圧を得ることが可能となる。
【００１４】
また、複数の第２導電型層（８）は、少なくともショットキー電極（４）のうちドリフト層（２）と接する領域の中央部において、深さが均一とされていると好ましい。
【００１５】
これにより、複数の第２導電型層（８）のうち深さが均一とされている部分全面において電界集中を受けることになり、ＰＮダイオード部の広い範囲でサージ電流を流せるようにできる。このため、高いサージ耐圧を得ることが可能となる。
【００１６】
このような複数の第２導電型層（８）としては、例えば、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｅ）とを有した構造とし、複数の環状部（８ｂ〜８ｅ）の最も中心部（８ａ）の外周側に配置されるものを外周部（８ｅ）とすると、中心部（８ａ）を中心として径方向に切断した断面において、複数の環状部（８ｂ〜８ｅ）のうち中心部（８ａ）と外周部（８ｅ）の間に位置する内周部（８ｂ〜８ｄ）が、中心部（８ａ）と外周部（８ｅ）の間で対称となる形状とすることができる。
【００１７】
この場合、複数の第２導電型層（８）は、中心部（８ａ）を中心とした同心円状に並べたレイアウトとしても良いし、中心部（８ａ）を角を丸めた正多角形とし、環状部（８ｂ〜８ｅ）も中心部（８ａ）と同じ角を丸めた正多角形としたレイアウトとしても良い。
【００１８】
また、複数の第２導電型層（８）のうち最も中心部（８ａ）に対して外周側に位置する外周部（８ｅ）をリサーフ層（６）の内側の端部に接触させることができる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図を示す。また、図２に、図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。図１は、図２のＡ−Ａ断面に相当する断面図である。以下、これらを参照して、本実施形態のＳｉＣ半導体装置について説明する。
【００２２】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば５×１０15（±５０％）ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００２３】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、図２に示すように円形状とされており、ショットキー電極４はこの円形状の開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。そして、ｎ+型基板１の裏面と接触するように、例えばＮｉ（ニッケル）、Ｔｉ、Ｍｏ、Ｗ（タングステン）等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。
【００２４】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の両端位置において、ショットキー電極４と接するように、ｎ-型ドリフト層２の表層部にｐ型リサーフ層６が形成されていると共に、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置され、終端構造が構成されている。ｐ型リサーフ層６は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７は、図２に示すようにセル部を囲むように円環状とされ、これらを配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００２５】
さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成されたｐ型層８が形成されることで、ｐ型層８とｎ-型ドリフト層２によるＰＮダイオードが作り込まれたＪＢＳを構成している。ｐ型層８は、図２に示すように、セル部の外縁（ショットキー電極４の外縁）に沿うような円環状とされ、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心に位置する円形状の中心部８ａを中心として、同心円状に複数個（本実施形態では４個）の円環状部８ｂ〜８ｅが配置されている。また、複数のｐ型層８のうちの最も外周側に位置する外周部８ｅがｐ型リサーフ層６の内側の端部と接触もしくはリサーフ層６の内部に含まれるように配置されている。そして、中心部８ａと外周部８ｅとの間に配置される内周部８ｂ〜８ｄが、中心部８ａを中心とする径方向に切断する断面において、対称的に配置されるように、各ｐ型層８ａ〜８ｅが等しい間隔Ｗ１だけ空けた配置とされ、かつ、各ｐ型層８ａ〜８ｅの幅Ｗ２も等しくされた構造とされている。このようなｐ型層８は、例えば、５×１０17〜１×１０20ｃｍ-3程度の不純物濃度で構成され、各ｐ型層８の間隔Ｗ１が２．０±０．５μｍ程度、幅Ｗ２（図２の径方向寸法）が１．５±０．５μｍ程度とされている。
【００２６】
また、各ｐ型層８は、終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くなるように形成されている。例えば、各ｐ型層８の深さは、０．７〜１．５μｍ程度とされ、ｐ型リサーフ層６やｐ型ガードリング層７よりも０．２〜１．０μｍ程度深くされている。
【００２７】
このような構造のＪＢＳを備えたＳｉＣ半導体装置では、ショットキー電極４をアノードとオーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加すると、ショットキー電極４とオーミック電極の間に電流が流れる。
【００２８】
一方、外周部領域に関しては、オフ時にショットキー電極４の下方に配置した複数個のｐ型層８からｎ-型ドリフト層２に向かって伸びる空乏層により、ｐ型層８に挟まれたｎ-型ドリフト層２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となる。
【００２９】
このとき、本実施形態では、各ｐ型層８が終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くされているため、定格以上の電圧または電流が印加された、所謂サージ発生時におけるＳＢＤ１０近傍の空乏層が図３に示す断面図のようになる。このように、ｐ型層８が形成された領域において空乏層がｎ-型ドリフト層２の深い位置となり、図１１に示した従来の空乏層と比較して、ショットキー電極４から離れた位置に移動させることが可能となる。これにより、図３の領域Ｒで示したｐ型層８の下方位置全面において電界集中を受けることになり、ＰＮダイオード部に全体でほぼ均等にサージ電流を流せるようにできるため、高いサージ耐圧を得ることが可能となる。
【００３０】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図４は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。なお、図４中では図を簡略化してｐ型ガードリング層７を省略してある。
【００３１】
まず、図４（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図４（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成する。
【００３２】
次に、図４（ｃ）に示す工程では、マスク１１を除去したのち、再びＬＴＯ等で構成されたマスク１２を配置し、フォトリソグラフィ・エッチング工程にてマスク１２のうちｐ型層８の形成予定領域を開口させる。そして、このマスク１２を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型層８を形成する。このとき、イオン注入のエネルギーをｐ型リサーフ層６やｐ型ガードリング層７の形成時よりも高く設定することで、ｐ型不純物がより深くまで注入されるようにすることができる。
【００３３】
その後、図４（ｄ）に示す工程では、マスク１２を除去したのち、ｎ+型基板１の裏面１ｂ側にニッケル、チタン、モリブデン、タングステン等により構成される金属層を形成することにより、オーミック電極５を形成する。さらに、例えば、犠牲酸化でＳｉＣ表面を清浄化した後、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。
【００３４】
そして、図４（ｅ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にＭｏもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。これにより、図１に示したＪＢＳを備えたＳｉＣ半導体装置が完成する。
【００３５】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域において、複数のｐ型層８を配置し、この複数のｐ型層８が終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くなるようにしている。
【００３６】
これにより、ｐ型層８の下方位置全面において電界集中を受けることになり、ＰＮダイオード部に全体でほぼ均等にサージ電流を流せるようにできるため、高いサージ耐圧を得ることが可能となる。
【００３７】
（第２実施形態）
本発明の第２実施形態について説明する。図５は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。本実施形態は、ｐ型層８の形状を第１実施形態に対して変更したものであり、その他に関しては、第１実施形態と同様である。
【００３８】
図５に示すように、本実施形態では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中央部に近づくほどｐ型層８の深さが深くなるようにしている。そして、中央部近傍ではｐ型層８の深さが揃えられた状態とされている。このようにすれば、ショットーキー電極４のうちｎ-型ドリフト層２と接触する領域の中央部において、空乏層をよりｎ-型ドリフト層２の深い位置に下げることが可能となる。これにより、終端構造とｐ型層８との境界位置でより電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００３９】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、図４（ｃ）に示す工程において、例えば、深さが異なるｐ型層８ごとにマスク１２を複数個用意し、順番にイオン注入を行えば良い。
【００４０】
（第３実施形態）
本発明の第３実施形態について説明する。図６は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。本実施形態は、ｐ型層８の形状を第１実施形態に対して変更したものであり、その他に関しては、第１実施形態と同様である。
【００４１】
図６に示すように、本実施形態では、ｐ型層８が浅くなるほど幅広となる形状（ｎ+型基板１の平面方向の寸法が大きくなる形状）、換言するとショットキー電極４との接触箇所において幅広となる形状としている。このような形状としても、ショットキー電極４とｐ型層８との接触面積を増やし、ｐ型層８の抵抗値低下を図ることができるため、上記第１実施形態と同様の効果を得ることができる。
【００４２】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、図４（ｃ）に示す工程において、マスク１２の開口部の側壁がテーパ状となるように、マスク１２を加工する際にウェットエッチングとドライエッチングを適宜組み合わせて行うことになる。このようにマスク１２の開口部の側壁をテーパ状にする方法自体は、従来より公知のものであるため、ここでは詳細については省略する。
【００４３】
（第４実施形態）
本発明の第４実施形態について説明する。図７は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。本実施形態は、ｐ型層８の形状を第１実施形態に対して変更したものであり、その他に関しては、第１実施形態と同様である。
【００４４】
図７に示すように、本実施形態では、ｐ型層８のうち最もｐ型リサーフ層６に近い位置となる外周部８ｅが滑らかにｐ型リサーフ層６の深さとなるように、ショットー電極４の外周方向に向かうに連れて深さを浅くしている。このような構造とした場合、サージ発生時における外周部８ｅとｐ型リサーフ層６との境界位置における空乏層の形状が第１実施形態と比べてより滑らかな傾斜となる。これにより、外周部８ｅとｐ型リサーフ層６との間における電界集中を防止でき、高いサージ耐圧を得ることが可能となる。
【００４５】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、図４（ｃ）に示す工程において、マスク１２の形状が部分的にテーパ形状となるようにする必要がある。図８は、本実施形態のＳｉＣ半導体装置を製造する場合のマスク１２の製造工程を示した断面図である。本実施形態の場合、マスク１２のうち外周部８ｅと対応する部分の開口部に関して、外周側の側壁がテーパ形状となるようにする必要がある。このため、例えば、図８（ａ）に示すように、予め、マスク１２のうち外周部８ｅと対応する部分の開口部と対応する部分に、ウェットエッチングとドライエッチングとの組み合わせにより、テーパ状の溝１２ａを形成しておく。そして、図８（ｂ）に示すように、溝１２ａのうち外周側の側壁を構成するテーパ面が覆われるようにレジストマスク１２ｂを配置し、ドライエッチングなどの異方性エッチングにより開口部を形成する。この後、図８（ｃ）に示すように、レジストマスク１２ｂを除去する。これにより、マスク１２のうち外周部８ｅと対応する部分の開口部の外周側の側壁をテーパ形状とすることが可能となる。このようなマスク１２を用いてｐ型不純物をイオン注入すれば、本実施形態のような構造の外周部８ｅを形成できる。
【００４６】
（第５実施形態）
本発明の第５実施形態について説明する。図９は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＢ−Ｂ断面が図１、図５〜図７に相当する。本実施形態のＳｉＣ半導体装置は、第１〜第４実施形態に対してＪＢＳおよび終端構造のレイアウト構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４７】
図９に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部を角を丸めた正方形とし、各ｐ型層８ａ〜８ｅもその形状に合わせて角を丸めた正方形状としている。換言すると、中心部８ａが角を丸めた正方形とされ、それを囲むように他のｐ型層８ｂ〜８ｅも角を丸めた正方形の枠状とされている。このような構成にしても、上記第１〜第４実施形態と同様の効果を得ることができる。
【００４８】
（第６実施形態）
本発明の第６実施形態について説明する。図１０は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＣ−Ｃ断面がほぼ図１、図５〜図７等と一致する。本実施形態のＳｉＣ半導体装置は、第１〜第４実施形態に対してＪＢＳおよび終端構造のレイアウト構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４９】
図１０に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部を正六角形とし、その内側に正六角形とされたｐ型層８を多数ハニカム状に配置した構造としている。各ｐ型層８は同サイズとされ、各ｐ型層８の間（各ｐ型層８の周囲を囲む部分）のｎ-型ドリフト層２は等間隔とされている。そして、各ｐ型層８は、ショットキー電極４の中心に対して点対称に配置されている。なお、図１０のＣ−Ｃ断面中において、ｐ型層８は６個しか配置されていないため、実際には図１の断面とｐ型層８の個数が異なるが、図１０で示したｐ型層８の個数などは単なる例示であり、これ以上の数であっても構わない。このような構成にしても、上記第１〜第４実施形態と同様の効果を得ることができる。
【００５０】
（他の実施形態）
上記各実施形態では、各図においてｐ型層８の数の一例を示したが、これに限るものではない。また、第５実施形態において、ｐ型リサーフ層６の内側の端部の形状やｐ型層８の形状として、角の丸めた正方形を例に挙げて説明したが、その他の角を丸めた正多角形としても構わない。勿論、特許文献１に示されるようにｐ型層８がストライプ状に配置されるものにおいて、ｐ型リサーフ層６よりも深くするような構造としても構わない。
【００５１】
また、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。
【図３】図１に示すＳｉＣ半導体装置のサージ発生時の空乏層の広がる様子を示した断面図である。
【図４】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図６】本発明の第３実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図７】本発明の第４実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図８】図７に示すＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【図９】本発明の第５実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。
【図１０】本発明の第６実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。
【図１１】従来のＪＢＳを備えた半導体装置の断面図である。
【符号の説明】
【００５３】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…絶縁膜、３ａ…開口部、４…ショットキー電極、５…オーミック電極、６…ｐ型リサーフ層、７…ｐ型ガードリング層、８…ｐ型層、８ａ…中心部、８ｂ〜８ｄ…内周部、８ｅ…外周部、１０…ＳＢＤ、１１…マスク、１２…マスク
【図１】
2008282973.tif 000003
【図２】
2008282973.tif 000004
【図３】
2008282973.tif 000005
【図４】
2008282973.tif 000006
【図５】
2008282973.tif 000007
【図６】
2008282973.tif 000008
【図７】
2008282973.tif 000009
【図８】
2008282973.tif 000010
【図９】
2008282973.tif 000011
【図１０】
2008282973.tif 000012
【図１１】
2008282973.tif 000013