(57)【要約】【課題】オーディオパワーアンプの待機モードを解除する際、或いは電源オン・オフ時に発生する、いわゆる「ポップ音」を低減させる定電圧回路を提供する。【解決手段】入力電圧を所定の電圧に変換して出力する定電圧回路であって、前記定電圧回路から外部に定電圧を出力する出力回路と、前記定電圧回路から出力可能な最大出力電流を生成する最大電流発生回路と、を有し、前記出力回路から出力可能な最大出力電流を、前記最大電流発生回路で生成した電流値と同じ値にする手段を有することを特徴とする。【選択図】図１
2008199665.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を所定の電圧に変換して出力する定電圧回路であって、
前記定電圧回路から外部に定電圧を出力する出力回路と、
前記定電圧回路から出力可能な最大出力電流を生成する最大電流発生回路と、を有し、
前記出力回路から出力可能な最大出力電流を、前記最大電流発生回路で生成した電流値と同じ値にする手段を有することを特徴とする定電圧回路。
【請求項２】
前記最大電流発生回路は、
ソースを第１の電流源に接続し、ゲートを前記定電圧回路の出力に接続した第１のＭＯＳＦＥＴと、
ソースを前記第１のＭＯＳＦＥＴと共通接続し、ゲートを０Ｖと前記所定の電圧との中間電圧である第１の中間電圧に接続した第２のＭＯＳＦＥＴと、
ソースを第２の電流源に接続し、ゲートを前記定電圧回路の出力に接続した第３のＭＯＳＦＥＴと、
ソースを前記第３のＭＯＳＦＥＴと共通接続し、ゲートを前記第１の中間電圧と前記所定の電圧との中間電圧である第２の中間電圧に接続した第４のＭＯＳＦＥＴと、を有し、
前記最大出力電流は、少なくとも、前記第１のＭＯＳＦＥＴのドレイン電流と、
前記第２のＭＯＳＦＥＴのドレイン電流との第１の差電流と、
前記第４のＭＯＳＦＥＴのドレイン電流と、
前記第３のＭＯＳＦＥＴのドレイン電流との第２の差電流との和であることを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記最大電流発生回路は、複数の電流源を有し、
前記定電圧回路が立ち上がる際の出力電圧に応じて、前記複数の電流源から出力される電流を任意の組み合わせで加減算を行い、その結果を最大出力電流として設定する手段を有することを特徴とする請求項１または請求項２記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオパワーアンプの待機モードを解除する際、或いは電源オン・オフ時に発生する、いわゆる「ポップ音」を低減させる定電圧回路に関する。
【背景技術】
【０００２】
オーディオパワーアンプにおいて、電源オン・オフ時、あるいは待機モード解除時に、オーディオパワーアンプ回路の各部の電圧が立ち上がるまでの過渡期に、スピーカから衝撃性の異音が発生する。この異音は「ポップ音」もしくは「ボツ音」と呼ばれており、聴き手にとって非常に耳障りであり、大きな不快感をもたらす音である。更には、このポップ音がスピーカを破損させる場合もある。
【０００３】
従来技術では、ポップ音を防止するために、電源投入時、或いは待機モード解除時にアンプの電源が十分に立ち上がるまで、アンプの信号伝達動作を一定時間だけ強制的に停止させるミュート制御を行ったり、電圧変化の早い信号を、コンデンサと抵抗の組み合わせによる遅延回路を用いて信号を鈍らせたりしていた。
以下に、従来のポップ音を低減させる回路の一例を示す。
【０００４】
図１０は、ポップ音対策を行っていない従来のオーディオアンプの回路例である。
パワーアンプＡＭＰ１は、差動増幅回路を入力段に備えている。パワーアンプＡＭＰ１の反転入力（−端子）には、抵抗Ｒ１１を介して、オーディオ信号（ＩＮ）が入力されている。また、パワーアンプＡＭＰ１１の出力と反転入力（−端子）との間には、帰還抵抗Ｒ１２が接続されている。なお、パワーアンプの利得は、抵抗Ｒ１１と抵抗Ｒ１２との比率で決定される。
パワーアンプＡＭＰ１の非反転入力（＋端子）には、基準電圧ＶｓがボルテージフォロアＡＭＰ２を介して接続されている。ボルテージフォロアＡＭＰ２の出力電圧ＳＧｏｕｔは、オーディオ信号のシグナル・グラウンド（以下、シグナルＧＮＤ、またはＳＧと言う。）として用いられる。シグナルＧＮＤ（ＳＧ）端子とグラウンドとの間には、シグナルＧＮＤ電圧を安定化させるために、コンデンサＣ１２が接続されている。
【０００５】
パワーアンプ（ＡＭＰ１）の出力端子には、直流分カット用のコンデンサＣ１１を介して、スピーカが接続されている。この回路では、電源投入時、或いは待機モード解除時に、図１２の１点破線に示すようにシグナルＧＮＤ電圧（ＳＧｏｕｔ）が急速に立ち上がるため、ポップ音が発生する。ポップ音の発生を抑えるために、図１１に示すような対策を施す。
図１１は、ポップ音対策を行っている従来のオーディオアンプの回路例である。
図１０と比較して、基準電圧Ｖｓの部分が、２つの抵抗Ｒ１３、Ｒ１４と、コンデンサＣ１３とに置き換えている。このため、電源投入時、或いは待機モード解除時におけるボルテージフォロアＡＭＰ２の非反転入力（＋端子）の電圧、及び出力電圧ＳＧｏｕｔは、図８の実線で示すように、ゆっくりと上昇するようになる。この結果、ポップ音の低減が行われる。
【０００６】
また、この他にも、ポップ音を低減させる従来の技術として、オーディオパワーアンプにおいて、待機設定信号による間接的な電源のオン／オフ制御を行うことができ、かつ不快なポップ音を発生する急激な過渡変化を抑制することができるとともに、配線短絡等による破壊を確実に防止できるようにするオーディオパワーアンプＩＣに関する発明がある（特許文献１参照）。
【特許文献１】特開平１０−２６１９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１１に示す回路では、ポップ音が気にならないレベルまで低減するためには、コンデンサＣ１３の容量を大きくする必要があり、通常、ＩＣに集積させることが不可能であり、外付けになってしまう。このため、携帯電話や、ヘッドフォンステレオ等の小型機器に使用する場合、コンデンサＣ１３の大きさ（サイズ）が障害となって、小型軽量化の妨げとなっていた。
【０００８】
更に、図１１の回路で、ポップ音を気にならないレベルまで低減するには、電源投入、または待機モード解除から、使用可能になるまでの時間（図１２の時間Ｔ）が長くなってしまう。使用可能状態までの時間を短くするために、コンデンサＣ１３の容量を小さくすると、ポップ音の低減が十分に行われず、耳障りな音が残ってしまうという課題があった。
【０００９】
ここで、「耳障りな音が残ってしまう」現象について、簡単に説明しておく。
一般的に、「聴いていて心地のよい音」とは、比較的低周波数の音であり、また、異なる周波数の音波の周波数が重ね合わさっている場合は、それらの周波数が整数倍である場合や、ある一定の関係（簡単な整数比）である場合に、心地よい音となって聞こえる。
例えば、ピアノの鍵盤中央の「ラ音」は、約４４２Ｈｚで調律されていて、前記ラ音の１オクターブ下の「低ラ音」は、約２２１Ｈｚで調律されている。一方、前記ラ音の１オクターブ上の「高ラ音」は、約８８４Ｈｚで調律されている。このため、「低ラ音」、「ラ音」、「高ラ音」を同時に叩くと、「低ラ音」を基準とした整数倍の音が重ね合わされるため、非常に調和の取れた音が発生する。
【００１０】
一方で、「耳障りな音」とは、「心地のよい音」の逆であり、高周波寄りの音であったり、異なる周波数の音波が、複雑に重ね合わさっているときに聞こえる音である。
例えば、ピアノの鍵盤をランダムに、且つ沢山の鍵盤を同時に叩くと、互いの周波数の関係は、上記のように互いに整数倍であったり、簡単な整数比であることはなく、そのため、不快な音が発生する。
そのため、音波の周波数を低周波寄りに変更することにより、あるいは、幾つかの周波数成分の音波をカットすることにより、ポップ音の音質を変更すれば、ポップ音の不快感は少なくなる。
【００１１】
本発明は上記事情を鑑みてなされたものであり、オーディオパワーアンプの待機モードを解除する際、或いは電源オン・オフ時に発生する、いわゆる「ポップ音」を低減させる定電圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる目的を達成するために本発明は以下の特徴を有する。
【００１３】
＜低電圧回路＞
本発明にかかる低電圧回路は、
入力電圧を所定の電圧に変換して出力する定電圧回路であって、
前記定電圧回路から外部に定電圧を出力する出力回路と、
前記定電圧回路から出力可能な最大出力電流を生成する最大電流発生回路と、を有し、
前記出力回路から出力可能な最大出力電流を、前記最大電流発生回路で生成した電流値と同じ値にする手段を有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、オーディオパワーアンプの待機モードを解除する際、或いは電源オン・オフ時に発生する、いわゆる「ポップ音」を低減させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に示すように、音波を発するスピーカを有する増幅装置、特にオーディオパワーアンプ、或いは音声増幅器に対して、本発明に係るポップ音低減回路を組み込むのが最も有効な実施形態である。
また、一般的な定電圧回路の保護回路としても使用可能であり、本発明の電流制限を定電圧回路に応用することによって、今までにない特殊な電流保護を行うことができるようになる。
【実施例】
【００１６】
次に、添付図面を参照しながら、本発明の実施形態を説明する。
図１は、本発明の一実施例であるポップ音低減回路の回路図である。
ポップ音低減回路は、入力段に差動増幅回路を備えたパワーアンプＡＭＰ１、利得を設定する入力抵抗Ｒ１１と帰還抵抗Ｒ１２、直流分をカット・オフするコンデンサＣ１１、及びスピーカからなるパワーアンプ部と、基準電圧Ｖｓ、ボルテージフォロアＡＭＰ２、ボルテージフォロアＡＭＰ２から出力可能な最大出力電流を設定する最大電流発生回路からなるシグナルＧＮＤ電圧発生回路で構成されている。
なお、最大電流発生回路は、シグナルＧＮＤ電圧が立ち上がる直前の電圧を記憶するスイッチ手段ＳＷと、ホールドコンデンサＣＨと、ボルテージフォロアＡＭＰ３で構成されたサンプルホールド回路を含んでいる。
更に、シグナルＧＮＤ（ＳＧ）端子とＧＮＤとの間には、シグナルＧＮＤ電圧を安定化させるために、コンデンサＣ１２が接続されている。
パワーアンプ部については、従来の技術と同じ技術を用いているため、説明を省略する。
【００１７】
次に、シグナルＧＮＤ電圧発生回路の各部について、説明を行う。
スイッチ手段ＳＷは、スリープ信号ＩＳＬＰがハイレベルのときはオンとなり、ローレベルのときはオフとなる。待機時は、スリープ信号ＩＳＬＰがハイレベルになっているので、スイッチ手段ＳＷはオンである。また、待機時はボルテージフォロアＡＭＰ２が停止しているので、出力電圧は０Ｖとなり、この電圧でホールドコンデンサＣＨは充電されるので、電圧は０Ｖである。
【００１８】
待機モードが解除されると、スリープ信号ＩＳＬＰがローレベルになり、スイッチ手段ＳＷをオフとし、ホールドコンデンサＣＨの電圧を保持する。ホールドコンデンサＣＨの電圧は、ボルテージフォロアＡＭＰ３から出力される。
最大電流発生回路は、基準電圧Ｖｓと、ボルテージフォロアＡＭＰ３の出力電圧と、シグナルＧＮＤ電圧ＳＧｏｕｔを受けて、ボルテージフォロアＡＭＰ２から出力可能な最大出力電流と同じ電流を発生する。
【００１９】
図２は、本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧とボルテージフォロアＡＭＰ２の最大出力電流との関係を示すグラフである。
実線Ａで示すグラフは、電源投入時のシグナルＧＮＤ電圧と最大出力電流との関係である。
また、破線Ｂで示すグラフは、待機モード解除時のシグナルＧＮＤ電圧と最大出力電流との関係である。
シグナルＧＮＤ電圧ＳＧｏｕｔが低い場合は、最大出力電流Ｉｏｕｔが小さく、シグナルＧＮＤ電圧ＳＧｏｕｔが上昇するに連れ、最大出力電流Ｉｏｕｔは大きくなり、シグナルＧＮＤ電圧ＳＧｏｕｔが基準電圧Ｖｓの１／２付近で最大となる。更に、シグナルＧＮＤ電圧ＳＧｏｕｔを基準電圧Ｖｓまで上昇させると、最大出力電流Ｉｏｕｔは小さくなる。
【００２０】
図３は、本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧の時間変化特性を示すグラフである。
ボルテージフォロアＡＭＰ２の出力には、コンデンサＣ１２（図１参照）が接続されているので、コンデンサＣ１２をボルテージフォロアＡＭＰ２の出力で充電することになる。そのため、ボルテージフォロアＡＭＰ２の最大出力電流の値によって、シグナルＧＮＤ電圧の立ち上がる速度が異なる。図３の区間Ｂの立ち上がり部分に示すように、立ち上がり開始時は最大出力電流が小さいのでゆっくり上昇し、立ち上がりの中間では最大出力電流が大きくなるので速くなり、基準電圧Ｖｓに近づくと再び最大出力電流が小さくなるのでゆっくり上昇するようになる。
【００２１】
次に、待機モードに移行した後、直ぐにまた待機モードが解除されたような場合は、図３の区間Ｃに示すように、シグナルＧＮＤ電圧が立ち下がる途中で、スリープ信号ＩＳＬＰがローレベルに変化するので、このときシグナルＧＮＤ電圧をホールドコンデンサＣＨに記憶する。すると、最大電流発生回路はホールドされた電圧を基準に、図２の破線Ｂで示すような最大出力電流を発生する。シグナルＧＮＤ電圧はこの電流を受けて立ち上がるので、図３の区間Ｄの立ち上がり部分（破線）に示すように、図３の区間Ｂの立ち上がり部分と相似した特性で立ち上がる。
【００２２】
図４は、本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、シグナルＧＮＤ電圧の時間変化を比較したグラフである。
実線は、本発明のポップ音対策を施したパワーアンプのシグナルＧＮＤ電圧の時間変化である。
破線は、従来のポップ音対策を施したパワーアンプのシグナルＧＮＤ電圧の時間変化であり、１点破線は、ポップ音対策を施していないパワーアンプの時間変化を示している。
【００２３】
図５は、本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、スピーカ入力端子電圧の時間変化を比較したグラフである。
実線は、本発明のポップ音対策を施したパワーアンプのスピーカ入力電圧の時間変化である。
破線は、従来のポップ音対策を施したパワーアンプのスピーカ入力電圧の時間変化であり、１点破線は、ポップ音対策を施していないパワーアンプにおける時間変化を示している。
【００２４】
ポップ音対策を施していないパワーアンプ（図１０参照）では、電源投入時に、シグナルＧＮＤ電圧が短時間で基準電圧Ｖｓに達するため（図４参照）、スピーカへの入力電圧は、かなりの高電圧で急激に上昇し、急激に０に戻る。
従来のポップ音対策を施したパワーアンプ（図１１参照）では、電源投入時に、ポップ音対策を施していないパワーアンプの場合ほどではないが、急激に上昇し、その後緩やかに基準電圧Ｖｓに達するため（図４参照）、スピーカへの入力電圧は、最初は急激に上昇し、その後緩やかに０に落ちていく。
本発明のポップ音対策を施したパワーアンプ（図１参照）では、電源投入時に、緩やかに上昇し、途中まで徐々に上昇度合いが増していき、途中から上昇度合いが減少し、最後は緩やかに基準電圧Ｖｓに達するため（図４参照）、スピーカへの入力電圧は、最初は緩やかに上昇し、ある時間を過ぎると、緩やかに減少し、０に落ちていく。
【００２５】
図４、図５において、図４のシグナルＧＮＤ電圧を微分すると、図５のスピーカ入力電圧が得られる。すなわちスピーカ入力電圧の波形は、シグナルＧＮＤ電圧の微分波形である。そして、スピーカ入力電圧の波形をフーリエ変換することにより、図６が得られる。
【００２６】
図６は、本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、スピーカ入力電圧と周波数の関係を比較、図示したグラフである。
実線は、本発明のポップ音対策を施したパワーアンプのスピーカ入力電圧と周波数の関係を示したグラフである。
破線は、従来のポップ音対策を施したパワーアンプのスピーカ入力電圧と周波数の関係を示し、１点破線は、ポップ音対策を施していないパワーアンプのスピーカ入力電圧と周波数の関係を示したグラフである。なお、縦軸はデシベル表記である。
理想的には、スピーカ入力端子の電圧が正弦波（サイン・カーブ）に近づくとスペクトルが１つの周波数に立つことになり、すなわち耳障りになりにくい音が発生する。また、高周波数の音は、一般的に耳障りな音である。
【００２７】
３つのケースについて比較すると、ポップ音対策を施していないパワーアンプでは、全体的に強度が大きく、故にポップ音が大きくなる。
逆に、本発明のポップ音低減回路を有するパワーアンプでは、低周波側にスペクトルが集まっていて、高周波側の強度は、ポップ音対策を施していないパワーアンプ、従来のポップ音対策を施したパワーアンプと比較して、小さくなっており、ポップ音が低減されていることが分かる。
【００２８】
この結果、待機モード解除、或いは電源投入時に、使用可能状態に至るまでの時間を短くしても、出力されるポップ音の周波数成分が低周波側に集中し、また、音色も正弦波に近くなるため、従来のような耳障りの音がしなくなった。さらに、待機モードを解除する直前のシグナルＧＮＤ電圧を記憶するサンプルホールド回路（ホールドコンデンサＣＨ）を設けたことにより、待機モードに移行した直後に再び待機モードを解除しても、ポップ音の改善が行えるようになった。
しかも、図１１で述べた、従来外付けにしていた容量の大きいコンデンサＣ１３が不要になるので、機器の小型化が可能となる。
【００２９】
次に、図７、図８を用いて、シグナルＧＮＤ電圧発生回路の詳細について説明する。
図７は、本発明の一実施例であるポップ音低減回路におけるボルテージフォロアＡＭＰ２、及び最大電流発生回路の詳細回路図である。
回路は、基準電圧Ｖｓ、差動増幅回路と出力端子ＳＧｏｕｔの間に設けられた出力回路を含み、構成されている。なお、本図では、ＭＯＳＦＥＴのバックゲートの配線は全て省略してある。
【００３０】
基準電圧Ｖｓは、後述する差動増幅回路の非反転入力ＩＮＰと電源の負側（ＶＳＳ）間に接続されている。
差動増幅回路は、ＭＯＳＦＥＴ（Ｍ１、Ｍ５、Ｍ２、Ｍ０、Ｍ６）を含み、構成されている。ＰｃｈＭＯＳＦＥＴ（Ｍ１）とＰｃｈＭＯＳＦＥＴ（Ｍ５）は、差動入力を構成し、ＰｃｈＭＯＳＦＥＴ（Ｍ６）は差動増幅回路のバイアス電流を供給する。ＮｃｈＭＯＳＦＥＴ（Ｍ２）とＮｃｈＭＯＳＦＥＴ（Ｍ０）はカレントミラーを構成しており、差動入力の負荷となっている。
出力回路は、ＰｃｈＭＯＳＦＥＴ（Ｍ７）とＮｃｈＭＯＳＦＥＴ（Ｍ３）で構成されている。
【００３１】
ＰｃｈＭＯＳＦＥＴ（Ｍ７）のゲートは、所定のバイアス電圧（ＢＰ）に接続され、電流源Ｉ１を構成している。ＮｃｈＭＯＳＦＥＴ（Ｍ３）のゲートは、前記差動増幅回路の出力であるＮｃｈＭＯＳＦＥＴ（Ｍ０）のドレインに接続されている。ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレインと、ＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレインは、ＮｃｈＭＯＳＦＥＴ（Ｍ３Ｂ）を介して接続されているので、ＮｃｈＭＯＳＦＥＴ（Ｍ３）のゲートを入力、ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレインを出力とする増幅回路を構成している。
更に、ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレインは、抵抗Ｒ０を介して差動増幅回路の反転入力（ＩＮＭ）に接続されているので、前記差動増幅回路と一体となってボルテージフォロアＡＭＰ２を構成している。ボルテージフォロアＡＭＰ２の出力は、シグナルＧＮＤとして、出力端子ＳＧｏｕｔより出力される。
【００３２】
最大電流発生回路は、前記ボルテージフォロアが出力できる最大電流値を設定するための電流発生部と、設定された電流値を前記出力回路に伝える伝達部に分けられる。
伝達部は、ＭＯＳＦＥＴ（Ｍ２５、Ｍ１４、Ｍ１５、Ｍ１５Ｂ）で構成されている。ＰｃｈＭＯＳＦＥＴ（Ｍ１４）は、前記ＰｃｈＭＯＳＦＥＴ（Ｍ７）とカレントミラー回路を構成しているので、ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレイン電流Ｉ１と同じドレイン電流Ｉ２を生成する。
ＮｃｈＭＯＳＦＥＴ（Ｍ１５）のドレイン電流Ｉ７は、ＰｃｈＭＯＳＦＥＴ（Ｍ１４）のドレイン電流Ｉ２から、後述する電流発生部で生成された電流値Ｉ６を引いた電流となる。ＮｃｈＭＯＳＦＥＴ（Ｍ１５）のゲートはＮｃｈＭＯＳＦＥＴ（Ｍ３）のゲートに接続されているため、ＮｃｈＭＯＳＦＥＴ（Ｍ１５）のドレイン電流Ｉ７とＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレイン電流Ｉ８は等しくなる。
すなわち、ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレイン電流Ｉ１の内、シグナルＧＮＤ端子（ＳＧｏｕｔ）から出力できる電流値Ｉｏｕｔは、ＰｃｈＭＯＳＦＥＴ（Ｍ７）のドレイン電流Ｉ１からＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレイン電流Ｉ８を引いた電流値である。前記したようにＮｃｈＭＯＳＦＥＴ（Ｍ３）のドレイン電流Ｉ８とＮｃｈＭＯＳＦＥＴ（Ｍ１５）のドレイン電流Ｉ７は同じであるから、結局シグナルＧＮＤ端子（ＳＧｏｕｔ）から出力できる最大電流値Ｉｏｕｔは、最大電流発生回路で生成された電流値Ｉ６と同じになる。
【００３３】
さらに、ＮｃｈＭＯＳＦＥＴ（Ｍ１５）のゲートは、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）のソースに接続されている。また、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）のゲートはＮｃｈＭＯＳＦＥＴ（Ｍ１５Ｂ）を介してＮｃｈＭＯＳＦＥＴ（Ｍ１５）のドレインに接続され、さらにドレインは電源ＶＤＤで接続されているので、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）は、ボルテージフォロアＡＭＰ２の出力電流が最大値に達した後の、ＮｃｈＭＯＳＦＥＴ（Ｍ１５）のゲート電圧を制御する。
なお、ＮｃｈＭＯＳＦＥＴ（Ｍ３Ｂ）とＮｃｈＭＯＳＦＥＴ（Ｍ１５Ｂ）は、それぞれＮｃｈＭＯＳＦＥＴ（Ｍ３）とＮｃｈＭＯＳＦＥＴ（Ｍ１５）のチャネル長変調効果による影響を改善するためのものである。
【００３４】
電流発生部は、ＭＯＳＦＥＴ（Ｍ１６〜Ｍ２４：Ａ、Ｂ、Ｃ付きを含む）で構成されている。
ＰｃｈＭＯＳＦＥＴ（Ｍ１６、Ｍ２１、Ｍ２０）は、ゲートを所定のバイアス電圧ＢＰに接続した定電流源（Ｉ３：Ｉ４：Ｉ５）を構成している。ＰｃｈＭＯＳＦＥＴ（Ｍ１６Ａ、Ｍ２１Ａ、Ｍ２０Ａ）は、チャネル長変調効果による影響を改善するためのものである。
ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）は、定電流源であるＰｃｈＭＯＳＦＥＴ（Ｍ２０）のドレイン電流Ｉ５を分流している。ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のソースは共通接続され、さらにＰｃｈＭＯＳＦＥＴ（Ｍ２０Ａ）のドレインに接続されている。ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）のゲートはシグナルＧＮＤの出力端子（ＳＧｏｕｔ）に接続され、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のゲートは端子ＬＩＭＴＬを介して図８の第１の中間電圧に接続されている。
【００３５】
図８は、本発明の一実施例であるポップ音低減回路におけるサンプルホールド回路を示す図である。
スイッチ手段ＳＷは、ＮｃｈＭＯＳＦＥＴ（Ｍ１１５）で構成され、ゲートにスリープ信号ＩＳＬＰが印加されている。また、ドレインは端子ＳＧｉｎを介してボルテージフォロアＡＭＰ２の出力ＳＧｏｕｔに接続されている。さらに、ソースはボルテージフォロアＡＭＰ３の非反転入力（＋）を構成しているＰｃｈＭＯＳＦＥＴ（Ｍ１０５）のゲートに接続されている。
ホールドコンデンサＣＨは、ＮｃｈＭＯＳＦＥＴ（Ｍ１０９）で構成され、ゲート・ソース間およびゲート・ドレイン間の容量を利用している。ＮｃｈＭＯＳＦＥＴ（Ｍ１０９）のソースとドレインは接続され、さらに電源の負側（ＶＳＳ）に接続されている。また、ゲートはＮｃｈＭＯＳＦＥＴ（Ｍ１１５）のソースに接続されている。
【００３６】
ボルテージフォロアＡＭＰ３は、差動増幅回路と、出力増幅回路で構成されている。
差動増幅回路はＭＯＳＦＥＴ（Ｍ１００、Ｍ１０２、Ｍ１０１、Ｍ１０５、Ｍ１０６）で構成されている。ＰｃｈＭＯＳＦＥＴ（Ｍ１０１）とＰｃｈＭＯＳＦＥＴ（Ｍ１０５）は差動入力を構成し、ＰｃｈＭＯＳＦＥＴ（Ｍ１０６）は差動増幅回路のバイアス電流を供給する。ＮｃｈＭＯＳＦＥＴ（Ｍ１０２）とＮｃｈＭＯＳＦＥＴ（Ｍ１００）はカレントミラーを構成しており、差動入力の負荷となっている。
出力増幅回路はＭＯＳＦＥＴ（Ｍ１０７、Ｍ１０３）で構成されている。差動増幅回路の出力はＮｃｈＭＯＳＦＥＴ（Ｍ１００）のドレインから取り出され、出力増幅回路のＮｃｈＭＯＳＦＥＴ（Ｍ１０３）のゲートに印加される。ＰｃｈＭＯＳＦＥＴ（Ｍ１０７）はＮｃｈＭＯＳＦＥＴ（Ｍ１０３）の定電流負荷である。出力増幅回路の出力はＭＯＳＦＥＴ（Ｍ１０３）のドレインから取り出される。
【００３７】
ＭＯＳＦＥＴ（Ｍ１０３）のドレインは差動増幅回路の反転入力（−）であるＭＯＳＦＥＴ（Ｍ１０１）のゲートに接続されてボルテージフォロアＡＭＰ３を構成している。
さらに、出力増幅回路の出力と基準電圧Ｖｓ間に３つの抵抗（Ｒ１００〜Ｒ１０２）で構成された直列回路が接続されている。抵抗Ｒ１０２と抵抗Ｒ１０１の交点からは、ボルテージフォロアＡＭＰ３の出力電圧と基準電圧Ｖｓの中間電圧である第１の中間電圧ＬＩＭＴＬが、抵抗Ｒ１０１と抵抗Ｒ１００の交点からは、第１の中間電圧ＬＩＭＴＬと基準電圧Ｖｓの中間電圧である第２の中間電圧ＬＩＭＴＨが出力される。この２つの電圧は、端子ＬＩＭＴＨと端子ＬＩＭＴＬを介して、図７の端子ＬＩＭＴＨと端子ＬＩＭＴＬに接続されている。
【００３８】
ＮｃｈＭＯＳＦＥＴ（Ｍ１１０）は、ボルテージフォロアの作動を制御する働きをするＮｃｈＭＯＳＦＥＴ（Ｍ１１０）のゲートにはスリープ信号ＩＳＬＰが接続され、ドレインはＮｃｈＭＯＳＦＥＴ（Ｍ１０３）のゲートに接続され、ソースはＶＳＳに接続されている。スリープ信号ＩＳＬＰがハイレベルの間はオンとなるので、待機時はＮｃｈＭＯＳＦＥＴ（Ｍ１０３）のゲート電圧を０ＶにしてＮｃｈＭＯＳＦＥＴ（Ｍ１０３）をオフにし、ボルテージフォロアの動作を停止する。なお、前記のように待機時はスイッチ手段ＳＷのＮｃｈＭＯＳＦＥＴ（Ｍ１１５）はオンとなっているので、ホールドコンデンサＣＨはシグナルＧＮＤ電圧で充電されるが、待機時のシグナルＧＮＤ電圧は０Ｖなので、待機モードが解除されたときは、サンプルホールド回路の出力電圧は０Ｖ（ＶＳＳ）をホールドする。
【００３９】
図９は、本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧とドレイン電流との関係を示すグラフである。
最初に、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）のドレイン電流Ｉ５Ａ、およびＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流Ｉ５Ｂと、立ち上がり時のシグナルＧＮＤ電圧ＳＧｏｕｔの関係を示す。
破線がＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）のドレイン電流Ｉ５Ａ、実線がＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流Ｉ５Ｂである。なお、実施例では定電流源（Ｉ３〜Ｉ５）をそれぞれ２．４μＡとしている。
シグナルＧＮＤ電圧ＳＧｏｕｔが第１の中間電圧より十分低い場合は、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）だけがオンするため、ＰｃｈＭＯＳＦＥＴ（Ｍ２０）のドレイン電流Ｉ５は全てＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）に流れる。この電流Ｉ５ＡはＮｃｈＭＯＳＦＥＴ（Ｍ２３）のドレインに供給される。
シグナルＧＮＤ電圧ＳＧｏｕｔが第１の中間電圧に近づくに連れ、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流Ｉ５Ｂが流れ出し、その分、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）のドレイン電流Ｉ５Ａが減少する。第１の中間電圧と同電位になった時点で、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流（Ｉ５Ａ：Ｉ５Ｂ）は等しくなる。
【００４０】
さらに、シグナルＧＮＤ電圧ＳＧｏｕｔが上昇すると、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流Ｉ５Ｂの方が大きくなり、２．４μＡに達すると、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｂ）のドレイン電流Ｉ５Ａは０アンペアになる。ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｃ）のドレイン電流Ｉ５ＢはＮｃｈＭＯＳＦＥＴ（Ｍ２２）のドレインに供給される。
同様に、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）は、定電流源であるＰｃｈＭＯＳＦＥＴ（Ｍ２１）のドレイン電流Ｉ４を分流している。ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のソースは共通接続され、さらにＰｃｈＭＯＳＦＥＴ（Ｍ２１Ａ）のドレインに接続されている。ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）のゲートはシグナルＧＮＤの出力端子ＳＧｏｕｔに接続され、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のゲートは端子ＬＩＭＴＨを介して図８の第２の中間電圧に接続されている。
【００４１】
次に、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）のドレイン電流Ｉ４Ａ、およびＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流Ｉ４Ｂと、立ち上がり時のシグナルＧＮＤ電圧の関係を示す。
１点鎖線がＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）のドレイン電流Ｉ４Ａ、点線がＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流Ｉ４Ｂである。
シグナルＧＮＤ電圧（ＳＧｏｕｔ）が第２の中間電圧より十分低い場合は、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）だけがオンするため、ＰｃｈＭＯＳＦＥＴ（Ｍ２１）のドレイン電流Ｉ４は全てＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）に流れる。この電流Ｉ４ＡはＮｃｈＭＯＳＦＥＴ（Ｍ２２）のドレインに供給される。
シグナルＧＮＤ電圧（ＳＧｏｕｔ）が第２の中間電圧に近づくに連れ、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流Ｉ４Ｂが流れ出し、その分、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）のドレイン電流Ｉ４Ａが減少する。第２の中間電圧と同電位になった時点で、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）とＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流（Ｉ４Ａ：Ｉ４Ｂ）は等しくなる。
【００４２】
さらに、シグナルＧＮＤ電圧（ＳＧｏｕｔ）が上昇すると、ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流Ｉ４Ｂの方が大きくなり、２．４μＡに達すると、ＰｃｈＭＯＳＦＥＴ（Ｍ２２Ｂ）のドレイン電流Ｉ４Ａは０アンペアになる。ＰｃｈＭＯＳＦＥＴ（Ｍ２３Ｃ）のドレイン電流Ｉ４ＢはＮｃｈＭＯＳＦＥＴ（Ｍ２３）のドレインに供給される。
ＰｃｈＭＯＳＦＥＴ（Ｍ１６）のドレイン電流Ｉ３は、ＮｃｈＭＯＳＦＥＴ（Ｍ１７）とＮｃｈＭＯＳＦＥＴ（Ｍ２４）のドレインに供給されている。
ＮｃｈＭＯＳＦＥＴ（Ｍ１７）とＮｃｈＭＯＳＦＥＴ（Ｍ２３）は１：１のカレントミラーを構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ１７）のドレイン電流Ｉ３ＡはＮｃｈＭＯＳＦＥＴ（Ｍ２３）のドレイン電流（Ｉ５Ａ＋Ｉ４Ｂ）と同じである。そのため、ＮｃｈＭＯＳＦＥＴ（Ｍ２４）のドレイン電流Ｉ３Ｂは、ＮｃｈＭＯＳＦＥＴ（Ｍ１６）のドレイン電流Ｉ３からＮｃｈＭＯＳＦＥＴ（Ｍ２３）のドレイン電流（Ｉ５Ａ＋Ｉ４Ｂ）を引いた電流値となる。
ＮｃｈＭＯＳＦＥＴ（Ｍ１８）およびＮｃｈＭＯＳＦＥＴ（Ｍ１８Ｂ）とＮｃｈＭＯＳＦＥＴ（Ｍ２２）は１：８のカレントミラーを構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ１８）のドレイン電流はＮｃｈＭＯＳＦＥＴ（Ｍ２２）のドレイン電流（Ｉ４Ａ＋Ｉ５Ｂ）の１／８の電流となる。
【００４３】
また、ＮｃｈＭＯＳＦＥＴ（Ｍ１９）およびＮｃｈＭＯＳＦＥＴ（Ｍ１９Ｂ）とＮｃｈＭＯＳＦＥＴ（Ｍ２４）およびＮｃｈＭＯＳＦＥＴ（Ｍ２４Ｂ）は１：２のカレントミラーを構成しているので、ＮｃｈＭＯＳＦＥＴ（Ｍ１９）のドレイン電流はＮｃｈＭＯＳＦＥＴ（Ｍ２４）のドレイン電流（Ｉ３Ｂ＝Ｉ３−Ｉ５Ａ−Ｉ４Ｂ）の１／２の電流となる。ＮｃｈＭＯＳＦＥＴ（Ｍ１９Ｂ）のドレインはＮｃｈＭＯＳＦＥＴ（Ｍ１８Ｂ）のドレインに接続されているで、最大電流発生回路で生成した電流Ｉ６はＮｃｈＭＯＳＦＥＴ（Ｍ１８）のドレイン電流（Ｉ４Ａ＋Ｉ５Ｂ）／８と、ＮｃｈＭＯＳＦＥＴ（Ｍ１９）のドレイン電流（Ｉ３−Ｉ５Ａ−Ｉ４Ｂ）／２の和になる。上記内容を式で表すと以下のようになる。
Ｉ６  ＝（Ｉ４Ａ＋Ｉ５Ｂ）／８＋Ｉ３Ｂ／２・・・（式１）
Ｉ３Ｂ＝Ｉ３−Ｉ３Ａ＝Ｉ３−Ｉ５Ａ−Ｉ４Ｂ・・・（式２）
式２を式１に代入すると、以下の式３が得られる。
Ｉ６  ＝（Ｉ４Ａ＋Ｉ５Ｂ）／８＋（Ｉ３−Ｉ５Ａ−Ｉ４Ｂ）／２・・・（式３）
なお、ＮｃｈＭＯＳＦＥＴ（Ｍ１８Ｃ：Ｍ１８Ｂ：Ｍ１９Ｂ：Ｍ２４Ｂ）は、チャネル長変調効果による影響を改善するためのものである。
【００４４】
ＮｃｈＭＯＳＦＥＴ（Ｍ４）と（Ｍ４Ｂ）は、待機時にシグナルＧＮＤ電圧発生回路の動作を停止させる働きをする。ＮｃｈＭＯＳＦＥＴ（Ｍ４）のゲートにはスリープ信号ＩＳＬＰが印加されている。また、ドレインはＮｃｈＭＯＳＦＥＴ（Ｍ３）と（Ｍ１５）のゲートに接続されているので、スリープ信号ＩＳＬＰがハイレベルになるとＮｃｈＭＯＳＦＥＴ（Ｍ３）と（Ｍ１５）のゲートを０Ｖにし、ＮｃｈＭＯＳＦＥＴ（Ｍ３）と（Ｍ１５）をオフにする。また、ＮｃｈＭＯＳＦＥＴ（Ｍ４Ｂ）のゲートにもスリープ信号ＩＳＬＰが印加されている。ＮｃｈＭＯＳＦＥＴ（Ｍ４Ｂ）のドレインは、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）のゲートに接続されているので、スリープ信号ＩＳＬＰがハイレベルになると、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）のゲートを０Ｖにし、ＮｃｈＭＯＳＦＥＴ（Ｍ２５）をオフにする。
さらに、図示しない回路によって、スリープ信号ＩＳＬＰがハイレベルになると、バイアス電圧ＢＰも電源ＶＤＤにショートされるので、シグナルＧＮＤ電圧発生回路は動作を停止する。
【００４５】
上記実施例で述べた最大電流発生回路では、ＮｃｈＭＯＳＦＥＴ（Ｍ１８）およびＮｃｈＭＯＳＦＥＴ（Ｍ１８Ｂ）とＮｃｈＭＯＳＦＥＴ（Ｍ２２）のカレントミラー比を１：８、また、ＮｃｈＭＯＳＦＥＴ（Ｍ１９）およびＮｃｈＭＯＳＦＥＴ（Ｍ１９Ｂ）とＮｃｈＭＯＳＦＥＴ（Ｍ２４）およびＮｃｈＭＯＳＦＥＴ（Ｍ２４Ｂ）のカレントミラー比を１：２としたが、これらの比を変更することで、シグナルＧＮＤ電圧と最大電流の関係を変えることが可能であるので、これらの比を別の値に変えることで、ポップ音の音色を変えることが可能となる。
【００４６】
また、上記実施例の電圧ＬＩＭＴＬと電圧ＬＩＭＴＨの値を変えても、音色を変えることが可能である。
さらに、上記実施例では、３つの電流源を分割する比率を、シグナルＧＮＤ電圧の立ち上がり電圧に応じて変えてゆき、分割された電流値の加減算を行った結果を出力最大電流としたが、電流源は３つに限ることなく、さらに増やすことで、より細かな立ち上がり特性が設定できることは言うまでも無い。
【００４７】
さらに、上記実施例で述べた最大出力電流設定方式は、一般的な定電圧回路の保護回路としても使用可能である。本発明の電流制限を定電圧回路に応用することによって今までに無い特殊な電流保護を行うことができるようになる。
【００４８】
以上の説明から明らかなように、シグナルＧＮＤの出力にシグナルＧＮＤ電圧に応じて変化する電流制限回路を設けたため、従来外付け部品として必要であったコンデンサが不要となり、小型化が可能となった。また、ポップ音の周波数特性が改善されたことにより、立ち上がり時間を早くしてもポップ音の周波数成分は低周波が多くなり、しかも正弦波に近くなったので不快感が無くなった。
【００４９】
さらに、シグナルＧＮＤ電圧が立ち上がる直前の電圧を記憶するサンプルホールド回路を備えたので、待機時に移行する途中で、再び待機モードを解除した場合でも、ポップ音の改善が可能となった。
【００５０】
さらに、本発明の最大出力電流設定方式は、一般的な定電圧回路の保護回路としても使用可能であるので、従来にない電流保護特性をもった定電圧回路を実現できるようになった。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施例であるポップ音低減回路の回路図である。
【図２】本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧とボルテージフォロアＡＭＰ２の最大出力電流との関係を示すグラフである。
【図３】本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧の時間変化を示すグラフである。
【図４】本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、シグナルＧＮＤ電圧の時間変化を比較したグラフである。
【図５】本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、スピーカ入力端子電圧の時間変化を比較したグラフである。
【図６】本発明の一実施例であるポップ音低減回路を有するパワーアンプ、及び従来のパワーアンプにおける、スピーカ入力電圧と周波数の関係を比較、図示したグラフである。
【図７】本発明の一実施例であるポップ音低減回路におけるボルテージフォロアＡＭＰ２、及び最大電流発生回路の詳細回路図である。
【図８】本発明の一実施例であるポップ音低減回路におけるサンプルホールド回路を示す図である。
【図９】本発明の一実施例であるポップ音低減回路におけるシグナルＧＮＤ電圧とドレイン電流との関係を示すグラフである。
【図１０】ポップ音対策を行っていない従来のオーディオアンプの回路例である。
【図１１】ポップ音対策を行っている従来のオーディオアンプの回路例である。
【図１２】従来のオーディオアンプにおけるシグナルＧＮＤ電圧の時間変化を示すグラフである。
【符号の説明】
【００５２】
ＡＭＰ１    パワーアンプ
ＡＭＰ２、ＡＭＰ３    ボルテージフォロア
ＢＰ    バイアス電圧
Ｃ１１    直流分カット用コンデンサ
Ｃ１２    シグナルＧＮＤ電圧安定化コンデンサ
ＣＨ    ホールドコンデンサ
ＩＳＬＰ    スリープ信号
Ｉ    電流
ＬＩＭＴＨ、ＬＩＭＴＬ    中間電圧
Ｍ    ＭＯＳＦＥＴ（ＰｃｈＭＯＳＦＥＴ、またはＮｃｈＭＯＳＦＥＴ）
Ｒ０    抵抗
Ｒ１１    入力抵抗
Ｒ１２    帰還抵抗
Ｒ１００、Ｒ１０１、Ｒ１０２    抵抗
ＳＧｏｕｔ    シグナルＧＮＤ電圧
ＳＷ    スイッチ手段
ＶＤＤ    電源
ＶＳＳ    電源（負側）
Ｖｓ    基準電圧
【図１】
2008199665.tif 000003
【図２】
2008199665.tif 000004
【図３】
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【図４】
2008199665.tif 000006
【図５】
2008199665.tif 000007
【図６】
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【図７】
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【図８】
2008199665.tif 000010
【図９】
2008199665.tif 000011
【図１０】
2008199665.tif 000012
【図１１】
2008199665.tif 000013
【図１２】
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