(57)【要約】【課題】半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証する。【解決手段】静電破壊保護セルＥＣ１において、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（静電破壊保護素子の一例）は、Ｐ＋型の半導体層からなる分離領域６によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７の幅ＷＢ２より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の素子で形成された内部回路と、前記内部回路に接続され、外部から入力信号が印加され、又は前記内部回路からの出力信号が印加される複数のパッドと、前記パッドに接続され、前記内部回路を静電破壊から保護するための静電破壊保護素子と、前記静電破壊保護素子を囲んで形成された、半導体層からなる第１の分離領域と、前記内部回路を形成する複数の素子を互いに分離する、半導体層からなる第２の分離領域と、を備え、
前記第１の分離領域の幅は、前記第２の分離領域の幅より広いことを特徴とする半導体集積回路。
【請求項２】
前記第１の分離領域は前記静電破壊保護素子の上下左右を囲んで形成されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の分離領域の幅は、前記第２の分離領域の幅の２倍以上広いことを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記第１の分離領域はメタル配線を介して接地されていることを特徴とする請求項１、２、３のいずれかに記載の半導体集積回路。
【請求項５】
前記静電破壊保護素子と前記第１の分離領域とを一体化して１つの静電破壊保護セルを形成し、この静電破壊保護セルを複数個備えることを特徴とする請求項１、２、３、４のいずれかに記載の半導体集積回路。
【請求項６】
前記静電破壊保護素子は、バイポーラトランジスタ、ダイオード又はＭＯＳトランジスタのいずれかによって形成されたことを特徴とする請求項１、２、３、４、５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、静電破壊保護素子を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路において、内部回路を静電破壊から保護するための静電破壊保護素子が設けられている。静電破壊保護素子としては、バイポーラトランジスタ、ダイオード又はＭＯＳトランジスタを用いたものが知られており、パッド、即ち内部回路に接続され、外部から入力信号が印加され、又は前記内部回路からの出力信号が印加される電極に接続されている。このパッドに過大なノイズパルスが印加されると、静電破壊保護素子がオンしてノイズパルスに伴う電流を電源線又は接地線に逃がすことにより、内部回路を保護していた。
【０００３】
尚、静電破壊保護素子を備えた半導体集積回路については、特許文献１、２に記載されている。
【特許文献１】特開２００３−２６４２３８号公報
【特許文献２】特開２００５−５７１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体集積回路のパターンレイアウトによっては、静電破壊強度が低下し、さらに、パッドに印加されるノイズパルスに起因してラッチアップや内部回路の誤動作といった問題も生じていた。
【課題を解決するための手段】
【０００５】
本発明は、複数の素子で形成された内部回路と、前記内部回路に接続され、外部から入力信号が印加され、又は前記内部回路からの出力信号が印加される複数のパッドと、前記パッドに接続され、前記内部回路を静電破壊から保護するための静電破壊保護素子と、前記静電破壊保護素子を囲んで形成された、半導体層からなる第１の分離領域と、前記内部回路を形成する複数の素子を互いに分離する、半導体層からなる第２の分離領域と、を備え、前記第１の分離領域の幅は、前記第２の分離領域の幅より広いことを特徴とする。
【０００６】
この構成によれば、静電破壊保護素子を囲んで形成された第１の分離領域の幅が広く形成されているので、第１の分離領域をベース領域とする寄生バイポーラトランジスタの電流増幅率が低減される。これにより、パッドにノイズパルスが印加された時に寄生バイポーラトランジスタに流れる電流が制限され、静電破壊強度、ラッチアップ強度等を向上させることができる。
【０００７】
また、上記構成に加えて、第１の分離領域はメタル配線を介して接地されているので、寄生バイポーラトランジスタのベース電位が低く抑えられると共に、ベース電流を外に吸い出すことができるので、寄生バイポーラトランジスタがオンしにくくなり、静電破壊強度、ラッチアップ強度等を更に向上させることができる。
【０００８】
更に、上記構成に加えて、静電破壊保護素子と第１の分離領域とを一体化して１つの静電破壊保護セルを形成し、この静電破壊保護セルを複数個、複数のパッドのそれぞれに対応させて配置したので、パッド毎の静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証することができる。
【発明の効果】
【０００９】
本発明によれば、半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させることができる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証することができる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
本発明の第１の実施形態による半導体集積回路について説明する。図１は、半導体集積回路の１つの静電破壊保護セル周辺の回路図であり、図２は静電破壊保護セル周辺の概略のパターンレイアウト図（平面図）、図３は図２のＸ−Ｘ線に沿った断面図である。
【００１１】
静電破壊保護セルＥＣ１は、電源電位ＶＣＣを供給する電源線１と接地電位ＧＮＤを供給する接地線２の間に直列に接続された、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（本発明の静電破壊保護素子の一例）を備える。それらのバイポーラトランジスタのエミッタとベースとは互いに共通接続され、ノイズパルスが印加されない通常状態においては導通しないようになっている。それらのバイポーラトランジスタの接続点は、パッド５に接続されている。パッド５は、半導体集積回路の内部回路５０に接続され、外部から入力信号が印加され、又は前記内部回路５０からの出力信号が印加される電極のことである。内部回路５０には電源線１と接地線２が接続されている。また、内部回路５０には、入力回路、出力回路、入出力回路、その他の機能を有した各種回路が含まれる。
【００１２】
第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４は、Ｐ＋型の半導体層からなる分離領域６（本発明の第１の分離領域の一例）によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７（本発明の第２の分離領域の一例）の幅ＷＢ２より広く形成されている。（ＷＢ１＞ＷＢ２）
【００１３】
静電破壊保護セルＥＣ１及びその周辺の素子の構造について図２，３を参照して詳しく説明する。図３においては、静電破壊保護セルＥＣ１の第２のＮＰＮ型バイポーラトランジスタ４は図示していないが、第１のＮＰＮ型バイポーラトランジスタ３と同様に、分離領域６によって囲まれている。
【００１４】
Ｐ−型の半導体基板１０上にＮ−型のエピタキシャル半導体層１１が形成され、このエピタキシャル半導体層１１は、分離領域６，７によって複数の島領域に分離されている。分離領域６，７はエピタキシャル半導体層１１の下方の半導体基板１０から上方に拡散されたＰ＋型の下半導体層と、エピタキシャル半導体層１１の表面から下方に拡散されたＰ＋型の上半導体層とが互いに重畳して一体化されることによって形成されている。（上下分離構造）
【００１５】
そして、分離領域６によって囲まれた１つの島領域１２の中に、第１のＮＰＮ型バイポーラトランジスタ３が形成されている。この島領域１２において、半導体基板１０とエピタキシャル半導体層１１の間にＮ＋型の埋め込み層１３が形成されており、エピタキシャル半導体層１１の表面にＮ＋層１４、Ｐ−層１５が形成され、Ｐ−層１５の中にはＮ＋層１６が形成されている。ここで、Ｎ−型のエピタキシャル半導体層１１がコレクタ領域になっており、Ｐ−層１５がベース領域になっており、Ｎ＋層１６がエミッタ領域になっている。Ｐ−層１５（ベース領域）とＮ＋層１６（エミッタ領域）は共通接続され、かつ接地されている。Ｎ＋層１４はコレクタ電極取り出し用の拡散層であり、このＮ＋層１４にパッド５が配線を介して接続されている。
【００１６】
また、島領域１２の左隣の島領域１７には、内部回路５０を形成し、その一部である第３のＮＰＮ型バイポーラトランジスタ１８が形成されている。島領域１７は、分離領域６，７によって囲まれている。第３のＮＰＮ型バイポーラトランジスタ１８の構造は、第１のＮＰＮ型バイポーラトランジスタ３の構造と同様であり、半導体基板１０とエピタキシャル半導体層１１の間にＮ＋型の埋め込み層１９が形成されており、エピタキシャル半導体層１１の表面にＮ＋層２０、Ｐ−層２１が形成され、Ｐ−層２１の中にはＮ＋層２２が形成されている。ここで、Ｎ−型のエピタキシャル半導体層１１がコレクタ領域になっており、Ｐ−層２１がベース領域になっており、Ｎ＋層２２がエミッタ領域になっている。島領域１７の更に隣の島領域（島領域１２を除く）には、内部回路５０を形成している他の素子（トランジスタ、抵抗、ダイオード等を含む）が形成されており、その島領域１７は幅ＷＢ２を有する分離領域７によって囲まれている。
【００１７】
また、島領域１２の右隣の島領域２３には、内部回路５０を形成し、その一部である抵抗素子２４が形成されている。島領域２３においても、半導体基板１０とエピタキシャル半導体層１１の間にＮ＋型の埋め込み層２５が形成されている。抵抗素子２４はエピタキシャル半導体層１１の表面に形成された、電極取り出し用のＰ＋層２６、抵抗本体を形成するＰ−層２７から成る。また、エピタキシャル半導体層１１の表面にはＮ＋層２８が形成され、このＮ＋層２８が電源線１に接続されることにより、島領域２３のエピタキシャル半導体層１１は電源電位ＶＣＣにバイアスされている。島領域２３の更に隣の島領域（島領域１２を除く）には、内部回路５０を形成している他の素子が形成されており、その島領域は幅ＷＢ２を有する分離領域７によって囲まれている。
【００１８】
上記の構造において、ＮＰＮ型の寄生バイポーラトランジスタ３０、３１が付随的に形成される。寄生バイポーラトランジスタ３０において、島領域１２、１７を分離する分離領域６がベース領域となり、Ｎ＋層２０、島領域１７のＮ−型のエピタキシャル半導体層１１がコレクタ領域となり、Ｎ＋層１４、島領域１２のＮ−型のエピタキシャル半導体層１１をエミッタ領域となっている。
【００１９】
また、寄生バイポーラトランジスタ３１において、島領域１２、２３を分離する分離領域６がベース領域となり、Ｎ＋層２８、島領域２３のＮ−型のエピタキシャル半導体層１１がコレクタとなり、Ｎ＋層１４、島領域１２のＮ−型のエピタキシャル半導体層１１がエミッタ領域となっている。
【００２０】
パッド５に負極性のノイズパルスが印加されると、第１のＮＰＮ型バイポーラトランジスタ３がオンし、ノイズパルスに伴う電流を接地線２に逃がす。しかしながら、このとき寄生バイポーラトランジスタ３０、３１もノイズパルスによりオンすると、それに伴うサージ電流により静電破壊強度が低下してしまう。また、寄生バイポーラトランジスタ３０、３１に流れるサージ電流により、内部回路５０の他の寄生バイポーラトランジスタによって形成される寄生サイリスタ４０がオンしてラッチアップが生じ、内部回路５０の誤動作が生じるおそれもある。（図１参照）
【００２１】
ここで、ラッチアップのメカニズムを説明すると以下の通りである。寄生サイリスタ４０は、例えばＰＮＰ型バイポーラトランジスタ４１とＮＰＮ型バイポーラトランジスタ４２で形成される。寄生バイポーラトランジスタ３０、３１に流れるサージ電流により、ＰＮＰ型バイポーラトランジスタ４１がオンすると、そのコレクタ・エミッタ間の電流によりＮＰＮ型バイポーラトランジスタ４２のベース電位が上がり、ＮＰＮ型バイポーラトランジスタがオンする。ＮＰＮ型バイポーラトランジスタ４２がオンすると、そのコレクタ・エミッタ間の電流により、ＰＮＰ型バイポーラトランジスタ４１のベース電位が更に下がり、ＰＮＰ型バイポーラトランジスタ４１のコレクタ・エミッタ間の電流が増加する。こうして、寄生サイリスタ４０において、正帰還が生じて、電源線１と接地線２の間に定常的に電流が流れてしまう。
【００２２】
そこで、本発明によれば、分離領域６の幅ＷＢ１は、通常の分離領域７の幅ＷＢ２より広く形成されているので、寄生バイポーラトランジスタ３０、３１の電流増幅率が低く抑えられる。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。また、分離領域６の幅ＷＢ１は３μｍ以上であることが好ましい。
【００２３】
また、分離領域６はメタル配線を介して接地することが好ましい。これにより、
寄生バイポーラトランジスタ３０、３１のベース電位が低く抑えられると共に、ベース電流を低抵抗のメタル配線を介して接地に速やかに吸い出すことができるので、寄生バイポーラトランジスタ３０，３１がオンしにくくなり、静電破壊強度、ラッチアップ強度等を更に向上させることができる。
【００２４】
また、静電破壊保護セルＥＣ１は、第１及び第２のＮＰＮ型のバイポーラトランジスタ３，４と、分離領域６とを一体化して、１つのセルを形成することが好ましい。この場合、この静電破壊保護セルＥＣ１は、複数個、複数のパッド５のそれぞれに対応させて配置されることが好ましい。静電破壊保護セルＥＣ１を使えば、一定の静電破壊強度、ラッチアップ強度等が得られる。つまり、パッド５毎の静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証することができる。
【００２５】
［第２の実施形態］
次に、本発明の第２の実施形態による半導体集積回路について説明する。図４は、半導体集積回路の１つの静電破壊保護セル周辺の回路図であり、図５は静電破壊保護セル周辺の断面図である。本実施形態においては、静電破壊保護セルＥＣ２は、電源電位ＶＣＣを供給する電源線１と接地電位ＧＮＤを供給する接地線２の間に直列に接続された、第１のダイオード５１及び第２のダイオード５２を備える。第１のダイオード５１及び第２のダイオード５２の接続点にパッド５が接続されている。通常の状態において、第１のダイオード５１及び第２のダイオード５２はオフしているが、パッド５に負極性のノイズパルスが印加されると、第１のダイオード５１がオンし、パッド５に正極性のノイズパルスが印加されると、第２のダイオード５２がオンして、ノイズパルスに伴う電流を電源線１又は接地線２に流して、内部回路５０を静電破壊から保護する。
【００２６】
図５の断面図では、第１のダイオード５１のみを示しているが、第２のダイオード５２についても同様に形成できる。島領域１２のＮ−型エピタキシャル半導体層１１が第１のダイオードのカソード（陰極）になっており、パッド５に接続されたＮ＋層がカソード電極取り出し用の拡散層になっている。また、Ｎ−型エピタキシャル半導体層１１の表面に形成されたＰ＋層２９が第１のダイオードのアノード（陽極）になる。その他の構成は、第１の実施形態と同じであり、同様の作用効果を得ることができる。
【００２７】
［第３の実施形態］
次に、本発明の第３の実施形態による半導体集積回路について説明する。図６は、半導体集積回路の１つの静電破壊保護セル周辺の回路図である。本実施形態においては、静電破壊保護セルＥＣ３は、電源電位ＶＣＣを供給する電源線１と接地電位ＧＮＤを供給する接地線２の間に直列に接続された、第１のＭＯＳトランジスタ６１及び第２のＭＯＳトランジスタ６２を備える。第１のＭＯＳトランジスタ６１及び第２のＭＯＳトランジスタ６２の接続点にパッド５が接続されている。第１のＭＯＳトランジスタ６１はＮチャネル型であり、ソースとゲートが共通接続され、それらは接地線２に接続されている。第２のＭＯＳトランジスタ６２はＰチャネル型であり、ソースとゲートが共通接続され、それらは電源線１に接続されている。
【００２８】
通常に状態においては、第１のＭＯＳトランジスタ６１、第２のＭＯＳトランジスタ６２はオフしているが、パッド５にノイズパルスが印加されると、第１のＭＯＳトランジスタ６１又は第２のＭＯＳトランジスタ６２がオンして、ノイズパルスに伴う電流を電源線１又は接地線２に流して、内部回路５０を静電破壊から保護する。その他の構成は、第１の実施形態と同じであり、同様の作用効果を得ることができる。
【００２９】
尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、分離領域６，７は、第１の実施形態で説明した上下分離構造に限られず、Ｐ＋型の半導体層がエピタキシャル半導体層１１の表面から半導体基板１０に到達しているものであればよい。また、静電破壊防止素子、内部回路５０を形成する素子は、ＮＰＮ型のバイポーラトランジスタには限られず、ＰＮＰ型のバイポーラトランジスタやその他の素子が含まれる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態による半導体集積回路の静電破壊保護セル及びその周辺の回路図である。
【図２】本発明の第１の実施形態による半導体集積回路の静電破壊保護セル及びその周辺のパターンレイアウト図（平面図）である。
【図３】図３のＸ−Ｘ線に沿った断面図である。
【図４】本発明の第２の実施形態による半導体集積回路の静電破壊保護セル及びその周辺の回路図である。
【図５】本発明の第２の実施形態による半導体集積回路の静電破壊保護セル及びその周辺の断面図である。
【図６】本発明の第３の実施形態による半導体集積回路の静電破壊保護セル及びその周辺の回路図である。
【符号の説明】
【００３１】
１  電源線      ２  接地線
３  第１のＮＰＮ型バイポーラトランジスタ
４  第２のＮＰＮ型バイポーラトランジスタ
５  パッド      ６，７  分離領域      １０  半導体基板
１１  エピタキシャル半導体層          １２，１７，２３  島領域
１３，１９，２５  埋め込み層          １４，１６，２０，２２，２８  Ｎ＋層
１５，２１，２７  Ｐ−層      １８  第３のＮＰＮ型バイポーラトランジスタ
２４  抵抗素子                ２６，２９  Ｐ＋層
３０，３１  寄生バイポーラトランジスタ      ４０  寄生サイリスタ
５１  第１のダイオード                ５２  第２のダイオード
６１  第１のＭＯＳトランジスタ        ６２  第２のＭＯＳトランジスタ
ＥＣ１，ＥＣ２，ＥＣ３  静電破壊保護セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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