(57)【要約】      （修正有）【課題】クロックスキュー調整専用の入力信号及び、その切り替え回路を不要とし、余分なアナログ回路等を不要とするタイムインターリーブＡ／Ｄ変換装置の提供。【解決手段】タイム・インターリーブＡ／Ｄ変換装置を構成する第１、第２のＡ／Ｄ変換回路（１１、１２）のうち一方を基準とし、他方を被調整側のＡ／Ｄ変換回路とする。基準側のＡ／Ｄ変換回路の変換出力（デジタル信号）を受けるデジタルフィルタの出力列（複数のサンプル値）を用いて、インターポレータで、補間処理（インターポレーション）し、被調整側のクロックスキューのないタイミングにおける、補間値（近似変換結果）を求め、該補間値と、被調整側のＡ／Ｄ変換回路のＡ／Ｄ変換結果を比較して、被調整側のクロックのクロックスキューを調整する。【選択図】図１
2008011189.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列配置され、所定の位相関係の第１及び第２のクロック信号をそれぞれ入力してタイム・インターリーブ動作する第１及び第２のＡ／Ｄ変換回路を少なくとも含み、
前記第１のクロック信号により入力信号をサンプルする前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の第２のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求める補間手段を備え、前記第２のＡ／Ｄ変換回路の実際の出力と前記補間値とに基づき、前記第２のＡ／Ｄ変換回路の実際の出力が、前記補間値に近づくか一致するように、前記第２のクロック信号の位相を制御する位相調整回路を、前記第１及び第２のＡ／Ｄ変換回路に対応して備えている、ことを特徴とするタイム・インターリーブＡ／Ｄ変換装置。
【請求項２】
並列配置され、所定の位相関係の第１及び第２のクロック信号をそれぞれ入力する第１及び第２のＡ／Ｄ変換回路と、
前記第１及び第２のＡ／Ｄ変換回路の出力を入力とし、前記第１のクロック信号を基準とし、前記第２のクロック信号を被調整側として、前記第１のクロック信号に基づき、前記第２のクロック信号の位相を調整する位相調整回路と、
を備え、
前記位相調整回路は、
前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第１のクロック信号に対して所定の位相差の第２のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、
前記第２のＡ／Ｄ変換回路の出力と前記補間値とに基づき、前記第２のクロック信号の遅延を可変制御する可変遅延回路と、
を備えている、ことを特徴とするタイム・インターリーブＡ／Ｄ変換装置。
【請求項３】
前記位相調整回路は、
前記第１、第２のＡ／Ｄ変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第１、第２のＡ／Ｄ変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第２のクロック信号の位相の遅れ／進みを示す信号を生成出力するとともに、前記第２のＡ／Ｄ変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、
前記第２のＡ／Ｄ変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第２のＡ／Ｄ変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ／進みを示す信号を平均化した信号の極性を示す信号を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力に基づき、前記第２のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項２記載のタイム・インターリーブＡ／Ｄ変換装置。
【請求項４】
並列配置され、第１乃至第Ｍのクロック信号をそれぞれ入力する第１乃至第Ｍ（ただし、Ｍは、２の冪乗の所定の正整数）のＡ／Ｄ変換回路と、
前記第１乃至第ＭのＡ／Ｄ変換回路の出力を入力とし、前記第１のクロック信号を基準とし、前記第２のクロック信号を調整側として、前記第１のクロック信号に基づき、前記第２乃至第Ｍのクロック信号の位相をそれぞれ調整する第１乃至第Ｍ−１の位相調整回路と、
を備え、
前記第ｉ（ただし、ｉ＝１〜Ｍ−１）の位相調整回路は、
前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第１のクロック信号に対して所定の位相差の第ｉのクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、
前記第ｉのＡ／Ｄ変換回路の出力と前記補間値に基づき、前記第ｉのクロック信号の遅延を可変制御する可変遅延回路と、
を備えている、ことを特徴とするタイム・インターリーブＡ／Ｄ変換装置。
【請求項５】
前記第ｉ（ただし、ｉ＝１〜Ｍ−１）の位相調整回路は、
前記第１、第ｉのＡ／Ｄ変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第１、第ｉのＡ／Ｄ変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第ｉのクロック信号の位相の遅れ／進みを示す信号を生成出力するとともに、前記第ｉのＡ／Ｄ変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、
前記第ｉのＡ／Ｄ変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第ｉのＡ／Ｄ変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ／進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、
前記制御回路の出力に基づき、前記第ｉのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項４記載のタイム・インターリーブＡ／Ｄ変換装置。
【請求項６】
前記位相調整回路は、
前記第１及び第２のＡ／Ｄ変換回路の出力を入力とする第１及び第２のデジタルフィルタを備え、
前記補間手段として、
前記第１のデジタルフィルタの出力信号を受け、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、理想的な第２のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータを有し、
前記第１、第２のデジタルフィルタの出力信号、及び、前記インターポレータから出力される補間信号を受け、前記第１、第２のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第２のデジタルフィルタの出力信号と前記補間信号から得られる前記第２のクロック信号の位相の遅れ／進みを示す第１の信号と、前記第２のデジタルフィルタの出力信号と前記補間信号との一致／不一致を示す第２の信号を出力する位相比較回路と、
前記位相比較回路から出力される第１、第２の信号を受け、前記第２の信号が一致を示す場合には零、不一致の場合には、前記第１の信号が示す遅れ／進みに応じて、正／負の値を選択し、平均化した値の極性を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力を受け、前記第２のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、
を備えている、ことを特徴とする請求項１記載のタイム・インターリーブＡ／Ｄ変換装置。
【請求項７】
前記遅延制御信号生成回路が、
正／負の値を前記第１の信号に応じて選択する第１のセレクタと、
前記第１のセレクタの出力を平均化するフィルタと、
前記フィルタの出力の符号をとる回路と、
前記フィルタの出力の符号と、零を前記第２の信号の値に応じて選択する第２のセレクタと、
を備えている、ことを特徴とする請求項６記載のタイム・インターリーブＡ／Ｄ変換装置。
【請求項８】
アナログ信号入力を共通に受け、入力される第１、第２のクロック信号でそれぞれ駆動される第１、第２のＡ／Ｄ変換回路と、
前記第１、第２のＡ／Ｄ変換回路の出力信号をそれぞれフィルタ処理する第１、第２のデジタルフィルタと、
を備え、
前記第１のＡ／Ｄ変換回路の第１のクロック信号を基準系、前記第２のＡ／Ｄ変換回路の第２のクロック信号を被調整系とし、
前記第１のデジタルフィルタの出力信号を受け、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第１のクロック信号に対して所定の位相差の第２のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータと、
前記第１、第２のデジタルフィルタの出力信号、及び、前記インターポレータから出力される補間信号を受け、前記第１、第２のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第２のデジタルフィルタの出力信号と前記補間信号から得られる前記第２のクロック信号の位相の遅れ／進みを示す第１の信号と、前記第２のデジタルフィルタの出力信号と前記補間信号との一致／不一致を示す第２の信号を出力する位相比較回路と、
前記位相比較回路から出力される第１、第２の信号を受け、前記第２の信号が一致を示す場合には零を出力し、前記第２の信号が不一致を示している場合には、前記第１の信号が示す遅れ／進みに応じて、正／負の値を選択し、選択した値を、平均化した値の極性を出力する遅延制御信号生成回路と、
前記遅延制御信号生成回路の出力を受け、前記第２のクロック信号の遅延時間を可変させる可変遅延回路と、
を備えている、タイム・インターリーブＡ／Ｄ変換装置。
【請求項９】
前記遅延制御信号生成回路が、
正／負の値を前記第１の信号に応じて選択する第１のセレクタと、
前記第１のセレクタの出力を平均化するフィルタと、
前記フィルタの出力の符号をとる回路と、
前記フィルタの出力の符号と、零を前記第２の信号の値に応じて選択する第２のセレクタと、
を備えている、ことを特徴とする請求項８記載のタイム・インターリーブＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイム・インターリーブＡ／Ｄ変換装置に関し、クロック信号のスキューの自動調整を可能とするタイム・インターリーブＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
近時、例えばデータ通信の応用等において信号処理の高速化は著しく進展し、これに伴い、Ａ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換回路も高速変換が要求されている。また、広ダイナミックレンジを持った高精度な変換も要求されている。
【０００３】
かかる要求への対応策の１つとして、２つ以上のＡ／Ｄ変換回路を並列に配設したタイム・インターリーブＡ／Ｄ変換装置が用いられている。
【０００４】
図８は、２つのＡ／Ｄ変換回路を用いたインターリーブＡ／Ｄ変換装置の典型的な構成を示す図である。図９は、図８の回路の動作を説明するタイミング図である。第１のＡ／Ｄ変換回路１１と第２のＡ／Ｄ変換回路１２は、それぞれ１８０°位相のずれたクロック（ＣＫ１、ＣＫ２）をサンプリングクロックとして、入力信号をＡ／Ｄ変換する。各サンプリングクロック（ＣＫ１、ＣＫ２）の周波数（サンプリング周波数）は同じである。セレクタ（「ＡＤＣ出力セレクタ」ともいう）１０は、第１のＡ／Ｄ変換回路１１と第２のＡ／Ｄ変換回路１２の変換出力（デジタル信号）を切り替えて出力することで、クロック（ＣＫ１、ＣＫ２）の周波数の２倍のサンプリング周波数のＡ／Ｄ変換装置を実現している。
【０００５】
図８では、第１のＡ／Ｄ変換回路１１と第２のＡ／Ｄ変換回路１２を並列に配置した例を示したが、並列に使用するＡ／Ｄ変換回路の個数をＭとすると、所定のサンプリング周波数のＡ／Ｄ変換装置を実現する場合、並列配置された各Ａ／Ｄ変換回路のサンプリング周波数を１／Ｍに緩和することができる。すなわち、低速Ａ／Ｄ変換回路を複数個並列に配置し、多相クロックで駆動することで、高速なＡ／Ｄ変換装置を実現することができるため、Ａ／Ｄ変換回路自体の設計が容易となる。
【０００６】
しかしながら、この方式は、並列に使用するＡ／Ｄ変換回路のクロック間の位相差が正確でない場合、Ａ／Ｄ変換出力にスプリアスが発生し、ＳＦＤＲ（Ｓｐｕｒｉｏｕｓ  Ｆｒｅｅ  Ｄｙｎａｍｉｃ  Ｒａｔｉｏ）特性を劣化させるという問題点がある（非特許文献１参照）。
【０００７】
クロック間の位相差のずれ、すなわちクロックスキューは、クロック生成器から、各Ａ／Ｄ変換回路へ供給されるクロックのバッファ、配線レイアウト、温度などの環境変化及び、製造ばらつきに起因して発生する。深刻な特性劣化を引き起こすクロックスキューを低減する方法が必要となる。
【０００８】
クロックスキューの影響を改善するために、Ａ／Ｄ変換回路を、初期に校正する手法が、複数提案されている。例えば非特許文献１は、Ｒａｍｐ信号を校正用信号として使用し、変換結果と理想変換値との差からクロックスキューを補正する構成が開示されている。
【０００９】
また、特許文献１には、クロックをＡ／Ｄ変換し変換結果のＭＳＢより、クロックの進み、遅れの情報を抽出し、可変遅延を制御することでクロックスキューを調整する構成が開示されている。この特許文献１では、複数のＡ／Ｄ変換器を並列に配置し、それぞれのＡ／Ｄ変換器をタイム・インタリーブで動作させるタイム・インタリーブＡ／Ｄ変換装置において、第１及び第２のアナログ（デジタル）遅延時間同期ループ回路を備え、第１、第２のＡ／Ｄ変換器に供給されるクロック信号を同期させるようにした構成が開示されている。なお、遅延制御を、アナログ回路（Ｄ／Ａ変換）で行う構成（アナログ遅延時間同期ループ回路）と、デジタル回路（カウンタとデジタルフィルタ）で行う構成（デジタル遅延時間同期ループ回路）が開示されており、可変遅延の制御の仕方が異なるだけであるため、以下では、デジタル回路の構成を説明する。
【００１０】
図１０は、特許文献１に記載されている、デジタル遅延時間同期ループ回路の構成を示す図である。図１０の構成における、スキュー調整に関する動作タイミングを、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示す。図１１（ａ）は、可変遅延回路１（１８）が遅延回路１（２０）に対して長い場合、図１１（ｂ）は、可変遅延回路１（１８）が遅延回路１（２０）に対して短い場合、図１１（ｃ）は、遅延調整後の、Ａ／Ｄ変換クロックＳ１１０、第２のＡ／Ｄ変換入力Ｓ１１１、クロックＣＫ１（Ｓ１１２）、第１のＡ／Ｄ変換回路１４の出力のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）（Ｓ１１３）が示されている。
【００１１】
図１０において、入力スイッチ（Ｓｗｉｔｃｈ）１３を、Ｂ側に切り替えて、Ａ／Ｄ変換クロックＳ１１０を、可変遅延回路１（１８）で遅延させた後、スイッチ１３を介して、第１、第２のＡ／Ｄ変換回路１４、１５へ入力し、Ａ／Ｄ変換した結果を用いて、可変遅延回路１８と、可変遅延回路２１を調整することで、第１、第２のＡ／Ｄ変換回路１４、１５のサンプリングクロックＣＫ１、ＣＫ２間のタイミングを合わせる。タイミング調整後（スキューがなくなった後）は、入力スイッチ１３を、Ａ側に切り替えて、第１のＡ／Ｄ変換入力Ｓ１００が、スイッチ１３を介して、第１、第２のＡ／Ｄ変換回路１４、１５へ入力され、通常のＡ／Ｄ変換装置として動作する。
【００１２】
次に、可変遅延の制御について説明する。可変遅延回路１８は、次のように制御される。
【００１３】
Ａ／Ｄ変換クロックＳ１１０を、可変遅延回路１８で遅延させた、第１のＡ／Ｄ変換入力Ｓ１１１を、第１のＡ／Ｄ変換回路１４はクロックＣＫ１でＡ／Ｄ変換し、変換結果のＭＳＢ（Ｓ１１３）を、ＵＰ／ＤＯＷＮカウンタ３７でカウントする。
【００１４】
ＵＰ／ＤＯＷＮカウンタ３７のカウント結果をデジタルフィルタ１（３８）で平滑化を行った後、その値を、可変遅延回路１（１８）へ入力し、可変遅延回路１（１８）の遅延を制御する。
【００１５】
第２のＡ／Ｄ変換入力Ｓ１１１と、クロックＣＫ１が、図１１（ｃ）のように、同期するまで、可変遅延回路１（１８）の制御は繰り返される。
【００１６】
ＵＰ／ＤＷＯＮカウンタ３７は、第１のＡ／Ｄ変換回路１４の出力のＭＳＢ（Ｓ１１３）＝１でＵＰし、ＭＳＢ＝０でＤＯＷＮの動作を行う。
【００１７】
また、可変遅延回路１（１８）は、制御信号のデジタル値が減少していくと（ＵＰ／ＤＷＯＮカウンタ３７のカウント値が減少しデジタルフィルタ１（３８）の出力デジタル値が減少）、遅延が短くなり、制御信号のデジタル値が増加していくと（ＵＰ／ＤＷＯＮカウンタ３７のカウント値が増加し、デジタルフィルタ１（３８）の出力デジタル値が増加）、遅延が長くなる。
【００１８】
図１１（ａ）に示したように、可変遅延回路１（１８）の遅延時間が、遅延回路２０に対して長い場合は、クロックＣＫ１による第１のＡ／Ｄ変換回路１４の出力のＭＳＢ（Ｓ１１３）は０となる。この結果を、ＵＰ／ＤＯＷＮカウンタ３７で累積加算していくと、ＵＰ／ＤＯＷＮカウンタ３７の出力は徐々に減少していく。
【００１９】
このため、可変遅延回路１（１８）の遅延時間は、短くなっていき、図１１（ｃ）に示すように、最終的に、Ａ／Ｄ変換入力２（Ｓ１１１）とクロックＣＫ１（Ｓ１１２）は同期状態となる。
【００２０】
一方、図１１（ｂ）に示したように、可変遅延回路１８の遅延時間が遅延回路２０に対して短い場合は、逆の動作となる。すなわち、クロックＣＫ１による第１のＡ／Ｄ変換回路１４の出力のＭＳＢ（Ｓ１１３）は１となり、この結果を、ＵＰ／ＤＯＷＮカウンタ３７で累積加算していくと、ＵＰ／ＤＯＷＮカウンタ３７の出力は徐々に増加していく。このため、可変遅延回路１８の遅延時間は長くなっていき、図１１（ｃ）に示すように、最終的に、Ａ／Ｄ変換入力２（Ｓ１１１）とクロックＣＫ１（Ｓ１１２）は同期状態となる。
【００２１】
可変遅延回路２（２１）は、第２のＡ／Ｄ変換回路１５の出力を受けるＵＰ／ＤＯＷＮカウンタ４０と、ＵＰ／ＤＯＷＮカウンタ４０の出力を平均化するデジタルフィルタ２（４１）により制御される。可変遅延回路２（２１）は、可変遅延回路１（１８）の同様の仕組みで制御される。
【００２２】
第２のＡ／Ｄ変換回路１５のクロックＣＫ２は、第１のＡ／Ｄ変換回路１４のクロックＣＫ１に対して、１８０°位相が異なるため、ＵＰ／ＤＷＯＮカウンタ４０では、ＵＰ／ＤＷＯＮカウンタ３７とは、ＵＰ／ＤＯＷＮ動作が逆となる。
【００２３】
可変遅延回路２（２１）は、Ａ／Ｄ変換入力２（Ｓ１１１）と、クロックＣＫ２（Ｓ１１５）が、図１１（ｃ）のように、同期するまで処理される。
【００２４】
可変遅延回路１（１８）の制御が完了後であれば、図１１（ｃ）のように、クロックＣＫ１（Ｓ１１２）とクロックＣＫ２（Ｓ１１５）の位相関係は、１８０°の差となる。
【００２５】
【非特許文献１】Huawen Jin, Lee, E.K.F.  "A digital-background calibration technique for minimizing timing-error effects in time-interleaved ADCs,"  Circuits and Systems  II: Analog and Digital Signal Processing, IEEE Transactions on [ see also Circuits and Systems II: Express Briefs, IEEE Transactions on] Volume 47, Issue 7, July 2000 Page(s):603 - 613
【非特許文献２】三井田  惇郎著、「数値計算法」、第２６〜３３頁、森北出版、１９９１年
【特許文献１】特開平１１−１９５９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上記した非特許文献１等に記載された手法の場合、クロックスキューの校正のためにアナログ回路等の追加が必要である。
【００２７】
また、図１０に示した特許文献１の構成の場合、
（a1）クロックスキュー調整のために、Ａ／Ｄ変換回路入力に、入力スイッチ（Ｓ／Ｗ）を設け、調整と通常動作を切り替えていること、
（a2）クロックスキュー調整のために、調整専用の入力信号を使用すること、及び、
（a3）連続したＡ／Ｄ変換処理においては、クロックスキュー調整時に、遅延が完全に調整されており、以降では、再調整を必要としないこと、
が前提となっている。
【００２８】
このため、例えば、以下のような問題が生じる。
【００２９】
（b1）追加される、スイッチ（Ｓ／Ｗ）の特性がＡ／Ｄ変換回路の特性へ影響するため、アナログ回路の設計が難しくなる。
【００３０】
（b2）また、クロックスキューを調整した後でないと、Ａ／Ｄ変換を行うことができない。
【００３１】
（b3）位相調整後は、調整結果で固定化されるため、温度、電圧、経年劣化などによる、クロックスキューの変化に追従することができない。
【課題を解決するための手段】
【００３２】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００３３】
本発明の１つのアスペクト（側面）に係るタイム・インタリーブＡ／Ｄ変換装置は、互いに並列配置され、所定の位相関係の第１及び第２のクロック信号をそれぞれ入力してタイム・インタリーブ動作する第１及び第２のＡ／Ｄ変換回路を少なくとも含み、前記第１のクロック信号により入力信号をサンプルする前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の理想的な第２のクロック信号にて前記入力信号をサンプルした場合の補間値を求め、前記第２のＡ／Ｄ変換回路の実際の出力と前記補間値とに基づき、前記第２のＡ／Ｄ変換回路の実際の出力が、前記補間値に近づくか一致するように、前記第２のクロック信号の位相を制御する位相調整回路を、前記第１及び第２のＡ／Ｄ変換回路に対応して備えている。
【００３４】
本発明においては、並列配置され、所定の位相関係の第１及び第２のクロック信号をそれぞれ入力する第１及び第２のＡ／Ｄ変換回路と、前記第１及び第２のＡ／Ｄ変換回路の出力を入力とし、前記第１のクロック信号を基準とし、前記第２のクロック信号を被調整側として、前記第１のクロック信号に基づき、前記第２のクロック信号の位相を調整する位相調整回路と、を備え、前記位相調整回路は、前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第１のクロック信号に対して所定の位相差の第２のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、前記第２のＡ／Ｄ変換回路の出力と前記補間値とに基づき、前記第２のクロック信号の遅延を可変制御する可変遅延回路と、を備えている。
【００３５】
本発明において、前記位相調整回路は、前記第１、第２のＡ／Ｄ変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第１、第２のＡ／Ｄ変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第２のクロック信号の位相の遅れ／進みを示す信号を生成出力するとともに、前記第２のＡ／Ｄ変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、前記第２のＡ／Ｄ変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第２のＡ／Ｄ変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ／進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、前記制御回路の出力に基づき、前記第２のクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路と、を備えている。
【００３６】
本発明の他のアスペクトに係る、タイム・インタリーブＡ／Ｄ変換装置は、並列配置され、第１乃至第Ｍのクロック信号をそれぞれ入力する第１乃至第Ｍ（ただし、Ｍは、２の冪乗の所定の正整数）のＡ／Ｄ変換回路と、前記第１乃至第ＭのＡ／Ｄ変換回路の出力を入力とし、前記第１のクロック信号を基準とし、前記第２のクロック信号を被調整側として、前記第１のクロック信号に基づき、前記第２乃至第Ｍのクロック信号の位相をそれぞれ調整する第１乃至第Ｍ−１の位相調整回路と、を備え、前記第ｉ（ただし、ｉ＝１〜Ｍ−１）の位相調整回路は、前記第１のＡ／Ｄ変換回路の出力列に基づき、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第１のクロック信号に対して所定の位相差の第ｉのクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータと、前記第ｉのＡ／Ｄ変換回路の出力と前記補間値に基づき、前記第ｉのクロック信号の遅延を可変制御する可変遅延回路と、を備えている。本発明において、前記第ｉ（ただし、ｉ＝１〜Ｍ−１）の位相調整回路は、前記第１、第ｉのＡ／Ｄ変換回路の出力と、前記インターポレータからの補間値の出力とを受け、前記第１、第ｉのＡ／Ｄ変換回路の出力に基づき、前記入力信号の傾きに応じた、前記第ｉのクロック信号の位相の遅れ／進みを示す信号を生成出力するとともに、前記第ｉのＡ／Ｄ変換回路の出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路と、前記第ｉのＡ／Ｄ変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第ｉのＡ／Ｄ変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ／進みを示す信号を平均化した信号の極性を示す信号を出力する制御回路と、前記制御回路の出力に基づき、前記第ｉのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路とを備えている。
【００３７】
本発明において、前記位相調整回路は、前記第１及び第２のＡ／Ｄ変換回路の出力を入力とする第１及び第２のデジタルフィルタを備え、前記補間手段として、前記第１のデジタルフィルタの出力信号を受け、前記第１のクロック信号のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、前記第２のクロック信号に対応したサンプリング時間でのサンプリング値を補間値として求める補間信号を出力するインターポレータを有し、前記第１、第２のデジタルフィルタの出力信号、及び前記インターポレータから出力される補間信号を受け、前記第１、第２のデジタルフィルタの出力信号とにより導出される入力信号の傾きに応じて、前記第２のデジタルフィルタの出力信号と前記補間信号から得られる前記第２のクロック信号の位相の遅れ／進みを示す第１の信号と、前記第２のデジタルフィルタの出力信号と前記補間信号との一致／不一致を示す第２の信号を出力する位相比較回路と、前記位相比較回路から出力される第１、第２の信号を受け、前記第２の信号が一致を示す場合には零、不一致の場合には、前記第１の信号が示す遅れ／進みに応じて、正／負の値を選択し、平均化した値の極性を出力する遅延制御信号生成回路と、前記遅延制御信号生成回路の出力を受け、第２のクロック信号の遅延時間を可変させる可変遅延回路を備えている。
【００３８】
本発明において、前記遅延制御信号生成回路が、正／負の値を前記第１の信号に応じて選択するセレクタと、前記セレクタの出力を平均化するフィルタと、前記フィルタの出力の符号をとる回路と、前記フィルタの出力の符号と、零を前記第２の信号の値に応じて選択する第２のセレクタを備えている。
【発明の効果】
【００３９】
本発明によれば、クロックスキュー調整専用の入力信号及び、その切り替え回路が不要となる。
【００４０】
本発明によれば、Ａ／Ｄ変換入力に対して、常に制御させるため、温度、電圧、経年劣化などによるクロックのスキューの変化を調整することができる。
【００４１】
本発明によれば、Ｍ個のＡ／Ｄ変換回路へ拡張し、サンプリング周波数をＭ倍とするタイム・インターリーブＡ／Ｄ変換装置のクロック信号のタイミングを自動調整することが可能となる。
【００４２】
本発明によれば、半導体上に集積されたＡ／Ｄ変換回路への適用が容易である。
【発明を実施するための最良の形態】
【００４３】
本発明は、タイム・インターリーブＡ／Ｄ変換装置を構成する第１、第２のＡ／Ｄ変換回路のうち一方を基準とし、他方を被調整側のＡ／Ｄ変換回路とする。基準側のＡ／Ｄ変換回路の変換出力(デジタル信号)を受けるデジタルフィルタの出力列（複数のサンプル値）を用いて、インターポレータで、補間処理（インターポレーション）し、被調整側のクロックスキューのないタイミングにおける、補間値（近似変換結果）を求め、該補間値と、被調整側のＡ／Ｄ変換回路のＡ／Ｄ変換結果を比較して、被調整側のクロックのクロックスキューを調整する。
【００４４】
本発明は、互いに並列配置され、所定の位相関係の第１及び第２のクロック信号（ＣＫ１、ＣＫ２）をそれぞれ入力する第１及び第２のＡ／Ｄ変換回路（１１、１２）を少なくとも含み、基準側の第１のＡ／Ｄ変換回路（１１）の出力列に基づき、第１のクロック信号（ＣＫ１）に対して、クロックスキューが無い、前記所定の位相関係の理想的な第２のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求め、調整側の第２のＡ／Ｄ変換回路（１２）の実際の出力（ｙ２）と補間値（ｒｙ２）とに基づき、前記第２のＡ／Ｄ変換回路（１２）の実際の出力が補間値に近づくか一致するように、第２のクロック信号（ＣＫ２）の位相を制御する位相調整回路（２）を、第１及び第２のＡ／Ｄ変換回路（１１、１２）に対応して備えている。
【００４５】
本発明において、位相調整回路（２）は、第１、第２のクロック（ＣＫ１、ＣＫ２）で駆動される第１、第２のＡ／Ｄ変換回路（１１、１２）の出力信号をそれぞれフィルタ処理する第１、第２のデジタルフィルタ（４、５）を備え、第１のデジタルフィルタ（４）の出力信号を受け、第１のクロック信号に対して、クロックスキューが無い、前記所定の位相関係の第２のクロック信号にて前記入力信号をサンプルした場合に対応する補間値を求めるインターポレータ（６）と、第１、第２のデジタルフィルタ（４、５）の出力（ｙ１、ｙ２）とインターポレータ（６）からの補間信号（ｒｙ２）を受け、入力信号の傾きに応じた第２のクロック信号（ＣＫ２）の位相の遅れ／進みを示す第１の信号（ｄｅｌｔａ）と、前記第２のデジタルフィルタの出力信号と前記補間信号（ｒｙ２）との一致／不一致を示す第２の信号（ｃｏｍｐ）を出力する位相比較回路（７）と、位相比較回路（７）から出力される第１、第２の信号（ｄｅｌｔａ、ｃｏｍｐ）を受け、第２の信号（ｃｏｍｐ）が一致を示す場合には零、不一致の場合には、第１の信号（ｄｅｌｔａ）が示す遅れ／進みに応じて、正／負の値を選択し、平均化した値の極性を出力し、可変遅延回路（９）の遅延信号生成回路として機能するデジタルフィルタ（８）と、デジタルフィルタ（８）の出力を受け、遅延時間を可変させ、位相を調整した第２のクロック信号（ＣＫ２）を第２のＡ／Ｄ変換回路（１２）に供給する可変遅延回路（９）を備えている。
【００４６】
Ａ／Ｄ変換回路は、そのサンプリング周波数をｆｓとすると、ｆｓ／２（Nyquist  Frequency）以下の周波数の入力信号をＡ／Ｄ変換することができる。入力信号に、ｆｓ／２よりも高い周波数成分が含まれると、ｆｓ／２以下に折り返される。入力信号が直流でないデータ処理の信号の場合、入力信号には、ｆｓ／２以下の低周波信号が含まれている。
【００４７】
入力信号より、デジタルフィルタにてｆｓ／２以下の低周波信号成分を抽出し、クロックスキューの調整用信号として、利用する。
【００４８】
本発明においては、基準側のデジタルフィルタにて抽出した信号（クロックスキューの調整用信号）をインターポレータで補間処理することで、被調整側のＡ／Ｄ変換回路のクロック信号の補間値を算出する。
【００４９】
本発明においては、インターポレータで導出された補間値と、被調整側のＡ／Ｄ変換回路における、実際の変換結果との差から、被調整側のＡ／Ｄ変換回路のクロックの位相の遅れと進みを検出することで、被調整側のクロックのスキューを調整するための、可変遅延調整回路の制御情報を得る。
【００５０】
このように、本発明によれば、クロックスキュー調整のために、特別なアナログ回路は不要とされ、また、クロックスキュー調整のための入力信号の追加、あるいは入力スイッチ（Ｓ／Ｗ）は不要となる。以下実施例に即して説明する。
【実施例】
【００５１】
図１は、本発明の一実施例の構成を示す図である。図１には、一例として、２個のＡ／Ｄ変換回路を用いたタイム・インターリーブＡ／Ｄ変換装置が示されている。図１を参照すると、このＡ／Ｄ変換装置は、入力にアナログ入力端子が共通に接続され、２相のクロックＣＬＫ１、ＣＬＫ２をそれぞれサンプリングクロックとし、タイム・インターリーブＡ／Ｄ変換装置を構成する、第１、第２のＡ／Ｄ変換回路１１、１２と、位相調整回路２と、２相のクロックＣＬＫ１、ＣＬＫ２を出力するクロック生成回路３と、を備えている。
【００５２】
位相調整回路２は、第１、第２のデジタルフィルタ４、５と、第１のデジタルフィルタ４の出力を受けるインターポレータ６と、第１、第２のデジタルフィルタ４、５の出力ｙ１、ｙ２と、インターポレータ６の出力ｒｙ２を受ける位相比較回路７と、位相比較回路７の出力ｄｅｌｔａ、ｃｏｍｐを入力する第３のデジタルフィルタ８と、第３のデジタルフィルタ８からの出力を制御信号として受け、制御信号に応じて、クロック生成回路３から出力されるクロック信号ＣＬＫ２を可変に遅延させ出力する可変遅延回路９を備えている。
【００５３】
図１に示す例では、第１のＡ／Ｄ変換回路１１を、基準側のＡ／Ｄ変換回路とする。第２のＡ／Ｄ変換回路１２を、被調整側のＡ／Ｄ変換回路とする。
【００５４】
第１のＡ／Ｄ変換回路１１と第２のＡ／Ｄ変換回路１２にそれぞれ入力されるクロック信号ＣＫ１とクロック信号ＣＫ２の位相関係は１８０°の位相差とされる。
【００５５】
クロック生成回路３から出力されたクロック信号ＣＬＫ２は、可変遅延回路９に入力されて、遅延時間が調整され、可変遅延回路９から出力されたクロック信号ＣＫ２が、第２のＡ／Ｄ変換回路１２に、変換クロックとして供給される。
【００５６】
クロック生成回路３から出力されたクロック信号ＣＬＫ１は、ＣＫ１として、第１のＡ／Ｄ変換回路１１に変換クロックとして供給される。
【００５７】
第１のＡ／Ｄ変換回路１１の出力Ｓ４と、第２のＡ／Ｄ変換回路１２の出力Ｓ５は、位相調整回路２の第１、第２のデジタルフィルタ４、５にそれぞれ入力される。
【００５８】
図２は、図１の第１、第２のデジタルフィルタ４、５、及び、インターポレータ６の構成を示す図である。図２には、８タップのＦＩＲ（有限インパルス応答）フィルタの構成が示されているが、フィルタは、かかる構成に限定されるものではない。
【００５９】
図２において、２００ａ〜２００ｇは、遅延回路、２０１ａ〜２０１ｇは、フィルタの係数、２０２は加算回路である。デジタルフィルタ入力Ｓ２００をd(ｉ)（ｉ=0,1,2・・・）とすると、加算回路２０２の出力は、Σ7i=0ｈid(7-ｉ)で与えられる。
【００６０】
第１、第２のデジタルフィルタ４、５は、第１、第２のＡ／Ｄ変換回路１１、１２の入力信号に含まれる、低周波成分を抽出し、デジタル信号ｙ１、ｙ２をそれぞれ出力する。
【００６１】
基準とするｙ１（第１のＡ／Ｄ変換回路１１、の変換出力を入力とする第１のデジタルフィルタ４の出力）のデータを用いてインターポレータ６は、ｙ２の補間値（ｒｙ２）を求める。
【００６２】
図１の位相比較回路７へは、第１、第２のデジタルフィルタ４、５の出力ｙ１、ｙ２、及び、インターポレータ６の出力ｒｙ２が入力される。
【００６３】
図５（Ａ）、図５（Ｂ）は、位相比較回路７における、インターポレータ６の出力Ｓ８（ｒｙ２）と、第２のデジタルフィルタ５の出力Ｓ７（ｙ２）の値を示す。図５（Ａ）、図５（Ｂ）は、入力信号の傾きが正（Ｓ７は、ＣＫ２の位相が遅れた方が、位相が進んだ場合よりも大）、傾きが負（Ｓ７は、ＣＫ２の位相が遅れた方が、位相が進んだ場合よりも小）の場合をそれぞれ示している。
【００６４】
図５（Ａ）、図５（Ｂ）において、Ｓ３は、被調整側の第２のＡ／Ｄ変換回路１２のＣＫ２に位相差がない場合（基準側のＣＫ１との間に位相差がない）であり、Ｓ８はインターポレータ６により求めたＣＫ２に位相差がないタイミングにおける、図１の第２のデジタルフィルタ５の出力Ｓ７の補間値である。
【００６５】
図５（Ａ）、図５（Ｂ）において、Ｓ３ａは、被調整側の第２のＡ／Ｄ変換回路１２のクロックＣＫ２の位相が進んでいる場合であり、Ｓ３ｂは、被調整側の第２のＡ／Ｄ変換回路１２のクロックＣＫ２の位相が遅れている場合であり、それぞれのＣＫ２における、図１の第２のデジタルフィルタ５の出力は、Ｓ７ａ、Ｓ７ｂである。図５（Ａ）、図５（Ｂ）において、Ｓ３ａでは、Ｓ３の位相差無しに対して４０２で示す分のＣＫ２の位相進みがあり、このＣＫ２による第２のＡ／Ｄ変換回路１２の入力信号のサンプリング値はＳ７のＳ７ａとなる。Ｓ３ｂでは、Ｓ３の位相差無しに対して４０３で示す分のＣＫ２の位相遅れがあり、このＣＫ２による第２のＡ／Ｄ変換回路１２の入力信号のサンプリング値はＳ７のＳ７ｂとなる。なお、図５（Ａ）、図５（Ｂ）において、４００は１クロック周期、４０１は、半周期（デューティ比５０％）である。
【００６６】
図５（Ａ）、図５（Ｂ）に示すように、Ｓ７（Ｓ７ａ、Ｓ７ｂ）とＳ８の値を比較することで、ＣＫ２の位相を判定することができる。ただし、入力信号の傾きにより、Ｓ８とＳ７の大小関係が逆となる。図５（Ａ）の場合、第２のデジタルフィルタの出力（入力信号）の傾きは正であり、この場合、ＣＫ２が、Ｓ８に対して進んでいる場合、Ｓ７（Ｓ７ａ）＜Ｓ８、遅れている場合、Ｓ７（Ｓ７ｂ）＞Ｓ８となるが、図５（Ｂ）の場合、第２のデジタルフィルタの出力（入力信号）の傾きは負であり、ＣＫ２が、Ｓ８に対して進んでいる場合、Ｓ７（Ｓ７ａ）＞Ｓ８、遅れている場合、Ｓ７（Ｓ７ｂ）＜Ｓ８となる。
【００６７】
図３は、図１の位相比較回路７の処理動作を説明するためのフローチャートである。図３における、ｙ１（ｎＴ）、ｙ２（ｎＴ）、ｒｙ２（ｎＴ）は、ＣＫ１、ＣＫ２の周期をＴとした時の各データのｎサンプル番目のデータであることを意味する。
【００６８】
ステップ１０１の処理により、図１の第１、第２のデジタルフィルタ４、５により抽出した信号の傾きＡを求める。
A=MSB[y2(nT)-y1(nT)]
【００６９】
信号の傾きＡは、ｙ２（ｎＴ）とｙ１（ｎＴ）の引き算結果のＭＳＢの値であり、信号の傾きが増加ならば、０、減少ならば、１となる。
【００７０】
ステップ１０２の処理により、インターポレータ６の出力ｒｙ２（ｎＴ）と、第２のデジタルフィルタ５の出力ｙ２（ｎＴ）の引き算結果のＭＳＢの値Ｂを求める。
B=MSB[ry2(nT)-y2(nT)]
【００７１】
図５（Ａ）、図５（Ｂ）に示すように、クロックＣＫ２の位相の進み／遅れの関係は、第１、第２のデジタルフィルタ４、５で抽出した信号成分の傾きにより、ｒｙ２（ｎＴ）とｙ２（ｎＴ）の値の大小関係が逆となるため、ステップ１０３の処理において、信号の傾きＡを判定し、以降のステップ１０４と、ステップ１０５を切り替え、ＣＫ２の位相の遅れ／進み情報である、ｄｅｌｔａを、図１の第３のデジタルフィルタ８へ出力する。
Ａ＝０の場合、ｄｅｌｔａ＝Ｂ
Ａ＝１の場合、ｄｅｌｔａ＝ｎｏｔ  Ｂ
【００７２】
また、ステップ１０６の処理（ステップ１０１と並列に行ってもよい）において、インターポレータ６の出力ｒｙ２（ｎＴ）と第２のデジタルフィルタ５の出力ｙ２（ｎＴ）が一致するかを判定し、ｒｙ２（ｎＴ）とｙ２（ｎＴ）の一致、不一致の情報（比較結果）であるｃｏｍｐを、第３のデジタルフィルタ８へ出力する。
【００７３】
図１の位相比較回路７は、デジタルフィルタ出力ｙ１、ｙ２と補間値ｒｙ２を入力し、ＣＫ２の位相の遅れ、進み情報であるｄｅｌｔａと、ｒｙ２（ｎＴ）とｙ２（ｎＴ）の一致、不一致を示すｃｏｍｐを出力する。
【００７４】
図４は、図１の第３のデジタルフィルタ８の回路構成の一例を示す図である。図４を参照すると、第３のデジタルフィルタ８は、８タップのＦＩＲフィルタで実現されているが、フィルタの構成はこれに限定されるものではない。
【００７５】
図４において、３０４は、８タップのＦＩＲフィルタであり、３００ａ〜３００ｇは３０４のＦＩＲフィルタを構成する遅延回路、３０１ａ〜３０１ｇはＦＩＲフィルタの係数、３０２は加算回路である。３０３、３０６は、セレクタであり、３０５は入力信号の符号を出力するＳｉｇｎ（符号）回路である。Ｓｉｇｎ（符号）回路３０５は、例えば８タップのＦＩＲフィルタ３０４の出力Ｓ３０１（加算回路３０２の出力）が正（非負）のとき＋１、負のとき、−１を出力する。
【００７６】
セレクタ３０３は、１と−１を入力し、図１の位相比較回路７の出力Ｓ９であるｄｅｌｔａを選択制御信号として入力し、
・ｄｅｌｔａが１の場合は、−１を選択して出力し、
・ｄｅｌｔａが０の場合は、＋１を選択して出力する。
【００７７】
セレクタ３０３の出力は、８タップのＦＩＲフィルタ３０４に入力される。
【００７８】
ＦＩＲフィルタ３０４にて、図１の位相比較回路７での位相比較結果を平均化し、遅延制御信号Ｓ３０５を出力する。
【００７９】
セレクタ３０６は、Ｓｉｇｎ回路３０５の出力と０を入力し、図１の位相比較回路７の出力Ｓ１０であるｃｏｍｐを選択制御信号として入力し、
・ｃｏｍｐの値が１の場合は、Ｓｉｇｎ回路３０５で抽出されたＦＩＲフィルタ３０４の出力Ｓ３０１の符号Ｓ３０３を選択出力し、
・ｃｏｍｐの値が０の場合には、０を選択出力する。
【００８０】
セレクタ３０６の出力は、図１の可変遅延回路９へ遅延時間を可変させるための制御信号として入力される。
【００８１】
図６（Ａ）、（Ｂ）は、図１の可変遅延回路９の動作を説明するためのタイミング図である。図６（Ａ）、（Ｂ）において、４００は、図５（Ａ）、（Ｂ）と同様、１クロック周期を表している。
【００８２】
クロックＣＬＫ２の位相が遅れている場合（すなわち、クロックＣＫ２がＣＫ１に対して本来の位相差である１８０度よりも遅れている場合）には、図１の第３のデジタルフィルタ８の出力Ｓ１１は、＋１となる。
【００８３】
クロックＣＬＫ２の位相が進んでいる場合（クロックＣＫ２がＣＫ１に対して本来の位相差である１８０度よりも進んでいる場合）には、−１、一致している場合には、０となる。
【００８４】
可変遅延回路９は、第３のデジタルフィルタ８の出力Ｓ１１の値が、
０の場合、遅延を変化させず、
＋１の場合、クロックＣＫ２を１ステップ（１遅延単位）進め（図６（Ａ）参照）、
−１の場合、クロックＣＫ２を１ステップ遅らせる（図６（Ｂ）参照）、
処理を行うことで、ＣＬＫ２の遅延（位相）を切り替え、ＣＫ２として出力し、ＣＫ２を第２のＡ／Ｄ変換回路１２に供給する。
【００８５】
以上説明した一連の処理が繰り返され、最終的に、第２のＡ／Ｄ変換回路１２のクロックＣＫ２のスキューがなくなるように、遅延制御を行う。
【００８６】
本実施例の動作をまとめると、以下の通りである。
【００８７】
入力信号に含まれる低周波成分を、第１、第２のＡ／Ｄ変換回路１１、１２でサンプリングし、第１、第２のデジタルフィルタ４、５によりそれぞれ抽出する。
【００８８】
基準側の第１のＡ／Ｄ変換回路１１で抽出したデータ系列（入力信号をサンプリングしたデジタルデータ系列）から、インターポレータ６により、被調整側の補間値を次のように計算する。以下では、インターポレータ６として、図２のデジタルフィルタを用いた補間演算について説明する。
【００８９】
Ｎ＋１点（ｘ（０），ｙ（０）），（ｘ（１），ｙ（１）），（ｘ（２），ｙ（２）），・・・，（ｘ（Ｎ），ｙ（Ｎ））がわかっている場合には、これらの点をすべて通過するｘの多項式ｙは、例えばラグランジェ補間法により、次のように表される（非特許文献２）。
【００９０】
2008011189.tif 000003
2008011189.tif 000004
・・・（１）
【００９１】
ここで、ｘ（ｋ）は、第１のＡ／Ｄ変換回路１１のクロックＣＫ１のサンプリング時間とする。
【００９２】
クロックＣＫ１の周期をＴとすると、ｎ回目のクロックＣＫ１のサンプリング時間は、ｘ（ｎＴ）＝ｎＴ、第１のデジタルフィルタ４の出力Ｓ６は、ｙ（ｎＴ）と表すことができる。
【００９３】
さらに、上式（１）において、
ｋ＝（ｎ−（Ｎ−１）／２）Ｔ＋ｋＴ、
ｉ＝（ｎ−（Ｎ−１）／２）Ｔ＋ｉＴ
と置き換えると、Ｎ＋１点のサンプリング結果を用いて、サンプリング時間ｘにおけるサンプリング結果の近似値ｙは、式（２）で表せる。
【００９４】
2008011189.tif 000005
2008011189.tif 000006
・・・（２）
【００９５】
ｘを、ＣＫ２のクロックスキューのないＣＫ１から、Ｔ／２（１８０度）遅れたサンプリング時間を
ｘ＝（ｎ＋１／２）Ｔ
とすると、式（２）のｙは、式（３）に示す求める補間値ｒｙ２（ｎＴ）となる。
【００９６】
2008011189.tif 000007
2008011189.tif 000008
・・・（３）
【００９７】
式（３）は、
2008011189.tif 000009
を係数とする、（Ｎ＋１）タップのＦＩＲフィルタの伝達関数である。
【００９８】
式（３）から、
2008011189.tif 000010
は、ｎによらず、常に、一定のため、定数（constant）となる。すなわち、ＦＩＲフィルタの係数としては、コンスタント値を用いることができる。
【００９９】
式（３）において、Ｎ＝７とすると、図２に示したデジタルフィルタにより、８点のデータによるインターポレータを実現できる。
【０１００】
これにより、第１のデジタルフィルタ４の出力Ｓ６の８サンプルデータを用いて、ＣＫ２に、スキューのないタイミングにおける補間値を求めることができる。
【０１０１】
このようにして求めた補間値Ｓ８と、第１のデジタルフィルタ４の出力Ｓ６、及び第２のデジタルフィルタ５の出力Ｓ７により、図５に示したＳ８、Ｓ７の値の関係からＣＫ２のクロックの進み、遅れの情報を得ることができる。
【０１０２】
ＣＫ２のクロックの進み、遅れの情報を、第３のデジタルフィルタ８により平均化することで誤差、ノイズによる影響を抑圧し、可変遅延回路９を制御する。
【０１０３】
ＣＫ２のクロックスキューがなくなると、補間値Ｓ８と、第２のデジタルフィルタ５の出力Ｓ７は一致する。
【０１０４】
このため、図１の位相比較回路７の出力Ｓ１０（ｃｏｍｐ）は１となり、可変遅延回路９の制御信号Ｓ１１は、０となる。すなわち、可変遅延回路９の遅延調整の制御は完了し、ＣＫ２はクロックスキューのないタイミングに調整されたことになる。
【０１０５】
本発明によれば、タイム・インターリーブＡ／Ｄ変換装置を構成する２つのＡ／Ｄ変換回路の出力から、デジタルフィルタにより抽出した入力信号に含まれる低周波成分のデータを用いて、補間処理により、被調整側のクロックスキューのないタイミングにおける補間値を求めることができる。
【０１０６】
補間値と、被調整側のデジタルフィルタ出力の値を、図５に示した関係を利用して比較することで、クロックの進み、遅れ、一致の情報を得ることができる。
【０１０７】
したがって、本実施例によれば、
Ａ／Ｄ変換回路の入力に、
・図１０のように、スイッチＳ／Ｗを設け、クロックスキュー調整と通常動作を切り替えることも不要とされ、且つ
・クロックスキュー調整専用の入力信号を使用することなく、クロックスキュー調整を実現することができる。
【０１０８】
また、本実施例によれば、クロックスキュー調整と通常動作を切り替える必要がないため、常にクロックスキューの変化をフィードバックすることができる。
【０１０９】
図１の実施例では、２つのＡ／Ｄ変換回路１１、１２を用いたタイム・インターリーブＡ／Ｄ変換装置であり、サンプリング周波数を２倍とするものである。
【０１１０】
本発明の他の実施例では、サンプリング周波数をさらに増加させるため、例えば図７に示す構成が用いられる。
【０１１１】
図７は、本発明の第２の実施例の構成を示す図である。図７の位相調整回路２１〜２Ｍ−１は、図１の位相調整回路２をＭ−１個並列に並べたものであり、Ｍ個のＡ／Ｄ変換回路１１〜１Ｍを用いたタイム・インターリーブＡ／Ｄ変換装置を構成する。すなわち、図７を参照すると、並列配置され、第１乃至第Ｍのクロック信号ＣＫ１〜ＣＫＭをそれぞれ入力する第１乃至第Ｍ（ただし、Ｍは２の冪乗の所定の正整数）のＡ／Ｄ変換回路１１〜１Ｍと、第１乃至第ＭのＡ／Ｄ変換回路１１〜１Ｍの出力を入力とし、第１のクロック信号を基準とし、前記第２のクロック信号を調整側として、前記第１のクロック信号に基づき、前記第２乃至第Ｍのクロック信号の位相をそれぞれ調整する第１乃至第Ｍ−１の位相調整回路２１〜２Ｍ−１と、を備え、第ｉ（ただし、ｉ＝１〜Ｍ−１）の位相調整回路２ｉは、第１のＡ／Ｄ変換回路１１の出力列（デジタルフィルタ４の出力）に基づき、第１のクロック信号ＣＫ１のサンプリング時間と前記サンプリング時間での入力信号のサンプリング値との組から、第１のクロック信号ＣＫ１に対して所定の位相差の第ｉのクロック信号ＣＫｉに対応したサンプリング時間でのサンプリング値を補間値として求めるインターポレータ６と、デジタルフィルタ４、５の出力と、インターポレータ６からの補間値の出力とを受け、第１、第ｉのＡ／Ｄ変換回路の出力（デジタルフィルタ５の出力）に基づき、前記入力信号の傾きに応じた、第ｉのクロック信号ＣＫｉの位相の遅れ／進みを示す信号を生成出力するとともに、第ｉのＡ／Ｄ変換回路１ｉの出力と、前記補間値との一致不一致を示す信号を出力する位相比較回路７と、第ｉのＡ／Ｄ変換回路の出力と前記補間値が一致するときは、現状を維持させ、前記第２のＡ／Ｄ変換回路の出力と前記補間値が不一致のときは、前記位相比較回路の位相の遅れ／進みを示す信号を平均化した信号の極性を示す信号を出力する遅延制御信号生成回路を構成するデジタルフィルタ８と、デジタルフィルタ８の出力に基づき、前記第ｉのクロック信号の遅延を現状のままとするか、又は、遅延の長短を可変制御する可変遅延回路９を備えている。
【０１１２】
ここで、ｎを整数とし、Ｍは、２のｎ乗とする。この回路では、基準となるＡ／Ｄ変換回路１の出力を各Ａ／Ｄ変換回路の位相調整回路に入力し、各Ａ／Ｄ変換回路のクロックを基準クロックに対して適切なタイミングにクロックスキューを自動調整することができる。各Ａ／Ｄ変換回路の位相調整回路のインターポレータ６は、それぞれのクロックタイミングに応じたフィルタ係数としておくことで、補間値を求めることができる。よって、クロックスキュー調整のために特別なアナログ回路及び、入力信号の追加を必要としない。
【０１１３】
かかる構成の本実施例を用いれば、サンプリング周波数をＭ倍とするタイム・インターリーブＡ／Ｄ変換装置のクロック信号のスキューを自動調整することが可能となる。
【０１１４】
本実施例によれば、クロックスキュー調整専用の入力信号及び、その切り替え回路が不要となる。
【０１１５】
また、本実施例によれば、Ａ／Ｄ変換入力に対して、常に制御させるため、温度、電圧、経年劣化などによるクロックのスキューの変化を調整することができる。
【０１１６】
さらに、本実施例によれば、Ｍ個のＡ／Ｄ変換回路へ拡張し、サンプリング周波数をＭ倍とするタイム・インターリーブＡ／Ｄ変換装置のクロック信号のタイミングを自動調整することが可能となる。
【０１１７】
そして、本実施例によれば、半導体基板上に集積されたＡ／Ｄ変換回路への適用を容易化している。
【０１１８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例における第１、第２のデジタルフィルタ及び、インターポレータの構成を示す図である。
【図３】本発明の第１の実施例における位相比較回路の処理を説明するフローチャートである。
【図４】本発明の第１の実施例における第３のデジタルフィルタの構成を示す図である。
【図５】（Ａ）、（Ｂ）は、位相比較回路におけるインターポレータ出力と第２のデジタルフィルタの出力の値の対応関係を示す図である。
【図６】（Ａ）、（Ｂ）は、本発明の第１の実施例における可変遅延回路の動作を説明するタイミング波形図である。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】従来のタイム・インターリーブＡ／Ｄ変換装置の構成例を示す図である。
【図９】図８のタイム・インターリーブＡ／Ｄ変換装置の動作を説明するタイミング図である。
【図１０】特許文献１（特開平１１−１９５９８８号公報）の回路構成の一例を示す図である。
【図１１】（ａ）、（ｂ）、（ｃ）は図１０の回路の動作を説明するためのタイミング図である。
【符号の説明】
【０１２０】
１１  第１のＡ／Ｄ変換回路
１２  第２のＡ／Ｄ変換回路
２  ２１〜２M-1  位相調整回路
３  クロック生成回路
４  第１のデジタルフィルタ
５  第２のデジタルフィルタ
６  インターポレータ
７  位相比較回路
８  第３のデジタルフィルタ
９  可変遅延回路
１０  ＡＤＣ出力セレクタ
１３  入力スイッチ（Ｓ／Ｗ）
１４  第１のＡ／Ｄ変換回路（Ａ／Ｄ変換回路１）
１５  第２のＡ／Ｄ変換回路（Ａ／Ｄ変換回路２）
１６  カウンタ手段（カウンタ手段１）
１７  カウンタ手段（カウンタ手段２）
１８  可変遅延回路（可変遅延回路１）
１９  ２分周回路
２０  遅延回路（遅延回路１）
２１  可変遅延回路（可変遅延回路２）
３７  アップダウンカウンタ（ＵＰ／ＤＯＷＮカウンタ１）
３８  デジタルフィルタ（デジタルフィルタ１）
４０  アップダウンカウンタ（ＵＰ／ＤＯＷＮカウンタ２）
４１  デジタルフィルタ（デジタルフィルタ２）
２００ａ〜２００ｇ  遅延回路
２０１ａ〜２０１ｇ  フィルタの係数
２０２  加算回路
３００ａ〜３００ｇ  遅延回路
３０１ａ〜３０１ｇ  ＦＩＲフィルタの係数
３０２  加算回路
３０３、３０６  セレクタ
３０４  ８タップのＦＩＲフィルタ
３０５  Ｓｉｇｎ（符号）回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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