(57)【要約】【課題】大規模な回路の変更を必要とせず、回路サイズの増大を防止しながら、メモリセルアレイの上書きが可能な不揮発性記憶装置等を提供すること。【解決手段】不揮発性記憶システム１は、メインメモリセルアレイ１０に対応してメインメモリ用リファレンスセル１２が備えられ、スペアメモリセルアレイ１１に対応してスペアメモリ用リファレンスセル１３が備えられる。スペアメモリセルアレイ１１は少なくとも第１領域ＳＰ１および第２領域ＳＰ２に区分けされる。メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。追加の書込み動作時には、データ書込み先として第２領域ＳＰ２が選択され、リファレンスデータの書込み先としてスペアメモリ用リファレンスセル１３が選択される。【選択図】図１
2008293567.tif 000002
【特許請求の範囲】
【請求項１】
メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶装置において、
前記スペアメモリセルアレイは少なくとも第１領域および第２領域に区分けされ、
前記不揮発性記憶装置は、
前記メインメモリセルアレイにデータが書き込まれる初回の書込み動作時には、データ書込み先として前記第１領域を選択すると共にリファレンスデータの書込み先として前記第１リファレンスセルを選択し、
追加の書込み動作時には、データ書込み先として前記第２領域を選択すると共にリファレンスデータの書込み先として前記第２リファレンスセルを選択する選択手段
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記選択手段は、
前記メインメモリセルアレイおよび前記第１領域からデータ読出し動作を行う際には前記第１リファレンスセルを選択し、
前記第２領域からデータ読出し動作を行う際には前記第２リファレンスセルを選択することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記選択手段は、
前記第１領域と前記第２領域とを区分けする分割アドレス番地とアドレス信号とを比較して、前記アドレス信号によるアクセス先が前記第１領域と前記第２領域との何れであるかを検出する比較回路
を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記選択手段は、
前記比較回路の検出結果に応じて、
アクセス先が前記第１領域に属する場合には前記第１リファレンスセルを選択し、
アクセス先が前記第２領域に属する場合には前記第２リファレンスセルを選択する第１セレクタ
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記選択手段は、
前記比較回路の検出結果に応じて、接続先を前記第１領域と前記第２領域とで切り替える第２セレクタ
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項６】
前記選択手段は、
前記分割アドレス番地を保持し前記比較回路へ出力するアドレスレジスタ
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項７】
書込み時は書込み用のデータを選択して前記第１セレクタへ入力し、
読み出し時は前記第１セレクタの出力をセンスアンプへ入力する第３セレクタ
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項８】
書込み時は書込み用のデータを選択して前記第２セレクタへ入力し、
読み出し時は前記第２セレクタの出力をセンスアンプへ入力する第４セレクタ
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項９】
前記アドレス信号は、
アクセス先が前記メインメモリセルアレイと前記スペアメモリセルアレイとの何れであるかを報知するフラグ信号
を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項１０】
前記フラグ信号に応じて、
データ書込み先が前記メインメモリセルアレイである場合にはメインメモリセルアレイ用データを出力し、
データ書込み先が前記スペアメモリセルアレイである場合にはスペアメモリセルアレイ用データを出力する書込み回路
を備えることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記フラグ信号に応じて、
データ読出し先が前記メインメモリセルアレイである場合には前記メインメモリセルアレイから読み出したデータを出力し、
データ読出し先が前記スペアメモリセルアレイである場合には前記スペアメモリセルアレイから読み出したデータを出力するセンスアンプ
を備えることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１２】
前記フラグ信号は、前記アドレス信号のカラムアドレスの最上位ビットであることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１３】
前記不揮発性記憶装置は、ＮＡＮＤインターフェースのフラッシュメモリであることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１４】
メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶装置の制御方法において、
前記スペアメモリセルアレイを少なくとも第１領域および第２領域に区分けするステップと、
初回の書込み動作時には、データ書込み先として前記メインメモリセルアレイおよび前記第１領域を選択すると共にリファレンスデータの書込み先として前記第１リファレンスセルを選択するステップと、
追加の書込み動作時にはデータ書込み先として前記第２領域を選択すると共にリファレンスデータの書込み先として前記第２リファレンスセルを選択するステップと
を備えることを特徴とする不揮発性記憶装置の制御方法。
【請求項１５】
前記メインメモリセルアレイおよび前記第１領域からデータ読出し動作を行う際には前記第１リファレンスセルを選択し、
前記第２領域からデータ読出し動作を行う際には前記第２リファレンスセルを選択するステップを備えることを特徴とする請求項１４に記載の不揮発性記憶装置の制御方法。
【請求項１６】
メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶システムにおいて、
前記スペアメモリセルアレイを少なくとも第１領域および第２領域に区分けするメモリコントローラと、
前記メインメモリセルアレイにデータが書き込まれる初回の書込み動作時には、データ書込み先として前記第１領域を選択すると共にリファレンスデータの書込み先として前記第１リファレンスセルを選択し、
追加の書込み動作時には、データ書込み先として前記第２領域を選択すると共にリファレンスデータの書込み先として前記第２リファレンスセルを選択する選択手段と
を備えることを特徴とする不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法に関し、特に、大規模な回路の変更を必要とせず、回路サイズの増大を防止しながら、メモリセルアレイの上書きを可能とする発明に関するものである。
【背景技術】
【０００２】
複数のメモリセルアレイごとに対応してダイナミックリファレンスセルを備えるフラッシュメモリでは、メモリセルアレイにデータが書込まれる際と同時期に、当該メモリセルアレイに対応するリファレンスセルにリファレンスデータが書き込まれる。そしてデータ読出しの際には、メモリセルアレイの電流と、当該メモリセルアレイに対応するリファレンスセルの電流とが比較される。ここでリファレンスセルのリフレッシュを備えていない仕様のフラッシュメモリでは、メモリセルアレイの少なくとも一部に一度書込みが行われると、その後に当該メモリセルアレイへ追加のデータ書込みを行おうとしても、追加のデータ書込みと同時期にリファレンスデータを書き込むためのリファレンスセルが存在しない。よって従来は、メモリセルアレイへの追加書込みは禁止されていた。なお、リフレッシュを備えないフラッシュメモリとしては、例えばＮＡＮＤ型フラッシュメモリのインターフェースを備えるＮＯＲ型のフラッシュメモリが挙げられる。
【０００３】
尚、上記の関連技術として特許文献１および２が開示されている。
【特許文献１】特開２００４−８７０４７
【特許文献２】特開２００５−３２７３５９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、メモリセルアレイに追加書込みを可能とすることが要求されている。しかしメモリセルアレイの上書きを可能とするために、回路規模の大きいリフレッシュ回路等を備えると、大規模な回路の変更が必要となるため問題である。また回路サイズが大きくなるため、不揮発性記憶装置のコストが増大するため問題である。
【０００５】
本発明は前記背景技術に鑑みなされたものであり、大規模な回路の変更を必要とせず、回路サイズの増大を防止しながら、メモリセルアレイの上書きをすることが可能な不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するためになされた本発明の第１概念に係る不揮発性記憶装置は、メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶装置において、スペアメモリセルアレイは少なくとも第１領域および第２領域に区分けされ、不揮発性記憶装置は、メインメモリセルアレイにデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域を選択すると共にリファレンスデータの書込み先として第１リファレンスセルを選択し、追加の書込み動作時には、データ書込み先として第２領域を選択すると共にリファレンスデータの書込み先として第２リファレンスセルを選択する選択手段を備えることを特徴とする。
【０００７】
また本発明の第１概念に係る不揮発性記憶システムは、メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶システムにおいて、スペアメモリセルアレイを少なくとも第１領域および第２領域に区分けするメモリコントローラと、メインメモリセルアレイにデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域を選択すると共にリファレンスデータの書込み先として第１リファレンスセルを選択し、追加の書込み動作時には、データ書込み先として第２領域を選択すると共にリファレンスデータの書込み先として第２リファレンスセルを選択する選択手段とを備えることを特徴とする。
【０００８】
また本発明の第１概念に係る不揮発性記憶装置の制御方法は、メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる不揮発性記憶装置の制御方法において、スペアメモリセルアレイを少なくとも第１領域および第２領域に区分けするステップと、初回の書込み動作時には、データ書込み先としてメインメモリセルアレイおよび第１領域を選択すると共にリファレンスデータの書込み先として第１リファレンスセルを選択するステップと、追加の書込み動作時にはデータ書込み先として第２領域を選択すると共にリファレンスデータの書込み先として第２リファレンスセルを選択するステップとを備えることを特徴とする。
【０００９】
本発明の第１概念に係る不揮発性記憶装置、不揮発性記憶装置の制御方法および不揮発性記憶システムでは、メインメモリセルアレイに対応して第１リファレンスセルが備えられ、スペアメモリセルアレイに対応して第２リファレンスセルが備えられる。メインメモリセルアレイは主にデータ格納に用いられ、スペアメモリセルアレイは主に各種情報の格納に用いられる。また、第１リファレンスセルおよび第２リファレンスセルにはリファレンスデータが書き込まれる。リファレンスデータは、メインメモリセルアレイおよびスペアメモリセルアレイに書き込まれたデータのベリファイおよび読み出し時に用いる参照データである。
【００１０】
本発明の不揮発性記憶装置およびその制御方法では、スペアメモリセルアレイは少なくとも第１領域および第２領域に区分けされる。スペアメモリセルアレイの区分けは、ユーザによって任意に行うことが可能とされる。また本発明の不揮発性記憶システムでは、スペアメモリセルアレイを少なくとも第１領域および第２領域に区分けするメモリコントローラが備えられる。ユーザはメモリコントローラによって、スペアメモリセルアレイを第１領域と第２領域に任意に区分けすることができる。
【００１１】
また不揮発性記憶装置および不揮発性記憶システムは、選択手段を備える。また不揮発性記憶装置の制御方法は、選択するステップを備える。選択手段または選択するステップは、メインメモリセルアレイにデータが書き込まれる初回の書込み動作時には、データ書込み先としてメインメモリセルアレイおよび第１領域を選択すると共に、リファレンスデータの書込み先として第１リファレンスセルを選択する。一方、追加の書込み動作時には、データ書込み先として第２領域を選択すると共に、リファレンスデータの書込み先として第２リファレンスセルを選択する。
【００１２】
作用を説明する。メモリセルおよびリファレンスセルには、書込み後からの時間の経過と共に、書込み電荷が損失するチャージロスが発生する。すると正確な読み出し動作を行うためには、メモリセルとリファレンスセルとの間でチャージロスの程度を揃える必要があるため、メモリセルとリファレンスセルとを同時期に書き込む必要がある。
【００１３】
従来は、メインメモリセルアレイへのデータ書込みと同時期に第１リファレンスセルにリファレンスデータの書込みを行い、スペアメモリセルアレイへのデータ書込みと同時期に第２リファレンスセルにリファレンスデータの書込みを行っていた。すなわち従来は、第１リファレンスセルをメインメモリセルアレイに対応させ、第２リファレンスセルをスペアメモリセルアレイに対応させるという、領域ごとの対応関係を有していた。この場合、スペアメモリセルアレイに一度書込みが行われると、その後にスペアメモリセルアレイへ追加のデータ書込みを行おうとしても、追加のデータ書込みと同時期にリファレンスデータを書き込むためのリファレンスセルが存在しない。よって従来は、スペアメモリセルアレイに一度書込みを行った後は、スペアメモリセルアレイへの追加書込みは禁止されていた。
【００１４】
一方、本発明では、初回の書込み動作時には、メインメモリセルアレイへのデータ書込みと第１領域へのデータ書込みとが同時に行われる。そして当該データ書込みと同時期に、第１リファレンスセルにリファレンスデータが書込まれる。また追加の書込み動作時には、第２領域へのデータ書込みと同時期に、第２リファレンスセルにリファレンスデータが書込まれる。すなわち本発明では、第１リファレンスセルを初回書込み動作に対応させ、第２リファレンスセルを追加書込み動作に対応させるという、書込みタイミングごとの対応関係を構成することができる。
【００１５】
これにより、スペアメモリセルアレイの第１領域に初回のデータ書込みを行った後に、スペアメモリセルアレイの第２領域に追加のデータ書込みを行うことが可能となる。そしてスペアメモリセルアレイの上書きを可能とするために、選択手段または選択するステップを備えればよく、回路規模の大きいリフレッシュ回路等を備える必要がない。よって大幅な回路設計変更を不要とし、また回路サイズの増大を防止しながら、スペアメモリセルアレイへデータを追加書込みすることが可能となる。
【発明の効果】
【００１６】
本発明によれば、大規模な回路の変更を必要とせず、回路サイズの増大を防止しながら、メモリセルアレイの上書きをすることが可能な不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の原理図を図１に示す。不揮発性記憶システム１Ｇは、メモリセルアレイ５Ｇ、選択手段６Ｇ、書込み回路およびセンスアンプ７Ｇを備える。書込み回路およびセンスアンプ７Ｇからは、データ書込み時には、メインメモリ用データＭＤＷ、スペアメモリ用データＳＤＷ、リファレンスデータＲＤＷが出力される。
【００１８】
メモリセルアレイ５Ｇには、メインメモリセルアレイ１０Ｇ、スペアメモリセルアレイ１１Ｇ、メインメモリ用リファレンスセル１２Ｇ、スペアメモリ用リファレンスセル１３Ｇが備えられる。スペアメモリセルアレイ１１Ｇは第１領域ＳＰ１Ｇおよび第２領域ＳＰ２Ｇに区分けされる。区分けはユーザによって任意に行われる。メインメモリセルアレイ１０Ｇには、書込み時にはメインメモリ用データＭＤＷが入力され、読出し時にはメインメモリセル電流ＩＭが出力される。第１領域ＳＰ１Ｇには、書込み時にはスペアメモリ用データＳＤＷが入力され、読出し時には第１メモリセル電流ＩＳ１が出力される。第２領域ＳＰ２Ｇには、書込み時にはスペアメモリ用データＳＤＷが入力され、読出し時には第２メモリセル電流ＩＳ２が出力される。メインメモリ用リファレンスセル１２Ｇには、書込み時にはリファレンスデータＲＤＷが入力され、読出し時にはメインメモリ用リファレンスセル電流ＩＭＲが出力される。スペアメモリ用リファレンスセル１３Ｇには、書込み時にはリファレンスデータＲＤＷが入力され、読出し時にはスペアメモリ用リファレンスセル電流ＩＳＲが出力される。
【００１９】
選択手段６Ｇは、セレクタ制御部８Ｇ、第１セレクタ５１Ｇ、第２セレクタ５２Ｇを備える。第１セレクタ５１Ｇは、セレクタ制御部８Ｇから出力されるセレクタ切替信号ＳＣＳに応じて、書込み回路およびセンスアンプ７Ｇの接続先をメインメモリ用リファレンスセル１２Ｇとスペアメモリ用リファレンスセル１３Ｇとで切り替える。また第２セレクタ５２Ｇは、セレクタ切替信号ＳＣＳに応じて、書込み回路およびセンスアンプ７Ｇの接続先を第１領域ＳＰ１Ｇと第２領域ＳＰ２Ｇとで切り替える。
【００２０】
作用を説明する。メモリセルおよびリファレンスセルには、書込み後からの時間の経過と共に、書込み電荷が損失するチャージロスが発生する。すると正確な読み出し動作を行うためには、メモリセルとリファレンスセルとの間でチャージロスの程度を揃える必要があるため、メモリセルとリファレンスセルとを同時期に書き込む必要がある。
【００２１】
選択手段６Ｇでは、初回の書込み動作時には、スペアメモリ用データＳＤＷの書込み先として第１領域ＳＰ１Ｇを選択すると共に、リファレンスデータＲＤＷの書込み先としてメインメモリ用リファレンスセル１２Ｇを選択する。よって初回の書込み動作時には、メインメモリセルアレイ１０Ｇへのメインメモリ用データＭＤＷの書込みと、第１領域ＳＰ１Ｇへのスペアメモリ用データＳＤＷの書込みとが同時に行われる。そして当該書込みと同時期に、メインメモリ用リファレンスセル１２ＧにリファレンスデータＲＤＷが書込まれる。
【００２２】
また選択手段６Ｇは、追加の書込み動作時には、スペアメモリ用データＳＤＷの書込み先として第２領域ＳＰ２Ｇを選択すると共に、リファレンスデータＲＤＷの書込み先としてスペアメモリ用リファレンスセル１３Ｇを選択する。よって追加の書込み動作時には、第２領域ＳＰ２Ｇへのスペアメモリ用データＳＤＷ書込みと同時期に、スペアメモリ用リファレンスセル１３ＧにリファレンスデータＲＤＷが書込まれる。
【００２３】
またメインメモリセルアレイ１０Ｇおよび第１領域ＳＰ１Ｇからデータ読出し動作を行う際には、選択手段６Ｇによってメインメモリ用リファレンスセル１２Ｇが選択される。そしてメインメモリセル電流ＩＭおよび第１メモリセル電流ＩＳ１と、メインメモリ用リファレンスセル電流ＩＭＲとが比較される。これらのセルは全て同時期に書込まれたセルであるため、出力電流からチャージロスによる影響を排除することができ、正確な読出しを行うことができる。
【００２４】
また第２領域ＳＰ２Ｇからデータ読出し動作を行う際には、選択手段６Ｇによってスペアメモリ用リファレンスセル１３Ｇが選択される。そして第２メモリセル電流ＩＳ２と、スペアメモリ用リファレンスセル電流ＩＳＲとが比較される。これらのセルは全て同時期に書込まれたセルであるため、出力電流からチャージロスによる影響を排除することができ、正確な読出しを行うことができる。
【００２５】
これにより、メインメモリ用リファレンスセル１２Ｇをメインメモリセルアレイ１０Ｇに対応させ、スペアメモリ用リファレンスセル１３Ｇをスペアメモリセルアレイ１１Ｇに対応させるという領域ごとの対応関係に代えて、メインメモリ用リファレンスセル１２Ｇを初回書込み動作に対応させ、スペアメモリ用リファレンスセル１３Ｇを追加書込み動作に対応させるという書込みタイミングごとの対応関係を構成することができる。よって、更にデータを追加するオーバープログラム動作を行う際に、第２領域ＳＰ２Ｇとスペアメモリ用リファレンスセル１３Ｇとを使用することが可能となるため、第２領域ＳＰ２Ｇに追加のデータ書込みを行うことが可能となる。すなわちスペアメモリセルアレイ１１Ｇへ追加書き込みが１回可能となる。
【００２６】
またスペアメモリセルアレイ１１Ｇの上書きを可能とするために、選択手段６Ｇを備えればよい。よって回路規模の大きいリフレッシュ回路等を備える必要がないため、大幅な回路設計変更を不要とすることや、回路サイズの増大を防止しながら、スペアメモリセルアレイ１１Ｇへデータを追加書込みすることが可能となる。
【００２７】
以下、本発明について具体化した実施形態を、図２乃至図５に基づき説明する。図２に、本発明に係る不揮発性記憶システム１の全体構成図を示す。不揮発性記憶システム１は、メモリコントローラ２およびメモリ３を備える。メモリ３は、メモリセルアレイ５、Ｉ／Ｏバッファ２１、制御回路２２、アドレスバッファ２３、Ｘデコーダ２４、Ｙデコーダ２５、Ｙセレクタ２６、第１セレクタ５１、第２セレクタ５２、第３セレクタ５３、第４セレクタ５４、書込み回路４１、センスアンプ４２を備える。
【００２８】
メモリセルアレイ５には、コントロールゲート及びフローティングゲートを有する不揮発性のメモリセルがアレイ状に配置される。複数のメモリセルは、複数のワード線及び複数のビット線に接続されている。メモリセルアレイ５は、メインメモリセルアレイ１０、スペアメモリセルアレイ１１、メインメモリ用リファレンスセル１２、スペアメモリ用リファレンスセル１３の４つの領域に分かれており、これらのセルは全て共通のワード線で接続される。メインメモリ用リファレンスセル１２はメインメモリセルアレイ１０に対応して備えられ、またスペアメモリ用リファレンスセル１３はスペアメモリセルアレイ１１に対応して備えられる。またスペアメモリセルアレイ１１は、さらに第１領域ＳＰ１と第２領域ＳＰ２とに分割される。この分割は、後述するようにエンドユーザによって任意に決定される。またメインメモリ用リファレンスセル１２およびスペアメモリ用リファレンスセル１３は、ダイナミックリファレンスセルであり、リファレンスデータＲＤＷが書き込まれて使用される。
【００２９】
Ｉ／Ｏバッファ２１には、メモリセルアレイ５に書き込まれる書込みデータＤＷが入力され、またメモリセルアレイ５から読み出される読み出しデータＤＲが出力される。またアドレスバッファ２３には、メモリコントローラ２からアドレス信号Ａｄｄが入力される。アドレスバッファ２３から出力されるロウアドレスＸＡｄｄはＸデコーダ２４へ入力される。Ｘデコーダ２４には複数のワード線が接続される。またアドレスバッファ２３から出力されるカラムアドレスＹＡｄｄはＹデコーダ２５へ入力される。Ｙデコーダ２５は、Ｙセレクタ２６を介して、メインメモリセルアレイ１０およびスペアメモリセルアレイ１１の複数のビット線に接続されると共に、メインメモリ用リファレンスセル１２およびスペアメモリ用リファレンスセル１３のビット線に接続される。またＹデコーダ２５からはアドレスＡ１１が出力される。
【００３０】
アドレスレジスタ３１には分割アドレス番地ＤＡｄｄが保持される。分割アドレス番地ＤＡｄｄは、スペアメモリセルアレイ１１を第１領域ＳＰ１と第２領域ＳＰ２とに分割する際の境界となるアドレス番地である。カラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄ以下の場合には、アクセス先は第１領域ＳＰ１またはメインメモリセルアレイ１０とされる。またカラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄより大きい場合には、アクセス先は第２領域ＳＰ２またはメインメモリ用リファレンスセル１２またはスペアメモリ用リファレンスセル１３とされる。コンパレータ３２には、分割アドレス番地ＤＡｄｄおよびカラムアドレスＹＡｄｄが入力され、比較信号ＣＯＳが出力される。制御回路２２には制御信号ＣＴＳおよび比較信号ＣＯＳが入力され、切替信号ＷＲＳおよびセレクタ切替信号ＳＣＳが出力される。制御回路２２は、メモリセルアレイ５に対する、書込み／ベリファイ／読出しを制御する回路である。
【００３１】
センスアンプ４２は、メインメモリ用センスアンプ４３およびスペアメモリ用センスアンプ４４を備える。書込み回路４１には、Ｉ／Ｏバッファ２１から書込みデータＤＷが入力されると共に、Ｙデコーダ２５からアドレスＡ１１が入力される。また書込み回路４１からは、メインメモリ用データＭＤＷ、スペアメモリ用データＳＤＷ、リファレンスデータＲＤＷが出力される。
【００３２】
第１セレクタ５１は、セレクタ切替信号ＳＣＳに応じて、第３セレクタ５３の接続先をメインメモリ用リファレンスセル１２とスペアメモリ用リファレンスセル１３とで択一に切り替える。同様に第２セレクタ５２は、セレクタ切替信号ＳＣＳに応じて、第４セレクタ５４の接続先をスペアメモリセルアレイ１１の第１領域ＳＰ１と第２領域ＳＰ２とで択一に切り替える。また第３セレクタ５３は、切替信号ＷＲＳに応じて、第１セレクタ５１の接続先を書込み回路４１とスペアメモリ用センスアンプ４４とで択一に切り替える。同様に第４セレクタ５４は、切替信号ＷＲＳに応じて、第２セレクタ５２の接続先を書込み回路４１とスペアメモリ用センスアンプ４４とで択一に切り替える。
【００３３】
データの書込み時には、メインメモリ用データＭＤＷがメインメモリセルアレイ１０に入力され、またスペアメモリ用データＳＤＷが第１領域ＳＰ１および第２領域ＳＰ２に入力され、またリファレンスデータＲＤＷがメインメモリ用リファレンスセル１２およびスペアメモリ用リファレンスセル１３に入力される。
【００３４】
データの読出し時には、メインメモリセルアレイ１０から出力されるメインメモリセル電流ＩＭがＹセレクタ２６を介してメインメモリ用センスアンプ４３に入力される。また第１領域ＳＰ１から出力される第１メモリセル電流ＩＳ１と第２領域ＳＰ２から出力される第２メモリセル電流ＩＳ２との何れか一方が、第２セレクタ５２および第４セレクタ５４を介してスペアメモリ用センスアンプ４４に入力される。またメインメモリ用リファレンスセル１２から出力されるメインメモリ用リファレンスセル電流ＩＭＲとスペアメモリ用リファレンスセル１３から出力されるスペアメモリ用リファレンスセル電流ＩＳＲとの何れか一方が、第１セレクタ５１および第３セレクタ５３を介してスペアメモリ用センスアンプ４４に入力される。
【００３５】
不揮発性記憶システム１の動作を、図３のフローチャートを用いて説明する。まず、ステップＳ１において、初期設定としてマップ作成が行われる。マップ作成時には、ユーザは、メモリ３の使用方法に合わせて、スペアメモリセルアレイ１１を分割するための分割アドレス番地ＤＡｄｄを決定する。分割するバイト数は、２バイトずつ任意に調整可能とされる。例えばスペアメモリセルアレイ１１の容量が１６バイトである場合には、第１領域ＳＰ１と第２領域ＳＰ２とを８バイトずつの容量に分割するように分割アドレス番地ＤＡｄｄを決定しても良い。
【００３６】
次にメモリコントローラ２から、分割アドレス番地ＤＡｄｄをメモリ３にセットする旨の制御信号ＣＴＳが制御回路２２に入力される。同時に分割アドレス番地ＤＡｄｄが、アドレスバッファ２３に入力される。制御回路２２は、セット信号ＳＥＴにより、アドレスバッファ２３に入力された分割アドレス番地ＤＡｄｄをアドレスレジスタ３１にセットする。これにより、メモリコントローラ２を介して分割アドレス番地ＤＡｄｄがメモリ３にセットされ、スペアメモリセルアレイ１１は第１領域ＳＰ１と第２領域ＳＰ２とに分割されるため、マッピングが完了する。
【００３７】
次にステップＳ２において、書込みと読出しとのモード決定が行われる。モード決定は、制御回路２２から出力される切替信号ＷＲＳによって決定される。メモリ３が書込みモードとされる場合には、メモリコントローラ２から制御回路２２に書込みを行う旨の制御信号ＣＴＳが入力され、ハイレベルの切替信号ＷＲＳが出力される（ステップＳ２：Ｙ）。一方、メモリ３が読出しモードとされる場合には、メモリコントローラ２から制御回路２２に読出しを行う旨の制御信号ＣＴＳが入力され、ローレベルの切替信号ＷＲＳが出力される（ステップＳ２：Ｎ）。
【００３８】
まず、不揮発性記憶システム１が書込みモードとされる場合について説明する。このとき第３セレクタ５３および第４セレクタ５４は、ハイレベルの切替信号ＷＲＳに応じて、接続先として書込み回路４１を選択する（ステップＳ３）。次にステップＳ４において、初回のデータ書込みか追加のデータ書込みかの判断が行われる。当該判断は、コンパレータ３２において、カラムアドレスＹＡｄｄと分割アドレス番地ＤＡｄｄとを比較することによって行われる。図２においてコンパレータ３２では、カラムアドレスＹＡｄｄを分割アドレス番地ＤＡｄｄと比較し、比較結果を比較信号ＣＯＳとして制御回路２２へ出力する。制御回路２２では、カラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄ以下の場合には、書込み先が第１領域ＳＰ１であり初回の書込みであると判断し、ローレベルのセレクタ切替信号ＳＣＳを出力する。（ステップＳ４：Ｙ）。一方、カラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄより大きい場合には、書込み先が第２領域ＳＰ２であり追加の書込みであると判断し、ハイレベルのセレクタ切替信号ＳＣＳを出力する。（ステップＳ４：Ｎ）。
【００３９】
以下、初回の書込みの場合について説明する。初回の書込みの場合には、ローレベルのセレクタ切替信号ＳＣＳに応じて、第２セレクタ５２はスペアメモリ用データＳＤＷの書込み先として第１領域ＳＰ１を選択し、第１セレクタ５１はリファレンスデータＲＤＷの書込み先としてメインメモリ用リファレンスセル１２を選択する（ステップＳ５）。
【００４０】
次にステップＳ６において、書込み回路４１で、出力されるデータがメインメモリ用データＭＤＷであるかスペアメモリ用データＳＤＷであるかが選択される。当該選択は、カラムアドレスＹＡｄｄに備えられるフラグ信号によって行われる。本実施形態ではフラグ信号として、カラムアドレスＹＡｄｄの最上位ビットのアドレス信号であるアドレスＡ１１が用いられる。アドレスＡ１１がローレベルのとき（ステップＳ６：Ｙ）は、書込み回路４１からはメインメモリ用データＭＤＷが出力され（ステップＳ７）、Ｙセレクタ２６を介してメインメモリセルアレイ１０に入力される。一方、アドレスＡ１１がハイレベルのとき（ステップＳ６：Ｎ）は、書込み回路４１からはスペアメモリ用データＳＤＷが出力され（ステップＳ８）、第４セレクタ５４および第２セレクタ５２を介して第１領域ＳＰ１に入力される。
【００４１】
そしてステップＳ９において、メインメモリセルアレイ１０および第１領域ＳＰ１にデータ書込みが実行される。データ書込みを説明する。アドレスバッファ２３から出力されるロウアドレスＸＡｄｄがＸデコーダ２４に入力され、カラムアドレスＹＡｄｄがＹデコーダ２５に入力される。そして、ロウアドレスＸＡｄｄがＸデコーダ２４でデコードされ所望のワード線が選択され、カラムアドレスＹＡｄｄがＹデコーダ２５でデコードされ所望のビット線が選択されることで、書込み対象のメモリセルが選択される。そして、その選択されたメモリセルのビット線に書込み電圧が印加され、データの書込みが行われる。
【００４２】
書込みの実行後にステップＳ１０へ進み、初回のデータ書込みが残っていればステップＳ４へ戻りデータの書込みが続行され、データ書込みが終了であればステップＳ１１へ進む。ステップＳ１１では、リファレンスデータＲＤＷの書込みが行われる。リファレンスデータＲＤＷは第３セレクタ５３を介して第１セレクタ５１に入力される。第１セレクタ５１では、前述したように、データ書込み先としてメインメモリ用リファレンスセル１２が選択されている。よってリファレンスデータＲＤＷがメインメモリ用リファレンスセル１２に書込まれることで、初回のデータ書込みは全て終了するため、ステップＳ２へ戻る。
【００４３】
以上より、初回の書込み動作時には、メインメモリセルアレイ１０へのメインメモリ用データＭＤＷの書込みと、第１領域ＳＰ１へのスペアメモリ用データＳＤＷの書込みとが同時に行われる。そして当該書込みと同時期に、メインメモリ用リファレンスセル１２にリファレンスデータＲＤＷが書込まれる。これにより初回のデータ書込み動作では、図４の領域Ｒ１に示すように、メインメモリセルアレイ１０と第１領域ＳＰ１とメインメモリ用リファレンスセル１２とが選択され、データの書込みが行われる。よってメインメモリセルアレイ１０が、第１領域ＳＰ１の領域分だけ増加したように見える。
【００４４】
次に追加の書込みの場合を説明する。追加書込みではアドレスＡ１１がハイレベルとされ、書込み回路４１からはスペアメモリ用データＳＤＷが出力され、第４セレクタ５４を介して第２セレクタ５２に入力される。追加の書込みではカラムアドレスＹＡｄｄは分割アドレス番地ＤＡｄｄより大きくされ、制御回路２２からはハイレベルのセレクタ切替信号ＳＣＳが出力される（ステップＳ４：Ｎ）。ハイレベルのセレクタ切替信号ＳＣＳに応じて、第２セレクタ５２はスペアメモリ用データＳＤＷの書込み先として第２領域ＳＰ２を選択し、第１セレクタ５１はリファレンスデータＲＤＷの書込み先としてスペアメモリ用リファレンスセル１３を選択する（ステップＳ１２）。そしてステップＳ１３において、第２領域ＳＰ２およびスペアメモリ用リファレンスセル１３にデータ書込みが実行される。
【００４５】
これにより追加のデータ書込み動作では、図５の領域Ｒ２に示すように、第２領域ＳＰ２とスペアメモリ用リファレンスセル１３とが選択され、データの書込みが行われる。
【００４６】
次に読み出しモードの動作について説明する。このとき第３セレクタ５３および第４セレクタ５４は、ローレベルの切替信号ＷＲＳに応じて、接続先としてスペアメモリ用センスアンプ４４を選択する（ステップＳ２０）。
【００４７】
次にステップＳ２１において、初回書込みが行われた第１領域ＳＰ１から読出しが行われるか、追加書込みが行われた第２領域ＳＰ２から読出しが行われるかの判断が行われる。当該判断は、コンパレータ３２において、カラムアドレスＹＡｄｄと分割アドレス番地ＤＡｄｄとを比較することによって行われる。
【００４８】
制御回路２２は、カラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄ以下である旨の比較信号ＣＯＳが入力される場合には、読出し先が第１領域ＳＰ１であると判断し、ローレベルのセレクタ切替信号ＳＣＳを出力する。（ステップＳ２１：Ｙ）。ローレベルのセレクタ切替信号ＳＣＳに応じて、第２セレクタ５２は第１領域ＳＰ１を選択し、第１セレクタ５１はメインメモリ用リファレンスセル１２を選択する（ステップＳ２２）。よって第１領域ＳＰ１から出力される第１メモリセル電流ＩＳ１が、第２セレクタ５２を介してスペアメモリ用センスアンプ４４へ入力される。また、メインメモリ用リファレンスセル１２から出力されるメインメモリ用リファレンスセル電流ＩＭＲが、第１セレクタ５１を介してスペアメモリ用センスアンプ４４へ入力される。そしてスペアメモリ用センスアンプ４４では、第１メモリセル電流ＩＳ１とメインメモリ用リファレンスセル電流ＩＭＲとを比較することによってデータ読み出しが実行される（ステップＳ２３）。
【００４９】
一方、制御回路２２は、カラムアドレスＹＡｄｄが分割アドレス番地ＤＡｄｄより大きい旨の比較信号ＣＯＳが入力される場合には、読出し先が第２領域ＳＰ２であると判断し、ハイレベルのセレクタ切替信号ＳＣＳを出力する。（ステップＳ２１：Ｎ）。ハイレベルのセレクタ切替信号ＳＣＳに応じて、第２セレクタ５２は第２領域ＳＰ２を選択し、また第１セレクタ５１はスペアメモリ用リファレンスセル１３を選択する（ステップＳ２５）。よって第２領域ＳＰ２から出力される第２メモリセル電流ＩＳ２と、スペアメモリ用リファレンスセル１３から出力されるスペアメモリ用リファレンスセル電流ＩＳＲとが、スペアメモリ用センスアンプ４４へ入力される。そしてスペアメモリ用センスアンプ４４では、第２メモリセル電流ＩＳ２とスペアメモリ用リファレンスセル電流ＩＳＲとを比較することによってデータ読み出しが行われる（ステップＳ２３）。
【００５０】
また、メインメモリセルアレイ１０からのデータ読出しは、メインメモリ用センスアンプ４３において、メインメモリセル電流ＩＭとメインメモリ用リファレンスセル電流ＩＭＲとを比較することによってデータ読み出しが行われる。
【００５１】
そしてセンスアンプ４２は、アドレスＡ１１がローレベルのときには、メインメモリセルアレイ１０から読出したデータを読み出しデータＤＲとして出力し、アドレスＡ１１がハイレベルのときには、スペアメモリセルアレイ１１から読出したデータを読み出しデータＤＲとして出力する。
【００５２】
読出しの実行後にステップＳ２４へ進み、読出しデータが残っていればステップＳ２１へ戻りデータの読出しが続行され、データ読出しが終了であればステップＳ２へ戻る。
【００５３】
以上の説明から明らかなように、本実施形態に係る不揮発性記憶システム１では、メインメモリ用リファレンスセル１２をメインメモリセルアレイ１０に対応させ、スペアメモリ用リファレンスセル１３をスペアメモリセルアレイ１１に対応させるという領域ごとの対応関係に代えて、メインメモリ用リファレンスセル１２を初回書込み動作に対応させ、スペアメモリ用リファレンスセル１３を追加書込み動作に対応させるという書込みタイミングごとの対応関係を構成することができる。すると、初回書込みにおいてスペアメモリセルアレイ１１の第１領域ＳＰ１とメインメモリ用リファレンスセル１２とに書込みが行われた後に、追加書込みとしてスペアメモリセルアレイ１１の第２領域ＳＰ２へ追加のデータ書込みを行う際に、追加のデータ書込みと同時期にリファレンスデータを書き込むためのリファレンスセルとしてスペアメモリ用リファレンスセル１３が存在することになる。よって、スペアメモリセルアレイの第１領域に初回のデータ書込みを行った後に、スペアメモリセルアレイの第２領域に追加のデータ書込みを行うことが可能となる。すなわちスペアメモリセルアレイ１１へ追加書き込みを１回可能とすることができる。
【００５４】
そして本実施形態に係る不揮発性記憶システム１では、スペアメモリセルアレイ１１の上書きを可能とするために、アドレスレジスタ３１、コンパレータ３２、第１セレクタ５１ないし第４セレクタ５４を備えればよく、回路規模の大きいリフレッシュ回路等を備える必要がない。よって大幅な回路設計変更を不要とし、また回路サイズの増大を防止しながら、スペアメモリセルアレイ１１への追加書込みを行うことが可能となる。
【００５５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、フラグ信号としてカラムアドレスＹＡｄｄの最上位ビットであるアドレスＡ１１を用いるとしたが、この形態に限られない。フラグ信号は、カラムアドレスＹＡｄｄにおいて使用していないアドレス信号であれば何れの信号であってもよいことは言うまでもない。よって例えば、バースト動作を採用したためにカラムアドレスとして使用していないアドレス信号をフラグ信号として使用する事が出来る。
【００５６】
また本実施形態では、スペアメモリセルアレイ１１への追加書き込み回数は１回であるとしたが、この形態に限られない。図６に示す不揮発性記憶システム１ａのように、スペアメモリセルアレイ１１への追加書き込み回数が２回である形態であってもよいことは言うまでもない。アドレスレジスタ３１ａには、分割アドレス番地としてＤＡｄｄ１とＤＡｄｄ２の２つが保持される。そしてスペアメモリセルアレイ１１が、第１領域ＳＰ１ないし第３領域ＳＰ３に３分割される。また第３領域ＳＰ３に対応して、第３リファレンスセル１４が備えられる。
【００５７】
コンパレータ３２ａからは、カラムアドレスＹＡｄｄと分割アドレス番地ＤＡｄｄ１との比較信号ＣＯＳ１、およびカラムアドレスＹＡｄｄと分割アドレス番地ＤＡｄｄ２との比較信号ＣＯＳ２が出力される。第１セレクタ５１ａは、セレクタ切替信号ＳＣＳに応じて、第３セレクタ５３の接続先を、メインメモリ用リファレンスセル１２とスペアメモリ用リファレンスセル１３と第３リファレンスセル１４とから択一に選択する。同様に第２セレクタ５２ａは、セレクタ切替信号ＳＣＳに応じて、第４セレクタ５４の接続先を第１領域ＳＰ１ないし第３領域ＳＰ３から択一に選択する。
【００５８】
これにより、メインメモリ用リファレンスセル１２を初回書込み動作に対応させ、スペアメモリ用リファレンスセル１３を第１追加書込み動作に対応させ、第３リファレンスセル１４を第２追加書込み動作に対応させることができるため、スペアメモリセルアレイ１１へ追加書き込みを２回可能とすることができる。なお、３回以上の追加書込みについても同様であるため、ここでは詳細な説明を省略する。
【００５９】
なお、メインメモリ用リファレンスセル１２は第１リファレンスセルの一例、スペアメモリ用リファレンスセル１３は第２リファレンスセルの一例、アドレスレジスタ３１、コンパレータ３２、第１セレクタ５１ないし第４セレクタ５４は選択手段の一例、コンパレータ３２は比較回路の一例、アドレスＡ１１はフラグ信号のそれぞれ一例である。
【図面の簡単な説明】
【００６０】
【図１】本発明の原理図である。
【図２】不揮発性記憶システム１の全体構成図である。
【図３】不揮発性記憶システム１の動作を説明するフローチャートである。
【図４】領域Ｒ１を示す図である。
【図５】領域Ｒ２を示す図である。
【図６】不揮発性記憶システム１ａの全体構成図である。
【符号の説明】
【００６１】
１０  メインメモリセルアレイ
１１  スペアメモリセルアレイ
１２  メインメモリ用リファレンスセル
１３  スペアメモリ用リファレンスセル
ＳＰ１  第１領域
ＳＰ２  第２領域
３１  アドレスレジスタ
３２  コンパレータ
５１  第１セレクタ
５２  第２セレクタ
５３  第３セレクタ
５４  第４セレクタ
ＤＡｄｄ  分割アドレス番地
４１  書込み回路
４２  センスアンプ
ＹＡｄｄ  カラムアドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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