(57)【要約】【課題】コストの低減を図りながらＥＣＣ機能による救済の判定を効率的に行うことが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００は、コンパレータから試験結果を含むビット情報が出力される毎にフェイル数情報を抽出し、これを繰り返し加算して累計する。そして、ＤＵＴ内の判定対象範囲内の全てからフェイル数情報を抽出して累計すると、フリップフロップ１０３からフェイル加算情報を比較部１０４に出力し、このフェイル加算情報をフェイルカウントリミット値と比較して判定対象範囲がＥＣＣ機能により救済可能であるか否かを判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験対象に対してパスまたはフェイルと判定された複数の試験結果の情報に基づいて、フェイルと判定された数を含むフェイル数情報を抽出するフェイル数抽出手段と、
前記フェイル数抽出手段により複数回繰り返し抽出されるフェイル数情報を加算するフェイル数加算手段と、
前記フェイル数加算手段により加算されたフェイル加算情報と、予め定められた所定の数量とを比較して、ＥＣＣ機能により救済可能であるか否かを判定するＥＣＣ判定手段とを備えていることを特徴とする半導体試験装置。
【請求項２】
被試験対象に対して試験を行い、その結果から良否を表すパスまたはフェイルを判定する判定手段と、
前記判定手段によりパスまたはフェイルと判定された複数の試験結果の情報に基づいて、フェイルと判定された数を含むフェイル数情報を抽出するフェイル数抽出手段と、
前記フェイル数抽出手段により複数回繰り返し抽出されるフェイル数情報を累計して加算するフェイル数加算手段と、
前記フェイル数加算手段により加算されたフェイル加算情報と、予め定められた所定の数量とを比較するフェイル比較手段と、
前記フェイル比較手段によりフェイル加算情報と所定の数量とを比較した結果、フェイル加算情報が所定の数量よりも大きい場合には、ＥＣＣ機能により救済可能ではないと判定し、所定の数量がフェイル加算情報よりも大きい場合には、ＥＣＣ機能により救済可能であると判定するＥＣＣ判定手段とを備えていることを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記フェイル数加算手段は、
前記フェイル加算情報を保持するフェイル保持手段と、
前記フェイル保持手段により保持されているフェイル加算情報と、前記フェイル数抽出手段により抽出されるフェイル数情報とを加算して前記フェイル保持手段に出力する処理を複数回繰り返し行う加算出力手段とを備えていることを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記フェイル数抽出手段は、
前記判定手段によりパスまたはフェイルと判定された複数の試験結果を含むビット情報に基づいて、フェイルと判定されたビット数を含む２進数のフェイル数情報を抽出することを特徴とする半導体試験装置。
【請求項５】
請求項２から４のいずれかに記載の半導体試験装置において、
ＥＣＣ機能による救済の判定対象範囲に応じた設定回数に従って、前記フェイル数抽出手段によりフェイル数情報を抽出する回数をカウントする回数カウント手段と、
前記回数カウント手段により設定回数と同じ回数がカウントされたことに応じて、前記設定回数を他のＥＣＣ機能による救済の判定対象範囲に応じて切り換えるカウント切換手段とを備えていることを特徴とする半導体試験装置。
【請求項６】
請求項５に記載の半導体試験装置において、
前記回数カウント手段は、
ＥＣＣ機能による救済の判定対象範囲に応じた設定回数に従って、前記半導体試験装置の各構成手段の動作を司るクロック信号が出力された回数をカウントすることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の被試験対象に対して試験信号を出力し、この試験信号に応じて出力される信号を判定して試験を行う半導体試験装置に係り、フェイルと判定された被試験対象をＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ）機能により救済可能か否かを判定する回路構成に関するものである。
【背景技術】
【０００２】
従来、半導体試験装置では、メモリデバイスの一種であるＮＡＮＤ  Ｆｌａｓｈメモリ等の被試験対象（以下、ＤＵＴと称する。）に試験信号（試験パターン）を出力して読み出しや書き込み、消去等の動作確認を行い、ＤＵＴから出力された信号と期待値とを比較してパスまたはフェイルを判定する。フェイルと判定した場合、フェイル情報としてＤＵＴの不良セルのアドレスをフェイルメモリ等に記録する。
【０００３】
ＮＡＮＤ  Ｆｌａｓｈのメモリでは、不良セルがあってもＥＣＣ機能による救済が可能な場合がある。このＥＣＣ機能は、ＮＡＮＤ  Ｆｌａｓｈのメモリを実装した基板に設けられたエラーコレクト機能であり、この機能を活用する場合、半導体試験装置においてＤＵＴの各ブロック内の対象範囲毎にフェイルと判定されたセルの個数をカウントし、救済可能であるか否かの判定を行っている。このカウントした個数が所定のフェイルカウントリミット以下であればＥＣＣ機能により救済可能であり、所定のフェイルカウントリミット以上であれば救済可能ではないと判定される。
【０００４】
以下の特許文献１に記載されたメモリ試験装置では、パターン発生器が背面パターンを発生させているときにフェイルビットカウンタにより前回の試験におけるフェイルメモリのフェイルビット数をカウントし、フェイルビット数のカウント後にパターン発生器にカウントエンド信号を与えている。パターン発生器は、カウントエンド信号を受けた後、被試験メモリにテストパターンを発生すると共にアドレスを発生して、ＤＵＴの試験時間を短縮している（例えば、特許文献１参照。）。
【０００５】
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
また、従来の半導体試験装置では、以下のようにしてＤＵＴがＥＣＣ機能により救済可能であるか否かを判定していた。図５は、従来の半導体試験装置２００の構成を示す説明図である。ＮＡＮＤ  Ｆｌａｓｈ  メモリであるＤＵＴは、例えば８０００個のブロックから構成されており、各ブロックは６４ページを含んでいる。更に各ページは８ビット×２０４８Ｗｏｒｄのセルから構成されている。なお、各ブロックや各ページの容量は一例であり、ＤＵＴの世代に応じて変化する。
【０００７】
半導体試験装置２００は、ＤＵＴに対して試験信号を出力し、各アドレスごとに読み出しや書き込み動作の確認を行い、ＤＵＴから出力された出力信号と期待値とをコンパレータ２１０により比較してパスまたはフェイルを判定する。パスまたはフェイルと判定された試験結果の情報は、ＤＵＴと同じ容量を備えているフェイルメモリ２２０に記憶される。
【０００８】
そして、ＤＵＴがＥＣＣ機能により救済可能であるか否かを判定する際には、全ての試験結果の情報をフェイルメモリ２２０に記憶しておき、その後、ＣＰＵ２３０によってＥＣＣ機能による救済を判定する対象範囲として例えば１ページ毎にフェイルメモリ２２０内のフェイルと判定されたセルの個数をカウントし、このカウントしたカウント値が所定のフェイルカウントリミット以下であれば救済可能であり、所定のフェイルカウントリミット以上であれば救済可能ではないと判定している。
【０００９】
なお、ＥＣＣ機能により救済可能ではないページを含んだブロックは不良ブロックとして使用しないようになっており、不良ブロックの数が一定数量以下であればＤＵＴが良品とし、一定数量以上であれば不良としている。
【００１０】
しかしながら、このような従来技術における半導体試験装置２００では、以下のような問題があった。即ち、ＤＵＴがＥＣＣ機能により救済可能であるか否かを判定する際には、一度コンパレータ２１０により比較して判定した試験結果の情報を全てフェイルメモリ２２０に記憶しておき、その後に対象範囲として例えば１ページ毎に不良セルの個数をカウントしていたため、最終的にＥＣＣ機能で救済可能であるか否かを判定するのに長時間を要するという問題があった。
【００１１】
また、一度コンパレータ２１０により比較して判定した試験結果の情報を全て記憶するため、ＤＵＴと同じく大容量のフェイルメモリ２２０を用意する必要があり、それだけコストが高くなるという問題があった。
【００１２】
そこで本発明は、コストの低減を図りながらＥＣＣ機能による救済の判定を効率的に行うことが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以上のような課題を達成するために、本発明に係る半導体試験装置は、前記判定手段によりパスまたはフェイルと判定された複数の試験結果の情報に基づいて、フェイルと判定された数を含むフェイル数情報を抽出するフェイル数抽出手段と、前記フェイル数抽出手段により複数回繰り返し抽出されるフェイル数情報を加算するフェイル数加算手段と、前記フェイル数加算手段により加算されたフェイル加算情報と、予め定められた所定の数量とを比較して、ＥＣＣ機能により救済可能であるか否かを判定するＥＣＣ判定手段とを備えていることを特徴とする。
【００１４】
このような構成により、パスまたはフェイルと判定された複数の試験結果の情報を全て記憶する処理を行わずに、フェイル数加算手段が複数回繰り返し抽出されるフェイル数情報を加算して所定の数量と比較しＥＣＣ機能により救済可能であるか否かを判定するので、ＥＣＣ機能による救済の判定を効率的に行うことが可能となる。また、試験結果の情報を全て記憶するフェイルメモリを用意しないためコストの低減を図りながら効率的に判定を行うことができる。
【００１５】
本発明に係る他の半導体試験装置は、被試験対象に対して試験を行い、その結果から良否を表すパスまたはフェイルを判定する判定手段と、前記判定手段によりパスまたはフェイルと判定された複数の試験結果の情報に基づいて、フェイルと判定された数を含むフェイル数情報を抽出するフェイル数抽出手段と、前記フェイル数抽出手段により複数回繰り返し抽出されるフェイル数情報を累計して加算するフェイル数加算手段と、前記フェイル数加算手段により加算されたフェイル加算情報と、予め定められた所定の数量とを比較するフェイル比較手段と、前記フェイル比較手段によりフェイル加算情報と所定の数量とを比較した結果、フェイル加算情報が所定の数量よりも大きい場合には、ＥＣＣ機能により救済可能ではないと判定し、所定の数量がフェイル加算情報よりも大きい場合には、ＥＣＣ機能により救済可能であると判定するＥＣＣ判定手段とを備えていることを特徴とする。
【００１６】
上述の半導体試験装置おいて、前記フェイル数加算手段は、前記フェイル加算情報を保持するフェイル保持手段と、前記フェイル保持手段により保持されているフェイル加算情報と、前記フェイル数抽出手段により抽出されるフェイル数情報とを加算して前記フェイル保持手段に出力する処理を複数回繰り返し行う加算出力手段とを備えていても良い。
【００１７】
また、上述の半導体試験装置おいて、前記フェイル数抽出手段は、前記判定手段によりパスまたはフェイルと判定された複数の試験結果を含むビット情報に基づいて、フェイルと判定されたビット数を含む２進数のフェイル数情報を抽出しても良い。
【００１８】
上述の半導体試験装置おいて、ＥＣＣ機能による救済の判定対象範囲に応じた設定回数に従って、前記フェイル数抽出手段によりフェイル数情報を抽出する回数をカウントする回数カウント手段と、前記回数カウント手段により設定回数と同じ回数がカウントされたことに応じて、前記設定回数を他のＥＣＣ機能による救済の判定対象範囲に応じて切り換えるカウント切換手段とを備えていても良い。
【００１９】
上述の半導体試験装置おいて、前記回数カウント手段は、ＥＣＣ機能による救済の判定対象範囲に応じた設定回数に従って、前記半導体試験装置の各構成手段の動作を司るクロック信号が出力された回数をカウントしても良い。
【発明の効果】
【００２０】
本発明に係る半導体試験装置によれば、コストの低減を図りながらＥＣＣ機能による救済の判定を効率的に行うことが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置１００の構成例を示した説明図である。半導体試験装置１００は、例えばＮＡＮＤ  Ｆｌａｓｈ  メモリであるＤＵＴに対して試験を行うための試験信号を出力し、この試験信号に応じてＤＵＴから出力された信号と期待値とを比較してパスまたはフェイルを判定する。
【００２２】
半導体試験装置１００は、ＤＵＴについてフェイルと判定されたビット数を含むフェイル数情報を抽出するフェイルビット抽出部１０１を備えている。このフェイルビット抽出部１０１には、例えば図示しないコンパレータからパスまたはフェイルを表す試験結果が８ビットのデータ幅を有するビット情報として入力されている。フェイルビット抽出部１０１は、入力された８ビットのうち、フェイルと判定されたビット数を２進数のフェイル数情報に変換して抽出し、加算部１０２に出力する処理をビット情報を入力する毎に繰り返し行う。
【００２３】
フェイルビット抽出部１０１が抽出したフェイル数情報は、加算部１０２に出力される。この加算部１０２は、フリップフロップ１０３が保持しているフェイル加算情報と、フェイルビット抽出部１０１が抽出したフェイル数情報を加算してフリップフロップ１０３に出力する。このような処理を加算部１０２によりアドレスカウンタ１０５から終了信号が出力されるまで複数回繰り返し行うことで、ＥＣＣ機能による救済の判定対象範囲内の全てのフェイルと判定されたビット数を含むフェイル加算情報を得ることができる。
【００２４】
フリップフロップ１０３は、加算部１０２から出力されたフェイル加算情報を保持して加算部１０２に折り返して出力する。なお、フェイルビット抽出部１０１が最初に抽出したフェイル数情報は加算部１０２を介してそのまま受け取って保持する。また、フリップフロップ１０３は、加算部１０２から出力されたフェイル加算情報を比較部１０４に出力する。
【００２５】
比較部１０４は、フリップフロップ１０３から出力されたフェイル加算情報と、装置内のＥＣＣ機能で予め設定されたフェイルカウントリミット値とを比較する。このフェイルカウントリミット値には、ＥＣＣ機能により救済可能なセルの個数の限界値として所定の数量が設定される。
【００２６】
比較部１０４がフェイル加算情報とフェイルカウントリミット値とを比較した結果、フェイル加算情報がフェイルカウントリミット値よりも大きい場合には、ＥＣＣ機能により救済可能ではないと判定し、比較部１０４はＥＣＣフェイルの信号を出力する。一方、フェイルカウントリミット値がフェイル加算情報よりも大きい場合には、ＥＣＣ機能により救済可能であると判定し、比較部１０４はフェイル信号を出力しない。
【００２７】
半導体試験装置１００は、更にＥＣＣ機能による救済の判定対象範囲に応じた設定回数に従ってフェイルビット抽出部がフェイル数情報を抽出する回数をカウントするアドレスカウンタ１０５を備えている。アドレスカウンタ１０５は、ＥＣＣ機能により救済可能であるか否かを判定する判定対象範囲として、例えばＤＵＴのブロック内の１ページに含まれるセルの個数に応じた設定回数に従って、フェイルビット抽出部１０１がフェイル数情報を抽出する回数をカウントする。ここで、フェイルビット抽出部１０１や装置内の各構成要素は、図３のタイミングチャートに示すように、これらの各構成要素の動作を司るクロック信号に同期して動作している。アドレスカウンタ１０５は、クロック信号が出力された回数を設定回数までカウント（０になるまでダウンカウント）する。
【００２８】
そしてアドレスカウンタ１０５は、設定回数が０になるまでダウンカウントすると、ＥＣＣ機能による救済の判定対象範囲内の全てのフェイルと判定されたビット数を含むフェイル加算情報を加算したとして、終了信号を加算部１０２に出力する。合わせてアドレスカウンタ１０５には、改めて他の１ページに含まれるセルの個数に応じた設定回数（例えば５１１）が入力される。
【００２９】
続いて、本実施の形態における半導体試験装置１００のＥＣＣ機能により救済可能であるか否かを判定する動作について図２に示すフローチャートを用いて説明する。
【００３０】
ステップＳ２０１：フェイルビット抽出部１０１は、複数の試験結果を含むビット情報に基づいて、フェイル数情報を抽出して加算部１０２に出力する処理を行う。装置内のコンパレータからパスまたはフェイルと判定された複数の試験結果を含む８ビットのデータ幅のビット情報が出力されると、フェイルビット抽出部１０１は、このビット情報を入力し、このビット情報から８ビットのうちフェイルと判定されたビット数を含む２進数のフェイル数情報を抽出する。この抽出したフェイル数情報を加算部１０２に出力する。
【００３１】
また、フェイルビット抽出部１０１は、装置内のコンパレータからビット情報が出力される毎に、複数回繰り返してフェイルビット抽出部１０１によりフェイル数情報を抽出して加算部１０２に出力する。
【００３２】
ステップＳ２０２：加算部１０２は、フェイルビット抽出部１０１から複数回繰り返して出力されたフェイル数情報を累計して加算する処理を行う。加算部１０２は、ステップＳ２０１においてフェイルビット抽出部１０１から出力されたフェイル数情報と、フリップフロップ１０３が保持しているフェイル加算情報とを加算して、フェイルビット抽出部１０１から複数回繰り返して出力されたフェイル数情報を累計して加算する。そして、加算部１０２は、このフェイル数情報を加算したフェイル加算情報をフリップフロップ１０３に出力して保持させる。
【００３３】
なお、加算部１０２は、フェイルビット抽出部１０１から最初に出力されたフェイル数情報を加算部１０２を介してそのままフリップフロップ１０３に出力して保持させる。
【００３４】
ステップＳ２０３：アドレスカウンタ１０５は、フェイルビット抽出部１０１がフェイル数情報を抽出する回数をカウントしていき、ＥＣＣ機能により救済可能であるか否かを判定する判定対象範囲内の全てからフェイル数情報を加算したか否かを判定する処理を行う。
【００３５】
アドレスカウンタ１０５は、判定対象範囲に応じた設定回数に従って、図３のタイミングチャートに示すように、最初にフェイル数情報を抽出した時点からクロック信号が出力された回数を設定回数と同じ回数となるまでカウントする、即ち、設定回数から「０」になるまでダウンカウントして判定対象範囲内の全てからフェイル数情報を抽出して加算したか否かを判定する。
【００３６】
例えば、判定対象範囲としてＤＵＴのブロック内の１ページに含まれるセルの個数に応じた設定回数に従って、クロック信号が出力された回数をダウンカウントしていき、設定回数から「０」になるまでダウンカウントして１ページ内の全てからフェイル数情報を抽出して加算したか否かを判定する。
【００３７】
判定した結果「０」になるまでダウンカウントしていない場合には（ステップＳ２０３のＮＯ）、ステップＳ２０１〜Ｓ２０２の処理を複数回繰り返して行い、ダウンカウントして「０」になるまでフェイル数情報を抽出して加算する。
【００３８】
ステップＳ２０４：判定した結果「０」になるまでダウンカウントした場合には（ステップＳ２０３のＹＥＳ）、アドレスカウンタ１０５は、終了信号を加算部１０２に出力する処理を行う。アドレスカウンタ１０５は、判定対象範囲内の全てからフェイル数情報を抽出して加算したと判定し、図３のタイミングチャートに示すように、フェイル数情報を累計して加算する処理を終了するための終了信号を加算部１０２に出力し、フェイル加算情報をリセットさせる。
【００３９】
このとき、フリップフロップ１０３は、加算部１０２から出力されたフェイル加算情報を比較部１０４に出力する。
【００４０】
例えば、判定対象範囲としてＤＵＴのブロック内の１ページに含まれるセルの個数に応じた設定回数から「０」になるまでダウンカウントした場合には、１ページ内の全てからフェイル数情報を抽出して加算したと判定して終了信号を加算部１０２に出力する。
【００４１】
ステップＳ２０５：比較部１０４は、ステップＳ２０４においてフリップフロップ１０３から出力されたフェイル加算情報と、フェイルカウントリミット値とを比較し、ＥＣＣ機能により救済可能であるか否かを判定する処理を行う。
【００４２】
フェイル加算情報とフェイルカウントリミット値とを比較した結果、フェイル加算情報がフェイルカウントリミット値よりも大きい場合には、ＥＣＣ機能により救済可能ではないと判定しＥＣＣフェイルの信号を装置内のＣＰＵ等に出力する。また、フェイルカウントリミット値がフェイル加算情報よりも大きい場合には、ＥＣＣ機能により救済可能であると判定し、ＥＣＣフェイルの信号を出力しない。なお、このとき比較部１０４からＥＣＣフェイルの信号ではなく、救済可能を表す信号が出力される構成であってもよい。
【００４３】
ステップＳ２０６：アドレスカウンタ１０５は、設定回数を他の判定対象範囲に応じて切り換える処理を行う。アドレスカウンタ１０５は、ステップＳ２０３において「０」になるまでダウンカウントしたことに応じて、次のＰａｇｅ  Ｓｔａｒｔ信号を受け取り、他の判定対象範囲に応じた設定回数（例えば、他の１ページに含まれるセルの個数に応じた設定回数）に切り換える。そして、他の判定対象範囲において改めてステップＳ２０１〜２０５の処理を行い、ＥＣＣ機能により救済可能であるか否かを判定する。
【００４４】
以上のように、本実施の形態における半導体試験装置１００では、パスまたはフェイルと判定された複数の試験結果の情報を収集してフェイルメモリ等に記憶する処理を行わないので、ＤＵＴの試験と並行してＥＣＣ機能により救済可能であるかを効率的に判定することが可能となる。また、試験結果の情報を全て記憶するフェイルメモリを用意しないため、それだけコストの低減を図りながら効率的に判定を行うことができる。
【００４５】
また、ＤＵＴのブロック内の各ページに対してＥＣＣ機能により救済可能であるか否かを判定することができ、各ブロックが不良ブロックであるか否か、または、ＤＵＴが良品であるか否かを判定できる。
【００４６】
〔他の実施の形態〕
上述の実施の形態において、比較部１０４に接続されてＥＣＣフェイル信号（または救済可能信号）を記憶するＥＣＣフェイルメモリ１０６を備えても良い。図４は、ＥＣＣフェイルメモリ１０６を備えた半導体試験装置１１０の構成を示す説明図である。この半導体試験装置１１０では、上述の構成に加えてＥＣＣフェイルメモリ１０６を備えている。
【００４７】
このＥＣＣフェイルメモリ１０６は、上記のステップＳ２０１〜２０５の処理で比較部１０４から出力された各判定対象範囲毎のＥＣＣフェイルや、判定対象範囲のブロックを示すブロック番号等の情報を記憶するものである。そして、ＥＣＣフェイルの信号を入力したことに応じて、ブロック番号等の情報と不良ブロックを示す「１」のビット情報とを対応付けて記憶する。
【００４８】
このような構成であれば、試験後にＥＣＣフェイルメモリ１０６の記憶内容を参照することにより、ＤＵＴに含まれる各ブロックの不良ブロック等の状況を把握することができる。このＥＣＣフェイルメモリ１０６は、ブロック番号等の情報と不良ブロックを示す「１」のビット情報とを記憶するため、ＤＵＴよりも容量が小さいメモリとすることができる。
【００４９】
また、上述の実施の形態において、装置内のコンパレータから複数の試験結果を含む８ビットのデータ幅のビット情報が出力され、フェイルビット抽出部１０１がこのビット情報を入力しているが、このビット情報は８ビットのデータ幅に限られない。
【図面の簡単な説明】
【００５０】
【図１】本実施形態の半導体試験装置の構成を示す説明図である。
【図２】本実施形態の半導体試験装置の動作を示すフローチャートである。
【図３】本実施形態の半導体試験装置の動作を示すタイミングチャートである。
【図４】他の実施形態の半導体試験装置の構成を示す説明図である。
【図５】従来技術の半導体試験装置の構成を示す説明図である。
【符号の説明】
【００５１】
１００，１１０，２００    半導体試験装置
１０１    フェイルビット抽出部
１０２    加算部
１０３    フリップフロップ
１０４    比較部
１０５    アドレスカウンタ
１０６    ＥＣＣフェイルメモリ
【図１】
2008287798.tif 000003
【図２】
2008287798.tif 000004
【図３】
2008287798.tif 000005
【図４】
2008287798.tif 000006
【図５】
2008287798.tif 000007