(57)【要約】【課題】携帯機器用ＬＣＤパネルを駆動するソースドライバＩＣに要求される制約を考慮してソースドライバＩＣチップのサイズを小さくすることができるとともに、安定した歩留まりを確保することができるＳＲＡＭセルを提供することを目的とする。【解決手段】点対称となるようにパスゲートトランジスタＱ1,Ｑ2を配置し、各々のゲート電極層を分離してゲート電極層と一体的に形成されたワード線100,101に接続し、プルダウントランジスタＱ3と負荷トランジスタＱ5の共通ゲート電極層を主ワード線102方向に形成し、その共通ゲート電極層の延長線上にコンタクト層109を形成する。また、主ワード線方向のセル寸法Ｘを３．２μmとし、ビット線方向のセル寸法Ｙを１．５μmに形成する。【選択図】図１
2008282843.tif 000002
【特許請求の範囲】
【請求項１】
２本のワード線を有するスプリットワード線型のスタティック・ランダム・アクセス・メモリセルであって、
主ワード線の配線方向に沿って、２列に３個ずつ配置されたトランジスタを備え、
各列の一方の端に点対称となるようにパスゲートトランジスタを配置し、各々のゲート電極層を分離・形成して個別に前記主ワード線に接続し、
各列に配置されたプルダウントランジスタと負荷トランジスタの共通ゲート電極層を主ワード線方向に形成し、その共通ゲート電極層の延長線上にコンタクト層を形成し、
前記主ワード線方向のセル寸法Ｘを３．１〜３．３μmとし、ビット線方向のセル寸法Ｙを１．４〜１．６μmとしたことを特徴とするスタティック・ランダム・アクセス・メモリセル。
【請求項２】
前記セル寸法Ｘと前記セル寸法Ｙの比Ｘ/Ｙが １．９３〜２．３６の範囲にあることを特徴とする請求項１記載のスタティック・ランダム・アクセス・メモリセル。
【請求項３】
前記セル寸法Ｘと前記セル寸法Ｙを約１００％〜8０％の範囲内で縮小したことを特徴とする請求項１記載のスタティック・ランダム・アクセス・メモリセル。
【請求項４】
液晶ディスプレイパネルを駆動するためのソースドライバ集積回路に搭載されることを特徴とする請求項１、２又は３記載のスタティック・ランダム・アクセス・メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯機器向け液晶ディスプレイ（ＬＣＤ）パネルを駆動するためのソースドライバ集積回路（ＩＣ）に搭載するスタティック・ランダム・アクセス・メモリセル（ＳＲＡＭセル）に関するものである。
【背景技術】
【０００２】
携帯機器向けＬＣＤパネルを駆動するためのソースドライバＩＣには、消費電流を低減するために画素数に対応する一画面分のデータを記憶するＳＲＡＭを搭載するものが多い。例えば、携帯電話では、一画面分のデータをＳＲＡＭセルに記憶し、この記憶した一画面分のデータを待ち受け画面（静止画）として表示している。このＳＲＡＭの容量は、例えばＲＧＢ（Red Green Blue）６ビット階調のＷＱＶＧＡ（Wide Quarter Video Graphic Array）の場合、４３２×３×６×２４０＝１．８７Ｍbitである。一方、ソースドライバＩＣの出力ピン数は、ＷＱＶＧＡ画面に対応して２４０×３＝７２０ピンとなる。
【０００３】
一般に、ソースドライバＩＣはＬＣＤパネルの周辺部に配置され、極端な細長チップ形状であることが要求される。必然的に上記出力ピンに対応する出力パッドはソースドライバＩＣチップの一辺に配置される。この出力パッドはバンプ技術とポリイミド配線材を用いた技術によれば、概ね２０μmのピッチで配置されている。このため、ソースドライバＩＣチップの長辺はこの出力パッドによって制約され、ＷＱＶＧＡの例では最短で１４．４mm（＝２４０×３×２０μm）となる。以上の配置の制約を考慮すると、ＳＲＡＭの構成はＷＱＶＧＡの一辺４３２と、他辺２４０に対応する４３２０（＝２４０×３×６）のマトリクスとなる。
【０００４】
図７は、従来のＳＲＡＭセルの概略平面図である。なお、ここで示すＳＲＡＭセルは１単位セルである。同図に示すＳＲＡＭセルは、Ｕ字状或いは逆Ｕ字状に形成されたソース・ドレイン層２００と、台形状或いはＴ字状に形成されたゲート電極層２０１と、コンタクト層２０２とを備えている。この従来のＳＲＡＭセルは、ワード線方向のセル寸法が１．６６μmで、ビット線方向の寸法は２．４５μmである。図８は、その従来のＳＲＡＭセルを用いて構成したＳＲＡＭセルアレイの概略図である。ＳＲＡＭセルは、通常ＣＭＯＳのnＷＥＬＬを電源Ｖccに、pＷＥＬＬを接地Ｖss に確実に固定するためにＷＥＬＬ−Ｖcc／Ｖss 接続部（図８のハッチィングを施した部分）２０３を設けている。このＷＥＬＬ−Ｖcc／Ｖss ２０３接続部の幅は１μm程度である。図８に示す従来のＳＲＡＭセルアレイでは、チップ構成の効率を考慮して、ＷＥＬＬ−Ｖcc／Ｖss 接続部２０３をワード線方向に６ビットセル毎に配置している。このため、アレイサイズ（全体の１/２のサイズ）は、ワード線方向が４３０６μm（＝（１．６６μ×４３２０×１／２）＋（１μm×４３２０／６）、ビット線方向が１０５８μm（＝２．５４μm×４３２）である。図９は、上述した従来のＳＲＡＭセルを用いて構成したソースドライバＩＣチップのフロア設計図である。同図に示すソースドライバＩＣチップは、出力回路・パッド部２０４と、ＤＡ変換機などから成る信号発生回路２０５と、基準電圧発生回路２０６と、コントロール回路２０７と、ＳＲＡＭセルアレイ２０８とを備える。これらの各回路を含む、図９に示すソースドライバＩＣチップのチップサイズは、２．７５×１５．０mmである。
【０００５】
【特許文献１】特開平５−２１７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ソースドライバＩＣの短辺方向（図９の縦方向）の長さは、ＬＣＤパネルの外側の枠の幅に影響するので、短ければ短いほどよい。ソースドライバＩＣの短辺方向の寸法を短くした分、ＬＣＤパネルを大型化して、より見易くすることが可能となるからである。このソースドライバＩＣの短辺方向の寸法を規制しているのは、ＳＲＡＭセルのサイズである。このため、従来のソースドライバＩＣでは、短辺方向の寸法を短くするために、ＳＲＡＭセルには、図７に示す、一般の機器で使用されている小型のものを使用している。しかしながら、ＬＣＤパネルの更なる大型化のために、ソースドライバＩＣのより小型化が望まれている。
【０００７】
また、従来のＳＲＡＭセルは、セルサイズを小さくするために、図７に示すように、上方から見たときに、ソース・ドレイン層をＵ字状或いは逆Ｕ字状に形成し、ゲート電極層を台形状或いはＴ字状に形成している。このように、ソース・ドレイン拡散層及びゲート電極層が折り曲げられて縦横に配置されていると、加工におけるプロセスマージンが少なくなり、歩留まりが安定し難いという問題がある。
【０００８】
本発明は上記事情に基づいてなされたものであり、携帯機器用ＬＣＤパネルを駆動するためのソースドライバＩＣに要求される制約を考慮してソースドライバＩＣチップのサイズを小さくすることができるとともに、安定した歩留まりを確保することができるＳＲＡＭセルを提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための発明に係るスタティック・ランダム・アクセス・メモリセルは、２本のワード線を有するスプリットワード線型のスタティック・ランダム・アクセス・メモリセルであって、主ワード線の配線方向に沿って、２列に３個ずつ配置されたトランジスタを備え、各列の一方の端に点対称となるようにパスゲートトランジスタを配置し、各々のゲート電極層を分離・形成して個別に前記主ワード線に接続し、各列に配置されたプルダウントランジスタと負荷トランジスタの共通ゲート電極層を主ワード線方向に形成し、その共通ゲート電極層の延長線上にコンタクト層を形成し、前記主ワード線方向のセル寸法Ｘを３．１〜３．３μmとし、ビット線方向のセル寸法Ｙを１．４〜１．６μmとしている。
【００１０】
また、セル寸法Ｘとセル寸法Ｙの比Ｘ/Ｙが １．９３〜２．３６の範囲にあることが望ましい。
【００１１】
また、セル寸法Ｘとセル寸法Ｙを約１００％〜8０％の範囲内で縮小してもよい。
【００１２】
本スタティック・ランダム・アクセス・メモリセルは、液晶ディスプレイパネルを駆動するためのソースドライバ集積回路に搭載するようにしてもよい。
【発明の効果】
【００１３】
本発明によれば、上記の構成にしたことにより、スタティック・ランダム・アクセス・メモリセルのビット線方向のセル寸法を従来のものに比べて小さくすることができるので、携帯機器用ＬＣＤパネルを駆動するソースドライバＩＣのサイズを小さくすることができるとともに、安定した歩留まりを確保することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して、本願に係る発明を実施するための最良の形態について説明する。図１は本発明の一実施形態であるＳＲＡＭセルの概略平面図、図２は本実施形態のＳＲＡＭセルの等価回路図、図３は図１におけるａ−ａ’矢視概略断面図、図４は図１におけるｂ−ｂ’矢視概略断面図である。本実施形態のＳＲＡＭセルは、２本のワード線を有するスプリットワード線型ＳＲＡＭセルである。なお、以下では、ゲート電極層と同層にゲート電極層と一体的に形成された本実施形態のワード線を単にワード線と称し、上層に形成された本実施形態のワード線を主ワード線と称する。
【００１５】
本実施形態のＳＲＡＭセルは、６個のトランジスタＱ1〜Ｑ6を有し、ソース・ドレイン拡散層１０７と、ゲート電極層１０８と、コンタクト層１０９と、基板１１０と、素子分離１１１と、ゲート酸化膜１１２と、層間絶縁層１１３とを備えている。なお、図１、図３及び図４の各図において、網状ハッチングを施した部分はゲート電極層１０８、点線入り網状ハッチングを施した部分はコンタクト層１０９、斜線を施した部分はソース・ドレイン拡散層１０７である。また、本実施形態では、図を簡略化するため、主ワード線１０２、ビット線１０３，１０４、電源線１０５及び接地線１０６は、一点鎖線で記載し、ＳＲＡＭセルの周辺にのみ表示するようにしている。
【００１６】
トランジスタＱ1，Ｑ2はデータを転送するためのパスゲートトランジスタであり、ｎチャネルＦＥＴである。トランジスタＱ3，Ｑ4はプルダウントランジスであり、ｎチャネルＦＥＴである。トランジスタＱ5，Ｑ6は、負荷用のトランジスタであり、ｐチャネルＦＥＴである。
【００１７】
配線層は、ゲート電極層１０８の上に形成された第１層の配線層と、第１層の上に形成された第２層の配線層と、第２層の上に形成された第３層の配線層の３層構造となっている。第１層には中継用の配線が形成され、第２層には主ワード線１０２等が形成され、第３層にはビット線１０３，１０４や電源線１０５や接地線１０６等が形成されている。
【００１８】
図７等に示す従来のＳＲＡＭセルは、コンパクト化するために、パスゲートトランジスタの各ゲートは、台形状に形成された共通のゲート電極層により接続され、この共通のゲート電極層を介してワード線に接続されている。これに対して、本実施形態のパスゲートトランジスタＱ1，Ｑ2の各ゲートは、直線状に形成されたゲート電極層１０８と一体的に形成されたワード線１００，１０１と第１層の中継用の配線とを介して第２層に形成された主ワード線１０２に接続される。本実施形態では、トランジスタQ1とトランジスタQ2の各々のゲート電極層は、互いに分離して形成され、すなわち、ワード線１００とワード線１０１はお互いに分離して形成され、各々別個に主ワード線１０２に接続される。したがって、本実施形態のＳＲＡＭセルは、パスゲートトランジスタＱ1，Ｑ2の配置と配線が図７に示す従来のものとは全く異なるものとなっている。本実施形態では、パスゲートトランジスタＱ1，Ｑ2をこのように配置したことにより、ＳＲＡＭセルのビット線方向の寸法を小さくすることが可能となった。
【００１９】
また、図７等に示す従来のＳＲＡＭセルは、コンパクト化するために、２つのパスゲートトランジスタを近接してワード線の配線方向に並べて配置し、またプルダウントランジスタと負荷トランジスタをビット線方向に並べて配置している。このため、図７に示すようにＳＲＡＭセル全体が縦長の形状となっている。これに対して、本実施形態のＳＲＡＭセルは、トランジスタＱ3とトランジスタＱ5、及び、トランジスタＱ4とトランジスタＱ6とを主ワード線方向に並べて配置している。また、プルダウントランジスタと負荷トランジスタの共通ゲート電極層を主ワード線方向に形成し、その共通ゲート電極層の延長線上にコンタクト層を形成している。さらに、トランジスタＱ1をトランジスタＱ4とトランジスタＱ６の並びの延長線上に配置し、トランジスタＱ2をトランジスタＱ3とトランジスタＱ5の並びの延長線上に配置し、且つトランジスタＱ1とトランジスタＱ2とが互いに点対称となるように配置している。これにより、本実施形態のＳＲＡＭセルは、従来のものに比べて、ビット線方向のセル寸法を小さくすることができる。
【００２０】
本実施形態のＳＲＡＭセルは、上記のように構成したことにより、主ワード線方向の寸法Ｘを約３．２μmに、また、ビット線方向の寸法Ｙを約１．５μmに形成することができる。
【００２１】
図５は、本実施形態のＳＲＡＭセルを用いて構成したＳＲＡＭセルアレイを示す概略図である。本実施形態のＳＲＡＭセルでは、nＷＥＬＬを電源に接続するとともに、pＷＥＬＬを接地するためのＷＥＬＬ−Ｖcc／Ｖss 接続部（図５のハッチィングを施した部分）１１４はビット線方向に沿って、６ビット毎に配置しており、このＷＥＬＬ−Ｖcc／Ｖss 接続部１１４の幅は約１μm程度である。したがって、本実施形態のＳＲＡＭセルアレイサイズ（全体の１／２のサイズ）は、主ワード線方向が６９１２μm（＝３．２μm×４３２０×１／２）、ビット線方向が７２０μm（＝１．５μm×４３２）＋（１μm×４３２／６））である。
【００２２】
図６は、図５に示すＳＲＡＭセルアレイを用いて構成したＬＣＤパネルを駆動するためのソースドライバＩＣのフロア設計図である。図６に示す本実施形態のソースドライバＩＣは、出力回路・パッド部１１５と、ＤＡ変換機などから成る信号発生回路１１６と、基準電圧発生回路１１７と、コントロール回路１１８と、ＳＲＡＭセルアレイ１１９とを備えている。
【００２３】
出力回路・パッド部１１５は、ＳＲＡＭセルに保持しているデータをＬＣＤパネルに出力するための回路とパッドである。信号発生回路１１６は、６ビットのデジタル階調情報をアナログの階調情報に変換するための回路である。基準電圧発生回路１１７は、ＳＲＡＭセルの駆動電圧（Ｖcc）１．８ｖや、信号発生回路等の駆動電圧５ｖなど、本ソースドライバＩＣに搭載されている各回路で使用する各種の電圧を生成するための回路である。コントロール回路１１８は、このソースドライバＩＣ全体の各回路の動作を制御するための回路である。
【００２４】
図６に示すように、本実施形態のＳＲＡＭセルを使用したソースドライバＩＣは、チップの長辺方向の出力回路・パッド部１１５とＳＲＡＭセルアレイ１１９を含む他の部分の長さが整合している。また、信号発生回路１１６、基準電圧発生回路１１７、コントロール回路１１８は、チップの長辺方向を有効に使用して、再設計によりチップの短辺方向の長さを抑えることができる。これらの各回路のサイズを考慮すると、本実施形態のソースドライバＩＣのチップサイズは、約１．７６×２１．５μmとなる。したがって、本実施形態のＳＲＡＭセルを搭載したソースドライバＩＣは、携帯機器、特に携帯電話用のＬＣＤパネルに用いるソースドライバＩＣに使用することにより、従来のものに比べて、ＬＣＤパネルの枠の幅を小さくして、画面を大きくすることができる。
【００２５】
本実施形態によれば、ＳＲＡＭセルの面積は従来のものより大きくなるが、ビット線方向のセル寸法を短くすることができる。したがって、本実施形態のＳＲＡＭセルを使用することにより、ソースドライバＩＣのチップの短辺方向の寸法を短くすることができる。
【００２６】
また、上記の本実施形態によれば、ソースドライバIC のチップサイズを従来例の 41.25mm2(=2.75mm×15.0mm)から 37.84mm2(=1.76mm×21.5mm)に約 10% 縮小可能となる。
【００２７】
また、斜線ハッチングを施したソース・ドレイン拡散層と網状ハッチングを施したゲート電極層は、形成されている層が異なるので、上方から見たときに両者が重なったり、両者のエッジ部が接触したりしても、理論的にはリークすることはない。しかしながら、実際には、図７に示す従来のＳＲＡＭセルのように、セルサイズを小さくするために、ソース・ドレイン層とゲート電極層のエッジ部が上方から見たときに一部で接触するように形成すると、この接触しているエッジ部から、僅かではあるがリーク電流が流れる場合がある。従来のＳＲＡＭセルは、商用電源で動作するコンピュータ等のメモリ用として、小型化を優先して設計・製造されたものであり、商用電源を使用する機器では、このＳＲＡＭセルのリーク電流は問題にならない。しかしながら、携帯電話のように電池で駆動される機器では、このリーク電流が流れると、消費電力が大きくなって一回の充電で使用できる時間が短くなり、問題となる。本実施形態によれば、ソース・ドレイン拡散層とゲート電極層がそれぞれ一方向に配置されるレイアウトであるので、チャネル領域以外にお互いの層が干渉してリークパスとなるようなレイアウト箇所は存在しない。したがって、本実施形態のＳＲＡＭセルによれば、従来のものに比べてリーク電流を少なくしてスタンドバイ電流を低く抑えることが可能であり、その結果として歩留まりを安定させることができる。
【００２８】
また従来のＳＲＡＭセルは、小型化するために、図７に示すように、ゲート電極層を台形状或いはＴ字状に形成し、ソース・ドレイン層をＵ字状或いは逆Ｕ字状に形成している。これに対して、本実施形態のＳＲＡＭセルでは、ゲート電極層を主ワード線方向に直線状に形成し、ソース・ドレイン拡散層をビット線方向に直線状に形成している。したがって、本実施形態のＳＲＡＭセルは、従来の図７に示すＳＲＡＭセルに比べて、十分なプロセスマージンを有するので、歩留まりを安定させることができる。
【００２９】
また、ｎチャネルのトランジスタＱ1とトランジスタＱ3とを並べて配置、ｐチャネルのトランジスタＱ5とトランジスタＱ6とを並べて配置し、更にｎチャネルのトランジスタＱ2とトランジスタＱ4とを並べて配置している。このように、ｎチャネルの領域とｐチャネルの領域とを分けているので、本実施形態のＳＲＡＭセルは、製造が容易なものとなる。
【００３０】
また、従来のＳＲＡＭセルを用いたソースドライバＩＣは、図９に示すように、出力回路・パッド部２０４とＳＲＡＭセルアレイ２０８の長さが整合しておらず、基準電圧発生回路２０６及びコントロール回路２０７とＳＲＡＭセルアレイ２０８との間に空き領域が存在するため、チップレイアウトが冗長となって、チップサイズが大きくなるという問題があった。これに対して、本実施形態によれば、図６に示すように、空き領域を少なくして、ソースドライバＩＣのスペースを有効に活用することができる。
【００３１】
尚、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内において種々の変形が可能である。
【００３２】
例えば、上述した実施形態では、ＳＲＡＭセルをソースドライバＩＣに搭載する場合について説明したが、本発明はこれに限定されるものではなく、ソースドライバとゲートドライバとを一緒に搭載したソース・ゲートドライバＩＣに搭載するようにしてもよい。この場合、ソースドライバＩＣの長辺方向を更に長くして延長した両端部に、すなわちパッド部やＳＲＡＭセルアレイの外側にゲートドライバを配置することにより、ソース・ゲートドライバＩＣの短辺方向の寸法を従来のものに比べて小さくすることができる。
【００３３】
また、上記の実施形態では、ＷＱＶＧＡが４３２×３×６×２４０＝１．８７Ｍｂｉｔである場合について説明したが、ＷＱＶＧＡは４００×３×６×２４０＝１．７３Ｍｂｉｔタイプのものであってもよい。
【００３４】
また、上記の本実施形態では、ＳＲＡＭセルの主ワード線方向の寸法は ３．２μm、ビット線方向の寸法は１．５μm としているが、各回路のサイズを若干調整することによってＳＲＡＭセルのサイズとしては、主ワード線方向のセル寸法が３．１〜３．３μm、ビット線方向のセル寸法が１．４〜１．６μmでも本発明が解決しようとする課題を解決できる。ＳＲＡＭセルの主ワード線方向の長さが３．３μmより大きいと、図６における信号発生回路１１６に対して、ＳＲＡＭセルアレイ１１９の長さが長くなってしまう結果、ソースドライバＩＣの長辺方向のチップサイズが本実施例の ２１．５ｍｍよりも長くなってしまう問題が生じる。逆に３．１μmより小さいと、レイアウト配置上ビット線方向のセル寸法を １．6μm よりも大きくせざるを得なくなるため、その結果としてソースドライバＩＣの短辺方向のチップサイズが本実施例の １．７６ｍｍよりも長くなってしまう問題が生じる。ＳＲＡＭセルのビット線方向のセル寸法に関しても、同様な問題が生じることから最適な範囲は１．４〜１．６μm である。すなわち、ＳＲＡＭセルの主ワード線方向のセル寸法Ｘとビット線方向のセル寸法Ｙはその比Ｘ／Ｙ＝１．９３(＝３．１／１．６)〜２．３６（＝３．３／１．４）が望ましい。
【００３５】
更に、本実施形態のＳＲＡＭセルを光学的に１００〜８０％にシュリンクしたＳＲＡＭセルを用いる応用も可能である。８０％より小さいと、本実施例で使われている微細加工技術では加工ができなくなってくることから、更に微細な加工技術が必要となり、プロセスコストが増加する問題が生ずるからである。この場合はＳＲＡＭセルが搭載されたソースドライバＩＣチップ全体を光学的にシュリンクする手法と光学的にシュリンクされたＳＲＡＭセルから構成されるＳＲＡＭセルアレイを搭載する手法がある。
【産業上の利用可能性】
【００３６】
以上説明したように、本発明のＳＲＡＭセルによれば、従来のものに比べてビット線方向のセル寸法を小さくすることができるので、携帯機器用ＬＣＤパネルを駆動するソースドライバＩＣのサイズを小さくすることができるとともに、安定した歩留まりを確保することができる。したがって、本発明は、携帯電話等の携帯機器に用いるＬＣＤパネルに適用することができる。
【図面の簡単な説明】
【００３７】
【図１】図１は、本実施形態のＳＲＡＭセルの概略平面図である。
【図２】図２は、本実施形態のＳＲＡＭセルの等価回路図である。
【図３】図３は、図１におけるａ−ａ’矢視概略断面図である。
【図４】図４は、図１におけるｂ−ｂ’矢視概略断面図である。
【図５】図５は、本実施形態のＳＲＡＭセルを用いて構成したＳＲＡＭセルアレイの概略図である。
【図６】図６は、本実施形態のＳＲＡＭセルアレイを搭載したソースドライバＩＣのフロア設計図である。
【図７】図７は、従来例のＳＲＡＭセルの概略平面図である。
【図８】図８は、従来例のＳＲＡＭセルを用いて構成したＳＲＡＭセルアレイの概略図である。
【図９】図９は、従来例のＳＲＡＭセルアレイを搭載したソースドライバＩＣのフロア設計図である。
【符号の説明】
【００３８】
１００        ワード線(ＷＬ1)
１０１        ワード線(ＷＬ2)
１０２        主ワード線(ＷＬ)
１０３        ビット線(ＢＬ)
１０４        ビット線(ＢＬ’)
１０５        Ｖｃｃ 電源線
１０６        Ｖｓｓ 接地線
１０７，２００        ソース・ドレイン拡散層
１０８，２０１        ゲート電極層
１０９，２０２        コンタクト層
１１０        基板
１１１        素子分離
１１２        ゲート酸化膜
１１３        層間絶縁層
１１４，２０３        ＷＥＬＬ−Ｖｃｃ／Ｖｓｓ 接続部
１１４，２０４        出力回路・パッド
１１６，２０５        ＤＡ変換機などから成る信号発生回路
１１７，２０６        基準電圧発生回路
１１８，２０７        コントロール回路
１１９，２０８        ＳＲＡＭセルアレイ
【図１】
2008282843.tif 000003
【図２】
2008282843.tif 000004
【図３】
2008282843.tif 000005
【図４】
2008282843.tif 000006
【図５】
2008282843.tif 000007
【図６】
2008282843.tif 000008
【図７】
2008282843.tif 000009
【図８】
2008282843.tif 000010
【図９】
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