(57)【要約】【課題】確実な書き込み及び消去を可能とした不揮発性メモリ装置とそのデータ書き込み方法を提供する。【解決手段】互いに交差する第１の配線と第２の配線及び、それらの各交差部に配置された、電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルとを有する不揮発性メモリ装置のデータ書き込み方法であって、選択された第１の配線の立ち上げに先立って、全ての第２の配線を各メモリセルの整流素子が逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、前記選択された第１の配線を書き込み又は消去に必要な電圧に充電した後、選択された第２の配線を放電させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
互いに交差する第１の配線と第２の配線及び、それらの各交差部に配置された、電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルとを有する不揮発性メモリ装置のデータ書き込み方法であって、
選択された第１の配線の立ち上げに先立って、全ての第２の配線を各メモリセルの整流素子が逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、
前記選択された第１の配線を書き込み又は消去に必要な電圧に充電した後、
選択された第２の配線を放電させる
ことを特徴とする不揮発性メモリ装置のデータ書き込み方法。
【請求項２】
第１の配線がワード線、第２の配線がビット線であって、ワード線がビット線に対して正バイアスのとき整流素子が順バイアスとなるようにメモリセルがワード線とビット線に接続され、
データ書き込み時、選択ワード線の立ち上げに先立って、全てのビット線を各メモリセルが逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、
前記選択ワード線を書き込み又は消去に必要な電圧に充電した後、選択ビット線を直接接地して放電させることにより、可変抵抗素子を低抵抗状態から高抵抗状態へ遷移させ、前記選択ビット線を抵抗を介して接地して放電させることにより、可変抵抗素子を高抵抗状態から低抵抗状態へ遷移させる
ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ書き込み方法。
【請求項３】
第１の配線がビット線、第２の配線がワード線であって、ビット線がワード線に対して正バイアスのとき整流素子が順バイアスとなるようにメモリセルがワード線とビット線に接続され、
データ書き込み時、選択ビット線の立ち上げに先立って、全てのワード線を各メモリセルが逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、
前記選択ビット線を書き込み又は消去に必要な電圧に充電した後、選択ワード線を直接接地して放電させることにより、可変抵抗素子を低抵抗状態から高抵抗状態へ遷移させ、前記選択ワード線を抵抗を介して接地して放電させることにより、可変抵抗素子を高抵抗状態から低抵抗状態へ遷移させる
ことを特徴とする請求項１記載の不揮発性メモリ装置のデータ書き込み方法。
【請求項４】
互いに交差するワード線とビット線の交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルと、
前記ビット線に接続されるセンスユニットとを有し、
前記センスユニットは、
前記メモリセルのデータをセンスするセンスアンプと、
前記ビット線を直接所定電位のノードに接続するための第１の電流経路と、
前記ビット線を抵抗を介して前記所定電位のノードに接続するための第２の電流経路と、
書き込みデータに応じて前記第１及び第２の電流経路を選択的にオンする制御を行うデータ処理回路と、
を有することを特徴とする不揮発性メモリ装置。
【請求項５】
前記センスユニットは、前記センスアンプのセンスノードに接続された書き込み禁止回路を更に備え、
選択メモリセルのデータ書き込み時、書き込みに先立って前記メモリセルのデータを読み出しが行われ、
前記データ処理回路は、読み出しデータと書き込みデータの一致を検出したとき前記書き込み禁止回路をオンにして、前記メモリセルを書き込み禁止状態に設定し、読み出しデータと書き込みデータの不一致を検出したときは書き込みデータに応じて前記第１及び第２の電流経路の一方をオンにして前記メモリセルを書き込み又は消去動作状態に設定する
ことを特徴とする請求項４記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成されるメモリ装置に係り、特にメモリ素子として可変抵抗素子を用いてその抵抗値をデータとして記憶する不揮発性メモリ装置とそのデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、不揮発性メモリ装置として、電気的書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目され、各所で研究されている。
【０００３】
ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物／電極により構成される。可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。もう一つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型（或いはノンポーラ型）と称される。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりセルアレイが構成できるからである。
【０００５】
整流素子を用いることなくクロスポイント型セルアレイを構成した場合には、書き込み時、クロストークにより非選択セルで書き込みディスターブが生じる。その影響を低減するために、書き込み電圧印加後、非選択メモリセルに書き込み補償電圧を印加する手法が、特許文献１に開示されている。
【０００６】
一方、クロスポイント型セルアレイでのクロストークを防止するためには、可変抵抗素子にダイオード等の整流素子を重ねればよい（例えば、特許文献２参照）。
【０００７】
クロスポイント型セルアレイにおいて、書き込みと消去に同極性電圧を用い得ること、そして短パルスで書き込みを、長パルスで消去を行い得ることは、例えば非特許文献１に開示されている。
【特許文献１】特開２００６−３４４３４９号公報
【特許文献２】米国特許第６，８３１，８５４号明細書
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE international Electron DEVICES meeting 2006 Technical DIGEST p.793-796
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、確実な書き込み及び消去を可能とした不揮発性メモリ装置とそのデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の一態様による不揮発性メモリ装置のデータ書き込み方法は、互いに交差する第１の配線と第２の配線及び、それらの各交差部に配置された、電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルとを有する不揮発性メモリ装置のデータ書き込み方法であって、
選択された第１の配線の立ち上げに先立って、全ての第２の配線を各メモリセルの整流素子が逆バイアスとなるように整流素子のしきい値以上の所定電圧に充電し、
前記選択された第１の配線を書き込み又は消去に必要な電圧に充電した後、
選択された第２の配線を放電させることを特徴とする。
【００１０】
この発明の他の態様による不揮発性メモリ装置は、互いに交差するワード線とビット線の交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子と整流素子を直列接続したメモリセルと、
前記ビット線に接続されるセンスユニットとを有し、
前記センスユニットは、
前記メモリセルのデータをセンスするセンスアンプと、
前記ビット線を直接所定電位のノードに接続するための第１の電流経路と、
前記ビット線を抵抗を介して前記所定電位のノードに接続するための第２の電流経路と、
書き込みデータに応じて前記第１及び第２の電流経路を選択的にオンする制御を行うデータ処理回路と、を有することを特徴とする。
【発明の効果】
【００１１】
この発明によると、確実な書き込み及び消去を可能とした不揮発性メモリ装置とそのデータ書き込み方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１３】
図１は、一実施の形態による不揮発性メモリ装置のメモリセルアレイ１０の構成を４×４の範囲について示している。行方向（Ｘ方向）配線（以下、これをワード線という）ＷＬｉ（ｉ＝０，１，２，…）と、これと交差する列方向（Ｙ方向）配線（以下、これをビット線という）ＢＬｊ（ｊ＝０，１，２，…）が配置され、それらの各交差部にメモリセルＭｉｊが配置される。
【００１４】
メモリセルＭｉｊは、可変抵抗素子ＶＲと整流素子Ｄの積層構造として構成される。即ち可変抵抗素子ＶＲは、一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。
【００１５】
図２及び図３は、ワード線（ＷＬ）１とビット線（ＢＬ）２との間でメモリセルを構成する可変抵抗素子ＶＲと整流素子Ｄの積層構造を示している。可変抵抗素子ＶＲは、電極３ｂ，３ｃで挟まれた金属酸化物（ＭＯ）膜７により構成される。具体的に用いられる金属酸化物としては、ＮｉＯ，ＴｉＯ等の遷移金属酸化物或いはこれに適当な添加物をドープしたものである。
【００１６】
整流素子Ｄは、図２の場合、ｐ型シリコン層４／ｉ型シリコン層５／ｎ型シリコン層６からなるｐｉｎダイオードであり、図３の場合は、金属膜４ａ／絶縁膜５ａ／金属膜６ａを用いたＭＩＭダイオードである。
【００１７】
電極３ａには、ワード線（ＷＬ）１と整流素子Ｄとの間でオーミック接触が形成できる材料が用いられ、電極３ｂには、整流素子Ｄと可変抵抗素子ＶＲとの間でオーミック接触が形成できる材料が用いられ、電極３ｃには、ビット線（ＢＬ）２と可変抵抗素子ＶＲとの間でオーミック接触が形成できる材料が用いられる。
【００１８】
この実施の形態の場合、可変抵抗素子ＶＲは、図４に示すように、低抵抗状態（ＬＲＳ）を消去状態（例えば“１”）、高抵抗状態（ＨＲＳ）を書込み状態（例えば“０”）としている。そして、低抵抗状態ＬＲＳのセルを高抵抗状態ＨＲＳにする“０”書き込み動作を狭義の書き込み（或いはセット）動作、高抵抗状態ＨＲＳのセルを低抵抗状態ＬＲＳにする“１”書き込み動作を消去（或いはリセット）動作と定義する。
【００１９】
ビット線ＢＬは、カラムアドレスにより選択制御されるカラムゲート１３を介して、センスアンプ回路（兼ビット線ドライバ）１４に接続される。ワード線ＷＬは、ロウアドレスをデコードするロウデコーダ１２を介してロウドライバ１１に接続される。
【００２０】
図１では、ワード線ＷＬに正バイアスを与えた場合に、整流素子Ｄが順バイアスとなるメモリセル配置の例を示している。但しこれに限られるわけではなく、ビット線ＢＬに正バイアスを与えたときに整流素子Ｄが順バイアスとなる極性にすることもできる。
【００２１】
次に、ワード線ＷＬとビット線ＢＬを選択して選択メモリセルにデータ書き込みを行う動作を説明する。整流素子Ｄのしきい値電圧をＶｔｈｒｅとし、初期状態ですべてのビット線ＢＬは接地（ＧＮＤ）レベルＶｓｓとする。
【００２２】
書き込み時、選択ビット線をＶｓｓレベルに保持して、非選択ビット線をフローティングにし、選択ワード線に書き込み電圧ＶＰＧＭ（＞Ｖｔｈｒｅ）を印加すると、選択メモリセルに書き込み電流を流すことができる。即ち選択メモリセルに印加される書き込みパルス電圧とパルス幅を設定することにより、“０”書き込み（狭義の書き込み）又は“１”書き込み（消去）が行われる。
【００２３】
このデータ書き込み時、非選択ビット線レベルはＶＰＧＮＭ−Ｖｔｈｒｅ程度まで電圧レベルが上昇し、その後非選択メモリセルに電流は流れない。しかしながら、少なくとも瞬間的に非選択メモリセルにもＶｔｈｒｅ以上の電位差がかかった状態でセル電流が流れるから、書き込みディスターブが生じ、誤書き込み或いは誤消去される恐れがある。
【００２４】
そこでこの実施の形態では、非選択メモリセルでの書き込みディスターブを抑制した書き込み方式を用いる。この実施の形態での書き込み動作波形を図５に示す。
【００２５】
まず、すべてのビット線を整流素子Ｄのしきい値Ｖｔｈｒｅ以上の電圧レベルＶＢＬ（例えば、電源電圧Ｖｄｄ）に設定する（タイミングｔ０）。このとき整流素子Ｄは、逆バイアスになるため、ワード線ＷＬ側へ電流は流れない。
【００２６】
次に、非選択ワード線をＶｓｓ（或いはフローティング状態）に保持した状態で、選択ワード線に書き込み電圧ＶＰＧＭを与える（タイミングｔ１）。このとき選択ワード線電圧がＶＢＬ＋Ｖｔｈｒｅ以上になると選択ワード線からビット線へ電流は流れるが、メモリセルに対しては殆どバイアスはかからず、ビット線電圧をＶＰＧＭ−Ｖｔｈｒｅまで持ち上げることができる。非選択メモリセルに電流が流れても、殆どバイアスはかかっていないため、非選択メモリセルへの書き込みディスターブにはならない。
【００２７】
選択ワード線電圧がＶＰＧＭに達した後、選択ビット線をＶｓｓに放電する（タイミングｔ２）。この選択ビット線の放電によって、選択ワード線と選択ビット線の交差部の選択メモリセルのみに書き込み電圧ＶＰＧＭ−Ｖｔｈｒｅが印加される。書き込み終了後、選択ビット線をＶＢＬレベルに戻す（タイミングｔ３）。
【００２８】
選択ビット線を放電している時間ｔ３−ｔ２が、選択メモリセルに対する書き込みパルス幅になる。ここで“０”書き込みと“１”書き込みの場合のセルの状態遷移は、次のようになる。“０”書き込みの場合は、可変抵抗素子は低抵抗状態にあり、大きなセル電流が流れて所定のパルス印加時間で高抵抗状態に遷移する。
【００２９】
一方“１”書き込みの場合は、後に具体的なセンスアンプ構成と共に説明するが、選択ビット線が抵抗Ｒｄｒｉを介して接地された状態とする。これにより、可変抵抗素子への印加電圧が抵抗Ｒｄｒｉにより分圧され、更に可変抵抗素子が低抵抗化してもセル電流の増大は抵抗Ｒｄｒｉにより抑えられる結果、可変抵抗素子にかかる電圧は“０”書き込み時より低く抑えられる。この状態を所定時間続けることにより、（例えば“０”書き込みの場合より長い時間）、可変抵抗素子は所望の低抵抗状態に遷移して、“１”データ状態を得ることができる。
【００３０】
非選択ビット線は、ＶＰＧＭ−Ｖｔｈｒｅになっている。選択ワード線をＶＰＧＭに維持したまま（実線）、次々に書き込みたいセル対応のビット線を選択してＶｓｓに放電すれば、選択ワード線に沿ったメモリセルに対して順次書き込みを行うことができる。選択ワード線を切り換える場合は、タイミングｔ３で選択ワード線をＶｓｓにする（破線）。
【００３１】
書き込み電圧ＶＰＧＭをＶＰＧＭ＞Ｖｄｄとすると、ロウドライバ１２側にはＶｄｄ以上の昇圧電圧が必要である。ビット線ドライバ１４側は、ＶＢＬ＝Ｖｄｄとすれば、格別の昇圧回路を必要としない。
【００３２】
次に、図６のメモリセルアレイ構成の場合、即ちビット線ＢＬ側に正バイアスを加えた場合に整流素子Ｄが順バイアスになり、ワード線ＷＬ側に正バイアスを加えた場合に整流素子Ｄが逆バイアスとなる整流素子極性を利用した場合について、書き込み動作を、図７を用いて説明する。
【００３３】
この場合は、先の例とはビット線とワード線の役割が逆になる。まず、全てのワード線をＶｔｈｒｅ以上の整流素子のしきい値以上の電圧ＶＷＬ（例えば電源電圧Ｖｄｄ又は他の電圧）に設定する（タイミングｔ１０）。次に、選択ビット線に書き込み電圧ＶＰＧＭ（＞ＶＷＬ）を印加する（タイミングｔ１１）。このとき非選択ビット線はＶｓｓ又はフローティングにしておく。
【００３４】
選択ビット線のレベルがＶＷＬ＋Ｖｔｈｒｅ以上になると非選択メモリ素子に電流が流れ始めるが、メモリ素子自体に電圧は殆どかからず、ワード線はＶＰＧＭ−Ｖｔｈｒｅまで上昇する。選択ビット線レベルがＶＰＧＭまで上昇した後、選択ワード線のみＶｓｓに放電する（タイミングｔ１２）。これにより選択ビット線と選択ワード線の交差部の選択メモリセルのみに、ＶＰＧＭ−Ｖｔｈｒｅの書き込み電圧が与えられる。書き込み終了後、選択ワード線をＶＷＬレベルに戻す。
【００３５】
非選択ワード線は、ＶＰＧＭ−Ｖｔｈｒｅになっている。従って、次々に書き込みたいセル対応のワード線を選択してＶｓｓに放電すれば、選択ビット線に沿ったメモリセルに対して順次書き込みを行うことができる。
【００３６】
この場合、書き込み電圧ＶＰＧＭをＶＰＧＭ＞Ｖｄｄとすると、ビット線ドライバ１４側にはＶｄｄ以上の昇圧電圧が必要である。ロウドライバ１１側は、ＶＷＬ＝Ｖｄｄとすれば、格別の昇圧回路を必要としない。
【００３７】
次に、センスアンプ回路１４の具体的な構成例と共に、好ましいデータ書き込み制御方式を説明する。
【００３８】
図８は、図１のセルアレイ構成の場合に用いられるセンスアンプ回路１４の一センスユニット１４ａの構成である。ここでセンスユニット１４ａは、例えばカラムゲート１３を介して複数の（例えば８個の）ビット線ＢＬに切り換え接続されるように構成されているものとする。センスユニット１４ａのビット線に接続されるセンスノードＳＡＩＮは、差動センスアンプ２１の一方の入力ノードであり、他方の入力ノードには参照電圧ＶＲＥＦが与えられる。
【００３９】
センスノードＳＡＩＮには、これをＮＭＯＳトランジスタＮ１を介して接地端子Ｖｓｓに接続する第１の電流経路２３と、抵抗Ｒｄｒｉ及びＮＭＯＳトランジスタＮ２を介して接地端子Ｖｓｓに接続する第２の電流経路２４とが設けられている。ＮＭＯＳトランジスタＮ１は、“０”書き込み時オンとなり、ＮＭＯＳトランジスタＮ２は“１”書き込み（即ち消去）時及び読み出し時にオンになるように、データ処理回路２２により制御される。
【００４０】
センスノードＳＡＩＮにはまた、対応するメモリセルを書き込み禁止とする場合にＶＢＬ（Ｖｄｄ又は他の電圧）に充電するためのＰＭＯＳトランジスタＰ０が設けられている。即ちＰＭＯＳトランジスタＰ０は、書き込み禁止回路２５を構成している。
【００４１】
データ処理回路２２は、図９に示すように、外部から供給される書き込みデータを保持するデータラッチ２２１と、セルアレイからの読み出しデータを保持するデータラッチ２２２及び、これらのデータラッチ２２１，２２２のデータに基づいてメモリセルに応じてビット線電圧制御信号を生成するための演算回路２２３を有する。
【００４２】
図８のセンスユニット１４ａは、ビット線ＢＬ側が正バイアスの場合に整流素子Ｄが逆バイアスとなる図１のセルアレイ構成の場合のものであるから、格別の高耐圧トランジスタを用いることなく、Ｖｄｄ系トランジスタのみで構成可能である。
【００４３】
ここではメモリセルが、書き込み及び消去モードが、同程度のパルス時間で電圧値のみにより制御可能である場合を考えている。まず書き込みを行う前に、選択メモリセルの読み出しを行い、そのデータ状態を判定する。
【００４４】
前述のように、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”とするが、以下では“０”書き込み及び“１”書き込みを、それぞれ単に書き込み及び消去と呼ぶことがある。
【００４５】
外部から入力されたデータが、現状のメモリセルと同一データの場合は、さらに書き込みや消去を行う必要はない。このために、選択メモリセルの読み出しを先に行って、そのメモリセルのデータ確認を行う。データ読み出しは、選択ワード線に読み出し用電圧を印加し、選択ビット線を例えば第２の電流経路２４をオンにして、セル電流差を差動型センスアンプ２１で検出する。読み出し後は、すべてのビット線ＢＬをＶｄｄ（またはＶＲＥＦ）に設定する。
【００４６】
その後外部からの入力データと読み出しデータとを比較し、それらが同一であれば、メモリセルへの書き込みは行わないため、書き込み禁止制御信号をＩＮＨＢ＝“Ｌ”、書き込み制御信号ＢＧＥと消去制御信号ＲＢＧＥとを、ＢＧＥ＝ＲＢＧＥ＝“Ｌ”とする。これにより、書き込み禁止回路２５、即ちＰＭＯＳトランジスタＰ０がオン、ＮＭＯＳトランジスタＮ１，Ｎ２がオフとなり、センスノードＳＡＩＮにつながるビット線ＢＬはＶｄｄまたはＶＲＥＦに保たれる。
【００４７】
読み出しデータと外部入力データの値が異なる場合は、書き込みまたは消去を行う。書き込みの場合は、データ処理回路２２により、ＩＮＨＢ＝ＢＧＥ＝“Ｈ”，ＲＧＢＥ＝“Ｌ”となる。即ちＰＭＯＳトランジスタＰ０がオフ、ＮＭＯＳトランジスタＮ１がオンになる。これにより、書き込みされるメモリセルのビット線は、第１の電流経路２３により抵抗を介さずに接地され、そのメモリセルにＶＰＧＭ−Ｖｔｈｒｅが印加される。
【００４８】
一方消去の場合は、ＩＮＨＢ＝ＲＢＧＥ＝“Ｈ”，ＢＧＥ＝“Ｌ”に設定される。これにより、消去されるべきセル対応のビット線は、第２の電流経路２４によって抵抗Ｒｄｒｉを介して接地されるから、そのメモリセルには、セル抵抗をＲｃｅｌｌとして、（ＶＰＧＭ−Ｖｔｈｒｅ）×Ｒｃｅｌｌ／（Ｒｃｅｌｌ＋Ｒｄｒｉ）の電圧が印加される。
【００４９】
消去時は、メモリセルの可変抵抗素子が高抵抗状態から低抵抗状態へと変化するため、セル電流量が増大するが、この実施の形態では消去時にビット線に抵抗Ｒｄｒｉを挿入することにより、素子の抵抗値変化による電流増大を抑制することが可能になる。
【００５０】
また、消去時は可変抵抗素子の高抵抗状態から低抵抗状態への変化により、センスノードＳＡＩＮのレベルは高くなる。センスアンプ２１はこのレベル遷移を検知して、所定の低抵抗状態になった時点で、ＩＮＨＢ＝ＲＢＧＥ＝“Ｌ”を出す。これにより、ＮＭＯＳトランジスタＮ２がオフになって消去動作を終了し、抵抗値変化後も電流が流れるという事態を防止することができる。
【００５１】
上の例は、書き込みと消去が同程度の電圧ＶＰＧＭで可能である場合である。この場合、複数のセンスユニットに接続される複数にメモリセルで書き込みと消去を同時に行うことが可能である。但し、書き込み電圧と消去電圧が大きく異なる場合や、或いは必要なパルス幅が大きく異なる場合は、書き込みと消去を別々のタイミングで行うことが必要になる。その場合でも、書き込みは、選択ビット線を直接Ｖｓｓに接続し、消去は選択ビット線を抵抗を介してＶｓｓに接続するのは、先の例と同じである。
【００５２】
一ワード線上の複数セルに対して書き込みと消去を別のタイミングで行うには、まず選択ワード線に書き込み電圧ＶＰＧＭを印加し、書き込みを行うセルのみビット線を放電する。書き込み終了後、ビット線をＶＢＬに戻し、選択ワード線に消去電圧ＶＥＲＡを設定し、消去を行うメモリセルのみビット線を放電させる。これにより、一ワード線に沿ったメモリセル群に対する書き込みと消去を行うことができる。
【００５３】
選択ワード線に接続されたメモリセルのすべてにデータ書き込みを行う場合、書き込みとなるセルに連続的に書き込みを行い、続いて消去となるセルに連続的に消去を行うこともできるが、ビット線をその配列順に選択して、書き込みと消去を交互に行うことも可能である。
【００５４】
図１０は、ビット線側が正でメモリセルが順バイアスになる、図６のセルアレイ構成の場合のセンスユニット１４ａの構成である。センスアンプ２１の出力によりデータ処理回路２２が書き込み禁止制御信号ＩＮＨＢ、書き込み制御信号ＢＧＥｎ、消去制御信号ＲＢＧＥｎを出力するという基本動作は、先のセンスユニットと変わらない。抵抗Ｒｄｒｉの意味も先のセンスユニットのそれと同じである。
【００５５】
センスノードＳＡＩＮに接続されたＰＭＯＳトランジスタＰ１は、書き込み時選択ビット線を直接ＶＷＬノードに接続する第１の電流経路２３ａである。センスノードＳＡＩＮに抵抗Ｒｄｒｉを介して接続されたＰＭＯＳトランジスタＰ２は、消去時選択ビット線を抵抗Ｒｄｒｉを介してＶＷＬノードに接続するための第２の電流経路２４ａである。センスノードを直接接地するためのＮＭＯＳトランジスタＮ３は、書き込み禁止回路２５ａを構成する。
【００５６】
即ち書き込み禁止制御信号ＩＮＨＢにより駆動されるＮＭＯＳトランジスタＮ３がオンすると、ビット線が接地される。書き込み制御信号ＢＧＥｎにより駆動されるＰＭＯＳトランジスタＰ１は、書き込み時センスノードＳＡＩＮを直接ＶＷＬノードに接続する。一方消去制御信号ＲＢＧＥｎにより駆動されるＰＭＯＳトランジスタＰ２は、消去時、センスノードＳＡＩＮを抵抗Ｒｄｒｉを介してＶＷＬノードに接続する。
【００５７】
この実施の形態の場合、ビット線側から書き込み電圧ＶＰＧＭや消去電圧ＶＥＲＡを出力するため、ＶｄｄとＶＰＧＭ／ＶＥＲＡの電圧へのレベルシフトが必要となり、そのためのレベルシフト回路２３が設けられる。
【００５８】
図８或いは図１０のセンスユニットにおける抵抗Ｒｄｒｉとして、ＭＯＳトランジスタを用いることもできる。図１１は、図８のセンスユニット１４ａの抵抗ＲｄｒｉをＮＭＯＳトランジスタＮ４に置き換えた例である。図１２は、図１０のセンスユニット１４ａの抵抗ＲｄｒｉをＰＭＯＳトランジスタＰ３に置き換えた例である。これらのＭＯＳトランジスタを、所定のゲートバイアスにより定電流源として動作させることにより、抵抗素子Ｒｄｒｉの代替ができる。
【図面の簡単な説明】
【００５９】
【図１】実施の形態によるＲｅＲＡＭのメモリコア構成を示す図である。
【図２】同メモリコアのメモリセル断面構造を示す図である。
【図３】同メモリコアの他のメモリセル断面構造を示す図である。
【図４】メモリセルのデータ状態を示す図である。
【図５】同メモリコアでの書き込み時の動作波形を示す図である。
【図６】他のメモリセルアレイ構成を示す図である。
【図７】図６のメモリセルアレイ構成の場合の書き込み時の動作波形を示す図である。
【図８】図１のメモリセルアレイの場合のセンスユニット構成を示す図である。
【図９】センスユニット内のデータ処理回路の構成を示す図である。
【図１０】図６のメモリセルアレイの場合のセンスユニット構成を示す図である。
【図１１】図８のセンスユニットの変形例を示す図である。
【図１２】図１０のセンスユニットの変形例を示す図である。
【符号の説明】
【００６０】
１０…メモリセルアレイ、１１…ロウドライバ、１２…ロウデコーダ、１３…カラムゲート、１４…センスアンプ回路、１４ａ…センスユニット、２１…センスアンプ、２２…データ処理回路、２２１，２２２…データラッチ、２２３…演算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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