(57)【要約】【課題】本発明は、例えば半導体試験装置などにおいて用いられる半導体リレーにおいて、下流側への漏れ電流を著しく低減することが可能な半導体リレーを提供することを目的としている。【解決手段】上記課題を解決するために、本発明にかかる半導体リレーの代表的な構成は、電源側に上流側端子を接続したスイッチＳＷ１と、スイッチＳＷ１の下流側端子に上流側端子を接続したスイッチＳＷ２と、スイッチＳＷ２の下流側端子に入力端子が接続され、スイッチＳＷ２の上流側端子に出力端子が接続されたボルテージフォロワ（オペアンプＯＰ１）と、を備え、スイッチＳＷ１、ＳＷ２を共にオン、オフすることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源ライン上に次の順序で直列に配置した第１半導体スイッチおよび第２半導体スイッチと、
前記第２半導体スイッチの下流側端子に入力端子が接続され、該第２半導体スイッチの上流側端子に出力端子が接続されたボルテージフォロワと、を備え、
前記第１および第２半導体スイッチを共にオン、オフすることを特徴とする半導体リレー。
【請求項２】
前記第１および第２半導体スイッチはＦＥＴであることを特徴とする請求項１に記載の半導体リレー。
【請求項３】
電圧制御回路が接続された電源ラインの出力段に接続された半導体スイッチと、
前記半導体スイッチの下流側に入力端子が接続され電圧制御回路の上流側に出力端子が接続されたボルテージフォロワと、
を備えたことを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体試験装置などにおいて用いられる半導体リレーであって、下流側への漏れ電流を著しく低減した半導体リレーに関するものである。
【背景技術】
【０００２】
近年、集積回路（ＩＣ：Integrated Circuit）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。このような試験を行う半導体試験装置において、被試験デバイス（Device Under Test：以下「ＤＵＴ」という。）には、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＦＰＤ（Flat Panel Display）などが含まれる。
【０００３】
従来から、ＤＵＴを試験する半導体試験装置では、目的のＤＵＴのピンに対する回路の接続をリレーマトリクスによって切り替えて、試験を行っている。
【０００４】
図３は、半導体試験装置におけるリレーマトリクスを説明する図である。図に示すように、ＤＵＴ１の各ピンには、計測モジュール２、３がリレーマトリクス４を介して接続されている。計測モジュール２、３は定電圧、定電流を切り替えて出力したり、ＤＵＴ１からの出力（戻り値）としての電圧や電流を測定したりするものである。リレーマトリクス４は複数のリレーＲＬから構成されており、各リレーＲＬをオン、オフすることによってＤＵＴ１に計測モジュール２、３を選択的に接続する。
【０００５】
上記のように、半導体試験装置には多くのリレーが用いられている。リレーとしては、以前はメカニカルリレーが主流であった。メカニカルリレーはオフ耐圧、オフ容量、オン抵抗に優れている。しかし耐久性に制限があり、例えば接点寿命が約５，０００万回であっても、半導体試験装置においては使用状態によって約１年で耐久使用回数を超えてしまう。また、チャタリングや騒音の発生、スイッチングの高速化に限界があるなどの問題もある。
【０００６】
これに対し半導体スイッチは、チャタリングや騒音がなく、耐久性も半永久的である。さらに反応が早く高速なスイッチングを行うことができるため、試験を高速に実施することが可能となる。
【０００７】
一方半導体スイッチは、寿命は半永久的だが、オフ耐圧を上げると、オン抵抗、オフ容量の積が増大してしてしまうという特性がある。また、同じ耐圧のものを比較しても、オン抵抗を下げるとオフ容量が増大し、オフ容量を下げるとオン抵抗が増大するトレードオフの関係が存在している。これに対し本件出願人は特許文献１（特開２００４−２８９４１０）にて、高オフ耐圧、低オン抵抗、高オフ容量の第１のフォトモスリレーと、低オフ耐圧、低オン抵抗、低オフ容量の第２のフォトモスリレーとを直列に接続した半導体リレーについて開示している。特許文献１では、これにより高オフ耐圧、低オン抵抗、低オフ容量を実現することができるとしている。
【０００８】
また半導体スイッチは、メカニカルリレーと比較すればオフ抵抗が存在するため、漏れ電流が発生するという問題がある。図４は、半導体スイッチを用いた場合の漏れ電流を説明する図である。図に示すスイッチＳＷ１は、ＦＥＴやトランジスタなどの半導体スイッチからなり、上流側端子を電源１０に接続され、Ｖ２（Remote信号入力）によってオン／オフされる。しかし半導体スイッチはオフ時にも完全には電流を遮断できないため、入力端子の電圧をＶ１、出力端子の電圧をＶ３とすると、電位差（Ｖ１−Ｖ３）に起因する漏れ電流Ｉ４が発生する。ここで、電位差（Ｖ１−Ｖ３）を漏れ電流Ｉ４で割った値が、オフ抵抗Ｒ１（インピーダンス）となる。
【０００９】
このような漏れ電流は、半導体スイッチの動作電力が小さいこと、および微小電流の制御に適していることから、なおさらにその影響が無視できない状況となってきている。
【特許文献１】特開２００４−２８９４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、例えば半導体試験装置などにおいて用いられる半導体リレーにおいて、下流側への漏れ電流を著しく低減することが可能な半導体リレーを提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明にかかる半導体リレーの代表的な構成は、電源ライン上に次の順序で直列に配置した第１半導体スイッチおよび第２半導体スイッチと、第２半導体スイッチの下流側端子に入力端子が接続され、第２半導体スイッチの上流側端子に出力端子が接続されたボルテージフォロワと、を備え、第１および第２半導体スイッチを共にオン、オフすることを特徴とする。
【００１２】
上記構成によれば、ボルテージフォロワの作用によって第２半導体スイッチの上流側と下流側の両端電圧を等しくすることができる。このため第２半導体スイッチには漏れ電流が流れることがなく、これよりも下流側に流れる漏れ電流をほぼ無くすることができる。
【００１３】
第１および第２半導体スイッチはＦＥＴを好適に用いることができる。中でも、ＭＯＳＦＥＴを好適に用いることができる。また、トランジスタであっても好適に用いることができる。
【００１４】
本発明にかかる半導体リレーの他の構成は、電圧制御回路が接続された電源ラインの出力段に接続された半導体スイッチと、この半導体スイッチの下流側に入力端子が接続され電圧制御回路の上流側に出力端子が接続されたボルテージフォロワと、を備えたことを特徴とする。これにより、ボルテージフォロワの作用によって電圧制御回路から出力される電源ラインの入力電圧を半導体スイッチの出力側の電圧と等しくすることができ、半導体スイッチの漏れ電流をほぼ無くすることができる。また上述の構成と比べれば、前段の半導体スイッチを省略できる。
【発明の効果】
【００１５】
本発明によれば、例えば半導体試験装置などにおいて用いられる半導体リレーにおいて、下流側への漏れ電流を著しく低減することができる。
【発明を実施するための最良の形態】
【００１６】
本発明にかかる半導体リレーの実施形態について説明する。図１は本実施形態にかかる半導体リレーの構成図である。なお、以下の実施例に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。
【００１７】
図１に示す半導体リレーにおいては、第１半導体スイッチの例としてのスイッチＳＷ１、第２半導体スイッチの例としてのスイッチＳＷ２、ボルテージフォロワを構成するオペアンプＯＰ１を備えている。本実施形態においてスイッチＳＷ１、ＳＷ２はｐチャネル型のＭＯＳＦＥＴを例に用いて説明する。なお、スイッチＳＷ１にはトランジスタや、他の型のＦＥＴも同様に用いることができる。ただし省電力である点においてＦＥＴやＭＯＳＦＥＴを用いることが好ましい。
【００１８】
図に示すように、電源１０に接続される電源ラインには、スイッチＳＷ１とスイッチＳＷ２とがこの順で直列に接続されている。オペアンプＯＰ１は、スイッチＳＷ２の下流側端子にプラス入力端子を接続し、スイッチＳＷ２の上流側端子に出力端子を接続している。またオペアンプＯＰ１をボルテージフォロワとするために、出力端子とマイナス入力端子とを短絡している。
【００１９】
スイッチＳＷ１、ＳＷ２をオン／オフするために、それぞれのＦＥＴのゲートには、トランジスタからなるスイッチＳＷ３、ＳＷ４が接続されている。スイッチＳＷ３、ＳＷ４のベースには並列にＶ２（Remote信号入力）が供給される。一方、スイッチＳＷ１、ＳＷ２には、ソースとゲートとをそれぞれ抵抗Ｒ１１、Ｒ１２によって接続している。従ってＶ２の電圧をＨｉにすると、スイッチＳＷ１、ＳＷ２のソース側から抵抗Ｒ１１、Ｒ１２を介してスイッチＳＷ３、ＳＷ４へと電流が流れる。するとスイッチＳＷ１、ＳＷ２においては共にソース−ゲート間に電位差が生じるため、ソース−ドレイン間に電流が流れる。
【００２０】
Ｖ２の電圧をＬｏにすると、スイッチＳＷ１、ＳＷ２のソース−ゲート間電圧は等しくなるため、これらのスイッチはオフとなる。しかし半導体スイッチはオフ時にも完全には電流を遮断できないため、スイッチＳＷ１の入力端子の電圧をＶ１、スイッチＳＷ１、ＳＷ２の間の電圧をＶ４とすると、スイッチＳＷ１には電位差（Ｖ１−Ｖ４）に起因する漏れ電流Ｉ１が発生する。従って電位差（Ｖ１−Ｖ４）を漏れ電流Ｉ１で割った値が、スイッチＳＷ１のオフ抵抗Ｒ１となる。同様にスイッチＳＷ２のオフ抵抗Ｒ２は、ＳＷ２のソース−ドレイン間の電位差（Ｖ４−Ｖ３）を漏れ電流Ｉ２で割った値で表すことができる。
【００２１】
ここで、ボルテージフォロワたるオペアンプＯＰ１は、両入力端子および出力端子の電位が等しくなるように作用する。詳しくは、Ｖ３よりＶ４の方が本来はΔＶだけ高かったとしても、Ｖ４がオペアンプＯＰ１のマイナス入力端子に入力されるため、オペアンプＯＰ１の出力端子からはマイナスの電圧が出力され、Ｖ４とＶ３の電位差が相殺される。従ってＳＷ２の両端電圧はほぼ等しくなり（Ｖ４≒Ｖ３）、スイッチＳＷ２の漏れ電流Ｉ２は限りなく０となり、オフ抵抗Ｒ２は無限大に大きくなる。
【００２２】
また図に示すように、オペアンプＯＰ１の出力端子とスイッチＳＷ１の下流側端子との間には、抵抗Ｒ３を配置している。この抵抗Ｒ３は、スイッチＳＷ１のオフ抵抗Ｒ１に対して十分に小さく（スイッチＳＷ２のオフ抵抗Ｒ２に対しても同様）、かつスイッチＳＷ２のオン抵抗に対して十分に大きい値に設定する。一般にＭＯＳＦＥＴのオフ抵抗は数ＭΩ、オン抵抗は数ｍΩであるため、抵抗Ｒ３は数ＫΩに設定することができる。これにより、スイッチＳＷ１、ＳＷ２がオフのときは抵抗Ｒ３の存在にかかわらずＶ４≒Ｖ３とすることができ、かつオンのときは電流をオペアンプＯＰ１にほとんど流入させずにスイッチＳＷ２に流すことができる。
【００２３】
なお厳密に言えば、トランジスタにも漏れ電流はあるため、図に示すように、例えばスイッチＳＷ４にもオフ抵抗Ｒ４が存在する（オフ抵抗Ｒ４の値は数ＭΩである）。するとＶ２がＬｏのときもスイッチＳＷ４に微小な電流が流れるのであるから、スイッチＳＷ２のソース−ゲート間に電位差が生じ、ＳＷ２がわずかに開いてしまうこととなる。しかし、まずは電位差がスレッショルド電圧を超えないとスイッチＳＷ２はほとんど流れない上、スイッチＳＷ２のソース−ドレイン間の電位差がほとんど０であるため、仮にスイッチＳＷ２がオンしてしまっても電流は流れない。
【００２４】
このようにスイッチＳＷ１、ＳＷ２がオフであるとき、ＳＷ２よりも下流側に流れる漏れ電流Ｉ４は、スイッチＳＷ２の漏れ電流Ｉ２とオペアンプＯＰ１から流れてくる漏れ電流Ｉ３の和となる（Ｉ４＝Ｉ２＋Ｉ３）。しかしオペアンプＯＰ１の入力端子はハイインピーダンスであるから、オペアンプＯＰ１からの漏れ電流Ｉ３は極めて少ないか、または無視することができる（Ｉ３≒０）。そして上記説明したように、スイッチＳＷ２の漏れ電流Ｉ２は限りなく０である（Ｉ２≒０）。従って、ＳＷ２よりも下流側に流れる漏れ電流Ｉ４も、限りなく０であるということができる。
【００２５】
上記説明した如く、本実施形態にかかる半導体リレーは、ボルテージフォロワの作用によってスイッチＳＷ２の上流側および下流側の両端電圧を等しくすることができる。このためスイッチＳＷ２には漏れ電流Ｉ２が流れることがなく、これよりも下流側に流れる漏れ電流Ｉ４をほぼ無くすることができる。
【００２６】
なお、スイッチＳＷ１をオフした際に、スイッチＳＷ１の下流側端子をグランド（ＧＮＤ）に接続することも考えられる。しかし、スイッチＳＷ２よりも下流側が必ずしもＧＮＤに接続されているとは限らないため、スイッチＳＷ２の両端に電位差（逆電圧）が発生してしまうおそれがある（スイッチＳＷ２を設けない場合は、さらに回路を電流が逆流するおそれがある）。従って、スイッチＳＷ２において完全に電流を遮断することは最善の策であるといえる。
【００２７】
図２は他の実施形態にかかる半導体リレーの構成図であり、図１と共通する部分には同一の符号を付けている。図２において、図１の第１半導体スイッチＳＷ１に代えて、入力される設定電圧に基づき所望電圧Ｖ４を出力するように構成された電圧制御回路Ｖｒｅｇとこの電圧制御回路Ｖｒｅｇに所定の設定電圧を入力する切換スイッチＳＷ５が接続されている。電圧制御回路Ｖｒｅｇは入力された電圧と等しい電圧を出力する回路であって、例えばレギュレータを用いて構成することができる。電圧制御回路Ｖｒｅｇの参照入力側には設定電圧を切り換える切換スイッチＳＷ５の可動接点が接続され、出力側には第２半導体スイッチＳＷ２が接続されている。切換スイッチＳＷ５は、第２半導体スイッチＳＷ２を切り換えるためのRemote信号の信号レベルＨｉ/Ｌｏに応じて切換駆動される。切換スイッチＳＷ５の固定接点Ｈｉには電圧Ｖ４とほぼ等しい電圧Ｖ４'を出力する電源が接続され、固定接点Ｌｏにはボルテージフォロワの出力端子が接続されている。
【００２８】
このような構成において、電圧制御回路Ｖｒｅｇの出力電圧Ｖｏに着目すると、Remote信号の信号レベルがＨｉの状態（ＳＷ２がＯＮ）のとき、電圧制御回路Ｖｒｅｇには設定電圧として電圧Ｖ４'が入力されることからＶｏ＝Ｖ４'となる。Remote信号がＬｏの状態（ＳＷ２がＯＦＦ）のとき、電圧制御回路Ｖｒｅｇにはボルテージフォロワの出力電圧Ｖ３が入力されることからボルテージフォロワの作用によってＶｏ＝Ｖ４＝Ｖ３になる。すなわち第２半導体スイッチＳＷ２をＯＦＦにしたとき、電圧制御回路から出力される電源ラインの入力電圧を第２半導体スイッチＳＷ２の出力側の電圧と等しくすることができる。従って上記第１実施形態と同様に、第２半導体スイッチＳＷ２の漏れ電流をほぼ無くすることができる。また上記第１実施形態の構成と比べれば、第１半導体スイッチＳＷ１を省略できるため、回路構成を簡略化することができて生産コストを低減でき、また制御を容易にすることができる。
【００２９】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００３０】
本発明は、半導体試験装置などにおいて用いられる半導体リレーとして利用することができる。
【図面の簡単な説明】
【００３１】
【図１】本実施形態にかかる半導体リレーの構成図である。
【図２】他の実施形態にかかる半導体リレーの構成図である。
【図３】半導体試験装置におけるリレーマトリクスを説明する図である。
【図４】半導体スイッチを用いた場合の漏れ電流を説明する図である。
【符号の説明】
【００３２】
ＯＰ１  …オペアンプ、Ｒ１、Ｒ２、Ｒ４   …オフ抵抗、Ｒ３、Ｒ１１、Ｒ１２  …抵抗、ＲＬ   …リレー、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４  …スイッチ、１     …ＤＵＴ、１０   …電源、２、３     …計測モジュール、４     …リレーマトリクス
【図１】
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【図２】
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【図３】
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【図４】
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