(57)【要約】【課題】電子機器の動作中における電源制御処理を止めずに制御プログラムの更新を行えるようにする。【解決手段】フラッシュメモリ５１は、ｎ個のＤＣ／ＤＣコンバータ部（スイッチング電源回路）１４２−１〜１４２−ｎの出力電圧値を順次制御するための電源制御処理を含む処理を一定の周期で繰り返し実行する制御プログラム（第１のプログラム）と制御プログラムの更新のために使用される書換プログラム（第２のプログラム）とを記憶する。プロセッサ５０は、少なくとも上記制御プログラムをＲＡＭ５２上にロードして実行する。プロセッサ５０により実行される制御プログラムは、上記周期のうち、第１の期間内では電源制御処理を行い、第２の期間内では書換プログラムを用いて制御プログラムの少なくとも一部を更新する更新処理を行う。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のスイッチング電源回路の出力電圧値を順次制御するための電源制御処理を含む処理を一定の周期で繰り返し実行する第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶する記憶装置と、
少なくとも前記第１のプログラムを所定のメモリ上にロードして実行する処理装置とを具備し、
前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムの少なくとも一部を更新する更新処理を行うことが可能であることを特徴とする電源制御装置。
【請求項２】
前記第１のプログラムは、前記第２の期間において、前記更新処理の要否を判定し、必要と判定した場合に当該更新処理を実行することを特徴とする請求項１記載の電源制御装置。
【請求項３】
前記第１のプログラムは、前記更新処理がどこまで進行したかを示すインデックス情報を前記メモリ上に確保し、当該インデックス情報に基づいて前記更新処理を実行することを特徴とする請求項１記載の電源制御装置。
【請求項４】
前記第１のプログラムは、１回目の周期における前記第２の期間内では、前記記憶装置から前記第２のプログラムの一部を前記メモリ上の所定の記憶領域にロードするロード処理を行い、２回目の周期における前記第２の期間内では、前記所定の記憶領域にロードされた前記第２のプログラムの一部を用いて前記記憶装置に記憶されている前記第１のプログラムの一部を書き換える書換処理を行うことが可能であることを特徴とする請求項１記載の電源制御装置。
【請求項５】
複数のデバイスと、
前記複数のデバイスに動作電源を供給する複数のスイッチング電源回路と、
前記スイッチング電源回路を制御する電源制御装置と
を具備する電子機器であって、
前記電源制御装置は、
前記複数のスイッチング電源回路の出力電圧値を順次制御する電源制御処理を含む処理を一定の周期で繰り返し実行するための第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶する記憶装置と、
少なくとも前記第１のプログラムを所定のメモリ上にロードして実行する処理装置とを具備し、
前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムを更新するための更新処理を行うことが可能であることを特徴とする電子機器。
【請求項６】
前記第１のプログラムは、前記第２の期間において、前記更新処理の要否を判定し、必要と判定した場合に当該更新処理を実行することを特徴とする請求項５記載の電子機器。
【請求項７】
前記第１のプログラムは、前記更新処理がどこまで進行したかを示すインデックス情報を前記メモリ上に確保し、当該インデックス情報に基づいて前記更新処理を実行することを特徴とする請求項５記載の電子機器。
【請求項８】
前記第１のプログラムは、１回目の周期における前記第２の期間内では、前記記憶装置から前記第２のプログラムの一部を前記メモリ上の所定の記憶領域にロードするロード処理を行い、２回目の周期における前記第２の期間内では、前記所定の記憶領域にロードされた前記第２のプログラムの一部を用いて前記記憶装置に記憶されている前記第１のプログラムの一部を書き換える書換処理を行うことが可能であることを特徴とする請求項５記載の電子機器。
【請求項９】
複数のデバイスに動作電源を供給する複数のスイッチング電源回路を制御するための電源制御装置の動作制御方法であって、
前記複数のスイッチング電源回路の出力電圧値を順次制御するための電源制御処理を含む処理を一定の周期で繰り返し実行する第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶装置に記憶し、
少なくとも前記第１のプログラムを所定のメモリ上にロードして処理装置により実行し、
前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムの少なくとも一部を更新する更新処理を行うことを特徴とする動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータなどのスイッチング電源回路を制御する電源制御装置、同電源制御装置を含む電子機器、および同電源制御装置の動作制御方法に関する。
【背景技術】
【０００２】
一般に、コンピュータ、テレビ、ビデオレコーダ等の電子機器においては、ＤＣ／ＤＣコンバータとして機能するスイッチング電源回路が設けられている。スイッチング電源回路の出力電圧値は、当該スイッチング電源回路に供給されるパルス幅変調信号（ＰＷＭ信号）のデューティ比によって制御される。
【０００３】
また、最近では、ＤＳＰ（Digital Signal Processor）または１チップマイクロコンピュータから構成される電源制御装置も登場してきている。このような電源制御装置においては、プロセッサにより、スイッチング電源回路に供給されるＰＷＭ信号のデューティ比を制御するための電源制御処理が実行される。電源制御処理を実行するための制御プログラムは、修正の必要が生じた場合、書換プログラムなどを用いて更新しなければならない。
【０００４】
なお、プログラムの書換えを行うための技術には種々なものがある。例えば、特許文献１には、ホスト装置から新たな制御プログラムをダウンロードし、複数のプログラム領域のうち実行していない制御プログラムが格納されているプログラム領域（非実行プログラム領域）の一つのみについて書き換えを行うことが開示されている。
【特許文献１】特開２００３−１１４８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、電子機器の動作中における電源制御処理は重要な処理であり、その電源制御を実行するための制御プログラムの更新を行う際には当該電源制御処理を止めずに行うことが求められる。しかしながら、前述の特許文献１の技術ではこのような要求に対応することができない。
【０００６】
本発明は上記実情に鑑みてなされたものであり、電子機器の動作中における電源制御処理を止めずに制御プログラムの更新を行うことが可能な電源制御装置、電子機器、および動作制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る電源制御装置は、複数のスイッチング電源回路の出力電圧値を順次制御するための電源制御処理を含む処理を一定の周期で繰り返し実行する第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶する記憶装置と、少なくとも前記第１のプログラムを所定のメモリ上にロードして実行する処理装置とを具備し、前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムの少なくとも一部を更新する更新処理を行うことが可能であることを特徴とする。
【０００８】
本発明に係る電子機器は、複数のデバイスと、前記複数のデバイスに動作電源を供給する複数のスイッチング電源回路と、前記スイッチング電源回路を制御する電源制御装置とを具備する電子機器であって、前記電源制御装置は、前記複数のスイッチング電源回路の出力電圧値を順次制御する電源制御処理を含む処理を一定の周期で繰り返し実行するための第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶する記憶装置と、少なくとも前記第１のプログラムを所定のメモリ上にロードして実行する処理装置とを具備し、前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムを更新するための更新処理を行うことが可能であることを特徴とする。
【０００９】
本発明に係る動作制御方法は、複数のデバイスに動作電源を供給する複数のスイッチング電源回路を制御するための電源制御装置の動作制御方法であって、前記複数のスイッチング電源回路の出力電圧値を順次制御するための電源制御処理を含む処理を一定の周期で繰り返し実行する第１のプログラムと前記第１のプログラムの更新のために使用される第２のプログラムとを記憶装置に記憶し、少なくとも前記第１のプログラムを所定のメモリ上にロードして処理装置により実行し、前記処理装置により実行される前記第１のプログラムは、前記周期のうち、第１の期間内では前記電源制御処理を行い、第２の期間内では前記第２のプログラムを用いて前記第１のプログラムの少なくとも一部を更新する更新処理を行うことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電子機器の動作中における電源制御処理を止めずに制御プログラムの更新を行える。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の実施形態を説明する。  
まず、図１および図２を参照して、本発明の一実施形態に係る電子機器の構成について説明する。この電子機器は、例えば、バッテリ駆動可能なノートブック型の携帯型パーソナルコンピュータ１０として実現されている。
【００１２】
図１はコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成されている。ディスプレイユニット１２には、ＬＣＤ（Liquid Crystal Display）１７から構成される表示装置が組み込まれており、そのＬＣＤ１７の表示画面はディスプレイユニット１２のほぼ中央に位置されている。
【００１３】
ディスプレイユニット１２は、コンピュータ本体１１に対して開放位置と閉塞位置との間を回動自在に取り付けられている。コンピュータ本体１１はバッテリが取り外し自在に装着可能な薄い箱形の筐体を有している。バッテリは、コンピュータ本体１１の例えば底面に設けられたバッテリ収容部に装着される。
【００１４】
コンピュータ本体１１の上面にはキーボード１３、本コンピュータ１をパワーオン／オフするためのパワーボタンスイッチ１４、およびタッチパッド１５などが配置されている。
【００１５】
次に、図２を参照して、本コンピュータ１０のシステム構成について説明する。
【００１６】
本コンピュータ１０は、図２に示されているように、ＣＰＵ１１１、ノースブリッジ１１４、主メモリ１１５、グラフィクスコントローラ１１６、サウスブリッジ１１７、ＢＩＯＳ−ＲＯＭ１２０、ハードディスクドライブ（ＨＤＤ）１２１、光ディスクドライブ（ＯＤＤ）１２２、各種ＰＣＩデバイス１２３，１２４、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１４０、電源制御装置１４１、およびＤＣ／ＤＣコンバータ１４２等を備えている。
【００１７】
ＣＰＵ１１１は本コンピュータ１０の動作を制御するために設けられたプロセッサであり、ＨＤＤ１２１から主メモリ１１５にロードされるオペレーティングシステムおよび各種アプリケーションプログラムを実行する。また、ＣＰＵ１１１は、ＢＩＯＳ−ＲＯＭ１２０に格納されたシステムＢＩＯＳ（Basic Input Output System）も実行する。システムＢＩＯＳはハードウェア制御のためのプログラムである。
【００１８】
ノースブリッジ１１４はＣＰＵ１１１のローカルバスとサウスブリッジ１１７との間を接続するブリッジデバイスである。ノースブリッジ１１４には、主メモリ１１５をアクセス制御するメモリコントローラも内蔵されている。また、ノースブリッジ１１４は、PCI Expressバスなどを介してグラフィクスコントローラ１１６との通信を実行する機能も有している。
【００１９】
グラフィクスコントローラ１１６は本コンピュータ１０のディスプレイモニタとして使用されるＬＣＤ１７を制御する表示コントローラである。このグラフィクスコントローラ１１６はビデオメモリ（ＶＲＡＭ）１１６Ａを有しており、ＯＳ／アプリケーションプログラムによってビデオメモリ（ＶＲＡＭ）１１６Ａに書き込まれた表示データから、ＬＣＤ１７に表示すべき表示イメージを形成する映像信号を生成する。
【００２０】
サウスブリッジ１１７はＰＣＩバス１に接続されており、ＰＣＩバス１を介してＰＣＩデバイス１２３，１２４との通信を実行する。また、サウスブリッジ１１７は、ハードディスクドライブ（ＨＤＤ）１２１および光ディスクドライブ（ＯＤＤ）１２２を制御するための、ＩＤＥ（Integrated Drive Electronics）コントローラやSerial ATAコントローラを内蔵している。
【００２１】
エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１４０は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１３およびタッチパッド１５を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。このＥＣ／ＫＢＣ１４０は、ユーザによるパワーボタンスイッチ１４の操作に応じて本コンピュータ１０をパワーオン／パワーオフする機能を有している。本コンピュータ１０のパワーオン／パワーオフの制御は、ＥＣ／ＫＢＣ１４０と電源制御装置１４１との共同動作によって実行される。
【００２２】
電源制御装置１４１は、パルス幅変調信号（ＰＷＭ信号）によってＤＣ／ＤＣコンバータ１４２内の複数のＤＣ／ＤＣコンバータ部を個別に制御するデバイスであり、ＤＳＰ（Digital Signal Processor）または１チップマイクロコンピュータによって実現されている。以下では、電源制御装置１４１がＤＳＰによって実現されている場合を想定する。
【００２３】
電源制御装置１４１は、ＤＣ／ＤＣコンバータ１４２を構成する個々のＤＣ／ＤＣコンバータ部の出力電圧値と目標電圧値とに基づき、対応するＤＣ／ＤＣコンバータ部に供給されるＰＷＭ信号のデューティ比を順次制御する電源制御処理を実行する。すなわち、各ＰＷＭ信号のＯＮ期間を制御することにより、各ＤＣ／ＤＣコンバータ部の目標とする出力電圧値が達成されるようになっている。この電源制御処理は、電源制御装置１４１内の処理部（プロセッサ）によって実行される。電源制御処理は、ＰＷＭ信号の各周期毎に実行される。
【００２４】
ＤＣ／ＤＣコンバータ１４２は、ＰＷＭ信号によって制御されるスイッチング電源回路である。ＤＣ／ＤＣコンバータ１４２は、複数のＤＣ／ＤＣコンバータ部を含み、コンピュータ本体１１に装着されたバッテリ１５０からのＤＣ電源電圧値またはコンピュータ本体１１に外部電源として接続されるＡＣアダプタ１４３からのＤＣ電源電圧値を、所望の出力ＤＣ電源電圧値（以下では、単に出力電圧値と称する）に変換する。各ＤＣ／ＤＣコンバータ部は、ＰＷＭ信号によってスイッチング制御されるスイッチング素子を含んでいる。各ＤＣ／ＤＣコンバータ部から出力される出力電圧値は、ＰＷＭ信号のデューティ比に応じて変化する。
【００２５】
図３は、電源制御装置１４１およびＤＣ／ＤＣコンバータ１４２の内部構成の一例を示す図である。
【００２６】
ＤＣ／ＤＣコンバータ１４２は、ｎ個のＤＣ／ＤＣコンバータ部（スイッチング電源回路）１４２−１，１４２−２，１４２−３，…，１４２−ｎから構成される。ＤＣ／ＤＣコンバータ部１４２−１は、スイッチング素子（ＦＥＴ）１０１，整流素子（転流ダイオード）１０２，コイル１０３，およびコンデンサ１０４を含む。ＤＣ／ＤＣコンバータ部１４２−２は、スイッチング素子（ＦＥＴ）２０１，整流素子（転流ダイオード）２０２，コイル２０３，およびコンデンサ２０４を含む。ＤＣ／ＤＣコンバータ部１４２−３は、スイッチング素子（ＦＥＴ）３０１，整流素子（転流ダイオード）３０２，コイル３０３，およびコンデンサ３０４を含む。ＤＣ／ＤＣコンバータ部１４２−ｎは、スイッチング素子（ＦＥＴ）ｎ０１，整流素子（転流ダイオード）ｎ０２，コイルｎ０３，およびコンデンサｎ０４を含む。
【００２７】
ＤＣ／ＤＣコンバータ部１４２−１は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔ１に変換する。ＤＣ／ＤＣコンバータ部１４２−２は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔ２に変換する。ＤＣ／ＤＣコンバータ部１４２−３は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔ３に変換する。ＤＣ／ＤＣコンバータ部１４２−４は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔ４に変換する。各出力電圧は、コンピュータ１０内の各種のデバイスに動作電源として供給される。
【００２８】
電源制御装置１４１は、プロセッサ５０、フラッシュメモリ５１、ＲＡＭ（Random Access Memory）５２、上記ｎ個のＤＣ／ＤＣコンバータ部１４２−１，１４２−２，１４２−３，…，１４２−ｎにそれぞれ対応するｎ個の出力電圧入力部１０５，２０５，３０５，…，ｎ０５、および、ｎ個のＰＷＭ信号出力部１０６，２０６，３０６，…，ｎ０６を備えている。
【００２９】
各出力電圧入力部は、対応するＤＣ／ＤＣコンバータ部の出力端子から得られる出力電圧を入力し、これをアナログ値からデジタル値に変換して保持する。各ＰＷＭ信号出力部は、対応するＤＣ／ＤＣコンバータ部のスイッチング素子をスイッチング制御するためのＰＷＭ信号を発生する。当該ＰＷＭ信号のデューティ比は、プロセッサ５０により決定される。
【００３０】
プロセッサ５０は、制御プログラムを実行することによって、ＤＣ／ＤＣコンバータ１４２の出力電圧値と目標電圧値とに基づいてＰＷＭ信号のデューティ比を制御する電源制御処理などを実行する。当該電源制御処理は、各出力電圧入力部６０１から各ＤＣ／ＤＣコンバータ部の出力電圧値を取得する処理と、取得した出力電圧値と目標電圧値とに基づいてＰＷＭ信号の目標デューティ比を算出する処理と、算出された目標デューティ比を制御データとして対応するＰＷＭ信号出力部に出力する処理とを含む。
【００３１】
フラッシュメモリ５１は、不揮発性の記憶装置であり、図４に示されるように制御プログラム（第１のプログラム）６１や書換プログラム（第２のプログラム）６２などを格納している。ＲＡＭ５２は、プロセッサ５が制御プログラム６１などを実行する際の作業エリアとして使用されるメモリである。
【００３２】
上記制御プログラム６１は、コンピュータ１０の動作中はプロセッサ５により常に実行されるものであり、ｎ個のＤＣ／ＤＣコンバータ部１４２−１，１４２−２，１４２−３，…，１４２−ｎの出力電圧値を順次制御するための電源制御処理を含む一連の処理を一定の周期で繰り返し実行する。書換プログラム６２は、制御プログラム６１の更新のために使用されるプログラムであり、制御プログラム６１のバージョンアップ版もしくは修正版に相当するプログラム本体のほか、更新手順が定義された記述部分を含んでいる。
【００３３】
特に、制御プログラム６１は、各周期のうち、第１の期間内では電源制御処理を行い、第２の期間内では書換プログラム６２を用いて制御プログラム６１の少なくとも一部を更新する更新処理を行うことが可能である。上記第２の期間においては、更新処理の要否を判定し、必要と判定した場合に当該更新処理を実行する。また、制御プログラム６１は、更新処理がどこまで進行したかを示すインデックス情報をＲＡＭ５２上に確保し、当該インデックス情報に基づいて更新処理を実行することができる。
【００３４】
より具体的には、制御プログラム６１は、１回目の周期における上記第２の期間内では、フラッシュメモリ５１から書換プログラム６２の一部をＲＡＭ５２上の所定の記憶領域にロードするロード処理を行い、２回目の周期における上記第２の期間内では、所定の記憶領域にロードされた書換プログラム６２の一部を用いてフラッシュメモリ５１に記憶されている制御プログラム６１の一部を書き換える書換処理を行うことができる。
【００３５】
図５は、プロセッサ５が制御プログラム６１を実行することにより実現される制御機能の構成の一例を示す図である。
【００３６】
制御プログラム６１は、処理手順制御部７０、電源制御処理実行部７１、処理Ｘ実行部７２、処理Ｙ実行部７３、インデックス情報保持部７４といった各種の機能を実現する。
【００３７】
処理手順制御部７０は、電源制御処理および処理Ｘ（前述のロード処理又は他の処理）を行う１回目の周期と、電源制御処理および処理Ｙ（前述の書換処理又は他の処理）を行う周期とが、交互に繰り返されるように、電源制御処理実行部７１、処理Ｘ実行部７２、および処理Ｙ実行部７３を個々に制御する機能である。電源制御処理実行部７１は、電源制御処理を実行する機能である。処理Ｘ実行部７２は、処理Ｘを実行する機能である。処理Ｙ実行部７３は、処理Ｙを実行する機能である。インデックス情報保持部７４は、インデックス情報を保持する機能である。
【００３８】
次に、図６を参照して、電源制御装置１４１により行われる基本的な動作の一例を説明する。
【００３９】
電源制御装置１４１は、コンピュータ１０の電源投入操作などに応じて起動し、ハードウェアの初期化や制御プログラム６１のＲＡＭ５２上へのローディングなどを含む処理Ａを行う（ステップＳ１１）。
【００４０】
そして、プロセッサ５０がＲＡＭ５２上にロードされた制御プログラム６１を実行することにより、処理Ｂが行われる（ステップＳ１２）。
【００４１】
上記処理Ｂは、図７に示されるように、１回目の周期Ｔには、ｎ個のＤＣ／ＤＣコンバータ部の出力電圧値を順次制御する「電源制御処理」を実行するための期間とこれ以外の「処理Ｘ」を実行できる期間（空き時間）とが割り当てられている。「処理Ｘ」としては、例えば前述の「ロード処理」を割り当てることができる。また、２回目の周期Ｔには、ｎ個のＤＣ／ＤＣコンバータ部の出力電圧値を順次制御する「電源制御処理」を実行するための期間とこれ以外の「処理Ｙ」を実行できる期間（空き時間）とが割り当てられている。「処理Ｙ」としては、例えば前述の「書換処理」を割り当てることができる。
【００４２】
次に、図８を参照して、処理Ｂの具体的な動作の一例を説明する。
【００４３】
制御プログラム６１により処理Ｂが開始されると、１回目の周期Ｔにおいて、ｎ個のＤＣ／ＤＣコンバータ部の出力電圧値を順次制御する「電源制御処理」が第１の期間内に行われ（ステップＳ２１）、その後、この「電源制御処理」以外の処理である「処理Ｘ」が第２の期間内に行われる（ステップＳ２２）。もし、制御プログラム６１に対する更新の指示が出されており且つその更新が未完の状態であれば、「処理Ｘ」として前述の「ロード処理」を実行する。この場合、制御プログラム６１は、所定の領域に確保してあるインデックス情報（転送元のアドレス等）を参照することにより、フラッシュメモリ５１内の書換プログラム６２の中の転送開始位置を把握し、上記第２の期間内に転送できる分のプログラム部分（実行部分）を、後述する処理Ｙで使用可能な作業領域へ転送する。
【００４４】
次に、２回目の周期Ｔにおいて、ｎ個のＤＣ／ＤＣコンバータ部の出力電圧値を順次制御する「電源制御処理」が第１の期間内に行われ（ステップＳ２３）、その後、この「電源制御処理」以外の処理である「処理Ｙ」が第２の期間内に行われる（ステップＳ２４）。もし、制御プログラム６１に対する更新の指示が出されており且つその更新が未完の状態であれば、「処理Ｙ」として前述の「書換処理」を実行する。この場合、制御プログラム６１は、所定の領域に確保してあるインデックス情報を参照することにより、処理Ｙ用の作業領域に転送された上記プログラム部分（実行部分）をフラッシュメモリ５１へ転送する（例えば、当該プログラム部分を、フラッシュメモリ５１内の更新前の制御プログラムの中の該当する部分に上書きする）。
【００４５】
このような処理Ｂを繰り返すことにより、コンピュータ１０の動作中において電源制御処理を止めることなく、所望のプログラム更新を達成することができる。そして、コンピュータ１０を再起動した後は、更新後の制御プログラムがＲＡＭ５２上にロードされて動作することとなる。
【００４６】
次に、図９を参照して、処理Ｘの具体的な動作の一例を説明する。
【００４７】
制御プログラム６１により「電源制御処理」以外の処理である「処理Ｘ」が開始されると、制御プログラム６１の更新（書換）の要否が判定される。更新が不要の場合には、プログラム書換には関係のない入出力処理などの処理Ｃを行う（ステップＳ３２）。一方、更新が必要な場合は、所定の領域に確保してある転送元アドレス情報を参照し、転送できる分のプログラム部分を、処理Ｙで使用可能な作業領域へ転送する（ステップＳ３３）。
【００４８】
ここで、必要な分の転送が全て完了したか否かを判定する（ステップＳ３４）。完了した場合には、そのまま処理Ｘを終了する。一方、完了していない場合には、転送元アドレス情報の更新を行い（ステップＳ３５）、処理Ｘを終了する。
【００４９】
次に、図１０を参照して、処理Ｙの具体的な動作の一例を説明する。
【００５０】
制御プログラム６１により「電源制御処理」以外の処理である「処理Ｙ」が開始されると、プログラム書換が未完の状態か否かが確認される。未完の状態であればフラッシュメモリ５１へのプログラム書換を行う必要がある。この場合、フラッシュメモリ５１との通信処理（転送）を行って（ステップＳ４１）、該当するプログラム部分をフラッシュメモリ５１へ書き込む（ステップＳ４２）。
【００５１】
ここで、必要な分の書き込みが全て完了したか否かを判定する（ステップＳ４３）。完了していない場合には、ステップＳ４１からの処理を繰り返す。一方、完了した場合には、通信により終了通知を行い、処理Ｙを終了する。
【００５２】
このように本実施形態によれば、電源制御処理以外に割けることができる僅かな空き時間を利用して制御プログラムを更新する処理を少しずつ実行することにより、コンピュータ１０の動作中における重要な電源制御処理を止めずに、電源制御装置本来の機能を損なうことなく、制御プログラムの更新を安全に遂行することができる。また、ユーザにとっても、難しい操作を行うことなく、容易に制御プログラムの更新を行うことができる。
【００５３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態に係るコンピュータの概観の例を示す斜視図。
【図２】図１のコンピュータのシステム構成の例を示すブロック図。
【図３】電源制御装置およびＤＣ／ＤＣコンバータの内部構成の一例を示す図。
【図４】フラッシュメモリに格納される各種のプログラムを示す図。
【図５】プロセッサが制御プログラムを実行することにより実現される制御機能の構成の一例を示す図。
【図６】電源制御装置により行われる基本的な動作の一例を示す図。
【図７】処理Ｂの構成の一例を示す図。
【図８】処理Ｂの具体的な動作の一例を示す図。
【図９】処理Ｘの具体的な動作の一例を示す図。
【図１０】処理Ｙの具体的な動作の一例を示す図。
【符号の説明】
【００５５】
１０…コンピュータ、５０…プロセッサ、５１…フラッシュメモリ、５２…ＲＡＭ、６１…制御プログラム、６２…書換プログラム、７０…処理手順制御部、７１…電源制御処理実行部、７２…処理Ｘ実行部、７３…処理Ｙ実行部、７４…インデックス情報保持部、１４１…電源制御装置、１４２…ＤＣ／ＤＣコンバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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