(57)【要約】【課題】駆動電流を一定に維持するブートストラップ回路を画素回路内に備えた有機ＥＬ表示装置において、駆動トランジスタのゲート端側の合成容量をスイッチングトランジスタの寄生容量よりも大きくして駆動電流の変動を抑制する。【解決手段】駆動トランジスタのゲート・ソース間に保持容量１２０を設けるとともに、ソース端を発光制御トランジスタを介して接地電位に選択的に接続する構成のブートストラップ回路を備えた画素回路において、レイアウト上、キャパシタ形成層１２０Ｇ，１２０Ｓと、ゲート接続層１２１Ｇと、有機ＥＬ素子のアノード電極層１２７Ａとを、この順でオーバーラップさせた構造にする。ゲート・ソース間の容量は、保持容量１２０の容量Ｃｓの他、ゲート・ソース間容量Ｃgs、キャパシタ形成層１２０Ｓ，１２１_G間の容量Ｃpa、ゲート配線層１２１_Gとアノード電極層１２７Ａとの間の容量Ｃaaとが存在する。【選択図】図９
2008287135.tif 000002
【特許請求の範囲】
【請求項１】
駆動信号に基づいて発光する電気光学素子と、
前記電気光学素子に駆動信号を供給する駆動トランジスタと、
前記駆動トランジスタの制御入力端子に接続された容量素子と、
前記駆動トランジスタの制御入力端子側に設けられたスイッチングトランジスタと、
前記駆動信号を一定に維持する駆動信号一定化回路とを備え、
前記駆動トランジスタの前記容量素子との接続に関わる２つの端子について、一方の端子に接続される一方の種類の層と、他方の端子に接続される他方の種類の層とが、少なくとも３層以上で、交互に、オーバーラップしており、
その内の前記一方の種類の層と前記他方の種類の層の各１つは、前記容量素子を形成する層であり、
かつ、３層でのオーバーラップ構造とする場合には、残りの層は前記電気光学素子の一端側の層以外の層である
ことを特徴とする画素回路。
【請求項２】
前記駆動トランジスタの前記容量素子の形成に関わる２つの端子について、一方の端子に接続される一方の層と、他方の端子に接続される他方の層とが、４層以上で、交互に、オーバーラップしており、
かつ、前記容量素子を形成する層を除く残りの層の内の１つは、前記電気光学素子の一端側の層である
ことを特徴とする請求項１に記載の画素回路。
【請求項３】
駆動信号に基づいて発光する電気光学素子、前記電気光学素子に駆動信号を供給する駆動トランジスタ、前記駆動トランジスタの制御入力端子に接続された容量素子、前記駆動トランジスタの制御入力端子側に設けられたスイッチングトランジスタ、および前記駆動信号を一定に維持する駆動信号一定化回路を備えている画素回路が行列状に配置されている画素アレイ部と、それぞれの前記画素回路の前記駆動トランジスタの制御入力端子に選択的に輝度情報に応じた信号を供給する書込走査部とを備え、
前記駆動トランジスタの前記容量素子との接続に関わる２つの端子について、一方の端子に接続される一方の種類の層と、他方の端子に接続される他方の種類の層とが、少なくとも３層以上で、交互に、オーバーラップしており、
その内の前記一方の種類の層と前記他方の種類の層の各１つは、前記容量素子を形成する層であり、
かつ、３層でのオーバーラップ構造とする場合には、残りの層は前記電気光学素子の一端側の層以外の層である
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路（画素とも称される）および表示装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電気光学素子を表示素子として有する画素回路と、この画素回路が行列状に配置されてなり、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれる表示装置に関する。
【背景技術】
【０００２】
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
液晶表示素子を用いた液晶表示装置や有機ＥＬ素子を用いた有機ＥＬ表示装置を始めとする電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
【０００４】
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
ここで、電気光学素子を発光させる際には、入力画像信号をスイッチングトランジスタで駆動トランジスタのゲート端（制御入力端子）に設けられた画素容量に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。たとえば、有機ＥＬ表示装置では、入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子に供給するのである。
【０００６】
このとき、電気光学素子の発光輝度が不変であるためには、入力画像信号に応じて画素容量に取り込まれ保持される駆動信号が一定であることが重要となる。たとえば、有機ＥＬ素子の発光輝度が不変であるためには、入力画像信号に応じた駆動電流が一定であることが重要となる。このため、たとえば、有機ＥＬ素子用の画素回路として、駆動電流を一定にするための仕組みが種々検討されている（たとえば特許文献１を参照）。
【０００７】
【特許文献１】特開２００５−３４５７２２号公報
【０００８】
たとえば、特許文献１に記載の仕組みでは、駆動トランジスタとしてｐチャネル型やｎチャネル型のものを使用した場合でも、有機ＥＬ素子の電流−電圧特性に経時変化があった場合や駆動トランジスタの閾値電圧にバラツキや経時変化があった場合でも駆動電流を一定にするための仕組みが提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の仕組みでは、駆動電流を一定に維持する駆動信号一定化回路の性能は、駆動トランジスタの制御入力端子側としてのゲート端側の容量値（たとえばゲート端に接続される容量素子の容量値と駆動トランジスタの入力容量との和）と、駆動トランジスタのゲート端側に接続されたスイッチングトランジスタの寄生容量の容量値と関係する。
【００１０】
たとえば、ゲート端側の容量値が寄生容量の容量値に比して大きければ、駆動電流を一定に維持することができるが、ゲート端側の容量値が寄生容量の容量値と同程度、もしくは寄生容量よりも小さければ、駆動電流を一定に維持することが困難になるという問題がある。
【００１１】
つまり、駆動信号（本例では駆動電流）の変動を抑制するには、駆動トランジスタの制御入力端子側の容量をスイッチングトランジスタの寄生容量よりも大きくしておく必要があるのである。このためには、画素容量値を大きくしておくことが考えられる。
【００１２】
しかしながら、画素容量のみでこの対応を採ることが困難な場合もある。たとえば、画素がより高精細化すると、画素容量を大きくとることは困難になってくる。このため、高精細化対応の表示装置では、前述の問題点が顕著に現れてしまう。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、画素容量そのもので対処しなくても、駆動トランジスタの制御入力端子側の容量値とスイッチングトランジスタの寄生容量の容量値との関係を起因とする駆動信号の変動を抑制することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る画素回路や表示装置においては、先ず、駆動信号に基づいて発光する電気光学素子と、電気光学素子に駆動信号を供給する駆動トランジスタと、駆動トランジスタの制御入力端子に接続された容量素子、駆動トランジスタの制御入力端子側に設けられたスイッチングトランジスタと、駆動信号を一定に維持する駆動信号一定化回路とを備え画素回路とする。
【００１５】
駆動信号一定化回路とは、電気光学素子の電流−電圧特性の経時変化や駆動トランジスタの特性変化があった場合でも、駆動トランジスタの駆動電流を一定に維持しようとする回路を意味する。その具体的な回路構成はどのようなものであってもよい。
【００１６】
また、本発明に係る画素回路や表示装置においては、駆動トランジスタの容量素子との接続に関わる２つの端子について、一方の端子に接続される一方の種類の層と、他方の端子に接続される他方の種類の層とが、少なくとも３層以上で、交互に、オーバーラップさせた構成を採ることにする。
【００１７】
駆動トランジスタの容量素子との接続に関わる２つの端子は、制御入力端子としてのゲート端と電気光学素子側の端子（回路構成にもよるが多くはソース端）である。
【００１８】
ここで、その内の一方の種類の層と他方の種類の層の各１つは、駆動トランジスタの制御入力端子に接続された容量素子を形成する層とする。なお、容量素子は、典型的には画素容量（保持容量とも称される）であるが、回路構成によっては、それ以外でもよい。
【００１９】
また、３層でのオーバーラップ構造とする場合には、残りの層は電気光学素子の一端側の層以外の層とする。これは、３層でのオーバーラップ構造とする場合にも、本来的には、残りの層を電気光学素子の一端側の層としてもよいのであるが、このように残りの１層を電気光学素子の一端側の層とする構成については、本出願人に係る特願２００４−０３６５０４号にて提案済であり、本願発明の範囲には含まないものとすることを意味する。
【００２０】
つまり、本願発明において、３層をオーバーラップさせた構造にする場合には、容量素子を形成する２つの層と、電気光学素子の一端側の層以外の他の電極層とを、オーバーラップさせた構造を採用することを特徴とする。
【００２１】
一方、４層以上のオーバーラップ構造とする場合には、残りの層には、電気光学素子の一端側の層を含んでいてもよい。むしろ、積極的に、残りの層の内の１つは、電気光学素子の一端側の層とするのがよいのである。これは、電気光学素子の一端側の層は、その面積が非常に広く、駆動トランジスタの制御入力端子側の容量素子（典型例は画素容量）を形成する層に対して電気光学素子の一端側の層をオーバーラップレイアウトさせると、他の電極層を用いた場合よりも大きな容量を形成できる利点があるからである。
【００２２】
このような構成の画素回路またはこの画素回路が行列状に配置されてなる表示装置においては、駆動信号を一定に維持する駆動信号一定化回路を備えているので、たとえば、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、電気光学素子に流れる電流は変わらず、したがって電気光学素子の発光輝度も一定に保たれる。
【００２３】
加えて、駆動トランジスタの制御入力端子側の容量素子との接続に関わる２つの端子について、一方の端子に接続される一方の種類の層と、他方の端子に接続される他方の種類の層とが、少なくとも３層以上で、交互に、オーバーラップさせた構成を採ることで、これらの層間に容量が形成される。その結果、その容量の分だけ、駆動トランジスタの制御入力端子側の容量が、オーバーラップさせない構造に比べて大きくなる。
【００２４】
これにより、オーバーラップさせない構造に比べて、駆動トランジスタの制御入力端子側の容量がスイッチングトランジスタの寄生容量の容量値に比して大きくなり、駆動信号を一定に維持する効果が高まる。その結果、駆動トランジスタの制御入力端子側の容量値とスイッチングトランジスタの寄生容量の容量値との関係を起因とする駆動信号の変動を抑制することが容易になり、所望の発光が得やすくなる。
【発明の効果】
【００２５】
本発明によれば、駆動信号一定化回路を備えるとともに、前述のようなオーバーラップレイアウト構造を採用したので、駆動トランジスタの制御入力電気光学素子の電流−電圧特性の経時変化や駆動トランジスタの特性変化があった場合でも駆動トランジスタの駆動信号を一定に維持できる。
【００２６】
また、画素容量そのもので対処しなくても、オーバーラップレイアウト構造によって駆動トランジスタの制御入力端子側の合成容量値を大きくできる。その結果として、前述のようなオーバーラップレイアウト構造を採用しない場合に比べて所望の発光を確実に得ることができる。
【００２７】
また、付加的な効果として、オーバーラップレイアウト構造による容量の増加分だけ駆動トランジスタの制御入力端子側の容量素子を小さくできることにより、画素サイズを縮小化できるため、表示装置の多画素化・高精細化に大きく寄与できる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２９】
＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本実施形態では、たとえば画素の表示素子として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。
【００３０】
図１に示すように、有機ＥＬ表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）１１０が表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００と、映像信号処理部３００を備えている。駆動信号生成部２００と映像信号処理部３００とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵されている。
【００３１】
表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２と、画素回路Ｐを垂直方向に走査する書込走査部（ライトスキャナＷＳ；Write Scan）１０４および駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５と、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６と、外部接続用の端子部（パッド部）１０８などが集積形成されている。すなわち、書込走査部１０４および駆動走査部１０５（纏めて垂直駆動部１０３とも称する）や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。
【００３２】
画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００３３】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部３００から映像信号Ｖsig が供給されるようになっている。
【００３４】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSなど必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必要なパルス信号が供給される。
【００３５】
端子部１０８の各端子は、配線１０９を介して、書込走査部１０４および駆動走査部１０５や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して書込走査部１０４や駆動走査部１０５や水平駆動部１０６に供給される。書込走査部１０４や駆動走査部１０５は線順次で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が画像信号を画素アレイ部１０２に書き込む。
【００３６】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。
【００３７】
たとえば、画素アレイ部１０２には、走査線（ゲート線）１０４WS，１０５DSと信号線（データ線）１０６HSが形成されている。両者の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００３８】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって走査駆動パルスDSで駆動されるｎ行分の駆動走査線１０５DS_1〜１０５DS_nが画素行ごとに配線されている。また、水平駆動部１０６によって駆動され輝度情報に応じた信号が供給されるｍ列分の信号線（データ線）１０６HS_1〜１０６HS_mが画素列ごとに配線されている。
【００３９】
書込走査部１０４および駆動走査部１０５は、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づいて、各走査線１０５DS，１０４WSを介して各画素回路Ｐを順次選択する。水平駆動部１０６は、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づいて、選択された画素回路Ｐに対し信号線１０６HSを介して画像信号を書き込む。
【００４０】
ここで、水平駆動部１０６は、シフトレジスタやサンプリングスイッチ（水平スイッチ）などによって構成されており、書込走査部１０４および駆動走査部１０５によって選択された行の各画素回路Ｐに対して画素単位で映像信号を書き込む。つまり、本実施形態では、垂直走査による選択行の各画素回路Ｐに対して映像信号を画素単位で書き込む点順次駆動を行なう。
【００４１】
書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチも含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する。なお、図１では、画素アレイ部１０２の一方側にのみ書込走査部１０４および駆動走査部１０５を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に書込走査部１０４および駆動走査部１０５を配置する構成を採ることも可能である。
【００４２】
同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００４３】
＜画素回路；第１実施形態＞
図２は、図１に示した有機ＥＬ表示装置１を構成する画素回路Ｐの第１実施形態を示す図である。図３は、図２に示す第１実施形態の画素回路Ｐに対する比較例を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。また、図４は、一般的な有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示すグラフである。
【００４４】
第１実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。
【００４５】
ｐチャネル型のトランジスタではなく、ｎチャネル型のトランジスタで駆動トランジスタを構成することができれば、トランジスタ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、トランジスタ基板の低コスト化が可能となり、このような構成の画素回路Ｐの開発が期待される。
【００４６】
＜比較例の画素回路＞
先ず、第１実施形態の画素回路Ｐの特徴を説明する上での比較例として、図３に示す画素回路Ｐについて説明する。この比較例の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点で第１実施形態と同じであるが、有機ＥＬ素子１２７の経時劣化による駆動電流ＩDSに与える影響を防ぐための駆動信号一定化回路が設けられていない。
【００４７】
具体的には、画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１、発光制御トランジスタ１２２、およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表わしている。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７と並列に示す。
【００４８】
駆動トランジスタ１２１は、ドレイン端が第１電源電位Ｖc1に接続され、ソース端が発光制御トランジスタ１２２のドレイン端に接続されている。サンプリングトランジスタ１２５は、ソース端およびドレイン端の何れか一方が映像信号線１０６HSに接続され、その他方が駆動トランジスタ１２１のゲート端に接続され、その接続点と電源電位Ｖc2との間に保持容量１２０が設けられている。発光制御トランジスタ１２２のソース端が、有機ＥＬ素子１２７のアノード端に接続され、有機ＥＬ素子１２７のカソード端が接地電位GND に接続されている。このような画素回路Ｐでは、駆動トランジスタ１２１のドレイン端側が第１電源電位Ｖc1に接続され、ソース端が有機ＥＬ素子１２７のアノード端側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。
【００４９】
ここで、比較例の画素回路Ｐでは、駆動トランジスタ１２１のソース端の電位は、駆動トランジスタ１２１と有機ＥＬ素子１２７との動作点で決まり、その電圧値はゲート電圧によって異なる値を持ってしまう。
【００５０】
ここで、駆動トランジスタ１２１は飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン−ソース間に流れる電流をＩds、移動度をμ、チャネル幅をＷ、チャネル長をＬ、ゲート容量をＣoxは、トランジスタの閾電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。
【００５１】
【数１】
2008287135.tif 000003
【００５２】
＜有機ＥＬ素子のＩ−Ｖ特性＞
ここで、図４に示す有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、グラフに示すように時間が経過すると劣化する。
【００５３】
比較例の画素回路Ｐでは、この経時劣化により動作点が変化してしまい、同じゲート電圧Ｖｇを印加しても駆動トランジスタ１２１のソース電圧は変化してしまう。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは変化してしまい、流れる電流値が変動し、同時に有機ＥＬ素子１２７に流れる電流値も変化する。この様に有機ＥＬ素子１２７のＩ−Ｖ特性が変化すると、図３に示したソースフォロワ構成を持つ比較例の画素回路Ｐでは、有機ＥＬ素子１２７の発光輝度が経時的に変化してしまう。
【００５４】
このように、駆動トランジスタ１２１としてｎチャネル型を使用した単純な回路では、ソース端が有機ＥＬ素子１２７側に接続されてしまうため、有機ＥＬ素子１２７の経時変化とともに、ゲート・ソース間電圧Ｖgsが変化してしまい、有機ＥＬ素子１２７に流れる電流量が変化し、その結果、発光輝度は変化してしまうのである。
【００５５】
＜第１実施形態の画素回路＞
このような図３に示す比較例の画素回路Ｐにおける有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路を搭載したのが図２に示す第１実施形態の画素回路Ｐである。
【００５６】
第１実施形態の画素回路Ｐは、図３に示した比較例に対して、保持容量１２０と発光制御トランジスタ１２２の配置および接続態様を変形して、駆動信号一定化回路の一例であるブートストラップ回路１３０を構成するようにしている点に特徴を有する。
【００５７】
画素回路Ｐを駆動する垂直駆動部には、書込走査部１０４および駆動走査部１０５に加えて、２つの閾値キャンセル走査部１１４，１１５を備える。閾値キャンセル走査部１１４，１１５には、図示を割愛した駆動信号生成部２００（図１を参照）から、垂直駆動用のパルス信号として、垂直方向の閾値検知開始パルスの一例であるシフトスタートパルスSPAZ１，SPAZ２や垂直走査クロックCKAZ１，CKAZ２など必要なパルス信号が供給される。
【００５８】
マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって走査駆動パルスDSで駆動されるｎ行分の駆動走査線１０５DS_1〜１０５DS_nの他に、第１の閾値キャンセル走査部１１４によって閾値キャンセルパルスAZ１で駆動されるｎ行分の閾値キャンセル走査線１１４AZ_1〜１１４AZ_nおよび第２の閾値キャンセル走査部１１５によって閾値キャンセルパルスAZ２で駆動されるｎ行分の閾値キャンセル走査線１１５AZ_1〜１１５AZ_nが画素行ごとに配線されている。
【００５９】
先ず、保持容量１２０は、一方の端子が駆動トランジスタ１２１のソース端に接続され、他方の端子が同じく駆動トランジスタ１２１のゲート端に接続されている。図では、駆動トランジスタ１２１のソース端がノードＮＤ１２１で表わされ、同じく、駆動トランジスタ１２１のゲート端がノードＮＤ１２２で表わされている。したがって、保持容量１２０はノードＮＤ１２１とノードＮＤ１２２の間に接続していることになる。
【００６０】
駆動トランジスタ１２１は、先ず、ドレイン端が第１電源電位Ｖc1に接続されている。また、駆動トランジスタ１２１は、ソース端が直接に有機ＥＬ素子１２７のアノード端に接続される。有機ＥＬ素子１２７のカソード端は基準電位としてのカソード電位Ｖcath（＝接地電位GND ）に接続されている。全体として、ソースフォロア回路を形成している。
【００６１】
発光制御トランジスタ１２２は、スイッチングトランジスタであり、ドレイン端がノードＮＤ１２１に接続され、ソース端が基準電位の一例である接地電位GND に接続されている。
【００６２】
発光制御トランジスタ１２２は、ブートストラップ動作に取って重要な機能をなすとともに、１フィールド期間に占める有機ＥＬ素子１２７の発光時間（デューティ）を制御するためにも使用される。
【００６３】
駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続し、駆動トランジスタ１２１のソース端の電位を発光制御トランジスタ１２２を介して固定電位に接続するよう構成している。
【００６４】
ブートストラップ回路１３０は、有機ＥＬ素子１２７と並列に接続されたｎチャネル型の発光制御トランジスタ１２２を備え、この発光制御トランジスタ１２２と駆動トランジスタ１２１のゲート・ソース間に接続された保持容量１２０とで構成される。保持容量１２０は、ブートストラップ容量としても機能するようになっている。
【００６５】
＜画素回路；第１実施形態の動作＞
図５〜図７は、第１実施形態の画素回路Ｐの動作を説明する図である。ここで、図５は、第１実施形態の画素回路Ｐの動作概要を示すタイミングチャートであり、図６は、非発光期間の等価回路図と動作説明図、図７は、発光期間の等価回路図と動作説明図である。
【００６６】
図５には、連続する２行の画素回路Ｐを駆動する際に、書込走査部１０４から書込走査線１０４WSを介して画素回路Ｐに与えられる書込駆動パルスWS［１］，WS［２］、駆動走査部１０５から駆動走査線１０５DSを介して画素回路Ｐに与えられる走査駆動パルスDS［１］，DS［２］、並びに駆動トランジスタ１２１のゲート電位Ｖｇ（ノードＮＤ１２２の電位）およびソース電位Ｖｓ（ノードＮＤ１２１の電位）の１フィールド（１Ｆ）期間におけるタイミング関係を示している。タイミング時点Ｔ＠は、WS［１］，DS［１］に着目して、またフィールド別に参照子_*を付して示す。また、図６および図７の動作説明図では、各トランジスタ１２２，１２５についてはスイッチのシンボルを用いて図示するものとする。
【００６７】
あるフィールド（第１フィールドとする）において、通常の発光状態（Ｔ１３_1〜Ｔ１４_1）では、書込走査部１０４および駆動走査部１０５からそれぞれ出力される書込駆動パルスWSおよび走査駆動パルスDSがほぼ接地電位GND （以下、Ｌレベルと記す）にあるため、発光制御トランジスタ１２２およびサンプリングトランジスタ１２５はオフした状態にある。このとき、駆動トランジスタ１２１は、飽和領域で動作するように設計されている。すなわち、駆動トランジスタ１２１は画素信号Ｖsig_1 に応じた駆動電流を流す定電流源として動作する。
【００６８】
次に、サンプリングトランジスタ１２５がオフした状態で駆動走査部１０５から出力される走査駆動パルスDSがほぼ電源電位Ｖc1（以下Ｈレベルと記す）になることで、発光制御トランジスタ１２２がオン状態となる（Ｔ１４_1）。発光制御トランジスタ１２２を介して電流が流れるため、駆動トランジスタ１２１のソース電位Ｖｓが接地電位GND まで下降する。これにより、有機ＥＬ素子１２７が非発光状態となる。
【００６９】
この後、次のフィールド（第２フィールドとする）に入って、発光制御トランジスタ１２２がオンした状態で書込走査部１０４から出力される書込駆動パルスWSが１水平走査期間（１Ｈ）に亘ってＨレベルになることで、図６に示すように、サンプリングトランジスタ１２５がオン状態となって入力される画素信号Ｖsig_2 を保持容量１２０に書き込む（Ｔ１１_2）。このとき、駆動トランジスタ１２１のソース電位Ｖｓが接地電位GND （０ボルト）にあるため、駆動トランジスタ１２１のゲート・ソース間電圧ＶgsがＶsig_2 となり、この電位Ｖsig_2 が保持容量１２０に書き込まれる。
【００７０】
その後、書込駆動パルスWSがＬレベルとなり、サンプリングトランジスタ１２５がオフ状態になることで、保持容量１２０への入力される画素信号Ｖsig_2 の書き込みが終了する（Ｔ１２_2）。そして、駆動走査部１０５から出力される走査駆動パルスDSがＬレベルとなることで、図７に示すように、発光制御トランジスタ１２２がオフ状態となる（Ｔ１３_2）。これにより、駆動トランジスタ１２１のソース電位Ｖｓが上昇し、有機ＥＬ素子１２７に画素信号Ｖsig_2 に応じた駆動電流Ｉdsが流れる。
【００７１】
駆動トランジスタ１２１のソース電位Ｖｓが変動するにも拘わらず、駆動トランジスタ１２１のゲート・ソース間には保持容量１２０が接続されていることから、ソース電位Ｖｓの上昇に対してゲート電位Ｖｇの上昇を高い割合で追従させることができるため、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは常にほぼＶsig に維持される。ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇の割合（ゲインと称する）は、保持容量１２０の容量値で決定される。
【００７２】
このとき、駆動トランジスタ１２１が飽和領域で動作しているため、この駆動トランジスタ１２１に流れる電流値Ｉdsは、ゲート・ソース間電圧Ｖgsによって決められる。この電流値Ｉdsは有機ＥＬ素子１２７にも同様に流れるため、有機ＥＬ素子１２７は発光する。このとき、ノードＮＤ１２１の電位は、有機ＥＬ素子１２７に電流Ｉdsが流れる際の電圧まで上昇する。この電圧の上昇に伴い、保持容量１２０を介してノードＮＤ１２２の電位も同様に上昇する。これにより、前述した通り、駆動トランジスタ１２１のゲート・ソース間電圧ＶgsはほぼＶsig に維持されることになる。
【００７３】
ここで、上述したように、ｎチャネル型のトランジスタを用いたソースフォロア回路構成の画素回路Ｐにおいて、駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続するとともに、駆動トランジスタ１２１のソースをスイッチングトランジスタである発光制御トランジスタ１２２を介して固定電位（本例では、接地電位GND ）に選択的に接続するようにした構成を採ることによる作用効果について説明する。
【００７４】
画素信号Ｖsig を保持容量１２０に書き込む時間に、発光制御トランジスタ１２２をオン状態にして駆動トランジスタ１２１のソース電位Ｖｓを接地電位GND に設定し、保持容量１２０に充電される電圧をほぼＶsig に確定させる。保持容量１２０への書き込み終了後、有機ＥＬ素子１２７の発光期間において、発光制御トランジスタ１２２をオフ状態にすることで、有機ＥＬ素子１２７に電流が流れ始める。このとき、駆動トランジスタ１２１のゲート・ソース間には保持容量１２０が存在するため、駆動トランジスタ１２１のソース電位Ｖｓの変動に拘わらず、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは常にほぼＶsig である。
【００７５】
また、駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖsig ）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。以下、この輝度補正のための動作をブートストラップ動作と呼ぶこととする。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。
【００７６】
また、ｎチャネル型のトランジスタを用いたソースフォロア回路によって画素回路Ｐを構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子の駆動が可能になる。しかも、ｎチャネル型のみのトランジスタを用いて画素回路Ｐを構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。
【００７７】
＜寄生容量の影響；第１実施形態＞
図８は、第１実施形態の画素回路Ｐにおいて、サンプリングトランジスタ１２５の寄生容量の影響を説明する図である。第１実施形態の画素回路Ｐの動作において、発光制御トランジスタ１２２をオフして有機ＥＬ素子１２７に一定電流を流したとき、駆動トランジスタ１２１のソース電位Ｖｓが変化量ΔＶだけ上昇したとすると、これに合わせて駆動トランジスタ１２１のゲート電位Ｖｇは、式（２）で表される値Ｖx0だけ上昇する。式（２）において、保持容量１２０の容量値をＣｓ、駆動トランジスタ１２１のゲート・ソース間容量をＣgs、サンプリングトランジスタ１２５の寄生容量をＣt1としている。ΔＶの係数をゲインと呼ぶ。
【００７８】
【数２】
2008287135.tif 000004
【００７９】
ここで、保持容量１２０の容量Ｃｓと駆動トランジスタ１２１のゲート・ソース間容量（入力容量）Ｃgsとの和、すなわちノードＮＤ１２１とノードＮＤ１２２との間の容量が、サンプリングトランジスタ１２５の寄生容量Ｃt1よりも大きければ、駆動トランジスタ１２１のゲート・ソース間電位Ｖgsは入力信号電位Ｖsig を保ったまま変動する。しかし、ノードＮＤ１２１とノードＮＤ１２２との間の容量がサンプリングトランジスタ１２５の寄生容量Ｃt1と同程度、もしくは寄生容量Ｃt1よりも小さければ、駆動トランジスタ１２１のソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖgsの値が変化してしまい、所望の発光が望めないことになる。
【００８０】
すなわち、表示装置の多画素化・高精細化が進むにつれて画素サイズが小さくなり、それに伴って保持容量１２０の面積を小さくせざるを得なく、また表示装置の大型化が進めば大きなトランジスタを使用する必要があるため、トランジスタの寄生容量が大きくなってしまい、やはり保持容量１２０の面積を大きくとれなくなり、保持容量１２０の容量Ｃｓと駆動トランジスタ１２１のゲート・ソース間容量Ｃgsとの和がサンプリングトランジスタ１２５の寄生容量Ｃt1よりも小さくなる状況が発生する。その結果、ソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖgsの値が変化してしまうのである。
【００８１】
そこで、本実施形態の画素回路Ｐでは、レイアウト上において、駆動トランジスタ１２１のゲート端に接続される配線類や他の構成部材の電極の層（レイヤ；Layer ）と、駆動トランジスタ１２１のソース端に接続される配線類や他の構成部材の電極の層（レイヤ；Layer ）とを、交互に、少なくとも３層、オーバーラップさせた構造を採用することを特徴としている。
【００８２】
駆動トランジスタ１２１のゲート端に接続される層は、駆動トランジスタ１２１の保持容量１２０との接続に関わる２つの端子の内の一方の端子（ゲート端）に接続される一方の種類の層であり、以下、ゲート接続層１２１Ｇと記載する。また。駆動トランジスタ１２１のソース端に接続される層は、駆動トランジスタ１２１の保持容量１２０との接続に関わる２つの端子の内の他方の端子（ソース端）に接続される他方の種類の層であり、以下、ソース接続層１２１Ｓと記載する。なお、それぞれに、層別の参照子を付して示すこともある。
【００８３】
このうち、保持容量１２０を形成する２つの層（以下キャパシタ形成層とも称する）は、一方がゲート接続層１２１Ｇ（特にキャパシタ形成層１２０Ｇと記す）であり、他方がソース接続層１２１Ｓ（特にキャパシタ形成層１２０Ｓと記す）であるから、少なくとも残りの１層を、ゲート接続層１２１Ｇとするかもしくはソース接続層１２１Ｓとすることになる。
【００８４】
この際、残りの１層を、ソース接続層１２１Ｓとする構成については、本願出願人に係る特願２００４−０３６５０４号にて、有機ＥＬ素子１２７のアノード電極層１２７Ａをソース接続層１２１Ｓとしたものとして提案済であり、本願発明の範囲には含まないものとする。つまり、本願発明において、３層をオーバーラップさせた構造にする場合には、２つのキャパシタ形成層１２０Ｇ，１２０Ｓとゲート接続層１２１Ｇとを、オーバーラップさせた構造を採用することを特徴とする。
【００８５】
また、「少なくとも３層」であり、もちろん、「４層」以上を採用することもできる。層数が多くなるほど、保持容量１２０と並列に配置される他のオーバーラップレイアウトによる容量素子の形成部分が増えるので、本実施形態の技術思想（オーバーラップレイアウト）の効果が飛躍的に高まるようになる。
【００８６】
たとえば４層とする場合、３つ目の層を、駆動トランジスタ１２１のゲート端に接続される層とするときには、４つ目の層を、駆動トランジスタ１２１のソース端に接続される層とする。一方、３つ目の層を、駆動トランジスタ１２１のソース端に接続される層とするときには、４つ目の層を、駆動トランジスタ１２１のゲート端に接続される層とする。
【００８７】
ここで、４層（もしくは４層以上の場合も同様である）とする場合、少なくともソース接続層１２１Ｓとしてのアノード電極層１２７Ａを保持容量１２０の層に対してオーバーラップさせると、そのアノード電極層１２７Ａは、その面積が非常に広く、駆動トランジスタ１２１のゲート端の保持容量１２０を形成する層に対してアノード電極層１２７Ａをオーバーラップレイアウトさせると、他の電極層を用いた場合よりも大きな容量を形成できる利点がある。
【００８８】
たとえば、駆動トランジスタ１２１のゲート・ソース間で保持容量１２０を形成する１つ目のゲート接続層１２１Ｇ_1としてのキャパシタ形成層１２０Ｇおよび１つ目のソース接続層１２１Ｓ_2としてのキャパシタ形成層１２０Ｓの他に、２つ目のゲート接続層１２１Ｇ_3としての駆動トランジスタ１２１を構成するたとえばアルミ（Ａｌ）で形成されたゲート配線層１２１_Gと、２つ目のソース接続層１２１Ｓ_4としての有機ＥＬ素子１２７のアノード電極層１２７Ａとを、ゲート接続層１２１Ｇとソース接続層１２１Ｓとが交互にオーバーラップさせた構造となるようにする。
【００８９】
キャパシタ形成層１２０Ｇ，１２０Ｓは直接に対向させる必要があるから、事実上、ゲート配線層１２１_Gとアノード電極層１２７Ａとを、キャパシタ形成層１２０Ｇ，１２０Ｓに対して如何様にレイアウトするかで、原理的には様々な態様を採ることがきる。このとき、先ず考えられることは、駆動トランジスタ１２１や発光制御トランジスタ１２２などのＴＦＴを有機ＥＬ素子１２７のアノード電極層１２７Ａの下層側に配置することである。
【００９０】
この点を考慮すれば、最下層側から、ゲート接続層１２１Ｇ_1、ソース接続層１２１Ｓ_2、ゲート接続層１２１Ｇ_3、ソース接続層１２１Ｓ_4の順にレイアウトすることになる。その結果として、キャパシタ形成層１２０Ｇを最下層として、キャパシタ形成層１２０Ｓの上層にゲート接続層１２１Ｇ_3としてのゲート配線層１２１_Gを配置し、さらにその上にソース接続層１２１Ｓ_4としてのアノード電極層１２７Ａを配置する構成を採ることになる。
【００９１】
以下、同様にして、「５層」以上の構成についても、ゲート接続層１２１Ｇとソース接続層１２１Ｓとを、交互に、オーバーラップさせた構造としていけばよい。
【００９２】
以下、ゲート接続層１２１Ｇとソース接続層１２１Ｓとを交互にオーバーラップさせてレイアウトした構造の具体的な事例について説明する。
【００９３】
＜容量のオーバーラップ構成；第１実施形態＞
図９〜図１２は、ゲート・ソース間容量のオーバーラップ構成の第１実施形態を説明する図である。ここで、図９は、第１実施形態の画素回路Ｐに適用するオーバーラップレイアウトの第１例を示す概略断面構造図である。また、図１０は、その等価回路図である。また、図１１は、第１実施形態の画素回路Ｐに適用するオーバーラップレイアウトの第２例を示す概略断面構造図である。また、図１２は、その等価回路図である。
【００９４】
因みに、図９や図１１には図示していないが、有機ＥＬ素子１２７は、透明導電膜からなるアノード電極層１２７Ａの上に、正孔輸送層、発光層、電子輸送層、および電子注入層を順次堆積させて有機層を形成し、この有機層の上にカソード電極層を形成した構造となっている。
【００９５】
図９に示すように、図示を割愛した半導体基板上に、保持容量１２０が絶縁層１９０_1を挟んで形成されている。具体的には、保持容量１２０は、駆動トランジスタ１２１のゲート接続層１２１Ｇ_1でもあるモリブデンＭｏで形成されたキャパシタ形成層１２０Ｇが図示を割愛した基板上に配置され、その上に、駆動トランジスタ１２１のソース接続層１２１Ｓ_2でもあるポリシリコン（poly-Si ）で形成されたキャパシタ形成層１２０Ｓが絶縁層１９０_1を挟んで対向配置されて形成されている。
【００９６】
そして、キャパシタ形成層１２０Ｓの上層に、ゲート接続層１２１Ｇ_3としての駆動トランジスタ１２１のゲート電極をなすアルミＡｌで形成されたゲート配線層１２１_Gが絶縁層１９０_2を挟んで対向配置されて形成されている。また、ゲート配線層１２１_Gの上層に、ソース接続層１２１Ｓ_4としての有機ＥＬ素子１２７の各種の金属で形成されたアノード電極層１２７Ａが絶縁層１９０_3を挟んで対向配置されて形成されている。
【００９７】
そして、保持容量１２０のキャパシタ形成層１２０Ｇ（これと対向配置されているキャパシタ形成層１２０Ｓも同じ）とゲート配線層１２１_Gとが、有機ＥＬ素子１２７のアノード電極層１２７Ａとオーバーラップするように、好ましくはキャパシタ形成層１２０Ｇ（これと対向配置されているキャパシタ形成層１２０Ｓも同じ）とゲート配線層１２１_Gの各全体がアノード電極層１２７Ａとオーバーラップするように形成されている。
【００９８】
つまり、レイアウト上で、駆動トランジスタ１２１のゲートおよび保持容量１２０の一方の電極層を構成するキャパシタ形成層１２０Ｇ（Ｍｏ）、保持容量１２０の他方の電極層を構成するキャパシタ形成層１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、および有機ＥＬ素子１２７のアノード電極層１２７Ａを、交互にオーバーラップさせた構造とする。
【００９９】
このように、駆動トランジスタ１２１のゲート端とソース端との間に、つまりノードＮＤ１２２とノードＮＤ１２１との間に、保持容量１２０を接続するとともに、駆動トランジスタ１２１のソース端をスイッチングトランジスタである発光制御トランジスタ１２２を介して固定電位（本例では接地電位GND ）に選択的に接続する構成の駆動信号一定化回路の一例であるブートストラップ回路１３０を具備した画素回路Ｐにおいて、レイアウト上、ゲート接続層１２１Ｇとソース接続層１２１Ｓとを交互にオーバーラップさせた構造とすることにより、次のような作用効果を得ることができる。
【０１００】
本例では、キャパシタ形成層１２０Ｇ（Ｍｏ）、キャパシタ形成層１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせることで、キャパシタ形成層１２０Ｓとゲート配線層１２１_Gとの間にも容量Ｃpaが形成されるとともに、ゲート配線層１２１_Gとアノード電極層１２７Ａとの間にも容量Ｃaaが形成される。
【０１０１】
このため、このようなレイアウト構造を採った場合、その等価回路を図１０に示すように、ノードＮＤ１２１とノードＮＤ１２２との間の容量としては、保持容量１２０の容量Ｃｓの他に、駆動トランジスタ１２１の寄生容量（入力容量）であるゲート・ソース間容量Ｃgsと、キャパシタ形成層１２０Ｓとゲート配線層１２１_Gとの間の容量Ｃpaと、ゲート配線層１２１_Gとアノード電極層１２７Ａとの間の容量Ｃaaとが存在することになる。よって、本実施形態を適用しない場合に比べて、駆動トランジスタ１２１のゲート・ソース間の容量、つまりノードＮＤ１２１とノードＮＤ１２２との間の容量を、容量Ｃpaと容量Ｃaaの和の分だけ大きくできる。
【０１０２】
この画素回路Ｐにおいて、発光制御トランジスタ１２２をオフして有機ＥＬ素子１２７に定電流を流したときには、駆動トランジスタ１２１のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせて駆動トランジスタ１２１のゲート電位Ｖｇが下記の式（３）で表される値Ｖx1だけ上昇する。
【０１０３】
【数３】
2008287135.tif 000005
【０１０４】
式（３）と式（２）との対比から明らかなように、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせた構造を採った場合における駆動トランジスタ１２１のゲート電位Ｖｇの変化量Ｖx1は、オーバーラップさせない構造を採った場合における変化量Ｖx0と比較して大きくなる。
【０１０５】
すなわち、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせた構造を採ることにより、オーバーラップさせない構造に比較して、ノードＮＤ１２１とノードＮＤ１２２との間の容量を容量Ｃpaと容量Ｃaaの和の分だけ大きくできるため、駆動トランジスタ１２１のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果所望の発光が得やすくなる。
【０１０６】
また逆に、ノードＮＤ１２１とノードＮＤ１２２との間の容量を容量Ｃpaと容量Ｃaaの和の分だけ大きくできるということは、画素回路Ｐの特性を、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせない構造のものと同じでよいとした場合には、画素容量としての保持容量１２０の容量Ｃｓが容量Ｃpaと容量Ｃaaの和の分だけ小さくしても一定のゲインで設計することができることを意味するため、その分だけ保持容量１２０のサイズを小さくとることができる。これにより、画素サイズを小さくできるため、表示装置の多画素化・高精細化に大きく寄与できることになる。
【０１０７】
画素がより高精細化となるとブートストラップ容量を大きくとることは困難になるので、オーバーラップレイアウトを利用して、保持容量１２０そのもの以外でも、オーバーラップされた電極間で容量素子を形成し、これを保持容量１２０と並列配置すれば、その分、保持容量１２０の容量値やサイズを小さくできるので、本実施形態が寄与する効果は非常に大きい。
【０１０８】
なお、図９に示した第１例のオーバーラップレイアウト例は、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせた４層構造の場合であるが、３層構造でもよい。たとえば、図１１に示す第２例のように、アノード電極層１２７Ａを除いて、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）とゲート配線層１２１_G（Al）とをオーバーラップさせた３層構造を採用することもできる。
【０１０９】
この場合、その等価回路を図１２に示すように、ノードＮＤ１２１とノードＮＤ１２２との間の容量としては、保持容量１２０の容量Ｃｓの他に、駆動トランジスタ１２１のゲート・ソース間容量Ｃgsと、キャパシタ形成層１２０Ｓとゲート配線層１２１_Gとの間の容量Ｃpaとが存在することになる。よって、この第２例を適用しない場合に比べて、ノードＮＤ１２１とノードＮＤ１２２との間の容量を、容量Ｃpaの分だけ大きくできる。
【０１１０】
この画素回路Ｐにおいて、発光制御トランジスタ１２２をオフして有機ＥＬ素子１２７に定電流を流したときには、駆動トランジスタ１２１のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせて駆動トランジスタ１２１のゲート電位Ｖｇが下記の式（４）で表される値Ｖx2だけ上昇する。
【０１１１】
【数４】
2008287135.tif 000006
【０１１２】
式（４）と式（２）との対比から明らかなように、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）をオーバーラップさせた構造を採った場合における駆動トランジスタ１２１のゲート電位Ｖｇの変化量Ｖx2は、オーバーラップさせない構造を採った場合における変化量Ｖx0と比較して大きくなる。
【０１１３】
何れにしても、駆動トランジスタ１２１のゲート・ソース間について（つまり保持容量１２０の形成に関わる２つの端子Ｇ，Ｓについて）、各種の電極部材でなるゲート接続層１２１Ｇとソース接続層１２１Ｓとが交互に（少なくとも３層以上で）オーバーラップした構造を採用すれば、駆動トランジスタ１２１のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果、所望の発光が得やすくなるし、保持容量１２０のサイズを小さくとることができるため、表示装置の多画素化・高精細化に大きく寄与できることになる。
【０１１４】
＜画素回路；第２実施形態の構成＞
図１３は、図１に示した有機ＥＬ表示装置１を構成する画素回路Ｐの第２実施形態を示す図である。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。
【０１１５】
第２実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点に特徴を有する。また、ドライブトランジスタの他に走査用に２つのトランジスタを使用するとともに、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性バラツキを防ぐために２つのトランジスタを使用した５Ｔｒ駆動の構成を採っている。
【０１１６】
第２実施形態の画素回路Ｐは、図３に示した比較例に対して、駆動トランジスタ１２１と発光制御トランジスタ１２２の順序を逆にしかつ保持容量１２０を駆動トランジスタ１２１のゲート・ソース間に接続するととともに、ブートストラップ回路１３０と、閾値電圧キャンセル回路１４０とを追加した点に特徴を有する。
【０１１７】
画素回路Ｐを駆動する垂直駆動部には、書込走査部１０４および駆動走査部１０５に加えて、２つの閾値キャンセル走査部１１４，１１５を備える。閾値キャンセル走査部１１４，１１５には、図示を割愛した駆動信号生成部２００（図１を参照）から、垂直駆動用のパルス信号として、垂直方向の閾値検知開始パルスの一例であるシフトスタートパルスSPAZ１，SPAZ２や垂直走査クロックCKAZ１，CKAZ２など必要なパルス信号が供給される。
【０１１８】
図では、１つの画素回路Ｐのみを示しているが、図１に示したように、同様の構成の画素回路Ｐがマトリクス状に配列される。そして、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって駆動されるｎ行分の駆動走査線１０５DS_1〜１０５DS_nの他に、第１の閾値キャンセル走査部１１４によって駆動されるｎ行分の閾値キャンセル走査線１１４AZ_1〜１１４AZ_nおよび第２の閾値キャンセル走査部１１５によって駆動されるｎ行分の閾値キャンセル走査線１１５AZ_1〜１１５AZ_nが画素行ごとに配線される。
【０１１９】
ブートストラップ回路１３０は、有機ＥＬ素子１２７と並列に接続されたｎチャネル型の検知トランジスタ１２４を備え、この検知トランジスタ１２４と駆動トランジスタ１２１のゲート・ソース間に接続された保持容量１２０とで構成される。保持容量１２０は、ブートストラップ容量としても機能するようになっている。
【０１２０】
閾値電圧キャンセル回路１４０は、駆動トランジスタ１２１のゲート端と第２電源電位ofs との間にｎチャネル型の検知トランジスタ１２３を備え、検知トランジスタ１２３と、駆動トランジスタ１２１と、発光制御トランジスタ１２２と、駆動トランジスタ１２１のゲート・ソース間に接続された保持容量１２０とで構成される。保持容量１２０は、検知した閾値電圧Ｖth保持する閾値電圧保持容量としても機能するようになっている。
【０１２１】
検知トランジスタ１２３は、駆動トランジスタ１２１のゲート端（制御入力端子）側に設けられたスイッチングトランジスタであり、ソース端が接地電位Ｖofs に接続され、ドレイン端が駆動トランジスタ１２１のゲート（ノードＮＤ１２２）に接続され、ゲート端は閾値キャンセル走査線１１４AZに接続されている。
【０１２２】
保持容量１２０は、一方の端子が駆動トランジスタ１２１のソース端に接続され、他方の端子が同じく駆動トランジスタ１２１のゲート端に接続されている。図では、駆動トランジスタ１２１のゲート端がノードＮＤ１２２で表わされ、同じく駆動トランジスタ１２１のソース端がノードＮＤ１２１で表わされている。したがって、保持容量１２０はノードＮＤ１２１とノードＮＤ１２２の間に接続していることになる。
【０１２３】
駆動トランジスタ１２１は、先ず、ドレイン端が発光制御トランジスタ１２２のソース端に接続されている。発光制御トランジスタ１２２のドレイン端は第１電源電位Ｖc1に接続されている。また、駆動トランジスタ１２１は、ソース端が直接に有機ＥＬ素子１２７のアノード端に接続される。有機ＥＬ素子１２７のカソード端は基準電位としてのカソード電位Ｖcathに接続されている。
【０１２４】
検知トランジスタ１２４は、スイッチングトランジスタであり、ドレイン端が駆動トランジスタ１２１のソース端と有機ＥＬ素子１２７のアノード端との接続点であるノードＮＤ１２１に接続され、ソース端は、基準電位の一例である接地電位Ｖs1に接続され、ゲート端は閾値キャンセル走査線１１５AZに接続されている。
【０１２５】
駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続し、駆動トランジスタ１２１のソース端の電位を検知トランジスタ１２４を介して固定電位に接続するよう構成している。
【０１２６】
サンプリングトランジスタ１２５は、書込走査線１０４WSによって選択されたとき動作し、信号線１０６HSから画素信号Ｖsig をサンプリングしてノードＮＤ１１２を介し保持容量１２０に保持する。保持容量１２０に保持された電位を信号電位Ｖinと称する。
【０１２７】
駆動トランジスタ１２１は、保持容量１２０に保持された信号電位Ｖinに応じて有機ＥＬ素子１２７を電流駆動する。発光制御トランジスタ１２２は駆動走査線１０５DSによって選択されたとき導通して電源電位Ｖc1から駆動トランジスタ１２１に電流を供給する。
【０１２８】
検知トランジスタ１２４および検知トランジスタ１２３は閾値キャンセル走査部１１４，１１５からアクティブＨの閾値キャンセルパルスAZ１，AZ２を閾値キャンセル走査線１１４AZ，１１５AZに供給してそれぞれを選択状態としたとき動作し、有機ＥＬ素子１２７の電流駆動に先立って駆動トランジスタ１２１の閾値電圧Ｖthを検知し、予めその影響をキャンセルするため、検知した電位を保持容量１２０に保持する。
【０１２９】
このような構成の画素回路Ｐの正常な動作を保証するための条件として、接地電位Ｖs1は、接地電位Ｖofs から駆動トランジスタ１２１の閾値電圧Ｖthを差し引いたレベルよりも低く設定されている。すなわち、“Ｖs1＜Ｖofs −Ｖth”である。
【０１３０】
また、有機ＥＬ素子１２７のカソード端の電位Ｖcathに有機ＥＬ素子１２７の閾値電圧Ｖthelを加えたレベルは、接地電位Ｖs1から駆動トランジスタ１２１の閾値電圧Ｖthを差し引いたレベルよりも高く設定されている。すなわち、“Ｖcath＋Ｖthel＞Ｖs1−Ｖth”となっている。好ましくは、接地電位Ｖofs のレベルは、信号線１０６HSから供給される画素信号Ｖsig の最低レベルの近傍に設定されている。
【０１３１】
＜画素回路；第２実施形態の動作＞
図１４は、第２実施形態の画素回路Ｐの動作概要を示すタイミングチャートである。図１４には、書込走査部１０４から書込走査線１０４WSを介して画素回路Ｐ（詳しくはサンプリングトランジスタ１２５のゲート）に与えられる書込駆動パルスWS、閾値キャンセル走査部１１４から閾値キャンセル走査線１１４AZを介して画素回路Ｐ（詳しくは検知トランジスタ１２３のゲート）に与えられる閾値キャンセルパルス（オートゼロパルス）AZ１、閾値キャンセル走査部１１５から閾値キャンセル走査線１１５AZを介して画素回路Ｐ（詳しくは検知トランジスタ１２４のゲート）に与えられる閾値キャンセルパルス（オートゼロパルス）AZ２、駆動走査部１０５から駆動走査線１０５DSを介して画素回路Ｐ（詳しくは発光制御トランジスタ１２２のゲート）に与えられる走査駆動パルスDS、並びに駆動トランジスタ１２１のゲート電位Ｖｇ（ノードＮＤ１２２の電位）およびソース電位Ｖｓ（ノードＮＤ１２１の電位）の１フィールド（１Ｆ）期間におけるタイミング関係を示している。
【０１３２】
通常の発光状態（Ｔ２１以前）では、駆動走査部１０５から出力される走査駆動パルスDSのみがアクティブＨで、その他の書込走査部１０４および閾値キャンセル走査部１１４，１１５からそれぞれ出力される書込駆動パルスWSおよび閾値キャンセルパルスAZ１，AZ２がインアクティブＬにあるため、発光制御トランジスタ１２２のみがオンした状態である。
【０１３３】
このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じて、式（１）に示される値をとる。すなわち、駆動トランジスタ１２１は定電流源として動作する。
【０１３４】
次に、発光制御トランジスタ１２２がオンした状態で、閾値キャンセルパルスAZ１，AZ２をほぼ同時にアクティブＨにすることで、検知トランジスタ１２３，１２４をオンする（Ｔ２１）。なお、検知トランジスタ１２３，１２４はどちらが先にオンしてもよい。こうすることで、有機ＥＬ素子１２７には電流が流れないようにし、有機ＥＬ素子１２７を非発光状態とする。
【０１３５】
このとき、駆動トランジスタ１２１は、ゲート端には検知トランジスタ１２３を介して接地電位Ｖofs が供給され、ソース端には検知トランジスタ１２４を介して接地電位Ｖs1が供給される。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖs1”という値をとるが、“Ｖs1＜Ｖofs −Ｖth”に設定されているので、駆動トランジスタ１２１はオン状態を維持し、それに応じた電流Ｉds1 が流れる。
【０１３６】
ここで、有機ＥＬ素子１２７を非発光とするためには、Ｖcath＋Ｖthel＞Ｖs1−Ｖthの関係にあること、つまり、有機ＥＬ素子１２７のアノード端にかかる電圧Ｖel（＝Ｖs1−Ｖth）を有機ＥＬ素子１２７の閾値電圧Ｖthelとカソード電圧Ｖcathの和よりも小さくなるように接地電位Ｖofs と接地電位Ｖs1の電圧を設定する必要がある。こうすれば、有機ＥＬ素子１２７は逆バイアス状態となり、駆動トランジスタ１２１の電流よりも非常に小さくなり、非発光状態になる。よって、駆動トランジスタ１２１のドレイン電流Ｉds1 は電源電位Ｖc1からオン状態にある検知トランジスタ１２４を介して接地電位Ｖs1に流れる。
【０１３７】
次に、発光制御トランジスタ１２２と検知トランジスタ１２３とがオンした状態で、閾値キャンセルパルスAZ２をインアクティブＬにすることで、検知トランジスタ１２４をオフにして、駆動トランジスタ１２１の閾値電圧Ｖｔｈを補正（キャンセル）する閾値補正期間に入る（Ｔ２２）。
【０１３８】
このとき、有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋Ｖthel”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の電流は保持容量１２０と寄生容量Ｃelを充電するために使われる。
【０１３９】
この結果、駆動トランジスタ１２１を流れるドレイン電流Ｉdsの電流路が遮断されると、有機ＥＬ素子１２７のアノード端の電圧ＶelつまりノードＮＤ１２１の電位は時間とともに上昇してゆく。そして、ノードＮＤ１２１の電位とノードＮＤ１２２の電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流は流れなくなり、閾値補正期間が終了する（Ｔ２３）。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。
【０１４０】
このとき、“Ｖel＝Ｖofs −Ｖth≦Ｖcath＋Ｖthel”となっている。つまり、ノードＮＤ１２１とノードＮＤ１２２の間に現われた電位差＝閾値電圧Ｖthは保持容量１２０に保持されることになる。このように、各検知トランジスタ１２３，１２４は閾値キャンセル走査線１１４AZ，１１５AZによってそれぞれ適切なタイミングで選択されたとき動作し、駆動トランジスタ１２１の閾値電圧Ｖthを検知し、これを保持容量１２０に保持する。
【０１４１】
この閾値キャンセル動作終了後、走査駆動パルスDSと閾値キャンセルパルスAZ２を順にインアクティブＬにすることで発光制御トランジスタ１２２と検知トランジスタ１２３をこの順にオフする（Ｔ２３，Ｔ２４）。発光制御トランジスタ１２２を検知トランジスタ１２３よりも先にオフすることで、駆動トランジスタ１２１のゲート端の電圧Ｖｇの変動を抑えることが可能となる。
【０１４２】
タイミングＴ２２〜Ｔ２３の間の閾値キャンセル（Ｖth補正期間）経過後も、検知した駆動トランジスタ１２１の閾電圧Ｖthを保持容量１２０に補正用電位として保持させる。
【０１４３】
次に、書込駆動パルスWSをアクティブＨにしてサンプリングトランジスタ１２５をオンして、保持容量１２０への画素信号Ｖsig の書き込み期間とする（Ｔ２５〜Ｔ２６）。この画素信号Ｖsig は駆動トランジスタ１２１の閾電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。
【０１４４】
このとき、駆動トランジスタ１２１のゲート端に画素信号Ｖsig を供給することで、ゲート電圧Ｖｇを信号電圧Ｖsig とする。駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs、つまり保持容量１２０に書き込まれる入力電位Ｖinは、保持容量１２０（容量値Ｃｓ）と有機機ＥＬ素子１２７の寄生容量Ｃel（容量値Ｃel）とゲート・ソース間の寄生容量（容量値Ｃgs）によって、式（５）のように決定される。
【０１４５】
【数５】
2008287135.tif 000007
【０１４６】
しかし、一般に寄生容量Ｃelは保持容量１２０の容量値Ｃｓおよびゲート・ソース間の寄生容量値Ｃgsに比べて遙かに大きいために、保持容量１２０に書き込まれる入力電位Ｖinはほぼ“Ｖsig −Ｖofs ＋Ｖth”に等しい。このとき、接地電位Ｖofs を画素信号Ｖsig の黒レベル付近に設定しておけば、結果的に、ゲート・ソース間電圧Ｖgs（＝入力電位Ｖin）は、ほぼ“Ｖsig ＋Ｖth”と等しいことになる。
【０１４７】
次に、書込駆動パルスWSをインアクティブＬにすることでサンプリングトランジスタ１２５をオフさせて書込み期間の終了後（Ｔ２６）、走査駆動パルスDSをアクティブＨにして発光制御トランジスタ１２２をオンする（Ｔ２７）。こうすることで、駆動トランジスタ１２１のドレイン端の電圧を電源電圧Ｖc1まで上昇させる。
【０１４８】
このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流Ｉds2 を有機ＥＬ素子１２７に流す。その結果、電圧降下が生じ、有機ＥＬ素子１２７のアノード端の電位Ｖel（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に電流Ｉds2 という電流が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１２７は発光する。
【０１４９】
ここで、第２実施形態の画素回路Ｐにおいても、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、ノードＮＤ１２１の電位も変化する。
【０１５０】
しかしながら、保持容量１２０による効果のため、ノードＮＤ１２１の電位上昇に連動して、ノードＮＤ１２２の電位も上昇するので、駆動トランジスタ１２１のゲート・ソース間電位ＶgsはノードＮＤ１２１の電位上昇に拘らず、常にほぼ“Ｖsig ＋Ｖth”に維持されるので、有機ＥＬ素子１２７に流れる電流は変化しない。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても一定電流Ｉdsが常に流れ続けるため、有機ＥＬ素子１２７は画素信号Ｖsig に応じた輝度で発光を続けることになり、輝度が変化することはない。
【０１５１】
ここで、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路構成の画素回路Ｐにおいて、駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続するとともに、駆動トランジスタ１２１のソース端を検知トランジスタ１２４を介して固定電位（本例では、接地電位Ｖs1）に選択的に接続するようにした構成を採ることによる作用効果について、もう少し詳しく説明する。
【０１５２】
画素信号Ｖsig を保持容量１２０に書き込む時間に、検知トランジスタ１２４をオン状態にして駆動トランジスタ１２１のソース電位Ｖｓを接地電位Ｖs1に設定し、保持容量１２０に充電される電圧をほぼ画素信号Ｖsig に確定させる。保持容量１２０への書き込み終了後に（Ｔ２６）、有機ＥＬ素子１２７の発光期間（Ｔ２７以降）において、検知トランジスタ１２４をオフ状態にしておくことで、有機ＥＬ素子１２７に電流が流れ始める。このとき、駆動トランジスタ１２１のゲート端とソース端との間には保持容量１２０が存在するため、駆動トランジスタ１２１のソース電位Ｖｓの変動に拘らず、駆動トランジスタ１２１のゲート・ソース間電位Ｖgsは常にほぼ“Ｖsig −Ｖs1”である。
【０１５３】
また、駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖsig −Ｖs1）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。
【０１５４】
つまり、第２実施形態の画素回路Ｐにおいても、第１実施形態と同様に、このような輝度補正のためのブートストラップ動作がなされるのである。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。
【０１５５】
つまり、第２実施形態の画素回路Ｐでは、ブートストラップ回路１３０が、電気光学素子の一例である有機ＥＬ素子１２７の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっているのである。
【０１５６】
また、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって画素回路Ｐを構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。しかも、周辺部のトランジスタ１２２，１２３，１２４，１２５をも含めてｎチャネル型のみのトランジスタを用いて画素回路Ｐを構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。
【０１５７】
また、第２実施形態の画素回路Ｐでは、閾値電圧キャンセル回路１４０を設けており、閾値補正期間における検知トランジスタ１２３，１２４の作用により、駆動トランジスタ１２１の閾値電圧Ｖthをキャンセルし、当該閾値電圧Ｖthのバラツキの影響を受けない一定電流Ｉdsを流すことができるため、高画質の画像を得ることができる。
【０１５８】
＜寄生容量の影響；第２実施形態＞
図１５は、第２実施形態の画素回路において、サンプリングトランジスタ１２５および検知トランジスタ１２３の各寄生容量の影響を説明する図である。
【０１５９】
第２実施形態のように閾値電圧キャンセル回路１４０を備える画素回路Ｐにおいて、発光制御トランジスタ１２２をオフして有機ＥＬ素子１２７に一定電流を流したとき、駆動トランジスタ１２１のソース電位Ｖｓが変化量ΔＶだけ上昇したとすると、これに合わせて駆動トランジスタ１２１のゲート電位Ｖｇは、式（６）で表される値Ｖx3だけ上昇する。式（６）において、保持容量１２０の容量値をＣｓ、駆動トランジスタ１２１のゲート・ソース間容量をＣgs、サンプリングトランジスタ１２５の寄生容量をＣt1、検知トランジスタ１２３の寄生容量をＣt2としている。ΔＶの係数をゲインと呼ぶ。
【０１６０】
【数６】
2008287135.tif 000008
【０１６１】
この画素回路Ｐにおいても、保持容量１２０の容量Ｃｓと駆動トランジスタ１２１のゲート・ソース間容量Ｃgsとの和、すなわちノードＮＤ１２１とノードＮＤ１２２との間の容量が、サンプリングトランジスタ１２５や検知トランジスタ１２３の寄生容量Ｃt1，Ｃt2よりも大きければ、駆動トランジスタ１２１のゲート・ソース間電位Ｖgsは入力される画素信号Ｖsig を保ったまま変動するが、そうでなければ駆動トランジスタ１２１のソース電位Ｖｓの変化量ΔＶによってゲート・ソース間電位Ｖgsの値が変化してしまい、所望の発光が望めないことになる。保持容量１２０の容量Ｃｓを大きくとることができない理由は第１実施形態で説明した通りである。
【０１６２】
＜容量のオーバーラップ構成；第２実施形態＞
図１６は、第２実施形態の画素回路Ｐにおいて、第１実施形態の第１例のオーバーラップレイアウト構成を採用したときの等価回路図である。
【０１６３】
閾値電圧キャンセル回路１４０を具備した第２実施形態の画素回路Ｐにおいても、レイアウト上において、第１実施形態と同様に、所要の各層、具体的には、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせた４層構造を採るようにしている。
【０１６４】
この場合も、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、図９に示すようなレイアウト構造を採った場合、その等価回路を図１６に示すように、ノードＮＤ１２１とノードＮＤ１２２との間の容量としては、保持容量１２０の容量Ｃｓの他に、駆動トランジスタ１２１のゲート・ソース間容量Ｃgsと、キャパシタ形成層１２０Ｓとゲート配線層１２１_Gとの間の容量Ｃpaと、ゲート配線層１２１_Gとアノード電極層１２７Ａとの間の容量Ｃaaとが存在することになる。
【０１６５】
この点は、第１実施形態のときと相違ない。よって、本実施形態を適用しない場合に比べて、ノードＮＤ１２１とノードＮＤ１２２との間の容量を、容量Ｃpaと容量Ｃaaの和の分だけ大きくできる。
【０１６６】
この画素回路Ｐにおいて、発光制御トランジスタ１２２をオフして有機ＥＬ素子１２７に定電流を流したときには、駆動トランジスタ１２１のソース電位Ｖｓが変化量ΔＶだけ上昇し、これに合わせて駆動トランジスタ１２１のゲート電位Ｖｇが下記の式（７）で表される値Ｖx4だけ上昇する。
【０１６７】
【数７】
2008287135.tif 000009
【０１６８】
式（７）と式（６）との対比から明らかなように、保持容量１２０を形成するキャパシタ形成層１２０Ｇ（Ｍｏ），１２０Ｓ（poly-Si ）、ゲート配線層１２１_G（Al）、アノード電極層１２７Ａを、交互にオーバーラップさせた構造を採った場合における駆動トランジスタ１２１のゲート電位Ｖｇの変化量Ｖx1は、オーバーラップさせない構造を採った場合における変化量Ｖx4と比較して大きくなる。
【０１６９】
よって、第１実施形態の画素回路Ｐにおいて、駆動トランジスタ１２１のゲート・ソース間について、各種の電極部材でなるゲート接続層１２１Ｇとソース接続層１２１Ｓとが交互にオーバーラップした構造を採用した場合と同様の効果を享受できる。すなわち、駆動トランジスタ１２１のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果、所望の発光が得やすくなるし、保持容量１２０のサイズを小さくとることができるため、表示装置の多画素化・高精細化に大きく寄与できることになる。
【０１７０】
＜容量のオーバーラップ構成；第３実施形態＞
図１７は、ゲート・ソース間容量のオーバーラップ構成の第３実施形態を説明する図であって、そのオーバーラップレイアウトの一例を示す概略断面構造図である。なお、等価回路は図示を割愛するが、図１６に示した第２実施形態のものと同様である。
【０１７１】
第３実施形態のレイアウト構造は、アモルファスシリコンを用いたプロセスの場合への適用事例である。アモルファスシリコンを用いたプロセスの場合には、ポリシリコン（poly-Si ）で形成された層は存在しない点に考慮する必要がある。
【０１７２】
一例としては、図１７に示すように、図示を割愛した基板上に、保持容量１２０が絶縁層１９０_1を挟んで形成されている。具体的には、保持容量１２０は、駆動トランジスタ１２１のゲート接続層１２１ＧでもあるモリブデンＭｏで形成されたキャパシタ形成層１２０Ｇが図示を割愛した基板上に配置され、その上に、駆動トランジスタ１２１のソース接続層１２１ＳとしてのアルミＡｌで形成されたソース配線層１２１_Sをキャパシタ形成層１２０Ｓとして機能させるように絶縁層１９０_1を挟んで対向配置されて形成されている。
【０１７３】
そして、ソース配線層１２１_S（キャパシタ形成層１２０Ｓ）の上層に、ゲート接続層１２１Ｇとしての駆動トランジスタ１２１のゲート電極をなすアルミＡｌで形成されたゲート配線層１２１_Gが絶縁層１９０_2を挟んで対向配置されて形成されている。また、ゲート配線層１２１_Gの上層に、ソース接続層１２１Ｓとしての有機ＥＬ素子１２７の各種の金属で形成されたアノード電極層１２７Ａが絶縁層１９０_3を挟んで対向配置されて形成されている。
【０１７４】
キャパシタ形成層１２０Ｇとゲート配線層１２１_Gとは、層間を接続するパターン（バイアホール；Via Hole）１９２_1で接続する。また、ソース配線層１２１_Sとアノード電極層１２７Ａとは、層間を接続するパターン（バイアホール）１９２_2で接続する。
【０１７５】
このような第３実施形態のオーバーラップ構成においても、その等価回路は図１６に示ものと同じになり、ノードＮＤ１２１とノードＮＤ１２２との間の容量としては、保持容量１２０の容量Ｃｓの他に、駆動トランジスタ１２１のゲート・ソース間容量Ｃgsと、ソース配線層１２１_S（キャパシタ形成層１２０Ｓ）とゲート配線層１２１_Gとの間の容量Ｃpaと、ゲート配線層１２１_Gとアノード電極層１２７Ａとの間の容量Ｃaaとが存在することになる。この点は、第１実施形態や第２実施形態のときと相違ない。よって、本実施形態を適用しない場合に比べて、ノードＮＤ１２１とノードＮＤ１２２との間の容量を、容量Ｃpaと容量Ｃaaの和の分だけ大きくできる。
【０１７６】
これにより、前述の他の実施形態と同様に、駆動トランジスタ１２１のゲート・ソース間について、各種の電極部材でなるゲート接続層１２１Ｇとソース接続層１２１Ｓとが交互にオーバーラップした構造を採用した場合と同様の効果を享受できる。すなわち、駆動トランジスタ１２１のソース電位Ｖｓに対するゲート電位Ｖｇの上昇の割合（ゲイン）を大きくすることができ、その結果、所望の発光が得やすくなるし、保持容量１２０のサイズを小さくとることができるため、表示装置の多画素化・高精細化に大きく寄与できることになる。
【産業上の利用可能性】
【０１７７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１７８】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１７９】
たとえば、第２実施形態では、駆動トランジスタ１２１と直列に１フィールド期間に占める有機ＥＬ素子１２７の発光時間を制御するための発光制御トランジスタ１２２を備えた構成で説明したが、画素回路Ｐとしては、当該発光制御トランジスタ１２２を備えていることは必須ではない。
【０１８０】
また、第１および第２実施形態の画素回路Ｐでは、サンプリングトランジスタ１２５としてアクティブＨの駆動パルスが供給されるｎチャネル型を使用したが、アクティブＬの駆動パルスが供給されるｐチャネル型を使用してもよい。
【０１８１】
また、画素の表示素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。
【図面の簡単な説明】
【０１８２】
【図１】本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。
【図２】図１に示した有機ＥＬ表示装置を構成する画素回路の第１実施形態を示す図である。
【図３】図２に示す第１実施形態の画素回路に対する比較例を示す図である。
【図４】一般的な有機ＥＬ素子の電流−電圧特性の経時変化を示すグラフである。
【図５】第１実施形態の画素回路の動作概要を示すタイミングチャートである。
【図６】非発光期間の等価回路図と動作説明図である。
【図７】発光期間の等価回路図と動作説明図である。
【図８】第１実施形態の画素回路において、サンプリングトランジスタの寄生容量の影響を説明する図である。
【図９】第１実施形態の画素回路に適用するオーバーラップレイアウトの第１例を示す概略断面構造図である。
【図１０】第１実施形態のオーバーラップレイアウトの第１例を適用した場合の第１実施形態の画素回路の等価回路図である。
【図１１】第１実施形態の画素回路に適用するオーバーラップレイアウトの第２例を示す概略断面構造図である。
【図１２】第１実施形態のオーバーラップレイアウトの第２例を適用した場合の第１実施形態の画素回路Ｐの等価回路図である。
【図１３】図１に示した有機ＥＬ表示装置を構成する画素回路の第２実施形態を示す図である。
【図１４】第２実施形態の画素回路の動作概要を示すタイミングチャートである。
【図１５】第２実施形態の画素回路において、サンプリングトランジスタおよび検知トランジスタの各寄生容量の影響を説明する図である。
【図１６】第２実施形態の画素回路において、第１実施形態の第１例のオーバーラップレイアウト構成を採用したときの等価回路図である。
【図１７】第３実施形態のオーバーラップレイアウトの一例を示す概略断面構造図である。
【符号の説明】
【０１８３】
Ｐ…画素回路、１…有機ＥＬ表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DS…駆動走査線、１０６…水平駆動部、１０６HS…信号線、１１４…閾値キャンセル走査部、１１４AZ…閾値キャンセル走査線、１１５…閾値キャンセル走査部、１１５AZ…閾値キャンセル走査線、１２０…保持容量（画素容量）、１２１…駆動トランジスタ、１２２…発光制御トランジスタ、１２３，１２４…検知トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１３０…ブートストラップ回路（駆動信号一定化回路）、１４０…閾値電圧キャンセル回路（駆動信号一定化回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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