(57)【要約】【課題】マスクの設計方法を提供する。【解決手段】マスクの設計方法は、チップ領域を定義するステップと、前記チップ領域を縮小して母ダミーパターンを形成するステップと、メッシュ（Ｍｅｓｈ）ダミーパターンを形成するステップと、前記母ダミーパターンと前記マッシュダミーパターンとの重なる部分を除去して子ダミーパターン１５０，２３０を形成するステップと、を含む。【選択図】図３Ｂ
2008282017.tif 000002
【特許請求の範囲】
【請求項１】
チップ領域を定義するステップと、
前記チップ領域を縮小して母ダミーパターンを形成するステップと、
メッシュダミーパターンを形成するステップと、
前記母ダミーパターンと前記メッシュダミーパターンとの重なる部分を除去して子ダミーパターンを形成するステップと、を含むことを特徴とするマスクの設計方法。
【請求項２】
前記メッシュダミーパターンを形成するステップは、
前記母ダミーパターン上に、第１幅を有する第１ラインと第２幅を有する第２ラインとを互いに平行になるように交互に形成するステップと、
前記母ダミーパターン上に、前記第１ラインと垂直に、第３幅を有する第３ラインと第４幅を有する第４ラインとを互いに平行になるように交互に形成するステップと、を含むことを特徴とする請求項１に記載のマスクの設計方法。
【請求項３】
前記第１幅は、前記第２幅と異なることを特徴とする請求項２に記載のマスクの設計方法。
【請求項４】
前記第３幅は前記第１幅と同一であって、前記第４幅は前記第２幅と同一であることを特徴とする請求項３に記載のマスクの設計方法。
【請求項５】
前記母ダミーパターンを形成するステップの後、
前記チップ領域内にメインパターンを形成するステップと、
前記メインパターンを基準にダミーパターン禁止領域を形成するステップと、
前記ダミーパターン禁止領域と接する子ダミーパターンを除去するステップと、をさらに含むことを特徴とする請求項１に記載のマスクの設計方法。
【請求項６】
前記子ダミーパターンは、アクティブダミーパターンであることを特徴とする請求項１に記載のマスクの設計方法。
【請求項７】
前記子ダミーパターンは、正方形のパターンであることを特徴とする請求項２に記載のマスクの設計方法。
【請求項８】
前記子ダミーパターンは、
互いに前記第１幅の距離だけ離れて形成された複数の第１子ダミーパターンを含む第１郡の子ダミーパターンと、
前記第１郡の子ダミーパターンから前記第２幅の距離だけ離れて形成された複数の第２子ダミーパターンを含む第２郡の子ダミーパターンと、を含むことを特徴とする請求項７に記載のマスクの設計方法。
【請求項９】
チップ領域を定義するステップと、
前記チップ領域を縮小して母ダミーパターンを形成するステップと、
前記母ダミーパターン上に、第１幅を有する第１ラインと第２幅を有する第２ラインとを互いに平行になるように交互に形成するステップと、
前記母ダミーパターン上に、前記第１ラインと垂直に、第３幅を有する第３ラインと第４幅を有する第４ラインとを互いに平行になるように交互に形成するステップと、
前記第２ラインと前記第４ラインとの排他的論理和を求めて第５パターンを形成するステップと、
前記第２ラインと前記第４ラインを幅方向に収縮して第６ラインと第７ラインをそれぞれ形成して第８パターンを形成するステップと、
前記第５パターンと前記第８パターンとの論理積を求めて子ダミーパターンを形成するステップと、を含むことを特徴とするマスクの設計方法。
【請求項１０】
前記第１幅は、前記第２幅と異なることを特徴とする請求項９に記載のマスクの設計方法。
【請求項１１】
前記第３幅は前記第１幅と同一であって、前記第４幅は前記第２幅と同一であることを特徴とする請求項１０に記載のマスクの設計方法。
【請求項１２】
前記母ダミーパターンを形成するステップの後、
前記チップ領域内にメインパターンを形成するステップと、
前記メインパターンを基準にダミーパターン禁止領域を形成するステップと、
前記ダミーパターン禁止領域と接する子ダミーパターンを除去するステップと、をさらに含むことを特徴とする請求項９に記載のマスクの設計方法。
【請求項１３】
前記ダミーパターン禁止領域と接する子ダミーパターンを除去するステップの後、
最小サイズ未満の子ダミーパターンを除去するステップをさらに含むことを特徴とする請求項１２に記載のマスクの設計方法。
【請求項１４】
前記子ダミーパターンは、ポリダミーパターンであることを特徴とする請求項９に記載のマスクの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクの設計方法に関する。
【背景技術】
【０００２】
一般的に半導体素子は多層構造を有し、かかる多層構造の各層はスパッタリング、 化学気相蒸着などの方法によって形成され、リソグラフィ工程を経てパターニングされる。
【０００３】
しかし、半導体素子の基板上におけるパターンのサイズ、パターン密度などの差により様々な問題が発生する場合があるため、ダミーパターン（Ｄｕｍｍｙ  Ｐａｔｔｅｒｎ）をメインパターン（Ｍａｉｎ  Ｐａｔｔｅｒｎ）と共に形成する技術が発展してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、マスクの設計方法を提供することにある。
【０００５】
また、本発明の他の目的は、新しい形態のダミーパターンを提供できるマスクの設計方法を提供することにある。
【０００６】
さらに、本発明の他の目的は、パターンの均一性を確保できるマスクの設計方法を提供することにある。
【０００７】
また、本発明の他の目的は、パターンの密度を上げることができるマスクの設計方法を提供することにある。
【０００８】
また、本発明の他の目的は、設計工程及び製造工程の単純化を可能とするマスクの設計方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明によるマスクの設計方法は、チップ領域を定義するステップと、前記チップ領域を縮小して母（親）ダミーパターンを形成するステップと、メッシュ（Ｍｅｓｈ）ダミーパターンを形成するステップと、前記母ダミーパターンと前記メッシュダミーパターンとの重なる部分を除去して子ダミーパターンを形成するステップと、を含むことを特徴とする。
【００１０】
また、本発明によるマスクの設計方法は、チップ領域を定義するステップと、前記チップ領域を縮小して母ダミーパターンを形成するステップと、前記母ダミーパターン上に第１幅を有する第１ラインと第２幅を有する第２ラインとを互いに平行になるように交互に形成するステップと、前記母ダミーパターン上に前記第１ラインと垂直に、第３幅を有する第３ラインと第４幅を有する第４ラインとを互いに平行になるように交互に形成するステップと、前記第２ラインと前記第４ラインとの排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅ  ＯＲ）を求めて第５パターンを形成するステップと、前記第２ラインと前記第４ラインを幅方向に収縮して第６ラインと第７ラインをそれぞれ形成して第８パターンを形成するステップと、前記第５パターンと前記第８パターンとの論理積を求めて子ダミーパターンを形成するステップと、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明の態様によれば、チップ（ｃｈｉｐ）内のブロック（ｂｌｏｃｋ）のローテーション（ｒｏｔａｔｉｏｎ）に関係なくチップ全体レベル（ｌｅｖｅｌ）で所望の位置にダミーパターン（Ｄｕｍｍｙ  Ｐａｔｔｅｒｎ）を一括挿入できる効果がある。
【００１２】
また、本発明の態様によれば、チップバウンダリ（ｃｈｉｐ  ｂｏｕｎｄａｒｙ）をダミー化した後、スライシング（ｓｌｉｃｉｎｇ）してダミーパターン禁止領域のダミーパターンを除去することにより、チップ全体レベルで所望の位置にダミーパターンを一括挿入できる効果がある。
【００１３】
さらに、本発明の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、パターンの均一性をさらに向上できる。
【００１４】
また、本発明の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、ダミーパターンの設計におけるデータの負担を最小限に抑える効果がある。
【００１５】
また、本発明の態様によれば、パターンの均一性の確保により、各パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉａｍｅｔｅｒ）を一定化することができる。
【００１６】
また、本発明の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、設計工程及び製造工程の単純化を可能とする。
【００１７】
本発明の他の態様によれば、チップ内のブロックのローテーションに関係なくチップ全体レベルで所望の位置にダミーパターンを一括挿入できる効果がある。
【００１８】
また、本発明の他の態様によれば、チップバウンダリをダミー化した後、スライシングしてダミーパターン禁止領域のダミーパターンを除去することにより、チップ全体レベルで所望の位置にダミーパターンを一括挿入できる効果がある。
【００１９】
さらに、本発明の他の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、パターンの均一性をさらに向上できる。
【００２０】
また、本発明の他の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、ダミーパターンの設計におけるデータの負担を最小限に抑える効果がある。
【００２１】
また、本発明の他の態様によれば、パターンの均一性の確保により各パターンのＣＤの一定化することができる。
【００２２】
また、本発明の他の態様によれば、チップ全体レベルで所望の位置にダミーパターンを一括挿入できるため、設計工程及び製造工程の単純化を可能とする。
【発明を実施するための最良の形態】
【００２３】
以下、実施の形態によるマスクの設計方法を、添付図面に基づき説明する。
【００２４】
＜第１の実施の形態＞
図１Ａ乃至図１Ｅは、第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【００２５】
第１の実施の形態によるマスクの設計方法によれば、チップ内のブロックのローテーションに関係なく、チップ全体レベルで所望の位置にダミーパターンを一括挿入することができる。
【００２６】
即ち、第１の実施の形態の設計方法によれば、チップバウンダリをダミー化した後、メッシュダミーパターンを利用してダミーパターンを形成できる。
【００２７】
先ず、図１Ａに示すように、チップ領域１００を定義する。次に、前記チップ領域１００を縮小して母（親）ダミーパターン１１０を形成する。
【００２８】
一例として、前記チップ領域１００を約１μｍダウンサイズして一つの大きい母ダミーパターン１１０を形成することができる。前記ダウンサイズの程度は、１μｍに限定されない。
【００２９】
そして、図１Ｂに示すように、メッシュダミーパターン１０５を形成する。
【００３０】
以下、前記メッシュダミーパターン１０５を形成する方法を詳しく説明する。
【００３１】
先ず、前記メッシュダミーパターン１０５を形成するステップは、前記母ダミーパターン１１０上に第１幅ａを有する第１ライン１０１と第２幅ｂを有する第２ライン１０２とを互いに平行になるように交互に形成するステップを含む。
【００３２】
ここで、前記第１幅ａは前記第２幅ｂと同一であり得るか、又は異なり得る。一例として、前記第１幅ａは前記第２幅ｂより狭いが、これに限定されるものではない。
【００３３】
次に、前記母ダミーパターン１１０上に、前記第１ライン１０１と垂直に、第３幅ａを有する第３ライン１０３と第４幅ｂを有する第４ライン１０４とを互いに平行になるように交互に形成する。
【００３４】
ここで、前記第３幅ａは前記第１幅ａと同一であり得、前記第４幅ｂは前記第２幅ｂと同一であり得る。
【００３５】
一方、前記第３幅ａは前記第１幅ａと同一である場合、前記第４幅ｂは前記第２幅ｂと同一である場合を例に挙げて説明するが、これに限定されるものではない。
【００３６】
これにより、第１ライン１０１乃至第４ライン１０４を含むメッシュダミーパターン１０５を完成することができる。
【００３７】
そして、図１Ｃに示すように、前記母ダミーパターン１１０と前記メッシュダミーパターン１０５との重なる部分を除去して子ダミーパターン１５０を形成できる。
【００３８】
ここで、前記子ダミーパターン１５０は、第５幅ｄを有する正方形のパターンであり得る。
【００３９】
また、前記子ダミーパターン１５０は、互いに第１幅ａの距離を有する複数の第１子ダミーパターン１２２を含む第１郡の子ダミーパターン１２０を有し得る。
【００４０】
さらに、前記子ダミーパターン１５０は、前記第１郡の子ダミーパターン１２０から第２幅ｂの距離だけ離れて形成された複数の第２子ダミーパターン１３２を含む第２郡の子ダミーパターン１３０を有し得る。
【００４１】
そして、図１Ｄに示すように、前記チップ領域１００内にメインパターン３００を形成し、前記メインパターン３００を基準にダミーパターン禁止領域３１０を形成する。
【００４２】
次に、図１Ｅのように、前記ダミーパターン禁止領域３１０と接する子ダミーパターン１５０ａを除去して、子ダミーパターン１５０が形成された第１マスク１９０を完成することができる。
【００４３】
ここで、前記子ダミーパターン１５０はアクティブダミーパターンである場合を例に挙げたが、これに限定されるものではない。
【００４４】
＜第２の実施の形態＞
図２Ａ乃至図２Ｇは、第２の実施の形態によるマスクの設計方法の概念図である。
【００４５】
第２の実施の形態では、前記第１の実施の形態と異なってポリダミーパターンの例に対して説明するがこれに限定されるものではない。
【００４６】
第２の実施の形態は、前記第１の実施の形態で採用されたメッシュダミーパターンを活用できることを特徴とする。
【００４７】
第２の実施の形態によれば、先ず、図２Ａに示すように、チップ領域２００を定義した後、前記チップ領域２００を縮小して母（親）ダミーパターン２１０を形成する。
【００４８】
一例として、前記チップ領域２００を約１μｍダウンサイズして一つの大きい母ダミーパターン２１０を形成できる。前記ダウンサイズの程度は、１μｍに限定されない。
【００４９】
そして、図２Ｂに示すように、メッシュダミーパターン２０５を形成する。
【００５０】
以下、前記メッシュダミーパターン２０５を形成する方法を詳しく説明する。
【００５１】
先ず、前記母ダミーパターン２１０上に第１幅ａを有する第１ライン２０１と第２幅ｂを有する第２ライン２０２とを互いに平行になるように交互に形成する。
【００５２】
ここで、前記第１幅ａは前記第２幅ｂと同一であり得るか、又は異なり得る。一例として、前記第１幅ａは前記第２幅ｂより狭いが、本発明はこれに限定されるものではない。
【００５３】
次に、前記母ダミーパターン２１０上に前記第１ライン２０１と垂直に、第３幅ａを有する第３ライン２０３と第４幅ｂを有する第４ライン２０４とを互いに平行になるように交互に形成する。
【００５４】
ここで、前記第３幅ａは前記第１幅ａと同一であり得、前記第４幅ｂは前記第２幅ｂと同一であり得るが、これに限定されるものではない。
【００５５】
これにより、第１ライン２０１乃至第４ライン２０４を含むメッシュダミーパターン２０５を形成できる。
【００５６】
そして、図２Ｃに示すように、前記第２ライン２０２と前記第４ライン２０４との排他的論理和（ＸＯＲ：ｅｘｃｌｕｓｉｖｅ  ＯＲ）を求めて第５パターン２２０を形成する。
【００５７】
即ち、前記第２ライン２０２と前記第４ライン２０４から第２ライン２０２と第４ライン２０４との重なる領域を除去して、第５パターン２２０を形成できる。
【００５８】
次に、図２Ｄに示すように、前記第２ライン２０２と前記第４ライン２０４を幅方向に収縮して第６ライン２０２ａと第７ライン２０４ａをそれぞれ形成することで第８パターン２２５を形成する。
【００５９】
続いて、図２Ｅに示すように、前記第５パターン２２０と前記第８パターン２２５との論理積を求めて子ダミーパターン２３０を形成する。
【００６０】
即ち、前記第５パターン２２０と前記第８パターン２２５との重なる領域だけを残して子ダミーパターン２３０を形成できる。
【００６１】
次に、図２Ｅのように、前記チップ領域２００内にメインパターン３００を形成し、前記メインパターン３００を基準にダミーパターン禁止領域３１０を形成する。
【００６２】
そして、前記ダミーパターン禁止領域３１０と接する子ダミーパターン２３０ａを除去する。
【００６３】
さらに、図２Ｆに示すように、最小サイズ（Ｍｉｎｉｍｕｍ  Ｓｉｚｅ）未満の子ダミーパターン２３０ｂを除去して、図２Ｇに示すように、子ダミーパターン２３０が形成された第２マスク２９０を完成できる。
【００６４】
＜第３の実施の形態＞
図３Ａは、第３の実施の形態による半導体素子の平面図であって、図３Ｂは、第３の実施の形態による半導体素子のＩ−Ｉ′線の断面図である。
【００６５】
第３の実施の形態による半導体素子は、前記第１の実施の形態によるマスクの設計方法によって形成した第１マスク１９０及び前記第２の実施の形態によるマスクの設計方法によって形成した第２マスク２９０を用いて形成され得る。
【００６６】
一例として、前記第１マスク１９０を用いて基板３１５上にメインパターン３００とアクティブ子ダミーパターン１５０とを形成する。
【００６７】
以後、層間絶縁層３２０を形成し、前記第２マスク２９０を用いてポリ子ダミーパターンを形成できる。
【００６８】
第３の実施の形態による半導体素子の製造工程において、前記第１の実施の形態及び第２の実施の形態によるマスク設計工程上の特徴を採用することができる。
【図面の簡単な説明】
【００６９】
【図１Ａ】本発明の第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【図１Ｂ】本発明の第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【図１Ｃ】本発明の第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【図１Ｄ】本発明の第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【図１Ｅ】本発明の第１の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ａ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｂ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｃ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｄ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｅ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｆ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図２Ｇ】本発明の第２の実施の形態によるマスクの設計方法を説明するための概念図である。
【図３Ａ】本発明の第３の実施の形態による半導体素子の平面図である。
【図３Ｂ】本発明の第３の実施の形態による半導体素子の断面図である。
【符号の説明】
【００７０】
１５０  子ダミーパターン、  １９０  第１マスク、  ３００  メインパターン、  ３１０  ダミーパターン禁止領域。
【図１Ａ】
2008282017.tif 000003
【図１Ｂ】
2008282017.tif 000004
【図１Ｃ】
2008282017.tif 000005
【図１Ｄ】
2008282017.tif 000006
【図１Ｅ】
2008282017.tif 000007
【図２Ａ】
2008282017.tif 000008
【図２Ｂ】
2008282017.tif 000009
【図２Ｃ】
2008282017.tif 000010
【図２Ｄ】
2008282017.tif 000011
【図２Ｅ】
2008282017.tif 000012
【図２Ｆ】
2008282017.tif 000013
【図２Ｇ】
2008282017.tif 000014
【図３Ａ】
2008282017.tif 000015
【図３Ｂ】
2008282017.tif 000016