(57)【要約】【課題】チャージポンプ回路の段数を減らすことによって昇圧回路の面積を削減し、なおかつ、昇圧動作時の消費電流を減少させ、同時に昇圧電圧に到達するまでの時間を短縮させることが可能な昇圧回路およびＩＣカードを提供する。【解決手段】アンテナの起電力を整流、平滑化した電圧を供給する電源線２３０と、昇圧ノードＮＤ０〜ＮＤｎ＋１と、電源線２３０と昇圧ノード間に接続され制御端子に供給される電圧値に応じて電源線と昇圧ノード間の導通状態が制御されるプリチャージ用トランジスタＴ１１−０〜Ｔ１１−ｎとを含む昇圧部２１０と、プリチャージ用トランジスタの制御端子に接続された出力ノードＮＤ２１を有し、信号ＥＷが入力されると、クロック信号ＣＬＫに応答して出力ノードＮＤ２１の電位をポンピングして上昇させるチャージポンプ回路２２０と，を有する。【選択図】図１０
2008011635.tif 000002
【特許請求の範囲】
【請求項１】
内部アンテナで発生させた電力で動作する電子デバイスに搭載される昇圧回路であって、
上記アンテナの起電力を整流、平滑化した電圧を供給する電源線と、
少なくとも一つの昇圧ノードと、上記電源線と当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源線と当該昇圧ノード間の導通状態が制御される少なくとも一つのチャージ用トランジスタと、を含む昇圧部と、
上記昇圧部のチャージ用トランジスタの制御端子に接続された出力ノードを有し、昇圧モードに応じた信号が入力されると、クロック信号に応答して上記出力ノードの電位をポンピングして上昇させるチャージポンプ回路と、
上記昇圧ノードに接続された出力端子から処理モードに応じた電圧を供給対象に出力する出力部と、
を有する昇圧回路。
【請求項２】
上記昇圧部は、クロックに応答して昇圧動作を行う機能を有し、
上記チャージポンプ回路は、上記出力ノードの電位と所定電圧とを比較する比較器を有し、比較の結果、当該出力ノードの電位が当該所定電圧より高くなったときに、上記昇圧部へのクロックの入力を許可して昇圧動作を行わせる
請求項１記載の昇圧回路。
【請求項３】
上記所定電圧は、上記アンテナの起電力を整流、平滑化した電圧により生成した基準電圧である
請求項２記載の昇圧回路。
【請求項４】
上記所定電圧は、上記電源線に供給された上記アンテナの起電力を整流、平滑化した電圧により生成した電圧である
請求項２記載の昇圧回路。
【請求項５】
上記比較器は、上記出力ノードの電位を複数の抵抗素子により抵抗分割した電圧と上記所定電圧とを比較する
請求項２から４のいずれか一に記載の昇圧回路。
【請求項６】
上記複数の抵抗素子の抵抗値は、電子デバイスを上記アンテナからの起電力が最も低くなる状態で使用したときの起電力に基づいて設定されている
請求項５記載の昇圧回路。
【請求項７】
上記比較器は、上記出力ノードの電位を複数の抵抗素子により抵抗分割した電圧と、上記電源線の電圧を複数の抵抗素子により抵抗分圧して生成した上記所定電圧とを比較する
請求項２から４のいずれか一に記載の昇圧回路。
【請求項８】
上記複数の抵抗素子の抵抗値は、出力ノードの電位が上記電源線の電圧にトランジスタのしきい値電圧を加算した電圧以下である条件を満足するように設定されている
請求項７記載の昇圧回路。
【請求項９】
上記昇圧部は、
上記昇圧ノードと上記チャージ用トランジスタとをそれぞれ複数有し、
上記複数のチャージトランジスタは対応する昇圧ノードとそれぞれ接続され、
各昇圧ノード間はそれぞれダイオード接続された電圧伝達用トランジスタにより接続され、
上記各昇圧ノードには、それぞれクロックに応答してポンピングを行うポンピング用キャパシタが接続されている
請求項２から８のいずれか一に記載の昇圧回路。
【請求項１０】
上記昇圧部は、上記昇圧ノードと上記チャージ用トランジスタとはそれぞれ一つであり、
上記チャージポンプ回路は、上記出力ノードの電位が所望の昇圧電圧にトランジスタのしきい値電圧を加算した電位に達するとポンピング動作を停止する
請求項１記載の昇圧回路。
【請求項１１】
上記チャージポンプ回路は、
昇圧ノードと、
上記昇圧ノードと上記出力ノードとを接続するダイオード接続されたトランジスタと、
上記電源線と上記昇圧ノード間に接続され、上記昇圧モードに応じた信号電位により導通するトランジスタと、
上記昇圧ノードに接続され、クロックに応答してポンピングを行うポンピング用キャパシタと、を有し、
上記出力ノードが所定電位に達すると上記クロックの供給を停止してポンピング動作を停止する
請求項１から１０のいずれか一に記載の昇圧回路。
【請求項１２】
内部アンテナで発生させた電力で動作するＩＣカードであって、
上記アンテナの起電力を整流、平滑化する回路と、
上記整流、平滑化された電圧を定電圧化する定電圧化回路と、
上記定電圧化回路の定電圧により駆動し、上記定電圧より高い電圧で動作する昇圧モードを含む回路と、を少なくとも有し、
上記昇圧モードを含む回路は、上記整流、平滑化された電圧を供給する電源線が接続された昇圧回路を含み、
上記昇圧回路は、
少なくとも一つの昇圧ノードと、上記電源線と当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源線と当該昇圧ノード間の導通状態が制御される少なくとも一つのチャージ用トランジスタと、を含む昇圧部と、
上記昇圧部のチャージ用トランジスタの制御端子に接続された出力ノードを有し、昇圧モードに応じた信号が入力されると、クロック信号に応答して上記出力ノードの電位をポンピングして上昇させるチャージポンプ回路と、
上記昇圧ノードに接続された出力端子から処理モードに応じた電圧を供給対象に出力する出力部と、を有する
ＩＣカード。
【請求項１３】
上記昇圧モードを含む回路は、不揮発性メモリであり、上記昇圧モードはデータの書き換えまたは／および消去動作である
請求項１２記載のＩＣカード。
【請求項１４】
上記昇圧部は、クロックに応答して昇圧動作を行う機能を有し、
上記チャージポンプ回路は、上記出力ノードの電位と所定電圧とを比較する比較器を有し、比較の結果、当該出力ノードの電位が当該所定電圧より高くなったときに、上記昇圧部へのクロックの入力を許可して昇圧動作を行わせる
請求項１２または１３記載のＩＣカード。
【請求項１５】
上記所定電圧は、上記アンテナの起電力を整流、平滑化した電圧により生成した基準電圧である
請求項１４記載のＩＣカード。
【請求項１６】
上記所定電圧は、上記電源線に供給された上記アンテナの起電力を整流、平滑化した電圧により生成した電圧である
請求項１４記載のＩＣカード。
【請求項１７】
上記比較器は、上記出力ノードの電位を複数の抵抗素子により抵抗分割した電圧と上記所定電圧とを比較する
請求項１４から１６のいずれか一に記載のＩＣカード。
【請求項１８】
上記複数の抵抗素子の抵抗値は、電子デバイスを上記アンテナからの起電力が最も低くなる状態で使用したときの起電力に基づいて設定されている
請求項１７記載のＩＣカード。
【請求項１９】
上記比較器は、上記出力ノードの電位を複数の抵抗素子により抵抗分割した電圧と、上記電源線の電圧を複数の抵抗素子により抵抗分圧して生成した上記所定電圧とを比較する
請求項１４から１６のいずれか一に記載のＩＣカード。
【請求項２０】
上記複数の抵抗素子の抵抗値は、出力ノードの電位が上記電源線の電圧にトランジスタのしきい値電圧を加算した電圧以下である条件を満足するように設定されている
請求項１９記載のＩＣカード。
【請求項２１】
上記昇圧回路の昇圧部は、
上記昇圧ノードと上記チャージ用トランジスタとをそれぞれ複数有し、
上記複数のチャージトランジスタは対応する昇圧ノードとそれぞれ接続され、
各昇圧ノード間はそれぞれダイオード接続された電圧伝達用トランジスタにより接続され、
上記各昇圧ノードには、それぞれクロックに応答してポンピングを行うポンピング用キャパシタが接続されている
請求項１３から２０のいずれか一に記載のＩＣカード。
【請求項２２】
上記昇圧部は、上記昇圧ノードと上記チャージ用トランジスタとはそれぞれ一つであり、
上記チャージポンプ回路は、上記出力ノードの電位が所望の昇圧電圧にトランジスタのしきい値電圧を加算した電位に達するとポンピング動作を停止する
請求項１２または１３記載のＩＣカード。
【請求項２３】
上記チャージポンプ回路は、
昇圧ノードと、
上記昇圧ノードと上記出力ノードとを接続するダイオード接続されたトランジスタと、
上記電源線と上記昇圧ノード間に接続され、上記昇圧モードに応じた信号電位により導通するトランジスタと、
上記昇圧ノードに接続され、クロックに応答してポンピングを行うポンピング用キャパシタと、を有し、
上記出力ノードが所定電位に達すると上記クロックの供給を停止してポンピング動作を停止する
請求項１２から２２のいずれか一に記載のＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナから発生された電力で動作する非接触型ＩＣカード等の電子デバイスに適用可能な昇圧回路およびそれを搭載したＩＣカードに関するものである。
【背景技術】
【０００２】
近年、駅の改札や電子マネー用途、磁気カードの置換用途としてＩＣカードが普及してきている。ＩＣカードは、大きく分けて、カード面にホストとの接触用の接点を持つ接触式のカードと、接点を持たない非接触式のカードに分けられる。
【０００３】
非接触式のＩＣカードは、内部に配置されたアンテナを介して微弱電磁波でホストと通信して必要な情報のやり取りを行うため、パスケースや財布から取出さないでも処理が行え、使い勝手は良い。
この処理におけるＩＣカード内での動作は、アンテナで微弱な電磁波を受けてそれを電圧に変換してホストからの信号を取出すと共に、その電圧を用いてＩＣカード内のＬＳＩを動作させて必要な処理を行う。このため、この構成のＬＳＩでは使用できる電力に上限がある。
【０００４】
一方で、ＩＣカードはお金や機密情報等、ホストとやり取りするための機密情報をＬＳＩ内の不揮発性メモリに保持していて、これを狙う攻撃者からの攻撃にさらされる危険性が存在する。
【０００５】
攻撃方法の１つとして、電圧を仕様の範囲外に設定して誤動作を発生させて、その出力値を解析して機密情報を取出す攻撃がある。ＩＣカード内で発生する電力は、微弱な電磁波を発生するホストとＩＣカードの距離の２乗に反比例するため、内部発生する電圧が仕様の下限以下になる位置にＩＣカードを設定（配置）すれば、ＣＰＵ動作やメモリの読み出し・書き換え動作において誤動作が発生する可能性がある。これは、通常使用時にも発生しうる。
【０００６】
非接触のＩＣカードの使用に際しては、ＩＣカードを微弱な電磁波の発生源に（１）近づける（２）保持する（３）遠ざける。という動作が必ずあり、（３）の遠ざける動作において、ＩＣカード内ではアンテナから発生する電圧が低下していき、ついにはＬＳＩの動作保証電圧以下に低下し、この時ＬＳＩが動作中の場合、誤動作を発生する。
【０００７】
これに対処するため、通常は、ＩＣ内で電源電圧が仕様の範囲外になるとそれを検知してＣＰＵに対してリセット要求を発生させる異常電圧検知回路（耐タンパー回路）を搭載している。この回路は、絶えず動作しているため、回路設計時には、電源電圧が検知電圧より低下しないように制御する必要がある。
【０００８】
一方で、駅の改札等に使われる交通系の非接触式のＩＣカードでは、改札での人の流れをスムースにする観点から、一回の処理に要する時間に上限が設定されている。
一連の処理において、長い処理時間を要するものに、不揮発性メモリのデータ書き換えがある。不揮発性メモリはその書き換えに高電圧（数ボルト〜２０ボルト）を必要とし、その電圧は昇圧回路を用いて電源電圧から発生させる。
データの書き換えには、たとえばＦＮトンネリングという物理現象を用いるが、この現象は昇圧回路の出力が所定の電圧に達しないと書き換え動作は起こらないため、所望の電圧への到達時間の短縮が書き換え時間の短縮につながる。
【０００９】
昇圧時間短縮のために昇圧回路へ供給するクロック周波数を上げる方法がある。しかし、この場合、昇圧回路での消費電流が増加し、それに伴って電源電圧が低下して電源電圧の仕様以下になると異常電圧検知回路が動作してシステムリセットが起動されるおそれがある。
【００１０】
図１は、リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【００１１】
このＩＣカード１は、図１に示すように、アンテナ２およびＬＳＩ３により形成される。ＬＳＩ３には、整流回路４、平滑キャパシタ５、基準電圧発生回路６、定電圧化回路７、保持キャパシタ８、異常電圧検知回路（耐タンパー回路）９、ＣＰＵ１０、ロジック回路１１、不揮発性メモリ（ＥＥＰＲＯＭ）１２、マスクＲＯＭ１３、ＳＲＡＭ１４、および通信回路１５が集積化されている。
【００１２】
ＬＳＩ３にアンテナ２が接続された状態でＩＣカード１に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ２で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１５を通して通信データおよびクロック信号が取出されてＣＰＵ１０およびロジック回路１１に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路４で整流された後、図２（Ｃ）に示すように、キャパシタ５により平滑化され、図２（Ｄ）に示すように、定電圧化回路で一定の電圧値“Ｖｃｃ”に制御して、ＣＰＵ１０やロジック回路１１およびメモリ回路(不揮発性メモリ１２、マスクＲＯＭ１３，ＳＲＡＭ１４)の電源線１６に供給される。
定電圧化回路７では、電源線１６の電圧が常にＶｃｃになる様に制御しているが、電力の元はアンテナで変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路９に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１６につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００１３】
このＩＣカードの動作において、その消費電力が大きくなおかつ処理時間の長いものに、不揮発性メモリのデータ書き換えがある。
たとえば不揮発性メモリとして図３に示す構造のＥＥＰＲＯＭ（たとえば特許文献１参照）を用いる場合を考える。
図３のＥＥＰＲＯＭ２０は、メモリセル２１、ドレイン側選択トランジスタ２２、ソース側選択トランジスタ２２を有する。
このＥＥＰＲＯＭは、消去・書込動作はＮＡＮＤフラッシュメモリと同じオペレーションで動作し、異なる点は、選択トランジスタ２２，２３で挟まれた間に配置されるセルが複数個の直列接続されているセルではなく、１個のセル２１である点である。
【００１４】
セルが１個であるため、通常のＮＡＮＤフラッシュメモリに比べて読み出し時のセル電流が大きく、高速な読み出しが実現できるという特徴があり、なおかつ、ＮＡＮＤフラッシュメモリと同じプロセス技術が用いられているため、消去・書込動作および信頼性の点で同じ利点を持つという特徴がある。
【００１５】
このＥＥＰＲＯＭの各動作時の各ノードへの印加電圧の例を図４に示す。
図４において、ＶBLは選択トランジスタ２２のドレインが接続されるビット線ＢＬの電圧を、ＶＤＳＧは選択トランジスタ２２のゲート電極ＤＳＧが接続されるドレイン側選択ゲート線ＤＳＧＬの電圧を、ＶＷＬはセル２１のコントロールゲートＣＧが接続されるワード線ＷＬの電圧を、ＶＳＳＧは選択トランジスタ２３のゲート電極ＳＳＧが接続されるソース側選択ゲート線ＳＳＧＬの電圧を、ＶSLは選択トランジスタ２３のソースが接続されるソース線ＳＬの電圧を、Ｖpwellはメモリウェル２４のｐウェルに印加される電圧をそれぞれ示している。
【００１６】
図５は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００１７】
図５の不揮発性メモリ３０（図１の不揮発性メモリ１２に相当）は、シーケンスコントローラ(Sequence Controller)３１、ＡＮＤゲート３２、昇圧回路３３、ウェルコントロール回路３４、メモリアレイ３５、アドレスバッファ３６、プリデコーダ３７Ｒ，３７Ｃ、ロウデコーダ(Row Decoder)３８、並びに、センスアンプＳＡおよびデータラッチ３９を有する。
【００１８】
この不揮発性メモリ３０においては、ＣＰＵ１０より命令が起動されたとき、それをシーケンシャルコントローラ３１で受けて、各回路ブロックに対して必要な制御を行う。
昇圧回路３３は、シーケンシャルコントローラ３１がイレーズライトイネーブル（ＥＷ：Erase Write Enable)信号をハイレベルに設定したときにＡＮＤゲート３２によるクロックＣＬＫが供給されて昇圧動作が可能となる。
【００１９】
図６は、図５の昇圧回路の構成例を示す回路図である。
【００２０】
図６の昇圧回路３３は、昇圧ノードＮＤ０〜ＮＤｎ＋１、ゲートとドレインが接続されたｎチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタにより形成される電圧伝達用トランジスタＴ１−０〜Ｔ１−ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ２−０〜Ｔ２−ｎ＋１、ＮＭＯＳトランジスタＴ３〜Ｔ５、ポンピング用キャパシタＣ１−０〜Ｃ１−ｎ、保持用キャパシタＣ２、３入力ＡＮＤゲートＡＤ１、インバータＩＮＶ１〜ＩＮＶ３、抵抗素子Ｒ１，Ｒ２、および比較器ＣＯＭＰ１を有している。
【００２１】
このような構成を有する不揮発性メモリ３０（１２）において、ＣＰＵ１０から消去または書込命令が起動された場合、シーケンスコントローラ３１によりＥＷ(Erase Write Enable)信号がハイレベルに設定され、昇圧回路３３にクロックＣＬＫが供給されて昇圧動作が開始される。
昇圧電圧Ｖｐｐは、ロウデコーダ３８およびウェルコントロール回路３４に供給され、書き込み時にはロウデコーダ３８により選択されたワード線に昇圧電圧Ｖｐｐが供給され、消去時にはウェルコントロール回路３４からメモリアレイ３５のウェル３５ａに昇圧電圧Ｖｐｐが供給される。
昇圧電圧Ｖｐｐは、抵抗素子Ｒ１と抵抗素子Ｒ２で抵抗分割された電圧と基準電圧発生回路６からの電圧Ｖｒｅｆを比較回路ＣＯＭＰ１で比較し、その比較結果によってクロックがON/OFFされる制御が行われて所望の電圧に保持される。
【００２２】
通常、昇圧回路の到達電圧は、チャージポンプ（Charge pump）回路の段数をｎとしたとき、次のように表される。
【００２３】
【数１】
2008011635.tif 000003
【００２４】
ここで、Ｖｔｈ［i］は、i段目のチャージポンプ（Charge Pump）のダイオード接続されたトランジスタＴ１（−０〜ｎ）のしきい値電圧Ｖｔｈを示し、通常は、昇圧電圧が高くなると、バックバイアス（Back Bias）効果によって高電圧側の段で上昇するが、何らかの対策を施してバックバイアス（Back Bias）効果を相殺する構成を採っているものとする（たとえば特許文献２参照）。
【００２５】
この場合、昇圧回路の到達電圧は、次のように表される。
【００２６】
【数２】
2008011635.tif 000004
【００２７】
ここで、たとえばＶｃｃ＝２．５Ｖ，Ｖｔｈ＝０．５Ｖ，Ｖｐｐ＝２０Ｖとした場合、ｎ＝１０となる。実際には、昇圧回路の到達電圧は、必要な電流を取出せるようにするために、１〜２Ｖのマージンを持たせる必要があり、また、Ｖｃｃは仕様の下限、Ｖｔｈはプロセスバラツキを考慮してワースト条件で設定する必要があり、その場合少なくともｎ＝１３〜１４段は必要となる。
さらに、微細化に伴って電源電圧が１．８Ｖとなった場合は、ｎ＝１９〜２０段が必要となる。また、昇圧回路の負荷は、書込時はワード線１本だが、消去時はメモリアレイ３５のウェル３５ａを電圧Ｖｐｐに充電する必要があり、書き込み時の数倍となる。
【００２８】
設計においては、昇圧電圧Ｖｐｐに到達する時間とその期間の消費電流を最適化するために、たとえば同じ昇圧回路を複数個配置し、書き込み時にはそのうちの１個、消去時には全てを動作させる等の制御を行う。
一般的に、ＩＣカードで使われるＥＥＰＲＯＭに格納するデータ量はそれほど要求されないが、容量にかかわらず昇圧回路は必要であり、なおかつ、電源電圧が低くなると昇圧回路の段数も増え、ＥＥＰＲＯＭブロックの大半を昇圧回路が占めることになる。
【００２９】
図７（Ａ），（Ｂ）は、図６の昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
【００３０】
消去または書込命令が起動されると、昇圧回路の出力は幾つかのスイッチ（ＳＷ）回路を介して負荷に接続され、負荷電圧は徐々に上昇していく。消去動作では、この間、ＥＥＰＲＯＭ動作の最大の電流が流れる。負荷は容量負荷であるため、負荷電圧が所望の電圧に達すると、その後はリークを補償するだけの動作に切替わり、昇圧電流は激減する。
そして、所定の消去または書込時間経過後、放電トランジスタＴ５を動作させて負荷の電荷の放電を開始すると同時に、昇圧回路動作を停止する。放電に設定された時間が経過した時点で、設定されていた消去または書込動作を終了すると共に、リードイネーブル（ＲＤ：Read Eｎable)信号をハイレベルにしてトランジスタＴ４をＯＮさせて、出力“Ｖpout”をＶcc−Ｖthに充電する。
【特許文献１】特開２０００−１４９５８１号公報
【特許文献２】特開平６−２７６７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、以上の動作説明で見えてきた課題として、以下が挙げられる。
電圧Ｖｃｃから高電圧Ｖｐｐを生成するための昇圧回路の面積は大きく、その動作電流も大きい。
昇圧回路の動作は、その動作電流に起因する電源線の電圧降下で異常電圧検出回路９が動作しないように制御する必要があり、消去・書込電圧に到達するまでの時間の短縮には限界がある。
【００３２】
本発明の目的は、チャージポンプ回路の段数を減らすことによって昇圧回路の面積を削減し、なおかつ、昇圧動作時の消費電流を減少させ、同時に昇圧電圧に到達するまでの時間を短縮させることが可能な昇圧回路およびＩＣカードを提供することにある。
【課題を解決するための手段】
【００３３】
本発明の第１の観点は、内部アンテナで発生させた電力で動作する電子デバイスに搭載される昇圧回路であって、上記アンテナの起電力を整流、平滑化した電圧を供給する電源線と、少なくとも一つの昇圧ノードと、上記電源線と当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源線と当該昇圧ノード間の導通状態が制御される少なくとも一つのチャージ用トランジスタと、を含む昇圧部と、上記昇圧部のチャージ用トランジスタの制御端子に接続された出力ノードを有し、昇圧モードに応じた信号が入力されると、クロック信号に応答して上記出力ノードの電位をポンピングして上昇させるチャージポンプ回路と、上記昇圧ノードに接続された出力端子から処理モードに応じた電圧を供給対象に出力する出力部と、を有する。
【００３４】
本発明の第２の観点は、内部アンテナで発生させた電力で動作するＩＣカードであって、上記アンテナの起電力を整流、平滑化する回路と、上記整流、平滑化された電圧を定電圧化する定電圧化回路と、上記定電圧化回路の定電圧により駆動し、上記定電圧より高い電圧で動作する昇圧モードを含む回路と、を少なくとも有し、上記昇圧モードを含む回路は、上記整流、平滑化された電圧を供給する電源線が接続された昇圧回路を含み、上記昇圧回路は、少なくとも一つの昇圧ノードと、上記電源線と当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源線と当該昇圧ノード間の導通状態が制御される少なくとも一つのチャージ用トランジスタと、を含む昇圧部と、上記昇圧部のチャージ用トランジスタの制御端子に接続された出力ノードを有し、昇圧モードに応じた信号が入力されると、クロック信号に応答して上記出力ノードの電位をポンピングして上昇させるチャージポンプ回路と、上記昇圧ノードに接続された出力端子から処理モードに応じた電圧を供給対象に出力する出力部と、有する。
【発明の効果】
【００３５】
本発明によれば、消去・書込命令起動後、実際に動作が開始されるまでの時間が削減され、結果的にデータ書き換え時間を短縮できる。また、消費電流およびレイアウト面積の削減も実現できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３７】
＜第８実施形態＞
図８は、本発明の第１の実施形態に係るリモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【００３８】
このＩＣカード(電子デバイス)１００は、図８に示すように、アンテナ１１０およびＬＳＩ(集積回路)１２０により形成される。ＬＳＩ１２０には、整流回路１２１、平滑キャパシタ１２２、基準電圧発生回路１２３、定電圧化回路１２４、保持キャパシタ１２５、異常電圧検知回路（耐タンパー回路）１２６、ＣＰＵ１２７、ロジック回路１２８、不揮発性メモリ（ＥＥＰＲＯＭ）１２９、マスクＲＯＭ１３０、ＳＲＡＭ１３１、および通信回路１３２が集積化されている。
【００３９】
本実施形態のＩＣカード１００は、アンテナ１１０からの起電力を整流・平滑した電圧を、不揮発性メモリ１２９の昇圧回路のプリチャージ（Pre Charge）部に直接供給し、さらに後で詳述するように、チャージポンプ（Charge Pump）回路を用いた高圧スイッチ回路を配置し、その出力を昇圧回路のプリチャージトランジスタのゲートに印加する構成を採用している。
【００４０】
ＬＳＩ１２０にアンテナ１１０が接続された状態でＩＣカード１００に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ１１０で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１３２を通して通信データおよびクロック信号が取出されてＣＰＵ１２７およびロジック回路１２８に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路１２１で整流された後、図２（Ｃ）に示すように、キャパシタ１２２により平滑化され、その出力電圧（Ｖｐ＿ｉｎ）は、図２（Ｄ）に示すように、定電圧化回路によってＶｃｃに定電圧化されてＣＰＵ１２７やロジック回路１２８およびメモリ回路(不揮発性メモリ１２９、マスクＲＯＭ１３０，ＳＲＡＭ１３１)の電源線１３３に供給される。
【００４１】
定電圧化回路１２４では、電源線１３３の電圧が常にＶｃｃになるように制御しているが、電力の元はアンテナ１１０で変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路１２６に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１３３につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００４２】
定電圧化回路１２４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１２４１、比較器１２４２、抵抗素子１２４３，１２４４を有する。
この定電圧化回路１２４においては、比較器１２４２の非反転入力（＋）に供給される基準電圧発生回路１２３による基準電圧Ｖｒｅｆと抵抗素子１２４３，１２４４で分圧された出力電圧を比較し、出力電圧Ｖｃｃが一定となるように、ＰＭＯＳトランジスタ１２４１のゲート電圧を制御している。
【００４３】
以下に、不揮発性メモリ１２９の全体構成および昇圧回路の具体的な構成について説明する。
【００４４】
図９は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００４５】
図９の不揮発性メモリ２００（図８の不揮発性メモリ１２９に相当）は、シーケンスコントローラ(Sequence Controller)２０１、ＡＮＤゲート２０２、昇圧回路２０３、ウェルコントロール回路２０４、メモリアレイ２０５、アドレスバッファ２０６、プリデコーダ２０７Ｒ，２０７Ｃ、ロウデコーダ(Row Decoder)２０８、並びに、センスアンプＳＡおよびデータラッチ２０９を有する。
【００４６】
この不揮発性メモリ２００においては、ＣＰＵ１２７より命令が起動されたとき、それをシーケンシャルコントローラ２０１で受けて、各回路ブロックに対して必要な制御を行う。
そして、昇圧回路２０３は、平滑化後のＶｐ＿ｉｎが直接供給され、電圧シーケンシャルコントローラ２０１がＥＷ(Erase Write Enable)信号をハイレベルに設定したときにＡＮＤゲート２０２によるクロックＣＬＫが供給されて昇圧動作が可能となる。
【００４７】
以下に、不揮発性メモリ１２９に配置される昇圧回路について詳述する。
なお、本第１の実施形態に係る昇圧回路は、平滑された電圧の下限値が、昇圧電圧Ｖｐｐより低い場合に対応可能な回路として形成されている。
【００４８】
図１０は、本第１の実施形態に係る昇圧回路の構成例を示す回路図である。
【００４９】
昇圧回路２０３は、図１０に示すように、昇圧部２１０と、昇圧部２１０の前段に配置されたチャージポンプ回路２２０を有する。
【００５０】
昇圧部２１０は、昇圧ノードＮＤ０〜ＮＤｎ＋１、ゲートとドレインが接続されたＮＭＯＳトランジスタにより形成される電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ１２−０〜Ｔ１２−ｎ、ＮＭＯＳトランジスタＴ１３〜Ｔ１５、ポンピング用キャパシタＣ１１−０〜Ｃ１１−ｎ、保持用キャパシタＣ１２、３入力ＡＮＤゲートＡＤ１１、インバータＩＮＶ１１〜ＩＮＶ１３、抵抗素子Ｒ１１，Ｒ１２、および比較器ＣＯＭＰ１１を有している。
【００５１】
なお、ノードＮＤｎ＋１はキャパシタにより直接的に昇圧されるノードではないが、トランジスタＴ１１−ｎにより昇圧されたノードＮＤｎの電圧が伝達されるノードであり、ここでは、昇圧ノードとしている。
また、昇圧部２１０は、昇圧ノードＮＤｎ＋１が出力電圧ＴＯＵＴに接続されており、トランジスタＴ１４、Ｔ１５、およびキャパシタＣ１２により出力部２１１が形成されている。
【００５２】
昇圧部２１０において、電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎがノードＮＤ０とＮＤｎ＋１間に直列に接続され、各トランジスタのソースとドレインとの接続点によりノードＮＤ１〜ＮＤｎが形成されている。電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎはゲートが自身のドレインに接続されたダイオード接続を形成している。
プリチャージ用トランジスタＴ１２−０〜Ｔ１２−ｎはそれぞれ平滑化後の電圧Ｖｐ＿ｉｎの供給線２３０と対応する各ノードＮＤ０〜ＮＤｎとの間にドレイン・ソースが接続され、各ゲートがチャージポンプ回路２２０の高圧出力ライン（出力ノード）に共通に接続されている。
ポンピング用キャパシタＣ１１−０〜Ｃ１１−ｎは、一方の電極が対応する各ノードＮＤ０〜ＮＤｎに接続され、偶数ノードＮＤ０、ＮＤ２、・・に接続されたキャパシタＣ１１−０、Ｃ１１−２、・・の他方の電極はインバータＩＮＶ１１の出力に接続され、奇数ノードＮＤ１、ＮＤ３、・・に接続されたキャパシタＣ１１−１、Ｃ１１−３、・・の他方の電極はインバータＩＮＶ１３の出力に接続されている。
インバータＩＮＶ１１の入力はＡＮＤゲートＡＤ１１の出力に接続されている。ＩＮＶ１３の入力はインバータＩＮＶ１２の出力に接続され、インバータＩＮＶ１２の入力はＡＮＤゲートＡＤ１１の出力に接続されている。
ＡＮＤゲートＡＤ１１の第１入力はチャージポンプ回路２２０の信号出力ラインに接続され、第２入力がクロックＣＬＫの入力ラインに接続され、第３入力が比較器ＣＯＭＰ１１の出力に接続されている。
【００５３】
抵抗素子Ｒ１１の一端がノードＮＤｎ＋１に接続され、他端が抵抗素子Ｒ１２の一端に接続され、その接続点が比較器ＣＯＭＰ１１の反転入力（−）に接続されている。抵抗素子Ｒ１２の他端はトランジスタＴ１３のドレインに接続され、トランジスタＴ１３のソースは接地され、ゲートはＥＷ信号の供給ラインに接続されている。また、比較器ＣＯＭＰ１１の非反転入力（＋）は基準電圧Ｖｒｅｆの供給ラインに接続されている。
トランジスタＴ１４のドレイン・ソースは電圧Ｖｃｃの供給ラインとノードＮＤｎ＋１にそれぞれ接続され、ゲートがＲＤ(Read Enable)信号の供給ラインに接続されている。
キャパシタＣ１２の一方の電極がノードＮＤｎ＋１に接続され、他方の電極が接地されている。
トランジスタＴ１５のドレインがノードＮＤｎ＋１に接続された出力端子ＴＯＵＴに接続され、ソースが接地され、ゲートがＤＩＳ信号の供給ラインに接続されている。
【００５４】
チャージポンプ回路２２０は、ＮＭＯＳトランジスタＴ２１，Ｔ２２，Ｔ２３、出力ノードＮＤ２１、昇圧ノードＮＤ２２、抵抗素子Ｒ２１，Ｒ２２、比較器ＣＯＭＰ２１、ＡＮＤゲートＡＤ２１、およびインバータＩＮＶ２１を有する。
【００５５】
トランジスタＴ２１のドレインがＥＷ信号の供給ラインに接続され、ソースがトランジスタＴ２２のゲート、および出力ノードＮＤ２１に接続されている。
トランジスタＴ２２のドレインが平滑化後の電圧Ｖｐ＿ｉｎの供給線２３０に接続され、ソースが昇圧ノードＮＤ２２に接続されている。
トランジスタＴ２３のドレインおよびゲートがノードＮＤ２２に接続され、ソースが出力ノードＮＤ２１に接続されている。すなわち、トランジスタＴ２３はダイオード接続されて電圧伝達用トランジスタとして機能する。
ポンピング用キャパシタＣ２１は、一方の電極がノードＮＤ２２に接続され、他方の電極はＡＮＤゲート２１の出力に接続されている。
ＡＮＤゲート２１の第１入力はＥＷ信号の供給ラインに接続され、第２入力がクロックＣＬＫの入力ラインに接続され、第３入力が比較器ＣＯＭＰ２１の出力およびインバータＩＮＶ２１の入力に接続されている。インバータＩＮＶ２１の出力が昇圧部２１０のＡＮＤゲートＡＤ１１の第１入力に接続されている。
抵抗素子Ｒ２１の一端が出力ノードＮＤ２１に接続され、他端が抵抗素子Ｒ２２の一端に接続され、その接続点が比較器ＣＯＭＰ２１の反転入力（−）に接続されている。抵抗素子Ｒ１２の他端は接地されている。また、比較器ＣＯＭＰ２１の非反転入力（＋）は基準電圧Ｖｒｅｆの供給ラインに接続されている。
【００５６】
チャージポンプ回路２２０の出力ノードＮＤ２１は昇圧部２１０のプリチャージ用トランジスタＴ１２−０〜Ｔ１２−ｎのゲートに接続されている。
さらに、出力ノードＮＤ２１は、その電圧を抵抗素子Ｒ２１、Ｒ２２で抵抗分割され、その分割電圧と基準電圧（Ｖref）を比較器ＣＯＰＭ２１で比較して、その結果により出力ノードＮＤ２１の電圧が一定電圧に保持されるようにクロックＣＬＫのキャパシタＣ２１への印加を制御している。
また、この比較器ＣＯＭＰ２１の比較結果の反転信号は、昇圧部２１０のクロックＣＬＫをON/OFF 制御するＡＮＤゲート１１にも入力され、出力ノードＮＤ２１の電圧が所定の電圧に達するまでは昇圧部２１０へのクロックＣＬＫの入力を止めている。
【００５７】
次に、この昇圧回路の動作を、図１１（Ａ），（Ｂ）に関連付けて説明する。
【００５８】
まず、消去および書込命令が起動されていないとき、ＥＷ（Erase Write Enable )信号はローレベルであるため、チャージポンプ回路２２０の出力ノードＮＤ２１もローレベルであり、昇圧部２１０のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎは全てオフ（ＯＦＦ）している。このとき、リードイネーブル（ＲＤ：Read Enable)信号がハイレベルであり、昇圧部２１０のトランジスタＴ１４がオン（ＯＮ）している。これにより、出力“Ｖｐout”はVcc−Ｖｔｈに設定されている。
【００５９】
消去または書込命令が起動されてＥＷ信号がハイレベルになったとき、チャージポンプ回路２２０の出力ノードＮＤ２１がVcc−Vthに充電され、プリチャージトランジスタＴ１２−０〜Ｔ１２−ｎによって昇圧部２１０のダイオード接続された電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端はVcc-2Vthに充電され、同時にトランジスタＴ２２がオンしてノードＮＤ２２はＶｐ＿ｉｎからの充電によりVcc−2Vthに充電される。
その後、クロックＣＬＫの立ち上がりによりノードＮＤ２２はＶｃｃだけ上昇して2Vcc−2Vthとなる。この時、トランジスタＴ２２はカットオフ（Cut off）するが、ダイオード接続されているトランジスタＴ２３がオンしてノードＮＤ２２からノードＮＤ２１へ電荷が移動し、ノードＮＤ２１の電位は上昇する。
これにより、昇圧部２１０のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎはさらにオンして昇圧部２１０のダイオード接続された電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端の電位は上昇する。
【００６０】
その後、クロックＣＬＫの立ち下がりにより、チャージポンプ回路２２０のノードＮＤ２２はＶｃｃだけ下がり、ダイオード接続のトランジスタＴ２３はオフし、トランジスタＴ２２は再びオンするが、電荷の移動によって出力ノードＮＤ２１の電位が上昇しているため、ゲートがノードＮＤ２１に接続されているトランジスタＴ２２はさらにオンし、ノードＮＤ２２の電位は前回より上昇する。
再びクロックＣＬＫが立ち上がると、ノードＮＤ２２の電位はＶｃｃ だけ持ち上がり、これによりトランジスタＴ２２はオフするが、トランジスタＴ２３がオンしてノードＮＤ２２からノードＮＤ２１へ電荷が移動し、ノードＮＤ２１の電位は上昇する。
これにより、昇圧部２１０のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎはさらに開いて（オンして）、昇圧部２１０のダイオード接続された電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端の電位は上昇する。
なお、この時の昇圧部２１０の電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端の充電電流は、アンテナ１１０の起電力を整流・平滑化した出力（Ｖｐ_ｉｎ）より供給され、Ｖｃｃ電源系の消費電流は増加させず、Ｖｃｃ線の電圧降下も起こさない。
【００６１】
以後、これらの動作を繰り返すことにより、出力ノードＮＤ２１の電位はクロックＣＬＫの立ち上がり毎に上昇していき、その電位が［Ｖ(ND21)＝（１＋RV21/RV22）×Ｖref］を越えると、比較器ＣＯＭＰ２１の出力がローレベルに反転して出力ノードＮＤ２１の電圧の上昇は停止する。なお、RV21は抵抗素子Ｒ２１の抵抗値を、RV22は抵抗素子Ｒ２２の抵抗値を示している。
【００６２】
このときの、昇圧部２１０のダイオード接続された電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端は、次のように充電されている。
【００６３】
【数３】
2008011635.tif 000005
【００６４】
ここまでの過程で、図１０中の点線で囲まれたチャージポンプ回路２２０の負荷（ノードＮＤ２１）容量は、昇圧部２１０のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎのゲート容量だけであるため、十分小さく、短期間で所望の電圧に到達する。
この間、ＥＥＰＲＯＭで消費される消費電流は、チャージポンプ回路２２０の電流が主であり、なおかつ、昇圧回路２０３の出力ノード“Ｖｐout”の充電電流は、アンテナ１１０から発生した起電力を整流・平滑したものから供給されるため、この電圧に到達するまでのＶｃｃ系電源の動作電流の値は、通常の構成に比べて極めて小さい。
【００６５】
チャージポンプ回路２２０の比較器ＣＯＭＰ２１の出力がローレベルに反転すると、昇圧動作は昇圧部２１０へ移る。
これ以後、消去・書き込みに必要な電圧に達するまでの時間は、通常の構成の昇圧回路で、出力電圧が上記“Ｖ（ND21）−Ｖｔｈ”から最終的な出力電圧Ｖｐｐに到達するまでの時間と同じである。
この“Ｖ（ND21）−Ｖｔｈ”は、プロセス上のワースト条件で製造したＩＣカードをアンテナからの起電力が最も低くなる状態で使用したときの起電力から抵抗値“ＲＶ２１”，ＲＶ２２”を決定して設定される。そして、比較器ＣＯＭＰ２１の出力がローレベルに反転して、昇圧動作による昇圧動作に移行した時点で、昇圧部２１０のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎはカットオフ（Cut Off）する必要がある。
これは、プリチャージトランジスタＴ１２−０〜Ｔ１２−ｎがカットオフしていないと、昇圧部２１０で昇圧した電圧がプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎを介して“Ｖｐ＿ｉｎ”の供給線（電源線）２３０へ逆流し、昇圧回路２０３の出力ノード“Ｖpout”が上昇しなくなるためである。すなわち、以下の関係式を満たす必要があり、これを満たすように、抵抗素子Ｒ２１、Ｒ２２の抵抗値“ＲＶ２１”と“ＲＶ２２”を設定する必要がある。
【００６６】
【数４】
2008011635.tif 000006
【００６７】
そして、これを満たす範囲で、“Ｖ（ND21）−Ｖｔｈ”が、昇圧回路の到達電圧“Ｖｐｐ”に近いほど、昇圧時間・昇圧電流共に小さくなる。また、昇圧回路の段数は次式のようになる。
【００６８】
【数５】
2008011635.tif 000007
【００６９】
これにより、次式のように表される。
【００７０】
【数６】
2008011635.tif 000008
【００７１】
ここで、たとえばＶｃｃ＝２．５Ｖ，Ｖｔｈ＝０．５Ｖ，Ｖｐｐ＝２０Ｖ，（１＋ＲＶ２１/ＲＶ２２）×Ｖref＝１０Ｖとした場合、ｎ＝5.25となる。実際には、昇圧回路の到達電圧は、必要な電流を取出せる様にするために、１〜２Ｖのマージンを持たせる必要があり、また、Ｖｃｃは仕様の下限、Ｖｔｈはプロセスバラツキを考慮してワースト条件で設定する必要があり、その場合少なくともｎ＝６〜７段は必要となるが、この値は通常の構成の半分程度であり、省面積化が図れる。
そして、昇圧回路の消費電流は、Charge Pump の段数にほぼ比例するため、この例の場合、半分程度に削減できる。
【００７２】
このように、第１の実施形態によれば、通常の構成に比べて、消去・書込命令起動後、実際に動作が開始されるまでの時間が削減され、結果的にデータ書き換え時間を短縮できる。また、消費電流およびレイアウト面積の削減も実現できる。この構成は、アンテナから発生した起電力を整流・平滑化したノード“Ｖp_in”の電圧値に関係なく適用できる。
【００７３】
＜第２実施形態＞
図１２は、第２の実施形態に係る昇圧回路の構成例を示す回路図である。また、図１３、および図１４（Ａ），（Ｂ）は第２の実施形態に係る昇圧回路の動作を説明するための図である。
【００７４】
本第２の実施形態に係る昇圧回路２０３Ａが第１の実施形態に係る昇圧回路２０３（図１０）と異なる点は、チャージポンプ回路２２０Ａの比較器ＣＯＭＰ２１のリファレンス（Reference）入力（非反転入力）を、基準電圧発生回路１２３からの一定電圧“Ｖref”ではなく、アンテナ１１０から発生した電圧を整流・平滑化した電圧“Ｖｐ＿ｉｎ”を抵抗素子Ｒ２３、Ｒ２４で抵抗分圧した電圧を入力し、チャージポンプ回路２２０Ａの到達電位の最適化を図った点にある。
【００７５】
なお、抵抗素子Ｒ２１と抵抗素子Ｒ２２の接続点によりノードＮＤ２３が形成され、抵抗素子Ｒ２３と抵抗素子Ｒ２４の接続点によりノードＮＤ２４が形成されている。
【００７６】
第１の実施形態において、昇圧回路のプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎからの充電から、昇圧回路による昇圧動作への切換わる電圧は、プロセスのワースト条件で製造し、使用上のワースト条件（電磁波発生源との距離）で確実に（４）式を満たすように、抵抗素子Ｒ２１、Ｒ２２の抵抗値 “ＲＶ２１”と“ＲＶ２２”を設定する。
しかし、通常のプロセスセンター品を通常の範囲（電磁波発生源との距離の仕様以下）で使用する場合、“Ｖｐ＿ｉｎ”の電圧は高く、昇圧部２１０においてプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎによる充電から昇圧動作に移行する電圧を高くしても、次式を満たしていれば、昇圧動作に移行した時点でプリチャージトランジスタＴ１２−０〜Ｔ１２−ｎはカットオフしているため、昇圧回路の出力は最終的に所望の電圧に到達する。
【００７７】
【数７】
2008011635.tif 000009
【００７８】
そしてこの場合、昇圧部２１０の動作で上昇させる電圧値は小さくなるため、昇圧回路２０３Ａの出力が所定の電圧に達するまでの時間が短縮され、この間のＶｃｃ系電源線の消費電流は削減される。
【００７９】
このときの抵抗素子Ｒ２１〜Ｒ２４の抵抗値“ＲＶ２１”〜“ＲＶ２４”の設定は、（７）式を満たすように設定すればよい。たとえば、ＲＶ２１＝ＲＶ２３,ＲＶ２２＝ＲＶ２４に設定すれば、Ｖ（ND21）が上昇して Ｖｐ＿ｉｎになった時、プリチャージトランジスタＴ１２−０〜Ｔ１２−ｎによる充電から昇圧動作に切り換わるが、これは（７）式を満たすため、最終的に所望の電圧へ到達する。
そして、昇圧部２１０では、ダイオード接続された電圧伝達用トランジスタＴ１１−０〜Ｔ１１−ｎの両端がＶｐ＿ｉｎ−Ｖｔｈから昇圧が開始される。
【００８０】
第２の実施形態によれば、仕様はワースト条件で定義する必要があるため、第１の実施形態と同じであるが、内部では、所望の電圧に到達するまでの時間およびそれまでの消費電流が最も小さくなるように制御される。
【００８１】
＜第３実施形態＞
図１５は、第３の実施形態に係る昇圧回路の構成例を示す回路図である。また、図１６（Ａ），（Ｂ）は第３の実施形態に係る昇圧回路の動作を説明するための図である。
【００８２】
本第３の実施形態に係る昇圧回路２０３Ｂが第１の実施形態に係る昇圧回路２０３（図１０）と異なる点は、昇圧部のプリチャージトランジスタ、電圧伝達用トランジスタ、ポンピング用トランジスタ、ＡＮＤゲート、比較器、抵抗素子、インバータを取り去った構成とし、平滑化された電圧の下限値が、昇圧電圧Ｖｐｐより高い場合の対応可能にしたことにある。
そして、ドレインが電圧Ｖｐ＿ｉｎの供給線２３０に接続されソースが出力端子ＴＯＵＴに接続され、ゲートがチャージポンプ回路２２０の出力ノードＮＤ２１に接続されたチャージ用トランジスタＴ１６を設けている。
【００８３】
チャージポンプ回路２２０の動作は第１の実施形態と同じで、まず、消去・書込命令が起動されていてない場合、ＲＤ信号はハイレベルでトランジスタＴ１４はオンし、出力ノード“Ｖpout”はＶcc−Ｖthに充電されている。
消去または書込命令が起動されると、ＲＤ信号はローレベル、ＥＷ信号はハイレベルとなり、トランジスタＴ１４はオフすると同時にチャージポンプ回路２１０の出力ノードＮＤ２１がＶcc−Ｖth に充電され、ノードＮＤ２２はＶcc−２Ｖthに充電される。
この時、出力“Ｖpout”は Ｖcc-Ｖthに充電されているため、トランジスタＴ１６はオフ状態である。この後、チャージポンプ動作によって出力ノードＮＤ２１の電圧が上昇していくと、やがてトランジスタＴ１６はオンして、アンテナから発生した起電力を整流・平滑化した電圧“Ｖｐ＿ｉｎ”を出力“Ｖpout”に供給し、出力“Ｖpout”の電圧は徐々に上昇していく。
そして、チャージポンプ回路２２０内の出力ノードＮＤ２１の電圧が所望の電圧（Ｖpp＋Ｖth）に達した時、比較器ＣＯＭＰ２１の出力が反転し、チャージポンプ回路２２０のポンピング（Pumping）動作を停止し、出力電圧がＶｐｐを超えないように制御する。
【００８４】
これらの動作において、チャージポンプ回路２２０の負荷はトランジスタＴ１６のゲート容量のみであるため、出力ノードＮＤ２１がＶpp＋Ｖthに到達するまでの時間は通常の構成例および第１の実施形態に比べて短く、さらにこの間の消費電流は、“Ｖpout”の負荷電流は“Ｖｐ＿ｉｎ”より供給されるため、Ｖｃｃ系の消費電流はチャージポンプ動作だけであり、通常の回路に比べれば極めて少なく、第１の実施形態に比べてもかなり少ない。
回路規模は、昇圧回路部分が全くないため、レイアウト面積はかなり削減される。
【００８５】
アンテナで受けた磁力線を電圧に変換して、それでＬＳＩを動作させる構成のＩＣカードでは、Ｖｃｃ系回路で消費できる電流には上限があり、特に消費電流の大きいＥＥＰＲＯＭのデータ書き換え時は、その動作が終了するまで、他の回路ブロックの動作を停止するなどの制御が行われる。
このため、ＥＥＰＲＯＭのデータ書き換えと他の回路ブロックの動作を平行して行うことが困難でシリアルに実行され、ＩＣカードとしての処理時間が長くなっていた。ＥＥＰＲＯＭの消費電流で特に大きいのは昇圧回路動作であるが、第３の実施形態を用いた場合、他の回路ブロックの動作も平行して行うことが可能となり、ＩＣカードとしての処理時間も短縮できるメリットが生まれる。
【００８６】
第３の実施形態によれば、Ｖｐ＿ｉｎ＞Ｖpp＋Ｖth という制約はあるが、これが適用できた場合、通常構成及び第１、第２の実施形態に比べて、書き換え時間・消費電流およびレイアウト面積を削減することができる。
さらに、第３の実施形態の場合、ＥＥＰＲＯＭのデータ書き換えと並行に他の回路ブロックの動作を行うことが可能となり、ＩＣカードとしての一連の動作の処理時間削減が実現できる。
【図面の簡単な説明】
【００８７】
【図１】リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図２】ＩＣカードのＬＳＩ内における電源電圧Ｖｃｃの生成過程を説明するための図である。
【図３】不揮発性メモリとしてＥＥＰＲＯＭの構造例を示す図である。
【図４】図３のＥＥＰＥＯＭの動作電圧例を示す図である。
【図５】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図６】図５の昇圧回路の構成例を示す回路図である。
【図７】図６の昇圧回路の動作時の出力電圧の変化およびこの時の消費電流の概念図である。
【図８】本発明の第１の実施形態に係るリモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図９】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図１０】第１の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１１】第１の実施形態に係る昇圧回路の動作を説明するための図である。
【図１２】第２の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１３】第２の実施形態に係る昇圧回路の動作を説明するための図である。
【図１４】第２の実施形態に係る昇圧回路の動作を説明するための図である。
【図１５】第３の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１６】第３の実施形態に係る昇圧回路の動作を説明するための図である。
【符号の説明】
【００８８】
１００・・・ＩＣカード（電子デバイス）、１１０・・・アンテナ、１２０・・・ＬＳＩ(集積回路)、１２１・・・整流回路、１２２・・・平滑キャパシタ、１２３・・・基準電圧発生回路、１２４・・・定電圧化回路、１２５・・・保持キャパシタ、１２６・・・異常電圧検知回路（耐タンパー回路）、１２７・・・ＣＰＵ、１２８・・・ロジック回路、１２９・・・不揮発性メモリ（ＥＥＰＲＯＭ）、１３０・・・マスクＲＯＭ、１３１・・・ＳＲＡＭ、１３２・・・通信回路、２００・・・不揮発性メモリ（ＥＥＰＲＯＭ）、２０１・・・シーケンスコントローラ(Sequence Controller)、２０２・・・ＡＮＤゲート、２０３・・・昇圧回路、２０４・・・ウェルコントロール回路、２０５・・・メモリアレイ、２０５ａ・・・メモリウェル、２０６・・・アドレスバッファ、２０７Ｒ，２０７Ｃ・・・プリデコーダ、２０８・・・ロウデコーダ(Row Decoder)、２０９・・・センスアンプＳＡおよびデータラッチ、２０３，２０３Ａ，２０３Ｂ・・・昇圧回路、２１０・・・昇圧部、２１１・・・出力部、ＮＤ０〜ＮＤｎ＋１・・・昇圧ノード、Ｔ１１−０〜Ｔ１１−ｎ・・・電圧伝達用トランジスタ、Ｔ１２−０〜Ｔ１２−ｎ・・・プリチャージ用トランジスタ、Ｔ１３〜Ｔ１６・・・ＮＭＯＳトランジスタ、Ｃ１１−０〜Ｃ１１−ｎ・・・ポンピング用キャパシタ、Ｃ１２・・・保持用キャパシタ、ＡＤ１１・・・３入力ＡＮＤゲート、ＩＮＶ１１〜ＩＮＶ１３・・・インバータ、Ｒ１１，Ｒ１２・・・抵抗素子Ｒ１１，Ｒ１２、ＣＯＭＰ１１・・・比較器ＣＯＭＰ、２２０・・・チャージポンプ回路、Ｔ２１，Ｔ２２，Ｔ２３・・・ＮＭＯＳトランジスタ、ＮＤ２１・・・出力ノード、ＮＤ２２・・・昇圧ノード、Ｒ２１〜Ｒ２４・・・抵抗素子、ＣＯＭＰ２１・・・比較器、ＡＤ２１・・・3入力ＡＮＤゲート、ＩＮＶ２１・・・インバータ。
【図１】
2008011635.tif 000010
【図２】
2008011635.tif 000011
【図３】
2008011635.tif 000012
【図４】
2008011635.tif 000013
【図５】
2008011635.tif 000014
【図６】
2008011635.tif 000015
【図７】
2008011635.tif 000016
【図８】
2008011635.tif 000017
【図９】
2008011635.tif 000018
【図１０】
2008011635.tif 000019
【図１１】
2008011635.tif 000020
【図１２】
2008011635.tif 000021
【図１３】
2008011635.tif 000022
【図１４】
2008011635.tif 000023
【図１５】
2008011635.tif 000024
【図１６】
2008011635.tif 000025