(57)【要約】【課題】出力バッファ部を制御するノードの電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタ及びその駆動方法を提供する。【解決手段】本発明のシフトレジスタは、多数のステージのそれぞれが、第１ノード（Ｑ）により制御された第１クロック信号（Ｃ１）を出力ライン（Ｏｕｔ）に供給するプルアップトランジスタ（Ｔ５）と、第２ノード（ＱＢ）により制御された第１駆動電圧を出力ラインに供給するプルダウントランジスタ（Ｔ６）と、第１及び第２ノードを互いに相反するように制御する制御部（１０）と、前記第１ノードと前記第１クロック信号及び前記プルアップトランジスタとの間の寄生キャパシタ（ＣＤＧ、ＣＧＳ）による変動量を償う、第１ノードと第２クロック信号の入力ラインの間に接続された補償キャパシタとを具備する。【選択図】図４
2008282522.tif 000002
【特許請求の範囲】
【請求項１】
スタートパルスをシフトさせ、前記シフトされたスタートパルスを次の段に出力する多数のステージを有するシフトレジスタであって、前記多数のステージのそれぞれは、
第１ノードに制御されて第１クロック信号を出力ラインに供給するプルアップトランジスタと、
第１ノードに制御されて第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、
前記第１及び第２ノードを制御する制御部と、
前記第１ノードと第２クロック信号の入力ラインとの間に接続された補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号とは異なり、そして、
前記第１ノードでフローティングされた電圧を、前記補償キャパシタを経由した前記第２クロック信号のローレベルによるフローティングされた電圧とは反対方向に変化させるものであり、
前記第１クロック信号がローレベルからハイレベルへ移行する前に、前記第２クロック信号のローレベルを前記第１ノードに印加して、前記第１ノードの電圧をローレベルに維持することを特徴とするシフトレジスタ。
【請求項２】
スタートパルスをシフトさせ、前記シフトされたスタートパルスを次の段に出力する多数のステージを有するシフトレジスタを備える液晶表示パネルの駆動装置であって、前記多数のステージのそれぞれは、
第１ノードに制御されて第１クロック信号を出力ラインに供給するプルアップトランジスタと、
第２ノードに制御されて第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、
前記第１及び第２ノードを制御する制御部と、
前記第１ノードと第２クロック信号の入力ラインとの間に接続された補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号と異なり、そして、
前記第１ノードでフローティングされた電圧を、前記補償キャパシタを経由した前記第２クロック信号のローレベルによるフローティングされた電圧とは反対方向に変化させるものであり、
前記第１クロック信号がローレベルからハイレベルへ移行する前に、前記第２クロック信号のローレベルを前記第１ノードに印加して、前記第１ノードの電圧をローレベルに維持することを特徴とする液晶表示パネルの駆動装置。
【請求項３】
スタートパルスをシフトさせ、前記シフトされたスタートパルスを次の段に供給する多数のステージを有するシフトレジスタであって、前記多数のステージのそれぞれは、
第１ノードに制御されて第１クロック信号を出力ラインに供給するプルアップトランジスタと、
第２ノードに制御されて第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、
前記第１及び第２ノードを制御する制御部と、
前記第１ノードと前記第１駆動電圧の入力ラインとの間に接続された補償回路部とを具備し、前記補償回路部は前記第１駆動電圧を前記第１ノードに選択的に供給するものであり、そして、
前記第１ノードでフローティングされた電圧を、前記補償回路部を経由した前記第１駆動電圧のローレベルによるフローティングされた電圧とは反対方向に変化させるものであり、
前記第１クロック信号がローレベルからハイレベルへ移行する前に、前記第１駆動電圧のローレベルを前記第１ノードに印加して、前記第１ノードの電圧をローレベルに維持することを特徴とするシフトレジスタ。
【請求項４】
スタートパルスをシフトさせ、前記シフトされたスタートパルスを次の段に出力する多数のステージを有するシフトレジスタを駆動する方法であって、前記多数のステージのそれぞれは、第１ノードに制御されて第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードに制御されて第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、前記第１及び第２ノードを制御する制御部と、前記第１ノードと前記第１駆動電圧の入力ラインとの間に接続された補償回路部とを具備し、前記方法は、
前記補償回路部が前記第１ノードに前記第１駆動電圧を選択的に供給する段階を含み、
前記第１ノードでフローティングされた電圧を、前記第１駆動電圧のローレベルによるフローティングされた電圧とは反対方向に変化させるものであり、
前記第１クロック信号がローレベルからハイレベルへ移行する前に、前記第１駆動電圧のローレベルを前記第１ノードに印加して、前記第１ノードの電圧をローレベルに維持することを特徴とするシフトレジスタの駆動方法。
【請求項５】
スタートパルスをシフトさせ、前記シフトされたスタートパルスを次の段に出力する多数のステージを有するシフトレジスタを備える液晶表示パネルの駆動装置において、前記多数のステージのそれぞれは、
第１ノードに制御されて第１クロック信号を出力ラインに供給するプルアップトランジスタと、
第２ノードに制御されて第１駆動電圧を前記出力ラインに供給するプルダウントランジスタと、
前記第１及び第２ノードを制御する制御部と、
前記第１ノードと前記第１駆動電圧の入力ラインとの間に接続された補償回路部とを具備し、前記補償回路部は前記第１駆動電圧を前記第１ノードに選択的に供給するものであり、そして、
前記第１ノードでフローティングされた電圧を、前記補償回路部を経由した第１駆動電圧のローレベルによるフローティングされた電圧とは反対方向に変化させるものであり、
前記第１クロック信号がローレベルからハイレベルへ移行する前に、前記第１駆動電圧のローレベルを前記第１ノードに印加して、前記第１ノードの電圧をローレベルに維持することを特徴とする液晶表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置の駆動回路に関し、特にアモルファスシリコン薄膜トランジスタ（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）を利用したシフトレジスタとその駆動方法に関するものである。また、本発明は前記シフトレジスタを利用した液晶表示パネルの駆動装置に関するものである。
【背景技術】
【０００２】
テレビ及びコンピューターの表示装置で使われる液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を具備する。
【０００３】
液晶パネルにはゲートラインとデータラインが交差するように配列され、そのゲートラインとデータラインの交差で用意される領域に液晶セルが位置する。この液晶パネルには液晶セルのそれぞれに電界を印加するための画素電極と共通電極が用意される。画素電極のそれぞれはスイッチング素子である薄膜トランジスタのソース及びドレイン端子を経由してデータラインのいずれか一つに接続される。薄膜トランジスタのゲート端子はゲートラインのいずれか一つに接続される。
【０００４】
駆動回路は、ゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータドライバとを具備する。ゲートドライバは、スキャン信号をゲートラインに順次に供給して液晶パネル上の液晶セルを順次に駆動する。データドライバは、ゲートラインのいずれか一つにスキャン信号が供給される度に、データラインのそれぞれにビデオ信号を供給する。これによって、液晶表示装置は、液晶セル別にビデオ信号に従って、画素電極と共通電極の間に印加される電界により光透過率を調節して画像を表示する。
【０００５】
このような駆動回路で、ゲートドライバは、シフトレジスタを利用してゲートラインを順次に駆動させるためのスキャン信号を発生する。さらに、データドライバは、シフトレジスタを利用して、外部から入力されるビデオ信号を一定単位ずつ順次にサンプリングすることができるようにするサンプリング信号を発生する。
【０００６】
図１は一般的な２像シフトレジスタを図示したブロック図であり、図１に図示されたシフトレジスタは、従属的に接続された第１乃至第ｎステージを具備する。
【０００７】
第１乃至第ｎステージには、高電位及び高電位駆動電圧（図示しない）と一緒に第１クロック信号（Ｃ１）及び第２クロック信号（／Ｃ１）が共通に供給され、スタートパルス（Ｖｓｔ）または前全段ステージの出力信号が供給される。第１ステージはスタートパルス（Ｖｓｔ）と第１クロック信号（Ｃ１）及び第２クロック信号（／Ｃ１）に応答して第１出力信号（Ｏｕｔ１）に出力する。さらに、第２乃至第ｎステージは前段ステージの出力信号と第１クロック信号（Ｃ１）及び第２クロック信号（／Ｃ１）に応答して第２乃至第ｎ出力信号（Ｏｕｔ２乃至Ｏｕｔｎ）のそれぞれを出力する。このような第１乃至第ｎステージは同一の回路構成を有し、スタートパルス（Ｖｓｔ）の特定電圧を順次にシフトさせる。第１乃至第ｎ出力信号（Ｏｕｔ１乃至Ｏｕｔｎ）は液晶パネルのゲートラインを順次に駆動するためのスキャン信号に供給されるか、データドライバ内からビデオ信号を順次にサンプリングするためのサンプリング信号に供給される。
【０００８】
図２は図１に図示された一ステージの具体的な回路構成を示したものである。
図２に図示されたステージはＱノードの制御により第１クロック信号（Ｃ１）を出力ラインに出力する第５ＮＭＯＳトランジスタ（Ｔ５）と、ＱＢノードの制御により低電位駆動電圧（ＶＳＳ）を出力ラインに出力する第６ＮＭＯＳトランジスタ（Ｔ６）から構成された出力バッファ部２０と、ＱノードとＱＢノードを制御する第１乃至第４ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ４）から構成された制御部１０とを具備する。
【０００９】
このようなステージには高電位及び低電位電圧（ＶＤＤ，ＶＳＳ）が供給されると同時にスタートパルス（Ｖｓｔ）、第１クロック信号（Ｃ１）及び第２クロック信号（／Ｃ１）が供給される。ここで、第１クロック信号（Ｃ１）では図３のように一定のパルス幅を持つハイ状態電圧及びロー状態電圧が交番的に供給されて、第２クロック信号（／Ｃ１）（図示しない）が第１クロック信号（Ｃ１）と相反した極性を持つように供給される。スタートパルス（Ｖｓｔ）は外部から供給されるか、前段ステージの出力信号が供給される。以下、ステージの動作過程を図３に図示された駆動波形を参照して説明する事にする。
【００１０】
Ａ期間で第２クロック信号（／Ｃ１）のハイ電圧と同期してスタートパルス（Ｖｓｔ）のハイ電圧が供給される。これによって、第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のハイ電圧がＱノードで供給、すなわちプレチャージ（ｐｒｅ−ｃｈａｒｇｅ）される。Ｑノードでプレチャージされたハイ電圧により第５ＮＭＯＳトランジスタ（Ｔ５）がターン−オンされて第１クロック信号（Ｃ１）のロー電圧を出力ラインに供給する。この時、第２ＮＭＯＳトランジスタ（Ｔ２）も第２クロック信号（／Ｃ１）のハイ電圧によりターン−オンされてＱＢノードに高電位駆動電圧（ＶＤＤ）を供給して、ＱＢノードに供給された高電位駆動電圧（ＶＤＤ）により第６ＮＭＯＳトランジスタ（Ｔ６）もターン−オンされて低電位駆動電圧（ＶＳＳ）を供給する。これによって、Ａ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力するようになる。
【００１１】
Ｂ期間で第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされることによってＱノードはハイ状態にフローティングされるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オン状態を維持する。この時、第１クロック信号（Ｃ１）にハイ電圧が供給されるに従ってフローティングされたＱノードは第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース電極の重畳に形成された寄生キャパシタ（ＣＧＳ）の影響でブートストラッピング（Ｂｏｏｔ  ｓｔｒａｐｐｉｎｇ）される。これによって、Ｑノード電圧がもっと上昇して第５ＮＭＯＳトランジスタ（Ｔ５）がはっきりとターン−オンされることによって第１クロック信号（Ｃ１）のハイ電圧が出力ラインに早く供給される。そして、ハイ状態にフローティングされたＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）が、ハイ状態の第１クロック信号（Ｃ１）により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされてＱＢノードには低電位駆動電圧（ＶＳＳ）が供給されるから第６ＮＭＯＳトランジスタ（Ｔ６）はターン−オフされる。これによって、Ｂ期間でステージの出力ラインはハイ状態の出力信号（ＯＵＴ）を出力する。
【００１２】
Ｃ期間で第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のロー電圧がＱノードに供給されるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オフされる。この時、第２クロック信号（／Ｃ１）のハイ電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オンされて高電位駆動電圧（ＶＤＤ）がＱＢノードに供給されることによって第６ＮＭＯＳトランジスタ（Ｔ６）がターン−オンされて低電位駆動電圧（ＶＳＳ）を出力ラインに出力する。この時、第３ＮＭＯＳトランジスタ（Ｔ３）は第１クロック信号（Ｃ１）のロー電圧によりターン−オフされて、第４ＮＭＯＳトランジスタ（Ｔ４）はＱノードのロー電圧によりターン−オフされてＱＢノードに高電位駆動電圧（ＶＤＤ）が維持される。これによって、Ｃ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００１３】
Ｄ期間で第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされるからＱノードはロー状態にフローティングされる。さらに、第２クロック信号（／Ｃ１）のロー電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オフ、ロー状態にフローティングされたＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）がターン−オフされるから、ＱＢノードは第１クロック信号（Ｃ１）のハイ電圧により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされても前の期間（Ｃ）で供給された高電位駆動電圧（ＶＤＤ）より少し低くなったハイ状態を維持しながらフローティングされる。これによって、第６ＮＭＯＳトランジスタ（Ｔ６）はターン−オン状態を維持して低電位駆動電圧（ＶＳＳ）を出力ラインに出力する。この結果、Ｄ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００１４】
そして、他の期間では前記Ｃ期間及びＤ期間が交番的に反復されるからステージの出力信号（ＯＵＴ）はずっとロー状態を維持するようになる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ここで、アモルファスシリコン薄膜トランジスタ工程に形成される第１乃至第６ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ６）のそれぞれはゲート電極がソース及びドレイン電極のそれぞれと重畳される構造を持つようになるから不可避にも寄生キャパシタ（ＣＧＤ，ＣＧＳ）を含む。そして、アモパスシリコン薄膜トランジスタの低い移動度を償うために出力バッファ部２０を構成する第５及び第６ＮＭＯＳトランジスタ（Ｔ５，Ｔ６）の大きさがよほど大きくなることによって、それによって寄生キャパシタ（ＣＧＤ，ＣＧＳ）も増加するようになる。ここで、プルアップトランジスタ（ｐｕｌｌ−ｕｐ  ｔｒａｎｓｉｓｔｏｒ）である第５ＮＭＯＳトランジスタ（Ｔ５）でゲート電極とソース電極の重畳部に形成された寄生キャパシタ（ＣＧＳ）はＱノードをブートストラッピングさせるのに有用になる。反面に、第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とドレイン電極の重畳部に形成された寄生キャパシタ（ＣＧＤ）はドレイン電極に供給される第１クロック信号（Ｃ１）が図３のようにローからハイに移行（ｔｒａｎｓｉｔｉｏｎ）する度にフローティング状態であるＱノードの電圧を変動させることによって出力電圧（Ｖｏｕｔ）も揺れる問題点がある。図３を参照すると、Ｄ期間からハイ電圧に移行した第１クロック信号（Ｃ１）により、ロー状態にフローティングされたＱノードの電圧が少し高い状態で変わって、それによって出力電圧（ＯＵＴ）もロー電圧で少し上昇することを分かる。このように歪曲された出力電圧（ＯＵＴ）は次のステージの入力で使われるから多数のステージを経るほど出力電圧（ＯＵＴ）の歪曲量が増加するようになって、どの時点では回路誤動作を持って来ることができる問題点がある。
【課題を解決するための手段】
【００１６】
したがって、本発明の目的は出力バッファ部を制御するノード（Ｑ）の電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタとその駆動方法を提供するものである。
【００１７】
本発明の他の目的は前記シフトレジスタを利用した液晶表示パネルの駆動装置を提供するものである。
【００１８】
上記目的を達成するために、本発明の第１実施例に係るシフトレジスタのステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインに供給するプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給する第１プルダウントランジスタ（ｐｕｌｌ−ｄｏｗｎ  ｔｒａｎｓｉｓｔｏｒ）と、前記第１及び第２ノードを互いに相反するように制御する制御部と、前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタとを具備し、前記第２クロック信号は前記第１クロック信号と異なる。
【００１９】
前記補償キャパシタの容量は前記プルアップトランジスタの寄生キャパシタの容量より大きい。
前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に、前記第１ノードの電圧は前記第２クロック信号の移行電圧に従って反対方向に変わる。
【００２０】
前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードで供給する第１トランジスタと、前記第２クロック信号に応答して第２駆動電圧を前記第２ノードで供給する第２トランジスタと、前記第１クロック信号に応答して前記第２ノードに前記第１駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第３トランジスタで供給する第４トランジスタとを具備する。
【００２１】
前記ステージのそれぞれは、第３ノードにより制御された前記出力ラインと前記第１駆動電圧の供給ラインの間で前記第１プルダウントランジスタと並列接続された第２プルダウントランジスタをさらに具備する。
【００２２】
前記制御部は、前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１ノード制御部と、前記第１及び第２クロック信号に応答して第４ノードの電圧と前記第１駆動電圧を選択的に供給する第２ノード制御部と、前記第１及び第２クロック信号に応答して前記第４ノードの電圧と前記第２駆動電圧を反対の形態で供給するための第３ノード制御部と、前記第１及び第２クロック信号と前記第１ノードの電圧に応答して前記第１及び第２駆動電圧を前記第４ノードに選択的に供給する第４ノード制御部とを具備する。
【００２３】
前記第１ノード制御部は前記第２クロック信号に応答して前記スタートパルスを前記第１ノードに供給するための第１トランジスタを具備する。
【００２４】
前記第４ノード制御部は前記第２クロック信号に応答して第２駆動電圧を前記第４ノードに供給する第２トランジスタと、前記第１クロック信号に応答して前記第４ノードに前記第２駆動電圧を供給する第３トランジスタと、前記第１ノードの電圧に応答して前記第１駆動電圧を前記第４ノードに供給する第４トランジスタとを具備する。
【００２５】
本発明の第１実施例に係るシフトレジスタの駆動方法は前記第１ノードをフローティングする段階と、前記補償キャパシタを経由して伝達する前記第２クロック信号の移行電圧に従って反対方向で前記フローティングされた第１ノードの電圧を変化させる段階とを含む。
【００２６】
前記フローティングされた第１ノードの電圧を変化させる段階は、前記第１ノードがフローティングされながら前記寄生キャパシタを通じて伝達した前記第１クロック信号の移行電圧に従って前記第１ノードの電圧が変化する前に、または前記第１ノードの電圧変化とおおよそ同一な時点に遂行される。
【００２７】
本発明の第１実施例に係る液晶表示パネルの駆動装置において、シフトレジスタのステージのそれぞれは第１ノードにより制御された第１クロック信号を出力ラインに供給するためのプルアップトランジスタ、第２ノードにより制御された第１駆動電圧を前記出力ラインに供給するための第１プルダウントランジスタ、前記第１及び第２ノードを互いに相反するように制御する制御部、及び前記第１ノードと第２クロック信号の入力ラインの間に接続される補償キャパシタを具備し、前記第２クロック信号は前記第１クロック信号と異なる。
【００２８】
本発明の第２実施例に係るシフトレジスタのステージのそれぞれは、第１ノードにより制御された第１クロック信号を出力ラインで供給するためのプルアップトランジスタと、第２ノードにより制御された第１駆動電圧を前記出力ラインで供給するためのプルダウントランジスタと、前記第１及び第２ノードを制御するための制御部と、前記第１ノードに接続された補償回路部とを具備し、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給する。
【００２９】
前記補償回路部は前記第１ノードがフローティングされることを選択的に防止する。
前記補償回路部は前記第１ノードがフローティングされる時に前記第１ノードに前記第１駆動電圧を供給する。
【００３０】
前記補償回路部は、第２駆動電圧により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
【００３１】
前記補償回路部は、前記第１クロック信号により制御された第２駆動電圧を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御された前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
【００３２】
前記補償回路部は、前記第１クロック信号により制御された前記第１クロック信号を第３ノードに供給する第１トランジスタと、前記第３ノードの電圧により制御されて前記第１駆動電圧を前記第１ノードに供給する第２トランジスタと、前記第３ノードの電圧により制御されて前記第１駆動電圧を前記第３ノードに供給する第３トランジスタとを具備する。
【００３３】
本発明の第２実施例に係るシフトレジスタの駆動方法は前記補償回路部を利用して前記第１ノードに前記第１駆動電圧を選択的に供給する段階を含む。
前記第１駆動電圧は前記第１ノードがフローティングされることを防止するために前記第１ノードに選択的に供給される。
前記第１ノードに前記第１駆動電圧を選択的に供給する段階は、前記第１ノードがフローティングされる時に遂行される。
【００３４】
本発明の第２実施例に係る液晶表示パネルの駆動装置において、シフトレジスタのステージのそれぞれは、第１ノードにより制御されて第１クロック信号を出力ラインで供給するためのプルアップトランジスタと、第２ノードにより制御されて第１駆動電圧を前記出力ラインで供給するためのプルダウントランジスタと、前記第１及び第２ノードを制御するための制御部と、前記第１ノードに接続された補償回路部とを具備して、前記補償回路部は前記第１ノードに前記第１駆動電圧を選択的に供給する。
【００３５】
前記シフトレジスタは硝子基板上に形成される。
前記ステージのそれぞれの出力ラインは前記液晶表示パネルのゲートラインに接続される。
【発明の効果】
【００３６】
本発明に係るシフトレジスタは反転クロック信号及び補償キャパシタを利用してプルアップトランジスタの制御ノード（Ｑ）がクロック信号に従って変わることを防止することによって出力電圧の歪曲を減少させることができるようになる。これによって、出力電圧の歪曲による回路誤動作を防止することができるようになる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の望ましい実施例を図４乃至図１２を参照して説明する事にする。
【実施例】
【００３８】
図４は本発明の第１実施例に係るシフトレジスタで従属的に接続された多数のステージの中からいずれか一つのステージを出力バッファ部３０の中心に図示し、図５は駆動波形図を図示したものである。
図４に図示されたシフトレジスタのステージは、Ｑノードの制御に１クロック信号（Ｃ１）を出力ラインに出力する第５ＮＭＯＳトランジスタ（Ｔ５）と、ＱＢノードの制御により低電位駆動電圧（ＶＳＳ）を出力ラインに出力する第６ＮＭＯＳトランジスタ（Ｔ６）から構成された出力バッファ部２０と、ＱノードとＱＢノードを制御する制御部１０と、Ｑノードの変動電圧を償うための補償キャパシタ（ＣＣ）とを具備する。このようなシフトレジスタはＬＣＤの硝子基板上に直接形成される。
【００３９】
補償キャパシタ（ＣＣ）はＱノードと第２クロック信号（／Ｃ１）の供給ラインの間に接続される。これによって、補償キャパシタ（ＣＣ）はプルアップトランジスタである第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とドレイン電極の重畳部に形成された寄生キャパシタ（ＣＧＤ）とは相反した電圧がＱノードに印加されるようにすることによってＱノードの変動を防止するようになる。具体的に、図５のようにＣ及びＤ期間のエッジ部で第１クロック信号（Ｃ１）がローからハイに移行する前に、第２クロック信号（／Ｃ１）及び補償キャパシタ（ＣＣ）によりＱノードは第１クロック信号（Ｃ１）と反対方向に変わるようになる。これは補償キャパシタ（ＣＣ）の容量が寄生キャパシタ（ＣＧＤ）より大きく設定されることによってＱノードが第１クロック信号（Ｃ１）の移行より第２クロック信号（／Ｃ１）の移行に先に応答するからである。これによって、第１クロック信号（Ｃ１）がハイ電圧に移行する時は第５ＮＭＯＳトランジスタ（Ｔ５）の寄生キャパシタ（ＣＧＤ）によりＱノードはほとんど元々状態のロー電圧で戻ることができるようになる。この結果、出力電圧（ＯＵＴ）の歪曲を減少させることができるようになる。
【００４０】
図４で、制御部１０は、図２に図示したように第１乃至第４ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ４）から構成されるか、Ｑノード及びＱＢノードを制御することができるいかなる構成も可能である。ここでは説明上の便宜上、制御部４０が図２に図示された制御部１０と同一な構成を持つ場合のみを例であげて、図５に図示された駆動波形を参照して説明する事にする。
【００４１】
Ａ期間で第２クロック信号（／Ｃ１）のハイ電圧と同期してスタートパルス（Ｖｓｔ）のハイ電圧が供給される。これによって、第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のハイ電圧がＱノードで供給、すなわちプレチャージされる。Ｑノードでプレチャージされたハイ電圧により第５ＮＭＯＳトランジスタ（Ｔ５）がターン−オンされて第１クロック信号（Ｃ１）のロー電圧を出力ラインに供給する。この時、第２ＮＭＯＳトランジスタ（Ｔ２）も第２クロック信号（／Ｃ１）のハイ電圧によりターン−オンされてＱＢノードに高電位電圧（ＶＤＤ）を供給して、ＱＢノードに供給された高電位電圧（ＶＤＤ）により第６ＮＭＯＳトランジスタ（Ｔ６）もターン−オンされて低電位電圧（ＶＳＳ）を供給する。これによって、Ａ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力するようになる。
【００４２】
Ｂ期間で第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされることによってＱノードはハイ状態にフローティングされるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オン状態を維持する。この時、第１クロック信号（Ｃ１）にハイ電圧が供給されることによってフローティングされたＱノードは第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース電極の重畳に形成された寄生キャパシタ（ＣＧＳ）の影響でブートストラッピング（Ｂｏｏｔ  ｓｔｒａｐｐｉｎｇ）される。これによって、Ｑノード電圧がもっと上昇して第５ＮＭＯＳトランジスタ（Ｔ５）がはっきりとターン−オンされることによって第１クロック信号（Ｃ１）のハイ電圧が出力ラインに早く供給される。さらに、ハイ状態にフローティングされたＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）が、ハイ状態の第１クロック信号（Ｃ１）により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされてＱＢノードには低電位電圧（ＶＳＳ）が供給されるから第６ＮＭＯＳトランジスタ（Ｔ６）はターン−オフされる。これによって、Ｂ期間でステージの出力ラインはハイ状態の出力信号（ＯＵＴ）を出力する。
【００４３】
Ｃ期間で第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のロー電圧がＱノードに供給されるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オフされる。この時、第２クロック信号（／Ｃ１１）のハイ電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オンされて高電位電圧（ＶＤＤ）がＱＢノードに供給されることによって第６ＮＭＯＳトランジスタ（Ｔ６）がターン−オンされて低電位電圧（ＶＳＳ）を出力ラインに出力する。この時、第３ＮＭＯＳトランジスタ（Ｔ３）は第１クロック信号（Ｃ１）のロー電圧によりターン−オフされて、第４ＮＭＯＳトランジスタ（Ｔ４）はＱノードのロー電圧によりターン−オフされてＱＢノードに高電位電圧（ＶＤＤ）が維持される。これによって、Ｃ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００４４】
Ｄ期間で第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされるからＱノードはロー状態にフローティングされる。さらに、第２クロック信号（／Ｃ１）のロー電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オフ、ロー状態にフローティングされたＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）がターン−オフされるから、ＱＢノードは第１クロック信号（Ｃ１）のハイ電圧により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされても前の期間（Ｃ）で供給された高電位電圧（ＶＤＤ）より少し低くなったハイ状態を維持しながらフローティングされる。これによって、第６ＮＭＯＳトランジスタ（Ｔ６）はターン−オン状態を維持して低電位電圧（ＶＳＳ）を出力ラインに出力する。この結果、Ｄ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００４５】
特に、Ｄ期間の手始め点で第５ＮＭＯＳトランジスタ（Ｔ５）の寄生キャパシタ（ＣＧＤ）を通じてローからハイに移行された第１クロック信号（Ｃ１）が伝達する前に、ハイでローに移行された第２クロック信号（／Ｃ１）が補償キャパシタ（ＣＣ）を通じてＱノードに伝達する。これによって、Ｑノードの電圧は下降する第２クロック信号（／Ｃ１）に従ってもっと低くなった後、上昇する第１クロック信号（Ｃ１）に従って元々状態のロー電圧に戻ることができるようになる。この結果、出力電圧（ＯＵＴ）の歪曲を減少させることができる。
さらに、他の期間では前記Ｃ期間及びＤ期間が交番的に反復されるからステージの出力信号（ＯＵＴ）はずっと歪曲がほとんどないロー状態を維持するようになる。
【００４６】
図６は本発明の第２実施例に係るシフトレジスタの中で従属的に接続された多数のステージの中からいずれか一つのステージの詳細回路を図示したことで、図７は駆動波形図を図示したものである。
【００４７】
図６に図示されたシフトレジスタの各ステージは、Ｑノードの制御により第１クロック信号（Ｃ１）を出力ラインに出力する第５ＮＭＯＳトランジスタ（Ｔ５）と、ＱＢ１及びＱＢ２ノードの制御により低電位駆動電圧（ＶＳＳ）を出力ラインに出力する第６及び第７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）を具備する出力バッファと、Ｑノードを制御する第１ＮＭＯＳトランジスタ（Ｔ１）を具備するＱノード制御部と、ＱＢノードを制御する第２乃至第４ＮＭＯＳトランジスタ（Ｔ２，Ｔ３，Ｔ４）を具備するＱＢノード制御部と、ＱＢ１ノードを制御する第８及び第９ＮＭＯＳトランジスタ（Ｔ８，Ｔ９）を具備するＱＢ１ノード制御部と、ＱＢ２ノードを制御する第１０及び第１１ＮＭＯＳトランジスタ（Ｔ１０，Ｔ１１）を具備するＱＢ２ノード制御部と、Ｑノードの変動電圧を償うための補償キャパシタ（ＣＣ）とを具備する。
【００４８】
出力バッファで、プルアップトランジスタである第５ＮＭＯＳトランジスタ（Ｔ５）は、第１クロック信号（Ｃ１）の入力ラインとステージの出力ラインの間に接続されてＱノードにより制御される。そして、プルダウントランジスタである第６及び第７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）は、ステージの出力ラインと低電位電圧（ＶＳＳ）の入力ラインの間に並列接続されてＱＢ１及びＱＢ２ノードのそれぞれにより制御される。
【００４９】
Ｑノード制御部の第１ＮＭＯＳトランジスタ（Ｔ１）はスタートパルス（Ｖｓｔ）の入力ラインとＱノードの間に接続されて第２クロック信号（／Ｃ１）により制御される。
【００５０】
ＱＢノード制御部の第２ＮＭＯＳトランジスタ（Ｔ２）は、高電位駆動電圧（ＶＤＤ）の供給ラインとＱＢノードの間に接続されて第２クロック信号により制御されて、第３ＮＭＯＳトランジスタ（Ｔ３）は第２ＮＭＯＳトランジスタ（Ｔ２）と並列接続されて第１クロック信号（Ｃ１）により制御されて、第４ＮＭＯＳトランジスタ（Ｔ４）はＱＢノードと低電位電圧（ＶＳＳ）の入力ラインの間に接続されてＱノードにより制御される。
【００５１】
ＱＢ１ノード制御部の第８ＮＭＯＳトランジスタ（Ｔ８）はＱＢノードとＱＢ１ノードの間に接続されて第１クロック信号（Ｃ１）により制御されて、第９ＮＭＯＳトランジスタ（Ｔ９）は低電位電圧（ＶＳＳ）の入力ラインとＱＢ１ノードの間に接続されて第２クロック信号（／Ｃ１）により制御される。
【００５２】
ＱＢ２ノード制御部の第１０ＮＭＯＳトランジスタ（Ｔ１０）はＱＢノードとＱＢ２ノードの間に接続されて第２クロック信号（Ｃ１）により制御されて、第１１ＮＭＯＳトランジスタ（Ｔ１１）は低電位電圧（ＶＳＳ）の入力ラインとＱＢ２ノードの間に接続されて第２クロック信号（／Ｃ１）により制御される。
【００５３】
Ｑノードと低電位電圧（ＶＳＳ）の入力ラインの間に接続されたキャパシタ（ＣＢ）と、ＱＢノードと低電位電圧（ＶＳＳ）の入力ラインの間に接続されたキャパシタ（ＣＱＢ）はＱノード及びＱＢノードのノイズを除去する。
【００５４】
このようなステージの動作過程を図７に図示された駆動波形を参照して説明する事にする。
【００５５】
Ａ期間でスタートパルス（Ｖｓｔ）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされて高電位駆動電圧（ＶＤＤ）がＱノードに供給されて、Ｑノードはハイ状態にプレチャージされる。ハイ状態にプレチャージされたＱノードにより第５ＮＭＯＳトランジスタ（Ｔ５）がターン−オンされて第１クロック信号（Ｃ１）のロー電圧が出力ラインに供給される。この時、第２クロック信号（／Ｃ１）によりターン−オンされた第２ＮＭＯＳトランジスタ（Ｔ２）を通じてＱＢノードには高電位電圧（ＶＤＤ）が供給される。さらに、第２クロック信号（／Ｃ１）により第９及び第１０ＮＭＯＳトランジスタ（Ｔ９，Ｔ１０）がターン−オンされることによって、ＱＢ１ノードには低電位電圧（ＶＳＳ）が、ＱＢ２ノードにはＱＢノードに供給された高電位電圧（ＶＤＤ）が供給される。これによって、第７ＮＭＯＳトランジスタ（Ｔ７）がターン−オンされて出力ラインで低電位電圧（ＶＳＳ）が供給される。この結果、Ａ期間でステージの出力ラインはロー状態の出力信号（Ｏｕｔ）を出力する。
【００５６】
Ｂ期間で第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされることによってＱノードはハイ状態にフローティングされるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オン状態を維持する。この時、第１クロック信号（Ｃ１）のハイ電圧が供給されることによってフローティングされたＱノードは第５ＮＭＯＳトランジスタ（Ｔ５）のゲートとドレインの間に形成されたキャパシタ（ＣＧＳ）の影響でブートストラッピング（Ｂｏｏｔ  ｓｔｒａｐｐｉｎｇ）される。これによって、Ｑノード電圧がもっと上昇して第５ＮＭＯＳトランジスタ（Ｔ５）が明確にターン−オンされることによって第１クロック信号（Ｃ１）のハイ電圧が出力ラインに早く供給される。この時、第１クロック信号（Ｃ１）により第３ＮＭＯＳトランジスタ（Ｔ３）はターン−オンされて、ブトストレピングされたＱノードにより第４ＰＭＯＳトランジスタ（Ｔ４）がターン−オンされることによってＱＢノードにはロー状態になる。さらに、第１クロック信号（Ｃ１）により第８及び第１１ＮＭＯＳトランジスタ（Ｔ８，Ｔ１１）がターン−オンされることによって、ＱＢ１ノードにはＱＢノードに供給された低電位電圧（ＶＳＳ）が、ＱＢ２ノードには低電位電圧（ＶＳＳ）が供給される。これによって、第６及び第７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）はターン−オフされる。この結果、Ｂ期間でステージの出力ラインはハイ状態の出力信号（Ｏｕｔ）を出力する。
【００５７】
Ｃ期間で第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてＱノードにはスタートパルス（Ｖｓｔ）のロー電圧が供給されるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オフされる。この時、第２クロック信号（／Ｃ１）により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オンされてＱＢノードには高電位電圧（ＶＤＤ）が供給される。さらに、第２クロック信号（／Ｃ１）により第９及び第１０ＮＭＯＳトランジスタ（Ｔ９，Ｔ１０）がターン−オンされることによって、ＱＢ１ノードには低電位駆動電圧（ＶＳＳ）が、ＱＢ２ノードにはＱＢノードに供給された高電位駆動電圧（ＶＤＤ）が供給される。これによって、第７ＮＭＯＳトランジスタ（Ｔ７）がターン−オンされて出力ラインで低電位駆動電圧（ＶＳＳ）が供給される。この結果、Ｃ期間でステージの出力ラインはロー状態の出力信号（Ｏｕｔ）を出力する。
【００５８】
Ｄ期間で第２クロック信号（／Ｃ１）のロー電圧により第１及び第２ＮＭＯＳトランジスタ（Ｔ１，Ｔ２）はターン−オフされる。これによって、Ｑノードは以前のロー状態にフローティングされるから第５ＮＭＯＳトランジスタ（Ｔ５）はターン−オフされる。この時、第１クロック信号（Ｃ１）のハイ電圧により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされてＱＢノードには高電位駆動電圧（ＶＤＤ）が供給される。そして、第１クロック信号（Ｃ１）により第８及び第１１ＮＭＯＳトランジスタ（Ｔ９）がターン−オンされることによって、ＱＢ１ノードにはＱＢノードに供給された高電位電圧（ＶＤＤ）が、ＱＢ２ノードには低電位電圧（ＶＳＳ）が供給される。これによって、第６ＮＭＯＳトランジスタ（Ｔ６）がターン−オンされて出力ラインで低電位駆動電圧（ＶＳＳ）を供給する。この結果、Ｂ期間でステージの出力ラインはロー状態の出力信号（Ｏｕｔ）を出力する。
【００５９】
さらに、他の期間でもステージは前記Ｃ及びＤ期間と同一に動作するからステージの出力信号（ＯＵＴ）はロー状態を維持するようになる。
【００６０】
このように図６に図示された本発明の第２実施例に係るシフトレジスタの各ステージは第６ＮＭＯＳトランジスタ（Ｔ６）に相反動作する第７ＮＭＯＳトランジスタ（Ｔ７）を並列で接続させて、そのゲートノードであるＱＢ１及びＱＢ２ノードを第１クロック信号（Ｃ１）及び第２クロック信号（／Ｃ１）により交流駆動させるようになる。これは第６及び第７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）のゲートノードに直流バイアスが印加されることを防止することによって高温駆動の時第６及び第７７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）がゲートバイアスストレスにより誤動作することを防止することができる。
【００６１】
ところが、図６に図示されたシフトレジスタでは図４に図示されたシフトレジスタと対備して一つのプルダウントランジスタ（Ｔ６）が形成されなければならない領域に一番のプルダウントランジスタ（Ｔ６，Ｔ７）が形成されることによって大きさが減少するしかない。これによって、相対的に小さな大きさを持つようになった第６及び第７ＮＭＯＳトランジスタ（Ｔ６，Ｔ７）を交番的にターン−オンさせて出力電圧（ＯＵＴ）を充分にロー電圧に保持させることができない場合、すなわち出力電圧（ＯＵＴ）が歪曲される場合が発生することができる。この時、前述したところのようにプルアップトランジスタである第５ＮＭＯＳトランジスタ（Ｔ５）の寄生キャパシタ（ＣＧＤ）及び第１クロック信号（Ｃ１）により図８ａに図示されたＤ期間のようにＱノードの電圧が変わって出力電圧（ＯＵＴ）を歪曲させる場合、出力電圧（ＯＵＴ）の歪曲は増加するしかない。
【００６２】
これを防止するために、図６に図示されたシフトレジスタの各ステージはＱノードと第２クロック信号（／Ｃ１）の入力ラインの間に接続された補償キャパシタ（ＣＣ）をさらに具備する。補償キャパシタ（ＣＣ）は図８ｂに図示されたＤ期間のように第５ＮＭＯＳトランジスタ（Ｔ５）の寄生キャパシタ（ＣＧＤ）を通じてローでハイに移行された第１クロック信号（Ｃ１）が伝達する前に、ハイからローに移行した第２クロック信号（／Ｃ１）がＱノードに伝達するようにする。これによって、Ｑノードの電圧は下降する第２クロック信号（／Ｃ１）に従ってもっと低くなった後、上昇する第１クロック信号（Ｃ１）に従って元々状態のロー電圧で戻ることができるようになる。この結果、出力電圧（ＯＵＴ）の歪曲を減少させることができるようになる。
【００６３】
図９は、本発明の第３実施例に係るシフトレジスタで縦続的に接続された多数のステージのいずれか一つのステージを出力バッファ部３３０の中心に図示し、図１０はそのステージの駆動波形を図示したものである。
【００６４】
図９に図示されたシフトレジスタのステージはＱノードの制御により第１クロック信号（Ｃ１）を出力ラインに出力するプルアップＮＭＯＳトランジスタ（Ｔ３８）と、ＱＢノードの制御により低電位駆動電圧（ＶＳＳ）を出力ラインに出力するプルダウンＮＭＯＳトランジスタ（Ｔ３９）から構成された出力バッファ部３３０と、ＱノードとＱＢノードを制御する制御部３４０と、Ｑノードの変動電圧を償うための補償回路部３５０とを具備する。このようなシフトレジスタは硝子基板上に直接形成される。
【００６５】
補償回路部３５０はＰノードの制御により低電位電圧（ＶＳＳ）をＱノードで供給するための第５ＮＭＯＳトランジスタ（Ｔ３５）と、Ｐノードを制御するための第６及び第７ＮＭＯＳトランジスタ（Ｔ３６＿１、Ｔ３７）とを具備する。第６ＮＭＯＳトランジスタ（Ｔ３６＿１）は高電位電圧（ＶＤＤ）により常にターン−オン状態を維持して第１クロック信号（Ｃ１）をＰノードに供給する。第７ＮＭＯＳトランジスタ（Ｔ３７）はＱノードの制御により低電位電圧（ＶＳＳ）をＰノードに供給する。このような補償回路部３５０は、現ステージでハイ状態の出力（ＯＵＴ）があった後、第１クロック信号（Ｃ１）がハイ状態になる期間（Ｄ）ごとにＱノードに低電位電圧（ＶＳＳ）を供給してＱノードがロー状態にフローティングされることを防止するようになる。換言すれば、補償回路部３５０は、Ｑノードがロー状態にフローティングされることを防止して、プルアップトランジスタ（Ｔ３８）の第２期生キャパシタ（ＣＧＳ）のカップルリングによるＱノードの電圧変動を防止するようになる。これによって、Ｑノードの電圧変動による出力信号（ＯＵＴ）の歪曲を防止することができるようになる。
【００６６】
図９で制御部３４０は、図２に図示したように、第１乃至第４ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ４）から構成されるか、Ｑノード及びＱＢノードを制御することができるいかなる構成も可能である。ここでは説明の便宜上に制御部３４０が図２に図示された制御部１０と同一な構成を持つ場合のみを例であげて、図１０に図示された駆動波形を参照して説明する事にする。
【００６７】
Ａ期間で第１クロック信号（Ｃ１）のロー電圧、第２クロック信号（／Ｃ１）のハイ電圧、及びスタートパルス（Ｖｓｔ）のハイ電圧が供給される。第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のハイ電圧がＱノードで供給、すなわちプレチャージされる。Ｑノードのハイ電圧によりプルアップＮＭＯＳトランジスタ（Ｔ３８）がターン−オンされて第１クロック信号（Ｃ１）のロー電圧がステージの出力ラインに供給される。この時、高電位電圧（ＶＤＤ）によりターン−オン状態を維持する第６ＮＭＯＳトランジスタ（Ｔ３６＿１）と、Ｑノードのハイ電圧によりターン−オンされた第７ＮＭＯＳトランジスタ（Ｔ３７）によりＰノードには低電位電圧（ＶＳＳ）が供給されるから第５ＮＭＯＳトランジスタ（Ｔ３５）はターン−オフされる。さらに、第２クロック信号（／Ｃ１）のハイ電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オンされてＱＢノードに高電位電圧（ＶＤＤ）が供給されるからプルダウンＮＭＯＳトランジスタ（Ｔ３９）がターン−オンされて低電位電圧（ＶＳＳ）がステージの出力ラインに供給される。これによって、Ａ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力するようになる。
【００６８】
Ｂ期間で第１クロック信号（Ｃ１）のハイ電圧、第２クロック信号（／Ｃ１）のロー電圧、及びスタートパルス（Ｖｓｔ）のロー電圧が供給される。第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされてＱノードがハイ状態にフローティングされる。ハイ状態にフローティングされたＱノードはプルアップＮＭＯＳトランジスタ（Ｔ３８）のゲート電極とソース電極の重畳に形成された第１寄生キャパシタ（ＣＧＤ）のカップルリング作用で第１クロック信号（Ｃ１）のハイ電圧に従ってブトストレピング（Ｂｏｏｔ  ｓｔｒａｐｐｉｎｇ）される。これによって、Ｑノード電圧がもっと上昇してプルアップＮＭＯＳトランジスタ（Ｔ３８）が明確にターン−オンされることによって第１クロック信号（Ｃ１）のハイ電圧が出力ラインに早く供給される。ここで、Ｑノードのブートストラッピング効果を高めるために、別途のキャパシタを第１寄生キャパシタ（ＣＧＤ）と並列に形成する。この場合、ハイ状態のＱノードにより第７ＮＭＯＳトランジスタ（Ｔ３７）がターン−オンされてＰノードには低電位電圧（ＶＳＳ）が供給されることと同時に、ターン−オン状態を維持する第６ＰＭＯＳトランジスタ（Ｔ３６＿１）により第１クロック信号（Ｃ１）のハイ電圧が供給される。ここで、第７ＮＭＯＳトランジスタ（Ｔ３７）が第６ＮＭＯＳトランジスタ（Ｔ３６＿１）より大きく形成することによってＰノードに低電位電圧（ＶＳＳ）が供給されるようにする。例えば、第７ＮＭＯＳトランジスタ（Ｔ３７）と第６ＮＭＯＳトランジスタ（Ｔ３６＿１）の大きさは、おおよそ３：１位の比を持つように形成される。さらに、ハイ状態のＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）が、ハイ状態の第１クロック信号（Ｃ１）により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされてＱＢノードには低電位電圧（ＶＳＳ）が供給されるからプルダウンＮＭＯＳトランジスタ（Ｔ３９）はターン−オフされる。これによって、Ｂ期間でステージの出力ラインはハイ状態の出力信号（ＯＵＴ）を出力する。
【００６９】
Ｃ期間で第１クロック信号（Ｃ１）のロー電圧、第２クロック信号（／Ｃ１）のハイ電圧、及びスタートパルス（Ｖｓｔ）のロー電圧が供給される。第２クロック信号（／Ｃ１）のハイ電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オンされてスタートパルス（Ｖｓｔ）のロー電圧がＱノードに供給されるからプルアップＮＭＯＳトランジスタ（Ｔ３８）はターン−オフされる。さらに、高電位電圧（ＶＤＤ）によりターン−オン状態を維持する第６ＮＭＯＳトランジスタ（Ｔ３６＿１）と、Ｑノードのロー電圧によりターン−オフされた第７ＮＭＯＳトランジスタ（Ｔ３７）によりＰノードには低電位電圧（ＶＳＳ）が供給されるから第５ＮＭＯＳトランジスタ（Ｔ３５）はターン−オフされる。この時、第２クロック信号（／Ｃ１）のハイ電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オンされて高電位電圧（ＶＤＤ）がＱＢノードに供給されることによってプルダウンＮＭＯＳトランジスタ（Ｔ３９）がターン−オンされて低電位電圧（ＶＳＳ）が出力ラインに供給される。第３及び第４ＮＭＯＳトランジスタ（Ｔ３，Ｔ４）は第１クロック信号（Ｃ１）のロー電圧及びＱノードのロー電圧のそれぞれによりターン−オフされる。これによって、Ｃ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００７０】
Ｄ期間で第１クロック信号（Ｃ１）のハイ電圧、第２クロック信号（／Ｃ１）のロー電圧、及びスタートパルス（Ｖｓｔ）のロー電圧が供給される。第２クロック信号（／Ｃ１）のロー電圧により第１ＮＭＯＳトランジスタ（Ｔ１）がターン−オフされるからＱノードは以前のロー状態を維持するから第７ＮＭＯＳトランジスタ（Ｔ３７）はターン−オフされる。この時、いつもターン−オン状態を維持する第６ＮＭＯＳトランジスタ（Ｔ３６＿１）によりＰノードには第１クロック信号（Ｃ１）のハイ電圧が供給されるから第５ＮＭＯＳトランジスタ（Ｔ３５）がターン−オンされる。これによって、Ｑノードはターン−オンされた第５ＮＭＯＳトランジスタ（Ｔ３５）を通じて供給された低電位電圧（ＶＳＳ）によりロー状態に固定される。従って、ＱノードがフローティングされないからプルアップＮＭＯＳトランジスタ（Ｔ３８）の第２寄生キャパシタ（ＣＧＳ）のカップルリング作用で第１クロック信号（Ｃ１）のハイ電圧に従って変動されることを防止することができるようになる。この結果、Ｄ期間でＱノード電圧の変動による出力信号（ＯＵＴ）の歪曲を防止することができるようになる。一方、第２クロック信号（／Ｃ１）のロー電圧により第２ＮＭＯＳトランジスタ（Ｔ２）がターン−オフ、ロー状態のＱノードにより第４ＮＭＯＳトランジスタ（Ｔ４）がターン−オフされるからＱＢノードは、第１クロック信号（Ｃ１）のハイ電圧により第３ＮＭＯＳトランジスタ（Ｔ３）がターン−オンされても前の期間（Ｃ）で供給された高電位電圧（ＶＤＤ）より少し低くなったハイ状態を維持しながらフローティングされる。これによって、プルダウンＮＭＯＳトランジスタ（Ｔ３９）はターン−オン状態を維持して低電位電圧（ＶＳＳ）を出力ラインで供給する。この結果、Ｄ期間でステージの出力ラインはロー状態の出力信号（ＯＵＴ）を出力する。
【００７１】
そして、他の期間では前記Ｃ期間及びＤ期間が交番的に反復されるからステージの出力信号（ＯＵＴ）はずっと歪曲がないロー状態を維持するようになる。
【００７２】
このように、本発明に係るシフトレジスタは補償回路部３５０を利用してプルアップＮＭＯＳトランジスタ（Ｔ３８）を制御するＱノードがＤ期間でフローティングされることを防止することによってハイ電圧の第１クロック信号（Ｃ１）によりＱノードの電圧が変わることを防止することができるようになる。
【００７３】
図１１は本発明の第４実施例に係る補償回路部４６０のみを図示したものである。
図１１に図示された補償回路部４６０は第６ＮＭＯＳトランジスタ（Ｔ４６＿２）が第１クロック信号（Ｃ１）により制御されてＰノードに高電位電圧（ＶＳＳ）を供給することを除外しては図９に図示された補償回路部２５０と同一な構成要素を具備する。
【００７４】
Ａ期間で第１クロック信号（Ｃ１）のロー電圧により第６ＮＭＯＳトランジスタ（Ｔ４６＿２）はターン−オフ、ハイ電圧でプレチャージされたＱノードにより第７ＮＭＯＳトランジスタ（Ｔ４７）がターン−オンされてＰノードには低電位電圧（ＶＳＳ）が供給される。これによって、第５ＮＭＯＳトランジスタ（Ｔ４５）はターン−オフされる。
【００７５】
Ｂ期間で第１クロック信号（Ｃ１）のハイ電圧により第６ＮＭＯＳトランジスタ（Ｔ４６＿２）がターンオン、ブートストラッピングにハイ電圧がさらに上昇したＱノードにより第７ＮＭＯＳトランジスタ（Ｔ４７）がターン−オンされる。この時、第７ＮＭＯＳトランジスタ（Ｔ４７）が第６ＮＭＯＳトランジスタ（Ｔ４６＿２）より大きい大きさに形成されることによって同時にターン−オンされてもＰノードには第６ＮＭＯＳトランジスタ（Ｔ４６＿２）を経由した高電位電圧（ＶＤＤ）よりも第７ＮＭＯＳトランジスタ（Ｔ４７）を経由した低電位電圧（ＶＳＳ）が供給されるから第５ＮＭＯＳトランジスタ（Ｔ４５）はターン−オフされる。このために、第７及び第６ＮＭＯＳトランジスタ（Ｔ４７，Ｔ４６＿２）は少なくとも３：１位の大きさの比率を持つように形成される。
【００７６】
Ｃ期間で第１クロック信号（Ｃ１）のロー電圧により第６ＮＭＯＳトランジスタ（Ｔ４６＿２）はターン−オフ、ロー電圧に変換されたＱノードにより第７ＮＭＯＳトランジスタ（Ｔ４７）がターン−オフされるからＰノードは以前のロー状態でフローティングされる。これによって、第５ＮＭＯＳトランジスタ（Ｔ４５）はターン−オフされる。
【００７７】
Ｄ期間で第１クロック信号（Ｃ１）のハイ電圧により第６ＮＭＯＳトランジスタ（Ｔ４６＿２）がターン−オン、ロー電圧であるＱノードにより第７ＮＭＯＳトランジスタ（Ｔ４７）がターン−オフされるからＰノードには高電位電圧（ＶＤＤ）が供給される。これによって、第５ＮＭＯＳトランジスタ（Ｔ４５）がターン−オンされてＱノードに低電位電圧（ＶＳＳ）を供給するからＱノードがハイ電圧の第１クロック信号（Ｃ１）により変わることを防止することができるようになる。
【００７８】
図１２は本発明の第５実施例に係る補償回路部５７０のみを図示したものである。
図１２に図示された補償回路部５７０は第６ＮＭＯＳトランジスタ（Ｔ５６＿３）が第１クロック信号（Ｃ１）により制御されてＰノードに第１クロック信号（Ｃ１）を供給することを除外しては図９に図示された補償回路部２５０と同一な構成要素を具備する。
【００７９】
Ａ期間で第１クロック信号（Ｃ１）のロー電圧により第６ＮＭＯＳトランジスタ（Ｔ５６＿２）はターン−オフ、ハイ電圧でプレチャージされたＱノードにより第７ＮＭＯＳトランジスタ（Ｔ５７）がターン−オンされてＰノードには低電位電圧（ＶＳＳ）が供給される。これによって、第５ＮＭＯＳトランジスタ（Ｔ５５）はターン−オフされる。
【００８０】
Ｂ期間で第１クロック信号（Ｃ１）のハイ電圧により第６ＮＭＯＳトランジスタ（Ｔ５６＿２）がターン−オン、ブートストラッピングにハイ電圧がさらに上昇したＱノードにより第７ＮＭＯＳトランジスタ（Ｔ５７）がターン−オンされる。この時、第７ＮＭＯＳトランジスタ（Ｔ５７）が第６ＮＭＯＳトランジスタ（Ｔ５６＿２）より大きい大きさに形成されることによって同時にターン−オンされてもＰノードには第６ＮＭＯＳトランジスタ（Ｔ５６＿２）を経由した第１クロック信号（Ｃ１）のハイ電圧よりも第７ＮＭＯＳトランジスタ（Ｔ５７）を経由した低電位電圧（ＶＳＳ）が供給されるから第５ＮＭＯＳトランジスタ（Ｔ５５）はターン−オフされる。このために、第７及び第６ＮＭＯＳトランジスタ（Ｔ５７，Ｔ５６＿２）は少なくとも３：１位の大きさの比率を持つように形成される。
【００８１】
Ｃ期間で第１クロック信号（Ｃ１）のロー電圧により第６ＮＭＯＳトランジスタ（Ｔ５６＿２）はターン−オフ、ロー電圧に変換されたＱノードにより第７ＮＭＯＳトランジスタ（Ｔ５７）がターン−オフされるからＰノードは以前のロー状態でフローティングされる。これによって、第５ＮＭＯＳトランジスタ（Ｔ５５）はターン−オフされる。
【００８２】
Ｄ期間で第１クロック信号（Ｃ１）のハイ電圧により第６ＮＭＯＳトランジスタ（Ｔ５６＿２）がターン−オン、ロー電圧であるＱノードにより第７ＮＭＯＳトランジスタ（Ｔ５７）がターン−オフされるからＰノードには第１クロック信号（Ｃ１）のハイ電圧が供給される。これによって、第５ＮＭＯＳトランジスタ（Ｔ５５）がターン−オンされてＱノードに低電位電圧（ＶＳＳ）を供給するからＱノードがハイ電圧の第１クロック信号（Ｃ１）により変わることを防止することができるようになる。
【００８３】
このようなシフトレジスタを利用した液晶表示パネルの駆動装置は従来の駆動装置に比べてより安定的に動作する。
【００８４】
以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。
【図面の簡単な説明】
【００８５】
【図１】従来の２像シフトレジスタを図示したブロック図。
【図２】図１に図示された第１ステージの詳細回路図。
【図３】図２に図示されたステージの駆動波形図。
【図４】本発明の第１実施例に係るシフトレジスタの一つのステージを出力部中心に図示した回路図。
【図５】図４に図示されたステージの駆動波形図。
【図６】本発明の第２実施例に係るシフトレジスタの一つのステージに対する詳細回路図。
【図７】図６に図示されたステージの駆動波形図。
【図８Ａ】図６に図示されたステージで補償キャパシタ（ＣＣ）がない場合の駆動波形を比べて図示した図面。
【図８Ｂ】図６に図示されたステージで補償キャパシタ（ＣＣ）がある場合の駆動波形を比べて図示した図面。
【図９】本発明の第３実施例に係るシフトレジスタの一つのステージを出力部中心に図示した回路図。
【図１０】図９に図示されたステージの駆動波形図。
【図１１】本発明の第４実施例に係るシフトレジスタの補償回路部に対する詳細回路図。
【図１２】本発明の第５実施例に係るシフトレジスタの補償回路部に対する詳細回路図。
【符号の説明】
【００８６】
１０、４０、３４０  制御部
２０、３０、３３０  出力バッファ部
３５０、４６０、５７０  補償回路部
【図１】
2008282522.tif 000003
【図２】
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【図３】
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【図４】
2008282522.tif 000006
【図５】
2008282522.tif 000007
【図６】
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【図７】
2008282522.tif 000009
【図８Ａ】
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【図８Ｂ】
2008282522.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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