(57)【要約】【課題】ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減すること。【解決手段】ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。制御レジスタＣＮＴ＿ＲＥＧに、出力バッファ３１７の駆動能力を設定する制御ビット信号が格納される。ＳｙｓＣＬｋ＿ＳＬの基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルがＧＭＳＫの規格を達成するように、ＳｙｓＣＬｋ＿ＳＬの立ち上がりＴｒと立ち下がりＴｆのスリューレートが制御ビット信号により設定される。【選択図】図２
2008148274.tif 000002
【特許請求の範囲】
【請求項１】
ベースバンドディジタル信号処理を行うＬＳＩと双方向に信号転送を行うディジタルインターフェースユニットと、
ＲＦ受信信号アナログ信号処理サブユニットと、
ＲＦ送信信号アナログ信号処理サブユニットとを含み、
前記ＲＦ受信信号アナログ信号処理サブユニットはＲＦ受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニットはアナログベースバンド送信信号のＲＦ送信信号への周波数アップコンバージョンを行うＲＦ通信用半導体集積回路であって、
前記ＲＦ通信用半導体集積回路は、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するためのシステム基準クロック信号を発振するシステム基準クロック発振器と、前記システム基準クロック発振器で発振された前記システム基準クロック信号に応答するシステム基準クロックパルス出力信号を前記ＬＳＩに供給するディジタルインターフェースの出力バッファとを含み、
前記出力バッファは、前記システム基準クロック発振器で発振された前記システム基準クロック信号が供給され前記システム基準クロックパルス出力信号を前記ＬＳＩに供給するバッファ回路と、前記バッファ回路に接続された制御レジスタとを含み、
前記出力バッファの前記制御レジスタには、前記出力バッファから前記ＬＳＩに供給される前記システム基準クロックパルス出力信号の駆動能力を設定する制御ビット信号が格納され、
前記制御レジスタの前記制御ビット信号は、前記ＬＳＩから前記ディジタルインターフェースユニットに供給されるコントロールデータであり、
前記システム基準クロックパルス出力信号の基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルがＧＭＳＫの規格を達成するように、前記システム基準クロックパルス出力信号の立ち上がりと立ち下がりのスリューレートが前記制御レジスタの前記制御ビット信号により設定されるＲＦ通信用半導体集積回路。
【請求項２】
リセットによるイニシャライズ処理の間に前記制御レジスタの前記制御ビット信号としての前記コントロールデータは前記ＬＳＩから前記ディジタルインターフェースユニットに供給される請求項１記載のＲＦ通信用半導体集積回路。
【請求項３】
前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器の出力に応答するチャージポンプ回路と、前記チャージポンプ回路の出力に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むことにより周波数シンセサイザを構成するＰＬＬ回路と、前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器とを具備して、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路である請求項１記載のＲＦ通信用半導体集積回路。
【請求項４】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記ＲＦ通信用半導体集積回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項３記載のＲＦ通信用半導体集積回路。
【請求項５】
前記ＲＦ受信信号アナログ信号処理サブユニットは、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記ＲＦ通信用半導体集積回路がＧＳＭ８５０の周波数帯域もしくはＧＳＭ９００の周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０の前記周波数帯域もしくは前記ＧＳＭ９００の前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記ＲＦ通信用半導体集積回路がＤＣＳ１８００の周波数帯域もしくはＰＣＳ１９００の周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００の前記周波数帯域もしくは前記ＰＣＳ１９００の前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記ＲＦ通信用半導体集積回路がＧＳＭ８５０の周波数帯域もしくはＧＳＭ９００の周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０の前記周波数帯域もしくは前記ＧＳＭ９００の前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記ＲＦ通信用半導体集積回路がＤＣＳ１８００の周波数帯域もしくはＰＣＳ１９００の周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００の前記周波数帯域もしくは前記ＰＣＳ１９００の前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項４記載のＲＦ通信用半導体集積回路。
【請求項６】
前記ＲＦ通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、
前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、
前記送信系オフセットＰＬＬ回路の前記位相比較回路と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項７】
前記ＲＦ通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、
前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、
前記送信系オフセットＰＬＬ回路の前記位相比較回路と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項８】
前記ＲＦ受信信号アナログ信号処理サブユニットは、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザによって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記ＲＦ送信信号アナログ信号処理サブユニットは送信ベースバンド信号が供給される送信ミキサーを含み、前記ＲＦ送信信号アナログ信号処理サブユニットに前記周波数シンセサイザによって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理サブユニットは、ＲＦ送信信号を生成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項９】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含む請求項４から請求項８のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項１０】
前記出力バッファは、前記システム基準クロック信号が並列に入力端子へ供給される複数の出力バッファ含み、
前記複数の出力バッファは、第１出力バッファと、第２出力バッファとを含み、
前記第１出力バッファの前記システム基準クロックパルス出力信号の第１駆動能力は所定の大きさに設定され、前記第２出力バッファの第２駆動能力は前記第１出力バッファの前記第１駆動能力よりも小さく設定され、
前記第１出力バッファの前記システム基準クロック信号に応答する第１応答遅延時間は所定の遅延時間に設定され、前記第２出力バッファの前記システム基準クロック信号に応答する第２応答遅延時間は前記第１出力バッファの前記第１応答遅延時間よりも小さく設定されている請求項１記載のＲＦ通信用半導体集積回路。
【請求項１１】
前記出力バッファは、第１遅延回路を更に含み、前記第１遅延回路は前記第１出力バッファの入力に前記システム基準クロック信号を供給して前記第１応答遅延時間を形成する請求項１０記載のＲＦ通信用半導体集積回路。
【請求項１２】
前記複数のバッファ回路は、中間出力バッファを更に含み、前記中間バッファ回路の中間駆動能力は前記第１出力バッファの前記第１駆動能力と前記第２出力バッファの前記第２駆動能力との間の大きさに設定され、前記中間バッファ回路の前記システム基準クロックパルス出力信号に応答する中間応答遅延時間は、前記第１出力バッファの前記第１応答遅延時間と前記第２出力バッファの前記第２応答遅延時間との間の時間に設定されている請求項１１記載のＲＦ通信用半導体集積回路。
【請求項１３】
前記バッファ回路は、中間遅延回路を更に含み、前記中間遅延回路は、前記中間出力バッファの入力に前記システム基準クロック信号を供給して前記中間応答遅延時間を形成する請求項１２記載のＲＦ通信用半導体集積回路。
【請求項１４】
アナログベースバンド送信信号のＲＦ送信信号への周波数アップコンバージョンを行うＲＦ送信信号処理サブユニットと、
前記周波数アップコンバージョンに使用される高周波信号を生成するためのシステム基準クロック信号を発振するシステム基準クロック発振器と、
前記システム基準クロック発振器で発振された前記システム基準クロック信号に応答するシステム基準クロックパルス出力信号をチップ外部に供給する出力バッファとを具備しており、
前記出力バッファは、前記システム基準クロック信号が並列に入力端子へ供給される複数の出力バッファと、前記システム基準クロックパルス出力信号の駆動能力を設定する制御ビットを格納する制御レジスタとを含み、
前記複数の出力バッファは、第１出力バッファと、第２出力バッファと、中間出力バッファとを含み、
前記第１出力バッファの前記システム基準クロックパルス出力信号の第１駆動能力は所定の大きさに設定され、前記第２出力バッファの前記システム基準クロックパルス出力信号の第２駆動能力は前記第１出力バッファの前記第１駆動能力よりも小さく設定され、前記中間バッファ回路の前記システム基準クロックパルス出力信号の中間駆動能力は前記第１出力バッファの前記第１駆動能力と前記第２出力バッファの前記第２駆動能力との間の大きさに設定され、
前記第１出力バッファは前記制御レジスタに格納された前記制御ビットの値と無関係に活性化されて前記システム基準クロック信号に応答して前記システム基準クロックパルス出力信号を生成することが可能であり、前記第２出力バッファは前記制御レジスタに格納された前記制御ビットの値の所定の組み合わせにより活性化されて前記システム基準クロック信号に応答して前記システム基準クロックパルス出力信号を生成することが可能であり、前記中間バッファ回路は前記制御レジスタに格納された前記制御ビットの値の特定の組み合わせにより活性化されて前記システム基準クロック信号に応答して前記システム基準クロックパルス出力信号を生成することが可能であり、
前記第１出力バッファの前記システム基準クロック信号に応答する第１応答遅延時間は所定の遅延時間に設定され、前記第２出力バッファの前記システム基準クロック信号に応答する第２応答遅延時間は前記第１出力バッファの前記第１応答遅延時間よりも小さく設定され、前記中間バッファ回路の前記システム基準クロック信号に応答する中間応答遅延時間は前記第１出力バッファの前記第１応答遅延時間と前記第２出力バッファの前記第２応答遅延時間との間の時間に設定されているＲＦ通信用半導体集積回路。
【請求項１５】
前記出力バッファは、第１遅延回路と、中間遅延回路とを更に含み、
前記第１遅延回路は前記第１出力バッファの入力に前記システム基準クロック信号を供給して前記第１応答遅延時間を形成して、
前記中間遅延回路は前記中間出力バッファの入力に前記システム基準クロック信号を供給して前記中間応答遅延時間を形成する請求項１４記載のＲＦ通信用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ受信信号アナログ信号処理サブユニットと、ＲＦ送信信号アナログ信号処理サブユニットとを含み、ベースバンドディジタル信号処理を行うＬＳＩとディジタルインターフェースで双方向に信号転送を行うＲＦ通信用半導体集積回路に関するものである。本発明は、特に前記ＲＦ通信用半導体集積回路のディジタルインターフェースから前記ＬＳＩに供給されるシステム基準クロックの高調波による通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減するのに有益な技術に関する。
【背景技術】
【０００２】
分周比が整数のみの一般的なＰＬＬ（Phase Locked Loop）回路ではロックド・ループの周波数解像度は基準周波数ｆＲＥＦとなるので、精密な周波数解像度は小さな基準周波数ｆＲＥＦを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。
【０００３】
下記の非特許文献１によれば、フラクショナルシンセサイザは基準周波数ｆＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナルＮ分周器では分周比は周期的にＮからＮ＋１に変更され、結果的に平均分周比はＮよりも（Ｎ＋１）分周のデューティー比分増加する。累積加算器（アキュムレータ）からのオーバーフローは、瞬時の分周比を変調するために使用される。
【０００４】
このようにフラクショナルＮ−ＰＬＬ回路は、ＰＬＬ回路の負帰還ループ中の分周器の分周比Ｎが整数だけでなく分数（小数）を含む有理数である。また、下記の非特許文献２には、希望するチャンネルを選択するとともに変調を捕捉するために十分な帯域幅と解像度とを持つフラクショナルＮ−ＰＬＬ回路をＧＳＭ方式の送受信装置に使用することが記載されている。このフラクショナルＮ−ＰＬＬ回路では、ディジタルデータが供給されるΣΔ変調器が分周器で分母を制御するので、電圧制御発振器の発振周波数は希望するチャンネルを中心に置きながら変調されるものである。
【０００５】
一方、下記の非特許文献３は、ＲＦチップとベースバンドチップとの間の高速・低消費電力のディジタルインターフェースが記載されている。下記の非特許文献３は、Ａ／Ｄ変換器やＤ／Ａ変換器がＲＦ送受信チップに搭載され、アナログ部分がディジタル信号処理ユニットに置換されと記載している。また、下記の非特許文献３は、ＲＦ送受信チップで発生されたディジタル信号は電磁放出（ＥＭＣ）によりＲＦ信号を汚すことなくベースバンドチップに転送されなければならず、ベースバンドチップからＲＦチップへ転送されるディジタル信号も同様であると記載している。
【０００６】
また、下記の非特許文献４には、ＲＦ  ＩＣとベースバンドとの間のディジタルインターフェースの仕様が記載され、この仕様によると、下記８種類の信号がディジタルインターフェースで規定されている。１番目は送受信データ（ＲｘＴｘＤａｔａ）の信号であり、送信Ｔｘの間にベースバンドからＲＦ  ＩＣへバーストシンボルを転送して、受信Ｒｘの間にＲＦ  ＩＣからベースバンドへマルチプレックスされたＩＱサンプルを転送する双方向信号である。２番目は送受信イネーブル（ＲｘＴｘＥｎ）の信号であり、送信モードＴｘの間にベースバンドによりイネーブルに駆動され、受信モードＲｘの間にＲＦ  ＩＣによりイネーブルに駆動される。３番目と４番目と５番目とは、ＲＦ  ＩＣのレジスタセットをアクセスする双方向３線制御インターフェースの双方向のコントロールデータ（ＣｔｒｌＤａｔａ）の信号とベースバンドからのコントロールイネーブル（ＣｔｒｌＥｎ）の信号とベースバンドからのコントロールクロック（ＣｔｒｌＣｌｋ）の信号とである。６番目は、ベースバンドからのストローブ（Ｓｔｒｏｂｅ）の信号であり、ＲＦ  ＩＣ内部のイベントの正確なタイミングの設定に使用される。７番目はシステムクロック（ＳｙｓＣｌｋ）の信号であり、８番目のシステムクロックイネーブル（ＳｙｓＣｌｋＥｎ）の信号がベースバンドによりアサートされている時にＲＦ  ＩＣから出力される２６ＭＨｚのマスタークロックである。
【０００７】
また、下記の非特許文献４は、上記８種類の信号の大部分、例えばシステムクロックは、ＲＦ  ＩＣ内部の不所望な干渉を回避するために信号スペトクラムを制限するスリューレート制御を必要とすると記載している。また、下記の非特許文献４は、１番目の送受信データ（ＲｘＴｘＤａｔａ）の信号と６番目のストローブ（Ｓｔｒｏｂｅ）の信号とにはＥＭＣ制御が必要であるが、３番目と４番目と５番目のコントロールデータ（ＣｔｒｌＤａｔａ）の信号とコントロールイネーブル（ＣｔｒｌＥｎ）の信号とコントロールクロック（ＣｔｒｌＣｌｋ）の信号と８番目のシステムクロックイネーブル（ＳｙｓＣｌｋＥｎ）の信号とにはＥＭＣ制御が不必要であると記載している。更に、下記の非特許文献４は、ＥＭＣ制御とは、信号スペクトル量を制限するため信号の立ち上がり時間と立ち下がり時間とを制御するための規定がなされていることを意味すると記載している。
【０００８】
【非特許文献１】Ｂｒｉａｎ  Ｍｉｌｌｅｒ  ａｎｄ  Ｒｏｂｅｒｔ  Ｊ．  Ｃｏｎｌｅｙ、  ”Ａ  Ｍｕｌｔｉｐｌｅ  Ｍｏｄｕｌａｔｏｒ  Ｆｒａｃｔｉｏｎａｌ  Ｄｉｖｉｄｅｒ”、  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ  ＡＮＤ  ＭＥＡＳＵＲＥＭＥＮＴ、  ＶＯＬ．４０．ＮＯ．３．ＪＵＮＥ  １９９１．ＰＰ．５７８−５８３．
【非特許文献２】Ｅ．Ｈｅｇａｚｉ  ｅｔ  ａｌ，  “Ａ  １７ｍＷ  Ｔｒａｎｓｍｉｔｔｅｒ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅａｉｚｅｒ  ｆｏｒ  ９００ＭＨｚ  ＧＳＭ  Ｆｕｌｌｙ  Ｉｎｔｅｇｒａｔｅｄ  ｉｎ  ０．３５−μｍ  ＣＭＯＳ”，  ２００２  Ｓｙｍｐｏｓｉｕｍ  Ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．ＰＰ．２３４−２３７．
【非特許文献３】Ｋ．  Ｃｈａｂｒａｋ  ｅｔ  ａｌ，  “Ｎｅｗ  Ｃｏｎｃｅｐｔ  ｏｆ  ａ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｌｏｗ−Ｐｏｗｅｒ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  Ｍｕｌｔｉ−Ｓｔａｎｄａｒｄ  Ｍｏｂｉｌｅ  Ｔｒａｎｓｃｅｉｖｅｒ  ＲＦＩＣ‘ｓ  ｉｎ  ０．１３μｍ  ＣＭＯＳ”，２００５  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｍｉｃｒｏｗａｖｅ，  Ａｎｔｅｎｎａ，  Ｐｒｏｐｅｒｇａｔｉｏｎ  ａｎｄ  ＥＭＣ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ｆｏｒ  Ｗｉｒｅｌｅｓｓ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｐｒｏｃｅｅｄｉｎｇｓ，  ＰＰ．２８１−２８４．
【非特許文献４】Ａｎｄｒｅｗ  Ｆｏｇｇ，  “ＤｉｇＲＦ  ＢＡＳＥＢＡＮＤ／ＲＦ  ＤＩＧＩＴＡＬ  ＩＮＴＥＲＦＡＣＥ  ＳＰＥＣＩＦＩＣＡＴＩＯＮ”，  Ｌｏｇｉｃａｌ，  Ｅｌｅｃｔｒｏｒｉｃａｌ  ａｎｄ  Ｔｉｍｉｎｇ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ＥＧＰＲＳ  Ｖｅｒｓｉｏｎ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ  Ｒａｐｐｏｒｔｅｕｒ  Ａｎｄｒｅｗ  Ｆｏｇｇ，  ＴＴＰＣｏｍ  Ｖｅｒｓｉｏｎ  １．１２ｈｔｔｐ：／／１４６．１０１．１６９．５１／ＤｉｇＲＦ  Ｓｔａｎｄａｒｄ  ｖ１１２．ｐｄｆ〔平成１８年１０月５日検索〕
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者等は、本発明に先立って、ＧＳＭ方式の通信に対応するＲＦ  ＩＣの開発に従事した。
【００１０】
ＧＳＭ(Global System for Mobile Communication)方式は、ＴＤＭＡ方式のひとつとして、位相変調のみを使用するＧＭＳＫ(Gaussian minimum Shift Keying)変調を行う通信方式である。尚、ＴＤＭＡは、Time-Division Multiple Accessの略称である。このＴＤＭＡ方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定可能である。このＧＳＭ方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式も最近注目されている。尚、ＧＰＲＳは、Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅの略称である。
【００１１】
図１は、本発明に先立って本発明者等によって検討されたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩとを搭載したモバイル端末装置の全体構成を示す図である。また、図１は、同時に本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図でもある。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはＰＤＡ(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。このＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）３００のフラクショナルＮ−ＰＬＬ回路は、基準周波数発振器ＶＣＸＯを含む。基準周波数発振器ＶＣＸＯより生成される基準発振周波数ｆＲＥＦは、水晶振動子Ｘｔａｌ（５０１）とベースバンドＬＳＩ（４００）からの自動周波数制御（ＡＦＣ）ディジタル信号が供給されるＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）とにより安定で正確な基準信号となる。ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）３００では、この基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦをベースにＲＦ送信用電圧制御発振器の発振周波数と送受信装置の周波数シンセサイザのＲＦ電圧制御発振器の発振周波数とが生成される。最近のＧＳＭ通信方式に対応するＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）は、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の４つの周波数帯に対応するように構成されている。従って、ＲＦ送信用電圧制御発振器の発振周波数とＲＦ電圧制御発振器の発振周波数とは、この４つのマルチ周波数バンドに対応しなければならない。ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦは数十ＭＨｚのオーダーの比較的低い周波数であるのに対して、複数のマルチ周波数バンドに対応するＲＦ送信用電圧制御発振器の発振周波数とＲＦ電圧制御発振器の発振周波数とは数ＧＨｚのオーダーの比較的高い周波数となる。このように、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦと比較すると、ＲＦ送信用電圧制御発振器からの発振周波数とＲＦ電圧制御発振器の発振周波数とは遥かに高い周波数となる。このように、フラクショナルＮ−ＰＬＬ回路は、数十ＭＨｚのオーダーの基準発振周波数ｆＲＥＦをフラクショナルＮ分周比の逆数である周波数逓倍比による周波数逓倍を行うことにより、数ＧＨｚのオーダーのＲＦ送信用電圧制御発振器の基準発振周波数とＲＦ電圧制御発振器の発振周波数とを生成する。
【００１２】
一方、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）には標準値２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）の外部電源電圧Ｖｄｄ＿ｅｘｔが供給されるので、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦが外部電源電圧変動Ｖｄｄ＿ｅｘｔによって変動しないようにしなければならない。このため、変動する外部電源電圧Ｖｄｄ＿ｅｘｔが、オンチップ電圧レギュレータに供給される。オンチップ電圧レギュレータから例えば略２．４５ボルトの安定な値に維持された内部安定化電源電圧を生成して、この略２．４５ボルトの内部安定化電源電圧を基準周波数発振器ＶＣＸＯに供給することになる。基準周波数発振器ＶＣＸＯに安定な値に維持された内部安定化電源電圧を供給すれば、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦは外部電源電圧変動Ｖｄｄ＿ｅｘｔによって変動せず、数十ＭＨｚのオーダーの安定な基準発振周波数ｆＲＥＦとなる。従って、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）のフラクショナルＮ−ＰＬＬ回路のＲＦ電圧制御発振器とＲＦ送信用電圧制御発振器とには、オンチップ電圧レギュレータからの内部安定化電源電圧を供給しなくても、外部電源電圧Ｖｄｄ＿ｅｘｔを供給すれば良い。それでも、ＲＦ送信用電圧制御発振器の発振周波数と、ＲＦ電圧制御発振器の発振周波数とは、フラクショナルＮ分周比の逆数である周波数逓倍比でフラクショナルＮ−ＰＬＬ回路によって安定に維持されることができる。このように、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の受信系信号処理サブユニットでのＲＦ受信信号からベースバンド受信信号への周波数ダウンコンバージョンとＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の送信系信号処理サブユニットでのベースバンド送信信号から中間周波数送信信号もしくはＲＦ送信信号への周波数アップコンバージョンとに使用するＲＦキャリア信号を生成するためのＲＦ電圧制御発振器を、フラクショナルＮ−ＰＬＬ回路が含むことになる。このフラクショナルＮ−ＰＬＬ回路のＲＦ電圧制御発振器の発振周波数がフラクショナル分周により設定されることにより、最終的にＲＦ送信用電圧制御発振器の発振周波数が設定される。
【００１３】
一方、モバイル端末装置等の送受信装置は、一般にＲＦアナログ信号処理集積回路とベースバンドＬＳＩとを含んでいる。ＲＦアナログ信号処理集積回路は送受信信号の変復調や周波数アップコンバージョンや周波数ダウンコンバージョンを行い、ベースバンドＬＳＩは送信信号を基本波と同相成分のＩディジタルベースバンド送信信号と直交成分のＱディジタルベースバンド送信信号とに変換するとともにＩディジタルベースバンド受信信号とＱディジタルベースバンド受信信号とから受信データを復元する。このように、ＲＦアナログ信号処理集積回路の信号処理はアナログ信号処理が主体であり、ベースバンドＬＳＩの信号処理はディジタル信号処理が主体である。しかし、両者の間でアナログ信号からディジタル信号に変換するＡ／Ｄ変換器とディジタル信号からアナログ信号に変換するＤ／Ａ変換器とが必要であるが、従来はこれらのＡ／Ｄ変換器とＤ／Ａ変換器とはベースバンドＬＳＩに配置されていたので、両者間の信号転送はアナログ信号となっていた。
【００１４】
一方、ディジタル信号処理が主体のベースバンドＬＳＩはプロセス技術の進歩によりＲＦ  ＩＣより微細化されたトランジスタを集積するようになり、電源電圧は１．８ボルトもしくはそれ以下まで低下する傾向になっている。従って、２ボルトよりも高い動作電圧が必要なＡ／Ｄ変換器とＤ／Ａ変換器とをベースバンドＬＳＩに配置することが困難な状況となっている。このような状況で、前記非特許文献３と前記非特許文献４とに記載されているように、両者の間のＡ／Ｄ変換器とＤ／Ａ変換器とをＲＦアナログ信号処理集積回路に配置して、両者間の信号転送をディジタル信号としたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩの開発が進められた。
【００１５】
図１に示したモバイル端末装置では、Ａ／Ｄ変換器３０３、３０４と、Ｄ／Ａ変換器３０７、３０８、３１５とがＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されている。すなわち、Ａ／Ｄ変換器３０３、３０４は、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の出力のアナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド信号ＲｘＤＢＩ、ＲｘＤＢＱに変換してベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に供給する。また、Ｄ／Ａ変換器３０７、３０８は、ベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）の出力のディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換してＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）に供給する。ＡＦＣ制御用のＤ／Ａ変換器３１５は、ベースバンド信号処理ＬＳＩ４００のＲＦディジタルインターフェース４０２のディジタル信号経路Ｌ３に得られるベースバンドプロセッサコア４０１の出力のＡＦＣ制御ディジタル信号をＡＦＣ制御アナログ信号に変換してシステム基準クロック発振器３１４（ＶＣＸＯ）に供給する。
【００１６】
一方、前記非特許文献４の記載によれば、前記ディジタルインターフェースの仕様に適合したデバイスは２６ＭＨｚでプラスまたはマイナスで少なくとも１００ｐｐｍ（０．０１％）の誤差のシステムクロックＳｙｓＣｌｋに対して正しく動作しなければならない。
【００１７】
図１に示したモバイル端末装置では、システム基準クロック発振器３１４（ＶＣＸＯ）で発振された発振周波数２６ＭＨｚの略正弦波状の波形を持ったシステム基準クロック信号ＳｙｓＣＬｋは、送信受信制御サブユニット３１０の波形整形回路３１０３に供給される。波形整形回路３１０３は正弦波波形からパルス波形への波形整形が行われ、波形整形回路３１０３から周波数２６ＭＨｚのパルス波形を持ったディジタルシステム基準クロック信号ＳｙｓＣＬｋ＿ＳＬが出力バッファ３１７を介してベースバンド信号処理ＬＳＩ４００に供給される。
【００１８】
このベースバンド信号処理ＬＳＩ４００は、ＲＦアナログ信号処理集積回路３００とフロントエンドモジュール２００とを用いて、ＧＳＭ方式もしくはＥＤＧＥ方式の通信を確立する。その際は、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）がＲＦアナログ信号処理集積回路３００にシステム基準クロックイネーブル信号ＳｙｓＣＬｋＥｎを供給する。すると、ＲＦアナログ信号処理集積回路３００のシステム基準クロック発振器３１４の出力に基づくシステム基準クロック信号ＳｙｓＣＬｋは、送信受信制御サブユニット３１０の波形整形回路３１０３を介して、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）に供給される。この情報は、ベースバンド信号処理ＬＳＩ４００内部ベースバンドプロセッサコア４０１（ＢＢ＿Ｐｒ＿Ｃｏｒｅ）にも供給される。するとベースバンドプロセッサコア４０１内部のＣＰＵは、ＲＦディジタルインターフェース４０２（Ｄｉｇ＿ＲＦ＿ＩＮＴ）とディジタル信号経路Ｌ１、Ｌ２、Ｌ３、Ｌ４を介して時分割マルチプルアクセス方式におけるタイムスロットの動作設定を開始する。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）は、ＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１により処理された受信ベースバンド信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には、位相変調成分を生成することで位相復調を実行する。この位相復調結果により、ベースバンド信号処理ＬＳＩ４００外部のＤ／Ａ変換器５０２（ＤＡＣ）とスピーカー５０３（ＳＰ）により通信相手の会話のオーディオ信号が得られる。一方、図１のモバイル端末装置を使用するユーザーが発声したアナログ・オーディオ信号は、マイク５０４（ＭＩＣ）とＡ／Ｄ変換器５０５（ＡＤＣ）によりディジタル・オーディオ信号に変換される。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）はこのディジタル・オーディオ信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には位相復調を実行する。その結果、ＲＦアナログ信号処理集積回路３００のＲＦ送信信号アナログ信号処理サブユニット３０２により処理されるべき送信ベースバンド信号に位相変調成分を含ませることが可能となる。事前に確立された通信がＥＤＧＥ方式の場合には、通信の送受信情報に位相変調成分だけでなく振幅変調成分も含まれるので、通信のデータ転送レートを改善することができる。
【００１９】
一方、ＧＳＭ(Global System for Mobile Communication)通信方式の規格では、送信信号に含まれる妨害信号のレベルを抑圧するために、携帯電話端末機器と基地局との間のシステム基準クロック信号の基準周波数の誤差は０．１ｐｐｍ以下に低減することが要求されている。従って、図１に示したモバイル端末装置でも、システム基準クロック発振器３１４（ＶＣＸＯ）から発振される２６ＭＨｚの発振周波数の誤差は０．１ｐｐｍ以下にしなければならない。
【００２０】
一方、上述したように最近のＧＳＭ通信方式に対応するＲＦ  ＩＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の４つの周波数帯域に対応する必要がある。本発明者等は本発明に先立って図１に示したディジタルインターフェースのＲＦ  ＩＣを試作して、特性の評価を行った。特性評価の結果、上記４つの周波数帯域のうち高い方のＤＣＳ１８００、ＰＣＳ１９００の２つの周波数帯域の送信信号に含まれる妨害信号のレベルがＧＳＭ規格で規定された抑圧レベルを達成していないことが明らかとなった。
【００２１】
本発明者等はこの不具合発生のメカニズムを、困難な不良解析の結果の解明したものである。
【００２２】
すなわち、ＲＦ  ＩＣのベースバンドＬＳＩとのインターフェースがアナログインターフェースからディジタルインターフェースに変化したことにより、２６ＭＨｚの発振周波数のシステム基準クロック出力信号の波形も正弦波波形からパルス波形に変化した。ディジタルインターフェースのＲＦ  ＩＣの基本周波数２６ＭＨｚのパルス波形のシステム基準クロックバルス出力信号ＳｙｓＣＬｋ＿ＳＬは、基本周波数２６ＭＨｚの成分だけでなく基本周波数２６ＭＨｚの偶数倍と奇数倍との高調波信号成分も含んでいる。特に、システム基準クロックバルス出力信号ＳｙｓＣＬｋ＿ＳＬのパルス波形の立ち上がりの部分と立ち下がりの部分とに、高い周波数の偶数倍と奇数倍との高調波信号成分が含まれている。システム基準クロック信号の基本周波数２６ＭＨｚの６６倍、６７倍、６８倍、７２倍、７３倍の高調波は、下記の５つの周波数の高調波になる。
【００２３】
２６ＭＨｚ×６６＝１７１６ＭＨｚ
２６ＭＨｚ×６７＝１７４２ＭＨｚ
２６ＭＨｚ×６８＝１７６８ＭＨｚ
２６ＭＨｚ×７２＝１８７２ＭＨｚ
２６ＭＨｚ×７３＝１８９８ＭＨｚ
最初の３つの高調波はＤＣＳ１８００の送信周波数信号Ｔｘ＿ＤＣＳ１８００の１７１０〜１７８５ＭＨｚの周波数帯域への妨害信号となり、最後の２つの高調波はＰＣＳ１９００の送信周波数信号Ｔｘ＿ＰＣＳ１９００の１８５０〜１９１０ＭＨｚの周波数帯域への妨害信号となる。
【００２４】
ＧＳＭ通信のＧＭＳＫ(Gaussian minimum Shift Keying)の規格によって、ＲＦ送信周波数信号での妨害信号レベルは厳しく定められている。図７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示し、太い実線ＰＳＤがＧＭＳＫの規格によって規定されたレベルである。中心周波数（ＲＦ送信周波数）の近傍±２００ＫＨｚでの減衰量は−３０ｄＢｍ以下とされ、中心周波数（ＲＦ送信周波数）の近傍±４００ＫＨｚでの減衰量は−６０ｄＢｍ以下とされている。
【００２５】
本発明者等の検討によれば、システム基準クロック信号の基本周波数の２６ＭＨｚの６０倍から７０倍の付近の前記５つの周波数の高調波による妨害信号によりＤＣＳ１８００とＰＣＳ１９００との２つの送信周波数信号帯域でＧＭＳＫの規格を達成できないことが明らかとされた。
【００２６】
また、システム基準クロック信号の基本周波数の２６ＭＨｚの３２倍、３４倍、３５倍の高調波は、下記の３つの周波数の高調波になる。
【００２７】
２６ＭＨｚ×３２＝８３２ＭＨｚ
２６ＭＨｚ×３４＝８８４ＭＨｚ
２６ＭＨｚ×３５＝９１０ＭＨｚ
最初の１つの高調波はＧＳＭ８５０の送信周波数信号Ｔｘ＿ＧＳＭ８５０の８２４〜８４９ＭＨｚの周波数帯域への妨害信号となり、最後の２つの高調波はＧＳＭ９００の送信周波数信号Ｔｘ＿ＧＳＭ９００の８８０〜９１５ＭＨｚの周波数帯域への妨害信号となる。しかし、システム基準クロック信号の基本周波数の２６ＭＨｚの３０倍付近の高調波のＲＦ周波数はシステム基準クロック信号の基本周波数の２６ＭＨｚの６０倍から７０倍の付近の高調波のＲＦ周波数の約半分と低い。その結果、システム基準クロック信号の基本周波数の２６ＭＨｚの３０倍付近の前記３つの周波数の高調波による妨害信号によりＧＳＭ８５０とＧＳＭ９００との２つの送信周波数信号帯域でＧＭＳＫの規格を達成できることが明らかとされた。
【００２８】
このように、本発明は本発明に先立って本発明者等により為された検討と不具合発生のメカニズムの困難な解明結果を基にしてなされたものである。
【００２９】
従って本発明の対象とするところは、ＲＦ受信信号アナログ信号処理サブユニット（３０１）と、ＲＦ送信信号アナログ信号処理サブユニット（３０２）とを含み、ベースバンドディジタル信号処理を行うＬＳＩ（４００）とディジタルインターフェースで双方向に信号転送を行うＲＦ通信用半導体集積回路３００（ＲＦ＿ＩＣ）である。前記ＲＦ受信信号アナログ信号処理サブユニット（３０１）はＲＦ受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニット（３０２）はアナログベースバンド送信信号のＲＦ送信信号への周波数アップコンバージョンを行うものである。また、前記ＲＦ通信用半導体集積回路３００（ＲＦ＿ＩＣ）は、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するためのシステム基準クロック信号（ＳｙｓＣＬｋ）を発振するシステム基準クロック発振器（３１４、ＶＣＸＯ）を含む。前記ＲＦ通信用半導体集積回路３００（ＲＦ＿ＩＣ）は、前記システム基準クロック発振器（３１４、ＶＣＸＯ）で発振された前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答するシステム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を前記ＬＳＩ（４００）に供給するディジタルインターフェースの出力バッファ（３１７）とを含む。
【００３０】
上記の解明結果に基づき、本発明者等は、前記ＲＦ集積回路３００（ＲＦ＿ＩＣ）から前記ＬＳＩ（４００）に供給されるシステム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の高調波による送信信号の周波数帯域への妨害信号の漏れ込みを低減するため前記パルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の立ち上がりと立ち下がりのスリューレートを制御すると言う本発明の基本的な技術思想に到達したものである。この本発明の基本的な技術思想は、一見すると、前記非特許文献４に記載されたスリューレート制御技術と類似している。
【００３１】
しかし、前記非特許文献４に記載されたスリューレート制御技術は、主としてベースバンドからＲＦ  ＩＣに供給されるディジタル信号のスリューレートを制御することでＲＦ  ＩＣ内部の不所望な干渉を回避するものである。これに対して、本発明の基本的な技術思想は、ＲＦ  ＩＣからベースバンド信号処理のＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減するため前記クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の立ち上がりと立ち下がりのスリューレートを制御するものである。本発明により低減される不所望な信号はＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号と言う重大な妨害信号であって、前記非特許文献４に記載の前記スリューレート制御技術の目的であるＲＦ  ＩＣ内部の不所望な干渉の低減と言うレベルではない。
【００３２】
従って、本発明の目的とするところは、ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドディジタル信号処理を行うＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減することにある。
【００３３】
また、本発明の他の目的とするところは、出力バッファからチップ外部にシステム基準クロックパルス出力信号を供給する際に、システム基準クロックパルス出力信号の高調波によるＲＦ送信信号への妨害を低減することにある。
【００３４】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００３６】
すなわち、本発明の１つの形態によれば、少なくともベースバンドディジタル信号処理を行うＬＳＩ（４００）とディジタルインターフェースにより双方向に信号転送を行うＲＦ通信用半導体集積回路（３００）は、前記ディジタルインターフェースのためのディジタルインターフェースユニット（３０５、３１１、３１６、３１７）を含む。前記ＲＦ通信用半導体集積回路（３００）は、ＲＦ受信信号アナログ信号処理サブユニット（３０１）と、ＲＦ送信信号アナログ信号処理サブユニット（３０２）とを含む。
【００３７】
前記ＲＦ受信信号アナログ信号処理サブユニット（３０１）はＲＦ受信信号のアナログベースバンド受信信号（ＲｘＡＢＩ、ＲｘＡＢＱ）への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニット（３０２）はアナログベースバンド送信信号（ＴｘＡＢＩ、ＴｘＡＢＱ）のＲＦ送信信号への周波数アップコンバージョンを行う。
【００３８】
前記ＲＦ通信用半導体集積回路（３００）は、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するためのシステム基準クロック信号（ＳｙｓＣＬｋ）を発振するシステム基準クロック発振器（３１４、ＶＣＸＯ）を含む。前記ＲＦ通信用半導体集積回路３００（ＲＦ＿ＩＣ）は、前記システム基準クロック発振器（３１４、ＶＣＸＯ）で発振された前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答するシステム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を前記ＬＳＩ（４００）に供給するディジタルインターフェースの出力バッファ（３１７）とを含む（図１参照）。
【００３９】
前記出力バッファ（３１７）は、前記システム基準クロック発振器（３１４、ＶＣＸＯ）で発振された前記システム基準クロック信号（ＳｙｓＣＬｋ）が供給され前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を前記ＬＳＩ（４００）に供給するバッファ回路（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎ）と、前記バッファ回路（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎ）に接続された制御レジスタ（ＣＮＴ＿ＲＥＧ）とを含む。
【００４０】
前記出力バッファ（３１７）の前記制御レジスタ（ＣＮＴ＿ＲＥＧ）には、前記出力バッファ（３１７）から前記ＬＳＩ（４００）に供給される前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の駆動能力を設定する制御ビット信号が格納される。
【００４１】
前記制御レジスタ（ＣＮＴ＿ＲＥＧ）の前記制御ビット信号は、前記ＬＳＩ（４００）から前記ディジタルインターフェースユニット（３０５、３１１、３１６、３１７）に供給されるコントロールデータ（Ｃｔｒｌ  Ｄａｔａ）である。
【００４２】
前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルがＧＭＳＫの規格を達成するように、前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の立ち上がり（Ｔｒ）と立ち下がり（Ｔｆ）のスリューレートが前記制御レジスタ（ＣＮＴ＿ＲＥＧ）の前記制御ビット信号により設定される（図２参照）。
【００４３】
上記１つの形態の手段によれば、前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルがＧＭＳＫの規格を達成するように、前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の立ち上がり（Ｔｒ）と立ち下がり（Ｔｆ）のスリューレートが設定される。従って、前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の基本周波数の高調波によるＤＣＳ１８００とＰＣＳ１９００とのＲＦ送信周波数信号での妨害信号のレベルが、ＧＭＳＫの規格を達成することができる。その結果、ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドディジタル信号処理を行うＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減することができる。
【００４４】
本発明の好適な形態によるＲＦ通信用半導体集積回路（３００）では、リセット（ＲＳＴ）によるイニシャライズ処理の間に前記制御レジスタ（ＣＮＴ＿ＲＥＧ）の前記制御ビット信号としての前記コントロールデータ（Ｃｔｒｌ  Ｄａｔａ）は前記ＬＳＩ（４００）から前記ディジタルインターフェースユニット（３０５、３１１、３１６、３１７）に供給される（図８参照）。
【００４５】
本発明の好適な形態によるＲＦ通信用半導体集積回路（３００）は、前記基準周波数発振器（３１４）から形成された前記基準周波数信号（ｆＲＥＦ）が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）の出力に応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）の出力に応答するローパスフィルタ（ＬＦＣ）を含む。前記ＲＦ通信用半導体集積回路（３００）は、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）を更に含む。前記位相比較器（ＰＤＣ）、前記チャージポンプ回路（ＣＰＣ）、前記ローパスフィルタ（ＬＦＣ）、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）、前記分周器（ＤＩＶ）によるＰＬＬ回路は、周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する。前記ＲＦ通信用半導体集積回路（３００）は、前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号（ｆＲＦＶＣＯ）を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）を具備する。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路である（図３参照）。
【００４６】
上記した手段によれば、ＲＦ通信用半導体集積回路が基地局との送受信動作を行う際に精密な周波数解像度を得ることができる。また、ＧＳＭ方式の携帯電話端末機器のＲＦ送信信号の周波数スペクトラムでのＧＭＳＫの厳しい隣接妨害信号に関する厳しい規格を満足することができる（図７参照）。
【００４７】
本発明のより好適な形態によるＲＦ通信用半導体集積回路（３００）では、前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより中間周波数信号（ｆＩＦ ＤＩＶ）を生成する中間周波数分周器（ＩＦ  ＤＩＶ）を含む。前記ＲＦ通信用半導体集積回路（３００）は、前記中間周波数分周器（ＩＦ  ＤＩＶ）から生成される前記中間周波数信号（ｆＩＦ ＤＩＶ）と送信ベースバンド信号（ＴｘＡＢＩ、ＴＸＡＢＱ）とから中間周波送信信号を形成する送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）と、送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）とを含む。前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器（ＲＦ  ＤＩＶ）を含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）から生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路（ＰＣ）と、前記位相比較回路（ＰＣ）の出力に応答する前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）を含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）から生成される前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）が一方の入力端子に供給され前記ＲＦ分周器（ＲＦ  ＤＩＶ）から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）を含む。前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の出力信号は、前記位相比較回路（ＰＣ）の他方の入力端子に供給される（図３参照）。
【００４８】
本発明の更に好適な形態によるＲＦ通信用半導体集積回路（３００）では、前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）を含む。前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）を含む。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号を分周することにより前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ供給するＲＦキャリア信号を形成する第１分周器（ＤＩＶ１）と、前記第１分周器（ＤＩＶ１）の出力信号を分周する第２分周器（ＤＩＶ４）とを含む。
【００４９】
前記ＲＦ通信用半導体集積回路（３００）がＧＳＭ８５０の周波数帯域もしくはＧＳＭ９００の周波数帯域の前記ＲＦ受信信号を受信する場合を想定する。この場合には、前記第１分周器（ＤＩＶ１）から生成された分周出力信号が、前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達される。それにより、前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）から前記ＧＳＭ８５０の前記周波数帯域もしくは前記ＧＳＭ９００の前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００５０】
前記ＲＦ通信用半導体集積回路（３００）がＤＣＳ１８００の周波数帯域もしくはＰＣＳ１９００の周波数帯域の前記ＲＦ受信信号を受信する場合を想定する。この場合には、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達される。それにより、前記ＤＣＳ１８００の前記周波数帯域もしくは前記ＰＣＳ１９００の前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００５１】
前記ＲＦ通信用半導体集積回路（３００）がＧＳＭ８５０の周波数帯域もしくはＧＳＭ９００の周波数帯域の前記ＲＦ送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ  ＤＩＶ）として前記第１分周器（ＤＩＶ１）と前記第２分周器（ＤＩＶ４）とが動作する。それにより、前記第２分周器（ＤＩＶ４）の分周出力信号が、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＧＳＭ８５０の前記周波数帯域もしくは前記ＧＳＭ９００の前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される。
【００５２】
前記ＲＦ通信用半導体集積回路（３００）がＤＣＳ１８００の周波数帯域もしくはＰＣＳ１９００の周波数帯域の前記ＲＦ送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ  ＤＩＶ）として前記第１分周器（ＤＩＶ１）が動作する。それにより、前記第１分周器（ＤＩＶ１）の分周出力信号が、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＤＣＳ１８００の前記周波数帯域もしくは前記ＰＣＳ１９００の前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される（図４参照）。
【００５３】
本発明の前記更に好適な形態の手段によれば、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の４つの周波数帯域の受信・送信が可能となる。
【００５４】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、ＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式に対応するためのポーラループ方式で構成される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラループ方式の位相変調のための位相ループ（ＰＭ  ＬＰ）と前記ポーラループ方式の振幅ループ（ＡＭ  ＬＰ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ  ＬＰ）を構成する（図５参照）。
【００５５】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００５６】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラモジュレータ方式の位相変調のための位相ループ（ＰＭ  ＬＰ）と前記ポーラモジュレータ方式の振幅ループ（ＡＭ  ＬＰ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ  ＬＰ）を構成する（図６参照）。
【００５７】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００５８】
本発明の他のひとつの形態によるＲＦ通信用半導体集積回路（３００）では、前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）を含む。記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）を含む。前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）は送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）が供給される送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）を含み、前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）に前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された送信キャリア信号とが供給される。それによって、前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）は、ＲＦ送信信号（Ｔｘ＿ＧＳＭ８５０、Ｔｘ＿ＧＳＭ９００、Ｔｘ＿ＤＣＳ１８００、Ｔｘ＿ＰＣＳ１９００）を生成する（図４参照）。
【００５９】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器（ΣΔＭｏｄ）を含む（図３参照）。
【００６０】
また、本発明の改良された形態によれば、前記出力バッファ（３１７）は前記システム基準クロック信号（ＳｙｓＣＬｋ）が並列に入力端子へ供給される複数の出力バッファ（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３、ＯＢ＿４）を含む。前記複数の出力バッファは、第１出力バッファ（ＯＢ＿１）と、第２出力バッファ（ＯＢ＿２）とを含む。前記第１出力バッファ（ＯＢ＿１）の前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の第１駆動能力は所定の大きさに設定され、前記第２出力バッファ（ＯＢ＿２）の第２駆動能力は前記第１出力バッファの前記第１駆動能力よりも小さく設定されている（図９参照）。
【００６１】
前記第１出力バッファ（ＯＢ＿１）の前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答する第１応答遅延時間（τｄ１）は所定の遅延時間に設定され、前記第２出力バッファ（ＯＢ＿２）の前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答する第２応答遅延時間（τｄ２）は前記第１出力バッファ（ＯＢ＿１）の前記第１応答遅延時間（τｄ１）よりも小さく設定されている。
【００６２】
本発明の前記改良された形態の手段によれば、前記出力バッファ（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３、ＯＢ＿４）から出力される前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）のローレベルからハイレベルへのまたはハイレベルからローレベルへのレベル変化開始時の高調波信号レベルを著しく低減することができる（図１１、図１２参照）。
【００６３】
また、本発明のより改良された形態によれば、前記出力バッファは、第１遅延回路（Ｉｎｖ＿１）を更に含む。前記第１遅延回路（Ｉｎｖ＿１）は前記第１出力バッファ（ＯＢ＿１）の入力に前記システム基準クロック信号（ＳｙｓＣＬｋ）を供給して前記第１応答遅延時間（τｄ１）を形成する。
【００６４】
また、本発明の更に改良された形態によれば、前記複数のバッファ回路は、中間出力バッファ（ＯＢ＿３、ＯＢ＿４）を更に含む。前記中間バッファ回路（ＯＢ＿３、ＯＢ＿４）の中間駆動能力は前記第１出力バッファの前記第１駆動能力と前記第２出力バッファの前記第２駆動能力との間の大きさに設定されている（図９参照）。前記中間バッファ回路（ＯＢ＿３、ＯＢ＿４）の前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）に応答する中間応答遅延時間（τｄ３、τｄ４）は、前記第１出力バッファ（ＯＢ＿１）の前記第１応答遅延時間と前記第２出力バッファ（ＯＢ＿２）の前記第２応答遅延時間との間の時間に設定されている（図１０参照）。
【００６５】
更に、本発明の最も改良された形態によれば、前記バッファ回路は、中間遅延回路（Ｉｎｖ＿３、Ｉｎｖ＿４）を更に含む。前記中間遅延回路（Ｉｎｖ＿３、Ｉｎｖ＿４）は、前記中間出力バッファ（ＯＢ＿３、ＯＢ＿４）の入力に前記システム基準クロック信号（ＳｙｓＣＬｋ）を供給して前記中間応答遅延時間（τｄ３、τｄ４）を形成する。
【００６６】
また、本発明の他の一つの形態によるＲＦ通信用半導体集積回路（３００）は、アナログベースバンド送信信号（ＴｘＡＢＩ、ＴｘＡＢＱ）のＲＦ送信信号への周波数アップコンバージョンを行うＲＦ送信信号処理サブユニット（３０２）を含む。前記集積回路（３００）は、前記周波数アップコンバージョンに使用される高周波信号を生成するためのシステム基準クロック信号（ＳｙｓＣＬｋ）を発振するシステム基準クロック発振器（３１４、ＶＣＸＯ）を含む。前記集積回路（３００）は、前記システム基準クロック発振器（３１４、ＶＣＸＯ）で発振された前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答するシステム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）をチップ外部に供給する出力バッファ（３１７）を具備する。
【００６７】
前記出力バッファ（３１７）は、前記システム基準クロック信号（ＳｙｓＣＬｋ）が並列に入力端子へ供給される複数の出力バッファ（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３、ＯＢ＿４）と、前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の駆動能力を設定する制御ビット（ＣＢ０、ＣＢ１）を格納する制御レジスタ（ＣＮＴ＿ＲＥＧ）とを含む。前記複数の出力バッファは、第１出力バッファ（ＯＢ＿１）と、第２出力バッファ（ＯＢ＿２）と、中間出力バッファ（ＯＢ＿３、ＯＢ＿４）とを含む。
【００６８】
前記第１出力バッファ（ＯＢ＿１）の前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の第１駆動能力は、所定の大きさに設定される。前記第２出力バッファ（ＯＢ＿２）の前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の第２駆動能力は、前記第１出力バッファの前記第１駆動能力よりも小さく設定されている。前記中間バッファ回路（ＯＢ＿３、ＯＢ＿４）の前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）の中間駆動能力は、前記第１出力バッファの前記第１駆動能力と前記第２出力バッファの前記第２駆動能力との間の大きさに設定されている。
【００６９】
前記第１出力バッファ（ＯＢ＿１）は、前記制御レジスタ（ＣＮＴ＿ＲＥＧ）に格納された前記制御ビット（ＣＢ０、ＣＢ１）の値と無関係に活性化されて前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答して前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を生成することが可能である。前記第２出力バッファ（ＯＢ＿２）は、前記制御レジスタ（ＣＮＴ＿ＲＥＧ）に格納された前記制御ビット（ＣＢ０、ＣＢ１）の値の所定の組み合わせ（“１０”、“０１”、“００”）により活性化されて前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答して前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を生成することが可能である。前記中間バッファ回路（ＯＢ＿３、ＯＢ＿４）は、前記制御レジスタ（ＣＮＴ＿ＲＥＧ）に格納された前記制御ビット（ＣＢ０、ＣＢ１）の値の特定の組み合わせ（“０１”、“００”）により活性化されて前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答して前記システム基準クロックパルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）を生成することが可能である。
【００７０】
前記第１出力バッファ（ＯＢ＿１）の前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答する第１応答遅延時間（τｄ１）は所定の遅延時間に設定され、前記第２出力バッファ（ＯＢ＿２）の前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答する第２応答遅延時間（τｄ２）は前記第１出力バッファ（ＯＢ＿１）の前記第１応答遅延時間（τｄ１）よりも小さく設定されている。前記中間バッファ回路（ＯＢ＿３、ＯＢ＿４）の前記システム基準クロック信号（ＳｙｓＣＬｋ）に応答する中間応答遅延時間（τｄ３、τｄ４）は、前記第１出力バッファ（ＯＢ＿１）の前記第１応答遅延時間と前記第２出力バッファ（ＯＢ＿２）の前記第２応答遅延時間との間の時間に設定されている（図９、図１０参照）。
【００７１】
本発明の前記他の一つの形態の手段によれば、前記出力バッファ（ＯＢ＿１、ＯＢ＿２、ＯＢ＿３、ＯＢ＿４）から出力される前記パルス出力信号（ＳｙｓＣＬｋ＿ＳＬ）のローレベルからハイレベルへのまたはハイレベルからローレベルへのレベル変化開始時の高調波信号レベルを著しく低減でき、ＲＦ送信信号への妨害を低減することができる（図１１、図１２参照）。
【００７２】
また、本発明の好適な形態によれば、前記出力バッファは、第１遅延回路（Ｉｎｖ＿１）と、中間遅延回路（Ｉｎｖ＿３、Ｉｎｖ＿４）とを更に含む。前記第１遅延回路（Ｉｎｖ＿１）は、前記第１出力バッファ（ＯＢ＿１）の入力に前記システム基準クロック信号（ＳｙｓＣＬｋ）を供給して前記第１応答遅延時間（τｄ１）を形成する。前記中間遅延回路（Ｉｎｖ＿３、Ｉｎｖ＿４）は、前記中間出力バッファ（ＯＢ＿３、ＯＢ＿４）の入力に前記システム基準クロック信号（ＳｙｓＣＬｋ）を供給して前記中間応答遅延時間（τｄ３、τｄ４）を形成する。
【発明の効果】
【００７３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００７４】
すなわち、本発明によれば、ＲＦ通信用半導体集積回路のディジタルインターフェースからベースバンドディジタル信号処理を行うＬＳＩに供給されるシステム基準クロックパルス出力信号の高調波によるＤＣＳ１８００とＰＣＳ１９００の通信用送信信号の周波数帯域への妨害信号の漏れ込みを低減することができる。
【発明を実施するための最良の形態】
【００７５】
≪モバイル端末装置の全体構成≫
図１は、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはＰＤＡ(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図１に示したモバイル端末装置では、Ａ／Ｄ変換器３０３、３０４と、Ｄ／Ａ変換器３０７、３０８、３１５とがＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されている。すなわち、Ａ／Ｄ変換器３０３、３０４は、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の出力のアナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド信号ＲｘＤＢＩ、ＲｘＤＢＱに変換してベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に供給する。また、Ｄ／Ａ変換器３０７、３０８は、ベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）の出力のディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換してＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）に供給する。更に、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）は、ベースバンド信号処理ＬＳＩ４００のＲＦディジタルインターフェース４０２のディジタル信号経路Ｌ３に得られるベースバンドプロセッサコア４０１の出力のＡＦＣ制御ディジタル信号をＡＦＣ制御アナログ信号に変換してシステム基準クロック発振器３１４（ＶＣＸＯ）に供給する。
【００７６】
アンテナ１００（ＡＮＴ）は携帯電話端末装置が基地局からの受信動作と前記基地局への送信動作とを行うために、無線周波数（以下、ＲＦと称する）の基地局からの受信信号を受信する一方、基地局へのＲＦ送信信号を出力する。このアンテナ１００は、フロントエンドモジュール２００（ＦＥＭ）に接続されている。フロントエンドモジュール２００はアンテナスイッチ２０１（ＡＮＴ＿ＳＷ）を有する。このアンテナスイッチ２０１が上側に接続されている場合は、アンテナ１００で受信されたＲＦ受信信号は例えば表面弾性波デバイスによる受信フィルタ２０２（ＳＡＷ）(希望周波数信号を通過させ、妨害周波数信号を減衰)に供給される。一方、アンテナスイッチ２０１が下側に接続されている場合は、送信用ＲＦ電力増幅器２０３（ＲＦ＿ＰＡ）の出力にアンテナスイッチ２０１が接続される。従って、送信用ＲＦ電力増幅器２０３のＲＦパワー出力によってアンテナ１００から基地局へのＲＦ送信信号が出力される。このフロントエンドモジュール２００のアンテナスイッチ２０１はＴＤＭＡ方式（時分割マルチプルアクセス)の受信動作のタイムスロットでは上側に接続され、送信動作のタイムスロットでは下側に接続される。
【００７７】
フロントエンドモジュール２００の受信フィルタ２０２の出力のＲＦ受信信号は、ＲＦアナログ信号処理ユニットであるＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の入力に供給されている。一方、フロントエンドモジュール２００の送信用ＲＦ電力増幅器２０３のＲＦ入力は、ＲＦアナログ信号処理集積回路３００の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）の出力に接続されている。
【００７８】
≪ＲＦアナログ信号処理集積回路の全体構成≫
次にベースバンドディジタルＬＳＩ４００とディジタルインターフェースにより双方向に信号転送を行うＲＦアナログ信号処理集積回路３００について、詳細に説明する。
【００７９】
ＲＦアナログ信号処理集積回路３００は、まずＲＦ受信信号アナログ信号処理サブユニット３０１と、ＲＦ送信信号アナログ信号処理サブユニット３０２とを含む。ＲＦ受信信号アナログ信号処理サブユニット３０１はＲＦ受信信号のアナログベースバンド受信信号ＲｘＡＢＩ、ＲｘＡＢＱへの周波数ダウンコンバージョンを行い、ＲＦ送信信号アナログ信号処理サブユニット３０２はアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱのＲＦ送信信号への周波数アップコンバージョンを行う。またＲＦアナログ信号処理集積回路３００は、ＲＦ受信信号アナログ信号処理サブユニット３０１での周波数ダウンコンバージョンとＲＦ送信信号アナログ信号処理サブユニット３０２での周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器３１４を含む。更に、ＲＦアナログ信号処理集積回路３００は、ベースバンドＬＳＩ４００から供給されるＡＦＣ制御ディジタル入力信号をＡＦＣ制御アナログ出力信号に変換して基準周波数発振器３１４から生成される基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器３１５を更に含む。
【００８０】
ＲＦアナログ信号処理集積回路３００内部のＲＦ受信信号アナログ信号処理サブユニット３０１は、受信フィルタ２０２からのＲＦ受信信号からアナログベースバンド受信信号の直交成分ＲｘＡＢＩ、ＲｘＡＢＱを形成する。これらの直交成分ＲｘＡＢＩ、ＲｘＡＢＱは、アナログベースバンド受信信号Ｉ用のＡ／Ｄ変換器３０３（Ｉ＿ＡＤＣ）とアナログベースバンド受信信号Ｑ用のＡ／Ｄ変換器３０４（Ｑ＿ＡＤＣ）との入力に供給される。アナログベースバンド受信信号Ｉ、Ｑ用のＡ／Ｄ変換器３０３、３０４とは供給されたアナログベースバンド受信信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱに変換する。これらのディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱは、マルチプレクサー３０５（ＭＰＸ）の二つの入力に供給される。マルチプレクサー３０５は、双方向ディジタル信号経路Ｌ５を介してベースバンドディジタル信号処理ユニットであるベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に接続されている。双方向ディジタル信号経路Ｌ５は１本（１ビット）の信号線であるので、受信動作では二つのディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱは時分割でベースバンド信号処理ＬＳＩ  ４００に供給される。
【００８１】
また、送信動作では、マルチプレクサー３０５は１本（１ビット）の信号線である双方向ディジタル信号経路Ｌ５を介してベースバンド信号処理ＬＳＩ４００から印加されたディジタルベースバンド送信信号ＴｘＤＢをディジタルベースバンド変調器３０６（Ｄｉｇ＿ＭＯＤ）に出力する。ディジタルベースバンド変調器３０６は、マルチプレクサー３０５から供給されたディジタルベースバンド送信信号ＴｘＤＢからディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱを形成する。これらの直交成分ＴｘＤＢＩ、ＴｘＤＢＱは、ディジタルベースバンド送信信号Ｉ用のＤ／Ａ変換器３０７（Ｉ＿ＤＡＣ）とディジタルベースバンド送信信号Ｑ用のＤ／Ａ変換器３０８（Ｑ＿ＤＡＣ）の入力にそれぞれ供給される。ディジタルベースバンド送信信号Ｉ、Ｑ用のＤ／Ａ変換器３０７、３０８は、供給されたディジタルベースバンド送信信号ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換する。これらの信号ＴｘＡＢＩ、ＴｘＡＢＱは、ＲＦアナログ信号処理集積回路３００内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）の入力に供給される。ＲＦ送信信号アナログ信号処理サブユニット３０２は、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱからＲＦ送信信号を形成して、送信用ＲＦ電力増幅器２０３のＲＦパワー入力に供給する。送信用ＲＦ電力増幅器２０３は、ＲＦパワー入力を増幅することによりＲＦ増幅出力信号をＲＦパワー出力に生成する。ＲＦアナログ信号処理集積回路３００内部のランプ信号Ｄ／Ａ変換器３０９（Ｒａｍｐ  ＤＡＣ）の自動パワー制御電圧Ｖａｐｃによって、送信用ＲＦ電力増幅器２０３の増幅ゲインが設定される。ランプ信号Ｄ／Ａ変換器３０９の動作条件だけでなくＲＦ受信信号アナログ信号処理サブユニット３０１とＲＦ送信信号アナログ信号処理サブユニット３０２の動作条件も同様に、ＲＦアナログ信号処理集積回路３００の内部の送信受信制御サブユニット３１０（Ｒｘ／Ｔｘ＿ＣＴＲＬ）により制御される。この送信受信制御サブユニット３１０は、第１インターフェース３１１（ＩＮＴ＿１）と第２インターフェース３１２（ＩＮＴ＿２）とディジタル信号経路Ｌ１、Ｌ２、Ｌ３、Ｌ４を介してベースバンド信号処理ＬＳＩ４００に接続される。
【００８２】
≪ＲＦアナログ信号処理集積回路のディジタルインターフェース≫
ディジタル信号経路Ｌ１のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御データ（Ｃｔｒｌ  Ｄａｔａ）であり、この制御データは設定動作のための命令コードと命令実行のための制御情報とを含んでいる。ディジタル信号経路Ｌ２のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御クロック（Ｃｔｒｌ  ＣＬｋ）であり、この制御クロックは設定動作のための同期制御信号である。ディジタル信号経路Ｌ３のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御イネーブル信号（Ｃｔｒｌ  Ｅｎ）である。この制御イネーブル信号（Ｃｔｒｌ  Ｅｎ）は、ベースバンド信号処理ＬＳＩ４００がＲＦアナログ信号処理集積回路３００の内部回路の送受信動作とフロントエンドモジュール２００の送受信動作の動作条件の設定を行う際に、ベースバンド信号処理ＬＳＩ４００によってイネーブルを可能とするレベルに駆動される。一方、ディジタル信号経路Ｌ４のディジタル信号は、複数のタイムスロットをひとつの設定単位とする動作設定の特殊動作モードで使用されるストローブ信号（Ｓｔｒｂ）である。この特殊動作モードではこのストローブ信号（Ｓｔｒｂ）がディジタル信号経路Ｌ４に出力される以前に、複数のタイムスロットをひとつの設定単位とする動作設定の予約が行われる。この特殊動作モードでの動作設定の予約完了の後、ストローブ信号（Ｓｔｒｂ）がＲＦアナログ信号処理集積回路３００の第２インターフェース３１２（ＩＮＴ＿２）に供給される。動作設定の予約がされた命令コードと命令実行のための制御情報とが、送信受信制御サブユニット３１０からＲＦアナログ信号処理サブユニット３０１、３０２やフロントエンドモジュール２００へタイムスロットのどのタイミングで供給されるかを、このストローブ信号（Ｓｔｒｂ）が決定する。
【００８３】
≪ＲＦアナログ信号処理集積回路のシステム基準クロック発振器≫
ＲＦアナログ信号処理集積回路３００は、システム基準クロック発振器３１４（ＶＣＸＯ）を持っている。システム基準クロック発振器３１４の出力に基づくシステム基準クロック信号ＳｙｓＣＬｋの発振周波数は、集積回路３００外部の水晶振動子５０１（Ｘｔａｌ）と自動周波数制御（ＡＦＣ）のためのＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ信号とによって安定に維持されることができる。尚、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）へ供給されるＡＦＣ制御ディジタル信号は、第１インターフェース３１１（ＩＮＴ＿１）にディジタル信号経路Ｌ１を介してベースバンド信号処理ＬＳＩ４００のベースバンドプロセッサコア４０１から供給される制御データ（Ｃｔｒｌ  Ｄａｔａ）の一種である数１０ＫＨｚから数１００ＫＨｚの低速データである。ベースバンド信号処理ＬＳＩ４００のベースバンドプロセッサコア４０１はディジタルベースバンド信号のディジタル信号処理により、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数の目標値２６ＭＨｚからの誤差を補正するようなＡＦＣ制御ディジタル信号を生成する。このＡＦＣ制御ディジタル信号はＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）によりＡＦＣ制御アナログ信号に変換されるので、システム基準クロック発振器３１４（ＶＣＸＯ）の可変容量素子の容量がＡＦＣ制御アナログ信号により制御される。その結果、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数は、目標値２６ＭＨｚに一致するようになる。
【００８４】
≪モバイル端末装置の送受信動作≫
次に、前記モバイル端末装置の送受信動作について、説明する。ベースバンド信号処理ＬＳＩ４００が、ＲＦアナログ信号処理集積回路３００とフロントエンドモジュール２００とを用いて、ＧＳＭ方式もしくはＥＤＧＥ方式の通信を確立する。その際は、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）がＲＦアナログ信号処理集積回路３００の入力バッファ３１６にシステム基準クロックイネーブル信号ＳｙｓＣＬｋＥｎを供給する。すると、ＲＦアナログ信号処理集積回路３００のシステム基準クロック発振器３１４の出力のシステム基準クロック信号ＳｙｓＣＬｋに応答するシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬは、送信受信制御サブユニット３１０の波形整形回路３１０３と出力バッファ３１７とを介して、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）に供給される。この情報は、ベースバンド信号処理ＬＳＩ４００内部ベースバンドプロセッサコア４０１（ＢＢ＿Ｐｒ＿Ｃｏｒｅ）にも供給される。するとベースバンドプロセッサコア４０１内部のＣＰＵは、ＲＦディジタルインターフェース４０２（Ｄｉｇ＿ＲＦ＿ＩＮＴ）とディジタル信号経路Ｌ１、Ｌ２、Ｌ３、Ｌ４を介して時分割マルチプルアクセス方式におけるタイムスロットの動作設定を開始する。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）は、ＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１により処理された受信ベースバンド信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には、位相変調成分を生成することで位相復調を実行する。この位相復調結果により、ベースバンド信号処理ＬＳＩ４００外部のＤ／Ａ変換器５０２（ＤＡＣ）とスピーカー５０３（ＳＰ）により通信相手の会話のオーディオ信号が得られる。一方、図１のモバイル端末装置を使用するユーザーが発声したアナログ・オーディオ信号は、マイク５０４（ＭＩＣ）とＡ／Ｄ変換器５０５（ＡＤＣ）によりディジタル・オーディオ信号に変換される。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）はこのディジタル・オーディオ信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には位相復調を実行する。その結果、ＲＦアナログ信号処理集積回路３００のＲＦ送信信号アナログ信号処理サブユニット３０２により処理されるべき送信ベースバンド信号に位相変調成分を含ませることが可能となる。事前に確立された通信がＥＤＧＥ方式の場合には、通信の送受信情報に位相変調成分だけでなく振幅変調成分も含まれるので、通信のデータ転送レートを改善することができる。尚、ベースバンド信号処理ＬＳＩ４００は、内蔵メモリとしてＳＲＡＭ４０４を持ち、ＧＳＭ方式やＥＤＧＥ方式の通信の際のワークメモリとして利用できる。
【００８５】
また、ベースバンド信号処理ＬＳＩ４００は図示されていない外部不揮発性メモリと図示されていないアプリケーションプロセッサとに接続されることができる。アプリケーションプロセッサは、図示されていない液晶表示装置と図示されていないキー入力装置とに接続され、汎用プログラムやゲームを含む種々のアプリケーションプログラムを実行することができる。携帯電話等のモバイル機器のブートプログラム（起動イニシャライズプログラム）、オペレーティングシステムプログラム（ＯＳ）、ベースバンド信号処理ＬＳＩ４００の内部のディジタルシグナルプロセッサ（ＤＳＰ）によるＧＳＭ方式の受信ベースバンド信号に関する位相復調と送信ベースバンド信号に関する位相変調のためのプログラム、種々のアプリケーションプログラムは、外部不揮発性メモリに格納される。
【００８６】
≪システム基準クロックパルス出力信号を出力する出力バッファ≫
図２は、図１に示したＲＦアナログ信号処理集積回路３００のディジタルインターフェースからベースバンド信号処理ＬＳＩ４００にシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する出力バッファ３１７の構成を示す回路図である。
【００８７】
図２の出力バッファ３１７は、システム基準クロック発振器３１４（ＶＣＸＯ）で発振されたシステム基準クロック信号ＳｙｓＣＬｋが供給されることによりシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力するディジタルインターフェースの複数のバッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎを含む。複数のバッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎに制御レジスタＣＮＴ＿ＲＥＧが接続され、制御レジスタＣＮＴ＿ＲＥＧにはベースバンドＬＳＩ４００に供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの駆動能力を設定する複数ビットの制御信号が格納される。システム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの駆動能力の設定のために、制御レジスタＣＮＴ＿ＲＥＧから複数のバッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎに出力イネーブル信号ＯＥ＿１、ＯＥ＿２、ＯＥ＿３…ＯＥ＿ｎが供給されている。ハイレベルの出力イネーブル信号が供給されたバッファ回路は活性化されてシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの駆動に寄与して、ローレベルの出力イネーブル信号が供給されたバッファ回路は非活性化される。例えば、制御レジスタＣＮＴ＿ＲＥＧに３ビットの制御信号を格納することにより、システム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの駆動能力は最大駆動能力“０００”から最小駆動能力“１１１”まで８種類設定することができる。
【００８８】
図２の下に示すように、２６ＭＨｚのシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの１周期は３８．４６２ｎＳｅｃである。最大駆動能力“０００”の場合には、１０ｐＦの負荷容量でシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの立ち上がり時間Ｔｒが最小の２ｎＳｅｃで立ち下がり時間Ｔｆが最小の２ｎＳｅｃに設定される。この時には、基本周波数２６ＭＨｚの偶数倍と奇数倍との高調波信号による妨害レベルは最大となる。最小駆動能力“１１１” の場合には、１０ｐＦの負荷容量でシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの立ち上がり時間Ｔｒが最大の１８ｎＳｅｃで立ち下がり時間Ｔｆが最大の１８ｎＳｅｃに設定される。この時には、基本周波数２６ＭＨｚの偶数倍と奇数倍との高調波信号による妨害レベルは最小となる。従って、システム基準クロック信号の基本周波数２６ＭＨｚの６６倍、６７倍、６８倍、７２倍、７３倍の高調波によるＤＣＳ１８００とＰＣＳ１９００の送信信号周波数帯域への妨害信号レベルがＧＭＳＫ規格を満足するように、駆動能力すなわち立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆを設定すれば良い。この設定範囲は、ベースバンド信号処理ＬＳＩ４００の要求するシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬのハイレベル及びローレベルのパルス幅を満足する範囲となる。
【００８９】
制御レジスタＣＮＴ＿ＲＥＧの複数ビットの制御信号は、以下に説明するパワーオンまたはリセットによるイニシャライズ処理の間にディジタルインターフェースの第１インターフェース３１１（ＩＮＴ＿１）とディジタル信号経路Ｌ１とを介してベースバンドＬＳＩ４００から供給されることができる。ベースバンドＬＳＩ４００から制御レジスタＣＮＴ＿ＲＥＧに設定される複数ビットの制御信号は、上述した種々のアプリケーションプログラムを格納する外部不揮発性メモリに格納されることができる。
【００９０】
≪タイムスロット≫
図８は、図１に示したＲＦアナログ信号処理集積回路３００が時分割マルチプルアクセス方式のひとつのタイムスロットで設定されることができる複数の動作を示す状態遷移図である。
【００９１】
まず、ＲＦアナログ信号処理集積回路３００の動作状態は、同図に示すようにモバイル端末装置のパワーオン時もしくはハードウェアもしくはソフトウェアによるリセット時のリセット状態３０５１（ＲＳＴ）からスタートする。
【００９２】
このパワーオンもしくはリセットによるイニシャライズ処理（初期化処理）が終了すると、ＲＦアナログ信号処理集積回路３００の動作状態はアイドル状態３０５２（ＩＤＬ）に自動的に遷移する。また、このイニシャライズ処理の間に、出力バッファ３１７のシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの駆動能力は最大駆動能力“０００”から最小駆動能力“１１１”まで８種類のいずれかに設定される。アイドル状態３０５２では、ＲＦアナログ信号処理集積回路３００中の複数のアナログ回路のバイアス電流は微小電流に設定されて、複数のロジック回路への制御クロック信号も静止状態にあるので、ＲＦアナログ信号処理集積回路３００全体として極めて小さな低消費電力のスタンバイ状態とされている。また、受信状態３０５４（Ｒｘ）中で実際の受信動作を終了した状態もしくは送信状態３０５５（Ｔｘ）中で実際の送信動作を終了した状態にあるＲＦアナログ信号処理集積回路３００がワードＷＲＤ４を受信することでも、アイドル状態３０５２への遷移が可能である。すなわち、ベースバンド信号処理ＬＳＩ４００からのアイドル状態への遷移命令であるワードＷＲＤ４の命令コードの受信でも、ＲＦアナログ信号処理集積回路３００の動作状態はアイドル状態３０５２に遷移するものである。また下記に説明するウォームアップ状態３０５３にあるＲＦアナログ信号処理集積回路３００がベースバンド信号処理ＬＳＩ４００からアイドル状態への遷移命令であるワードＷＲＤ４の命令コードを受信することでも、ＲＦアナログ信号処理集積回路３００の動作状態はアイドル状態３０５２に遷移する。従って、ベースバンド信号処理ＬＳＩ４００からの制御命令によってひとつのタイムスロット中で設定可能な動作状態のひとつがアイドル状態３０５２である。
【００９３】
アイドル状態３０５２にあるＲＦアナログ信号処理集積回路３００がベースバンド信号処理ＬＳＩ４００からウォームアップ状態への遷移命令であるワードＷＲＤ１の命令コードを受信することで、ＲＦアナログ信号処理集積回路３００の動作状態はアイドル状態３０５２からウォームアップ状態３０５３（ＷＡＲＭ）に遷移する。このウォームアップ状態３０５３は、次の受信状態３０５４（Ｒｘ）もしくは送信状態３０５５（Ｔｘ）への準備期間である。すなわち、このウォームアップ状態３０５３を用いてＲＦアナログ信号処理集積回路３００は、次の受信動作もしくは送信動作のためのＰＬＬ周波数シンセサイザの動作の準備を行う。後で詳細に説明するようにこのＰＬＬ周波数シンセサイザは、ＰＬＬ（Phase  Locked  Loop）回路を持っている。このＰＬＬ回路は、システム基準クロック発振器３１４の出力からのシステム基準クロック信号ＳｙｓＣＬｋの安定に維持された周波数を基準にして受信ミキサーで使用される受信キャリア信号の周波数や送信ミキサーで使用される送信キャリア信号の周波数を決定する。ＰＬＬ回路は遅延回路要素を含むので、動作条件を設定された後に設定動作条件に安定化されるためには無視できない応答時間が必要となる。この理由により、ウォームアップ状態３０５３が設けられる。従って、ベースバンド信号処理ＬＳＩ４００からの制御命令によってひとつのタイムスロット中で設定可能な動作状態の別のひとつがウォームアップ状態３０５３である。
【００９４】
送信状態又は受信状態の準備期間であるウォームアップ状態３０５３を経た後、ＲＦアナログ信号処理集積回路３００がベースバンド信号処理ＬＳＩ４００からワードＷＲＤ２の命令コードを受信する場合は、ＲＦアナログ信号処理集積回路３００の動作状態はウォームアップ状態３０５３から受信状態３０５４へ遷移する。またＲＦアナログ信号処理集積回路３００がベースバンド信号処理ＬＳＩ４００からワードＷＲＤ３の命令コードを受信する場合は、ＲＦアナログ信号処理集積回路３００の動作状態はウォームアップ状態３０５３から送信状態３０５５へ遷移する。
【００９５】
上記受信状態３０５４には２種類の状態が存在する。一方は、リアルな受信状態である。この状態では、ＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１が基地局からの受信電波に基づいてディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱを形成してマルチプレクサー３０５と双方向ディジタル信号経路Ｌ５とを介してベースバンド信号処理ＬＳＩ４００に転送する。もう一方は、バーチャルな受信状態である。この状態では、いかなるディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱもＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１からマルチプレクサー３０５と双方向ディジタル信号経路Ｌ５を介してベースバンド信号処理ＬＳＩ４００に転送されることがない。このバーチャルな受信状態を、モニター状態（Ｍｘ）と本発明の実施形態では呼ぶこととする。このモニター状態では、例えば、ＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１は基地局から送信されて携帯電話端末装置により受信された電波の電界強度を検出するなどのリアルな受信状態とは別の種類の受信動作が実行される。尚、受信状態３０５４のひとつである上記モニター状態（Ｍｘ）への遷移も、ワードＷＲＤ２の命令コードの受信により可能となっている。
【００９６】
≪フラクショナルＮ−ＰＬＬ≫
図３は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されたフラクショナルＮ−ＰＬＬのフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【００９７】
図３に示したフラクショナルＮ−ＰＬＬを含むＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）は、図４で詳述するようにＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００のクワッドバンドに対応することができる。特に、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）がＤＣＳ１８００の送信周波数信号Ｔｘ＿ＤＣＳ１８００の１７１０〜１７８５ＭＨｚとＰＣＳ１９００の送信周波数信号Ｔｘ＿ＰＣＳ１９００の１８５０〜１９１０ＭＨｚとのいずれか一方を送信する際に、ベースバンドＬＳＩにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを供給する出力バッファ３１７は好適に動作する。すなわち、システム基準クロック信号の基本周波数２６ＭＨｚの６０倍から７０倍の付近の前記５つの周波数の高調波による妨害信号のレベルがＧＭＳＫ規格を満足するように出力バッファ３１７からの高調波信号レベルが設定されている。
【００９８】
以下に、図３に示したフラクショナルＮ−ＰＬＬに関して詳細に説明する。図３に示すように、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、水晶振動子ＸｔａｌとＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）とによって安定でかつ正確な基準発振周波数ｆＲＥＦに設定された基準周波数発振器（ＶＣＸＯ）３１４を含む。この基準発振周波数ｆＲＥＦは、例えば２６ＭＨｚの周波数に設定されている。基準周波数発振器（ＶＣＸＯ）３１４からの基準発振周波数ｆＲＥＦの基準周波数信号は、フラクショナルＰＬＬ回路の位相比較器ＰＤＣの一方の入力端子に供給されている。位相比較器ＰＤＣの出力は、チャージポンプ回路ＣＰＣとローパスフィルターＬＦＣとを介してＲＦ電圧制御発振器ＲＦＶＣＯに供給される。このＲＦ電圧制御発振器ＲＦＶＣＯの出力は分周器ＤＩＶの入力に供給され、分周器ＤＩＶの分周出力信号は位相比較器ＰＤＣの他方の入力端子に供給される。分周器ＤＩＶの分周比を制御する制御入力端子には、分周比設定ロジックＤＲＳＬに接続され、分周比設定ロジックＤＲＳＬには図示しないベースバンドＬＳＩからのＲＦ通信のためのチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆが供給される。尚、分周器ＤＩＶはカウンタで構成され、例えばＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化をゼロからカウントアップして、分周比を制御する制御入力端子に設定された値から１を引いた値の頻度で、分周器ＤＩＶの分周出力信号をローレベルからハイレベルに変化させる。分周器ＤＩＶの分周出力信号がハイレベルとなったら、次のＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化により、カウンタのカウント値をゼロとし、分周器ＤＩＶの分周出力信号をローレベルに戻して、次の分周動作を実行する。分周比設定ロジックＤＲＳＬは、分周比演算器ＤＲＡＬＵとΣΔ変調器ΣΔＭｏｄと加算器ＡＤＤとから構成されている。まず、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔと分数ユニットＦｒａとは、入力されたチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆに基づいて整数値情報Ｉと分数値情報Ｆとを計算する。分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉは加算器ＡＤＤの一方の入力端子に供給され、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報ＦはΣΔ変調器ΣΔＭｏｄに供給され、ΣΔ変調器ΣΔＭｏｄには基準周波数発振器（ＶＣＸＯ）３１４からの基準周波数信号はｆＲＥＦが動作クロック信号として更に供給される。一方、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇを保持している。一例として、分母情報Ｇは、１６２５に設定されている。ΣΔ変調器ΣΔＭｏｄは、分数値情報Ｆと分母情報Ｇとから、分数値情報Ｆ÷分母情報Ｇ、一例として４０３／１６２５の分数（フラクション）の情報を持つ出力信号Ｆ／Ｇを生成して、加算器ＡＤＤの他方の入力端子に供給する。加算器ＡＤＤは整数値情報Ｉ（一例として、Ｉ＝１３７）と出力信号Ｆ／ＧとからＩ＋Ｆ／Ｇ、一例として１３７＋（４０３／１６２５）＝１３７．２４８の出力情報を平均分周比Ｎとして分周器ＤＩＶに供給する。その結果、分周器ＤＩＶの平均分周比が１３７．２４８と整数と分数（小数）とを含む値に設定される。従って、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、基準周波数発振器（ＶＣＸＯ）３１４からの基準発振周波数ｆＲＥＦの２６ＭＨｚと平均分周比Ｎ（１３７．２４８）とを乗算した３５６８．４４８ＭＨｚの発振周波数ｆＲＦＶＣＯのＲＦ発振出力信号を生成する。また、平均分周比Ｎについて詳しく述べると、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉ（Ｉ＝１３７）と、ΣΔ変調器ΣΔＭｏｄからの出力信号Ｆ／Ｇに応じた頻度（４０３／１６２５）で発生するオーバーフロー・１ビット出力とに応答して、分周器ＤＩＶの分周比ｎはｎ（＝Ｉ＝１３７）からｎ＋１（=Ｉ＋１＝１３８）に変更される。従って、分周器ＤＩＶの分周比がｎ（＝Ｉ＝１３７）となる頻度は１２２２／１６２５＝７５．２％で、分周器ＤＩＶの分周比がｎ＋１（=Ｉ＋１＝１３８）となる頻度は４０３／１６２５＝２４．８％である。従って、平均分周比Ｎは、１３７×０．７５２＋１３８×０．２４８＝１３７．２４８となる。
【００９９】
また、基準周波数発振器（ＶＣＸＯ）３１４を含むフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを用いて通信用半導体集積回路ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の送信系信号処理サブユニットの周波数制御を行うものである。さらに、このフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ−ＰＬＬ回路のクローズドループ帯域は、１００ＫＨｚよりも遥かに低い数十ＫＨｚのオーダーに設定されている。このクローズドループ帯域の具体的な一例は、３０ＫＨｚである。この送信系信号処理サブユニットは、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬを含んでいる。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力である発振周波数ｆＲＦＶＣＯ（３５６８．４４８ＭＨｚ）のＲＦ発振出力信号が分周比２６に設定された中間周波数分周器ＩＦ  ＤＩＶに供給されることにより、中間周波数分周器ＩＦ  ＤＩＶの出力から２倍中間周波数信号（１３７．２４８ＭＨｚ）が形成される。この２倍中間周波数信号（１３７．２４８ＭＨｚ）が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑにはベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号（６８．６２４ＭＨｚ）が形成される。この中間周波送信信号（６８．６２４ＭＨｚ）は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることにより、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの周波数が略１７１５．６ＭＨｚに制御される。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号はバッファアンプＢＦを介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には分周比２に設定されたＲＦ分周器ＲＦ  ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）が供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭではＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振信号（略１７１５．６ＭＨｚ）とＲＦ分周器ＲＦ  ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、差の周波数である１７８４．２２４ＭＨｚ−１７１５．６ＭＨｚ＝６８．６２４ＭＨｚの帰還信号が形成されて、位相比較器ＰＣの他方の入力端子に供給される。位相比較器ＰＣの二つの入力信号の位相と周波数とが一致するように送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬが負帰還制御を行い、その結果、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの正確な１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの���号が得られるようになる。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦ（６８．６２４ＭＨｚ）が供給されている。更に、位相比較器ＰＣの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを分周比２により分周した分周ＲＦ発振周波数ｆＲＦＶＣＯ／２からＲＦ送信用電圧制御発振器ＴＸＶＣＯのＲＦ送信周波数信号の周波数ｆＴＸＶＣＯを減算した差周波数信号（ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ）が供給されている。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１００】
ｆＩＦ＝ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ    …（５式）
上記の式を、変形すると下記の式が得られる。
【０１０１】
ｆＴＸＶＣＯ＝ｆＲＦＶＣＯ／２−ｆＩＦ    …（６式）
＝（３５６８．４４８ＭＨｚ／２）−６８．６２４ＭＨｚ
＝１７８４．２２４ＭＨｚ−６８．６２４ＭＨｚ
＝１７１５．６ＭＨｚ
従って、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯは、フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈ内部のＲＦ電圧制御発振器ＲＦＶＣＯから生成されるＲＦ発振出力信号の発振周波数ｆＲＦＶＣＯと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号ｆＩＦとに応答して正確に設定される。また、この中間周波送信信号ｆＩＦも、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯにより正確に設定される。
【０１０２】
一方、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信信号は、ＲＦ電力増幅器とアンテナスイッチとを介してアンテナから基地局へ送信される。
【０１０３】
≪本発明のより具体的な実施形態≫
図４は、本発明のより具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。図４に示したＲＦ  ＩＣは、基地局からの受信動作と基地局への送信動作の両方でＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００のクワッドバンドの４つのバンドに対応するように構成されている。尚、ＤＣＳはＤｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍの略称、ＰＣＳはＰｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍの略称である。尚、図４において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１４を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。
【０１０４】
尚、クワッドバンドのバンドに対応するこのＲＦ  ＩＣは、図３で説明したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈと、ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵと、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵとから構成されている。携帯電話端末機器のアンテナＡＮＴで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵに供給される。ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵは入力されたＲＦ受信信号を復調することによって受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱを生成して、受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給する。ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵには、ベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）から送信ベースバンド信号ＴｘＡＢＩ、ＴｘＡＢＱが供給される。ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵは入力された送信ベースバンド信号を変調することによりＲＦ送信信号を形成して、ＲＦ電力増幅器ＲＦ＿ＰＡ１、ＲＤ＿ＰＡ２とアンテナスイッチＡＮＴＳＷとを介して携帯電話端末機器のアンテナＡＮＴに供給する。
【０１０５】
まず、ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵの受信動作を、説明する。携帯電話端末機器のアンテナで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介して、４つのローノイズアンプに供給される。ＧＳＭ８５０のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚで、第１ローノイズアンプＬＮＡ１によって増幅される。ＧＳＭ９００のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚで、第２ローノイズアンプＬＮＡ２によって増幅される。ＤＣＳ１８００のバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚで、第３ローノイズアンプＬＮＡ３によって増幅される。ＰＣＳ１９００のバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚで、第４ローノイズアンプＬＮＡ４によって増幅される。４つのローノイズアンプＬＮＡ１〜ＬＮＡ４のＲＦ増幅受信出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力端子に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力端子には、９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。ＧＳＭ８５０またはＧＳＭ９００の受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が分周比２の１／２分周器ＤＩＶ１を介して９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に供給される。ＤＣＳ１８００またはＰＣＳ１９００の受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が直接に９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）へ供給される。混合回路ＲＸ−ＭＩＸ＿Ｉの出力と混合回路ＲＸ−ＭＩＸ＿Ｑの出力とから、それぞれ受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとが生成される。受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱは、可変利得増幅器ＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３、フィルター回路ＦＣＩ１、ＦＣＩ２、ＦＣＩ３、ＦＣＱ１、ＦＣＱ２、ＦＣＱ３、バッファ増幅器ＢＡＩ、ＢＡＱを介してベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給される。
【０１０６】
ＧＳＭ８５０のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域の８６９ＭＨｚ〜８９４ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３４７６ＭＨｚ〜３５７６ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、８６９ＭＨｚ〜８９４ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ８５０のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＧＳＭ９００のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域の９２５ＭＨｚ〜９６０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３７００ＭＨｚ〜３８４０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、９２５ＭＨｚ〜９６０ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ９００のバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＤＣＳ１８００のバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３６１０ＭＨｚ〜３７６０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１８０５ＭＨｚ〜１８８０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＤＣＳ１８００のバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＰＣＳ１９００のバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８６０ＭＨｚ〜３９８０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１９３０ＭＨｚ〜１９９０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＰＣＳ１９００のバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。
【０１０７】
次に、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの送信動作を、説明する。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力のＲＦ発振出力信号が所定の分周比に設定された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）に供給されることにより、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の出力から２倍中間周波数信号が形成される。この２倍中間周波数信号が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿ＱにはベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）からのベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された６８．６２４ＭＨｚの中間周波送信信号が形成される。この６８．６２４ＭＨｚの中間周波送信信号は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＰＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることによって、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数が略３４３１．２ＭＨｚに制御される。ＧＳＭ８５０のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３２９６ＭＨｚ〜３３９６ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＧＳＭ９００のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３５２０ＭＨｚ〜３６６０ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＤＣＳ１８００のバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３４２０ＭＨｚ〜３５７０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。ＰＣＳ１９００のバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３７００ＭＨｚ〜３８２０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。
【０１０８】
ＧＳＭ８５０のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／４分周信号が２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは、発振周波数ｆＲＦＶＣＯの１／４分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／４分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／４）×ｆＲＦＶＣＯ−（１／４）ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０９】
ｆＲＦＶＣＯ／５２＝（１／４）×ｆＲＦＶＣＯ−（１／４）×ｆＴＸＶＣＯ
（１／４）×ｆＴＸＶＣＯ＝（１／４）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（１３−１）／５２）×ｆＲＦＶＣＯ
＝（１２／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝４．３３３３３×（１／４）×ｆＴＸＶＣＯ
従って、ＧＳＭ８５０のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／４分周信号（（１／４）×ｆＴＸＶＣＯ）の４．３３３３３倍に設定すれば良い。従って、ＧＳＭ８５０のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４９ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５７０．６６３９ＭＨｚ〜３６７８．９９７１ＭＨｚに設定すれば良い。ＧＳＭ９００のバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８１３．３３０４ＭＨｚ〜３９７４．９９７ＭＨｚに設定すれば良い。
【０１１０】
ＤＣＳ１８００のバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００のバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された１個の分周器ＤＩＶ１（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／２分周信号が１個の分周器ＤＩＶ１（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは発振周波数ｆＲＦＶＣＯの１／２分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／２分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１１１】
ｆＲＦＶＣＯ／５２＝（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯ
（１／２）×ｆＴＸＶＣＯ＝（１／２）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（２６−１）／５２）×ｆＲＦＶＣＯ＝（２５／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝２．０８×（１／２）×ｆＴＸＶＣＯ
従って、ＤＣＳ１８００のバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００のバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／２分周信号（（１／２）×ｆＴＸＶＣＯ）の２．０８倍に設定すれば良い。従って、ＤＣＳ１８００のバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５５６．８ＭＨｚ〜３７１２．８ＭＨｚに設定すれば良い。ＰＣＳ１９００のバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８４８ＭＨｚ〜３９７２．８ＭＨｚに設定すれば良い。
【０１１２】
図５は、本発明の更に具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。
【０１１３】
このＲＦ  ＩＣは、基地局と通信端末機器との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するためのポーラループ方式の送信方式を採用している。
【０１１４】
ＲＦ  ＩＣのひとつの半導体チップは、３つのサブユニットＦｒｃｔ＿Ｓｙｎｔｈ、ＲＸ  ＳＰＵ、ＴＸ  ＳＰＵを含んでいる。図５には、ＲＦ  ＩＣ以外にも、携帯電話端末機器の送受信用のアンテナＡＮＴと、フロントエンドモジュールＦＥＭも示されている。フロントエンドモジュールＦＥＭは、アンテナスイッチＡＮＴ＿ＳＷと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡからの送信電力を検出するためのパワーカップラーＣＰＬとを含んでいる。
【０１１５】
図５において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図３を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。ＲＦキャリア同期サブユニットＦｒｃｔ＿Ｓｙｎｔｈでは、集積回路ＲＦ  ＩＣの外部の水晶振動子Ｘｔａｌによって発振周波数周波数ｆＲＥＦが安定に維持されたシステム基準クロック発振器ＶＣＸＯからのシステム基準クロック信号が印加されたフラクショナル周波数シンセサイザは、ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯも安定に維持する。ＲＦ発振器ＲＦＶＣＯのＲＦ出力が分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）に供給されることにより、分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）の出力からＲＦ信号ΦＲＦが得られる。このＲＦ信号ΦＲＦは、通信用ＲＦアナログ信号処理集積回路ＲＦ  ＩＣ内部のＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵとＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵとに供給される。すなわち、ＲＦ送信信号アナログ信号処理サブユニット３０２ＴＸ  ＳＰＵが、ＥＤＧＥ方式に対応するためのポーラループ方式で構成されている。
【０１１６】
受信状態に設定されたタイムスロットでは、フロントエンドモジュールＦＥＭのアンテナスイッチＡＮＴ＿ＳＷは上側に接続される。従って、アンテナＡＮＴで受信されたＲＦ受信信号は、例えば表面弾性波デバイスにより構成された受信フィルタＳＡＷを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵのローノイズアンプＬＮＡの入力に供給される。このローノイズアンプＬＮＡのＲＦ増幅出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力には、分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）からのＲＦ信号ΦＲＦに基づいて９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。その結果、受信ミキサーの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿ＱではＲＦ受信信号周波数からベースバンド信号周波数へのダイレクトダウン周波数コンバージョンが実行されて、出力から受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱが得られる。この受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱは受信タイムスロット設定で利得が調整された可変利得アンプＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３で増幅された後、ＲＦ  ＩＣのチップ内のＡ／Ｄ変換器によりディジタル信号に変換される。このディジタル受信信号は、図示されていないベースバンド信号処理ＬＳＩへ供給される。
【０１１７】
送信状態に設定されたタイムスロットでは、図示されていないベースバンド信号処理ＬＳＩからディジタル送信ベースバンド信号がＲＦ  ＩＣに供給される。その結果、ＲＦ  ＩＣ内部の図示されていないＤ／Ａ変換器の出力から、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱがＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの送信ミキサーの二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの一方の入力に供給される。ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯが中間周波数分周器ＤＩＶ２（１／ＮＩＦ）で分周されることによって、中間周波数ｆＩＦの信号ΦＩＦが得られる。このＩＦ信号ΦＩＦに基づき９０°位相シフター９０ｄｅｇＳｈｉｆｔで形成された９０°位相を有する２つのＩＦ送信キャリア信号が二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの他方の入力に供給される。その結果、送信ミキサーの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑでは、アナログベースバンド送信信号の周波数からＩＦ送信信号への周波数アップコンバージョンが実行されて、加算器からベクトル合成されたひとつのＩＦ送信変調信号が得られる。加算器からのＩＦ送信変調信号はＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの位相変調成分の送信のためのＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの一方の入力に供給されている。ＰＭループ回路ＰＭ  ＬＰでは、位相比較器ＰＣの出力はチャージポンプＣＰとローパスフィルタＬＦ１を介して送信用発振器ＴＸＶＣＯの制御入力に伝達される。
【０１１８】
送信用発振器ＴＸＶＣＯの出力に入力が接続されたバッファアンプＢＦには、電圧レギュレータＶｒｅｇからの動作電圧が供給されている。送信用電圧制御発振器ＴＸＶＣＯの出力は分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）からＲＦ信号ΦＲＦが供給されたＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの入力に供給されることによって、ＤＷＮ＿ＭＩＸ＿ＰＭの出力から第１ＩＦ送信帰還信号が得られる。送信タイムスロットがＧＳＭ方式の場合の位相変調情報は、この第１ＩＦ送信帰還信号がスイッチＳＷ＿１を介してＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの他方の入力に供給される。この結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力である送信信号はＧＳＭ方式の正確な位相変調情報を含むようになる。また、送信タイムスロットがＧＳＭ方式の場合の送信電力情報（送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲイン）は、ＲＦ  ＩＣ内部のランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ出力電圧Ｖｒａｍｐで指定される。このランプ出力電圧Ｖｒａｍｐが、スイッチＳＷ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。このフィルタからのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定される。尚、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣにベースバンドＬＳＩのようなベースバンド信号処理ユニットから供給されるディジタルランプ入力信号は、送信電力のレベルを示す送信電力レベル指示信号であり、基地局と通信端末機器との距離に比例して送信電力レベルを高く制御するものである。このランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣの出力から、アナログのランプ出力電圧Ｖｒａｍｐが生成される。
【０１１９】
一方、送信タイムスロットがＥＤＧＥ方式の場合は、加算器からのＩＦ送信変調信号は、位相変調情報だけではなく振幅変調情報も含むことになる。従って、加算器からＩＦ送信変調信号はＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの一方の入力に供給されるだけではなく、ＡＭループ回路ＡＭ  ＬＰを構成する振幅比較器ＡＣの一方の入力に供給される。この時には、位相比較器ＰＣの他方の入力には、送信用発振器ＴＸＶＣＯの出力がＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭを介して供給されるのではない。むしろ、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）が、パワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して位相比較器ＰＣの他方の入力に供給されることとなる。また、ＡＭループ回路ＡＭ  ＬＰを構成する振幅比較器ＡＣの他方の入力にも、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されることとなる。ＡＭループ回路ＡＭ  ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰ、スイッチＷＳ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。この結果、まずＰＭループ回路ＰＭ  ＬＰによって、送信用発振器ＴＸＶＣＯのＲＦ発振出力信号を増幅する送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な位相変調情報を含むようになる。さらに、ＡＭループ回路ＡＭ  ＬＰによって、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な振幅変調情報を含むようになる。
【０１２０】
尚、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬとしては、ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を電磁気的もしくは容量的に検出するカップラーを採用することができる。このパワーカップラーＣＰＬとしては、それ以外に、カレントセンス形カップラーも採用することができる。このカレントセンス形カップラーでは、ＲＦ電力増幅器ＲＦ＿ＰＡの最終段パワー増幅素子のＤＣ・ＡＣ動作電流に比例する小さな検出ＤＣ・ＡＣ動作電流を検出増幅素子に流すものである。
【０１２１】
図５のＲＦ  ＩＣでは、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ電圧Ｖｒａｍｐに応答するＡＭループ回路ＡＭ  ＬＰの二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得は逆方向となるように、制御回路ＣＮＴＬが１０ビットのディジタルランプ信号に応答して８ビットの２つの制御信号を生成する。すなわち、ランプ電圧Ｖｒａｍｐに応答して可変利得回路ＭＶＧＡの利得が減少する時には、可変利得回路ＩＶＧＡの利得が増加することで、二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得の和がほぼ一定となる。この結果、ＡＭループ回路ＡＭ  ＬＰのオープンループ周波数特性の位相余裕がランプ電圧Ｖｒａｍｐに応答して著しく小さくなることを軽減している。
【０１２２】
図６は、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するため図５に示したポーラループ方式の送信方式を採用したＲＦ  ＩＣとは、異なるＲＦ  ＩＣである。すなわち、図６に示したＲＦ  ＩＣは、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するために、ポーラモジュレータ方式の送信方式を採用しており、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵがＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成されている。
【０１２３】
すなわち、送信用変調回路ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑにより形成された送信用中間周波数信号に基づいて送信用ＲＦ電力増幅器ＲＦ＿ＰＡからのＲＦ送信出力信号の振幅を制御する振幅変調ループ制御回路ＡＭ＿ＬＰは、下記のように構成されている。
【０１２４】
このＡＭループ回路ＡＭ  ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介してバッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡに供給される。ＡＭループ回路ＡＭ  ＬＰの振幅比較器ＡＣの一方の入力端子には、送信用変調回路（ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑ）で形成された送信用中間周波数信号が供給されている。この振幅比較器ＡＣの他方の入力端子には、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されている。その結果、振幅比較器ＡＣの一方の入力端子のＩＦ信号振幅に他方の入力端子のＩＦ信号振幅が一致するように、バッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡの利得がローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介して振幅比較器ＡＣの出力により制御される。その結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力は、ＥＤＧＥ方式の正確な振幅変調情報を含むことになる。
【０１２５】
尚、ＧＳＭ方式の場合もＥＤＧＥ方式の場合も、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器２０３の送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定され、ＡＰＣ制御が行われる。
【０１２６】
≪改良された出力バッファ≫
図９は、図２の出力バッファ３１７よりも更に改良された出力バッファ３１７の構成を示す回路図である。図９に示す出力バッファ３１７も、図２と同様に図１に示したＲＦアナログ信号処理集積回路３００のディジタルインターフェースからベースバンド信号処理ＬＳＩ４００にシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する。
【０１２７】
図９に示す出力バッファ３１７の制御ゲートＧ２、Ｇ３、Ｇ４には、図２と同様に、駆動能力設定のための制御レジスタＣＮＴ＿ＲＥＧからの２ビット制御信号ＣＢ０、ＣＢ１が供給される。他の制御ゲートＧ１には、イネーブル制御信号ＥＮと図１のシステム基準クロック発振器３１４（ＶＣＸＯ）で発振されたシステム基準クロック信号ＳｙｓＣＬｋとが供給される。制御ゲートＧ１のクロック出力は、バッファを介して遅延回路ＤＬ＿Ｃｋｔの入力端子に供給される。遅延回路ＤＬ＿Ｃｋｔは複数の遅延回路Ｉｎｖ＿１、Ｉｎｖ＿３、Ｉｎｖ＿４を含み、これらの複数の遅延回路からの遅延クロック出力信号を出力バッファＯＢの複数の入力端子に供給する。出力バッファ３１７（ＯＢ）は、遅延回路ＤＬ＿Ｃｋｔを介してシステム基準クロック信号ＳｙｓＣＬｋが並列に入力端子へ供給される複数の出力バッファＯＢ＿１、ＯＢ＿２、ＯＢ＿３、ＯＢ＿４を含んでいる。すなわち、出力バッファ３１７（ＯＢ）は、第１出力バッファＯＢ＿１と、第２出力バッファＯＢ＿２と、中間の第３出力バッファＯＢ＿３、第４出力バッファＯＢ＿４とを含んでいる。第１出力バッファＯＢ＿１のシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの第１駆動能力は最大の大きさに設定され、第２出力バッファＯＢ＿２の第２駆動能力は第１出力バッファＯＢ＿１の第１駆動能力よりも小さな最小の駆動能力に設定されている。第４出力バッファＯＢ＿４のシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの第４駆動能力は第１駆動能力の次に大きな値に設定され、第３出力バッファＯＢ＿３の第３駆動能力は第２出力バッファＯＢ＿２の第２駆動能力の次に小さな値に設定されている。
【０１２８】
出力バッファ３１７（ＯＢ）の内部で最小の駆動能力を持つ第２出力バッファＯＢ＿２の入力端子には、遅延回路ＤＬ＿Ｃｋｔからは最短の遅延時間に設定された第２応答遅延時間τｄ２でシステム基準クロック信号ＳｙｓＣＬｋが供給される。出力バッファ３１７（ＯＢ）の内部で２番目に小さな駆動能力を持つ第３出力バッファＯＢ＿３の入力端子には、遅延回路ＤＬ＿Ｃｋｔの遅延回路Ｉｎｖ＿３により３番目に長い遅延時間に設定された第３応答遅延時間τｄ３でシステム基準クロック信号ＳｙｓＣＬｋが供給される。出力バッファ３１７（ＯＢ）の内部で２番目に大きな駆動能力を持つ第４出力バッファＯＢ＿４の入力端子には、遅延回路ＤＬ＿Ｃｋｔの遅延回路Ｉｎｖ＿４により２番目に長い遅延時間に設定された第３応答遅延時間τｄ４でシステム基準クロック信号ＳｙｓＣＬｋが供給される。出力バッファ３１７（ＯＢ）の内部で最大の駆動能力を持つ第１出力バッファＯＢ＿１の入力端子には、遅延回路ＤＬ＿Ｃｋｔの遅延回路Ｉｎｖ＿１により最長の遅延時間に設定された第１応答遅延時間τｄ１でシステム基準クロック信号ＳｙｓＣＬｋが供給される。
【０１２９】
また、図９の回路図の下の表に示すように、制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“１０”、“０１”、“００”のいずれかの場合に、制御ゲートＧ２からのハイレベルの第２出力イネーブル信号ＯＥ＿２によって第２出力バッファＯＢ＿２が活性化される。活性化された第２出力バッファＯＢ＿２は、システム基準クロック信号ＳｙｓＣＬｋに応答して、出力パッドＯ＿Ｐａｄにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する。制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“０１”、“００”のいずれかの場合に、制御ゲートＧ３からのハイレベルの第３出力イネーブル信号ＯＥ＿３によって第３出力バッファＯＢ＿３が活性化される。活性化された第３出力バッファＯＢ＿３は、システム基準クロック信号ＳｙｓＣＬｋに応答して、出力パッドＯ＿Ｐａｄにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する。制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“００”の場合に、制御ゲートＧ４からのハイレベルの第４出力イネーブル信号ＯＥ＿４によって第４出力バッファＯＢ＿４が活性化される。活性化された第４出力バッファＯＢ＿４は、システム基準クロック信号ＳｙｓＣＬｋに応答して、出力パッドＯ＿Ｐａｄにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する。また、制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットと全く無関係に電源電圧Ｖｄｄのハイレベルの第１出力イネーブル信号ＯＥ＿１によって第１出力バッファＯＢ＿１が活性化される。活性化された第１出力バッファＯＢ＿１は、システム基準クロック信号ＳｙｓＣＬｋに応答して、出力パッドＯ＿Ｐａｄにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力して供給する。
【０１３０】
尚、出力バッファ３１７（ＯＢ）の第１出力バッファＯＢ＿１、第２出力バッファＯＢ＿２、第３出力バッファＯＢ＿３、第４出力バッファＯＢ＿４の駆動能力の大きさは、各出力バッファのプルアップＰチャンネルＭＯＳＦＥＴのサイズとプルダウンＮチャンネルＭＯＳＦＥＴのサイズとで設定されることができる。
【０１３１】
従って、図９の回路図の下の表の上欄、中欄、下欄は、出力バッファ３１７（ＯＢ）の全体の駆動能力が最小の状態、中間の状態、最大の状態をそれぞれ示している。
【０１３２】
図１０は、図９に示す出力バッファ３１７がシステム基準クロック信号ＳｙｓＣＬｋの波形変化に応答して、出力パッドＯ＿Ｐａｄにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧波形を出力する様子を示す波形図である。図１０の縦軸はシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧を示し、図１０の横軸は時間Ｔを示している。図１０の横軸で時間Ｔがゼロは、入力であるシステム基準クロック信号ＳｙｓＣＬｋがローレベルからハイレベルに変化したタイミングである。
【０１３３】
制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“１０”、“０１”、“００”のいずれかの場合であって、制御ゲートＧ２からのハイレベルの第２出力イネーブル信号ＯＥ＿２によって第２出力バッファＯＢ＿２が活性化される場合を想定する。出力バッファ３１７（ＯＢ）の内部で最小の駆動能力を持つ第２出力バッファＯＢ＿２により、最短の遅延時間に設定された第２応答遅延時間τｄ２から図１０の線ＯＢ＿２に示すようにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧が一番小さな変化速度で上昇を開始する。制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“０１”、“００”のいずれかの場合であって、制御ゲートＧ３からのハイレベルの第３出力イネーブル信号ＯＥ＿３によって第３出力バッファＯＢ＿３が活性化される場合を想定する。出力バッファ３１７（ＯＢ）の内部で二番目に小さな駆動能力を持つ第３出力バッファＯＢ＿３により、２番目に短い遅延時間に設定された第３応答遅延時間τｄ３から図１０の線ＯＢ＿３に示すようにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧が二番目に小さな変化速度で上昇を開始する。制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１が“００”の場合であって、制御ゲートＧ４からのハイレベルの第４出力イネーブル信号ＯＥ＿４によって第４出力バッファＯＢ＿４が活性化される場合を想定する。出力バッファ３１７（ＯＢ）の内部で二番目に大きな駆動能力を持つ第４出力バッファＯＢ＿４により、２番目に長い遅延時間に設定された第４応答遅延時間τｄ４から図１０の線ＯＢ＿４に示すようにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧が二番目に大きな変化速度で上昇を開始する。出力バッファ３１７（ＯＢ）の内部で最大の駆動能力を持ち常時活性化される第１出力バッファＯＢ＿１により、最長の遅延時間に設定された第１応答遅延時間τｄ１から図１０の線ＯＢ＿１に示すようにシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧が一番目に大きな変化速度で上昇を開始する。
【０１３４】
制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１の値の組み合わせで最大の駆動能力を持つ第１出力バッファＯＢ＿１のみが活性化される場合には、出力バッファ３１７（ＯＢ）の全体の駆動能力が小さく、システム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの出力電圧に含まれる高調波のレベルも比較的低い。
【０１３５】
制御レジスタＣＮＴ＿ＲＥＧに格納された制御ビットＣＢ０、ＣＢ１の値の組み合わせにより、最小の駆動能力を持つ第２出力バッファＯＢ＿２、二番目に小さな駆動能力を持つ第３出力バッファＯＢ＿３、二番目に大きな駆動能力を持つ第４出力バッファＯＢ＿４も次々に活性化される場合には、出力バッファ３１７（ＯＢ）の全体の駆動能力が大きくなり、システム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの出力電圧に含まれる高調波のレベルも増加する。しかし、この場合には、４個の出力バッファＯＢ＿２、ＯＢ＿３、ＯＢ＿４、ＯＢ＿１の動作開始タイミングが４個の応答遅延時間τｄ２、τｄ３、τｄ４、τｄ１により異なっているので、高調波レベルの増大を低減することができる。
【０１３６】
図１１は、図９に示す出力バッファ３１７の遅延回路ＤＬ＿Ｃｋｔの複数の遅延回路Ｉｎｖ＿１、Ｉｎｖ＿３、Ｉｎｖ＿４の全てを省略した場合の出力パッドＯ＿Ｐａｄに得られるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧波形を示す波形図である。この場合には、４個の出力バッファＯＢ＿２、ＯＢ＿３、ＯＢ＿４、ＯＢ＿１が全て活性化されると、４個の出力バッファＯＢ＿２、ＯＢ＿３、ＯＢ＿４、ＯＢ＿１は同一の動作開始タイミングで、出力パッドＯ＿Ｐａｄの出力電圧の上昇と低下の変化を開始する。図１１の出力パッドＯ＿Ｐａｄの出力電圧のローレベルからハイレベルへの丸で示した変化点とハイレベルからローレベルへの丸で示した変化点での電圧変化が急激で、高調波のレベルが増加するものである。
【０１３７】
図１２は、図９に示す出力バッファ３１７の遅延回路ＤＬ＿Ｃｋｔの複数の遅延回路Ｉｎｖ＿１、Ｉｎｖ＿３、Ｉｎｖ＿４の全てを接続した場合の出力パッドＯ＿Ｐａｄに得られるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬの電圧波形を示す波形図である。この場合には、異なる４個の応答遅延時間τｄ２、τｄ３、τｄ４、τｄ１を形成されるので、４個の出力バッファＯＢ＿２、ＯＢ＿３、ＯＢ＿４、ＯＢ＿１が全て活性化されると、４個の出力バッファＯＢ＿２、ＯＢ＿３、ＯＢ＿４、ＯＢ＿１はそれぞれ異なる４個の応答遅延時間τｄ２、τｄ３、τｄ４、τｄ１で出力パッドＯ＿Ｐａｄの出力電圧の上昇と低下の変化を開始する。図１２の出力パッドＯ＿Ｐａｄの出力電圧のローレベルからハイレベルへの丸で示した変化点とハイレベルからローレベルへの丸で示した変化点での電圧変化が滑らかであり、高調波のレベルが軽減されるものである。
【０１３８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３９】
また、上記の実施形態ではベースバンド信号処理ＬＳＩ４００とアプリケーションプロセッサとはそれぞれ別の半導体チップで構成されているが、別な実施形態ではアプリケーションプロセッサがベースバンド信号処理ＬＳＩ４００の半導体チップに統合された統合ワンチップとされることができる。
【図面の簡単な説明】
【０１４０】
【図１】図１は、本発明に先立って本発明者等によって検討されたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩとを搭載したモバイル端末装置の全体構成を示す図であり、また、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。
【図２】図２は、図１に示したＲＦアナログ信号処理集積回路のディジタルインターフェースからベースバンド信号処理ＬＳＩにシステム基準クロックパルス出力信号を出力して供給する出力バッファの構成を示す回路図である。
【図３】図３は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路の内部に配置されたフラクショナルＮ−ＰＬＬのフラクショナルシンサセイザの構成を示す図である。
【図４】図４は、本発明のより具体的な実施形態によるＲＦアナログ信号処理集積回路の構成を示す図である。
【図５】図５は、本発明の更に具体的な実施形態によるＲＦアナログ信号処理集積回路の構成を示す図である。
【図６】図６は、本発明の更に具体的な実施形態によるＲＦアナログ信号処理集積回路の構成を示す図である。
【図７】図７は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示す図である。
【図８】図８は、図１に示したＲＦアナログ信号処理集積回路が時分割マルチプルアクセス方式のひとつのタイムスロットで設定されることができる複数の動作を示す状態遷移図である。
【図９】図９は、図２の出力バッファよりも更に改良された出力バッファの構成を示す回路図である。
【図１０】図１０は、図９に示す出力バッファがシステム基準クロック信号の波形変化に応答して、出力パッにシステム基準クロックパルス出力信号の電圧波形を出力する様子を示す波形図である。
【図１１】図１１は、図９に示す出力バッファの遅延回路の複数の遅延回路の全てを省略した場合の出力パッドに得られるシステム基準クロックパルス出力信号の電圧波形を示す波形図である。
【図１２】図１２は、図９に示す出力バッファの遅延回路の複数の遅延回路の全てを接続した場合の出力パッドに得られるシステム基準クロックパルス出力信号の電圧波形を示す波形図である。
【符号の説明】
【０１４１】
１００  アンテナ
２００  フロントエンドモジュール
３００  ＲＦアナログ信号処理集積回路
３１０  送信受信制御サブユニット
３０１  ＲＦ受信信号アナログ信号処理サブユニット
３０２  ＲＦ送信信号アナログ信号処理サブユニット
３１４  基準周波数発振器（ＶＣＸＯ）
３１５  ＡＦＣ制御用Ｄ／Ａ変換器
３１７  出力バッフア
４００  ベースバンド信号処理ＬＳＩ４００
ＳｙｓＣＬｋ  システム基準クロック信号
ＳｙｓＣＬｋ＿ＳＬ  システム基準クロックパルス出力信号
ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎ  バッファ回路
ＣＮＴ＿ＲＥＧ  制御レジスタ
Ｔｒ  立ち上がり時間
Ｔｆ  立ち下がり時間
【図１】
2008148274.tif 000003
【図２】
2008148274.tif 000004
【図３】
2008148274.tif 000005
【図４】
2008148274.tif 000006
【図５】
2008148274.tif 000007
【図６】
2008148274.tif 000008
【図７】
2008148274.tif 000009
【図８】
2008148274.tif 000010
【図９】
2008148274.tif 000011
【図１０】
2008148274.tif 000012
【図１１】
2008148274.tif 000013
【図１２】
2008148274.tif 000014