(57)【要約】【課題】  回路規模の少ない構成で、ＬＳＩ内部に格納された、セキュリティデータの不正な読み出しや、書き換えを防止しつつ、スキャンテストが可能な集積回路を提供することを目的とする。【解決手段】  リセット状態からクロックを入力し動作開始させたときの、スキャンテストに使用するスキャンイネーブル信号を用いて、通常動作モードとテストモードを判定し、判定結果をリセットされるまで保持するテストモード判定回路を備える。  さらに、判定結果信号に応じて、スキャンイネーブル信号を内部スキャン回路への伝達を禁止するスキャンイネーブルマスク回路を設ける。  テストモード判定回路の判定結果信号に応じて、内部記憶手段へのアクセスを禁止するアクセス制御手段を設ける構成とする。  さらには、前記スキャンイネーブル信号を通常動作入力信号と共用する構成とする。【選択図】  図１
2008002841.tif 000002
【特許請求の範囲】
【請求項１】
スキャン回路を用いて内部論理回路を動作する通常動作モードと、
スキャン回路を用いて内部論理回路をテストするスキャンテストモードと、
を有する半導体集積回路において、
通常動作モード用データとスキャンテストモード用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作モードと前記スキャンテストモードのいずれかに対応した判定信号を送信するモード判定回路と、
前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、
を有し、
前記モード判定回路は、前記信号の論理レベルが変更された際も前記判定信号を変更せずに出力することを特徴とする半導体集積回路。
【請求項２】
前記スキャンテストモードは、前記スキャン回路を構成するスキャンフリップフロップを用いて内部論理回路をスキャンテストすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記モード判定回路は、前記スキャンフリップフロップをリセットするためのリセット信号を受信した場合にのみ前記判定信号を変更することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記マスク回路の論理演算は、ＡＮＤ論理演算であることを特徴とする請求項１乃至３の何れか１項に記載の半導体集積回路。
【請求項５】
前記内部論理回路に接続された記憶手段と、前記判定信号に応じ前記記憶手段へのアクセスを禁止するアクセス制御手段と、を有することを特徴とする請求項１乃至３に記載の半導体集積回路。
【請求項６】
前記記憶手段へのアクセスを禁止するのは、スキャンテストモード時であることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記判定信号に応じて、前記信号を前記通常動作モードにおける入力信号として使用することを特徴とする前記請求項１乃至６の何れか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩなどの半導体集積回路であって、特にスキャン回路が設けられている半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩなどの半導体集積回路には、製造プロセスにおける、製造上の欠陥等による半導体集積回路の良否を判断するテストの目的で、スキャン回路が従来設けられている。例えば特許文献１（特開昭６３−１３４９７０号公報）や特許文献２（特開平４−７２５８３号公報）には、スキャン回路によるテスト手法が記載されている。
【０００３】
スキャン回路は、例えば図５に示したスキャンフリップフロップ（以下ＦＦと呼ぶ）を用いることにより構成される。
【０００４】
図５は、リセット付きのフリップフロップ（以下ＦＦと呼ぶ）をスキャンＦＦとする為の構成を示している。
【０００５】
前記リセット付きのＦＦのＤ入力に対し、マルチプレクス機能（ＭＵＸ）が付加されている。スキャンイネーブル信号が論理０の場合は通常データ入力Ｄを、論理１の場合はスキャンデータ入力ＳＩを、選択してリセット付きＦＦのＤ入力とすることが出来る。
【０００６】
このスキャンＦＦを用いて半導体集積回路に対しスキャン回路を付加した従来例として図６を示す。
【０００７】
図６において、半導体集積回路６００の内部回路６０１の入出力信号に対しスキャンＦＦ６０２から６０９を設ける構成となっている。スキャンイネーブル信号ＳＥが論理０の時は、通常データ入力端子ＩＮ１からＩＮ４よりデータが入力されて内部回路が動作する。そして、通常データ出力端子ＯＵＴ１からＯＵＴ４に内部回路の処理結果が出力される。
【０００８】
一方スキャンイネーブル信号が論理１の時は、スキャンデータ入力ＳＩを入力としスキャンＦＦ６０２から６０９がシフトレジスタ構成（スキャンチェーン）となる。そのデータ出力をシフトアウトすることによりスキャンデータ出力ＳＯからテスト結果を観測可能となる。
【０００９】
スキャンテストは２つの動作から成る。最初に、前記スキャンイネーブル信号を論理１とし、スキャンＦＦ６０２から６０５に対し任意のデータ値をセット（スキャンシフト動作）する。
【００１０】
次にスキャンイネーブル信号を論理０とし、前記セットしたデータ値を用いて内部回路を動作させ、処理結果をスキャンＦＦ６０６から６０９に取り込む（スキャンキャプチャ動作）。
【００１１】
スキャンテストは以上、２つの動作を交互に繰り返すことにより実現される。
【００１２】
さらに、図６においては、スキャンＦＦ６０６はリセット端子Ｒを持ち、このリセット端子Ｒは通常動作では内部論理回路にてコントロールされる。
【００１３】
しかし、スキャンテストにおいては、意図せず前記スキャンＦＦ６０６がリセットされることを防止するために、リセット端子からの信号でリセットされる構成となっている。具体的には、スキャンＦＦ６０６のリセット端子Ｒの入力部にマルチプレクサ６１０を設け、スキャンテスト時にスキャンモードを論理１にしている。
【００１４】
以上示したように、スキャン回路を設けて、半導体集積回路内のＦＦに保持されたデータ値を自由に読み書きできる事で、内部回路の良否判定は容易になる。しかしながらその一方で、例えば暗号などのセキュリティデータを扱うＬＳＩでは次のような不具合が起こる場合がある。
１、ＦＦのデータ値を読み出すことでセキュリティデータを抜き出される。
２、異なるデータ値を書き込むことでセキュリティデータを摩り替える。
３、ＦＦのデータ値を操作することにより、内部記憶手段（ＲＡＭ）を制御し読み書きする。
【００１５】
このような状況に備え、ＬＳＩ内部に格納された、セキュリティデータの不正な読み出しや、書き換えを防止しつつ、スキャン回路によるテストが可能な半導体集積回路を実現した従来例を示す。
【００１６】
上記従来例として、特許文献３（特開２００４−１１７０２９号号公報）があり、図７に示す。
【００１７】
なお、図７では、図６で示した内部回路６０１に相当する回路系、すなわち通常動作に用いる論理回路系については図示を省略した。したがって図７では、セキュリティ機能を高めたスキャン回路に直接関連する部位のみを示している。
【００１８】
通常動作モードとスキャン回路によるテストを行うテストモードとを切り替えるスキャンモード信号の状態を観測し、スキャンモード状態が遷移するときにＦＦのデータ値をリセットする回路７０７を備える。
【００１９】
そして、前記モード信号がテストモード時は、内部ＲＡＭへのアクセス禁止するアクセス禁止手段７１８を備える。
【００２０】
さらには、テストモード時に供給されたデータを出力し、通常動作モード時は供給されたデータの出力を禁止するダミーＦＦによる出力制御手段７１５を備える構成である。
【００２１】
以上、図７の構成により、次のような効果が得られる。
【００２２】
図８に、その動作を現す波形図を示す。
【００２３】
図８にて、通常動作モードとテストモードを選択的に指定するスキャンモード信号に応じて両エッジ検出信号を作成する。そして、両エッジ検出信号と外部リセット入力とのＡＮＤ論理により、スキャンテストの開始と終了のそれぞれの際にスキャンチェーンを構成するＦＦがリセットされる。
【００２４】
従って通常動作からスキャンテスト動作へ移行して通常動作モードにおけるデータを抜き出すこと、および、スキャンテスト動作時にＦＦに書き込んだデータを用いて通常動作をさせることを防止できる。
【００２５】
また、スキャンモード信号により、内部回路にて制御される内部ＸＣＥ信号をマスクする。これにより、スキャンテスト時にスキャンテスト動作を利用してＲＡＭ等の記憶手段にアクセスすることは出来なくなる。また、記憶手段のデータをスキャンチェーン経由で読み出すことや、記憶手段に任意の値を書き込んで通常動作させることも出来ない。
【００２６】
さらには、通常動作モード時は、ダミーＦＦに対してクロックが供給されないことによりスキャンチェーンによるシフトアウトは出来ない。したがって、通常モード時にスキャンイネーブル信号のみを変化させ、スキャンチェーンにより内部のＦＦの値を読み出すことも防止できる。
【特許文献１】特開昭６３−１３４９７０号公報
【特許文献２】特開平４−７２５８３号公報
【特許文献３】特開２００４−１１７０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、従来例における集積回路構成においては次のような問題があった。
１、回路規模が増大しＦＦの数も増加すると、１つのスキャンチェーンで構成した場合、ＦＦの数に比例してテスト時間も増加する。
【００２８】
そこでテスト時間短縮のため、スキャンチェーンを複数設け並列化する構成とすると、ダミーＦＦによる出力制御手段もスキャンチェーンの数だけ必要となり回路規模が増加する。
２、通常動作モードとテストモードを選択的に指定するスキャンモード信号は、例えば図６のスキャンＦＦ６０６で示したように、スキャンテスト時に、意図せずセット、またはリセットをされることを防止するために設けられた信号である。
【００２９】
しかし、図６のスキャンＦＦ６０５で示したようにリセット端子で直接制御できるスキャンＦＦで構成した集積回路構成である場合は不要である。
【００３０】
しかしながらスキャンテスト時に内部記憶装置へのアクセス禁止を実現するためには、モード信号を削除できず、集積回路の端子数が増加する。
３、通常動作の機能実現においては、必ずしも非同期のセット、あるいはリセット付きのＦＦは必要としない集積回路構成がある。
【００３１】
さらには回路規模削減のためには極力その使用を避けることも多い。
【００３２】
しかし、モード信号が遷移する際にＦＦをリセットするためには、通常動作において必要ないＦＦに対しても非同期セット、またリセット付きのＦＦにする必要があり回路規模が増大する。
【００３３】
本発明は、このような問題点を解決するためになされたものである。
【００３４】
本発明の目的は、回路規模の少ない構成で、ＬＳＩ内部に格納された、セキュリティデータの不正な読み出しや、書き換えを防止しつつ、スキャンテストが可能な集積回路を提供することである。
【課題を解決するための手段】
【００３５】
即ち本発明の半導体集積回路は、スキャン回路を用いて内部論理回路を動作する通常動作モードと、スキャン回路を用いて内部論理回路をテストするスキャンテストモードとを有する半導体集積回路において、通常動作モード用データとスキャンテストモード用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作モードと前記スキャンテストモードのいずれかに対応した判定信号を送信するモード判定回路と、前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、を有し、
前記モード判定回路は、前記信号の論理レベルが変更された際も前記判定信号を変更せずに出力する。
【００３６】
また、前記スキャンテストモードは、前記スキャン回路を構成するスキャンフリップフロップを用いて内部論理回路をスキャンテストする。
【００３７】
また、前記モード判定回路は、前記スキャンフリップフロップをリセットするためのリセット信号を受信した場合にのみ前記判定信号を変更する。
【００３８】
また、前記マスク回路の論理演算は、ＡＮＤ論理演算を行う。
【００３９】
また、前記内部論理回路に接続された記憶手段と、前記判定信号に応じ前記記憶手段へのアクセスを禁止するアクセス制御手段と、を有する。
【００４０】
また、前記記憶手段へのアクセスを禁止するのは、スキャンテストモード時である。
【００４１】
また、前記判定信号に応じて、前記信号を前記通常動作モードにおける入力信号として使用する。
【発明の効果】
【００４２】
以上の説明にて示されたように、本発明によれば次のような効果が得られる。即ち、通常動作を実行した後は、続けてスキャンシフト動作を実行することが出来ない。
【００４３】
つまり、通常動作において保持されたＦＦのデータをスキャンシフト動作で抜き出すことは出来ない。
【００４４】
さらには、通常動作でリセット不要のＦＦを、リセット付きに置き換えることによる回路増加を防止できる。
【００４５】
逆に、スキャンテスト動作では、スキャンテスト中、及び、その後、通常動作としての動作を行おうとしても内部記憶手段へのアクセスや、通常動作で必要なシリアル通信等が出来ない。したがって、不正な状態での通常動作の実行を防止する。
【００４６】
また、回路規模が増加しスキャンチェーンを複数設けても、ダミーＦＦを設ける必要がなく、回路増加を防ぐことが出来る。
【００４７】
スキャンイネーブル端子を通常データ入力端子と共用したり、スキャンモード端子を省略することによって端子数の削減を図ることが出来る。
【００４８】
以上の様に、従来例と比較して、回路規模の少ない構成で、ＬＳＩ内部に格納された、セキュリティデータの不正な読み出しや、書き換えを防止しつつ、スキャンテストが可能な集積回路を提供する効果が得られる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の実施の形態を添付図面に基づいて説明する。
【実施例１】
【００５０】
図１は本発明における第１番目の実施例の回路構成を示した図である。従来例の図７と同様に、図６で示した内部回路６０１に相当する回路系、すなわち通常動作に用いる論理回路系については図示を省略し、本発明に直接関連する部位のみを示している。
【００５１】
したがって、スキャンＦＦ１１６、１１７には、それぞれ通常動作データ入力端子（不図示）に接続された通常動作データ入力部Ｄが存在するものとする。また、ｎ番目の最後のスキャンＦＦＮのＳＯは通常動作データの出力も行う。
【００５２】
半導体集積回路１００には、スキャンデータ入力端子１０３、スキャンデータ出力端子１０５が設けられている。このスキャンデータ入力端子１０３とスキャンデータ出力端子１０５との間は、ｎ個のスキャンＦＦ１１６からＮにてスキャンチェーンが構成される。
【００５３】
スキャンテスト時には、スキャンデータ入力端子１０３からスキャンＦＦ１１６からＮにそれぞれテストデータ（スキャンパターン）が入力される。テストデータ入力には、図６の様にスキャンＦＦが互いにシフトレジスタ動作することが考えられるが、それに限ったものではない。
【００５４】
そして、スキャンチェーンのシフトアウトにより、スキャンテストとしての観測すべきデータがスキャンデータ出力端子１０５から出力される。
【００５５】
スキャンイネーブル端子１０２から、スキャンイネーブル信号が入力される。
【００５６】
スキャンイネーブル信号は、スキャンＦＦに入力するデータを、通常動作データとスキャンデータのどちらかに切り替える信号である。
【００５７】
前述の通り、本例では、スキャンイネーブル信号が論理０の場合は、スキャンＦＦに通常動作のデータを入力する。一方、スキャンイネーブル信号が論理１の場合は、スキャンチェーンを構成（不図示）し、スキャンＦＦ１１６にスキャンデータを入力して、順次後段のスキャンＦＦにスキャンデータを入力する。
【００５８】
システムクロック入力端子１０４は、半導体集積回路１００のシステムクロックが入力されるとともに、スキャンテスト時のスキャンクロックとしても使用される。すなわち、スキャンＦＦ１１６からＮのスキャンシフト動作のためのクロックとしても使用される。
【００５９】
リセット入力端子１０１は、半導体集積回路１００の図示されていない内部回路をリセットする為のリセット信号が入力される。また、本リセット信号は、スキャンＦＦ１１６〜Ｎのリセットにも使用される。
【００６０】
また、半導体集積回路１００は、内部記憶手段１２０を有し、チップイネーブル端子１２１が、論理０の時のみ、前記内部記憶手段１２０へのアクセスが可能となる。
【００６１】
まとめると、本実施例においては、次に挙げる３つの構成要素より実現されている。
１．テストモード判定回路１０６
２．テストモード判定回路結果に基づく、スキャンイネーブルマスク回路１１３
３．テストモード判定回路結果に基づく、アクセス制御手段１１９
以下、これらについて詳細に述べる。
【００６２】
テストモード判定回路１０６は、セット付きＦＦ１０７とリセット付きＦＦ１１１、２入力ＡＮＤゲート１０８、１０９、２入力ＯＲゲート１１０より構成される。
【００６３】
セット付きＦＦ１０７のセット入力はリセット端子１０１に接続され、データ入力には２入力ＡＮＤゲート１０８の出力が接続される。２入力ＡＮＤゲート１０８の一方の入力はスキャンイネーブル端子１０２に接続され、他方は前記セット付きＦＦ１０７のＱ出力がフィードバックされ入力されている。
【００６４】
前記リセット付きＦＦ１１１のリセット入力は、リセット端子１０１に接続され、データ入力には、２入力ＯＲゲート１１０の出力が入力される。
【００６５】
２入力ＯＲゲート１１０の一方入力は、前記リセット付きＦＦ１１１のＱ出力がフィードバックされ入力され、他方の入力は、２入力ＡＮＤゲート１０９の出力が入力されている。
【００６６】
２入力ＡＮＤゲート１０９の一方の入力はスキャンイネーブル端子１０２に接続され、他方の入力には、前記セット付きＦＦ１０７のＱ出力が入力される。
【００６７】
本テストモード判定回路１０６の判定結果１１２には、前記リセット付きＦＦ１１１のＱ出力が用いられる構成となっている。
【００６８】
スキャンイネーブルマスク回路１１３は、２入力ＡＮＤゲート１１４が設けられ、一方の入力には、スキャンイネーブル端子１０２が接続される。
【００６９】
また、他方の入力には、前記テストモード判定回路１０６の判定結果１１２が入力される。２入力ＡＮＤゲート１１４の出力は、スキャンイネーブルマスク回路出力１１５として、前述のスキャンＦＦ１１６からスキャンＦＦＮのスキャンイネーブル端子に接続される構成となっている。
【００７０】
アクセス制御手段１１９は、２入力ＯＲゲート１２３が設けられる。２入力ＯＲゲート１２３の一方の入力には、半導体集積回路１００内の、図示されていない内部回路より供給される。供給される信号は、通常動作時に内部記憶手段１２０に対するアクセスを可能とするための内部チップイネーブル信号１２２である。
【００７１】
他方の入力には、前記テストモード判定回路１０６の判定結果１１２が入力される。そして、２入力ＯＲゲート１２３の出力が前記内部記憶手段のチップイネーブル端子１２１に接続される構成となっている。
【００７２】
図１のスキャンテスト時における動作を図２にて順次、説明する。
【００７３】
図２における判定期間の動作を説明する。
【００７４】
スキャンテストにおいては、まずスキャンシフト動作によりスキャンＦＦ１１６からスキャンＦＦＮにスキャンパターンをセットするために、スキャンイネーブル端子１０２に論理１が入力される。
【００７５】
次にリセット端子１０１にリセットレベル（論理０）が入力されると、前記セット付きＦＦ１０７は論理１にセットされ、判定回路出力１１２である前記リセット付きＦＦ１１１は論理０にリセットされる。
【００７６】
マスク回路１１３の２入力ＡＮＤ１１４の一方の入力である判定回路出力１１２が論理０であるため、マスク回路出力も論理０となる。
【００７７】
次に、クロック端子１０４より、スキャンクロックが入力され１番目の立ち上がりエッジが検出される。
【００７８】
すると、セット付きＦＦ１０７の出力は、直前にセットされた論理１と、スキャンイネーブル端子１０２の論理１とのＡＮＤゲート出力結果により引き続き論理１が保持される。
【００７９】
さらには、２入力ＡＮＤ１０９の出力も論理１となることで、リセット付きＦＦ１１１の出力は論理０から論理１に変化する。
【００８０】
マスク回路１１３の２入力ＡＮＤ１１４の一方の入力である判定回路出力１１２が論理１であるため、スキャンイネーブル端子１０２の論理とのＡＮＤゲート出力結果によりマスク回路出力は論理１となる。
【００８１】
図２におけるスキャンシフト動作の期間を説明する。
【００８２】
スキャンシフトの期間は、引き続きスキャンイネーブル端子１０２を論理１に保持しつつスキャンクロックをスキャンＦＦにスキャンデータをセットするために必要な数のクロックを入力する。
【００８３】
この時判定回路出力およびマスク回路出力も論理１であることでスキャンシフト動作が可能となる。
【００８４】
図２におけるスキャンキャプチャ動作の期間を説明する。
【００８５】
スキャンキャプチャの期間は、スキャンイネーブル端子１０２を論理０にした後、スキャンクロックを１回入力する。
【００８６】
この時、前記２端子入力ＡＮＤゲート１０８の一方の入力が論理０となるため、その出力も論理０となることで前記セット付きのＦＦ１０７の出力は論理０に変化する。
【００８７】
しかしながら、前記リセット付きＦＦ１１１の入力には、直前の保持データされた論理１がフィードバックされている。したがって、２入力ＯＲゲート１１０により入力されているために論理は変化せず、判定回路出力は論理１が保持される。
【００８８】
マスク回路１１３の２入力ＡＮＤ１１４の一方の入力であるスキャンイネーブル端子１０２が論理０であるためマスク回路出力も論理０となる。したがって、スキャンＦＦ１１６からスキャンＦＦＮはキャプチャ動作が可能となる。
【００８９】
図２における２回目以降のスキャンシフト動作の期間を説明する。
【００９０】
再び、スキャンイネーブル端子１０２を論理１に変化させスキャンクロックを入力する。
【００９１】
前記２端子入力ＡＮＤの一方が論理１となるが、他方が前記セット付きＦＦ１０７の出力をフィードバックしているためセット付きＦＦの出力が論理１に戻ることは無い。
【００９２】
さらに、前記リセット付きＦＦ１１１の出力は前述の様に、論理１を保持し続けるため判定回路出力も論理１となり、マスク回路出力も前述の通り再び論理１となる。
【００９３】
以上のスキャンシフト動作とスキャンキャプチャ動作を適宜繰り返すことでスキャンテストが可能である。
【００９４】
図２における内蔵記憶手段に対するアクセス制御の動作を説明する。
【００９５】
内部ＸＣＥ入力値は、スキャンデータの値によって意図せず変化したりする場合がある。
【００９６】
また、スキャンキャプチャ動作と通常動作では、半導体集積回路１００における入力端子の論理値の設定には差異が無いため、前述のスキャンテスト動作の後に引き続き通常動作として操作することが出来る。
【００９７】
この為、内部回路は、通常動作における処理として内部ＸＣＥの値を制御できる。
【００９８】
しかしながら、図２において、前述のスキャン動作を行った後は、判定回路出力が論理１を保持しつづけている。
【００９９】
前記アクセス制御手段１１９の、２入力ＯＲゲート１２３の一方の入力が論理１であるために内部ＸＣＥがマスクされ、その出力は論理１で固定される。
【０１００】
この為、スキャンテスト中と、スキャンテスト後の通常動作における内部記憶手段へのアクセスが禁止されることとなる。
【０１０１】
つまり、スキャンテストモードを用いての内部記憶手段への不正アクセスや、不正な内部ＦＦの状態からの通常動作実行による内部記憶手段への不正アクセスを不能とする。
【０１０２】
図１の通常動作時における動作を図３にて順次、説明する。
【０１０３】
図３における判定期間の動作を説明する。
【０１０４】
通常動作においては、スキャンイネーブル端子１０２に論理０が入力される。次にリセット端子１０１にリセットレベル（論理０）が入力されると、前記セット付きＦＦ１０７は論理１にセットされ、判定回路出力１１２である前記リセット付きＦＦ１１１は論理０にリセットされる。
【０１０５】
マスク回路１１３の２入力ＡＮＤ１１４の一方の入力である判定回路出力１１２が論理０であるため、マスク回路出力も論理０となる。
【０１０６】
次に、システムクロック端子１０４より、システムクロックが入力され１番目の立ち上がりエッジが検出される。これによって、セット付きＦＦ１０７の出力は、直前にセットされた論理１と、スキャンイネーブル端子１０２の論理０とのＡＮＤゲート出力結果により論理０に変化する。
【０１０７】
２入力ＡＮＤ１０９の出力もスキャンイネーブル端子１０２の論理０とのＡＮＤで論理０となることで、リセット付きＦＦ１１１の出力は論理０のまま保持される。
【０１０８】
スキャンイネーブルマスク回路１１３の２入力ＡＮＤ１１４の一方の入力である判定回路出力１１２が論理０である。したがって、スキャンイネーブル端子１０２の論理とのＡＮＤゲート出力結果によりマスク回路出力は論理０となる。
【０１０９】
図３における通常動作後のスキャンシフト動作の期間を説明する。
【０１１０】
スキャンシフトは、スキャンイネーブル端子１０２を論理１に変化し、スキャンクロックをスキャンＦＦにスキャンデータをセットするために必要なクロック数分入力する。
【０１１１】
しかしながら前記２入力ＡＮＤゲート１０８の一方の入力は前記セット付きＦＦ１０７の出力である論理０をフィードバックしているために論理０のままとなる。したがって、セット付きＦＦ１０７の出力が論理１に変化することは無い。
【０１１２】
したがって、２入力ＡＮＤゲート１０９、２入力ＯＲゲート１１０、リセット付きＦＦ１１１の出力も論理１に変化しない。
【０１１３】
このように、判定回路出力が論理０を保持することにより、マスク回路出力も論理０であることでスキャンシフト動作は実行できないこととなる。
【０１１４】
以降、スキャンイネーブル端子１０２の論理をどのように変化させても、マスク回路出力は論理０のままとなりスキャンテスト動作が実行できない。
【０１１５】
つまり通常動作後に続けてスキャンシフト動作によるシフトアウトを不能とするものである。
【０１１６】
図３における内蔵記憶手段に対するアクセス制御の動作を説明する。
【０１１７】
図３において、前述の判定期間にて通常動作と判定された後は、判定回路出力が論理０を保持しつづけている。
【０１１８】
したがって、前記アクセス制御手段１１９の、２入力ＯＲゲート１２３の一方の入力が論理０であるために内部ＸＣＥがマスクされない。したがって、内部ＸＣＥがそのままチップイネーブル端子１２１に入力することで、通常動作における内部記憶手段へのアクセスが可能となる。
【実施例２】
【０１１９】
図４は本発明における第２番目の実施例である。
【０１２０】
図４において、半導体集積回路４００の内部回路４０１へ信号を入力し、内部回路４０１からの出力を受けるために、スキャンＦＦ４０２から４０９を設ける構成となっている。
【０１２１】
本実施例では、スキャンイネーブル信号が、通常データ入力ＩＮ４としてスキャンＦＦ４０５に入力される一方で、前述の実施例１で示した判定回路４１０に入力される。この点が実施例１と異なる。
【０１２２】
そして、その出力は、同じく前述の実施例１で示したマスク回路４１１に入力され、マスク回路４１１の出力をスキャンＦＦ４０２から４０９のスキャンイネーブル入力に接続する構成となっている。
【０１２３】
この判定回路４１０とマスク回路４１１を用いた、通常動作とスキャンテストの実行方法も図２および図３で説明したものと同様である。
【０１２４】
また、判定回路４１０が通常動作と判定した後は、スキャンイネーブル信号値をどのように変化させても、スキャンシフト動作にならないことは前述したとおりである。
【０１２５】
このことを利用し、判定期間後は、スキャンイネーブル信号を通常データ入力ＩＮ４として利用することにより端子数を削減している。
【０１２６】
同様に、判定回路４１０がスキャンテスト動作と判定した後は、判定結果が論理１で保持されることを利用し、マルチプレクサ４１２の選択信号として用いる。
【０１２７】
これによりスキャンＦＦ４０６のリセット入力が内部回路４０１によりスキャンテスト実行中に不意にリセットされることを防止し、スキャンモード端子を削減している。
【０１２８】
さらには、判定回路４１０の出力と、通常データ入力ＩＮ１を２入力ＯＲゲート４１３にて論理ＯＲの結果をスキャンＦＦ４０２の入力とする構成とする。
【０１２９】
これにより、例えば、通常データ入力ＩＮ１がシリアル通信の入力データ端子であった場合、スキャンテスト実行後は、２入力ＯＲゲート４１３の出力は論理１に固定される。
【０１３０】
したがって、スキャンテスト実行による不正なスキャンＦＦの状態からの通常動作であるシリアル通信を不能にするなどの保護も可能となる。
【０１３１】
また、前述の通り、通常動作の判定後は、スキャンシフト動作そのものが実行できない。
【０１３２】
したがって、通常動作においてリセット動作の必要の無いスキャンＦＦ４０２から４０４、４０７から４０９をリセット付きのスキャンＦＦに置き換える必要は無く、回路規模の増加を防ぐ構成となっている。
【図面の簡単な説明】
【０１３３】
【図１】本発明における第１の実施形態による半導体集積回路の主要回路図である。
【図２】本発明における第１の実施形態によるスキャンテスト動作説明の駆動波形図である。
【図３】本発明における第１の実施形態による通常動作説明の駆動波形図である。
【図４】本発明における第２の実施形態によるスキャンテスト動作説明の主要回路図である。
【図５】スキャンＦＦの構成を示す回路図である。
【図６】従来例におけるスキャンテスト回路を示す回路図である。
【図７】従来例におけるセキュリティを考慮したスキャン回路を示す回路図である。
【図８】従来例図７におけるセキュリティを考慮したスキャン回路動作説明の駆動波形図である。
【符号の説明】
【０１３４】
１００、４００、６００、７００  半導体集積回路
４０１、６０１  内部回路
１１６、１１７、４０２〜４０９、６０２〜６０９、７１２〜７１４、Ｎ  スキャンＦＦ
１０７、１１１、７０８、７０９、７１７  フリップフロップ
４１２、６１０  マルチプレクサ
１０８、１０９、１１４、７１１、７１６  ＡＮＤゲート
１１０、１２３、４１３、７２２  ＯＲゲート
７１０  ＥＸ−ＯＲゲート
１０６、４１０  判定回路
１１３、４１１  マスク回路
１２０、７１９  内蔵記憶装置（ＲＡＭ）
１１９、７１８  内蔵記憶装置のアクセス制御手段
７０７  スキャンモード両エッジ検出回路
７１５  スキャンチェーンの出力制御手段
【図１】
2008002841.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成19年8月22日(2007.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スキャン回路を用いて内部論理回路を動作する通常動作モードと、
スキャン回路を用いて内部論理回路をテストするスキャンテストモードと、
を有する半導体集積回路において、
通常動作モード用データとスキャンテストモード用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作モードと前記スキャンテストモードのいずれかに対応した判定信号を送信するモード判定回路と、
前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、
を有し、
前記モード判定回路は、前記信号の論理レベルが変更された際も前記判定信号を変更せずに送信することを特徴とする半導体集積回路。
【請求項２】
前記スキャンテストモードは、前記スキャン回路を構成するスキャンフリップフロップを用いて内部論理回路をスキャンテストすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記モード判定回路は、前記スキャンフリップフロップをリセットするためのリセット信号を受信した場合にのみ前記判定信号を変更して送信することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記マスク回路の論理演算は、ＡＮＤ論理演算であることを特徴とする請求項１乃至３の何れか１項に記載の半導体集積回路。
【請求項５】
前記内部論理回路に接続された記憶手段と、前記判定信号に応じ前記記憶手段へのアクセスを禁止するアクセス制御手段と、を有することを特徴とする請求項１乃至３に記載の半導体集積回路。
【請求項６】
前記記憶手段へのアクセスを禁止するのは、スキャンテストモード時であることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記判定信号に応じて、前記信号を前記通常動作モードにおける入力信号として使用することを特徴とする前記請求項１乃至６の何れか１項に記載の半導体集積回路。
【請求項８】
スキャン回路を用いて内部論理回路を動作する通常動作と、
スキャン回路を用いて内部論理回路をテストするスキャンテスト動作と、
を行う半導体集積回路において、
前記スキャンテスト動作では、前記スキャン回路を構成するスキャンフリップフロップを用いて内部論理回路をスキャンテストし、
通常動作用データとスキャンテスト動作用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作と前記スキャンテスト動作のいずれかに対応した判定信号を送信するモード判定回路と、
前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、
を有し、
前記モード判定回路は、前記信号が変更された場合にそれまでの前記判定信号を変更せずに送信し、前記スキャンフリップフロップをリセットするためのリセット信号を受信した場合にそれまでの前記判定信号を変更して送信可能となることを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
即ち本発明の半導体集積回路は、スキャン回路を用いて内部論理回路を動作する通常動作モードと、スキャン回路を用いて内部論理回路をテストするスキャンテストモードとを有する半導体集積回路において、通常動作モード用データとスキャンテストモード用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作モードと前記スキャンテストモードのいずれかに対応した判定信号を送信するモード判定回路と、前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、を有し、
前記モード判定回路は、前記信号の論理レベルが変更された際も前記判定信号を変更せずに送信する。
また、本発明の半導体集積回路は、スキャン回路を用いて内部論理回路を動作する通常動作と、スキャン回路を用いて内部論理回路をテストするスキャンテスト動作と、を行う半導体集積回路において、
前記スキャンテスト動作では、前記スキャン回路を構成するスキャンフリップフロップを用いて内部論理回路をスキャンテストし、
通常動作用データとスキャンテスト動作用データのいずれかを前記スキャン回路に入力するよう制御するための信号を受信し、前記通常動作と前記スキャンテスト動作のいずれかに対応した判定信号を送信するモード判定回路と、
前記信号と前記判定信号の論理演算を行うことによって、前記判定信号の前記スキャン回路への入力を制御するマスク回路と、を有し、
前記モード判定回路は、前記信号が変更された場合にそれまでの前記判定信号を変更せずに送信し、前記スキャンフリップフロップをリセットするためのリセット信号を受信した場合にそれまでの前記判定信号を変更して送信可能となる。