(57)【要約】【課題】駆動回路の出力段のインバータがスイッチングする際に、プラス昇圧チャージポンプ回路が出力する正の高電源電位が異常に低下するのを防止する。【解決手段】しきい値が切り換え可能なシュミットインバータ２０と、シュミットインバータ２０の出力が印加された出力インバータ３０と、この出力インバータ３０の出力電圧Ｖｏｕｔに応じてシュミットインバータ２０のしきい値を切り換える帰還インバータ４０を備えるものである。この回路によれば、シュミットインバータ２０の入力電圧がハイレベルからロウレベルに変化する過程で、シュミットインバータ２０のしきい値が高しきい値ＶｔＨから低しきい値ＶｔＬに切り換えられる。そのため、シュミットインバータ２０の出力電圧のハイレベルへの変化は最初は急速であるが途中から遅くなる。【選択図】図１
2008011242.tif 000002
【特許請求の範囲】
【請求項１】
しきい値が切り換え可能なシュミット回路と、
前記シュミット回路の出力が印加された出力回路と、
この出力回路の出力に応じて前記シュミット回路のしきい値を切り換える帰還回路と、
前記出力回路の出力端子に配線を介して接続された出力コンデンサと、を備えることを特徴とする駆動回路。
【請求項２】
前記シュミット回路は、入力電圧がそれぞれゲートに印加された第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトランジスタと、
前記帰還回路の出力がゲートに印加され、前記第１のＰチャネル型ＭＯＳトランジスタと並列に接続された第２のＰチャネル型ＭＯＳトランジスタと、
帰還回路の出力がゲートに印加され、前記第１のＮチャネル型ＭＯＳトランジスタと並列に接続された第２のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記帰還回路及び出力回路がインバータで構成されたことを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記第２のＰチャネル型ＭＯＳトランジスタは第１のＰチャネル型ＭＯＳトランジスタよりオン抵抗が低く、第２のＮチャネル型ＭＯＳトランジスタは第２のＮチャネル型ＭＯＳトランジスタよりオン抵抗が低いことを特徴とする請求項２、請求項３に記載の駆動回路。
【請求項５】
前記出力回路は、第１の電位と第２の電位の間に直列に接続された第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタを備え、
第３のＭＯＳトランジスタは、第１導電型の半導体基板の表面に形成された第２導電型の第１のウエルの中に形成され、
第４のＭＯＳトランジスタは、半導体基板の表面に形成された第２導電型の第２のウエルの中に形成された第１導電型の第３のウエルの中に形成されていることを特徴とする請求項１〜請求項４に記載の駆動回路。
【請求項６】
第１のウエル及び第２のウエルの電位は第１の電位に設定され、第３のウエルは第２の電位に設定されていることを特徴とする請求項５に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関し、例えばＣＣＤカメラ制御用に用いられる駆動回路に関する。
【背景技術】
【０００２】
従来、携帯電話等の携帯用情報機器に搭載されるＣＣＤ（Charge Coupled Device）を撮像素子として用いたＣＣＤカメラが知られている。ＣＣＤカメラを制御するための駆動回路として、その仕様上、高電圧出力が可能な駆動回路が必要とされている。図４は、そのような駆動回路の回路図である。
【０００３】
ＩＮＶ１は入力段のインバータであり、Ｐチャネル型ＭＯＳトランジスタ１０及びＮチャネル型ＭＯＳトランジスタ１１が低電源電位Ｖｄｄ（例えば、＋３Ｖ）と接地電位０Ｖ）との間に直列接続されて構成されている。
【０００４】
１２は低電源電位Ｖｄｄに基づいて、正の高電源電位ＶＨ（例えば、＋１５Ｖ）を生成するプラス昇圧チャージポンプ回路であり、１３は負の高電源電位ＶＬ（例えば、−７．５Ｖ）を生成するマイナス昇圧チャージポンプ回路である。
【０００５】
インバータＩＮＶ１の入力端子に入力電圧Ｖｉｎ（ＣＣＤ制御電圧）が印加されると、インバータＩＮＶ１の出力電圧は次段のレベルシフト回路１４によって、その出力電圧のハイレベルがＶＨ、そのロウレベルがＶＬとなるようにレベルシフトされる。
【０００６】
レベルシフト回路１４の出力電圧は、Ｐチャネル型ＭＯＳトランジスタ１５及びＮチャネル型ＭＯＳトランジスタ１６から成るインバータＩＮＶ２の入力端子に印加され、インバータＩＮＶ２の出力電圧は更に、Ｐチャネル型ＭＯＳトランジスタ１７及びＮチャネル型ＭＯＳトランジスタ１８からなる、出力段のインバータＩＮＶ３の入力端子に印加される。
【０００７】
また、インバータＩＮＶ２，ＩＮＶ３の高電位側電源として正の高電源電位ＶＨが供給され、低電位側電源として負の高電源電位ＶＬが供給されている。出力段のインバータＩＮＶ３の出力端子５０と負の高電源電位ＶＬの出力端子５３との間には、ＩＣの外部の外部配線５１，５２を介して、ＩＣに外付けされた出力コンデンサＣが接続されている。外部配線５１，５２はそれぞれ寄生インダクタンスＬ１，Ｌ２を有している。
【０００８】
なお、プラス昇圧チャージポンプ回路１２及びマイナス昇圧チャージポンプ回路１３については、特許文献１に記載されている。
【特許文献１】特開２００１−２３１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した駆動回路では、図５に示すように、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが高レベルから低レベルに変化した後、プラス昇圧チャージポンプ回路１２の出力電位である正の高電源電位ＶＨが異常に落ちるという現象が生じた。この異常現象は出力コンデンサＣの値が５００ｐＦでは生じないが、出力コンデンサＣの値がＣＣＤカメラ制御用としてその仕様上必要とされる１０００ｐＦという大きな値になると生じることがわかった。
【００１０】
このような異常現象が起こると、正の高電源電位ＶＨを電源電位として用いているＩＣ内の他の回路の動作が不安定になり、誤動作を生じるという問題があった。
【課題を解決するための手段】
【００１１】
まず、この異常現象の原因について説明する。図６は駆動回路の出力段のインバータＩＮＶ３を構成しているＰチャネル型ＭＯＳトランジスタ１７とＮチャネル型ＭＯＳトランジスタ１８の構造を示す断面図である。
【００１２】
Ｐチャネル型ＭＯＳトランジスタ１７は、Ｐ型半導体基板６０の表面に形成された第１のＮウエル６１の中に形成され、Ｎチャネル型ＭＯＳトランジスタ１８は、Ｐ型半導体基板６０の表面に、第１のＮウエル６１と隣接して形成された第２のＮウエル６２の中に形成されたＰウエル６３の中に形成されている。また、第１及び第２のＮウエル６１，６２の電位は、それぞれ第１のｎ型層６４、第２のｎ型層６５によって正の高電源電位ＶＨ（＋１５Ｖ）に設定され、Ｐウエル６３はｐ型層６６によって負の高電源電位ＶＬ（−７．５Ｖ）に設定されている。
【００１３】
図４、図６に示した駆動回路に基づいて、出力電圧Ｖｏｕｔがハイレベルからロウレベルに変化するときのシミュレーションを行った結果を図７に示す。図７（ａ），（ｂ）において、縦軸はＶｏｕｔを、横軸は時間を表している。図７（ｂ）は、図７（ａ）の部分拡大図である。このシミュレーション結果から明らかなように、出力コンデンサＣが１０００ｐＦの場合は、５００ｐＦの場合に比して出力電圧Ｖｏｕｔのリンギングが大きい。
【００１４】
特に、出力コンデンサＣが５００ｐＦの場合は、出力電圧Ｖｏｕｔが、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートする期間は４０ｎｓ（ナノ秒）程度であるが、出力コンデンサＣが１０００ｐＦの場合は、出力電圧Ｖｏｕｔが、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートする期間は６０ｎｓ（ナノ秒）程度と長い。なお、シミュレーション上、寄生インダクタンスＬ１，Ｌ２の合成インダクタンス値は２００ｎＨ（ナノ・ヘンリー）とした。
【００１５】
このオーバーシュート期間は、図５のＰウエル６３とＮチャネル型ＭＯＳトランジスタ１６のｎ型ドレイン層６７とで構成される寄生ダイオードがオンする期間に相当していると考えられる。即ち、出力コンデンサＣが１０００ｐＦの場合には大きなオーバーシュートが起こるため、前記寄生ダイオードに大きな電流が流れ、これがベース電流ＩＢとなって、寄生バイポーラトランジスタがオンする。
【００１６】
この寄生バイポーラトランジスタは、図６のｎ型ドレイン層６７をエミッタとし、Ｐウエル６３をベースとし、第２のＮウエル６２をコレクタとするものである。この寄生バイポーラトランジスタがオンすると、正の高電源電位ＶＨ（＋１５Ｖ）から第２のＮウエル６２を通して、コレクタ電流ＩＣが流れる。このコレクタ電流ＩＣが流れることにより、プラス昇圧チャージポンプ回路１２が出力する正の高電源電位ＶＨ（＋１５Ｖ）が異常に低下すると考えられる。
【００１７】
したがって、正の高電源電位ＶＨ（＋１５Ｖ）の異常低下の原因は、出力段のインバータＩＮＶ３の出力電圧Ｖｏｕｔが、出力コンデンサＣと外部配線５１，５２に付随する寄生インダクタンスＬ１，Ｌ２で構成されるＬＣ回路により、負の高電源電位ＶＬ（−７．５Ｖ）以下にオーバーシュートすることである。このオーバーシュートを低減するためには、出力端子５０に前記出力コンデンサＣと直列に出力抵抗を挿入することが考えられるが、これでは、出力段のインバータＩＮＶ３の出力インピーダンスが増加してしまい、回路仕様を満足しない。
【００１８】
そこで、本発明の駆動回路は、図１に示すように、しきい値が切り換え可能なシュミットインバータ２０と、シュミットインバータ２０の出力が印加された出力インバータ３０と、この出力インバータ３０の出力電圧Ｖｏｕｔに応じてシュミットインバータ２０のしきい値を切り換える帰還インバータ４０を備えるものである。
【００１９】
この回路によれば、シュミットインバータ２０の入力電圧がハイレベルからロウレベルに変化する過程で、シュミットインバータ２０のしきい値が高しきい値ＶｔＨから低しきい値ＶｔＬに切り換えられる。
【００２０】
そのため、シュミットインバータ２０の出力電圧のハイレベルへの変化は最初は急速であるが途中から遅くなる。また、出力インバータ３０の出力電圧Ｖｏｕｔのロウレベルへの変化も最初は急速であるが途中から遅くなる。これにより、出力インバータ３０の出力電圧のオーバーシュートが制限され、上述したような寄生バイポーラトランジスタがオンすることが防止される。
【発明の効果】
【００２１】
本発明の駆動回路によれば、出力電圧のオーバーシュートが制限されるので、駆動回路の出力段のインバータがスイッチングする際に、プラス昇圧チャージポンプ回路が出力する正の高電源電位ＶＨが異常に低下するのを防止することができる。また、駆動回路のスイッチングの時、その出力電圧は最初は急速に変化するので、スイッチング時間が短いという利点もある。
【００２２】
特に、高電圧出力（例えば、１５Ｖ程度以上）の駆動回路では出力電圧のリンギング及びオーバーシュートが大きく、寄生バイポーラトランジスタがオンしやすいことから、そのような駆動回路に用いてその効果が大である。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態に係る駆動回路について図面を参照しながら説明する。図１はこの駆動回路の回路図である。図１において、図４（従来例の回路）と同一の構成部分については同一の符号を付して説明を省略する。
【００２４】
また、出力インバータ３０を構成しているＰチャネル型ＭＯＳトランジスタ３１とＮチャネル型ＭＯＳトランジスタ３２の断面構造は、それぞれ図５のＰチャネル型ＭＯＳトランジスタ１７とＮチャネル型ＭＯＳトランジスタ１８と同一である。
【００２５】
この駆動回路は、レベルシフト回路１４の出力をシュミットインバータ２０で受けて、そのシュミットインバータ２０の出力を出力インバータ３０に印加する。また、出力インバータ３０の出力に応じてシュミットインバータ２０のしきい値を切り換える帰還インバータ４０を設けたものである。
【００２６】
シュミットインバータ２０は、正の高電源電位ＶＨと負の高電源電位ＶＬの間に直列接続されたＰチャネル型ＭＯＳトランジスタ２１，２２、Ｎチャネル型ＭＯＳトランジスタ２３，２４を備え、これらの４つのＭＯＳトランジスタのゲートにレベルシフト回路１４の出力が印加されている。
【００２７】
Ｐチャネル型ＭＯＳトランジスタ２１，２２の接続点と正の高電源電位ＶＨの間には、Ｐチャネル型ＭＯＳトランジスタ２１と並列にＰチャネル型ＭＯＳトランジスタ２５が接続されている。また、Ｎチャネル型ＭＯＳトランジスタ２３，２４の接続点と負の高電源電位ＶＬの間には、Ｎチャネル型ＭＯＳトランジスタ２４と並列にＮチャネル型ＭＯＳトランジスタ２６が接続されている。Ｐチャネル型ＭＯＳトランジスタ２５及びＮチャネル型ＭＯＳトランジスタ２６のゲートには帰還インバータ４０の出力が印加されている。
【００２８】
シュミットインバータ２０のしきい値を切り換えるにあたり、高しきい値ＶｔＨ、低しきい値ＶｔＬの差（ＶｔＨ−ＶｔＬ）を確保するために、Ｐチャネル型ＭＯＳトランジスタ２５は、Ｐチャネル型ＭＯＳトランジスタ２１より大きいサイズに設計され、Ｎチャネル型ＭＯＳトランジスタ２６は、Ｎチャネル型ＭＯＳトランジスタ２４より大きいサイズに設計されることが好ましい。ＭＯＳトランジスタのサイズを大きくするということは、チャネル幅／チャネル長（Ｗ／Ｌ）を大きくするということであり、これによりオン抵抗を小さくすることである。
【００２９】
例えば、Ｗ／Ｌを以下のようなを設計値とすることが好ましい。（単位はμｍ）
Ｐチャネル型ＭＯＳトランジスタ２１：Ｗ／Ｌ＝３０／３
Ｐチャネル型ＭＯＳトランジスタ２２：Ｗ／Ｌ＝６００／３
Ｐチャネル型ＭＯＳトランジスタ２５：Ｗ／Ｌ＝６００／３
Ｎチャネル型ＭＯＳトランジスタ２３：Ｗ／Ｌ＝２００／３
Ｎチャネル型ＭＯＳトランジスタ２４：Ｗ／Ｌ＝１０／３
Ｎチャネル型ＭＯＳトランジスタ２６：Ｗ／Ｌ＝２００／３
【００３０】
出力インバータ３０は、正の高電源電位ＶＨと負の高電源電位ＶＬの間に直列接続されたＰチャネル型ＭＯＳトランジスタ３１、Ｎチャネル型ＭＯＳトランジスタ３２からなる。出力インバータ３０の出力端子５０と負の高電源電位ＶＬの出力端子５３との間には、ＩＣの外部の外部配線５１，５２を介して、ＩＣに外付けされた出力コンデンサＣが接続されている。外部配線５１，５２はそれぞれ寄生インダクタンスＬ１，Ｌ２を有している。
【００３１】
帰還インバータ４０は、正の高電源電位ＶＨと負の高電源電位ＶＬの間に直列接続されたＰチャネル型ＭＯＳトランジスタ４１、Ｎチャネル型ＭＯＳトランジスタ４２からなる。
【００３２】
次に、この駆動回路の動作について図２、図３を参照して説明する。いま、入力電圧Ｖｉｎがロウレベル（０Ｖ）からハイレベル（Ｖｄｄ）に変化する場合を考える。この場合、シュミットインバータ２０の入力がハイレベル（ＶＨ）からロウレベル（ＶＬ）に変化し、出力電圧Ｖｏｕｔはハイレベル（ＶＨ）からロウレベル（ＶＬ）に変化する。
【００３３】
シュミットインバータ２０の入力電圧がハイレベルの状態では、出力電圧Ｖｏｕｔもハイレベルである。この状態では、Ｐチャネル型ＭＯＳトランジスタ２５がオンしているため、シュミットインバータ２０のＰチャネル型ＭＯＳトランジスタ側の駆動能力が高く、そのしきい値は高しきい値ＶｔＨになっている。
【００３４】
そのため、シュミットインバータ２０の入力電圧がハイレベルからロウレベルへ変化する途中で、シュミットインバータ２０の入力電圧が高しきい値ＶｔＨ以下となり、シュミットインバータ２０の出力電圧はロウレベルからハイレベルへ向けて急速に変化する。
【００３５】
そして、シュミットインバータ２０の出力電圧が出力インバータ３０のしきい値を超えた時点で、出力インバータ３０の出力電圧Ｖｏｕｔはハイレベルからロウレベルへ向けて急速に変化する。その変化を受けて、帰還インバータ４０の出力電圧がロウレベルからハイレベルに変化する。すると、Ｐチャネル型ＭＯＳトランジスタ２５がオフし、その代わりに、Ｎチャネル型ＭＯＳトランジスタ２６がオンする。
【００３６】
そうすると、シュミットインバータ２０のＮチャネル型ＭＯＳトランジスタ側の駆動能力が高くなり、そのしきい値は低しきい値ＶｔＬに切り換えられる。これを受けて、シュミットインバータ２０のハイレベルへの変化は遅くなり、出力インバータ３０の出力電圧Ｖｏｕｔのロウレベルへの変化も遅くなる。
【００３７】
すなわち、シュミットインバータ２０の入力電圧がハイレベルからロウレベルへ変化するとき、シュミットインバータ２０の出力電圧はロウレベルからハイレベルに変化するが、図２のシミュレーション結果に示すように、従来例に比して、その変化は最初は早く、途中から遅くなる。なお、従来例はインバータＩＮＶ２の出力電圧の変化を示している。
【００３８】
また、このとき出力インバータ３０の出力電圧Ｖｏｕｔは、ハイレベルからロウレベルに変化するが、図３のシミュレーション結果に示すように、従来例に比して、その変化は、最初は早く、途中から遅くなる。
【００３９】
これにより、出力電圧Ｖｏｕｔのオーバーシュートが制限されるので、出力インバータ３０がスイッチングする際に、プラス昇圧チャージポンプ回路１２が出力する正の高電源電位ＶＨが異常に低下するのを防止することができる。また、駆動回路のスイッチングの時、その出力電圧Ｖｏｕｔは、最初は急速に変化するので、スイッチング時間が短いという利点もある。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態による駆動回路の回路図である。
【図２】本発明の実施形態によるシュミットインバータの出力電圧の変化を示す図である。
【図３】本発明の実施形態による出力インバータの出力電圧の変化を示す図である。
【図４】従来例に係る駆動回路の回路図である。
【図５】従来例に係る駆動回路の動作波形図である。
【図６】駆動回路の出力段のインバータＩＮＶ３の構造を示す断面図である。
【図７】従来例に係る駆動回路のシミュレーション結果を示す図である。
【符号の説明】
【００４１】
１０，１５，１７，２１，２２，２５，２７  Ｐチャネル型ＭＯＳトランジスタ
１１，１６，１８，２３，２４，２６，２８  Ｎチャネル型ＭＯＳトランジスタ
１２  プラス昇圧チャージポンプ回路    １３  マイナス昇圧チャージポンプ回路
１４  レベルシフト回路                ３０  出力インバータ
３１，４１  Ｐチャネル型ＭＯＳトランジスタ
３２，４２  Ｎチャネル型ＭＯＳトランジスタ
４０  帰還インバータ                  ５０，５３  出力端子
５１，５２  外部配線                  Ｃ  出力コンデンサ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３  インバータ
Ｌ１，Ｌ２  寄生インダクタンス  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008011242.tif 000007
【図６】
2008011242.tif 000008
【図７】
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