(57)【要約】【課題】矩形波に近い波形を有し、デューティ比が５０％からずれているクロック信号であっても、９０度位相差を有する出力信号を生成可能な９０度移相器を提供する。【解決手段】９０度移相器１は、ハイパスフィルタ（ＨＰＦ）１３及び分周回路１０を備える。ＨＰＦ１３の利得傾斜特性（減衰特性）は、周波数の増加に応じて利得が増加する正の利得傾斜を有する。分周回路１０は、２つのＤラッチ１１及び１２が従属接続されたＴフリップフロップを用いて構成されており、前記ハイパスフィルタによって補正された差動クロック信号を入力し、補正された差動クロック信号に対して周波数が１／２であって互いに９０度の位相差を持つ４相信号を出力する。【選択図】図１
2008011132.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比が５０％からずれた差動クロック信号を入力し、正の利得傾斜特性を持つ交流成分増幅部と、
２つのＤラッチが従属接続されたＴフリップフロップを用いて構成され、前記交流成分増幅部によって補正された差動クロック信号を入力し、前記補正された差動クロック信号に対して周波数が１／２であって互いに９０度の位相差を持つ２系統の出力信号を出力する分周回路とを備える９０度移相器。
【請求項２】
前記交流成分増幅部及び前記分周回路は、差動回路である請求項１に記載の９０度移相器。
【請求項３】
前記交流成分増幅部は、少なくとも１つの周波数領域において周波数の増加に応じて利得が増加する利得傾斜特性により、前記差動クロック信号に対して利得を与えるものであり、前記周波数領域に前記差動クロック信号の周波数が含まれる請求項１に記載の９０度移相器。
【請求項４】
前記交流成分増幅部は、前記差動クロック信号の時間幅が大きい区間の信号振幅の減衰量が、前記差動クロック信号の時間幅の小さい区間の信号振幅の減衰量に比べて大きくなるように、前記差動クロック信号の波形を歪ませる請求項１に記載の９０度移相器。
【請求項５】
前記交流成分増幅部は、前記差動クロック信号の周波数の１／２から前記クロック信号の周波数の範囲において、周波数の増加に応じて利得が増加する利得傾斜特性により、前記差動クロック信号に対して利得を与えることを特徴とする請求項１に記載の９０度移相器。
【請求項６】
前記２系統の出力信号の位相差を検出し、検出した位相差に応じて制御信号を出力する検知部と、
前記２系統の信号の少なくとも一方の出力端に接続され、前記制御信号に応じて静電容量を変更可能な可変キャパシタと、
を備える請求項１乃至５のいずれかに記載の９０度移相器。
【請求項７】
前記２系統の出力信号の位相差を検出し、検出した位相差に応じて制御信号を出力する検知部をさらに備え、
前記交流成分増幅部の利得傾斜特性が前記制御信号に応じて変更可能であることを特徴とする請求項１乃至５のいずれかに記載の９０度移相器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号を分周することによって、９０度の位相差を持つ出力信号を生成する９０度移相器に関する。
【背景技術】
【０００２】
従来の９０度移相器の構成を図１１に示す。図１１に示す９０度移相器７は、差動クロック信号、具体的には、クロック信号ＣＬＫ及びクロック信号ＣＬＫと相補的なクロック信号である反転信号ＣＬＫＢを入力し、これらを２分周することによって、互いに９０度の位相差を持つ４信号を端子ＭＱ、ＭＱＢ、ＳＱ及びＳＱＢに出力する。
【０００３】
９０度移相器７が備える分周回路７０は、マスターＤラッチ７１及びスレーブＤラッチ７２が縦続接続されたマスタースレーブ形フリップフロップ（ＭＳ−ＦＦ）によって構成されている。さらに、スレーブＤラッチ７２の反転Ｑ出力（ＱＮ）がマスターＤラッチ７１のＤ入力（ＤＰ）に帰還接続され、クロック信号ＣＬＫがスレーブＤラッチ７２のＧ入力（ＧＰ）に入力され、クロック信号ＣＬＫと相補的なクロック信号である反転信号ＣＬＫＢがマスターＤラッチ７１のＧ入力（ＧＰ）に入力される。このように構成されたＭＳ−ＦＦは、クロック信号ＣＬＫの立ち上がりエッジでスレーブＤラッチ７２のＱ出力（ＱＰ）が反転するＴフリップフロップとして動作し、スレーブＤラッチ７２のＱ出力（ＱＰ）には、クロック信号ＣＬＫを２分周した、つまり周波数が１／２の信号が出力される。また、クロック信号ＣＬＫの立ち下がりエッジでは、帰還されたスレーブＤラッチ７２の反転Ｑ出力（ＱＮ）がマスターＤラッチ７１のＱ出力（ＱＰ）に現れる。
【０００４】
なお、図１１のマスターＤラッチ７１及びスレーブＤラッチ７２は、通常、差動回路として構成される。このため、図１１では、マスターＤラッチ７１及びスレーブＤラッチ７２の反転Ｄ入力（ＤＮ）及び反転Ｇ入力（ＧＮ）に接続される配線を示している。
【０００５】
このように構成された分周回路７０は、クロック信号ＣＬＫのデューティ比が５０％であれば、マスターＤラッチ７１のＱ出力（ＱＰ）及びスレーブＤラッチ７２のＱ出力（ＱＰ）に、周波数がクロック信号ＣＬＫの１／２であって、互いに９０度の位相差を持つ信号を出力することができる。したがって、２つのＤラッチ７１及び７２のＱ出力（ＱＰ）及びこれらの反転Ｑ出力（ＱＮ）に出力される４信号を４つの端子ＭＱ、ＭＱＢ、ＳＱ及びＳＱＢから取り出すことによって、９０度移相器７は、互いに９０度の位相差を持つ４信号を生成することができる。図１１では、マスターＤラッチ７１のＱ出力（ＱＰ）を取り出す端子ＭＱの出力信号の位相を０度と決め、これとの位相差によって、マスターＤラッチ７１の反転Ｑ出力（ＱＮ）を取り出す端子ＭＱＢの出力信号の位相を１８０度、スレーブＤラッチ７２のＱ出力（ＱＰ）を取り出す端子ＳＱの出力信号の位相を９０度、及び、スレーブＤラッチ７２の反転Ｑ出力（ＱＮ）を取り出す端子ＳＱＢの出力信号の位相を２７０度と表記している。
【０００６】
上述したように、図１１に示す９０度移相器７は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジを基準として９０度の位相差を持つ出力信号を生成するものである。したがって、クロック信号ＣＬＫのデューティ比が５０％からずれると、クロック信号ＣＬＫの立ち上がりエッジから立ち下がりエッジまでの時間と、立ち下がりエッジから立ち上がりエッジまでの時間とが一致しないために、９０度移相器７の出力信号の位相差も９０度からずれてしまう。例えば、図１２（ａ）又は（ｂ）に示すようにクロック信号ＣＬＫ（実線で示す）及び反転クロック信号ＣＬＫＢ（破線で示す）のデューティ比が５０％からずれた場合、図１２（ｃ）乃至（ｆ）に示すように、端子ＭＱ及びＳＱに出力される２信号の位相差はもはや９０度にはならない。端子ＭＱＢ及びＳＱＢに出力される２信号の位相差についても同様である。
【０００７】
なお、図１２（ａ）は、クロック信号ＣＬＫのＨｉｇｈ区間の時間幅ＴＨ（以下、Ｈｉｇｈ幅と呼ぶ）とＬｏｗ区間の時間幅ＴＬ（以下、Ｌｏｗ幅と呼ぶ）とのずれによって、デューティ比が劣化している場合の信号波形を示している。一方、図１２（ｂ）は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの少なくとも一方にＤＣオフセットが重畳されたことに起因するデューティ比の劣化を示す信号波形図である。図１２（ｂ）の場合、ＤＣオフセットによって差動信号であるクロック信号ＣＬＫ及びＣＬＫＢの同相電圧ＶＣＭレベルが変化し、同相電圧ＶＣＭを基準とする信号ＣＬＫ及びＣＬＫＢのＨｉｇｈ幅ＴＨ及びＬｏｗ幅ＴＬに不一致を生じることになるため、信号ＣＬＫ及びＣＬＫＢのデューティ比が５０％からずれてしまう。
【０００８】
このようにクロック信号ＣＬＫのデューティ比が５０％からずれている場合にも、出力信号の位相差を９０度に維持することが可能な９０度移相器が、従来から提案されている（例えば、特許文献１及び２を参照）。
【０００９】
一例として、特許文献１に開示された９０度移相器８の構成を図１３に示す。図１３において、分周回路８０は、図１１に示した分周回路７０に相当するマスタースレーブ形のＴフリップフロップであり、具体的には、ｎｐｎ型トランジスタＴｒ１、Ｔｒ２、Ｔｒ５乃至Ｔｒ１２、抵抗Ｒ１乃至Ｒ６、並びに定電流回路８７によるＣＭＬ（Current Mode Logic）回路として構成されている。なお、Ｒ５及びＲ６は、クロック信号ＣＬＫのデューティ比モニタ用負荷８２であり、信号入力トランジスタＴｒ１及びＴｒ２のコレクタ電流を電圧信号に変換するために設けられている。ローパスフィルタ（ＬＰＦ）８３は、デューティ比モニタ用負荷８２によって変換された電圧から、クロック信号ＣＬＫのデューティ比５０％からのズレに対応した直流成分を取り出す。ＬＰＦ８３が出力する直流成分は、直流成分増幅器８４によって増幅された後に信号入力トランジスタＴｒ１及びＴｒ２のベースに帰還される。なお、キャパシタＣ１及びＣ２は、入力クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの直流成分をカットするため、並びに、キャパシタＣ１及びＣ２の前段に接続された回路からトランジスタＴｒ１及びＴｒ２のベースへの電流の流れ込み、及び直流成分増幅器８４によって印加されるバイアス電圧による前段の回路への影響を抑制するために設けられている。
【００１０】
つまり、特許文献１に開示された９０度移相器８が採用する出力信号の位相差制御方式は、差動信号であるクロック信号ＣＬＫ及びＣＬＫＢに対して、直流成分増幅器８４によりＤＣオフセットが印加されることによって、クロック信号のデューティ比が５０％となるように補正し、分周回路８０において補正されたクロック信号の立ち上がりエッジ及び立ち下がりエッジを基準として出力信号を生成することで出力信号の位相差を９０度とする方式である。
【００１１】
特許文献２に開示された９０度移相器も特許文献１に開示された９０度移相器と同様に、差動信号であるクロック信号ＣＬＫ及びＣＬＫＢに対するＤＣオフセット付加によって、クロック信号のデューティ比を予め補正することで、出力信号の位相差を９０度に維持する方式を採用している。具体的には、９０度移相器の出力信号の位相差の９０度からのズレを位相比較器によって検出し、検出した位相ズレ量に応じた直流オフセットを９０度移相器の入力端に帰還することによって、出力信号の位相差を９０度に維持するものである。
【特許文献１】特開平９−３０７４１４号公報
【特許文献２】特開平８−２３７０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した特許文献１及び２に開示された９０度移相器は、入力されるクロック信号の波形が正弦波や三角波である場合は、クロック信号のデューティ比が５０％からずれていても、出力信号の位相差を９０度に維持することが可能である。また、クロック信号の波形が矩形波や矩形波に近い台形波である場合でも、図１２（ｂ）に示すようなＤＣオフセットによってクロック信号のデューティ比が劣化している場合は、出力信号の位相差を９０度に維持することが可能である。しかしながら、特許文献１及び２に開示された９０度移相器は、クロック信号の波形が矩形波や矩形波に近い台形波であり、図１２（ａ）に示すようなＨｉｇｈ幅ＴＨとＬｏｗ幅ＴＬの違いによって、クロック信号のデューティ比が５０％からずれている場合は、ＤＣオフセットの付加によってクロック信号のデューティ比を５０％に調整することができず、出力信号の位相差を９０度に維持できない場合がある。
【００１３】
一例として、クロック信号ＣＬＫ及びＣＬＫＢが、図１４（ａ）に示すような急峻な立ち上がりエッジ及び立ち下がりエッジを有する台形波であって、Ｈｉｇｈ幅ＴＨがＬｏｗ幅ＴＬより大きい場合を考える。なお、図１４（ａ）のＶＣＭは、差動信号であるクロック信号ＣＬＫ及びＣＬＫＢの同相電圧を示している。このような波形を有するクロック信号ＣＬＫ及びＣＬＫＢに直流成分増幅器８４によりＤＣオフセットを印加して得られる波形を図１４（ｂ）に示す。図１４（ｂ）から分かるように、図１４（ａ）のように急峻な立ち上がり特性を有する台形波形や矩形波形を有するクロック信号にＤＣオフセットを与えても、デューティ比を５０％に調整することは困難である。特許文献１及び２に開示された９０度移相器は、入力クロック信号のデューティ比が５０％となるように補正できない場合に、９０度に位相調整された出力信号を得られる保証はない。
【課題を解決するための手段】
【００１４】
本発明にかかる９０度移相器は、交流成分増幅部及び分周回路を備える。前記交流成分増幅部は、デューティ比が５０％からずれた差動クロック信号を入力し、正の利得傾斜特性を持つ。前記分周回路は、２つのＤラッチが従属接続されたＴフリップフロップを用いて構成され、前記交流成分増幅部によって補正された差動クロック信号を入力し、前記補正された差動クロック信号に対して周波数が１／２であって互いに９０度の位相差を持つ２系統の出力信号を出力する。
【００１５】
分周回路の前段に上記の交流成分増幅部を備えることによって、デューティ比が５０％からずれている差動クロック信号の時間幅が大きい区間、つまり時間幅が小さい区間に比べて低域の周波数成分を多く含む区間の信号振幅の減衰量又は増幅量が、時間幅の小さい区間の信号振幅の減衰量又は増幅量に比べて大きくなるように、差動クロック信号の波形を歪ませることができる。上記の交流成分増幅部によって補正された差動クロック信号を分周回路に入力することにより、分周回路を構成している２つのＤラッチの出力信号の遷移時間に差を設けることができるため、分周回路の出力信号の位相差を調整することができる。
【００１６】
これにより、差動クロック信号、つまりクロック信号ＣＬＫ及びＣＬＫＢの波形が図１４（ｂ）示すように矩形波に近い形状を有し、従来の９０度移相器８による出力信号の位相調整が困難な場合にも、本発明にかかる９０度移相器は出力信号の位相差を９０度に調整することができる。
【発明の効果】
【００１７】
本発明により、矩形波に近い波形を有し、デューティ比が５０％からずれているクロック信号をもとに、９０度位相差を有する出力信号を生成可能な９０度移相器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１９】
発明の実施の形態１．
本実施の形態にかかる９０度移相器の構成を図１に示す。図１において、分周回路１０は、マスターＤラッチ１１及びスレーブＤラッチ１２が従属接続されたマスタースレーブ形のＴフリップフロップである。分周回路１０の基本的な構成は、従来の９０度移相器が備える分周回路７０と同様である。具体的には、スレーブＤラッチ１２の反転Ｑ出力（ＱＮ）がマスターＤラッチ１１のＤ入力（ＤＰ）に帰還接続される。また、入力クロック信号ＣＬＫを後述するハイパスフィルタ（ＨＰＦ）１３を通過させて得たクロック信号Ｃが、スレーブＤラッチ１２のＧ入力（ＧＰ）に入力される。一方、マスターＤラッチ１１のＧ入力（ＧＰ）には、クロック信号ＣＬＫの反転信号ＣＬＫＢをＨＰＦ１３を通過させて得た反転クロック信号ＣＢが入力される。
【００２０】
マスターＤラッチ１１及びスレーブＤラッチ１２は、様々な回路構成によって実現可能である。マスターＤラッチ１１の回路構成の一例を図３に示す。なお、スレーブＤラッチ１２についても、マスターＤラッチ１１と同様に構成可能である。図３のマスターＤラッチ１１は、ｎチャネルＭＯＳトランジスタＭ３乃至Ｍ８、抵抗Ｒ１３及びＲ１４、並びに定電流回路１６によって構成されている。
【００２１】
具体的には、トランジスタＭ３及びＭ４のゲートは、それぞれＧ入力（ＧＰ）端子及び反転Ｇ入力（ＧＮ）端子に接続される。共通接続されたトランジスタＭ３及びＭ４のソースは、定電流回路１６を介して接地される。トランジスタＭ３のドレインは、差動対を構成するトランジスタＭ５及びＭ８のソースに接続される。トランジスタＭ４のドレインは、トランジスタＭ６及びＭ７のソースに接続される。
【００２２】
トランジスタＭ５及びＭ８のゲートは、それぞれＤ入力（ＤＰ）端子及び反転Ｄ入力（ＤＮ）端子に接続される。トランジスタＭ５及びＭ６のドレインは、抵抗Ｒ１３を介して電源ＶＤＤに接続されるとともに、トランジスタＭ７のベースに接続される。また、トランジスタＭ５及びＭ６のドレインは、反転Ｑ出力（ＱＮ）端子に接続される。トランジスタＭ７及びＭ８のドレインは、抵抗Ｒ１４を介して電源ＶＤＤに接続されるとともに、トランジスタＭ６のベースに接続される。また、トランジスタＭ７及びＭ８のドレインは、Ｑ出力（ＱＰ）端子に接続される。
【００２３】
図３に示したマスターＤラッチ１１及びこれと同じ構成を有するスレーブＤラッチ１２によって構成した分周回路１０の回路構成の一例を図４に示す。具体的には、マスターＤラッチ１１を構成するトランジスタＭ５及びＭ６のドレインが、スレーブＤラッチ１２を構成するトランジスタＭ１１のゲートに接続され、マスターＤラッチ１１を構成するトランジスタＭ７及びＭ８のドレインが、スレーブＤラッチ１２を構成するトランジスタＭ１４のゲートに接続される。また、スレーブＤラッチ１２を構成するトランジスタＭ１３及びＭ１４のドレインが、マスターＤラッチ１１を構成するトランジスタＭ５のゲートに接続され、スレーブＤラッチ１２を構成するトランジスタＭ１１及びＭ１２のドレインが、マスターＤラッチ１１を構成するトランジスタＭ８のゲートに接続される。
【００２４】
図１に戻り、ＨＰＦ１３は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢを入力し、クロック信号ＣＬＫ及びＣＬＫＢに含まれる低周波数成分を減衰させた信号Ｃ及びＣＢを出力する。このように差動信号である信号ＣＬＫ及びＣＬＫＢの低周波成分を減衰させるＨＰＦ１３は、差動回路として構成可能である。具体的な回路構成の一例を図２に示す。
【００２５】
図２のＨＰＦ１３は、差動対を構成するｎチャネルＭＯＳトランジスタＭ１及びＭ２、抵抗Ｒ１１及びＲ１２、キャパシタＣ１１、並びに定電流回路１４及び１６によって構成されている。具体的には、トランスタＭ１及びＭ２のゲートが、それぞれクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの入力端子に接続される。トランジスタＭ１及びＭ２のソースは、それぞれ定電流回路１４及び１５を介して接地されている。また、トランジスタＭ１のソースがキャパシタＣ１１の一端に接続され、トランジスタＭ２のソースがキャパシタＣ１１の他端に接続される。トランジスタＭ１及びＭ２のドレインは、それぞれ抵抗Ｒ１１及びＲ１２を介して電源ＶＤＤに接続されるとともに、出力信号Ｃ及びＣＢの出力端子に接続されている。
【００２６】
なお、本実施の形態におけるＨＰＦ１３は、入力されるクロック信号ＣＬＫ及びＣＬＫＢの直流成分を単に除去するだけでなく、デューティ劣化によって信号強度が変動した周波数帯域においてクロック信号ＣＬＫ及びＣＬＫＢの交流成分を増幅することによって、これらの入力信号に波形歪みを生じさせることを目的として挿入されている。このため、図１３に示した従来の９０度移相器８が備えるＤＣカット用のキャパシタＣ１及びＣ２に比べて、カットオフ周波数が高周波側に設定される点が特徴である。ＨＰＦ１３の周波数特性と９０度移相器１の出力波形の関係の詳細については後述する。
【００２７】
次に、図５の信号波形図を参照して、上述した構成を有する９０度移相器１の動作を説明する。図５（ａ）は、９０度移相器１に入力される、つまりＨＰＦ１３に入力されるクロック信号ＣＬＫ及びＣＬＫＢの波形の一例を示している。図５（ａ）の実線がクロック信号ＣＬＫであり、破線が反転クロック信号ＣＬＫＢである。ここでは、クロック信号ＣＬＫのＨｉｇｈ幅ＴＨがＬｏｗ幅ＴＬに比べて大きく、デューティ比が５０％からずれている場合を示している。
【００２８】
図５（ｂ）は、図５（ａ）に示すクロック信号ＣＬＫ及び反転クロック信号をＨＰＦ１３に入力して得られる出力波信号Ｃ及びＣＢの波形を示している。図５（ｂ）の波形は、クロック信号ＣＬＫ及びＣＬＫＢの時間幅の大きい区間の振幅が、時間幅の小さい区間の振幅に比べて、相対的に大きく減衰されていることが特徴である。例えば、クロック信号ＣＬＫに着目すると、時間幅の大きいＨｉｇｈ区間の振幅が、時間幅の小さいＬｏｗ区間の振幅に比べて大きく減衰されている。
【００２９】
つまり、９０度移相器１が備えるＨＰＦ１３は、クロック信号ＣＬＫ及びＣＬＫＢの時間幅が大きい区間の信号振幅の減衰量が、時間幅の小さい区間の信号振幅の減衰量に比べて相対的に大きくなるように、クロック信号ＣＬＫ及びＣＬＫＢを歪ませるよう作用する。
【００３０】
具体的には、クロック信号ＣＬＫ及びＣＬＫＢの時間幅が大きい区間には、小さい区間に比べて低周波数成分が多く含まれているため、ＨＰＦ１３のカットオフ周波数を、直流成分だけでなく、時間幅が大きい区間に含まれる低周波数成分まで減衰されるように、高域側に設定するとよい。
【００３１】
図５（ｂ）に示す信号Ｃ及びＣＢを分周回路１０に入力して得られる４相信号の出力波形を、図５（ｃ）及び（ｄ）に示す。図５（ｃ）の実線は、端子ＭＱに出力される０度信号を示し、図５（ｃ）の破線は、端子ＭＱＢに出力される１８０度信号を示している。また、図５（ｄ）の実線は、端子ＳＱに出力される９０度信号を示し、図５（ｄ）の破線は、端子ＳＱＢに出力される２７０度信号を示している。
【００３２】
図５（ｃ）及び（ｄ）から顕著なことは、遅延時間ＴａとＴｂとに差異が生じ、遅延時間ＴｂがＴａに比べて大きくなっている点である。ここで、遅延時間Ｔａは、クロック信号Ｃの立ち下がりにおけるクロック信号Ｃ及びＣＢのクロスポイントから、０度信号の立ち下がりにおける０度信号及び１８０度信号のクロスポイントまでの遅延時間である。一方、遅延時間Ｔｂは、クロック信号Ｃの立ち上がりにおけるクロック信号Ｃ及びＣＢのクロスポイントから、９０度信号の立ち下がりにおける９０度信号及び２７０度信号のクロスポイントまでの遅延時間である。
【００３３】
このように、遅延時間ＴａとＴｂに差異が生じた結果、０度信号及び９０度信号の位相差、並びに１８０度信号及び２７０度信号の位相差は大きくなる一方、これに比例して、９０度信号及び１８０度信号の位相差、並びに２７０度信号及び０度信号の位相差は小さくなる。つまり、ＨＰＦ１３によって、クロック信号ＣＬＫ及びＣＬＫＢの時間幅が大きい区間の信号振幅の減衰量が、時間幅の小さい区間の信号振幅の減衰量に比べて相対的に大きくなるように、クロック信号ＣＬＫ及びＣＬＫＢを歪ませることにより、クロック信号ＣＬＫ及びＣＬＫＢのデューティ比の劣化を打ち消して、４相信号の位相差を９０度に近づけることが可能である。正確に９０度位相差を得るためには、ゼロクロスポイント間の時間差Ｔ１及びＴ２が等しくなるように、ＨＰＦ１３の周波数特性を決定すれば良い。
【００３４】
以下では、ＨＰＦ１３によってクロック信号ＣＬＫ及びＣＬＫＢを歪ませることによって、出力信号の位相差が変動する原理について説明する。分周回路１０を構成しているマスターＤラッチ１１のサンプル動作時及びホールド動作時におけるＱ出力の出力電圧は、時間の関数として、それぞれ（１）式及び（２）式によって近似することができる。
【００３５】
【数１】
2008011132.tif 000003
【００３６】
【数２】
2008011132.tif 000004
【００３７】
サンプル動作時の出力電圧ＶＯＵＴを示す（１）式では、ホールド動作の終了時点をｔ＝０としている。一方、ホールド動作時の出力電圧ＶＯＵＴを示す（２）式では、サンプル動作の終了時点をｔ＝０としている。（１）式及び（２）式において、ｇｍはトランジスタＭ５乃至Ｍ８の相互コンダクタンスであり、ＣＯＵＴは、トランジスタＭ５乃至Ｍ８のゲート容量及びＤラッチ１１の出力端に存在する容量の総和である。（１）式におけるＶＩＮ（ｔ）は、時刻ｔでのマスターＤラッチ１１のＤ入力（ＤＰ）への入力電圧である。（１）式におけるＶＣＢ（ｔ）は、時刻ｔでのクロック信号ＣＢの電圧である。また、（２）式におけるＶＣ（ｔ）は、時刻ｔでのクロック信号Ｃの電圧である。
【００３８】
なお、スレーブＤラッチ１２のサンプル動作時及びホールド動作時におけるＱ出力の出力電圧も、マスターＤラッチ１１と同様に表すことができる。具体的には、サンプル動作時の出力電圧を（３）式、ホールド動作時の出力電圧を（４）式によって表すことができる。
【００３９】
【数３】
2008011132.tif 000005
【００４０】
【数４】
2008011132.tif 000006
【００４１】
（１）式から分かるとおり、クロック信号Ｃの立ち下がり（クロック信号ＣＢの立ち上がり）によって、マスターＤラッチ１１がサンプル動作に転じた場合の出力電圧ＶＯＵＴの遷移時間Ｔａの大きさは、相互コンダクタンスｇｍに依存し、相互コンダクタンスｇｍの大きさはクロック信号ＣＢの電圧ＶＣＢに比例する。
【００４２】
一方、（３）式から分かるとおり、クロック信号Ｃの立ち上がり（クロック信号ＣＢの立ち下がり）によって、スレーブＤラッチ１２がサンプル動作に転じた場合の出力電圧ＶＯＵＴの遷移時間Ｔｂの大きさは、相互コンダクタンスｇｍに依存し、相互コンダクタンスｇｍの大きさはクロック信号Ｃの電圧ＶＣに比例する。
【００４３】
つまり、マスターＤラッチ１１の出力電圧の遷移時間Ｔａ、及びスレーブＤラッチ１２の出力電圧の遷移時間Ｔｂは、それぞれがサンプル動作を行う際のクロック信号の電圧によって変更することが可能である。
【００４４】
本実施の形態にかかる９０度移相器１では、ＨＰＦ１３によって、クロック信号ＣＬＫ及びＣＬＫＢの時間幅が大きい区間、つまり低域の周波数成分を多く含む区間の信号振幅の減衰量が、時間幅の小さい区間の信号振幅の減衰量に比べて大きくなるように、クロック信号ＣＬＫ及びＣＬＫＢを歪ませている。時間幅が大きい区間の振幅が相対的に低下したことによって、この区間での相互コンダクタンスｇｍの大きさは、時間幅が小さい区間に比べて小さくなる。このため、クロック信号ＣＬＫ及びＣＬＫＢの時間幅が大きい区間の出力電圧ＶＯＵＴの遷移時間は、時間幅が小さい区間の遷移時間に比べて大きくなる。つまり、図５に示した波形図では、時間幅が大きい区間ＴＨでの遷移時間Ｔｂが、時間幅が小さい区間ＴＬでの遷移時間Ｔａに比べて大きくすることができる。
【００４５】
上述したように、本実施の形態にかかる９０度移相器１は、デューティ比が５０％でないクロック信号ＣＬＫをＨＰＦ１３で歪ませた後に分周回路１０に入力し、これによって、２つのＤラッチ１１及び１２の出力信号の遷移時間に差を設けることで出力信号の位相差の調整を行うものである。このため、クロック信号ＣＬＫ及びＣＬＫＢの波形が矩形波に近い形状を有し、従来の９０度移相器８による出力信号の位相調整が困難な場合にも、出力信号の位相差を９０度に調整することができる。
【００４６】
なお、図１３に示した従来の９０度移相器８が備えるＤＣカット用のキャパシタＣ１及びＣ２は、入力クロック信号ＣＬＫ及びＣＬＫＢの直流成分を除去すること、及び前段回路への影響を抑制することを目的としている。このため、周波数が０Ｈｚの直流成分を除去し、かつ、ＤＣカット後のクロック信号に波形歪みを生じさせないように、ＤＣカット用のキャパシタＣ１及びＣ２のカットオフ周波数は十分に低域に、例えば入力クロック信号ＣＬＫの周波数が約３ＧＨｚである場合に１．６ＭＨｚ以下等に設定されるものである。ＤＣカット用のキャパシタの利得傾斜特性（減衰特性）を図６（ａ）に示す。図６（ａ）において、ｆＣＬＫは入力クロック信号ＣＬＫの周波数を示し、ｆＣＵＴはＤＣカット用キャパシタの−３ｄＢカットオフ周波数を示している。
【００４７】
これに対して、本実施の形態にかかる９０度移相器１が備えるＨＰＦ１３は、デューティ比の劣化したクロック信号が入力された場合に、クロック信号ＣＬＫの直流成分だけでなく、クロック信号ＣＬＫの時間幅の大きい区間の波形を構成する周波数成分を減衰させることによって、クロック信号ＣＬＫの時間幅の大きい区間の信号振幅を、時間幅の小さい区間の信号振幅に比べて大きく減衰させるものである。つまり、ＨＰＦ１３は、クロック信号のＨｉｇｈ幅とＬｏｗ幅の差異に応じた波形歪みをクロック信号ＣＬＫに与えることを目的としている。このため、ＨＰＦ１３は、クロック信号ＣＬＫの直流成分をカットするだけでなく、クロック信号ＣＬＫの波形を決定する高域側の周波数成分まで減衰させることができるように、ＨＰＦ１３の利得傾斜特性（減衰特性）が決定されている。ＨＰＦ１３の利得傾斜特性（減衰特性）を図６（ｂ）に示す。図６（ｂ）において、ｆＣＬＫは入力クロック信号ＣＬＫの周波数を示している。また、ｆ１及びｆ２は、それぞれ以下の（５）式及び（６）式により表される。
【００４８】
【数５】
2008011132.tif 000007
【００４９】
【数６】
2008011132.tif 000008
【００５０】
（５）式及び（６）式において、ｘＵＩは、入力クロック信号ＣＬＫの時間幅の大きい区間の時間幅を、入力クロック信号ＣＬＫの周期を単位期間（ＵＩ：Unit Interval）として表している。ｆ１の最小値は１／２ｆＣＬＫであり、ｆ１の最大値はｆＣＬＫである。また、ｆ2の最小値はｆＣＬＫであり、ｆ2の最大値は無限大となる。図６（ｂ）に示すように、ＨＰＦ１３の利得傾斜特性（減衰特性）は、周波数の増加に応じて利得が増加する右肩上がりの利得傾斜、つまり正の利得傾斜を有する周波数領域に入力クロック信号ＣＬＫの周波数ｆＣＬＫが存在するように決定される。
【００５１】
このように図１３に示した従来の９０度移相器８が備えるＤＣカット用のキャパシタＣ１及びＣ２と、本実施の形態にかかる９０度移相器１が備えるＨＰＦ１３は、その役割のみならず、周波数特性において大きな差異を有する。
【００５２】
また、本実施の形態の９０度移相器１が備えるＤラッチ１１及び１２の具体的な回路構成例を図３に示したが、これらの構成が一例であることは勿論である。マスタースレーブ形のＴフリップフロップによって構成される分周回路１０を実現するためのＤラッチ１１及び１２の機能は様々な回路構成によって実現することが可能である。例えば、Ｄラッチ１１において、抵抗Ｒ１３及びＲ１４を他の抵抗性負荷に置き換えてもよい。具体的には、図７（ａ）に示すように、ゲートとドレインを短絡され飽和領域で動作するＭＯＳトランジスタで置き換えてもよい。また、図７（ｂ）に示すように電流源回路１６を持たない構成としてもよい。また、図７（ｃ）に示すように、ＮチャネルＭＯＳトランジスタを用いた構成に替えて、これと相補的なＰチャネルＭＯＳトランジスタＭ３０乃至Ｍ３５を用いて構成することも可能である。また、ＭＯＳトランジスタに替えて、図１１の分周回路８０と同様にバイポーラトランジスタにより構成することも可能である。
【００５３】
同様に、９０度移相器１が備えるＨＰＦ１３についても図２の構成は一例であり、本実施の形態で述べたＨＰＦ１３の機能は様々な回路構成によって実現することが可能である。例えば、図８（ａ）に示すように、抵抗Ｒ１１及びＲ１２を他の抵抗性負荷１９１及び１９２に置き換えてもよい。また、図８（ｂ）に示すように、ＮチャネルＭＯＳトランジスタを用いた構成に替えて、これと相補的なＰチャネルＭＯＳトランジスタＭ３６及びＭ３７を用いて構成することも可能である。
【００５４】
発明の実施の形態２．
本実施の形態にかかる９０度移相器２の構成を図９に示す。図９において、分周回路２０は、縦続接続されたマスターＤラッチ２１及びスレーブＤラッチ２２によって構成されるＴフリップフロップ形の分周回路であり、その基本構成は発明の実施の形態１の分周回路１０と同様である。ただし、マスターＤラッチ２１及びスレーブＤラッチ２２は、静電容量を変更可能な可変キャパシタを出力端に備えている。
【００５５】
位相差検知回路２３は、端子ＭＱに出力される０度信号と端子ＳＱに出力される９０度信号の位相差の９０度からのズレを検出する。さらに、位相差検知回路２３は、検出した位相差のズレ量に応じて、マスターＤラッチ２１及びスレーブＤラッチ２２が備える可変キャパシタの静電容量を変更するための制御信号Ｓ１及びＳ２を出力する。なお、本実施の形態では、制御信号Ｓ１及びＳをｎビット信号としている。
【００５６】
マスターＤラッチ２１の構成例を図１０に示す。図１０において、トランジスタＭ３乃至Ｍ５、抵抗Ｒ１３及びＲ１４並びに定電源回路１６によるＤラッチの基本構成は、図３に示したマスターＤラッチ１１の構成と同一である。マスターＤラッチ２１は、共通接続されたトランジスタＭ５及びＭ６のドレイン、並びに、共通接続されたトランジスタＭ７及びＭ８のドレインに、それぞれ可変キャパシタ２１１が接続されている。
【００５７】
可変キャパシタ２１１は、制御信号Ｓ１のビット組合せに応じて静電容量を変更できるよう構成されたキャパシタである。図１０に示す構成例では、可変キャパシタ２１１は、ｎ個のキャパシタＣ２１がその一端をスイッチ素子として動作するトランジスタＭ２１に接続され、もう一端が接地された構成を有し、さらに、これらｎ個のキャパシタＣ２１が並列に接続されている。このような構成において、制御信号Ｓ１の各ビットの状態（１又はゼロ）によって、ｎ個のトランジスタＭ２１それぞれのＯＮ／ＯＦＦを制御することにより、可変キャパシタ２１１の静電容量をｎ＋１段階で調整可能である。なお、スレーブＤラッチ２２も、マスターＤラッチと同様に構成し、ｎビット制御信号Ｓ２によって、静電容量を変更することが可能である。
【００５８】
Ｄラッチ２１及び２２の出力端に接続された可変キャパシタ２１１の静電容量を変更することによって、上述した（１）〜（４）式における容量Ｃｏｕｔを変更することが可能である。（１）及び（３）式から明らかな通り、出力電圧ＶＯＵＴの遷移時間Ｔａ及びＴｂの大きさは、相互コンダクタンスｇｍだけでなく容量Ｃｏｕｔの大きさに依存している。したがって、位相差検知回路２３によって検出した出力信号の位相差の９０度からのズレに応じて、可変キャパシタ２１１の容量を変更することで、出力電圧ＶＯＵＴの遷移時間Ｔａ及びＴｂの時間差を変更することができる。これにより、クロック信号ＣＬＫ及びＣＬＫＢのデューティ比が変動した場合にも、出力電圧ＶＯＵＴの遷移時間Ｔａ及びＴｂの時間差の調整によって、出力信号の位相差を９０度に維持することが可能となる。
【００５９】
その他の実施の形態．
発明の実施の形態１及び２では、入力クロック信号ＣＬＫ及びＣＬＫＢの波形を歪ませるための交流成分増幅部としてＨＰＦ１３を用いる構成とした。しかしながら、本発明の目的を達成するためには、交流成分増幅部は図６（ｂ）に示したような利得傾斜特性を有していればよい。つまり、入力信号を減衰させる、つまり入力信号に負の利得を与えて出力するハイパスフィルタではなく、入力信号に正の利得を与えてもよい。このような増幅機能を有する交流成分増幅部は、図２に示したようなアクティブフィルタにより容易に実現可能である。
【００６０】
発明の実施の形態２では、位相差検知回路２３によって検出した出力信号の位相差に応じて、可変キャパシタ２１１の容量を変更することとした。しかしながら、位相差検知回路２３によって検出した出力信号の位相差に応じて、ＨＰＦ１３の周波数特性、つまりカットオフ周波数及びスロープ特性を変更することとしてもよい。ＨＰＦ１３の周波数特性の変更によって、Ｄラッチ１１及び１２又はＤラッチ２１及び２２を構成するトランジスタの相互コンダクタンスｇｍを変更できるため、クロック信号ＣＬＫ及びＣＬＫＢのデューティ比が変動した場合にも、出力電圧ＶＯＵＴの遷移時間Ｔａ及びＴｂの時間差の調整によって、出力信号の位相差を９０度に維持することが可能となる。
【００６１】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００６２】
【図１】発明の実施の形態１にかかる９０度移相器の構成図である。
【図２】発明の実施の形態１にかかる９０度移相器が有するハイパスフィルタの構成例である。
【図３】発明の実施の形態１にかかる９０度移相器が有するＤラッチの構成例である。
【図４】発明の実施の形態１にかかる９０度移相器が有する分周回路の構成例である。
【図５】発明の実施の形態１にかかる９０度移相器における出力信号の位相差補正の原理を説明するための信号波形図である。
【図６】発明の実施の形態１にかかる９０度移相器が有するハイパスフィルタの利得傾斜特性を示す図である。
【図７】発明の実施の形態１にかかる９０度移相器が有するＤラッチの構成例である。
【図８】発明の実施の形態１にかかる９０度移相器が有するハイパスフィルタの構成例である。
【図９】発明の実施の形態２にかかる９０度移相器の構成図である。
【図１０】発明の実施の形態２にかかる９０度移相器が有するＤラッチの構成例である。
【図１１】従来の９０度移相器の構成図である。
【図１２】入力クロック信号のデューティ比と出力信号の位相差の関係を説明するための波形図である。
【図１３】従来の９０度移相器の構成図である。
【図１４】従来の９０度移相器の問題点を説明するための波形図である。
【符号の説明】
【００６３】
１、２  ９０度移相器
１０、２０  分周回路
１１、１２、２１、２２  Ｄラッチ
１３  ハイパスフィルタ（ＨＰＦ）
１４〜１７  定電流回路
２３  位相差検知回路
１８１，１８２、１９１、１９２  抵抗性負荷
２１１  可変キャパシタ
Ｒ１１〜Ｒ１６  抵抗
Ｍ１〜Ｍ１６、Ｍ２１  ＮチャネルＭＯＳトランジスタ
Ｍ３０〜Ｍ３７  ＰチャネルＭＯＳトランジスタ
Ｃ１１、Ｃ２１  キャパシタ
【図１】
2008011132.tif 000009
【図２】
2008011132.tif 000010
【図３】
2008011132.tif 000011
【図４】
2008011132.tif 000012
【図５】
2008011132.tif 000013
【図６】
2008011132.tif 000014
【図７】
2008011132.tif 000015
【図８】
2008011132.tif 000016
【図９】
2008011132.tif 000017
【図１０】
2008011132.tif 000018
【図１１】
2008011132.tif 000019
【図１２】
2008011132.tif 000020
【図１３】
2008011132.tif 000021
【図１４】
2008011132.tif 000022