(57)【要約】【課題】高表示品位かつ低消費電力の表示装置を提供する。【解決手段】ソース出力回路２４に、ソース配線Ｓｊを基準電圧配線ＬＮに接続するか否かを切り替えるアナログスイッチ回路２６を設ける。ゲート配線Ｇｉの選択期間である１ライン時間の間に、ゲート出力回路１２はゲート配線Ｇｉの電圧を所定の規則に従って変化させ、アナログスイッチ回路２６は画像データＤｊに応じたタイミングでオン状態からオフ状態に変化する。ソース配線Ｓｊの電圧は、スイッチオン状態では電圧Ｖ０に一致し、スイッチオフ後はゲート配線Ｇｉの電圧の変化に伴って変化し、１ライン時間の終端では画像データＤｊに応じたレベルになる。このように単一の電圧Ｖ０を用いて、画像データＤｊに応じた電圧をソース配線Ｓｊに与えて階調表示を行う。【選択図】図１
2008170570.tif 000002
【特許請求の範囲】
【請求項１】
階調表示を行う表示装置であって、
複数の走査信号線と、
複数のデータ信号線と、
前記走査信号線と前記データ信号線の交点に対応して配置された複数の画素回路と、
前記走査信号線を駆動する走査信号線駆動回路と、
前記データ信号線を駆動するデータ信号線駆動回路とを備え、
前記データ信号線駆動回路は、前記データ信号線を個別に基準電圧配線に接続するか否かを切り替える複数のスイッチ回路を含み、
前記走査信号線の選択期間内で、前記データ信号線と容量結合する複数の制御配線の電圧が所定の規則に従って変化すると共に、前記スイッチ回路は画像データに応じたタイミングでオン状態からオフ状態に変化することを特徴とする、表示装置。
【請求項２】
前記制御配線が前記走査信号線であることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記制御配線の電圧は、前記選択期間内で１つずつ異なるタイミングで変化することを特徴とする、請求項１に記載の表示装置。
【請求項４】
前記制御配線の電圧は、前記選択期間内で複数個同じタイミングで変化することがあることを特徴とする、請求項１に記載の表示装置。
【請求項５】
前記制御配線の電圧は、前記選択期間内で１回変化することを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記制御配線の電圧は、前記選択期間内で複数回変化することがあることを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記基準電圧配線の電圧は、所定の時間ごとに変化することを特徴とする、請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなど、階調表示を行う表示装置に関し、特に、モバイル用ディスプレイ（携帯機器向けの表示装置）などに好適に適用される。
【背景技術】
【０００２】
近年、ポリシリコンＴＦＴ（Thin Film Transistor）やＣＧ（Continuous Grain）シリコンＴＦＴなどの多結晶シリコンＴＦＴを用いた液晶表示装置が普及している。特に、携帯電話やＰＤＡ（Personal Digital Assistant）などに用いられるモバイル液晶ディスプレイでは、多結晶シリコンＴＦＴを用いてゲートドライバ回路やソースドライバ回路を液晶パネルと一体に形成することにより、低コスト化が図られている。
【０００３】
図１５は、多結晶シリコンＴＦＴを用いた従来の液晶表示装置の構成を示すブロック図である。図１５に示す液晶表示装置は、画素アレイ８０、ゲートドライバ回路８１およびソースドライバ回路８２を１枚のＴＦＴ基板（図示せず）上に形成したものである。画素アレイ８０は、（ｍ×ｎ）個の画素回路Ａｉｊを含んでいる。ゲートドライバ回路８１は制御信号Ｃ１に基づきゲート配線Ｇ１〜Ｇｎを駆動し、ソースドライバ回路８２は制御信号Ｃ２と画像データＤＸに基づきソース配線Ｓ１〜Ｓｍを駆動する。
【０００４】
ソースドライバ回路８２は、ｍビットのシフトレジスタ８３、（ｍ×ｓ）ビットのレジスタ８４、（ｍ×ｓ）ビットのラッチ８５、および、ｍ個のＤ／Ａ変換回路８６を含んでいる。シフトレジスタ８３は、制御信号Ｃ２に基づき、タイミングパルスを生成する。レジスタ８４は、生成されたタイミングパルスに従い、ｓビットの画像データＤＸを順に記憶する。レジスタ８４に記憶された（ｍ×ｓ）ビットの画像データは、ラッチ８５に転送され、Ｄ／Ａ変換回路８６でアナログ電圧信号に変換される。これにより、画像データＤＸに応じた電圧をソース配線Ｓ１〜Ｓｍ経由で画素回路Ａｉｊに与えることができる。
【０００５】
従来の液晶表示装置に含まれるＤ／Ａ変換回路には、いくつかの種類がある。特許文献１には、容量分割方式、抵抗分割方式、および、ＰＷＭ（Pulse Width Modulation）方式のＤ／Ａ変換回路が記載されている（図１６〜図１８を参照）。容量分割方式のＤ／Ａ変換回路（図１６）では、一方の端子に電圧Ｖ０が印加された入力側スイッチＳＷ１がオン状態になると、コンデンサＣ１〜Ｃ８に電荷が蓄積される。その後、出力側スイッチＳＷ２がオン状態になると、コンデンサＣ１〜Ｃ８に蓄積された電荷はコンデンサＣ９に移動する。コンデンサＣ１〜Ｃ８は画像データの各ビットｄ１〜ｄ８の重み（２w ：ｗは０以上７以下の整数）に対応した容量を有し、出力側スイッチＳＷ２は画像データの各ビットｄ１〜ｄ８に応じてオン状態またはオフ状態となる。
【０００６】
抵抗分割方式のＤ／Ａ変換回路（図１７）では、抵抗Ｒ１〜Ｒ８を直列に接続してなる分圧回路の両端に電圧ＶＨ、ＶＬが与えられ、抵抗Ｒ１〜Ｒ８の接続点にはそれぞれスイッチＳＷ３が設けられる。スイッチＳＷ３は、画像データのデコード結果（デコーダ９１の出力）に応じてオン状態またはオフ状態となる。
【０００７】
ＰＷＭ方式のＤ／Ａ変換回路（図１８）では、ＰＷＭ回路９３はラッチ９２に記憶された画像データに応じた幅のパルスを生成し、スイッチＳＷ４はパルスが出力されている間はオン状態となる。スイッチＳＷ４の一方の端子には、ランプ波電源９４からランプ波電圧が与えられる。図１６〜図１８に示すＤ／Ａ変換回路によれば、出力端子Ｖｏｕｔに接続されたソース配線Ｓｊに対して、画像データに応じた電圧を与えることができる。
【０００８】
ところで、一般に液晶表示装置では、ゲート配線Ｇｉとソース配線Ｓｊの間に（直接およびＴＦＴを介して間接的に）浮遊容量が存在する。このため、図１６〜図１８に示すＤ／Ａ変換回路だけでは、ソース配線Ｓｊの電圧を所定時間内に所望のレベルに到達させることができない。特に図１６に示す容量分割方式のＤ／Ａ変換回路では、コンデンサＣ１〜Ｃ８に蓄積できる電荷の量が少ないので、いくら時間をかけてもソース配線Ｓｊの電圧を所望のレベルに到達させることができない。そこで、従来の液晶表示装置では、図１９に示すように、Ｄ／Ａ変換回路９５の出力端子Ｖｏｕｔとソース配線Ｓｊの間に、Ｄ／Ａ変換回路９５の出力を増幅する（倍率１でインピーダンス変換する）アナログバッファ回路９６（オペアンプ回路とも呼ばれる）が設けられる。このアナログバッファ回路については、例えば特許文献２に開示されている。
【特許文献１】特開２００４−１９９０８２号公報
【特許文献２】特開２００３−３３８７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の液晶表示装置には、以下のような問題がある。液晶表示装置に複数のアナログバッファ回路を設けた場合、アナログバッファ回路を構成する多結晶シリコンＴＦＴの特性にばらつきがあるために、アナログバッファ回路のオフセット電圧やゲインがばらつく。このため、Ｄ／Ａ変換回路の出力電圧が同じでもアナログバッファ回路の出力電圧がばらつき、表示品位が低下する。
【００１０】
一方、アナログバッファ回路を設けなければ、Ｄ／Ａ変換回路の面積や消費電力が増大する。例えば容量分割方式のＤ／Ａ変換回路（図１６）を用いる場合、ソース配線Ｓｊを駆動するためには、コンデンサＣ１〜Ｃ９の容量をソース配線Ｓｊの浮遊容量に比べて大きくする必要があるが、そうするとＤ／Ａ変換回路の面積が増大する。また、抵抗分割方式のＤ／Ａ変換回路（図１７）を用いる場合、ソース配線Ｓｊを駆動するためには、抵抗Ｒ１〜Ｒ８の抵抗値を小さくしてソース配線Ｓｊに流れる電流の量を増やす必要があるが、そうすると抵抗Ｒ１〜Ｒ８に流れる電流も増えて消費電力が増大する。
【００１１】
ＰＷＭ方式のＤ／Ａ変換回路（図１８）を用いる場合、１枚の液晶パネルにアナログバッファ回路を１個だけ設ければよいので、上述したばらつきの問題は生じない。しかし、ランプ波電源９４が駆動するソース配線Ｓｊの本数は画像データによって変化するので、アナログバッファ回路は、すべてのソース配線を駆動するときも、ソース配線を１本だけ駆動するときも、同様のランプ波を供給できる必要がある。入力電圧と出力電圧を一致させるためにアナログバッファ回路には常にフィードバックをかける必要があるが、上記の能力を有するアナログバッファ回路にフィードバックをかけるために電源間に電流を流すと、消費電力が増大する。
【００１２】
このように従来の液晶表示装置では、アナログバッファ回路を設けると表示品位が低下し、アナログバッファ回路を設けなければＤ／Ａ変換回路の面積や消費電力が増大する。このため、狭額縁化と低消費電力化が要求されるモバイル液晶ディスプレイを好適に構成することができない。
【００１３】
それ故に、本発明は、高表示品位かつ低消費電力で、特にモバイル用ディスプレイに適した表示装置を提供することを目的とする。特に、アナログバッファ回路を用いずにソース配線を駆動することにより、ＴＦＴ特性ばらつきの影響を受けずに階調表示を行う表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の発明は、階調表示を行う表示装置であって、
複数の走査信号線と、
複数のデータ信号線と、
前記走査信号線と前記データ信号線の交点に対応して配置された複数の画素回路と、
前記走査信号線を駆動する走査信号線駆動回路と、
前記データ信号線を駆動するデータ信号線駆動回路とを備え、
前記データ信号線駆動回路は、前記データ信号線を個別に基準電圧配線に接続するか否かを切り替える複数のスイッチ回路を含み、
前記走査信号線の選択期間内で、前記データ信号線と容量結合する複数の制御配線の電圧が所定の規則に従って変化すると共に、前記スイッチ回路は画像データに応じたタイミングでオン状態からオフ状態に変化することを特徴とする。
【００１５】
第２の発明は、第１の発明において、
前記制御配線が前記走査信号線であることを特徴とする。
【００１６】
第３の発明は、第１の発明において、
前記制御配線の電圧は、前記選択期間内で１つずつ異なるタイミングで変化することを特徴とする。
【００１７】
第４の発明は、第１の発明において、
前記制御配線の電圧は、前記選択期間内で複数個同じタイミングで変化することがあることを特徴とする。
【００１８】
第５の発明は、第１の発明において、
前記制御配線の電圧は、前記選択期間内で１回変化することを特徴とする。
【００１９】
第６の発明は、第１の発明において、
前記制御配線の電圧は、前記選択期間内で複数回変化することがあることを特徴とする。
【００２０】
第７の発明は、第１の発明において、
前記基準電圧配線の電圧は、所定の時間ごとに変化することを特徴とする。
【発明の効果】
【００２１】
上記第１の発明によれば、走査信号線の選択期間内で、データ信号線と容量結合する制御配線の電圧が変化し、スイッチ回路が画像データに応じたタイミングでオフ状態に変化する。これにより、単一の電圧を用いて、画像データに応じた電圧をデータ信号線に与えて階調表示を行うことができる。また、データ信号線の電圧は、走査信号線とデータ信号線の間の結合容量、および、走査信号線の電圧の変化量によって定まるので、駆動回路を構成するトランジスタの特性にばらつきがあっても、ばらつきのないアナログ電圧信号を生成し、高品位の表示を行うことができる。また、抵抗分割回路やアナログバッファ回路などを用いずにＤ／Ａ変換を行うことにより、電源間を流れる電流を減らし、消費電力を削減することができる。また、アナログバッファ回路を用いていないので、アナログバッファ回路を構成するＴＦＴの特性にばらつきがある場合でも、データ信号線を問題なく駆動することができる。さらに、データ信号線駆動回路には基準電圧配線とスイッチ回路を設ければよいので、回路面積を縮小し、表示装置を高歩留まりかつ低コストで製造することができる。なお、上記制御配線には、走査信号線、あるいは、走査信号線以外の信号線を用いることができる。
【００２２】
上記第２の発明によれば、データ信号線と容量結合する制御配線として、表示装置に予め設けられた配線を用いることにより、回路規模を増やさずに、高表示品位かつ低消費電力の表示装置を得ることができる。
【００２３】
上記第３の発明によれば、走査信号線の選択期間内で制御配線の電圧を１つずつ異なるタイミングで変化させることにより、データ信号線の電圧を多くのレベルに変化させることができる。これにより、データ信号線の電圧を時間の経過と共に、例えば線形に変化させることができる。
【００２４】
上記第４の発明によれば、走査信号線の選択期間内で制御配線の電圧を複数個同じタイミングで変化させることにより、データ信号線の電圧を大きく変化させることができる。また、データ信号線の電圧の変化量を切り替えることも可能となる。これにより、データ信号線の電圧を、例えばγ特性などに従って変化させることができる。
【００２５】
上記第５の発明によれば、走査信号線の選択期間内で制御配線の電圧を１回変化させることにより、データ信号線の電圧制御を容易に行うことができる。また、制御配線の電圧を変化させる回数を減らすことにより、表示装置の消費電力を抑えることもできる。
【００２６】
上記第６の発明によれば、走査信号線の選択期間内で制御配線の電圧を複数回変化させることにより、データ信号線の電圧を多くのレベルに変化させることができる。特に、２のべき乗本の制御配線の電圧を一括して変化させることにより、制御配線の電圧を制御する回路の構成を簡素化することができる。
【００２７】
上記第７の発明によれば、液晶表示装置などで行われる交流駆動によって、画像データに基づく階調表示を行うことができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、画素アレイ４、タイミング制御回路５、ゲートドライバ回路１０、および、ソースドライバ回路２０を備えている。画素アレイ４は、ｎ本のゲート配線Ｇ１〜Ｇｎ、ｍ本のソース配線Ｓ１〜Ｓｍ、および、（ｍ×ｎ）個の画素回路Ａｉｊを含んでいる。液晶表示装置１に含まれる回路は、例えば、すべてＣＧシリコンＴＦＴプロセスで形成される。
【００２９】
液晶表示装置１は、入力されたｓビットの画像データＤＸに基づき、ｔ階調の階調表示を行う。以下、ｎ、ｍおよびｓは２以上の整数、ｔは２s 以下の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。なお、ゲート配線Ｇ１〜Ｇｎは走査信号線、ソース配線Ｓ１〜Ｓｍはデータ信号線、ゲートドライバ回路１０は走査信号線駆動回路、ソースドライバ回路２０はデータ信号線駆動回路に相当し、画素回路Ａｉｊは画素に対応する。
【００３０】
図１に示すように、ゲート配線Ｇ１〜Ｇｎは互いに平行に配置され、ソース配線Ｓ１〜Ｓｍはゲート配線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。画素回路Ａｉｊは、ゲート配線Ｇｉとソース配線Ｓｊの交点に対応して配置される。画素回路Ａｉｊは、アクティブ素子であるＴＦＴ：Ｑ０と、電気光学素子である液晶素子ＬＣとを含んでいる。ＴＦＴ：Ｑ０のゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極６に接続される。画素電極６は液晶素子ＬＣの一方の端子となり、共通電極ＣＯＭは液晶素子ＬＣの他方の端子となる。
【００３１】
ゲートドライバ回路１０は、ｎビットのシフトレジスタ１１、および、ｎ個のゲート出力回路１２を含み、ゲート配線Ｇ１〜Ｇｎを駆動する。シフトレジスタ１１は、先頭に入力されたスタートパルスＹＩをクロックＹＣＫに同期して順次転送し、タイミングパルスＧＳ１〜ＧＳｎを出力する。ｉ番目のゲート出力回路１２は、タイミングパルスＧＳｉに応じて、ゲート配線Ｇｉの電圧を制御する（詳細は後述）。
【００３２】
ソースドライバ回路２０は、ｍビットのシフトレジスタ２１、（ｍ×ｓ）ビットのレジスタ２２、（ｍ×ｓ）ビットのラッチ２３、および、ｍ個のソース出力回路２４を含み、ソース配線Ｓ１〜Ｓｍを駆動する。シフトレジスタ２１は、先頭に入力されたスタートパルスＳＰをクロックＣＬＫに同期して順次転送し、タイミングパルスＳＳＰ１〜ＳＳＰｍを出力する。レジスタ２２は、タイミングパルスＳＳＰｊが出力されたときに、ｓビットの画像データＤＸをソース配線Ｓｊに対応したｊ番目の位置に保持する。画像データＤＸがｍ回供給された後に、ラッチパルスＬＰが供給される。ラッチ２３は、ラッチパルスＬＰに従い、レジスタ２２に保持された（ｍ×ｓ）ビットの画像データを取り込む。ｊ番目のソース出力回路２４は、ラッチ２３のｊ番目の位置に保持されたｓビットの画像データ（以下、画像データＤｊという）に応じて、ソース配線Ｓｊに電圧Ｖ０を印加するか否かを切り替える（詳細は後述）。
【００３３】
液晶表示装置１では、１フレーム時間はｎ個のライン時間に分割され、１ライン時間はさらにｔ個以上の時間（以下、サブライン時間という）に分割される。タイミング制御回路５には、１ライン時間の先頭を示すスタート信号ＳＴと、１サブライン時間の周期で変化するクロックＸＣＫとが与えられる。タイミング制御回路５は、サブライン時間の個数を数え、カウント値Ｋを出力する。カウント値Ｋは、１ライン時間の先頭で０となり、その後はサブライン時間ごとに１ずつ増加する。カウント値Ｋは、ゲート出力回路１２やソース出力回路２４などに供給される。
【００３４】
図２は、ゲート出力回路１２の詳細を示す図である。図２において、ＡＮＤ回路１３は、シフトレジスタ１１から出力されたタイミングパルスＧＳｉと、液晶表示装置１の外部から与えられた出力イネーブル信号ＯＥとの論理積Ｘ１を求める。比較回路１４は、タイミング制御回路５から出力されたカウント値Ｋとゲート配線Ｇｉの番号ｉとを比較し、Ｋ＜ｉのときには１を、Ｋ≧ｉのときには０を比較結果Ｘ０として出力する。排他的論理和回路１５は、比較結果Ｘ０と、液晶表示装置１の外部から与えられた極性制御信号ＨＣとの排他的論理和Ｘ２を求める。
【００３５】
ゲート出力回路１２には、ＴＦＴ：Ｑ０をオン状態にする２種類の選択電圧ＧＨａ、ＧＨｂと、ＴＦＴ：Ｑ０をオフ状態にする２種類の非選択電圧ＧＬａ、ＧＬｂとが与えられる。これら４種類の電圧の間では、ＧＨａ＞ＧＨｂ＞ＧＬａ＞ＧＬｂが成り立つ。４個のアナログスイッチ回路１７の一方の端子にはこれら４種類の電圧が与えられ、他方の端子はいずれもゲート配線Ｇｉに接続される。
【００３６】
デコーダ１６は、２ビットの信号（Ｘ１，Ｘ２）をデコードし、アナログスイッチ回路１７に対する制御信号を出力する。（Ｘ１，Ｘ２）＝（１，１）のときには、一方の端子に選択電圧ＧＨａが与えられたアナログスイッチ回路１７がオン状態となり、ゲート配線Ｇｉには選択電圧ＧＨａが印加される。同様に、（Ｘ１，Ｘ２）＝（１，０）のときには選択電圧ＧＨｂが、（Ｘ１，Ｘ２）＝（０，１）のときには非選択電圧ＧＬａが、（Ｘ１，Ｘ２）＝（０，０）のときには非選択電圧ＧＬｂが、ゲート配線Ｇｉに印加される。
【００３７】
図３は、ソース出力回路２４の詳細を示す図である。図３において、比較回路２５は、タイミング制御回路５から出力されたカウント値Ｋとラッチ２３から出力された画像データＤｊとを比較し、Ｋ≦Ｄｊのときには１（ハイ電圧）を、Ｋ＞Ｄｊのときには０（ロー電圧）を比較結果Ｙ０として出力する。
【００３８】
ソース出力回路２４には、基準電圧配線ＬＮを用いて単一の電圧Ｖ０が供給される。比較結果Ｙ０が１のとき、アナログスイッチ回路２６はオン状態になり、ソース配線Ｓｊは基準電圧配線ＬＮに接続される。このとき、ソース配線Ｓｊには電圧Ｖ０が印加される。一方、比較結果Ｙ０が０のとき、アナログスイッチ回路２６はオフ状態になり、ソース配線Ｓｊは基準電圧配線ＬＮから切り離される。このようにアナログスイッチ回路２６は、ソース配線Ｓｊを個別に基準電圧配線ＬＮに接続するか否かを切り替える。
【００３９】
ＴＦＴ：Ｑ３、Ｑ４は、ダイオード接続された状態でソース配線Ｓｊに接続される。ＴＦＴ：Ｑ３、Ｑ４の残余の端子には、それぞれ、選択電圧ＧＨａと非選択電圧ＧＬｂが与えられる。ＴＦＴ：Ｑ３、Ｑ４は、アナログスイッチ回路２６がオフ状態のときに、ソース配線Ｓｊの電圧が異常値となることを防止する保護回路として機能する。
【００４０】
液晶表示装置１は、以下のように動作する。各ライン時間において、ゲートドライバ回路１０は、ゲート配線Ｇ１〜Ｇｎのうち、１本のゲート配線に選択電圧を印加し、残りのゲート配線に非選択電圧を印加する。このように各ライン時間は、ゲート配線Ｇ１〜Ｇｎの選択期間となる。ゲートドライバ回路１０は、各ライン時間内でゲート配線Ｇ１〜Ｇｎの電圧を所定の規則に従って変化させる。例えば、ゲートドライバ回路１０は、各ライン時間内でゲート配線Ｇ１〜Ｇｎの電圧を１つずつ異なるタイミングで、それぞれ１回変化させる。
【００４１】
ソースドライバ回路２０に含まれるアナログスイッチ回路２６は、各ライン時間の先頭ではすべてオン状態となり、すべてのソース配線Ｓ１〜Ｓｍを基準電圧配線ＬＮに接続する。その後、アナログスイッチ回路２６は、各ライン時間において画像データＤｊに応じたタイミングでオフ状態に変化し、ソース配線Ｓｊを基準電圧配線ＬＮから切り離す。ゲート配線Ｇｉとソース配線Ｓｊは容量結合されているので、基準電圧配線ＬＮから切り離された後のソース配線Ｓｊの電圧は、ゲート配線Ｇｉの電圧の変化に伴って変化する。
【００４２】
各ライン時間の終端におけるソース配線Ｓｊの電圧は、当該ソース配線Ｓｊが基準電圧配線ＬＮから切り離されたタイミングによって定まり、このタイミングは画像データＤｊによって定まる。したがって、液晶表示装置１では、各ライン時間の終端において、画像データＤｊに応じた電圧をソース配線Ｓｊに与えることができる。ソース配線Ｓｊの電圧は、オン状態のＴＦＴ：Ｑ０を含む画素回路Ａｉｊに書き込まれ、画素回路Ａｉｊの輝度を決定する。これにより、画像データＤＸに基づく階調表示を行うことができる。
【００４３】
以下、液晶表示装置１の一例として、ｎ＝４、ｍ＝５、ｓ＝３、ｔ＝５とした液晶表示装置の動作を詳細に説明する。なお、液晶表示装置１では、ｎ、ｍおよびｓは２以上の任意の整数でよく、ｔは２s 以下の任意の整数でよい。実際には、例えば、ｎ＝３２０、ｍ＝６４０、ｓ＝６、ｔ＝６４などの値が用いられる。
【００４４】
図４は、液晶表示装置１の信号波形図である。図４には極性制御信号ＨＣ、ゲート配線Ｇ１〜Ｇ４、共通電極ＣＯＭおよびソース配線Ｓ１〜Ｓ５の電圧の変化、並びに、カウント値Ｋの変化が記載されている。以下、ｉ番目のゲート配線Ｇｉに接続されたゲート出力回路１２を「ｉ番目のゲート出力回路」、ｊ番目のソース配線Ｓｊに接続されたソース出力回路２４を「ｊ番目のソース出力回路」という。
【００４５】
図４に示すように、１フレーム時間は４つのライン時間に分割され、各ライン時間は６つのサブライン時間（以下、期間Ｔ０〜Ｔ５という）に分割される。極性制御信号ＨＣは、１ライン時間ごと、および、１フレーム時間ごとに０と１の間で切り替わる。図４に示す１フレーム時間の最初のライン時間では、ＨＣ＝１である。カウント値Ｋは、期間Ｔ０〜Ｔ５において順に０〜５となる。出力イネーブル信号ＯＥは常に１であるとする。
【００４６】
１フレーム時間の最初のライン時間では、シフトレジスタ１１からタイミングパルスＧＳ１が出力され、ＧＳ１＝１、ＧＳ２＝ＧＳ３＝ＧＳ４＝０となる。このため、１番目のゲート出力回路ではＸ１＝１となり、それ以外のゲート出力回路ではＸ１＝０となる。また、このライン時間では、ＨＣ＝１である。
【００４７】
期間Ｔ０ではＫ＝０となるので、すべてのゲート出力回路１２でＸ０＝１、Ｘ２＝０となる。１番目のゲート出力回路ではＸ１＝１であるので、ゲート配線Ｇ１には選択電圧ＧＨｂ（低いほうの選択電圧）が印加される。それ以外のゲート出力回路ではＸ１＝０であるので、ゲート配線Ｇ２〜Ｇ４には非選択電圧ＧＬｂ（低いほうの非選択電圧）が印加される。
【００４８】
期間Ｔ１ではＫ＝１となるので、１番目のゲート出力回路１２ではＸ０＝０、Ｘ２＝１に変化し、ゲート配線Ｇ１の電圧は選択電圧ＧＨａ（高いほうの選択電圧）に変化する。期間Ｔ２ではＫ＝２となるので、２番目のゲート出力回路１２ではＸ０＝０、Ｘ２＝１に変化し、ゲート配線Ｇ２の電圧は非選択電圧ＧＬａ（高いほうの非選択電圧）に変化する。同様に、Ｋ＝３となる期間Ｔ３では、ゲート配線Ｇ３の電圧が非選択電圧ＧＬａに変化し、Ｋ＝４となる期間Ｔ４では、ゲート配線Ｇ４の電圧が非選択電圧ＧＬａに変化する。
【００４９】
次のライン時間では、シフトレジスタ１１からタイミングパルスＧＳ２が出力され、ＧＳ２＝１、ＧＳ１＝ＧＳ３＝ＧＳ４＝０となる。このため、２番目のゲート出力回路ではＸ１＝１となり、それ以外のゲート出力回路ではＸ１＝０となる。また、このライン時間では、ＨＣ＝０である。
【００５０】
Ｋ＝０となる期間Ｔ０では、すべてのゲート出力回路１２でＸ０＝１、Ｘ２＝１となる。２番目のゲート出力回路ではＸ１＝１であるので、ゲート配線Ｇ２には選択電圧ＧＨａが印加される。それ以外のゲート出力回路ではＸ１＝０であるので、ゲート配線Ｇ１、Ｇ３、Ｇ４には非選択電圧ＧＬａが印加される。
【００５１】
Ｋ＝１となる期間Ｔ１では、１番目のゲート出力回路１２でＸ０＝０、Ｘ２＝０に変化し、ゲート配線Ｇ１の電圧は非選択電圧ＧＬｂに変化する。Ｋ＝２となる期間Ｔ２では、２番目のゲート出力回路１２でＸ０＝０、Ｘ２＝０に変化し、ゲート配線Ｇ２の電圧は選択電圧ＧＨｂに変化する。同様に、Ｋ＝３となる期間Ｔ３では、ゲート配線Ｇ３の電圧が非選択電圧ＧＬｂに変化し、Ｋ＝４となる期間Ｔ４では、ゲート配線Ｇ４の電圧が非選択電圧ＧＬｂに変化する。
【００５２】
このようにｉ番目のライン時間では、ゲート配線Ｇｉには選択電圧（ＧＨａまたはＧＨｂ）が印加され、それ以外のゲート配線には非選択電圧（ＧＬａまたはＧＬｂ）が印加される。また、ゲート配線Ｇｉの電圧は、ＨＣ＝１であるライン時間の期間Ｔｉでは高く変化し、ＨＣ＝０であるライン時間の期間Ｔｉでは低く変化する。
【００５３】
ソース配線Ｓ１〜Ｓ５の電圧は、以下に示すように、アナログスイッチ回路２６がオン状態である間は電圧Ｖ０に一致し、アナログスイッチ回路２６がオフ状態に変化した後はゲート配線Ｇ１〜Ｇ４の電圧の変化に伴って変化し、期間Ｔ４の終端では画像データＤ１〜Ｄ５に応じたレベルになる。以下、画像データＤ１〜Ｄ５は順に０〜４であるとする。また、ゲート配線Ｇｉとソース配線Ｓｊの結合容量をＣｇｓとし、ソース配線Ｓｊの他の浮遊容量を無視するものとする（図５を参照）。
【００５４】
期間Ｔ０ではＫ＝０となるので、すべてのソース出力回路２４でＹ０＝１となり、アナログスイッチ回路２６はオン状態となる。このため、ソース配線Ｓ１〜Ｓ５には電圧Ｖ０が印加される。期間Ｔ１ではＫ＝１となるので、１番目のソース出力回路２４ではＹ０＝０に変化し、アナログスイッチ回路２６はオフ状態となる。これ以降、ソース配線Ｓ１は、基準電圧配線ＬＮから切り離され、期間Ｔ１の直前まで保持していた電荷を保持する。
【００５５】
同様に、Ｋ＝２となる期間Ｔ２では、２番目のソース出力回路２４でＹ０＝０に変化し、ソース配線Ｓ２が基準電圧配線ＬＮから切り離される。Ｋ＝３となる期間Ｔ３では、３番目のソース出力回路２４でＹ０＝０に変化し、ソース配線Ｓ３が基準電圧配線ＬＮから切り離される。Ｋ＝４となる期間Ｔ４では、４番目のソース出力回路２４でＹ０＝０に変化し、ソース配線Ｓ４が基準電圧配線ＬＮから切り離される。期間Ｔ４でも、５番目のソース出力回路ではＹ０＝１のままであり、アナログスイッチ回路２６はオン状態のままである。このため、ソース配線Ｓ５には引き続き電圧Ｖ０が印加される。
【００５６】
期間Ｔ４の終端におけるソース配線Ｓ１〜Ｓ５の電圧をＶｘ１〜Ｖｘ５とする。基準電圧配線ＬＮから切り離される直前にソース配線Ｓ１〜Ｓ４に保持された電荷は、期間Ｔ４の終端でも保持されているので、ソース配線Ｓ１〜Ｓ４に保持された電荷の量について次式（１）〜（４）が成り立つ。
Ｃｇｓ（Ｖ０−ＧＨｂ）＋３Ｃｇｓ（Ｖ０−ＧＬｂ）
＝Ｃｇｓ（Ｖｘ１−ＧＨａ）＋３Ｃｇｓ（Ｖｘ１−ＧＬａ）  …（１）
Ｃｇｓ（Ｖ０−ＧＨａ）＋３Ｃｇｓ（Ｖ０−ＧＬｂ）
＝Ｃｇｓ（Ｖｘ２−ＧＨａ）＋３Ｃｇｓ（Ｖｘ２−ＧＬａ）  …（２）
Ｃｇｓ（Ｖ０−ＧＨａ）＋Ｃｇｓ（Ｖ０−ＧＬａ）＋２Ｃｇｓ（Ｖ０−ＧＬｂ）
＝Ｃｇｓ（Ｖｘ３−ＧＨａ）＋３Ｃｇｓ（Ｖｘ３−ＧＬａ）  …（３）
Ｃｇｓ（Ｖ０−ＧＨａ）＋２Ｃｇｓ（Ｖ０−ＧＬａ）＋Ｃｇｓ（Ｖ０−ＧＬｂ）
＝Ｃｇｓ（Ｖｘ４−ＧＨａ）＋３Ｃｇｓ（Ｖｘ４−ＧＬａ）  …（４）
【００５７】
上式（１）〜（４）を電圧Ｖｘ１〜Ｖｘ４について解くと、次式（５）〜（８）が得られる。
Ｖｘ１＝Ｖ０＋（ＧＨａ−ＧＨｂ）／４＋３（ＧＬａ−ＧＬｂ）／４  …（５）
Ｖｘ２＝Ｖ０＋３（ＧＬａ−ＧＬｂ）／４  …（６）
Ｖｘ３＝Ｖ０＋２（ＧＬａ−ＧＬｂ）／４  …（７）
Ｖｘ４＝Ｖ０＋（ＧＬａ−ＧＬｂ）／４    …（８）
【００５８】
ＧＨａ−ＧＨｂ＝ＧＬａ−ＧＬｂ＝４×ΔＶとおくと、次式（９）〜（１２）が導かれる。また、次式（１３）も成立する。
Ｖｘ１＝Ｖ０＋４ΔＶ  …（９）
Ｖｘ２＝Ｖ０＋３ΔＶ  …（１０）
Ｖｘ３＝Ｖ０＋２ΔＶ  …（１１）
Ｖｘ４＝Ｖ０＋ΔＶ    …（１２）
Ｖｘ５＝Ｖ０          …（１３）
【００５９】
このように１ライン時間内に、ゲートドライバ回路１０がゲート配線Ｇ１〜Ｇ４の電圧を１つずつ異なるタイミングでそれぞれ１回変化させると共に、アナログスイッチ回路２６が画像データＤ１〜Ｄ５に応じたタイミングでオン状態からオフ状態に変化することにより、画像データＤ１〜Ｄ５に応じた電圧Ｖｘ１〜Ｖｘ５をソース配線Ｓ１〜Ｓ５に与えることができる。ソース配線Ｓ１〜Ｓ５の電圧は、オン状態のＴＦＴ：Ｑ０を含む画素回路Ａｉｊに書き込まれ、画素回路Ａｉｊの輝度を決定する。また、極性制御信号ＨＣが所定の時間間隔で（ここでは、１ライン時間ごとおよび１フレーム時間ごとに）変化するので、画素回路Ａｉｊには交流電圧が印加される。したがって、液晶表示装置１によれば、交流駆動によって画像データＤＸに基づく階調表示を行うことができる。
【００６０】
液晶表示装置１は、共通電極制御回路（図示せず）を用いて、１ライン時間内で共通電極ＣＯＭの電圧を、Ｄｊ＝０となるソース配線Ｓｊの電圧と同じように変化させてもよい（図４を参照）。これにより、ソース配線Ｓｊと共通電極ＣＯＭの間の容量の影響を受けにくくし、表示品位を高めることができる。なお、一般的な液晶表示装置では、ソース配線Ｓｊと共通電極ＣＯＭの間の容量は、ゲート配線Ｇｉとソース配線Ｓｊの間の容量の数分の１以下である。このため、共通電極ＣＯＭの電圧の影響を無視し、共通電極ＣＯＭの電圧を変化させなくても、支障がない場合が多い。
【００６１】
液晶表示装置１は、実際には、図４に示す例よりも多くのゲート配線Ｇ１〜Ｇｎを備え、図４に示す例よりも多くの階調を表示する。例えば、携帯電話のメインディスプレイ用の液晶表示装置は３２０本のゲート配線を備え、サブディスプレイ用の液晶表示装置は６４本のゲート配線を備えている。したがって、ゲートドライバ回路１０が１ライン時間内にゲート配線Ｇ１〜Ｇｎの電圧を１つずつ異なるタイミングでそれぞれ１回変化させた場合、メインディスプレイでは３２０階調表示を行い、サブディスプレイでは６４階調表示を行うことができる。
【００６２】
あるいは、ゲートドライバ回路１０は、１ライン時間内にゲート配線Ｇ１〜Ｇｎの電圧を複数個同じタイミングでそれぞれ１回変化させてもよい。例えば、３２０本のゲート配線を有する液晶表示装置が６４階調表示を行う場合に、ゲートドライバ回路１０は、１ライン時間内にカウント値Ｋが０から６３に変化する間に、カウント値Ｋに応じて図６（ａ）に示す数だけ、ゲート配線Ｇ１〜Ｇｎの電圧を変化させてもよい。この場合、カウント値Ｋ（階調に対応する）とソース配線Ｓ１〜Ｓｍの電圧（画素回路Ａｉｊに与える電圧）とは、図６（ｂ）に示すように対応づけられる。このように階調と画素回路Ａｉｊに与える電圧との間に非線形な関係を設定し、例えば液晶のγ特性を補正することもできる。
【００６３】
なお、液晶表示装置１ではカウント値Ｋは０から順に１ずつ増加するので、カウント値Ｋと画像データＤｊを比較する比較回路２５には簡単な回路を用いることができる。例えばｓ＝６のときには、図７に示す比較回路２５を用いることができる。図７に示す比較回路２５では、Ｋ＝０のときに、ＯＲ回路３１の出力が０となり、ＳＲフリップフロップ３４の出力Ｙ０は１となる。また、Ｋ＝Ｄｊのときに、６個のビット比較回路３２の出力がすべて１となって、ＮＡＮＤ回路３３の出力が０となり、ＳＲフリップフロップ３４の出力Ｙ０は０となる。Ｋ＝０となった後、カウント値Ｋが１ずつ増加し、Ｋ＝Ｄｊとなるまでの間、比較回路２５から出力される比較結果Ｙ０は１となる。
【００６４】
また、図７に示す比較回路２５に代えて、図８に示す一致回路２７を用いることもできる。図８に示す一致回路２７では、Ｋ＝Ｄｊのときに、６個のビット比較回路３５の出力がすべて１となって、ＡＮＤ回路３６の出力が１となる。一致回路２７から出力される比較結果Ｙ０が１となるのは、Ｋ＝Ｄｊのときに限られる。一致回路２７は、アナログスイッチ回路２６がオン状態になると１サブライン時間内にソース配線Ｓｊの電圧が電圧Ｖ０に到達する液晶表示装置に用いられる。
【００６５】
以下、本実施形態に係る液晶表示装置１の効果を説明する。上述したように、液晶表示装置１では、ゲート配線Ｇ１〜Ｇｎの選択期間である１ライン時間の間に、ゲート出力回路１２はゲート配線Ｇ１〜Ｇｎの電圧を所定の規則に従って変化させ、アナログスイッチ回路２６は画像データＤ１〜Ｄｍに応じたタイミングでオン状態からオフ状態に変化する。このため、ソース配線Ｓ１〜Ｓｍの電圧は、アナログスイッチ回路２６がオン状態である間は電圧Ｖ０に一致し、アナログスイッチ回路２６がオフ状態に変化した後はゲート配線Ｇ１〜Ｇｎの電圧の変化に伴って変化し、１ライン時間の終端では画像データＤ１〜Ｄｍに応じたレベルになる。したがって、単一の電圧Ｖ０を用いて、画像データＤｊに応じた電圧をソース配線Ｓｊに与えて階調表示を行うことができる。
【００６６】
また、１ライン時間の終端におけるソース配線Ｓｊの電圧は、ゲート配線Ｇｉとソース配線Ｓｊの間の結合容量Ｃｇｓ、および、ゲート配線Ｇ１〜Ｇｎの電圧の変化量によって定まる。したがって、ゲートドライバ回路１０やソースドライバ回路２０を構成するＴＦＴの特性にばらつきがあっても、画像データＤｊのＤ／Ａ変換結果として、ばらつきのないアナログ電圧信号を生成し、高品位の表示を行うことができる。
【００６７】
また、液晶表示装置１は、抵抗分割回路やアナログバッファ回路などを用いずにＤ／Ａ変換を行う。したがって、電源間を流れる電流を減らし、消費電力を削減することができる。特に多結晶シリコンＴＦＴを用いる場合には、ＣＭＯＳ回路を用いてデジタル回路を実現すれば、電源間を流れる電流を大幅に削減することができる。また、アナログバッファ回路を用いていないので、アナログバッファ回路を構成するＴＦＴの特性にばらつきがある場合でも、ソース配線Ｓ１〜Ｓｍを問題なく駆動することができる。
【００６８】
また、液晶表示装置１ではソースドライバ回路２０の出力段には、アナログバッファ回路９６（図１９）に代えて、基準電圧配線ＬＮとアナログスイッチ回路２６を設ければよい。したがって、ソースドライバ回路２０に含まれるＴＦＴの個数を減らして、回路面積を縮小し、加工精度が低い多結晶シリコンＴＦＴを用いても、ドライバ一体型の液晶表示装置を高歩留まりかつ低コストで製造することができる。
【００６９】
また、ソース配線Ｓ１〜Ｓｍと容量結合する制御配線として、液晶表示装置１に予め設けられたゲート配線Ｇ１〜Ｇｎを用いることにより、回路規模を増やさずに、高表示品位かつ低消費電力の液晶表示装置を得ることができる。
【００７０】
以上に示すように、本実施形態に係る液晶表示装置１によれば、高表示品位かつ低消費電力で、特にモバイル用ディスプレイに適した液晶表示装置を得ることができる。なお、液晶表示装置１にはタイミング制御回路５、比較回路１４、２５などを設ける必要があるが、これらのデジタル回路はいずれも小規模であり、回路構成を工夫すれば少ない回路量で実現することもできる（図７および図８を参照）。
【００７１】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。図９に示す液晶表示装置２は、第１の実施形態に係る液晶表示装置１（図１）に電圧切替回路７を追加したものである。本実施形態の構成要素のうち、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
【００７２】
電圧切替回路７には、２種類の電圧Ｖ０、Ｖ１（Ｖ０＜Ｖ１）と極性制御信号ＨＣとが供給される。電圧切替回路７は、ＨＣ＝１のときには電圧Ｖ０を出力し、ＨＣ＝０のときには電圧Ｖ１を出力する。電圧切替回路７の出力電圧は、基準電圧配線ＬＮ経由でソース出力回路２４に供給される。
【００７３】
図１０は、ｎ＝４、ｍ＝５、ｓ＝３、ｔ＝５とした液晶表示装置２の信号波形図である。図１０において、極性制御信号ＨＣおよびゲート配線Ｇ１〜Ｇ４の電圧の変化、並びに、カウント値Ｋの変化は、図４と同じである。ソース配線Ｓ１〜Ｓ５の電圧は、ＨＣ＝１であるライン時間では、期間Ｔ０で電圧Ｖ０になり、期間Ｔ４の終端では画像データＤ１〜Ｄ５に応じたレベル（電圧Ｖ０以上のレベル）になる。一方、ＨＣ＝０であるライン時間では、ソース配線Ｓ１〜Ｓ５の電圧は、期間Ｔ０で電圧Ｖ１になり、期間Ｔ４の終端では画像データＤ１〜Ｄ５に応じたレベル（電圧Ｖ１以下のレベル）になる。
【００７４】
また、液晶表示装置２は、共通電極制御回路（図示せず）を用いて、極性制御信号ＨＣに応じて共通電極ＣＯＭの電圧を制御する。共通電極制御回路は、共通電極ＣＯＭの電圧を、ＨＣ＝１のときには相対的に低いレベルに、ＨＣ＝０のときには相対的に高いレベルに切り替える。この際、共通電極制御回路は、１ライン時間内で共通電極ＣＯＭの電圧を、Ｄｊ＝０となるソース配線Ｓｊの電圧と同じように変化させてもよい。
【００７５】
第１の実施形態に係る液晶表示装置１では、ソース配線Ｓ１〜Ｓｍの電圧は、電圧Ｖ０以上になるときと、電圧Ｖ０以下になるときとがある。これに対して液晶表示装置２では、ソース配線Ｓ１〜Ｓｍの電圧は、電圧Ｖ０以上になるときと、電圧Ｖ１以下になるときとがある。ここでＶ０＜Ｖ１であるので、液晶表示装置２では液晶表示装置１よりも、ソース配線Ｓ１〜Ｓｍの電圧の振幅が小さくなる。したがって、本実施形態に係る液晶表示装置２によれば、第１の実施形態に係る液晶表示装置１の効果に加えて、ソース出力回路２４の保護回路の耐圧を下げ、消費電力を削減することができる。
【００７６】
なお、図９に示す液晶表示装置２では、ソースドライバ回路２０の外部に電圧切替回路７を設け、電圧切替回路７で基準電圧配線ＬＮの電圧を切り替えることとしたが、これに代えて、２種類の電圧Ｖ０、Ｖ１を供給するために２本の基準電圧配線を設け、ソースドライバ回路の内部で電圧Ｖ０、Ｖ１のいずれかを選択することとしてもよい。
【００７７】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。図１１に示す液晶表示装置３は、第２の実施形態に係る液晶表示装置２（図９）において、ゲートドライバ回路１０をゲートドライバ回路４０に置換したものである。本実施形態の構成要素のうち、第１および第２の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
【００７８】
ゲートドライバ回路４０は、ｎビットのシフトレジスタ１１、電圧制御回路４１、および、ｎ個のゲート出力回路４２を含み、ゲート配線Ｇ１〜Ｇｎを駆動する。ゲートドライバ回路４０には、ＴＦＴ：Ｑ０をオン状態にする２種類の選択電圧ＧＨａ、ＧＨｂと、ＴＦＴ：Ｑ０をオフ状態にする１種類の非選択電圧ＧＬとが与えられる。
【００７９】
電圧制御回路４１は、極性制御信号ＨＣとタイミング制御回路５から出力されたカウント値Ｋとに応じて、非選択電圧ＧＬのレベルを変化させる。以下、電圧制御回路４１の出力電圧を「非選択電圧ＧＬ０」という。電圧制御回路４１は、ＨＣ＝１であるライン時間では、カウント値Ｋの増加に伴い非選択電圧ＧＬ０を段階的に高く変化させ、ＨＣ＝０であるライン時間では、カウント値Ｋの増加に伴い非選択電圧ＧＬ０を段階的に低く変化させる。電圧制御回路４１から出力された非選択電圧ＧＬ０は、選択電圧ＧＨａ、ＧＨｂと共にゲート出力回路４２に供給される。
【００８０】
図１２は、ゲート出力回路４２の詳細を示す図である。図１２において、ゼロ検出回路４３は、カウント値Ｋとゼロを比較し、Ｋ＝０のときには１を、Ｋ＞０のときには０を出力する。３個のアナログスイッチ回路４４の一方の端子には、選択電圧ＧＨａ、ＧＨｂと非選択電圧ＧＬ０（電圧制御回路４１の出力電圧）が与えられ、他方の端子はいずれもゲート配線Ｇｉに接続される。ＡＮＤ回路１３の出力Ｘ１、排他的論理和回路１５の出力Ｘ２について（Ｘ１，Ｘ２）＝（１，１）のときには選択電圧ＧＨａが、（Ｘ１，Ｘ２）＝（１，０）のときには選択電圧ＧＨｂが、ゲート配線Ｇｉに印加される。Ｘ１＝０のときには、Ｘ２の値にかかわらず、ゲート配線Ｇｉには非選択電圧ＧＬ０が印加される。
【００８１】
図１３は、ｎ＝４、ｍ＝５、ｓ＝３、ｔ＝５とした液晶表示装置３の信号波形図である。ここでは、電圧制御回路４１は、非選択電圧ＧＬ０として、ＨＣ＝１であるライン時間の期間Ｔ１〜Ｔ４ではそれぞれ電圧ＧＬ１〜ＧＬ４を出力し、ＨＣ＝０であるライン時間の期間Ｔ１〜Ｔ４ではそれぞれ電圧ＧＬ４〜ＧＬ１を出力するものとする。
【００８２】
図１３に示すように、ｉ番目のライン時間では、ゲート配線Ｇｉには選択電圧（ＧＨａまたはＧＨｂ）が印加され、それ以外のゲート配線には非選択電圧（ＧＬ１〜ＧＬ４）が印加される。選択状態のゲート配線の電圧は、期間Ｔ１において、ＨＣ＝１であれば高く変化し、ＨＣ＝０であれば低く変化する。すなわち、ｉ番目のライン時間の期間Ｔ１では、ゲート配線Ｇｉの電圧は、ＨＣ＝１であれば高く変化し、ＨＣ＝０であれば低く変化する。
【００８３】
一方、非選択状態のゲート配線の電圧は、１ライン時間内ですべて同じタイミングで複数回（この例では３回）変化する。具体的には、非選択状態のゲート配線の電圧は、ＨＣ＝１であるライン時間の期間Ｔ１〜Ｔ４では順に電圧ＧＬ１〜ＧＬ４となり、ＨＣ＝０であるライン時間の期間Ｔ１〜Ｔ４では順に電圧ＧＬ４〜ＧＬ１となる。
【００８４】
また、液晶表示装置３は、第２の実施形態に係る液晶表示装置２と同様に、共通電極制御回路（図示せず）を用いて、極性制御信号ＨＣに応じて共通電極ＣＯＭの電圧を制御する。この際、共通電極制御回路は、１ライン時間内で共通電極ＣＯＭの電圧を、Ｄｊ＝０となるソース配線Ｓｊの電圧と同じように変化させてもよい。
【００８５】
液晶表示装置３は、ゲート配線Ｇ１〜Ｇｎに印加する非選択電圧のレベルを変化させる電圧制御回路４１を備えているので、ゲート出力回路４２に含まれるアナログスイッチ回路４４は３個でよい。したがって、本実施形態に係る液晶表示装置３によれば、第１および第２の実施形態に係る液晶表示装置１、２の効果に加えて、ゲート出力回路の構成を簡素化し、液晶表示装置の歩留まりを向上させることができる。
【００８６】
なお、図１３に示す液晶表示装置３は、カウント値Ｋに応じて選択電圧と非選択電圧の両方を変化させることとしたが、これに代えて、カウント値Ｋに応じて非選択電圧だけを変化させることとしてもよい。この液晶表示装置は、従来の液晶表示装置のゲートドライバ回路に、カウント値Ｋに応じて非選択電圧のレベルを変化させる電圧制御回路を追加することにより、容易に得ることができる。
【００８７】
本発明の各実施形態に係る液晶表示装置については、以下の変形例を構成することができる。上記各実施形態に係る液晶表示装置では、１ライン時間内にゲート配線Ｇ１〜Ｇｎの電圧が変化することとしたが、これに代えて、ソース配線Ｓ１〜Ｓｍと容量結合する他の制御配線の電圧が１ライン時間内に変化することとしてもよい。この制御配線には、例えば、ゲート配線Ｇ１〜Ｇｎと平行に配置される補助容量線を用いることができる。あるいは、図１４に示すように、ｊ番目のソース出力回路２８に、アナログスイッチ回路２６よりもソース配線Ｓｊ側でソース配線Ｓｊと交差する制御配線ＣＸ１〜ＣＸ６を設け、１ライン時間内で制御配線ＣＸ１〜ＣＸ６の電圧を変化させてもよい。ソース配線Ｓ１〜Ｓｍと容量結合する他の制御配線の電圧を変化させても、ゲート配線Ｇ１〜Ｇｎの電圧を変化させたときと同じ効果が得られる。
【００８８】
また、ソース配線Ｓ１〜Ｓｍと容量結合する制御配線の電圧の変化の態様は、階調表示を正しく行える限り、任意でよい。例えば、１ライン時間内で制御配線の電圧を１つずつ異なるタイミングで変化させれば、ソース配線Ｓ１〜Ｓｍの電圧を多くのレベルに変化させることができる。これにより、データ信号線の電圧を時間の経過と共に、例えば線形に変化させることができる。逆に、１ライン時間内で制御配線の電圧を複数個同じタイミングで変化させれば、ソース配線Ｓ１〜Ｓｍの電圧を大きく変化させることができる。この場合、ソース配線Ｓ１〜Ｓｍの電圧の変化量を切り替えることも可能となる。これにより、データ信号線の電圧を、例えばγ特性などに従って変化させることができる（図６を参照）。
【００８９】
また、１ライン時間内で制御配線の電圧を１回変化させることにより、ソース配線Ｓ１〜Ｓｍの電圧の制御を容易に行うことができる。この場合、制御配線の電圧を変化させる回数を減らすことにより、表示装置の消費電力を抑えることもできる。逆に、１ライン時間内でソース配線Ｓ１〜Ｓｍの電圧を複数回変化させることにより、ソース配線Ｓ１〜Ｓｍの電圧を多くのレベルに変化させることができる。特に、２のべき乗本の制御配線の電圧を一括して変化させることにより、制御配線の電圧を制御する回路の構成を簡素化することができる。
【００９０】
また、制御配線の電圧の変化量は、すべての制御配線について同じでもよく、制御配線間で異なっていてもよい。また、制御配線の電圧の変化量は、すべての変化タイミングで同じでもよく、変化タイミング間で異なっていてもよい。このように制御配線の電圧の変化の態様を変更しても、上記各実施形態と同様の効果が得られる。
【００９１】
また、上記各実施形態では、画素回路Ａｉｊに電気光学素子として液晶素子ＬＣを含む液晶表示装置について説明したが、画素回路Ａｉｊに含まれる電気光学素子の種類は任意でよい。例えば、上記各実施形態と同様の方法で、電気光学素子として有機ＥＬ（Electro Luminescence）素子を含むＥＬ表示装置を構成することができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図１に示す液晶表示装置に含まれるゲート出力回路の詳細を示す図である。
【図３】図１に示す液晶表示装置に含まれるソース出力回路の詳細を示す図である。
【図４】図１に示す液晶表示装置の信号波形図である。
【図５】図１に示す液晶表示装置に含まれる画素アレイ内の容量を示す図である。
【図６】図１に示す液晶表示装置における、カウント値と、電圧が変化するゲート配線の本数およびソース配線の電圧との関係を示す図である。
【図７】図１に示す液晶表示装置に含まれる比較回路の回路図である。
【図８】図１に示す液晶表示装置に含まれる一致回路の回路図である。
【図９】本発明の第２の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図１０】図９に示す液晶表示装置の信号波形図である。
【図１１】本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図１２】図１１に示す液晶表示装置に含まれるゲート出力回路の詳細を示す図である。
【図１３】図１１に示す液晶表示装置の信号波形図である。
【図１４】本発明の変形例に係る液晶表示装置に含まれるソース出力回路の詳細を示す図である。
【図１５】従来の液晶表示装置の構成を示すブロック図である。
【図１６】従来の液晶表示装置に含まれる容量分割方式のＤ／Ａ変換回路の構成を示す図である。
【図１７】従来の液晶表示装置に含まれる抵抗分割方式のＤ／Ａ変換回路の構成を示す図である。
【図１８】従来の液晶表示装置に含まれるＰＷＭ方式のＤ／Ａ変換回路の構成を示す図である。
【図１９】従来の液晶表示装置に含まれるソースドライバ回路の出力段の構成を示す図である。
【符号の説明】
【００９３】
１、２、３…液晶表示装置
４…画素アレイ
５…タイミング制御回路
６…画素電極
７…電圧切替回路
１０、４０…ゲートドライバ回路
１１、２１…シフトレジスタ
１２、４２…ゲート出力回路
１３、３６…ＡＮＤ回路
１４、２５…比較回路
１５…排他的論理和回路
１６…デコーダ
１７、２６、４４…アナログスイッチ回路
２０…ソースドライバ回路
２２…レジスタ
２３…ラッチ
２４、２８…ソース出力回路
２７…一致回路
３１…ＯＲ回路
３２、３５…ビット比較回路
３３…ＮＡＮＤ回路
３４…ＳＲフリップフロップ
４１…電圧制御回路
４３…ゼロ検出回路
Ｑ０〜Ｑ６…ＴＦＴ
Ａｉｊ…画素回路
ＬＣ…液晶素子
ＣＯＭ…共通電極
Ｇｉ…ゲート配線
Ｓｊ…ソース配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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