(57)【要約】【課題】  半導体メモリ装置のスタンバイ時の低電力化のためにパーシャルリフレッシュ方式が採用されている。スタンバイ状態においても、クロス不良のメモリセルは、ビット線とワード線間にリーク電流が流れ、パーシャルリフレッシュ電流が大きくなるという問題がある。【解決手段】  本発明の半導体メモリ装置は、クロス不良がなくパーシャルリフレッシュ電流の小さなメモリ領域をパーシャルリフレッシュ領域とする。パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しないメモリ領域のスタンバイ電圧を供給するトランジスタの駆動能力を小さくし、クロス不良リーク電流を低減させる。さらに、パーシャルリフレッシュ動作しないメモリ領域の電源電圧を制御し、トランジスタのゲート、ソース間電圧を十分オフ状態とし、トランジスタのオフリーク電流を低減することもできる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ヒューズ素子と、そのヒューズ素子のプログラム状態を読み出すテスト回路とを備え、テスト時に、前記テスト回路はテストアドレス信号によりパーシャルリフレッシュ領域を設定し、設定されたパーシャルリフレッシュ領域のパーシャルリフレッシュ電流を測定し、そのパーシャルリフレッシュ電流の小さな領域をパーシャルリフレッシュ動作領域として前記ヒューズ素子にプログラムし（書き込み）、パーシャルリフレッシュ動作時には、プログラムされた前記ヒューズ素子を読み出し、プログラムされた前記パーシャルリフレッシュ動作領域をパーシャルリフレッシュ動作させることを特徴とする半導体メモリ装置。
【請求項２】
前記テスト回路は、前記ヒューズ素子のプログラム状態を読み出すクロックドインバータ回路と、前記クロックドインバータ回路の出力に接続された第１と第２のトランジスタとを備え、テスト時にはテストアドレス信号により、前記クロックドインバータ回路からの出力はハイインピーダンスに、前記第１、第２のトランジスタのいずれかによりハイレベル、又はローレベルを出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記テスト回路は、前記ヒューズ素子のプログラム状態を読み出すインバータ回路と、前記インバータ回路の出力に接続されたトランスファゲートと、前記トランスファゲートの出力に接続された第１と第２のトランジスタとを備え、テスト時にはテストアドレス信号により、前記トランスファゲートは非導通（非活性化）となり、前記第１、第２のトランジスタのいずれかによりハイレベル、又はローレベルを出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
パーシャルリフレッシュ動作時には、前記第１、第２のトランジスタはオフとなり、前記クロックドインバータ回路または前記トランスファゲートは活性化され前記ヒューズ素子のプログラム状態を読み出し、前記パーシャルリフレッシュ動作領域を活性化させ、パーシャルリフレッシュ動作させることを特徴とする請求項２または請求項３に記載の半導体メモリ装置。
【請求項５】
前記ヒューズ素子には、パーシャルリフレッシュ動作領域となるバンクアドレスがプログラムされ、バンクパーシャルリフレッシュ動作することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ヒューズ素子には、パーシャルリフレッシュ動作領域となるバンク内の領域を設定するアドレスがプログラムされ、アドレスパーシャルリフレッシュ動作することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項８】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのワード線スタンバイレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
ワード線スタンバイレベルを供給するコンダクタンスの異なる２つのトランジスタを具備し、パーシャルリフレシュ時には、パーシャルリフレシュ動作する領域においては前記２つのトランジスタをオン状態とし、パーシャルリフレシュ動作しない領域においては前記２つのトランジスタのうちジャンクションリーク電流を保障できる程度のコンダクタンス小のトランジスタのみをオン状態として、ワード線スタンバイレベルを供給することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１０】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのビット線プリチャージレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１１】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しない領域へのビット線プリチャージレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのビット線プリチャージレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１３】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しない領域のローデコーダの電源レベルを、パーシャルリフレッシュ動作する領域のローデコーダの電源レベルを異ならせ、パーシャルリフレッシュ動作しない領域のローデコーダの電源電圧とアクティブ電圧は低く、接地電圧は高くすることを特徴とする請求項４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特にメモリセルアレイ領域の一部分のみをセルフリフレッシュするパーシャルリフレッシュ方式の半導体メモリ装置に関する。
【背景技術】
【０００２】
最近の携帯端末機器の進展は目覚ましく、例えば携帯電話においては、電話機能の他に、カメラ、メール、テレビ、さらには財布機能等々が搭載されている。このように様々な機能が搭載されることで、携帯電話に搭載されるメモリ容量も大容量化されている。メモリ容量が大容量化されることで、携帯端末機器にも高速動作で、かつ大容量メモリであるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）が採用されている。
【０００３】
ＤＲＡＭのメモリセルは、１個のトランジスタに１個のキャパシタが接続され、キャパシタの電荷を蓄えることでデータを記憶している。この電荷は時間とともに減少するため、定期的に電荷の再補充（リフレッシュ）をしないと電荷が失われ、データエラーとなる。そのためシステムの待機時など、ＤＲＡＭに長時間アクセスしない場合においても、最適な時間間隔で自動的にリフレッシュが行われる（セルフリフレッシュと呼ばれる）。
【０００４】
一方携帯端末機器は電池駆動であり、低消費電力化が強く要求される。そのため、このリフレッシュ電流の低減が強く要求されることになる。特にシステムの待機時などのＤＲＡＭに長時間アクセスされていない場合のセルフリフレッシュ電流の低減が要求される。このセルフリフレッシュ電流の低減のために、データ保持が必要なメモリセルアレイの一部に対してのみリフレッシュするパーシャルリフレッシュ方式が採用されている。パーシャルリフレッシュとは搭載された全てのメモリセルアレイをリフレッシュするのではなく、その一部のメモリセルアレイをリフレッシュするものである。このようにリフレッシュするメモリセルを少なくすることで、リフレッシュ電流を低減する。
【０００５】
このパーシャルリフレッシュの場合には、パーシャルリフレッシュされる領域以外のメモリセルのデータは失われる。メモリ領域として、処理のためには大容量のメモリ領域が必要であるが、保存が必要なデータはその一部でよい。つまり処理のための演算メモリ領域は、システムの待機時にはデータを保存する必要がなく、リフレッシュしなくてもよい。このようにメモリ領域には必ず保存しなければならないデータ保持が必要なメモリ領域と、データ保持が必ずしも必要でないメモリ領域とがある。このデータ保持のためリフレッシュが必要なメモリ領域と、リフレッシュが必ずしも必要でないメモリ領域とを画定することで、パーシャルリフレッシュが実施される。
【０００６】
このパーシャルリフレッシュは、今までは特に低消費電力化が要求される携帯端末機器用のＤＲＡＭ（モバイルＤＲＡＭ）に採用されていた。しかし、今後はＤＲＡＭ全体にパーシャルリフレッシュが採用されることが予想される。そのためパーシャルリフレッシュに最適なメモリ領域の割付が望まれている。本願発明者は、パーシャルリフレッシュに最適な方法を検討するなかで、リフレッシュ動作電流が異なることを見出した。このリフレッシュ動作電流の原因を究明し、パーシャルリフレッシュ電流を低減できる方法を見出し本願発明に至ったものである。
【０００７】
半導体メモリ装置のパーシャルリフレッシュに関する先行特許文献として下記文献がある。特許文献１（特開２００２−１３３８６２）には、データ保存用に選択されるバンクをリフレッシュ特性のよいバンクとし、リフレッシュ間隔を長くする技術が開示されている。特許文献２（特開２００３−６８０７５）には、一部のアドレス信号により選択されたメモリ領域をリフレッシュするパーシャルリフレッシュ技術が開示されている。しかし上記したこれらの先行文献においては、本発明におけるリフレッシュ動作電流に関しては何ら記載されていないものである。
【０００８】
【特許文献１】特開２００２−１３３８６２号公報
【特許文献２】特開２００３−６８０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したようにパーシャルリフレッシュにおける動作電流値に違いがある。このパーシャルリフレッシュ動作電流値の違いの原因は、半導体メモリ装置に採用されている冗長回路によるものである。大容量メモリ装置には冗長回路が使用され、不良メモリセルを予備のメモリセルに置き換えることで半導体メモリ装置の歩留まりを向上させている。この不良の原因として、ビット線とワード線がショートするクロス不良と呼ばれる不良メモリセルがある。
【００１０】
このクロス不良メモリセルは、予備のメモリセルに置き換えられることでアクセスされることはない。しかしスタンバイ状態では、クロス不良メモリセルのワード線はスタンバイレベルＶＫＫに、ビット線はプリチャージレベルＶＢＬＲに設定される。そのためビット線とワード線がショートしている場合には、プリチャージレベルＶＢＬＲから低電位ＶＫＫにクロス不良のリーク電流ＩLeakが流れる。このリーク電流ＩLeakにより、リフレッシュ電流が増加していることが判明した。
【００１１】
これらの現象について、図１６、１７を参照して説明する。３４は半導体メモリチップであり、Ａ＿ＢＡＮＫ３０、Ｂ＿ＢＡＮＫ３１、Ｃ＿ＢＡＮＫ３２、Ｄ＿ＢＡＮＫ３３の４つのバンク(ＢＡＮＫ)を備えている。それぞれのバンクは、バンク（BANK）用電源回路１６、プリデコーダ３５、ロー（Row）デコーダ１５、カラム（Column）デコーダ１４から構成されている。それぞれのバンクはＢＡＮＫ選択信号ＳＥＬ＿Ａ（１１６）、ＳＥＬ＿Ｂ（１１７）、ＳＥＬ＿Ｃ（１１８）、ＳＥＬ＿Ｄ（１１９）により選択される。このＡ＿ＢＡＮＫ、Ｂ＿ＢＡＮＫ、Ｃ＿ＢＡＮＫ、Ｄ＿ＢＡＮＫの４つのバンクは外部から入力されるバンクアドレスＢＡ０、ＢＡ１により選択される論理バンクである。
【００１２】
半導体メモリ装置の制御回路として、コマンド入力バッファ３６、コマンドデコーダ０１、モードレジスタ０２、ＢＡＮＫアドレスバッファ０３、アドレスバッファ０４、リフレッシュカウンター０５、ＢＡＮＫデコーダ０６及びステート０８を備えている。これらの制御回路の動作は一般的であることからその説明は省略する。
【００１３】
ここでＡ＿ＢＡＮＫ３０が、パーシャルリフレッシュモード時動作するバンクとする。ケース１は、このＡ＿ＢＡＮＫ３０にワード線ＷＬ１８とビット線ＢＬ１７とがショートしたクロス不良１９がある場合とする。ケース２は、パーシャルリフレッシュモード時動作しないＣ＿ＢＡＮＫ３２に、クロス不良１９がある場合とする。このケース１とケース２のリフレッシュ動作電流を図１７に示す。図１７には、１−１としてケース１のセルフリフレッシュ動作電流、１−２としてケース２のセルフリフレッシュ動作電流、２−１としてケース１のパーシャルリフレッシュ動作電流、２−２としてケース２のパーシャルリフレッシュ動作電流をそれぞれ示す。さらに２−３として、本発明を適用した場合のパーシャルリフレッシュ動作電流を示す。
【００１４】
セルフリフレッシュ動作においては、４つのバンクがリフレッシュされる。そのためクロス不良がどのバンク（Ａ＿ＢＡＮＫ又はＣ＿ＢＡＮＫ）にあるかは関係なく、クロス不良によるリーク電流ＩLeakが加算され、１−１、１−２に示すように同じセルフリフレッシュ電流値となる。セルフリフレッシュ電流は、内部回路による電流、アレーリフレッシュ電流、クロス不良リーク電流からなる。クロス不良リーク電流とは、冗長回路で置換された不良メモリセルに流れる不良電流である。
【００１５】
パーシャルリフレッシュ動作においては、特定のバンクがセルフリフレッシュされる。ここではＡ＿ＢＡＮＫがリフレッシュされるとする。Ａ＿ＢＡＮＫにクロス不良があり、Ａ＿ＢＡＮＫがリフレッシュされる場合の電流値を２−１に示す。Ｃ＿ＢＡＮＫにクロス不良があり、Ａ＿ＢＡＮＫがリフレッシュされる場合の電流値を２−２に示す。この両者においても、クロス不良のリーク電流が加算されている。パーシャルリフレッシュ動作としてリフレッシュ領域を小さくすることで、アレーリフレッシュ電流は低減されるが、クロス不良のリーク電流が加算される。そのためパーシャルリフレッシュ電流におけるクロス不良のリーク電流の比率が高くなり、無視できなくなる。
【００１６】
ビット線ＢＬとワード線ＷＬがショートしたクロス不良がある場合には、ビット線ＢＬとワード線ＷＬ間にリーク電流が流れる。ビット線ＢＬとワード線ＷＬ間の抵抗値をＲcrossとした場合、ビット線ＢＬのプリチャージレベルＶＢＬＲとワード線ＷＬのスタンバイレベルＶＫＫの間でのリーク電流ＩLeakは、下式により表すことができる。ここではワード線ＷＬのスタンバイレベルＶＫＫは負電位である。
【００１７】
ＩLeak＝（ＶＢＬＲ＋ＶＫＫ）／Ｒcross
【００１８】
パーシャルリフレッシュ動作時、データ保持が必要なＡ＿ＢＡＮＫ３０にクロス不良があるケース1の場合(２−１)には、クロス不良によるリーク電流ＩLeakが動作電流に加算される。一方データ保持の必要が無いＣ＿ＢＡＮＫにクロス不良があるケース２の場合(２−２)にも、クロス不良によるリーク電流ＩLeakが動作電流に加算される。この場合には、Ａ＿ＢＡＮＫにはリフレッシュ動作が行われ、Ｃ＿ＢＡＮＫはスタンバイ状態でリフレッシュ動作は行われない。しかし、Ｃ＿ＢＡＮＫのクロス不良によるリーク電流ＩLeakが加算される。このように、クロス不良起因のリーク電流ＩLeakはスタンバイ状態で発生する。そのためＡ＿ＢＡＮＫのパーシャルリフレッシュ動作電流には、Ｃ＿ＢＡＮＫのクロス不良リーク電流が加算され、パーシャルリフレッシュ動作電流が増加するという問題がある。
【００１９】
本発明の目的は、これらの課題に鑑みパーシャルリフレッシュ動作しないメモリ領域のクロス不良リーク電流を図１７の２−３に示すように低減させることである。このようにクロス不良リーク電流を低減させ、パーシャルリフレッシュ動作電流の小さな半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２０】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００２１】
本発明の半導体メモリ装置は、ヒューズ素子と、そのヒューズ素子のプログラム状態を読み出すテスト回路とを備え、テスト時に、前記テスト回路はテストアドレス信号によりパーシャルリフレッシュ領域を設定し、設定されたパーシャルリフレッシュ領域のパーシャルリフレッシュ電流を測定し、そのパーシャルリフレッシュ電流の小さな領域をパーシャルリフレッシュ動作領域として前記ヒューズ素子にプログラムし（書き込み）、パーシャルリフレッシュ動作時には、プログラムされた前記ヒューズ素子を読み出し、プログラムされた前記パーシャルリフレッシュ動作領域をパーシャルリフレッシュ動作させることを特徴とする。
【００２２】
本発明の半導体メモリ装置における前記テスト回路は、前記ヒューズ素子のプログラム状態を読み出すクロックドインバータ回路と、前記クロックドインバータ回路の出力に接続された第１と第２のトランジスタとを備え、テスト時にはテストアドレス信号により、前記クロックドインバータ回路からの出力はハイインピーダンスに、前記第１、第２のトランジスタのいずれかによりハイレベル、又はローレベルを出力することを特徴とする。
【００２３】
本発明の半導体メモリ装置における前記テスト回路は、前記ヒューズ素子のプログラム状態を読み出すインバータ回路と、前記インバータ回路の出力に接続されたトランスファゲートと、前記トランスファゲートの出力に接続された第１と第２のトランジスタとを備え、テスト時にはテストアドレス信号により、前記トランスファゲートは非導通（非活性化）となり、前記第１、第２のトランジスタのいずれかによりハイレベル、又はローレベルを出力することを特徴とする。
【００２４】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、前記第１、第２のトランジスタはオフとなり、前記クロックドインバータ回路または前記トランスファゲートは活性化され前記ヒューズ素子のプログラム状態を読み出し、前記パーシャルリフレッシュ動作領域を活性化させ、パーシャルリフレッシュ動作させることを特徴とする。
【００２５】
本発明の半導体メモリ装置の前記ヒューズ素子には、パーシャルリフレッシュ動作領域となるバンクアドレスがプログラムされ、バンクパーシャルリフレッシュ動作することを特徴とする。
【００２６】
本発明の半導体メモリ装置の前記ヒューズ素子には、パーシャルリフレッシュ動作領域となるバンク内の領域を設定するアドレスがプログラムされ、アドレスパーシャルリフレッシュ動作することを特徴とする。
【００２７】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする。
【００２８】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのワード線スタンバイレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする。
【００２９】
本発明の半導体メモリ装置は、ワード線スタンバイレベルを供給するコンダクタンスの異なる２つのトランジスタを具備し、パーシャルリフレシュ時には、パーシャルリフレシュ動作する領域においては前記２つのトランジスタをオン状態とし、パーシャルリフレシュ動作しない領域においては前記２つのトランジスタのうちジャンクションリーク電流を保障できる程度のコンダクタンス小のトランジスタのみをオン状態として、ワード線スタンバイレベルを供給することを特徴とする。
【００３０】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのビット線プリチャージレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする。
【００３１】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作しない領域へのビット線プリチャージレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのビット線プリチャージレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする。
【００３２】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作する領域と、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタのゲート制御電圧を異ならせることを特徴とする。
【００３３】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作しない領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタへのゲート電圧を、パーシャルリフレッシュ動作する領域へのワード線スタンバイレベル及びビット線プリチャージレベルを供給するトランジスタへのゲート電圧より低くし、トランジスタのオン抵抗を高くすることを特徴とする。
【００３４】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時に、パーシャルリフレッシュ動作しない領域のローデコーダの電源レベルを、パーシャルリフレッシュ動作する領域のローデコーダの電源レベルを異ならせ、パーシャルリフレッシュ動作しない領域のローデコーダの電源電圧とアクティブ電圧は低く、接地電圧は高くすることを特徴とする。
【発明の効果】
【００３５】
本発明の半導体メモリ装置は、パーシャルリフレッシュ動作時のメモリ領域のパーシャルリフレッシュ電流を測定する。クロス不良がなくパーシャルリフレッシュ電流の小さなメモリ領域をパーシャルリフレッシュ領域とする。パーシャルリフレッシュ動作時には、パーシャルリフレッシュ動作しないメモリ領域のスタンバイ電圧を供給する電源回路の駆動能力を小さくし、クロス不良リーク電流を低減させる。さらに、パーシャルリフレッシュ動作しないメモリ領域の電源電圧を制御し、トランジスタのゲート、ソース間電圧を十分オフ状態とし、トランジスタのオフリーク電流を低減することもできる。
【００３６】
本発明によれば、クロス不良のなくパーシャルリフレッシュ電流の小さなメモリ領域をパーシャルリフレッシュ領域とする。パーシャルリフレッシュ動作しないメモリ領域の電源回路を制御することで、クロス不良リーク電流及びトランジスタのオフリーク電流が小さな半導体メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００３７】
本発明の半導体メモリ装置の最良の実施形態について、図１を参照して説明する。図１には、本発明における半導体メモリ装置のチップ構成図を示す。
【００３８】
３４は半導体メモリチップであり、ｉ＿ＢＡＮＫ１０、ｊ＿ＢＡＮＫ１１、ｋ＿ＢＡＮＫ１２、ｌ＿ＢＡＮＫ１３の４つのバンク(ＢＡＮＫ)を備えている。それぞれのバンクは、バンク（BANK）用電源回路１６、プリデコーダ３５、ロー（Row）デコーダ１５、カラム（Column）デコーダ１４を備えている。それぞれのバンクはＢＡＮＫ選択信号ＳＥＬ＿ｉ（１０６）、ＳＥＬ＿ｊ(１０７)、ＳＥＬ＿ｋ（１０８）、ＳＥＬ＿ｌ(１０９)により選択される。
【００３９】
半導体メモリ装置の全体制御回路は、コマンド入力バッファ３６、コマンドデコーダ０１、モードレジスタ０２、ＢＡＮＫアドレスバッファ０３、アドレスバッファ０４、リフレッシュカウンター０５、ＢＡＮＫデコーダ０６、ステート０８及びプログラム回路０７から構成されている。外部アドレスＡｉはアドレスバッファ０４に、バンクアドレスＢＡ０、ＢＡ１はＢＡＮＫアドレスバッファ０３に入力される。動作モード設定時には、アドレスバッファ０４とＢＡＮＫアドレスバッファ０３からモード選択用アドレスバッファ出力信号１０３をモードレジスタ０２に出力する。モードレジスタ０２にて動作モードをデコード、設定する。
【００４０】
モードレジスタ０２からの出力信号は、コマンドデコーダ０１に入力される。コマンド入力信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）はコマンド入力バッファ３６よりコマンドデコーダ０１に入力され、Act、Pre、Read、Writeやセルフリフレッシュ、パーシャルリフレッシュなどの内部コマンド信号１０４を発生させる。内部コマンド信号１０４はステート０８に、ＢＡＮＫアドレスバッファ０３からの内部バンクアドレス信号１０２はバンク（BANK）デコーダ０６に入力される。また通常動作時、外部アドレスＡｉがアドレスバッファ０４に入力され、内部アドレス１０１を発生する。リフレッシュ動作時には、リフレッシュカウンター０５より内部アドレス(ローアドレスのみ)を発生する。
【００４１】
ＢＡＮＫデコーダ０６からの出力は、ステート０８でラッチされる。ステート０８より出力されるＢＡＮＫ選択信号ＳＥＬ＿ｉ(１０６)、ＳＥＬ＿ｊ(１０７)、ＳＥＬ＿ｋ(１０８)、ＳＥＬ＿ｌ(１０９)により、それぞれのバンクｉ＿ＢＡＮＫ１０、ｊ＿ＢＡＮＫ１１、ｋ＿ＢＡＮＫ１２、ｌ＿ＢＡＮＫ１３を選択する。ここでのバンクｉ＿ＢＡＮＫ１０、ｊ＿ＢＡＮＫ１１、ｋ＿ＢＡＮＫ１２、ｌ＿ＢＡＮＫ１３は、物理的にその配置位置を示す物理バンク名である。一方図１６に示したＡ＿ＢＡＮＫ３０、Ｂ＿ＢＡＮＫ３１、Ｃ＿ＢＡＮＫ３２、Ｄ＿ＢＡＮＫ３３は、入力されるバンクアドレスＢＡ０、ＢＡ１で指定されたもので、論理バンク名である。
【００４２】
プログラム回路０７は、プログラム素子（以下、ヒューズと称す）を備えている。外部から入力されるバンクアドレスをヒューズのプログラム内容に従って変換することで、論理バンクを物理バンクに割り付ける。プログラム回路０７の出力信号１０５により、例えば表1のCase１の場合には、論理バンクＡ＿ＢＡＮＫ、Ｂ＿ＢＡＮＫ、Ｃ＿ＢＡＮＫ、Ｄ＿ＢＡＮＫを物理バンクｉ＿ＢＡＮＫ、ｊ＿ＢＡＮＫ、ｋ＿ＢＡＮＫ、ｌ＿ＢＡＮＫとして割り付ける。
【００４３】
【表１】
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【００４４】
例えば、パーシャルリフレッシュ時のバンクとしてバンクアドレスＢＡ０、ＢＡ１として論理バンクＡ＿ＢＡＮＫが指定され、物理バンクｉ＿ＢＡＮＫにはクロス不良１９があるとする。この場合、単純には論理バンクＡ＿ＢＡＮＫは物理バンクｉ＿ＢＡＮＫに割る付けることになる。しかし、物理バンクｉ＿ＢＡＮＫにはクロス不良があり、そのパーシャルリフレッシュ動作電流が大きく、パーシャルリフレッシュのバンクに割り付けることができない。この場合にはパーシャルリフレッシュ時のバンクとしては物理バンクｉ＿ＢＡＮＫ以外のｊ＿ＢＡＮＫ、ｋ＿ＢＡＮＫ、ｌ＿ＢＡＮＫを割り付ける。
【００４５】
そのため、プログラム回路０７のヒューズ素子によりバンクアドレスの割付を変更する。例えば、表１のように、論理バンクＡ＿ＢＡＮＫ、Ｂ＿ＢＡＮＫ、Ｃ＿ＢＡＮＫ、Ｄ＿ＢＡＮＫとして、ケース１では物理バンクｉ＿ＢＡＮＫ、ｊ＿ＢＡＮＫ、ｋ＿ＢＡＮＫ、ｌ＿ＢＡＮＫを割り付ける。またケース２においては物理バンクｊ＿ＢＡＮＫ、ｋ＿ＢＡＮＫ、ｌ＿ＢＡＮＫ、ｉ＿ＢＡＮＫを割り付ける。これにより、パーシャルリフレッシュ時動作するパーシャルリフレッシュ時のバンクとしてはクロス不良のない物理バンクｉ＿ＢＡＮＫ以外のバンクを割り付ける。
【００４６】
パーシャルリフレッシュ動作としては、バンクパーシャルリフレッシュ動作と、アドレスパーシャルリフレッシュ動作がある。バンクパーシャルリフレッシュ動作とは、上記のようにバンク単位にパーシャルリフレッシュ動作あるいは動作させいようにし、１つ又は２つのバンクをパーシャルリフレッシュ動作させる。アドレスパーシャルリフレッシュ動作とは、バンク内のメモリ領域内を、パーシャルリフレッシュ動作領域とリフレッシュ動作しない領域とに分離して、パーシャルリフレッシュ動作させるものである。
【００４７】
図１において１つのバンクのメモリ領域は、上位のローアドレスＸｉ＿Ｂ(１１０)、Ｘｉ＿Ｔ(１１１)に分割されている。例えば、ｉ＿ＢＡＮＫのローアドレスＸｉ＿Ｂにより選択されるメモリ領域がアドレスパーシャルリフレッシュ時動作するメモリ領域とする。しかしローアドレスＸｉ＿Ｂにより選択されるメモリ領域にはクロス不良があるため、アドレスパーシャルリフレッシュ動作時の電流に、クロス不良のリーク電流が加算される。このような場合でも、プログラム回路によりローアドレスＸｉ＿Ｔにより選択されるメモリ領域がアドレスパーシャルリフレッシュ時動作するよう制御を行えば、パーシャルリフレッシュ動作電流を低減できる。この場合にはこのプログラム回路は、内部アドレス１０１を変換するように設定する必要がある。
【００４８】
上記したようにパーシャルリフレッシュ動作するメモリ領域としてはクロス不良のないメモリ領域を選定し、パーシャルリフレッシュ動作電流を小さくする。そのためにパーシャルリフレッシュ動作電流を測定し、その測定値からクロス不良の有無を判定する必要がある。
【００４９】
パーシャルリフレッシュ動作電流を測定は、ＭＲＳによりテストモードに設定する。プログラム回路０６内のヒューズ素子は、いずれも初期状態であり、例えば表１のケース１の論理バンクと物理バンクとの割付であるとする。ここでパーシャルリフレッシュモードへのエントリー信号と、バンクアドレスとしてＡ＿ＢＡＮＫを選択する。物理バンクｉ＿ＢＡＮＫが選択され、パーシャルリフレッシュ動作が実施され、この電流値を測定する。この場合には残りの他バンクの電源回路を後述するように制御し、他バンクのクロス不良リーク電流を抑制し、小さな電流とする。
【００５０】
同様にバンクアドレスとしてＢ＿ＢＡＮＫを選択し、物理バンクｊ＿ＢＡＮＫのパーシャルリフレッシュ電流値を測定する。バンクアドレスとしてＣ＿ＢＡＮＫを選択し、物理バンクｋ＿ＢＡＮＫのパーシャルリフレッシュ電流値を測定する。バンクアドレスとしてＤ＿ＢＡＮＫを選択し、物理バンクｌ＿ＢＡＮＫのパーシャルリフレッシュ電流値を測定する。クロス不良のあるバンクはパーシャルリフレッシュ電流値が大きいことから、クロス不良の有無が分かる。アドレスパーシャルリフレッシュ電流値についても同様の手法によりパーシャルリフレッシュ電流値が測定できる。
【００５１】
パーシャルリフレッシュ動作領域のメモリ領域は、クロス不良がなく、パーシャルリフレッシュ電流値の小さなメモリ領域とする。パーシャルリフレッシュ動作領域のアドレスをプログラム回路のヒューズ素子に書き込むことでパーシャルリフレッシュ動作領域が設定できる。クロス不良が全てのメモリ領域にない場合には、パーシャルリフレッシュ動作領域は任意のメモリ領域を設定でき、クロス不良によるリーク電流の低減を実施する必要はない。しかし、電源回路を制御することが、より好ましい。またクロス不良がある場合には、当然電源回路を制御し、クロス不良リーク電流を低減させる。
【００５２】
リーク電流を低減させる方法を説明する。リーク電流ＩLeakは、ビット線ＢＬのプリチャージレベルＶＢＬＲとワード線ＷＬのスタンバイレベルＶＫＫの間に流れる。このため、ショートしているビット線ＢＬとワード線ＷＬ間の抵抗値Ｒcrossを大きくすることで、リーク電流ＩLeak を小さくすることができる。実施例において後述するように、この抵抗値Ｒcrossを大きくするためにクロス不良箇所にプリチャージレベルＶＢＬＲやスタンバイレベルＶＫＫを供給する回路に抵抗ΔＲＶＢＬＲ、ΔＲＶＫＫを追加する。
【００５３】
抵抗ΔＲＶＢＬＲ、ΔＲＶＫＫを追加する方法としては、プリチャージレベルＶＢＬＲやスタンバイレベルＶＫＫを供給するトランジスタのゲート電圧を低くし、トランジスタの駆動能力を低下させる。このようにトランジスタの駆動能力を低下させ、トランジスタのオン抵抗を大きくすることができる。この時のリーク電流ＩLeakは、
ＩLeak＝（ＶＢＬＲ＋ＶＫＫ) ／（Ｒcross＋ΔＲＶＢＬＲ＋ΔＲＶＫＫ）となり、クロス不良起因のリーク電流を低減できる。これにより、パーシャルリフレッシュ動作電流も低減できる。
【００５４】
本発明においては、パーシャルリフレッシュ電流を測定し、クロス不良がなく、パーシャルリフレッシュ電流値の小さなメモリ領域をパーシャルリフレッシュ動作領域に設定する。パーシャルリフレッシュ動作時データ保持が必要なバンクにクロス不良のある場合、パーシャルリフレッシュ動作しないようにバンクを置換する。さらにクロス不良箇所に供給するプリチャージレベルＶＢＬＲやスタンバイレベルＶＫＫの駆動能力を小さくし、クロス不良起因のリーク電流を低減させる。本発明によれば、パーシャルリフレッシュ動作時の動作電流が小さな半導体メモリ装置が得られる。
【００５５】
以下の実施例において、本発明の実施形態を実施するための回路構成を、図面を参照して詳細に説明する。
【実施例１】
【００５６】
本発明の実施形態を実施するための回路構成を実施例１として、図２〜７、表２〜４を参照して説明する。図２には、本実施例におけるプログラム回路とＢＡＮＫデコーダの回路図を示す。図３にＢＡＮＫ用電源回路の回路図を示す。半導体メモリ装置における電源電圧供給接続図として、図４にデコーダ内トランジスタの電源電圧供給接続図、図５にプリチャージ回路の電圧供給接続図、図６にサブワードデコーダのワード線スタンバイレベルの電圧供給接続図、図７にRowデコーダ及びColumnデコーダの電源電圧供給接続図を示す。表２にはテストモード信号と物理バンクとの対応、表３にはヒューズの書き込み（切断、未切断）状態とバンクアドレス、論理バンク、物理バンクとの対応、表４にはバンクアドレス、論理バンクの対応を示す。本実施例におけるパーシャルリフレッシュ動作は、１バンクパーシャルリフレッシュである。
【００５７】
図２には、図１に示す半導体メモリチップにおけるプログラム回路０７と、ＢＡＮＫデコーダ０６の回路図を示す。プログラム回路０７は、バンクアドレスＢＡ０、ＢＡ１用それぞれのＦＵＳＥ回路ＢＡ０、ＢＡ１を備える。それぞれのＦＵＳＥ回路は、ヒューズ２４と、インバータ回路２６と、クロックドインバータ回路２０と、ヒューズの書き込み状態を読み出す並列接続された２つのＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる出力トランジスタから構成される。ここでクロックドインバータ回路２０と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる出力トランジスタとをテスト回路と呼ぶ。
【００５８】
電源側にヒューズ２４、接地電圧側にヒューズの書き込み状態を読み出す２つのＮＭＯＳトランジスタを直列に、電源と接地電圧間に接続する。２つのＮＭＯＳトランジスタは１つのゲートにはヒューズセット（FUSE SET）信号が、他のゲートにはインバータ回路２６の出力が入力される。ヒューズ２４の一端と２つのＮＭＯＳトランジスタのドレインとが接続された節点からヒューズ２４の状態(未切断、切断)を出力する。ヒューズ２４の出力を入力されたインバータ回路２６からは、クロックドインバータ回路２０と、２つのＮＭＯＳトランジスタのうちの１つのゲートに出力する。
【００５９】
クロックドインバータ回路２０はテスト信号ＴＢＡによりアクティブ、ハイインピーダンス出力を切り替え、ＦＵＳＥ回路の出力とする。バンクアドレスＢＡ０用のＦＵＳＥ回路のＰＭＯＳトランジスタのゲートにはＴＢＡ０＿Ｂ、ＮＭＯＳトランジスタのゲートにはＴＢＡ０＿Ｔが入力される。バンクアドレスＢＡ１用のＦＵＳＥ回路のＰＭＯＳトランジスタのゲートにはＴＢＡ１＿Ｂ、ＮＭＯＳトランジスタのゲートにはＴＢＡ１＿Ｔが入力される。
【００６０】
ＢＡＮＫデコーダ０６は、バンクアドレスＢＡ０、ＢＡ１用のそれぞれの論理回路を備え、入力される２つのバンクアドレスに応じてＤＥＣ内ＢＡＮＫ選択信号＿ｉ、ｊ、ｋ、ｌを出力する。ＢＡＮＫデコーダ０６における１つのバンクアドレスに対する回路は、インバータ回路、クロックドインバータ回路２０、ＮＭＯＳトランジスタ、トランスファゲート、アンド回路から構成される。
【００６１】
内部バンクアドレスＢＡ０が入力されるインバータ回路の出力を入力とするクロックドインバータ回路２０は、Ａ＿ＢＡＮＫパーシャルリフレッシュ選択信号に制御される。クロックドインバータ回路２０の出力である節点Ａは、トランスファゲートとインバータ回路に入力され、さらにＮＭＯＳトランジスタのドレインに接続される。トランスファゲートはＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ２１から構成され、ＦＵＳＥ回路からの出力及びその反転信号により導通し、節点Ａの信号を節点Ｃに出力する。節点Ｃは、節点Ａ又は節点Ａの反転レベルのいずれかのレベルが伝達される。
【００６２】
同様に内部バンクアドレスＢＡ１のクロックドインバータ回路２０の出力を節点Ｂ、トランスファゲートの出力を節点Ｄとする。節点Ｃ又はその反転、節点Ｄ又はその反転信号を入力とする４つのアンド回路２２から、ＤＥＣ内ＢＡＮＫ選択信号＿ｉ、ｊ、ｋ、ｌが出力される。ＤＥＣ内ＢＡＮＫ選択信号＿ｉ、ｊ、ｋ、ｌによりそれぞれの物理バンク＿ｉ、ｊ、ｋ、ｌを選択あるいは非選択とする。このようにして論理バンクアドレスに対応する論理バンク Ａ、Ｂ、Ｃ、Ｄ＿ＢＡＮＫを、擬似的に物理バンクｉ、ｊ、ｋ、ｌ＿ＢＡＮＫにデコードすることができる。
【００６３】
これらの回路の動作として、最初にテストモード動作について説明する。テスト時にはＦＵＳＥ回路のヒューズへの書き込み状態に関係なく、物理バンクｉ、ｊ、ｋ、ｌ＿ＢＡＮＫを論理バンクＡ＿ＢＡＮＫにデコードすることができる。このテストモード信号と物理バンクとの対応を表２に示す。
【００６４】
【表２】
2008282508.tif 000004
【００６５】
テスト時に、ＦＵＳＥ回路ＢＡ０、ＢＡ１のクロックドインバータ回路へ入力されるテスト信号ＴＢＡは、クロックドインバータ回路の出力ＰＭＯＳトランジスタのゲート入力はHighレベル、出力ＮＭＯＳトランジスタのゲート入力はLowレベルである。従ってクロックドインバータ回路は非活性化状態となり、その出力はハイインピーダンスとなる。ＦＵＳＥ回路の出力トランジスタのゲートに入力されるＴＢＡ０＿Ｂ、ＴＢＡ０＿Ｔ、ＴＢＡ１＿Ｂ、ＴＢＡ１＿Ｔとして、例えば表４の２段目であるHigh、 High、 Low、 Lowが入力される。
【００６６】
ＦＵＳＥ回路ＢＡ０の出力ＰＭＯＳトランジスタはオフ、ＮＭＯＳトランジスタはオンし、Lowレベルを出力する。ＦＵＳＥ回路ＢＡ１のＰＭＯＳトランジスタはオン、ＮＭＯＳトランジスタはオフし、Highレベルを出力する。そのためＢＡＮＫデコーダ０６内のトランスファゲートは図の上から下へ順にオフ、オン、オン、オフとなる。トランスファゲートのオン状態を活性化または導通、オフ状態を非活性化または非導通とも記す。
【００６７】
ＢＡＮＫデコーダ０６には、Ａ＿ＢＡＮＫパーシャルリフレッシュ選択信号が入力されることで、ＮＭＯＳトランジスタがオンし、節点Ａ、ＢともLowレベルとなる。節点ＣはLowレベル、節点ＤはHighレベルとなり、ＤＥＣ内ＢＡＮＫ選択信号＿ｊが選択活性化されることになる。同様にＦＵＳＥ回路の出力トランジスタのゲートに入力されるＴＢＡ０＿Ｂ、ＴＢＡ０＿Ｔ、ＴＢＡ１＿Ｂ、ＴＢＡ１＿Ｔを表２に従って入力することで、それぞれ物理バンクを選択できる。
【００６８】
このようにしてバンク選択した状態で、リフレッシュカウンター５によりローアドレスを発生させ、パーシャルリフレッシュ動作させ、このときのパーシャルリフレッシュ電流を測定する。このとき選択されないバンクは、スタンバイ状態としその電源供給回路からの駆動能力は低下させる。パーシャルリフレッシュ電流の大小によりクロス不良の有無を検出する。クロス不良が無く、パーシャルリフレッシュ電流の小さなバンクをパーシャルリフレッシュ動作時のバンクになるように、ヒューズ２４に書き込む（プログラムする）。このヒューズ２４への書き込み状態（切断、未切断）によりバンクアドレス、論理バンク、物理バンクとの割付を表３に示す。表４にはバンクアドレス、論理バンクの割付を示す。
【００６９】
【表３】
2008282508.tif 000005
【００７０】
【表４】
2008282508.tif 000006
【００７１】
表３、表４に示すようにバンクアドレス、論理バンク、物理バンクを割り付けた場合の半導体メモリ装置の通常動作（書き込み、読み出し）について説明する。通常動作の場合には、ＦＵＳＥ回路のクロックドインバータ回路２０はインバータ回路として動作し、出力ＰＭＯＳトランジスタとＮＭＯＳトランジスタはともにオフ状態に制御される。
【００７２】
例えばヒューズがともに未切断時には、ヒューズ出力はHighレベルであり、ＦＵＳＥ回路ＢＡ０，ＢＡ１はHighレベルを出力する。ＢＡＮＫデコーダのトランスファゲートは節点Ａ、Ｂの電圧を、節点Ｃ、Ｄに出力する。従って論理バンクＡ＿ＢＡＮＫを示す内部バンクアドレスＢＡ０、ＢＡ１がLow、Lowの場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ｉが選択され、物理バンクｉ＿ＢＡＮＫが選択される。論理バンクＢ＿ＢＡＮＫを示す内部バンクアドレスＢＡ０、ＢＡ１がHigh、Lowの場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ j が選択され、物理バンクｊ＿ＢＡＮＫが選択される。
【００７３】
また、ヒューズがともに切断時には、ヒューズ出力はLowレベルであり、ＦＵＳＥ回路ＢＡ０，ＢＡ１はLowレベルを出力する。ＢＡＮＫデコーダ０６のトランスファゲートは節点Ａ、及び節点Ｂの電圧を反転した電圧を節点Ｃ、Ｄに出力する。従って論理バンクＡ＿ＢＡＮＫを示す内部バンクアドレスＢＡ０、ＢＡ１がLow、Lowの場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ｌが選択され、物理バンクｌ＿ＢＡＮＫが選択される。論理バンクＢ＿ＢＡＮＫを示す内部バンクアドレスＢＡ０、ＢＡ１がHigh、Lowの場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ｉが選択され、物理バンクｉ＿ＢＡＮＫが選択される。
【００７４】
パーシャルリフレッシュ動作の場合には、ＢＡＮＫデコーダ０６の節点Ａ、ＢはＡ＿ＢＡＮＫパーシャルリフレッシュ選択信号によりLowレベルとなる。そのためＦＵＳＥ回路ＢＡ０、ＢＡ１からの出力信号により導通となるトランスファゲートの出力によりバンクが選択される。ＦＵＳＥ回路ＢＡ０、ＢＡ１のヒューズがともに未切断の場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ｉが選択され、物理バンクｉ＿ＢＡＮＫが選択される。ヒューズがともに切断の場合には、ＤＥＣ内ＢＡＮＫ選択信号＿ｌが選択され、物理バンクｌ＿ＢＡＮＫが選択される。表３、４に示すようにヒューズの切断・未切断状態、物理バンク、論理バンク、バンクアドレスを割り付けることで、通常動作及びパーシャルリフレッシュ動作におけるバンク選択が行われる。
【００７５】
次にパーシャルリフレッシュ動作時、動作しないバンクの電源制御について説明する。パーシャルリフレッシュ動作時、動作しないバンクにクロス不良があった場合は、動作しないバンクの電源制御を行うことで、クロス不良のリーク電流低減を行うことができる。図３はＢＡＮＫ用電源回路１６の例を示す。メモリアレー用の電源はチップ内の各電源回路により発生し、各ＢＡＮＫ用電源回路１６に分配される。メモリアレー用の電源としては、ビット線のプリチャージレベルＶＢＬＲ、ワード線のスタンバイレベルＶＫＫ、ワード線のアクティブレベルＶＰＰ、高位側電源ＶＤＤ、低位側電源（接地電圧）ＶＳＳが使用される。ワード線のスタンバイレベルＶＫＫは、ネガティブワード方式を用いた場合には負の電圧であり、ネガティブワード方式を未採用の場合には接地電圧ＶＳＳである。
【００７６】
ＢＡＮＫ用電源回路１６においてビット線のプリチャージレベルＶＢＬＲは、各バンクのプリチャージレベル信号ＶＢＬＲ＿Ｇ＿ｍをゲート入力とするＮＭＯＳトランジスタを通してバンク用プリチャージレベルＶＢＬＲ＿ｍを供給する。ワード線のスタンバイレベルＶＫＫは、各バンクのスタンバイレベル信号ＶＫＫ＿Ｇ１＿ｍとＶＫＫ＿Ｇ２＿ｍとをそれぞれゲート入力とする２つのＮＭＯＳトランジスタを通してバンク用のスタンバイレベルＶＫＫ＿ｍを供給する。スタンバイレベル信号ＶＫＫ＿Ｇ１＿ｍをゲート入力とするＮＭＯＳトランジスタのコンダクタンスgmを大とする。またスタンバイレベル信号ＶＫＫ＿Ｇ２＿ｍをゲート入力とするＮＭＯＳトランジスタのgmは小さく、接合リーク電流等を保障できる程度のgmとし、常時オン状態である。
【００７７】
ワード線のアクティブレベルＶＰＰは、ソースはＶＰＰ供給線に、ドレインはバンク用ＶＰＰ供給線に、ゲートには制御信号ＶＰＰ＿Ｇ＿ｍに接続されたＰＭＯＳトランジスタと、ドレインとゲートはＶＰＰ供給線に、ソースはバンク用ＶＰＰ供給線に接続されたＮＭＯＳトランジスタにより供給される。高位側電源ＶＤＤは、ソースはＶＤＤ供給線に、ドレインはバンク用ＶＤＤ供給線に、ゲートには制御信号ＶＤＤ＿Ｇ＿ｍに接続されたＰＭＯＳトランジスタと、ドレインとゲートはＶＤＤ供給線に、ソースはバンク用ＶＤＤ供給線に接続されたＮＭＯＳトランジスタにより供給される。接地電圧ＶＳＳは、ドレインはバンク用ＶＳＳ供給線に、ソースはＶＳＳ供給線に、ゲートには制御信号ＶＳＳ＿Ｇ＿ｍに接続されたＮＭＯＳトランジスタと、ドレインとゲートはバンク用ＶＳＳ供給線に、ソースはＶＳＳ供給線に接続されたＮＭＯＳトランジスタにより供給される。
【００７８】
パーシャルリフレッシュ動作時には、非選択バンクはデータ保持の必要がないのでリフレッシュ動作は行わない。このため、ビット線ＢＬのプリチャージレベルＶＢＬＲは、信号ＶＢＬＲ＿Ｇ＿ｍの電圧レベルを低下させる。信号ＶＢＬＲ＿Ｇ＿ｍをゲート入力とするＮＭＯＳトランジスタの駆動能力を低下させ、オン抵抗を高くする。ＮＭＯＳトランジスタのオン抵抗値は、ビット線ＢＬに接続される接合のリーク電流等を保障できる程度とする。また、ワード線ＷＬのスタンバイレベルＶＫＫは、信号ＶＫＫ＿Ｇ１＿ｍをLowレベルとし、コンダクタンスgmが大きいＮＭＯＳトランジスタをオフにする。信号ＶＫＫ＿Ｇ２＿ｍをゲート入力とするＮＭＯＳトランジスタは、ワード線ＷＬに接続される接合リーク電流等を保障できる程度のgmとし、オン状態とする。
【００７９】
ビット線ＢＬとワード線ＷＬショートであるクロス不良の抵抗値Ｒcrossとした場合、ビット線ＢＬのプリチャージレベルＶＢＬＲとワード線ＷＬのスタンバイレベルＶＫＫの間でのリーク電流Ｉleakは下式により表すことができる。
【００８０】
Ｉleak= (VBLR+VKK) / Ｒcross
ここで、ビット線側の信号ＶＢＬＲ＿Ｇ＿ｍを低くすることによるＮＭＯＳトランジスタのオン抵抗の増加分ΔＲ＿ＶＢＬＲとする。さらにワード線側は、コンダクタンスgmが大きいＮＭＯＳトランジスタをオフし、コンダクタンスgmが小さいＮＭＯＳトランジスタのみオン状態とすることでオン抵抗の増加分をΔＲ＿ＶＫＫとする。リーク電流パスの抵抗Ｒcrossに、ΔＲ＿ＶＢＬＲとΔＲ＿ＶＫＫが加算される。そのためクロス不良のリーク電流Ｉleakは次式で表され、リーク電流Ｉleakは低減する。
【００８１】
Ｉleak= (VBLR+VKK) / (Ｒcross+ΔR_VBLR+ΔR_VKK)
上記制御をパーシャルリフレッシュ動作時、動作しないバンクの電源制御に適用する。もしクロス不良があった場合は、クロス不良のリーク電流低減が可能となる。
【００８２】
さらに、各バンクのRowデコーダやColumnデコーダに対し、トランジスタのオフ電流Ｉoff低減のため、ワード線のアクティブレベルＶＰＰ、高位側電源ＶＤＤ、接地電圧ＶＳＳを制御することができる。ワード線のアクティブレベルＶＰＰに対しては、リフレッシュ動作時には信号ＶＰＰ＿Ｇ＿ｍをＶＳＳレベルとし、ＶＰＰ＿ｍ＝ＶＰＰを供給する。リフレッシュ動作待機（スタンバイ）時には信号ＶＰＰ＿Ｇ＿ｍをＶＰＰレベルとし、ＰＭＯＳトランジスタをオフさせ、ＮＭＯＳトランジスタからＶＰＰ＿ｍ＝ＶＰＰ―Ｖｔｈｎを供給する。バンク内のワード線のアクティブレベルＶＰＰ＿ｍとしては、アクティブレベルＶＰＰからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎ分低下させた電圧を供給する。
【００８３】
高位側電源ＶＤＤに対しては、リフレッシュ動作時には信号ＶＤＤ＿Ｇ＿ｍをＶＳＳレベルとし、ＶＤＤ＿ｍ＝ＶＤＤを供給する。リフレッシュ動作待機（スタンバイ）時には信号ＶＤＤ＿Ｇ＿ｍをＶＤＤレベルとし、ＰＭＯＳトランジスタをオフさせ、ＮＭＯＳトランジスタからＶＤＤ＿ｍ＝ＶＤＤ―Ｖｔｈｎを供給する。バンク内の高位側電源ＶＤＤ＿ｍとしては、高位側電源ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎ分低下させた電圧を供給する。接地電圧ＶＳＳに対しては、リフレッシュ動作時には信号ＶＳＳ＿Ｇ＿ｍをＶＤＤレベルとし、ＶＳＳ＿ｍ＝ＶＳＳを供給する。リフレッシュ動作待機（スタンバイ）時には信号ＶＳＳ＿Ｇ＿ｍをＶＳＳレベルとし、ＮＭＯＳトランジスタからＶＳＳ＿ｍ＝ＶＳＳ＋Ｖｔｈｎを供給する。接地電圧ＶＳＳ＿ｍとしては、接地電圧ＶＳＳからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎ分高い電圧を供給する。
【００８４】
上記したＢＡＮＫ用電源回路１６から供給される電源電圧を、実際の半導体メモリ装置に接続した実施例を以下に示す。ここではパーシャルリフレッシュ動作におけるリフレッシュ動作待機（スタンバイ）状態である非選択バンクに対する実施例として説明する。
【００８５】
図４はデコーダ内トランジスタにおける電源供給接続図である。スタンバイ時にはLowレベルが入力され、それぞれの論理回路は固定レベルとなる。このとき論理回路においてオフ状態となるトランジスタのゲート電圧を、ソース電圧より深くすることで、オフリーク電流Ｉoffを低減する。すなわちＮＭＯＳトランジスタではゲート電圧ＶＳＳ、ソース電圧ＶＳＳ＋Ｖｔｈｎとし、ＰＭＯＳトランジスタではゲート電圧ＶＤＤ／ＶＰＰ、ソース電圧ＶＤＤ／ＶＰＰ―Ｖｔｈｎとする。ゲート電圧とソース電圧を逆転させることで確実にトランジスタをオフ状態とし、オフリーク電流を低減する。
【００８６】
図５は、ビット線のプリチャージ回路へのプリチャージレベルＶＢＬＲの接続例である。それぞれのセンスアンプ（ＳＡ）２７に接続されたビット線対ＢＬ０＿Ｔ／Ｂ、ＢＬ１＿Ｔ／Ｂ、ＢＬ２＿Ｔ／Ｂ、ＢＬ３＿Ｔ／Ｂを示す。ビット線対毎に信号ＶＢＬＲ＿Ｇ＿ｍをゲート入力とするＮＭＯＳトランジスタを介してそれぞれプリチャージレベルＶＢＬＲ＿ｍ＿０／１を供給している。本例ではカラム側の冗長回路の救済単位である２つのビット線対毎配置している。これは、クロス不良箇所がビット線ＢＬ不良として救済されるためである。仮に上記ＮＭＯＳトランジスタの配置に関して、救済範囲を超えて配置した場合、クロス不良箇所に隣接する良品ビット線ＢＬのプリチャージレベルにも影響を与え、動作マージン低下を引き起こす。そのためカラム側の冗長回路の救済単位毎に配置することが好ましい。
【００８７】
図６は、ワード線スタンバイレベルＶＫＫの接続例である。メモリセルマット（ＭＡＴ）２９の上下に、サブワードドライバー２８、左右にセンスアンプ２７が配置されている。各サブワードドライバー２８に対し、左側のセンスアンプ列には信号ＶＫＫ＿Ｇ１＿ｍ＿０と信号ＶＫＫ＿Ｇ２＿ｍ＿０をゲート入力とするＮＭＯＳトランジスタが配置される。右側のセンスアンプ列には信号ＶＫＫ＿Ｇ１＿ｍ＿１と、信号ＶＫＫ＿Ｇ２＿ｍ＿１をゲート入力とするＮＭＯＳトランジスタが配置される。これらＮＭＯＳトランジスタにより、各サブワードドライバーにスタンバイレベルＶＫＫ＿ｍ＿０＿０／１やＶＫＫ＿ｍ＿１＿０／１を供給する。バンク用スタンバイレベルＶＫＫ回路もバンク用プリチャージレベルＶＢＬＲ回路例と同様に救済単位で配置するのが好ましい。しかし、レイアウトの制約上困難なので、上記のように各サブワードドライバー単位で配置することもできる。
【００８８】
パーシャルリフレッシュ時、信号ＶＫＫ＿Ｇ１＿ｍ＿０と信号ＶＫＫ＿Ｇ１＿ｍ＿１を入力とするコンダクタンスgmの大きなＮＭＯＳトランジスタをオフ状態にする。オン状態の信号ＶＫＫ＿Ｇ２＿ｍ＿０と信号ＶＫＫ＿Ｇ２＿ｍ＿１を入力とするＮＭＯＳトランジスタは、ワード線ＷＬに接続された接合リーク電流等を保障できる程度のgmである。このためクロス不良を持つワード線が接続されるサブワードドライバーのスタンバイレベルＶＫＫ＿ｍ＿０＿０／１やＶＫＫ＿ｍ＿１＿／１レベルは、不良箇所から流れ込むビット線プリチャージレベルＶＢＬＲのリーク電流が発生するため上昇する。
【００８９】
しかしパーシャルリフレッシュ動作終了（EXIT）時には、ワード線ＷＬのスタンバイレベルまで、ＶＫＫ＿ｍ＿０＿０／１やＶＫＫ＿ｍ＿１＿０／１を引き下げられる。この時のスタンバイレベルＶＫＫへの放電電流を最小にするため、サブワードドライバー単位で制御することが好ましい。また、パーシャルリフレッシュ動作EXITから通常の動作開始のタイムスペックも検討の上、ＶＫＫ＿ｍ＿０＿０／１やＶＫＫ＿ｍ＿１＿０／１の配置単位(たとえばサブワードドライバー数)を決める必要がある。
【００９０】
図７は、Rowデコーダ及びColumnデコーダの電源電圧供給接続例である。ROWデコーダの電源に関しては、信号ＶＰＰ＿Ｇ＿ｍ＿ＸとＶＤＤ＿Ｇ＿ｍ＿Ｘ、ＶＳＳ＿Ｇ＿ｍ＿Ｘにより、セルフリフレッシュやパーシャルリフレッシュ時のリフレッシュ動作状態により制御される。またColumnデコーダに関しては、セルフリフレッシュやパーシャルリフレッシュ時動作しないので別の制御信号ＶＤＤ＿Ｇ＿ｍ＿ｅｎとＶＳＳ＿Ｇ＿ｍ＿ｅｎを用いてバンク内の電源ＶＤＤ＿ｍ、ＶＳＳ＿ｍを発生する。これらの信号はセルフリフレッシュやパーシャルリフレッシュ時動作モードエントリ信号で発生させ、各ＭＯＳトランジスタをオフする。
【００９１】
本実施例においては、テストモードにおいて物理バンクのパーシャルリフレッシュ動作電流を測定し、クロス不良のない物理バンクをパーシャルリフレッシュ動作バンクとする。さらにクロス不良のある場合には、BANK電源回路の出力トランジスタのオン抵抗を大きくし、ビット線とワード線間に流れるリーク電流を低減する。さらにBANK電源回路からの電源レベルを制御し、トランジスタを十分カットオフさせ、オフリーク電流を小さくすることもできる。本発明に構成によれば、バンクパーシャルリフレッシュ動作可能で、パーシャルリフレッシュ動作電流の小さな半導体メモリ装置が得られる。
【実施例２】
【００９２】
本発明の実施形態を実施するための回路構成を実施例２として、図８〜９を参照して説明する。図８には、実施例２におけるプログラム回路、ＢＡＮＫデコーダ、ステートの回路図を示す。図９には、プログラム回路、ＢＡＮＫデコーダ、ステートの他の回路図を示す。実施例１との違いは、バンクパーシャルリフレッシュの制御をＢＡＮＫデコーダで行っていたものをステートで行っている点である。さらにパーシャルリフレッシュ動作として、２バンクパーシャルリフレッシュが可能である。
【００９３】
図８は、図１に示す４バンク構成の半導体メモリチップにおけるプログラム回路０７と、ＢＡＮＫデコーダ０６、ステート０８の回路図である。プログラム回路０７は、バンクアドレスＢＡ０、ＢＡ１用のＦＵＳＥ回路ＢＡ０、ＢＡ１を備える。それぞれのＦＵＳＥ回路は、ヒューズ２４と、ヒューズの書き込み状態を読み出す並列接続された２つのＮＭＯＳトランジスタと、インバータ回路２６と、テスト回路から構成される。
【００９４】
本実施例のテスト回路は、インバータ回路とトランスファゲートとＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる出力トランジスタから構成される。インバータ回路はヒューズ素子のプログラム状態を読み出す前段のインバータ回路からの出力を入力とし、トランスファゲートに出力する。トランスファゲートは、テスト信号ＴＢＡ＿Ｔ／Ｂにより活性／非活性化される。トランスファゲートの出力節点Ｔがプログラム回路の出力となる。電源と節点Ｔ間に接続されたＰＭＯＳトランジスタのゲートにはＴＢＡ０＿Ｂが入力される。接地電源と節点Ｔ間に接続されたＮＭＯＳトランジスタのゲートにはＴＢＡ０＿Ｔが入力される。
【００９５】
テスト時にはテスト信号ＴＢＡ＿Ｔ／Ｂは、High/Lowレベルであり、トランスファゲートをオフ（非活性化）する。節点Ｔに接続されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれかがオンし、ハイレベル、又はローレベルを出力する。通常動作時には、テスト信号ＴＢＡ＿Ｔ／Ｂは、Low/Highレベルであり、トランスファゲートをオン（活性化）する。インバータ回路からの出力がそのままプログラム回路の出力となる。このとき節点Ｔに接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタはいずれをオフとなる。
【００９６】
ＢＡＮＫデコーダ０６は、入力された内部バンクアドレス信号ＢＡ０とＢＡ１と、その内部バンクアドレス信号を反転させるインバータ回路と、ＦＵＳＥ回路からの出力に制御される４つのトランスファゲートと、節点Ｃ、Ｄの信号あるいはその反転信号を入力とする４つのアンド回路から構成される。アンド回路からはＤＥＣ内ＢＡＮＫ選択信号＿ｉ、ｊ、ｋ、ｌが出力される。
【００９７】
ステート０８は、プログラム回路からのヒューズ読み出し出力をデコードする４つのアンド回路２２と、それぞれインバータ回路とクロックドインバータ回路とが縦続接続された４つのチェーン回路を４組と、４つのステート回路から構成される。４つのチェーン回路のインバータ回路のそれぞれにはステート内ＢＡＮＫ設定信号ＳＥＴ＿Ａ、Ｂ、Ｃ、Ｄがそれぞれ入力される。各組のクロックドインバータ回路は、それぞれのアンド回路２２からの出力により制御される。
【００９８】
第１組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ａが入力されたクロックドインバータ回路の出力と、第２組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｂが入力されたクロックドインバータ回路の出力と、第３組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｃが入力されたクロックドインバータ回路の出力と、第４組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｄが入力されたクロックドインバータ回路の出力とは共通接続され、ＢＡＮＫ設定信号＿ｉとする。
【００９９】
第１組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｂが入力されたクロックドインバータ回路の出力と、第２組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｃが入力されたクロックドインバータ回路の出力と、第３組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ｄが入力されたクロックドインバータ回路の出力と、第４組のステート内ＢＡＮＫ設定信号ＳＥＴ＿Ａが入力されたクロックドインバータ回路の出力とは共通接続されＢＡＮＫ設定信号＿ｊとする。同様にして、各組のクロックドインバータ回路の出力を共通接続し、ＢＡＮＫ設定信号＿ｋ、ＢＡＮＫ設定信号＿ｌとする。
【０１００】
ステート内ＢＡＮＫ設定信号ＳＥＴ＿Ａ、Ｂ、Ｃ、Ｄは、論理バンクＢＡＮＫ＿Ａ、Ｂ、Ｃ、Ｄに対応した設定信号である。クロックドインバータ回路は、アンド回路２２からの出力により制御され、アクティブとハイインピーダンス状態を選択する。このためＢＡＮＫ設定信号＿ｉ、ｊ、ｋ、ｌは、各４つのクロックドインバータ回路の出力が共通になっているが、アクティブ状態のものは、1個のみであり、他の３個はハイインピーダンス状態である。このように、ステート内ＢＡＮＫ設定信号ＳＥＴ＿Ａ、Ｂ、Ｃ、Ｄにより論理バンクＢＡＮＫ＿Ａ、Ｂ、Ｃ、Ｄを指定し、物理バンクＢＡＮＫ＿ｉ、ｊ、ｋ、ｌの制御を行う。
【０１０１】
ステート＿ｉ、ｊ、ｋ、ｌには、ＢＡＮＫデコーダからの出力であるＤＥＣ内ＢＡＮＫ選択信号＿ｉ、ｊ、ｋ、ｌとＢＡＮＫ設定信号＿ｉ、ｊ、ｋ、ｌがそれぞれ入力される。さらにRefreshコマンド信号、Activeコマンド信号、Prechargeコマンド信号に制御され、ＢＡＮＫ選択信号ＳＥＬ__i、j、k、lが出力される。それぞれのステートは、ＢＡＮＫ設定信号とRefreshコマンド信号とが入力されるアンド回路とＤＥＣ内ＢＡＮＫ選択信号とActiveコマンド信号とが入力されるアンド回路、その２つのアンド回路の出力を入力されるオア回路、ＤＥＣ内ＢＡＮＫ選択信号とPrechargeコマンド信号とが入力されるアンド回路、Ｒ−ＳＦ／Ｆ、インバータ回路から構成される。Ｒ−ＳＦ／Ｆにはオア回路からの出力と、ＤＥＣ内ＢＡＮＫ選択信号とPrechargeコマンド信号とが入力されるアンド回路からの出力がそれぞれ入力される。
【０１０２】
ＢＡＮＫ設定信号とRefreshコマンド信号とのアンド回路の出力は図２のA_BANKパーシャルリフレッシュ信号に相当する。このようにしてＢＡＮＫ設定信号が活性化されたステートが選択されることになる。ステート内ＢＡＮＫ設定信号ＳＥＴを１バンク指定した場合には１バンクパーシャルリフレッシュ動作となり、２バンク指定した場合には２バンクパーシャルリフレッシュ動作となる。ここでの論理バンクと物理バンク、ヒューズやアドレス、テストモード信号等の対応は、表1、２、３、４と同じである。
【０１０３】
各物理バンクのパーシャルリフレッシュ動作電流測定に関しては、ＦＵＳＥ回路内のテスト回路を用い、実施例１と同様に測定する。または、ＦＵＳＥ回路内テスト回路を用いず、パーシャルリフレッシュ動作とＳＥＴ＿Ａ、Ｂ、Ｃ、Ｄ信号を組み合わせるテストモードを作成し、個々に物理バンクを活性化し測定することもできる。また半導体メモリ装置の通常動作（書き込み、読み出し）についても、前記と同様に行える。
【０１０４】
図９には、プログラム回路０７と、ＢＡＮＫデコーダ０６、ステート０８の他の回路図を示す。図８のプログラム回路、ＢＮＡＫデコーダ、ステートとの違いは、ＢＡＮＫデコーダ部のＦＵＳＥ回路出力により制御されるトランスファゲートをクロックドインバータ回路にし、かつステート内ＢＡＮＫ設定信号＿ｉ、ｊ、  ｋ、ｌをトランスファゲートで発生するよう変更したものである。これらの動作は上記した図８と同様であり、その説明は省略する。
【０１０５】
本実施例においては、テストモードにおいて物理バンクのパーシャルリフレッシュ動作電流を測定し、クロス不良のない物理バンクをパーシャルリフレッシュ動作バンクとする。さらにクロス不良のある場合には、バンク電源回路の出力トランジスタのオン抵抗を大きくし、ビット線とワード線間に流れるリーク電流を低減する。さらにバンク電源回路からの電源レベルを制御し、トランジスタを十分カットオフさせ、オフリーク電流を小さくすることもできる。本発明に構成によれば、パーシャルリフレッシュ動作電流の小さな半導体メモリ装置が得られる。
【実施例３】
【０１０６】
本発明の実施形態を実施するための回路構成を実施例３として、図１０〜図１５を参照して説明する。本実施例は、アドレスパーシャルリフレッシュ動作が可能な実施例である。図１０には、第１のアドレスパーシャルリフレッシュ動作に対応するプログラム回路とメモリ領域を画定するアドレス発生回路の構成を示す。図１１は第２の回路構成であり、図１２は第３の回路構成である。図１３にはアドレスパーシャルリフレッシュ動作に対応するバンク内電源回路を示す。半導体メモリ装置における電源電圧供給接続図として、図１４にサブワードデコーダのワード線スタンバイレベルの電圧供給接続図、図１５にRowデコーダ及びColumnデコーダの電源電圧供給接続図を示す。
【０１０７】
本実施例は、アドレスパーシャルリフレッシュ動作が可能であり、ここではバンク内の半分のメモリ領域をパーシャルリフレッシュ動作させる。そのためプログラム回路は、バンクを２分割するRowデコーダに入力される内部アドレスＸｉに対して設けられることになる。
【０１０８】
図１０には、プログラム回路０７、アドレス発生回路を示す。プログラム回路０７は、図２のプログラム回路と同じ基本構成であり、RowアドレスＸｉのヒューズを有することからＦＵＳＥ回路Ｘｉとする。制御信号としてクロックドインバータ回路はテスト信号ＴＸｉ、出力のＰＭＯＳトランジスタはＴＸｉ＿Ｂ、出力のＮＭＯＳトランジスタはＴＸｉ＿Ｔにより制御される。テスト時にはクロックドインバータ回路はハイインピーダンスとなり、出力のＰＭＯＳ又はＮＭＯＳトランジスタにより出力する。通常動作時には出力のＰＭＯＳ及びＮＭＯＳトランジスタはオフし、クロックドインバータ回路がアクティブとなり、ヒューズのプログラム状態により出力する。
【０１０９】
アドレス発生回路部は、バンクを２分割する１つの内部アドレスＸｉに対し構成される。図２と比較した場合にはバンクアドレスの１つに相当する回路構成である。インバータ回路は内部アドレスＸｉが入力され、クロックドインバータ回路に出力する。クロックドインバータ回路は、Ｘｉ＿Addressパーシャルリフレッシュ選択信号に制御され、節点Ａに出力する。ＮＭＯＳトランジスタのドレイン、ソース、ゲートは、それぞれ節点Ａ、接地電圧、Ｘｉ＿Addressパーシャルリフレッシュ選択信号に接続される。２つのトランスファゲートは、それぞれプログラム回路からの出力及び反転出力によりその導通を制御され、節点Ａ又は節点Ａの反転レベルを節点Ｃに出力する。節点Ｃはインバータを経由してＸｉ＿Ｂ、さらにインバータを経由してＸｉ＿ＴとしてRowデコーダに出力する。
【０１１０】
テスト時には、プログラム回路のクロックドインバータ回路２０はハイインピーダンスとなり、出力のＰＭＯＳ又はＮＭＯＳトランジスタにより出力する。例えばＴＸｉ＿Ｂ、ＴＸｉ＿ＴがLow、Lowの場合にはHighレベルが出力される。アドレス発生回路部においては、Ｘｉ＿Addressパーシャルリフレッシュ選択信号によりクロックドインバータ回路２０はハイインピーダンスとなり、ＮＭＯＳトランジスタがオンし、接点ＡはLowレベルとなる。トランスファゲートはプログラム回路からの出力により、節点Ａのトランスファゲートが導通し、節点ＣはLowレベルとなる。Ｘｉ＿ＢはHighレベル、Ｘｉ＿ＴはLowレベルとして出力され、バンクの左側のメモリ領域が選択される。
【０１１１】
この時のアドレスパーシャルリフレッシュの動作電流をモニターすることにより、クロス不良有無の確認を行う。クロス不良のない領域をアドレスパーシャルリフレッシュの動作領域としてヒューズにプログラムする。テスト時のテスト信号のアドレスとの対応を表５に示す。表５に示すように、擬似的にＸｉ＿ＢとＸｉ＿Ｔの置換を行う。
【０１１２】
【表５】
2008282508.tif 000007
【０１１３】
パーシャルリフレッシュ動作時には、プログラム回路のクロックドインバータ回路はアクティブとなり、ヒューズのプログラム状態を読み出す。出力のＰＭＯＳ又はＮＭＯＳトランジスタはともにオフ状態である。例えばヒューズが切断されている場合にはプログラム回路はLowレベルを出力する。アドレス発生回路部のトランスファゲートは節点Ａの反転信号側が導通し、節点ＣはHighレベルとなる。Ｘｉ＿ＢはLow レベル、Ｘｉ＿ＴはHighレベルとなり、バンクの右側のメモリ領域が選択され、パーシャルリフレッシュ動作する。
【０１１４】
なお、Ｘｉ＿Address パーシャルリフレッシュ選択信号は、ＢＡＮＫパーシャルリフレッシュ選択信号と同様コマンドデコーダより発行される。本実施例のRowアドレスＸｉよりＸｉ＿ＢとＸｉ＿Ｔを発生させるアドレス発生回路部の配置位置としては特に制約はないが、回路規模が小さいので各バンクのROWプリデコーダ付近が好ましい。
【０１１５】
図１１には、アドレスパーシャルリフレッシュ動作に対応する第２の回路構成を示す。図１０との違いは、ＦＵＳＥ回路出力により制御されるトランスファゲートをクロックドインバータ回路に変更し、パーシャルリフレッシュの制御をROWアドレスバッファ０４に持たせた点である。節点Ａのレベルは、リフレッシュ動作時にはリフレッシュカウンターからの出力により決定され、パーシャルリフレッシュ動作と通常動作時にはROWアドレスバッファ０４からの出力により決定される。他の動作については図１０と同様であることから、その説明を省略する。
【０１１６】
図１２には、アドレスパーシャルリフレッシュ動作に対応する第３の回路構成を示す。図１０との違いは、パーシャルリフレッシュ制御をリフレッシュカウンターに持たせた点である。節点Ａのレベルは、パーシャルリフレッシュ動作とリフレッシュ動作時にはリフレッシュカウンターからの出力により決定され、通常動作時にはROWアドレスバッファ０４からの出力により決定される。他の動作については図１０と同様であることから、その説明を省略する。
【０１１７】
図１３は、アドレスパーシャルリフレッシュ動作に対応するBANK用電源回路１６である。アドレスパーシャルリフレッシュにも対応するようにアドレスＸｉ＿ＢとＸｉ＿Ｔの制御が追加されている。図３の BANK用電源回路との違いは、ビット線のプリチャージレベルＶＢＬＲのトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更している。そのため信号ＶＢＬＲ＿Ｇ＿ｍ＿ＸｉＢ／ＶＢＬＲ＿Ｇ＿ｍ＿ＸｉＴのレベルはＰＭＯＳトランジスタ用に変更される。これは、ＰＭＯＳトランジスタの方がＮＭＯＳトランジスタよりコンダクタンスgmが低いので、実際に回路化した際のトランジスタ定数を小さくできるメリットがある。
【０１１８】
また、ワード線のスタンバイレベルＶＫＫの制御するトランジスタのゲート信号をＶＫＫ＿Ｇ＿ＸｉＢ／ＸｉＴとしている。このゲート信号レベルを通常動作とパーシャルリフレッシュ動作時で変更することで、トランジスタのコンダクタンスgm調整を行う。パーシャルリフレッシュ動作しないメモリ領域への電源供給の抵抗を大きくする。
【０１１９】
上記したアドレスパーシャルリフレッシュ動作に対応するBANK用電源回路を、半導体メモリ装置に接続した電源電圧供給接続図を以下に示す。図１４にはサブワードデコーダのワード線スタンバイレベルの電圧供給接続図、図１５にはRowデコーダ及びColumnデコーダの電源電圧供給接続図を示す。
【０１２０】
図１４では、バンク内を２分割するRowアドレスＸｉ＿ＢとＸｉ＿Ｔの制御が追加されている。各 サブワードドライバーに対し、信号ＶＫＫ＿Ｇ１＿ｍ＿ＸｉＢ／＿ＸｉＴ、ＶＫＫ＿Ｇ２＿ｍ＿ＸｉＢ／＿ＸｉＴをゲート入力とするＮＭＯＳトランジスタが配置される。それぞれのメモリ領域にＮＭＯＳトランジスタを経由して、スタンバイレベルＶＫＫ＿ｍ＿ＸｉＢ＿ｉ／ｊ、ＶＫＫ＿ｍ＿ＸｉＴ＿ｉ／ｊを供給する。
【０１２１】
図１５では、ROWデコーダの電源制御にはバンク内を２分割するRowアドレスＸｉ＿ＢとＸｉ＿Ｔが追加されている。すなわち、制御は信号ＶＰＰ＿Ｇ＿ｍ＿ＸｉＢ／＿ＸｉＴ、信号ＶＤＤ＿Ｇ＿ｍ＿ＸｉＢ／＿ＸｉＴ、信号ＶＳＳ＿Ｇ＿ｍ＿ＸｉＢ／＿ＸｉＴで行われ、それぞれから電圧ＶＰＰ＿ｍ＿ＸｉＢ／＿ＸｉＴとＶＤＤ＿ｍ＿ＸｉＢ／＿ＸｉＴ、ＶＳＳ＿ｍ＿ＸｉＢ／＿ＸｉＴが供給される。Columnデコーダは、セルフリフレッシュやパーシャルリフレッシュ時動作しないので、別の制御信号ＶＤＤ＿Ｇ＿ｍ＿ｅｎとＶＳＳ＿Ｇ＿ｍ＿ｅｎを用いている。これらの信号はセルフリフレッシュやパーシャルリフレッシュ時動作モードエントリ信号で発生させる。
【０１２２】
本実施例においては、テストモードにおいてアドレスパーシャルリフレッシュ動作電流を測定し、クロス不良のないメモリ領域をアドレスパーシャルリフレッシュ動作領域とする。さらにクロス不良のある場合には、電源回路の出力トランジスタのオン抵抗を大きくし、ビット線とワード線間に流れるリーク電流を低減する。さらに電源回路からの電源レベルを低くし、トランジスタのゲート、ソース間電圧を逆転し、オフリーク電流を小さくすることもできる。本発明に構成によれば、アドレスパーシャルリフレッシュ動作電流の小さな半導体メモリ装置が得られる。
【０１２３】
本発明の半導体メモリ装置は、テストモードにおいてパーシャルリフレッシュ動作電流を測定し、クロス不良のないメモリ領域をパーシャルリフレッシュ動作領域とする。さらにクロス不良のある場合には、電源回路の出力トランジスタのオン抵抗を大きくし、ビット線とワード線間に流れるリーク電流を低減する。さらに電源回路からの電源レベルを低くし、トランジスタを十分カットオフさせ、オフリーク電流を小さくすることもできる。本発明の構成によれば、パーシャルリフレッシュ動作電流の小さな半導体メモリ装置が得られる。
【０１２４】
以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【図面の簡単な説明】
【０１２５】
【図１】本発明における半導体メモリ装置のチップ構成図である。
【図２】実施例１におけるプログラム回路とＢＡＮＫデコーダの回路図である。
【図３】実施例１におけるＢＡＮＫ用電源回路の回路図である。
【図４】デコーダ回路の電源電圧接続図である。
【図５】ビット線におけるプリチャージレベルの電圧供給接続図である。
【図６】サブワードデコーダにおけるスタンバイレベルの電圧供給接続図である。
【図７】デコーダにおけるアクティブレベル、高位側電圧、低位側電圧の供給接続図である。
【図８】実施例２におけるプログラム回路、ＢＡＮＫデコーダ、ステートの回路図である。
【図９】実施例２におけるプログラム回路、ＢＡＮＫデコーダ、ステートの他の回路図である。
【図１０】実施例３における第１のプログラム回路とアドレス発生回路の回路図である。
【図１１】実施例３における第２のプログラム回路とアドレス発生回路の回路図である。
【図１２】実施例３における第３のプログラム回路とアドレス発生回路の回路図である。
【図１３】実施例３におけるＢＡＮＫ用電源回路の回路図である。
【図１４】実施例３におけるサブワードデコーダへのワード線スタンバイレベルの電圧供給接続図である。
【図１５】実施例３におけるRowデコーダ及びColumnデコーダの電源電圧供給接続図である。
【図１６】本発明の課題を説明するための半導体メモリ装置のチップ構成図である。
【図１７】本発明の課題を説明するためのリフレッシュ電流値を示す図である。
【符号の説明】
【０１２６】
１    コマンドデコーダ
２    モードレジスタ
３    バンク（BANK）アドレスバッファ
４    アドレスバッファ
５    リフレッシュカウンター
６    バンク（BANK）デコーダ
７    プログラム回路
８    ステート
１０、１１、１２、１３、３０、３１、３２、３３    バンク
１４    カラム（Column）デコーダ
１５    ロー（Row）デコーダ
１６    バンク（BANK）用電源回路
１７    ビット線ＢＬ
１８    ワード線ＷＬ
１９    クロス不良
２０    クロックドインバータ回路
２１    ＰＭＯＳトランジスタ
２２    アンド回路
２３    インバータ論理
２４    ヒューズ
２５    ＮＭＯＳトランジスタ
２７    センスアンプ
２８    サブワードドライバー
２９    メモリセルマット（MAT）
３４    半導体メモリチップ
３５    プリデコーダ
３６    コマンド入力バッファ
【図１】
2008282508.tif 000008
【図２】
2008282508.tif 000009
【図３】
2008282508.tif 000010
【図４】
2008282508.tif 000011
【図５】
2008282508.tif 000012
【図６】
2008282508.tif 000013
【図７】
2008282508.tif 000014
【図８】
2008282508.tif 000015
【図９】
2008282508.tif 000016
【図１０】
2008282508.tif 000017
【図１１】
2008282508.tif 000018
【図１２】
2008282508.tif 000019
【図１３】
2008282508.tif 000020
【図１４】
2008282508.tif 000021
【図１５】
2008282508.tif 000022
【図１６】
2008282508.tif 000023
【図１７】
2008282508.tif 000024