(57)【要約】【課題】基板の表裏に素子構造を作りこむような半導体素子の製造時に、表裏の素子構造の位置合わせを簡単な構成で高精度に行うことが可能な半導体基板を提供する。【解決手段】シリコン層１と、シリコン層１上に形成されたＳｉＯ２層２と、ＳｉＯ２層２上に形成されたシリコン層３とを有する半導体基板であって、シリコン層３においてシリコン層３の上面からシリコン層１に向かって形成された多数の凹部を備え、前記多数の凹部は、半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に形成されており、シリコン層１の上面の前記凹部に対応する位置から内側に向かって形成され、シリコン層１のエッチング時にエッチングされるのを防ぐことが可能な材質からなるエッチング防止層４’を備え、エッチング防止層４’と凹部とを合わせマークとして利用することができる。【選択図】図５
2008282923.tif 000002
【特許請求の範囲】
【請求項１】
第一の半導体層と、前記第一の半導体層上に形成された酸化物層と、前記酸化物層上に形成された第二の半導体層とを有する半導体基板であって、
前記第二の半導体層において前記第二の半導体層の上面から前記第一の半導体層に向かって形成された多数の凹部を備え、
前記多数の凹部は、前記半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に形成されており、
前記第一の半導体層の上面の前記凹部に対応する位置から内側に向かって形成され、前記第一の半導体層のエッチング時にエッチングされるのを防ぐことが可能な材質からなるエッチング防止層を備える半導体基板。
【請求項２】
請求項１記載の半導体基板であって、
前記第二の半導体層が、前記酸化物層上に形成された第三の半導体層と、前記第三の半導体層上に形成された第四の半導体層とで構成され、
前記第三の半導体層には、その上面から前記第一の半導体層に向かって前記エッチング防止層に対応する位置に凹部が形成され、
前記第二の半導体層に形成された凹部は、前記第三の半導体層に形成された凹部の形状を反映して前記第四の半導体層に形成されたものである半導体基板。
【請求項３】
請求項１又は２記載の半導体基板であって、
前記エッチング防止層が酸化物からなる半導体基板。
【請求項４】
請求項１又は２記載の半導体基板であって、
前記エッチング防止層がボロンをドープした半導体からなる半導体基板。
【請求項５】
請求項４記載の半導体基板であって、
前記ボロンの濃度が１×１０１９／ｃｍ３以上である半導体基板。
【請求項６】
請求項１〜５のいずれか１項記載の半導体基板と、
前記半導体基板の前記素子を形成すべき領域にある前記第二の半導体層の前記酸化物層側とは反対側の面に形成された第一の素子構成要素群と、
前記半導体基板の前記素子を形成すべき領域にある前記酸化物層の前記第二の半導体層側とは反対側の面に形成された第二の素子構成要素群とを備える半導体素子。
【請求項７】
請求項６記載の半導体素子であって、
前記第一の素子構成要素群が、前記酸化物層側から入射した光に応じて前記第二の半導体層内で発生した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた信号を出力する信号出力部とを含み、
前記第二の素子構成要素群が、前記電荷蓄積部に光を集光するための光学系と分光フィルタの少なくとも一方とを含む半導体素子。
【請求項８】
第一の半導体層と、前記第一の半導体層上に形成された酸化物層と、前記酸化物層上に形成された第二の半導体層とを有する半導体基板の製造方法であって、
前記第二の半導体層上に所定のマスクパターンを形成するマスクパターン形成工程と、
前記所定のマスクパターンを介して前記第一の半導体層の上面から内側の領域にその領域の材質を変化させるイオンを注入するイオン注入工程と、
前記所定のマスクパターンを介したエッチングにより、前記所定のマスクパターンの開口下方の前記第二の半導体層及び前記酸化物層のうち、前記第二の半導体層の一部を少なくとも除去して前記第二の半導体層に多数の凹部を形成する凹部形成工程とを含み、
前記所定のマスクパターンは、前記半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に前記多数の凹部が形成されるように、その開口が形成されたものである半導体基板の製造方法。
【請求項９】
請求項８記載の半導体基板の製造方法であって、
前記イオン注入工程及び前記凹部形成工程の後、前記第二の半導体層を基板としたエピタキシャル成長を行って、前記第二の半導体層上に前記凹部の形状を反映した第三の半導体層を形成する第三の半導体層形成工程を備える半導体基板の製造方法。
【請求項１０】
請求項８又は９記載の半導体基板の製造方法であって、
前記イオンが酸素であり、
前記イオン注入工程の後、前記酸素が注入された領域を加熱する加熱工程を含む半導体基板の製造方法。
【請求項１１】
請求項８又は９記載の半導体基板の製造方法であって、
前記イオンがボロンである半導体基板の製造方法。
【請求項１２】
請求項１１記載の半導体基板の製造方法であって、
前記ボロンの濃度が１×１０１９／ｃｍ３以上である半導体基板の製造方法。
【請求項１３】
請求項１〜３のいずれか１項記載の半導体基板を用いた半導体素子の製造方法であって、
前記半導体基板の前記多数の凹部及び前記エッチング防止層によって決められた前記半導体素子を形成すべき領域にある前記第二の半導体層及び前記酸化物層のうち、
前記第二の半導体層の前記酸化物層側とは反対側の面に前記半導体素子の構成要素である第一の素子構成要素群を、前記多数の凹部を基準として形成する第一の素子構成要素群形成工程と、
前記第一の素子構成要素群形成工程の後、前記第一の半導体層をエッチングして前記第一の半導体層のうち前記エッチング防止層以外を除去する第一の半導体層除去工程と、
前記第一の半導体層除去工程の後、前記酸化物層の前記第二の半導体層側とは反対側の面に前記半導体素子の構成要素である第二の素子構成要素群を、前記エッチング防止層を基準として形成する第二の素子構成要素群形成工程とを含む半導体素子の製造方法。
【請求項１４】
請求項４又は５記載の半導体基板を用いた半導体素子の製造方法であって、
前記半導体基板の前記多数の凹部及び前記エッチング防止層によって決められた前記半導体素子を形成すべき領域にある前記第二の半導体層及び前記酸化物層のうち、
前記第二の半導体層の前記酸化物層側とは反対側の面に前記半導体素子の構成要素である第一の素子構成要素群を、前記多数の凹部を基準として形成する第一の素子構成要素群形成工程と、
前記第一の素子構成要素群形成工程の後、前記第一の半導体層をＫＯＨをエッチャントとするエッチングを行って前記第一の半導体層のうち前記エッチング防止層以外を除去する第一の半導体層除去工程と、
前記第一の半導体層除去工程の後、前記酸化物層の前記第二の半導体層側とは反対側の面に前記半導体素子の構成要素である第二の素子構成要素群を、前記エッチング防止層を基準として形成する第二の素子構成要素群形成工程とを含む半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第一の半導体層と、前記第一の半導体層上に形成された酸化物層と、前記酸化物層上に形成された第二の半導体層とを有する半導体基板に関する。
【背景技術】
【０００２】
半導体基板の裏面側から光を照射し、この光に応じて半導体基板内で発生した電荷を、半導体基板の表面側に形成された電荷蓄積領域に蓄積し、ここに蓄積された電荷に応じた信号を、半導体基板の表面側に形成されたＣＣＤやＣＭＯＳ回路等によって外部に出力して撮像を行う裏面照射型撮像素子が提案されている。以下では、この裏面照射型撮像素子に対し、現在普及している一般的な撮像素子のことを表面照射型撮像素子という。
【０００３】
裏面照射型撮像素子においてカラー撮像を可能にしようとすると、半導体基板の表面側に形成した構造に合わせて、半導体基板の裏面側にカラーフィルタやマイクロレンズ等の構造を形成しなくてはならない。このため、半導体基板の表面側に形成する構造と裏面側に形成する構造との位置合わせを行うための合わせマークを設ける必要がある。
【０００４】
特許文献１には、裏面照射型撮像素子において、表面側の素子構成層でマークを形成し、このマークを裏面側から赤色光や赤外光によって検出する方式が開示されている。しかし、この方法では、検出光の波長が長くなって位置合わせ精度が低下する点、光電変換を行うシリコン層を十分に厚くすると可視光がほとんど透過しなくなくため、マークから反射する光の強度が著しく低下して検出が不確実になる点等の不都合がある。
【０００５】
表裏どちらからでも確実に検出できる合わせマークとして、特許文献２では、シリコン層を貫通するトレンチを形成し、このトレンチに酸化膜を埋め込んだ合わせマークが提案され、特許文献３では、シリコン層を貫通するトレンチを形成し、このトレンチにシリコンとは異質な材料を埋め込んだ合わせマークが提案されている。
【０００６】
【特許文献１】特開２００３−２７３３４３号公報
【特許文献２】特開２００５−１５０４６３号公報
【特許文献３】特開２００５−２６８７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２，３で提案されている合わせマークでは次のような問題が発生する。
裏面照射型撮像素子におけるシリコン基板（光電変換領域）の厚さは、可視光をほとんど吸収させるために１０μｍ程度必要であることが実験的に分かっている。一般的な自動アライメントマークとして、例えば４μｍスクエアの四角形が４μｍ間隔で７個×数列並んだものがある。しかし、シリコン基板の厚さが１０μｍともなると、４μｍスクエアのトレンチに酸化膜やシリコンとは異質の材料を埋め込むためには、２μｍを超える埋め込み材料の成膜をしなければならず、又、同じ膜厚の材料を表面から除去しなければならない。このような工程は、かなり負荷のかかる工程であり、製造コストの増大等の問題を引き起こしてしまう。
【０００８】
又、裏面照射型撮像素子の場合、製造工程において加熱工程が含まれるが、シリコンとは熱膨張係数の異なる材料が近接して柱状に埋め込まれた合わせマークに高温熱処理が実施されてしまうと、高温熱処理時の熱応力によってマーク構造が破壊されることが危惧される。トレンチにポリシリコンや非晶質シリコンを埋め込んだ場合は、熱応力は軽減するが、この場合は屈折率がシリコンと同じとなってしまうため、マークとしての検出が難しくなってしまう。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、基板の表裏に素子構造を作りこむような半導体素子の製造時に、表裏の素子構造の位置合わせを簡単な構成で高精度に行うことが可能な半導体基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体基板は、第一の半導体層と、前記第一の半導体層上に形成された酸化物層と、前記酸化物層上に形成された第二の半導体層とを有する半導体基板であって、前記第二の半導体層において前記第二の半導体層の上面から前記第一の半導体層に向かって形成された多数の凹部を備え、前記多数の凹部は、前記半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に形成されており、前記第一の半導体層の上面の前記凹部に対応する位置から内側に向かって形成され、前記第一の半導体層のエッチング時にエッチングされるのを防ぐことが可能な材質からなるエッチング防止層を備える。
【００１１】
本発明の半導体基板は、前記第二の半導体層が、前記酸化物層上に形成された第三の半導体層と、前記第三の半導体層上に形成された第四の半導体層とで構成され、前記第三の半導体層には、その上面から前記第一の半導体層に向かって前記エッチング防止層に対応する位置に凹部が形成され、前記第二の半導体層に形成された凹部は、前記第三の半導体層に形成された凹部の形状を反映して前記第四の半導体層に形成されたものである。
【００１２】
本発明の半導体基板は、前記エッチング防止層が酸化物からなる。
【００１３】
本発明の半導体基板は、前記エッチング防止層がボロンをドープした半導体からなる。
【００１４】
本発明の半導体基板は、前記ボロンの濃度が１×１０１９／ｃｍ３以上である。
【００１５】
本発明の半導体素子は、前記半導体基板と、前記半導体基板の前記素子を形成すべき領域にある前記第二の半導体層の前記酸化物層側とは反対側の面に形成された第一の素子構成要素群と、前記半導体基板の前記素子を形成すべき領域にある前記酸化物層の前記第二の半導体層側とは反対側の面に形成された第二の素子構成要素群とを備える。
【００１６】
本発明の半導体素子は、前記第一の素子構成要素群が、前記酸化物層側から入射した光に応じて前記第二の半導体層内で発生した電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた信号を出力する信号出力部とを含み、前記第二の素子構成要素群が、前記電荷蓄積部に光を集光するための光学系と分光フィルタの少なくとも一方を含む。
【００１７】
本発明の半導体基板の製造方法は、第一の半導体層と、前記第一の半導体層上に形成された酸化物層と、前記酸化物層上に形成された第二の半導体層とを有する半導体基板の製造方法であって、前記第二の半導体層上に所定のマスクパターンを形成するマスクパターン形成工程と、前記所定のマスクパターンを介して前記第一の半導体層の上面から内側の領域にその領域の材質を変化させるイオンを注入するイオン注入工程と、前記所定のマスクパターンを介したエッチングにより、前記所定のマスクパターンの開口下方の前記第二の半導体層及び前記酸化物層のうち、前記第二の半導体層の一部を少なくとも除去して前記第二の半導体層に多数の凹部を形成する凹部形成工程とを含み、前記所定のマスクパターンは、前記半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に前記多数の凹部が形成されるように、その開口が形成されたものである。
【００１８】
本発明の半導体基板の製造方法は、前記イオン注入工程及び前記凹部形成工程の後、前記第二の半導体層を基板としたエピタキシャル成長を行って、前記第二の半導体層上に前記凹部の形状を反映した第三の半導体層を形成する第三の半導体層形成工程を備える。
【００１９】
本発明の半導体基板の製造方法は、前記イオンが酸素であり、前記イオン注入工程の後、前記酸素が注入された領域を加熱する加熱工程を含む。
【００２０】
本発明の半導体基板の製造方法は、前記イオンがボロンである。
【００２１】
本発明の半導体基板の製造方法は、前記ボロンの濃度が１×１０１９／ｃｍ３以上である。
【００２２】
本発明の半導体素子の製造方法は、前記半導体基板を用いた半導体素子の製造方法であって、前記半導体基板の前記多数の凹部及び前記エッチング防止層によって決められた前記半導体素子を形成すべき領域にある前記第二の半導体層及び前記酸化物層のうち、前記第二の半導体層の前記酸化物層側とは反対側の面に前記半導体素子の構成要素である第一の素子構成要素群を、前記多数の凹部を基準として形成する第一の素子構成要素群形成工程と、前記第一の素子構成要素群形成工程の後、前記第一の半導体層をエッチングして前記第一の半導体層のうち前記エッチング防止層以外を除去する第一の半導体層除去工程と、前記第一の半導体層除去工程の後、前記酸化物層の前記第二の半導体層側とは反対側の面に前記半導体素子の構成要素である第二の素子構成要素群を、前記エッチング防止層を基準として形成する第二の素子構成要素群形成工程とを含む。
【００２３】
本発明の半導体素子の製造方法は、前記半導体基板の前記多数の凹部及び前記エッチング防止層によって決められた前記半導体素子を形成すべき領域にある前記第二の半導体層及び前記酸化物層のうち、前記第二の半導体層の前記酸化物層側とは反対側の面に前記半導体素子の構成要素である第一の素子構成要素群を、前記多数の凹部を基準として形成する第一の素子構成要素群形成工程と、前記第一の素子構成要素群形成工程の後、前記第一の半導体層をＫＯＨをエッチャントとするエッチングを行って前記第一の半導体層のうち前記エッチング防止層以外を除去する第一の半導体層除去工程と、前記第一の半導体層除去工程の後、前記酸化物層の前記第二の半導体層側とは反対側の面に前記半導体素子の構成要素である第二の素子構成要素群を、前記エッチング防止層を基準として形成する第二の素子構成要素群形成工程とを含む。
【発明の効果】
【００２４】
本発明によれば、半導体基板の表裏に素子構造を作りこむような半導体素子の製造時に、表裏の素子構造の位置合わせを簡単な構成で高精度に行うことが可能な半導体基板を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図面を参照して説明する。
【００２６】
（第一実施形態）
図１〜図５は、本発明の実施形態である半導体基板の製造工程における各工程での断面を示す図である。
まず、図１に示すようなＳＯＩ（Silicon on Insulator）基板を準備する。ＳＯＩ基板は、市販されているものを購入してきても良いし、スマートカット法やSIMOX（Separation by IMplantation of Oxygen）法等の公知の手法によって形成しても良い。図１に示すＳＯＩ基板は、半導体層の一例であるシリコン層１と、シリコン層１上に形成された酸化物層の一例であるＳｉＯ２層２と、ＳｉＯ２層２上に形成された半導体層の一例であるシリコン層３とから構成されている。
【００２７】
次に、図２に示すように、シリコン層３上に、本実施形態の半導体基板に作りこむ素子の形成位置を決めるための合わせマークを形成すべき位置に開口が設けられたマスクパターンＲをレジスト材料等によって形成する。マスクパターンＲに設ける開口形状は、どのようなものでも良いが、ここでは４μｍ×４μｍの四角形であるものとする。又、この開口は、１つの素子の形成位置に注目した場合、その形成位置を取り囲むように４μｍ間隔で多数配置されているものとするがこれに限らない。
【００２８】
次に、マスクパターンＲを介してシリコン層１の上面から内側の領域にイオン注入を行い、シリコン層１とは材質の異なる領域４を形成する。ここで注入するイオンは酸素イオンとする。次に、ＳＯＩ基板全体を９００℃以上の高温で熱して、領域４をＳｉＯ２層４’に変化させる（図３）。
【００２９】
次に、マスクパターンＲを介してエッチングを行い、マスクパターンＲの開口下方のシリコン層３及びＳｉＯ２層２を除去する。次に、マスクパターンＲを除去した後、シリコン層３を基板とするエピタキシャル成長を行う。このエピタキシャル成長により、シリコン層３及びシリコン層１の露出面上にシリコン層５が形成される（図５）。シリコン層５は、半導体結晶の成長層であれば良く、シリコン層３と同じ物質であっても異なる物質であっても良い。マスクパターンＲを介して行われたエッチングにより、エピタキシャル成長実施時の基板となるシリコン層３には、その上面からシリコン層１に向かって凹部が形成されている。このため、シリコン層５は、この凹部の形状を反映した形状となっており、シリコン層３に形成された凹部の上方に、凹部が形成された形状となっている。
【００３０】
このようにして製造した図５に示した構成の半導体基板が、裏面照射型撮像素子の製造に適した半導体基板となる。以下、この半導体基板が裏面照射型撮像素子の製造に適していることを説明するために、まずは、裏面照射型撮像素子の製造方法について説明する。
【００３１】
図６〜図９は、本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図である。
まず、図５に示した半導体基板を、シリコン層１を下側（地面側）にして固定する。シリコン層５に形成された凹部は、マスクパターンＲの開口位置と対応する位置に形成されているため、この凹部を合わせマークとして利用することができる。シリコン層１を下側にした後は、シリコン層５に形成された凹部を検出し、これを基準として、この凹部で囲まれる素子形成領域内に裏面照射型撮像素子の表面側の構成要素群を形成する。具体的には、図６に示すように、素子形成領域のシリコン層５上面の上及びその内側に、シリコン層５の下面から入射してきた光に応じてシリコン層５内で発生する電荷を蓄積するための電荷蓄積部、電荷蓄積部に蓄積された電荷を読み出してこれに応じた信号を出力するＣＣＤやＣＭＯＳ回路等の信号出力部、各種配線やパッド等の第一の素子構成要素群を公知のプロセスによって形成する。
【００３２】
裏面照射型撮像素子をＣＣＤ型とする場合、図６において、符号６は、電荷蓄積部、ＣＣＤ、出力アンプ等の構成要素であり、符号８は、ＣＣＤ駆動電極等の構成要素であり、符号９は各種配線やパッド等の構成要素である。裏面照射型撮像素子をＣＭＯＳ型とする場合、図６において、符号６は、電荷蓄積部、ＣＭＯＳ回路等の構成要素であり、符号８は、ＣＭＯＳ回路の電極等の構成要素であり、符号９は各種配線やパッド等の構成要素である。
【００３３】
次に、第一の素子構成要素群を作りこんだシリコン層５上に絶縁材料を成膜して平坦化層７を形成する。次に、図７に示すように、平坦化層７上にガラス基板等の支持基板１０を、例えばエポキシ樹脂等の接着剤によって貼り合わせる。
【００３４】
次に、図７の状態から支持基板１０が下側にくるように１８０度回転させて固定し、この状態でシリコン層１を除去するためのエッチングを行う。このとき、シリコン層１と酸化物層４’のエッチング選択比の大きなエッチャントを用いてエッチングを行う。このようなエッチング処理により、シリコン層１のエッチングは酸化物層４’で確実にストップされるため、酸化物層４’だけを残して、それ以外のシリコン層１を除去することができる（図８）。
【００３５】
シリコン層１のエッチング処理によって除去されずに残った酸化物層４’は、シリコン層５の凹部と対応する位置に形成されている。このため、酸化物層４’も合わせマークとして利用することができる。
【００３６】
シリコン層１の除去後、酸化物層４’の位置を検出し、これを規準として、この酸化物層４’で囲まれる素子形成領域内に裏面照射型撮像素子の裏面側に形成すべき分光フィルタやマイクロレンズ等の第二の素子構成要素群を形成する。具体的には、図９に示すように、酸化物層４’で決まる素子形成領域のＳｉＯ２層２上にシリコン層５内に形成した電荷蓄積層に対応する分光フィルタを配列した分光フィルタ層１１を公知のプロセスによって形成し、この分光フィルタ層１１上に、電荷蓄積層に光を集光するための光学系であるマイクロレンズ１２を公知のプロセスによって形成する。尚、分光フィルタ層１１又は光学系の形成は、仕様によって自由に省略することが可能である。この後、ダイシング工程によって素子形成領域を分離して、分離した部分をパッケージングすることで、裏面照射型撮像素子チップの製造を完了する。
【００３７】
図５に示した半導体基板のシリコン層５に形成された凹部と酸化物層４’は、共にマスクパターンＲの開口位置と対応する位置に形成されたものである。このため、シリコン層５に形成された凹部と酸化物層４’との平面視における位置は完全に一致する。又、酸化物層４’は、シリコン層５のエッチング時にそれ自体がエッチングされるのを防ぐ材質で構成されているため、裏面照射型撮像素子製造時に必要なシリコン層１のエッチング時にも、これを確実に残しておくことができる。したがって、図５に示した半導体基板を用いることで、シリコン層５に形成された凹部を基準として裏面照射型撮像素子の第一の素子構成要素群を形成し、酸化物層４’を基準として裏面照射型撮像素子の第二の素子構成要素群を形成することが可能となり、第一の素子構成要素群と第二の素子構成要素群との位置ずれを最小限に抑えた裏面照射型撮像素子を製造することができる。このため、図５に示した半導体基板は、裏面照射型撮像素子の製造に適した基板となるのである。
【００３８】
以下、本実施形態の半導体基板による利点を列挙する。
・半導体素子の製造時に、特許文献２，３に開示されているようなトレンチ形成工程及びトレンチに酸化膜を埋め込む工程等を必要とせずに、位置合わせを高精度に行うことができるため、半導体素子の製造コストを削減することができる。
・シリコン層５の凹部と酸化物層４’とが合わせマークとして機能するため、これらが熱応力によって破壊されるのを心配する必要がなくなり、高温熱処理が必要な裏面照射型撮像素子に特に有効なものとなる。
・半導体素子の表面側の素子構成要素群の形成位置基準となるシリコン層５の凹部が、該素子構成要素群の形成面に露出しているため、これを容易に検出することができると共に、半導体素子の裏面側の素子構成要素群の形成位置基準となる酸化物層４’が、該素子構成要素群の形成面から突出しているため、これを容易に検出することができる。したがって、特許文献１に開示された方式に比較して合わせマークの検出精度を高くすることができる。
・半導体素子の裏面側の素子構成要素群の形成位置基準となる酸化物層４’の形状を、イオン注入時のイオン打ち込みドーズ量やイオン打ち込み深さによって容易に調整することができるため、望ましいマーク形状を実現することができる。
【００３９】
尚、以上の説明では、図４に示したように、酸化物層４’を形成した後に、マスクパターンＲの開口下方のシリコン層３及びＳｉＯ２層２を全て除去するものとしたが、これは全て除去する必要はなく、シリコン層５に凹部を形成するためには、マスクパターンＲの開口下方のシリコン層３の一部を少なくとも除去しておけば十分である。この場合、シリコン層３の一部だけを除去することは技術的には容易ではないため、ＳｉＯ２層２がストッパとなるようなエッチングを行ってマスクパターンＲの開口下方のシリコン層３を全て除去する方法が現実的である。シリコン層５に形成した凹部の検出精度を高める（シリコン層５の凹部の深さを大きくする）という観点から言えば、図４に示すように、シリコン層１が露出するまでエッチングを行うことが好ましい。
【００４０】
又、以上の説明では、シリコン層３の厚みが薄いために、図４に示した状態から、シリコン層３を基板とするエピタキシャル成長を行ってシリコン層５を形成しているが、シリコン層３の厚みが裏面照射型撮像素子に適した十分な厚み（例えば１０μｍ）になっているのであれば、エピタキシャル成長工程は不要である。この場合でも、マスクパターンＲの開口下方のシリコン層３の一部を少なくとも除去して、シリコン層３に凹部を作っておけば、この凹部を合わせマークとして利用することが可能である。
【００４１】
又、以上の説明では、イオン注入を行った後に、シリコン層３に凹部を形成するものとしたが、この順番は逆であっても良い。
【００４２】
又、以上の説明では、酸素イオンを注入することで、合わせマークとして機能する酸化物層４’を形成するものとしたが、酸素イオンの代わりにボロンイオンを注入し、イオン注入後の熱処理工程を省略して半導体基板を製造しても良い。この半導体基板を用いる場合、裏面照射型撮像素子を形成する際に必要なシリコン層１のエッチング時に、エッチャントとしてＫＯＨ（水酸化カリウム）を用いることで、ボロンイオンが注入された領域を残したまま、シリコン層１を除去することができ、ボロンイオンが注入された領域を合わせマークとして利用することが可能である。
【００４３】
図１０は、ＫＯＨをエッチャントとしたときの、ボロン濃度と、ボロン拡散Ｓｉ層のシリコンに対する相対エッチングレートとの関係を示した図である。図１０に示したように、ボロン濃度が１×１０１９／ｃｍ３付近から相対エッチングレートは急激に低下し始め、ボロン拡散Ｓｉ層がエッチングされなくにくくなることが分かる。このため、ボロンイオンを注入する際には、後のＫＯＨを用いたエッチング工程においてボロンが注入された領域が残り易くなるように、ボロン濃度を１×１０１９／ｃｍ３以上にしておくことが好ましい。
【００４４】
又、裏面照射型撮像素子に限らず、シリコン層５のＳｉＯ２層２側とは反対側の面と、ＳｉＯ２層２のシリコン層５側とは反対側の面とに素子を形成することが必要な半導体素子、つまり、表面とその反対の裏面とに素子を形成し、表面の素子と裏面の素子との位置合わせ精度が求められるような半導体素子であれば、図５に示した半導体基板を用いることが有効となる。
【００４５】
図１１は、このような半導体素子の構成例を示した図である。図１１に示した半導体素子は、図５に示した半導体基板のシリコン層５上面に表面素子構成要素群を形成した後、支持基板としてシリコン基板をファンデルワールス力で接着する。そして、支持基板を下にしてシリコン層１を除去する。このとき、酸化物層４’が露出した時点でエッチングを終了させておき、除去されずに残ったシリコン層１内及び上にＴＦＴ等の裏面素子構成要素群を形成して半導体素子を製造することができる。この場合、裏面素子構成要素群を形成するシリコン層は、シリコン層１を完全に除去した後に、低温形成ポリシリコンやアモルファスシリコン、又はそれらをレーザアニールしたシリコン結晶等を形成したものであっても良い。
【００４６】
このように、本実施形態の半導体基板は裏面照射型撮像素子に限らず有効となるが、裏面照射型撮像素子の場合は、表面照射型撮像素子と比較して画素サイズを微細化することができるという利点があり、この利点を活かすためには、分光フィルタやマイクロレンズの形状精度及び位置合わせ精度の向上が必須である。したがって、裏面照射型撮像素子を製造する場合には、本実施形態の半導体基板を用いることが特に有効となる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態である半導体基板の製造工程における各工程での断面を示す図
【図２】本発明の実施形態である半導体基板の製造工程における各工程での断面を示す図
【図３】本発明の実施形態である半導体基板の製造工程における各工程での断面を示す図
【図４】本発明の実施形態である半導体基板の製造工程における各工程での断面を示す図
【図５】本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図
【図６】本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図
【図７】本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図
【図８】本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図
【図９】本発明の半導体素子の一例である裏面照射型撮像素子の製造工程の各工程における断面図
【図１０】ＫＯＨをエッチャントとしたときの、ボロン濃度と、ボロンのシリコンに対する相対エッチングレートとの関係を示した図
【図１１】本発明の半導体素子の別の構成例を示す断面図
【符号の説明】
【００４８】
１，３  シリコン層
２  ＳｉＯ２層
４’  エッチング防止層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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