(57)【要約】【課題】個々のメモリセルに流れる電流ばらつきが大きい場合や、不良率が高い場合、あるいは、個々のメモリセルの特性が製品出荷後に変動しても、不良率を低く抑えることができる半導体記憶装置を提供する。【解決手段】この半導体記憶装置は、１個のメモリセルからなる３つのメモリセル部１００,１０１,１０２がメモリセルブロックを構成し、このメモリセルブロックにデータを記憶させることができる。このため、個々のメモリセルでの消去状態と書き込み状態での電流値の差が小さくても、データ０とデータ１とでメモリブロックの第２のメモリセル部１０１のノード１０４に流れる電流値の差を大きくすることができる。したがって、メモリセルの情報を正確に読み出すことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１、第２、第３のメモリセル部を備え、
上記第１、第２、第３のメモリセル部は、それぞれ、１個のメモリセルもしくは並列に接続した複数個のメモリセルを有し、
上記第１のメモリセル部は、一端が第１の電源に接続されると共に他端が上記第２および第３のメモリセル部の一端に接続され、かつ、上記第３のメモリセル部の他端が第２の電源に接続され、
上記第２のメモリセル部の他端から電流を読み出すことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１から第３のメモリセル部は、それぞれ、並列に接続した複数個のメモリセルを有することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記第２のメモリセル部が有するメモリセルの個数が、上記第１のメモリセル部が有するメモリセルの個数以上であると共に上記第３のメモリセル部が有するメモリセルの個数以上であることを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
上記第３のメモリセル部が有するメモリセルの個数が、上記第１のメモリセル部が有するメモリセルの個数以上であると共に上記第２のメモリセル部が有するメモリセルの個数以上であることを特徴とする半導体記憶装置。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体記憶装置において、
読み出し回路を備え、
上記読み出し回路の入力に上記第２のメモリセル部の他端を接続したことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記読み出し回路が、片ラッチ回路であることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記第１のメモリセル部の一端と上記第１の電源との間に接続された第１のトランジスタと、
上記片ラッチ回路を構成するインバータのＰチャネルトランジスタと上記第１の電源との間に接続された第２のトランジスタとを有することを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置において、
上記片ラッチ回路の両端の電圧をリセットするトランジスタを有することを特徴とする半導体記憶装置。
【請求項９】
請求項５に記載の半導体記憶装置において、
上記読み出し回路が、カレントミラー回路を有することを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
上記カレントミラー回路の２つの入力のうちの一方の入力に接続された第１のメモリセルブロックと、
上記カレントミラー回路の２つの入力のうちの他方の入力に接続された第２のメモリセルブロックとを備え、
上記第１、第２のメモリセルブロックは、それぞれ、上記第１、第２、第３のメモリセル部を有することを特徴とする半導体記憶装置。
【請求項１１】
請求項５に記載の半導体記憶装置において、
上記読み出し回路が、差動増幅回路を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
上記差動増幅回路の２つの入力のうちの一方の入力に接続された第１のメモリセルブロックと、
上記差動増幅回路の２つの入力のうちの他方の入力に接続された第２のメモリセルブロックとを備え、
上記第１、第２のメモリセルブロックは、それぞれ、上記第１、第２、第３のメモリセル部を有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１から請求項１２までのいずれか一項に記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、より詳しくは、セル電流の変化を利用して情報を記憶できる機能を備えたフラッシュメモリセル等の不揮発性メモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード(プログラム)記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリ等のような不揮発性の半導体記憶素子を備えた半導体記憶装置が多く利用されている。さらに、液晶パネルなど、ガラス基板上にも不揮発性メモリを搭載することが考えられている。
【０００３】
このような不揮発性メモリで構成したメモリセルは、記憶状態に応じたセル電流の違いを利用して情報を記憶するものである。この不揮発性メモリで構成したメモリセルは、構造上、個々のメモリセルの間で書き込み時間に差があったり、消去セル電流がばらつくなど、セル特性のばらつきが大きい。特に、ガラス基板の上に形成されたメモリセルは、特性ばらつきが大きいので、極端に特性の悪いメモリセルは不良品として選別する必要がある。
【０００４】
しかし、メモリ部分のみに生じた不良によって、このメモリ部分に一体化された液晶パネル部分をも不良品とするのは、効率が大変悪い。
【０００５】
また、ディスターブ(他のメモリセルへのアクセスによる外乱)や、エンデュランス(書き換え回数の増加によるメモリセルの書き換え特性の劣化)、リテンション(温度変化や経時変化等による蓄積情報の保持特性)等の影響は、個々のメモリセルに対して、互いに異なる度合いで及ぶので、製品が市場に出てから不良を起こすという問題が生じる。
【０００６】
従来のメモリセル不良に対する代表的な解決手法としては、ヒューズを用いる半導体記憶装置(特許文献１(特開２００２−７４９７９号公報)参照)、不揮発性メモリを用いて冗長メモリセルに置換する半導体記憶装置(特許文献２(特開２００２−３５８７９４号公報)参照)が提案されている。
【０００７】
しかしながら、上記従来のヒューズを用いた半導体記憶装置は、ウェハテスト後、ヒューズをレーザ等で切断する必要があるので、スループットが悪くなる上に、ヒューズ部分の面積がチップ面積を増大させる。一方、上記従来の不揮発性メモリを用いて冗長メモリセルに置換する半導体記憶装置は、冗長置換アドレスを記憶させる不揮発性メモリ自身の歩留まりが悪いと、救済効率が悪い。また、出荷後に不揮発性メモリの特性が変動するため、再書き込み等のアフタケアが必要であった。
【特許文献１】特開２００２−７４９７９号公報
【特許文献２】特開２００２−３５８７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、この発明の課題は、個々のメモリセルに流れる電流ばらつきが大きい場合や、不良率が高い場合、あるいは、個々のメモリセルの特性が製品出荷後に変動しても、不良率を低く抑えることができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明の半導体記憶装置は、第１、第２、第３のメモリセル部を備え、
上記第１、第２、第３のメモリセル部は、それぞれ、１個のメモリセルもしくは並列に接続した複数個のメモリセルを有し、
上記第１のメモリセル部は、一端が第１の電源に接続されると共に他端が上記第２および第３のメモリセル部の一端に接続され、
上記第３のメモリセル部の他端が第２の電源に接続され、
上記第２のメモリセル部の他端から電流を読み出すことを特徴としている。
【００１０】
この発明の半導体記憶装置によれば、少なくとも１個のメモリセルを含む３つのメモリセル部がメモリセルブロックを構成し、このメモリセルブロックにデータを記憶させることができる。このため、個々のメモリセルでの消去状態と書き込み状態での電流値の差が小さくても、消去状態(例えばデータ０)と書き込み状態(例えばデータ１)との間でメモリブロックの第２のメモリセル部の他端に流れる電流値の差を大きくすることができる。したがって、この発明によれば、メモリセルの情報を正確に読み出すことができる。
【００１１】
また、一実施形態の半導体記憶装置は、上記第１から第３のメモリセル部は、それぞれ、並列に接続した複数個のメモリセルを有する。
【００１２】
この実施形態によれば、少なくとも２個のメモリセルを含む３つのメモリセル部がメモリセルブロックを構成し、このメモリセルブロックにデータを記憶させることができる。このため、個々のメモリセルでの消去状態と書き込み状態での電流値の差が小さくても、消去状態(例えばデータ０)と書き込み状態(例えばデータ１)との間でメモリブロックの第２のメモリセル部の他端に流れる電流値の差を大きくすることができる。したがって、この実施形態によれば、少数のメモリセルに消去不良や書き込み不良があっても、メモリセルブロックの情報を正確に読み出すことができる。
【００１３】
また、一実施形態の半導体記憶装置は、上記第２のメモリセル部が有するメモリセルの個数が、上記第１のメモリセル部が有するメモリセルの個数以上であると共に上記第３のメモリセル部が有するメモリセルの個数以上である。
【００１４】
この実施形態によれば、第２のメモリセル部のメモリセル個数が第１または第３のメモリセル部のメモリセル個数よりも少ない場合に比べて、データ０とデータ１との間の電流値の分離の程度(読み出しウィンドウ)を大きくすることができる。この読み出しウィンドウは、データ０とデータ１との間の電流差(オンオフ電流差)や電流ばらつきの因子を含んでいる。よって、この実施形態によれば、読み出しマージンを向上でき、リテンション(温度変化や経時変化等による蓄積情報の保持特性)によるメモリセルの特性劣化の影響を小さくすることができる。
【００１５】
また、一実施形態の半導体記憶装置は、上記第３のメモリセル部が有するメモリセルの個数が、上記第１のメモリセル部が有するメモリセルの個数以上であると共に上記第２のメモリセル部が有するメモリセルの個数以上である。
【００１６】
この実施形態によれば、第３のメモリセル部のメモリセル個数が第１または第２のメモリセル部のメモリセル個数よりも少ない場合に比べて、データ０とデータ１の電流比(オンオフ電流比)が大きくなり、読み出しマージンを向上させることができる。
【００１７】
また、一実施形態の半導体記憶装置は、読み出し回路を備え、上記読み出し回路の入力に上記第２のメモリセル部の他端を接続した。
【００１８】
この実施形態によれば、第２のメモリセル部からの電流が読み出し回路に入力される。ここで、少なくとも１個のメモリセルを含む３つのメモリセル部で構成されるメモリセルブロックでは、個々のメモリセルの消去状態と書き込み状態での電流値の差が小さくても、消去状態(例えばデータ０)と書き込み状態(例えばデータ１)との間でメモリブロックから流れる電流値の差が大きくなるので、読み出し回路によって、メモリセルの情報を正確に読み出すことができる。
【００１９】
また、一実施形態の半導体記憶装置は、読み出し回路が、片ラッチ回路であることを特徴としている。
【００２０】
この実施形態によれば、片ラッチ回路を読み出し回路としているので、電源投入時に自動的にデータを読み出すことができ、タイミングが不要で、規模の小さな回路で構成することができる。
【００２１】
また、一実施形態の半導体記憶装置は、上記第１のメモリセル部の一端と上記第１の電源との間に接続された第１のトランジスタと、上記片ラッチ回路を構成するインバータのＰチャネルトランジスタと上記第１の電源との間に接続された第２のトランジスタとを有する。
【００２２】
この実施形態によれば、上記第１および第２のトランジスタをオン,オフ制御することにより、半導体記憶装置(メモリセルブロック,片ラッチ回路)の動作の開始,終了を制御できる。よって、電源を立ち上げた後、電源が安定してから半導体記憶装置の回路動作を開始させることにより、電源のノイズをカットして誤動作を防止できる。また、読み出しが終了した後は、回路動作を止めて、メモリセルに電流が流れる時間を最小限にすることができるので、リードディスターブによるメモリセルの特性劣化を防ぐことができる。
【００２３】
また、一実施形態の半導体記憶装置は、片ラッチ回路の両端の電圧をリセットするトランジスタを有する。
【００２４】
この実施形態によれば、リセットトランジスタによって、片ラッチ回路の入出力をリセットするので、フローティングノードをなくして、より確実な回路動作を実現できる。
【００２５】
また、一実施形態の半導体記憶装置は、読み出し回路が、カレントミラー回路を有する。
【００２６】
この実施形態によれば、半導体メモリで用いられるカレントミラー回路を読み出し回路としているので、読み出しの精度を容易に高めることができる。
【００２７】
また、一実施形態の半導体記憶装置は、上記カレントミラー回路の２つの入力のうちの一方の入力に接続された第１のメモリセルブロックと、上記カレントミラー回路の２つの入力のうちの他方の入力に接続された第２のメモリセルブロックとを備え、上記第１、第２のメモリセルブロックは、それぞれ、上記第１、第２、第３のメモリセル部を有する。
【００２８】
この実施形態によれば、読み出し回路をなすカレントミラー回路が、第１,第２のメモリセルブロックから相補的にデータを読み出すので、読み出しマージンを大きくできる。
【００２９】
また、一実施形態の半導体記憶装置は、読み出し回路が、差動増幅回路である。
【００３０】
この実施形態によれば、半導体メモリで用いられる差動増幅回路を読み出し回路としているので、読み出しの精度を容易に高めることができる。
【００３１】
また、一実施形態の半導体記憶装置は、上記差動増幅回路の２つの入力のうちの一方の入力に接続された第１のメモリセルブロックと、上記差動増幅回路の２つの入力のうちの他方の入力に接続された第２のメモリセルブロックとを備え、上記第１、第２のメモリセルブロックは、それぞれ、上記第１、第２、第３のメモリセル部を有する。
【００３２】
この実施形態によれば、読み出し回路をなす差動増幅回路が、第１,第２のメモリセルブロックから相補的にデータを読み出すので、読み出しマージンを大きくできる。
【００３３】
また、一実施形態の電子機器は、上記半導体記憶装置を備える。
【００３４】
上記実施形態によれば、比較的簡単な構成によって、メモリ部分の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる上記半導体記憶装置を備えるので、信頼性の高い電子機器が得られる。
【発明の効果】
【００３５】
この発明の半導体記憶装置は、個々のメモリセルの消去状態と書き込み状態での電流値の差が小さくても、また、少数のメモリセルに消去不良や書き込み不良があっても、少なくとも１個のメモリセルを含む３つのメモリセル部で構成されるメモリセルブロックに、１ビットのデータを記憶させることで、消去状態(例えばデータ０)と書き込み状態(例えばデータ１)との間でメモリブロックから流れる電流値の差を大きくして、メモリセルの情報を正確に読み出すことができる。よって、メモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、メモリセルの情報を正確に読み出すことができる。
【発明を実施するための最良の形態】
【００３６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３７】
(第１の実施の形態)
図１は、この発明の第１実施形態の半導体記憶装置を示す回路図である。この半導体記憶装置は、第１のメモリセル部としての第１のメモリセル１００と、第２のメモリセル部としての第２のメモリセル１０１と、第３のメモリセル部としての第３のメモリセル１０２とを備える。第１のメモリセル１００と第２のメモリセル１０１は、第１のノード１０３と第２のノード１０４との間で直列に接続されている。すなわち、第１のメモリセル１００の一端が第１のノード１０３に接続されていると共に第１のメモリセル１００の他端が第２のメモリセル１０１の一端に接続されている。この第２のメモリセル１０１の他端は第２のノード１０４に接続されている。また、第１のメモリセル１００の他端ドレインと第２のメモリセル１０１の一端との接続点に第３のメモリセル１０２の一端が接続され、第３のメモリセル１０２の他端が第３のノード１０５に接続されている。
【００３８】
上記第１のノード１０３は、第１の電源(図示せず)に接続されて、この第１の電源から電源電圧Ｖcc(例えば３Ｖ)が印加される。また、第２のノード１０４は、後述する読み出し回路に接続される。また、第３のノード１０５は、第２の電源(図示せず)に接続されて、この第２の電源からグランド電位(例えば０Ｖ)が与えられる。
【００３９】
この実施形態では、上記第１〜第３のメモリセル１００〜１０２で構成されるメモリセルブロックに、１ビットの情報を記憶させる。なお、各メモリセル１００,１０１,１０２は、不揮発性メモリで構成されている。
【００４０】
この実施形態では、例えば、上記メモリセルブロックに記憶させる情報がデータ０である場合は、第１のメモリセル１００と第２のメモリセル１０１が消去状態である一方、第３のメモリセル１０２は書き込み状態である。そして、このデータ０のときは、第１,第２のメモリセル１００,１０１に流れる電流は、第３のメモリセル１０２に流れる電流よりも大きい。一方、上記メモリセルブロックに記憶させる情報がデータ１である場合は、第１のメモリセル１００と第２のメモリセル１０１が書き込み状態である一方、第３のメモリセル１０２は消去状態である。このデータ１のときは、第１,第２のメモリセル１００,１０１に流れる電流は、第３のメモリセル１０２に流れる電流よりも小さい。
【００４１】
上述のように、この実施形態では、第２のノード１０４を、上記読み出し回路に接続し、この第２のノード１０４に流れる電流をセンシングすることとした。この実施形態では、個々のメモリセル１００,１０１,１０２における消去状態に対応する電流値と書き込み状態に対応する電流値との電流差よりも、３つのメモリセル１００,１０１,１０２で構成されるメモリセルブロックにおける消去状態に対応する電流値と書き込み状態に対応する電流値との電流差を大きくしている。これにより、上記読み出し回路のマージンを大きくして、不良率を下げるようにしている。以下、より詳細に説明する。
【００４２】
まず、単体の第１のメモリセル１００に電源電圧Ｖccを与えたときに流れる電流をＩ１とし、単体の第２のメモリセル１０１に電源電圧Ｖccを与えたときに流れる電流をＩ２とし、単体の第３のメモリセル１０２に電源電圧Ｖccを与えたときに流れる電流をＩ３とする。すると、この第１実施形態において、第２のノード１０４に流れる電流Ｉ４は、次式(１)で表される。
Ｉ４＝Ｉ１・Ｉ２／(Ｉ１＋Ｉ３)          … (１)
【００４３】
ここで、第１,第２,第３のメモリセル１００,１０１,１０２は、それぞれ、消去状態のときに流れる電流をＩｅとし、書き込み状態のときに流れる電流をＩｐとする。すると、上記メモリセルブロックに記憶させる情報がデータ０のときに、第２のノード１０４に流れる電流Ｉ４(０)は、第１,第２のメモリセル１００,１０１が消去状態で第３のメモリセル１０２が書き込み状態であることから、次式(２)で表される。
Ｉ４(０)＝Ｉｅ・Ｉｅ／(Ｉｅ＋Ｉｐ)      … (２)
【００４４】
一方、上記メモリセルブロックに記憶させる情報がデータ１のときに、第２のノード１０４に流れる電流Ｉ４(１)は、次式(３)で表される。
Ｉ４(１)＝Ｉｐ・Ｉｐ／(Ｉｐ＋Ｉｅ)      … (３)
【００４５】
ここで、代表的な値として、消去状態のときに流れる電流Ｉｅ＝４０μＡ、書き込み状態のときに流れる電流Ｉｐ＝２０μＡであり、オンオフ比 ＝Ｉｅ／Ｉｐ＝２ である一例では、データ１の場合に、第２のノード１０４に流れる電流Ｉ４(１)は、上式(２)から次式(４)となる。一方、データ０の場合に、第２のノード１０４に流れる電流Ｉ４(０)は、上式(３)から次式(５)となる。
Ｉ４(０)＝２６.７μＡ                   … (４)
Ｉ４(１)＝６.７μＡ                     … (５)
【００４６】
したがって、第２のノード１０４を通して読み出し回路に流れる電流のオンオフ比は、上式(４),(５)から次式(６)となる。
Ｉ４(０)／Ｉ４(１)＝４                  … (６)
【００４７】
つまり、この実施形態によれば、メモリセル１００,１０１,１０２のうちのいずれか単体でのオンオフ比Ｉｅ／Ｉｐ＝２に比べて、２倍のオンオフ比が得られる。そして、読み出し回路はオンオフ比が大きいほどマージンが大きくなるので、この場合、読み出し回路のマージンが、２倍に改善されることとなる。
【００４８】
なお、上記読み出し回路は、具体的一例として後述する図３や図１１に示した片ラッチ回路でもよいし、図４,図５に示すような、半導体メモリでよく用いられるカレントミラー回路、あるいは、図６,図７に示すような差動増幅回路などで構成してもよい。よって、上記読み出し回路は特に限定するものではない。図４および図６に示す回路は良く知られた回路であり、読み出しの精度をより容易に高めることができる。また、図５および図７に示す回路では、メモリセルの全個数は多くなるものの、相補的にデータを読み出すので、読み出しマージンは大きくできる。
【００４９】
図４に示す読み出し回路の具体的一例では、上記３つのメモリセル１００,１０１,１０２で構成されるメモリセルブロック３００の第２のノード１０４にトランジスタ４０１が接続され、このトランジスタ４０１のゲートにバイアス電圧が印加される。また、第２のノード１０４とトランジスタ４０１との接続点４０３にトランジスタ４０８、カレントミラー回路４０２、トランジスタ４０９が接続されている。このカレントミラー回路４０２により、上記接続点４０３の電圧に応じた電流がトランジスタ４０５,４０６に流れる。これにより、図４の回路では、トランジスタ４０８のゲートに入力される接続点４０３の電圧とトランジスタ４０９のゲートに入力される基準電圧との差に応じた電流が出力線４０７に流れる。よって、この出力線４０７に流れる電流でもって、接続点４０３の電圧、第２のノード１０４に流れる電流を検出できる。なお、トランジスタ４１０のゲートに入力する信号ＳＡＮによって、この読み出し回路の動作のオンとオフを制御できる。
【００５０】
また、図６に示す読み出し回路の具体的一例では、上記３つのメモリセル１００,１０１,１０２で構成されるメモリセルブロック３００の第２のノード１０４にトランジスタ６０１を介して差動増幅回路６０２が接続されている。この差動増幅回路６０２は、第２のノード１０４からトランジスタ６０１を経由して入力される電圧と、トランジスタ６０３から入力される電圧との差を増幅した電圧が出力線６０５に出力される。なお、トランジスタ６０６,６０７のゲートに入力する信号ＳＡＮ＃,ＳＡＮによって、この読み出し回路の動作のオンとオフを制御できる。
【００５１】
また、図５に示す読み出し回路の具体的一例は、図４に示す一例の変形例に相当し、トランジスタ５０２に、上記３つのメモリセル１００,１０１,１０２で構成される第２のメモリセルブロック５０１の第２のノード５０４が接続され、この第２のノード５０４とトランジスタ５０２との接続点５０５にトランジスタ４０９のゲートが接続されている点が、図４の一例と異なる。この図５に示す読み出し回路では、第１,第２のメモリセルブロック３００,５０１のうちの一方にデータ０(またはデータ１)を記憶させると共に、両者のうちの他方にデータ１(またはデータ０)を記憶させる。これにより、読み出し回路を構成するカレントミラー回路４０２によって、第１,第２のメモリセルブロック３００,５０１から相補的にデータを読み出すので、読み出しマージンを大きくできる。
【００５２】
また、図７に示す読み出し回路の具体的一例は、図６に示す一例の変形例に相当し、トランジスタ６０３に、３つのメモリセル１００,１０１,１０２で構成される第２のメモリセルブロック７０１の第２のノード７０４が接続されている点が、図６の一例と異なる。この図７に示す読み出し回路では、第１,第２のメモリセルブロック３００,７０１のうちの一方にデータ０(またはデータ１)を記憶させると共に、両者のうちの他方にデータ１(またはデータ０)を記憶させる。これにより、読み出し回路を構成する差動増幅回路６０２によって、第１,第２のメモリセルブロック３００,７０１から相補的にデータを読み出すので、読み出しマージンを大きくできる。
【００５３】
なお、この実施形態において、上記データ０,１が各メモリセルの消去状態,書き込み状態とどのように対応するかという定義は適宜設定でき、この発明を限定するものではない。また、上記各メモリセルに流れる電流の大と小が、上記各メモリセルの消去状態と書き込み状態にどのように対応するかは、適宜設定でき、この発明を限定するものではない。
【００５４】
(第２の実施の形態)
図２は、この発明の第２実施形態の半導体記憶装置を示す回路図である。この半導体記憶装置は、第１のメモリセル部としての第１のメモリセル群２００と、第２のメモリセル部としての第２のメモリセル群２０１と、第３のメモリセル部としての第３のメモリセル群２０２とを備える。
【００５５】
上記第１のメモリセル群２００は並列接続されたｐ個のメモリセル２００-１〜２００−ｐで構成され、第２のメモリセル群２０１は並列接続されたｑ個のメモリセル２０１-１〜２０１−ｑで構成され、第３のメモリセル群２０２は並列接続されたｒ個のメモリセル２０２-１〜２０２−ｒで構成されている。ここで、ｐ,ｑ,ｒはそれぞれ自然数である。
【００５６】
第１のメモリセル群２００と第２のメモリセル群２０１は、第１のノード２０３と第２のノード２０４との間で直列に接続されている。すなわち、第１のメモリセル群２００の一端２００Ａが第１のノード１０３に接続されていると共に第１のメモリセル群２００の他端２００Ｂが第２のメモリセル群２０１の一端２０１Ａに接続されている。この第２のメモリセル群２０１の他端２０１Ｂは第２のノード２０４に接続されている。また、第１のメモリセル群２００の他端２００Ｂと第２のメモリセル群２０１の一端２０１Ａとの接続点に第３のメモリセル群２０２の一端２０２Ａが接続され、第３のメモリセル群２０２の他端２０２Ｂが第３のノード２０５に接続されている。
【００５７】
上記第１のノード２０３は、第１の電源(図示せず)に接続されて、この第１の電源から電源電圧Ｖcc(例えば３Ｖ)が印加される。また、第２のノード２０４は、第１実施形態で説明したような読み出し回路に接続される。また、第３のノード２０５は、第２の電源(図示せず)に接続されて、この第２の電源からグランド電位(例えば０Ｖ)が与えられる。
【００５８】
この第２実施形態では、第１〜第３のメモリセル群２００〜２０２で構成されるメモリセルブロックに、１ビットの情報を記憶させる。なお、各メモリセル群２００,２０１,２０２を構成する各メモリセル２００-１〜２００−ｐ,２０１-１〜２０１−ｑ,２０２-１〜２０２−ｒは不揮発性メモリで構成されている。
【００５９】
この実施形態では、例えば、上記メモリセルブロックに記憶させる情報がデータ０である場合は、第１のメモリセル群２００の全てのメモリセル２００-１〜２００−ｐと第２のメモリセル群２０１の全てのメモリセル２０１-１〜２０１−ｑが消去状態である。一方、第３のメモリセル群２０２の全てのメモリセル２０２-１〜２０２−ｒは書き込み状態である。
【００６０】
一方、上記メモリセルブロックに記憶させる情報がデータ１である場合は、第１のメモリセル群２００の全てのメモリセル２００-１〜２００−ｐと第２のメモリセル群２０１の全てのメモリセル２０１-１〜２０１−ｑが書き込み状態である。一方、第３のメモリセル群２０２の全てのメモリセル２０２-１〜２０２−ｒは消去状態である。
【００６１】
そして、このデータ０のときに第１,第２のメモリセル群２００,２０１に流れる電流は、データ１のときに第１,第２のメモリセル群２００,２０１に流れる電流よりも大きい。また、このデータ０のときに第３のメモリセル群２０２に流れる電流は、データ１のときに第３のメモリセル群２０２に流れる電流よりも大きい。
【００６２】
上述のように、この実施形態では、第２のノード２０４を、上記読み出し回路に接続し、この第２のノード２０４に流れる電流をセンシングすることとした。すなわち、この実施形態では、上記読み出し回路として、前述の第１実施形態において、具体的一例として挙げた図３〜図７に示す回路を採用できる。
【００６３】
次に、この第２実施形態の動作を説明する。
【００６４】
まず、単体の第１のメモリセル群２００に電源電圧Ｖccを与えたときに流れる電流をＩ５とし、単体の第２のメモリセル群２０１に電源電圧Ｖccを与えたときに流れる電流をＩ６とし、単体の第３のメモリセル群２０２に電源電圧Ｖccを与えたときに流れる電流をＩ７とする。すると、この第２実施形態において、第２のノード２０４に流れる電流Ｉ８は、次式(７)で表される。
Ｉ８＝Ｉ５・Ｉ６／(Ｉ５＋Ｉ７)              … (７)
【００６５】
ここで、第１,第２,第３のメモリセル群２００,２０１,２０２を構成する各メモリセル２００-１〜２００−ｐ,２０１-１〜２０１−ｑ,２０２-１〜２０２−ｒは、それぞれ、消去状態のときに流れる電流をＩｅとし、書き込み状態のときに流れる電流をＩｐとする。そして、第１のメモリセル群２００が有するメモリセル２００-１〜２００−ｐの個数はｐ個であり、第２のメモリセル群２０１が有するメモリセル２０１-１〜２０１−ｑの個数はｑ個であり、第３のメモリセル群２０２が有するメモリセル２０２-１〜２０２−ｒの個数はｒ個である。
【００６６】
したがって、上記メモリセルブロックに記憶させる情報がデータ０のときに、第２のノード２０４に流れる電流Ｉ８(０)は、第１,第２のメモリセル群２００,２０１が消去状態で第３のメモリセル２０２が書き込み状態であることから、次式(８)で表される。
Ｉ８(０)＝ｐ・Ｉｅ・ｑ・Ｉｅ／(ｐ・Ｉｅ＋ｒ・Ｉｐ)    … (８)
【００６７】
一方、上記メモリセルブロックに記憶させる情報がデータ１のときに、第２のノード２０４に流れる電流Ｉ８(１)は、次式(９)で表される。
Ｉ８(１)＝ｐ・Ｉｐ・ｑ・Ｉｐ／(ｐ・Ｉｐ＋ｒ・Ｉｅ)    … (９)
【００６８】
ここで、代表的な値として、消去状態のときに流れる電流Ｉｅ＝４０(μＡ)、書き込み状態のときに流れる電流Ｉｐ＝２０(μＡ)であり、オンオフ比＝Ｉｅ／Ｉｐ＝２である一例を説明する。この一例の場合に、上式(８),(９)により、データ０の場合に第２のノード２０４に流れる電流Ｉ８(０)、データ１の場合に第２のノード２０４に流れる電流Ｉ８(１)、オンオフ比Ｉ８(０)／Ｉ８(１)を算出した値(μＡ)を、図８の一覧表に示す。図８の一覧表では、第１のメモリセルセル群２００が有するメモリセル２００-１〜２００−ｐの個数ｐ、第２のメモリセルセル群２０１が有するメモリセル２０１-１〜２０１−ｑの個数ｑ、
第３のメモリセルセル群２０２が有するメモリセル２０２-１〜２０２−ｒの個数ｒの各組み合せ例に対して、電流Ｉ８(０)、電流Ｉ８(１)、オンオフ比Ｉ８(０)／Ｉ８(１)、オンオフ電流差Ｉ８(０)−Ｉ８(１)、読み出しウィンドウＷ(ｅ−ｐ)を示している。なお、読み出しウィンドウＷ(ｅ−ｐ)は、次式(１０)で算出される値である。
{Ｉ８(０)−Ｉ８(１)}/{Ｉ８(０)１／２＋Ｉ８(１)１／２}    … (１０)
【００６９】
図８の一覧表に示すいずれの組み合せ例でも、オンオフ比Ｉ８(０)/Ｉ８(１)は、メモリセル単体のオンオフ比２よりも大きい。そして、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合は、オンオフ比が最大になるのは、次のような場合である。
【００７０】
すなわち、メモリセルの合計個数が４個の場合においては、ｐ＝１、ｑ＝１、ｒ＝２の組合せのときに、オンオフ比が最大値５となる。また、メモリセルの合計個数が５個の場合においては、ｐ＝１、ｑ＝１、ｒ＝３の組み合せのときに、オンオフ比が最大値５.６となる。また、メモリセルの合計個数が６個の場合においては、ｐ＝１、ｑ＝１、ｒ＝４の組み合せのときに、オンオフ比が最大値６となる。また、メモリセルの合計個数が７個の場合においては、ｐ＝１、ｑ＝１、ｒ＝５の組み合せのときに、オンオフ比が最大値６.２８となる。よって、メモリセルの合計個数が同じ組み合せ例のうちで、オンオフ比を大きくするためには、第１,第２のメモリセル群２００,２０１の個数ｐ,ｑよりも第３のメモリセル群２０２の個数ｒを多くすることが有効であることが分かる。
【００７１】
また、読み出し回路の特性によっては、オンオフ比よりも、オンオフ電流差{Ｉ８(０)−Ｉ８(１)}が読み出しマージンを増加させるのに有効な場合がある。
【００７２】
この場合は、図８の一覧表によれば、メモリセルの合計個数が同じ一例同士の比較において、オンオフ電流差{Ｉ８(０)−Ｉ８(１)}の値が最も大きくなるのは、次のような場合である。すなわち、メモリセルの合計個数が４個の場合においては、ｐ＝１、ｑ＝２、ｒ＝１の組み合せのときに、オンオフ電流差が最大値４０μＡとなる。また、メモリセルの合計個数が５個の場合においては、ｐ＝１、ｑ＝３、ｒ＝１のときに、オンオフ電流差が最大値６０μＡとなる。また、メモリセルの合計個数が６個の場合においては、ｐ＝１、ｑ＝４、ｒ＝１のときに、オンオフ電流差が最大値８０μＡとなる。また、メモリセルの合計個数が７個の場合においては、ｐ＝１、ｑ＝５、ｒ＝１のときに、オンオフ電流差が最大値１００μＡとなる。よって、メモリセルの合計個数が同じ組み合せ例のうちで、オンオフ電流差{Ｉ８(０)−Ｉ８(１)}を大きくするためには、第１,第３のメモリセル群２００,２０２の個数ｐ,ｒよりも第２のメモリセル群２０１の個数ｑを多くすることが有効であることが分かる。
【００７３】
また、読み出し回路の特性によっては、データ０のときのオン電流Ｉ８(０)のばらつきの裾野とデータ１のときのオフ電流Ｉ８(１)のばらつきの裾野とができるだけ離れていることが重要な場合がある。これは「読み出しウィンドウ」と呼ばれている。一般に、ばらつきは、絶対値の平方根に比例するため、ここでは、便宜上、読み出しウィンドウＷ(ｅ−ｐ)を次式(１０)で定義する。
{Ｉ８(０)−Ｉ８(１)}/{Ｉ８(０)１／２＋Ｉ８(１)１／２}    … (１０)  
【００７４】
図８の一覧表から分かるように、メモリセルの合計個数が同じ一例同士の比較において、読み出しウィンドウＷ(ｅ−ｐ)の値が最も大きくなるのは、メモリセルの合計個数が４個の場合には、ｐ＝１、ｑ＝２、ｒ＝１のときで、読み出しウィンドウＷ(ｅ−ｐ)は３.６５である。また、メモリセルの合計個数が５個の場合には、ｐ＝１、ｑ＝３、ｒ＝１のときに、読み出しウィンドウＷ(ｅ−ｐ)は最大値４.４７になる。また、メモリセルの合計個数が６個の場合には、ｐ＝１、ｑ＝４、ｒ＝１のときに、読み出しウィンドウＷ(ｅ−ｐ)が最大値５.１６になる。また、メモリセルの合計個数が７個の場合には、ｐ＝１、ｑ＝５、ｒ＝１のときに、読み出しウィンドウウＷ(ｅ−ｐ)が最大値５.７７になる。
【００７５】
よって、メモリセルの合計個数が同じ組み合せ例のうちで、読み出しウィンドウＷ(ｅ−ｐ)を大きくするためには、第１,第３のメモリセル群２００,２０２の個数ｐ,ｒよりも第２のメモリセル群２０１の個数ｑを多くすることが有効であることが分かる。
【００７６】
なお、この実施形態において、上記データ０,１が各メモリセルの消去状態,書き込み状態とどのように対応するかという定義は適宜設定でき、この発明を限定するものではない。また、上記各メモリセルに流れる電流の大と小が、上記各メモリセルの消去状態と書き込み状態にどのように対応するかは、適宜設定でき、この発明を限定するものではない。
【００７７】
次に、図９Ａ,図９Ｂを参照して、上記第２実施形態において、第１〜第３の３つのメモリセル群２００,２０１,２０２のうちのいずれか１つのメモリセル群において、消去不良(電流が流れない不良)の１つのメモリセルが発生した場合(１)の動作を説明する。そして、その次に、図１０Ａ,図１０Ｂを参照して、書き込み不良(電流が大きい消去状態のままの不良)の１つのメモリセルが発生した場合(２)の動作を説明する。
【００７８】
出荷テストで、上記(１)または(２)のような不良メモリセルが見つかった場合でも、半導体記憶装置を不良品とせずに出荷することができれば、同じ基板上に組み込まれた製品全体の歩留まりを上げることができる。
【００７９】
この半導体記憶装置では、第１,第２,第３の各メモリセル群２００,２０１,２０２が、２個以上のメモリセルを有する場合について説明する。また、ここでは、消去不良のメモリセルまたは書き込み不良のメモリセルが１ビット構成あたり１個だけ存在している場合に良品として許すような条件の基での各メモリセル個数ｐ,ｑ,ｒの組み合せの好ましい一例を説明する。
【００８０】
図９Ａ,図９Ｂに、第１,第２,第３のメモリセル群２００,２０１,２０２のうちのいずれか１つのメモリセル群に消去不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(０),Ｉ８(１)を示す。つまり、Ｉ８(０)の「２００に不良」,「２０１に不良」,「２０２に不良」の欄には、それぞれ、第１,第２,第３のメモリセル群２００,２０１,２０２に消去不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(０)を示す。また、Ｉ８(１)の「２００に不良」,「２０１に不良」,「２０２に不良」の欄には、それぞれ、第１,第２,第３のメモリセル群２００,２０１,２０２に消去不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(１)を示す。
【００８１】
また、図９Ａ,図９Ｂでは、各メモリセル群２００〜２０２の各メモリセル個数ｐ,ｑ,ｒの組み合せ例における３つの不良発生例における電流Ｉ８(０)のうちの最小値を３つの不良発生例の電流Ｉ８(１)のうちの最大値で除算した値をオンオフ比Ｉ８(０)/Ｉ８(１)の欄に示す。また、図９Ａ,図９Ｂでは、上記最小値のＩ８(０)から最大値のＩ８(１)を減算した値をオンオフ電流差{Ｉ８(０)−Ｉ８(１)}の欄に示す。また、図９Ａ,図９Ｂでは、上記最小値のＩ８(０)から最大値のＩ８(１)を減算した値を上記最小値のＩ８(０)の平方根と最大値のＩ８(１)の平方根との和で除算した値を読み出しウィンドウＷ(ｅ−ｐ)の欄に示す。
【００８２】
そして、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合は、オンオフ比が最大になるのは、次のような場合である。すなわち、メモリセルの合計個数が７個の場合においては、ｐ＝２、ｑ＝３、ｒ＝２の組み合せのときに、オンオフ比が最大値１.７８となる。また、メモリセルの合計個数が８個の場合においては、ｐ＝２、ｑ＝３、ｒ＝３の組み合せのときに、オンオフ比が最大値２.２９になる。また、メモリセルの合計個数が９個の場合には、ｐ＝２、ｑ＝３、ｒ＝４のときに、オンオフ比が最大値２.６７になる。また、メモリセルの合計個数が１０個の場合には、ｐ＝２、ｑ＝３、ｒ＝５のときに、オンオフ比が最大値２.８６になる。また、メモリセルの合計個数が１１個の場合には、ｐ＝２、ｑ＝３、ｒ＝６のときに、オンオフ比が最大値３になる。また、メモリセルの合計個数が１２個の場合には、ｐ＝２、ｑ＝３、ｒ＝７のときに、オンオフ比が最大値３.１１になる。
【００８３】
よって、オンオフ比を最大にするには、第１のメモリセル群２００のメモリセル個数ｐを２個、かつ、第２のメモリセル群２０１のメモリセル個数ｑを３個に固定して、メモリセル群２０３の個数を増やすのが有効であることが分かる。
【００８４】
また、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合に、オンオフ電流差(Ｉ８(０)−Ｉ８(１))が最大になるのは、次のような場合である。すなわち、メモリセルの合計個数７個の場合においては、ｐ＝２、ｑ＝３、ｒ＝２のときに、オンオフ電流差が最大値２３μＡになる。また、メモリセルの合計個数が８個の場合においては、ｐ＝２、ｑ＝４、ｒ＝２のときに、オンオフ電流差が最大値４０μＡになる。また、メモリセルの合計個数が９個の場合においては、ｐ＝２、ｑ＝５、ｒ＝２のときに、オンオフ電流差が最大値５０μＡになる。また、メモリセル合計１０個の場合は、ｐ＝２、ｑ＝６、ｒ＝２、および、ｐ＝３、ｑ＝５、ｒ＝２のときに、オンオフ電流差が最大値６０μＡになる。また、メモリセルの合計個数が１１個の場合は、ｐ＝３、ｑ＝６、ｒ＝２で、オンオフ電流差が最大値７８μＡになる。また、メモリセルの合計個数が１２個の場合は、ｐ＝３、ｑ＝７、ｒ＝２のときに、オンオフ電流差が最大値９６μＡになる。
【００８５】
よって、オンオフ電流差(Ｉ８(０)−Ｉ８(１))を最大にするには、第３のメモリセル群２０２が有するメモリセルの個数ｒを２個に固定すると共に、第２のメモリセル群２０１が有するメモリセルの個数ｑを第１のメモリセル群２００が有するメモリセルの個数ｐよりも多くすることが有効であることが分かる。
【００８６】
また、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合に、読み出しウィンドウＷ(ｅ−ｐ)が最大になるのは、メモリセルの合計個数が７個の場合は、ｐ＝２、ｑ＝３、ｒ＝２のときに、読み出しウィンドウが最大値１.８３になる。また、メモリセルの合計個数が８個の場合は、ｐ＝２、ｑ＝４、ｒ＝２のときに、読み出しウィンドウが最大値２.６２になる。また、メモリセルの合計個数が９個の場合は、ｐ＝２、ｑ＝５、ｒ＝２のときに、読み出しウィンドウが最大値２.９３になる。また、メモリセルの合計個数が１０個の場合には、ｐ＝２、ｑ＝６、ｒ＝２のとき、および、ｐ＝３、ｑ＝５、ｒ＝２のときに、読み出しウィンドウが最大値３.２１になる。また、メモリセルの合計個数が１１個の場合は、ｐ＝３、ｑ＝６、ｒ＝２のときに、読み出しウィンドウが最大値３.７６になる。また、メモリセルの合計個数が１２個の場合は、ｐ＝３、ｑ＝６、ｒ＝３のときに、読み出しウィンドウが最大値４.３８になる。
【００８７】
したがって、読み出しウィンドウを最大にするには、メモリセルの個数の合計が１１個までは、オンオフ電流差を最大にする場合と同様に、第３のメモリセル群２０２が有するメモリセルの個数ｒを２個に固定すると共に、第２のメモリセル群２０１が有するメモリセルの個数ｑを第１のメモリセル群２００が有するメモリセルの個数ｐよりも多くすることが有効であることが分かる。一方、メモリセルの個数の合計が１２個である場合には、第３のメモリセル群２０２のメモリセルの個数ｒを２個から３個に増やす方が良いことが分かる。
【００８８】
次に、図１０Ａ,図１０Ｂに、第１,第２,第３のメモリセル群２００,２０１,２０２のうちのいずれか１つのメモリセル群に書き込み不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(０),Ｉ８(１)を示す。つまり、Ｉ８(０)の「２００に不良」,「２０１に不良」,「２０２に不良」の欄には、それぞれ、第１,第２,第３のメモリセル群２００,２０１,２０２に書き込み不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(０)を示す。また、Ｉ８(１)の「２００に不良」,「２０１に不良」,「２０２に不良」の欄には、それぞれ、第１,第２,第３のメモリセル群２００,２０１,２０２に書き込み不良の１つのメモリセルが発生した場合に第２のノード２０４に流れる電流Ｉ８(１)を示す。
【００８９】
また、図１０Ａ,図１０Ｂでは、各メモリセル群２００〜２０２の各メモリセル個数ｐ,ｑ,ｒの組み合せ例における３つの不良発生例における電流Ｉ８(０)のうちの最小値を３つの不良発生例の電流Ｉ８(１)のうちの最大値で除算した値をオンオフ比Ｉ８(０)/Ｉ８(１)の欄に示す。また、図１０Ａ,図１０Ｂでは、上記最小値のＩ８(０)から最大値のＩ８(１)を減算した値をオンオフ電流差{Ｉ８(０)−Ｉ８(１)}の欄に示す。また、図１０Ａ,図１０Ｂでは、上記最小値のＩ８(０)から最大値のＩ８(１)を減算した値を上記最小値のＩ８(０)の平方根と最大値のＩ８(１)の平方根との和で除算した値を読み出しウィンドウＷ(ｅ−ｐ)の欄に示す。
【００９０】
そして、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合は、オンオフ比が最大になるのは、次のような場合である。
【００９１】
すなわち、メモリセルの合計個数が７個の場合においては、ｐ＝２、ｑ＝２、ｒ＝３の組み合せのときに、オンオフ比が最大値２.６７となる。また、メモリセルの合計個数が８個の場合においては、ｐ＝２、ｑ＝３、ｒ＝３の組み合せのときに、オンオフ比が最大値３になる。また、メモリセルの合計個数が９個の場合においては、ｐ＝２、ｑ＝３、ｒ＝４の組み合せのときに、オンオフ比が最大値３.３６になる。また、メモリセルの合計個数が１０個の場合においては、ｐ＝２、ｑ＝３、ｒ＝５の組み合せのときに、オンオフ比が最大値３.４７になる。また、メモリセルの合計個数が１１個の場合には、ｐ＝２、ｑ＝３、ｒ＝６の組み合せのときに、オンオフ比が最大値３.６４になる。また、メモリセルの合計個数が１２個の場合には、ｐ＝２、ｑ＝３、ｒ＝７の組み合せのときに、オンオフ比が最大値３.７８になる。よって、この書き込み不良のメモリセルが１個の場合にオンオフ比を最大にするには、メモリセルの合計個数が７個の場合以外は、前述の消去不良のメモリセルが１個の場合と同様、第１のメモリセル群２００と２０１のメモリセル個数ｐとｑを、それぞれ、２個と３個に固定することが有効であることが分かる。
【００９２】
また、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合に、オンオフ電流差(Ｉ８(０)−Ｉ８(１))が最大になるのは、次のような場合である。すなわち、メモリセルの合計個数が７個の場合は、ｐ＝２、ｑ＝３、ｒ＝２のときに、オンオフ電流差が最大値４２μＡになる。また、メモリセルがの合計個数が８個の場合は、ｐ＝２、ｑ＝４、ｒ＝２のときに、オンオフ電流差が最大値５７μＡになる。また、メモリセルの合計個数が９個の場合は、ｐ＝２、ｑ＝５、ｒ＝２のときに、オンオフ電流差が最大値７１μＡになる。また、メモリセルの合計個数が１０個の場合は、ｐ＝２、ｑ＝６、ｒ＝２のときに、オンオフ電流差が最大値８６μＡになる。また、メモリセルの合計個数が１１個の場合は、ｐ＝２、ｑ＝７、ｒ＝２のとき、または、ｐ＝３、ｑ＝６、ｒ＝２のときに、オンオフ電流差が最大値１００μＡになる。また、メモリセルの合計個数が１２個の場合は、ｐ＝３、ｑ＝７、ｒ＝２のときに、オンオフ電流差が最大値１１７μＡになる。
【００９３】
よって、オンオフ電流差(Ｉ８(０)−Ｉ８(１))を最大にするには、第３のメモリセル群２０２が有するメモリセルの個数ｒを２個に固定すると共に、第２のメモリセル群２０１が有するメモリセルの個数ｑを第１のメモリセル群２００が有するメモリセルの個数ｐよりも多くすることが有効であることが分かる。
【００９４】
また、メモリセルの合計個数(ｐ＋ｑ＋ｒ)が同じ組み合せ例同士を比較した場合に、読み出しウィンドウＷ(ｅ−ｐ)が最大になるのは、メモリセルの合計個数が７個の場合は、ｐ＝２、ｑ＝３、ｒ＝２のときに、読み出しウィンドウが最大値３.１２になる。また、メモリセルの合計個数が８個の場合は、ｐ＝２、ｑ＝４、ｒ＝２のときに、読み出しウィンドウが最大値３.７１になる。また、メモリセルの合計個数が９個の場合は、ｐ＝２、ｑ＝５、ｒ＝２のときに、読み出しウィンドウが最大値４.１４になる。また、メモリセルの合計個数が１０個の場合は、ｐ＝２、ｑ＝６、ｒ＝２のときに、読み出しウィンドウが最大値４.５４になる。また、メモリセルの合計個数が１１個の場合は、ｐ＝２、ｑ＝７、ｒ＝２のとき、または、ｐ＝３、ｑ＝６、ｒ＝２のときに、読み出しウィンドウが最大値４.９０になる。また、メモリセルの合計値が１２個の場合は、ｐ＝３、ｑ＝７、ｒ＝２のときに、読み出しウィンドウが最大値５.３０になる。
【００９５】
よって、読み出しウィンドウＷ(ｅ−ｐ)が最大になるｐ,ｑ,ｒの組み合せは、オンオフ電流差(Ｉ８(０)−Ｉ８(１))を最大にするｐ,ｑ,ｒの組み合せと同じであることが分かる。
【００９６】
なお、上述の一例では、１ビットのメモリブロックあたり、消去不良または書き込み不良のメモリセル個数を１個としたが、不良メモリセル個数が２個以上存在する場合には、各メモリセル群が有するメモリセルの最低個数を３個以上に増やせばよい。
【００９７】
また、上記実施形態においては、個々のメモリセルのサイズ(ゲート長やゲート幅)は同じとし、メモリセルの個数で電流値を制御する場合を説明したが、メモリセルのサイズを異ならせることで電流値を制御する場合にも、上述の動作と同様の効果が得られることは明らかである。例えば、ｋ個のメモリセルを有するメモリセル群に替えて、ゲート長さがｋ倍の１個のメモリセルを有するメモリセル群を採用しても構わない。
【００９８】
(第３の実施の形態)
次に、図１１の回路図に、この発明の第３実施形態の半導体記憶装置を示す。この第３実施形態は、図２の第２実施形態の第２のノード２０４に接続した読み出し回路８００を備える点が前述の第２実施形態と異なる。よって、この第３実施形態では、前述の第２実施形態と異なる点を主に説明する。
【００９９】
上記読み出し回路８００は、第２のノード２０４とグランドとの間に接続されたトランジスタ８０１と、第２のノード２０４とトランジスタ８０１のゲートとの間に接続されたインバータ８０２を有する。この読み出し回路８００は、片ラッチ回路で構成されている。
【０１００】
この第３実施形態では、電源立ち上げ時に、第１〜第３のメモリセル群２００〜２０２で構成されるメモリセルブロック２１０が記憶する情報が読み出し回路８００で自動的に読み出され、読み出し回路８００から出力信号ＤＡＴＡとして出力される。
【０１０１】
図１２に、メモリセルブロック２１０が記憶するデータが０である場合において、上記読み出し動作の際の、メモリセルブロック２１０の第１のノード２０３の電圧Ｖ１,読み出し回路８００の入力端子８０４の電圧Ｖ２,出力信号ＤＡＴＡの電圧Ｖ３の変化を示す。図１２に示すように、電源が立ち上がると、読み出し回路８００の入力端子８０４に流れ込む電流が大きく、入力端子８０４の電圧Ｖ２は、第１のノード２０３の電圧Ｖ１に追随して上昇し、インバータ８０２の出力である出力信号ＤＡＴＡは、やがてＬ(Ｌｏｗ)レベルとなり、データ０が読み出される。
【０１０２】
次に、図１３に、メモリセルブロック２１０が記憶するデータが１である場合において、上記読み出し動作の際の、メモリセルブロック２１０の第１のノード２０３の電圧Ｖ１,読み出し回路８００の入力端子８０４の電圧Ｖ２,出力信号ＤＡＴＡの電圧Ｖ３の変化を示す。図１２に示すように、記憶データが１である場合には、電源が立ち上がっても、入力端子８０４に流れ込む電流が小さいので、入力端子８０４の電圧Ｖ２は、あまり上昇しない(実際には、寄生容量などのカップリングによって、図１３のように若干は上昇する)。そして、第１のノード２０３の電圧Ｖ１と入力端子８０４の電圧Ｖ２との電位差が、インバータ８０２を構成するＰチャネル(Ｐｃｈ)トランジスタ(図示せず)の閾値Ｖｔｈ(ｐ)よりも大きくなると、インバータ６０２の出力信号ＤＡＴＡは、Ｈ(Ｈｉｇｈ)レベルとなり、データ１が読み出される。
【０１０３】
このようにして、メモリセルブロック２１０に記憶された１ビットのデータは、前述の第２実施形態で説明したような大きなマージンで正確に読み出すことができる。
【０１０４】
尚、この第３実施形態では、メモリセルブロック２１０を図２の第２実施形態で構成したが、メモリセルブロック２１０に替えて、図１の第１実施形態で構成したメモリセルブロックを用いても勿論かまわない。すなわち、図３に示すように、図１の３つのメモリセル１００,１０１,１０２で構成されるメモリセルブロック３００の第２のノード１０４に上記読み出し回路８００を接続してもよい。
【０１０５】
(第４の実施の形態)
次に、図１４の回路図に、この発明の第４実施形態の半導体記憶装置を示す。この第４実施形態は、前述の第３実施形態と比較して、次の(1),(2)の点が相違する。
【０１０６】
(1) 第１のメモリセル群２００の一端２００Ａと第１の電源(図示せず)との間に接続された第１のトランジスタとしてのＰｃｈトランジスタ８２６と、上記読み取り回路８００としての片ラッチ回路を構成するインバータ８０２のＰｃｈトランジスタ(図示せず)と上記第１の電源との間に接続された第２のトランジスタとしてのＰｃｈトランジスタ８２７を有する点。
【０１０７】
(2) 上記読み取り回路８００としての片ラッチ回路の両端の電圧をリセットするＮｃｈトランジスタ８２８,８２９を有する点。
【０１０８】
この第４実施形態では、まず、上記第１の電源を立ち上げる前は、制御信号ＰＯＮをＨレベルとして、Ｐｃｈトランジスタ８２６,８２７をオフにする一方、Ｎｃｈトランジスタ８２８,８２９をオンにする。次に、上記第１の電源を立ち上げた後、電源が安定してから制御信号ＰＯＮを立ち下げて、Ｐｃｈトランジスタ８２６,８２７をオンにする一方、Ｎｃｈトランジスタ８２８,８２９をオフにする。
【０１０９】
これにより、電源を立ち上げた後に、電源が安定してから制御信号ＰＯＮを立ち下げて、電源をメモリセルブロック２１０,インバータ８０２に接続して、読み出し回路８００を動作させる。これにより、立ち上げ時の電源のノイズをカットし、誤動作を防止できる。
【０１１０】
また、読み出し回路８００による読み出しが終わってから、出力信号ＤＡＴＡを別のラッチ回路(図示せず)に記憶させた後で、制御信号ＰＯＮを立ち上げて、Ｐｃｈトランジスタ８２６,８２７をオフにすることで、メモリセルブロック２１０の各メモリセルに電流が流れる時間を最小限にすることができる。このため、リードディスターブによるメモリセルの特性劣化を防ぐことができる。
【０１１１】
また、Ｐｃｈトランジスタ６０８,６０９によって、読み取り回路８００の入力端子８０４と出力信号ＤＡＴＡが出力されるノードとを０Ｖにリセットすることにより、フローティングノードをなくして、より確実な回路動作を実現できる。
【０１１２】
(第５の実施の形態)
次に、図１５、図１６のブロック図を参照して、この発明の第５実施形態の電子機器としての液晶パネル装置を説明する。この液晶パネル装置は、図１６に示すメモリ部１０００が、上記第１〜第４実施形態のうちのいずれかの半導体記憶装置を不揮発性メモリ装置として複数備えている。この不揮発性メモリ装置にＶｃｏｍ調整用のデジタルデータを記憶している。
【０１１３】
図１５に示すように、この第５実施形態の液晶パネル装置は、液晶の画素９００とＴＦＴ(薄膜トランジスタ)９０１、および、付加容量９０２がアレイ状に複数配置されている。また、この液晶パネル装置は、ＴＦＴ９０１のゲートを駆動するゲートドライバ９０３と、ＴＦＴ９０１のソースに接続されるソースドライバ９０４を備えている。ゲートドライバ９０３で選択されたＴＦＴ９０１がオンし、ソースドライバ９０４から、ＴＦＴ９０１を介して、付加容量９０２にデータが一時記憶される。この液晶の画素９００の劣化を防ぐために、１フレーム中の前半(正フィールド)では、画素９００のノード９０５に高電圧ＶＨのデータを与える一方、１フレーム中の後半(負フィールド)では、画素９００のノード９０５に低電圧ＶＬのデータを与える。そして、画素９００のノード９０６には、画面のチラつきを防ぐために、基準電圧として(ＶＨ＋ＶＬ)／２の電圧Ｖｃｏｍを印加する。
【０１１４】
ところで、各ＴＦＴ９０１のゲート・ソース間の寄生容量などに製造ばらつきがあるので、液晶パネル毎に、基準電圧Ｖｃｏｍを設定する必要がある。
【０１１５】
そこで、この基準電圧Ｖｃｏｍを発生する基準電圧発生部は、図１６に示すように、メモリ部１０００に調整値を記憶させ、Ｄ／Ａコンバータ(デジタル／アナログ変換器)１００１と、Ｖｃｏｍドライバ１００２を介して、基準電圧Ｖｃｏｍを出力する。そして、上記メモリ部１０００は、基準電圧Ｖｃｏｍの上記調整値を長期間保存する必要があるため、高度の信頼性が必要となる。
【０１１６】
ここで、上記第１〜第４実施形態による不揮発性メモリ装置では、メモリセルブロックに１ビットのデータを記憶させる手法を用いることで、メモリセルブロックを構成する個々のメモリセルにおいて消去状態と書き込み状態での電流値の差が小さい場合、また、少数のメモリセルに消去不良や書き込み不良が存在した場合でも、データ０とデータ１とでメモリセルブロックから流れる電流値の差を大きくできる。よって、メモリセルの情報を、長期間に亘り、正確に読み出すことができる。したがって、上記第１〜第４実施形態による半導体記憶装置を備える電子機器によれば、高信頼性を達成することができる。
【０１１７】
なお、上記電子機器は、液晶パネル装置に限られるものではなく、デジタルカメラや携帯電話、デジタル音声レコーダや音楽録音再生機器等のあらゆる種類の電子機器とすることができる。
【図面の簡単な説明】
【０１１８】
【図１】この発明の第１実施形態の半導体記憶装置を示す回路図である。
【図２】この発明の第２実施形態の半導体記憶装置を示す回路図である。
【図３】この発明の第１実施形態によるメモリセルブロックに読み出し回路の一例である片ラッチ回路を接続した半導体記憶装置を示す図である。
【図４】この発明の第１実施形態による１つのメモリセルブロックを読み出し回路の一例であるカレントミラー回路に接続した半導体記憶装置を示す図である。
【図５】この発明の第１実施形態による２つのメモリセルブロックを読み出し回路の一例であるカレントミラー回路に接続した半導体記憶装置を示す図である。
【図６】この発明の第１実施形態による１つのメモリセルブロックを読み出し回路の一例である差動増幅回路に接続した半導体記憶装置を示す図である。
【図７】この発明の第１実施形態による２つのメモリセルブロックを読み出し回路の一例である差動増幅回路に接続した半導体記憶装置を示す図である。
【図８】この発明の第２実施形態において、各メモリセル群が有するメモリセルの個数を変化させた場合でのメモリセルブロックに流れる電流値を一覧表で示す図である。
【図９Ａ】この発明の第２実施形態において、消去不良の１個のメモリセルを有する場合に、メモリセルの個数を変化させたときにメモリセルブロックに流れる電流値を示す一覧表の前半部分を示す図である。
【図９Ｂ】この発明の第２実施形態において、消去不良の１個のメモリセルを有する場合に、メモリセルの個数を変化させたときにメモリセルブロックに流れる電流値を示す一覧表の後半部分を示す図である。
【図１０Ａ】この発明の第２実施形態において、書き込み不良の１個のメモリセルを有する場合に、メモリセルの個数を変化させたときにメモリセルブロックに流れる電流値を示す一覧表の前半部分を示す図である。
【図１０Ｂ】この発明の第２実施形態において、書き込み不良の１個のメモリセルを有する場合に、メモリセルの個数を変化させたときにメモリセルブロックに流れる電流値を示す一覧表の後半部分を示す図である。
【図１１】この発明の第３実施形態の半導体記憶装置を示す図である。
【図１２】上記第３実施形態において、データ０の時の読み出し動作時の電圧特性を示す図である。
【図１３】上記第３実施形態において、データ１の時の読み出し動作時の電圧特性を示す図である。
【図１４】この発明の第４実施形態の半導体記憶装置を示す図である。
【図１５】この発明の第５実施形態の電子機器としての液晶パネル装置を示すブロック図である。
【図１６】上記第５実施形態の電子機器としての液晶パネル装置が備える基準電圧発生部のブロック図である。
【符号の説明】
【０１１９】
１００〜１０２  第１〜第３のメモリセル
１０３、２０３  第１のノード
１０４、２０４  第２のノード
１０５、２０５  第３のノード
２００〜２０２  第１〜第３のメモリセル群
３００、５０１、７０１  メモリセルブロック
４０２  カレントミラー回路
６０２  差動増幅回路
８０１、８２８、８２９  Ｎｃｈトランジスタ
８０２  インバータ
８２６、８２７  Ｐｃｈトランジスタ
９００  液晶の画素
９０１  ＴＦＴ
９０２  付加容量
９０３  ゲートドライバ
９０４  ソースドライバ
１０００  メモリ部
１００１  Ｄ／Ａコンバータ
１００２  Ｖｃｏｍドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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