(57)【要約】【課題】動作状態時への起動時間を短縮し、かつ安定動作を図った基板制御回路を得る。【解決手段】トランスファゲートＴＦ２，ＴＦ３の一端に電源ユニット線Ｌ１，Ｌ２が接続され、他端に信号線Ｌ３，Ｌ４が接続される。トランスファゲートＴＦ２及びＴＦ３オン・オフはアクティブ信号ＡＣＴにより制御される。ＰＭＯＳトランジスタＱＰ１のドレインであるノードＮ１とＮＭＯＳトランジスタＱＮ１のドレインであるノードＮ２との間にトランスファゲートＴＦ１が介挿される。トランスファゲートＴＦ１のオン，オフはウェイクアップ信号ＷＵＰにより制御される。信号線Ｌ３，Ｌ４がノードＮ１，Ｎ２に電気的に接続される。ウェイクアップ信号ＷＵＰはスリープ状態からアクティブ状態に遷移する際に所定期間のみ“Ｈ”となる。【選択図】図１
2008148008.tif 000002
【特許請求の範囲】
【請求項１】
制御対象となるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのボディ領域の電位設定用の第１及び第２のボディ電位を供給する基板制御回路であって、
前記基板制御回路は、
活性状態時に第１の駆動電圧を供給する第１の電圧供給回路と、
活性状態時に前記第１の駆動電圧より低い第２の駆動電圧を供給する第２の電圧供給回路と、
前記第１及び第２の電圧供給回路の出力に接続され、前記第１及び第２の電圧供給回路の活性状態時に第１及び第２の駆動電圧を受けるスイッチセル群とを備え、
前記スイッチセル群は、
一端に前記第１の駆動電圧より高い第１の電源電圧が供給され、他端が第１のノードに接続される第１のスイッチング手段と、
一端が前記第２の駆動電圧より低い第２の電源電圧が供給され、他端が第２のノードに接続される第２のスイッチング手段とを備え、前記第１及び第２のノードから得られる電位が前記第１及び第２のボディ電位となり、
前記第１及び第２のノード間に介挿される第３のスイッチング手段と、
一端が第１の電圧供給回路の出力に接続され、他端が前記第１のノードに接続される第４のスイッチング手段と、
一端が第２の電圧供給回路の出力に接続され、他端が前記第２のノードに接続される第５のスイッチング手段とをさらに備え、
前記基板制御回路は、
前記制御対象が待機状態時に前記第１及び第２のスイッチング手段をオン状態、前記第３〜第５のスイッチング手段をオフ状態に設定して、前記第１及び第２の電源電圧を前記第１及び第２のボディ電位とする第１の制御動作を実行し、
前記制御対象が前記待機状態から動作状態に移行する所定の期間であるウェイクアップ期間において、前記第１及び第２のスイッチング手段をオフ状態、前記第３のスイッチング手段をオン状態に設定する第２の制御動作を実行し、
前記ウェイアップ期間経過後の前記制御対象の動作状態時において、前記第１及び第２の電圧供給回路を活性状態、前記第４及び第５のスイッチング手段をオン状態、前記第１〜第３のスイッチング手段をオフ状態に設定して、前記第１及び第２の駆動電圧を前記第１及び第２のボディ電位とする、
基板制御回路。
【請求項２】
請求項１記載の基板制御回路であって、
前記第１及び第２の電圧供給回路の出力と前記第４及び第５のスイッチング手段の一端とは第１及び第２の電圧供給線を介して接続され、
前記基板制御回路は、
前記ウェイクアップ期間中において前記第４及び第５のスイッチング手段はオフ状態に設定するとともに、少なくとも前記ウェイクアップ期間終了までに前記第１及び第２の電圧供給回路を活性状態に設定する、
基板制御回路。
【請求項３】
請求項１記載の基板制御回路であって、
前記基板制御回路は、
前記ウェイクアップ期間中において前記第４及び第５のスイッチング手段をオン状態、前記第１及び第２の電圧供給回路を活性状態に設定する、
基板制御回路。
【請求項４】
請求項１〜請求項３のうちいずれか１項に記載の基板制御回路と、
各々が前記制御対象となる少なくとも一つのＭＯＳトランジスタを有する複数の制御対象回路とを備え、
前記複数の制御対象回路は前記第１及び第２のボディ電位を共通に受ける、
半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路であって、
前記基板制御回路の前記第１及び第２のノードに接続され、前記複数の制御対象回路に対応して配線される第１及び第２のボディ電位線をさらに備え、
前記複数の制御対象回路は所定方向に隣接する回路間において、ＰＭＯＳトランジスタを隣接して有する第１の隣接回路関係あるいはＮＭＯＳトランジスタを隣接して有する第２の隣接回路関係を有し、
前記第１の隣接回路関係を有する前記制御対象回路間において前記第１のボディ電位線が共有可能に配線され、
前記第２の隣接回路関係を有する前記制御対象回路間において前記第２のボディ電位線は共有可能に配線される、
半導体集積回路。
【請求項６】
請求項４記載の半導体集積回路であって、
前記基板制御回路の前記第１及び第２のノードに接続され、前記複数の制御対象回路に対応して配線される第１及び第２のボディ電位線をさらに備え、
前記複数の制御対象回路は所定方向に隣接する回路間において、ＰＭＯＳトランジスタを隣接して有する第１の隣接回路関係あるいはＮＭＯＳトランジスタを隣接して有する第２の隣接回路関係を有し、
前記第１の隣接回路関係を有する前記制御対象回路に対応して前記第１のボディ電位線が分岐配線され、
前記第２の隣接回路関係を有する前記制御対象回路に対応して前記第２のボディ電位線が分岐配線される、
半導体集積回路。
【請求項７】
請求項１〜請求項３のうちいずれか１項に記載の基板制御回路を備える半導体集積回路であって、
前記基板制御回路における前記スイッチセル群は、各々が前記第１及び第２のノード並びに前記第１〜第５のスイッチングを有し、前記第１及び第２の電圧供給回路より第１及び第２の駆動電圧を共通して受ける、所定数のスイッチセル群を含み、
前記半導体集積回路は、
各々がボディ電位制御対象となる少なくとも一つのＭＯＳトランジスタを有する複数の制御対象回路と、
前記所定数のスイッチセル群ＳＷＧの前記第１及び第２のノードに接続され、前記複数の制御対象回路に対応して配線される所定数の第１及び第２のボディ電位線とをさらに備え、
前記複数の制御対象回路は前記所定数の第１及び第２のボディ電位線を介して前記第１及び第２のボディ電位を受ける、
半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路であって、
前記所定数のスイッチセル群は所定分類数のグループを構成し、前記所定分類数のグループ単位に分散配置され、
前記複数の制御対象回路は、前記所定数のスイッチセル群における前記所定分類数のグループに対応して、前記所定分類数のグループ単位に分散配置され、
前記複数の制御対象回路は前記所定分類数のグループ単位毎に、前記所定数の第１及び第２のボディ線のうち、対応するグループにおける前記第１及び第２のボディ線を介して前記第１及び第２のボディ電位を受ける、
半導体集積回路。
【請求項９】
請求項１〜請求項３のうちいずれか１項に記載の基板制御回路を備える半導体集積回路であって、
前記基板制御回路における前記スイッチセル群は前記第１及び第２のノード並びに前記第１〜第３のスイッチング手段よりなるウェイクアップスイッチ部と、前記第４及び第５のスイッチング手段よりなるアクティブスイッチ部とを含み、
前記ウェイクアップスイッチ部は、各々が前記第１及び第２のノード並びに前記第１〜第３のスイッチングを有し、各々の前記第１及び第２のノードが前記第４及び第５のスイッチング手段の前記他端と共通に接続される、所定数のウェイクアップスイッチ部を含み、
前記半導体集積回路は、
各々がボディ電位制御対象となる少なくとも一つのＭＯＳトランジスタを有する複数の制御対象回路と、
前記所定数のウェイクアップスイッチ部の前記第１及び第２のノードに接続され、前記複数の制御対象回路に対応して配線される所定数の第１及び第２のボディ電位線とをさらに備え、
前記複数の制御対象回路は前記所定数の第１及び第２のボディ電位線を介して前記第１及び第２のボディ電位を受ける、
半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路であって、
前記所定数のウェイクアップスイッチ部は所定分類数のグループを構成し、前記所定分類数のグループ単位に分散配置され、
前記複数の制御対象回路は、前記所定数のウェイクアップスイッチ部における前記所定分類数のグループに対応して、前記所定分類数のグループ単位に分散配置され、
前記複数の制御対象回路は前記所定分類数のグループ単位毎に、前記所定数の第１及び第２のボディ線のうち、対応するグループにおける前記第１及び第２のボディ線を介して前記第１及び第２のボディ電位を受ける、
半導体集積回路。
【請求項１１】
請求項７ないし請求項１０のうち、いずれか１項に記載の半導体集積回路であって、
前記複数の制御対象回路は所定方向に隣接する回路間において、ＰＭＯＳトランジスタを隣接して有する第１の隣接回路関係あるいはＮＭＯＳトランジスタを隣接して有する第２の隣接回路関係を有し、
前記第１の隣接回路関係を有する前記制御対象回路間において前記所定数の第１のボディ電位線のいずれかが共有可能に配線され、
前記第２の隣接回路関係を有する前記制御対象回路間において前記所定数の前記第２のボディ電位線のいずれかが共有可能に配線される、
半導体集積回路。
【請求項１２】
請求項７ないしは請求項１０のうち、いずれか１項に記載の半導体集積回路であって、
前記複数の制御対象回路は所定方向に隣接する回路間において、ＰＭＯＳトランジスタを隣接して有する第１の隣接回路関係あるいはＮＭＯＳトランジスタを隣接して有する第２の隣接回路関係を有し、
前記第１の隣接回路関係を有する前記制御対象回路に対応して前記所定数の第１のボディ電位線のいずれかが分岐配線され、
前記第２の隣接回路関係を有する前記制御対象回路に対応して前記所定数の第２のボディ電位線のいずれかが分岐配線される、
半導体集積回路。
【請求項１３】
制御対象となるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのボディ領域の電位設定用の第１及び第２のボディ電位を第１及び第２のノードより供給する基板制御回路を用いた基板制御方法であって、
(a) 前記制御対象が待機状態時において、前記第１及び第２のノードに第１及び第２の電源電圧を供給するステップと、
(b) 前記制御対象が前記待機状態から動作状態に移行する所定の期間であるウェイクアップ期間において、前記第１及び第２のノード間を短絡するステップと、
(c) 前記ウェイアップ期間経過後の前記制御対象の動作状態時において、前記第１及び第２のノードに第１及び第２の駆動電圧を供給するステップとを備え、
前記第１の電源電圧、前記第１の駆動電圧、前記第２の駆動電圧及び前記第２の電源電圧の順で電位高さが設定される、
基板制御方法。
【請求項１４】
請求項１３記載の基板制御方法であって、
前記ステップ(b) は、前記ウェイクアップ期間中において前記第１及び第２のノードをフローティング状態に設定するステップをさらに含む、
基板制御方法。
【請求項１５】
請求項１３記載の基板制御方法であって、
前記ステップ(b) は、前記ウェイクアップ期間中において前記第１及び第２のノードに前記第１及び第２の駆動電圧を供給するステップをさらに含む、
基板制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOS型半導体回路等におけるＭＯＳトランジスタのボディ領域の電位である基板電位を制御する基板制御回路、上記基板制御回路を含む半導体集積回路及び基板制御方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
ＭＯＳトランジスタは基板（ボディ領域）へのバックバイアス効果により、閾値Vthが高くなってドレイン電流Ｉdが減少し、回路遅延が増大することは広く知られている。これを逆手にとってフォワードバイアス制御を行えば、逆に回路遅延が減少することもまた広くしられている。このような基板効果を使って基板電位（ボディ電位）をアクティブ制御することで低消費電力と高速動作とを両立させることが可能である。スリープ状態からアクティブ状態への状態遷移時間が短ければ短いほど、細やかな状態スイッチングが可能となるので、制御性がよくなる。しかしながら、一般に上記状態遷移時間を短縮するためには電源ユニットの電流駆動力を大きくする必要があり、この駆動力アップが動作電流をかえって増大させたり、あるいは面積ペナルティーを増加させてしまうなどの問題があった。
【０００６】
バイアス用電源を追加することなく動的に基板電位を制御する方法としてＣＲＡＢＣ(Charge Reccling Actively Body-bias Conrolled)法を用いた基板（ボディ）電位制御方法が、例えば、非特許文献文献１に開示されている。ＣＲＡＢＣ法では、スリープ時（待機状態時）には電源レベルＶＤＤに固定されているＰＭＯＳトランジスタのＮウェル領域（ボディ領域）と接地レベルＧＮＤに固定されているＮＭＯＳトランジスタのＰウェル領域（ボディ領域）とを、スリープ状態からアクティブ状態への遷移時に短絡し、チャージシェアリングによってそれぞれ（ＶＤＤ／2）電位に向かって遷移させるものである。
【０００７】
ＰＭＯＳトランジスタ側に着目すればＰＭＯＳトランジスタの基板（ボディ領域）には電源レベルＶＤＤからドロップした電位分だけのフォワードバイアスが、ＮＭＯＳトランジスタ側に着目すればＮＭＯＳトランジスタの基板には接地レベルＧＮＤからの浮き上がり分だけのフォワードバイアスがそれぞれ印加されることとなる。
【０００８】
実際のデバイスでは、これらの値はＰＭＯＳ基板(Ｎウェル領域)に接続される寄生容量とＮＭＯＳ基板(Ｐウェル領域)に接続される寄生容量の分割比、あるいは短絡のためのスイッチトランジスタの特性によって決まるので、デバイスの製造条件によって、どの電位に集束するかは製造条件あるいはデバイスの個体差によってことなる。さらには、リーク電流などの影響により、動作中にも変化する。
【０００９】
【非特許文献１】北村雅之・飯島正章・濱田健司・沼昌宏・野谷宏美・多田  章・前川繁登，「電荷再利用型動的ボディ電位制御によるSOI-CMOSの高速化手法」，信学技報, vol. 105, no. 476, ICD2005-198, pp. 37-42, 2005年12月（図２）.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上のように、上述したＣＲＡＢＣ法による基板電位制御は、スリープ状態からの起動の面では非常に優れているし、面積オーバーヘッドも小さいものの、アクティブ動作時の基板電位が一意に決まらないので動作安定性に欠けるという問題点があった。
【００１１】
この発明は上記問題点を解決するためになされたもので、動作状態時への起動時間を短縮し、かつ安定動作を図った基板制御回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施の形態によれば、前記基板制御回路は、第１及び第２の駆動電圧を受けるスイッチセル群を有している。
【００１３】
このスイッチセル群は、制御対象が待機状態から動作状態に移行する所定の期間であるウェイクアップ期間において、第１のボディ電位を付与する第１ノードと第２のボディ電位を付与する第２のノードとを短絡する。そして、ウェイクアップ期間経過後の動作状態時において、第１及び第２の駆動電圧を第１及び第２のノードに供給している。
【発明の効果】
【００１４】
上記実施の形態の基板制御回路によれば、制御対象回路の動作状態時に先がけてウェイクアップ期間を設け、第１及び第２のノードを電気的に接続して第１及び第２のボディ電位を速やかに中間電位に導いている。
【００１５】
そして、第１及び第２のボディ電位がそれぞれ目標値である第１及び第２の駆動電圧に近づいた後にウェイクアップ期間を終了し、第１及び第２の駆動電圧より第１及び第２のボディ電位を設定することにより、動作状態時への起動時間を短くし、かつ第１及び第２のボディ電位の安定動作を図ることができる。
【発明を実施するための最良の形態】
【００１６】
＜実施の形態１＞
図１はこの発明の実施の形態１である基板制御回路の構成を示す回路図である。同図に示すように、２つの電源ユニット１，２（第１及び第２の電圧供給回路）とスイッチセル群ＳＷＧから構成される。
【００１７】
電源ユニット１は電源ユニット駆動信号ＰＯＮが“Ｌ”（“０”）のとき電源ユニット線Ｌ１をハイインピーダンス状態にし、電源ユニット駆動信号ＰＯＮが“Ｈ”（１）のとき活性状態となり電源ユニット線Ｌ１から駆動電圧Ｖbp（第１の駆動電圧）を供給する。
【００１８】
同様にして、電源ユニット２は電源ユニット駆動信号ＰＯＮが“Ｌ”のとき電源ユニット線Ｌ２をハイインピーダンス状態にし、電源ユニット駆動信号ＰＯＮが“Ｈ”のとき活性状態となり電源ユニット線Ｌ２から駆動電圧Ｖbn（第２の駆動電圧）を供給する。
【００１９】
制御信号発生回路３は、スタンバイ信号ＳＴＢ、ウェイクアップ信号ＷＵＰ、アクティブ信号ＡＣＴ及び電源ユニット駆動信号ＰＯＮを後に詳述するタイミングで発生する。
【００２０】
スイッチセル群ＳＷＧはウェイクアップスイッチ部ＷＵＰＳＷとアクティブスイッチ部ＡＣＴＳＷとから構成される。
【００２１】
アクティブスイッチ部ＡＣＴＳＷはトランスファゲートＴＦ２，ＴＦ３（第４，第５のスイッチング手段）から構成される。トランスファゲートＴＦ２の一端に電源ユニット線Ｌ１（第１の電圧供給線）が接続され、他端に信号線Ｌ３が接続され、トランスファゲートＴＦ３の一端に電源ユニット線Ｌ２（第２の電圧供給線）が接続され、他端に信号線Ｌ４が接続される。トランスファゲートＴＦ２及びＴＦ３それぞれのＮＭＯＳゲートにアクティブ信号ＡＣＴを受け、それぞれのＰＭＯＳゲートに反転アクティブ信号バーＡＣＴを受ける。
【００２２】
ウェイクアップスイッチ部ＷＵＰＳＷはＰＭＯＳトランジスタＱＰ１（第１のスイッチング手段）、ＮＭＯＳトランジスタＱＮ１（第２のスイッチング手段）及びトランスファゲートＴＦ１（第３のスイッチング手段）から構成される。ＰＭＯＳトランジスタＱＰ１のソースは電源（ＶＤＤ）に接続され、ゲートに反転スタンバイ信号バーＳＴＢを受け、ドレインであるノードＮ１（第１のノード）はトランスファゲートＴＦ１の一端に接続される。ＮＭＯＳトランジスタＱＮ１のソースは接地（ＧＮＤ）され、ゲートにスタンバイ信号ＳＴＢを受け、ドレインであるノードＮ２（第２のノード）はトランスファゲートＴＦ１の他端に接続される。
【００２３】
トランスファゲートＴＦ１はＮＭＯＳゲートにウェイクアップ信号ＷＵＰを受け、ＰＭＯＳゲートに反転ウェイクアップ信号バーＷＵＰを受ける。
【００２４】
また、ノードＮ１は信号線Ｌ３を介してアクティブスイッチ部ＡＣＴＳＷのトランスファゲートＴＦ２の他端に接続され、ノードＮ２は信号線Ｌ４を介してアクティブスイッチ部ＡＣＴＳＷのトランスファゲートＴＦ３の他端に接続される。また、ノードＮ１及びノードＮ２はＰボディ電位線ＬＰ及びＮボディ電位線ＬＮ（第１及び第２のボディ電位線）に接続され、Ｐボディ電位線ＬＰより得られる電位がボディ電位ＢＶＰ（第１のボディ電位）として、Ｎボディ電位線ＬＮより得られる電位がボディ電位ＢＶＮ（第２のボディ電位）として外部に出力される。ボディ電位ＢＶＰ及びボディ電位ＢＶＮは、図１で図示しない制御対象となるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのボディ領域の電位設定に用いられる。
【００２５】
図２は図１で示した実施の形態１の基板制御回路の動作を示すタイミング図である。以下、同図を参照して実施の形態１の基板制御回路による基板制御方法を説明する。
【００２６】
まず、制御対象が待機状態である期間であるスリープ期間Ｔ１において、スタンバイ信号ＳＴＢを“Ｈ”（反転スタンバイ信号バーＳＴＢは“Ｌ”）、ウェイクアップ信号ＷＵＰを“Ｌ”（反転ウェイクアップ信号バーＷＵＰは“Ｈ”）、アクティブ信号ＡＣＴを“Ｌ”（反転アクティブ信号バーＡＣＴは“Ｈ”）、電源ユニット駆動信号ＰＯＮを“Ｌ”に設定する。
【００２７】
したがって、スイッチセル群ＳＷＧ内において、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１がオン状態となり、トランスファゲートＴＦ１〜ＴＦ３がオフ状態となる。一方、電源ユニット１，２の電源ユニット線Ｌ１，Ｌ２は共にハイインピーダンス状態に設定される。
【００２８】
その結果、スリープ期間Ｔ１において、ボディ電位ＢＶＰは電源電圧ＶＤＤに設定され、ボディ電位ＢＶＮは接地レベル（ＧＮＤ）に設定される。
【００２９】
一般に、ボディ電位ＢＶＰ及びボディ電位ＢＶＮを受ける制御対象回路内のＣＭＯＳトランジスタは、ＰＭＯＳトランジスタのソースが電源電圧ＶＤＤに設定され、ＮＭＯＳトランジスタのソースが接地されている。
【００３０】
このため、一般的な制御対象回路内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれのソース領域とボディ領域との間のＰＮ接合部をゼロバイアスにする（順方向バイアス度合を低くする）ことにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれの閾値電圧Ｖthは高く設定されることから、制御対象となる回路はスリープ期間Ｔ１におけるリーク電流を効果的に抑えることができる。
【００３１】
スリープ期間Ｔ１の経過後にウェイクアップ期間Ｔ２に移る。ウェイクアップ期間Ｔ２はスリープ状態からアクティブ状態（動作状態）に遷移する際に所定期間のみ挿入される期間であり、目標値（駆動電圧Ｖbp及び駆動電圧Ｖbn）の±０．１Ｖに達成すると想定される時間が設定される。
【００３２】
ウェイクアップ期間Ｔ２において、スタンバイ信号ＳＴＢを“Ｌ”に変化させ、ウェイクアップ信号ＷＵＰを“Ｈ”に変化させ、アクティブ信号ＡＣＴは“Ｌ”で維持させる。また、電源ユニット駆動信号ＰＯＮをウェイクアップ期間Ｔ２の開示時から第１期間Ｔ２１の経過まで“Ｌ”で維持させる。
【００３３】
したがって、スイッチセル群ＳＷＧ内において、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１がオフ状態となり、トランスファゲートＴＦ１がオン状態となり、トランスファゲートＴＦ２，ＴＦ３がオフ状態、電源ユニット１，２の電源ユニット線Ｌ１，Ｌ２は共にハイインピーダンス状態に設定される。
【００３４】
上記設定により、ノードＮ１，ノードＮ２間がトランスファゲートＴＦ１を介して電気的に接続（短絡）されるとともに、ノードＮ１，Ｎ２はフローティング状態となる。
【００３５】
その結果、上記制御対象回路内のＰＭＯＳトランジスタの配線及びボディ領域に充電されている電荷がＰボディ電位線ＬＰ、トランスファゲートＴＦ１及びＮボディ電位線ＬＮを介して上記制御対象回路内のＮＭＯＳトランジスタ側に移動することにより、ボディ電位ＢＶＰとボディ電位ＢＶＮとが、ＶＤＤ−ＧＮＤ間の中間電位（Ｖbp，Ｖbn）に向かって速やかに遷移する。
【００３６】
このように、アクティブ期間Ｔ３に先がけてウェイクアップ期間Ｔ２を設けることにより、動作状態時への起動時間を短縮することができる。
【００３７】
理想トランジスタで考えれば、ボディ電位ＢＶＰとボディ電位ＢＶＮとが同電位になるまで遷移が進むが、実際のデバイスでは容量の寄生成分があり、ボディ電位ＢＶＰとボディ電位ＢＶＮとの電位差が小さくなるほどトランスファゲートＴＦ１の駆動力が小さくなるため、ボディ電位ＢＶＰがある程度下がったところで飽和し始める。同様に、ボディ電位ＢＶＮもある程度上がったところで飽和し始める。
【００３８】
一方、ウェイクアップ期間Ｔ２内の第１期間Ｔ２１が終了し第２期間Ｔ２２が開始する時刻ｔ１２に電源ユニット駆動信号ＰＯＮが“Ｈ”に立ち上がる。その結果、電源ユニット１，２が動作状態となり、電源ユニット１は電源ユニット線Ｌ１から駆動電圧Ｖbnを発生し、電源ユニット２は電源ユニット線Ｌ２から駆動電圧Ｖbnを発生する。
【００３９】
一方、ウェイクアップ期間Ｔ２の第２期間Ｔ２２においても、トランスファゲートＴＦ２，ＴＦ３はオフ状態を維持するため、駆動電圧Ｖbp及び駆動電圧Ｖbnは電源ユニット線Ｌ１及びＬ２を充電するに留まり、駆動電圧Ｖbp及び駆動電圧Ｖbnが信号線Ｌ３及びＬ４に伝達されることはない。
【００４０】
ウェイクアップ期間Ｔ２の経過後にアクティブ期間Ｔ３に移る。アクティブ期間Ｔ３において、スタンバイ信号ＳＴＢは“Ｌ”を維持さえ、ウェイクアップ信号ＷＵＰを“Ｌ”に変化させ、アクティブ信号ＡＣＴを“Ｈ”に変化させる。また、電源ユニット駆動信号ＰＯＮは“Ｈ”を維持させる。
【００４１】
したがって、スイッチセル群ＳＷＧ内において、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１がオフ状態を維持し、トランスファゲートＴＦ１がオフ状態となり、トランスファゲートＴＦ３がオン状態となり、電源ユニット１，２の電源ユニット線Ｌ１，Ｌ２から駆動電圧Ｖbp及び駆動電圧Ｖbnが供給される。
【００４２】
上記設定により、信号線Ｌ３を介して電源ユニット１からの駆動電圧ＶbpがＰボディ電位線ＬＰに供給され、信号線Ｌ４を介して電源ユニット２からの駆動電圧ＶbnがＮボディ電位線ＬＮに供給される。その結果、ボディ電位ＢＶＰ及びボディ電位ＢＶＮは駆動電圧Ｖbp及び駆動電圧Ｖbnに達し、その後、ボディ電位ＢＶＰは駆動電圧Ｖbpで安定し、ボディ電位ＢＶＮは駆動電圧Ｖbnで安定する。
【００４３】
このように、ウェイクアップ期間Ｔ２中にボディ電位ＢＶＰ及びボディ電位ＢＶＮがそれぞれ目標値である駆動電圧Ｖbp及び駆動電圧Ｖbnに近づいた後のアクティブ期間Ｔ３において、電源ユニット１，２の駆動電圧Ｖbp及び駆動電圧Ｖbnによるボディ電位ＢＶＰ及びボディ電位ＢＶＮが駆動されることになるため、電源ユニット１，２に要求される駆動電流容量としてはあまり大きくする必要はない。
【００４４】
上述したように、実施の形態１の基板制御回路は、ウェイクアップ期間Ｔ２においては、Ｐボディ電位線ＬＰに付随する容量とＮボディ電位線ＬＮに付随する容量との容量結合を利用して高速にスリープからの再起動ができるとともに、小容量の電源ユニット１，２を使って安定したボディ電位ＢＶＰ及びボディ電位ＢＶＮを供給できる。つまり、CRABC法と比べれば動作時の安定性を確保できるメリットがあるし、電源供給方式と比べれば低容量/低面積の電源ユニット１、２を用いて所期の性能を達成できる効果を奏する。
【００４５】
さらに、アクティブ期間Ｔ３に先がけて、ウェイクアップ期間Ｔ２の第２期間Ｔ２２において既に電源ユニット１，２を駆動状態（活性状態）にすることにより、第２期間Ｔ２２において電源ユニット線Ｌ１，電源ユニット線Ｌ２をそれぞれ駆動電圧Ｖbp及び駆動電圧Ｖbnで事前に充電することができる。
【００４６】
したがって、アクティブ期間Ｔ３開始と同時に、電源ユニット線Ｌ１，電源ユニットＬ２に充電された電荷が信号線Ｌ３，Ｌ４を介してＰボディ電位線ＬＰ，Ｎボディ電位線ＬＮに伝達されることにより、ボディ電位ＢＶＰ及びボディ電位ＢＶＮをアクティブ期間Ｔ３の開始後に速やかに駆動電圧Ｖbp及び駆動電圧Ｖbnに到達させることができる。この事前充電効果を考慮して電源ユニット１，２の駆動電流容量をより小さくすることができる。
【００４７】
＜実施の形態２＞
図３は実施の形態２の基板制御回路による基板制御方法を示すタイミング図である。なお、実施の形態２の基板制御回路の構成は図１で示した実施の形態１と同様であり、制御信号発生回路３からのアクティブ信号ＡＣＴ及び電源ユニット駆動信号ＰＯＮの発生タイミングのみが異なる。以下、同図を参照して実施の形態２の基板制御回路による基板制御方法を説明する。
【００４８】
まず、スリープ期間Ｔ１において、スタンバイ信号ＳＴＢを“Ｈ”、ウェイクアップ信号ＷＵＰを“Ｌ”、アクティブ信号ＡＣＴを“Ｌ”、電源ユニット駆動信号ＰＯＮは“Ｌ”に設定して実施の形態１と同様な動作を実行する。
【００４９】
次に、ウェイクアップ期間Ｔ２において、スタンバイ信号ＳＴＢを“Ｌ”に変化させ、ウェイクアップ信号ＷＵＰを“Ｈ”に変化さえ、アクティブ信号ＡＣＴを“Ｈ”に変化させ、電源ユニット駆動信号ＰＯＮを“Ｈ”に変化させる。
【００５０】
したがって、スイッチセル群ＳＷＧ内において、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１がオフ状態となり、トランスファゲートＴＦ１〜ＴＦ３がオン状態となり、電源ユニット１，２が動作状態となり、電源ユニット１は電源ユニット線Ｌ１から駆動電圧Ｖbnを発生し、電源ユニット２は電源ユニット線Ｌ２から駆動電圧Ｖbnを発生する。
【００５１】
上記設定により、ノードＮ１，ノードＮ２間がトランスファゲートＴＦ１を介して電気的に接続（短絡）されるとともに、ノードＮ１，Ｎ２に信号線Ｌ３，信号線Ｌ４を介して電源ユニット１，２からの駆動電圧Ｖbp，駆動電圧Ｖbnが付与される。
【００５２】
その結果、上記制御対象回路内のＰＭＯＳトランジスタの配線及びボディ領域に充電されている電荷がＰボディ電位線ＬＰ、トランスファゲートＴＦ１及びＮボディ電位線ＬＮを介して上記制御対象回路内のＮＭＯＳトランジスタ側に移動することにより、ボディ電位ＢＶＰとボディ電位ＢＶＮとが、ＶＤＤ−ＧＮＤ間の中間電位に向かって遷移する。
【００５３】
さらに、電源ユニット１から供給される駆動電圧Ｖbpの影響を受けて、ボディ電位ＢＶＰは駆動電圧Ｖbpに向けてより強く遷移し、電源ユニット２から供給される駆動電圧Ｖbnの影響を受けて、ボディ電位ＢＶＮは駆動電圧Ｖbnに向けてより強く遷移する。
【００５４】
したがって、ウェイクアップ期間Ｔ２において、実施の形態１の動作と比較した場合、実施の形態２のボディ電位ＢＶＰは駆動電圧Ｖbpにより近づき、ボディ電位ＢＶＮは駆動電圧Ｖbnにより近づく。
【００５５】
そして、アクティブ期間Ｔ３において、スタンバイ信号ＳＴＢは“Ｌ”を維持させ、ウェイクアップ信号ＷＵＰを“Ｌ”に変化させ、アクティブ信号ＡＣＴは“Ｈ”を維持させる。また、電源ユニット駆動信号ＰＯＮは“Ｈ”を維持させる。
【００５６】
したがって、アクティブ期間Ｔ３においては、実施の形態１の場合と同様、ボディ電位ＢＶＰ及びボディ電位ＢＶＮは駆動電圧Ｖbp及び駆動電圧Ｖbnに達し、その後、ボディ電位ＢＶＰは駆動電圧Ｖbpで安定し、ボディ電位ＢＶＮは駆動電圧Ｖbnで安定する。
【００５７】
このように、実施の形態２の基板制御回路は、ウェイクアップ期間Ｔ２中にウェイクアップ信号ＷＵＰを“Ｈ”に設定するとともに、アクティブ信号ＡＣＴ及び電源ユニット駆動信号ＰＯＮも“Ｈ”に設定している。
【００５８】
すなわち、ウェイクアップ期間Ｔ２において、トランスファゲートＴＦ１をオン状態にしてノードＮ１，Ｎ２間を短絡することによる第１のボディ電位設定動作と、トランスファゲートＴＦ２，ＴＦ３をオン状態にしてノードＮ１，Ｎ２に電源ユニット１，２からの駆動電圧Ｖbp，駆動電圧Ｖbnを供給することによる第２のボディ電位設定動作を併せて行っている。
【００５９】
その結果、上記第１及び第２のボディ電位設定動作を行う実施の形態２の基板制御回路は、上記第１のボディ電位設定動作のみを行う実施の形態１に比べ以下の効果を奏する。
【００６０】
ウェイクアップ期間Ｔ２の長さを実施の形態１と実施の形態２で同じに設定した場合、実施の形態２の方がウェイクアップ期間Ｔ２中にボディ電位ＢＶＰ及びボディ電位ＢＶＮをより目標値（駆動電圧Ｖbp及び駆動電圧Ｖbn）に近づけることができる効果を奏する。
【００６１】
また、ウェイクアップ期間Ｔ２における目標設定電位を実施の形態１と同じ条件に設定した場合、実施の形態２の方がウェイクアップ期間Ｔ２の長さを実施の形態１に比べ短くすることができる効果を奏する。
【００６２】
＜実施の形態３＞
（第１のレイアウト構成）
図４はこの発明の実施の形態３である半導体集積回路の第１のレイアウト構成を示す説明図である。同図に示すように、実施の形態３の半導体集積回路は、実施の形態１あるいは実施の形態２の基板制御回路と制御対象回路とを含む構成である。なお、説明の都合上、制御信号発生回路３の図示は省略している。
【００６３】
同図に示すように、１単位の基板制御回路（電源ユニット１，２及びスイッチセル群ＳＷＧ（図示しない制御信号発生回路））の制御下で、マトリクス状（１２×５（列ｒ１〜ｒ５））に配置された複数の回路ブロックＣＢ（制御対象回路）それぞれの基板電位を制御している。なお、各回路ブロックＣＢは例えば少なくとも１つのＭＯＳトランジスタを有するＡＮＤゲート、フリップフロップなどの論理回路を意味する。回路ブロックＣＢの１単位の構成を明瞭にすべく複数の回路ブロックＣＢにおける右上の１つのみ格子状のハッチングで図示し、他の部分を斜線ハッチングで示す。なお、以降に示すレイアウト構成の図面においても同様なハッチングを行っている。
【００６４】
同図に示すように、Ｐボディ電位線ＬＰ及びＮボディ電位線ＬＮは全ての回路ブロックＣＢに配線される。また、列ｒ１〜ｒ５毎に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが配線される。
【００６５】
図５は図４のＡ−Ａ断面を示す断面図である。図５で示す構造は、列ｒ４，列ｒ５間に隣接した回路ブロックＣＢ４及び回路ブロックＣＢ５の断面構造である。
【００６６】
同図に示すように、半導体基板１０の上層部に形成されたＰウェル領域１１の上層部の中央部に選択的にＮウェル領域１２が形成される。
【００６７】
回路ブロックＣＢ４のＰウェル領域１１の上層部にＰ+拡散領域１３、Ｎ+拡散領域１４，１５が選択的に形成され、Ｎ+拡散領域１４，１５間のＰウェル領域１１の表面上にゲート酸化膜（図示せず）を介してゲート電極３１が形成される。
【００６８】
そして、Ｎ+拡散領域１４，１５及びゲート電極３１によってＮＭＯＳトランジスタＱ４２が構成され、Ｐ+拡散領域１３がＮＭＯＳトランジスタＱ４２のボディ電位設定用のボディコンタクト領域として機能する。
【００６９】
同様にして、回路ブロックＣＢ５のＰウェル領域１１の上層部にＰ+拡散領域２３、Ｎ+拡散領域２４，２５が選択的に形成され、Ｎ+拡散領域２４，２５間のＰウェル領域１１の表面上にゲート酸化膜（図示せず）を介してゲート電極３４が形成される。
【００７０】
そして、Ｎ+拡散領域２４，２５及びゲート電極３４によってＮＭＯＳトランジスタＱ５２が構成され、Ｐ+拡散領域２３がＮＭＯＳトランジスタＱ５２のボディ電位設定用のボディコンタクト領域として機能する。
【００７１】
一方、Ｎウェル領域１２内の上層部の中心（回路ブロックＣＢ４，ＣＢ５間の境界上）にＮ+拡散領域１８が形成される。そして、Ｎ+拡散領域１８を挟んで回路ブロックＣＢ４側のＮウェル領域１２の上層部にＰ+拡散領域１６，１７が選択的に形成され、回路ブロックＣＢ５側のＮウェル領域１２の上層部にＰ+拡散領域２６，２７が選択的に形成される。
【００７２】
そして、Ｐ+拡散領域１６，１７間のＮウェル領域１２の表面上にゲート酸化膜（図示せず）を介してゲート電極３２が形成され、Ｐ+拡散領域１６，１７及びゲート電極３２によってＰＭＯＳトランジスタＱ４１が構成される。
【００７３】
同様にして、Ｐ+拡散領域２６，２７間のＮウェル領域１２の表面上にゲート酸化膜（図示せず）を介してゲート電極３３が形成され、Ｐ+拡散領域２６，２７及びゲート電極３３によってＰＭＯＳトランジスタＱ５１が構成される。
【００７４】
そして、Ｎ+拡散領域１８がＰＭＯＳトランジスタＱ４１，Ｑ５１で共有され、ＰＭＯＳトランジスタＱ４１，Ｑ５１のボディ電位設定用のボディコンタクト領域として機能する。
【００７５】
さらに、Ｐ+拡散領域１３上に配線４１（Ｎボディ電位線ＬＮに相当）が形成され、Ｎ+拡散領域１４上に配線４２（ＧＮＤ配線ＬＧに相当）が形成される。Ｎ+拡散領域１５，Ｐ+拡散領域１６間が配線４３によって電気的に接続される。
【００７６】
Ｐ+拡散領域１７上に配線４４（ＶＤＤ配線ＬＶに相当）が形成され、Ｎ+拡散領域１８上に配線４５（Ｐボディ電位線ＬＰに相当）が形成され、Ｐ+拡散領域２７上に配線４６（ＶＤＤ配線ＬＶに相当）が形成される。Ｐ+拡散領域２６，Ｎ+拡散領域２５間は配線４７によって電気的に接続される。
【００７７】
また、Ｎ+拡散領域２４上に配線４８（ＧＮＤ配線ＬＧに相当）が形成され、Ｐ+拡散領域２３上に配線４９（Ｎボディ電位線ＬＮに相当が）形成される。
【００７８】
そして、配線４１，４９にはボディ電位ＢＶＮが付与され、配線４２，４８には接地レベルが付与され、配線４４，４６には電源電圧ＶＤＤが付与され、配線４５にはボディ電位ＢＶＰが付与される。
【００７９】
このように、回路ブロックＣＢ４（ＣＢ５）にはＣＭＯＳ構成のＰＭＯＳトランジスタＱ４１（Ｑ５１）及びＮＭＯＳトランジスタＱ４２（Ｑ５２）が、列ｒ４，ｒ５の境界を中心として、同一のＭＯＳトランジスタ種別（ＰＭＯＳトランジスタ）が対称となるように形成され、かつ列ｒ４，ｒ５の境界を挟んで互いに隣接するＰＭＯＳトランジスタＱ４１，Ｑ５１間のＰボディ電位線ＬＰが共有可能に配線される。
【００８０】
このように、実施の形態３の第１のレイアウト構成は、列ｒ４，ｒ５の回路ブロックＣＢ間においてＰＭＯＳトランジスタが隣接する関係（第１の隣接回路関係）を有し、ボディ電位線ＬＰが共有可能に配線される。同様にして、列ｒ２，ｒ３でもＰＭＯＳトランジスタが隣接して形成され、Ｐボディ電位線ＬＰが共有可能に配線される。
【００８１】
一方、互いに隣接するＭＯＳ種別は列ｒ１，ｒ２及びｒ３，ｒ４間ではＮＭＯＳトランジスタとなり、Ｎボディ電位線ＬＮが共有可能に配線される。すなわち、列ｒ１，ｒ２及びｒ３，ｒ４間ではＮＭＯＳトランジスタが隣接する関係（第２の隣接回路関係）を有する。
【００８２】
このように、実施の形態３の第１のレイアウト構成では、スイッチセル群ＳＷＧを一箇所に集中配置しているため、レイアウトを容易に行えるという効果を奏する。
【００８３】
加えて、第１のレイアウト構成では、列方向にＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタが隣接して配置される関係を有する回路ブロックＣＢ間において、Ｐボディ電位線ＬＰあるいはボディ電位線ＬＮを共有可能に配線している。このため、列ｒ１〜ｒ５の回路ブロック群に対し、分岐させるＰボディ電位線ＬＰ及びＮボディ電位線ＬＮを３本ずつに抑えることができ、集積度の向上を図ることができる。
【００８４】
（第２のレイアウト構成）
図６はこの発明の実施の形態３である半導体集積回路の第２のレイアウト構成を示す説明図である。
【００８５】
同図に示すように、第２のレイアウト構成は第１のレイアウト構成と同様に、１単位の基板制御回路（電源ユニット１，２及びスイッチセル群ＳＷＧ（図示しない制御信号発生回路３を含む））の制御下で、マトリクス状（１２×５（列ｒ１〜ｒ５））に配置された複数の回路ブロックＣＢの基板電位を制御している。
【００８６】
同図に示すように、Ｐボディ電位線ＬＰ及びＮボディ電位線ＬＮは全ての回路ブロックＣＢに配線される。また、列ｒ１〜ｒ５単位に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが共通に配線される。
【００８７】
第２のレイアウト構成における回路ブロックＣＢは、列ｒ２，ｒ３及びｒ４，ｒ５間では第１のレイアウト構成と同様に、ＰＭＯＳトランジスタが隣接配置される関係を有する。
【００８８】
ただし、第２のレイアウト構成では、列ｒ２，ｒ３それぞれに対応してボディ電位線ＬＰを分岐配線させ、列ｒ４，ｒ５それぞれに対応してボディ電位線ＬＰを分岐配線させている。その代わりに、列ｒ２，ｒ３及び列ｒ４，ｒ５間においてＶＤＤ配線ＬＶを共有可能に配線している。
【００８９】
また、列ｒ１，ｒ２及び列ｒ３，ｒ４間では第１のレイアウト構成と同様に、ＮＭＯＳトランジスタが隣接配置される。
【００９０】
ただし、第２のレイアウト構成では、列ｒ１，ｒ２それぞれに対応してＮボディ電位線ＬＮを分岐配線させ、列ｒ３，ｒ４それぞれに対応してボディ電位線ＬＮを分岐配線させている。その代わりに、列ｒ２，ｒ３及び列ｒ４，ｒ５間においてＶＤＤ配線ＬＶを共有可能に配線している。
【００９１】
このように、実施の形態３の第２のレイアウト構成では、第１のレイアウト構成と同様、スイッチセル群ＳＷＧを一箇所に集中配置しているため、レイアウトを容易に行えるという効果を奏する。
【００９２】
加えて、第２のレイアウト構成では、列方向に隣接して配置される回路ブロックＣＢ間において、ＶＤＤ配線ＬＶあるいはＧＮＤ配線ＬＧを共有することにより、列ｒ１〜ｒ５の回路ブロック群に対し、ＶＤＤ配線ＬＶ及びＧＮＤ配線ＬＧの分岐配線数を３本ずつに抑えることができる。
【００９３】
また、ＰＭＯＳトランジスタが隣接形成される列に対応させてＰボディ電位線ＬＰを分岐配線し、ＮＭＯＳトランジスタが隣接形成される列に対応させてＮボディ電位線ＬＮを分岐配線させることにより、Ｐボディ電位線ＬＰ及びＮボディ電位線ＬＮに要する配線長を短くすることができる。
【００９４】
＜実施の形態４＞
（第１のレイアウト構成）
図７はこの発明の実施の形態４である半導体集積回路の第１のレイアウト構成を示す説明図である。同図に示すように、実施の形態４の半導体集積回路は、実施の形態１あるいは実施の形態２の基板制御回路と制御対象回路とを含む構成である。
【００９５】
同図に示すように、１単位の電源ユニット１，２（図示しない制御信号発生回路３を含む）と３単位のスイッチセル群ＳＷＧ１〜ＳＷＧ３（所定数のスイッチセル群）によりなる基板制御回路の制御下で、マトリクス状（１２×５（列ｒ１〜ｒ５））に配置された複数の回路ブロックＣＢそれぞれの基板電位を制御している。
【００９６】
同図に示すように、電源ユニット１からの電源ユニット線Ｌ１がスイッチセル群ＳＷＧ１〜ＳＷＧ３に共通に接続され、電源ユニット２からの電源ユニット線Ｌ２がスイッチセル群ＳＷＧ１〜ＳＷＧ３に共通に接続される。スイッチセル群ＳＷＧ１〜ＳＷＧ３それぞれの内部構成は図１で示した実施の形態１と同様であり、図１のＰボディ電位線ＬＰ及びＮボディ電位線ＬＮがＰボディ電位線ＬＰ１〜ＬＰ３（所定数の第１のボディ電位線）及びＮボディ電位線ＬＮ１〜ＬＮ３（所定数の第２のボディ電位線）に相当する。
【００９７】
すなわち、スイッチセル群ＳＷＧ１〜ＳＷＧ３はそれぞれＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１、トランスファゲートＴＦ１〜ＴＦ３、ノードＮ１及びＮ２を有している。ただし、図示しない制御信号発生回路３から出力されるスタンバイ信号ＳＴＢ、ウェイクアップ信号ＷＵＰ、及びアクティブ信号ＡＣＴはスイッチセル群ＳＷＧ１〜ＳＷＧ３に共通に付与される。
【００９８】
同図に示すように、列ｒ１〜ｒ５毎に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが配線される。
【００９９】
そして、実施の形態４の第１のレイアウト構成は、実施の形態３の第１のレイアウト構成同様、列ｒ２，ｒ３間及び列ｒ４，ｒ５間においてＰＭＯＳトランジスタが隣接して形成される関係を有し、列ｒ１，ｒ２間及び列ｒ３，ｒ４間においてＮＭＯＳトランジスタが隣接して形成される関係を有している。
【０１００】
そして、列ｒ２，ｒ３間及び列ｒ４，ｒ５間にボディ電位線ＬＰ２及びＬＰ３が共有可能に配線され、列ｒ１，ｒ２間及び列ｒ３，ｒ４間にＮボディ電位線ＬＮ１及びＬＮ２が共有可能に配線される。
【０１０１】
このように、実施の形態４の第１のレイアウト構成では、スイッチセル群ＳＷＧ１〜ＳＷＧ３を２列の回路ブロックＣＢに１つの割合で分散配置しているため、スイッチセル群ＳＷＧ１〜ＳＷＧ３それぞれのトランスファゲートＴＦ１〜ＴＦ３のドライブ電流を分散することができる。このため、トランスファゲートＴＦ〜ＴＦ３に要求されるドライブ能力の低減化を図ることができる。
【０１０２】
加えて、第１のレイアウト構成では、列方向に隣接して配置される回路ブロックＣＢ間において、Ｐボディ電位線ＬＰ１〜ＬＰ３及びＮボディ電位線ＬＮ１〜ＬＮ３のいずれかを共有可能に配線することができる。このため、スイッチセル群ＳＷＧ１〜ＳＷＧ３それぞれは一対のＰボディ電位線ＬＰ１〜ＬＰ３及びＮボディ電位線ＬＮ１〜ＬＮ３を異なる列間で分岐させることなく形成することができ、集積度の向上を図ることができる。
【０１０３】
また、スイッチセル群ＳＷＧ１〜ＳＷＧ３を分散配置する関係で、電源ユニット線Ｌ１，電源ユニット線Ｌ２の配線長が実施の形態３のレイアウト構成に比べ長くなり配線容量が増加する。しかしながら、実施の形態１の基板制御回路ではウェイクアップ期間Ｔ２期間の第２期間Ｔ２２期間中に駆動電圧Ｖbp及び駆動電圧Ｖbnが電源ユニット線Ｌ１及びＬ２に充電されるため、電源ユニット線Ｌ１，Ｌ２の配線容量の増加がアクティブ期間Ｔ３時における駆動力向上をもたらす利点があり、マイナス面はさほどない。
【０１０４】
（第２のレイアウト構成）
図８はこの発明の実施の形態４である半導体集積回路の第２のレイアウト構成を示す説明図である。
【０１０５】
同図に示すように、第２のレイアウト構成は、第１のレイアウト構成同様、１単位の電源ユニット１，２と３単位のスイッチセル群ＳＷＧ１〜ＳＷＧ３とにより基板制御回路を構成している。この基板制御回路の制御下で、マトリクス状（１２×５（列ｒ１〜ｒ５））に配置された複数の回路ブロックＣＢの基板電位を制御している。
【０１０６】
同図に示すように、第１のレイアウト構成と同様、電源ユニット１，２からの電源ユニット線Ｌ１，Ｌ２がスイッチセル群ＳＷＧ１〜ＳＷＧ３に共通に接続される。スイッチセル群ＳＷＧ１〜ＳＷＧ３それぞれの内部構成は第１のレイアウト構成と同様、図１で示した実施の形態１と同様である。
【０１０７】
そして、スイッチセル群ＳＷＧ１からのＰボディ電位線ＬＰ１は列ｒ１の回路ブロックＣＢに対応して配線され、Ｎボディ電位線ＬＮ１は列ｒ１及び列ｒ２の回路ブロックＣＢに対応して分岐配線される。また、スイッチセル群ＳＷＧ２からのＰボディ電位線ＬＰ２は列ｒ２及び列ｒ３の回路ブロックＣＢに対応して分岐配線され、Ｎボディ電位線ＬＮ２は列ｒ３及び列ｒ４の回路ブロックＣＢに対応して分岐配線される。スイッチセル群ＳＷＧ３からＰボディ電位線ＬＰ３は列ｒ４及び列ｒ５の回路ブロックＣＢに対応して分岐配線され、Ｎボディ電位線ＬＮ３は列ｒ５の回路ブロックＣＢに対応して配線される。
【０１０８】
また、列ｒ１〜ｒ５単位に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが共通に配線される。
【０１０９】
実施の形態４の第２のレイアウト構成における回路ブロックＣＢは、列ｒ２，ｒ３及びｒ４，ｒ５間では実施の形態３の第２のレイアウト構成と同様に、ＰＭＯＳトランジスタが隣接配置され、ＶＤＤ配線ＬＶを共有可能に配線している。
【０１１０】
また、列ｒ１，ｒ２及び列ｒ３，ｒ４間では実施の形態３の第２のレイアウト構成と同様に、ＮＭＯＳトランジスタが隣接配置され、ＧＮＤ配線ＬＧを共有させている。
【０１１１】
このように、実施の形態４の第２のレイアウト構成では、第１のレイアウト構成と同様、トランスファゲートＴＦ〜ＴＦ３に要求されるドライブ能力の低減化を図ることができる。
【０１１２】
加えて、第２のレイアウト構成では、列方向に隣接して配置される回路ブロックＣＢ間において、ＶＤＤ配線ＬＶあるいはＧＮＤ配線ＬＧを共有することにより、列ｒ１〜ｒ５の回路ブロック群に対し、ＶＤＤ配線ＬＶ及びＧＮＤ配線ＬＧの配線数を３本ずつに抑えることができる分、集積度の向上を図ることができる。
【０１１３】
また、ＰＭＯＳトランジスタが隣接形成される列に対応させてＰボディ電位線ＬＰ１〜ＬＰ３のいずれか分岐配線し、ＮＭＯＳトランジスタが隣接形成される列に対応させてＮボディ電位線ＬＮ１〜ＬＮ３のいずれかを分岐配線させることにより、Ｐボディ電位線ＬＰ１〜ＬＰ３及びＮボディ電位線ＬＮ１〜ＬＮ３に要する配線長を短くすることができる。
【０１１４】
（第３のレイアウト構成）
図９はこの発明の実施の形態４である半導体集積回路の第３のレイアウト構成を示す説明図である。
【０１１５】
同図に示すように、第３のレイアウト構成は、１単位の電源ユニット１，２（図示しない制御信号発生回路３を含む）及びアクティブスイッチ部ＡＣＴＳＷと３単位のウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３（所定数のウェイクアップスイッチ部）とにより基板制御回路を構成している。この基板制御回路の制御下で、マトリクス状（１２×５（列ｒ１〜ｒ５））に配置された複数の回路ブロックＣＢの基板電位を制御している。
【０１１６】
同図に示すように、電源ユニット１からの電源ユニット線Ｌ１がアクティブスイッチ部ＡＣＴＳＷに接続され、電源ユニット２からの電源ユニット線Ｌ２がアクティブスイッチ部ＡＣＴＳＷに接続される。
【０１１７】
アクティブスイッチ部ＡＣＴＳＷからの信号線Ｌ３及びＬ４はウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３に共通に接続される。アクティブスイッチ部ＡＣＴＳＷとウェイクアップスイッチ部ＷＵＰＳＷｉ（ｉ＝１〜３のいずれか）との組合せ回路の構成が図１で示した実施の形態１と同様となる。
【０１１８】
なお、図示しない制御信号発生回路３からのスタンバイ信号ＳＴＢ及びウェイクアップ信号ＷＵＰはウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３に共通に付与される。
【０１１９】
このように、第１及び第２のレイアウト構成はスイッチセル群ＳＷＧ全体が３個に分散配置されたのに対し、第３のレイアウト構成はスイッチセル群ＳＷＧのうち、アクティブスイッチ部ＡＣＴＳＷを一箇所に集中配置し、ウェイクアップスイッチ部ＷＵＰＳＷを３個分散配置している点が異なる。
【０１２０】
ウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３それぞれの内部構成は図１で示した実施の形態１のウェイクアップスイッチ部ＷＵＰＳＷと同様であり、図１のＰボディ電位線ＬＰ及びＮボディ電位線ＬＮがＰボディ電位線ＬＰ１〜ＬＰ３及びＮボディ電位線ＬＮ１〜ＬＮ３に相当する。すなわち、ウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３はそれぞれＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１、トランスファゲートＴＦ１、ノードＮ１及びノードＮ２を有している。
【０１２１】
そして、ウェイクアップスイッチ部ＷＵＰＳＷ１からのＰボディ電位線ＬＰ１は列ｒ１の回路ブロックＣＢに対応して配線され、Ｎボディ電位線ＬＮ１は列ｒ１及び列ｒ２の回路ブロックＣＢに対応して分岐配線される。また、ウェイクアップスイッチ部ＷＵＰＳＷ２からのＰボディ電位線ＬＰ２は列ｒ２及び列ｒ３の回路ブロックＣＢに対応して分岐配線され、Ｎボディ電位線ＬＮ２は列ｒ３及び列ｒ４の回路ブロックＣＢに対応して分岐配線される。ウェイクアップスイッチ部ＷＵＰＳＷ３からＰボディ電位線ＬＰ３は列ｒ４及び列ｒ５の回路ブロックＣＢに対応して分岐配線され、ＬＮ３は列ｒ５の回路ブロックＣＢに配線される。
【０１２２】
また、列ｒ１〜ｒ５単位に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが共通に配線される。
【０１２３】
実施の形態４の第３のレイアウト構成における回路ブロックＣＢは、列ｒ２，ｒ３及びｒ４，ｒ５間では実施の形態３の第２のレイアウト構成と同様に、ＰＭＯＳトランジスタが隣接配置され、ＶＤＤ配線ＬＶを共有可能に配線している。
【０１２４】
また、列ｒ１，ｒ２及び列ｒ３，ｒ４間では実施の形態３の第２のレイアウト構成と同様に、ＮＭＯＳトランジスタが隣接配置され、ＧＮＤ配線ＬＧを共有可能に配線している。
【０１２５】
このように、実施の形態４の第３のレイアウト構成では、ウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３を２列の回路ブロックＣＢに１つの割合で分散配置しているため、ウェイクアップスイッチ部ＷＵＰＳＷ１〜ＷＵＰＳＷ３によるトランスファゲートＴＦ１のドライブ電流を分散することができる。このため、トランスファゲートＴＦ１に要求されるドライブ能力の低減化を図ることができる。
【０１２６】
さらに、分散させる対称をスイッチセル群ＳＷＧ全体でなく、ウェイクアップスイッチ部ＷＵＰＳＷのみに限定する分、第３のレイアウト構成は第１及び第２のレイアウト構成に比べ集積度の向上を図ることができる。
【０１２７】
加えて、第３のレイアウト構成では、第１及び第２のレイアウト構成と同様、列方向に隣接して配置される回路ブロックＣＢ間において、ＶＤＤ配線ＬＶあるいはＧＮＤ配線ＬＧを共有することにより、列ｒ１〜ｒ５の回路ブロック群に対し、ＶＤＤ配線ＬＶ及びＧＮＤ配線ＬＧの配線数を３本ずつに抑え、集積度の向上を図ることができる。
【０１２８】
＜実施の形態５＞
（第１のレイアウト構成）
図１０はこの発明の実施の形態５である半導体集積回路の第１のレイアウト構成を示す説明図である。
【０１２９】
同図に示すように、第１のレイアウト構成は、１単位の電源ユニット１，２（図示しない制御信号発生回路３を含む）と９単位のスイッチセル群ＳＷＧ１１〜ＳＷＧ１３，ＳＷＧ２１〜ＳＷＧ２３，ＳＷＧ３１〜ＳＷＧ３３（以下、単に「９単位のＳＷＧ」と略記する場合あり；所定数のスイッチセル群）とにより基板制御回路を構成している。この基板制御回路の制御下で、各々がマトリクス状（３×５（列ｒ１〜ｒ５））に配置されたグループｇ１〜ｇ３からなる複数の回路ブロックＣＢの基板電位を制御している。
【０１３０】
そして、スイッチセル群ＳＷＧ１１，ＳＷＧ２１及びＳＷＧ３１はグループｇ１に対応して設けられ、スイッチセル群ＳＷＧ１２，ＳＷＧ２２及びＳＷＧ３２はグループｇ２に対応して設けられ、スイッチセル群ＳＷＧ１３，ＳＷＧ２３及びＳＷＧ３３はグループｇ３に対応して設けられる。
【０１３１】
同図に示すように、電源ユニット１からの電源ユニット線Ｌ１が９単位のＳＷＧに共通に接続され、電源ユニット２からの電源ユニット線Ｌ２が９単位のＳＷＧに共通に接続される。スイッチセル群ＳＷＧ１１〜ＳＷＧ１３，ＳＷＧ２１〜ＳＷＧ２３，ＳＷＧ３１〜ＳＷＧ３３それぞれの内部構成は図１で示した実施の形態１と同様である。また、図１のＰボディ電位線ＬＰ及びＮボディ電位線ＬＮがＰボディ電位線ＬＰ１１〜ＬＰ１３，ＬＰ２１〜ＬＰ２３，ＬＰ３１〜ＬＰ３３（所定数の第１のボディ電位線）及びＮボディ電位線ＬＮ１１〜ＬＮ１３，ＬＮ２１〜ＬＮ２３，ＬＮ３１〜ＬＮ３３（所定数の第２のボディ電位線）に相当する。
【０１３２】
すなわち、９単位のＳＷＧはそれぞれＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１、トランスファゲートＴＦ１〜ＴＦ３、ノードＮ１及びＮ２を有している。なお、図示しない制御信号発生回路３よりスタンバイ信号ＳＴＢ、ウェイクアップ信号ＷＵＰ及びアクティブ信号ＡＣＴは９単位のＳＷＧに共通に付与される。
【０１３３】
そして、スイッチセル群ＳＷＧ１１，ＳＷＧ２１及びＳＷＧ３１をグループｇ１、スイッチセル群ＳＷＧ１２，ＳＷＧ２２及びＳＷＧ３２をグループｇ２、スイッチセル群ＳＷＧ１３，ＳＷＧ２３及びＳＷＧ３３をグループｇ３として、グループｇ１〜ｇ３毎に分散配置している。
【０１３４】
このグループｇ１〜ｇ３に対応して複数の回路ブロックＣＢもグループｇ１〜ｇ３単位に分散配置される。このように、９単位のＳＷＧ及び複数の回路ブロックＣＢを３つの分類数のグループ毎に分散配置している。
【０１３５】
さらに、スイッチセル群ＳＷＧ１１〜ＳＷＧ１３からＰボディ電位線ＬＰ１１〜ＬＰ１３はグループｇ１〜ｇ３における列ｒ１の回路ブロックＣＢに配線され、Ｎボディ電位線ＬＮ１１〜ＬＮ１３はグループｇ１〜ｇ３における列ｒ１，ｒ２の回路ブロックＣＢ間で共有可能に配線される。また、スイッチセル群ＳＷＧ２１〜ＳＷＧ２３からのＰボディ電位線ＬＰ２１〜ＬＰ２３はグループｇ１〜ｇ３における列ｒ２，ｒ３の回路ブロックＣＢ間で共有可能に配線され、Ｎボディ電位線ＬＮ２１〜ＬＮ２３はグループｇ１〜ｇ３における列ｒ３，ｒ４の回路ブロックＣＢ間で共有可能に配線される。Ｐボディ電位線ＬＰ３１〜ＬＰ３３はグループｇ１〜ｇ３における列ｒ４，ｒ５の回路ブロックＣＢ間共有可能に配線され、Ｎボディ電位線ＬＮ３１〜ＬＮ３３はグループｇ１〜ｇ３における列ｒ５の回路ブロックＣＢに配線される。
【０１３６】
また、図１０では図示を省略しているが、グループｇ１〜ｇ３それぞれの列ｒ１〜ｒ５単位に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが共通に配線される。
【０１３７】
上述したように、実施の形態５の第１のレイアウト構成におけるグループｇ１〜ｇ３それぞれの回路ブロックＣＢは列ｒ２，ｒ３及び列ｒ４，ｒ５間では実施の形態３の第１のレイアウト構成と同様に、ＰＭＯＳトランジスタが隣接配置される。このため、グループｇ１〜ｇ３それぞれの回路ブロックＣＢは列ｒ２，ｒ３及び列ｒ４，ｒ５間にＰボディ電位線ＬＰ２１〜ＬＰ２３及びＰボディ電位線ＬＰ３１〜ＬＰ３３を共有可能に配線できる。
【０１３８】
また、グループｇ１〜ｇ３それぞれの回路ブロックＣＢは、列ｒ１，ｒ２及び列ｒ３，ｒ４間では実施の形態３の第１のレイアウト構成と同様に、ＮＭＯＳトランジスタが隣接配置される。このため、列ｒ１，ｒ２及び列ｒ３，ｒ４間にＮボディ電位線ＬＮ１〜ＬＮ３及びＮボディ電位線ＬＮ２１〜ＬＮ２３を共有可能に配線できる。
【０１３９】
このように、実施の形態５の第１のレイアウト構成では、９単位のＳＷＧをグループｇ１〜ｇ３にそれぞれに３つのスイッチセル群ＳＷＧ毎に分散し、さらに、グループｇ１〜ｇ３それぞれにおける２列の回路ブロックＣＢに１つの割合で配置している。このため、スイッチセル群ＳＷＧ１１〜ＳＷＧ１３，ＳＷＧ２１〜ＳＷＧ２３，ＳＷＧ３１〜ＳＷＧ３３それぞれのトランスファゲートＴＦ１〜ＴＦ３のドライブ電流を分散することができる。その結果、トランスファゲートＴＦ１〜ＴＦ３に要求されるドライブ能力の低減化を図ることができる。
【０１４０】
さらに、９単位のＳＷＧ及び複数の回路ブロックＣＢを３つのグループｇ１〜ｇ３に分散配置している。このため、ＰＭＯＳトランジスタＱＰ１（ＮＭＯＳトランジスタＱＮ１）から制御対象のＰＭＯＳトランジスタのボディ（ＮＭＯＳトランジスタのボディ）までの配線距離を短くしてトランスファゲートＴＦ１によって充放電されるＲＣ経路が短くできる分、制御対象となる各ＭＯＳトランジスタのボディ電位の変化時定数を均一にすることができる。
【０１４１】
加えて、第１のレイアウト構成では、グループｇｉ（ｉ＝１〜３のいずれか）毎に、列方向に隣接して配置される回路ブロックＣＢ間において、Ｐボディ電位線ＬＰ１ｉ〜ＬＰ３ｉ及びＮボディ電位線ＬＮ１ｉ〜ＬＮ３ｉのいずれかを共有可能に配線している。このため、スイッチセル群ＳＷＧ１ｉ〜ＳＷＧ３ｉそれぞれは一対のＰボディ電位線ＬＰ１ｉ〜ＬＰ３ｉ及びＮボディ電位線ＬＮ１ｉ〜ＬＮ３ｉを異なる列間で分岐させることなく形成することができ、集積度の向上を図ることができる。
【０１４２】
（第２のレイアウト構成）
図１１はこの発明の実施の形態５である半導体集積回路の第２のレイアウト構成を示す説明図である。
【０１４３】
同図に示すように、第２のレイアウト構成は、１単位の電源ユニット１，２（制御信号発生回路３を含む）及びアクティブスイッチ部ＡＣＴＳＷと９単位のウェイクアップスイッチ部ＷＵＰＳＷ１１〜ＷＵＰＳＷ１３，ＷＵＰＳＷ２１〜ＷＵＰＳＷ２３，及びＷＵＰＳＷ３１〜ＷＵＰＳＷ３３（以下、単に「９単位のＷＵＰＳＷ」と略記する場合あり）とにより基板制御回路を構成している。この基板制御回路の制御下で、各々がマトリクス状（３×５（列ｒ１〜ｒ５））に配置されたグループｇ１〜ｇ３からなる複数の回路ブロックＣＢの基板電位を制御している。
【０１４４】
そして、ウェイクアップスイッチ部ＷＵＰＳＷ１１，ＷＵＰＳＷ２１及びＷＵＰＳＷ３１はグループｇ１に対応して設けられ、ウェイクアップスイッチ部ＷＵＰＳＷ１２，ＷＵＰＳＷ２２及びスイッチセル群ＳＷＧ３２はグループｇ２に対応して設けられ、ウェイクアップスイッチ部ＷＵＰＳＷ１３，ＷＵＰＷＳ２３及びＷＵＰＳＷ３３はグループｇ３に対応して設けられる。
【０１４５】
同図に示すように、電源ユニット１からの電源ユニット線Ｌ１及び電源ユニット２からの電源ユニット線Ｌ２がアクティブスイッチ部ＡＣＴＳＷに接続される。アクティブスイッチ部ＡＣＴＳＷの信号線Ｌ３及び信号線Ｌ４が９単位のＷＵＰＳＷに共通に接続される。なお、アクティブスイッチ部ＡＣＴＳＷとウェイクアップスイッチ部ＷＵＰＳＷｉｊ（ｉ，ｊ＝１〜３のいずれか）との組合せ回路の構成が図１で示した実施の形態１と同様となる。
【０１４６】
すなわち、９単位のＷＵＰＳＷはそれぞれＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１、トランスファゲートＴＦ１、ノードＮ１及びノードＮ２を有している。なお、図示しない制御信号発生回路３より発生するスタンバイ信号ＳＴＢ及びウェイクアップ信号ＷＵＰは９単位のＷＵＰＳＷに対し共通に付与される。
【０１４７】
図１のＰボディ電位線ＬＰ及びＮボディ電位線ＬＮがＰボディ電位線ＬＰ１１〜ＬＰ１３，ＬＰ２１〜ＬＰ２３，ＬＰ３１〜ＬＰ３３及びＮボディ電位線ＬＮ１１〜ＬＮ１３，ＬＮ２１〜ＬＮ２３，ＬＮ３１〜ＬＮ３３に相当する。
【０１４８】
そして、ウェイクアップスイッチ部ＷＵＰＳＷ１１〜ＷＵＰＳＷ１３からのＰボディ電位線ＬＰ１１〜ＬＰ１３はグループｇ１〜ｇ３における列ｒ１の回路ブロックＣＢに配線され、Ｎボディ電位線ＬＮ１１〜ＬＮ１３は列ｒ１，ｒ２の回路ブロックＣＢ間で共有可能に配線される。
【０１４９】
また、ウェイクアップスイッチ部ＷＵＰＳＷ２１〜ＷＵＰＳＷ２３からのＰボディ電位線ＬＰ２１〜ＬＰ２３はグループｇ１〜ｇ３における列ｒ２，ｒ３の回路ブロックＣＢ間で共有可能に配線される。Ｎボディ電位線ＬＮ２１〜ＬＮ２３はグループｇ１〜ｇ３における列ｒ３，ｒ４の回路ブロックＣＢ間で共有可能に配線される。Ｐボディ電位線ＬＰ３１〜ＬＰ３３はグループｇ１〜ｇ３における列ｒ４，ｒ５の回路ブロックＣＢ間共有可能に配線される。Ｎボディ電位線ＬＮ３１〜ＬＮ３３はグループｇ１〜ｇ３における列ｒ５の回路ブロックＣＢに配線される。
【０１５０】
また、図１１では図示を省略しているが、グループｇ１〜ｇ３それぞれの列ｒ１〜ｒ５単位に電源電圧ＶＤＤを供給するＶＤＤ配線ＬＶと、ＧＮＤレベルに設定するＧＮＤ配線ＬＧとが共通に配線される。
【０１５１】
実施の形態５の第２のレイアウト構成におけるグループｇ１〜ｇ３それぞれの回路ブロックＣＢは、列ｒ２，ｒ３及び列ｒ４，ｒ５間では実施の形態３の第１のレイアウト構成と同様に、ＰＭＯＳトランジスタが隣接配置され、Ｐボディ電位線ＬＰ２１〜ＬＰ２３及びＰボディ電位線ＬＰ３１〜ＬＰ３３を共有可能に配線している。
【０１５２】
また、グループｇ１〜ｇ３それぞれの回路ブロックＣＢは、列ｒ１，ｒ２及び列ｒ３，ｒ４間では実施の形態３の第１のレイアウト構成と同様に、ＮＭＯＳトランジスタが隣接配置され、Ｎボディ電位線ＬＮ１１〜ＬＮ１３及びＮボディ電位線ＬＮ２１〜ＬＮ２３を共有可能に配線している。
【０１５３】
このように、実施の形態５の第２のレイアウト構成では、９単位のＷＵＰＳＷをグループｇ１〜ｇ３それぞれに３つのウェイクアップスイッチ部ＷＵＰＳＷＧ毎に分散し、さらに、グループｇ１〜ｇ３それぞれにおける２列の回路ブロックＣＢに１つの割合で配置している。このため、９単位のＷＵＰＳＷそれぞれのトランスファゲートＴＦ１のドライブ電流を分散することができ、トランスファゲートＴＦ１に要求されるドライブ能力の低減化を図ることができる。
【０１５４】
さらに、９単位のＷＵＰＳＷを分散配置することにより、第１のレイアウト構成同様、トランスファゲートＴＦ１によって充放電されるＲＣ経路が短くできる分、ボディ制御対象となるＭＯＳトランジスタ間におけるボディ電位の変化時定数を均一にすることができる。
【０１５５】
加えて、分散させる対称をスイッチセル群ＳＷＧ全体でなく、ウェイクアップスイッチ部ＷＵＰＳＷのみに限定する分、第２のレイアウト構成は第１のレイアウト構成に比べ集積度の向上を図ることができる。
【０１５６】
また、第２のレイアウト構成では、第１のレイアウト構成と同様、各グループｇｉ（ｉ＝１〜３のいずれか）内の列方向に隣接して配置される回路ブロックＣＢ間において、Ｐボディ電位線ＬＰ１ｉ〜ＬＰ３ｉ及びＮボディ電位線ＬＮ１ｉ〜ＬＮ３ｉのいずれかを共有可能に配線している。このため、一対のＰボディ電位線ＬＰ１ｉ〜ＬＰ３ｉ及びＮボディ電位線ＬＮ１ｉ〜ＬＮ３ｉを異なる列間で分岐させることなく形成することができ、集積度の向上を図ることができる。
【図面の簡単な説明】
【０１５７】
【図１】この発明の実施の形態１である基板制御回路の構成を示す回路図である。
【図２】実施の形態１の基板制御回路の動作を示すタイミング図である。
【図３】実施の形態２の基板制御回路の動作を示すタイミング図である。
【図４】この発明の実施の形態３である半導体集積回路の第１のレイアウト構成を示す説明図である。
【図５】図４のＡ−Ａ断面を示す断面図である。
【図６】この発明の実施の形態３である半導体集積回路の第２のレイアウト構成を示す説明図である。
【図７】この発明の実施の形態４である半導体集積回路の第１のレイアウト構成を示す説明図である。
【図８】この発明の実施の形態４である半導体集積回路の第２のレイアウト構成を示す説明図である。
【図９】この発明の実施の形態４である半導体集積回路の第３のレイアウト構成を示す説明図である。
【図１０】この発明の実施の形態５である半導体集積回路の第１のレイアウト構成を示す説明図である。
【図１１】この発明の実施の形態５である半導体集積回路の第２のレイアウト構成を示す説明図である。
【符号の説明】
【０１５８】
１，２  電源ユニット、３  制御信号発生回路、ＡＣＴＳＷ  アクティブスイッチ部、ＣＢ  回路ブロック、Ｌ１，Ｌ２  電源ユニット線、ＬＮ，ＬＮ１〜ＬＮ３，ＬＮ１１〜ＬＮ１３，ＬＮ２１〜ＬＮ２３，ＬＮ３１〜ＬＮ３３  Ｎボディ電位線、ＬＰ，ＬＰ１〜ＬＰ３，ＬＰ１１〜ＬＰ１３，ＬＰ２１〜ＬＰ２３，ＬＰ３１〜ＬＰ３３  Ｐボディ電位線、ＳＷＧ，ＳＷＧ１〜ＳＷＧ３，ＳＷＧ１１〜ＳＷＧ１３，ＳＷＧ２１〜ＳＷＧ２３，ＳＷＧ３１〜ＳＷＧ３３  スイッチセル群、ＴＦ１〜ＴＦ３  トランスファゲート、ＷＵＰＳＷ，ＷＵＰＳＷ１〜ＷＵＰＳＷ３  ウェイクアップスイッチ部。
【図１】
2008148008.tif 000003
【図２】
2008148008.tif 000004
【図３】
2008148008.tif 000005
【図４】
2008148008.tif 000006
【図５】
2008148008.tif 000007
【図６】
2008148008.tif 000008
【図７】
2008148008.tif 000009
【図８】
2008148008.tif 000010
【図９】
2008148008.tif 000011
【図１０】
2008148008.tif 000012
【図１１】
2008148008.tif 000013