(57)【要約】【課題】電流線であるデジット線に対して十分なバーンイン試験を実行することができる薄膜磁性体記憶装置を提供する。【解決手段】薄膜磁性体記憶装置は、複数のデジット線にそれぞれ対応して設けられ、一端側と第１の電圧との間の接続を制御する複数のドライバユニットと、他端側と接続される第１の外部パッドとを含む。テスト時に第１の外部パッドに供給される電圧は、第２の電圧とは異なる。これに伴い、第１の外部パッドに対して電圧レベルの高い固定電圧を供給することにより、各デジット線の他端側から固定電圧を並列に印可することができる。したがって、電流線であるデジット線に対して十分なバーンイン試験を実行することができるとともに、いわゆるバーンイン試験の試験時間も短縮することができる。【選択図】図３２
2008293658.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の磁性体メモリセルと、
前記メモリセル行にそれぞれ対応して設けられ、データ書込対象に選択された選択磁性体メモリセルに対してデータ書込磁界を生じさせるデータ書込電流を選択的に流すための複数のデジット線と、
前記複数のデジット線にそれぞれ対応して設けられ、各々が、行選択結果に応じて活性化され、対応するデジット線の一端側と第１の電圧との間の接続を制御するための複数のドライバユニットと、
各前記対応するデジット線の他端側と電気的に接続される第１の外部パッドと、
前記複数のデジット線以外の内部回路と電気的に接続され、第２の電圧の供給を受ける第２の外部パッドとを備え、
通常動作時において、前記第１の外部パッドは、前記第２の電圧と接続され、
テスト時における前記第１の外部パッドの接続状態は前記通常動作時と異なる、薄膜磁性体記憶装置。
【請求項２】
前記テスト時において、各前記ドライバユニットは、前記対応するデジット線の一端側と前記第１の電圧とを接続し、
前記第１の外部パッドは、開放状態に設定される、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記複数のデジット線およびドライバユニットは、偶数行に対応して設けられる第１のグループと奇数行に対応して設けられる第２のグループに分割され、
前記第１の外部パッドは、前記第１のグループに対応して設けられる第１のサブパッドと、前記第２のグループに対応して設けられる第２のサブパッドとを含む、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
行列状に配置された複数の磁性体メモリセルと、
前記メモリセル行にそれぞれ対応して設けられ、データ書込対象に選択された選択磁性体メモリセルに対してデータ書込磁界を生じさせるデータ書込電流を選択的に流すための複数のデジット線と、
前記複数のデジット線にそれぞれ対応して設けられ、各々が、データ書込時に行選択結果に応じて活性化され、対応するデジット線の一端側と第１の電圧との間の接続を制御するための複数のドライバユニットと、
前記複数のデジット線の他端側と第２の電圧との接続を制御する接続制御回路とを備え、
通常動作時において、前記接続制御回路は、前記複数のデジット線の他端側と第２の電圧とを電気的に接続し、
テスト時において、各前記ドライバユニットは、テスト信号に応じて前記対応するデジット線の一端側と前記第１の電圧とを接続し、前記接続制御回路は、前記テスト信号に応答して前記複数のデジット線の他端側と前記第２の電圧とを非接続とする、薄膜磁性体記憶装置。
【請求項５】
前記複数のデジット線は、偶数行に対応して設けられた第１のグループと、奇数行に対応して設けられた第２のグループとに分割され、
前記テスト信号は、前記第１および第２のサブテスト信号を含み、
前記第１のグループに属する各前記ドライバユニットは、第１のサブテスト信号に応じて、前記対応するデジット線の一端側と前記第１の電圧とを接続し、
前記第２のグループに属する各前記ドライバユニットは、第２のサブテスト信号に応じて、前記対応するデジット線の一端側と前記第１の電圧とを接続し、
前記接続制御回路は、
前記第１のグループに属するデジット線の他端側の各々と前記第２の電圧との間に配置され、前記第１のサブテスト信号に応じてターンオフする第１のトランジスタと、
前記第２のグループに属するデジット線の他端側の各々と前記第２の電圧との間に配置され、前記第２のサブテスト信号に応じてターンオフする第２のトランジスタとを含む、請求項４記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体であるトンネル磁気抵抗素子をメモリセルに用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図４４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図４４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのデジット線ＤＬと、データ読出を実行するためのワード線ＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図４５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４５を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、ワード線ＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接地電圧ＧＮＤとの間に接続される。これにより、トンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの電流経路にセンス電流を流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図４６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図４６を参照して、データ書込時においては、ワード線ＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、デジット線ＤＬおよびビット線ＢＬにそれぞれ流される。
【００１２】
図４７は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１３】
図４７を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１７】
図４７に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１８】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１９】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図４８は、ＭＴＪメモリセルＭＣを行列状に集積配置したＭＲＡＭデバイス１０の全体構成図である。
【００２１】
図４８を参照して、ＭＲＡＭデバイス１０においては、Ｎ個に分割されたメモリブロックＭＢ０〜ＭＢｎ−１（ｎ：自然数）（以下、総称して、メモリブロックＭＢとも称する。）が設けられている。
【００２２】
各メモリブロックＭＢは、メモリセル行に対応して設けられたワード線ＷＬとデジット線ＤＬおよびメモリセル列に対応して設けられたビット線ＢＬとを含む。
【００２３】
大容量メモリアレイの場合、行列状に集積配置されたＭＴＪメモリセルＭＣを含むメモリアレイを機能および用途に応じて複数のメモリブロックに分割する構成が一般的である。
【００２４】
このようにして、複数のメモリブロックに分割したレイアウト構成をとった場合、各メモリブロックＭＢ毎にデジット線等を駆動するＤＬ／ＷＬドライバ帯を配置することが必要となる。さらに、各ＤＬ／ＷＬドライバ帯毎にロウデコーダ１１０を配置して各ＤＬ／ＷＬドライバ帯を制御する構成をとる必要がある。
【００２５】
図４９は、各ＤＬ／ＷＬドライバ帯毎にロウデコーダ１１０を設けた行選択系回路の概念図である。
【００２６】
ここでは、メモリブロックＭＢ０およびＭＢ１について代表して説明するが、その他のメモリブロックＭＢ２〜ＭＢｎ−１についても同様でありその説明は繰り返さない。
【００２７】
図４９を参照して、メモリブロックＭＢ０およびＭＢ１にそれぞれ対応するＤＬ／ＷＬドライバ帯ＤＷＧ０およびＤＷＧ１は、各デジット線ＤＬに対するデータ書込電流の供給を制御するためのデジット線ドライバＤＬＤ０およびＤＬＤ１をそれぞれ含む。また、各メモリブロックＭＢに対応してロウデコーダ１１０が設けられる。
【００２８】
ロウアドレスＲＡおよびライトイネーブルＷＥに基づくロウデコーダ１１０の行選択結果である出力信号およびメモリブロックＭＢを選択するブロック選択信号ＤＬＢＳ０に応じて、メモリブロックＭＢ０に含まれるデジット線ＤＬが選択的に活性化される。また、同様にロウデコーダ１１０の出力信号およびブロック選択信号ＤＬＢＳ１に応じて、メモリブロックＭＢ１に含まれるデジット線ＤＬが選択的に活性化される。
【００２９】
このような構成とした場合、各ＤＬ／ＷＬドライバ帯毎にロウデコーダ１１０を配置する必要があるため、各ロウデコーダ分の面積が必要となりＭＲＡＭデバイスの面積が増大するという問題が生じる。
【００３０】
また、別の問題点は、上述したようにＭＴＪメモリセルＭＣは、ビット線ＢＬおよびデジットＤＬをそれぞれ流れる電流によって生じる２つの磁界に応じてデータ書込が実行される。すなわち、選択したメモリセルにデータ書込を実行する場合、選択したデジット線ＤＬおよびビット線ＢＬに電流が供給される。この際、選択したデジット線ＤＬに隣接するデジット線にも漏れ磁界が印可される。隣接するデジット線および選択したビット線ＢＬに対応する隣接するメモリセルには、理論的には、図４７に示したアステロイド特性線の内側の領域に従う磁界が印可される。したがって、ディスターブ特性の強い通常のメモリセルは、データ誤書込が生じることはないが、ディスターブ特性の弱いメモリセルの場合には、データ誤書込が生じる場合があり、予めかかるディスターブ特性の弱い不良メモリセルを除去する必要がある。
【００３１】
かかる不良メモリセルを除去するためにデジット線１本ずつに対して電流を流して試験する必要がある。以下、かかるデータ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。これに伴い、このディスターブ試験の試験時間が長時間掛かるという問題がある。
【００３２】
また、さらに別の問題点は、上述したようにデジット線ＤＬはメモリセル列に対応して設けられるがデジット線ＤＬ間の配線ピッチは、メモリセルのレイアウトピッチとほぼ同じ間隔で配置される。メモリセルの微細化が進むにデジット線ＤＬ間の配線ピッチも小さくなり、デジット線ＤＬ間の不良による歩留りや信頼性の低下が問題となる。このためにデジット線ＤＬ間のバーンイン試験が必要となるが、デジット線ＤＬは電流線であるためデジット線間ＤＬおよび他の配線層の信号線やコンタクト等と十分な電圧差をつけることができず、デジット線を駆動する電圧を昇圧した場合であっても、十分なバーンイン試験を実行することができないという問題がある。
【００３３】
本発明の目的は、電流線であるデジット線に対して十分なバーンイン試験を実行することができる薄膜磁性体記憶装置を提供することである。
【課題を解決するための手段】
【００３４】
本発明の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルと、メモリセル行にそれぞれ対応して設けられ、データ書込対象に選択された選択磁性体メモリセルに対してデータ書込磁界を生じさせるデータ書込電流を選択的に流すための複数のデジット線と、複数のデジット線にそれぞれ対応して設けられ、各々が、行選択結果に応じて活性化され、対応するデジット線の一端側と第１の電圧との間の接続を制御するための複数のドライバユニットと、各対応するデジット線の他端側と電気的に接続される第１の外部パッドと、複数のデジット線以外の内部回路と電気的に接続され、第２の電圧の供給を受ける第２の外部パッドとを備え、通常動作時において、第１の外部パッドは、第２の電圧と接続され、テスト時における第１の外部パッドの接続状態は通常動作時と異なる。
【００３５】
好ましくは、テスト時において、各ドライバユニットは、対応するデジット線の一端側と第１の電圧とを接続し、第１の外部パッドは、開放状態に設定される。
【００３６】
好ましくは、複数のデジット線およびドライバユニットは、偶数行に対応して設けられる第１のグループと奇数行に対応して設けられる第２のグループに分割され、第１の外部パッドは、第１のグループに対応して設けられる第１のサブパッドと、第２のグループに対応して設けられる第２のサブパッドとを含む。
【００３７】
本発明の別の局面に従う薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルと、メモリセル行にそれぞれ対応して設けられ、データ書込対象に選択された選択磁性体メモリセルに対してデータ書込磁界を生じさせるデータ書込電流を選択的に流すための複数のデジット線と、複数のデジット線にそれぞれ対応して設けられ、各々が、データ書込時に行選択結果に応じて活性化され、対応するデジット線の一端側と第１の電圧との間の接続を制御するための複数のドライバユニットと、複数のデジット線の他端側と第２の電圧との接続を制御する接続制御回路とを備え、通常動作時において、接続制御回路は、複数のデジット線の他端側と第２の電圧とを電気的に接続し、テスト時において、各ドライバユニットは、テスト信号に応じて対応するデジット線の一端側と第１の電圧とを接続し、接続制御回路は、テスト信号に応答して複数のデジット線の他端側と第２の電圧とを非接続とする。
【００３８】
好ましくは、複数のデジット線は、偶数行に対応して設けられた第１のグループと、奇数行に対応して設けられた第２のグループとに分割され、テスト信号は、第１および第２のサブテスト信号を含み、第１のグループに属する各ドライバユニットは、第１のサブテスト信号に応じて、対応するデジット線の一端側と第１の電圧とを接続し、第２のグループに属する各ドライバユニットは、第２のサブテスト信号に応じて、対応するデジット線の一端側と第１の電圧とを接続し、接続制御回路は、第１のグループに属するデジット線の他端側の各々と第２の電圧との間に配置され、第１のサブテスト信号に応じてターンオフする第１のトランジスタと、第２のグループに属するデジット線の他端側の各々と第２の電圧との間に配置され、第２のサブテスト信号に応じてターンオフする第２のトランジスタとを含む。
【発明の効果】
【００３９】
本発明に従う薄膜磁性体記憶装置は、複数のデジット線にそれぞれ対応して設けられ、一端側と第１の電圧との間の接続を制御する複数のドライバユニットと、他端側と接続される第１の外部パッドとを含む。テスト時に第１の外部パッドに供給される電圧は、第２の電圧とは異なる。これに伴い、第１の外部パッドに対して電圧レベルの高い固定電圧を供給することにより、各デジット線の他端側から固定電圧を並列に印可することができる。したがって、電流線であるデジット線に対して十分なバーンイン試験を実行することができるとともに、いわゆるバーンイン試験の試験時間も短縮することができる。
【００４０】
また、複数のデジット線にそれぞれ対応して設けられ、一端側と第１の電圧との間の接続を制御する複数のドライバユニットと、他端側と接続される外部パッドとを含む。テスト時に各ドライバユニットは、デジット線の一端側と第１の電圧との間を接続し、外部パッドは、開放状態に設定する。これに伴い、各デジット線の一端側から第１の電圧を並列に印可することができる。したがって、電流線であるデジット線に対して十分なバーンイン試験を実行することができるとともに、いわゆるバーンイン試験の試験時間も短縮することができる。
【００４１】
また、複数のドライバユニットは、偶数行に対応して設けられる第１のグループと、奇数行に対応して設けられる第２のグループに分割される。また、第１および第２のグループにそれぞれ対応して設けられる第１および第２のサブパッドを含む。これに伴い、いずれか一方のサブパッドに第２の電圧と異なる電圧を供給することにより、偶数行および奇数行の間にストレスを掛けることができ、デジット線間の不良を検出すると共に、並列にストレスを掛けることができるためテスト時間を短縮することができる。
【００４２】
本発明に従う別の薄膜磁性体記憶装置は、複数のデジット線にそれぞれ対応して設けられ、一端側と第１の電圧との間の接続を制御する複数のドライバユニットと、他端側と第２の電圧との接続を制御する接続制御回路を含む。テスト時に、複数のドライバユニットは、テスト信号に応答して対応するデジット線の一端側と第１の電圧とを接続する。また、接続制御回路は、他端側と第２の電圧とを非接続に設定する。これにより、テスト時に並列に第１の電圧を印加することができ十分なバーンイン試験を実行することができるとともに、いわゆるバーンイン試験の試験時間も短縮することができる。
【００４３】
また、複数のデジット線が偶数行に対応して設けられる第１のグループと奇数行に対応して設けられる第２のグループとに分割される。第１のサブテスト信号に応じて第１のグループに属するデジット線と第２の電圧とが非接続となる。また、第２のサブテスト信号に応じて第２のグループに属するデジット線と第２の電圧とが非接続となる。これにより、第１および第２のサブテスト信号に応じて第１および第２のグループのいずれか一方のみに第１の電圧を印可することができる。これに伴い、偶数行および奇数行の間にストレスを掛けることができ、デジット線間の不良を検出すると共に、並列にストレスを掛けることができるためテスト時間を短縮することができる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成図である。
【００４６】
ＭＲＡＭデバイス１は、各々が行列状に配置されたＭＴＪメモリセルＭＣを有するメモリブロックＭＢ０〜ＭＢｎ−１を備える。各メモリブロックＭＢにおいて、ＭＴＪメモリセルＭＣの行にそれぞれ対応して複数のワード線ＷＬおよび複数のデジット線ＤＬが配置される。また、ＭＴＪメモリセルＭＣの列に対応してビット線が配置される。
【００４７】
ＭＲＡＭデバイス１は、さらにロウデコーダ１００と、コラムデコーダ２００と、ビット線選択回路３００と、アンプ６００とを備える。
【００４８】
ロウデコーダ１００は、アドレス信号によって示されるロウアドレスＲＡに応じて、行選択を実行する。コラムデコーダ２００は、アドレス信号によって示されるコラムアドレスＣＡに応じて、各メモリブロックＭＢにおける列選択を実行する。
【００４９】
ビット線選択回路３００は、データ読出時においてコラムデコーダ２００の列選択指示に応じて各メモリブロックＭＢに含まれるビット線を選択し、アンプ６００に読み出された信号を出力する。アンプ６００は、ビット線選択回路３００から出力された信号を増幅して読出データＲＤＡＴＡとして出力する。
【００５０】
ＭＲＡＭデバイス１は、さらにビット線電流制御回路４００および４１０と、電流源５００および５０１とを備える。ビット線電流制御回路４００および４１０は、データ書込においてコラムデコーダ２００の列選択指示に応じて各メモリブロックＭＢに含まれるビット線に対して書込データＷＴＤＡＴＡに応じた電流を供給する。すなわちデータ書込においてビット線に流すデータ書込電流は、電流源５００および５０１からそれぞれビット線電流制御回路４００および４１０に供給される。
【００５１】
ＭＲＡＭデバイス１は、さらにＤＬ／ＷＬドライバ帯ＤＷＤＧ０〜ＤＷＤＧｎ（以下、総称して、ＤＬ／ＷＬドライバ帯ＤＷＤＧとも称する）を備える。ＤＬ／ＷＬドライバ帯ＤＷＤＧ０は、メモリブロックＭＢ０に隣接して設けられ、ＤＬ／ＷＬドライバ帯ＤＷＤＧ１〜ＤＷＤＧｎ−１は、メモリブロックＭＢ０〜ＭＢｎ−１の間の領域にそれぞれ設けられ、ＤＬ／ＷＬドライバ帯ＤＷＤＧｎは、メモリブロックＭＢｎ−１に隣接して設けられる。
【００５２】
具体的には、ロウデコーダ１００の行選択結果およびコラムデコーダ２００の列選択結果を反映したブロック選択信号ＤＬＢＳ＜ｎ−１：０＞およびデジット線プルダウン信号ＤＬＤＥ＜ｎ：１＞に基づいて各ＤＬ／ＷＬドライバ帯ＤＷＤＧが活性化される。なお、以下においては、ブロック選択信号ＤＬＢＳ＜ｎ−１：０＞は、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１を総括的に表記したものである。また、デジット線プルダウン信号ＤＬＤＥ＜ｎ：１＞は、デジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎを総括的に表記したものである。
【００５３】
図２は、本発明の実施の形態１に従う各メモリブロックＭＢの両側に配置された行選択系回路の概念図である。
【００５４】
図２を参照して、各メモリブロックＭＢにおけるｘ行目（ｘ：自然数）のデジット線を駆動するデジット線ドライバＤＬＤＲ０〜ＤＬＤＲｎ（以下、総括してデジット線ドライバＤＬＤＲとも称する）がデジット線ＤＬ０＜ｘ＞〜ＤＬｎ−１＜ｘ＞を介して直列に設けられている。各デジット線ドライバＤＬＤＲは、各ＤＬ／ＷＬドライバ帯ＤＷＤＧに含まれる。なお、デジット線ＤＬ０＜ｘ＞の符号＜ｘ＞は、各メモリブロックＭＢ内の行数を表しており、ここでは、ｘ行目であることを示す。また、以下においては、デジット線ＤＬ０＜ｘ＞〜ＤＬｎ−１＜ｘ＞を単にデジット線ＤＬ０〜ＤＬｎ−１とも表記する、総称してデジット線ＤＬとも称する。
【００５５】
また、ロウデコーダ１００は、ライトイネーブルＷＥおよびロウアドレスＲＡに応じて行選択を実行し、行選択結果に応じてｘ行目の行選択線ＤＬＳＥＬ＜ｘ＞を「Ｈ」レベルに活性化させる。なお、行選択線ＤＬＳＥＬ＜ｘ＞は、単に行選択線ＤＬＳＥＬとも称する。
【００５６】
また、デジット線ドライバＤＬＤＲ０〜ＤＬＤＲｎは、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１（以下、総称して、ブロック選択信号ＤＬＢＳとも称する）およびデジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎ（以下、総称して、デジット線プルダウン信号ＤＬＤＥとも称する）の制御信号の入力をそれぞれ受ける。なお、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１およびデジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎの符号の末尾の数字は、デジット線ドライバＤＬＤＲ０〜ＤＬＤＲｎの符号の数字にそれぞれ対応して入力される信号であることを示す。たとえば、ブロック選択信号ＤＬＢＳ２は、デジット線ドライバＤＬＤＲ２に入力される信号であることを示す。
【００５７】
始端のデジット線ドライバＤＬＤＲ０は、ＮＡＮＤ回路ＮＤ０と、ＰチャンネルＭＯＳトランジスタＰＴ０とを含む。ＮＡＮＤ回路ＮＤ０は、行選択線ＤＬＳＥＬに伝達された信号とブロック選択信号ＤＬＢＳ０との入力を受けてＮＡＮＤ論理演算結果を出力する。ＰチャンネルＭＯＳトランジスタＰＴ０は、ＮＡＮＤ回路ＮＤ０の出力信号に応じて電源電圧ＶＣＣとデジット線ＤＬ０とを電気的に結合する。
【００５８】
デジット線ドライバＤＬＤＲ１〜ＤＬＤＲｎ−１の回路構成については同様であるのでここではデジット線ドライバＤＬＤＲ１について代表的に説明する。
【００５９】
デジット線ドライバＤＬＤＲ１は、前段のデジット線ＤＬ０の電圧レベル信号とブロック選択信号ＤＬＢＳ１とのＮＡＮＤ論理演算結果を出力するＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ１の論理演算結果に応じて電源電圧ＶＣＣとデジット線ＤＬ１とを電気的に結合するためのＰチャンネルＭＯＳトランジスタＰＴ１とを有する。また、デジット線プルダウン信号ＤＬＤＥ１の入力に応じて前段のデジット線ＤＬ０を接地電圧ＧＮＤにプルダウンするＮチャンネルＭＯＳトランジスタＮＴ１をさらに有する。他のデジット線ドライバＤＬＤＲ２〜ＤＬＤＲｎ−１についても同様であり、その詳細な説明は繰り返さない。なお、ＰチャンネルＭＯＳトランジスタＰＴ０〜ＰＴｎ−１は、電源電圧ＶＣＣとデジット線ＤＬ０〜ＤＬｎ−１とをそれぞれ電気的に結合するドライバトランジスタとも称する。
【００６０】
終端のデジット線ドライバＤＬＤＲｎは、デジット線プルダウン信号ＤＬＤＥｎの入力を受けて前段のメモリブロックＭＢｎ−１のデジット線ＤＬｎ−１を接地電圧ＧＮＤにプルダウンするＮチャンネルＭＯＳトランジスタＮＴｎを有する。
【００６１】
図３は、データ書込時にコラムデコーダ２００がメモリブロックＭＢのいずれか１つを選択した場合において設定されるブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【００６２】
図３には、各メモリブロックＭＢ０〜ＭＢｎ−１の選択に応じてコラムデコーダ２００が生成するブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの組み合わせが示されている。ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥは、デジット線と電源電圧ＶＣＣおよび接地電圧ＧＮＤとの間の接続を制御する信号である。具体的には、「Ｈ」レベルであるブロック選択信号ＤＬＢＳに応答して対応するデジット線は、電源電圧ＶＣＣと電気的に結合される。一方、「Ｈ」レベルであるデジット線プルダウン信号ＤＬＤＥに応答して前段のデジット線は、接地電圧ＧＮＤと電気的に結合される。
【００６３】
一例として、コラムデコーダ２００がメモリブロックＭＢ１を選択した場合にデジット線ＤＬ１にデータ書込電流を流す場合について説明する。
【００６４】
図４は、図３の真理値表を用いて選択メモリブロックＭＢ１のデジット線ＤＬ１にデータ書込電流を流す場合のタイミングチャート図である。
【００６５】
図３および図４を参照して、時刻ｔ１までのスタンバイ時においてロウデコーダ１００と接続される行選択線ＤＬＳＥＬは、データ書込指示信号であるライトイネーブルＷＥおよびロウアドレスＲＡがともに「Ｌ」レベルであるため「Ｌ」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベルに設定される。したがって、各デジット線ドライバＤＬＤＲに含まれるＰチャンネルＭＯＳトランジスタＰＴ０〜ＰＴｎ−１は、オフ状態である。各デジット線プルダウン信号ＤＬＤＥは、「Ｈ」レベルであるため、各デジット線ドライバＤＬＤＲに含まれるＮチャンネルＭＯＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオン状態となっており、各デジット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レベル）と電気的に結合されている。
【００６６】
時刻ｔ１においてメモリブロックＭＢ１が選択された場合、コラムデコーダ２００は、ブロック選択信号ＤＬＢＳ０およびＤＬＢＳ１を「Ｈ」レベルに設定する。また、ブロック選択信号ＤＬＢＳ２〜ＤＬＢＳｎ−１を「Ｌ」レベルに設定する。また、デジット線プルダウン信号ＤＬＤＥ１を「Ｌ」レベルに設定し、デジット線プルダウン信号ＤＬＤＥ２〜ＤＬＤＥｎを「Ｈ」レベルに設定する。
【００６７】
次に時刻ｔ２において、ロウデコーダ１００は、ライトイネーブルＷＥおよびロウアドレスＲＡの行選択結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベルに活性化させる。ブロック選択信号ＤＬＢＳ０およびＤＬＢＳ１は、「Ｈ」レベルであるためデジット線ＤＬ０およびＤＬ１は、活性化されて電源電圧ＶＣＣと電気的に結合され「Ｈ」レベルに充電される。
【００６８】
ここで、デジット線プルダウン信号ＤＬＤＥ２が「Ｈ」レベルであるため、デジット線ドライバＤＬＤＲ２に含まれるＮチャンネルＭＯＳトランジスタＮＴ２は、デジット線ＤＬ１を接地電圧ＧＮＤにプルダウンする。これにしたがって、デジット線ＤＬ１において電源電圧ＶＣＣと接地電圧ＧＮＤとの間に電流経路が形成され、デジット線ＤＬ１にデータ書込電流が流れる。すなわちメモリブロックＭＢ１においてデータ書込を実行することができる。
【００６９】
尚、デジット線プルダウン信号ＤＬＤＥ３〜ＤＬＤＥｎは、全て「Ｈ」レベルでありデジット線ＤＬ２〜ＤＬｎ−１は、すべて接地電圧ＧＮＤと電気的に結合され「Ｌ」レベルに設定される。すなわち、本発明の実施の形態１に従う構成では、本来データ書込電流を流すためのデジット線ＤＬをロウデコーダ１００の行選択結果を伝達する信号線として用いている。
【００７０】
これにより、メモリブロック毎にアドレスデコーダを配置することなく、あるいは、行選択結果を伝達するための行選択線ＤＬＳＥＬを各メモリブロックＭＢ共通の配線として設けることなく、選択されたメモリブロックに対応するデジット線ＤＬのみにデータ書込電流を流すことができる。
【００７１】
このような構成により、アドレスデコーダの配置による面積の増大を防止し、行選択線の配置に伴う配線層の増加を防ぐことによる製造プロセスの煩雑化を回避した上で、メモリアレイサイズの大きなＭＲＡＭデバイスを分割した場合においてもデータ書込に必要なデータ書込電流を選択磁性体メモリセルに対して十分に流すことができる。
【００７２】
なお、上記においては、ＮＡＮＤ回路の論理演算結果に応じて電源電圧ＶＣＣとデジット線ＤＬとを電気的に接続するＰチャンネルＭＯＳトランジスタおよび接地電圧ＧＮＤとデジット線ＤＬとを電気的に接続するＮチャンネルＭＯＳトランジスタを含むデジット線ドライバＤＬＤＲの構成について説明してきたが、このトランジスタの極性を入れ替え、かつＮＡＮＤ回路をＮＯＲ回路に置換し、ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの入力信号の電圧レベルの論理関係をそれぞれ反転させた構成とした場合においても本発明の動作を同様に実行することが可能である。なお、かかる場合においては、行選択線ＤＬＳＥＬは、「Ｌ」レベルで活性化されるものとする。
【００７３】
（実施の形態２）
図５は、本発明の実施の形態２に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【００７４】
本発明の実施の形態２は、行選択線を各メモリブロックＭＢ共通に設けることなく分割された各メモリブロックＭＢに含まれるワード線を活性化させることを目的とする。
【００７５】
図５を参照して、各メモリブロックＭＢにおけるｘ行目（ｘ：自然数）のデジット線およびワード線を駆動するデジットワード線ドライバＤＷＤＲ０〜ＤＷＤＲｎ（以下、単に、デジットワード線ドライバＤＷＤＲとも称する）がデジット線ＤＬ０＜ｘ＞〜ＤＬｎ−１＜ｘ＞を介して直列に設けられている。
【００７６】
デジットワード線ドライバＤＷＤＲは、デジット線ドライバＤＬＤＲと比較してさらにＡＮＤ回路を含む点で異なる。
【００７７】
具体的には、デジットワード線ドライバＤＷＤＲ０は、デジット線ドライバＤＬＤＲ０と比較してＡＮＤ回路ＡＤ０をさらに含み、ＡＮＤ回路ＡＤ０は、行選択線ＤＬＳＥＬに伝達された信号およびデータ読出指示信号であるリード信号ＲＤの入力によるＡＮＤ論理演算結果に応じてワード線ＷＬ０を活性化させる。また、他のデジットワード線ドライバＤＷＤＲ１〜ＤＷＤＲｎ−１は、それぞれ同様の構成であり、代表的にデジットワード線ドライバＤＷＤＲ１について説明する。デジットワード線ドライバＤＷＤＲ１は、デジット線ドライバＤＬＤＲ１と比較してＡＮＤ回路ＡＤ１をさらに含み、ＡＮＤ回路ＡＤ１は、前段のメモリブロックＭＢ０のデジット線ＤＬ０に伝達された信号およびデータ読出指示信号であるリード信号ＲＤの入力を受けてＡＮＤ論理演算結果に応じてワード線ＷＬ１を活性化させる。
【００７８】
また、ロウデコーダ１００は、データ読出指示信号であるリード信号ＲＤの入力をさらに受ける。
【００７９】
図６は、データ読出時にコラムデコーダ２００が生成するブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【００８０】
図６を参照して、データ読出時においてメモリブロックＭＢ０〜ＭＢｎ−１のいずれが選択される場合においてもコラムデコーダ２００が生成する各ブロック選択信号ＤＬＢＳおよび各デジット線プルダウン信号ＤＬＤＥは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。
【００８１】
一例として、データ読出において、メモリブロックＭＢ１を選択した場合について説明する。
【００８２】
図７は、図６の真理値表を用いてデータ読出において、メモリブロックＭＢ１を選択した場合のタイミングチャート図である。
【００８３】
図６および図７を参照して、時刻ｔ３までのスタンバイ時においてロウデコーダ１００と接続される行選択線ＤＬＳＥＬは、データ読出指示信号であるリード信号ＲＤおよびロウアドレスＲＡがともに「Ｌ」レベルであるため「Ｌ」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベルに設定される。したがって、各デジット線ドライバＤＬＤＲに含まれるＰチャンネルＭＯＳトランジスタＰＴ０〜ＰＴｎ−１は、オフ状態である。なお、データ読出時であるためデータ書込時に入力されるライトイネーブルＷＥは、「Ｌ」レベルである。各デジット線プルダウン信号ＤＬＤＥは、「Ｈ」レベルであり、各デジット線ドライバＤＬＤＲに含まれるＮチャンネルＭＯＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオン状態となっており、各デジット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レベル）と電気的に結合されている。
【００８４】
時刻ｔ３においてメモリブロックＭＢ１が選択された場合、コラムデコーダ２００は、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１を「Ｈ」レベルに設定する。また、デジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎを「Ｌ」レベルに設定する。
【００８５】
次に時刻ｔ４において、ロウデコーダ１００は、リード信号ＲＤおよびロウアドレスＲＡの行選択結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベルに活性化させる。ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１は、「Ｈ」レベルであるためデジット線ＤＬ０〜ＤＬｎ−１は、活性化されて電源電圧ＶＣＣと電気的に結合され「Ｈ」レベルに充電される。
【００８６】
ここで、各デジットワード線ドライバＤＷＤＲ０〜ＤＷＤＲｎ−１に含まれるＡＮＤ回路ＡＤ０〜ＡＤｎ−１は、電気的にそれぞれ結合している各デジット線ＤＬに伝達される信号（「Ｈ」レベル）およびリード信号ＲＤ（「Ｈ」レベル）のＡＮＤ論理演算結果に応じて対応するワード線ＷＬ０〜ＷＬｎ−１を活性化させる（「Ｈ」レベル）。この全てのワード線ＷＬの活性化に応じて選択されたメモリブロックＭＢ１におけるデータ読出を実行することができる。
【００８７】
尚、デジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎは、全て「Ｌ」レベルであり全てのデジット線ＤＬ０〜ＤＬｎ−１は、データ読出における行選択結果を伝達する信号線として用いられる。
【００８８】
このような構成により、実施の形態1の効果に加えて、分割されたメモリブロック毎に配置されたワード線ＷＬを選択するための行選択線の配置に伴う配線層の増加を防ぐことができ、製造プロセスの煩雑化を回避することができる。
【００８９】
（実施の形態２の変形例）
本発明の実施の形態２の変形例は、実施の形態２で説明したデータ読出時における消費電力を低減することを目的とする。
【００９０】
図８は、本発明の実施の形態２の変形例に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【００９１】
図８を参照して、図５の本発明の実施の形態２に従う行選択系回路と比較して、デジットワード線ドライバＤＷＤＲ０〜ＤＷＤＲｎをデジットワード線ドライバＤＷＤＲ♯０〜ＤＷＤＲ♯ｎ（以下、総称して、デジットワード線ドライバＤＷＤＲ＃とも称する）のそれぞれに置換した点が異なる。その他の点は同様でありその詳細な説明は繰り返さない。なお、デジットワード線ドライバＤＷＤＲｎとデジットワード線ドライバＤＷＤＲ＃ｎは、同一の構成である。
【００９２】
図９（ａ）は、デジットワード線ドライバＤＷＤＲ♯０の回路構成図である。
デジットワード線ドライバＤＷＤＲ♯０は、実施の形態２で説明したデジットワード線ドライバＤＷＤＲ０と比較してさらにＮＡＮＤ回路ＮＡＤ０およびＰチャンネルＭＯＳトランジスタＰＴＴ０を有する点で異なる。
【００９３】
ＮＡＮＤ回路ＮＡＤ０は、行選択線ＤＬＳＥＬに伝達された信号およびリード信号ＲＤの入力を受けてＮＡＮＤ論理演算結果をＰチャンネルＭＯＳトランジスタＰＴＴ０のゲートに伝達する。ＰチャンネルＭＯＳトランジスタＰＴＴ０は、ＮＡＮＤ回路ＮＡＤ０から入力されるＮＡＮＤ論理演算結果に応じて活性化され電源電圧ＶＣＣとデジット線ＤＬ０とを電気的に結合させる。
【００９４】
図９（ｂ）は、デジットワード線ドライバＤＷＤＲ♯ｋ（ｋは、１≦ｋ≦ｎ−１の関係を満たす自然数）の回路構成図である。
【００９５】
デジットワード線ドライバＤＷＤＲ＃ｋは、図９（ａ）で説明したのと同様に、各デジットワード線ドライバＤＷＤＲｋと比較してＮＡＮＤ回路ＮＡＤｋおよびＰチャンネルＭＯＳトランジスタＰＴＴｋをさらに含む点で異なる。すなわち、デジットワード線ドライバＤＷＤＲ＃ｋにおいて、ＮＡＮＤ回路ＮＡＤｋは、前段のメモリブロックＭＢに含まれるデジット線ＤＬｋ−１に伝達された信号およびリード信号ＲＤ信号の論理演算結果に応じてＰチャンネルＭＯＳトランジスタＰＴＴｋを活性化し、電源電圧ＶＣＣとデジット線ＤＬｋとを電気的に結合させる。
【００９６】
ここで、上記のＰチャンネルＭＯＳトランジスタＰＴＴ０およびＰＴＴｋは、ＰチャンネルＭＯＳトランジスタＰＴ０およびＰＴｋと比較して、電流駆動力の小さいすなわちチャネル幅の小さなトランジスタである。
【００９７】
図示しないが、データ読出時にコラムデコーダ２００が生成するブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥは、全て「Ｌ」レベルに設定されるものとする。
【００９８】
一例として、データ読出において、メモリブロックＭＢ１を選択した場合について説明する。
【００９９】
図８および図９を参照して、リード信号ＲＤ（「Ｈ」レベル）が入力された場合、ロウデコーダ１００は、行選択線ＤＬＳＥＬを「Ｈ」レベルに活性化させる。
【０１００】
デジットワード線ドライバＤＷＤＲ＃０は、行選択線ＤＬＳＥＬに伝達された信号が「Ｈ」レベルであり、リード信号ＲＤも「Ｈ」レベルであるためＡＮＤ回路ＡＤ０がワード線ＷＬ０を活性化させる。さらに、ＮＡＮＤ回路ＮＡＤ０は、行選択線ＤＬＳＥＬに伝達された信号およびリード信号ＲＤの入力に応じてＰチャンネルＭＯＳトランジスタＰＴＴ０を活性化させる。ＰチャンネルＭＯＳトランジスタＰＴＴ０の活性化に応じて行選択線ＤＬＳＥＬに伝達された行選択結果がデジット線ＤＬ０に伝達される。
【０１０１】
同様にデジットワード線ドライバＤＷＤＲ＃１は、デジット線ＤＬ０に伝達された信号（「Ｈ」レベル）およびリード信号ＲＤ（「Ｈ」レベル）の入力を受けてワード線ＷＬを活性化させると共に、ＰチャンネルＭＯＳトランジスタＰＴＴ１が活性化されてデジット線ＤＬ２に「Ｈ」レベルである行選択結果を伝達する。以下、他のデジットワード線ドライバＤＷＤＲ＃についても同様であり対応するワード線ＷＬを活性化させると共に、対応するデジット線に対して行選択結果を順に伝達する。
【０１０２】
尚、ブロック選択信号ＤＬＢＳは、全て「Ｌ」レベルであるため各デジットワード線ドライバＤＷＤＲ＃ｋに含まれる各ＮＡＮＤ回路ＮＡＤｋのＮＡＮＤ論理演算結果は、「Ｈ」レベルであり、各ＰチャンネルＭＯＳトランジスタＰＴＴｋは活性化されない。
【０１０３】
本発明の構成は、各デジットワード線ドライバＤＷＤＲ＃において電源電圧ＶＣＣとデジット線ＤＬとを電気的に結合するドライバトランジスタを２つ設け、データ読出時およびデータ書込時に選択的にそれぞれを活性化させる構成である。したがって、本発明の構成により、データ読出時においては、データ書込時に必要なデータ書込電流を供給するチャネル幅の大きなＰチャンネルＭＯＳトランジスタを駆動する代わりに、チャネル幅の小さなＰチャンネルＭＯＳトランジスタを駆動することにより、実施の形態２の効果に加えて低消費電力化をさらに図ることができる。
【０１０４】
（実施の形態３）
図１０は、本発明の実施の形態３に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【０１０５】
本発明の実施の形態３は、各メモリブロックＭＢに含まれるデジット線ＤＬの本数と、各メモリブロックＭＢに含まれるワード線ＷＬの本数が異なる場合の構成について説明する。
【０１０６】
ここでは一例として、各メモリブロックにおいてワード線ＷＬが２本のワード線に分割される場合について説明する。
【０１０７】
図１０を参照して、図５の実施の形態２に従う行選択系回路と比較して、ワード線ドライバＷＬＤＲをさらに備える点で異なる。
【０１０８】
具体的には、上記のデジットワード線ドライバＤＷＤＲ０〜ＤＷＤＲｎのうちの２つのデジットワード線ドライバＤＷＤＲの間にワード線ＷＬを分割するようにワード線ドライバＷＬＤＲ０〜ＷＬＤＲｎ−１を設ける。なお、ワード線ドライバＷＬＤＲは、ワード線ドライバＷＬＤＲ０〜ＷＬＤＲｎ−１を総称したものである。
【０１０９】
例えば、デジットワード線ドライバＤＷＤＲ０およびＤＷＤＲ１の間にワード線を分割して配置された、ワード線ドライバＷＬＤＲ０について説明する。
【０１１０】
図１１は、ワード線ドライバＷＬＤＲ０の回路図である。
図１１を参照して、ワード線ドライバＷＬＤＲ０は、ＡＮＤ回路ＡＤＤ０を含む。ＡＮＤ回路ＡＤＤ０は、デジット線ＤＬ０から伝達される信号およびリード信号ＲＤの入力を受けてＡＮＤ論理演算結果によりワード線ＷＬ１を活性化させる。このような回路配置を用いることによりワード線を分割して、簡易にワード線の本数をデジット線の本数と異ならせることが可能となる。
【０１１１】
本構成により、実施の形態２と同様の効果を得ることができるとともに、各ワード線の配線長をより短くすることにより各ワード線の立ち上がり時間を短縮し、高速なデータ読出が可能となる。
【０１１２】
本発明の実施の形態３は、上述した実施の形態２およびその変形例に対しても適用可能である。
【０１１３】
（実施の形態４）
図１２は、本発明の実施の形態４に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【０１１４】
本発明の実施の形態４は、実施の形態２と異なりデータ読出時において選択されたメモリブロックＭＢに含まれるワード線ＷＬのみを活性化させることにより消費電力を低減させることを目的とする。
【０１１５】
図１２を参照して、図５の本発明の実施の形態２に従う行選択系回路と比較して、デジットワード線ドライバＤＷＤＲ０〜ＤＷＤＲｎをそれぞれデジットワード線ドライバＤＷＤＲＩ０〜ＤＷＤＲＩｎに置換した点が異なる。その他の点は同様であり、その詳細な説明は繰り返さない。なお、デジットワード線ドライバＤＷＤＲｎとＤＷＤＲＩｎとは同一の構成である。
【０１１６】
図１３（ａ）は、デジットワード線ドライバＤＷＤＲＩ０の回路図である。
デジットワード線ドライバＤＷＤＲＩ０は、デジットワード線ドライバＤＷＤＲ０と比較してＡＮＤ回路ＡＤ０に入力される信号がリード信号ＲＤではなくワードブロック選択信号ＷＬＢＳ０が入力される点が異なる。すなわち、ワードブロック選択信号ＷＬＢＳ０に応じてワード線ＷＬ０が活性化される。
【０１１７】
また、図１３（ｂ）は、デジットワード線ドライバＤＷＤＲＩｋの回路図である。この場合も上記と同様であり、デジットワード線ドライバＤＷＤＲＩｋは、ワードブロック選択信号ＷＬＢＳｋに応じてワード線ＷＬｋを活性化させる。
【０１１８】
なお、ワードブロック選択信号ＷＬＢＳ０およびＷＬＢＳｋを総称してワードブロック選択信号ＷＬＢＳと称する。
【０１１９】
図１４は、データ読出時にコラムデコーダ２００がメモリブロックＭＢのいずれか１つを選択した場合において設定されるブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥおよびワードブロック選択信号ＷＬＢＳの対応関係を示す真理値表である。すなわち、図１４を参照して、各メモリブロックＭＢ０〜ＭＢｎ−１の選択に応じてコラムデコーダ２００が生成するブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥおよびワードブロック選択信号ＷＬＢＳの組み合わせを示している。
【０１２０】
一例として、メモリブロックＭＢ１を選択した場合にワード線ＷＬ１を活性化させる場合について説明する。
【０１２１】
図１５は、図１４の真理値表を用いて選択メモリブロックＭＢ１のワード線ＷＬ１を活性化させる場合のタイミングチャート図である。
【０１２２】
図１４および図１５を参照して、時刻ｔ５までのスタンバイ時においてロウデコーダ１００と接続される行選択線ＤＬＳＥＬは、データ読出指示信号であるリード信号ＲＤおよびロウアドレスＲＡがともに「Ｌ」レベルであるため「Ｌ」レベルに設定されている。したがって、この段階において行選択は実行されない。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベルに設定される。したがって、各デジット線ドライバＤＬＤＲに含まれるＰチャンネルＭＯＳトランジスタＰＴ０〜ＰＴｎ−１は、オフ状態である。なお、データ読出時であるためデータ書込時に活性化されるライトイネーブルＷＥは、「Ｌ」レベルである。各デジット線プルダウン信号ＤＬＤＥは、「Ｈ」レベルであり、各デジット線ドライバＤＬＤＲに含まれるＮチャンネルＭＯＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオン状態となっており、各デジット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レベル）と電気的に結合されている。また、各ワードブロック選択信号ＷＬＢＳは、「Ｌ」レベルに設定される。
【０１２３】
時刻ｔ５においてメモリブロックＭＢ１が選択された場合、コラムデコーダ２００は、ブロック選択信号ＤＬＢＳ０を「Ｈ」レベルに設定する。また、ブロック選択信号ＤＬＢＳ１〜ＤＬＢＳｎ−１を「Ｌ」レベルに設定する。また、デジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎを「Ｌ」レベルに設定する。
【０１２４】
次に時刻ｔ６において、ロウデコーダ１００は、リード信号ＲＤおよびロウアドレスＲＡの行選択結果に基づいて行選択線ＤＬＳＥＬを「Ｈ」レベルに活性化させる。また、ワードブロック選択信号ＷＬＢＳ１が「Ｈ」レベルとなる。ブロック選択信号ＤＬＢＳ０は、「Ｈ」レベルであるためデジット線ＤＬ０は、活性化されて電源電圧ＶＣＣと電気的に結合され「Ｈ」レベルに充電される。
【０１２５】
ここで、デジットワード線ドライバＤＷＤＲ１に含まれるＡＮＤ回路ＡＤ１は、電気的に結合されているデジット線ＤＬ０に伝達される信号（「Ｈ」レベル）およびワードブロック選択信号ＷＬＢＳ１（「Ｈ」レベル）のＡＮＤ論理演算結果に応じて対応するワード線ＷＬ１を活性化させる（「Ｈ」レベル）。
【０１２６】
このような回路構成をとることによりデータ読出時において選択されたメモリブロックＭＢに含まれるワード線のみを活性化させることにより消費電力をより低減させることが可能となる。
【０１２７】
（実施の形態５）
本発明の実施の形態５は、テストモードにおいてデジット線等の配線間のプロセス不良等の検出等を実行するバーンイン試験を実行することを目的とする。
【０１２８】
図１６は、本発明の実施の形態５に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【０１２９】
図１６を参照して、図２の実施の形態１に従う行選択系回路と比較して、デジット線ドライバＤＬＤＲ０をデジット線ドライバＴＤＬＤＲに置換した点が異なる。すなわちデジット線ドライバＴＤＬＤＲは、デジット線ドライバＤＬＤＲ０と比較して、ＯＲ回路ＯＲ０をさらに含む点で異なる。
【０１３０】
ＯＲ回路ＯＲ０は、行選択線ＤＬＳＥＬに伝達された信号およびテストモードイネーブルＴＭＥの入力を受けてそのＯＲ論理演算結果をＮＡＮＤ回路ＮＤ０の入力側の一方に出力する。
【０１３１】
本構成とすることによりロウデコーダ１００の行選択結果にかかわらずテストモードイネーブルＴＭＥの入力によりデジット線ＤＬを活性化させることが可能となる。
【０１３２】
図１７は、テストモード時におけるコラムデコーダ２００が生成するブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【０１３３】
具体的には、テストモード時において、各ブロック選択信号ＤＬＢＳおよび各デジット線プルダウン信号ＤＬＤＥは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。
【０１３４】
図１８は、テストモードにおけるプロセス不良を検出する場合の各信号のタイミングチャート図である。
【０１３５】
図１７および図１８を参照して、時刻ｔ７までのスタンバイ時においてテストモードイネーブルＴＭＥおよびライトイネーブルＷＥおよびロウアドレスＲＡは、ともに「Ｌ」レベルに設定される。また、各ブロック選択信号ＤＬＢＳは、「Ｌ」レベルである。各デジット線プルダウン信号ＤＬＤＥは、「Ｈ」レベルであり、各デジット線ドライバＤＬＤＲに含まれるＮチャンネルＭＯＳトランジスタＮＴ１〜ＮＴｎのそれぞれがオン状態となっており、各デジット線ＤＬは、接地電圧ＧＮＤ（「Ｌ」レベル）と電気的に結合されている。
【０１３６】
時刻ｔ７においてテストモードにおけるテストモードイネーブルＴＭＥが入力された場合、コラムデコーダ２００は、ブロック選択信号ＤＬＢＳ０〜ＤＬＢＳｎ−１を「Ｈ」レベルに設定する。また、デジット線プルダウン信号ＤＬＤＥ１〜ＤＬＤＥｎを「Ｌ」レベルに設定する。
【０１３７】
テストモード時において、テストモードイネーブルＴＭＥおよびブロック選択信号ＤＬＢＳに応じてデジット線ＤＬを「Ｈ」レベルに活性化させる。すなわち、テストモードにおいては、テストモードイネーブルＴＭＥの入力により列選択結果に係らず各行に配置された全てのデジット線ＤＬが活性化される。
【０１３８】
したがって、このような構成とすることにより、各行において、デジット線ＤＬの配線とデジット線ＤＬ以外の信号線等との配線間のプロセス不良の検出ならびにデジット線ＤＬと接続されているＰチャンネルおよびＮチャンネルＭＯＳトランジスタの耐圧試験を一括して行なうことができる。
【０１３９】
尚、ここでは、一例として実施の形態１の行選択系回路内のデジット線ドライバＤＬＤＲ０にＯＲ回路ＯＲ０をさらに設けた構成を示したが、実施の形態２および３および４に対しても同様に適用可能である。
【０１４０】
（実施の形態５の変形例）
本発明の実施の形態５の変形例は、各行毎に配置されたデジット線ＤＬ間のプロセス不良の検出を図ることを目的とする。
【０１４１】
図１９は、ＭＲＡＭデバイス１に含まれる本発明の実施の形態５の変形例に従う行選択系回路の概念図である。
【０１４２】
図１９を参照して、ここでは、奇数番目の行に対応するデジット線ドライバ群を示している。
【０１４３】
図１６の実施の形態５に従う行選択系回路と比較して、デジット線ドライバＴＤＬＤＲをデジット線ドライバＴＤＬＤＲＯに置換した点が異なる。すなわちデジット線ドライバＴＤＬＤＲＯは、テストモード時において、テストモードイネーブルＴＭＥＯＤの入力を受けて活性化される。すなわち、奇数番目の行に対応する全てのデジット線ドライバ群が活性化される。
【０１４４】
一方、偶数番目の行に対応するデジット線ドライバ群は、括弧内で示されるようにデジット線ドライバＴＤＬＤＲをデジット線ドライバＴＤＬＤＲＥに置換した点が異なる。すなわち、デジット線ドライバＴＤＬＤＲＥは、テストモード時において、テストモードイネーブルＴＭＥＥＶの入力を受けて活性化される。すなわち、偶数番目の行に対応する全てのデジット線ドライバ群が活性化させる。
【０１４５】
このように偶数番目と奇数番目の行にそれぞれ対応してテストモードイネーブルＴＭＥＯＤおよびＴＭＥＥＶのいずれか一方を入力することにより、偶数番目のデジット線および奇数番目のデジット線に対してストレスをそれぞれ独立に掛けることができ、バーンイン試験を実行して各行毎に配置されたデジット線相互間のプロセス不良の検出を一括して行なうことができる。
【０１４６】
尚、ここでは、一例として実施の形態１の行選択系回路内のデジット線ドライバＤＬＤＲ０にＯＲ回路ＯＲ０をさらに設けた構成を示したが、実施の形態２および３および４に対しても同様に適用可能である。
【０１４７】
（実施の形態６）
図２０は、本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成図である。
【０１４８】
実施の形態１〜５に従うＭＲＡＭデバイス１については、大容量メモリアレイにおいて、各メモリブロックに配置された各デジット線のデータ書込電流を十分に確保するためにデジット線を分割し、各デジット線毎にドライバを設けた構成について説明してきた。
【０１４９】
以下の実施の形態においては、メモリアレイを複数のメモリブロックに分割した構成において、データ書込電流を十分に確保しつつデジット線を共有する場合について説明する。
【０１５０】
図２０を参照して、本発明の実施の形態６に従うＭＲＡＭデバイス２は、図１に示すＭＲＡＭデバイス１と比較して、ＤＬ／ＷＬドライバ帯ＤＷＤＧ０〜ＤＷＤＧｎを置換して、ドライバ帯ＤＲＢ０〜ＤＲＢｎを配置した点が異なる。また、各ドライバ帯ＤＲＢ０〜ＤＲＢｎ−１は、インバータ２１を介するライトイネーブルＷＥの反転信号／ＷＥに応じて制御され、最終段のドライバ帯ＤＲＢｎは、インバータ２１および２１ａを介するライトイネーブルＷＥに応じて制御される。また、ロウデコーダ１００は、ライトイネーブルＷＥおよびリードイネーブルＲＥの入力を受けるＯＲ回路２９のＯＲ論理演算結果に応答して行選択結果を出力する。その他の構成については、図１のＭＲＡＭデバイス１で説明したのと同様であるのでその説明は繰返さない。
【０１５１】
図２１は、本発明の実施の形態６に従う行選択系回路の概念図である。
図２１を参照して、デジット線ＤＬ＜ｘ＞は、各メモリブロックＭＢで共有されるように配置される。初段のドライバ帯ＤＲＢ０は、この共有されたデジット線ＤＬ＜ｘ＞を駆動する。また、各メモリブロックＭＢにおけるワード線ＷＬは、メモリブロックＭＢ０〜ＭＢｎ−１にそれぞれ対応して配置されたドライバ帯ＤＲＢ０〜ＤＲＢｎ−１によって駆動される。
【０１５２】
ドライバ帯ＤＲＢ０は、インバータ２０，２５と、トランジスタ２６と、ＮＡＮＤ回路２４とを含む。
【０１５３】
トランジスタ２６は、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞との間に配置され、インバータ２０を介する行選択信号ＤＳＬ＜ｘ＞の反転信号／ＤＳＬ＜ｘ＞の入力を受けて、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とを電気的に接続する。ＮＡＮＤ回路２４は、インバータ２１を介するライトイネーブルＷＥの反転信号／ＷＥとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受けてそのＮＡＮＤ論理演算結果をインバータ２５に出力する。インバータ２５は、ＮＡＮＤ回路２４の出力信号に応答してワード線ＷＬ０＜ｘ＞を活性化させる。なおここでは、一例としてトランジスタ２６は、ＰチャンネルＭＯＳトランジスタとする。
【０１５４】
対応するメモリブロックにおけるワード線ＷＬを駆動するドライバ帯ＤＲＢ１〜ＤＲＢｎ−１は、同じ構成であるので代表的にドライバ帯ＤＲＢ１について説明する。
【０１５５】
ドライバ帯ＤＲＢ１は、ＮＡＮＤ回路３０と、インバータ３１とを含む。
ＮＡＮＤ回路３０は、インバータ２１を介するライトイネーブルＷＥの反転信号／ＷＥとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受けてそのＮＡＮＤ論理演算結果をインバータ３１に出力する。インバータ３１は、ＮＡＮＤ回路３０の出力信号に応答してワード線ＷＬ１＜ｘ＞を活性化させる。
【０１５６】
ドライバ帯ＤＲＢｎは、トランジスタ４０を含む。トランジスタ４０は、デジット線ＤＬ＜ｘ＞と接地電圧ＧＮＤとの間に配置され、そのゲートはインバータ２１および２１ａを介するライトイネーブルＷＥの入力を受ける。なおここでは、一例としてトランジスタ４０は、ＮチャンネルＭＯＳトランジスタとする。
【０１５７】
図２２のタイミングチャート図を用いて本発明の実施の形態６に従う行選択系回路の動作について説明する。
【０１５８】
まず、データ書込について説明する。データ書込時においてロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ０において、ライトイネーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、インバータ２０を介する行選択信号ＤＳＬ＜ｘ＞の反転信号／ＤＳＬ＜ｘ＞は、「Ｌ」レベルに設定される。
【０１５９】
これに伴い、トランジスタ２６がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞の一端側とが電気的に結合される。また、ドライバ帯ＤＲＢｎに含まれるトランジスタ４０は、インバータ２１および２１ａを介するライトイネーブルＷＥ（「Ｈ」レベル）を受けてオンし、デジット線ＤＬ＜ｘ＞の他端側と接地電圧ＧＮＤとを電気的に結合する。これによりデジット線ＤＬ＜ｘ＞にデータ書込電流が供給され、データ書込が実行される。
【０１６０】
データ読出について説明する。データ読出時である時刻Ｔ１において、リードイネーブルＲＥは「Ｈ」レベルに設定される。一方、ライトイネーブルＷＥは、「Ｌ」レベルに設定される。したがって、終端回路であるドライバ帯ＤＲＢｎに含まれるトランジスタ４０はオフとなり、デジット線ＤＬ＜ｘ＞の他端側と接地電圧ＧＮＤとが電気的に非接続状態（開放状態ともいう）となる。
【０１６１】
時刻Ｔ１において、ロウデコーダ１００に対して有効なロウアドレスＲＡが入力された場合、ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、インバータ２０を介する行選択信号ＤＳＬ＜ｘ＞の反転信号／ＤＳＬ＜ｘ＞は、「Ｌ」レベルに設定される。したがって、トランジスタ２６がオンし、デジット線ＤＬ＜ｘ＞の一端側と電源電圧ＶＣＣとが電気的に結合される。これにより、デジット線ＤＬ＜ｘ＞の電圧レベルは、他端側が開放状態であるため「Ｈ」レベルに設定される。
【０１６２】
ＮＡＮＤ回路２４は、インバータ２１を介するライトイネーブルＷＥの反転信号／ＷＥ（「Ｈ」レベル）とデジット線ＤＬ＜ｘ＞の電圧レベル（「Ｈ」レベル）との入力を受けてそのＮＡＮＤ論理演算結果を「Ｌ」レベルとして出力する。これに応答して、インバータ２５は、ワード線ＷＬ０＜ｘ＞を活性化（「Ｈ」レベル）させる。
【０１６３】
本発明の実施の形態６に従う行選択系回路の構成により、デジット線を各メモリブロックにおいて共有することにより、デジット線を駆動する回路を削減することができる。
【０１６４】
また、データ読出時にワード線ＷＬを活性化する際、データ書込時に電流線として用いられるデジット線ＤＬを信号線として用いることにより、ワード線ＷＬの活性化を指示する信号線を設ける必要がない。すなわち、信号線に相当する配線層増加に伴うレイアウトの増加を抑制することができ、ＭＲＡＭデバイスの面積を縮小することができる。
【０１６５】
なお、ここでは、メモリアレイを複数のメモリブロックに分割した構成において、デジット線ＤＬをワード線ＷＬの活性化を指示する信号線として用いる方式について説明したが、メモリブロックを分割しない構成においても同様に適用可能である。
【０１６６】
（実施の形態７）
本発明の実施の形態７は、データ読出時に消費電力を低減する構成について説明する。
【０１６７】
図２３は、本発明の実施の形態７に従う行選択系回路の概念図である。
図２３を参照して、本発明の実施の形態７に従う行選択系回路は、図２１に示した実施の形態６に従う行選択系回路と比較して、ドライバ帯ＤＲＢ０をＤＲＢ♯に置換した点が異なる。その他の点は同様であるのでその説明は繰返さない。
【０１６８】
ドライバ帯ＤＲＢ♯は、ＮＡＮＤ回路２２，２３，２４と、インバータ２５と、トランジスタ２６，２７とを含む。
【０１６９】
ＮＡＮＤ回路２２は、行選択信号ＤＳＬ＜ｘ＞とインバータ２１を介するライトイネーブルＷＥの反転信号／ＷＥとの入力を受けてそのＮＡＮＤ論理演算結果を読出選択信号ＤＬＲ＜ｘ＞として出力する。トランジスタ２７は、電源電圧ＶＣＣとデジット線＜ｘ＞との間に配置され、そのゲートは、読出選択信号ＤＬＲ＜ｘ＞の入力を受ける。ＮＡＮＤ回路２３は、ライトイネーブルＷＥと行選択信号ＤＳＬ＜ｘ＞との入力を受けてそのＮＡＮＤ論理演算結果を書込選択信号ＤＬＷ＜ｘ＞として出力する。トランジスタ２６は、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞との間に配置され、そのゲートは、書込選択信号ＤＬＷ＜ｘ＞の入力を受ける。ワード線ＷＬを駆動するＮＡＮＤ回路２４およびインバータ２５は、図２１で示される接続関係と同様であるのでその説明は繰返さない。なおここでは、一例としてトランジスタ２６および２７はＰチャンネルＭＯＳトランジスタとする。また、トランジスタ２７は、トランジスタ２６よりもチャネル幅が狭い、すなわち電流駆動力が小さいトランジスタである。
【０１７０】
図２４のタイミングチャート図を用いて、本発明の実施の形態７に従う行選択系回路の動作について説明する。
【０１７１】
データ書込について説明する。データ書込時においてロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ０において、ライトイネーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、ＮＡＮＤ回路２３は、出力信号である書込選択信号ＤＬＷ＜ｘ＞を「Ｌ」レベルに設定する。もう一方のＮＡＮＤ回路２２は、読出選択信号ＤＬＲ＜ｘ＞を「Ｈ」レベルに設定する。したがって、トランジスタ２６がオンし、トランジスタ２７はオフとなる。これに伴い、デジット線ＤＬ＜ｘ＞の一端側と電源電圧ＶＣＣとがトランジスタ２６により電気的に結合される。
【０１７２】
また、終端回路であるドライバ帯ＤＲＢｎは、ライトイネーブルＷＥに応答して、トランジスタ４０をオンし、デジット線ＤＬ＜ｘ＞の他端側と接地電圧ＧＮＤとを電気的に結合する。これに伴い、デジット線ＤＬ＜ｘ＞に対してデータ書込電流が供給される。
【０１７３】
次に、データ読出について説明する。データ読出時においては、リードイネーブルＲＥは「Ｈ」レベルに設定される。また、ライトイネーブルＷＥは「Ｌ」レベルに設定される。これに伴い、上述したように終端回路であるドライバ帯ＤＲＢｎは、ライトイネーブルＷＥに応答して、デジット線ＤＬを開放状態に設定する。すなわち、上述したようにデジット線は信号線として作用する。時刻Ｔ１において、ロウデコーダ１００に対して有効なロウアドレスＲＡが入力された場合、ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。これに伴い、ＮＡＮＤ回路２２は、読出選択信号ＤＬＲ＜ｘ＞を「Ｌ」レベルに設定する。したがって、トランジスタ２７がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とが電気的に結合される。
【０１７４】
初段のドライバ帯ＤＲＢ♯に含まれるＮＡＮＤ回路２４は、ライトイネーブルＷＥの反転信号／ＷＥとデジット線ＤＬ＜ｘ＞の電圧信号との入力を受けてそのＮＡＮＤ論理演算結果をインバータ２５に出力する。インバータ２５は、ＮＡＮＤ回路２４の出力信号を反転してワード線ＷＬ０＜ｘ＞を活性化させる。
【０１７５】
この場合、ＮＡＮＤ回路２４の出力信号は、「Ｌ」レベルとなり、インバータ２５によりワード線ＷＬ０＜ｘ＞が活性化される。また、同様にして各メモリブロックＷＬ１＜ｘ＞〜ＷＬｎ−１＜ｘ＞にそれぞれ対応して配置されるドライバ帯ＤＲＢ１〜ＤＲＢｎ−１は、対応するワード線ＷＬ１＜ｘ＞〜ＷＬｎ−１＜ｘ＞をそれぞれ「Ｈ」レベルに活性化させる。
【０１７６】
このようにして、データ書込時とデータ読出時において駆動するドライバトランジスタを切換える。すなわち、データ書込時には、電流駆動力の高いトランジスタ２６をオンして、十分に確保されたデータ書込電流をデジット線に供給する。一方、データ読出時には、デジット線ＤＬは電流線ではなく信号線として作用するため電流駆動力の小さなドライバトランジスタ２７をオンする。
【０１７７】
本構成とすることにより、データ書込時およびデータ読出時で動作するトランジスタを切替えることにより、消費電力を低減して全体としてデバイス全体の消費電力を低減することが可能となる。
【０１７８】
（実施の形態７の変形例１）
図２５は、本発明の実施の形態７の変形例１に従う行選択系回路の概念図である。
【０１７９】
本発明の実施の形態７の変形例１に従う行選択系回路は、図２３に示す行選択系回路と比較してドライバ帯ＤＲＢ♯をドライバ帯ＤＲＢ♯ａに置換した点が異なる。
【０１８０】
ドライバ帯ＤＲＢ♯ａは、ＮＡＮＤ回路２３，２４と、インバータ２５，２８と、トランジスタ２６，２７とを含む。
【０１８１】
ドライバ帯ＤＲＢ♯ａは、ドライバ帯ＤＲＢ♯と比較して、トランジスタ２７のゲートが、ＮＡＮＤ回路の出力信号ではなく、インバータ２８を介する行選択信号の反転信号ＤＬＥ＜ｘ＞の入力を受ける点で異なる。その他の点は同様であるのでその説明は繰り返さない。
【０１８２】
図２６のタイミングチャート図を用いて本発明の実施の形態７の変形例１に従う行選択系回路の動作について説明する。
【０１８３】
データ書込について説明する。
データ書込時に、ロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ０において、ライトイネーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。時刻Ｔ０において、ライトイネーブルＷＥが活性化されて「Ｈ」レベルに設定されると、ＮＡＮＤ回路２３は、そのＮＡＮＤ論理演算結果である書込選択信号ＤＬＷ＜ｘ＞を活性化し「Ｌ」レベルに設定する。これに応答してトランジスタ２７は、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とを電気的に結合する。また、トランジスタ２７は、インバータ２８を介する行選択信号ＤＳＬ＜ｘ＞の反転信号ＤＬＥ＜ｘ＞（「Ｌ」レベル）を受けてオンする。これにより、トランジスタ２７は、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とを電気的に結合する。したがって、データ書込時には２つのドライバトランジスタ２６および２７がともにオンするため十分な書込電流をデジット線ＤＬ＜ｘ＞に供給することが可能となる。
【０１８４】
次に、データ読出について説明する。
データ読出時に、ロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ１において、リードネーブルＲＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。一方、ライトイネーブルＷＥは「Ｌ」レベルに設定されるため、ＮＡＮＤ回路２３の出力信号である書込選択信号ＤＬＷ＜ｘ＞は、「Ｈ」レベルに設定される。一方、行選択信号ＤＳＬ＜ｘ＞の反転信号ＤＬＥ＜ｘ＞は、インバータ２８により「Ｌ」レベルに設定される。
【０１８５】
したがって、データ読出時には、トランジスタ２７のみがオンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とを電気的に結合させる。
【０１８６】
本発明の実施の形態７の変形例１に従う行選択系回路の構成により、データ書込時には２つのドライバトランジスタをともにオンすることにより十分な書込電流をデジット線に供給することが可能となる。また、データ読出時には電流駆動力の低いトランジスタのみをオンすることにより消費電力を低減することができる。
【０１８７】
（実施の形態７の変形例２）
図２７は、本発明の実施の形態７の変形例２に従う行選択系回路の概念図である。
【０１８８】
本発明の実施の形態７の変形例２に従う行選択系回路は、図２３に示す行選択系回路と比較して、各メモリブロックＭＢに対応するワード線ＷＬを駆動するドライバを除くとともに、各メモリブロックにおいて、ワード線を共有し、共有のデジット線と配線を用いて電気的に結合した点が異なる。
【０１８９】
図２８のタイミングチャート図を用いて、本発明の実施の形態７の変形例２に従う行選択系回路の動作について説明する。
【０１９０】
データ書込について説明する。データ書込時に、ロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ０において、ライトイネーブルＷＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。また、ＮＡＮＤ回路２３は、書込選択信号ＤＬＷ＜ｘ＞を「Ｌ」レベルに設定する。したがって、上述したように、トランジスタ２６がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とが電気的に結合され、データ書込電流がデジット線ＤＬ＜ｘ＞に供給される。
【０１９１】
また、ワード線ＷＬ＜ｘ＞は、デジット線ＤＬ＜ｘ＞と電気的に結合された状態であり、その電位レベルは中間電位に設定される。したがって、ワード線ＷＬ＜ｘ＞と電気的に結合された各メモリセルＭＣのトランジスタはオンすることはなく、データの読出は実行されない。
【０１９２】
次にデータ読出について説明する。ロウデコーダ１００に有効なロウアドレスＲＡが入力される。次に、時刻Ｔ１において、リードネーブルＲＥが「Ｈ」レベルになる。ＯＲ回路２９のＯＲ論理演算結果（「Ｈ」レベル）と有効なロウアドレスＲＡに基づいてロウデコーダ１００は、行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。また、上述したように、ライトイネーブルＷＥが「Ｌ」レベルとなるためデジット線の他端側は開放状態となる。すなわち、デジット線は信号線として作用する。ＮＡＮＤ回路２２は、行選択信号ＤＳＬ＜ｘ＞（「Ｈ」レベル）およびライトイネーブルＷＥの反転信号／ＷＥ（「Ｈ」レベル）に応答して読出選択信号ＤＬＲ＜ｘ＞を「Ｌ」レベルに設定する。これに伴い、ドライバトランジスタ２７がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とが電気的に結合される。したがって、デジット線と電気的に結合されたワード線ＷＬ＜ｘ＞は、活性化され「Ｈ」レベルに設定される。これにより選択メモリセルに対してデータ読出が実行される。
【０１９３】
したがって、本発明の実施の形態７の変形例２の構成の如く、配線を用いてデジット線とワード線を直接電気的に結合させることにより、さらにワード線を駆動する回路の部品点数を削減することができ、レイアウト面積を縮小することができる。
【０１９４】
（実施の形態８）
上記の実施の形態６，７およびその変形例においては、デジット線およびワード線を駆動する回路の部品点数を削減する構成について説明してきた。
【０１９５】
本発明の実施の形態８においては、ＭＴＪメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。
【０１９６】
図２９は、本発明の実施の形態８に従う行選択系回路の概念図である。
図２９を参照して、この行選択系回路は、ロウデコーダ１００と、図２０に示すドライバ帯ＤＲＢ０と置換され、メモリセル行にそれぞれ対応して設けられたデジット線ＤＬ＜０＞〜ＤＬ＜ｘ＞を駆動するドライバ帯ＴＤＲＢと、ドライバ帯ＤＲＢｎとを含む。また、メモリセル列に対応してビット線ＢＬが配置され、ビット線電流制御回路４００および４１０によってビット線ＢＬを制御する。
【０１９７】
なお、ワード線ＷＬを駆動する回路は図２１で説明した構成と同様であるが本実施の形態においては省略する。
【０１９８】
ドライバ帯ＴＤＲＢは、デジット線ＤＬ＜０＞〜ＤＬ＜ｘ＞にそれぞれ対応して設けられるドライバユニットＤＲＵ０〜ＤＲＵ＜ｘ＞（以下、総称して、ドライバユニットＤＲＵとも称する）を含む。
【０１９９】
各ドライバユニットＤＲＵ＜０＞〜ＤＲＵ＜ｘ＞は、同様の構成であるのでここでは代表的にドライバユニットＤＲＵ＜０＞について説明する。
【０２００】
ドライバユニットＤＲＵ＜０＞は、ＮＡＮＤ回路５０，５１と、トランジスタ５２，５３とを含む。
【０２０１】
ＮＡＮＤ回路５１は、行選択信号ＤＳＬ＜０＞と、ライトイネーブルＷＥとの入力を受けてそのＮＡＮＤ論理演算結果をトランジスタ５３のゲートに出力する。ＮＡＮＤ回路５０は、ライトイネーブルＷＥとテストモードイネーブルＴＭＥとの入力を受けてそのＮＡＮＤ論理演算結果をトランジスタ５２のゲートに出力する。トランジスタ５２は、電源電圧ＶＣＣとデジット線ＤＬ＜０＞との間に配置され、そのゲートはＮＡＮＤ回路５０の出力信号である制御信号ＤＬＴ＜０＞の入力を受ける。トランジスタ５３は、電源電圧ＶＣＣとデジット線ＤＬ＜０＞との間に配置され、そのゲートはＮＡＮＤ回路５３の出力信号である書込選択信号ＤＬＷ＜０＞の入力を受ける。ここで、一例としてトランジスタ５２，５３は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ５２は、トランジスタ５３よりも電流駆動力が小さいトランジスタとする。
【０２０２】
図３０のタイミングチャート図を用いて、本発明の実施の形態８に従う行選択系回路のデータ書込について説明する。
【０２０３】
通常動作時においては、テストモードイネーブルＴＭＥは「Ｌ」レベルに設定されている。データ書込時において、ロウデコーダ１００は、ロウアドレスＲＡの入力に応答して行選択信号ＤＳＬ＜ｘ＞を「Ｈ」レベルに設定する。時刻Ｔ０において、ライトイネーブルＷＥが「Ｈ」レベルとなり、選択的にドライバユニットＤＲＵが活性化される。たとえば、一例として行選択信号ＤＳＬ＜０＞がロウアドレスＲＡに応じて「Ｈ」レベルになったとする。そうすると、ＮＡＮＤ回路３１は、ライトイネーブルＷＥおよび行選択信号ＤＳＬ＜０＞に応じて書込選択信号ＤＬＷ＜０＞を「Ｌ」レベルに設定する。これに伴い、トランジスタ３１がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜０＞とが電気的に結合される。
【０２０４】
また、最終段のドライバ帯ＤＲＢｎは、上述したようにライトイネーブルＷＥによって各デジット線ＤＬの他端側と接地電圧ＧＮＤとを電気的に結合する。これにより選択されたデジット線ＤＬ＜０＞に対して書込電流が供給される。
【０２０５】
次にテストモードについて説明する。時刻Ｔ１においてテストモードイネーブルＴＭＥは「Ｈ」レベルに設定される。またライトイネーブルＷＥも「Ｈ」レベルに設定される。これに伴い、たとえばドライバユニットＤＲＵ０におけるＮＡＮＤ回路５０は、テストモードイネーブルＴＭＥ（「Ｈ」レベル）およびライトイネーブルＷＥ（「Ｈ」レベル）に応じて制御信号ＤＬＴ＜０＞を「Ｌ」レベルに設定する。これにより、トランジスタ５２がオンし、電源電圧ＶＣＣとデジット線ＤＬ＜０＞とが電気的に結合される。他のドライバユニットＤＲＵについても同様に、電源電圧ＶＣＣとデジット線ＤＬ＜ｘ＞とが電気的に結合される。そうすると、テストモードでオンするトランジスタは、通常のドライバトランジスタよりもサイズが小さいため、各デジット線ＤＬに対して流れるデータ書込電流Ｉｐｔは、通常動作時のデータ書込電流に比して少ない。
【０２０６】
この状態において、ビット線電流制御回路４００および４１０を用いて選択ビット線ＢＬに対してデータ書込電流を供給する。
【０２０７】
ここで、各デジット線に流れる正規のデータ書込電流は、ビット線を流れるデータ書込電流との組合せによって図２４に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部ＭＴＪに印加可能なレベルに設定される。一方、テストモードにおける中間的なデータ書込電流Ｉｐｔとビット線を流れる正規のデータ書込電流との組合せによって磁気トンネル接合部ＭＴＪに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるようにデータ書込電流Ｉｐｔのレベルが調整される。
【０２０８】
このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Ｉｐｔを流し、各ＭＴＪメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各ＭＴＪメモリセルにおけるデータ誤書込に対する耐性をテストする。すなわちメモリセルのディスターブ特性の強弱をテストする。
【０２０９】
そうすると、ディスターブ特性が弱いメモリセルは、上記ディスターブ試験により保持データを反転してしまう。これにより、ディスターブ特性の弱い不良メモリセルを検出することができる。
【０２１０】
本発明の実施の形態８の構成により同一列のメモリセルに対して並列にデータ書込電流Ｉｐｔを流し、各ＭＴＪメモリセルにおけるディスターブ試験を実行することができるため、テスト時間を短縮することができる。
【０２１１】
（実施の形態８の変形例）
図３１は、本発明の実施の形態８の変形例に従う行選択系回路の概念図である。
【０２１２】
本発明の実施の形態８の変形例に従う行選択系回路は、図２９に示す行選択系回路と比較して、外部電源電圧の供給を受ける外部パッドＰＤ０をさらに備えた点が異なる。
【０２１３】
図３１を参照して、一例としてドライバ帯ＴＤＲＢに含まれるドライバユニットＤＲＵ０は、テスト時において、外部から調整可能である電圧の供給を受ける外部パッドＰＤ０とデジット線ＤＬ＜ｘ＞とを電気的に結合する。他のドライバユニットについても同様である。
【０２１４】
したがって、本発明の実施の形態８の変形例に従う行選択系回路の構成によりテスト時において外部パッドからテスト用の電源電圧を供給することにより、各デジット線ＤＬに流すデータ書込電流Ｉｐｔの電流量を調整することができる。
【０２１５】
これに伴い、データ書込電流Ｉｐｔの微調整を施すことによりさらに精度の高いディスターブ試験を実行することが可能となる。
【０２１６】
（実施の形態９）
本発明の実施の形態９においては、デジット線ＤＬおよびデジット線ＤＬ間の配線不良を効率的にテストするバーンイン試験にも対応可能な回路構成について説明する。
【０２１７】
図３２は、本発明の実施の形態９に従う行選択系回路の概念図である。
図３２を参照して、この行選択系回路は、ロウデコーダ１００と、図２０に示すドライバ帯ＤＲＶ０と置換されるドライバ帯ＤＲＶＢと、外部パッドＰＤ１，ＰＤ２とを含む。なお、図２０に示される終端回路であるドライバ帯ＤＲＶｎは除去される。なお、ワード線を駆動するドライバ帯ＤＲＶ１〜ＤＲＶｎ−１については図２１で説明した構成と同様の構成であるが本実施の形態においては省略する。
【０２１８】
ロウデコーダ１００は、ロウアドレスＲＡとライトイネーブルＷＥとの入力を受けて行選択結果である行選択信号ＤＳＬをドライバ帯ＤＲＶＢに出力する。ドライバ帯ＤＲＶＢは、ロウデコーダ１００からの行選択結果に応じて選択的にデジット線ＤＬ＜０＞〜ＤＬ＜ｎ＞を電源電圧ＶＣＣと電気的に結合することによりデータ書込電流を供給する。
【０２１９】
ドライバ帯ＤＲＶＢは、インバータＩＶ０〜ＩＶｎと、トランジスタＴＲ０〜ＴＲｎとを含む。トランジスタＴＲ０〜ＴＲｎは、デジット線ＤＬ＜０＞〜ＤＬ＜ｎ＞にそれぞれ対応して電源電圧ＶＣＣとの間に設けられる。トランジスタＴＲ０〜ＴＲｎのゲートは、インバータＩＶ０〜ＩＶｎを介する行選択信号ＤＳＬ＜０＞〜ＤＳＬ＜ｎ＞の入力を受ける。
【０２２０】
ロウデコーダ１００およびドライバ帯ＤＲＶＢに配置された各回路等は、接地電圧ＧＮＤの供給を受ける共有の外部パッドＰＤ１と電気的に結合されている。また、接地電圧ＧＮＤと電気的に結合される各デジット線ＤＬの他端側は、外部パッドＰＤ２と電気的に結合される。すなわち、各デジット線ＤＬの他端側と電気的に結合される接地電圧ＧＮＤと、他の回路で用いられる接地電圧ＧＮＤとが２つの外部パッドを用いて独立に供給される。
【０２２１】
図３３のタイミングチャート図を用いて本発明の実施の形態９に従う行選択系回路の動作について説明する。
【０２２２】
データ書込について説明する。ここでは代表的にデジット線ＤＬ＜１＞が選択された場合について説明する。
【０２２３】
データ書込時に、時刻Ｔ０において、ロウデコーダ１００は、有効なロウアドレスＲＡの入力および「Ｈ」レベルに設定されたライトイネーブルＷＥに応じて行選択結果である行選択信号ＤＳＬ＜１＞を「Ｈ」レベルに設定する。行選択信号ＤＳＬ＜１＞のインバータを介する反転信号／ＤＳＬ＜１＞は「Ｌ」レベルに設定される。これに応答してトランジスタＴＲ１は、電源電圧ＶＣＣとデジット線ＤＬ＜１＞とを電気的に結合する。また、通常時においては、外部パッドＰＤ２は、接地電圧ＧＮＤと電気的に結合されている。これにより選択されたデジット線ＤＬ＜１＞に対してデータ書込電流が供給される。
【０２２４】
次にテストモード時について説明する。テスト時においては、時刻Ｔ１において、外部パッドＰＤ２に対して接地電圧ＧＮＤの代わりに高電圧の外部電源電圧が供給される。また、ロウデコーダ１００には有効なロウアドレスＲＡは入力されず、ドライバ帯ＤＲＶＢは非活性化状態である。各デジット線ＤＬの他端側はすべて共有の外部パッドＰＤ２と電気的に結合されているため各デジット線ＤＬは、外部パッドＰＤ２から高電圧が印加される。これによりデジット線ＤＬに対して並列に高電圧を印加することができ、各デジット線の不良加速試験（いわゆるバーンイン試験）を実行することができる。また、並列的に各デジット線に対して高電圧を印加することが可能であるため不良加速試験を効率的にかつ短縮して実行することが可能となる。
【０２２５】
尚、本実施の形態９の基礎例に従うバーンイン試験は、後述する本実施の形態９の変形例１および変形例２の構成においても同様に適用可能である。
【０２２６】
（実施の形態９の変形例１）
図３４は、本発明の実施の形態９の変形例１に従う行選択系回路の概念図である。
【０２２７】
本発明の実施の形態９の変形例１に従う行選択系回路は、図３２に示す行選択系回路と比較してドライバ帯ＤＲＶＢをＤＲＶＢ♯に置換した点が異なる。
【０２２８】
ドライバ帯ＤＲＶＢ♯は、ＮＯＲ回路ＮＲ０〜ＮＲｎと、トランジスタＴＲ０〜ＴＲｎとを含む。
【０２２９】
トランジスタＴＲ０〜ＴＲｎのそれぞれのゲートは、ＮＯＲ回路ＮＲ０〜ＮＲｎのそれぞれの出力信号を受ける。
【０２３０】
ＮＯＲ回路ＮＲｘは、対応する行選択信号ＤＳＬ＜ｘ＞とテストモードイネーブルＴＭＥとの入力を受けてそのＮＯＲ論理演算結果を制御信号／ＤＳＬ＃としてトランジスタＴＲｘに出力する。トランジスタＴＲｘは、制御信号／ＤＳＬ＃に応じて電源電圧ＶＣＣと対応するデジット線ＤＬ＜ｘ＞とを電気的に結合させる。他のＮＯＲ回路についても同様であるのでその説明は繰返さない。
【０２３１】
図３５のタイミングチャート図を用いて本発明の実施の形態９の変形例１に従う行選択系回路の動作について説明する。
【０２３２】
通常動作時においては、テストモードイネーブルＴＭＥは、「Ｌ」レベルに設定される。したがって、各ＮＯＲ回路は、行選択信号ＤＳＬを反転するインバータとして機能する。したがって、データ書込については、上述した図３３のタイミングチャート図と同様となるのでその説明は繰返さない。
【０２３３】
テストモード時において、時刻Ｔ１においてテストモードイネーブルＴＭＥは、「Ｈ」レベルに設定される。これに応答して制御信号／ＤＳＬ＃＜０＞〜／ＤＳＬ＃＜ｎ＞は、全て「Ｌ」レベルに設定される。これに応答して、トランジスタＴＲ０〜ＴＲｎが並列的にオンし、電源電圧ＶＣＣと各デジット線ＤＬ＜０＞〜ＴＤＬ＜ｎ＞とを電気的に結合する。また、この場合においてパッドＰＤ２は、開放状態とする。
【０２３４】
本構成とすることにより、外部パッドＰＤ２についてテスト装置やテスト環境の制約により外部電源電圧を外部パッドに供給する構成が困難な場合においても簡易にテストを実行することができる。また、各デジット線に対してバーンイン試験を並列的に実行することができるため、試験時間を短縮することが可能となる。
【０２３５】
なお、本実施の形態９の変形例１に従うバーンイン試験は、本実施の形態９の構成においても同様に適用可能である。
【０２３６】
（実施の形態９の変形例２）
図３６は、本発明の実施の形態９の変形例２に従う行選択系回路の概念図である。
【０２３７】
図３６を参照して、本発明の実施の形態９の変形例２に従う行選択系回路は、図３４に示す行選択系回路と比較して、ドライバ帯ＤＲＶＢ♯をドライバ帯ＤＲＶＢａに置換した点が異なる。また、外部パッドＰＤ３，ＰＤ４をさらに設けた点が異なる。
【０２３８】
本発明の実施の形態９の変形例２は、テスト時に偶数行目のデジット線と奇数行目のデジット線とを独立に制御することを目的とする。ドライバ帯ＤＲＶＢａは、ドライバ帯ＤＲＶＢ♯と比較して、偶数行目に対応するＮＯＲ回路ＮＲ０，ＮＲ２，・・・に入力されるテストモードイネーブルと奇数行目に対応するＮＯＲ回路ＮＲ１，ＮＲ３，・・・に入力されるテストモードイネーブルとがそれぞれ独立である点で異なる。具体的には偶数行目に対応するＮＯＲ回路ＮＲ０，ＮＲ２，・・・についてはテストモードイネーブルＴＭＥ＿Ｅの入力を受ける。一方、奇数行目に対応するＮＯＲ回路ＮＲ１，ＮＲ３，・・・についてはテストモードイネーブルＴＭＥ＿Ｏの入力を受ける。
【０２３９】
また、偶数行目のデジット線ＤＬ＜０＞，ＤＬ＜２＞，・・・の他端側は外部パッドＰＤ４と電気的に結合される。一方、奇数行目に対応するデジット線ＤＬ＜１＞，ＤＬ＜３＞，・・・の他端側については外部パッドＰＤ３と電気的に結合される。
【０２４０】
図３７のタイミングチャート図を用いて本発明の実施の形態９の変形例２に従う行選択系回路の動作について説明する。
【０２４１】
データ書込については、図３５で説明した実施の形態９の変形例１と同様であるのでその説明は繰返さない。
【０２４２】
テスト時について説明する。時刻Ｔ１においてテストモードイネーブルＴＭＥ＿Ｏが「Ｈ」レベルに設定される。そうすると、これに応答してドライバ帯ＤＲＶＢａ内の奇数行目に対応するＮＯＲ回路ＮＲ１，ＮＲ３，・・・の出力信号は、「Ｌ」レベルに設定される。これに伴い、奇数行目に対応するトランジスタＴＲ１，ＴＲ３，・・・がオンし奇数行目のデジット線ＤＬ＜１＞，ＤＬ＜３＞，・・・と電源電圧ＶＣＣとを電気的に結合する。また、外部パッドＰＤ３は、開放状態に設定されている。これにより、奇数行目と偶数行目との間に電圧差を生じさせ、デジット線ＤＬ間の不良を検出することができる。
【０２４３】
同様にして、時刻Ｔ２において、テストモードイネーブルＴＭＥ＿Ｅを「Ｈ」レベルに設定する。そうすると、同様に偶数行目のデジット線ＤＬ＜０＞，ＤＬ＜２＞，・・・と電源電圧ＶＣＣとが電気的に結合され、奇数行目と偶数行目との間に電圧差を生じさせ、デジット線ＤＬ間のプロセス不良等の検出をすることができる。
【０２４４】
（実施の形態９の変形例３）
図３８は、本発明の実施の形態９の変形例３に従う行選択系回路の概念図である。
【０２４５】
本発明の実施の形態９の変形例３に従う行選択系回路は、図３４に示す実施の形態９の変形例１の行選択系回路と比較して、外部パッドＰＤ２の代わりに接続制御回路ＤＲＣＴを設けた点が異なる。接続制御回路ＤＲＣＴは、デジット線ＤＬ＜０＞〜ＤＬ＜ｎ＞にそれぞれ対応して設けられ、接地電圧ＧＮＤとの間の電気的な接続を制御するトランジスタＧＴ０〜ＧＴｎとを含む。ここでは、トランジスタＧＴ０〜ＧＴｎは、一例としてＮチャンネルＭＯＳトランジスタとする。
【０２４６】
各トランジスタＧＴ０〜ＧＴｎのゲートは、インバータ６０を介してテストモードイネーブルＴＭＥの反転信号／ＴＭＥの入力を受ける。
【０２４７】
図３９のタイミングチャート図を用いて本発明の実施の形態９の変形例３に従う行選択系回路の動作について説明する。
【０２４８】
データ書込については、上述した実施の形態９の変形例１と同様であるのでその説明は繰返さない。
【０２４９】
テストモード時に、時刻Ｔ１においてテストモードイネーブルＴＭＥが「Ｈ」レベルに設定される。これに応答してドライバ帯ＤＲＶＢ♯内に含まれる各トランジスタはオンし、対応するデジット線ＤＬと電源電圧ＶＣＣとを電気的に結合する。一方、接続制御回路ＤＲＣＴは、テストモードイネーブルＴＭＥが「Ｈ」レベルとなるため、その反転信号の入力を受けて接地電圧ＧＮＤと対応するデジット線ＤＬとの電気的な結合を非接続にする。
【０２５０】
これにより、並列に各デジット線ＤＬと電源電圧ＶＣＣとを電気的に結合してバーンイン試験を実行することができ、テスト時間を短縮することができる。
【０２５１】
本発明の実施の形態９の変形例３の行選択系回路の構成により、外部バッドを用いることなくいわゆるバーンイン試験を実行することができ、外部パッドの数に制限があるデバイスにおいても汎用することができる。
【０２５２】
（実施の形態９の変形例４）
図４０は、本発明の実施の形態９の変形例４に従う行選択系回路の概念図である。
【０２５３】
図４０を参照して、本発明の実施の形態９の変形例４に従う行選択系回路は、接続制御回路ＤＲＣＴをＤＲＣＴａに置換した点が異なる。
【０２５４】
接続制御回路ＤＲＣＴａは、トランジスタＧＴを含む。トランジスタＧＴは、各デジット線ＤＬと接地電圧ＧＮＤとの電気的な接続を制御し、インバータ６０を介するテストモードイネーブルＴＭＥの反転信号／ＴＭＥの入力を受ける。
【０２５５】
データ書込時およびテスト時における動作は上述したのと同様であるのでその説明は繰り返さない。
【０２５６】
本構成とすることにより、接地電圧ＧＮＤとデジット線ＤＬとの接続を制御するトランジスタを１つにすることができ回路の部品点数を削減することができる。
【０２５７】
（実施の形態９の変形例５）
図４１は、本発明の実施の形態９の変形例５に従う行選択系回路の概念図である。
【０２５８】
図４１を参照して、本発明の実施の形態９の変形例５に従う行選択系回路は、図３６に示す行選択系回路と比較して、外部パッドＰＤ３，ＰＤ４と置換して接続制御回路ＤＲＣＴ♯を設けた点が異なる。
【０２５９】
接続制御回路ＤＲＣＴ♯は、デジット線ＤＬ＜０＞〜ＤＬ＜ｎ＞にそれぞれ対応して設けられ、対応するデジット線と接地電圧ＧＮＤとの接続を制御するトランジスタＧＴ０〜ＧＴｎを含む。
【０２６０】
偶数行目のデジット線ＤＬ＜０＞，ＤＬ＜２＞，・・・に対応するトランジスタＧＴ０，ＧＴ２，・・・のゲートはインバータ６２を介するテストモードイネーブルＴＭＥ＿Ｅの反転信号／ＴＭＥ＿Ｅの入力を受ける。一方、奇数行目のデジット線ＤＬ＜１＞，ＤＬ＜３＞，・・・に対応するトランジスタＧＴ１，ＧＴ３のゲートについてはインバータ６１を介するテストモードイネーブルＴＭＥ＿Ｏの反転信号／ＴＭＥ＿Ｏの入力を受ける。
【０２６１】
図４２のタイミングチャート図を用いて本発明の実施の形態９の変形例５に従う行選択系回路の動作について説明する。
【０２６２】
データ書込時については、上述した実施の形態９の変形例１と同様であるのでその説明は繰返さない。
【０２６３】
次にテスト時について説明する。時刻Ｔ１においてテストモードイネーブルＴＭＥ＿Ｏを「Ｈ」レベルに設定する。これに応答して奇数行目のデジット線ＤＬと電源電圧ＶＣＣとが電気的に結合される。これに伴い、偶数行目と奇数行目とのデジット線の間に電圧差が生じ、デジット線間の不良を検出することができる。
【０２６４】
一方、時刻Ｔ２においてテストモードイネーブルＴＭＥ＿Ｅを「Ｈ」レベルに設定する。これに応答して偶数行目のデジット線ＤＬと電源電圧ＶＣＣとが電気的に結合される。これに伴い、偶数行目と奇数行目とのデジット線間に電圧差が生じ、デジット線間の不良を検出することができる。
【０２６５】
本発明の実施の形態９の変形例５の行選択系回路の構成により、外部バッドを用いることなくいわゆるバーンイン試験を実行することができ、外部パッドの数に制限があるデバイスにおいても汎用することができる。
【０２６６】
（実施の形態９の変形例６）
図４３は、本発明の実施の形態９の変形例６に従う行選択系回路の概念図である。
【０２６７】
図４３を参照して本発明の実施の形態９の変形例６に従う行選択系回路は、図４１に示す行選択系回路と比較して、接続制御回路ＤＲＣＴ♯を接続制御回路ＤＲＣＴａ♯に置換した点が異なる。接続制御回路ＤＲＣＴａ♯は、トランジスタＧＴａとトランジスタＧＴｂとを含む。
【０２６８】
トランジスタＧＴａは、奇数行目のデジット線の他端側のそれぞれと接地電圧ＧＮＤとの間の接続を制御する。トランジスタＧＴｂは、偶数行目のデジット線と接地電圧ＧＮＤとの間の電気的な接続を制御する。
【０２６９】
トランジスタＧＴａは、インバータ６１を介するテストモードイネーブルＴＭＥ＿Ｏの反転信号の入力を受けて奇数行目のデジット線と接地電圧ＧＮＤとの間の接続を制御する。また、トランジスタＧＴｂは、インバータ６２を介するテストモードイネーブルＴＭＥ＿Ｅの反転信号の入力を受けて偶数行目のデジット線と接地電圧ＧＮＤとの間の接続を制御する。
【０２７０】
通常のデータ書込時およびテストモード時の動作については同様であるのでその説明は繰り返さない。
【０２７１】
本発明の実施の形態９の変形例６に従う行選択系回路の構成により、上記の実施の形態９の変形例５よりもさらに部品点数を削減することができる。
【０２７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２７３】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成図である。
【図２】本発明の実施の形態１に従う各メモリブロックＭＢの両側に配置された行選択系回路の概念図である。
【図３】ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【図４】選択メモリブロックＭＢ１のデジット線ＤＬ１にデータ書込電流を流す場合のタイミングチャート図である。
【図５】本発明の実施の形態２に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【図６】ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【図７】データ読出において、メモリブロックＭＢ１を選択した場合のタイミングチャート図である。
【図８】本発明の実施の形態２の変形例に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【図９】デジットワード線ドライバＤＷＤＲ♯の回路構成図である。
【図１０】本発明の実施の形態３に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【図１１】ワード線ドライバＷＬＤＲ０の回路図である。
【図１２】本発明の実施の形態４に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【図１３】デジットワード線ドライバＤＷＤＲＩ０の回路図である。
【図１４】ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥおよびワードブロック選択信号ＷＬＢＳの対応関係を示す真理値表である。
【図１５】選択メモリブロックＭＢ１のワード線ＷＬ１を活性化させる場合のタイミングチャート図である。
【図１６】本発明の実施の形態５に従うＭＲＡＭデバイス１に含まれる行選択系回路の概念図である。
【図１７】ブロック選択信号ＤＬＢＳおよびデジット線プルダウン信号ＤＬＤＥの対応関係を示す真理値表である。
【図１８】テストモードにおけるプロセス不良を検出する場合の各信号のタイミングチャート図である。
【図１９】ＭＲＡＭデバイス１に含まれる本発明の実施の形態５の変形例に従う行選択系回路の概念図である。
【図２０】本発明の実施の形態６に従うＭＲＡＭデバイス２の全体構成図である。
【図２１】本発明の実施の形態６に従う行選択系回路の概念図である。
【図２２】本発明の実施の形態６に従う行選択系回路の動作のタイミングチャート図である。
【図２３】本発明の実施の形態７に従う行選択系回路の概念図である。
【図２４】本発明の実施の形態７に従う行選択系回路の動作のタイミングチャート図である。
【図２５】本発明の実施の形態７の変形例１に従う行選択系回路の概念図である。
【図２６】本発明の実施の形態７の変形例１に従う行選択系回路の動作のタイミングチャート図である。
【図２７】本発明の実施の形態７の変形例２に従う行選択系回路の概念図である。
【図２８】本発明の実施の形態７の変形例２に従う行選択系回路の動作のタイミングチャート図である。
【図２９】本発明の実施の形態８に従う行選択系回路の概念図である。
【図３０】本発明の実施の形態８に従う行選択系回路の動作のタイミングチャート図である。
【図３１】本発明の実施の形態８の変形例に従う行選択系回路の概念図である。
【図３２】本発明の実施の形態９に従う行選択系回路の概念図である。
【図３３】本発明の実施の形態９に従う行選択系回路の動作のタイミングチャート図である。
【図３４】本発明の実施の形態９の変形例１に従う行選択系回路の概念図である。
【図３５】本発明の実施の形態９の変形例１に従う行選択系回路の動作のタイミングチャート図である。
【図３６】本発明の実施の形態９の変形例２に従う行選択系回路の概念図である。
【図３７】本発明の実施の形態９の変形例２に従う行選択系回路の動作のタイミングチャート図である。
【図３８】本発明の実施の形態９の変形例３に従う行選択系回路の概念図である。
【図３９】本発明の実施の形態９の変形例３に従う行選択系回路の動作のタイミングチャート図である。
【図４０】本発明の実施の形態９の変形例４に従う行選択系回路の概念図である。
【図４１】本発明の実施の形態９の変形例５に従う行選択系回路の概念図である。
【図４２】本発明の実施の形態９の変形例５に従う行選択系回路の動作図のタイミングチャート図である。
【図４３】本発明の実施の形態９の変形例６に従う行選択系回路の概念図である。
【図４４】磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図４５】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図４６】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図４７】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図４８】ＭＴＪメモリセルＭＣを行列状に集積配置したＭＲＡＭデバイス１０の全体構成図である。
【図４９】各ＤＬ／ＷＬドライバ帯毎にロウデコーダ１１０を設けた行選択系回路の概念図である。
【符号の説明】
【０２７４】
１，２，１０  ＭＲＡＭデバイス、１００，１１０  ロウデコーダ、２００  コラムデコーダ、３００  ビット線選択回路、４００，４１０  ビット線電流制御回路、５００，５０１  電流源、６００  アンプ。
【図１】
2008293658.tif 000003
【図２】
2008293658.tif 000004
【図３】
2008293658.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008293658.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2008293658.tif 000041
【図４０】
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【図４１】
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【図４２】
2008293658.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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