(57)【要約】  【課題】  書込アドレス行程における書込ミスによる暗点の発生を防止し、暗コントラストの高いプラズマディスプレイパネルの駆動方法を提供する。    【解決手段】  先行フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、これに後続する後続フレームにおける書込アドレス行程において最初に印加される先頭画素データパルスの印加時までの期間を所定期間以上に調整する。  【選択図】  図１６
2008287097.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、
前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行し、
前記１フレーム表示期間である直前フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、前記直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、前記調整期間を１msec（ミリ秒）以上とすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を上回った場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を下回った場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記プラズマディスプレイパネルの累積駆動時間が第１の設定時間を越えるまで、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記プラズマディスプレイパネルの累積駆動時間が第２の設定時間を越えた場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記書込アドレス行程では、正極性の前記画素データパルスに同期して前記行電極対の一方の行電極に対して順次、負極性の走査パルスを印加し、前記書込アドレス行程中において前記走査パルスの非印加時に前記一方の行電極に対して負極性のベースパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記１のサブフィールドの直前に設けられた直前サブフィールドでは、前記画素データに応じて選択的にアドレス放電せしめてこの画素セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、前記アドレス行程に割り当てられる時間を前記書込アドレス行程に割り当てられる時間よりも長く設定することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記直前フレームの最後尾に設けられ、前記点灯モードに設定された全ての前記画素セルを前記消灯モードに設定する一斉消去行程に割り当てられる時間を前記書込アドレス行程に割り当てられる時間よりも長く設定することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記１フレームの時間と全ての前記サブフィールドの合計時間の差である余り時間からなる休止期間を、前記最終サスティンパルスの印加時から前記先頭画素データパルスの印加時までの間に配置することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記休止時間を、前記直前フレームの最後尾に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記休止期間を、前記１のサブフィールドの直前に設けられた直前サブフィールドのアドレス期間の直前又は直後に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記休止時間を、前記書込アドレスの直前に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記書込アドレス行程に割り当てられる時間を、前記消去アドレス行程に割り当てられる時間よりも短く設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記１のサブフィールドでは、前記書込アドレス行程の直前にて、前記画素セルを消灯モードに初期化するリセット行程を実行し、前記リセット行程の際に前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記１のサブフィールドの直前に設けられた直前サブフィールドでは、前記画素データに応じて選択的にアドレス放電せしめてこの画素セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、このアドレス行程の直前にて前記画素セルを消灯モードに初期化するリセット行程を実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記リセット行程の際、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１５に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記蛍光体層には二次電子放出材が含まれることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１７記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記酸化マグネシウム結晶体が、2000Å以上の粒径を有することを特徴とする請求項１９記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記１のサブフィールドに先行する先行サブフィールドにおいて、書込アドレス行程及びサスティン行程が実行されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記先行サブフィールドにおけるサスティン行程において、前記先行サブフィールドにおける書込アドレス行程にて点灯モードに設定された画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程が実行されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、
前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行し、
前記１フレーム表示期間である直前フレームにおいて、最後に前記サスティン放電を生起する前記サスティンパルスである最終発光サスティンパルスの印加時から、この直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、前記調整期間を１msec（ミリ秒）以上とすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記直前フレームにおける少なくとも最後尾の前記サブフィールドにおいて、前記画素データに係らず全ての前記画素セルを前記消灯モードとする強制消灯モードに設定することにより、前記調整期間を１msec以上に設定することを特徴とする請求項２４に記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を上回った場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を下回った場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記プラズマディスプレイパネルの累積駆動時間が第１の設定時間を越えるまで、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。
【請求項２９】
前記プラズマディスプレイパネルの累積駆動時間が第２の設定時間を越えた場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。
【請求項３０】
前記蛍光体層には二次電子放出材が含まれることを特徴とする請求項２４に記載のプラズマディスプレイパネルの駆動方法。
【請求項３１】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項３０記載のプラズマディスプレイパネルの駆動方法。
【請求項３２】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項３１記載のプラズマディスプレイパネルの駆動方法。
【請求項３３】
前記酸化マグネシウム結晶体が、2000Å以上の粒径を有することを特徴とする請求項３２記載のプラズマディスプレイパネルの駆動方法。
【請求項３４】
前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。
【請求項３５】
前記１のサブフィールドに先行する先行サブフィールドにおいて、書込アドレス行程及びサスティン行程が実行されることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。
【請求項３６】
前記先行サブフィールドにおけるサスティン行程において、前記先行サブフィールドにおける書込アドレス行程にて点灯モードに設定された画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程が実行されることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程を実行する。かかるリセット行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する。
【０００５】
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００６】
そこで、電子線照射により励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたＰＤＰ及びその駆動方法が提案された（例えば特許文献１参照）。かかるＰＤＰによれば、放電後のプライミング効果が比較的長時間継続するようになるので、微弱な放電を安定して生起させることが可能となる。そこで、時間経過に伴い徐々に電圧値がピーク電圧値に到るパルス波形を有するリセットパルスを上記の如きＰＤＰの行電極に印加することにより、互いに隣接する行電極間で微弱なリセット放電を生起させるようにしたのである。この際、リセット放電の微弱化により、その放電に伴う発光輝度が低下するので、画像のコントラストを高めることが可能となる。
【０００７】
しかしながら、特に従来のいわゆる選択消去アドレス法（例えば特許文献１，２参照）、すなわち、１フレーム内において、いずれか１の書込アドレスサブフィールドにおいて書き込みを行い、後続するサブフィールドにおいて選択消去アドレスをなす階調駆動では、書込アドレス行程において書き込み不良（書き込みの失敗）が起こった場合には、当該フレーム内において後続するサブフィールドには書き込み行程が存在しないため、その画素が暗点となり、画質が劣化するという問題があった。特に、ＣＬ発光ＭｇＯ結晶体を含むＭｇＯ結晶を蛍光体層に設けたＰＤＰの場合では、放電特性がよいので、却ってこの微弱放電が発生しやすくなっており、かかる問題も生じやすい。
【特許文献１】特開２００６−５４１６０号公報
【特許文献２】特開２００１−３１２２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、書込アドレス行程における書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することが可能で、かつ、暗い画像を表示する際の輝度階調の表現能力（いわゆる暗コントラスト）の高いプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行する。ここで、前記１フレーム表示期間である直前フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、前記直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、当該調整期間は１ミリ秒（msec）以上に設定される。
【００１０】
また、請求項２４記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行する。ここで、前記１フレーム表示期間である直前フレームにおいて、最後に前記サスティン放電を生起する前記サスティンパルスである最終発光サスティンパルスの印加時から、この直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、当該調整期間は１ミリ秒（msec）以上に設定される。
【発明を実施するための最良の形態】
【００１１】
先行フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、これに後続する後続フレームにおける書込アドレス行程にて最初に印加される先頭画素データパルスの印加時までの期間が所定期間以上に調整され、駆動制御がなされる。当該期間の調整による駆動制御は、ＰＤＰの累積使用時間、温度等に基づいて選択的に、あるいは常時実行される。
【００１２】
かかる構成により、サスティン放電で発生したプライミング粒子を減少させて微弱放電の発生を防ぎ、書込アドレス行程における書込ミスによる暗点の発生を防止する。
【００１３】
以下、本発明の実施例を図を参照しつつ説明する。
【実施例１】
【００１４】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１５】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、累積使用時間タイマ５８、駆動シーケンス・データメモリ（以下、単にデータメモリともいう。）５８及び温度センサ５９から構成される。なお、Ｘ電極ドライバ５１にはリセットパルス発生回路及びサスティン発生回路が含まれ、Ｙ電極ドライバ５３にはリセットパルス発生回路、スキャンパルス発生回路及びサスティン発生回路が含まれている。
【００１６】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１７】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１８】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１９】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００２０】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００２１】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２２】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２３】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２４】
尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２５】
ここで、各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２６】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２７】
駆動制御回路５６は、図７のフローチャートに示すように、通常の駆動シーケンスによる動作（以下、駆動モードＡ（ＭＯＤＥ−Ａ）という。）と、調整駆動シーケンスによる動作（以下、駆動モードＢ（ＭＯＤＥ−Ｂ）という。）とを選択的に実行する。
【００２８】
すなわち、後に詳述するように、駆動モードＢにおいては、フレームの最終発光サスティンパルスの印加終了時点から後続フレームの選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点までの期間が通常の駆動シーケンス（駆動モードＡ）よりも長く調整（変更）される。
【００２９】
図７のフローチャートを参照すると、まず、駆動制御回路５６は、駆動モードＢによる駆動を行うか否かを、駆動モードを選択するための条件、基準に基づいて判別する（ステップＳ１１）。当該駆動モード選択条件としては種々の条件があるが、その詳細については後述する。
【００３０】
ステップＳ１１において、駆動モードＢによる駆動を行わないと判別された場合には、駆動モードＡによる駆動を行う（ステップＳ１２）。他方、駆動モードＢによる駆動を行うと判別された場合には、駆動モードＢを実行する（ステップＳ１３）。
【００３１】
次に、当該駆動制御を続行するか否かが判別され、当該駆動制御を続行する場合にはステップＳ１１に戻って上記した手順を繰り返す。駆動制御を終了する場合には本制御ルーチンを終了する。
【００３２】
［駆動モードＡに基づくシーケンス（通常の駆動シーケンス）］
まず、駆動モードＡ（通常の駆動シーケンス）に基づく駆動動作について説明する。駆動制御回路５６は、図８に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図８に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３３】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図９に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００３４】
尚、図９においては、図８に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、最後尾のサブフィールドＳＦ１４、並びに当該サブフィールドＳＦ１〜ＳＦ１４からなるフレーム（第ｊフレーム）の直前のフレーム（第(j-1)フレーム）における最終サブフィールド（ＳＦ１４）での動作のみを抜粋して示すものである。
【００３５】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部（Ｒ11）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y1のピーク電位は、サスティンパルスのピーク電位よりも高電位であり、且つ後述するリセットパルスＲＰ２Y1のピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。更に、この間、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、上記リセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、この間、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部では、上述した如きリセットパルスＲＰ１Y1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部（Ｒ11）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３６】
次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部（Ｒ12）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定する。尚、リセットパルスＲＰ１Y2のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。ここで、第１リセット行程Ｒ１の後半部では、上述した如きリセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３７】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル“０”の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰWに応じた電圧が印加されることになるが、この段階では全ての画素セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰWの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、書込走査パルスＳＰW及び高電圧の画素データパルスＤＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、画素セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この画素セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【００３８】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図９に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷDにおいて行電極Ｙに印加されるベース電位と同一である。又、図９に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００３９】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００４０】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部（Ｒ21）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ２Y1のピーク電位は、上記リセットパルスＲＰ１Y1のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、画素セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部（Ｒ21）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された画素セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００４１】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負のピーク電位は、負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００４２】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの第２選択書込アドレス行程Ｗ２Wにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル“０”の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。
【００４３】
一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００４４】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４５】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図９に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４６】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図９に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４７】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、消去行程Ｅが実行される。その消去行程Ｅにおいては、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図９に示す如き負極性のピーク電位を有する消去走査パルスＳＰD'を行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。ベースパルスＢＰ+のピーク電位は、この消去行程Ｅの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。また、消去行程Ｅの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。
【００４８】
この消去行程Ｅにおいて、アドレスドライバ５５は、全ての画素セルＰＣを消去モードにさせるために上記の論理レベル１の画素駆動データビットが供給された場合と同様に、正極性のピーク電位を有する画素データパルス（アドレスパルス）ＤＰ'を消去パルスとして１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰD'の印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、画素データパルスＤＰ'が印加されかつその直前まで点灯モードにある全ての画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に消去放電が生起される。かかる消去放電により、その直前まで点灯モードにあった各画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。サブフィールドＳＦ１３までに消灯モードになっている画素セルＰＣでは消灯モードが維持される。これにより、全ての画素セルＰＣが消灯モードとなる。
【００４９】
以上の如き駆動を、図６に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００５０】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００５１】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００５２】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００５３】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において画素セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【００５４】
すなわち、図６に示す如き駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図６に示す如き１６段階にて表すことが可能となるのである。
【００５５】
かかる駆動によれば、１フィールド表示期間内においてその発光パターン（点灯状態、消灯状態）が互いに反転している領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。尚、図６に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００５６】
ここで、図９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させた表示が可能となる。
【００５７】
更に、図９に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５８】
又、図６、図８、図９に示す駆動では、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ２に後続するサブフィールドＳＦ３〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、図６に示す如き第１階調に従った駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、サブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてからこれを消灯モード状態に遷移させる選択消去アドレス放電を生起させる駆動を採用した場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなるので、暗コントラストを向上させることができる。
【００５９】
又、図６、図８、図９に示される駆動においては、最も輝度重みが小なるサブフィールドＳＦ１では、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。
【００６０】
又、図９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ１Y1のピーク電位を、ＳＦ２の第２リセット行程Ｒ２で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ２Y1のピーク電位よりも低くしている。これによりサブフィールドＳＦ１の第１リセット行程Ｒ１において、全画素セルＰＣを一斉にリセット放電させた際の発光を弱めて、暗コントラストの低下を抑制させている。
【００６１】
又、図６、図８、図９に示される駆動においては、輝度重みが第２番目に小なるサブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を１回だけ生起させることにより、低輝度画像を表現する際の階調表現能力が高めている。尚、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが１回だけなので、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ３の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化が抑制される。
【００６２】
又、図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００６３】
以下に、かかる構成を採用したことによる作用効果について図１０及び図１１を参照しつつ説明する。
【００６４】
尚、図１０は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図９に示す如きリセットパルスＲＰ１Y1又はＲＰ２Y1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６５】
一方、図１１は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に、リセットパルスＲＰ１Y1又はＲＰ２Y1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６６】
図１０に示されるように、従来のＰＤＰによると、リセットパルスＲＰ１Y1又はＲＰ２Y1の印加に応じて比較的強い列側陰極放電が１［msec］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１１に示す如く列側陰極放電が約0.04［msec］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００６７】
従って、図９の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰ１Y1又はＲＰ２Y1をＰＤＰ５０の行電極Ｙに印加することにより列側陰極放電を生起させると、行電極Ｙの電位がパルスのピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１１に示す如く、その放電強度も図９の場合よりも大幅に低下する。
【００６８】
すなわち、立ち上がり時の電位推移が緩やかな波形を有する図９に示す如きリセットパルスＲＰ１Y1又はＲＰ２Y1を、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００６９】
尚、リセットパルスＲＰ１Y1及びＲＰ２Y1における立ち上がり時の波形としては、図９に示されるが如き一定傾きのものに限定されるものではなく、例えば図１２に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【００７０】
［駆動モードＢに基づく駆動シーケンス］
図１３を参照して、駆動モードＢに基づく駆動シーケンスについて説明する。かかる駆動シーケンス（駆動モードＢ）は駆動シーケンス（駆動モードＡ）とともに、駆動シーケンス・データメモリ５８に記憶されている。そして、駆動制御回路５６は、データメモリ５８からの駆動シーケンスデータに基づいて駆動モードＡ又は駆動モードＢによる駆動制御を選択的に実行する。
【００７１】
当該駆動モードＢにおける駆動シーケンスにおいて、フレーム（第ｊフレームとする。）の直前のフレーム（第(j-1)フレーム）において最後に印加されるサスティンパルスの印加終了時点ＴEから、その後続フレームである当該フレーム（第ｊフレーム）の選択書込アドレス行程（本実施例においては、第２選択書込アドレス行程Ｗ２W）において最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定される。
【００７２】
すなわち、選択書込アドレス行程Ｗ２Wにおいて、行電極Ｙへの負極性のベースパルスＢＰ-と、列電極Ｄへの正極性のデータパルスＤＰとの印加により、書込走査パルスＳＰWの印加前（すなわち、非印加時）において、行電極Ｙ及び列電極Ｄ間においてごく微弱な微弱放電が発生する場合がある。この微弱放電により、行電極Ｙに残留する微量の負極性の壁電荷、及び列電極Ｄ側に存在する正極性の壁電荷が減少してしまう。その場合、行電極Ｙ及び列電極Ｄ間において書込放電が生起しなくなってしまう。書込放電が生起しない場合には、そのセルは暗点となってしまう。特に、ＣＬ発光ＭｇＯ結晶体を含むＭｇＯ結晶を蛍光体層に設けた本実施例のＰＤＰの場合では、放電特性がよいので、却ってこの微弱放電が発生しやすくなっている。
【００７３】
従って、フレームの最終発光サスティンパルスの印加終了時点ＴEから当該フレームに後続するフレームの選択消去サブフィールドの直前の選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。これにより、当該最終発光サスティンパルスのサスティン放電で発生したプライミング粒子をこの期間ＰW（以下、調整期間ともいう。）の間に、ある程度減少させることにより、微弱放電の発生を防ぐことが可能となるのである。
【００７４】
すなわち、当該調整期間ＰWは、微弱放電の発生を防ぐことが可能である程度にプライミング粒子が減少する時間（以下、プライミング減衰時間、又は単に減衰時間ともいう。）Ｐ0以上（ＰW≧Ｐ0）であることが必要である。当該調整期間ＰWは、１ｍsec（ミリ秒）以上に設定される。さらに、当該調整期間ＰWは、１ｍsec〜２ｍsecの範囲内であることがより好ましい。
【００７５】
なお、図９及び図１３の例では、上記した「最終発光サスティンパルス」は、当該先行フレーム（第(j-1)フレーム）において最後に印加されるサスティンパルスとしている。すなわち、１つのフレーム期間中に各画素セルＰＣにて、発光するサスティンパルスの最終のサスティンパルス（最終発光サスティンパルス）は画素の輝度（階調）によってそれぞれ異なるが、全画素セルＰＣの夫々とも、最大輝度レベルを表示する場合が考えられるので、この「最終発光サスティンパルス」を、１フレームにおいて最後に印加されるサスティンパルスとして見なしておけば、わざわざ真の「最終発光サスティンパルス」を検出する必要がなくなる。よって、ここで「最終発光サスティンパルス」は、全ての画素セルＰＣ、すなわち、当該先行フレームにおいてＰＤＰ５０の全体に亘って最後に印加されるサスティンパルスとする。
【００７６】
一方、画素データから当該先行フレームの最終発光サスティンパルスを検出し、駆動モードＢに基づく駆動制御を実行する場合には、当該先行フレームにおけるＰＤＰ５０の全画素セルＰＣの最大階調の発光パターン（図６）において最後に印加されるサスティンパルスの印加タイミングに基づいて、これに後続するフレームの選択書込アドレス行程において最初に印加されるデータパルスＤＰの印加開始タイミングが制御されてもよい。つまり、例えば、当該先行フレームにおいてＰＤＰ５０の全画素セルＰＣの階調（表示輝度）のうち最大の階調が第１０階調（図６，輝度レベル「５５＋α」）の場合では、サブフィールドＳＦ８における最終のサスティンパルスが当該最終発光サスティンパルスであり、その印加終了タイミングが上記した最終発光サスティンパルスの印加終了時点ＴEとなる。
【００７７】
［駆動モードＡ及び駆動モードＢの選択駆動］
上記したように、駆動制御回路５６は、駆動モード選択条件に基づいて駆動モードＡ及び駆動モードＢを選択的に実行する。
【００７８】
（１）ＰＤＰの累積使用時間に基づく制御
駆動制御回路５６は、ＰＤＰ５０の累積使用時間（累積駆動時間）ＣＴを表す信号を累積使用時間タイマ５７から受信する。図１４に示すように、駆動制御回路５６は、累積使用時間（ＣＴ）が所定の累積使用時間（第１使用時間閾値；Ｃ１）より小なる場合（ＣＴ＜Ｃ１）、あるいは、累積使用時間（ＣＴ）が所定の累積使用時間（第２使用時間閾値；Ｃ２）より大なる場合（Ｃ２＜ＣＴ）、駆動モードＢ（調整モード）に基づく駆動制御（図１３）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１３）。
【００７９】
他方、累積使用時間（ＣＴ）が第１使用時間閾値以上で第２使用時間閾値以下である場合には（Ｃ１≦ＣＴ≦Ｃ２）、駆動モードＡ（通常モード）に基づく駆動制御（図９）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１２）。
【００８０】
すなわち、ＰＤＰの場合、累積使用時間が短い場合、保護層の活性化が十分でなく放電特性が安定していない場合があるからである。つまり、放電特性が安定していない場合、前述した行電極Ｙ及び列電極Ｄ間における微弱放電が発生しやすいため、サスティン放電で発生したプライミング粒子を調整期間ＰWの間に、ある程度減少させることにより、微弱放電の発生を防ぐことが必要となるからである。また、累積使用時間が長い場合も、放電特性が不安定に推移し、この微弱放電が発生しやすくなるからである。
【００８１】
（２）ＰＤＰの温度又は環境温度に基づく制御
あるいは、駆動制御回路５６は、ＰＤＰ５０の温度又は環境温度（周囲温度）に基づいて駆動モードＡ及び駆動モードＢを選択的に実行する。温度センサ５９は、ＰＤＰ５０の温度又は環境温度（ＴＭ）を測定し、当該測定温度を表す信号を駆動制御回路５６に供給する。図１５に示すように、駆動制御回路５６は、温度センサ５９からの測定温度（ＴＭ）が所定の第１温度（ＴＭ１）より小なる場合（ＴＭ＜ＴＭ１）、あるいは、測定温度が所定の第２温度（ＴＭ２）より大なる場合（ＴＭ２＜ＴＭ）、駆動モードＢ（調整モード）に基づく駆動制御（図１３）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１３）。
【００８２】
他方、測定温度が第１温度以上で第２温度以下である場合には（ＴＭ１≦ＴＭ≦ＴＭ２）、駆動モードＡ（通常モード）に基づく駆動制御（図９）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１２）。
【００８３】
なお、上記したＰＤＰの累積使用時間に基づく制御及びＰＤＰの温度（又は環境温度）に基づく制御を併用してもよい。すなわち、ＰＤＰの累積使用時間及び温度の両者、あるいはいずれか一方が駆動モードＢを行う条件を満たす場合に、駆動モードＢに基づく駆動制御（図１３）を実行するように構成してもよい。
【００８４】
また、上記実施例においては、ＰＤＰの累積使用時間及びＰＤＰの温度のそれぞれに２つの閾値（上限値、下限値）を設けた場合について説明したが、いずれか一方のみを設定して駆動モードの選択を行うようにしてもよい。
【００８５】
あるいは、駆動モードＡ及び駆動モードＢの選択（切替え）を行わず、駆動モードＢに基づく駆動制御（図１３）を常時実行するように構成してもよい。
【００８６】
［調整期間ＰWの設定（ＰW≧Ｐ0）］
上記したように、駆動モードＢに基づく駆動制御においては、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択消去サブフィールド（ＳＦ３）の直前の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定されている。
【００８７】
本実施例においては、図１６に示すように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長して、期間Ｐ（Ｗ１W）が第２選択書込アドレス行程Ｗ２Wの期間Ｐ（Ｗ２W）よりも長くなる（すなわち、Ｐ（Ｗ１W）＞Ｐ（Ｗ２W）である）ようにしている。このように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長することによって、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。例えば、調整期間ＰWが１ｍsec以上（Ｐ0＝１ｍsec）であるように設定している。
【００８８】
なお、図１６においては、直前のフレーム（第(j-1)フレーム）における最終サブフィールド（ＳＦ１４）、第ｊフレームのサブフィールドＳＦ１〜ＳＦ２での動作のみを抜粋して示している。
【００８９】
本実施例においては、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を１００μsec〜２ｍsecに設定してもよい。例えば、当該期間Ｐ（Ｗ１W）を２５０μsecに設定してもよい。
【００９０】
なお、図１６においては、「最終発光サスティンパルス」が駆動シーケンス（図８）の最終サブフィールド（ＳＦ１４、第１６階調）の最終サスティンパルスであるとして示しているが、前述のように、画素データにより、最終発光サスティンパルスを検出する場合には、検出された「最終発光サスティンパルス」に基づいて印加終了時点ＴEを設定してもよい。すなわち、前述のように、当該フレームにおける全画素セルＰＣの最大階調が第１６階調未満（例えば、第１０階調）である場合には、当該最大階調の発光パターン（図６）における最終サブフィールド（ＳＦ８）において最後に印加されるサスティンパルスが最終発光サスティンパルスとなる。なお、この点については、以下に説明する各実施例においても同様である。
【００９１】
以上説明したように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長し、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるようにすることによって微弱放電の生起を防止でき、従って、行電極Ｙ及び列電極Ｄに存在する壁電荷の減少を防止できる。従って、第２選択書込アドレス行程Ｗ２Wにおける書き込みミス（書き込みの失敗）を防止することができるため、書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することができる。
【実施例２】
【００９２】
本実施例においては、図１７に示すように、先行するフレーム（第(j-1)フレーム）の消去行程Ｅの期間Ｐ（Ｅ）を伸長して、当該消去行程Ｅの期間Ｐ（Ｅ）が後続フレーム（第ｊフレーム）の第２選択書込アドレス行程Ｗ２Wの期間Ｐ（Ｗ２W）よりも長くなる（すなわち、Ｐ（Ｅ）＞Ｐ（Ｗ２W）である）ようにしている。このように、消去行程Ｅの期間Ｐ（Ｅ）を伸長することによって、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。
【００９３】
これにより、第(j-1)フレームの最終発光サスティンパルスの印加終了時点ＴEから、後続する第ｊフレームの選択消去サブフィールド（ＳＦ３）の直前の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定されている。例えば、調整期間ＰWが１ｍsec以上（Ｐ0＝１ｍsec）であるように設定している。
【００９４】
このように、先行フレームの消去行程Ｅの期間Ｐ（Ｅ）を伸長し、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるようにすることによって微弱放電の生起を防止して行電極Ｙ及び列電極Ｄに存在する壁電荷の減少を防止できる。従って、第２選択書込アドレス行程Ｗ２Wにおける書き込みミス（書き込みの失敗）を防止することができるため、書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することができる。
【実施例３】
【００９５】
本実施例においては、図１８に示すように、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間内に、休止期間Ａ，Ｂ，Ｃ，Ｄを割り当てている。
【００９６】
すなわち、一般的に、１フレーム期間から、当該フレームにおける全サブフィールド（ＳＦ１〜ＳＦｋ，ｋ＝１〜１４）の合計時間を差し引いた余り時間が存在する。本実施例においては、当該余り時間を休止期間Ａ，Ｂ，Ｃ，Ｄとして先行フレームの最終発光サスティンパルスの印加終了時点ＴEから後続フレームの選択書込サブフィールドにおけるデータパルスＤＰの印加開始時点ＴSまでの期間（調整期間ＰW）内に割り当てている。これにより、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）（例えば、１msec以上）であるように駆動制御がなされる。
【００９７】
ここで休止期間Ａ，Ｂ，Ｃ，Ｄは、それぞれ、先行フレームの終了時から後続フレームの開始時までの期間、後続フレームの第１リセット行程Ｒ１と第１選択書込アドレス行程Ｗ１Wとの間の期間、第１選択書込アドレス行程Ｗ１Wと微小発光行程ＬＬとの間の期間、第２リセット行程Ｒ２の終了時から選択書込アドレス行程（第２選択書込アドレス行程Ｗ２W）におけるデータパルスＤＰの印加開始時点ＴSまでの期間、として割り当てられている。
【００９８】
なお、休止期間Ａ，Ｂ，Ｃ，Ｄは全て割り当てられている必要はない。上記した期間のうち少なくともいずれか１に割り当てられていればよい。また、通常の発光パターン（図６）に対してサブフィールド数を減らすなどして積極的にこの余り時間を発生させ、休止期間Ａ，Ｂ，Ｃ，Ｄを割り当てるようにすることもできる。
【実施例４】
【００９９】
本実施例においては、上記したＰＤＰの累積使用時間や温度が駆動モードＢによる駆動制御の実行範囲内（図１４，１５）である場合には、図１９に示すように、先行フレーム（第(j-1)フレーム）の最終サブフィールド（ＳＦｋとする）から所定のサブフィールド（ＳＦ(k-j)）までを、画像データにかかわらず全画素セルを強制的に非発光（消灯モード）とすることによって、第(j-1)フレームの最終発光サスティンパルスの印加終了時点ＴEから、第ｊフレームの選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように構成している。
【０１００】
なお、図１９においては、通常時Ａ０（当該所定のサブフィールドを強制的に非発光としない場合）、最終サブフィールドＳＦｋを強制的に非発光（消灯モード）とする場合Ａ１、サブフィールドＳＦｋ及びＳＦ(k-1)を強制的に非発光（消灯モード）とする場合Ａ２について示しているが、最終発光サスティンパルスの印加終了時点ＴEから、後続フレームの選択書込サブフィールドにおける先頭データパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（例えば、１msec以上）とするように、最終サブフィールドＳＦｋから遡って順に必要な数のサブフィールド（ＳＦｋ〜ＳＦ(k-j)，j=0,1,2,．．．）を強制的に消灯モードに設定する。なお、ＰＤＰの累積使用時間や温度が駆動モードＢによる駆動制御の実行範囲外（駆動モードＡによる駆動制御の実行範囲内）である場合には、画素データに応じて全サブフィールドを点灯モード／消灯モードに設定する。
【実施例５】
【０１０１】
本実施例においては、上記した各実施例の変形例として、図２０に示すように、選択書込アドレス行程（第２選択書込アドレス行程Ｗ２W）の書き込み期間Ｐ（Ｗ２W）を短く設定している。例えば、後続サブフィールドである選択消去アドレス行程ＷDの期間Ｐ（ＷD）よりも短くしている。すなわち、Ｐ（Ｗ２W）＜Ｐ（ＷD）としている。
【０１０２】
前述の微弱放電は、選択書込アドレス行程期間中に亘って継続的に発生する。従って、当該アドレス期間が長ければ長いほど、徐々に壁電荷が減少することになる。例えば、走査順が遅い走査ラインほどアドレス放電が生起しづらくなる。
【０１０３】
特に、書込アドレス行程では、行電極Ｙへの負極性のベース電位が印加され、更に各列電極Ｄに印加されるデータパルスＤＰは正極性であるため、すなわち、このベース電位印加時の行電極ＹとデータパルスＤＰ印加時の列電極Ｄの間とでは、互いに極性の異なる電位が印加されるので行電極Ｙ及び列電極Ｄ間において微弱放電が発生しやすく、更に前述の如く、書込アドレス行程で書込ミスが発生すると、これに後続するサブフィールドは消去アドレス行程であるので、書込ミスが発生したセルは暗点となってしまい、表示品質を著しく悪化させる。
【０１０４】
以上の点から、書込アドレス行程は、その期間が時間的に短ければ表示品質を悪化させることがなく好ましい方向に推移すると言える。従って、当該微弱放電の発生時間を減らすために、選択書込アドレス行程期間Ｐ（Ｗ２W）を短くしている。これにより、壁電荷が減少する前に最終走査ラインまでの書込が終了し、最終走査ラインにおいても書込放電が安定的に生起しやすくなるのである。なお、かかる構成を上記した各実施例と併用して用いてもよい。
【実施例６】
【０１０５】
上記した実施例においては、第１リセット行程及び第１選択書込アドレス行程と、微小発光行程ＬＬと、第２リセット行程及び第２選択書込アドレス行程と、を有する発光駆動シーケンス（２リセット・シーケンスともいう。）により発光駆動をなす場合について説明した。本発明は、１のリセット行程Ｒと、１の選択書込アドレス行程ＷWを有する発光駆動シーケンス（１リセット・シーケンスともいう。）の場合についても同様に適用することができる。
【０１０６】
すなわち、本実施例においては、上記した各実施例の変形例として、図２１に示すように、２リセット・シーケンスにおける当該第１リセット行程、当該第１選択書込アドレス行程及び微小発光行程ＬＬからなるサブフィールドは設けられていない。そして、上記した各実施例と同様に、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択書込サブフィールド（ＳＦ１）において最初に印加されるデータパルスＤＰ（すなわち、選択書込アドレス行程（ＷW）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上であるように設定されている。なお、図２１においては、当該期間ＰWが１msec以上である場合を例として示している。
【その他の改変例】
【０１０７】
上記した実施例（例えば、図９，１３，１６−１８，１９，２１等）に示される第１リセット行程Ｒ１，Ｒでは、その前半部（Ｒ11）においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。例えば、リセット行程Ｒ１又はＲに代わり、図２２に示す如きリセット行程Ｒ１（又はＲ）を採用する。すなわち、図２２に示すように、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）では行電極Ｙ1〜Ｙnを接地電位に固定するのである。つまり、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、選択書込アドレス行程Ｗ１W（又はＷW）での書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば、図５等に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）では、行電極Ｙ及び列電極Ｄ共に接地電位とした、列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図２２の如く接地電位レベルとする。なお、この場合にも、リセット行程Ｒ１（又はＲ）の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Y2の印加による放電によって全放電セルは消灯モード状態になる。
【０１０８】
この際、例えば、図９等に示されている第２リセット行程Ｒ２の前半部（Ｒ21）におけるリセットパルスＲＰ２Y1の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第２選択書込アドレス行程Ｗ２Wでの書込放電を安定化させる為に作用する。よって、第２リセット行程Ｒ２の前半部（Ｒ21）においてリセットパルスＲＰ２Y1の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Wで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部（Ｒ21）については、リセットパルスＲＰ２Y1の印加による列側陰極放電を実施する方が好ましい。
【０１０９】
さらに、上記した実施例、改変例を適宜変更又は組み合わせて適用することができるのはもちろんである。
【０１１０】
なお、上記した実施例においては、主に、２つのリセット行程を有する発光駆動シーケンスを例に説明したが、かかる発光駆動シーケンスに限らず、他の駆動シーケンスの場合においても同様に適用することができる。また、上記した実施例における数値等は例示に過ぎない。適宜変更して適用することができるのはもちろんである。
【０１１１】
以上、詳細に説明したように、書込アドレス行程における書き込みの失敗による暗点（黒表示）の発生、画質の劣化を防止することが可能で、かつ、暗コントラストの高い高画質のプラズマディスプレイパネルの駆動方法を提供することができる。
【図面の簡単な説明】
【０１１２】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】各階調毎の発光パターンを示す図である。
【図７】駆動モードＡ及び駆動モードＢのいずれかを選択的に実行する場合の手順を示すフローチャートである。
【図８】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図９】図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１０】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１２】リセットパルスＲＰY1（ＲＰY2）の他の波形を表す図である。
【図１３】駆動モードＢに基づく駆動制御において印加される各種駆動パルス、及び先行フレームの最終発光サスティンパルスの印加終了時点ＴEから、後続フレームの選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であることを示す図である。
【図１４】駆動モードＡ及び駆動モードＢのいずれかの選択的駆動と、ＰＤＰの累積使用時間との関係を示す図である。
【図１５】駆動モードＡ及び駆動モードＢのいずれかの選択的駆動と、ＰＤＰの温度との関係を示す図である。
【図１６】実施例１において、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長して、期間ＰWが所定期間Ｐ0以上であるように設定する場合を示す図である。
【図１７】実施例２において、消去行程Ｅの期間Ｐ（Ｅ）を伸長することによって、期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定する場合を示す図である。
【図１８】実施例３において、１フレーム期間から全サブフィールドの合計時間を差し引いた余り時間を休止期間Ａ，Ｂ，Ｃ，Ｄとして割り当てて、期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定する場合を示す図である。
【図１９】実施例４において、最終サブフィールドから所定のサブフィールドまでを強制的に消灯モードとし、期間ＰWが所定期間Ｐ0以上であるように設定する場合を示す図である。
【図２０】各実施例の変形例として、選択書込アドレス行程の書き込み期間Ｐ（Ｗ２W）を短く設定する場合を示す図である。
【図２１】各実施例の変形例として、１リセット・シーケンスの駆動制御について本発明を適用する場合を示す図である。
【図２２】その他の改変例として、リセット行程の前半部におけるリセットパルスを省略する場合を示す図である。
【符号の説明】
【０１１３】
１３    酸化マグネシウム層
１７    蛍光体層
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ
５６    駆動制御回路
５８    累積使用時間タイマ
５９    データメモリ
【図１】
2008287097.tif 000003
【図２】
2008287097.tif 000004
【図３】
2008287097.tif 000005
【図４】
2008287097.tif 000006
【図５】
2008287097.tif 000007
【図６】
2008287097.tif 000008
【図７】
2008287097.tif 000009
【図８】
2008287097.tif 000010
【図９】
2008287097.tif 000011
【図１０】
2008287097.tif 000012
【図１１】
2008287097.tif 000013
【図１２】
2008287097.tif 000014
【図１３】
2008287097.tif 000015
【図１４】
2008287097.tif 000016
【図１５】
2008287097.tif 000017
【図１６】
2008287097.tif 000018
【図１７】
2008287097.tif 000019
【図１８】
2008287097.tif 000020
【図１９】
2008287097.tif 000021
【図２０】
2008287097.tif 000022
【図２１】
2008287097.tif 000023
【図２２】
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