(57)【要約】【課題】信号処理部から表示部に送られる信号が、適切な位相でサンプルホールド回路にてサンプルされるようにする。【解決手段】信号処理部では、第１の周波数（ｆ）のクロックのデジタル信号を並列化し、第１の中間並列ＲＧＢ信号を生成し、かつこの第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置する。第１と第２の中間並列ＲＧＢ信号の時間軸方向には補間処理により生成した前並列ＲＧＢ信号、後並列ＲＧＢ信号を配置し、前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号をアナログ変換して前記第１の周波数（ｆ）のクロックで出力する。サンプルホールド回路では、アナログの信号を第３の周波数（ｆ／Ｍ２）のクロックでサンプルホールドする。【選択図】      図１
2008170468.tif 000002
【特許請求の範囲】
【請求項１】
信号処理部では、
第１の周波数（ｆ）のクロックの整数分の１の第２の周波数（ｆ／Ｎ１）のクロックで並列化されている第１の中間並列ＲＧＢ信号に対して、その時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置し、
さらに前記第１と第２の中間並列ＲＧＢ信号の時間軸方向に補間処理により生成した前並列ＲＧＢ信号、後並列ＲＧＢ信号を配置し、
前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号をアナログ変換して前記第１の周波数（ｆ）のクロックで出力し、
サンプルホールド回路では、
前記第１の周波数（ｆ）のクロックで送られてきた前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を、それぞれ画素数変換のための第３の周波数（ｆ／Ｎ２）のクロックでサンプルホールドする、
ことを特徴とする平面表示装置の駆動方法。
【請求項２】
前記信号処理部において、
前記第１の中間並列ＲＧＢ信号を生成するステップでは、
前記第１の周波数（ｆ）のクロックでシリーズ化して送られてくる複数の成分のデジタル信号を成分毎に分離して並列化して第２の周波数（ｆ／Ｎ１）のクロックの並列データ列とし、
この並列データ列を用いて演算処理することにより、並列化した前記第１の中間並列ＲＧＢ信号を生成している
ことを特徴とする請求項１記載の平面表示装置の駆動方法。
【請求項３】
前記第１の周波数は、２７ＭＨｚであり、前記第２の周波数は、６．７５ＭＨｚであり、前記第３の周波数は、６ＭＨｚであることを特徴とする請求項（２）１記載の平面表示装置の駆動方法。
【請求項４】
前記複数の成分のデジタル信号は、ＹＵＶ成分のデジタル映像信号であることを特徴とする請求項２記載の
平面表示装置の駆動方法。
【請求項５】
第１の周波数（ｆ）のクロックでシリーズ化して送られてくるＹＵＶ成分のデジタル映像信号を成分毎に分離して並列化して第２の周波数（ｆ／Ｎ１）のクロックの並列データ列とし、並列データ列を用いて演算処理することにより、並列化した第１の中間並列ＲＧＢ信号を生成する変換回路と、
前記第１の中間並列ＲＧＢ信号に対して、その時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置し、さらに前記第１と第２の中間並列ＲＧＢ信号の時間軸方向に補間処理により生成した前並列ＲＧＢ信号、後並列ＲＧＢ信号を配置し、前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を出力する補間回路と、
前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を各Ｒ系統、Ｇ系統、Ｂ系統毎にアナログ変換して前記第１の周波数（ｆ）のクロックで出力するデジタルアナログ変換器と、
前記第１の周波数（ｆ）のクロックで送られてきた前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を、それぞれ画素数変換のための第３の周波数（ｆ／Ｎ２）のクロックでサンプルホールドするサンプルホールド部と、
を有したことを特徴とする平面表示装置。
【請求項６】
前記サンプルホールド部は、表示器のソースドライバーに設けられていることを特徴とする請求項５記載の平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は平面表示装置及びその駆動方法に関するものであり、例えば液晶表示装置に適用して好適する。
【背景技術】
【０００２】
液晶表示装置においては、信号処理部においてＹ／Ｕ／Ｖのデジタル映像信号をＲ，Ｇ，Ｂのカラー映像信号に変換し、さらにこの信号をアナログ変換器にてそれぞれアナログ信号に変換し、表示部に供給している。ここで、信号処理部から出力されたＲ，Ｇ，Ｂのアナログ信号は、表示部のソースドライバ内のサンプルホールド回路で一旦サンプルされる。そして、１水平ライン分の信号がサンプルされたときに、ゲートドライバで指定される水平ラインの画素へ、サンプル信号が一斉に供給される。
【０００３】
このような映像信号の処理系路において、画質の低下を生じないように、従来から各種の技術が提案されている。
【特許文献１】特開２００１−０８６３９１公報
【特許文献２】特開２００２−１９９２４８公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した表示装置において、通常はアナログ変換器とサンプルホールド回路は、同期して動作する。しかしながら、入力した信号の画素数の変換処理が行われる場合がある。このような場合は、アナログ変換器から出力された信号が、必ずしもサンプルホールド回路において適切なタイミングでサンプルされるとは限らない。また、例えばポリシリコンを用いて構成される表示部においては、製品のばらつきなどが要因でサンプル位相がずれることもある。
【０００５】
このような場合には、例えば、アナログ変換器から出力される画素信号の変化点（画素信号の切り替わり位置）と、サンプルホールドするサンプル点との間隔が種々変動する。このように画素信号の変化点と、サンプルホールドするサンプル点との間隔が種々変化した場合、ノイズ成分を生成してしまい画質を劣化させることがある。
【０００６】
そこでこの発明は、信号処理部から表示部に送られる信号が、サンプルホールド回路にてサンプルされても、ノイズ成分を生じにくくした平面表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施の形態では、信号処理部では、第１の周波数（ｆ）のクロックで送られてくるデジタル信号を並列化し第２の周波数（ｆ／４）のクロックの並列データ列とし、この並列データ列から、並列化した第１の中間並列ＲＧＢ信号を生成し、かつこの第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置し、さらにこの第１と第２の中間並列ＲＧＢ信号の時間軸方向に補間処理により生成した前並列ＲＧＢ信号、後並列ＲＧＢ信号を配置し、前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号をアナログ変換して前記第１の周波数（ｆ）のクロックで出力し、サンプルホールド回路では、前記第１の周波数のクロックで送られてきた前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を第３の周波数（ｆ／４．５）のクロックでサンプルホールドする、ことを特徴とする。
【発明の効果】
【０００８】
上記の手段により各サンプル信号に対する第１の周波数（ｆ）のキャリア成分の影響も均一化される。そしてサンプルした信号に第１の周波数（ｆ）のキャリア成分が不要成分として混入しても、この不要成分は広域周波数であ（れ）るために減衰する。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながらこの発明に係る実施の形態を説明する。図１は、一実施の形態を示す平面表示装置の構成を示している。第１の周波数（ｆ＝２７ＭＨｚ）のクロックで転送されたＹ（輝度）／Ｕ（色差）／Ｖ（色差）のデジタル映像信号は、信号処理部２０１のＹＵＶ／ＲＧＢ変換回路２１に入力される。ここでは、シリーズに入力したＹＵＶ信号を一旦第２の周波数（ｆ／４）のクロックで転送できる並列のＹＵＶ信号に変換し、このＹＵＶ信号を演算処理して、並列ＲＧＢ信号を得る。
【００１０】
次に、前記並列ＲＧＢ信号は、補間回路２２に入力される。ここでは、ＲＧＢ信号の補間信号が生成され、並列ＲＧＢ信号及び補間信号ともデジタルアナログ変換器（ＤＡＣ）２３に入力される。ＤＡＣ２３は、ＲＧＢ信号をそれぞれアナログ変換して、ソースドライバ３０３内の対応するサンプルホールド部３０４に供給する。
【００１１】
ソースドライバ３０３は、表示器３００に組み込まれている。表示器３００は、ソースドライバ３０３、ゲートドライバ３０２を有する。このソースドライバ３０３及びゲートドライバ３０２は、表示領域３０１に２次元配列された画素に画素信号を与える。
【００１２】
上記のサンプルホールド部３０４に１水平期間分の信号がサンプルされると、このサンプルされた信号は、ゲートドライバ３０２により指定された水平ライン上の画素に一斉に供給される。
【００１３】
１０１は、制御信号発生回路であり、同期信号及びクロック信号に基づいて、各種のタイミング信号を生成している。ＤＡＣ２３に対するクロック信号、サンプルホールド部３０４に対するサンプリング制御信号、ソースドライバ３０３に対する水平走査制御信号、ゲートドライバ３０２に対する垂直走査制御信号が生成されている。
【００１４】
次に、図２を参照して、補間回路２２における動作を説明する。図２の（a）は、第１の周波数（ｆ＝２７ＭＨｚ）のクロックである。このクロックのレートで、ＹＵＶのデジタル映像信号がシリーズに転送されてくる。図２の（ｃ）に、Ｙ１ａ，Ｕ１，Ｙ１ｂ，Ｖ１，Ｙ２ａ，Ｕ２，Ｙ２ｂ，Ｖ２、・・・・として示している。このＹＵＶのデジタル映像信号は、一旦、第２の周波数（（ｆ／４）＝６．７５ＭＨｚ）のクロック（図２の（ｂ））で、図２の（ｄ）、（e）、（ｆ）に示すように、並列化ＹＵＶ信号に変換され、この並列化ＹＵＶ信号を用いた演算処理により、並列ＲＧＢ信号が生成される。図２（ｇ）、（ｈ）、（ｉ）に、Ｒ系統をＲ−１，Ｒ０，Ｒ１・・・・、Ｇ系統をＧ−１，Ｇ０，Ｇ１・・・・、Ｂ系統をＢ−１，Ｂ０，Ｂ１・・・・として示している。さらにこれらの並列ＲＧＢ信号は、補間演算処理を行うために第１の周波数の１クロック分遅延回路で遅延される（図２の（ｊ）、（ｋ）、（ｌ））。
【００１５】
図２（ｇ）、（ｈ）、（ｉ）の信号と図２の（ｊ）、（ｋ）、（ｌ）の信号を用いて、生成した補間信号が図２の（ｍ）、（ｎ）、（ｏ）に示されている。図２の（ｍ）、（ｎ）、（ｏ）の信号は、次の式により生成される、
Ｎ’＝ａ×（Ｎ−１）＋ｂ×Ｎ
Ｎは、Ｎ番目のＲ及びＧ及びＢである。ａ，ｂはそれぞれ異なる係数である。
【００１６】
さらにまた図２（ｇ）、（ｈ）、（ｉ）の信号と図２の（ｊ）、（ｋ）、（ｌ）の信号を用いて、生成した補間信号が図２の（ｐ）、（ｑ）、（ｒ）に示されている。図２の（ｐ）、（ｑ）、（ｒ）の信号は、次の式により生成される、
Ｎ’’＝ｃ×Ｎ＋ｄ×（Ｎ＋１）
Ｎは、Ｎ番目のＲ及びＧ及びＢである。ｃ，ｄはそれぞれ異なる係数である。つぎに、上記した並列ＲＧＢ信号は、次のように第１の周波数のレートで時間軸方向へ配置される。この様子が図２の（ｓ）、（ｔ）、（ｕ）に記載されている。
【００１７】
この配置を見ると、並列ＲＧＢ信号を第１の中間並列ＲＧＢ信号（例えばＲ０．Ｇ０，Ｂ０）とすると、この第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号（Ｒ０．Ｇ０，Ｂ０）を配置する補間処理が行われる。さらに、この第１と第２の中間並列ＲＧＢ信号の時間軸の前後方向に、補間処理により生成した前並列ＲＧＢ信号（Ｒ０’．Ｇ０’，Ｂ０’）、後並列ＲＧＢ信号（Ｒ０’’．Ｇ０’’，Ｂ０’’）が配置される。このように配置した場合、いわゆるオーバーサンプリングとなり、サンプリングクロックは図２（ｖ）のように第１の周波数と同じである。しかし画素の変化は、第２の周波数で変化する。
【００１８】
上記の並列ＲＧＢ信号が、ＤＡＣ２３に供給され、ＲＧＢ信号それぞれが並列にアナログ変換されて対応するサンプルホールド部３０４に入力される。
【００１９】
図３には、ＤＡＣ２３からの出力が、サンプルホールド部３０４でホールドされるタイミングの例を示している。この例では、サンプルホールド部３０４のサンプリング周波数を選定することで、３６０画素入力を３２０画素に変換している。
【００２０】
図３の（ａ）は、第１の周波数のクロックであり、図３の（ｂ）は同じく第１の周波数でＤＡＣ２３の変換クロックである。この結果、アナログ変換出力は、図３（ｃ）の如く分断しているように示しているが、実際にはキャリア成分（を）はアナログ出力である。アナログ出力は、ＲＧＢと３系統が並列に存在するが、図では、１系統を代表して示している。例えば１’、１，１，１’’，２’、２，２，２’’，３’、３，３，３’’，が，Ｒ−１’、Ｒ−１，Ｒ−１，Ｒ−１’’，Ｒ０’、Ｒ０，Ｒ０，Ｒ０’’，Ｒ＋１’、Ｒ＋１，Ｒ＋１，Ｒ＋１’’，・・・・に対応する。
【００２１】
図３（ｄ）がサンプリングクロックであり、サンプルホールド部３０４にて入力アナログ信号をサンプリングしている。クロックが立ち上がっている間にデータがサンプルされる。また、図３（ｅ）がサンプリングされたデータの様子を示している。ここで画素データの変化点と、サンプリング時点とを見ると、期間Ｔ１，Ｔ２では、サンプリング点と画素変化点が一致している。期間Ｔ３では、画素変化点（２から３への変化点）の直後にサンプリング点がある。また期間Ｔ４においても画素変化点（３から４への変化点）の直後にサンプリング点がある。期間Ｔ５では、画素変化点（４から５への変化点と５から６への変化点）の中央にサンプリング点がある。期間Ｔ６も、画素変化点（５から６への変化点と６から７への変化点）の中央にサンプリング点がある。
【００２２】
上記したアナログ変換及びサンプリング方法によると、データの第１の周波数クロックであるキャリアが画素データ間でほぼ均等に配分されている。このために画素データに対して均一にキャリアの影響があり偏ることがない。しかもキャリアは、高周波成分であるから、サンプルホールド部３０４では、容量によりバイパスされて減衰される。この結果、安定した画素信号を各画素に供給し、画質劣化を抑制できる。
【００２３】
図４、図５は、信号処理部で補間処理を行わずに表示部に信号を供給するときの信号を示している。図４に示すように、図４（ａ）は第１の周波数のクロック、図４（ｂ）は、第２の周波数のクロックである。図４（ｃ）は、シリーズのＹＵＶのデジタル映像信号であり、図４の（ｄ）、（ｅ）、（ｆ）が並列化されたＹＵＶのデジタル映像信号である。そして図４の（ｇ）、（ｈ）、（ｉ）がＹＵＶのデジタル映像信号から生成されたＲＧＢ信号である。この信号は、図４（ｊ）のＤＡＣクロックにより出力される。このアナログ出力信号は、サンプルホールド部において、第２の周波数のサンプリングクロックでサンプリングされる。図４の（ｋ）がサンプリングクロックであり、図４の（ｌ），（ｍ）がＲ信号のサンプル例である。
【００２４】
ここで、デジタルアナログ変換器から出力される画素信号の変化点と、ソースドライバにおけるサンプル点との関係を示すと図５に示すようになる。
【００２５】
図５（ａ）は第１の周波数のクロックであり、図５（ｂ）は、第２の周波数のＤＡＣクロックである。そして、図５（ｃ）がアナログ出力、図５（ｄ）がソースドライバにおけるサンプリングクロックである。図５（ｅ）には、サンプルホールド部におけるデータを示している。図５（ｆ）に示すように、サンプリング点に対する画素データの切り替わり点を見ると、期間Ｔ１では、ずれはない。期間Ｔ２では、期間Ｔ３に移る直前に画素信号の切り替わり点（画素信号２と３の変化点）がある。期間Ｔ３では、期間Ｔ４に移る直前に画素信号の切り替わり点（画素信号３と４の変化点）がある。また、期間Ｔ５を見ると、今度は、期間Ｔ５の中央に画素信号の切り替わり点（画素信号５と６の変化点）がある。期間Ｔ７、Ｔ８を見ると、今度は、期間Ｔ７、期間Ｔ８に変化した直後にそれぞれ画素信号の切り替わり点がある。
【００２６】
上記したように、補間処理を行わない場合には、サンプルホールド部３０４において、サンプルする時点と、画素データの切り替わり点との時間間隔が、小さい場合と、大きい場合があり、変動幅が大きい。しかもこの変動を与える周波数は、画素信号のサンプリング周波数に近い。このことは、サンプルホールド部３０４にホールドされたアナログ画素信号に対して悪影響をあたえることになる。
【００２７】
そこでこのような問題を改善するために、この発明では、図１−図３で説明した補間処理を行うものである。これにより、画素信号の切り替わり点とサンプリング点との位相ずれがあると、アナログ画素信号には減衰しやすい高周波成分が含まれることになるが、図４、図５に示した例よりは格段と影響力が少ない。つまり画質劣化を抑制することができる。
【００２８】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００２９】
【図１】この発明による平面表示装置の一実施形態を示すブロック図である。
【図２】図１に示した装置の補間動作と画素データのアナログ変換を説明するために示したタイミング図である。
【図３】図１に示した装置のサンプリング動作を説明するために示したタイミング図である。
【図４】補間処理を行わない場合の画素データのデジタルアナログ変換動作のタイミング図である。
【図５】補間処理を行わない場合のアナログ画素信号のサンプルホールド動作を説明するタイミング図である。
【符号の説明】
【００３０】
１０１・・・制御信号発生回路、２０１・・・信号処理部、３００・・・表示器、３０４・・・サンプルホールド部、２１・・・ＹＵＶ／ＲＧＢ変換回路、２２・・・補間回路、２３・・・デジタルアナログ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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