(57)【要約】【課題】半導体装置について、チップ面積を縮小させ、集積度を向上させること。【解決手段】電源ブロック１３とグランドブロック１４の間に配された複数の出力ブロック１５上に、各出力ブロック１５の消費電力に基づく電流量に応じて総配線幅が変化した電源配線１１及びグランド配線１２が配され、総配線幅は、配線に用いられるメタルの密度に応じた幅に設定されている。電源配線１１の総配線幅は、電源ブロック１３から離れるに従って細くなり、グランド配線１２の総配線幅は、グランドブロック１４から離れるに従って細くなるように構成されている。電源配線１１とグランド配線１２を組み合わせたときの電源配線１１とグランド配線１２の各総配線幅の合計の幅は、各ブロック１３、１４、１５上の配線使用領域１９にて一定幅となるように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源ブロックとグランドブロックの間に配された複数の出力ブロック上に、各出力ブロックの消費電力に基づく電流量に応じて総配線幅が変化した電源配線及びグランド配線が配され、
前記総配線幅は、配線に用いられるメタルの密度に応じた幅に設定されていることを特徴とする半導体装置。
【請求項２】
前記電源配線の総配線幅は、前記電源ブロックから離れるに従って細くなり、
前記グランド配線の総配線幅は、前記グランドブロックから離れるに従って細くなるように構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源配線は、一定幅の複数の配線が一定間隔で配され、かつ、前記電源ブロックから離れるに従って配線本数が少なくなり、
前記グランド配線は、一定幅の複数の配線が一定間隔で配され、かつ、前記グランドブロックから離れるに従って配線本数が少なくなるように構成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記電源ブロックと前記グランドブロックは、交互に配置され、
前記電源配線の総配線幅は、前記電源ブロック上では最も太くなっており、前記電源ブロックから離れるに従って段々と幅が細くなり、前記グランドブロック上では最も細くなっており、
前記グランド配線の総配線幅は、前記グランドブロック上では最も太くなっており、前記グランドブロックから離れるに従って段々と幅が細くなっており、前記電源ブロック上では最も細くなるように構成されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記電源配線と前記グランド配線を組み合わせたときの前記電源配線と前記グランド配線の各総配線幅の合計の幅が各ブロック上で一定幅となるように構成されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
電源ブロックとグランドブロックの間に配された複数の出力ブロックについて、各出力ブロックの消費電力に応じて供給すべき電流量を計算するステップと、
エレクトロマイグレーション耐性による配線幅の制約に関するエレクトロマイグレーション保護基準と、配線に用いられるメタルの密度の均一性に関するメタル密度基準と、に基づいて、前記電流量に応じて、前記出力ブロック上に配置することになる電源配線及びグランド配線の各総配線幅を決定するステップと、
を含むことを特徴とする半導体装置の設計方法。
【請求項７】
前記電源ブロック及び前記グランドブロックの電源供給能力を保持したまま前記電源配線及び前記グランド配線の各総配線幅を削減するステップを含むことを特徴とする請求項６記載の半導体装置の設計方法。
【請求項８】
決定された前記電源配線及び前記グランド配線の各総配線幅に基づいて、一定間隔で一定幅の複数の配線よりなる前記電源配線及び前記グランド配線の各配線本数を計算するステップを含むことを特徴とする請求項６記載の半導体装置の設計方法。
【請求項９】
前記電源ブロック及び前記グランドブロックの各電源供給能力を保持したまま前記電源配線及び前記グランド配線の各配線本数を削減するステップを含むことを特徴とする請求項８記載の半導体装置の設計方法。
【請求項１０】
前記電流量を計算するステップの前に、前記電源ブロックと前記グランドブロックを交互に配置し、前記電源ブロックと前記グランドブロックの間に前記出力ブロックを配置するステップを含むことを特徴とする請求項６乃至９のいずれか一に記載の半導体装置の設計方法。
【請求項１１】
請求項６乃至１０のいずれか一に記載の半導体装置の設計方法における各ステップを設計装置に実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその設計方法、並びにプログラムに関し、特に、チップ面積を縮小させ、集積度を向上させる半導体装置、及びその設計方法、並びにプログラムに関する。
【背景技術】
【０００２】
半導体チップ（半導体装置）は、製造コストがチップ面積に比例するため、チップ面積の縮小・集積度の向上が強く求められている。チップ面積の縮小と集積度の向上を図る技術として、以下のようなものがある。
【０００３】
図１１は、従来例に係る半導体装置の配線構造を示した模式図である。従来例は、特許文献１に関するものであるが、論理回路を構成する基本セル２１１を配置するセル行２１２内において、各基本セル２１１の動作時の消費電力から決まる電流量に応じた配線幅でセル行２１２内の電源配線パターン２１３の幅を設定することにより、集積度の向上と信号用配線リソースの確保を実現する。
【０００４】
【特許文献１】特開平１１−１７６９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、Ｉ／Ｏにおいては、チップ外部との信号のやりとりのため、比較的大きな電流を流す必要があり、配線に使用する領域を縮小することが困難である。
【０００６】
一般に、Ｉ／Ｏブロック上の電源配線に流れる電流は、電源ブロック、グランドブロックに近いほど大きく、遠いほど小さくなる。一方、Ｉ／Ｏ領域はトランジスタおよびその接続用の下層配線、電源用の上層配線からなり、電源配線がＩ／Ｏの一部となっているため、Ｉ／Ｏ上の電源配線は一定の幅である。そのため、電源ブロック、グランドブロックから離れた領域では、電源配線幅が過剰になり、チップ面積が必要以上に大きくなるという問題がある。
【０００７】
例えば、従来例では、電源配線幅を可変にすることで配線スペース２２２を確保できるが、電源配線パターン２１３の配置位置は変わらないため、電源配線用の領域は大きいままである。また、従来例では、電源配線幅を可変にすることで確保した領域を配線スペース２２２として利用するとしているが、確保された配線スペース２２２が使われるかどうかは、回路や周辺の配線状況に懸かっており、メタル密度を均一にすることは困難である。また、従来例では、空いたスペースにダミーパターン２２３を配置するとしているが、電源配線パターン２１３とダミーパターン２２３、配線領域のメタル密度はそれぞれ異なっており、メタル密度を均一にすることは困難である。
【０００８】
本発明の主な課題は、半導体装置について、チップ面積を縮小させ、集積度を向上させることである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、電源ブロックとグランドブロックの間に配された複数の出力ブロック上に、各出力ブロックの消費電力に基づく電流量に応じて総配線幅が変化した電源配線及びグランド配線が配され、前記総配線幅は、配線に用いられるメタルの密度に応じた幅に設定されていることを特徴とする。
【００１０】
また、本発明の前記半導体装置において、前記電源配線の総配線幅は、前記電源ブロックから離れるに従って細くなり、前記グランド配線の総配線幅は、前記グランドブロックから離れるに従って細くなるように構成されていることが好ましい。
【００１１】
また、本発明の前記半導体装置において、前記電源配線は、一定幅の複数の配線が一定間隔で配され、かつ、前記電源ブロックから離れるに従って配線本数が少なくなり、前記グランド配線は、一定幅の複数の配線が一定間隔で配され、かつ、前記グランドブロックから離れるに従って配線本数が少なくなるように構成されていることが好ましい。
【００１２】
また、本発明の前記半導体装置において、前記電源ブロックと前記グランドブロックは、交互に配置され、前記電源配線の総配線幅は、前記電源ブロック上では最も太くなっており、前記電源ブロックから離れるに従って段々と幅が細くなり、前記グランドブロック上では最も細くなっており、前記グランド配線の総配線幅は、前記グランドブロック上では最も太くなっており、前記グランドブロックから離れるに従って段々と幅が細くなっており、前記電源ブロック上では最も細くなるように構成されていることが好ましい。
【００１３】
また、本発明の前記半導体装置において、前記電源配線と前記グランド配線を組み合わせたときの前記電源配線と前記グランド配線の各総配線幅の合計の幅が各ブロック上で一定幅となるように構成されていることが好ましい。
【００１４】
本発明の第２の視点においては、半導体装置の設計方法において、電源ブロックとグランドブロックの間に配された複数の出力ブロックについて、各出力ブロックの消費電力に応じて供給すべき電流量を計算するステップと、エレクトロマイグレーション耐性による配線幅の制約に関するエレクトロマイグレーション保護基準と、配線に用いられるメタルの密度の均一性に関するメタル密度基準と、に基づいて、前記電流量に応じて、前記出力ブロック上に配置することになる電源配線及びグランド配線の各総配線幅を決定するステップと、を含むことを特徴とする。
【００１５】
また、本発明の前記半導体装置の設計方法において、前記電源ブロック及び前記グランドブロックの電源供給能力を保持したまま前記電源配線及び前記グランド配線の各総配線幅を削減するステップを含むことが好ましい。
【００１６】
また、本発明の前記半導体装置の設計方法において、決定された前記電源配線及び前記グランド配線の各総配線幅に基づいて、一定間隔で一定幅の複数の配線よりなる前記電源配線及び前記グランド配線の各配線本数を計算するステップを含むことが好ましい。
【００１７】
また、本発明の前記半導体装置の設計方法において、前記電源ブロック及び前記グランドブロックの各電源供給能力を保持したまま前記電源配線及び前記グランド配線の各配線本数を削減するステップを含むことが好ましい。
【００１８】
また、本発明の前記半導体装置の設計方法において、前記電流量を計算するステップの前に、前記電源ブロックと前記グランドブロックを交互に配置し、前記電源ブロックと前記グランドブロックの間に前記出力ブロックを配置するステップを含むことが好ましい。
【００１９】
本発明の第３の視点においては、半導体装置の設計用のプログラムにおいて、前記半導体装置の設計方法における各ステップを設計装置に実行させることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、電源・グランド供給能力を保ったまま電源・グランド配線を減らすことができ、空いた領域に内部配線や内部用電源配線、ＰＡＤを置くことができる。それにより、チップ面積縮小・集積度向上の効果がある。また、Ｉ／Ｏの高さが配線領域により制約される場合はＩ／Ｏを小さくできる。それによりチップ面積縮小の効果がある。
【００２１】
また、本発明によれば、電源配線及びグランド配線に使用する領域を従来と同等にすれば、電源・グランド供給能力を強くすることができ、電源・グランドブロックの個数を減らすことができる。それによりチップ面積縮小の効果がある。また、内部領域までＩ／Ｏ用電源配線に使えば、さらに電源供給能力を高くすることができる。
【００２２】
また、本発明によれば、Ｉ／Ｏはトランジスタ部分およびその接続用の配線のみ作成すればよいため、Ｉ／Ｏの開発が容易になる。また、メタル密度が一定となるように、電源及びグランドを配線することができる。さらに、エレクトロマイグレーション保護基準を満足するように、電源配線及びグランド配線を配線することができる。
【発明を実施するための最良の形態】
【００２３】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置におけるＩ／Ｏの構成を模式的に示した部分平面図である。
【００２４】
実施形態１に係る半導体装置は、入出力部（Ｉ／Ｏ）において、トランジスタ部分およびその接続用の配線のみを持ち、電源配線１１及びグランド配線１２が配されない領域（電源・グランド配線使用領域１９以外の領域）を有する構造となっている。Ｉ／Ｏでは、図の横方向に電源ブロック１３とグランドブロック１４が交互に配置されている。電源ブロック１３とグランドブロック１４の間には、所定幅の複数の出力ブロック１５が配置されている。各ブロック１３、１４、１５上の電源・グランド配線使用領域１９には、電源配線１１とグランド配線１２が配されている。電源配線１１は、一定間隔で一定幅の複数の配線よりなり、電源配線１１の総配線幅は、電源ブロック１３上では最も太くなっており、電源ブロック１３から図の横方向に離れるに従って段々と幅が細くなり、グランドブロック１４上では最も細くなっている。一方、グランド配線１２の配線幅は、グランドブロック１４上では最も太くなっており、グランドブロック１４から図の横方向に離れるに従って段々と幅が細くなっており、電源ブロック１３上では最も細くなっている。電源配線１１とグランド配線１２を組み合わせたときの電源配線幅とグランド配線幅の合計の幅（電源・グランド配線使用領域１９の図の縦方向の幅）が一定幅となっている。つまり、段々と細くなる電源配線１１と段々と太くなるグランド配線１２が組み合わされ、段々と細くなるグランド配線１２と段々と太くなる電源配線１１を組み合わされた構造となっている。これによって、電源配線１１とグランド配線１２を合計した、電源・グランド配線使用領域１９を縮小することができる。
【００２５】
次に、本発明の実施形態１に係る半導体装置の設計装置について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体装置の設計装置の構成を模式的に示したブロック図である。
【００２６】
設計装置１は、半導体装置を設計するコンピュータであり、情報処理部２と、記憶部３と、を有する。情報処理部２は、所定のプログラムに基づいて所定の情報処理を行う部分であり、Ｉ／Ｏ設計部２ａと、チップ設計部２ｂと、を有する。Ｉ／Ｏ設計部２ａは、入出力部（Ｉ／Ｏ；図１参照）における電源配線１１及びグランド配線１２以外の部分（出力ブロック１５、電源ブロック１３、グランドブロック１４）を設計し、設計されたＩ／Ｏに関するデータ処理を行う部分である。チップ設計部２ｂは、Ｉ／Ｏにおける電源配線１１、グランド配線１２を含むチップを設計し、設計されたチップに関するデータ処理を行う部分である。記憶部３は、プログラム、データベース等のデータを記憶する部分であり、Ｉ／Ｏデータベース３ａと、エレクトロマイグレーション保護基準データベース３ｂと、ブロック概略配置情報データベース３ｃと、を記憶する。Ｉ／Ｏデータベース３ａは、出力ブロック１５の消費電力、電源ブロック１３及びグランドブロック１４の電源供給能力を対応付けたデータから構成される。エレクトロマイグレーション保護基準データベース３ｂは、エレクトロマイグレーション耐性による配線幅の制約に関する基準であって、各配線幅に応じた最大間隔値及び最大電流値を規定したエレクトロマイグレーション保護基準から構成される。ブロック概略配置情報データベース３ｃは、電源・グランド以外のブロックの種類・並ぶ順序等の概略配置を含むブロック概略配置情報から構成される。
【００２７】
次に、本発明の実施形態１に係る半導体装置の設計方法について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体装置の設計方法を模式的に示したフローチャートである。なお、半導体装置の設計は、図２の設計装置を用いて、以下のようにして行う。
【００２８】
最初に、又は、ステップＡ１０の（Ｂ）を選択した場合、メタル密度基準と、配線使用可能領域を設定する（ステップＡ１）。ここで、メタル密度基準は、メタル密度の均一性に関する基準であり、配線に用いられるメタル密度に応じた配線幅及び間隔を規定した基準である。また、配線使用可能領域は、電源配線１１及びグランド配線１２に使用できる領域である。
【００２９】
次に、設定したメタル密度基準と電源配線使用可能領域に基づいて、図４に示したように横方向配線３１の幅３２と間隔３３、最大限引ける横方向配線本数を決定する（ステップＡ２）。例えば、メタル密度５０％、最大配線幅３μｍ、Ｉ／Ｏ用配線領域１０５μｍとした場合、３μｍ幅の配線を３μｍ間隔で１８本引くことができる。
【００３０】
ステップＡ１〜Ａ２とは別に、Ｉ／Ｏにおける電源配線１１及びグランド配線１２以外の部分（出力ブロック１５、電源ブロック１３、グランドブロック１４）を設計する（ステップＡ３）。なお、出力ブロック１５は半導体集積回路の出力部分の回路を構成したものであり、電源ブロック１３は半導体集積回路の電源供給バッファを構成したものであり、グランドブロック１４は半導体集積回路のグランド供給バッファを構成したものである。
【００３１】
ステップＡ３の後、設計されたＩ／Ｏにおける電源配線１１及びグランド配線１２以外の部分（出力ブロック１５、電源ブロック１３、グランドブロック１４）に基づいて、出力ブロック１５の消費電力、電源ブロック１３及びグランドブロック１４の電源供給能力を生成し、これらを対応付けてＩ／Ｏデータベース３ａに格納する（ステップＡ４）。
【００３２】
ステップＡ４の後、又は、ステップＡ１０の（Ａ）を選択した場合、Ｉ／Ｏデータベース３ａ及びブロック概略配置情報データベース３ｃに基づいて、電源ブロック１３間に配置された出力ブロック１５の消費電力の合計が、電源ブロック１３及びグランドブロック１４の電源供給能力を超えないように、電源ブロック及びグランドブロックの数・配置を決定する（ステップＡ５）。このとき、電源ブロック１３、グランドブロック１４は交互に配置する。電源ブロック及びグランドブロックの数・配置が決定することで、Ｉ／Ｏ全体の配置が決定する。ここで、出力ブロック１５の消費電力の合計は、最も近接する電源ブロック１３及びグランドブロック１４により電源供給されるとして計算する。図１のグランドブロック１４の例では、領域１６ａ〜１６ｆの出力ブロック１５の消費電力の合計である。
【００３３】
ステップＡ５の後、Ｉ／Ｏデータベース３ａ、及び決定された電源ブロック及びグランドブロックの数・配置に基づいて、電源ブロック１３とグランドブロック１４に挟まれた領域１６ａ〜１６ｆのそれぞれについて電源配線１１及びグランド配線１２に流れる電流量を計算する（ステップＡ６）。各領域１６ａ〜１６ｆの電源配線１１及びグランド配線１２に流れる電流量は、出力ブロック１５の消費電力を各領域毎に合計することにより算出する。そのため、電源配線１１に流れる電流量は電源ブロック１３に近いほど大きく、グランド配線１２に流れる電流量はグランドブロック１４に近いほど大きい。例えば、出力ブロック１つ当たりの電流量を１２ｍＡとした場合の電源配線１１及びグランド配線１２に流れる電流量を図５（ａ）に示す。
【００３４】
ステップＡ６の後、エレクトロマイグレーション保護基準データベース３ｂに基づいて、計算された各領域１６ａ〜１６ｆの電源配線１１及びグランド配線１２に流れる電流量に応じて、エレクトロマイグレーション保護基準を満たすために必要とされる、各領域１６ａ〜１６ｆの総電源配線幅・総グランド配線幅を計算する（ステップＡ７）。例えば、配線幅３μｍあたり４ｍＡの電流を流すことができるエレクトロマイグレーション保護基準の場合の総電源配線幅・総グランド配線幅を図５（ｂ）に示す。
【００３５】
ステップＡ２及びステップＡ７が両方終了した後、ステップＡ２で決定した横方向配線３１の幅３２と、ステップＡ７で計算した各領域１６ａ〜１６ｆの総電源配線幅・総グランド配線幅に基づいて、数式１を満たすように領域１６ａの電源配線本数１７ａ及びグランド配線本数１８ａを決定する（ステップＡ８）。また、同様に、他の領域１６ｂ〜１６ｆの電源配線本数、グランド配線本数を決定する。例えば、横方向配線の幅が３μｍの場合の配線本数を図５（ｃ）に示す。
【００３６】
（数１）
横方向配線の幅×電源配線本数  ＞  総電源配線幅
横方向配線の幅×グランド配線本数  ＞  総グランド配線幅
【００３７】
ステップＡ８の後、決定した領域１６ａ〜１６ｆの電源配線本数及びグランド配線本数に基づいて、領域１６ａ〜１６ｆ毎に電源配線本数とグランド配線本数の合計を計算し、その合計の最大値が、ステップＡ２で決定した最大限引ける横方向配線本数以下であるか否かを判定する（ステップＡ９）。最大限引ける横方向配線本数以下である場合（ステップＡ９のＹＥＳ）、ステップＡ１１に進む。
【００３８】
最大限引ける横方向配線本数以下でない場合（ステップＡ９のＮＯ）、下記のＡ、Ｂのいずれかの方法を選択する（ステップＡ１０）。
（Ａ）電源・グランドの配線使用領域を増やす。
（Ｂ）電源・グランドのブロック数を増やす。
（Ａ）を選択した場合、ステップＡ５に戻る。（Ｂ）を選択した場合、ステップＡ１に戻る。
【００３９】
最大限引ける横方向配線本数以下である場合（ステップＡ９のＹＥＳ）、電源配線本数とグランド配線本数の合計の最大値を超える横方向電源配線を削除し、電源・グランド配線使用領域１９を削減し（ステップＡ１１）、終了する。下記の（ａ）、（ｂ）、（ｃ）に、横方向配線を削除して電源・グランド配線を確定する手順の例を示す。
（ａ）配線本数の合計の最大値を超える横方向配線３１を上側から削除する。
（ｂ）残った横方向配線３１を、領域１６ａ〜１６ｆごとに下側から電源配線１１、上側からグランド配線１２を割り当てる。
（ｃ）必要な配線本数の合計が最大値より小さい場合、割り当てた電源配線１１とグランド配線１２の間の横方向配線３１が余るので、余った配線を『総電源配線幅  ：  総グランド配線幅』の比で電源配線１１とグランド配線１２に振り分ける。
【００４０】
以上により、チップの設計が完了し、図１のような電源・グランド配線構造が実現される。
【００４１】
実施形態１によれば、図１に示したように、電源ブロック１３及びグランドブロック１４の電源供給能力を保ったまま電源配線１１及びグランド配線１２を減らすことができ、空いた領域に内部配線、内部用電源配線、ＰＡＤ等を配置することができる。つまり、Ｉ／Ｏ上の電源配線幅を電流量にあわせて変化させ、かつ、電源ブロックとグランドブロックを交互に配置することにより、図１に示したように電源配線・グランド配線の幅が互い違いになり、電源・グランドの配線使用領域の合計を削減することができる。これにより、チップ面積縮小・集積度向上を図ることができる。
【００４２】
また、実施形態１によれば、Ｉ／Ｏの高さが配線領域により制約される場合はＩ／Ｏを小さくできる。つまり、電源・グランドの配線使用領域を削減することより、Ｉ／Ｏの高さが配線の面積により制約される場合は、Ｉ／Ｏを小さくできる。これによりチップ面積縮小を図ることができる。
【００４３】
また、実施形態１によれば、Ｉ／Ｏはトランジスタ部分およびその接続用の配線のみ作成すればよいため、Ｉ／Ｏの開発が容易になる。Ｉ／Ｏのトランジスタ部分およびその接続用配線のみ設計しておき、電源配線部分はチップ設計時に生成するからである。
【００４４】
また、実施形態１によれば、メタル密度が一定となるように、電源とグランドを配線することができる。また、メタルパターンの粗密をチップ内で均一にすることにより、ＣＭＰプロセス時の配線層の平坦性が高まり、配線抵抗・容量の精度を向上することができる。メタル密度基準を考慮して、最大限引ける横方向電源配線の幅と間隔を決定するからである。
【００４５】
また、実施形態１によれば、エレクトロマイグレーション保護基準を満足するように、電源及びグランドを配線することができる。チップ設計時に出力ブロック１５、電源ブロック１３、グランドブロック１４の配置を考慮して電源配線１１及びグランド配線１２に流れる電流量を算出し、エレクトロマイグレーション保護基準を満足するように、総電源配線幅及び総グランド配線幅を決定するからである。
【００４６】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図６は、本発明の実施形態２に係る半導体装置におけるＩ／Ｏの構成を模式的に示した部分平面図である。
【００４７】
実施形態２に係る半導体装置は、電源・グランドの配線使用領域１９を最大限に使い、電源配線１１及びグランド配線１２の電源供給能力を強化したものである。その他の構成は実施形態１と同様である。
【００４８】
次に、本発明の実施形態２に係る半導体装置の設計方法について図面を用いて説明する。図７は、本発明の実施形態２に係る半導体装置の設計方法を模式的に示したフローチャートである。なお、半導体装置の設計は、図２の設計装置を用いて、以下のようにして行う。
【００４９】
まず、図３のステップＡ１〜Ａ１０と同様なステップを経て、ステップＡ９において計算した領域１６ａ〜１６ｆ毎に電源配線本数とグランド配線本数の合計の最大値が、ステップＡ２で決定した最大限引ける横方向配線本数以下である場合（ステップＡ９のＹＥＳ）、電源・グランドの配線使用領域１９を最大限に使い、電源・グランド供給力を強化するように、電源配線１１及びグランド配線１２を確定し（ステップＡ１２）、終了する。電源配線１１及びグランド配線１２を確定する手順は、以下の通りである。
（ａ）横方向配線（図４の３１）を、領域ごとに下側から電源配線１１、上側からグランド配線１２を割り当てる。
（ｂ）必要な配線本数の合計が最大値より小さい場合、割り当てた電源配線１１とグランド配線１２の間の最大限引ける横方向電源配線の本数を、『総電源配線幅  ：  総グランド配線幅』の比で電源とグランドに割り振る。
【００５０】
以上により、チップの設計が完了し、図６のような電源・グランド配線構造が実現される。
【００５１】
実施形態２によれば、実施形態１と同様な効果を奏するとともに、電源・グランドの電源供給能力を強化することができる。つまり、図６に示したように、電源・グランドの配線使用領域１９を従来と同等にすれば、電源・グランドの電源供給能力を強くすることができ、電源ブロック１３・グランドブロック１４の個数を減らすことができる。これにより、チップ面積縮小の効果がある。内部領域までＩ／Ｏ用電源配線に使えば、さらに電源供給能力を高くすることができる。
【００５２】
また、実施形態２によれば、配線幅や配線本数を削減せず、従来と同じ電源配線領域を使えば、図６のように電源・グランドそれぞれの配線幅を増大することができ、電源ブロック１３間の間隔・グランドブロック１４間の間隔を広くすることができる。その結果、電源ブロック１３・グランドブロック１４の数を減らすことができ、チップ面積を縮小できる。
【００５３】
（参考例）
本発明の基礎となる参考例について図面を用いて説明する。図８は、参考例に係る半導体装置の設計装置の構成を模式的に示したブロック図である。図９は、参考例に係る半導体装置の設計方法を模式的に示したフローチャートである。図１０は、参考例に係る半導体装置のＩ／Ｏの構成を模式的に示した部分平面図である。
【００５４】
図８を参照すると、設計装置１０１は、半導体装置を設計するコンピュータであり、情報処理部１０２と、記憶部１０３と、を有する。情報処理部１０２は、所定のプログラムに基づいて所定の情報処理を行う部分であり、Ｉ／Ｏ設計部１０２ａと、チップ設計部１０２ｂと、を有する。Ｉ／Ｏ設計部１０２ａは、入出力部（Ｉ／Ｏ；図１０参照）における電源配線１１１及びグランド配線１１２以外の部分（出力ブロック１１５、電源ブロック１１３、グランドブロック１１４）を設計し、設計されたＩ／Ｏに関するデータ処理を行う部分である。チップ設計部１０２ｂは、Ｉ／Ｏにおける電源配線１１１、グランド配線１１２を含むチップを設計し、設計されたチップに関するデータ処理を行う部分である。記憶部１０３は、プログラム、データベース等のデータを記憶する部分であり、Ｉ／Ｏデータベース１０３ａと、エレクトロマイグレーション保護基準データベース１０３ｂと、メタル密度基準データベース１０３ｃと、を記憶する。Ｉ／Ｏデータベース１０３ａは、出力ブロック１１５の消費電力、電源ブロック１１３及びグランドブロック１１４の電源供給能力を対応付けたデータから構成される。エレクトロマイグレーション保護基準データベース１０３ｂは、各配線幅に応じた最大間隔値及び最大電流値を含むエレクトロマイグレーション保護基準から構成される。メタル密度基準データベース１０３ｃは、配線に用いられるメタル密度に応じた配線幅及び間隔を含むメタル密度基準から構成される。設計装置１０１は、以下のように動作する。
【００５５】
図９を参照すると、まず、Ｉ／Ｏにおける電源配線１１１及びグランド配線１１２以外の部分（出力ブロック１１５、電源ブロック１１３、グランドブロック１１４）を設計する（ステップＢ１）。なお、出力ブロック１１５は半導体集積回路の出力部分の回路を構成したものであり、電源ブロック１１３は半導体集積回路の電源部分の回路を構成したものであり、グランドブロック１１４は半導体集積回路のグランド部分の回路を構成したものである。次に、電源ブロック１１３及びグランドブロック１１４の配置間隔の最大間隔値を計算する（ステップＢ２）。次に、電源ブロック１１３間、グランドブロック１１４間に配置される出力ブロック１１５によって電源配線１１１及びグランド配線１１２に流れる最大電流値を計算する（ステップＢ３）。ステップＢ３の後、又は、メタル密度の削減が可能でない場合（ステップＢ９のＮＯ）、エレクトロマイグレーション保護基準データベース（図８の１０３ｂ）に基づいて、計算された最大間隔値及び最大電流値に応じて、電源配線幅及びグランド配線幅を決定する（ステップＢ４）。なお、Ｉ／Ｏ設計段階では、周囲の電源ブロック１１３及びグランドブロック１１４の配置や、出力ブロック１１５の配置が未定のため、電源配線１１１及びグランド配線１１２のどの部分に大きい電流が流れ、どの部分に小さい電流が流れるかは分からない。そのため、電源配線１１１及びグランド配線１１２にステップＢ３で計算した最大電流値が流れることを想定して、電源配線幅及びグランド配線幅は場所によらず一定幅とせざるを得ない。次に、設計されたＩ／Ｏにおける電源配線１１１及びグランド配線１１２以外の部分（出力ブロック１１５、電源ブロック１１３、グランドブロック１１４）に基づいて、出力ブロック１１５の消費電力、電源ブロック１１３及びグランドブロック１１４の電源供給能力を生成し、これらを対応付けてＩ／Ｏデータベース１０３ａに格納する（ステップＢ５）。
【００５６】
ステップＢ５の後、基準を満たしていない場合（ステップＢ７のＮＯ）、又は、メタル密度の削減が可能である場合（ステップＢ９のＹＥＳ）、出力ブロック１１５、電源ブロック１１３、グランドブロック１１４、電源配線１１１、及びグランド配線１１２を配置する（ステップＢ６）。これにより、図１０のようになる。次に、Ｉ／Ｏデータベース１０３ａに格納されたデータと、各ブロック１１３、１１４、１１５の配置に基づいて、エレクトロマイグレーション保護基準を満たしているか否かを判定する（ステップＢ７）。基準を満たしていない場合（ステップＢ７のＮＯ）、ステップＢ６に戻る。基準を満たしている場合（ステップＢ７のＹＥＳ）、Ｉ／Ｏデータベース１０３ａに格納されたデータと、各ブロック１１３、１１４、１１５の配置に基づいて、メタル密度基準を満たしているか否かを判定する（ステップＢ８）。基準を満たしている場合（ステップＢ８のＹＥＳ）、チップの設計を完了する。基準を満たしていない場合（ステップＢ８のＮＯ）、出力ブロック１１５、電源ブロック１１３、グランドブロック１１４、電源配線１１１、及びグランド配線１１２の配置変更によりメタル密度の削減が可能であるか否かを判定する（ステップＢ９）。メタル密度の削減が可能である場合（ステップＢ９のＹＥＳ）、ステップＢ６に戻る。メタル密度の削減が可能でない場合（ステップＢ９のＮＯ）、ステップＢ４に戻る。
【００５７】
しかしながら、参考例では、電源ブロック１１３、グランドブロック１１４から離れたところでも、一定の電源配線幅、グランド配線幅となるため、電源配線１１１、グランド配線１１２に使用される領域が必要以上に広くなってしまう。また、参考例では、電源ブロック１１３、グランドブロック１１４の配置間隔、電源配線１１１、グランド配線１１２に流れる電流は想定される最悪の条件で見積もることになるため、それより緩い条件においては過剰な配線幅となる。また、参考例では、出力ブロック１１５の配置に合わせて電源配線１１１、グランド配線１１２を変更することができないため、電源ブロック１１３間に配置された出力ブロック１１５の消費電力量が大きいと、エレクトロマイグレーションにより配線寿命が短くなる。さらに、参考例では、電源配線１１１、グランド配線１１２が出力ブロック１１５に含まれるため、周囲のメタル粗密状況に応じてメタル密度を変更することができない。
【００５８】
この点、本発明の実施形態１、２は、参考例の問題を全て解消することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態１に係る半導体装置におけるＩ／Ｏの構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体装置の設計装置の構成を模式的に示したブロック図である。
【図３】本発明の実施形態１に係る半導体装置の設計方法を模式的に示したフローチャートである。
【図４】本発明の実施形態１に係る半導体装置の設計方法における密度基準に従って幅・間隔を決定した電源・グランド配線を模式的に示した部分平面図である
【図５】本発明の実施形態１に係る半導体装置の設計方法における各領域の電源配線本数・グランド配線本数の算出例を示した表である。
【図６】本発明の実施形態２に係る半導体装置におけるＩ／Ｏの構成を模式的に示した部分平面図である。
【図７】本発明の実施形態２に係る半導体装置の設計方法を模式的に示したフローチャートである。
【図８】参考例に係る半導体装置の設計装置の構成を模式的に示したブロック図である。
【図９】参考例に係る半導体装置の設計方法を模式的に示したフローチャートである。
【図１０】参考例に係る半導体装置のＩ／Ｏの構成を模式的に示した部分平面図である。
【図１１】従来例に係る半導体装置の配線構造を示した模式図である。
【符号の説明】
【００６０】
１、１０１  設計装置
２、１０２  情報処理部
２ａ、１０２ａ  Ｉ／Ｏ設計部
２ｂ、１０２ｂ  チップ設計部
３、１０３  記憶部
３ａ、１０３ａ  Ｉ／Ｏデータベース
３ｂ、１０３ｂ  エレクトロマイグレーション保護基準データベース
３ｃ  ブロック概略配置情報データベース
１０３ｃ  メタル密度基準データベース
１１、１１１  電源配線
１２、１１２  グランド配線
１３、１１３  電源ブロック
１４、１１４  グランドブロック
１５、１１５  出力ブロック
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ  領域
１７ａ  電源配線本数
１８ａ  グランド配線本数
１９  配線使用領域
３１  横方向配線
３２  幅
３３  間隔
２１１  基本セル
２１２  セル行
２１３  電源配線パターン
２１４  配線領域
２２１  破線
２２２  配線スペース
２２３  ダミーパターン
２２４  コンタクトデバイス
２２５ａ、２２５ｂ  接点
２２６  配線
２２７ａ、２２７ｂ、２２７ｃ  ダミーパターン
２２８ａ、２２８ｂ、２２８ｃ  追加配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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