(57)【要約】【課題】ポリシリコンフィンを有する不揮発性メモリトランジスタ、該トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該装置の製造方法を提供する。【解決手段】半導体基板の上部に突出した活性フィンと、活性フィンの上面及び側壁上に位置する少なくとも一つの第１電荷保存パターンと、少なくとも一つの第１電荷保存パターンの上面上に位置し、活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインと、少なくとも一つの第１制御ゲートライン上に位置する層間絶縁膜と、層間絶縁膜上に位置するポリシリコンフィンと、ポリシリコンフィンの上面及び側壁上に位置する少なくとも一つの第２電荷保存パターンと、第２電荷保存パターンの上面上に位置し、ポリシリコンフィンの上部を横切る少なくとも一つの第２制御ゲートラインと、を備える積層型不揮発性メモリ装置である。【選択図】図７
2008199013.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に突出した活性フィンと、
前記活性フィンの上面及び側壁上に位置する少なくとも一つの第１電荷保存パターンと、
前記少なくとも一つの第１電荷保存パターンの上面上に位置し、前記活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインと、
前記少なくとも一つの第１制御ゲートライン上に位置する層間絶縁膜と、
前記層間絶縁膜上に位置するポリシリコンフィンと、
前記ポリシリコンフィンの上面及び側壁上に位置する少なくとも一つの第２電荷保存パターンと、
前記第２電荷保存パターンの上面上に位置し、前記ポリシリコンフィンの上部を横切る少なくとも一つの第２制御ゲートラインと、を備えることを特徴とする積層型不揮発性メモリ装置。
【請求項２】
前記ポリシリコンフィンは、非晶質シリコンパターンをエキシマーレーザアニーリング法で結晶化して形成したことを特徴とする請求項１に記載の積層型不揮発性メモリ装置。
【請求項３】
前記層間絶縁膜は、前記ポリシリコンフィンの下部に位置する支持部を備えるが、前記支持部の幅は、前記ポリシリコンフィンの幅より狭くて前記少なくとも一つの支持部の周辺に前記ポリシリコンフィンの下面が露出され、
前記少なくとも一つの第２電荷保存パターンは、前記露出されたポリシリコンフィンの下面上に位置することを特徴とする請求項１に記載の積層型不揮発性メモリ装置。
【請求項４】
前記層間絶縁膜は、前記支持部の下部に順次に位置する保護膜及び下部層間絶縁膜をさらに備えることを特徴とする請求項３に記載の積層型不揮発性メモリ装置。
【請求項５】
前記少なくとも一つの第１電荷保存パターンは、少なくとも一つの第１浮遊ゲートであり、前記少なくとも一つの第２電荷保存パターンは、少なくとも一つの第２浮遊ゲートであり、
前記第１浮遊ゲートと前記活性フィンとの間に介在された第１ゲート絶縁膜と、前記第１浮遊ゲートと前記少なくとも一つの第１制御ゲートとの間に介在された第１ゲート間絶縁膜と、前記第２浮遊ゲートと前記ポリシリコンフィンとの間に介在された第２ゲート絶縁膜と、前記第２浮遊ゲートと前記少なくとも一つの第２制御ゲートとの間に介在された第２ゲート間絶縁膜と、をさらに備えることを特徴とする請求項１に記載の積層型不揮発性メモリ装置。
【請求項６】
前記少なくとも一つの第１電荷保存パターンは、第１電荷トラップパターンであり、前記少なくとも一つの第２電荷保存パターンは、第２電荷トラップパターンであることを特徴とする請求項１に記載の積層型不揮発性メモリ装置。
【請求項７】
前記活性フィンは、第１方向に延びたライン形態であり、
前記少なくとも一つの第１制御ゲートラインは、前記活性フィンを第２方向に横切る複数の第１制御ゲートラインであり、
前記少なくとも一つの第１電荷保存パターンは、前記第１制御ゲートラインの下部にそれぞれ位置する複数の第１電荷保存パターンであり、
前記ポリシリコンフィンは、前記層間絶縁膜上に第１方向に延びたライン形態であり、
前記少なくとも一つの第２制御ゲートラインは、前記少なくとも一つの第１ポリシリコンフィンを第２方向に横切る複数の第２制御ゲートラインであり、
前記少なくとも一つの第２電荷保存パターンは、前記複数の第２制御ゲートラインの下部にそれぞれ位置し、前記少なくとも一つの第１ポリシリコンフィンの上面及び側壁上に位置する複数の第２電荷保存パターンであることを特徴とする請求項１に記載の積層型不揮発性メモリ装置。
【請求項８】
前記複数の第１制御ゲートラインの両側にそれぞれ位置し、前記活性フィンの上部を第２方向に横切る第１接地選択ライン及び第１ストリング選択ラインと、
前記複数の第２制御ゲートラインの両側にそれぞれ位置し、前記少なくとも一つのポリシリコンフィンの上部を第２方向に横切る第２接地選択ライン及び第２ストリング選択ラインと、をさらに備えることを特徴とする請求項７に記載の積層型不揮発性メモリ装置。
【請求項９】
前記少なくとも一つの第１層間絶縁膜内に位置し、前記第１接地選択ラインに隣接して前記複数の第１制御ゲートラインの反対側に位置する前記活性フィンの上面と、前記第２接地選択ラインに隣接して前記複数の第２制御ゲートラインの反対側に位置するポリシリコンフィンの下面とに電気的に接続する第１貫通ソース電極と、
前記第１層間絶縁膜内に位置し、前記第１ストリング選択ラインに隣接して前記複数の第１制御ゲートラインの反対側に位置する前記活性フィンの上面と、前記第２ストリング選択ラインに隣接して前記複数の第２制御ゲートラインの反対側に位置するポリシリコンフィンの下面とに電気的に接続する第１貫通ビットライン電極と、をさらに備えることを特徴とする請求項８に記載の積層型不揮発性メモリ装置。
【請求項１０】
前記複数の第２制御ゲート上に位置する他の層間絶縁膜と、
前記他の層間絶縁膜上に第１方向に延びたライン形態の他のポリシリコンフィンと、
前記他のポリシリコンフィンを第２方向に横切る複数の第３制御ゲートラインと、
前記第３制御ゲートラインの下部にそれぞれ位置し、前記他のポリシリコンフィンの上面及び側壁上に位置する複数の第３電荷保存パターンと、をさらに備えることを特徴とする請求項７に記載の積層型不揮発性メモリ装置。
【請求項１１】
前記複数の第１制御ゲートラインの一側に位置し、前記活性フィンの上部を第２方向に横切る接地選択ラインと、
前記接地選択ラインに隣接して前記複数の第１制御ゲートラインの反対側に位置する前記活性フィン内に形成された共通ソース領域と、
前記第１層間絶縁膜内に位置し、前記複数の第１制御ゲートラインの他側に位置する前記活性フィンの上面と、前記複数の第２制御ゲートラインの一側に位置する前記第１ポリシリコンフィンの下面とに電気的に接続する第１貫通連結電極と、
前記第２層間絶縁膜内に位置し、前記複数の第２制御ゲートラインの他側に位置する前記第１ポリシリコンフィンの上面と、前記複数の第３制御ゲートラインの一側に露出された前記第２ポリシリコンフィンの下面とに電気的に接続する第２貫通連結電極と、
前記複数の第３制御ゲートラインの他側に位置し、前記第２ポリシリコンフィンの上部を第２方向に横切るストリング選択ラインと、
前記ストリング選択ラインに隣接して前記複数の第３制御ゲートラインの反対側に位置する前記第２ポリシリコンフィンに電気的に接続するビットライン電極と、をさらに備えることを特徴とする請求項１０に記載の積層型不揮発性メモリ装置。
【請求項１２】
基板上に位置する支持部と、
前記支持部上に前記支持部の幅より広い幅を有するポリシリコンフィンと、
前記ポリシリコンフィンの上面、側壁及び下面上に位置する電荷保存パターンと、
前記電荷保存パターンの上面上に位置する、前記ポリシリコンフィンの上部を横切る制御ゲートラインと、を備えることを特徴とする不揮発性メモリトランジスタ。
【請求項１３】
前記ポリシリコンフィンは、非晶質シリコンパターンをエキシマーレーザアニーリング法で結晶化して形成したことを特徴とする請求項１２に記載の不揮発性メモリトランジスタ。
【請求項１４】
前記電荷保存パターンは、浮遊ゲートであり、
前記浮遊ゲートと前記ポリシリコンフィンとの間のゲート絶縁膜と、前記浮遊ゲートと前記制御ゲートとの間のゲート間絶縁膜と、をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリトランジスタ。
【請求項１５】
前記電荷保存パターンは、電荷トラップパターンであることを特徴とする請求項１２に記載の不揮発性メモリトランジスタ。
【請求項１６】
半導体基板内に活性フィンを限定するトレンチを形成し、
前記トレンチの下部領域内に素子分離膜を形成し、前記活性フィンの上部領域を前記素子分離膜の周辺に露出させ、
前記活性フィンの上面及び側壁上に少なくとも一つの第１電荷保存パターン、及び前記少なくとも一つの第１電荷保存パターンの上面上に前記活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインを形成し、
前記少なくとも一つの第１制御ゲートライン上に層間絶縁膜を形成し、
前記層間絶縁膜上にポリシリコンフィンを形成し、
前記ポリシリコンフィンの上面及び側壁上に少なくとも一つの第２電荷保存パターン、及び前記少なくとも一つの第２電荷保存パターンの上面上に前記ポリシリコンフィンを横切る少なくとも一つの第２制御ゲートラインを形成することを含むことを特徴とする積層型不揮発性メモリ装置の製造方法。
【請求項１７】
前記ポリシリコンフィンを形成することは、
前記層間絶縁膜上に非晶質シリコンパターンを形成し、
前記非晶質シリコンパターン上にキャッピング膜を形成し、
前記キャッピング膜にレーザを照射して前記非晶質シリコンパターンを結晶化してポリシリコンフィンを形成し、
前記キャッピング膜を除去することを含むことを特徴とする請求項１６に記載の積層型不揮発性メモリ装置の製造方法。
【請求項１８】
前記ポリシリコンフィンの幅は、前記非晶質シリコンパターンの幅に比べて狭く、前記ポリシリコンフィンの高さは、前記非晶質シリコンパターンの高さに比べて低いことを特徴とする請求項１７に記載の積層型不揮発性メモリ装置の製造方法。
【請求項１９】
前記キャッピング膜を形成する前に、前記層間絶縁膜の上部を等方性エッチングして前記非晶質シリコンパターンの下部にアンダーカットを形成することをさらに含むことを特徴とする請求項１７に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２０】
前記少なくとも一つの第２電荷保存パターンを形成する前に、
前記エッチングされた層間絶縁膜の上部を等方性エッチングして前記ポリシリコンフィンの下部にアンダーカットを形成すると同時に、前記ポリシリコンフィンの下部に位置する支持部を形成することをさらに含むことを特徴とする請求項１９に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２１】
前記第２電荷保存パターンを形成する前に、
前記層間絶縁膜の上部を等方性エッチングして前記ポリシリコンフィンの下部にアンダーカットを形成すると同時に、前記ポリシリコンフィンの下部に位置する支持部を形成することをさらに含むことを特徴とする請求項１６に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２２】
前記少なくとも一つの第２電荷保存パターンは、前記支持部の周辺に露出された前記ポリシリコンフィンの下面上に位置することを特徴とする請求項２１に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２３】
前記層間絶縁膜は、順次に積層された下部層間絶縁膜、保護層及びバッファ層を備え、
前記層間絶縁膜の上部を等方性エッチングすることは、前記バッファ層を選択的に等方性エッチングすることを特徴とする請求項２１に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２４】
前記活性フィンは、第１方向に延びたライン形態であり、
前記少なくとも一つの第１制御ゲートラインは、前記活性フィンを第２方向に横切る複数の第１制御ゲートラインであり、
前記少なくとも一つの第１電荷保存パターンは、前記第１制御ゲートラインの下部にそれぞれ位置する複数の第１電荷保存パターンであり、
前記ポリシリコンフィンは、前記層間絶縁膜上に第１方向に延びたライン形態であり、
前記少なくとも一つの第２制御ゲートラインは、前記少なくとも一つの第１ポリシリコンフィンを第２方向に横切る複数の第２制御ゲートラインであり、
前記少なくとも一つの第２電荷保存パターンは、前記複数の第２制御ゲートラインの下部にそれぞれ位置し、前記少なくとも一つの第１ポリシリコンフィンの上面及び側壁上に位置する複数の第２電荷保存パターンであることを特徴とする請求項１６に記載の積層型不揮発性メモリ装置の製造方法。
【請求項２５】
基板上に絶縁膜を形成し、
前記絶縁膜上にポリシリコンフィンを形成し、
前記絶縁膜を等方性エッチングして前記ポリシリコンフィンの下部にアンダーカットを形成すると同時に、前記ポリシリコンフィンの下部に支持部を形成し、
前記ポリシリコンフィンの上面、側壁及び下面上に電荷保存パターン、及び前記電荷保存パターンの上面上に前記ポリシリコンフィンを横切る制御ゲートラインを形成することを含むことを特徴とする不揮発性メモリトランジスタの製造方法。
【請求項２６】
前記ポリシリコンフィンを形成することは、
前記絶縁膜上に非晶質シリコンパターンを形成し、
前記非晶質シリコンパターン上にキャッピング膜を形成し、
前記キャッピング膜上にレーザを照射して前記非晶質シリコンパターンを結晶化して前記ポリシリコンフィンを形成し、
前記キャッピング膜を除去することを含むことを特徴とする請求項２５に記載の不揮発性メモリトランジスタの製造方法。
【請求項２７】
前記ポリシリコンフィンの幅は、前記非晶質シリコンパターンの幅に比べて狭く、前記ポリシリコンフィンの高さは、前記非晶質シリコンパターンの高さに比べて高いことを特徴とする請求項２６に記載の不揮発性メモリトランジスタの製造方法。
【請求項２８】
前記キャッピング膜を形成する前に、前記絶縁膜の上部を等方性エッチングして前記非晶質シリコンパターンの下部にアンダーカットを形成することをさらに含むことを特徴とする請求項２６に記載の不揮発性メモリトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリトランジスタ及びそれを備える不揮発性メモリ装置に係り、さらに詳細には、ポリシリコンフィンを有する不揮発性メモリトランジスタ、該トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該前記装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成されるプラナータイプのトランジスタを採用する半導体素子において、半導体素子の集積密度が向上するにつれて、チャンネル長を短縮させようとする試みが続けられている。しかし、チャンネル長を短縮させれば、ドレイン誘起障壁低下（ＤＩＢＬ：Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、ホットキャリア効果及びパンチスルーのような短チャンネル効果が発生しうる。このような短チャンネル効果を防止するために、接合領域の深さを減らす方法及びチャンネル部にグルーブを形成して、相対的にチャンネル長を延長する方法など多様な方法が提案された。しかし、チャンネル長が５０ｎｍほどに短縮されるにつれて、このような短チャンネル効果を防止するための前記試みも限界に達している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、短チャンネル効果のような制限を克服しつつも、高集積度を達成しうる不揮発性メモリトランジスタ、前記トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
前記課題を達成するために、本発明の一実施形態は、積層型不揮発性メモリ装置を提供する。前記装置は、半導体基板の上部に突出した活性フィンを備える。前記活性フィンの上面及び側壁を覆う第１電荷保存パターンが位置する。前記第１電荷保存パターンの上面上に少なくとも一つの第１制御ゲートラインが位置する。前記少なくとも一つの第１制御ゲートラインは、前記活性フィンの上部を横切る。前記少なくとも一つの第１制御ゲートライン上に層間絶縁膜が位置する。前記層間絶縁膜上にポリシリコンフィンが位置する。前記ポリシリコンフィンの上面及び側壁上に少なくとも一つの第２電荷保存パターンが位置する。前記少なくとも一つの第２電荷保存パターンの上面上に少なくとも一つの第２制御ゲートラインが位置する。前記第２制御ゲートラインは、前記ポリシリコンフィンの上部を横切る。
【０００５】
前記課題を達成するために、本発明の他の一実施形態は、不揮発性メモリトランジスタを提供する。前記トランジスタは、基板上に位置する支持部を備える。前記支持部上に前記支持部の幅より広い幅を有するポリシリコンフィンが位置する。前記ポリシリコンフィンの上面、側壁及び下面上に電荷保存パターンが位置する。前記電荷保存パターンの上面上に前記ポリシリコンフィンの上部を横切る制御ゲートが位置する。
【０００６】
前記課題を達成するために、本発明の他の一実施形態は、積層型不揮発性メモリ装置の製造方法を提供する。半導体基板内に活性フィンを限定するトレンチを形成する。前記トレンチの下部領域内に素子分離膜を形成し、前記活性フィンの上部領域を前記素子分離膜の周辺に露出させる。前記活性フィンの上面及び側壁上に少なくとも一つの第１電荷保存パターン、及び少なくとも一つの前記第１電荷保存パターンの上面上に前記活性フィンを横切る第１制御ゲートラインを形成する。前記少なくとも一つの第１制御ゲートライン上に層間絶縁膜を形成する。前記層間絶縁膜上にポリシリコンフィンを形成する。前記ポリシリコンフィンの上面及び側壁上に少なくとも一つの第２電荷保存パターン、及び前記少なくとも一つの第２電荷保存パターンの上面上に前記ポリシリコンフィンを横切る少なくとも一つの第２制御ゲートラインを形成する。
【０００７】
前記課題を達成するために、本発明の他の一実施形態は、不揮発性メモリトランジスタの製造方法を提供する。基板上に絶縁膜を形成する。前記絶縁膜上にポリシリコンフィンを形成する。前記絶縁膜を等方性エッチングして前記ポリシリコンフィンの下部にアンダーカットを形成すると同時に、前記ポリシリコンフィンの下部に支持部を形成する。前記ポリシリコンフィンの上面、側壁及び下面上に電荷保存パターン、及び前記電荷保存パターンの上面上に前記ポリシリコンフィンを横切る制御ゲートラインを形成する。
【発明の効果】
【０００８】
本発明によれば、柱形状のポリシリコンフィンを備える不揮発性メモリトランジスタを形成することによって、平面のポリシリコン層を備える不揮発性メモリトランジスタに比べて、漏れ電流の減少、オン（ＯＮ）電流の増加及びプログラム／消去ウィンドウを増大させうる。特に、電荷保存パターンが前記ポリシリコンフィンの下面上にも形成されてチャンネル幅が増大し、これにより、漏れ電流の減少、オン電流の増加及びプログラム／消去ウィンドウをさらに増大させうる。
【０００９】
また、非晶質シリコンパターンをエキシマーレーザアニーリング法で結晶化して形成することによって、前記ポリシリコンフィンを柱形状に形成し、フォトリソグラフィの解像限界度以下の幅を有するポリシリコンフィンを形成しうる。これと共に、円周形状の比較的大きいグレインを備えるポリシリコンフィンを形成しうる。
【００１０】
最後に、多層の単位素子層を備える積層型不揮発性メモリ装置は、単層構造の不揮発性記憶装置に比べて、３倍の高い集積度を具現しうる。これと共に、前記単位素子層は、前記ポリシリコンフィンを備える不揮発性メモリトランジスタを備えることによって、さらに向上した素子特性を表せる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施形態は、開示された内容が完全になるように、また、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されている。明細書全体にわたって、同じ参照番号は、同じ構成要素を表す。
【００１２】
図１Ａないし図１Ｅは、本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【００１３】
図１Ａを参照すれば、基板１０上に保護膜１１を形成する。前記保護膜１１は、シリコン窒化膜でありうる。前記保護膜１１上にバッファ層１２を形成する。前記バッファ層１２は、シリコン酸化膜でありうる。前記バッファ層１２上に非晶質シリコン層を形成する。前記非晶質シリコン層をパターニングして幅Ｗ＿１５及び高さＨ＿１５を有し、一方向に延びたライン状の非晶質シリコンパターン１５を形成する。
【００１４】
図１Ｂを参照すれば、前記非晶質シリコンパターン１５を備える基板１０上にキャッピング膜１６を形成する。前記キャッピング膜１６は、前記非晶質シリコンパターン１５を覆うように形成する。前記キャッピング膜１６は、後述するエキシマーレーザビームの透過が容易なシリコン酸化膜でありうる。前記キャッピング膜１６の厚さは、約５ｎｍないし約２０００ｎｍでありうる。
【００１５】
次いで、前記キャッピング膜１６上にエキシマーレーザを照射する。前記レーザは、前記キャッピング膜１６を透過して前記非晶質シリコンパターン１５に吸収される。前記エキシマーレーザの強度は、約１００ｍＪ／ｃｍ2ないし約２０００ｍＪ／ｃｍ2でありうる。
【００１６】
図１Ｃを参照すれば、前記レーザビームが照射される間に非晶質シリコンパターン１５は、前記レーザを吸収して短時間内に溶融される。前記溶融されたシリコン１５’は、表面張力Ｆａによる収縮効果によって半球型と類似した形状を有しようとする傾向を表す。レーザビームの照射が完了した後、前記溶融されたシリコン１５’は、順次に冷却される。このとき、前記溶融されたシリコン１５’のうち、流体の流れが最も少ない中央下部付近でシードが発生し、前記シードから上方に結晶化が進められる。すなわち、シリコン結晶の成長力Ｆｂは、溶融されたシリコン１５’の中央下部から上方に加えられる。前記表面張力Ｆａと前記シリコン結晶の成長力Ｆｂとによって、前記溶融されたシリコン１５’は、結晶化されると同時に、柱状に変化され、結局、柱状のポリシリコンフィン１５ａを形成する。このとき、前述したように、前記溶融されたシリコン１５’の中央下部付近のシードから上方に結晶化が進められるので、前記ポリシリコンフィン１５ａ内には、円周形状の比較的大きいグレインが形成され、それと共に、少ない欠陥を有しうる。
【００１７】
前記結晶化過程で前記キャッピング膜１６の段差部には、クラックＣが発生する恐れがある。
【００１８】
図１Ｄを参照すれば、前記キャッピング膜１６を除去して前記柱状のポリシリコンフィン１５ａを露出させる。前記ポリシリコンフィンの平均幅Ｗ＿１５ａは、前記非晶質シリコンパターンの幅Ｗ＿１５（図１Ａ）より狭く、前記ポリシリコンフィンの高さＨ＿１５ａは、前記非晶質シリコンパターンの高さＨ＿１５より低い。また、前記ポリシリコンフィンの幅Ｗ＿１５ａに対する高さＨ＿１５ａの比は、約１以上でありうる。このような結果は、前述したように、非晶質シリコンパターン１５をエキシマーレーザアニーリング（Ｅｘｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ：ＥＬＡ）技術によって結晶化させることによって現れる。
【００１９】
このように、前記ポリシリコンフィンの幅Ｗ＿１５ａは、フォトリソグラフィ工程を使用して形成された前記非晶質シリコンパターンの幅Ｗ＿１５（図１Ａ）より狭く形成されるので、フォトリソグラフィ工程の解像限界度以下の幅を有する微細なピン形状のチャンネル層を形成することが可能である。したがって、素子の集積度を向上させうる。
【００２０】
次いで、前記保護層１１をエッチング阻止膜として使用し、前記ポリシリコンフィン１５ａをエッチングマスクとして使用して、前記バッファ層１２を等方性エッチングする。その結果、前記バッファ層１２の前記ポリシリコンフィン１５ａの周辺に露出された部分がエッチングされ、次いで、前記ポリシリコンフィン１５ａの下部に位置した部分までエッチングされて、前記ポリシリコンフィン１５ａの下部にアンダーカットＵＣを形成する。前記等方性エッチングされたバッファ層１２の残存部分は、前記ポリシリコンフィン１５ａの下部に支持部１２ａを形成する。前記支持部１２ａの下部周辺に前記保護膜１１が露出される。前記支持部の幅Ｗ＿１２ａは、前記ポリシリコンフィンの幅Ｗ＿１５ａに比べて狭い。したがって、前記支持部１２ａの上部周辺に前記ポリシリコンフィン１５ａの下面が露出される。
【００２１】
前記等方性エッチングは、湿式エッチングまたは等方性乾式エッチングでありうる。前記キャッピング膜１６と前記バッファ層１２とが同じ物質膜である場合、前記キャッピング膜１６を除去すると同時に、前記バッファ層１２をエッチングすることも可能である。
【００２２】
図１Ｅを参照すれば、前記ポリシリコンフィン１５ａの上面、側壁及び下面上に電荷保存パターン１７を形成する。前記電荷保存パターン１７上に前記ポリシリコンフィン１５ａの上部を横切る制御ゲートライン１９を形成する。前記制御ゲートライン１９は、前記ポリシリコンフィン１５ａの上面、側壁及び下面上に形成される。
【００２３】
言い換えれば、前記電荷保存パターン１７及び前記制御ゲートライン１９は、前記ポリシリコンフィン１５ａをほぼ取り囲むように形成される。その結果、前記電荷保存パターン１７及び前記制御ゲートライン１９が前記ポリシリコンフィン１５ａの上面及び側壁上にのみ形成される場合に比べて、チャンネル幅が増大され、これにより、漏れ電流の減少及びオン電流の増加を表せる。
【００２４】
前記電荷保存パターン１７は、電荷トラップパターンでありうる。具体的に、前記電荷トラップパターンは、順次に積層されたシリコン酸化膜／シリコン窒化膜／シリコン酸化膜、すなわち、ＯＮＯ膜であるか、または順次に積層されたシリコン酸化膜及びシリコン窒化膜、すなわち、ＯＮ膜でありうる。
【００２５】
前記電荷保存パターン１７は、浮遊ゲートでありうる。この場合に、前記浮遊ゲートと前記ポリシリコンフィン１５ａとの間にゲート絶縁膜（図示せず）が介在される。また、前記浮遊ゲートと前記制御ゲートライン１９との間にゲート間絶縁膜（図示せず）が介在される。前記浮遊ゲートは、ポリシリコン膜でありうる。前記制御ゲートライン１９は、ポリシリコン膜、またはポリシリコン膜と金属シリサイド膜の積層膜でありうる。前記金属シリサイド膜は、タングステンシリサイド膜、コバルトシリサイド膜またはニッケルシリサイド膜でありうる。
【００２６】
前記電荷トラップパターンのうち、前記ポリシリコンフィン１５ａと接触するシリコン酸化膜及び前記ゲート絶縁膜は、熱酸化法で形成しうる。また、前記電荷トラップパターンのうち、残りの膜、前記浮遊ゲート、前記ゲート間絶縁膜及び前記制御ゲートライン１９は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＩＣＰＣＶＤ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を使用して形成しうる。
【００２７】
図２Ａないし図２Ｄは、本発明の他の実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法のうち一部を工程段階別に示す斜視図である。本実施形態によるトランジスタの製造方法は、後述するところを除いては、図１Ａないし図１Ｅを参照して説明した製造方法と類似している。
【００２８】
図２Ａを参照すれば、図１Ａを参照して説明した方法と同じ方法で、基板１０上に保護膜１１、バッファ層１２及び非晶質シリコンパターン１５を順次に形成する。前記非晶質シリコンパターン１５をエッチングマスクとして、前記保護膜１１をエッチング阻止膜として前記バッファ層１２をエッチングするが、エッチングされたバッファ層の幅Ｗ＿１２が前記非晶質シリコンパターンの幅Ｗ＿１５と同一か、またはそれより狭くする。具体的に、前記エッチングされたバッファ層の幅Ｗ＿１２は、前記非晶質シリコンパターンの幅Ｗ＿１５の約０．１ないし約１倍でありうる。前記エッチングされたバッファ層の幅Ｗ＿１２を前記非晶質シリコンパターンの幅Ｗ＿１５と同一に形成する場合、前記バッファ層１２は、異方性エッチング法でエッチングしうる。これとは異なり、前記エッチングされたバッファ層の幅Ｗ＿１２を前記非晶質シリコンパターンの幅Ｗ＿１５に比べて狭く形成する場合、前記バッファ層１２は、等方性エッチング法でエッチングしうる。このとき、前記非晶質シリコンパターン１５の下部にアンダーカットＵＣ＿１が形成される。
【００２９】
図２Ｂを参照すれば、前記非晶質シリコンパターン１５を含む基板１０上にキャッピング膜１６を形成する。前記アンダーカットＵＣ＿１によって前記キャッピング膜１６、前記バッファ層１２及び前記非晶質シリコンパターン１５の間に空間Ｖが形成される。前記空間Ｖ内には、空気が充填される。
【００３０】
次いで、前記キャッピング膜１６上にエキシマーレーザを照射する。前記レーザは、前記キャッピング膜１６を透過して前記非晶質シリコンパターン１５に吸収される。
【００３１】
図２Ｃを参照すれば、前記レーザビームが照射される間に、非晶質シリコンパターン１５は溶融され、溶融されたシリコンは、レーザビームの照射が完了した後に順次に冷却されつつ、柱形状のポリシリコンフィン１５ａを形成する。前記空間Ｖ内に空気が充填された場合、前記バッファ層１２の熱伝導度は、前記空気の熱伝導度に比べて高いので、溶融されたシリコンが冷却される時に前記バッファ層１２に接する部分が前記空間Ｖに接する部分に比べて早く冷却される。したがって、溶融されたシリコンの中央下部付近でのシードの発生及びシードから上方への結晶化がさらに効率的に進められる。
【００３２】
前記ポリシリコンフィン１５ａの下部幅は、前記バッファ層１２の幅と同一か、または狭い。前記結晶化過程で、前記キャッピング膜１６の段差部には、クラックＣが発生する。図２Ｄを参照すれば、前記キャッピング膜１６を除去して前記柱形状のポリシリコンフィン１５ａを露出させた後、前記保護層１１をエッチング阻止膜として使用し、前記ポリシリコンフィン１５ａをエッチングマスクとして使用して、前記バッファ層１２を等方性エッチングしうる。その結果、前記ポリシリコンフィン１５ａの下部に位置した前記バッファ層１２の一部がエッチングされ、前記ポリシリコンフィン１５ａの下部にアンダーカットＵＣ＿２が形成される。前記等方性エッチングされたバッファ層１２の残存部分は、前記ポリシリコンフィン１５ａの下部に支持部１２ａを形成する。前記キャッピング膜１６と前記バッファ層１２とが同じ物質膜である場合、前記キャッピング膜１６を除去すると同時に、前記バッファ層１２をエッチングすることも可能である。
【００３３】
この後、図１Ｅを参照して説明した方法で、電荷保存パターン及び制御ゲートラインを形成しうる。
【００３４】
図３は、図１Ａないし図１Ｄを参照して説明した方法で形成したポリシリコンフィンを示す平面走査電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）写真である。
【００３５】
図３を参照すれば、保護膜１１上にライン状のポリシリコンフィン１５ａが形成されるということが分かる。前記ポリシリコンフィン１５ａは、中央部が外郭部分に比べて突出した柱形状であるということが分かる。
【００３６】
図４Ａ及び図４Ｂは、図１Ａないし図１Ｅを参照して説明した方法で形成した不揮発性メモリトランジスタの断面を示す透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）写真であり、図４Ｂは、図４Ａの一部拡大図である。
【００３７】
図４Ａ及び図４Ｂを参照すれば、ポリシリコンフィン１５ａが柱形状に形成されたということが分かる。前記ポリシリコンフィン１５ａをＯＮ膜の電荷トラップパターン１７が取り囲み、前記電荷トラップパターン１７をポリシリコン層の制御ゲートライン１９が取り囲んでいるということが分かる。
【００３８】
図５Ａは、図１Ａないし図１Ｅを参照して説明した方法で形成した不揮発性メモリトランジスタのＩｄ−Ｖｇ曲線を示すグラフであり、図５Ｂは、従来の平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタのＩｄ−Ｖｇ曲線を示すグラフである。
【００３９】
図５Ａ及び図５Ｂを参照すれば、本発明によるポリシリコンフィン不揮発性メモリトランジスタは、従来の平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタに比べて、漏れ電流（すなわち、オフ電流）が低い一方、動作電流（すなわち、オン電流）は高いということが分かる。これは、初期状態ｆ、プログラム状態ｐ及び消去状態ｅで何れも類似して現れる。
【００４０】
図６は、本発明によるポリシリコンフィン不揮発性メモリトランジスタと、従来の平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタとのプログラム／消去ウィンドウを示すグラフである。横軸は、ゲート電圧の絶対値であり、縦軸は、しきい電圧を表す。
【００４１】
図６を参照すれば、ゲート電圧の絶対値が１１Ｖであるとき、本発明による不揮発性メモリトランジスタのプログラム状態Ｆ＿ｐと消去状態Ｆ＿ｅとのしきい電圧の差ｐは、約１．４１Ｖである一方、従来の平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタのプログラム状態Ｎ＿ｐと消去状態Ｎ＿ｅとのしきい電圧の差ｑは、約０．２５Ｖである。したがって、本発明によるトランジスタは、既存のトランジスタに比べてプログラム／消去ウィンドウが広いということが分かる。
【００４２】
図７は、本発明の一実施形態による積層型不揮発性メモリ装置に備えられた単位素子層を示すレイアウト図である。図８Ａないし図８Ｉは、図７の切断線Ａ−Ａによる工程段階別の断面図であり、図９Ａないし図９Ｉは、図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【００４３】
まず、図７、図８Ｉ及び図９Ｉを参照して、本発明の一実施形態による積層型不揮発性メモリ装置を説明する。
【００４４】
半導体基板１００内に形成されたトレンチ１００ｂ（図８Ａ）によって前記半導体基板１００の上部に突出した複数の活性フィン１００ａが限定される。前記活性フィン１００ａは、第１方向Ｙに相互平行に延びたライン状である。前記トレンチ１００ｂの下部領域内に素子分離膜１０７が位置し、前記活性フィン１００ａの上部領域は、前記素子分離膜１０７の周辺に露出される。
【００４５】
前記活性フィン１００ａの上部を複数の第１制御ゲートライン１１９ｃが第２方向Ｘに横切る。前記第１制御ゲートライン１１９ｃと前記活性フィン１１０ａとが交差する領域で、前記第１制御ゲートライン１１９ｃと前記活性フィン１１０ａとの間に第１電荷保存パターン１１７’がそれぞれ位置する。前記各第１電荷保存パターン１１７’は、前記活性フィン１００ａの上面及び側壁を覆う。
【００４６】
前記複数の第１制御ゲートライン１１９ｃの両側に前記活性フィン１００ａの上部を第２方向に横切る第１接地選択ライン１１９ｇと第１ストリング選択ライン１１９ｓとがそれぞれ位置する。前記第１選択ライン１１９ｇ,１１９ｓと前記活性フィン１００ａとが交差する領域でも、前記第１選択ライン１１９ｇ,１１９ｓと前記活性フィン１００ａとの間に前記第１電荷保存パターン１１７’がそれぞれ位置しうる。
【００４７】
前記第１電荷保存パターン１１７’は、第１浮遊ゲートでありうる。この場合に、前記第１浮遊ゲート１１７’と前記活性フィン１００ａとの間に第１ゲート絶縁膜１１６が介在される。また、前記第１浮遊ゲート１１７’と前記第１制御ゲートライン１１９ｃとの間、前記第１浮遊ゲート１１７’と前記第１選択ライン１１９ｇ,１１９ｓとの間に第１ゲート間絶縁膜１１８が介在される。前記第１浮遊ゲート１１７’は、ポリシリコン膜でありうる。前記制御ゲートライン１１９及び前記第１選択ライン１１９ｇ,１１９ｓは、ポリシリコン膜、またはポリシリコン膜及び金属シリサイド膜の積層膜でありうる。前記金属シリサイド膜は、タングステンシリサイド膜、コバルトシリサイド膜またはニッケルシリサイド膜でありうる。
【００４８】
前記第１制御ゲートライン１１９ｃ及び前記第１選択ライン１１９ｇ,１１９ｓの周辺に露出された前記活性フィン１００ａ内に不純物領域１０１＿ａ,１０１＿ｂ,１０１＿ｃが形成される。その結果、直列に連結された第１ストリング選択トランジスタ、第１セルトランジスタ及び第１接地選択トランジスタを備える第１ストリングが多数形成される。前記多数の第１ストリングは、第１単位素子層Ｕ１を形成する。
【００４９】
前記ストリング選択ライン１１９ｓに隣接して前記第１制御ゲートライン１１９ｃの反対側に位置した活性フィン１００ａ内に形成された不純物領域１０１＿ｃは、各ストリング選択トランジスタのドレイン領域と定義される。また、前記接地選択ライン１１９ｇに隣接して前記第１制御ゲートライン１１９ｃの反対側に位置した活性フィン１００ａ内に形成された不純物領域１０１＿ｂは、接地選択トランジスタのソース領域と定義される。
【００５０】
前記第１制御ゲートライン１１９ｃ及び前記第１選択ライン１１９ｇ,１１９ｓ上に第１層間絶縁膜１２０が配される。前記第１層間絶縁膜１２０上に複数の第１ポリシリコンフィン１３５ａが配される。前記第１ポリシリコンフィン１３５ａは、第１方向Ｙに相互平行に延びたライン状である。前記第１ポリシリコンフィン１３５ａは、非晶質シリコンパターンをＥＬＡ法で結晶化して形成したものでありうる。
【００５１】
前記第１ポリシリコンフィン１３５ａの上部を複数の第２制御ゲートライン１３９ｃが第２方向Ｘに横切る。前記第２制御ゲートライン１３９ｃと前記第１ポリシリコンフィン１３５ａとが交差する領域で、前記第２制御ゲートライン１３９ｃと前記第１ポリシリコンフィン１３５ａとの間に第２電荷保存パターン１３７’がそれぞれ位置する。前記各第２電荷保存パターン１３７’は、前記第１ポリシリコンフィン１３５ａの上面及び側壁を覆う。
【００５２】
前記複数の第２制御ゲートライン１３９ｃの両側に前記ポリシリコンフィン１３５ａの上部を第２方向Ｘに横切る第２接地選択ライン１３９ｇと第１ストリング選択ライン１３９ｓとがそれぞれ位置する。前記第２選択ライン１３９ｇ,１３９ｓと前記第１ポリシリコンフィン１３５ａとが交差する領域でも、前記第２選択ライン１３９ｇ,１３９ｓと前記第１ポリシリコンフィン１３５ａとの間に第２電荷保存パターン１３７’がそれぞれ位置しうる。
【００５３】
前記第１層間絶縁膜１２０は、前記第１ポリシリコンフィン１３５ａの下部に位置する第１支持部１２５ａを備えうる。前記第１支持部の幅ｗ＿１２５ａは、前記第１ポリシリコンフィンの幅ｗ＿１３５ａより狭くて、前記第１支持部１２５ａの周辺に前記第１ポリシリコンフィン１３５ａの下面が露出される。この場合に、前記第２電荷保存パターン１３７’は、前記露出された第１ポリシリコンフィン１３５の下面を覆える。また、この場合に、前記第１層間絶縁膜１２０は、前記第１支持部１２５ａの下部に位置し、前記基板上に順次に積層された下部層間絶縁膜１２１及び保護膜１２３を備えうる。
【００５４】
前記第２電荷保存パターン１３７’は、第２浮遊ゲートでありうる。この場合に、前記第２浮遊ゲート１３７’と前記ポリシリコンフィン１３５ａとの間に第２ゲート絶縁膜１３６が介在される。また、前記第２浮遊ゲート１３７’と前記第２制御ゲートライン１３９ｃとの間、前記第２浮遊ゲート１３７’と前記第２選択ライン１３９ｇ,１３９ｓとの間に第２ゲート間絶縁膜１３８が介在される。
【００５５】
前記第２制御ゲートライン１３９ｃ及び前記第２選択ライン１３９ｇ,１３９ｓの周辺に露出された前記ポリシリコンフィン１３５ａ内に不純物領域１３５＿ａ,１３５＿ｂ,１３５＿ｃが形成される。その結果、直列に連結された第２ストリング選択トランジスタ、第２セルトランジスタ及び第２接地選択トランジスタを備える第２ストリングが多数形成される。前記多数個の第２ストリングは、第２単位素子層Ｕ２を形成する。
【００５６】
前記第２ストリング選択ライン１３９ｓに隣接して前記第２制御ゲートライン１３９ｃの反対側に位置した第１ポリシリコンフィン１３５ａ内に形成された不純物領域１３５＿ｃは、第２ストリング選択トランジスタのドレイン領域と定義される。また、前記第２接地選択ライン１３９ｇに隣接し、前記第２制御ゲートライン１３９ｃの反対側に位置した第１ポリシリコンフィン１３５ａ内に形成された不純物領域１３５＿ｂは、第２接地選択トランジスタのソース領域と定義される。
【００５７】
前記第２制御ゲートライン１３９ｃ及び前記第２選択ライン１３９ｇ,１３９ｓ上に第２層間絶縁膜１４０が配される。前記第２層間絶縁膜１４０上に複数の第２ポリシリコンフィン１５５ａが配される。前記第２ポリシリコンフィン１５５ａは、第１方向Ｙに相互平行に延びたライン状である。前記第２ポリシリコンフィン１５５ａまた非晶質シリコンパターンをＥＬＡ法で結晶化して形成したものでありうる。
【００５８】
前記第２ポリシリコンフィン１５５ａの上部を複数の第３制御ゲートライン１５９ｃが第２方向Ｘに横切る。前記第３制御ゲートライン１５９ｃと前記第２ポリシリコンフィン１５５ａとが交差する領域で、前記第３制御ゲートライン１５９ｃと前記第２ポリシリコンフィン１５５ａとの間に第３電荷保存パターン１５７’がそれぞれ位置する。前記各第３電荷保存パターン１５７’は、前記第２ポリシリコンフィン１５５ａの上面及び側壁を覆う。
【００５９】
前記複数の第３制御ゲートライン１５９ｃの両側に前記第２ポリシリコンフィン１５５ａの上部を第２方向Ｘに横切る第３接地選択ライン１５９ｇと第３ストリング選択ライン１５９ｓとがそれぞれ位置する。前記第３選択ライン１５９ｇ,１５９ｓと前記第２ポリシリコンフィン１５５ａとが交差する領域でも、前記第３選択ライン１５９ｇ,１５９ｓと前記第２ポリシリコンフィン１５５ａとの間に第３電荷保存パターン１３７’がそれぞれ位置しうる。
【００６０】
前記第２層間絶縁膜１４０は、前記第２ポリシリコンフィン１５５ａの下部に位置する第２支持部１４５ａを備えうる。前記第２支持部の幅ｗ＿１４５ａは、前記第２ポリシリコンフィンの幅ｗ＿１５５ａより狭くて前記第２支持部１２５ａの周辺に前記第２ポリシリコンフィン１５５ａの下面が露出される。この場合に、前記第３電荷保存パターン１５７’は、前記露出された第２ポリシリコンフィン１５５ａの下面を覆える。また、この場合に、前記第２層間絶縁膜１４０は、前記第２支持部１４５ａの下部に位置し、前記基板上に順次に積層された下部層間絶縁膜１４１及び保護膜１４３を備えうる。
【００６１】
前記第３電荷保存パターン１５７’は、第３浮遊ゲートでありうる。この場合に、前記第３浮遊ゲート１５７’と前記第２ポリシリコンフィン１５５ａとの間に第３ゲート絶縁膜１５６が介在される。また、前記第３浮遊ゲート１５７’と前記第３制御ゲートライン１５９ｃとの間、前記第３浮遊ゲート１５７’と前記第３選択ライン１５９ｇ,１５９ｓとの間に第３ゲート間絶縁膜１５８が介在される。
【００６２】
前記第３制御ゲートライン１５９ｃ及び前記第３選択ライン１５９ｇ,１５９ｓの周辺に露出された前記第２ポリシリコンフィン１５５ａ内に不純物領域１５５＿ａ,１５５＿ｂ,１５５＿ｃが形成される。その結果、直列に連結された第３ストリング選択トランジスタ、第３セルトランジスタ及び第３接地選択トランジスタを備える第３ストリングが多数形成される。前記多数の第３ストリングは、第３単位素子層Ｕ３を形成する。
【００６３】
前記第３ストリング選択ライン１５９ｓに隣接し、前記第３制御ゲートライン１５９ｃの反対側に位置した第２ポリシリコンフィン１５５ａ内に形成された不純物領域１５５＿ｃは、第３ストリング選択トランジスタのドレイン領域と定義される。また、前記第３接地選択ライン１５９ｇに隣接し、前記第３制御ゲートライン１５９ｃの反対側に位置した第２ポリシリコンフィン１５５ａ内に形成された不純物領域１５５＿ｂは、第３接地選択トランジスタのソース領域と定義される。
【００６４】
前記第３制御ゲートライン１５９ｃ及び前記第３選択ライン１５９ｇ,１５９ｓ上に第３層間絶縁膜１６１が配される。
【００６５】
前記第１層間絶縁膜１２０内に前記第１接地選択トランジスタのソース領域１０１＿ｂの上面と、前記第２接地選択トランジスタのソース領域１３５＿ｂの下面とに電気的に接続する第１貫通ソース電極１２７＿ＣＳが位置しうる。また、前記第１層間絶縁膜１２０内に前記第１ストリング選択トランジスタのドレイン領域１０１＿ｃの上面と、前記第２ストリング選択トランジスタのドレイン領域１３５＿ｃの下面とに電気的に接続する第１貫通ビットライン電極１２７＿ＢＬが位置しうる。
【００６６】
前記第２層間絶縁膜１４０内に前記第２接地選択トランジスタのソース領域１３５＿ｂの上面と、前記第３接地選択トランジスタのソース領域１５５＿ｂの下面とに電気的に接続する第２貫通ソース電極１４７＿ＣＳが位置しうる。また、前記第２層間絶縁膜１４０内に前記第２ストリング選択トランジスタのドレイン領域１３５＿ｃの上面と、前記第３ストリング選択トランジスタのドレイン領域１５５＿ｃの下面とに電気的に接続する第２貫通ビットライン電極１４７＿ＢＬが位置しうる。
【００６７】
前記第３層間絶縁膜１６１内に前記第３接地選択トランジスタのソース領域１５５＿ｂの上面に電気的に接続する第３貫通ソース電極１６７＿ＣＳが位置しうる。また、前記第３層間絶縁膜１６１内に前記第３ストリング選択トランジスタのドレイン領域１５５＿ｃの上面に電気的に接続する第３貫通ビットライン電極１６７＿ＢＬが位置しうる。
【００６８】
前記第３貫通ビットライン電極１６７＿ＢＬにビットライン（図示せず）が電気的に連結され、前記第３貫通ソース電極１６７＿ＣＳにソースライン（図示せず）が電気的に連結される。したがって、一対のビットラインとソースラインとの間に第１ないし第３ストリングが並列に連結される。その結果、単層構造の不揮発性記憶装置に比べて３倍の高い集積度を具現しうる。本実施形態では、総３層の単位素子層を備える装置を例として説明したが、本発明は、これに限定されず、２層または４層以上の単位素子層を備える装置にも適用される。
【００６９】
以下、本発明の一実施形態による積層型不揮発性記憶装置の製造方法を説明する。
【００７０】
図７、図８Ａ及び図９Ａを参照すれば、半導体基板１００上に犠牲絶縁膜１０３及びハードマスク膜１０５を順次に積層する。前記ハードマスク膜１０５上にフォトレジストパターン（図示せず）を形成した後、前記フォトレジストパターンをマスクとして前記ハードマスク膜１０５、前記犠牲絶縁膜１０３及び前記半導体基板１００をエッチングする。その結果、前記半導体基板１００内に複数の活性フィン１００ａを限定するトレンチ１００ｂを形成する。その後、前記フォトレジストパターンを除去する。前記活性フィン１００ａは、第１方向Ｙに相互平行に延びたライン状である。
【００７１】
次いで、前記トレンチ１００ｂの内部及び前記ハードマスク膜１０５上に素子分離膜１０７を形成した後、前記素子分離膜１０７を前記ハードマスク膜１０５が露出されるまで平坦化する。
【００７２】
図７、図８Ｂ及び図９Ｂを参照すれば、前記素子分離膜１０７をエッチバックして前記トレンチ１００ｂの下部領域内に素子分離膜１０７を残存させる。その結果、前記素子分離膜１０７の周辺に前記活性フィン１００ａの上部領域が露出される。
【００７３】
前記露出された活性フィン１００ａを備える基板全面に第１電荷保存層を形成する。本実施形態で、前記第１電荷保存層は、第１浮遊ゲート導電膜でありうる。この場合に、前記第１浮遊ゲート導電膜を形成する前に、前記露出された活性フィン１００ａを備える基板全面に第１ゲート絶縁膜１１６を形成しうる。前記第１ゲート絶縁膜１１６は、熱酸化法で形成しうる。
【００７４】
この後、前記第１電荷保存層をフォトリソグラフィ法でパターニングして前記各活性フィン１００ａに沿ってライン状に延びた第１予備電荷保存パターン１１７を形成する。
【００７５】
図７、図８Ｃ及び図９Ｃを参照すれば、前記第１予備電荷保存パターン１１７上にゲート間絶縁膜１１８及びゲート導電膜を順次に積層した後、前記ゲート導電膜、前記ゲート間絶縁膜１１８及び前記第１予備電荷保存パターン１１７を順次にパターニングする。その結果、前記活性フィン１００ａの上部を第２方向Ｘに横切る複数の第１制御ゲートライン１１９ｃが形成され、前記複数の第１制御ゲートライン１１９ｃの両側に前記活性フィン１００ａの上部を第２方向Ｘに横切る第１接地選択ライン１１９ｇと第１ストリング選択ライン１１９ｓとがそれぞれ形成される。また、前記第１制御ゲートライン１１９ｃと前記活性フィン１１０ａとの間、及び前記第１選択ライン１１９ｇ,１１９ｓと前記活性フィン１１０ａとの間に第１電荷保存パターン１１７’がそれぞれ形成される。
【００７６】
前記第１制御ゲートライン１１９ｃ及び前記第１選択ライン１１９ｇ,１１９ｓをマスクとして前記活性フィン１００ａにｎ型またはｐ型不純物を注入する。その結果、活性フィン１００ａ内に不純物領域１０１＿ａ,１０１＿ｂ,１０１＿ｃが形成される。その結果、直列に連結された第１ストリング選択トランジスタ、第１セルトランジスタ及び第１接地選択トランジスタを備える第１ストリングが多数形成される。前記多数の第１ストリングは、第１単位素子層を形成する。
【００７７】
前記第１ストリング選択ライン１１９ｓに隣接し、前記第１制御ゲートライン１１９ｃの反対側に位置した活性フィン１００ａ内に形成された不純物領域１０１＿ｃは、各ストリング選択トランジスタのドレイン領域と定義される。また、前記接地選択ライン１１９ｇに隣接し、前記第１制御ゲートライン１１９ｃの反対側に位置した活性フィン１００ａ内に形成された不純物領域１０１＿ｂは、接地選択トランジスタのソース領域と定義される。
【００７８】
図７、図８Ｄ及び図９Ｄを参照すれば、前記第１制御ゲートライン１１９ｃ及び前記第１選択ライン１１９ｇ,１１９ｓ上に第１層間絶縁膜１２０を形成する。前記第１層間絶縁膜１２０は、順次に積層された第１下部層間絶縁膜１２１、第１保護層１２３及び第１バッファ層１２５を備えうる。
【００７９】
前記第１層間絶縁膜１２０内に前記ストリング選択トランジスタのドレイン領域１０１＿ｃ及び前記接地選択トランジスタのソース領域１０１＿ｂをそれぞれ露出させるコンタクトホールを形成し、前記コンタクトホールを備えた基板上に導電膜を積層した後、前記導電膜を化学機械的研磨する。その結果、前記ストリング選択トランジスタのドレイン領域１０１＿ｃ及び前記接地選択トランジスタのソース領域１０１＿ｂにそれぞれ電気的に接続する第１貫通ビットライン電極１２７＿ＢＬ及び第１貫通ソース電極１２７＿ＣＳを形成しうる。
【００８０】
前記第１層間絶縁膜１２０上にフォトリソグラフィ工程を使用して非晶質シリコンパターン１３５を形成する。前記非晶質シリコンパターン１３５は、相互平行しており、第１方向Ｙに延びたライン状でありうる。前記非晶質シリコンパターン１３５は、前記活性フィン１００ａに整列されるように形成される。前記非晶質シリコンパターン１３５を含む基板１００上にキャッピング膜１３４を形成する。前記キャッピング膜１３４は、前記非晶質シリコンパターン１３５を覆うように形成される。前記キャッピング膜１３４は、後述するエキシマーレーザビームの透過が容易なシリコン酸化膜でありうる。前記キャッピング膜１３４の厚さは、約５ｎｍないし約２０００ｎｍでありうる。
【００８１】
次いで、前記キャッピング膜１３４上にエキシマーレーザを照射する。前記レーザは、前記キャッピング膜１３４を透過して前記非晶質シリコンパターン１３５に吸収される。前記エキシマーレーザの強度は、約１００ｍＪ／ｃｍ２ないし約２０００ｍＪ／ｃｍ２でありうる。
【００８２】
図７、図８Ｅ及び図９Ｅを参照すれば、前記レーザを吸収した非晶質シリコンパターン１３５は、溶融された後に結晶化されて柱形状の第１ポリシリコンフィン１３５ａを形成する。前記第１ポリシリコンフィン１３５ａが形成される詳細なメカニズムは、図１Ｃを参照して説明した部分を参照する。
【００８３】
前記結晶化過程で、前記キャッピング膜１３４の段差部には、クラックＣが発生しうる。
【００８４】
図７、図８Ｆ及び図９Ｆを参照すれば、前記キャッピング膜１３４を除去して前記柱形状の第１ポリシリコンフィン１３５ａを露出させる。前記第１ポリシリコンフィンの幅Ｗ＿１３５ａは、前記非晶質シリコンパターンの幅Ｗ＿１３５より狭く、前記第１ポリシリコンフィンの高さＨ＿１３５ａは、前記非晶質シリコンパターンの高さＨ＿１３５より高い。また、前記第１ポリシリコンフィンの幅Ｗ＿１３５ａに対する高さＨ＿１３５ａの比は、約１以上でありうる。
【００８５】
その後、前記第１保護層１２３をエッチング阻止膜として使用して、前記第１バッファ層１２５を等方性エッチングする。その結果、前記第１ポリシリコンフィン１３５ａの下部にアンダーカットＵＣが形成され、前記等方性エッチングされた第１バッファ層１２５の残存部分は、前記第１ポリシリコンフィン１３５ａの下部に第１支持部１２５ａを形成する。前記第１支持部１２５ａの下部周辺に前記第１保護膜１２３が露出される。前記第１支持部の幅Ｗ＿１２５ａは、前記第１ポリシリコンフィンの幅Ｗ＿１３５ａに比べて狭い。したがって、前記第１支持部１２５ａの上部周辺に前記第１ポリシリコンフィン１３５ａの下面が露出される。前記第１保護膜１２３は、前記第１支持部１２５ａの高さを基板全体にわたって均一にするために導入されたが、省略することもある。
【００８６】
前記等方性エッチングは、湿式エッチングまたは等方性乾式エッチングでありうる。前記キャッピング膜１３７と前記第１バッファ層１２５とが同じ物質膜である場合、前記キャッピング膜１３７を除去すると同時に、前記第１バッファ層１２５をエッチングすることもある。
【００８７】
図７、図８Ｇ及び図９Ｇを参照すれば、前記第１ポリシリコンフィン１３５ａの上面、側壁及び下面上に第２電荷保存層を形成する。前記第１支持部１２５ａを形成することが省略された場合、前記第２電荷保存層は、前記第１ポリシリコンフィン１３５ａの上面及び側壁にのみ形成される。前記第２電荷保存層は、ＬＰＣＶＤ、ＰＥＣＶＤ、ＩＣＰＣＶＤまたはＡＬＤを使用して形成しうる。望ましくは、前記第２電荷保存層は、比較的低温である約６００℃以下で膜を形成しうるＰＥＣＶＤ、ＩＣＰＣＶＤまたはＡＬＤを使用して形成する。これにより、前記第１素子層Ｕ１に形成された素子の劣化を防止しうる。
【００８８】
本実施形態で、前記第２電荷保存層は、第２浮遊ゲート導電膜でありうる。この場合に、前記第１浮遊ゲート導電膜を形成する前に、前記第１ポリシリコンフィン１３５ａを備える基板全面に第２ゲート絶縁膜１３６を形成しうる。前記第２ゲート絶縁膜１３６は、熱酸化法、ＬＰＣＶＤ、ＰＥＣＶＤ、ＩＣＰＣＶＤまたはＡＬＤを使用して形成しうる。望ましくは、前記第２ゲート絶縁膜１３６は、比較的低温である約６００℃以下で膜を形成しうるＰＥＣＶＤ、ＩＣＰＣＶＤまたはＡＬＤを使用して形成する。
【００８９】
この後、前記第２電荷保存層をフォトリソグラフィ法でパターニングして前記各第１ポリシリコンフィン１３５ａに沿ってライン状に延びた第２予備電荷保存パターン１３７を形成する。
【００９０】
図７、図８Ｈ及び図９Ｈを参照すれば、前記第２予備電荷保存パターン１３７上にゲート間絶縁膜１３８及びゲート導電膜を順次に積層した後、前記ゲート導電膜、前記ゲート間絶縁膜１３８及び前記第２予備電荷保存パターン１３７を順次にパターニングする。その結果、前記第１ポリシリコンフィン１３５ａの上部を第２方向Ｘに横切る複数の第２制御ゲートライン１３９ｃが形成され、前記複数の第２制御ゲートライン１３９ｃの両側に前記第１ポリシリコンフィン１３５ａの上部を第２方向Ｘに横切る第２接地選択ライン１３９ｇと第２ストリング選択ライン１３９ｓとがそれぞれ形成される。また、前記第２制御ゲートライン１３９ｃと前記第１ポリシリコンフィン１３５ａとの間、及び前記第２選択ライン１３９ｇ,１３９ｓと前記第１ポリシリコンフィンとの１３５ａ間に第２電荷保存パターン１３７’がそれぞれ形成される。
【００９１】
前記第２制御ゲートライン１３９ｃ及び前記第２選択ライン１３９ｇ,１３９ｓをマスクとして前記第１ポリシリコンフィン１３５ａにｎ型またはｐ型不純物を注入する。その結果、第１ポリシリコンフィン１３５ａ内に不純物領域１３５＿ａ,１３５＿ｂ,１３５＿ｃが形成される。その結果、直列に連結された第２ストリング選択トランジスタ、第２セルトランジスタ及び第２接地選択トランジスタを備える第２ストリングが多数形成される。前記多数頓着第２ストリングは、第２単位素子層Ｕ２を形成する。
【００９２】
前記第２ストリング選択ライン１３９ｓに隣接し、前記第２制御ゲートライン１３９ｃの反対側に位置した前記第１ポリシリコンフィン１３５ａ内に形成された不純物領域１３５＿ｃは、第２ストリング選択トランジスタのドレイン領域と定義される。また、前記第２接地選択ライン１３９ｇに隣接し、前記第２制御ゲートライン１３９ｃの反対側に位置した第１ポリシリコンフィン１３５ａ内に形成された不純物領域１３５＿ｂは、第２接地選択トランジスタのソース領域と定義される。
【００９３】
前記第２制御ゲートライン１３９ｃ及び前記第２選択ライン１３９ｇ,１３９ｓ上に第２層間絶縁膜１４０を形成する。前記第１層間絶縁膜１４０は、順次に積層された第２下部層間絶縁膜１４１、第２保護層１４３及び第２バッファ層１４５を備えうる。
【００９４】
前記第２層間絶縁膜１４０内に前記第２ストリング選択トランジスタのドレイン領域１３５＿ｃ及び前記第２接地選択トランジスタのソース領域１３５＿ｂをそれぞれ露出させるコンタクトホールを形成し、前記コンタクトホールを備える基板上に導電膜を積層した後、前記導電膜を化学機械的研磨する。その結果、前記第２ストリング選択トランジスタのドレイン領域１３５＿ｃ及び前記第２接地選択トランジスタのソース領域１３５＿ｂにそれぞれ電気的に接続する第２貫通ビットライン電極１４７＿ＢＬ及び第２貫通ソース電極１４７＿ＣＳを形成しうる。
【００９５】
図７、図８Ｉ及び図９Ｉを参照すれば、図８Ｄないし図８Ｈ及び図９Ｄないし図９Ｈを参照して説明した方法と類似した方法で、第２ポリシリコンフィン１５５ａ、第２支持部１４５ａ、ゲート絶縁膜１５６、第３電荷保存パターン１５７’、ゲート間絶縁膜１５８、第３制御ゲートライン１５９ｃ、第３接地選択ライン１５９ｇ、第３ストリング選択ライン１５９ｓ及び不純物領域１５５＿ａ,１５５＿ｂ,１５５＿ｃを形成する。その結果、直列に連結された第３ストリング選択トランジスタ、第３セルトランジスタ及び第３接地選択トランジスタを備える第３ストリングが多数形成される。前記多数の第３ストリングは、第３単位素子層Ｕ３を形成する。
【００９６】
前記第３ストリング選択ライン１５９ｓに隣接し、前記第３制御ゲートライン１５９ｃの反対側に位置した前記第２ポリシリコンフィン１５５ａ内に形成された不純物領域１５５＿ｃは、第３ストリング選択トランジスタのドレイン領域と定義される。また、前記第３接地選択ライン１５９ｇに隣接し、前記第３制御ゲートライン１５９ｃの反対側に位置した第２ポリシリコンフィン１５５ａ内に形成された不純物領域１５５＿ｂは、第３接地選択トランジスタのソース領域と定義される。
【００９７】
前記第３制御ゲートライン１５９ｃ及び前記第３選択ライン１５９ｇ,１５９ｓ上に第３層間絶縁膜１６１を形成する。前記第２層間絶縁膜１６１内に前記第３ストリング選択トランジスタのドレイン領域１５５＿ｃ及び前記第３接地選択トランジスタのソース領域１５５＿ｂにそれぞれ電気的に接続する第２貫通ビットライン電極１６７＿ＢＬ及び第２貫通ソース電極１６７＿ＣＳを形成しうる。
【００９８】
図１０Ａないし図１０Ｄは、本発明の他の実施形態による積層型不揮発性記憶装置の製造方法のうち一部を工程段階別に示す断面図である。本実施形態によるトランジスタの製造方法は、後述するところを除いては、図８Ａないし図８Ｉ及び図９Ａないし図９Ｉを参照して説明した製造方法と類似している。
【００９９】
図１０Ａを参照すれば、図７Ｃを参照して説明した結果物上に層間絶縁膜１２０を形成する。前記層間絶縁膜１２０は、順次に積層された下部層間絶縁膜１２１、保護層１２３及びバッファ層１２５を備えうる。前記層間絶縁膜１２０上に非晶質シリコンパターン１３５を形成する。
【０１００】
前記非晶質シリコンパターン１３５をマスクとして前記バッファ層１２５をエッチングするが、エッチングされたバッファ層の幅Ｗ＿１２５が前記非晶質シリコンパターンの幅Ｗ＿１３５と同一か、またはそれより狭くする。具体的に、前記エッチングされたバッファ層の幅Ｗ＿１２５は、前記非晶質シリコンパターンの幅Ｗ＿１３５の０．１ないし１倍でありうる。前記エッチングされたバッファ層の幅Ｗ＿１２５を前記非晶質シリコンパターンの幅Ｗ＿１３５と同じく形成する場合、前記バッファ層１２５は、異方性エッチング法でエッチングしうる。これとは異なり、前記エッチングされたバッファ層の幅Ｗ＿１２５を前記非晶質シリコンパターンの幅Ｗ＿１３５に比べて狭く形成する場合、前記バッファ層１２５は、等方性エッチング法でエッチングしうる。このとき、前記非晶質シリコンパターン１３５の下部にアンダーカットＵＣ＿１が形成される。
【０１０１】
図１０Ｂを参照すれば、前記非晶質シリコンパターン１３５を含む基板１００上にキャッピング膜１３４を形成する。前記アンダーカットＵＣ＿１によって前記キャッピング膜１３４、前記バッファ層１２５及び前記非晶質シリコンパターン１３５の間に空間Ｖが形成される。前記空間Ｖ内には、空気が充填される。
【０１０２】
次いで、前記キャッピング膜１３４上にエキシマーレーザを照射する。前記レーザは、前記キャッピング膜１３４を透過して前記非晶質シリコンパターン１３５に吸収される。
【０１０３】
図１０Ｃを参照すれば、前記レーザを吸収した非晶質シリコンパターン１３５は、溶融された後、溶融されたシリコンは、結晶化されて柱形状のポリシリコンフィン１３５ａを形成する。前記ポリシリコンフィン１３５ａが形成される詳細なメカニズムは、図２Ｃを参照して説明した部分を参照する。前記ポリシリコンフィン１３５ａの下部幅は、前記バッファ層１２５の幅と同一か、または狭い。
【０１０４】
前記結晶化過程で、前記キャッピング膜１３４の段差部には、クラックＣが発生する恐れがある。
【０１０５】
図１０Ｄを参照すれば、前記キャッピング膜１３４を除去して前記柱形状のポリシリコンフィン１３５ａを露出させた後、前記保護層１２３をエッチング阻止膜として使用して前記バッファ層１２５を等方性エッチングする。その結果、前記ポリシリコンフィン１３５ａの下部に位置する前記バッファ層１２５の一部がエッチングされ、前記ポリシリコンフィン１３５ａの下部にアンダーカットＵＣが形成される。前記等方性エッチングされたバッファ層１２５の残存部分は、前記ポリシリコンフィン１３５ａの下部に支持部１２５ａを形成する。前記キャッピング膜１３７と前記バッファ層１２５とが同じ物質膜である場合、前記キャッピング膜１３７を除去すると同時に、前記バッファ層１２５をエッチングすることもある。
【０１０６】
この後、図８Ｇないし図８Ｉを参照して説明した方法で積層型不揮発性記憶装置を製造しうる。但し、図８Ｉのポリシリコンフィン１５５ａ及び支持部１４５ａは、図１０Ａないし図１０Ｄを参照して説明したポリシリコンフィン１３５ａ及び支持部１２５ａの形成方法で形成しうる。
【０１０７】
図１１は、本発明の他の実施形態による積層型不揮発性メモリ装置を示す断面図である。本実施形態による装置は、後述するところを除いては、図７、図８Ｉ及び図９Ｉを参照として説明した装置と類似している。
【０１０８】
図１１を参照すれば、複数の第１制御ゲートライン１１９ｃの一側に活性フィン１００ａの上部を第２方向に横切る接地選択ライン１１９ｇが位置する。前記接地選択ライン１１９ｇに隣接し、前記第１制御ゲートライン１１９ｃの反対側に位置する前記活性フィン１１０ａ内に共通ソース領域ＣＳが形成される。前記第１制御ゲートライン１１９ｃの他側に位置する前記活性フィン１００ａ内に第１連結不純物領域１０１＿ｄが形成される。複数の第２制御ゲートライン１３９ｃの両側に位置する前記ポリシリコンフィン１３５ａ内に第２連結不純物領域１３５＿ｄが形成される。複数の第３制御ゲートライン１５９ｃの一側に第２ポリシリコンフィン１５５ａの上部を第２方向に横切るストリング選択ライン１５９ｓが位置する。前記ストリング選択ライン１５９ｓに隣接し、前記第３制御ゲートライン１５９ｃの反対側に位置する前記第２ポリシリコンフィン１５５ａ内にビットラインコンタクト領域１５５＿ｅが形成される。前記第３制御ゲートライン１５９ｃの他側に位置する前記第２ポリシリコンフィン１５５ａ内に第３連結不純物領域１５５＿ｄが形成される。
【０１０９】
第１層間絶縁膜１２０内に前記第１連結不純物領域１０１＿ｄの上面と、前記第２連結不純物領域１３５＿ｄのうち何れか一つの下面とに電気的に接続する第１貫通連結電極１２７＿ＣＮが提供される。前記第２層間絶縁膜１４０内に前記第２連結不純物領域１３５＿ｄのうち残りの一つの上面と、前記第３連結不純物領域１５５＿ｄの下面とに電気的に接続する第２貫通連結電極１４７＿ＣＮが提供される。前記第３層間絶縁膜１６１内に前記ビットラインコンタクト領域１５５＿ｅに電気的に接続するビットライン電極１６７＿ＢＬが提供される。
【０１１０】
前記ビットライン電極１６７＿ＢＬにビットライン（図示せず）が電気的に連結され、前記共通ソース領域ＣＳにソースライン（図示せず）が電気的に連結されうる。したがって、一対のビットラインとソースラインとの間に第１ないし第３ストリングが直列に連結される。その結果、単層構造の不揮発性記憶装置に比べて３倍の高い集積度を具現しうる。本実施形態では、総３層の単位素子層を備える装置を例として説明したが、本発明は、これに限定されず、２層または４層以上の単位素子層を備える装置にも適用される。
【０１１１】
図１２Ａ及び図１２Ｂは、本発明の他の実施形態による積層型不揮発性メモリ装置を示す断面図である。本実施形態による装置は、後述するところを除いては、図７、図８Ｉ及び図９Ｉを参照して説明した装置と類似している。
【０１１２】
図１２Ａ及び図１２Ｂを参照すれば、第１ないし第３電荷保存パターン１１３,１３３,１５３は、電荷トラップパターンでありうる。具体的に、前記各電荷トラップパターンは、順次に積層されたシリコン酸化膜／シリコン窒化膜／シリコン酸化膜、すなわち、ＯＮＯ膜であるか、順次に積層されたシリコン酸化膜及びシリコン窒化膜、すなわち、ＯＮ膜でありうる。
【０１１３】
以上、本発明を望ましい実施形態を例として詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
【産業上の利用可能性】
【０１１４】
本発明は、半導体メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１１５】
【図１Ａ】本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【図１Ｂ】本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【図１Ｃ】本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【図１Ｄ】本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【図１Ｅ】本発明の一実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法を工程段階別に示す斜視図である。
【図２Ａ】本発明の他の実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法のうち一部を工程段階別に示す斜視図である。
【図２Ｂ】本発明の他の実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法のうち一部を工程段階別に示す斜視図である。
【図２Ｃ】本発明の他の実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法のうち一部を工程段階別に示す斜視図である。
【図２Ｄ】本発明の他の実施形態によるポリシリコンフィンを備える不揮発性メモリトランジスタの製造方法のうち一部を工程段階別に示す斜視図である。
【図３】本発明の一実施形態によるポリシリコンフィンを示す平面ＳＥＭ写真である。
【図４Ａ】本発明の一実施形態による不揮発性メモリトランジスタの断面を示すＴＥＭ写真である。
【図４Ｂ】本発明の一実施形態による不揮発性メモリトランジスタの断面を示すＴＥＭ写真である。
【図５Ａ】本発明の一実施形態による不揮発性メモリトランジスタのＩｄ−Ｖｇ曲線を示すグラフである。
【図５Ｂ】本発明の一実施形態による平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタのＩｄ−Ｖｇ曲線を示すグラフである。
【図６】本発明の一実施形態による不揮発性メモリトランジスタと、既存の平面のポリシリコン層をチャンネル層として備える不揮発性メモリトランジスタとのプログラム／消去ウィンドウを示すグラフである。
【図７】本発明の一実施形態による積層型不揮発性メモリ装置に備えられた単位素子層を示すレイアウト図である。
【図８Ａ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｂ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｃ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｄ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｅ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｆ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｇ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｈ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図８Ｉ】図７の切断線Ａ−Ａによる工程段階別の断面図である。
【図９Ａ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｂ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｃ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｄ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｅ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｆ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｇ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｈ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図９Ｉ】図７の切断線Ｂ−Ｂによる工程段階別の断面図である。
【図１０Ａ】本発明の他の実施形態による積層型不揮発性記憶装置の製造方法のうち一部を工程段階別に示す断面図である。
【図１０Ｂ】本発明の他の実施形態による積層型不揮発性記憶装置の製造方法のうち一部を工程段階別に示す断面図である。
【図１０Ｃ】本発明の他の実施形態による積層型不揮発性記憶装置の製造方法のうち一部を工程段階別に示す断面図である。
【図１０Ｄ】本発明の他の実施形態による積層型不揮発性記憶装置の製造方法のうち一部を工程段階別に示す断面図である。
【図１１】本発明の他の実施形態による積層型不揮発性メモリ装置を示す断面図である。
【図１２Ａ】本発明の他の実施形態による積層型不揮発性メモリ装置を示す断面図である。
【図１２Ｂ】本発明の他の実施形態による積層型不揮発性メモリ装置を示す断面図である。
【符号の説明】
【０１１６】
１００ａ  活性フィン
１１７’  第１電荷保存パターン
１１９ｃ  第１制御ゲートライン
１１９ｇ,１１９ｓ  接地選択ライン
１２７_ＢＬ  第１貫通ビットライン電極
１２７_ＣＳ  第１貫通ソース領域
１３５ａ  第１ポリシリコンフィン
１３７’  第２電荷保存パターン
１３９ｃ  第２制御ゲートライン
１４７＿ＢＬ  第２貫通ビットライン電極
１４７＿ＣＳ  第２貫通ソース電極
１５５ａ  第２ポリシリコンフィン
１５７’  第３電荷保存パターン
１６７＿ＢＬ  第３貫通ビットライン電極
１６７＿ＣＳ  第３貫通ソース電極
【図１Ａ】
2008199013.tif 000003
【図１Ｂ】
2008199013.tif 000004
【図１Ｃ】
2008199013.tif 000005
【図１Ｄ】
2008199013.tif 000006
【図１Ｅ】
2008199013.tif 000007
【図２Ａ】
2008199013.tif 000008
【図２Ｂ】
2008199013.tif 000009
【図２Ｃ】
2008199013.tif 000010
【図２Ｄ】
2008199013.tif 000011
【図５Ａ】
2008199013.tif 000012
【図５Ｂ】
2008199013.tif 000013
【図６】
2008199013.tif 000014
【図７】
2008199013.tif 000015
【図８Ａ】
2008199013.tif 000016
【図８Ｂ】
2008199013.tif 000017
【図８Ｃ】
2008199013.tif 000018
【図８Ｄ】
2008199013.tif 000019
【図８Ｅ】
2008199013.tif 000020
【図８Ｆ】
2008199013.tif 000021
【図８Ｇ】
2008199013.tif 000022
【図８Ｈ】
2008199013.tif 000023
【図８Ｉ】
2008199013.tif 000024
【図９Ａ】
2008199013.tif 000025
【図９Ｂ】
2008199013.tif 000026
【図９Ｃ】
2008199013.tif 000027
【図９Ｄ】
2008199013.tif 000028
【図９Ｅ】
2008199013.tif 000029
【図９Ｆ】
2008199013.tif 000030
【図９Ｇ】
2008199013.tif 000031
【図９Ｈ】
2008199013.tif 000032
【図９Ｉ】
2008199013.tif 000033
【図１０Ａ】
2008199013.tif 000034
【図１０Ｂ】
2008199013.tif 000035
【図１０Ｃ】
2008199013.tif 000036
【図１０Ｄ】
2008199013.tif 000037
【図１１】
2008199013.tif 000038
【図１２Ａ】
2008199013.tif 000039
【図１２Ｂ】
2008199013.tif 000040
【図３】
2008199013.tif 000041
【図４Ａ】
2008199013.tif 000042
【図４Ｂ】
2008199013.tif 000043