(57)【要約】【課題】回路面積を削減し、消費電流を低減することが可能なＡＤコンバータ回路を提供する。【解決手段】入力電圧ＶＩＮをキャパシタＣ１に蓄積する。そして、次に、スイッチＳＷ３のみをオンする。他のスイッチＳＷ１，ＳＷ２およびＳＷ４〜ＳＷ８はオフする。これに伴い、ノードＮ２とノードＮ４とが電気的に結合される。キャパシタＣ１とＣ２とが互いに電気的に結合され、アナログ入力電圧ＶＩＮに従って蓄積された電荷は、電荷再配分によりキャパシタＣ２に分配され、キャパシタＣ１およびＣ２の各々に蓄積された電荷はアナログ入力電圧ＶＩＮ／２を印加して各キャパシタＣ１およびＣ２に電荷を蓄積した場合と等価になる。これにより、基準電圧ＶＲＥＦとアナログ入力電圧ＶＩＮ／２との比較動作が実行可能であるため基準電圧発生回路１０と接続されるハイ側電源電圧ＶＲＴの電圧レベルを低くして、基準電圧発生回路１０および比較増幅器ＡＭＰを構成するトランジスタを薄膜トランジスタを用いて設計する。【選択図】図２
2008136114.tif 000002
【特許請求の範囲】
【請求項１】
アナログ／デジタルコンバータ回路であって、
アナログ入力電圧を基準電圧と比較する比較器と、
前記アナログ入力電圧との比較に用いられる選択的に切替可能な前記基準電圧を生成して出力する基準電圧生成回路と、
前記比較器および前記基準電圧生成回路を制御する制御回路とを備え、
前記比較器は、
前記アナログ入力電圧が入力される外部入力端子と、
前記外部入力端子および前記基準電圧生成回路の出力ノードとそれぞれ結合されて電圧差に応じた電荷を蓄積する容量部と、
前記容量部に蓄積された電荷に従う電圧が伝達される一方入力端子と基準となる他方入力端子との比較増幅動作を実行する比較増幅器とを含み、
前記容量部は、
各々が、互いに並列に設けられ、かつ一方電極が前記一方入力端子と結合される複数の容量素子と、
前記複数の容量素子にそれぞれ対応して設けられ、各々が指示に応答して対応する容量素子の他方電極と前記外部入力端子とを電気的に結合する複数の第１のスイッチと、
前記複数の容量素子にそれぞれ対応して設けられ、各々が指示に応答して前記対応する容量素子の他方電極と前記基準電圧生成回路の出力ノードとを電気的に結合する複数の第２のスイッチと、
指示に応答して前記複数の容量素子のうちの少なくとも１つの容量素子に蓄積された電荷を他の容量素子と分配するように他方電極同士を互いに電気的に結合するための少なくとも１つの第３のスイッチとを含み、
前記第１〜第３のスイッチは、酸化膜厚の厚い厚膜のＭＯＳトランジスタで成型され、前記比較増幅器および前記基準電圧生成回路は、前記厚膜のＭＯＳトランジスタよりも酸化膜厚の薄い薄膜のＭＯＳトランジスタで成型される、アナログ／デジタルコンバータ回路。
【請求項２】
前記基準電圧生成回路は、前記アナログ入力電圧との比較に用いられる、第１および第２の基準電圧をそれぞれ第１および第２の出力ノードに生成して出力し、
各前記第２のスイッチは、指示に応答して前記対応する容量素子の他方電極と前記基準電圧生成回路の第１および第２の出力ノードとそれぞれ電気的に結合する第１および第２のサブスイッチを含む、請求項１記載のアナログ／デジタルコンバータ回路。
【請求項３】
前記基準電圧生成回路の出力ノードに選択的に供給される基準電圧が前記アナログ入力電圧よりも低い場合には、指示に応答して前記第３のスイッチが導通して少なくとも１つの容量素子に蓄積された前記アナログ入力電圧に対応する電荷が他の容量素子と分配され、
前記比較増幅器は、分配された前記アナログ入力電圧と前記基準電圧との比較増幅動作を実行する、請求項１または２に記載のアナログ／デジタルコンバータ回路。
【請求項４】
前記複数の容量素子としてｎ個（ｎ：２以上の整数）の容量素子が設けられ、
各々が、前記ｎ個の容量素子の他方電極同士の間に設けられ、指示に応答して互いに電気的に結合するための（ｎ−１）個の前記第３のスイッチが設けられ、
前記基準電圧生成回路は、第１の電圧と、前記第１の電圧よりも低い第２の電圧の供給を受けて前記第１および第２の電圧の間の電圧を前記基準電圧として前記出力ノードに選択的に供給し、
前記基準電圧生成回路は、前記第１および第２の電圧の間の中間電圧を前記基準電圧として前記出力ノードに供給し、
前記制御回路は、前記比較器の前記（ｎ−１）個の前記第３のスイッチを導通させて、前記比較器において、１／ｎ倍に分配された前記アナログ入力電圧と前記中間電圧とを比較し、
前記基準電圧の方が１／ｎ倍に分配された前記アナログ入力電圧よりも大きい場合には、次に、前記制御回路は、（ｎ−ｋ）（ｋ：２以上の整数）個の前記第３のスイッチを導通させて、前記比較器において、１／（ｎ−ｋ＋１）倍に分配された前記アナログ入力電圧の方が前記中間電圧よりも大きくなるまでｋを昇順的に繰り上げて比較し、
前記制御回路が前記（ｎ−ｋ）個の前記第３のスイッチを導通させた場合に、前記比較器において、１／（ｎ−ｋ＋１）倍に分配された前記アナログ入力電圧の方が前記中間電圧よりも大きくなった場合には、前記制御回路は、当該前記（ｎ−ｋ）個の前記第３のスイッチを導通させて、前記比較器において、前記１／（ｎ−ｋ＋１）倍に分配された前記アナログ入力電圧と前記基準電圧生成回路からの前記基準電圧との比較増幅動作を実行する、請求項３に記載のアナログ／デジタルコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に内蔵される逐次比較型のアナログ／デジタルコンバータ回路（以下、ＡＤコンバータ回路とも称する）に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳプロセスにてデジタル集積回路に対して、アナログ回路も集積するＣＭＯＳアナログ／デジタル混載集積回路が一般的に用いられており、アナログ／デジタル回路間を接続するインターフェイスとしてのＡＤコンバータ回路の重要性が増加している。
【０００３】
ＡＤコンバータ回路は、種々の方式があり、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型、２重積分型等様々な方式が提案されている（特許文献１〜５）。この中でも、逐次比較型のＡＤコンバータ回路は、センサー、モータ制御等の用途で広く使用されており、機器の自動化に伴って用途が拡大している。
【０００４】
逐次比較型のＡＤコンバータ回路は、アナログ電圧を多数の基準電圧と逐次比較することでアナログ電圧を複数ビットのデジタルコードに変換して出力する。具体的には、逐次比較する多数の基準電圧を生成するための電圧生成手段を設けることが必要であり、この電圧生成手段は集積回路では例えば基準電圧生成ブロックとして形成され、多数の同一抵抗値の抵抗を直列接続して電圧を分圧することで多数の基準電圧を生成する構成となっている。
【特許文献１】特開２００５−２７７９４３号公報
【特許文献２】特開平７−１３１３５１号公報
【特許文献３】特開平４−２７８７２４号公報
【特許文献４】特開２００１−３５２２４４号公報
【特許文献５】特開平１１−３４０８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方で、高集積化とともにＣＭＯＳアナログ／デジタル混載集積回路においては、モバイルや発熱の低減等、様々な理由により低消費電流が求められており、回路の機能に従って電源電圧の高い高電源電圧よりも電源電圧の低い低電源電圧を駆動電圧とした回路設計が望まれている。
【０００６】
しかしながら、一般的にチップ上にマイコンや、フラッシュメモリ等が搭載されている場合や他のＬＳＩ等の機器とのインターフェイスの点からＡＤコンバータ回路については、高電源電圧の入力にも耐えられるように高電源電圧を駆動電圧として回路設計することが一般的であり、消費電流を低減することは困難であった。また、ＡＤコンバータ回路について、高電源電圧を駆動電圧として回路設計された場合のトランジスタは、耐圧を確保するために酸化膜を厚くする必要やトランジスタ長を大きくする必要が有り、単位長当たりの電流が少なくなる。この結果、低電源電圧を駆動電圧として回路設計された場合のトランジスタと比較して、回路面積が大きくなる。
【０００７】
本発明は、上記のような問題を解決するためになされたものであって、回路面積を削減し、消費電流を低減することが可能なＡＤコンバータ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るアナログ／デジタルコンバータ回路は、アナログ入力電圧を基準電圧と比較する比較器と、アナログ入力電圧との比較に用いられる選択的に切替可能な前記基準電圧を生成して出力する基準電圧生成回路と、比較器および前記基準電圧生成回路を制御する制御回路とを備える。比較器は、アナログ入力電圧が入力される外部入力端子と、外部入力端子および前記基準電圧生成回路の出力ノードとそれぞれ結合されて電圧差に応じた電荷を蓄積する容量部と、容量部に蓄積された電荷に従う電圧が伝達される一方入力端子と基準となる他方入力端子との比較増幅動作を実行する比較増幅器とを含む。容量部は、各々が、互いに並列に設けられ、かつ一方電極が前記一方入力端子と結合される複数の容量素子と、複数の容量素子にそれぞれ対応して設けられ、各々が指示に応答して対応する容量素子の他方電極と前記外部入力端子とを電気的に結合する複数の第１のスイッチと、複数の容量素子にそれぞれ対応して設けられ、各々が指示に応答して前記対応する容量素子の他方電極と前記基準電圧生成回路の出力ノードとを電気的に結合する複数の第２のスイッチと、指示に応答して前記複数の容量素子のうちの少なくとも１つの容量素子に蓄積された電荷を他の容量素子と分配するように他方電極同士を互いに電気的に結合するための少なくとも１つの第３のスイッチとを含む。第１〜第３のスイッチは、酸化膜厚の厚い厚膜のＭＯＳトランジスタで成型され、前記比較増幅器および前記基準電圧生成回路は、前記厚膜のＭＯＳトランジスタよりも酸化膜厚の薄い薄膜のＭＯＳトランジスタで成型される。
【発明の効果】
【０００９】
本発明に係るアナログ／デジタルコンバータ回路は、第３のスイッチにより複数の容量素子の他方電極同士を互いに電気的に結合させて電荷再配分することができる。これにより、本発明に係るアナログ／デジタルコンバータ回路は、電荷再配分により外部入力端子に入力されるアナログ入力電圧よりも低い基準電圧を用いて比較動作を実行することが可能であり、基準電圧を生成する基準電圧生成回路および比較増幅器を酸化膜厚の薄い薄膜のＭＯＳトランジスタで成型することができ回路面積を縮小したアナログ／デジタルコンバータ回路を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１に従うＡＤコンバータ回路の概略図である。
【００１２】
図１を参照して、本発明の実施の形態１に従うＡＤコンバータ回路は、ハイ側電源電圧ＶＲＴとロウ側電源電圧ＶＲＢとに基づき基準電圧ＶＲＥＦを生成する基準電圧発生回路１０と、基準電圧発生回路１０からの基準電圧ＶＲＥＦと、入力される入力電圧ＶＩＮとの比較動作を実行するための比較器１と、比較器１の比較結果に基づいて入力電圧ＶＩＮについてアナログ／デジタル変換したデジタルコードを出力する制御回路５とを備える。
【００１３】
また、制御回路５は、ＡＤコンバータ回路の動作を制御し、基準電圧発生回路１０から逐次比較動作を実行するための基準電圧ＶＲＥＦが生成されるように制御信号を基準電圧発生回路１０に対して出力する。
【００１４】
図２は、本発明の実施の形態１に従う基準電圧発生回路１０および比較器１の回路構成図である。
【００１５】
図２を参照して、基準電圧発生回路１０は、複数の直列に接続された抵抗素子と、スイッチとを含む。
【００１６】
ここでは、ハイ側電源電圧ＶＲＴと接続される一方側と、ロウ側電源電圧ＶＲＢと接続される他方側との間に抵抗ｒ０〜ｒＮが設けられた場合が示されている。また、抵抗ｒ０〜ｒＮの各接続ノードと比較器１の入力ノードＮ１との間にそれぞれ並列にスイッチＳＷ１０−１〜１０−Ｎが設けられた場合が示されている。ここで、抵抗ｒ０〜ｒＮのうちの抵抗ｒ０，ｒＮは、抵抗値Ｒ／２（Ω）とし、他の抵抗ｒ１〜ｒ（Ｎ−１）については、抵抗値Ｒとする。なお、スイッチＳＷ１０−１〜１０−Ｎは、トランジスタスイッチであり、一例としてＭＯＳトランジスタとする。例えば「Ｈ」レベルの信号がゲートに入力された時に導通し、「Ｌ」レベルの信号がゲートに入力された場合には非導通とする。以下のスイッチについても同様である。
【００１７】
仮に、ｋビットの分解能を有するＡＤコンバータ回路に対応する基準電圧発生回路１０を設ける場合には、Ｎ＝２kに設定される。なお、本例においては、一例としてロウ側電源電圧ＶＲＢは、接地電圧ＧＮＤとする。
【００１８】
一般的に、ＡＤコンバータ回路は、ｋビットのアナログ／デジタル変換を行なうためには、入力電圧ＶＩＮと、まず基準電圧ＶＲＥＦ（ＶＲＴ／２）とを比較し、そして、次に基準電圧ＶＲＥＦ（ＶＲＴ×（１／２±１／４））とを比較し、そして、次に基準電圧ＶＲＥＦ（（ＶＲＴ×（３／４±１／８）あるいはＶＲＴ×（１／４±１／８））とを比較し、・・・の如く比較した基準電圧を半分ずつ加算あるいは減算した値を次の基準電圧として用いて、ｋ回の比較動作すなわち変換動作を行なうことにより実現される。
【００１９】
次に比較器１について説明する。
比較器１は、比較増幅器ＡＭＰと、第１の容量部ＣＵ１と、第２の容量部ＣＵ２と、スイッチＳＷ１，ＳＷ２と、スイッチ部ＣＯＮ１，ＣＯＮ２とを含む。
【００２０】
第１の容量部ＣＵ１は、キャパシタＣ１と、スイッチＳＷ５，ＳＷ６とを含む。また、第２の容量部ＣＵ２は、キャパシタＣ２と、スイッチＳＷ７，ＳＷ８とを含む。スイッチ部ＣＯＮ１は、スイッチＳＷ３を含む。また、スイッチ部ＣＯＮ２は、スイッチＳＷ４を含む。比較増幅器ＡＭＰは、一般的な差動増幅器であり本例においてはその詳細な回路については説明しない。
【００２１】
比較増幅器ＡＭＰは、一方側（＋側）の入力ノードＮ５と、他方側（−側）の入力ノードＮ７とに伝達された電圧レベルに応じてその差の比較動作を実行して、入力ノードＮ５とＮ７との電圧レベル差を所定倍率に増幅した電圧レベル差が出力ノードＮ６とノードＮ８間に現れることになる。すなわち、所定倍率に増幅された電圧レベル差を有する出力ノードＮ６，Ｎ８から出力電圧ＶＯＵＴＰおよびＶＯＵＴＮがそれぞれ出力されて制御回路５に出力される。制御回路５は、これを受けて比較動作の比較結果を判定してアナログ／デジタル変換したデジタルコードを出力する。
【００２２】
スイッチＳＷ１は、入力ノードＮ５と出力ノードＮ６との間に設けられ、制御信号ＣＴ１に応答して導通して互いに電気的に結合される。スイッチＳＷ２は、入力ノードＮ７と出力ノードＮ８との間に設けられ、制御信号ＣＴ２に応答して導通して互いに電気的に結合される。
【００２３】
キャパシタＣ３は、ロウ側電源電圧ＶＲＢ（ＧＮＤ）と入力ノードＮ７との間に設けられる。キャパシタＣ２は、入力ノードＮ５とノードＮ４との間に設けられる。キャパシタＣ１は、入力ノードＮ５とノードＮ２との間に設けられる。
【００２４】
スイッチ部ＣＯＮ１は、第１の容量部ＣＵ１のキャパシタＣ１と第２の容量部ＣＵ２のキャパシタＣ２の電極同士を互いに電気的に結合して後述する電荷再配分するために設けられたものである。具体的には、スイッチ部ＣＯＮ１に含まれるスイッチＳＷ３は、ノードＮ２とノードＮ４との間に設けられ、制御信号ＣＴ３に応答して導通して互いに電気的に結合される。
【００２５】
スイッチ部ＣＯＮ２は、第１の容量部ＣＵ１あるいは第２の容量部ＣＵ２のキャパシタＣＵ１，ＣＵ２の一方電極とロウ側電源電圧ＶＲＢ（ＧＮＤ）とを電気的に結合するために設けられたものである。具体的には、スイッチ部ＣＯＮ２に含まれるスイッチＳＷ４は、キャパシタＣ２の一方電極と結合されるノードＮ４とロウ側電源電圧ＶＲＢ（ＧＮＤ）との間に設けられ、制御信号ＣＴ４に応答して導通して互いに電気的に結合される。また、この場合にスイッチＳＷ３が導通することにより、キャパシタＣ１の一方電極と結合されるノードＮ２とノードＮ４とが互いに電気的に結合される。
【００２６】
次に第１の容量部ＣＵ１について説明する。
スイッチＳＷ５は、入力電圧ＶＩＮが入力される入力ノードＮ０とノードＮ２との間に設けられ、制御信号ＣＴ５に応答して導通して互いに電気的に結合される。スイッチＳＷ６は、基準電圧ＶＲＥＦが入力される入力ノードＮ１とノードＮ２との間に設けられ、制御信号ＣＴ６に応答して導通して互いに電気的に結合される。ここで、キャパシタＣ１の一方電極は、スイッチＳＷ５およびＳＷ６をそれぞれ介して入力ノードＮ０，Ｎ１とそれぞれ電気的に結合され、キャパシタＣ１の他方電極は、比較増幅器ＡＭＰの入力ノードＮ５と電気的に結合される。すなわち、スイッチＳＷ５およびＳＷ６のいずれか一方の選択動作に従って対応する入力ノードからの入力電圧を受けてキャパシタＣ１に充電されることになる。
【００２７】
次に第２の容量部ＣＵ２について説明する。
スイッチＳＷ７は、入力ノードＮ０とノードＮ４との間に設けられ、制御信号ＣＴ７に応答して導通して互いに電気的に結合される。スイッチＳＷ８は、入力ノードＮ１とノードＮ４との間に設けられ、制御信号ＣＴ８に応答して導通して互いに電気的に結合される。ここで、キャパシタＣ２の一方電極は、スイッチＳＷ７およびＳＷ８をそれぞれ介して入力ノードＮ０，Ｎ１とそれぞれ電気的に結合され、キャパシタＣ２の他方電極は、比較増幅器ＡＭＰの入力ノードＮ５と電気的に結合される。すなわち、スイッチＳＷ７およびＳＷ８のいずれか一方の選択動作に従って対応する入力ノードからの入力電圧を受けてキャパシタＣ２に充電されることになる。
【００２８】
次に本発明の実施の形態１に従うＡＤコンバータ回路の動作について説明する。
まず、ＡＤコンバータ回路に入力される最大アナログ入力電圧が、ＡＤコンバータ回路の駆動電圧であるハイ側電源電圧ＶＲＴよりも高い場合について説明する。例えばアナログ入力電圧ＶＩＮの最大アナログ入力電圧がハイ側電源電圧ＶＲＴよりも高くハイ側電源電圧ＶＲＴの２倍以下である場合について説明する。
【００２９】
図３は、比較器１において、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【００３０】
まず、図３（ａ）に示されるようにスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５をオンし、スイッチＳＷ３，ＳＷ６〜ＳＷ８はオフする。具体的には、制御信号ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ５を例えば「Ｈ」レベルに設定するものとする。これに伴い、入力ノードＮ５，Ｎ７と出力ノードＮ６，Ｎ８とが電気的に結合される。すなわち、比較増幅器ＡＭＰの入力側と出力側とが電気的に結合されていわゆるオートゼロに設定される。
【００３１】
また、入力ノードＮ０とノードＮ２とが電気的に結合される。また、ロウ側電源電圧ＶＲＢと内部ノードＮ４とが電気的に結合される。これにより、当該図に示される構成により、入力電圧ＶＩＮがキャパシタＣ１に蓄積される。
【００３２】
図３（ｂ）は、図３（ａ）に従いスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５がオンした場合のキャパシタＣ１〜Ｃ３の等価回路図である。
【００３３】
ここで、比較増幅器ＡＭＰの一方の入力ノードＮ５（＋側）と結合されるキャパシタＣ１に蓄積される電荷Ｑ１、比較増幅器ＡＭＰの一方の入力ノードＮ５（＋側）と結合されるキャパシタＣ２に蓄積される電荷Ｑ２および比較増幅器ＡＭＰの他方の入力ノードＮ７（−側）と結合されるキャパシタＣ３に蓄積される電荷について考える。入力側と出力側が電気的に結合され、比較増幅動作前であるため出力ノードＮ６，Ｎ８の電圧がほぼ同じ電圧Ｖｚであるとすると、キャパシタＣ１に蓄積される電荷Ｑ１は、Ｑ１＝Ｃ（ＶＩＮ−Ｖｚ）となる。また、キャパシタＣ２に蓄積される電荷Ｑ２は、Ｑ２＝Ｃ（０−Ｖｚ）となる。一方、キャパシタＣ３に蓄積される電荷Ｑ３は、Ｑ３＝Ｃ（０−Ｖｚ）となる。ここで、キャパシタＣ１，Ｃ２，Ｃ３の容量値はともにＣとする。また、ロウ側電源電圧ＶＲＢ（ＧＮＤ）は０Ｖとする。
【００３４】
そして、次に、アナログ入力電圧ＶＩＮを１／２に設定する方式について説明する。
図４は、比較器１において、アナログ入力電圧ＶＩＮを１／２に設定して蓄積する動作（動作状態ＩＩ）を説明する図である。
【００３５】
図４（ａ）に示されるように、スイッチＳＷ３のみをオンする。他のスイッチＳＷ１，ＳＷ２およびＳＷ４〜ＳＷ８はオフする。具体的には、制御信号ＣＴ３を「Ｈ」レベルに設定されるものとする。これに伴い、ノードＮ２とノードＮ４とが電気的に結合される。すなわち、キャパシタＣ１とＣ２とが互いに電気的に結合され、アナログ入力電圧ＶＩＮに従って蓄積された電荷は、電荷再配分によりキャパシタＣ２に分配されることになる。
【００３６】
図４（ｂ）は、動作状態ＩＩにおけるキャパシタＣ１〜Ｃ３の等価回路図である。
ここで、電荷再配分されるキャパシタＣ１，Ｃ２に蓄積される電荷Ｑ１ａ，Ｑ２ａについて考えると、Ｑ１ａ，Ｑ２ａ＝Ｃ（ＶＩＮ−２Ｖｚ）／２＝Ｃ（ＶＩＮ／２−Ｖｚ）となる。
【００３７】
当該電荷再配分により、キャパシタＣ１およびＣ２の各々に蓄積された電荷はアナログ入力電圧ＶＩＮを半分にしたすなわちアナログ入力電圧ＶＩＮ／２を印加して各キャパシタＣ１およびＣ２に電荷を蓄積した場合と等価になる。
【００３８】
図５は、比較器１において、基準電圧ＶＲＥＦを入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【００３９】
図５（ａ）に示されるように、動作状態ＩＩＩにおいては、スイッチＳＷ６およびＳＷ８をオンする。他のスイッチＳＷ１〜ＳＷ５，ＳＷ７はオフする。具体的には、制御信号ＣＴ６およびＣＴ８を「Ｈ」レベルに設定する。これに伴い、入力ノードＮ１とノードＮ２およびＮ４とがそれぞれ電気的に結合される。
【００４０】
図５（ｂ）は、動作状態ＩＩＩにおけるキャパシタＣ１〜Ｃ３の等価回路図である。
ここで、比較増幅器ＡＭＰの入力ノードＮ５，Ｎ７の電圧がＶｘ，Ｖｙとする。そうすると、動作状態ＩＩＩにおいて、キャパシタＣ１，Ｃ２に蓄積される電荷Ｑ１ｂ，Ｑ２ｂについて考えると、Ｑ１ｂ，Ｑ２ｂ＝Ｃ（Ｖｒｅｆ−Ｖｘ）となる。一方、キャパシタＣ３に蓄積される電荷Ｑ３ｂは、Ｃ（０−Ｖｙ）となる。
【００４１】
ここで、電荷保存則により、Ｑ１ｂ，Ｑ２ｂ＝Ｑ１ａ，Ｑ２ａであるためＣ（ＶＩＮ／２−Ｖｚ）＝Ｃ（Ｖｒｅｆ−Ｖｘ）となる。すなわち、Ｖｘ＝Ｖｒｅｆ−ＶＩＮ／２＋Ｖｚとなる。一方、電荷保存則によりＱ３＝Ｑ３ｂであるため計算するとＣ（０−Ｖｚ）＝Ｃ（０−Ｖｙ）となる。すなわち、Ｖｚ＝Ｖｙである。したがって、比較増幅器ＡＭＰは、入力ノードＮ５，Ｎ７に入力される電圧Ｖｘ，Ｖｙの差を所定の増幅率Ｐで増幅するため増幅結果としてＰ（Ｖｘ−Ｖｙ）＝Ｐ（Ｖｒｅｆ−ＶＩＮ／２＋Ｖｚ−Ｖｚ）＝Ｐ（Ｖｒｅｆ−ＶＩＮ／２）となる。すなわち、オードゼロにより入力ノードと出力ノードとを結合することにより設定される電圧Ｖｚが互いに打ち消されることになる。
【００４２】
これに伴い、比較器１において、基準電圧Ｖｒｅｆ−アナログ入力電圧ＶＩＮ／２が比較されて、所定の増幅率で増幅された比較結果が出力される。当該比較動作により、基準電圧とアナログ入力電圧ＶＩＮ／２とを比較して、いずれの電圧レベルが高いか低いかを判定することができ、基準電圧の電圧レベルを調整することにより、アナログ入力電圧ＶＩＮを複数ビットのデジタルコードに変換して出力することができる。
【００４３】
具体的には、まず、基準電圧ＶＲＥＦとしてハイ側電源電圧ＶＲＴ／２が入力されてアナログ入力電圧ＶＩＮ／２と比較され、その後、基準電圧ＶＲＥＦ（ＶＲＴ×（１／２±１／４））とアナログ入力電圧ＶＩＮ／２とを比較し、そして、次に基準電圧ＶＲＥＦ（（ＶＲＴ×（３／４±１／８）あるいはＶＲＴ×（１／４±１／８））とアナログ入力電圧ＶＩＮ／２を比較し、・・・の如く比較し、上述したように基準電圧を半分ずつ加算あるいは減算した値を次の基準電圧として用いて、ｋ回の比較動作すなわち変換動作が実行される。
【００４４】
当該方式により、ＡＤコンバータ回路に入力される最大アナログ入力電圧が、ハイ側電源電圧ＶＲＴよりも高くハイ側電源電圧ＶＲＴの２倍以下である場合においても、アナログ入力電圧ＶＩＮの１／２倍と基準電圧ＶＲＥＦとの比較動作を実行することにより、ハイ側電源電圧ＶＲＴを２倍にすることなくアナログ／デジタル変換を実行することが可能となる。すなわち、アナログ入力電圧ＶＩＮの最大電圧レベル（高電源電圧）がＡＤコンバータ回路の駆動電圧（低電源電圧）よりも大きい場合、本例の場合は２倍であっても当該方式により変換動作が可能となる。
【００４５】
言い換えれば、アナログ入力電圧ＶＩＮの最大電圧レベルがチップ上で用いられる高電源電圧であるとすれば、その半分の電圧レベル（ＶＲＴ）で本願発明のＡＤコンバータ回路を駆動することが可能となり、基準電圧発生回路１０および比較器１および制御回路５の駆動電圧として低電源電圧を用いて設計することが可能となるため低消費電流のＡＤコンバータ回路を実現することができる。
【００４６】
なお、本発明の実施の形態１に従う比較器１のスイッチＳＷは、動作状態Ｉにおいて、キャパシタＣ１にアナログ入力電圧ＶＩＮが印加される。すなわち、キャパシタＣ１にアナログ入力電圧ＶＩＮの最大電圧レベル（高電源電圧）が印加される可能性があるため入力ノードＮ０およびＮ２と電気的に結合されるスイッチＳＷ３〜ＳＷ８は、トランジスタ幅およびトランジスタ長の長い膜厚の厚い厚膜トランジスタで成型する必要があるが、それ以外のスイッチＳＷ１〜ＳＷ２および基準電圧発生回路１０のスイッチＳＷ１０−１〜ＳＷ１０−Ｎについては、高電源電圧が印加されない構成であるため膜厚の厚い厚膜トランジスタに比べてトランジスタ幅およびトランジスタ長が短く薄膜の薄膜トランジスタで成型することが可能となる。なお、スイッチＳＷ４については、高負荷が印加されないが他方電極がロウ側電源電圧ＶＲＢであるため消費電力低減のために厚膜トランジスタで成型することが望ましい。
【００４７】
したがって、これらのスイッチＳＷ１〜ＳＷ２および基準電圧発生回路１０側に設けられるスイッチＳＷ１０−１〜ＳＷ１０−Ｎおよび比較増幅器ＡＭＰを構成するトランジスタを薄膜トランジスタで成型することにより、従来のＡＤコンバータ回路においては、全ての回路素子に対して全てサイズの大きい厚膜トランジスタを設計する必要があったが、薄膜トランジスタを回路素子の一部として用いることにより、基準電圧発生回路１０および比較器１のレイアウト面積を縮小することが可能となる。特に回路面積としては、分解能を高分解能としてビット数を上げれば上げるほど、基準電圧発生回路１０を構成するスイッチのためにＡＤコンバータ回路の回路面積が増大する可能性があるが、サイズの小さい膜厚の薄い薄膜トランジスタを用いて成型することによりＡＤコンバータ回路の回路面積を大幅に縮小することができる。
【００４８】
例えば、デバイスで用いられる高電源電圧として３．３Ｖが用いられる場合には、厚膜トランジスタとして３．３Ｖ駆動電源用トランジスタを用いてＡＤコンバータ回路を設計する必要があるが、本願発明の如く、アナログ入力電圧ＶＩＮを１／２倍に分圧して分圧したアナログ入力電圧と低電源電圧を用いて生成された基準電圧とを比較する比較動作を実行することにより、例えば１．５Ｖ駆動電源用トランジスタ等を用いて基準電圧発生回路を設計することができるためＡＤコンバータ回路の回路面積を大幅に縮小することができる。
【００４９】
次に、例えばアナログ入力電圧ＶＩＮの最大アナログ入力電圧がハイ側電源電圧ＶＲＴ以下である場合について説明する。
【００５０】
図６は、比較器１において、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【００５１】
まず、図６（ａ）に示されるようにスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５をオンし、スイッチＳＷ４，ＳＷ６〜ＳＷ８はオフする。なお、スイッチＳＷ５の代わりにスイッチＳＷ７がオンする場合であっても良く、少なくともいずれか一方がオンしていれば良い。この際、具体的には、制御信号ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ５を例えば「Ｈ」レベルに設定するものとする。これに伴い、入力ノードＮ５，Ｎ７と出力ノードＮ６，Ｎ８とが電気的に結合される。また、入力ノードＮ０とノードＮ２とが電気的に結合される。また、ノードＮ２とノードＮ４とが電気的に結合される。
【００５２】
すなわち、比較増幅器ＡＭＰの入力側と出力側とが電気的に結合されてオートゼロとなる。図６（ｂ）は、図６（ａ）に従いスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５がオンした場合のキャパシタＣ１〜Ｃ３の等価回路図である。当該図に示される構成により、入力電圧ＶＩＮがキャパシタＣ１，Ｃ２にそれぞれ蓄積される。
【００５３】
等価回路図で示されるように入力側と出力側が電気的に結合され、比較増幅動作前であるため出力ノードＮ６，Ｎ８の電圧がほぼ同じ電圧Ｖｚであるとすると、キャパシタＣ１に蓄積される電荷Ｑ１は、Ｑ１＝Ｃ（ＶＩＮ−Ｖｚ）となる。また、キャパシタＣ２に蓄積される電荷Ｑ２は、Ｑ２＝Ｃ（ＶＩＮ−Ｖｚ）となる。一方、キャパシタＣ３に蓄積される電荷Ｑ３は、Ｑ３＝Ｃ（０−Ｖｚ）となる。ここで、キャパシタＣ１，Ｃ２，Ｃ３の容量値はともにＣとする。また、ロウ側電源電圧ＶＲＢ（ＧＮＤ）は０Ｖとする。
【００５４】
図７は、比較器１において、基準電圧ＶＲＥＦを入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【００５５】
図７（ａ）に示されるように動作状態ＩＩＩにおいては、スイッチＳＷ６およびＳＷ８をオンする。他のスイッチＳＷ１〜ＳＷ５，ＳＷ７はオフする。具体的には、制御信号ＣＴ６およびＣＴ８を「Ｈ」レベルに設定する。これに伴い、入力ノードＮ１とノードＮ２およびＮ４とがそれぞれ電気的に結合される。
【００５６】
図７（ｂ）に示される等価回路図を用いて比較増幅器ＡＭＰの入力ノードＮ５，Ｎ７の電圧がＶｘ，Ｖｙとする。そうすると、動作状態ＩＩＩにおいて、キャパシタＣ１，Ｃ２に蓄積される電荷Ｑ１ｂ，Ｑ２ｂについて考えると、Ｑ１ｂ，Ｑ２ｂ＝Ｃ（Ｖｒｅｆ−Ｖｘ）となる。一方、キャパシタＣ３に蓄積される電荷Ｑ３ｂは、Ｃ（０−Ｖｙ）となる。
【００５７】
ここで、電荷保存則により、Ｑ１ｂ，Ｑ２ｂ＝Ｑ１，Ｑ２であるためＣ（ＶＩＮ−Ｖｚ）＝Ｃ（Ｖｒｅｆ−Ｖｘ）となる。すなわち、Ｖｘ＝Ｖｒｅｆ−ＶＩＮ＋Ｖｚとなる。一方、電荷保存則によりＱ３＝Ｑ３ｂであるため計算するとＣ（０−Ｖｚ）＝Ｃ（０−Ｖｙ）となる。すなわち、Ｖｚ＝Ｖｙである。したがって、比較増幅器ＡＭＰは、入力ノードＮ５，Ｎ７に入力される電圧Ｖｘ，Ｖｙの差を所定の増幅率（増幅率Ｐ）で増幅するため増幅結果としてＰ（Ｖｘ−Ｖｙ）＝Ｐ（Ｖｒｅｆ−ＶＩＮ＋Ｖｚ−Ｖｚ）＝Ｐ（Ｖｒｅｆ−ＶＩＮ）となる。すなわち、オードゼロにより入力ノードと出力ノードとを結合することにより設定される電圧Ｖｚが互いに打ち消されることになる。
【００５８】
これに伴い、比較器１において、基準電圧Ｖｒｅｆ−アナログ入力電圧ＶＩＮが比較されて、所定の増幅率で増幅された比較結果が出力される。
【００５９】
当該比較動作により、基準電圧とアナログ入力電圧ＶＩＮとを比較して、いずれの電圧レベルが高いか低いかを判定することができ、基準電圧の電圧レベルを調整することにより、アナログ入力電圧ＶＩＮを複数ビットのデジタルコードに変換して出力することができる。
【００６０】
具体的には、まず、基準電圧ＶＲＥＦとしてハイ側電源電圧ＶＲＴ／２が入力され、その後、基準電圧ＶＲＥＦ（ＶＲＴ×（１／２±１／４））とを比較し、そして、次に基準電圧ＶＲＥＦ（（ＶＲＴ×（３／４±１／８）あるいはＶＲＴ×（１／４±１／８））とを比較し、・・・の如く比較し、上述したように基準電圧を半分ずつ加算あるいは減算した値を次の基準電圧として用いて、ｋ回の比較動作すなわち変換動作が実行される。
【００６１】
当該方式により、アナログ入力電圧ＶＩＮの最大電圧レベルがハイ側電源電圧ＶＲＴ以下である場合においても上述と同様のアナログ／デジタル変換を実行することが可能となる。
【００６２】
なお、上記で説明した方式においては、ＡＤコンバータ回路に入力される最大アナログ入力電圧が、ハイ側電源電圧ＶＲＴよりも高くハイ側電源電圧ＶＲＴの２倍以下である場合にはアナログ入力電圧ＶＩＮを半分に分圧して比較動作を実行する場合について説明したが、半分に分圧する場合に限られず、１／３に分圧することも可能である。例えば、キャパシタＣ１およびＣ２の容量比を変更して、キャパシタＣ１に対してキャパシタＣ２の容量を２倍にすることにより電荷再配分によりアナログ入力電圧ＶＩＮを１／３に分圧した場合と等価に設定することが可能である。なお、この場合は、キャパシタＣ３は、キャパシタＣ１に対して容量を３倍に設定するものとする。同様にしてアナログ入力電圧ＶＩＮを電荷再配分により１／ｔに分圧して比較動作を実行する場合には、キャパシタＣ１に対してキャパシタＣ２の容量を（ｔ−１）倍に設定するととともに、キャパシタＣ３をキャパシタＣ１に対してｔ倍に設定することにより実現可能であり、容量比を変更することにより電荷再配分を利用してアナログ入力電圧ＶＩＮを適切に分圧することが可能である。
【００６３】
あるいは、図２に示される比較器１の構成においては、第１の容量部ＣＵ１と、第２の容量部ＣＵ２を設けて、スイッチ部ＣＯＮ１により互いにキャパシタＣ１とキャパシタＣ２とを電気的に結合させて電荷再配分する構成について説明したが、例えば、第１および第２の容量部と同じ構成である第３の容量部と、スイッチ部ＣＯＮ１と同じ構成であるスイッチ部を第２および第３の容量部の間にさらに設けることにより、例えば第１の容量部ＣＵ１で蓄積した電荷を第２および第３の容量部を用いて電荷再配分することが可能である。これにより、上記と同様に電荷再配分を利用してアナログ入力電圧ＶＩＮを１／３倍に分圧した場合と等価に設定することが可能である。また、同じ方式にしたがって、容量部をｓ個設けるとともに各容量部のキャパシタの電極同士を互いに電気的に結合するスイッチ部を（ｓ−１）個設けることにより同様の方式に従ってアナログ入力電圧ＶＩＮを１／ｓ倍に分圧した場合と等価に設定することが可能である。
【００６４】
なお、本実施の形態においては、冗長変換のないアナログ／デジタルコンバータ回路について説明したが、冗長変換のあるアナログ／デジタルコンバータ回路についても同様に適用可能である。
【００６５】
なお、抵抗分割に従う方式によりアナログ入力電圧ＶＩＮを分圧する方式もあるが、アナログ入力電圧ＶＩＮが入力される入力端子から接地電圧ＧＮＤに対して電流経路が形成されるため消費電力は大きい。消費電力を低減するために電流経路を遮断するスイッチを設けるあるいはインピーダンスを高くすることも考えられるが、スイッチを設けた場合にはスイッチを設けたことによる電圧誤差が生じる可能性がある。また、インピーダンスを高くした場合には負荷が増大するため高速なアナログ入力電圧のサンプリングが困難になる問題がある。
【００６６】
一方、本発明の実施の形態１に従う構成の如く、スイッチとキャパシタを用いてアナログ入力電圧ＶＩＮを分圧した方式とすることにより消費電力を低減することができるとともに負荷も軽減されるため高速なアナログ入力電圧のサンプリングが可能となる。
【００６７】
（実施の形態２）
本発明の実施の形態２においては、ｋビットの分解能を有するＡＤコンバータ回路について、ｋビットのうちの一部ビットたとえば上位側のｐビットについて分解能を有する基準電圧発生回路と、残りの下位側の（ｋ−ｐ）ビットについて分解能を有する比較器とを設けた構成について説明する。
【００６８】
図８は、本発明の実施の形態２に従う基準電圧発生回路１０ａおよび比較器１ａの回路構成図である。
【００６９】
図８を参照して、基準電圧発生回路１０ａは、基準電圧発生回路１０で説明したのと同様に、複数の直列に接続された抵抗素子と、スイッチとを含み、本例においてはｐビットの分解能を有している。
【００７０】
具体的には、抵抗素子ｒ０〜ｒＭ（Ｍ＝２p）と、スイッチＳＷ１０−１〜ＳＷ１０−Ｍとが設けられる。スイッチＳＷ１０−１〜ＳＷ１０−Ｍは、抵抗ｒ０〜ｒＭの各接続ノードと比較器１の入力ノードとの間にそれぞれ並列に設けられ、奇数番目のスイッチＳＷ１０−１，・・・等は、入力ノードＮ１０と電気的に結合され、偶数番目のスイッチＳＷ１０−２，・・・等は、入力ノードＮ１１と電気的に結合される。
【００７１】
なお、ここで、抵抗ｒ０〜ｒＭのうちの抵抗ｒ０，ｒＭは、抵抗値Ｒ／２（Ω）とし、他の抵抗ｒ１〜ｒ（Ｍ−１）については、抵抗値Ｒとする。なお、本例においては、一例としてロウ側電源電圧ＶＲＢは、接地電圧ＧＮＤとする。
【００７２】
次に比較器１ａについて説明する。
本発明の実施の形態２に従う比較器１ａは、図２で説明した比較器１と比較して、比較増幅器ＡＭＰと、第１の容量部ＣＵ１ａと、第２の容量部ＣＵ２ａと、スイッチＳＷ１，ＳＷ２と、スイッチ部ＣＯＮ１＃，ＣＯＮ２＃とを含む。なお、スイッチＳＷは、上述したようにＭＯＳトランジスタで成型されるものとする。
【００７３】
比較増幅器ＡＭＰは、一方側（＋側）の入力ノードＮ５と、他方側（−側）の入力ノードＮ７とに伝達された電圧レベルに応じてその差の比較動作を実行して、入力ノードＮ５とＮ７との電圧レベル差を所定倍率に増幅した電圧レベル差が出力ノードＮ６とノードＮ８間に現れることになる。すなわち、所定倍率に増幅された電圧レベル差を有する出力ノードＮ６，Ｎ８から出力電圧ＶＯＵＴＰおよびＶＯＵＴＮがそれぞれ出力されて制御回路５に出力される。制御回路５は、これを受けて比較動作の比較結果を判定してアナログ／デジタル変換したデジタルコードを出力する。
【００７４】
スイッチＳＷ１は、入力ノードＮ５と出力ノードＮ６との間に設けられ、制御信号ＣＴ１に応答して導通して互いに電気的に結合される。スイッチＳＷ２は、入力ノードＮ７と出力ノードＮ８との間に設けられ、制御信号ＣＴ２に応答して導通して互いに電気的に結合される。
【００７５】
キャパシタＣ３は、ロウ側電源電圧ＶＲＢ（ＧＮＤ）と入力ノードＮ７との間に設けられる。
【００７６】
スイッチ部ＣＯＮ１＃は、第１の容量部ＣＵ１のキャパシタ群と第２の容量部ＣＵ２のキャパシタ群の電極同士を互いに電気的に結合して後述する電荷再配分するために設けられたものである。具体的には、スイッチ部ＣＯＮ１＃は、スイッチＳＷ３ａ〜ＳＷ３ｃを含む。スイッチＳＷ３ａは、ノードＮ１２ａとノードＮ１３ａとの間に設けられ、制御信号ＣＴ３ａに応答して導通して互いに電気的に結合される。これにより、キャパシタＣ１ａとキャパシタＣ２ａとの一方電極同士が互いに電気的に結合される。スイッチＳＷ３ｂは、ノードＮ１２ｂとノードＮ１３ｂとの間に設けられ、制御信号ＣＴ３ｂに応答して導通して互いに電気的に結合される。これにより、キャパシタＣ１ｂとキャパシタＣ２ｂとの一方電極同士が互いに電気的に結合される。スイッチＳＷ３ｃは、ノードＮ１２ｃとノードＮ１３ｃとの間に設けられ、制御信号ＣＴ３ｃに応答して導通して互いに電気的に結合される。これにより、キャパシタＣ１ｃとキャパシタＣ２ｃとの一方電極同士が互いに電気的に結合される。
【００７７】
スイッチ部ＣＯＮ２＃は、第１の容量部ＣＵ１ａあるいは第２の容量部ＣＵ２ａのキャパシタ群の一方電極とロウ側電源電圧ＶＲＢ（ＧＮＤ）とを電気的に結合するために設けられたものである。具体的には、スイッチ部ＣＯＮ２＃は、スイッチＳＷ４ａ〜ＳＷ４ｃと、スイッチＳＷ９とを含む。スイッチＳＷ４ａは、キャパシタＣ２ａの一方電極と結合されるノードＮ１３ａとスイッチＳＷ９を介してロウ側電源電圧ＶＲＢ（ＧＮＤ）との間に設けられ、制御信号ＣＴ４ａに応答して導通して互いに電気的に結合される。スイッチＳＷ４ｂは、キャパシタＣ２ｂの一方電極と結合されるノードＮ１３ｂとスイッチＳＷ９を介してロウ側電源電圧ＶＲＢ（ＧＮＤ）との間に設けられ、制御信号ＣＴ４ｂに応答して導通して互いに電気的に結合される。スイッチＳＷ４ｃは、キャパシタＣ２ｃの一方電極と結合されるノードＮ１３ｃとスイッチＳＷ９を介してロウ側電源電圧ＶＲＢ（ＧＮＤ）との間に設けられ、制御信号ＣＴ４ｃに応答して導通して互いに電気的に結合される。また、この場合にスイッチ部ＣＯＮ１＃のスイッチが全て導通することにより、キャパシタＣ１ａ〜Ｃ１ｃの一方電極と結合されるノードＮ１２ａ〜Ｎ１２ｃとノードＮ１３ａ〜Ｎ１３ｃとがそれぞれ互いに電気的に結合される。
【００７８】
次に第１の容量部ＣＵ１ａについて説明する。
第１の容量部ＣＵ１ａは、キャパシタＣ１ａ〜Ｃ１ｃと、スイッチＳＷ５ａ〜ＳＷ５ｃと、スイッチＳＷ６１ａ〜ＳＷ６１ｃと、スイッチＳＷ６２ａ〜ＳＷ６２ｃとを含む。
【００７９】
スイッチＳＷ５ａ〜ＳＷ５ｃは、入力ノードＮ０と、キャパシタＣ１ａ〜Ｃ１ｃの一方電極とそれぞれ結合されるノードＮ１２ａ〜Ｎ１２ｃの間に互いに並列に設けられ、それぞれ制御信号ＣＴ５ａ〜ＣＴ５ｃに応答して導通する。スイッチＳＷ６１ａ〜ＳＷ６１ｃは、入力ノードＮ１０と、キャパシタＣ１ａ〜Ｃ１ｃの一方電極とそれぞれ結合されるノードＮ１２ａ〜Ｎ１２ｃの間に互いに並列に設けられ、制御信号ＣＴ６１ａ〜ＣＴ６１ｃに応答して導通する。スイッチＳＷ６２ａ〜ＳＷ６２ｃは、入力ノードＮ１１と、キャパシタＣ１ａ〜Ｃ１ｃの一方電極とそれぞれ結合されるノードＮ１２ａ〜Ｎ１２ｃの間に互いに並列に設けられ、制御信号ＣＴ６２ａ〜ＣＴ６２ｃに応答して導通する。キャパシタＣ１ａ〜Ｃ１ｃの他方電極は、比較増幅器ＡＭＰの入力ノードＮ５と電気的に結合される。
【００８０】
すなわち、スイッチＳＷ５ａ〜ＳＷ５ｃと、スイッチＳＷ６１ａ〜ＳＷ６１ｃと、スイッチＳＷ６２ａ〜ＳＷ６２ｃとの組のいずれか一方の選択動作に従って対応する入力ノードからの入力電圧を受けてキャパシタＣ１ａ〜Ｃ１ｃに充電される。例えば、制御信号ＣＴ５ａ〜ＣＴ５ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ１ａ〜Ｃ１ｃの一方電極は、入力ノードＮ０と電気的に結合される。また、制御信号ＣＴ６１ａ〜ＣＴ６１ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ１ａ〜Ｃ１ｃの一方電極は、入力ノードＮ１０と電気的に結合される。また、制御信号ＣＴ６２ａ〜ＣＴ６２ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ１ａ〜Ｃ１ｃの一方電極は、入力ノードＮ１１と電気的に結合される。
【００８１】
次に第２の容量部ＣＵ２ａについて説明する。
また、第２の容量部ＣＵ２ａは、キャパシタＣ２ａ〜Ｃ２ｃと、スイッチＳＷ７ａ〜ＳＷ７ｃと、スイッチＳＷ８１ａ〜ＳＷ８１ｃと、スイッチＳＷ８２ａ〜ＳＷ８２ｃとを含む。
【００８２】
スイッチＳＷ７ａ〜ＳＷ７ｃは、入力ノードＮ０と、キャパシタＣ２ａ〜Ｃ２ｃの一方電極とそれぞれ結合されるノードＮ１３ａ〜Ｎ１３ｃの間に互いに並列に設けられ、制御信号ＣＴ７ａ〜ＣＴ７ｃに応答して導通する。スイッチＳＷ８１ａ〜ＳＷ８１ｃは、入力ノードＮ１０と、キャパシタＣ２ａ〜Ｃ２ｃの一方電極とそれぞれ結合されるノードＮ１３ａ〜Ｎ１３ｃの間に互いに並列に設けられ、制御信号ＣＴ８１ａ〜８１ｃに応答して導通する。スイッチＳＷ８２ａ〜ＳＷ８２ｃは、入力ノードＮ１１と、キャパシタＣ２ａ〜Ｃ２ｃの一方電極とそれぞれ結合されるノードＮ１３ａ〜Ｎ１３ｃの間に互いに並列に設けられ、制御信号ＣＴ８２ａ〜ＣＴ８２ｃに応答して導通する。キャパシタＣ２ａ〜Ｃ２ｃの他方電極は、比較増幅器ＡＭＰの入力ノードＮ５と電気的に結合される。
【００８３】
すなわち、スイッチＳＷ７ａ〜ＳＷ７ｃと、スイッチＳＷ８１ａ〜ＳＷ８１ｃと、スイッチＳＷ８２ａ〜ＳＷ８２ｃとの組のいずれか一方の選択動作に従って対応する入力ノードからの入力電圧を受けてキャパシタＣ２ａ〜Ｃ２ｃに充電される。例えば、制御信号ＣＴ７ａ〜ＣＴ７ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ２ａ〜Ｃ２ｃの一方電極は、入力ノードＮ０と電気的に結合される。また、制御信号ＣＴ８１ａ〜ＣＴ８１ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ２ａ〜Ｃ２ｃの一方電極は、入力ノードＮ１０と電気的に結合される。また、制御信号ＣＴ８２ａ〜ＣＴ８２ｃが「Ｈ」レベルに設定された場合には、キャパシタＣ２ａ〜Ｃ２ｃの一方電極は、入力ノードＮ１１と電気的に結合される。
【００８４】
次に本発明の実施の形態２に従うＡＤコンバータ回路の動作について説明する。
まず、ＡＤコンバータ回路に入力される最大アナログ入力電圧が、ＡＤコンバータ回路の駆動電圧であるハイ側電源電圧ＶＲＴよりも高い場合について説明する。例えば、本発明の実施の形態２においては、例えばアナログ入力電圧ＶＩＮの最大アナログ入力電圧がハイ側電源電圧よりも高くハイ側電源電圧ＶＲＴの２倍以下である場合について説明する。そして、まず、基準電圧発生回路１０ａを用いてｐビットの分解能を得る方式について説明する。具体的には、まず、基準電圧発生回路１０ａのスイッチＳＷ１０−１〜ＳＷ１０−Ｍは選択的に１つのスイッチのみが導通するものとする。したがって、奇数番目のスイッチＳＷ１０−１，・・・等が導通する場合には、入力ノードＮ１０に基準電圧ＶＲＥＦ１が入力される。一方、偶数番目のスイッチＳＷ１０−２，・・・等が導通する場合には、入力ノードＮ１１に基準電圧ＶＲＥＦ２が入力される。本例においては説明の簡略のために基準電圧ＶＲＥＦ１が入力される場合についてまず説明する。
【００８５】
図９は、比較器１ａにおいて、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【００８６】
まず、図９（ａ）に示されるようにスイッチＳＷ１，ＳＷ２，ＳＷ４ａ〜ＳＷ４ｃ，ＳＷ５ａ〜ＳＷ５ｃ，ＳＷ９をオンし、スイッチＳＷ３ａ〜ＳＷ３ｃ，ＳＷ６１ａ〜ＳＷ６１ｃ，ＳＷ６２ａ〜ＳＷ６２ｃ，ＳＷ８１ａ〜ＳＷ８１ｃ，ＳＷ８２ａ〜ＳＷ８２ｃはオフする。具体的には、制御信号ＣＴ１，ＣＴ２，ＣＴ４ａ〜ＣＴ４ｃ，ＣＴ５ａ〜ＣＴ５ｃ，ＣＴ９を例えば「Ｈ」レベルに設定するものとする。これに伴い、入力ノードＮ５，Ｎ７と出力ノードＮ６，Ｎ８とが電気的に結合される。また、入力ノードＮ０とノードＮ１２ａ〜Ｎ１２ｃとがそれぞれ電気的に結合される。また、ロウ側電源電圧ＶＲＢとノードＮ１３ａ〜Ｎ１３ｃとが電気的に結合される。
【００８７】
すなわち、比較増幅器ＡＭＰの入力側と出力側とが電気的に結合されていわゆるオートゼロに設定される。これにより、当該図に示される構成により、入力電圧ＶＩＮがキャパシタＣ１ａ〜Ｃ１ｃに蓄積される。
【００８８】
図９（ｂ）は、図９（ａ）に従いスイッチＳＷ１，ＳＷ２，ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃがオンした場合のキャパシタＣ１ａ〜Ｃ１ｃ，Ｃ２ａ〜Ｃ２ｃ，Ｃ３の等価回路図である。電荷の蓄積については上記で説明した実施の形態１と同様であるので詳細な説明は繰り返さない。
【００８９】
当該図に示される構成により、入力電圧ＶＩＮがキャパシタＣ１ａ〜Ｃ１ｃに蓄積されることになる。
【００９０】
そして、次に、アナログ入力電圧ＶＩＮを１／２に設定する。
図１０は、比較器１ａにおいて、アナログ入力電圧ＶＩＮを１／２に設定して蓄積する動作（動作状態ＩＩ）を説明する図である。
【００９１】
図１０（ａ）を参照して、具体的には、スイッチ部ＣＯＮ１＃のスイッチＳＷ３ａ〜ＳＷ３ｃのみをオンする。他のスイッチＳＷ１，ＳＷ２およびＳＷ４ａ〜ＳＷ４ｃ，ＳＷ５ａ〜ＳＷ５ｃ，ＳＷ６１ａ〜ＳＷ６２，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８１ａ〜ＳＷ８２ｃ，ＳＷ９はオフとする。具体的には、制御信号ＣＴ３ａ〜ＣＴ３ｃを「Ｈ」レベルに設定するものとする。これに伴い、ノードＮ１２ａ〜Ｎ１２ｃとノードＮ１３ａ〜Ｎ１３ｃとがそれぞれ電気的に結合される。すなわち、キャパシタＣ１ａとキャパシタＣ２ａとが互いに電気的に結合される。また、キャパシタＣ１ｂとキャパシタＣ２ｂとが互いに電気的に結合される。また、キャパシタＣ１ｃとキャパシタＣ２ｃとが互いに電気的に結合される。これにより、各キャパシタＣ１ａ〜Ｃ１ｃにおいて、アナログ入力電圧ＶＩＮに従って蓄積された電荷は、実施の形態１で説明したのと同様に電荷再配分によりキャパシタＣ２ａ〜Ｃ２ｃにそれぞれ分配されることになる。
【００９２】
図１０（ｂ）は、動作状態ＩＩにおけるキャパシタＣ１ａ〜Ｃ１ｃ，Ｃ２ａ〜Ｃ２ｃ，Ｃ３の等価回路図である。
【００９３】
当該電荷再配分により、実施の形態１で説明したのと同様にキャパシタＣ１ａ〜Ｃ１ｃと、キャパシタＣ２ａ〜Ｃ２ｃとに蓄積された電荷はアナログ入力電圧ＶＩＮを半分にしたすなわちアナログ入力電圧ＶＩＮ／２を印加してキャパシタＣ１ａ〜Ｃ１ｃおよびＣ２ａ〜Ｃ２ｃに電荷を蓄積した場合と等価になる。電荷の再配分については上記で説明した実施の形態１と同様であるので詳細な説明は繰り返さない。
【００９４】
図１１は、比較器１ａにおいて、基準電圧ＶＲＥＦ１を入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【００９５】
基準電圧ＶＲＥＦ１を入力して、アナログ入力電圧との間で比較動作を実行する場合には、スイッチＳＷ６１ａ〜ＳＷ６１ｃ，ＳＷ８１ａ〜ＳＷ８１ｃをオンする。一方、スイッチＳＷ６２ａ〜ＳＷ６２ｃ，ＳＷ８２ａ〜ＳＷ８２ｃをオフする。これにより、基準電圧ＶＲＥＦ１が供給されるノードＮ１０とキャパシタＣ１ａ〜Ｃ１ｃ，Ｃ２ａ〜Ｃ２ｃの一方電極とを電気的に結合することができる。具体的には、制御信号ＣＴ６１ａ〜ＣＴ６１ｃおよびＣＴ８１ａ〜ＣＴ８１ｃを「Ｈ」レベルに設定する。これに伴い、入力ノードＮ１０とノードＮ１２ａ〜Ｎ１２ｃおよび入力ノードＮ１０とノードＮ１３ａ〜Ｎ１３ｃとがそれぞれ電気的に結合される。
【００９６】
したがって、比較器１ａにおいて、実施の形態１で説明したのと同様の方式にしたがって入力ノードＮ１０から入力される基準電圧ＶＲＥＦ１−アナログ入力電圧ＶＩＮ／２が比較されて、所定の増幅率で増幅された比較結果が出力される。
【００９７】
なお、ここでは、比較器１ａにおいて、基準電圧ＶＲＥＦ１を入力した場合について説明したが、基準電圧ＶＲＥＦ２を入力して、アナログ入力電圧との間で比較動作を実行する場合には、スイッチＳＷ６２ａ〜ＳＷ６２ｃ，ＳＷ８２ａ〜ＳＷ８２ｃをオンする。一方、スイッチＳＷ６１ａ〜ＳＷ６１ｃ，ＳＷ８１ａ〜ＳＷ８１ｃをオフする。これにより、基準電圧ＶＲＥＦ２が供給されるノードＮ１１とキャパシタＣ１ａ〜Ｃ１ｃ，Ｃ２ａ〜Ｃ２ｃの一方電極とを電気的に結合することができる。具体的には、制御信号ＣＴ６２ａ〜ＣＴ６２ｃおよびＣＴ８２ａ〜ＣＴ８２ｃを「Ｈ」レベルに設定する。これに伴い、入力ノードＮ１１とノードＮ１２ａ〜Ｎ１２ｃおよび入力ノードＮ１１とノードＮ１３ａ〜Ｎ１３ｃとがそれぞれ電気的に結合される。
【００９８】
したがって、比較器１ａにおいて、実施の形態１で説明したのと同様の方式にしたがって入力ノードＮ１１から入力される基準電圧ＶＲＥＦ２−アナログ入力電圧ＶＩＮ／２が比較されて、所定の増幅率で増幅された比較結果が出力される。
【００９９】
当該比較動作により、基準電圧ＶＲＥＦ１あるいは基準電圧ＶＲＥＦ２とアナログ入力電圧ＶＩＮ／２とを比較して、いずれの電圧レベルが高いか低いかを判定することができる。
【０１００】
そして、基準電圧の電圧レベルを調整することにより、アナログ入力電圧ＶＩＮを複数ビットのデジタルコードに変換して出力することができる。
【０１０１】
具体的には、まず、基準電圧ＶＲＥＦ１あるいはＶＲＥＦ２としてハイ側電源電圧ＶＲＴ／２が入力され、上記で説明したのと同様にその後、基準電圧（ＶＲＴ×（１／２±１／４））とを比較し、そして、次に基準電圧（（ＶＲＴ×（３／４±１／８）あるいはＶＲＴ×（１／４±１／８））とを比較し、・・・の如く比較し、上述したように基準電圧を半分ずつ加算あるいは減算した値を次の基準電圧として用いて、ｐ回の比較動作すなわち変換動作が実行される。
【０１０２】
この基準電圧発生回路１０ａには、ｐビットの分解能しかないが、比較器１ａのスイッチング動作によりさらに分解する方式について以下説明する。
【０１０３】
たとえばスイッチＳＷ１０−１，ＳＷ１０−２をともに導通させることにより得られる基準電圧ＶＲＥＦ１，ＶＲＥＦ２をそれぞれ電圧Ｖｘ１およびＶｘ２とした場合に電圧Ｖｘ１およびＶｘ２の中間電圧Ｖｘ１２とアナログ入力電圧ＶＩＮとを比較する場合について説明する。
【０１０４】
説明の簡略化のためにキャパシタＣ１ａ〜Ｃ１ｃに着目して説明する。
ここで、スイッチＳＷ１０−１，ＳＷ１０−２を導通させるとともに、スイッチＳＷ６１ａ，ＳＷ６２ｂ，ＳＷ６２ｃを導通させる。その他のスイッチＳＷ６１ｂ，ＳＷ６１ｃ，ＳＷ６２ａはオフする。これに伴い、キャパシタＣ１ａの一方電極は、入力ノードＮ１０と電気的に結合され、キャパシタＣ１ｂ，Ｃ１ｃの一方電極は、入力ノードＮ１１と電気的に結合される。入力ノードＮ１０は、スイッチＳＷ１０−１の導通に従って上述したように電圧Ｖｘ１が供給される。入力ノードＮ１１は、スイッチＳＷ１０−２の導通に従って上述したように電圧Ｖｘ２が供給される。
【０１０５】
ここで、キャパシタＣ１ａ〜Ｃ１ｃに蓄積されていた電荷量について考える。ここで、キャパシタＣ１ａ〜Ｃ１ｃの容量値をそれぞれＣｑａ，Ｃｑｂ，Ｃｑｃとする。
【０１０６】
【数１】
2008136114.tif 000003
【０１０７】
なお、実施の形態１で説明したオートゼロに従って、入力ノードと出力ノードとを結合することにより設定される電圧Ｖｚは、上記で説明したように比較増幅器ＡＭＰの増幅動作において打ち消されることになるため省略している。また後の説明についても省略する。
【０１０８】
ここで、上述したスイッチ動作により、各キャパシタＣ１ａ〜Ｃ１ｃに蓄積される電荷は次式となる。なお、各キャパシタＣ１ａ〜Ｃ１ｃの電極と電気的に結合されたノードＮ５の電圧を電圧Ｖｘとする。
【０１０９】
【数２】
2008136114.tif 000004
【０１１０】
電荷保存則より以下の式が成立する。
【０１１１】
【数３】
2008136114.tif 000005
【０１１２】
ここで、キャパシタＣ１ａ〜Ｃ１ｃの容量値について、キャパシタＣ１ａの容量値の１／２と、キャパシタＣ１ｂの容量値と、キャパシタＣ１ｃの容量値とが互いに等しいもの（Ｃｑａ／２＝Ｃｑｂ＝Ｃｑｃ）とする。これにより、上式は次式となる。
【０１１３】
【数４】
2008136114.tif 000006
【０１１４】
これにより、電圧Ｖｘ１およびＶｘ２の中間電圧Ｖｘ１２とアナログ入力電圧ＶＩＮとを比較することが可能となる。すなわち、（Ｖｘ１＋Ｖｘ２）／２−ＶＩＮを比較増幅器ＡＭＰの入力ノードＮ５に伝達することができる。これにより、さらに１ビットの分解能をえることができる。なお、キャパシタＣ２ａ〜Ｃ２ｃの容量値についてもキャパシタＣ１ａ〜Ｃ１ｃと同様であり、同様の結果となる。なお、キャパシタＣ３の容量値は、比較増幅器ＡＭＰの出力側から見た容量を等しくするためキャパシタＣ１ａ〜Ｃ１ｃ，Ｃ２ａ〜Ｃ２ｃの合成容量と等しく設定される。これにより、一方の応答出力の負荷容量と、他方の応答出力の負荷容量とを同じに設定することができるため、一方および他方の応答出力の過渡応答特性を同じに設定することができる。
【０１１５】
また、同様にして、スイッチＳＷ６２ａ，ＳＷ６２ｂ，ＳＷ６１ｃを導通させる。その他のスイッチＳＷ６１ａ，ＳＷ６１ｂ，ＳＷ６２ｃはオフする。これに伴い、キャパシタＣ１ａ，Ｃ１ｂの一方電極は、入力ノードＮ１０と電気的に結合され、キャパシタＣ１ｃの一方電極は、入力ノードＮ１１と電気的に結合される。入力ノードＮ１０は、スイッチＳＷ１０−１の導通に従って上述したように電圧Ｖ１が供給される。入力ノードＮ１１は、スイッチＳＷ１０−２の導通に従って上述したように電圧Ｖ２が供給される。
【０１１６】
これに伴い、中間電圧Ｖｘ１２および電圧Ｖｘ２の中間電圧（（Ｖｘ１−Ｖｘ２）／４＋Ｖｘ２）とアナログ入力電圧ＶＩＮとを比較することが可能となる。すなわち、（Ｖｘ１−Ｖｘ２）／４＋Ｖｘ２−ＶＩＮを比較増幅器ＡＭＰの入力ノードＮ５に伝達することができる。
【０１１７】
また、同様にして、スイッチＳＷ６１ａ，ＳＷ６１ｂ，ＳＷ６２ｃを導通させる。その他のスイッチＳＷ６１ｃ，ＳＷ６２ａ，ＳＷ６２ｂはオフする。これに伴い、キャパシタＣ１ａ，Ｃ１ｂの一方電極は、入力ノードＮ１１と電気的に結合され、キャパシタＣ１ｃの一方電極は、入力ノードＮ１０と電気的に結合される。入力ノードＮ１０は、スイッチＳＷ１０−１の導通に従って上述したように電圧Ｖ１が供給される。入力ノードＮ１１は、スイッチＳＷ１０−２の導通に従って上述したように電圧Ｖ２が供給される。
【０１１８】
これに伴い、中間電圧Ｖｘ１２および電圧Ｖｘ１の中間電圧（Ｖｘ１−（Ｖｘ１−Ｖｘ２）／４）とアナログ入力電圧ＶＩＮとを比較することが可能となる。すなわち、Ｖｘ１−（Ｖｘ１−Ｖｘ２）／４−ＶＩＮを比較増幅器ＡＭＰの入力ノードＮ５に伝達することができる。これにより、さらに１ビットの分解能をえることができる。
【０１１９】
したがって、本構成においては、増幅器１ａにおいて、さらに２ビットの分解能を得ることが可能である。
【０１２０】
当該方式により、実施の形態１で説明したのと同様にアナログ入力電圧ＶＩＮの最大電圧レベルがハイ側電源電圧ＶＲＴの２倍である場合においても、アナログ入力電圧ＶＩＮの１／２倍と比較動作を実行することにより、ハイ側電源電圧ＶＲＴを２倍にすることなくアナログ／デジタル変換を実行することが可能となる。すなわち、アナログ入力電圧ＶＩＮの最大電圧レベル（高電源電圧）がＡＤコンバータ回路の駆動電圧（低電源電圧）よりも大きい場合であっても当該方式により変換動作が可能となる。
【０１２１】
言い換えれば、アナログ入力電圧ＶＩＮの最大電圧レベルがチップ上で用いられる高電源電圧であるとすれば、その半分の電圧レベル（ＶＲＴ）で本願発明のＡＤコンバータ回路を駆動することが可能となり、基準電圧発生回路１０ａおよび比較器１ａおよび制御回路５の駆動電圧として低電源電圧を用いて設計することが可能となるため低消費電流のＡＤコンバータ回路を実現することができる。
【０１２２】
なお、本発明の実施の形態２に従う比較器１ａのスイッチＳＷは、動作状態Ｉにおいて、キャパシタＣ１ａ〜Ｃ１ｃにアナログ入力電圧ＶＩＮが印加される。すなわち、キャパシタＣ１ａ〜Ｃ１ｃにアナログ入力電圧ＶＩＮの最大電圧レベル（高電源電圧）が印加される可能性があるため入力ノードＮ０およびＮ１２と電気的に結合されるスイッチＳＷ５ａ〜ＳＷ５ｃ，ＳＷ７ａ〜ＳＷ７ｃおよびＳＷ６１ａ〜６１ｃ，ＳＷ６２ａ〜６２ｃおよびＳＷ３，ＳＷ４は、厚膜トランジスタで成型する必要があるが、それ以外のスイッチＳＷ１〜ＳＷ４，ＳＷ８および基準電圧発生回路１０のスイッチＳＷ１０−１〜ＳＷ１０−Ｎについては、薄膜トランジスタで成型することが可能である。
【０１２３】
したがって、これらのスイッチＳＷ１〜ＳＷ２，ＳＷ８１ａ〜ＳＷ８１ｃ，ＳＷ８２ａ〜８２ｃ，ＳＷ１０−１〜ＳＷ１０−Ｎおよび比較増幅器ＡＭＰを構成するトランジスタを薄膜トランジスタで成型することにより基準電圧発生回路１０ａおよび比較器１ａのレイアウト面積を縮小することが可能となる。
【０１２４】
なお、本構成の比較器１ａについては２ビットの分解能を有する構成について説明したが、例えば３ビットの分解能を有する構成とする場合には、第１の容量部について、入力ノードＮ４とノードＮ１２との間に並列に４個のキャパシタを設けて、上述したのと同様の方式に従ってノードＮ０，Ｎ１０，Ｎ１１から選択的に各キャパシタに電圧が供給されるようにスイッチＳＷを配置すればよい。そして、各キャパシタの容量値を例えば、４Ｃｐ，２Ｃｐ，Ｃｐ，Ｃｐにそれぞれ割り当てて、スイッチの選択動作に基づいて選択的に各キャパシタにノードＮ１０，Ｎ１１の電圧を供給することによりその組み合わせに従って３ビットの分解能を得ることが可能である。第２の容量部についても同様の方式に従って設計することができる。なお、キャパシタＣ３の容量値は、１６Ｃｐに設定することが可能である。
【０１２５】
同様にｓビットの分解能を有する構成とする場合には、第１の容量部について、入力ノードＮ４とノードＮ１２との間に並列にｓ−１個のキャパシタを設けて、上記と同様の方式に従ってノードＮ０，Ｎ１０，Ｎ１１から選択的に各キャパシタに電圧が供給されるようにスイッチＳＷを配置し、各キャパシタの容量値を一例として２(s-1)Ｃｐ，２(s-2)Ｃｐ，２(s-3)Ｃｐ，２1Ｃｐ，Ｃｐ，Ｃｐに割り当てて、スイッチの選択動作に基づいて選択的に各キャパシタにノードＮ１０，Ｎ１１の電圧を供給することによりその組み合わせに従ってｓビットの分解能を有する比較器を設計することが可能である。第２の容量部についても同様の方式に従って設計することができる。なお、キャパシタＣ３の容量値は、２(s+1)Ｃｐに設定することが可能である。
【０１２６】
なお、本実施の形態においては、冗長変換のないアナログ／デジタルコンバータ回路について説明したが、冗長変換のあるアナログ／デジタルコンバータ回路についても同様に適用可能である。
【０１２７】
（実施の形態３）
上記の実施の形態１および２においては、アナログ入力電圧ＶＩＮの最大値がアナログ／デジタルコンバータ回路の駆動電圧であるハイ側電源電圧ＶＲＴの電圧レベルよりも高く、２倍以下である場合にアナログ入力電圧ＶＩＮの最大値を１／２倍に分圧して基準電圧ＶＲＥＦとの比較動作を実行する方式について説明してきたが、本実施の形態においては、入力されるアナログ入力電圧ＶＩＮの最大値が判明していない場合であっても適切な電圧レベルに分圧して電圧比較を実行する方式について説明する。
【０１２８】
図１２は、本発明の実施の形態３に従う基準電圧発生回路１０ａおよび比較器１ｐの概略ブロック図である。
【０１２９】
図１２を参照して、本発明の実施の形態３に従う基準電圧発生回路１０ａは、実施の形態２に従う基準電圧発生回路１０ａと同一の構成である。また、本発明の実施の形態３に従う比較器１ｐは、実施の形態２に従う比較器１ａと比較して、さらに複数の容量部とスイッチ部を設けた点が異なる。具体的には、実施の形態２に従う比較器１ａにおいては、２つの容量部ＣＵ１ａ，ＣＵ２ａと、その間を電気的に結合するためのスイッチ部ＣＯＮ１＃およびロウ側電源電圧ＶＲＢ（ＧＮＤ）と２つの容量部ＣＵ１ａ，ＣＵ２ａに含まれるキャパシタ群の一方電極とを電気的に結合するためのスイッチ部ＣＯＮ２＃とを設けた構成について説明した。
【０１３０】
本発明の実施の形態３に従う構成においては、Ｍ個の容量部ＣＵ１ａ〜ＣＵＭａと、Ｍ個の容量部について互いの容量部に含まれるキャパシタ群を互いに電気的に結合するための（Ｍ−１）個のスイッチ部ＣＯＮ１＃と、スイッチ部ＣＯＮ２＃とを含む構成である。各容量部ＣＵ１ａ〜ＣＵＭａの構成については、実施の形態２で説明したのと同様の構成であるのでその詳細な説明は繰り返さない。また、スイッチ部ＣＯＮ１＃，ＣＯＮ２＃の構成についても実施の形態２で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１３１】
上記の実施の形態１および２で説明したのと同様の方式に従って、（Ｍ−１）個のスイッチ部ＣＯＮ１＃を選択的に動作させることにより、アナログ入力電圧ＶＩＮを最大で１／Ｍ倍に分圧することが可能となる。
【０１３２】
本実施の形態３に従う構成においては、アナログ入力電圧ＶＩＮを１／Ｍ倍に分圧した電圧レベルがハイ側電源電圧ＶＲＴを越えないようにＭの値が設計されているものとする。
【０１３３】
図１３は、本発明の実施の形態３に従うアナログ入力電圧ＶＩＮを適切な電圧レベルに分圧して電圧比較を実行するフロー図である。
【０１３４】
図１３を参照して、まず、アナログ入力電圧ＶＩＮを１／Ｍに分圧するためにＭの値を最大値に設定する（ステップＳ１）。具体的には（Ｍ−１）個のスイッチ部ＣＯＮ１＃を全て導通させてＭ個の容量部ＣＵ１ａ〜ＣＵＭａのキャパシタ群を互いに電気的に結合させる。
【０１３５】
そして、基準電圧発生回路１０ａからハイ側電源電圧ＶＲＴの１／２倍の基準電圧を生成して、実施の形態２で従う方式にしたがって、電圧比較動作を実行する。
【０１３６】
ステップＳ２において、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧と、アナログ入力電圧ＶＩＮの最大値の１／Ｍ倍とを比較して、基準電圧の方が大きい場合には、次のステップＳ３に進みＭの値をＭ＝Ｍ−１に設定する。具体的には（Ｍ−２）個のスイッチ部ＣＯＮ１＃を導通させて（Ｍ−１）個の容量部ＣＵ１ａ〜ＣＵ（Ｍ−１）ａのキャパシタ群を互いに電気的に結合させる。そして、再び、ステップＳ２に戻り、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧とアナログ入力電圧ＶＩＮの最大値の１／（Ｍ−１）倍とを比較する。この処理を繰り返して、ステップＳ２においてハイ側電源電圧ＶＲＴの基準電圧よりもアナログ入力電圧ＶＩＮの最大値の１／Ｍ倍の方が大きい場合にステップＳ４に進み、ステップＳ４において、アナログ入力電圧ＶＩＮを１／Ｍ倍にして基準電圧と比較してアナログ／デジタル変換動作を実行する。
【０１３７】
すなわち、例えばＭの最大値が１０である場合には、アナログ入力電圧ＶＩＮの１／１０倍の電圧とハイ側電源電圧ＶＲＴの１／２倍の基準電圧とを比較して、基準電圧よりもアナログ入力電圧ＶＩＮの１／Ｍが大きくなるまでＭの値をデクリメントする。例えば、Ｍ＝１０、９、８、７・・・となる。すなわち、アナログ入力電圧ＶＩＮの１／Ｍ倍が基準電圧を超える最大のＭを求めることになる。
【０１３８】
当該方式すなわち、アナログ入力電圧ＶＩＮを１／Ｍ倍に設定する際にＭ＝最大値に設定してデクリメントすることにより、分圧可能な最大のアナログ入力電圧とハイ側電源電圧ＶＲＴの１／２倍の基準電圧とが比較されることになる。上述したようにアナログ入力電圧ＶＩＮを１／Ｍ（Ｍ＝最大値）倍に分圧した電圧レベルがハイ側電源電圧ＶＲＴを越えないようにＭの値が設計されているため比較器１ｐを構成するトランジスタには、ハイ側電源電圧ＶＲＴを越える電圧が印加されることはない。
【０１３９】
したがって、比較器１ｐを構成するトランジスタを破壊することなくアナログ／デジタルコンバータ回路の変換動作を実行することが可能となる。
【０１４０】
そして、ステップＳ２において、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧とアナログ入力電圧ＶＩＮの１／Ｍ倍とを比較して、基準電圧を超える最大のＭを算出する方式である。例えば、Ｍ＝ｒの時に１／２ＶＲＴ≧最大アナログ入力電圧の１／ｒ倍が満たされている場合に、Ｍ＝ｒ−１として、１／２ＶＲＴ＜最大アナログ入力電圧の１／（ｒ−１）倍となった場合の最大アナログ入力電圧の１／（ｒ−１）倍の大小関係としては、以下の式が成り立つこととなる。例えば最大アナログ入力電圧をＶＩＮとして表わすとＶＲＴ≧ＶＩＮ×２／ｒであるので、ＶＲＴ≧ＶＩＮ×２／ｒ≧ＶＩＮ×１／（ｒ−１）＞１／２×ＶＲＴ  但し、ｒは２以上の整数とする。
【０１４１】
したがって、Ｍ＝ｒの時に１／２ＶＲＴ≧最大アナログ入力電圧の１／ｒ倍が満たされている場合には、Ｍ＝ｒ−１として１／２ＶＲＴ＜最大アナログ入力電圧の１／（ｒ−１）倍となった場合には、最大アナログ入力電圧の１／（ｒ−１）倍の電圧レベルは、ハイ側電源電圧ＶＲＴよりも低い電圧レベルとなる。
【０１４２】
それゆえ、最大アナログ入力電圧を１／（ｒ−１）倍に分圧して、すなわちＭ＝ｒ−１に設定して基準電圧との比較動作に基づくアナログ／デジタルコンバータ回路の変換動作を実行することができる。
【０１４３】
当該方式により、比較器１ｐを構成するトランジスタを破壊することなく電圧レベルがハイ側電源電圧ＶＲＴを越えないＭの値を算出し、アナログ入力電圧ＶＩＮの最大値を適切な電圧レベルに分圧して電圧比較を実行することが可能となり、１つのアナログ／デジタルコンバータ回路を用いて種々のアナログ入力電圧ＶＩＮのアナログ／デジタル変換動作が可能となる。
【０１４４】
なお、図１３のステップＳ２においては、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧と、アナログ入力電圧ＶＩＮの最大値の１／Ｍ倍とを比較して、基準電圧の方が大きい場合には、次のステップＳ３に進み、基準電圧の方が小さい場合には、ステップＳ４に進む場合について説明したが、ステップＳ２において、不等号の向きを反転させることも当然に可能である。例えば、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧と、アナログ入力電圧ＶＩＮの最大値の１／Ｍ倍とを比較して、アナログ入力電圧ＶＩＮの最大値の方が小さい場合には、ステップＳ３に進み、Ｍの値をＭ＝Ｍ−１に設定して上述したのと同様の処理を行い、一方、アナログ入力電圧ＶＩＮの最大値の方が大きい場合には、ステップＳ４に進むように処理することも可能である。
【０１４５】
なお、本例においては、図１３のステップＳ２において、ハイ側電源電圧ＶＲＴの１／２倍の基準電圧と、アナログ入力電圧ＶＩＮの最大値の１／Ｍ倍とを比較して、一致している場合には、ステップＳ３に進む方式を採用しているが、一致している場合には、ステップＳ４に進むように等号条件を変更することも可能である。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施の形態１に従うＡＤコンバータ回路の概略図である。
【図２】本発明の実施の形態１に従う基準電圧発生回路１０および比較器１の回路構成図である。
【図３】比較器１において、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【図４】比較器１において、アナログ入力電圧ＶＩＮを１／２に設定して蓄積する動作（動作状態ＩＩ）を説明する図である。
【図５】比較器１において、基準電圧ＶＲＥＦを入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【図６】比較器１において、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【図７】比較器１において、基準電圧ＶＲＥＦを入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【図８】本発明の実施の形態２に従う基準電圧発生回路１０ａおよび比較器１ａの回路構成図である。
【図９】比較器１ａにおいて、アナログ入力電圧ＶＩＮを蓄積する動作（動作状態Ｉ）を説明する図である。
【図１０】比較器１ａにおいて、アナログ入力電圧ＶＩＮを１／２に設定して蓄積する動作（動作状態ＩＩ）を説明する図である。
【図１１】比較器１ａにおいて、基準電圧ＶＲＥＦ１を入力して、アナログ入力電圧との間で実行される比較動作（動作状態ＩＩＩ）を説明する図である。
【図１２】本発明の実施の形態３に従う基準電圧発生回路１０ａおよび比較器１ｐの概略ブロック図である。
【図１３】本発明の実施の形態３に従うアナログ入力電圧ＶＩＮを適切な電圧レベルに分圧して電圧比較を実行するフロー図である。
【符号の説明】
【０１４８】
１，１ａ，１ｐ  比較器、５  制御回路、１０，１０ａ  基準電圧生成回路、ＡＭＰ  比較増幅器、ＣＵ１，ＣＵ２，ＣＵ１ａ，ＣＵ２ａ  容量部、ＣＯＮ１，ＣＯＮ２，ＣＯＮ１＃，ＣＯＮ２＃  スイッチ部、ＳＷ  スイッチ。
【図１】
2008136114.tif 000007
【図２】
2008136114.tif 000008
【図３】
2008136114.tif 000009
【図４】
2008136114.tif 000010
【図５】
2008136114.tif 000011
【図６】
2008136114.tif 000012
【図７】
2008136114.tif 000013
【図８】
2008136114.tif 000014
【図９】
2008136114.tif 000015
【図１０】
2008136114.tif 000016
【図１１】
2008136114.tif 000017
【図１２】
2008136114.tif 000018
【図１３】
2008136114.tif 000019