(57)【要約】【目的】通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る半導体集積回路を提供する。【構成】本発明はＣＭＯＳ構造を含む半導体集積回路であり、ＣＭＯＳ構造をなす一対のＣＭＯＳトランジスタを取り囲むガードコンタクトと電源供給端子との間に電源制限抵抗が挿入される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板内及び前記基板内に設けられたウエル内に各々形成されて互いに出力端子を介して直列接続されてＣＭＯＳ構造をなす少なくとも一対のＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース端子またはドレイン端子に各々が接続されている一対の電源供給端子と、前記一対の電源供給端子に各々接続されて前記半導体基板及び前記ウエルに電源電位を各々与える少なくとも１対のガードコンタクトと、を含む半導体集積回路であって、
前記半導体基板内に設けられ、前記ガードコンタクトと前記電源供給端子との間の電流路の何れかに挿入された電流制限抵抗を含むことを特徴とする半導体集積回路。
【請求項２】
前記半導体基板内に設けられ、前記出力端子と前記一対のＭＯＳトランジスタのうちの何れか一方との間の電流路に挿入された第２の電流制限抵抗をさらに含むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記半導体基板内に設けられ、前記出力端子への印加電圧に応じて導通して、前記一対のＭＯＳトランジスタのうちの何れか一方を遮断する少なくとも１つの他のＭＯＳトランジスタをさらに含むことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記一対のＭＯＳトランジスタの各々を取り囲むように前記１対のガードコンタクトが設けられていることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ構造を含む半導体集積回路に関する。
【背景技術】
【０００２】
特許文献１は、ＣＭＯＳ構造の出力バッファ回路において、コンデンサをソース−ゲート間に設けることにより、電源投入直後の如く電源電圧が通常使用条件の範囲より低い場合において出力端子を確実にハイ・インピーダンス状態にすることのできる技術を開示している。
【０００３】
電源投入直後等の場合に限られず、半導体集積回路（ＩＣとも称する）の設計においては、通常の使用条件と異なる場合を想定しなければならない。これは、電源端子や外部信号端子がＩＣの外部に露出し、人の操作ミスにより逆電圧が印加される危険があることに起因する。例えば、図１に示されるＣＭＯＳ構造の出力バッファ回路において、通常動作時とは異なって、電源端子ＶＳＳを０［Ｖ］とし、出力端子ＯＵＴを開放すなわちオープンとし且つ電源端子ＶＤＤに例えば−１６［Ｖ］の負電位が印加されたとする。この場合、ｐＭＯＳトランジスタ３及びｎＭＯＳトランジスタ４を支持する基板内に形成される寄生バイポーラトランジスタを介して電流が流れ、リード断線もしくは熱破壊を起こすことになる。
【０００４】
特に、車載用途のＩＣが用いられる自動車においては、修理、点検あるいは整備時にバッテリーを間違って逆に接続する危険が高いと想定され、かかる事態にも破壊することないＩＣが求められている。そのため、従来の車載用途のＩＣでは＋１２Ｖの電源が逆に接続された場合に対応するため、電源ユニットの電源回路とＩＣの電源端子の間にダイオードを直列に挿入したりＩＣ単体内にかかるダイオードを搭載したりすることでＩＣの異常電流の対策をしていた。
【特許文献１】特開平５−１７５８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ダイオードを用いる構成では、通常動作時にダイオードの順方向電圧降下により、ＩＣからの出力電圧が供給される電源電圧よりも低い電圧しか出力されない欠点がある。特に、リニアホールＩＣのように電源電圧をリファレンス電圧として用いることが必要な場合には、かかる電圧降下は望ましくないという問題がある。
【０００６】
本発明の目的は、通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体集積回路は、半導体基板内及び該基板内に設けられたウエル内に各々形成されて互いに出力端子を介して直列接続されてＣＭＯＳ構造をなす少なくとも一対のＭＯＳトランジスタと、該ＭＯＳトランジスタのソース端子またはドレイン端子に各々が接続されている一対の電源供給端子と、該一対の電源供給端子に各々接続されて該半導体基板及び該ウエルに電源電位を各々与える少なくとも１対のガードコンタクトと、を含む半導体集積回路であり、該基板内に設けられ、該ガードコンタクトと該電源供給端子との間の電流路の何れかに挿入された電流制限抵抗を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による半導体集積回路によれば、ＣＭＯＳ構造をなす一対のＣＭＯＳトランジスタを取り囲むガードコンタクトと電源供給端子との間に電源制限抵抗が挿入される構成が与えられる。これにより、通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図２は、第１の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示している。本発明による半導体集積回路１０は、複数の論理演算回路Ｕ１〜Ｕ７からなる出力イネーブル回路８０と、ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０とからなる出力バッファ回路９０とからなる。半導体集積回路１０は、出力イネーブル回路８０と出力バッファ回路９０との構成により、入力信号を入力端子ＩＮを取り込むと共にイネーブル信号端子ＯＥに供給されるイネーブル信号に従って出力信号を外部に向けた出力端子ＯＵＴに出力する機能を備える。出力イネーブル回路８０の構成における複数の論理演算回路Ｕ１〜Ｕ７の接続関係は、通常の出力イネーブル回路構成であることからここでは説明を省略する。
【００１０】
出力バッファ回路９０について参照すると、出力イネーブル回路８０から信号ＣがｐＭＯＳトランジスタ４０のゲートに供給され、出力イネーブル回路８０から信号ＧがｎＭＯＳトランジスタ３０のゲートに供給されるように接続されている。通常では正電位を供給する電源端子ＶＤＤがｐＭＯＳトランジスタ４０のドレインに接続され、ｐＭＯＳトランジスタ４０のソースは出力端子ＯＵＴに接続されると共にｎＭＯＳトランジスタ３０のドレインに接続され、ｎＭＯＳトランジスタ３０のソースは通常では負電位を供給する電源端子ＶＳＳに接続されている。さらに、ｎＭＯＳトランジスタ３０を支持する半導体基板であるＰ型基板１１と電源端子ＶＳＳとの間の電流路に抵抗Ｒ１が挿入されている。Ｐ型基板１１の電位Ｊは、論理演算回路Ｕ１〜Ｕ７等の内部に造作されるｎＭＯＳトランジスタ（図示せず）に電源電位を提供する。
【００１１】
図３は、図示に示された回路構成の上面配置例を示している。半導体集積回路１０は、図示されるように例えば４０００μｍ四方のチップとして形成される。半導体集積回路１０のチップ上面には、出力イネーブル回路８０と出力バッファ回路９０とが配置され、その余の領域には任意の回路が形成され得る。出力バッファ回路９０には、ガードコンタクトであるＮ型コンタクト２２に囲まれたｐＭＯＳトランジスタ４０と、ガードコンタクトであるＰ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０と、出力端子ＯＵＴとが配置されている。
【００１２】
また、半導体集積回路１０のチップ上面には、電源端子ＶＤＤ及び電源端子ＶＳＳが配置され、電源端子ＶＳＳの近傍には抵抗Ｒ１が配置されている。抵抗Ｒ１は、電流制限抵抗として働き、ポリ抵抗等の材料により形成される。ポリ抵抗はポリシリコンに燐等の不純物を打ち込むことより形成され得る。Ｒ１の抵抗値は、典型的には４００Ωに選択され、最大４８０Ω程度に選択される。具体的には、Ｐ型基板とＮウエルとの間の接合電位差を０．５Ｖとした場合には、１５．５Ｖ／５０ｍＡ＝３１０Ω（ｍｉｎ）となるように選択される。
【００１３】
図４は、図２に示された出力バッファ回路の部分断面を示している。ここで、ｎＭＯＳトランジスタ３０がＰ型基板１１に形成され、これに近接してｐＭＯＳトランジスタ４０がＰ型基板１１に形成されたＮウエル２１に形成されている。
【００１４】
ｎＭＯＳトランジスタ３０は、信号Ｇ（図２参照）が供給されるゲート３１とＮ型領域であるソース３２及びドレイン３３とを含んでいる。ソース３２は電源端子ＶＳＳに接続されドレイン３３は出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタ３０の両側にはＰ型コンタクト１２及びＰ型コンタクト１３がＰ型基板１１上に形成されて電源端子ＶＳＳの電源電位を電流路を介して与えている。Ｐ型コンタクト１２及びＰ型コンタクト１３は、通常、ｎＭＯＳトランジスタ３０を取り囲むようにして連続して形成される。
【００１５】
ｎＭＯＳトランジスタ３０の下方のＰ型基板１１の内部には寄生トランジスタＱ４及びＱ５が寄生的に形成される。寄生トランジスタＱ４は、ソース３２をＮ領域としＰ型基板１１をＰ領域としドレイン３３をＮ領域とすることでＮＰＮ型のトランジスタをなしている。寄生トランジスタＱ５は、ソース３２をＮ領域としＰ型基板１１をＰ領域としＮウエル２１をＮ領域とすることでＮＰＮ型のトランジスタをなしている。
【００１６】
ｐＭＯＳトランジスタ４０は、信号Ｃ（図２参照）が供給されるゲート４１とＰ型領域であるソース４２及びドレイン４３とを含んでいる。ソース４２は出力端子ＯＵＴに接続されドレイン４３は電源端子ＶＤＤに接続されている。ｐＭＯＳトランジスタ４０の両側にはＮ型コンタクト２２及びＮ型コンタクト２３がＮウエル２１上に形成されて電源端子ＶＤＤの電源電位を電流路を介して与えている。Ｎ型コンタクト２２及びＮ型コンタクト２３は、通常、ｐＭＯＳトランジスタ４０を取り囲むようにして連続して形成される。
【００１７】
ｐＭＯＳトランジスタ４０の下方のＮウエル２１の内部には複数の寄生トランジスタＱ１〜Ｑ３及び寄生ダイオードＤ１が寄生的に形成される。寄生トランジスタＱ１は、Ｐ型基板１１をＰ領域としＮウエル２１をＮ領域としドレイン４３をＰ領域とすることでＰＮＰ型のトランジスタをなしている。寄生トランジスタＱ２は、Ｐ型基板１１をＰ領域としＮウエル２１をＮ領域としソース４２をＰ領域とすることでＰＮＰ型のトランジスタをなしている。寄生トランジスタＱ３は、ソース４２をＰ領域としＮウエル２１をＮ領域としドレイン４３をＰ領域とすることでＰＮＰ型のトランジスタをなしている。さらに、寄生ダイオードＤ１は、ドレイン４３をＰ領域としＮ型コンタクト２３をＮ領域とすることでＰＮ型のダイオードをなしている。
【００１８】
さらに、ｎＭＯＳトランジスタ３０とＮウエル２１との距離、好ましくはｎＭＯＳトランジスタ３０のドレイン３３とＮ型コンタクト２２との距離が例えば１０μｍ以上に広げられている。
【００１９】
図４を参照して、第１の実施例における半導体集積回路の電源異常時の動作について説明する。ここで、基準電位として電源端子ＶＳＳを０［Ｖ］に固定し、出力端子ＯＵＴを開放すなわちオープンとし、電源端子ＶＤＤに想定逆電圧として負電位（例えば−１６［Ｖ］）が印加されたとする。
【００２０】
寄生トランジスタＱ１のベース電流が流れるが、抵抗Ｒ１の電圧降下によりＰ型コンタクト１３と電源端子ＶＤＤ間の電位差が低下し、寄生トランジスタＱ１のベース電流は制限される。寄生トランジスタＱ１のベース電流制限に伴い、寄生トランジスタＱ１〜Ｑ５のコレクタ電流も低下する。
【００２１】
以上の第１実施例においては、本発明による半導体集積回路を適用することにより、寄生トランジスタＱ１のベース電流とコレクタ電流が制限され、そして寄生トランジスタＱ２のコレクタ電流が制限され、デバイス破壊が防止される。一方、通常動作時は、ｎＭＯＳトランジスタ３０のソース及びドレインに対し直列に電流制限用の抵抗が入らないため、電流能力等の回路特性に影響を与えることがない。
【００２２】
また、ｎＭＯＳトランジスタ３０とＮウエル２１と対向する部分にＰ型コンタクト１３とＮ型コンタクト２２が挿入されている。これにより、寄生トランジスタＱ１と寄生トランジスタＱ５で構成されるサイリスタ構造をＰ型コンタクト１３で分離し、サイリスタによるｎＭＯＳトランジスタ３０のソースからｐＭＯＳトランジスタ４０のソースに至る経路で大電流が流れるのを防止している。
【００２３】
さらに、ｎＭＯＳトランジスタ３０のドレインとＮ型コンタクト２２との距離が広げられている（例えば１０μｍ以上）。これにより、寄生トランジスタＱ１への基板抵抗が高められ、寄生トランジスタＱ１のコレクタ電流が低減される。また、一般にベース幅が広くなるとバイポーラトランジスタの電流増幅率は低下することから、寄生トランジスタＱ５のベース幅を広げることで寄生トランジスタＱ５の電流増幅率も低減されて大電流を阻止している。
【００２４】
尚、抵抗Ｒ１が電源端子ＶＳＳとＰ型コンタクトとの間の電流路に接続される形態に替えて、抵抗Ｒ１が電源端子ＶＤＤとＮ型コンタクトとの間の電流路に接続される形態も可能である。
【００２５】
＜第２の実施例＞
図５は、第２の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示している。本発明による半導体集積回路１０は、第１の実施例とほぼ同様にして、論理演算回路Ｕ１〜Ｕ７からなる出力イネーブル回路と、ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０とからなる出力バッファ回路とからなる。
【００２６】
本第２の実施例においては、さらに、出力端子ＯＵＴとｎＭＯＳトランジスタ３０のドレインの間の電流路に抵抗Ｒ２が接続され、ｎＭＯＳトランジスタ３０のドレインとｎＭＯＳトランジスタ３０のゲートの間にｎＭＯＳトランジスタ５０が接続され、ｎＭＯＳトランジスタ３０のドレインと論理反転回路（ＩＮＶ）である論理演算回路Ｕ７の入力との間にｎＭＯＳトランジスタ７０が接続されている。ｎＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ７０双方のゲートは電源端子ＶＳＳに接続されている。
【００２７】
図６は、図５に示された回路構成の上面配置例を示している。半導体集積回路１０は、第１の実施例と同様に、例えば４０００μｍ四方のチップとして形成され、そのチップ上面には出力バッファ回路９０が配置されている。出力バッファ回路９０には、Ｎ型コンタクト２２に囲まれたｐＭＯＳトランジスタ４０と、Ｐ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０と、出力端子ＯＵＴとが配置されている。さらに、Ｐ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０に隣接して２つのｎＭＯＳトランジスタ５０及び７０が配置されている。
【００２８】
また、ｎＭＯＳトランジスタ３０の近傍に抵抗Ｒ２が配置されている。抵抗Ｒ２は電流制限抵抗として働き、ポリ抵抗等の材料により形成される。ポリ抵抗はポリシリコンに燐等の不純物を打ち込むことより形成され得る。Ｒ２の抵抗値は、典型的には１１２Ωであり、最大値としては１３４Ωである。具体的には、ｎＭＯＳトランジスタ３０のソース、ドレイン間電位差を０．５Ｖとした場合、最小値として４．５Ｖ／５０ｍＡ＝９０Ωに選択される必要がある。
【００２９】
図７は、図５に示された出力バッファ回路の部分断面を示している。ここで、ｎＭＯＳトランジスタ３０がＰ型基板１１に形成され、これに近接してｐＭＯＳトランジスタ４０がＰ型基板１１に形成されたＮウエル２１に形成されている。ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０と電源端子ＶＳＳ及び電源端子ＶＤＤとの接続関係は基本的に第１の実施例の場合と同様であるが、ｎＭＯＳトランジスタ３０のドレイン３３と出力端子ＯＵＴとの間の電流路に抵抗Ｒ２が挿入されている。また、寄生トランジスタＱ１〜Ｑ５や寄生ダイオードＤ１が寄生的に形成されるのも第１の実施例の場合と同様である。
【００３０】
図７を参照して、第２の実施例における半導体集積回路の電源異常時の動作について説明する。ここで、基準電位として電源端子ＶＳＳを０［Ｖ］に固定し、電源端子ＶＤＤを開放すなわちオープンとし、出力端子ＯＵＴに想定逆電圧として負電位（例では−５［Ｖ］）が印加されたとする。
【００３１】
寄生トランジスタＱ４のベース電流が流れるが、抵抗Ｒ１の電圧降下によりＰ型コンタクト１３と出力端子ＯＵＴ間の電位差が低下し、寄生トランジスタＱ４のベース電流は制限される。寄生トランジスタＱ４のベース電流制限に伴い、寄生トランジスタＱ４のコレクタ電流は低下する。抵抗Ｒ２の追加によりｎＭＯＳトランジスタ３０のドレインと電源端子ＶＳＳとの間の電位差は低下し、寄生トランジスタＱ４のコレクタ電流はさらに低下する。
【００３２】
出力端子ＯＵＴに負電位が印加されると、ｎＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ７０はゲート電位よりソース電位が低くなり、ｎＭＯＳトランジスタ５０とｎＭＯＳトランジスタ７０がオンし、論理演算回路Ｕ７の入力信号Ｆ及びｎＭＯＳトランジスタ３０のゲート入力信号ＧとｎＭＯＳトランジスタ３０のドレインとが同電位になり、ｎＭＯＳトランジスタ３０は確実にオフする。論理演算回路Ｕ７内のｎＭＯＳトランジスタがオフしていないとｎＭＯＳトランジスタ３０のゲート信号ＧはｎＭＯＳトランジスタ５０との分圧になりｎＭＯＳトランジスタ３０が確実にオフしないおそれがあったが、本実施例の構成によりかかる事態を回避している。
【００３３】
以上の第２実施例において、本発明による半導体集積回路を適用することにより、ｎＭＯＳトランジスタ３０のドレインと出力端子ＯＵＴの間に抵抗Ｒ２が挿入されている。これにより、ｎＭＯＳトランジスタ３０及び寄生トランジスタＱ４の電流を制限し、デバイスの熱破壊が防止される。
【００３４】
また、ｎＭＯＳトランジスタ３０のゲートとドレインの間に、ｎＭＯＳトランジスタ５０が追加されている。これにより、出力端子ＯＵＴに異常電圧が印加された場合にもｎＭＯＳトランジスタ５０が導通することで、ｎＭＯＳトランジスタ３０のゲート電位とドレイン電位が同じにされ、ｎＭＯＳトランジスタ３０のオン電流が遮断される。これにより、リード断線もしくは熱破壊をさらに防止することができる。
【００３５】
さらに、論理演算回路Ｕ７の入力とｎＭＯＳトランジスタ３０のドレインの間に、ｎＭＯＳトランジスタ７０が追加されている。これにより、出力端子ＯＵＴに異常電圧が印加された場合にもｎＭＯＳトランジスタ７０が導通することで、論理演算回路Ｕ７内のｎＭＯＳトランジスタはオフし、確実にｎＭＯＳトランジスタ３０のゲート電位とドレイン電位とを同じにしてｎＭＯＳトランジスタ３０のオン電流を遮断することができる。
【産業上の利用可能性】
【００３６】
本発明による半導体集積回路は、デジタル出力回路を例として説明されたが、ボルテージフォロア・アンプ等のアナログ出力回路にも適用可能である。
【図面の簡単な説明】
【００３７】
【図１】負電圧保護の無い一般的なＣＭＯＳ出力回路における異常時の動作を説明している説明図である。
【図２】第１の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示すブロック図である。
【図３】図２に示した回路構成の上面配置例を示す上面図である。
【図４】図２に示した出力バッファ回路の部分断面を示す断面図である。
【図５】第２の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示すブロック図である。
【図６】図５に示した回路構成の上面配置例を示す上面図である。
【図７】図５に示した出力バッファ回路の部分断面を示す断面図である。
【符号の説明】
【００３８】
１０  半導体集積回路
１１  Ｐ型基板
１２、１３  Ｐ型コンタクト
２２、２３  Ｎ型コンタクト
２１  Ｎウエル
３１、４１  ゲート
３０、５０、７０  ｎＭＯＳトランジスタ
３２、４２  ソース
３３、４３  ドレイン
４０  ｐＭＯＳトランジスタ
８０  出力イネーブル回路
９０  出力バッファ回路
Ｄ１  寄生ダイオード
ＯＵＴ  出力端子
Ｑ１〜Ｑ５  寄生トランジスタ
Ｒ１、Ｒ２  抵抗
Ｕ１〜Ｕ７  論理演算回路
ＶＤＤ、ＶＳＳ  電源端子
【図１】
2008282963.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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