(57)【要約】【課題】導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードをとして構成可能な半導体装置およびその製造方法を提供する。【解決手段】第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第１導電型のドレイン領域１２と、高抵抗層（２）の表面近傍に形成された複数の第１ゲート拡散層４と、高抵抗層（２）の表面に、複数の第１ゲート拡散層４上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）（６）と、高抵抗層（２）の表面に、複数の第ｎゲート拡散層（６）間に形成された第１導電型のソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８および第ｎゲート拡散層（６）に設けられたソース電極１０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の高抵抗層と、
前記高抵抗層に設けられた第１導電型のドレイン領域と、
前記高抵抗層の表面近傍に形成された複数の第１ゲート拡散層と、
前記高抵抗層の表面に、前記複数の第１ゲート拡散層上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、
前記高抵抗層の表面に、前記複数の第ｎゲート拡散層間に形成された第１導電型のソース領域と、
前記ドレイン領域に設けられたドレイン電極と、
前記ソース領域および前記第ｎゲート拡散層に設けられたソース電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１ゲート拡散層と、前記第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カラム状に形成された前記第１ゲート拡散層および前記第ｎゲート拡散層（ここで、ｎは２以上の整数）の拡散深さにより定電流値を制御することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
アノードおよびカソードと、
第１導電型の高抵抗層と、
前記高抵抗層に設けられた第１導電型のドレイン領域と、
前記高抵抗層の表面近傍に形成された複数の第１ゲート拡散層と、
前記高抵抗層の表面に、前記複数の第１ゲート拡散層上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、
前記高抵抗層の表面に、前記複数の第ｎゲート拡散層間に形成された第１導電型のソース領域と、
前記ドレイン領域に設けられ，前記アノードに導通するドレイン電極と、
前記ソース領域および前記第ｎゲート拡散層に設けられ，前記カソードに導通するソース電極と
を備えることを特徴とする半導体装置。
【請求項６】
前記第１ゲート拡散層と、前記第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記カラム状に形成された前記第１ゲート拡散層および前記第ｎゲート拡散層（ここで、ｎは２以上の整数）の拡散深さにより定電流値を制御することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項５乃至７のいずれかに記載の半導体装置。
【請求項９】
第１導電型で高抵抗の半導体層を準備する工程と、
前記半導体層に対して、第１導電型のドレイン領域を形成する工程と、
前記半導体層表面に対して、複数の第１ゲート拡散層を形成する工程と、
前記第１ゲート拡散層を形成した前記半導体層表面に対して高抵抗のエピタキシャル成長層を形成する工程と、
前記高抵抗のエピタキシャル成長層を形成した表面に、前記複数の第１ゲート拡散層上に、それぞれ接して複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）を形成する工程と、
前記複数の第ｎゲート拡散層間に第１導電型のソース領域を形成する工程と、
前記ドレイン領域ドレイン電極を形成する工程と、
前記ソース領域および前記第ｎゲート拡散層にソース電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記高抵抗の半導体層は、エピタキシャル成長層であることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、定電流ダイオードをとして構成可能な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
発光ダイオードに一定電流を供給する手段として、定電流ダイオードと呼ばれる半導体装置が用いられている。定電流ダイオードの構造は、例えば、ソース領域とゲート領域とを短絡させた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）として構成することができる（例えば、特許文献１参照）。
【０００３】
特許文献１に開示された定電流ダイオードは、アノードとカソード間の電圧によらず、一定の大きさの電流を流すことが可能である。
【０００４】
しかしながら、定電流ダイオードに流れる電流の大きさは、ｐ型半導体層のアクセプタ濃度、ｎ- 型半導体層の厚さ、およびｐ型半導体層の深さによって決定されため、半導体基板としてのｐ型半導体層を製造する際に添加するアクセプタの濃度に誤差があったり、ｎ-型半導体層を成長させる厚さが不正確であったり、ｐ型半導体層を形成するためにアクセプタを拡散させる深さの精度が十分でなかったりすると、定電流ダイオードを流れる電流値にばらつきを発生しやすいという問題があった。
【０００５】
各拡散処理においては、アクセプタまたはドナーを拡散させる領域を露出させるマスクを配置することと、ドナーまたはアクセプタを打ち込むこととが行われる。このように、拡散処理を繰り返し行う必要があるため、定電流ダイオードの製造効率の向上が阻害されていた。
【特許文献１】特開昭５８−２１８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４は、従来の定電流ダイオードをとして構成可能な半導体装置の模式的断面構造を示し、図５は、従来の半導体装置において、定電流導通状態を説明する模式的断面構造図を示す。
【０００７】
従来の半導体装置は、図４に示すように、第１導電型で高抵抗のエピタキシャル成長層２と、エピタキシャル成長層２を形成する第２導電型の半導体基板２０と、エピタキシャル成長層２の表面に、半導体基板２０に達するまで形成された第２導電型の素子分離領域２４と、エピタキシャル成長層２の表面に形成されたゲート領域１５と、エピタキシャル成長層２にゲート領域１５間に形成された第１導電型のドレイン領域１２と、エピタキシャル成長層２の表面に、ゲート領域１５と素子分離領域２４間に形成された第１導電型のソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８およびゲート領域１５に設けられたソース電極１０と、半導体基板２０に設けられた基板電極２２を備える。ここで、ソース電極１０は、エピタキシャル成長層２の表面上に形成された絶縁層１６を介して、パターニングにより窓開けされたソース領域８およびゲート領域１５に接続している。同様に、ドレイン電極１４は、エピタキシャル成長層２の表面上に形成された絶縁層１６を介して、パターニングにより窓開けされたドレイン領域１２に接続している。
【０００８】
従来の半導体装置は、図５に示すように、ドレイン領域１２をアノード領域、ソース領域８をカソード領域とする定電流ダイオードとして構成されている。すなわち、ソース電極１０によって、ゲート領域１５とソース領域８が短絡された横型の接合型FＦＥＴにおいて、定電流動作が実現されており、アノード端子Ａとカソード端子Ｋ間には、図５中の矢印で示すように、一定電流が導通する。
【０００９】
従来の半導体装置は、図４および図５に示すように、ｐ型の半導体基板２０に対して、ｎ型のエピタキシャル成長層２を形成後、半導体基板２０に達するまでｐ型の素子分離領域２４を形成し、さらに、ｐ型のゲート領域１５を拡散工程により形成する。
【００１０】
この２回目の拡散工程により形成されるｐ型のゲート領域１５の拡散深さによって、ｐ型の半導体基板２０とｐ型のゲート領域１５間のチャネル領域が規定されることから、ソース・ドレイン間を導通する電流値が制御される。
【００１１】
従来の半導体装置の構成では、ｐ型の半導体基板２０の不純物密度、ｎ型のエピタキシャル成長層２の厚さ、２回目のｐ型拡散工程により形成されるｐ型のゲート領域１５の拡散深さなど、チャネル幅を決める要素が多く、面内バラツキが大きく、歩留まりが低くなる。
【００１２】
本発明の目的は、導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードをとして構成可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の請求項１に記載の半導体装置は、第１導電型の高抵抗層と、前記高抵抗層に設けられた第１導電型のドレイン領域と、前記高抵抗層の表面近傍に形成された複数の第１ゲート拡散層と、前記高抵抗層の表面に、前記複数の第１ゲート拡散層上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、前記高抵抗層の表面に、前記複数の第ｎゲート拡散層間に形成された第１導電型のソース領域と、前記ドレイン領域に設けられたドレイン電極と、前記ソース領域および前記第２ゲート拡散層に設けられたソース電極とを備えることを特徴とする。
【００１４】
本発明の請求項２に記載の半導体装置は、前記第１ゲート拡散層と、前記第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする。
【００１５】
本発明の請求項３に記載の半導体装置は、前記カラム状に形成された前記第１ゲート拡散層および前記第ｎゲート拡散層（ここで、ｎは２以上の整数）の拡散深さにより定電流値を制御することを特徴とする。
【００１６】
本発明の請求項４に記載の半導体装置は、請求項１乃至３の内、いずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
【００１７】
本発明の請求項５に記載の半導体装置は、アノードおよびカソードと、第１導電型の高抵抗層と、前記高抵抗層に設けられた第１導電型のドレイン領域と、前記高抵抗層の表面近傍に形成された複数の第１ゲート拡散層と、前記高抵抗層の表面に、前記複数の第１ゲート拡散層上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、前記高抵抗層の表面に、前記複数の第ｎゲート拡散層間に形成された第１導電型のソース領域と、前記ドレイン領域に設けられた前記アノードに導通するドレイン電極と、前記ソース領域および前記第２ゲート拡散層に設けられ、前記カソードに導通するソース電極とを備えることを特徴とする。
【００１８】
本発明の請求項６に記載の半導体装置は、前記第１ゲート拡散層と、前記第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項５に記載の半導体装置。
【００１９】
本発明の請求項７に記載の半導体装置は、請求項６に記載の半導体装置において、前記カラム状に形成された前記第１ゲート拡散層および前記第ｎゲート拡散層（ここで、ｎは２以上の整数）の拡散深さにより定電流値を制御することを特徴とする。
【００２０】
本発明の請求項８に記載の半導体装置は、請求項５乃至７のいずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
【００２１】
本発明の請求項９に記載の半導体装置の製造方法は、第１導電型で高抵抗の半導体層を準備する工程と、前記半導体層に対して、第１導電型のドレイン領域を形成する工程と、前記半導体層表面に対して、複数の第１ゲート拡散層を形成する工程と、前記第１ゲート拡散層を形成した前記半導体層表面に対して高抵抗のエピタキシャル成長層を形成する工程と、前記高抵抗のエピタキシャル成長層を形成した表面に、前記複数の第１ゲート拡散層上に、それぞれ接して複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）を形成する工程と、前記複数の第ｎゲート拡散層間に第１導電型のソース領域を形成する工程と、前記ドレイン領域ドレイン電極を形成する工程と、前記ソース領域および前記第ｎゲート拡散層にソース電極を形成する工程とを備えることを特徴とする。
【００２２】
本発明の請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法において、前記高抵抗の半導体層は、エピタキシャル成長層であることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置およびその製造方法によれば、導通する定電流値のバラツキを抑制するとともに、歩留まり良く低コストで、効率よく製造可能な定電流ダイオードを提供することができる。
【発明を実施するための最良の形態】
【００２４】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２５】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２６】
[第１の実施の形態] 
（素子構造）
図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面構造図であって、図２のＩ−Ｉ線に沿う模式的断面構造図を示す。また、図２は、図１に対応する本発明の第１の実施の形態に係る半導体装置の半導体チップ３０の模式的平面構造図を示す。
【００２７】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第１導電型のドレイン領域１２と、高抵抗層（２）の表面近傍に形成された複数の第１ゲート拡散層４と、高抵抗層（２）の表面に、複数の第１ゲート拡散層４上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、高抵抗層（２）の表面に、複数の第ｎゲート拡散層間に形成された第１導電型のソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８および第ｎゲート拡散層に設けられたソース電極１０とを備える。
【００２８】
ここで、ソース電極１０は、図１に示すように、高抵抗層（２）の表面に形成された絶縁層１６に対して、パターニングにより窓開けした表面上に形成されるソース領域８および第ｎゲート拡散層（ここで、ｎは２以上の整数）に接続している。同様に、ドレイン電極１４は、高抵抗層（２）の表面に形成された絶縁層１６に対して、パターニングにより窓開けした表面上に形成されるドレイン領域１２に接続している。
【００２９】
また、本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１ゲート拡散層４と、第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、高抵抗層（２）中に縦方向にチャネルを形成することを特徴とする。
【００３０】
また、本発明の第１の実施の形態に係る半導体装置は、図１に示すように、アノード端子Ａおよびカソード端子Ｋと、第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第１導電型のドレイン領域１２と、高抵抗層（２）の表面近傍に形成された複数の第１ゲート拡散層４と、高抵抗層（２）の表面に、複数の第１ゲート拡散層４上に、それぞれ接して形成された複数の第ｎゲート拡散層（ここで、ｎは２以上の整数）と、高抵抗層（２）の表面に、複数の第ｎゲート拡散層間に形成された第１導電型のソース領域８と、ドレイン領域１２に設けられ，アノード端子Ａに導通するドレイン電極１４と、ソース領域８および第ｎゲート拡散層に設けられ，カソード端子Ｋに導通するソース電極１０とを備える。
【００３１】
また、本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１ゲート拡散層４と、第ｎゲート拡散層（ここで、ｎは２以上の整数）は、カラム状に形成され、高抵抗層（２）中に縦方向にチャネルを形成することを特徴とする。
【００３２】
また、本発明の第１の実施の形態に係る半導体装置は、図１に示すように、カラム状に形成された第１ゲート拡散層４および第ｎゲート拡散層（ここで、ｎは２以上の整数）の拡散深さにより定電流値を制御することを特徴とする。
【００３３】
また、本発明の第１の実施の形態に係る半導体装置は、図１に示すように、高抵抗層（２）は、エピタキシャル成長層であることを特徴とする。
【００３４】
ここで、ｎが２の場合には、図１に示すように、高抵抗層（２）の表面に、複数の第１ゲート拡散層４上に、それぞれ接して形成された複数の第２ゲート拡散層６を備え、ソース電極１０は、ソース領域８および第２ゲート拡散層６に設けられる。
【００３５】
（製造方法）
図１および図２を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。
【００３６】
（ａ）まず、図１に示すように、第１導電型の高抵抗層（２）の半導体基板を準備する。第１導電型の高抵抗層（２）の半導体基板としては、例えば、ｎ型で不純物密度は、約１０12〜１０14ｃｍ-3程度である。上記第１導電型の高抵抗層（２）の半導体基板に対して、第１導電型のドレイン領域１２を拡散、若しくはイオン注入技術を用いて形成する。不純物添加する原子としては、例えばリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。ドレイン領域１２の拡散深さは、例えば１μｍ〜１０μｍ程度であり、不純物密度は、約１０18〜１０21ｃｍ-3程度である。上記工程によって、ｎ+(１２)ｎ-(２)構造が形成されたが、このような構造は他の方法によっても形成することができる。例えば、ｎ+半導体基板を準備し、この半導体基板に対して、シリコンのエピタキシャル成長によって、所定のｐ厚さの第１導電型の高抵抗層（２）を形成した後、裏面からｎ+半導体基板を薄層化しても良い。
【００３７】
（ｂ）次に、図１に示すように、上記第１導電型の高抵抗層（２）の半導体基板表面に対して、マスク工程およびフォトリソグラフィー工程によって、第１ゲート拡散層４を通常の熱拡散工程若しくはイオン注入工程によって形成する。不純物添加する原子としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを適用することができる。第１ゲート拡散層４の拡散深さは、例えば約１μｍ〜５μｍ程度であり、不純物密度は、約１０18〜１０20ｃｍ-3程度である。
【００３８】
（ｃ）次に、上記第１ゲート拡散層４を形成後、上記第１ゲート拡散層４を形成した上記第１導電型の高抵抗層（２）の半導体基板表面に対して高抵抗のエピタキシャル成長層を形成する。高抵抗のエピタキシャル成長層としては、例えば不純物密度は約１０12〜１０14ｃｍ-3程度である。エピタキシャル成長に伴う高温プロセスによって上記第１ゲート拡散層４同士が繋がらないようにするために、相対的に高不純物密度で第１導電型のエピタキシャル成長層を薄く形成後、上記高抵抗のエピタキシャル成長層を形成しても良い。高不純物密度で第１導電型のエピタキシャル成長層は、例えば厚さ１〜２μｍ程度で、不純物密度として例えば、１０15〜１０19ｃｍ-3程度である。或いはまた、上記相対的に高不純物密度で第１導電型のエピタキシャル成長層を形成する代りに、上記第１ゲート拡散層４間に相対的に高不純物密度で第１導電型の層を拡散、イオン注入若しくは選択エピタキシャル成長によって形成しても良い。
【００３９】
（ｄ）次に、上記高抵抗のエピタキシャル成長層を形成後、上記第１ゲート拡散層４の形成パターン上に対して、第１ゲート拡散層４と同様に、マスク工程およびフォトリソグラフィー工程によって、第２ゲート拡散層６を通常の熱拡散工程若しくはイオン注入工程によって形成する。不純物添加する原子としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを適用することができる。第２ゲート拡散層６の拡散深さは、例えば約１μｍ〜５μｍ程度であり、不純物密度は、約１０18〜１０20ｃｍ-3程度である。結果として、第１ゲート拡散層４および第２ゲート拡散層６が半導体基板に対して縦方向にカラム状に接続される。
【００４０】
尚、上記ゲート拡散若しくはイオン注入工程と、エピタキシャル成長層の形成工程をｎ回（ｎは２以上の整数）繰り返して、カラム状の拡散層を複数段作り込み、チャネルを縦方向に配置することができる。最後に、熱処理を加えてゲート拡散層を、縦方向に深く形成し、この複数段の拡散層の拡散長で縦方向にチャネルを形成する。
【００４１】
（ｅ）次に、図１および図２に示すように、複数の第ｎゲート拡散層間に、マスク工程およびフォトリソグラフィー工程によって、第１導電型のソース領域８を拡散若しくはイオン注入工程によって形成する。ソース領域８の拡散深さは、例えば０．２μｍ〜２μｍ程度であり、不純物添加する原子としては、例えばリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。
【００４２】
（ｆ）次に、ドレイン領域１２に対して、ドレイン電極１４を形成し、ソース領域８および第ｎゲート拡散層に対して、ソース電極１０を形成する。例えば、ソース電極１０及びドレイン電極１４を形成する電極材料および成膜法としては、Ａｌをスパッタリング法又は蒸着法で形成する。
【００４３】
（特性例）
図３は、本発明の第１の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図を示す。
【００４４】
本発明の第１の実施の形態に係る半導体装置においては、ゲート・ソース間を短絡した縦型の接合型ＦＥＴが形成されることから、ドレイン・ソース電流ＩDSは、ＶGS＝０Ｖにおいて、図３に示すように、動作点Ａとして、ＶDSの電圧値をＶ1〜Ｖ2の幅広い範囲にわたって変化させたとしても、一定の飽和電流値ＩSが得られている。すなわち、本発明の第１の実施の形態に係る半導体装置においては、上記チャネル長に伴う直列抵抗によって、アノード・カソード間において、一定電流に制限された電流値を得ることができる。
【００４５】
本発明の半導体装置およびその製造方法によれば、導通する定電流値のバラツキを抑制するとともに、効率よく製造可能な定電流ダイオードを提供することができる。
【００４６】
本発明の半導体装置およびその製造方法によれば、ｐ型不純物（例えば、ボロン）拡散の拡散長だけで、チャネル幅を制御することができるので、電流値の面内バラツキが抑えられる。
【００４７】
また、本発明の半導体装置およびその製造方法によれば、ストライプの数で電流容量を変えることができる。
【００４８】
また、本発明の半導体装置およびその製造方法によれば、ｎ型の半導体基板上にｎ型エピタキシャル成長層を形成すれば良く、ｐ型の半導体基板上にｎ型エピタキシャル成長層を形成する場合に比較して、製造が容易であり、また安価である。
【００４９】
よって、本発明の半導体装置およびその製造方法によれば、歩留まり良く低コストで、定電流ダイオードの製造が可能となる。
【００５０】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５１】
上記のように、本発明の第１の実施の形態に係る半導体装置においては、シリコン材料を適用する場合を例として述べたが、材料としてはシリコンに限定されるものではなく、シリコンカーバイドや、窒化ガリウム系半導体材料、インジウム燐系半導体材料、ガリウム砒素系半導体材料なども適用可能である。またデバイス構造は、縦型に限らず横型に形成しても良い。さらに、電界効果トランジスタのゲート構造として、接合型に限定されず、ＭＩＳ（Metal Insulator Semiconductor）型、ＭＯＳ型（Metal Oxide Semiconductor）、ヘテロ接合ゲート型、２次元電子ガス（２ＤＥＧ:Two Dimensional Electron Gas）型であっても良い。
【００５２】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００５３】
本発明の実施の形態に係る半導体素子は、発光ダイオード（ＬＥＤ）の定電流駆動の用途に適用可能であることから、発光ダイオードの応用装置に内蔵される定電流駆動素子として幅広く適用可能であり、例えば照明装置、携帯電話、道路交通表示装置、自動車・鉄道車両などの移動体装置、サイン・ディスプレイ分野などに幅広く適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】図１に対応する本発明の第１の実施の形態に係る半導体装置の模式的平面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図。
【図４】従来の定電流ダイオードをとして構成可能な半導体装置の模式的断面構造図。
【図５】従来の定電流ダイオードをとして構成可能な半導体装置において、定電流導通状態を説明する模式的断面構造図。
【符号の説明】
【００５５】
２…エピタキシャル成長層
４…第１ゲート拡散層
６…第２ゲート拡散層
８…カソード領域（ソース領域）
１０…カソード電極（ソース電極）
１２…アノード領域（ドレイン領域）
１４…アノード電極（ドレイン電極）
１５…ゲート領域
１６…絶縁層
２０…半導体基板
２２…基板電極
２４…素子分離領域
３０…半導体チップ
【図１】
2008282878.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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