(57)【要約】【課題】同一導電型のトランジスタで構成されたパルス出力回路において、トランジスタのゲート電圧を制御する。【解決手段】クロック入力端子Ａと、スタートパルス入力端子Ｓと、出力端子Ｙとを備えたパルス出力回路であって、クロックＣＫ１を出力端子Ｙに出力するスイッチとして機能するトランジスタＭ５と、トランジスタＭ５のゲート電極と出力端子Ｙとの間に設けられた容量素子Ｃ１と、出力端子Ｙに接地電位を供給するスイッチとして機能するトランジスタＭ６とを備えた出力部１１Ｄと、スタートパルスに基づく電圧をトランジスタＭ５のゲート電極に供給する第１ゲート信号生成部１２Ｄと、出力端子Ｙから出力された出力パルスに基づく電圧をトランジスタＭ６のゲート電極に供給する第２ゲート信号生成部１３Ｃとを備え、出力部１１Ｄは、トランジスタＭ５のゲート電極と接地箇所との間に容量素子Ｃ２が設けられている。【選択図】図６
2008287134.tif 000002
【特許請求の範囲】
【請求項１】
クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記クロック入力端子から入力されたクロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第２のトランジスタのゲート電極に、前記第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、
前記第１ゲート信号生成部は、
それぞれのゲート電極が前記スタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が前記第１のトランジスタに供給され、前記第４のトランジスタの一端の電極が接地していることを特徴とするパルス出力回路。
【請求項２】
クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記クロック入力端子から入力されたクロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第２のトランジスタのゲート電極に、前記第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、
前記出力部は、前記第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられていることを特徴とするパルス出力回路。
【請求項３】
クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記クロック入力端子から入力されたクロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記出力端子から出力された出力パルスに基づく電圧を前記第２のトランジスタのゲート電極に、前記出力パルスとは逆相で供給する第２ゲート信号生成部とを備え、
前記第１ゲート信号生成部は、
それぞれのゲート電極が前記スタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が前記第１のトランジスタに供給され、前記第４のトランジスタの一端の電極が接地していることを特徴とするパルス出力回路。
【請求項４】
クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記クロック入力端子から入力されたクロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記出力端子から出力された出力パルスに基づく電圧を前記第２のトランジスタのゲート電極に、前記出力パルスとは逆相で供給する第２ゲート信号生成部とを備え、
前記出力部は、前記第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられていることを特徴とするパルス出力回路。
【請求項５】
第１クロックを入力する第１クロック入力端子と、前記第１クロックと逆相の第２クロックを入力する第２クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記第１クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記第１クロック入力端子から入力されたクロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記第２クロック入力端子に入力された前記第２クロックに基づく電圧を前記出力端子から出力された出力パルスに基づいて前記第２のトランジスタのゲート電極に供給する第２ゲート信号生成部とを備え、
前記第１ゲート信号生成部は、
それぞれのゲート電極が前記スタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が前記第１のトランジスタに供給され、前記第４のトランジスタの一端の電極が接地していることを特徴とするパルス出力回路。
【請求項６】
第１クロックを入力する第１クロック入力端子と、前記第１クロックと逆相の第２クロックを入力する第２クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記第１クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記第１クロック入力端子から入力された第１クロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第１のトランジスタと、前記第１のトランジスタのゲート電極と前記出力端子との間に設けられた第１の容量素子と、前記出力端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記第２クロック入力端子に入力された前記第２クロックに基づく電圧を前記出力端子から出力された出力パルスに基づいて前記第２のトランジスタのゲート電極に供給する第２ゲート信号生成部とを備え、
前記出力部は、前記第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられていることを特徴とするパルス出力回路。
【請求項７】
第１クロックを入力する第１クロック入力端子と、前記第１クロックと同相でマスク可能な第３クロックを入力する第３クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記第１クロックに同期して出力する転送端子と、スタートパルスに基づく出力パルスを前記第３クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記第１クロック入力端子から入力された第１クロックに基づく電圧を前記転送端子に出力するスイッチとして機能する第１のトランジスタと、前記第３クロック入力端子から入力された第３クロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第５のトランジスタと、前記第１のトランジスタのゲート電極および前記第５のトランジスタのゲート電極と前記転送端子との間に設けられた第１の容量素子と、前記転送端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタと、前記出力端子に接地電位を供給するスイッチとして機能する前記第５のトランジスタと同一導電型の第６のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極および前記第５のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第２のトランジスタのゲート電極および前記第６のトランジスタのゲート電極に、前記第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、
前記第１ゲート信号生成部は、
それぞれのゲート電極が前記スタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が前記第１のトランジスタに供給され、前記第４のトランジスタの一端の電極が接地していることを特徴とするパルス出力回路。
【請求項８】
第１クロックを入力する第１クロック入力端子と、前記第１クロックと同相でマスク可能な第３クロックを入力する第３クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを前記第１クロックに同期して出力する転送端子と、スタートパルスに基づく出力パルスを前記第３クロックに同期して出力する出力端子とを備えたパルス出力回路であって、
前記第１クロック入力端子から入力された第１クロックに基づく電圧を前記転送端子に出力するスイッチとして機能する第１のトランジスタと、前記第３クロック入力端子から入力された第３クロックに基づく電圧を前記出力端子に出力するスイッチとして機能する第５のトランジスタと、前記第１のトランジスタのゲート電極および前記第５のトランジスタのゲート電極と前記転送端子との間に設けられた第１の容量素子と、前記転送端子に接地電位を供給するスイッチとして機能する前記第１のトランジスタと同一導電型の第２のトランジスタと、前記出力端子に接地電位を供給するスイッチとして機能する前記第５のトランジスタと同一導電型の第６のトランジスタとを備えた出力部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第１のトランジスタのゲート電極および前記第５のトランジスタのゲート電極に供給する第１ゲート信号生成部と、
前記スタートパルス入力端子に入力されたスタートパルスに基づく電圧を前記第２のトランジスタのゲート電極および前記第６のトランジスタのゲート電極に、前記第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、
前記出力部は、前記第１のトランジスタのゲート電極および前記第５のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられていることを特徴とするパルス出力回路。
【請求項９】
請求項１〜８のいずれか１項に記載のパルス出力回路を、前段の出力端子が次段のスタートパルス入力端子に接続するように多段に接続したことを特徴とするシフトレジスタ。
【請求項１０】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた電気光学素子とを備えた電気光学装置に用いられる走査線駆動回路であって、
請求項９に記載のシフトレジスタを備え、
前記シフトレジスタを用いて入力信号を転送して生成した複数の出力信号に基づいて、前記複数の走査線を排他的に順次選択する複数の走査信号を生成する、
走査線駆動回路。
【請求項１１】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた電気光学素子とを備えた電気光学装置に用いられるデータ線駆動回路であって、
請求項９に記載のシフトレジスタを備え、
前記シフトレジスタを用いて入力信号を転送して生成した複数の出力信号に基づいて、前記複数のデータ線を排他的に順次選択する複数のデータ線選択信号を生成する、
データ線駆動回路。
【請求項１２】
複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応して設けられた電気光学素子と、
請求項１０に記載の走査線駆動回路又は請求項１１に記載のデータ線駆動回路と、
を備えることを特徴とする電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス出力回路、シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
液晶や有機ＥＬ（エレクトロ・ルミネッセンス）などの電気光学物質の電気光学的な変化を利用して表示を行う電気光学装置は、情報処理機器やテレビジョンなどの表示装置として広く用いられている。電気光学装置には、画素スイッチにより画素を駆動するアクティブ・マトリクス型がある。即ち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成される。また、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオン・オフする薄膜トランジスタなどの画素スイッチが介挿される。一方、電気光学物質を介して画素電極と対向するように対向電極が設けられる。
【０００３】
このような電気光学装置において、走査線駆動回路は、シフトレジスタを備え、複数の走査線を順次選択する走査信号を生成する。このシフトレジスタには、同一導電型のトランジスタで構成され、２相のクロック信号で動作するものがある。例えば、特許文献１には、図１８に示す構成が開示されており、そのタイミングチャートは図１９に示すものとなる。
【０００４】
図１８（Ａ）に示すように、このシフトレジスタはｎ段の単位回路（パルス出力回路）を備え、各単位回路は図１８（Ｂ）に示すように構成される。シフトレジスタは、図１９に示す２相のクロック信号ＣＫ１及びＣＫ２に従って、スタートパルスＳＰを順次シフトして、出力信号ＯＵＴ１〜ＯＵＴｎを出力する。なお、クロック信号ＣＫ１及びＣＫ２、並びにスタートパルスＳＰのハイレベルはＶDD、ローレベルは接地電位ＧＮＤ（０Ｖ）である。
【０００５】
スタートパルスＳＰがハイレベルになると、初段の単位回路においてトランジスタＴｒ１０１がオン状態になるのと同時にトランジスタＴｒ１０４がオン状態となり、ノードβがローレベルになる。すると、トランジスタＴｒ１０２がオフするのでノードαがハイレベル（略ＶDD−Ｖth）になる。ここに、Ｖthはトランジスタの閾値電圧である。ノードαがハイレベルになるとトランジスタＴｒ１０５がオン状態になるので、その後、クロック信号ＣＫ１がハイレベルになると出力信号ＯＵＴ１がハイレベルになる。出力信号ＯＵＴ１が立ち上がる時に容量１０７によりノードαは更に高電位に押し上げられ、トランジスタＴｒ１０５が充分にオンして出力信号ＯＵＴ１はＶDDレベルとなる。
【０００６】
次に、クロック信号ＣＫ１が立ち下がると出力信号ＯＵＴ１も立ち下がりローレベルに戻る。続いて、クロック信号ＣＫ２がハイレベルになると、出力信号ＯＵＴ２が立ち上がる。出力信号ＯＵＴ２が立ち上がると初段のトランジスタＴｒ１０３がオン状態となる。このとき、トランジスタＴｒ１０４がオフ状態になっているので、初段の単位回路のノードβがハイレベルになる。ノードβがハイレベルを維持すればトランジスタＴｒ１０２がオンして、ノードαがローレベルを維持し、トランジスタＴｒ１０５がオフ状態を維持するので、以後のクロック信号ＣＫ１の変化は出力信号ＯＵＴ１には影響しない。以上の動作を繰り返すことによって、スタートパルスＳＰが転送される。
【特許文献１】特開２００４−２２６４２９号公報（図１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、同一導電型のトランジスタを用いて、いわゆる片チャネルで回路を構成する場合、その基本構成であるインバータにおいてＶthによる振幅落ち、準定常的なリーク電流の発生を考慮する必要がある。例えば、図２０（Ａ）に示した回路はＮチャネルのみで構成される基本的なインバータである。本回路においてトランジスタＭ２は、抵抗分が高く常時オンしている。入力ＡがローレベルのときはトランジスタＭ１がオフして出力Ｘはハイレベル側に引かれるが、トランジスタＭ２の閾値電圧（以下、Ｖthと称する）により、出力Ｘは高々ＶDD−Ｖth止まりとなる。入力ＡがハイレベルのときはトランジスタＭ１がオンして出力Ｘはローレベル側に引かれるが、トランジスタＭ２の抵抗分との競合で出力ＸはＧＮＤレベルより少々浮くとともに、トランジスタＭ１、Ｍ２経由のリーク電流が準定常的に流れることになる。
【０００８】
図２０（Ｂ）あるいは図２０（Ｃ）に示すように、入力Ａの逆位相の入力/Ａを用いることによりローレベル出力時の浮き上がりとリーク電流は防ぐことができるが、ハイレベル出力時のＶth落ちは改善されない。そこで、Ｖth落ちを防ぐためには、例えば、図２０（Ｄ）に示すようにダイオードとして機能するトランジスタＭ３と容量Ｃとを用いてブートストラップ回路を構成し、トランジスタＭ２オン時のゲート電圧をＶDD＋Ｖth以上に高めることが必要となる。
【０００９】
図１８（Ｂ）に戻って、トランジスタＴｒ１０５、トランジスタＴｒ１０６、容量１０７で構成される出力段４１はインバータとして捉えることができ、図１９に示したようにノードαとノードβとは、逆位相の関係になる。このため、出力段４１は、図２０（Ｄ）に示した回路と同様のブートストラップ効果を利用した構成となっており、トランジスタＴｒ１０５のオン時には、ゲート電圧となるノードαの電圧は、ＶDD＋Ｖth以上に高められている。
【００１０】
ここで、実際にノードαにかかる電圧は、トランジスタＴｒ１０２がオフすることによる電圧（略ＶDD−Ｖth）に、ＣＫ１のハイレベル電圧（＝ＶDD）を加算した２ＶDD−Ｖthとなる。Ｖth落ちを防ぐためにノードαとして必要な電圧はＶDD＋Ｖthであるから、実際の電圧と必要な電圧との差は、ＶDD−２Ｖthとなる。
【００１１】
一般に、トランジスタにかかる電圧値が定格値を超えると、特性の劣化が加速され故障発生率が高くなることが知られている。このため必要以上のゲート電圧をトランジスタに印加することは好ましくない。さらに、ゲート電圧を簡易な構成で制御することができれば、信頼性の高い回路をコストアップを招くことなく構成することができる。
【００１２】
そこで、本発明は、同一導電型のトランジスタで構成されたパルス出力回路において、トランジスタのゲート電圧を簡易な構成で制御することを課題とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、第１の発明に係るパルス出力回路（例えば、図２のＵａ）は、クロックを入力するクロック入力端子（例えば、図２のＡ）と、スタートパルスを入力するスタートパルス入力端子（例えば、図２のＳ）と、スタートパルスに基づく出力パルスをクロックに同期して出力する出力端子（例えば、図２のＹ）とを備えたパルス出力回路であって、クロック入力端子から入力されたクロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタ（例えば、図２のＭ５）と、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子（例えば、図２のＣ１）と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタ（例えば、図２のＭ６）とを備えた出力部（例えば、図２の１１Ａ）と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部（例えば、図２の１２Ａ）と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第２のトランジスタのゲート電極に、第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部（例えば、図２の１３Ａ）とを備え、第１ゲート信号生成部は、それぞれのゲート電極がスタートパルス入力端子に接続された第３のトランジスタ（例えば、図２のＭ１）および第４のトランジスタ（例えば、図２のＭ８）が直列に接続され、その接続箇所の電圧が第１のトランジスタに供給され、第４のトランジスタの一端の電極が接地している。
【００１４】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第３のトランジスタと第４のトランジスタのオン抵抗の比に応じるため、従来より低い電圧とすることができる。このとき第４のトランジスタの能力を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００１５】
上述した課題を解決するために、第１の発明に係る別態様のパルス出力回路（例えば、図４のＵｂ）は、クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスをクロックに同期して出力する出力端子とを備えたパルス出力回路であって、クロック入力端子から入力されたクロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタと、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部（例えば、図４の１１Ｂ）と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第２のトランジスタのゲート電極に、第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、出力部は、第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子（例えば、図４のＣ２）が設けられている。
【００１６】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第１の容量素子の容量と第２の容量素子の容量との比に応じるため、従来より低い電圧とすることができる。このとき第２の容量素子の容量を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００１７】
上述した課題を解決するために、第２の発明に係るパルス出力回路（例えば、図５のＵｃ）は、クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスをクロックに同期して出力する出力端子とを備えたパルス出力回路であって、クロック入力端子から入力されたクロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタと、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部（例えば、図５の１１Ｃ）と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部（例えば、図５の１２Ｃ）と、出力端子から出力された出力パルスに基づく電圧を第２のトランジスタのゲート電極に、出力パルスとは逆相で供給する第２ゲート信号生成部（例えば、図５の１３Ｃ）とを備え、第１ゲート信号生成部は、それぞれのゲート電極がスタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が第１のトランジスタに供給され、第４のトランジスタの一端の電極が接地している。
【００１８】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第３のトランジスタと第４のトランジスタのオン抵抗の比に応じるため、従来より低い電圧とすることができる。このとき第４のトランジスタの能力を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００１９】
上述した課題を解決するために、第２の発明に係る別態様のパルス出力回路（例えば、図６のＵｄ）は、クロックを入力するクロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスをクロックに同期して出力する出力端子とを備えたパルス出力回路であって、クロック入力端子から入力されたクロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタと、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、出力端子から出力された出力パルスに基づく電圧を第２のトランジスタのゲート電極に、出力パルスとは逆相で供給する第２ゲート信号生成部とを備え、出力部は、第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられている。
【００２０】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第１の容量素子の容量と第２の容量素子の容量との比に応じるため、従来より低い電圧とすることができる。このとき第２の容量素子の容量を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００２１】
上述した課題を解決するために、第３の発明に係るパルス出力回路（例えば、図８のＵｅ）は、第１クロックを入力する第１クロック入力端子（例えば、図８のＡ）と、第１クロックと逆相の第２クロックを入力する第２クロック入力端子（例えば、図８のＵＢ）と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを第１クロックに同期して出力する出力端子とを備えたパルス出力回路であって、第１クロック入力端子から入力されたクロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタと、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部（例えば、図８の１Ｃ）と、第２クロック入力端子に入力された第２クロックに基づく電圧を出力端子から出力された出力パルスに基づいて第２のトランジスタのゲート電極に供給する第２ゲート信号生成部（例えば、図８のＥ）とを備え、第１ゲート信号生成部は、それぞれのゲート電極がスタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が第１のトランジスタに供給され、第４のトランジスタの一端の電極が接地している。
【００２２】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第３のトランジスタと第４のトランジスタのオン抵抗の比に応じるため、従来より低い電圧とすることができる。このとき第４のトランジスタの能力を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００２３】
上述した課題を解決するために、第３の発明に係る別態様のパルス出力回路（例えば、図９のＵｆ）は、第１クロックを入力する第１クロック入力端子と、第１クロックと逆相の第２クロックを入力する第２クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを第１クロックに同期して出力する出力端子とを備えたパルス出力回路であって、第１クロック入力端子から入力された第１クロックに基づく電圧を出力端子に出力するスイッチとして機能する第１のトランジスタと、第１のトランジスタのゲート電極と出力端子との間に設けられた第１の容量素子と、出力端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタとを備えた出力部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極に供給する第１ゲート信号生成部と、第２クロック入力端子に入力された第２クロックに基づく電圧を出力端子から出力された出力パルスに基づいて第２のトランジスタのゲート電極に供給する第２ゲート信号生成部とを備え、出力部は、第１のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられている。
【００２４】
この発明によれば、スタートパルスが入力された際に第１のトランジスタのゲートにかかる電圧は、第１の容量素子の容量と第２の容量素子の容量との比に応じるため、従来より低い電圧とすることができる。このとき第２の容量素子の容量を調整することにより、第１のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００２５】
上述した課題を解決するために、第４の発明に係るパルス出力回路（例えば、図１１のＵｇ）は、第１クロックを入力する第１クロック入力端子（例えば、図１１のＡ）と、第１クロックと同相でマスク可能な第３クロックを入力する第３クロック入力端子（例えば、図１１のＰ）と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを第１クロックに同期して出力する転送端子（例えば、図１１のＹ）と、スタートパルスに基づく出力パルスを第３クロックに同期して出力する出力端子（例えば、図１１のＯ）とを備えたパルス出力回路であって、第１クロック入力端子から入力された第１クロックに基づく電圧を転送端子に出力するスイッチとして機能する第１のトランジスタと、第３クロック入力端子から入力された第３クロックに基づく電圧を出力端子に出力するスイッチとして機能する第５のトランジスタ（例えば、図１１のＭ１１）と、第１のトランジスタのゲート電極および第５のトランジスタのゲート電極と転送端子との間に設けられた第１の容量素子と、転送端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタと、出力端子に接地電位を供給するスイッチとして機能する第５のトランジスタと同一導電型の第６のトランジスタ（例えば、図１１のＭ１２）とを備えた出力部（例えば、図１１の１１Ｇ）と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極および第５のトランジスタのゲート電極に供給する第１ゲート信号生成部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第２のトランジスタのゲート電極および第６のトランジスタのゲート電極に、第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、第１ゲート信号生成部は、それぞれのゲート電極がスタートパルス入力端子に接続された第３のトランジスタおよび第４のトランジスタが直列に接続され、その接続箇所の電圧が第１のトランジスタに供給され、第４のトランジスタの一端の電極が接地している。
【００２６】
この発明によれば、スタートパルスが入力された際に第１のトランジスタおよび第５のトランジスタのゲートにかかる電圧は、第３のトランジスタと第４のトランジスタのオン抵抗の比に応じるため、従来より低い電圧とすることができる。このとき第４のトランジスタの能力を調整することにより、第１のトランジスタおよび第５のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００２７】
上述した課題を解決するために、第４の発明に係る別態様のパルス出力回路（例えば、図１３のＵｈ）は、第１クロックを入力する第１クロック入力端子と、第１クロックと同相でマスク可能な第３クロックを入力する第３クロック入力端子と、スタートパルスを入力するスタートパルス入力端子と、スタートパルスに基づく出力パルスを第１クロックに同期して出力する転送端子と、スタートパルスに基づく出力パルスを第３クロックに同期して出力する出力端子とを備えたパルス出力回路であって、第１クロック入力端子から入力された第１クロックに基づく電圧を転送端子に出力するスイッチとして機能する第１のトランジスタと、第３クロック入力端子から入力された第３クロックに基づく電圧を出力端子に出力するスイッチとして機能する第５のトランジスタと、第１のトランジスタのゲート電極および第５のトランジスタのゲート電極と転送端子との間に設けられた第１の容量素子と、転送端子に接地電位を供給するスイッチとして機能する第１のトランジスタと同一導電型の第２のトランジスタと、出力端子に接地電位を供給するスイッチとして機能する第５のトランジスタと同一導電型の第６のトランジスタとを備えた出力部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第１のトランジスタのゲート電極および第５のトランジスタのゲート電極に供給する第１ゲート信号生成部と、スタートパルス入力端子に入力されたスタートパルスに基づく電圧を第２のトランジスタのゲート電極および第６のトランジスタのゲート電極に、第１ゲート信号生成部とは逆相で供給する第２ゲート信号生成部とを備え、出力部は、第１のトランジスタのゲート電極および第５のトランジスタのゲート電極と接地箇所との間に第２の容量素子が設けられている。
【００２８】
この発明によれば、スタートパルスが入力された際に第１のトランジスタおよび第５のトランジスタのゲートにかかる電圧は、第１の容量素子の容量と第２の容量素子の容量との比に応じるため、従来より低い電圧とすることができる。このとき第２の容量素子の容量を調整することにより、第１のトランジスタおよび第５のトランジスタのゲートにかかる電圧を簡易な構成で制御することができる。
【００２９】
次に、本発明に係るシフトレジスタは、上述のパルス出力回路を、前段の出力端子が次段のスタートパルス入力端子に接続するように多段に接続したものである。
【００３０】
次に、本発明に係る走査線駆動回路は、複数の走査線と、複数のデータ線と、走査線とデータ線との交差に対応して設けられた電気光学素子とを備えた電気光学装置に用いられるものであって、上述したシフトレジスタを備え、シフトレジスタを用いて入力信号を転送して生成した複数の出力信号に基づいて、複数の走査線を排他的に順次選択する複数の走査信号を生成する。
【００３１】
次に、本発明に係るデータ線駆動回路は、複数の走査線と、複数のデータ線と、走査線とデータ線との交差に対応して設けられた電気光学素子とを備えた電気光学装置に用いられるものであって、上述したシフトレジスタを備え、シフトレジスタを用いて入力信号を転送して生成した複数の出力信号に基づいて、複数のデータ線を排他的に順次選択する複数のデータ線選択信号を生成する。
【００３２】
次に、本発明に係る電気光学装置によれば、複数の走査線と、複数のデータ線と、走査線とデータ線との交差に対応して設けられた電気光学素子と、上述した走査線駆動回路又は上述したデータ線駆動回路とを備える。
【００３３】
次に、本発明に係る電子機器は、上述した電気光学装置を備える。このような電子機器としては、例えば、携帯情報端末、携帯電話機、ノート型コンピュータ、ビデオカメラ、及びプロジェクタなどが該当する。
【発明を実施するための最良の形態】
【００３４】
＜１．第１実施形態＞
＜１−１：シフトレジスタおよび単位回路の第１の態様＞
まず、本発明に係るシフトレジスタ１について説明する。このシフトレジスタ１は、同一導電型のトランジスタで構成され、２相のクロック信号ＣＫ１及びＣＫ２に従ってスタートパルスＳＴＶを順次転送する。
【００３５】
図１にシフトレジスタ１のブロック図を示し、図２に単位回路Ｕａ（Ｕａ１〜Ｕａｎ）の回路図を示す。図１に示すようにシフトレジスタ１は、ｎ個の単位回路Ｕａ１、Ｕａ２、…、Ｕａｎを備える。単位回路Ｕａは、クロック入力端子Ａ、セット端子Ｓ、リセット端子Ｒ、および出力端子Ｙを備える。そして、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２がｎ個の単位回路Ｕａ１〜Ｕａｎに交互に供給される。
【００３６】
図２に示すように単位回路Ｕａは、出力部１１Ａ、第１ゲート信号生成部１２Ａ、及び第２ゲート信号生成部１３Ａを備える。出力部１１Ａは、クロック入力端子Ａと接地電位ＧＮＤとの間に出力端子Ｙを挟んで直列に接続されたトランジスタＭ５及びトランジスタＭ６を有し、さらに出力端子ＹとトランジスタＭ５のゲートとの間に設けられた容量素子Ｃ１を備える。トランジスタＭ５はクロック入力端子Ａに供給されるクロック信号を出力端子Ｙに出力するスイッチング素子として機能する一方、トランジスタＭ６は出力端子Ｙに接地電位ＧＮＤを供給するスイッチング素子として機能する。図中のノードαの電位は、トランジスタＭ５のゲート電圧となり、ノードβの電位は、トランジスタＭ６のゲート電圧となる。
【００３７】
第１ゲート信号生成部１２Ａは、セット端子Ｓに供給される信号に基づいてトランジスタＭ５のゲートに供給する第１ゲート信号を生成する。詳細には、第１ゲート信号生成部１２Ａは、従来と同様に、ドレイン、ゲートがそれぞれ電源電位ＶDD、セット端子Ｓに電気的に接続され、ソースがノードαに電気的に接続されたトランジスタＭ１と、ドレインがノードαに電気的に接続され、ソースが接地され、ゲートがノードβに電気的に接続されたトランジスタＭ２とを備える。さらに本態様では、第１ゲート信号生成部１２Ａは、トランジスタＭ２と並列に接続され、ゲートがセット端子Ｓに電気的に接続されたトランジスタＭ８を備えている。
【００３８】
第２ゲート信号生成部１３Ａは、セット端子Ｓに供給される信号とリセット端子Ｒに供給される信号とに基づいてトランジスタＭ６のゲートに供給する第２ゲート信号を生成する。詳細には、第２ゲート信号生成部１３Ａは、電源電位ＶDDと接地電位ＧＮＤとの間にノードβを挟んで直列に接続されたトランジスタＭ３及びトランジスタＭ４を備えている。トランジスタＭ３のゲートはリセット端子Ｒと電気的に接続され、トランジスタＭ４のゲートはセット端子Ｓと電気的に接続され、トランジスタＭ３とトランジスタＭ４との接続ノードβがトランジスタＭ６のゲートと電気的に接続される。
【００３９】
以上の構成において、セット端子ＳがハイレベルとなるとトランジスタＭ１、トランジスタＭ４とともにトランジスタＭ８もオンとなる。トランジスタＭ４がオンになったことによりノードβがローレベルになり、トランジスタＭ２がオフになると、ノードαの電位は、電源電圧ＶDDと、トランジスタＭ１とトランジスタＭ８のオン抵抗比とで決定される。このためノードαの電位は、電源電圧ＶDDとＶthとで決定されていた従来の電圧より低いレベルにすることができる。
【００４０】
ノードαがハイレベルとなり、トランジスタＭ５がオンとなった状態で、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、容量素子Ｃ１によりノードαの電位はさらに高電位に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００４１】
このとき実際にノードαにかかる電圧は、トランジスタＭ８を追加したことによる電圧降下分をＶct1とすると、ノードαがハイレベルになったことによる（略ＶDD−Ｖth−Ｖct1）と、ＣＫ１のハイレベル電圧（＝ＶDD）を加算した２ＶDD−Ｖth−Ｖct1となる。Ｖct1は、トランジスタＭ１とトランジスタＭ８のオン抵抗比で決定されるため、トランジスタＭ１とトランジスタＭ８、特に新たに追加したトランジスタＭ８の能力を調整することで、必要電圧ＶDD＋Ｖthを確保した状態（つまり、Ｖct＜ＶDD−２Ｖth）で、ノードαの電圧、すなわち、トランジスタＭ５のゲート電圧を制御することができる。
【００４２】
図３に示すシフトレジスタ１のタイミングチャートを参照して、動作を説明する。スタートパルスＳＴＶがハイレベルになると、トランジスタＭ１とトランジスタＭ４とがオン状態になるのと同時にトランジスタＭ８がオンとなる。トランジスタＭ４がオンしたことにより、ノードβがローレベルになる。すると、トランジスタＭ２がオフするのでノードαがハイレベルになる。このときの電圧は、トランジスタＭ８がオンとなっているため、上述のように（略ＶDD−Ｖth−Ｖct1）である。ノードαがハイレベルになるとトランジスタＭ５がオンするので、その後、クロック信号ＣＫ１がハイレベルになると出力信号Ｙ１がハイレベルになる。出力信号Ｙ１が立ち上がる時に容量素子Ｃ１によりノードαは更に高電位に押し上げられ、トランジスタＭ５が十分にオンして出力信号Ｙ１はＶDDレベルとなる。このときのノードαの電圧は、上述のように（略２ＶDD−Ｖth−Ｖct1）である。
【００４３】
次に、クロック信号ＣＫ１が立ち下がると出力信号Ｙ１も立ち下がりローレベルに戻る。続いて、クロック信号ＣＫ２がハイレベルになると、出力信号Ｙ２が立ち上がる。出力信号Ｙ２が立ち上がると、リセット端子Ｒを介して初段のトランジスタＭ３がオン状態となる。このとき、トランジスタＭ４がオフ状態になっているので、初段の単位回路のノードβがハイレベルになる。ノードβがハイレベルを維持すればトランジスタＭ２がオン状態を保ち、ノードαがローレベルを維持し、トランジスタＭ５がオフ状態を維持するので、以後のクロック信号ＣＫ１の変化は出力信号Ｙには影響しない。以上の動作を繰り返すことによって、スタートパルスＳＴＶが転送される。
【００４４】
なお、トランジスタＭ１〜Ｍ６、Ｍ８がＮチャネル型である場合、第１クロック信号ＣＫ１及びＣＫ２は、図３に示すように、ハイレベルの期間が重ならない２相の信号であることが好ましい。即ち、第１クロック信号ＣＫ１のハイレベル期間は第２クロック信号ＣＫ２のローレベル期間に含まれ、第２クロック信号ＣＫ２のハイレベル期間は第１クロック信号ＣＫ１のローレベル期間に含まれる。
＜１−２：単位回路の第２の態様＞
上述した実施形態の単位回路Ｕａの替わりに図４に示す単位回路Ｕｂを採用してもよい。単位回路Ｕｂは、出力部１１Ｂにおいて、トランジスタＭ５のゲートと接地電位ＧＮＤとの間に容量素子Ｃ２を備える。一方、第１ゲート信号生成部１２Ｂにおいて、トランジスタＭ８を用いずに、従来と同様の構成となっている。また、第２ゲート信号生成部１３Ａも従来と同様の構成となっている。
【００４５】
以上の構成において、セット端子ＳがハイレベルとなるとトランジスタＭ１とともにトランジスタＭ４がオンとなる。トランジスタＭ４がオンになったことによりノードβがローレベルになり、トランジスタＭ２がオフになると、ノードαがハイレベルとなる。このときの電位は、従来と同様に（略ＶDD−Ｖth）である。ノードαがハイレベルとなり、トランジスタＭ５がオンとなった状態で、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、ノードαの電位は、容量素子Ｃ１により、さらに高電位に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００４６】
このときのノードαの電圧は、容量素子Ｃ１の容量と容量素子Ｃ２の容量との比により決定される。すなわち、電荷が容量素子Ｃ１と容量素子Ｃ２との間で再分配されるため、従来よりも低い電圧値となる。これにより、容量素子Ｃ１と容量素子Ｃ２、特に新たに追加した容量素子Ｃ２の容量を調整することでトランジスタＭ５のゲート電圧を制御することができる。
なお、この例では、容量素子Ｃ２の一端には接地電位ＧＮＤを供給したが、容量素子Ｃ２は電荷の再分配によって、ノードαの電圧を低下させるため用いられるので、容量素子Ｃ２の一端に供給される電位は、電源電圧ＶDDより低い固定電位であればよい。
【００４７】
＜２．第２実施形態＞
＜２−１：単位回路の第１の態様＞
第２実施形態のシフトレジスタは、図１に示した第１実施形態のシフトレジスタと同様の構成とすることができる。図５に、第２実施形態の単位回路Ｕｃ（Ｕｃ１〜Ｕｃｎ）の回路図を示す。本図に示すように単位回路Ｕｃは、出力部１１Ｃ、第１ゲート信号生成部１２Ｃ、及び第２ゲート信号生成部１３Ｃを備える。出力部１１Ｃは、クロック入力端子Ａと接地電位ＧＮＤとの間に出力端子Ｙを挟んで直列に接続されたトランジスタＭ５及びトランジスタＭ６を有し、さらに出力端子ＹとトランジスタＭ５のゲートとの間に設けられた容量素子Ｃ１を備える。トランジスタＭ５はクロック入力端子Ａに供給されるクロック信号を出力端子Ｙに出力するスイッチング素子として機能する一方、トランジスタＭ６は出力端子Ｙに接地電位ＧＮＤを供給するスイッチング素子として機能する。図中のノードαの電位は、トランジスタＭ５のゲート電圧となり、ノードβの電位は、トランジスタＭ６のゲート電圧となる。
【００４８】
第１ゲート信号生成部１２Ｃは、セット端子Ｓに供給される信号とリセット端子Ｒに供給される信号とに基づいてトランジスタＭ５のゲートに供給する第１ゲート信号を生成する。詳細には、第１ゲート信号生成部１２Ｃは、セット端子Ｓにダイオード接続され、ソースがノードαに電気的に接続されたトランジスタＭ１と、ドレインがノードαに電気的に接続され、ソースが接地され、ゲートがリセット端子Ｒに電気的に接続されたトランジスタＭ２と、トランジスタＭ２と並列に接続され、ゲートがセット端子Ｓに電気的に接続されたトランジスタＭ８とを備えている。
【００４９】
第２ゲート信号生成部１３Ｃは、出力端子Ｙに供給される信号に基づいてトランジスタＭ６のゲートに供給する第２ゲート信号を生成する。詳細には、第２ゲート信号生成部１３Ｃは、電源電位ＶDDにダイオード接続されたトランジスタＭ３と、ノードβを挟んでトランジスタＭ３直列に接続され、ゲートが出力端子Ｙと電気的に接続され、ソースが接地されたトランジスタＭ４とを備えている。ノードβは、ダイオード接続されたトランジスタＭ３により、通常はハイレベル（略ＶDD−Ｖth）になっている。このため、通常時において、トランジスタＭ６はオンとなり、出力端子Ｙはローレベル出力となっている。ここで、トランジスタＭ３のオン抵抗をＭ４より十分高く設定することにより、自段の出力信号Ｙがハイレベルの間のみ、ノードβはローレベルになる。
【００５０】
以上の構成において、セット端子Ｓがハイレベルとなると、トランジスタＭ８がオンになり、ダイオード接続されたトランジスタＭ１を経由して、ノードαがハイレベルとなり、トランジスタＭ１とトランジスタＭ８の抵抗の比で決定される電位（略ＶDD−Ｖth−Ｖct1）になる。このとき、次段の出力信号Ｙ（自段のリセット端子Ｒ）はローレベルであるから、トランジスタＭ２はオフしている。ノードαがハイレベルになると、トランジスタＭ５がオンするので、その後、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、出力信号Ｙはハイレベルになる。すると、容量素子Ｃ１によりノードαの電位はさらに高電位（２ＶDD−Ｖth−Ｖct1）に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００５１】
出力信号Ｙがハイレベルになると、トランジスタＭ４がオンになり、ノードβはローレベルに落ち、トランジスタＭ６がオフする。その後、入力端子Ａのクロック信号ＣＫ１がローレベルに下がると出力信号Ｙもローレベルに落ちる。続いて次段に入力されるクロック信号ＣＫ２がハイレベルになると、次段の出力信号Ｙ（自段のリセット信号Ｒ）が立ち上がり、自段のトランジスタＭ２がオンになる。このときセット端子Ｓはローレベルに落ちているため、ノードαはローレベルに戻る。ノードαには電源電圧からのリーク経路がないため、以降は０Ｖを保ち、トランジスタＭ５がオフを維持するので、その後のクロック信号ＣＫ１の変化は出力信号Ｙに影響しない。このようにしてスタートパルスＳＴＶが順次転送される。
【００５２】
このように、本実施形態においてもＶct1は、トランジスタＭ１とトランジスタＭ８のオン抵抗比で決定されるため、トランジスタＭ１とトランジスタＭ８、特に新たに追加したトランジスタＭ８の能力を調整することで、必要電圧ＶDD＋Ｖthを確保した状態（つまり、Ｖct＜ＶDD−２Ｖth）で、ノードαの電圧、すなわち、トランジスタＭ５のゲート電圧を制御することができる。
【００５３】
また、本回路は、トランジスタＭ３が常時オンしているので、出力信号Ｙがアクティブになった時だけノードβがローレベルとなるが、それ以外の期間はノードβは安定してハイレベルになる。したがって、閾値電圧Ｖthが大幅に下がった場合でも誤動作しないという長所がある。なお、出力信号Ｙがハイレベルになった時に電源ＶDDからトランジスタＭ３及びトランジスタＭ４を経由して接地電位ＧＮＤに貫通電流が流れるが、トランジスタＭ３の駆動能力を極力小さくすることで実用上の問題は無い。
【００５４】
＜２−２：単位回路の第２の態様＞
上述した実施形態の単位回路Ｕｃの替わりに図６に示す単位回路Ｕｄを採用してもよい。単位回路Ｕｄは、出力部１１Ｄにおいて、トランジスタＭ５のゲートと接地電位ＧＮＤとの間に容量素子Ｃ２を備える。一方、第１ゲート信号生成部１２Ｄにおいて、トランジスタＭ８を備えない構成となっている。また、第２ゲート信号生成部１３Ｃは第１の態様と同様の構成となっている。
【００５５】
以上の構成において、セット端子Ｓがハイレベルになると、ダイオード接続されたＭ１を経由してノードαがハイレベル（略ＶDD−Ｖth）になる。このとき、次段の出力信号Ｙ（自段のリセット端子Ｒ）はローレベルであるから、トランジスタＭ２はオフしている。ノードαがハイレベルになると、トランジスタＭ５がオンするので、その後、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、ノードαの電位は、容量素子Ｃ１により、さらに高電位に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００５６】
このときのノードαの電圧は、容量素子Ｃ１の容量と容量素子Ｃ２の容量との比により決定される。すなわち、電荷が容量素子Ｃ１と容量素子Ｃ２との間で再分配されるため、従来よりも低い電圧値となる。これにより、容量素子Ｃ１と容量素子Ｃ２、特に容量素子Ｃ２の容量を調整することでトランジスタＭ５のゲート電圧を制御することができる。
なお、この例では、容量素子Ｃ２の一端には接地電位ＧＮＤを供給したが、容量素子Ｃ２は電荷の再分配によって、ノードαの電圧を低下させるため用いられるので、容量素子Ｃ２の一端に供給される電位は、電源電圧ＶDDより低い固定電位であればよい。
【００５７】
＜３．第３実施形態＞
＜３−１：シフトレジスタと単位回路の第１の態様＞
第３実施形態に係るシフトレジスタ２について説明する。このシフトレジスタ２は、同一導電型のトランジスタで構成され、２相のクロック信号ＣＫ１及びＣＫ１とは逆相のＣＫ２に従ってスタートパルスＳＴＶを順次転送する。
【００５８】
図７にシフトレジスタ２のブロック図を示し、図８に単位回路Ｕｅ（Ｕｅ１〜Ｕｅｎ）の回路図を示す。図７に示すようにシフトレジスタ２は、ｎ個の単位回路Ｕｅ１、Ｕｅ２、…、Ｕｅｎを備える。単位回路Ｕｅは、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とのうち一方が供給されるクロック入力端子Ａ、第１クロック信号ＣＫ１と第２クハイレベルロック信号ＣＫ２とのうち他方が供給されるクロック入力端子Ｂ、セット端子Ｓ、リセット端子Ｒ、および出力端子Ｙを備える。セット端子Ｓの論理レベルがハイレベル（この例ではＶDD）になると、クロック入力端子Ａに供給されている信号がハイレベルとなった時に、出力信号Ｙの論理レベルはハイレベルとなり、リセット端子Ｓの論理レベルがハイレベルになると、出力信号Ｙの論理レベルはローレベルになる。
【００５９】
図８に示すように単位回路Ｕｅは、出力部１１Ｃ、第１ゲート信号生成部１２Ｃ、及び第２ゲート信号生成部１３Ｅを備える。出力部１１Ｃは、クロック入力端子Ａと接地電位ＧＮＤとの間に出力端子Ｙを挟んで直列に接続されたトランジスタＭ５及びトランジスタＭ６を有し、さらに出力端子ＹとトランジスタＭ５のゲートとの間に設けられた容量素子Ｃ１を備える。トランジスタＭ５はクロック入力端子Ａに供給されるクロック信号を出力端子Ｙに出力するスイッチング素子として機能する一方、トランジスタＭ６は出力端子Ｙに接地電位ＧＮＤを供給するスイッチング素子として機能する。図中のノードαの電位は、トランジスタＭ５のゲート電圧となり、ノードβの電位は、トランジスタＭ６のゲート電圧となる。
【００６０】
第１ゲート信号生成部１２Ｃは、セット端子Ｓに供給される信号とリセット端子Ｒに供給される信号とに基づいてトランジスタＭ５のゲートに供給する第１ゲート信号を生成する。詳細には、第１ゲート信号生成部１２Ｃは、セット端子Ｓにダイオード接続され、ソースがノードαに電気的に接続されたトランジスタＭ１と、ドレインがノードαに電気的に接続され、ソースが接地され、ゲートがリセット端子Ｒに電気的に接続されたトランジスタＭ２と、トランジスタＭ２と並列に接続され、ゲートがセット端子Ｓに電気的に接続されたトランジスタＭ８とを備えている。
【００６１】
第２ゲート信号生成部１３Ｅは、クロック入力端子Ｂに供給されるクロック信号と出力端子Ｙに供給される信号とに基づいてトランジスタＭ６のゲートに供給する第２ゲート信号を生成する。詳細には、第２ゲート信号生成部１３Ｅは、ドレインが電源電位ＶDDに電気的に接続され、ゲートがクロック入力端子Ｂに電気的に接続されたトランジスタＭ３と、ノードβを挟んでトランジスタＭ３直列に接続され、ゲートが出力端子Ｙと電気的に接続され、ソースが接地されたトランジスタＭ４とを備えている。
【００６２】
ノードβは、クロック入力端子Ｂに入力されるクロック信号ＣＫ２によりトランジスタＭ３が繰り返しオンになるため、通常はハイレベル（略ＶDD−Ｖth）になっている。このため、通常時において、トランジスタＭ６はオンとなり、出力端子Ｙはローレベル出力となっている。ここで、トランジスタＭ３のオン抵抗をＭ４より十分高く設定することにより、自段の出力信号Ｙがハイレベルの間のみ、ノードβはローレベルになる。
【００６３】
以上の構成において、セット端子Ｓがハイレベルとなると、トランジスタＭ８がオンになり、ダイオード接続されたトランジスタＭ１を経由して、ノードαがハイレベルになり、トランジスタＭ１とトランジスタＭ８の抵抗の比で決定される電位（略ＶDD−Ｖth−Ｖct1）になる。このとき、次段の出力信号Ｙ（自段のリセット端子Ｒ）はローレベルであるから、トランジスタＭ２はオフしている。ノードαがハイレベルになると、トランジスタＭ５がオンするので、その後、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、出力信号Ｙはハイレベルになる。すると、容量素子Ｃ１によりノードαの電位はさらに高電位（２ＶDD−Ｖth−Ｖct1）に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００６４】
出力信号Ｙがハイレベルになると、トランジスタＭ４がオンになり、ノードβはローレベルに落ち、トランジスタＭ６がオフする。その後、入力端子Ａのクロック信号ＣＫ１がローレベルに下がると出力信号Ｙもローレベルに落ちる。続いて次段に入力されるクロック信号ＣＫ２がハイレベルになると、次段の出力信号Ｙ（自段のリセット信号Ｒ）が立ち上がり、自段のトランジスタＭ２がオンになる。このときセット端子Ｓはローレベルに落ちているため、ノードαはローレベルに戻る。ノードαには電源電圧からのリーク経路がないため、以降は０Ｖを保ち、トランジスタＭ５がオフを維持するので、その後のクロック信号ＣＫ１の変化は出力信号Ｙに影響しない。このようにしてスタートパルスＳＴＶが順次転送される。
【００６５】
このように、本実施形態においてもＶct1は、トランジスタＭ１とトランジスタＭ８のオン抵抗比で決定されるため、トランジスタＭ１とトランジスタＭ８、特にトランジスタＭ８の能力の調整することで、必要電圧ＶDD＋Ｖthを確保した状態（つまり、Ｖct＜ＶDD−２Ｖth）で、ノードαの電圧、すなわち、トランジスタＭ５のゲート電圧を制御することができる。本回路は、第２実施形態で示した回路に比べて低いＶthに対する安定性はやや劣るが、第２実施形態で生じるトランジスタＭ４のオン時のトランジスタＭ３、トランジスタＭ４経由のリーク電流が発生しないという長所を有している。
【００６６】
＜３−２：単位回路の第２の態様＞
上述した実施形態の単位回路Ｕｅの替わりに図９に示す単位回路Ｕｆを採用してもよい。単位回路Ｕｆは、出力部１１Ｄにおいて、トランジスタＭ５のゲートと接地電位ＧＮＤとの間に容量素子Ｃ２を備える。一方、第１ゲート信号生成部１２Ｄにおいて、トランジスタＭ８は備えない構成となっている。また、第２ゲート信号生成部１３Ｅは第１の態様と同様の構成となっている。
【００６７】
以上の構成において、セット端子Ｓがハイレベルとなるとダイオード接続されたＭ１を経由してノードαがハイレベル（略ＶDD−Ｖth）になる。このとき、次段の出力信号Ｙ（自段のリセット端子Ｒ）はローレベルであるから、トランジスタＭ２はオフしている。ノードαがハイレベルになると、トランジスタＭ５がオンするので、その後、入力端子Ａのクロック信号ＣＫ１がハイレベルになると、ノードαの電位は、容量素子Ｃ１により、さらに高電位に押し上げられ、トランジスタＭ５は十分にオンして、出力信号ＹはＶDDとなる。
【００６８】
このときのノードαの電圧は、容量素子Ｃ１の容量と容量素子Ｃ２の容量との比により決定される。すなわち、電荷が容量素子Ｃ１と容量素子Ｃ２との間で再分配されるため、従来よりも低い電圧値となる。これにより、容量素子Ｃ１と容量素子Ｃ２、特に容量素子Ｃ２の容量を調整することでトランジスタＭ５のゲート電圧を制御することができる。
なお、この例では、容量素子Ｃ２の一端には接地電位ＧＮＤを供給したが、容量素子Ｃ２は電荷の再分配によって、ノードαの電圧を低下させるため用いられるので、容量素子Ｃ２の一端に供給される電位は、電源電圧ＶDDより低い固定電位であればよい。
【００６９】
＜４．第４実施形態＞
＜４−１：シフトレジスタと単位回路の第１の態様＞
第４実施形態に係るシフトレジスタ３について説明する。このシフトレジスタ３は、同一導電型のトランジスタで構成され、２相のクロック信号ＣＫ１及びＣＫ２に従ってスタートパルスＳＴＶを順次転送する。本実施形態は、部分表示クロック信号を用いて、シフトパルスの一部をマスクする例である。
【００７０】
図１０にシフトレジスタ３のブロック図を示し、図１１に単位回路Ｕｇ（Ｕｇ１〜Ｕｇｎ）の回路図を示す。図１０に示すようにシフトレジスタ３は、ｎ個の単位回路Ｕｇ１、Ｕｇ２、…、Ｕｇｎを備える。単位回路Ｕｇは、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２とのうち一方が供給されるクロック入力端子Ａ、第１部分表示クロック信号Ｐ１と第２部分表示クロック信号Ｐ２とのうち一方が供給されるクロック入力端子Ｐ、セット端子Ｓ、リセット端子Ｒ、転送信号端子Ｙ、出力端子Ｏを備える。本実施形態では端子Ｙからの出力は転送動作に関与するようにし、シフトパルス出力用の出力端子Ｏを別途設けている。
【００７１】
単位回路Ｕｇは、出力部１１Ｇ、第１ゲート信号生成部１２Ａ、第２ゲート信号生成部１３Ａを備える。出力部１１Ｇは、前述の出力部１１Ａに加え、部分表示クロックの入力端子Ｐと接地電位ＧＮＤとの間に直列に接続されたトランジスタＭ１１及びトランジスタＭ１２を有する。トランジスタＭ１１およびトランジスタＭ１２のゲートには、それぞれトランジスタＭ５、トランジスタＭ６のゲートと同じ信号が入力される。トランジスタＭ１１のドレインはクロック入力端子Ｐに、ソースは、出力端子Ｏを挟んでトランジスタＭ１２のドレインに電気的に接続され、トランジスタＭ１２のソースは接地される。また、トランジスタＭ５のソース電位が転送信号Ｙの出力となる。
【００７２】
本図の回路において、出力段１１Ｇの転送信号Ｙの駆動回路と、出力信号Ｏの駆動回路とは、トランジスタＭ５とトランジスタＭ１１、トランジスタＭ６とトランジスタＭ１２がそれぞれ同じ役割を担っていると考えられるため、入力されるクロック信号のみが異なることになる。このため、入力端子Ａから入力されるクロック信号ＣＫ１に基づく転送信号Ｙは、第１の実施形態における出力信号Ｙと同様に部分表示クロック信号Ｐとは無関係に出力される。一方、本回路の出力信号Ｏは、部分表示クロック信号Ｐが入力されている場合に限り、第１の実施形態における出力信号Ｙと同様に出力される。このため、部分表示クロック信号Ｐを所望のタイミングでマスクすることにより、出力信号Ｙを部分的にマスクすることができるようになる。
【００７３】
すなわち、図１２のタイミングチャートに示すように、シフトレジスタ３は、部分表示クロック信号Ｐが入力されている期間のみシフトパルスを発生する。なお、部分クロック信号Ｐは、クロック信号ＣＫと同じクロックを基に生成するようにしている。具体的には、クロック信号ＣＫ１と部分表示クロック信号Ｐ１とが同位相となり、クロック信号ＣＫ２と部分表示クロック信号Ｐ２とが同位相となる。このような部分表示クロックを用いたシフトレジスタ３は、走査信号生成装置に適用した場合、表示領域に対応する行だけに部分表示クロックを与えることで、非連続の任意の行を非表示領域とすることができるようになる。
【００７４】
本実施形態においても、ノードαにかかる電圧は、トランジスタＭ８を追加したことによる電圧降下分をＶct1とすると、ノードαがハイレベルになったことによる（略ＶDD−Ｖth−Ｖct1）と、ＣＫ１のハイレベル電圧（＝ＶDD）を加算した２ＶDD−Ｖth−Ｖct1となる。Ｖct1は、トランジスタＭ１とトランジスタＭ８のオン抵抗比で決定されるため、トランジスタＭ１とトランジスタＭ８、特にトランジスタＭ８の能力の調整することで、必要電圧ＶDD＋Ｖthを確保した状態（つまり、Ｖct＜ＶDD−２Ｖth）で、ノードαの電圧、すなわち、トランジスタＭ５およびトランジスタＭ１１のゲート電圧を制御することができる。
【００７５】
＜４−２：単位回路の第２の態様＞
上述した実施形態の単位回路Ｕｇの替わりに図１３に示す単位回路Ｕｈを採用してもよい。単位回路Ｕｈは、出力部１１Ｈにおいて、トランジスタＭ５のゲートと接地電位ＧＮＤとの間に容量素子Ｃ２を備える。一方、第１ゲート信号生成部１２Ｂにおいて、トランジスタＭ８を備えない構成となっている。また、第２ゲート信号生成部１３Ａは、第１の態様と同様の構成となっている。
【００７６】
本態様においても、第１の態様と同様に、部分表示クロックＰにより、出力信号Ｏのマスクができるようになっている。また、他の実施形態と同様に、ノードαの電圧は、容量素子Ｃ１の容量と容量素子Ｃ２の容量との比により決定される。すなわち、電荷が容量素子Ｃ１と容量素子Ｃ２との間で再分配されるため、従来よりも低い電圧値となる。これにより、容量素子Ｃ１と容量素子Ｃ２、特に容量素子Ｃ２の容量を調整することでトランジスタＭ５およびトランジスタＭ１１のゲート電圧を制御することができる。
【００７７】
なお、上述の各実施形態では、Ｎチャネル型のトランジスタを用いていたが、Ｐチャネル型のトランジスタを用いるようにしてもよい。また、双方向機能、リセット機能を追加したり、リーク耐性を高めるために回路の一部をデュアルゲート化する等の変形を行なうことができる。
【００７８】
＜５．電気光学装置＞
次に、上述したシフトレジスタ１〜３を駆動回路に用いた電気光学装置について説明する。図１４は、本発明に係る電気光学装置５００の電気的構成を示すブロック図である。この電気光学装置５００は電気光学材料として液晶を用いる。電気光学装置５００は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００７９】
また、電気光学装置５００は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌを備える。この電気光学装置５００に供給される入力画像データＤは、例えば、パラレルの形式で与えられるＲＧＢ各６ビットのデータである。タイミング発生回路３００は、入力画像データＤに同期して第１Ｙクロック信号ＹＣＫ１、第２Ｙクロック信号ＹＣＫ２、第１Ｘクロック信号ＸＣＫ１、第２Ｘクロック信号ＸＣＫ２、Ｙ転送開始パルスＤＹ、及びＸ転送開始パルスＤＸを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。Ｙ転送開始パルスＤＹは走査線５２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線５３の選択開始を指示するパルスである。
【００８０】
次に、画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、ＲＧＢ各色の画像データをＤ／Ａ変換して、画像信号ＶＩＤを生成して液晶パネルＡＡに供給する。
【００８１】
次に、画像表示領域Ａには、図１４に示されるように、ｍ（ｍは２以上の自然数）本の走査線５２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線５３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線５２とデータ線５３との交差付近においては、ＴＦＴ５０のゲートが走査線５２に接続される一方、ＴＦＴ５０のソースがデータ線５３に接続されるとともに、ＴＦＴ５０のドレインが画素電極５６に接続される。そして、各画素は、画素電極５６と、対向基板に形成される対向電極と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線５２とデータ線５３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００８２】
また、ＴＦＴ５０のゲートが接続される各走査線５２には、走査信号Ｇ１、Ｇ２、…、Ｇｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線５２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線５３から所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００８３】
以上の構成において、走査線駆動回路１００及びデータ線駆動回路２００に上述した第１〜４実施形態で説明したシフトレジスタ１〜３を用いることができる。走査線駆動回路１００に適用する場合には、第１Ｙクロック信号ＹＣＫ１及び第２Ｙクロック信号ＹＣＫ２を第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２として用い、Ｙ転送開始パルスＤＹをスタートパルスＳＴＶとして用いればよい。また、データ線駆動回路２００に適用する場合には、第１Ｘクロック信号ＸＣＫ１及び第２Ｘクロック信号ＸＣＫ２を第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２として用い、Ｘ転送開始パルスＤＸをスタートパルスＳＴＶとして用いればよい。
【００８４】
なお、上述した電気光学装置５００は、電気光学物質に液晶を用いた液晶表示装置であり、この液晶表示装置は、透過型、反射型または半透過半反射型のいずれにも適用可能である。また、アクティブ・マトリクス方式のみならす、パッシブ・マトリクス方式にても適用可能である。さらには、電気光学装置としては、有機ＥＬ装置や、蛍光表示管、プラズマ・ディスプレイ・パネル、ディジタルミラーデバイスなど種々のものに適用可能である。
＜６．電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。
【００８５】
図１５に、電気光学装置５００を適用したモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ１０００は、表示ユニットとしての電気光学装置５００と本体部１０１０を備える。本体部１０１０には、電源スイッチ１００１及びキーボード１００２が設けられている。
【００８６】
図１６に電子光学装置５００を用いたプロジェクタの構成を示す。この図に示されるように、プロジェクタ２０００内部には、ハロゲンランプ等の白色光源からなるランプユニット２００２が設けられている。このランプユニット２００２から射出された投射光は、内部に配置された３枚のミラー２００６および２枚のダイクロイックミラー２００８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂは、上述した実施形態に係る電気光学装置５００、即ち、透過型の液晶表示装置と基本的には同様である。即ち、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂは、それぞれＲＧＢの各原色画像を生成する光変調器として機能するものである。また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２０２２、リレーレンズ２０２３および出射レンズ２０２４からなるリレーレンズ系２０２１を介して導かれる。ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２０１２に３方向から入射する。そして、このダイクロイックプリズム２０１２において、Ｒ及びＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ２０１４を介して、スクリーン２０２０に投射されることになる。
【００８７】
図１７に電気光学装置５００を用いたビデオカメラの構成を示す。この図に示されるように、ビデオカメラ３０００の本体には、モニタ５１０として用いられる電気光学装置５００のほか、光学系３０１２などが設けられる。ここで、電気光学装置５００は、軸３０２４を中心にして、ヒンジ３０１６に対し回動自在に取り付けられ、さらに、ヒンジ３０１６は、軸３０２２を中心にして、本体３０１０に対し開閉する構造となっている。
【００８８】
なお、電気光学装置５００が適用される電子機器としては、図１５から図１７に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。
【図面の簡単な説明】
【００８９】
【図１】第１実施形態に係るシフトレジスタ１の構成を示すブロック図である。
【図２】シフトレジスタ１に用いる単位回路Ｕａの構成を示す回路図である。
【図３】同回路を用いたシフトレジスタ１のタイミングチャートである。
【図４】単位回路Ｕｂの構成を示す回路図である。
【図５】単位回路Ｕｃの構成を示す回路図である。
【図６】単位回路Ｕｄの構成を示す回路図である。
【図７】第３実施形態に係るシフトレジスタ２の構成を示すブロック図である。
【図８】単位回路Ｕｅの構成を示す回路図である。
【図９】単位回路Ｕｆの構成を示す回路図である。
【図１０】第４実施形態に係るシフトレジスタ２の構成を示すブロック図である。
【図１１】シフトレジスタ３に用いる単位回路Ｕｇの構成を示す回路図である。
【図１２】同回路を用いたシフトレジスタ３のタイミングチャートである。
【図１３】単位回路Ｕｈの構成を示す回路図である。
【図１４】本発明の第３実施形態に係る電気光学装置の構成を示すブロック図である。
【図１５】同装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１６】同装置を適用した電子機器の一例たるプロジェクタのブロック図である。
【図１７】同装置を適用した電子機器の一例たるビデオカメラのブロック図である。
【図１８】従来のシフトレジスタの一例を示すブロック図である。
【図１９】従来のシフトレジスタの動作を示すタイミングチャートである。
【図２０】片チャネルで構成したインバータの回路図である。
【符号の説明】
【００９０】
１，２，３…シフトレジスタ、ＣＫ１…第１クロック信号、ＣＫ２…第２クロック信号、Ｕａ〜Ｕｈ…単位回路、Ｙ１〜Ｙｎ…出力信号、ＳＴＶ…スタートパルス、１１…出力部、１２…第１ゲート信号生成部、１３…第２ゲート信号生成部、Ｍ１〜Ｍ６，Ｍ８…トランジスタ、Ｃ１，Ｃ２…容量素子、１００…走査線駆動回路、２００…データ線駆動回路、５００…電気光学装置。
【図１】
2008287134.tif 000003
【図２】
2008287134.tif 000004
【図３】
2008287134.tif 000005
【図４】
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【図５】
2008287134.tif 000007
【図６】
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【図７】
2008287134.tif 000009
【図８】
2008287134.tif 000010
【図９】
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【図１０】
2008287134.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2008287134.tif 000016
【図１５】
2008287134.tif 000017
【図１６】
2008287134.tif 000018
【図１７】
2008287134.tif 000019
【図１８】
2008287134.tif 000020
【図１９】
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【図２０】
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