(57)【要約】【課題】  製造後の半導体装置の電気的特性に与える影響を抑制しつつ、ハンプ現象の発生を防止可能な、トレンチ構造を有する半導体装置の製造方法を提供する。【解決手段】  半導体基板１０上にパッド絶縁膜（１１、１２）を成膜後、所定形状にパターニングした後、ウェル形成領域以外の領域をレジスト膜１３でマスクする。その後、当該ウェル形成領域に対して、ウェル形成のための第１イオン注入処理を実行してウェル２１を形成し、さらに、このレジスト膜１３を残存させたままの状態で、ウェル２１の上面に形成されているパッド絶縁膜の側壁面に対して斜め方向から第２イオン注入処理を実行する。その後、パッド絶縁膜をマスクとして半導体基板１０をエッチングしてトレンチを形成した後、トレンチ内を絶縁膜で埋め込み、平坦化処理をする。そして、パッド絶縁膜を除去後、ゲート酸化膜成膜等の通常トランジスタ形成工程と同様の工程を実行する。【選択図】        図１
2008283000.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ分離構造を有する半導体装置の製造方法であって、
半導体基板上にパッド絶縁膜を成膜後、所定形状にパターニングする第１工程と、
前記第１工程終了後、ウェル形成領域以外の領域をレジスト膜でマスクする第２工程と、
前記第２工程終了後、前記ウェル形成領域に対して、ウェル形成のための第１イオン注入処理、及びハンプ防止のための第２イオン注入処理を行う第３工程と、
前記第２工程及び前記第３工程をこの順に１回、または複数回繰り返し実行後、前記パッド絶縁膜をマスクとして前記半導体基板をエッチングしてトレンチを形成する第４工程と、
前記第４工程終了後、前記トレンチ内を絶縁膜で埋め込む第５工程と、を有し、
前記第２イオン注入処理が、前記パッド絶縁膜の側壁に対して斜め方向からイオン注入を施す処理であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２イオン注入処理が、
直前の前記第２工程で形成された前記レジスト膜をマスクとして、前記パッド絶縁膜の側壁に対してイオン注入を施す処理であることを特徴とする半導体装置の製造方法。
【請求項３】
前記第２イオン注入処理が、注入方向を変更しながら前記パッド絶縁膜の側壁に対してイオン注入を施す処理であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１工程終了後、前記第２工程及び前記第３工程をこの順に複数回繰り返した後前記第４工程を開始する場合であって、
まず前記第２工程において、第１導電型のウェルが形成される第１ウェル領域以外の領域を第１レジスト膜でマスクした後、前記第３工程において、前記第１ウェル領域に対して前記第１導電型の不純物イオンを注入することで前記第１及び第２イオン注入処理を実行し、
次に、前記第３工程終了後、前記第１レジスト膜を剥離し、再度前記第２工程において前記第１導電型とは異なる第２導電型のウェルが形成される第２ウェル領域以外の領域を第２レジスト膜でマスクした後、再度前記第３工程において、前記第２ウェル領域に対して前記第２導電型の不純物イオンを注入することで前記第１及び第２イオン注入処理を実行することを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高性能化、高機能化に伴い、装置上に搭載する素子数は近年飛躍的な増加傾向にある。これを実現すべく使用される素子寸法は微細化され、素子分離方法としてＳＴＩ（Shallow Trench Isolation）法が採用されている。ＳＴＩ法は、シリコン基板に形成されたトレンチ内に絶縁膜を埋め込むことで分離する方法であり、従来のＬＯＣＯＳ（Local Oxidation Of Silicon）法に比べてバーズビークの発生がなく、高集積化に適している。
【０００３】
一般的なＳＴＩ法に基づく半導体装置の製造プロセスを図５を参照して説明する。まず、半導体基板１０上に、シリコン酸化膜１１及びシリコン窒化膜１２（以下、このシリコン酸化膜１１及びシリコン窒化膜１２を「パッド絶縁膜」と適宜総称する）をこの順に成膜後、両パッド絶縁膜を所定形状にパターニングする。具体的には、後の工程でトランジスタ等の能動素子が形成される領域に、これらのパッド絶縁膜が残存するような形状にパターニングする。その後、パッド絶縁膜をマスクとして半導体基板１０をエッチングしてトレンチ４０を形成する（図５（ａ）参照）。
【０００４】
次に、図５（ｂ）に示すように、トレンチ４０の内壁を熱酸化して側壁酸化膜４１を形成後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりトレンチ４０内を充填するようにシリコン酸化膜４２を全面に堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing ：化学機械研磨）法により、シリコン窒化膜１２の上面が露出する程度にまで表面を平坦化する。
【０００５】
次に、図５（ｃ）に示すように、パッド絶縁膜をエッチング除去した後、Ｐウェル２１、Ｎウェル２２及び２３を順次形成する。その後は通常のトランジスタ形成工程と同様、図５（ｄ）に示すように、ゲート酸化膜４３、４４、４５を形成し、ゲート電極５１、５５、５８を形成し、サイドウォール絶縁膜５２、５４、５７を形成する。その後、ドレイン・ソース領域５３、５６を形成する高濃度不純物イオンを注入した後、層間絶縁膜６１を成膜し、コンタクトプラグ６２、配線層６３を形成する。
【０００６】
ここで、図５（ｃ）に示すように、パッド絶縁膜を剥離するエッチング工程、あるいはその後の薬液洗浄工程において、トレンチ４０内のシリコン酸化膜４２上面が、トランジスタ形成領域よりも低くなる場合があり、このときＳｉコーナー部が露出する場合がある（領域２参照）。
【０００７】
このとき、図５（ｄ）に示すように、ゲート電極５１とウェル２２との間に狭持されるように成膜されるゲート酸化膜４３の膜厚が、前記領域２内において部分的に薄くなる。このことは、設計された寸法に従って製造されたＭＯＳトランジスタが示す電気的特性と異なる電気的特性を示す原因となる。つまり、ウェル２２上に形成されるゲート電極５１においては、設計値どおりの膜厚でゲート酸化膜４３が成膜されている領域と、それよりも膜厚が薄い領域２とが存在することとなり、これらの領域でそれぞれ異なる閾値電圧を示すこととなる。これは、領域２内では、基板上面位置と比較してゲート酸化膜とウェルとの間隔が狭まっているため、かかる領域内に電界が集中しやすい状況であり、この結果、当該領域内では基板上面位置よりも低電圧で反転層ができやすくなることがその原因として考えられる。
【０００８】
従って、このように製造されたＭＯＳトランジスタは、領域２に由来する段差部を有するサブスレッショルド特性を示す（ハンプ現象）。図６は、ハンプ現象を有するサブスレッショルド特性と正常なサブスレッショルド特性（ゲート電圧・ドレイン電流特性）を比較したグラフである。ここでは、いわゆるサブスレッショルド領域とチャネル生成状態（すなわちオン状態）の領域とが示されている。図６では、正常な波形（ａ）を実線で、ハンプ現象が生じている場合の波形（ｂ）を破線で示している。
【０００９】
図６を参照すれば、正常時と比較して、ハンプ現象が発生している場合は、スレッショルド状態が２段階に発生していることが分かる。
【００１０】
このような問題を解消するために、従来、トレンチ４０の側壁部分に対して斜め方向から不純物イオンを注入する処理を行うことが提案されている（特許文献１参照）。
【００１１】
【特許文献１】特開平９−１２９７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に開示されている方法を、図７を参照して説明する。図５（ｂ）に示すように、トレンチ４０内をシリコン酸化膜４２で充填し、表面を平坦化した後、パッド絶縁膜をマスクとしてシリコン酸化膜４２に対して異方性エッチングを施してエッチバックする（図７（ａ））。そして、図７（ｂ）に示すように、パッド絶縁膜をマスクとしてトレンチ４０の内側側壁に向けて斜め方向から不純物イオンの注入を行う。これにより、トレンチ４０の内側側壁部分に高濃度不純物拡散領域７０が形成される。
【００１３】
通常、ウェル（２１〜２３）を形成するに際し、ウェル形成用の不純物イオン注入を行った後、スレッショルド電圧調整用のイオン注入が行われる。そして、この電圧調整用に注入されたイオンが、ゲート酸化膜１１の膜厚の薄い領域においてトレンチ４０の方向に抜け出すことがあり、この結果、当該領域のスレッショルド電圧がチャネル部分のスレッショルド電圧と異なる値を示す場合がある。上記特許文献１に記載の方法によれば、あらかじめウェルに近接するトレンチ４０の内側側壁に高濃度の不純物イオンを注入しておくことにより、スレッショルド電圧調整用に注入されたイオン注入がトレンチ４０側に抜け出る分を充分に補填することができるため、これによってハンプ現象が抑制され得る。
【００１４】
しかしながら、上記特許文献１の方法は、あくまで、スレッショルド電圧調整用に注入されたイオンがトレンチ４０内に抜け出すことを抑制する効果を有するのみであり、ゲート電極とウェルとの間隔が狭い領域において電界が集中しやすいために反転層が形成されやすいというハンプ現象の発生原因を本質的に解決する方法ではない。
【００１５】
また、上記領域２において電界が集中しやすい状況であることをあらかじめ考慮して、スレッショルド電圧調整用のイオン注入の際の注入条件を設定したとしても、当該イオン注入（斜めイオン注入）時の注入条件の設定が困難であるという問題がある。すなわち、図７（ｂ）に示すように。斜めイオン注入時においては、パッド絶縁膜をマスクとして、内部がシリコン酸化膜４２によって充填されているトレンチ４０の内側側壁に向けてイオン注入を行う必要がある。しかし、シリコン酸化膜４２の膜厚は、パッド絶縁膜の成膜時の膜厚ばらつき、トレンチ４０形成時のトレンチ幅やトレンチ深さのばらつき、シリコン酸化膜４２の成膜時の膜厚ばらつき、平坦化処理時のばらつき等多くのばらつきの要因を有している。
【００１６】
ここで、前記のハンプ現象を抑制するためには、上記の各ばらつきを考慮して、斜めイオン注入時に成膜されているシリコン酸化膜４２の膜厚が厚めにばらついた場合を想定し、かかる場合においてもハンプ現象を抑制する効果を奏すべく、十分な注入エネルギでイオン注入を行う必要がある。しかし、このような条件下で斜めイオン注入を行う場合、万一斜めイオン注入前の段階で成膜されているシリコン酸化膜４２の膜厚が想定時よりも十分薄い膜厚であった場合には、過剰に不純物イオンを注入することとなり、この結果、既に形成されているウェル２１〜２３のプロファイルに影響を与え、これによって製造後のトランジスタの電気的特性に影響を与える懸念がある。
【００１７】
逆に、シリコン酸化膜４２の膜厚が厚めにばらついた場合を想定せずにイオン注入条件を設定すると、斜めイオン注入前の段階でシリコン酸化膜４２が厚く成膜されていた場合には、トレンチ４０の内側側壁に対し、ハンプ現象を抑制するために十分なイオン量を注入することができず、製造後のトランジスタがハンプ現象を示す懸念がある。
【００１８】
本発明は、上記の問題点に鑑み、製造後の半導体装置の電気的特性に与える影響を抑制しつつ、ハンプ現象の発生を防止可能な、トレンチ構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る半導体装置の製造方法は、トレンチ分離構造を有する半導体装置の製造方法であって、半導体基板上にパッド絶縁膜を成膜後、所定形状にパターニングする第１工程と、前記第１工程終了後、ウェル形成領域以外の領域をレジスト膜でマスクする第２工程と、前記第２工程終了後、前記ウェル形成領域に対して、ウェル形成のための第１イオン注入処理、及びハンプ防止のための第２イオン注入処理を行う第３工程と、前記第２工程及び前記第３工程をこの順に１回、または複数回繰り返し実行後、前記パッド絶縁膜をマスクとして前記半導体基板をエッチングしてトレンチを形成する第４工程と、前記第４工程終了後、前記トレンチ内を絶縁膜で埋め込む第５工程と、を有し、前記第２イオン注入処理が、前記パッド絶縁膜の側壁に対して斜め方向からイオン注入を施す処理であることを第１の特徴とする。
【００２０】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、ハンプ防止のための第２イオン注入処理をトレンチ形成前に実行するため、ハンプ防止機能を奏するために十分な注入条件を設定するに際し、トレンチの形成幅のばらつきや、トレンチ内に埋め込まれる埋め込み酸化膜の膜厚のばらつきを考慮する必要がない。特に、埋め込み酸化膜の膜厚ばらつきを考慮する必要がないため、ハンプ現象の抑制のために必要な最低限の注入エネルギ並びにドーズ量で第２イオン注入処理を実行することが可能である。これにより、第２イオン注入処理がウェルのプロファイルに対して与える影響を最小限に留めることができるため、ハンプ現象が抑制された所望の電気的特性を示すトランジスタ等の素子を含む半導体装置を製造することができる。
【００２１】
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２イオン注入処理が、直前の前記第２工程で形成された前記レジスト膜をマスクとして、前記パッド絶縁膜の側壁に対してイオン注入を施す処理であることを第２の特徴とする。
【００２２】
本発明に係る半導体装置の製造方法の上記第２の特徴によれば、第２イオン注入処理以外に新たに工程を追加することなく、基板上に実装される素子の電気的特性に与える影響を最小限に抑制しつつハンプ現象の発生を防止することができる。
【００２３】
また、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加えて、前記第２イオン注入処理が、注入方向を変更しながら前記パッド絶縁膜の側壁に対してイオン注入を施す処理であることを第３の特徴とする。
【００２４】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、パッド絶縁膜の側壁面に対してムラなくイオン注入を行うことができる。これにより、ハンプ現象の抑制効果を更に高めることができる。なお、このとき、ハンプ現象抑制効果を十分に奏するべく、パッド絶縁膜の側壁面に対して３０°〜６０°程度の注入角度で第２イオン注入処理を実行するものとすることができる。
【００２５】
また、本発明に係る半導体装置の製造方法は、上記第１〜第３のいずれか一の特徴に加えて、前記第１工程終了後、前記第２工程及び前記第３工程をこの順に複数回繰り返した後前記第４工程を開始する場合であって、まず前記第２工程において、第１導電型のウェルが形成される第１ウェル領域以外の領域を第１レジスト膜でマスクした後、前記第３工程において、前記第１ウェル領域に対して前記第１導電型の不純物イオンを注入することで前記第１及び第２イオン注入処理を実行し、次に、前記第３工程終了後、前記第１レジスト膜を剥離し、再度前記第２工程において前記第１導電型とは異なる第２導電型のウェルが形成される第２ウェル領域以外の領域を第２レジスト膜でマスクした後、再度前記第３工程において、前記第２ウェル領域に対して前記第２導電型の不純物イオンを注入することで前記第１及び第２イオン注入処理を実行することを第４の特徴とする
【００２６】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、二重ウェル構造の各ウェルのプロファイルに与える影響を最小限に留めつつ、ハンプ現象が抑制された所望の電気的特性を示すＣＭＯＳトランジスタを含む半導体装置を製造することができる。
【発明の効果】
【００２７】
本発明によれば、基板上に実装される素子の電気的特性に影響を与えることなく、ハンプ現象が抑制されたトレンチ構造の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２８】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図４の各図を参照して説明する。図１〜図３は、本発明方法に基づいて半導体装置を製造する際の各工程における概略断面図を模式的に示したものであり、工程毎に図１（ａ）〜（ｅ）、図２（ａ）〜（ｃ）、及び図３（ａ）〜（ｂ）に分けて図示している（紙面の都合上３図面に分かれている）。又、図４は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。
【００２９】
なお、図１〜図３の各図に示される概略断面構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。また、従来技術の説明を行う際に参照した図５あるいは図７と同一の構成要素については同一の符号を付している。
【００３０】
また、以下においては、本発明方法を用いて製造される半導体装置がＣＭＯＳトランジスタ構造を有する場合を例に挙げて説明を行う。
【００３１】
まず、図１（ａ）に示すように、シリコンで構成される半導体基板１０を熱酸化して基板表面に膜厚５０〜１００ｎｍ程度のシリコン酸化膜１１を成膜する。次に、このシリコン酸化膜１１上に、例えばＣＶＤ法により膜厚１００〜２００ｎｍ程度のシリコン窒化膜１２を堆積する。そして、これらシリコン酸化膜１１及びシリコン窒化膜１２（以下では、これらの両絶縁膜を併せて「パッド絶縁膜」と適宜総称する）を、フォトリソグラフィ及びエッチングにより、所定形状にパターニングする（ステップ＃１）。
【００３２】
このステップ＃１においてパターニングされる所定形状とは、具体的には、後の工程において半導体基板１０上にトランジスタ等の能動素子を形成する領域が開口されないような形状である。
【００３３】
次に、Ｐウェルを形成する領域（以下、「Ｐウェル形成予定領域」と称する）以外をレジスト膜１３でマスクする（ステップ＃２）。
【００３４】
次に、Ｐウェル形成予定領域に対して、Ｐ型不純物イオン（例えばＢ（ホウ素）イオン、ＢＦ２イオン等）を所定の注入エネルギ、ドーズ量の下でイオン注入する（ステップ＃３）。なお、本ステップ＃３のように、ウェル形成のために行われるイオン注入を、以下では「第１イオン注入」と称する。
【００３５】
本ステップ＃３におけるイオンの注入条件は、所望のトランジスタ特性に応じて多種多様の組み合わせが存在する。例えば１．８〜３．３Ｖ動作のトランジスタを製造する場合、注入エネルギ２５０ｋｅＶ、ドーズ量１．０×１０１３ｉｏｎｓ／ｃｍ２（注入ｉ１）、注入エネルギ１００ｋｅＶ、ドーズ量２．０×１０１２ｉｏｎｓ／ｃｍ２（注入ｉ２）、注入エネルギ６０ｋｅＶ、ドーズ量２．０×１０１２ｉｏｎｓ／ｃｍ２（注入ｉ３）の３段階のイオン注入を行うものとすることができる。このようなイオン注入処理を経ることで、半導体基板１０上には、Ｎチャネルトランジスタのウェルプロファイルが形成される（図１（ｃ））。
【００３６】
次に、図１（ｄ）に示すように、ステップ＃３のイオン注入のために形成されたレジスト膜１３を剥離せずにそのまま残存させた状態で、ステップ＃３において形成されたＰウェル２１上のパッド絶縁膜の側壁に対してＰ型不純物イオンを斜め方向から所定の注入エネルギ、ドーズ量の下でイオン注入する（ステップ＃４）。なお、本ステップ＃４のように、ウェル上のパッド絶縁膜の側壁に対して斜め方向から行われるイオン注入を以下では「第２イオン注入」と称する。
【００３７】
ステップ＃４に係る第２イオン注入においては、例えば、１０〜３０ｋｅＶ程度の注入エネルギ、２．０×１０１２〜５．０×１０１２ｉｏｎｓ／ｃｍ２程度のドーズ量でＢイオンを打ち込むことで行われる。このとき、基板表面に対する垂直方向から３０°〜６０°程度傾斜した入射角度で斜め方向から注入を行うとともに、すべての側壁面に対するイオン注入量にムラが生じないよう、適宜注入方向を変更させながら回転注入を行うものとしても良い。これにより、図１（ｄ）に示すように、ウェル２１内のパッド絶縁膜のエッジ部分において、高濃度不純物拡散領域３１が形成される。
【００３８】
次に、図１（ｅ）に示すように、レジスト膜１３を剥離した後、Ｎウェルを形成する領域（以下、「Ｎウェル形成予定領域」と称する）以外をレジスト膜１４でマスクして、Ｎウェル形成予定領域に対して、Ｎ型不純物イオン（例えばＰ（リン）イオン）を所定の注入エネルギ、ドーズ量の下でイオン注入する（ステップ＃５）。当該イオン注入は、前記ステップ＃３と同様、ウェル形成のためのイオン注入工程であり、第１イオン注入処理に相当する。
【００３９】
本ステップ＃５におけるイオン注入条件も、ステップ＃３と同様、所望のトランジスタ特性に応じて多種多様の組み合わせが存在し、例えば１．８〜３．３Ｖ動作のトランジスタを製造する場合、注入エネルギ６００ｋｅＶ、ドーズ量５．０×１０１２ｉｏｎｓ／ｃｍ２（注入ｉ４）、注入エネルギ２３０ｋｅＶ、ドーズ量２．０×１０１２ｉｏｎｓ／ｃｍ２（注入ｉ５）、注入エネルギ１８０ｋｅＶ、ドーズ量２．０×１０１２ｉｏｎｓ／ｃｍ２（注入ｉ６）の３段階のイオン注入を行うものとすることができる。このようなイオン注入処理を経ることで、半導体基板１０上には、Ｐチャネルトランジスタのウェルプロファイルが決定される（図１（ｅ））。
【００４０】
次に、図２（ａ）に示すように、ステップ＃５のイオン注入のために形成されたレジスト膜１４を剥離せずにそのまま残存させた状態で、ステップ＃５において形成されたＮウェル２２、２３上のパッド絶縁膜の側壁に対してＮ型不純物イオンを斜め方向から所定の注入エネルギ、ドーズ量の下でイオン注入する（ステップ＃６）。当該イオン注入は、前記ステップ＃４と同様、ウェル上のパッド絶縁膜の側壁に対して斜め方向から行われるイオン注入工程であり、第２イオン注入処理に相当する。
【００４１】
本ステップ＃６におけるイオン注入条件は、ステップ＃４と同様、例えば、５０〜１００ｋｅＶ程度の注入エネルギ、２．０×１０１２〜５．０×１０１２ｉｏｎｓ／ｃｍ２程度のドーズ量で、基板表面に対する垂直方向から３０°〜６０°程度傾斜した入射角度で斜め方向からＰイオンを打ち込むことで行われる。このときも、すべての側壁面に対するイオン注入量にムラが生じないよう、注入方向を変更させながら回転注入を行うものとして良い。これにより、図２（ａ）に示すように、ウェル２２、２３内のパッド絶縁膜のエッジ部分において、それぞれ高濃度不純物拡散領域３２、３３が形成される。
【００４２】
次に、図２（ｂ）に示すように、レジスト膜１４を剥離後、パッド絶縁膜（１１、１２）をマスクとして半導体基板１０をエッチングし、約０．３〜０．８μｍ程度の深さのトレンチ４０を形成する（ステップ＃７）。本ステップにより、ステップ＃４及び＃６に係る第２イオン注入によって形成された高濃度不純物領域３１〜３３の内、トレンチ４０形成領域内に形成されていた領域については、エッチング除去されることとなる。従って、図２（ｂ）に示すように、シリコン酸化膜１１とトレンチ４０とのエッジ部分にのみ高濃度不純物領域３１〜３３が残存する。
【００４３】
次に、図２（ｃ）に示すように、トレンチ４０の内壁を熱酸化して５〜５０ｎｍ程度の膜厚の側壁酸化膜４１を形成する（ステップ＃８）。
【００４４】
次に、図２（ｄ）に示すように、ＣＶＤ法によりトレンチ４０内を充填するようにシリコン酸化膜４２を堆積した後、シリコン窒化膜１２をストッパ層としてシリコン酸化膜４２をＣＭＰ法により研磨することで、表面を平坦化する（埋め込み酸化膜の形成、ステップ＃９）。
【００４５】
次に、図３（ａ）に示すように、シリコン窒化膜１２を熱リン酸等で、シリコン酸化膜１１を希フッ酸等で順次除去する（ステップ＃１０）。
【００４６】
次に、図３（ｂ）に示すように、ゲート酸化膜４３〜４５を所望のトランジスタ特性に応じた膜厚で熱酸化により形成する（ステップ＃１１）。例えば１．８〜３．３Ｖ動作のトランジスタを製造する場合、酸素雰囲気の８５０℃〜９００℃の温度下において、膜厚３〜７ｎｍ程度のゲート酸化膜４３〜４５を成膜するものとすることができる。
【００４７】
その後は、周知のＭＯＳトランジスタ形成工程、層間絶縁膜形成工程、コンタクトプラグ形成工程、及び配線層形成工程を順次実行する。すなわち、Ｐウェル２１内には高濃度Ｎ型不純物イオンを注入してドレイン・ソース領域５３を、Ｎウェル２３内には高濃度Ｐ型不純物イオンを注入してドレイン・ソース領域５６を、それぞれ形成した後、ゲート電極５１、５５、５８を形成する。そして、サイドウォール絶縁膜５２、５４、５７を形成し、再度ウェル内に高濃度不純物イオンを注入した後、層間絶縁膜６１を成膜し、コンタクトプラグ６２、配線層６３を形成する。
【００４８】
このように構成されるとき、ステップ＃１０に係るパッド絶縁膜除去工程、並びに当該工程後の洗浄工程において、トレンチ内のシリコン酸化膜４２上面が、トランジスタ形成領域よりも低くなる場合があり、このとき上述したようにＳｉコーナー部が露出してしまうということが起こり得る。かかる領域ではシリコン酸化膜４２の膜厚が薄く形成されるが（図３（ａ）内の領域２）、トレンチ４０と近接するウェルのエッジ部分は、ウェルと同じ導電型の高濃度不純物拡散領域が形成されているため（領域２の近傍の高濃度不純物拡散領域３２）、ゲート酸化膜の膜厚が薄い領域におけるウェル内の不純物イオン濃度の減少を補填することができ、ハンプ現象の抑制が可能である。さらに、ソース・ドレイン領域が形成されているウェル２１、２３においても、エッジ部分にはウェルと同じ導電型の、すなわち、ソース・ドレイン領域とは異なる導電型の高濃度不純物拡散領域が形成されているが（高濃度不純物拡散領域３１、３３）、ソース・ドレイン領域（５３、５６）は、前記不純物拡散領域３１あるいは３３よりも十分高濃度（例えば１０３倍以上）の不純物拡散領域で形成されているため、トランジスタ特性に対して影響を及ぼすことはない。
【００４９】
そして、高濃度不純物拡散領域３１〜３３を形成するために行われる第２イオン注入（ステップ＃４、＃６）は、トレンチ４０やシリコン酸化膜（埋め込み酸化膜）４２が形成される前に行われるイオン注入工程である。このため、第２イオン注入処理時のイオン注入条件を設定する際に、トレンチ４０の形成幅のばらつきや、シリコン酸化膜４２の膜厚のばらつきを考慮する必要がない。特に、シリコン酸化膜４２の膜厚ばらつきを考慮する必要がないため、ハンプ現象の抑制のために必要な最低限の注入エネルギ、ドーズ量で第２イオン注入処理を実行することが可能である。これにより、第２イオン注入処理がウェルのプロファイルに対して与える影響を最小限に留めることができるため、ハンプ現象が抑制された所望の電気的特性を示すトランジスタを含む半導体装置を製造することができる。
【００５０】
なお、上述の工程においては、まずＰウェルを形成した後、Ｎウェルを形成する場合を例に挙げて説明したが、形成するウェルの導電型の順序はこの順に限られるものではない。さらに、本発明方法は、ＣＭＯＳトランジスタ構造を有する半導体装置に限られず、いずれか一方の導電型のチャネルを有するＭＯＳトランジスタを含む半導体装置を製造する際にも利用することができる。また、イオン注入工程において打ち込まれる注入イオン種は、Ｐウェル形成予定領域に対して注入する場合、並びにＰウェル上に形成されているパッド絶縁膜の側壁に対して注入する場合には、Ｐ型を示す不純物イオンであれば良く、ＢイオンやＢＦ２イオンに限定されるものではない。同様に、Ｎウェル形成予定領域に対して注入する場合、並びにＮウェル上に形成されているパッド絶縁膜の側壁に対して注入する場合には、Ｎ型を示す不純物イオンであれば良く、Ｐイオンに限定されるものではない。
【００５１】
さらに、上述の実施形態では、１．８〜３．３Ｖの低電圧動作トランジスタを実装する場合を例に挙げて説明を行ったが、５〜６０Ｖの高電圧動作トランジスタ及び、低電圧動作トランジスタとの混載のＬＳＩに於いても、イオン注入条件を適宜変更して同様の工程によって製造することで、同様の効果を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る半導体装置の製造方法の各工程毎の概略断面構造図（１）
【図２】本発明に係る半導体装置の製造方法の各工程毎の概略断面構造図（２）
【図３】本発明に係る半導体装置の製造方法の各工程毎の概略断面構造図（３）
【図４】本発明に係る半導体装置の製造方法の製造工程を示すフローチャート
【図５】従来のＳＴＩ法に基づく半導体装置の製造プロセスの各工程における概略断面構造図
【図６】ハンプ現象を説明するためのグラフ
【図７】ハンプ現象を抑制するための従来のＳＴＩ法に基づく半導体装置の製造プロセスの各工程における概略断面構造図
【符号の説明】
【００５３】
２：    ゲート酸化膜の膜厚が薄い領域
１０：    半導体基板
１１：    シリコン酸化膜
１２：    シリコン窒化膜
１３：    レジスト膜
２１：    Ｐウェル
２２：    Ｎウェル
２３：    Ｎウェル
３１：    高濃度不純物拡散領域
３２：    高濃度不純物拡散領域
３３：    高濃度不純物拡散領域
４０：    トレンチ
４１：    側壁酸化膜
４２：    シリコン酸化膜
４３：    ゲート酸化膜
４４：    ゲート酸化膜
４５：    ゲート酸化膜
５１：    ゲート電極
５２：    サイドウォール絶縁膜
５３：    ドレイン・ソース領域
５４：    サイドウォール絶縁膜
５５：    ゲート電極
５６：    ドレイン・ソース領域
５７：    サイドウォール絶縁膜
５８：    ゲート電極
６１：    層間絶縁膜
６２：    コンタクトプラグ
６３：    配線層
７０：    高濃度不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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