(57)【要約】【課題】導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードをとして構成可能な半導体装置およびその製造方法を提供する。【解決手段】第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第２導電型の半導体基板領域２０と、高抵抗層（２）の表面に配置された複数のゲート拡散層６と、高抵抗層（２）の表面に、複数のゲート拡散層６間に配置された第１導電型のドレイン領域（１２）と、複数のゲート拡散層６の周囲において、高抵抗層（２）を半導体基板領域２０までエッチングした側壁部に配置され，第２導電型を有する素子分離領域２４と、高抵抗層（２）の表面に、素子分離領域２４とゲート拡散層６間に配置されたソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８およびゲート拡散層（６）に設けられたソース電極１０とを備える半導体装置およびその製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の高抵抗層と、
前記高抵抗層に設けられた第２導電型の半導体基板領域と、
前記高抵抗層の表面に配置された複数のゲート拡散層と、
前記高抵抗層の表面に、前記複数のゲート拡散層間に配置された第１導電型のドレイン領域と、
前記複数のゲート拡散層の周囲において、前記高抵抗層を前記半導体基板領域までエッチングした側壁部に配置され，第２導電型を有する素子分離領域と、
前記高抵抗層の表面に、前記素子分離領域と前記ゲート拡散層間に配置された第１導電型のソース領域と、
前記ドレイン領域に設けられたドレイン電極と、
前記ソース領域および前記ゲート拡散層に設けられたソース電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記ソース電極は、さらに前記素子分離領域と前記ソース領域間の前記高抵抗層に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に設けられた基板電極をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記素子分離領域上に側壁絶縁膜を更に備え、前記ソース電極は、側壁絶縁膜を介して、前記半導体基板領域に接続されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子と前記アノード端子は前記半導体基板領域と反対側の前記高抵抗層の主表面に配置されることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子は前記高抵抗層と反対側の前記半導体基板領域の主表面に配置されることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
アノードおよびカソードと、
第１導電型の高抵抗層と、
前記高抵抗層に設けられた第２導電型の半導体基板領域と、
前記高抵抗層の表面に配置された複数のゲート拡散層と、
前記高抵抗層の表面に、前記複数のゲート拡散層間に配置された第１導電型のドレイン領域と、
前記複数のゲート拡散層の周囲において、前記高抵抗層を前記半導体基板領域までエッチングした側壁部に配置され，第２導電型を有する素子分離領域と、
前記高抵抗層の表面に、前記素子分離領域と前記ゲート拡散層間に配置された第１導電型のソース領域と、
前記ドレイン領域に設けられ，前記アノードに導通するドレイン電極と、
前記ソース領域および前記ゲート拡散層に設けられ，前記カソードに導通するソース電極と
を備えることを特徴とする半導体装置。
【請求項９】
前記ソース電極は、前記素子分離領域と前記ソース領域間の前記高抵抗層に接続されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板領域に設けられた基板電極をさらに備えることを特徴とする請求項８または９のいずれかに記載の半導体装置。
【請求項１１】
前記素子分離領域上に側壁絶縁膜を更に備え、前記ソース電極は、側壁絶縁膜を介して、前記半導体基板領域に接続されていることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項８乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子と前記アノード端子は前記半導体基板領域と反対側の前記高抵抗層の主表面に配置されることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子は前記高抵抗層と反対側の前記半導体基板領域の主表面に配置されることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置。
【請求項１５】
第１導電型で高抵抗の半導体層を準備する工程と、
前記半導体層に対して、第２導電型の半導体基板領域を形成する工程と、
前記半導体層表面に対して、複数のゲート拡散層を形成する工程と、
前記複数のゲート拡散層間に第１導電型のドレイン領域を形成し、前記複数のゲート拡散層の周囲において、第１導電型のソース領域を形成する工程と、
前記複数のゲート拡散層および前記ソース領域の周囲において、前記高抵抗層を前記半導体基板領域までエッチングする工程と、
前記エッチングした側壁部に、第２導電型を有する素子分離領域を形成する工程と、
前記ドレイン領域にドレイン電極を形成する工程と、
前記ソース領域および前記ゲート拡散層にソース電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１６】
前記ソース領域および前記ゲート拡散層にソース電極を形成する工程は、さらに前記素子分離領域と前記ソース領域間の前記高抵抗層にソース電極を形成する工程を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板領域に基板電極をさらに形成することを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記素子分離領域上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜を介して、前記半導体基板領域に前記ソース電極を形成する工程と
をさらに有することを特徴とする請求項１５乃至１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記高抵抗層は、エピタキシャル成長により形成されることを特徴とする請求項１５乃至１８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、定電流ダイオードとして構成可能な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
発光ダイオードに一定電流を供給する手段として、定電流ダイオードと呼ばれる半導体装置が用いられている。定電流ダイオードの構造は、例えば、ソース領域とゲート領域とを短絡させた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）として構成することができる（例えば、特許文献１参照）。
【０００３】
特許文献１に開示された定電流ダイオードは、アノードとカソード間の電圧によらず、一定の大きさの電流を流すことが可能である。
【０００４】
しかしながら、定電流ダイオードに流れる電流の大きさは、ｐ型半導体層のアクセプタ濃度、ｎ- 型半導体層の厚さ、およびｐ型半導体層の深さによって決定されため、半導体基板としてのｐ型半導体層を製造する際に添加するアクセプタの濃度に誤差があったり、ｎ-型半導体層を成長させる厚さが不正確であったり、ｐ型半導体層を形成するためにアクセプタを拡散させる深さの精度が十分でなかったりすると、定電流ダイオードを流れる電流値にばらつきを発生しやすいという問題があった。
【０００５】
各拡散処理においては、アクセプタ不純物またはドナー不純物を拡散させる領域を露出させるマスクを配置することと、ドナー不純物またはアクセプタ不純物を打ち込むこととが行われる。このように、拡散処理を繰り返し行う必要があるため、定電流ダイオードの製造効率の向上が阻害されていた。
【特許文献１】特開昭５８−２１８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図８は、従来の定電流ダイオードをとして構成可能な半導体装置の模式的断面構造を示す。
【０００７】
従来の半導体装置は、図８に示すように、第１導電型で高抵抗のエピタキシャル成長層２と、エピタキシャル成長層２を形成する第２導電型の半導体基板領域２０と、エピタキシャル成長層２の表面に、半導体基板領域２０に達するまで形成された第２導電型の素子分離領域２４と、エピタキシャル成長層２の表面に形成されたゲート領域１５と、エピタキシャル成長層２の表面に、ゲート領域１５間に形成された第１導電型のドレイン領域１２と、エピタキシャル成長層２の表面に、ゲート領域１５と素子分離領域２４間に形成された第１導電型のソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８およびゲート領域１５に設けられたソース電極１０と、半導体基板領域２０に設けられた基板電極２２とを備える。
【０００８】
ここで、ソース電極１０は、エピタキシャル成長層２の表面上に形成された絶縁層１６を介して、パターニングにより窓開けされたソース領域８、ゲート領域１５および素子分離領域２４に接続している。同様に、ドレイン電極１４は、エピタキシャル成長層２の表面上に形成された絶縁層１６を介して、パターニングにより窓開けされたドレイン領域１２に接続している。
【０００９】
従来の半導体装置は、図８に示すように、ドレイン領域１２をアノード領域、ソース領域８をカソード領域とする定電流ダイオードとして構成されている。すなわち、ソース電極１０によって、ゲート領域１５とソース領域８が短絡された横型の接合型FＦＥＴにおいて、定電流動作が実現されており、アノード端子Ａとカソード端子Ｋ間には、一定電流が導通する。
【００１０】
従来の半導体装置は、図８に示すように、ｐ型の半導体基板領域２０に対して、ｎ型のエピタキシャル成長層２を形成後、半導体基板領域２０に達するまでｐ型の素子分離領域２４を形成し、さらに、ｐ型のゲート領域１５を拡散工程により形成する。
【００１１】
この２回目の拡散工程により形成されるｐ型のゲート領域１５の拡散深さによって、ｐ型の半導体基板領域２０とｐ型のゲート領域１５間のチャネル領域が規定されることから、ソース・ドレイン間を導通する電流値が制御される。
【００１２】
従来の半導体装置の構成では、ｐ型の半導体基板領域２０の不純物密度、ｎ型のエピタキシャル成長層２の厚さ、２回目のｐ型拡散工程により形成されるｐ型のゲート領域１５の拡散深さなど、チャネル幅を決める要素が多く、面内バラツキが大きく、歩留まりが低くなる。
【００１３】
特に、裏面の基板電極２２と表面のソース電極１０を同電位とするために、素子分離領域２４で表されるｐ型の深い拡散層を形成している。この深い拡散層を形成するためには、高温、長時間の熱処理が必要となる。
【００１４】
この高温・長時間の熱処理に伴い、ｐ型の半導体基板領域２０内の不純物も拡散され、ｎ型のエピタキシャル成長層２の厚さのバラツキが大きくなり、歩留まりが低下する原因の一つとなっていた。
【００１５】
本発明の目的は、導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードとして構成可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の請求項１に記載の半導体装置は、第１導電型の高抵抗層と、前記高抵抗層に設けられた第２導電型の半導体基板領域と、前記高抵抗層の表面に配置された複数のゲート拡散層と、前記高抵抗層の表面に、前記複数のゲート拡散層間に配置された第１導電型のドレイン領域と、前記複数のゲート拡散層の周囲において、前記高抵抗層を前記半導体基板領域までエッチングした側壁部に配置され，第２導電型を有する素子分離領域と、前記高抵抗層の表面に、前記素子分離領域と前記ゲート拡散層間に配置された第１導電型のソース領域と、前記ドレイン領域に設けられたドレイン電極と、
前記ソース領域および前記ゲート拡散層に設けられたソース電極とを備えることを特徴とする。
【００１７】
本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記ソース電極は、さらに前記素子分離領域と前記ソース領域間の前記高抵抗層に接続されることを特徴とする。
【００１８】
本発明の請求項３に記載の半導体装置は、請求項１または２に記載の半導体装置において、前記半導体基板に設けられた基板電極をさらに備えることを特徴とする。
【００１９】
本発明の請求項４に記載の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記素子分離領域上に側壁絶縁膜を更に備え、前記ソース電極は、側壁絶縁膜を介して、前記半導体基板領域に接続されていることを特徴とする。
【００２０】
本発明の請求項５に記載の半導体装置は、請求項１乃至４のいずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
【００２１】
本発明の請求項６に記載の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子と前記アノード端子は前記半導体基板領域と反対側の前記高抵抗層の主表面に配置されることを特徴とする。
【００２２】
本発明の請求項７に記載の半導体装置は、請求項１乃至５のいずれかに記載の半導体装置において、前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子は前記高抵抗層と反対側の前記半導体基板領域の主表面に配置されることを特徴とする。
【００２３】
本発明の請求項８に記載の半導体装置は、アノードおよびカソードと、第１導電型の高抵抗層と、前記高抵抗層に設けられた第２導電型の半導体基板領域と、前記高抵抗層の表面に配置された複数のゲート拡散層と、前記高抵抗層の表面に、前記複数のゲート拡散層間に配置された第１導電型のドレイン領域と、前記複数のゲート拡散層の周囲において、前記高抵抗層を前記半導体基板領域までエッチングした側壁部に配置され，第２導電型を有する素子分離領域と、前記高抵抗層の表面に、前記素子分離領域と前記ゲート拡散層間に配置された第１導電型のソース領域と、前記ドレイン領域に設けられ，前記アノードに導通するドレイン電極と、前記ソース領域および前記ゲート拡散層に設けられ，前記カソードに導通するソース電極とを備えることを特徴とする。
【００２４】
本発明の請求項９に記載の半導体装置は、請求項８に記載の半導体装置において、前記ソース電極は、前記素子分離領域と前記ソース領域間の前記高抵抗層に接続されることを特徴とする。
【００２５】
本発明の請求項１０に記載の半導体装置は、請求項８または９のいずれかに記載の半導体装置において、前記半導体基板領域に設けられた基板電極をさらに備えることを特徴とする。
【００２６】
本発明の請求項１１に記載の半導体装置は、請求項８乃至１０のいずれかに記載の半導体装置において、前記素子分離領域上に側壁絶縁膜を更に備え、前記ソース電極は、側壁絶縁膜を介して、前記半導体基板領域に接続されていることを特徴とする。
【００２７】
本発明の請求項１２に記載の半導体装置は、請求項８乃至１１のいずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
【００２８】
本発明の請求項１３に記載の半導体装置は、請求項８乃至１２のいずれかに記載の半導体装置において、前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子と前記アノード端子は前記半導体基板領域と反対側の前記高抵抗層の主表面に配置されることを特徴とする。
【００２９】
本発明の請求項１４に記載の半導体装置は、請求項８乃至１２のいずれかに記載の半導体装置において、前記ドレイン電極に接続されるアノード端子と、前記ソース電極に接続されるカソード端子とを備え、前記カソード端子は前記高抵抗層と反対側の前記半導体基板領域の主表面に配置されることを特徴とする。
【００３０】
本発明の請求項１５に記載の半導体装置の製造方法は、第１導電型で高抵抗の半導体層を準備する工程と、前記半導体層に対して、第２導電型の半導体基板領域を形成する工程と、前記半導体層表面に対して、複数のゲート拡散層を形成する工程と、前記複数のゲート拡散層間に第１導電型のドレイン領域を形成し、前記複数のゲート拡散層の周囲において、第１導電型のソース領域を形成する工程と、前記複数のゲート拡散層および前記ソース領域の周囲において、前記高抵抗層を前記半導体基板領域までエッチングする工程と、前記エッチングした側壁部に、第２導電型を有する素子分離領域を形成する工程と、前記ドレイン領域にドレイン電極を形成する工程と、前記ソース領域および前記ゲート拡散層にソース電極を形成する工程とを備えることを特徴とする。
【００３１】
本発明の請求項１６に記載の半導体装置の製造方法は、請求項１５に記載の半導体装置の製造方法において、前記ソース領域および前記ゲート拡散層にソース電極を形成する工程は、さらに前記素子分離領域と前記ソース領域間の前記高抵抗層にソース電極を形成する工程を有することを特徴とする。
【００３２】
本発明の請求項１７に記載の半導体装置の製造方法は、請求項１５または１６に記載の半導体装置の製造方法において、前記半導体基板領域に基板電極をさらに形成することを特徴とする。
【００３３】
本発明の請求項１８に記載の半導体装置の製造方法は、請求項１５乃至１７のいずれかに記載の半導体装置の製造方法において、前記素子分離領域上に側壁絶縁膜を形成する工程と、前記側壁絶縁膜を介して、前記半導体基板領域に前記ソース電極を形成する工程とをさらに有することを特徴とする。
【００３４】
本発明の請求項１９に記載の半導体装置の製造方法は、請求項１５乃至１８のいずれかに記載の半導体装置の製造方法において、前記高抵抗層は、エピタキシャル成長により形成されることを特徴とする。
【発明の効果】
【００３５】
本発明の半導体装置およびその製造方法によれば、従来の高温・長時間の熱処理が不要となり、半導体基板領域のせり上がり拡散による高抵抗層の膜厚バラツキを抑えることができ、導通する定電流値のバラツキを抑制するとともに、歩留まり良く低コストで、効率よく製造可能な定電流ダイオードを提供することができる。
【発明を実施するための最良の形態】
【００３６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３７】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００３８】
[第１の実施の形態] 
（素子構造）
図１は、本発明の第１の実施の形態に係る半導体装置の模式的断面構造図を示す。図２は、図１に対応する本発明の第１の実施の形態に係る半導体装置であって、図２（ａ）は、図１と同様の模式的断面構造図、図２（ｂ）は、図２（ａ）に対応する半導体チップ３０の模式的平面構造図を示す。図２（ａ）は、図２（ｂ）のＩ−Ｉ線に沿う模式的断面構造に対応している。
【００３９】
本発明の第１の実施の形態に係る半導体装置は、図１乃至図２に示すように、第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第２導電型の半導体基板領域（２０）と、高抵抗層（２）の表面に配置された複数のゲート拡散層６と、高抵抗層（２）の表面に、複数のゲート拡散層６間に配置された第１導電型のドレイン領域１２と、複数のゲート拡散層６の周囲において、高抵抗層（２）を半導体基板領域２０までエッチングした側壁部に配置され，第２導電型を有する素子分離領域２４と、高抵抗層（２）の表面に、素子分離領域２４とゲート拡散層６間に配置された第１導電型のソース領域８と、ドレイン領域１２に設けられたドレイン電極１４と、ソース領域８およびゲート拡散層６に設けられたソース電極１０とを備える。ここで、ソース電極１０は、図１に示すように、高抵抗層（２）の表面に形成された絶縁層１６および側壁絶縁膜１８に対して、パターニングにより窓開けした表面上に形成されるソース領域８およゲート拡散層６に接続している。同様に、ドレイン電極１４は、高抵抗層（２）の表面に形成された絶縁層１６に対して、パターニングにより窓開けした表面上に形成されるドレイン領域１２に接続している。
【００４０】
また、本発明の第１の実施の形態に係る半導体装置は、図１乃至図２に示すように、アノード端子Ａおよびカソード端子Ｋと、第１導電型の高抵抗層（２）と、高抵抗層（２）に設けられた第２導電型の半導体基板領域２０と、高抵抗層（２）の表面に配置された複数のゲート拡散層６と、高抵抗層（２）の表面に、複数のゲート拡散層６間に配置された第１導電型のドレイン領域１２と、複数のゲート拡散層６の周囲において、高抵抗層（２）を半導体基板領域２０までエッチングした側壁部に配置され，第２導電型を有する素子分離領域２４と、高抵抗層（２）の表面に、素子分離領域２４とゲート拡散層６間に配置された第１導電型のソース領域８と、ドレイン領域１２に設けられ，アノード端子Ａに導通するドレイン電極１４と、ソース領域８およびゲート拡散層６に設けられ，カソード端子Ｋに導通するソース電極１０とを備える。
【００４１】
また、本発明の第１の実施の形態に係る半導体装置において、図１乃至図２に示すように、半導体基板領域２０に設けられた基板電極２２をさらに備えていても良い。
【００４２】
また、本発明の第１の実施の形態に係る半導体装置において、図１乃至図２に示すように、素子分離領域２４上に側壁絶縁膜１８を更に備え、ソース電極１０は、側壁絶縁膜１８を介して、半導体基板領域２０に接続されていても良い。
【００４３】
また、本発明の第１の実施の形態に係る半導体装置において、高抵抗層（２）は、エピタキシャル成長層で形成されていても良い。
【００４４】
（カソード端子Ｋの配置）
本発明の第１の実施の形態に係る半導体装置は、図１乃至図２に示すように、ドレイン電極１４に接続されるアノード端子Ａと、ソース電極１０に接続されるカソード端子Ｋとを備え、カソード端子Ｋは高抵抗層（２）と反対側の半導体基板領域２０の主表面に配置される。
【００４５】
（製造方法）
図１および図２を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。
【００４６】
（ａ）まず、図１に示すように、第１導電型の高抵抗層（２）を準備する。第１導電型の高抵抗層（２）としては、例えば、ｎ型で不純物密度は、例えば約１０12〜１０14ｃｍ-3程度である。上記第１導電型の高抵抗層（２）に対して、第２導電型の半導体基板領域２０を拡散、若しくはイオン注入技術を用いて形成する。不純物添加する原子としては、例えばホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを適用することができる。半導体基板領域２０の拡散深さは、例えば約１μｍ〜１０μｍ程度であり、不純物密度は、約１０18〜１０21ｃｍ-3程度である。上記工程によって、ｐ+(２０)ｎ-(２)構造が形成されたが、このような構造は他の方法によっても形成することができる。例えば、ｐ+半導体基板（２０）を準備し、このｐ+半導体基板（２０）に対して、シリコンのエピタキシャル成長によって、所定の厚さの第１導電型の高抵抗層（２）を形成した後、裏面からｐ+半導体基板（２０）を薄層化して半導体基板領域２０を形成しても良い。
【００４７】
（ｂ）次に、図１に示すように、上記第１導電型の高抵抗層（２）の半導体基板表面に対して、マスク工程およびフォトリソグラフィー工程によって、ゲート拡散層６を通常の熱拡散工程若しくはイオン注入工程によって形成する。不純物添加する原子としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを適用することができる。ゲート拡散層６の拡散深さは、例えば約１μｍ〜５μｍ程度であり、不純物密度は、例えば約１０18〜１０20ｃｍ-3程度である。
【００４８】
（ｃ）次に、上記ゲート拡散層６を形成後、上記ゲート拡散層６を形成した上記第１導電型の高抵抗層（２）の表面に対して、図１および図２に示すように、複数のゲート拡散層６間に、マスク工程およびフォトリソグラフィー工程によって、第１導電型のドレイン領域１２を拡散若しくはイオン注入工程によって形成する。同時に、ゲート拡散層６の周辺部において、マスク工程およびフォトリソグラフィー工程によって、第１導電型のソース領域８を拡散若しくはイオン注入工程によって形成する。ソース領域８、およびドレイン領域１２の拡散深さは、例えば約０．２μｍ〜２μｍ程度であり、不純物添加する原子としては、例えばリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などを適用することができる。
【００４９】
（ｄ）次に、図１に示すように、複数のゲート拡散層６およびソース領域８の周囲において、高抵抗層（２）を半導体基板領域２０に到達するまで、バブルエッチングなどでエッチングする。
【００５０】
（ｅ）次に、上記工程においてエッチングした側壁部に、第２導電型を有する素子分離領域２４を通常の熱拡散工程若しくは斜めイオン注入工程などによって形成する。不純物添加する原子としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを適用することができる。素子分離領域２４の拡散深さは、例えば約１μｍ〜５μｍ程度であり、不純物密度は、例えば約１０18〜１０20ｃｍ-3程度である。
【００５１】
（ｆ）次に、図１に示すように、高抵抗層（２）の表面に形成された絶縁層１６および側壁絶縁膜１８に対して、パターニングにより窓開けし、Ａｌ電極をスパッタリング法又は蒸着法で形成する。
【００５２】
（ｇ）次に、マスク工程およびフォトリソグラフィー工程によってパターニング後、ソース領域８およびゲート拡散層６にソース電極１０を形成し、ドレイン領域１２にドレイン電極１４を形成する。
【００５３】
また、本発明の第１の実施の形態に係る半導体装置の製造方法において、ソース領域８およびゲート拡散層６にソース電極１０を形成する工程は、さらに素子分離領域２４とソース領域８間の高抵抗層（２）にソース電極１０を形成する工程を有していても良い。
【００５４】
また、本発明の第１の実施の形態に係る半導体装置の製造方法において、半導体基板領域２０に基板電極２２をさらに形成する工程を有していても良い。
【００５５】
また、本発明の第１の実施の形態に係る半導体装置の製造方法において、素子分離領域２４上に側壁絶縁膜１８を形成する工程と、側壁絶縁膜１８を介して、半導体基板領域２０にソース電極１０を形成する工程とをさらに有していても良い。
【００５６】
（特性例）
図４は、本発明の第１の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図を示す。
【００５７】
本発明の第１の実施の形態に係る半導体装置においては、ゲート・ソース間を短絡した横型の接合型ＦＥＴが形成されることから、ドレイン・ソース電流ＩDSは、ＶGS＝０Ｖにおいて、図４に示すように、動作点Ａとして、ＶDSの電圧値をＶ1〜Ｖ2の幅広い範囲にわたって変化させたとしても、一定の飽和電流値ＩSが得られている。すなわち、本発明の第１の実施の形態に係る半導体装置においては、ソース領域８からチャネル内のピンチオフ点に至る直列抵抗によって、アノード・カソード間において、一定電流に制限された電流値を得ることができる。
【００５８】
（変形例）
図３は、本発明の第１の実施の形態の変形例に係る半導体装置の模式的断面構造図を示す。本発明の第１の実施の形態に係る半導体装置において、図３に示すように、ソース電極１０を、さらに素子分離領域２４とソース領域８間の高抵抗層（２）にも接続していることを特徴とする。
【００５９】
図３に示すように、複数のゲート拡散層６およびソース領域８の周囲において、高抵抗層（２）を半導体基板領域２０に到達するまで、エッチングする工程において、エッチングした側壁部とソース領域８間にある程度の余裕を持たせるために、高抵抗層（２）が介在する。ソース電極１０を、素子分離領域２４とソース領域８間の高抵抗層（２）にも接続することによって、この高抵抗層（２）部分の電位を、カソード電位と等電位に設定することで、安定化することができる。
【００６０】
（カソード端子Ｋの配置）
本発明の第１の実施の形態の変形例に係る半導体装置は、図３に示すように、ドレイン電極１４に接続されるアノード端子Ａと、ソース電極１０に接続されるカソード端子Ｋとを備え、カソード端子Ｋは高抵抗層（２）と反対側の半導体基板領域２０の主表面に配置される。
【００６１】
本発明の第１の実施の形態およびその変形例に係る半導体装置およびその製造方法によれば、従来の高温・長時間の熱処理が不要となり、半導体基板領域のせり上がり拡散による高抵抗層の膜厚バラツキを抑えることができ、導通する定電流値のバラツキを抑制するとともに、歩留まり良く低コストで、効率よく製造可能な定電流ダイオードを提供することができる。
【００６２】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係る半導体装置の模式的断面構造図を示す。また、図６は、本発明の第２の実施の形態の変形例に係る半導体装置の模式的断面構造図を示す。また、図７（ａ）は、本発明の第２の実施の形態に係る半導体装置のパッケージ化された実装状態の模式図を示し、図７（ｂ）は、本発明の第２の実施の形態に係る半導体装置のパッケージ化された実装基板の模式図を示す。
【００６３】
（カソード端子Ｋの配置）
本発明の第２の実施の形態およびその変形例に係る半導体装置は、図５乃至図６に示すように、ドレイン電極１４に接続されるアノード端子Ａと、ソース電極１０に接続されるカソード端子Ｋとを備え、カソード端子Ｋとアノード端子Ａは半導体基板領域２０と反対側の高抵抗層（２）の主表面に配置されることを特徴とする。
【００６４】
その他の構成および製造方法については、本発明の第１の実施の形態およびその変形例と同様であるため、説明を省略する。
【００６５】
（特性例）
本発明の第２の実施の形態およびその変形例に係る半導体装置の定電流導通特性は、図４と同様に表される。
【００６６】
本発明の第２の実施の形態およびその変形例に係る半導体装置においても、ゲート・ソース間を短絡した横型の接合型ＦＥＴが形成されることから、ドレイン・ソース電流ＩDSは、ＶGS＝０Ｖにおいて、図４と同様に、動作点Ａとして、ＶDSの電圧値をＶ1〜Ｖ2の幅広い範囲にわたって変化させたとしても、一定の飽和電流値ＩSが得られる。すなわち、本発明の第２の実施の形態およびその変形例に係る半導体装置においても、ソース領域８からチャネル内のピンチオフ点に至る直列抵抗によって、アノード・カソード間において、一定電流に制限された電流値を得ることができる。
【００６７】
図７（ａ）は、２個の接合型ＦＥＴが実装化された半導体パッケージ４０を示している。各々の接合型ＦＥＴは、本発明の第２の実施の形態およびその変形例に係る半導体装置によって構成されている。各々の接合型ＦＥＴは、それぞれのゲートとソースが短絡されてカソード端子Ｋ１、Ｋ２に接続され、それぞれのドレインはアノード端子Ａ１、Ａ２に接続されている。
【００６８】
図７（ｂ）は、２個の接合型ＦＥＴが実装化された実装基板５０を示す。図７（ａ）に対応して、各々の定電流ダイオードを構成する接合型ＦＥＴのカソード端子Ｋ１，アノード端子Ａ１、およびカソード端子Ｋ２，アノード端子Ａ２が表面から取り出され、各ボンディングパッドに接続されている。
【００６９】
本発明の第１の実施の形態のように裏面側にカソード端子Ｋを配置するのではなく、表面側にカソード端子Ｋおよびアノード端子Ａをともに配置することによって、カソード端子Ｋおよびアノード端子Ａのボンディングパッドを、図７（ｂ）に示すように、カソード端子Ｋおよびアノード端子Ａに容易に接続することができる。このように実装されることから、複数の半導体装置を１チップに実装化して、１チップ複合デバイスを形成することができる。
【００７０】
本発明の第２に実施の形態およびその変形例に係る半導体装置およびその製造方法によれば、従来の高温・長時間の熱処理が不要となり、半導体基板領域のせり上がり拡散による高抵抗層の膜厚バラツキを抑えることができ、導通する定電流値のバラツキを抑制するとともに、歩留まり良く低コストで、効率よく製造可能な定電流ダイオードを提供することができる。
【００７１】
また、本発明の第２に実施の形態およびその変形例に係る半導体装置およびその製造方法によれば、アノード端子Ａおよびカソード端子Ｋをともに半導体装置の表面に配置することができることから、カソード端子Ｋおよびアノード端子Ａのボンディングパッドをカソード端子Ｋおよびアノード端子Ａに容易に接続することができ、複数の半導体装置を１チップに実装化して、１チップ複合デバイスを形成することができる。
【００７２】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７３】
上記のように、本発明の第１乃至第２の実施の形態に係る半導体装置においては、シリコン材料を適用する場合を例として述べたが、材料としてはシリコンに限定されるものではなく、シリコンカーバイドや、窒化ガリウム系半導体材料、インジウム燐系半導体材料、ガリウム砒素系半導体材料なども適用可能である。
【００７４】
またデバイス構造は、横型に限らず縦型に形成しても良い。さらに、電界効果トランジスタのゲート構造として、接合型に限定されず、ＭＩＳ（Metal Insulator Semiconductor）型、ＭＯＳ型（Metal Oxide Semiconductor）、ヘテロ接合ゲート型、２次元電子ガス（２ＤＥＧ:Two Dimensional Electron Gas）構造を備えていても良い。
【００７５】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００７６】
本発明の実施の形態に係る半導体素子は、発光ダイオード（ＬＥＤ）の定電流駆動の用途に適用可能であることから、発光ダイオードの応用装置に内蔵される定電流駆動素子として幅広く適用可能であり、例えば照明装置、携帯電話、道路交通表示装置、自動車・鉄道車両などの移動体装置、サイン・ディスプレイ分野などに幅広く適用可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】図１に対応する本発明の第１の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）（ａ）に対応する模式的平面構造図。
【図３】本発明の第１の実施の形態の変形例に係る半導体装置の模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図。
【図５】本発明の第２の実施の形態に係る半導体装置の模式的断面構造図。
【図６】本発明の第２の実施の形態の変形例に係る半導体装置の模式的断面構造図。
【図７】（ａ）本発明の第１の実施の形態に係る半導体装置のパッケージ化された実装状態の模式図、（ｂ）本発明の第１の実施の形態に係る半導体装置のパッケージ化された実基板の模式図。
【図８】従来の定電流ダイオードとして構成可能な半導体装置の模式的断面構造図。
【符号の説明】
【００７８】
２…エピタキシャル成長層
６…ゲート拡散層
８…カソード領域（ソース領域）
１０…カソード電極（ソース電極）
１２…アノード領域（ドレイン領域）
１４…アノード電極（ドレイン電極）
１５…ゲート領域
１６…絶縁層
１８・・・側壁絶縁膜
２０…半導体基板領域
２２…基板電極
２４…素子分離領域
３０…半導体チップ
４０…半導体パッケージ
５０…実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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