(57)【要約】【課題】インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できる電源回路、それを用いた表示装置、携帯端末を提供する。【解決手段】ＤＣ−ＤＣコンバータ１６０はポリシリコンＴＦＴガラス基板上に形成され、その電圧出力は各駆動回路に接続されている。各駆動回路を起動する前にＤＣ−ＤＣコンバータ１６０を起動し、まず信号Ｖ２を用いて昇圧回路１６４でその安定昇圧電圧出力ＶＤＤ２を得、この安定昇圧電圧出力ＶＤＤ２用いてＶ１（MCK）をレベル変換する。生成された高周波数昇圧パルスにて昇圧回路１６４で昇圧を行うことで、接続された各駆動回路の消費する電流を供給しうる安定電圧を供給できる。【選択図】図７
2008043169.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、
上記切り替え部は、
上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる
電源回路。
【請求項２】
上記切り替え部は、
上記昇圧回路の昇圧電圧出力対象の回路を起動する前に、上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせ、当該昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させる
請求項１記載の電源回路。
【請求項３】
上記第１の信号は第１の振幅レベルから電源電圧レベルへレベル変換が不能な高周波パルスであり、
上記第２の信号は第１の振幅レベルから電源電圧レベルへレベル変換可能な低周波パルスである
請求項２記載の電源回路。
【請求項４】
上記第２の信号は上記切り替え部を介して上記分周回路に入力される
請求項１記載の電源回路。
【請求項５】
上記第２の信号は、分周されて上記切り替え部に供給され、上記切り替え部は当該分周されている第２の信号を上記昇圧回路に入力させる
請求項１記載の電源回路。
【請求項６】
上記第１の信号は外部から供給されるマスタクロックであり、
上記第２の信号は映像信号の水平同期信号である
請求項３記載の電源回路。
【請求項７】
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含み、周波数ばらつきを有するパルス信号を生成する発振器を有し、
上記第２の信号は上記発振器の発振出力であり、上記切り替え部により上記分周回路に供給され、
上記分周回路は、周波数ばらつきを補正する機能を有する
請求項１記載の電源回路。
【請求項８】
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記電源回路は、
電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、
上記切り替え部は、
上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる
表示装置。
【請求項９】
上記第１の信号は外部から供給されるマスタクロックであり、
上記第２の信号は映像信号の水平同期信号である
請求項８記載の表示装置。
【請求項１０】
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含み、周波数ばらつきを有するパルス信号を生成する発振器を有し、
上記第２の信号は上記発振器の発振出力であり、上記切り替え部により上記分周回路に供給され、
上記分周回路は、周波数ばらつきを補正する機能を有する
請求項８記載の表示装置。
【請求項１１】
表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記電源回路は、
電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、
電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、
上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、
上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、
上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、
上記切り替え部は、
上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる
携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタにより形成される電源回路、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
【背景技術】
【０００２】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）を用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインタフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配置され、これら駆動系が低温ポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【０００４】
図１は、一般的な駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献１参照）。
【０００５】
この液晶表示装置は、図１に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、図１において有効表示部２の上下に配置された一対の水平駆動回路（Ｈドライバ）３Ｕ，３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）４、複数の基準電圧を発生する一つの基準電圧発生回路５、およびデータ処理回路６等が集積されている。
【０００６】
このように、図１の駆動回路一体型表示装置は、２つの水平駆動回路３Ｕ，３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
【０００７】
図２は、奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路３Ｕ，３Ｄの構成例を示すブロック図である。
【０００８】
図２に示すように、奇数ライン駆動用の水平駆動回路３Ｕと偶数ライン駆動用の水平駆動回路３Ｄは同様の構成を有している。
具体的には、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（ＨＳＲ）群３ＨＳＲＵ，３ＨＳＲＤと、シフトレジスタ３１Ｕ，３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群３ＳＭＰＬＵ，３ＳＭＰＬＤと、サンプリングラッチ回路３２Ｕ，３２Ｄの各ラッチデータを線順次化する線順次化ラッチ回路群３ＬＴＣＵ、３ＬＴＣＤと、線順次化ラッチ回路３３Ｕ，３３Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群３ＤＡＣＵ，３ＤＡＣＤと、を有する。
なお、通常、ＤＡＣ３４Ｕ，３４Ｄの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがＤＡＣ３４に入力される。
【特許文献１】特開２００２−１７５０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図１等の液晶表示装置は、たとえば外部から所定レベルのマスタクロックＭＣＫに同期してＤＣ−ＤＣコンバータからなる電源回路で外部から供給された電圧をレベルシフト（昇圧）してパネル内部の駆動電圧を生成し、絶縁基板上に形成された所望の回路に供給するように構成される。
【００１０】
ところが、現行の低温ポリシリコンＴＦＴではしきい値電圧Ｖｔｈが再上昇時に１．５Ｖ程度まで上昇する。
これに対して、低消費電力にて所望のシステムを実現するためには液晶表示装置に入力される同期信号・画像データは高周波数・低電圧になる傾向にある。
したがって、同期信号、画像データが高周波数・低電圧になると、低温ポリシリコンＴＦＴプロセスによって形成されるパネル内部では、外部から入力される高周波数・低電圧信号のレベルシフトおよび分周が困難になる。
【００１１】
本発明は、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できる電源回路、それを用いた表示装置、携帯端末を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の第１の観点の電源回路は、電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、上記切り替え部は、上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる。
【００１３】
本発明の第２の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、内部駆動電圧を生成する電源回路と、を少なくとも含み、上記電源回路は、電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、上記切り替え部は、上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる。
【００１４】
本発明の第３の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、内部駆動電圧を生成する電源回路と、を少なくとも含み、上記電源回路は、電源電圧により駆動され、少なくともレベルシフト処理を受けた第１の信号を分周する分周回路と、電源電圧により駆動され、上記分周回路の出力信号または上記第１の信号より周波数の低い第２の信号を昇圧パルスとして昇圧処理を行う昇圧回路と、上記昇圧回路の出力電圧により第１の信号をレベルシフト可能なレベルシフタと、上記レベルシフタの出力信号の上記分周回路への入力、並びに、上記第２の信号の上記分周回路または昇圧回路への入力を相補的に行う切り替え部と、を有し、上記第１の信号は第１の振幅を有し、上記第２の信号は当該第１の振幅を含む第１の振幅以上で上記電源電圧レベル以下のレベルの第２の振幅を有し、上記切り替え部は、上記第２の信号を上記昇圧回路に入力させて昇圧動作を行わせて得た昇圧電圧出力を上記レベルシフタに入力させて上記第１の信号のレベル変換を行わせ、第２の信号による昇圧動作を停止させて上記レベルシフトされた上記第１の信号を分周回路を通して上記昇圧回路に入力させて最終昇圧電圧を出力させる。
【００１５】
本発明によれば、たとえば、昇圧回路の昇圧電圧出力対象の回路を起動する前に、切り替え部により第２の信号を昇圧回路に入力させて昇圧動作を行わせる。
そして、この第２の信号に基づく昇圧電圧出力をレベルシフタに入力させて第１の信号のレベル変換を行わせる。
次いで、第２の信号による昇圧動作を停止させて、レベルシフトされた第１の信号を分周回路で分周させて昇圧回路に入力させ安定した昇圧電圧出力を得る。
【発明の効果】
【００１６】
本発明によれば、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００１８】
図３および図４は、本発明の第１の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図３は本第１の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図４は本第１の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００１９】
この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１２、図３において有効表示部１２の上下に配置された一対の第１および第２の水平駆動回路（Ｈドライバ、ＨＤＲＶ）１３Ｕ，１３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ、ＶＤＲＶ）１４、データ処理回路（ＤＡＴＡＰＲＣ）１５、ＤＣ−ＤＣコンバータにより形成された電源回路（ＤＣ−ＤＣ）１６、インタフェース回路（Ｉ／Ｆ）１７、タイミングジェネレータ（ＴＧ）１８、および複数の駆動基準電圧を水平駆動回路１３Ｕ，１３Ｄ等を供給する基準電圧駆動回路（ＲＥＦＤＲＶ）１９等が集積されている。
また、ガラス基板１１の第２の水平駆動回路１３Ｄの配置位置の近傍の縁部にはデータ等の入力パッド２０が形成されている。
【００２０】
ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンＴＦＴプロセスにより形成されている。すなわち、この駆動回路一体型表示装置１０は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。
【００２１】
本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効画素部２の両サイド（図３では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。
本実施形態においては、３つのデジタル画像データＲ，Ｇ，Ｂのうち、デジタルＲデータを第１デジタルデータ、デジタルＢデータを第２デジタルデータ、デジタルＧデータを第３デジタルデータとして説明する。
【００２２】
以下、本実施形態の液晶表示装置１０の各構成要素の構成並びに機能について順を追って説明する。
【００２３】
有効表示部１２は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
【００２４】
図５は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図４において、表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、データライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。
【００２５】
単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００２６】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極がデータライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路２１により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２７】
垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。
【００２８】
また、表示部１２において、たとえば、データライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す第１の水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す第２の水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。
【００２９】
第１の水平駆動回路１３Ｕは、Ｒデータ、Ｂデータ、およびＧデータの３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第１の水平駆動回路１３Ｕは、このＲＧＢセレクタ方式の採用に伴い、第１および第２サンプリングラッチ回路にラッチされたＲデータとＢデータを時分割的に第１ラッチ回路、さらには第２ラッチ回路に転送し、このＲデータとＢデータのラッチ回路への時分割的な転送処理の間に第３サンプリングラッチ回路にラッチされたＧデータを第３ラッチ回路に転送し、第２ラッチ回路および第３ラッチ回路にラッチされるＲ，Ｂ，Ｇデータを１水平期間内で選択的出力してアナログデータに変換し、３つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路１３Ｕにおいては、ＲＧＢセレクタシステムを実現するために、２つのデジタルＲ，Ｂデータ用の第１ラッチ系列と、１つのデジタルＧデータ用の第２ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路（ＤＡＣ）、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第２の水平駆動回路１３Ｄは、基本的には第１の水平駆動回路１３Ｕと同様の構成を有する。
【００３０】
図６は、本実施形態の第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄの基本的な構成例を示すブロック図である。以下では水平駆動回路１３として説明する。
なお、この水平駆動回路は、３つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。
【００３１】
水平駆動回路１３は、図６に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲ、サンプリングラッチ回路群１３ＳＭＰＬ、ラッチ出力選択スイッチ１３ＯＳＥＬ、デジタルアナログ変換回路１３ＤＡＣ、アナログバッファ１３ＡＢＵＦ、およびラインセレクタ１３ＬＳＥＬを有する。
【００３２】
シフトレジスタ群１３ＨＳＲＵは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）をサンプリングラッチ回路群１３ＳＭＰＬに出力する複数のシフトレジスタ（ＨＳＲ）を有する。
【００３３】
サンプリングラッチ回路群１３ＳＭＰＬは、第１デジタルデータであるＲデータを順次サンプリングしてラッチする第１サンプリングラッチ回路１３１と、第２デジタルデータであるＢデータを順次サンプリングしてラッチし、また、第１サンプリングラッチ回路１３１にラッチされたＲデータを所定のタイミングでラッチする第２サンプリングラッチ回路１３２と、第３デジタルデータであるＧデータを順次サンプリングしてラッチする第３サンプリングラッチ回路１３３と、第２サンプリングラッチ回路１３２にラッチされたデジタルデータＲまたはＢデータをシリアルに転送するための第１ラッチ回路１３４と、第１ラッチ回路１３４にラッチされデジタルＲまたはＢデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第２ラッチ回路１３５と、第３サンプリングラッチ回路１３３にラッチされたデジタルＧデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第３ラッチ回路１３６と、を有する。
このような構成を有するサンプリングラッチ回路群１３ＳＭＰＬにおいて、第１サンプリングラッチ回路１３１、第２サンプリングラッチ回路１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５により第１ラッチ系列１３７が形成され、第３ランプリングラッチ回路１３３および第３ラッチ回路１３６により第２ラッチ系列１３８が形成されている。
【００３４】
本実施形態においては、データ処理回路１５から各水平駆動回路１３Ｕ，１３Ｄに入力されるデータは０−３Ｖ（２．９Ｖ）系のレベルで供給される。
そして、サンプリングラッチ回路群１３ＳＭＰＬの出力段である第２および第４ラッチ回路１３５，１３６のレベルシフト機能により、たとえば−２．３Ｖ〜４．８Ｖ系にレベルアップされる。
【００３５】
ラッチ出力選択スイッチ１３ＯＳＥＬは、サンプリングラッチ回路群１３ＳＭＰＬの出力を選択的に切り替えてデジタルアナログ回路１３ＤＡＣに出力する。
デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路１３ＤＡＣは、一水平期間中に３つのデジタルＲ，Ｂ，Ｇデータをアナログデータに変換する。
アナログバッファ１３ＡＢＵＦは、デジタルアナログ変換回路１３ＤＡＣでアナログ信号に変換されたＲ，Ｂ，Ｇデータをバッファリングしてラインセレクタ１３ＬＥＳＬに出力する。
ラインセレクタ１３ＬＳＥＬは、一水平期間において３つのアナログＲ，Ｂ，Ｇデータを選択して、対応するデータラインＤＴＬ−Ｒ、ＤＴＬ−Ｂ、ＤＴＬ−Ｇに出力する。
【００３６】
ここで、水平駆動回路１３における動作について説明する。
【００３７】
水平駆動回路１３において、連続する画像データをサンプリングする際、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納する。
水平方向１ラインすべてのデータを第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納することが完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータを第１ラッチ回路１３４に転送し、すぐに第２ラッチ回路１３５に転送し格納する。
次に、第１サンプリングラッチ回路１３１内のデータを第２サンプリングラッチ１３２に転送し、すぐに第１ラッチ回路１３４に転送し格納する。また同期間に第３サンプリングラッチ回路１３３内のデータを第３ラッチ回路１３６に転送する。
そして次の水平方向１ラインのデータを、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納していく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータを、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
その後、第１ラッチ回路１３４に格納されているデータを第２ラッチ回路１３５に転送し格納する。そのデータをラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力する。
このサンプリングラッチ方式により、３つのデジタルデータをデジタルアナログ変換回路１３ＤＡＣに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第３デジタルデータは、水平方向１ラインのデータを格納している間転送作業を伴わないこと、ＲＧＢセレクタ駆動の場合はＢ（Blue）→Ｇ（Green）→Ｒ（Red）の順で書き込むことが、液晶のＶＴ特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりＧデータにすることにより、画質ばらつきに強くなる。
【００３８】
データ処理回路１５は、図４に示すように、外部より入力されたパラレルのデジタルＲ，Ｇ，Ｂデータのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１５１、レベルシフトされたＲ，Ｇ，Ｂデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１５２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして奇数データ（ｏｄｄ−ｄａｔａ）を水平駆動回路１３Ｕに出力し、偶数データ（ｅｖｅｖ−ｄａｔａ）を水平駆動回路１３Ｄに出力するダウンコンバータ１５３を有する。
【００３９】
電源回路１６は、昇圧パルス切り替えシステムを採用したＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧（インタフェース電圧）ＶＤＤ１（たとえば２．９Ｖ）が供給され、この電圧をインタフェース回路１７から供給されるマスタクロックＭＣＫや水平同期信号ＨＳＹＮＣに同期して、あるいは内蔵されている発振回路等を用いて、あるいは周波数の低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期ＨＳＹＮＣに基づいて２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する。
また、電源回路１６は、内部パネル電圧として負電圧であるＶＳＳ２（たとえば−１．９Ｖ）、ＶＳＳ３（たとえば−３．８Ｖ）を生成してパネル内部の所定回路（インタフェース回路等）に供給する。
【００４０】
インタフェース回路１７は、外部から供給されるマスタクロックＭＣＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣのレベルをパネル内部ロジックレベル（たとえばＶＤＤ２レベル）までレベルシフトし、レベルシフト後のマスタクロックＭＣＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣをタイミングジェネレータ１８に供給し、また、水平同期信号ＨＳＹＮＣを電源回路１６に供給する。
インタフェース回路１７は、電源回路１６がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックＭＣＫの電源回路１６への供給は行わないように構成可能である。あるいはインタフェース回路１７から電源回路１６へマスタクロックＭＣＫの供給ラインをそのままで、電源回路１６側でマスタクロックＭＣＫを昇圧に使用しないように構成することも可能である。
【００４１】
タイミングジェネレータ１８は、インタフェース回路１７により供給されたマスタクロックＭＣＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣに同期して、水平駆動回路１３Ｕ，１３Ｄのクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、垂直駆動回路１４のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）を水平駆動回路１３Ｕ，１３Ｄに供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を垂直駆動回路１４に供給する。
【００４２】
ここで、本実施形態の特徴的な構成である、外部からの液晶電圧ＶＤＤ１を２倍の６Ｖ系の内部パネル電圧ＶＤＤ２（たとえば５．８Ｖ）に昇圧し、パネル内部の各回路に供給する電源回路１６のＤＣ−ＤＣコンバータの構成について説明する。
【００４３】
図７は、本第１の実施形態に係る昇圧パルス切り替えシステムを用いたＤＣ−ＤＣコンバータの基本構成を示すブロック図である。
【００４４】
図７のＤＣ−ＤＣコンバータ１６０は、２つの周波数の異なる昇圧パルス生成用入力信号Ｖ１、Ｖ２が供給され、主構成要素として、レベルシフタ１６１、切り替えスイッチ１６２，１６３、分周回路１６４、および昇圧回路１６５により構成される。切り替えスイッチ１６２，１６３により切り替え部が構成される。
【００４５】
ＤＣ−ＤＣコンバータ１６０においては、分周回路１６４と昇圧回路１６５は電源電圧ＶＤＤによって駆動され、２つの入力信号はそれぞれ振幅ＡＭＰ１がＶＤＤＩ（インタフェース電圧）の信号Ｖ１と、振幅ＡＭＰ２がＶＤＤＩ≦ＡＭＰ２≦ＶＤＤの信号Ｖ２である。
信号Ｖ１はＶＤＤＩからＶＤＤへレベル変換が不能な高周波数パルスであり、信号Ｖ２はＶＤＤＩからＶＤＤへレベル変換が可能な低周波数パルスである。
【００４６】
信号Ｖ１がレベルシフタ１６１に入力され、信号Ｖ２がスイッチ１６２に入力される。
スイッチ１６２の固定接点ａが信号Ｖ２の入力ラインに接続され、作動接点ｂが分周回路１６４の入力に接続されている。
スイッチ１６３の固定接点ａがレベルシフタ１６１の出力に接続され、作動接点ｂが分周回路１６４の入力に接続されている。
スイッチ１６２とスイッチ１６３は、クロック選択信号ＳＥＬＭＣＫにより相補的にオン、オフされる。たとえばクロック選択信号ＳＥＬＭＣＫがローレベルの場合にはスイッチ１６２がオンし、スイッチ１６３がオフする。一方、クロック選択信号ＳＥＬＭＣＫがハイレベルの場合にはスイッチ１６２がオフし、スイッチ１６３がオンする。
分周回路１６４の出力が昇圧回路１６５に接続され、昇圧回路１６５から昇圧されたＤＣ電圧ＶＤＤ２が出力され、この電圧ＶＤＤ２はレベルシフタ１６１にも供給される。
【００４７】
このような構成を有するＤＣ−ＤＣコンバータ１６０においては、ＤＣ−ＤＣコンバータ１６０に接続された回路群を起動する前に、クロック選択信号ＳＥＬＭＣＫによりスイッチ１６２をオンさせ、スイッチ１６３をオフさせて、信号Ｖ２を分周回路１６４を介して昇圧回路１６５に昇圧パルスとして供給して昇圧を行い、安定した昇圧電圧出力ＶＤＤ２を得る。
しかし、信号Ｖ２により昇圧では、昇圧の周波数が低いためにこのまま回路群を起動するとＤＣ−ＤＣコンバータ１６０の電流供給能力が不足し、所望の電圧出力を維持できない。
そこで、軽負荷（もしくは無負荷）で起動したＤＣ−ＤＣコンバータ１６０の安定出力ＶＤＤ２を用いることで信号Ｖ１をＶＤＤＩからＶＤＤへレベル変換できる。このとき、クロック選択信号ＳＥＬＭＣＫによりスイッチ１６２をオフさせ、スイッチ１６３をオンさせて、信号Ｖ１を分周回路１６４に入力させる。これにより、分周回路１６４を駆動できる高周波数の昇圧パルスが得られる。
このように、クロック選択信号ＳＥＬＭＣＫを用いて昇圧パルスをＶ２に切り替えて昇圧し、出力安定後に接続された回路群を起動することで所望の電流供給能力と電圧出力が得られる。
【００４８】
以上、本実施形態に係る電源回路のＤＣ−ＤＣコンバータの基本概念について説明した。以下に、本実施形態に係る電源回路のＤＣ−ＤＣコンバータの具体的な構成例について説明する。
【００４９】
図８は、本第１の実施形態に係る昇圧パルス切り替えシステムを用いたＤＣ−ＤＣコンバータの具体的な構成例を示すブロック図である。
図９（Ａ）〜（Ｆ）は図８のＤＣ−ＤＣコンバータのタイミングチャートである。
【００５０】
図８のＤＣ−ＤＣコンバータ１６０Ａは、ポリシリコンＴＦＴガラス基板上に構成され、振幅ＶＤＤＩのＭＣＫ・ＨＳＹＮＣを外部入力信号として受け取る。ＭＣＫは液晶駆動装置のマスタクロック、ＨＳＹＮＣは水平同期信号を表す。
マスタクロックＭＣＫは基板上でＶＤＤＩからＶＤＤへレベル変換が不可能な高周波パルスであり、図７の信号Ｖ１に相当する。水平同期信号ＨＳＹＮＣは基板上でＶＤＤＩからＶＤＤへレベル変換可能な低周波パルスであり、図７の信号Ｖ２に相当する。
図８のＤＣ−ＤＣコンバータ１６０Ａは、信号Ｖ２としての水平同期信号ＨＳＹＮＣを２分周するトグル型フリップフロップ（ＴＦＦ）１６６を有し、２分周したクロックＣＫ１をスイッチ１６２を介して昇圧回路１６５に入力するように構成されている。また、マスタクロックＭＣＫがレベルシフタ１６１によりレベルシフトされたクロックＣＫ２がスイッチ１６３を介して分周回路１６４に入力されるように構成されている。
そして、水平同期信号ＨＳＹＮＣは分周回路１６４にも供給され、クロック選択信号ＳＥＬＭＣＫがレベルシフタ１６１にも供給されている。
【００５１】
図８のＤＣ−ＤＣコンバータ１６０Ａにおいては、クロックＣＫ１は水平同期信号ＨＳＹＮＣをＴＦＦ１６６で２分周しＶＤＤへレベル変換した信号であり昇圧回路１６５を駆動できる適切な周波数であるためこれ以上の分周は必要なく、そのまま昇圧回路１６５に供給される。
またクロック選択信号ＳＥＬＭＣＫがローレベルの場合にはスイッチ１６２がオンし、スイッチ１６３がオフし、レベルシフタ１６１がリセットされる。
一方、クロック選択信号ＳＥＬＭＣＫがハイレベルの場合にはスイッチ１６２がオフし、スイッチ１６３がオンし、レベルシフタ１６１が動作状態となる。
【００５２】
次に、上記構成による動作を説明する。
【００５３】
外部からの供給電圧ＶＤＤ０、ＶＤＤ１が電源回路１６に入力される。
電源回路１６のＤＣ−ＤＣコンバータ１６０Ａにおいては、ＤＣ−ＤＣコンバータに接続された回路群が停止、かつ、クロック選択信号ＳＥＬＭＣＫがローレベルのとき、クロックＣＫ１が昇圧回路１６５に供給される。昇圧回路１６５はクロックＣＫ１を昇圧パルスとして昇圧を行い、安定した電圧出力ＶＤＤ２を得る。
ＤＣ−ＤＣコンバータ１６０Ａの安定出力ＶＤＤ２を用いてクロックＣＫ２をＶＤＤＩからＶＤＤへレベル変換することで分周回路を駆動できる高周波数の昇圧パルスが得られる。
このとき、クロック選択信号ＳＥＬＭＣＫがハイレベルに設定されて、クロックＣＫ２がスイッチ１６３、分周回路１６４を通して昇圧回路１６５に供給される、昇圧回路１６５はクロックＣＫ２を昇圧パルスとして昇圧し、接続された回路群を起動することで所望の電流供給能力と電圧出力ＶＤＤ２が得られる。
【００５４】
そして、外部より入力されたパラレルのデジタルデータは、ガラス基板１１上のデータ処理回路１５で位相調整や周波数を下げるためのパラレル変換が行われ、Ｒデータ、Ｂデータ、およびＧデータが第１および第２の水平駆動回路１３Ｕ，１３Ｄに出力される。
第１および第２の水平駆動回路１３Ｕ，１３Ｄでは、データ処理回路１５より入力されたデジタルＧデータが第３サンプリングラッチ回路１３３で１Ｈかけて順次サンプリングし保持される。その後、水平のブランキング期間に第３ラッチ回路１３６に転送される。
これと並行して、ＲデータとＢデータが別々に１Ｈかけてサンプリングされて第１および第２サンプリングラッチ回路１３１，１３２に保持され、次の水平ブランキング期間にそれぞれの第１ラッチ回路１３４に転送される。
水平方向１ラインすべてのデータが第１、第２、および第３サンプリングラッチ回路１３１〜１３３に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ回路１３２内のデータが第１ラッチ回路１３４に転送され、すぐに第２ラッチ回路１３５に転送され格納される。
次に、第１サンプリングラッチ回路１３１内のデータが第２サンプリングラッチ１３２に転送され、すぐに第１ラッチ回路１３４に転送されて格納される。また同期間に第３サンプリングラッチ回路１３３内のデータが第３ラッチ回路１３６に転送される。
そして次の水平方向１ラインのデータが、第１、第２、および第３サンプリングラッチ回路１３１，１３２，１３３に格納されていく。
次の水平方向１ラインのデータを格納している間に、第２ラッチ回路１３５および第３ラッチ回路１３６に格納されているデータが、ラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
その後、第１ラッチ回路１３４に格納されているデータが第２ラッチ回路１３５に転送されて格納される。そのデータがラッチ出力選択スイッチ１３ＯＳＥＬが切替わることによりデジタルアナログ変換回路１３ＤＡＣに出力される。
次の１Ｈ期間にデジタルアナログ変換回路１３ＤＡＣでアナログデータに変換されたＲ，Ｂ，Ｇデータがアナログバッファ１３ＡＢＵＦに保持され、１Ｈ期間が３分割された形態で各アナログＲ，Ｂ，Ｇデータが対応するデータラインに選択的に出力される。
なお、Ｇ、Ｒ、Ｂの処理の順番は切り替わっても実現可能である。
【００５５】
以上説明したように、本実施形態によれば、電源回路１６を形成するＤＣ−ＤＣコンバータにおいては、ＤＣ−ＤＣコンバータに接続された回路群を起動する前に、クロック選択信号ＳＥＬＭＣＫによりスイッチ１６２をオンさせ、スイッチ１６３をオフさせて、信号Ｖ２を分周回路１６４を介して昇圧回路１６５に昇圧パルスとして供給して昇圧を行い、安定した昇圧電圧出力ＶＤＤ２を得る。しかし、信号Ｖ２により昇圧では、昇圧の周波数が低いためにこのまま回路群を起動するとＤＣ−ＤＣコンバータ１６０の電流供給能力が不足し、所望の電圧出力を維持できない。
そこで、本実施形態においては、軽負荷（もしくは無負荷）で起動したＤＣ−ＤＣコンバータ１６０の安定出力ＶＤＤ２を用いることで信号Ｖ１をＶＤＤＩからＶＤＤへレベル変換できる。このとき、クロック選択信号ＳＥＬＭＣＫによりスイッチ１６２をオフさせ、スイッチ１６３をオンさせて、信号Ｖ１を分周回路１６４に入力させる。これにより、分周回路１６４を駆動できる高周波数の昇圧パルスが得られる。
このように、本実施形態においては、クロック選択信号ＳＥＬＭＣＫを用いて昇圧パルスをＶ２に切り替えて昇圧し、出力安定後に接続された回路群を起動することで所望の電流供給能力と電圧出力が得られる。
したがって、インタフェースの電圧および周波数に依存せずＤＣ−ＤＣコンバータを起動できるので、低電圧・高周波数インタフェースおよびそれを用いた回路一体型液晶表示装置の実現が可能である。
また、簡素な構成で低電圧・高周波数インタフェースが実現できる。
【００５６】
また、本実施形態によれば、第１デジタルデータ（Ｒ）および第２デジタルデータ（Ｂ）用のサンプリングラッチ回路１３１，１３２、第１ラッチ回路１３４、および第２ラッチ回路１３５を縦続接続してシリアル転送する第１ラッチ系列１３７と、第３デジタルデータ用のサンプリングラッチ回路１３３および第３ラッチ回路１３６を縦続接続した第２ラッチ系列１３８とを有し、共用のデジタルアナログ（ＤＡ）変換回路１３ＤＡＣ、アナログバッファ回路１３ＡＢＵＦ、一水平期間（Ｈ）中に３つのアナログデータ（Ｒ，Ｂ，Ｇ）を選択的に対応するデータラインに出力するラインセレクタ１３ＬＳＥＬを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるＤＡ変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第１および第２デジタルデータ用と第３デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、１水平期間中に３分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い３ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
【００５７】
次に、第２の実施形態について説明する。
【００５８】
図１０は、本第２の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【００５９】
本第２の実施形態に係る表示装置１０Ａが第１の実施形態に係る表示装置１０と異なる点は、パネル内部に発振器２２を内蔵し、電源回路１６Ａにおいて、発振器（ＯＳＣ）２１の発振周波数ばらつきを補正する分周補正システムを用いた昇圧パルス切り替えシステムを採用したことにある。
【００６０】
図１１は、第２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す図である。
図１２（Ａ）〜（Ｆ）は図１１のＤＣ−ＤＣコンバータのタイミングチャートである。
【００６１】
図１１のＤＣ−ＤＣコンバータ１６０Ｂが図８のＤＣ−ＤＣコンバータ１６０Ａと異なる点は、ＴＦＦの代わりに、発振器（リングオシレータ）２２Ｂを用い、また、分周回路の代わりに分周補正システム１６７を配置し、リングオシレータ２２ＢによるクロックＣＫ１Ｂをスイッチ１６２を介して分周補正システム１６７に入力するように構成したことにある。
【００６２】
このＤＣ−ＤＣコンバータ１６０Ｂにおいても、振幅ＶＤＤＩのマスタクロックＭＣＫと水平同期信号ＨＳＹＮＣを外部入力信号として受け取る。
発振器２１はリングオシレータ２２Ｂを使用している。
リングオシレータ２２Ｂは、図１３に示すように、奇数個のインバータＩＮＶをリング状に接続して形成される。
低温ポリシリコンプロセスによって形成されるトランジスタからなる発振器は、トランジスタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果、発振周波数を大きくばらつく。
すなわち、リングオシレータ２２Ｂは、周波数ばらつきを有する矩形波信号を出力する発振回路として形成されている。
【００６３】
分周補正システム１６７は、入力パルスの周波数に対し図１４に示すような出力特性をもつ分周回路群である。
分周補正システム１６７は、水平同期信号ＨＳＹＮＣの１周期内で入力パルスをカウントし最適な出力周波数を選ぶ。これにより、ばらつきを有するリングオシレータ（発振器）２２Ｂの出力周波数はある一定周波数範囲に抑制される。
マスタクロックＭＣＫは基板上でＶＤＤＩからＶＤＤへレベル変換が不可能な周波数Fckのパルスであり、クロックＣＫ１ＢはＶＤＤ振幅のマスタクロックＭＣＫとは非同期な周波数Fck/2のパルスである。
【００６４】
ＤＣ−ＤＣコンバータ１６０Ｂにおいては、クロック選択信号ＳＥＬＭＣＫがローレベルのときスイッチ１６２がオンし、スイッチ１６３がオフし、レベルシフタ１６１がリセットされ、リングオシレータ２２Ｂが動作状態となる。
一方、クロック選択信号ＳＥＬＭＣＫがハイレベルのときスイッチ１６２がオフし、スイッチ１６３がオンし、リングオシレータ２２Ｂがリセットされ、レベルシフタ１６１が動作状態となる。
電源回路１６のＤＣ−ＤＣコンバータ１６０Ａにおいては、ＤＣ−ＤＣコンバータに接続された回路群が停止、かつ、クロック選択信号ＳＥＬＭＣＫがローレベルのとき、クロックＣＫ１が昇圧回路１６５に供給される。昇圧回路１６５はクロックＣＫ１を昇圧パルスとして昇圧を行い、安定した電圧出力ＶＤＤ２を得る。
ＤＣ−ＤＣコンバータ１６０Ａの安定出力ＶＤＤ２を用いてクロックＣＫ２をＶＤＤＩからＶＤＤへレベル変換することで分周回路を駆動できる高周波数の昇圧パルスが得られる。
このとき、クロック選択信号ＳＥＬＭＣＫがハイレベルに設定されて、クロックＣＫ２がスイッチ１６３、分周補正システム６７を通して昇圧回路１６５に供給される、昇圧回路１６５はクロックＣＫ２を昇圧パルスとして昇圧し、接続された回路群を起動することで所望の電流供給能力と電圧出力ＶＤＤ２が得られる。
【００６５】
本第２の実施形態によれば、分周補正システム１６７によって出力周波数がある一定周波数範囲に抑制できるため切り替えの前後でＤＤＣ周波数はほとんど変わらず、昇圧パルス源にほとんどよらない安定したＤＣ電圧出力ＶＤＤ２が得られる。
【００６６】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００６７】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００６８】
図１５は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
【００６９】
本例に係る携帯電話機２００は、装置筐体２１０の前面側に、スピーカ部２２０、表示部２３０、操作部２４０、およびマイク部２５０が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部２３０にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００７０】
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部２３０として用いることにより、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能で、また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
【図面の簡単な説明】
【００７１】
【図１】一般的な駆動回路一体型表示装置の概略構成を示す図である。
【図２】奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路の構成例を示すブロック図である。
【図３】本発明の第１の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図４】本発明の第１の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
【図５】液晶表示装置の有効表示部の構成例を示す回路図である。
【図６】本実施形態の第１および第２の水平駆動回路の基本的な構成例を示すブロック図である。
【図７】本第１の実施形態に係る昇圧パルス切り替えシステムを用いたＤＣ−ＤＣコンバータの基本構成を示すブロック図である。
【図８】本第１の実施形態に係る昇圧パルス切り替えシステムを用いたＤＣ−ＤＣコンバータの具体的な構成例を示すブロック図である。
【図９】図８のＤＣ−ＤＣコンバータのタイミングチャートである。
【図１０】本第２の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。
【図１１】第２の実施形態に係るＤＣ−ＤＣコンバータの構成例を示す図である。
【図１２】図１１のＤＣ−ＤＣコンバータのタイミングチャートである。
【図１３】リングオシレータの構成例を示す図である。
【図１４】第２の実施形態に係る分周補正システムの入出力周波数特性を示す図である。
【図１５】本発明の実施形態に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
【００７２】
１０，１０Ａ・・・液晶表示装置、１１・・・ガラス基板、１２・・・有効表示部、１３・・・水平駆動回路、１３Ｕ・・・第１の水平駆動回路、１３Ｄ・・・第２の水平駆動回路、１３ＳＭＰＬ・・・サンプリングラッチ回路群、１３１・・・第１ランプリングラッチ回路、１３２・・・第２サンプリングラッチ回路、１３３・・・第３サンプリングラッチ回路、１３４・・・第１ラッチ回路、１３５・・・第２ラッチ回路、１３６・・・第３ラッチ回路、１３７・・・第１ラッチ系列、１３８・・・第２ラッチ系列、１３ＯＳＥＬ・・・ラッチ出力選択スイッチ、１３ＤＡＣ・・・デジタルアナログ変換回路、１３ＡＢＵＤ・・・アナログバッファ、１３ＬＳＥＬ・・・ラインセレクタ、１４・・・垂直駆動回路、１５・・・データ処理回路、１６・・・電源回路、１６０，１６０Ａ，１６０Ｂ・・・ＤＣ−ＤＣコンバータ、１６１・・・レベルシフタ、１６２，１６３・・・スイッチ、１６４・・・分周回路、１６５・・・昇圧回路、１６６・・・トグル型フリップフロップ（ＴＦＦ）、１６７・・・分周補正システム、１７・・・インタフェース回路、１８・・・タイミングジェネレータ、２２・・・発振器、２２Ｂ・・・リングオシレータ。
【図１】
2008043169.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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