(57)【要約】【課題】読み出しアクセス時間を増加させることなく、リーク電流を削減する。【解決手段】半導体記憶装置１０は、複数のワード線ＷＬと、複数のワード線ＷＬにそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルＭＣを有するメモリセルアレイ１１と、複数のメモリセルＭＣにそれぞれ接続された複数の低位電源線１４と、複数の低位電源線１４に接続され、かつ、読み出しアクセス先のメモリセルＭＣに対して低位電源線１４を接地電圧に設定し、書き込みアクセス先及びアクセスがないメモリセルＭＣに対して低位電源線１４を接地電圧より高い電圧に設定する電源回路２３とを含む。【選択図】      図１
2008287768.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線にそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルにそれぞれ接続された複数の低位電源線と、
前記低位電源線に接続され、かつ、読み出しアクセス先のメモリセルに対して低位電源線を接地電圧に設定し、書き込みアクセス先及びアクセスがないメモリセルに対して低位電源線を接地電圧より高い電圧に設定する電源回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルのアクセス状態を判定する判定回路をさらに具備し、
前記電源回路は、前記判定回路による判定結果に基づいて、前記低位電源線の電圧を設定することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のワード線と、
前記複数のワード線にそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルにそれぞれ接続された複数の低位電源線と、
前記低位電源線に接続され、かつ、読み出しアクセス先及び書き込みアクセス先のメモリセルに対して低位電源線を接地電圧に設定し、アクセスがないメモリセルに対して低位電源線を接地電圧より高い電圧に設定する電源回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記複数のワード線のいずれか１本を選択するロウデコーダをさらに具備し、
前記電源回路は、前記ロウデコーダによる選択結果に基づいて、前記低位電源線の電圧を設定することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記電圧は、前記メモリセルが保持するデータが破壊されない電圧に設定されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種としてＳＲＡＭ（Static Random Access Memory）が知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。
【０００３】
また、ＳＲＡＭセルには、このＳＲＡＭセルに電圧を供給するための高位電源線と低位電源線とが接続されている。従来のＳＲＡＭにおいては、メモリセルアレイの全てのラインに対して低位電源線の電圧を、読み出しアクセス、書き込みアクセス、及びアクセスなしに関わらず、常に接地電圧ＶＳＳに設定している。
【０００４】
従って、従来のＳＲＡＭでは、読み出しアクセス、書き込みアクセス、及びアクセスなしに関わらず、全てのラインに対して常に低位電源線の電圧が接地電圧ＶＳＳである分のリーク電流が生じている。消費電流はスイッチング電流とリーク電流との合計であり、メモリセルアレイの全てのラインで常に低位電源線の電圧が接地電圧ＶＳＳである分のリーク電流が生じているために、ＳＲＡＭの消費電力が大きくなってしまう。
【０００５】
また、この種の関連技術として、ＳＲＡＭの消費電力を低減する技術が開示されている（特許文献１参照）。
【特許文献１】特開平９−１４７５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、読み出しアクセス時間を増加させることなく、リーク電流を削減することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体記憶装置は、複数のワード線と、前記複数のワード線にそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルにそれぞれ接続された複数の低位電源線と、前記低位電源線に接続され、かつ、読み出しアクセス先のメモリセルに対して低位電源線を接地電圧に設定し、書き込みアクセス先及びアクセスがないメモリセルに対して低位電源線を接地電圧より高い電圧に設定する電源回路とを具備する。
【０００８】
本発明の第２の視点に係る半導体記憶装置は、複数のワード線と、前記複数のワード線にそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルにそれぞれ接続された複数の低位電源線と、前記低位電源線に接続され、かつ、読み出しアクセス先及び書き込みアクセス先のメモリセルに対して低位電源線を接地電圧に設定し、アクセスがないメモリセルに対して低位電源線を接地電圧より高い電圧に設定する電源回路とを具備する。
【発明の効果】
【０００９】
本発明によれば、読み出しアクセス時間を増加させることなく、リーク電流を削減することができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭ１０の構成を示すブロック図である。ＳＲＡＭ１０は、複数のメモリセル列１２から構成されるメモリセルアレイ１１を備えている。各メモリセル列１２は、スタティック型の複数のメモリセルＭＣから構成されている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように、複数のメモリセル列１２に対応する複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。
【００１２】
図２は、図１に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、６個のＭＯＳトランジスタから構成される６Ｔｒ．型ＳＲＡＭセルである。
【００１３】
メモリセルＭＣは、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、高位電源電圧が供給される高位電源線１３と、低位電源電圧が供給される低位電源線１４との間に直列に接続されている。
【００１４】
第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、高位電源線１３と低位電源線１４との間に直列に接続されている。
【００１５】
具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、高位電源線１３に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、低位電源線１４に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。
【００１６】
ＰＭＯＳトランジスタＬＤ２のソース端子は、高位電源線１３に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、低位電源線１４に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。
【００１７】
ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。
【００１８】
記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してビット線ＢＬに接続されている。記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してビット線／ＢＬに接続されている。トランスファーゲートＸＦ１及びＸＦ２のゲート端子は、ワード線ＷＬに接続されている。このようにして、メモリセルＭＣが構成されている。
【００１９】
ロウデコーダ１５には、アドレス信号ＡＤＤが入力されている。ロウデコーダ１５は、アドレス信号ＡＤＤをデコードし、複数のワード線ＷＬの１本を選択するための行アクセス信号ＲＡＳを生成する。この行アクセス信号ＲＡＳは、ワード線ドライバ１６に送られる。ワード線ドライバ１６には、複数のワード線ＷＬが接続されている。ワード線ドライバ１６は、行アクセス信号ＲＡＳにより選択されたワード線ＷＬを駆動する。
【００２０】
カラムデコーダ１７には、アドレス信号ＡＤＤが入力されている。カラムデコーダ１７は、アドレス信号ＡＤＤをデコードし、複数のビット線対ＢＬ，／ＢＬの１対を選択するための列アクセス信号ＣＡＳを生成する。この列アクセス信号ＣＡＳは、入出力（Ｉ／Ｏ）回路１８に送られる。
【００２１】
Ｉ／Ｏ回路１８には、入力データＤＩが入力されている。Ｉ／Ｏ回路１８は、列アクセス信号ＣＡＳに基づいて、入力データＤＩ及び出力データＤＯの管理を行う。Ｉ／Ｏ回路１８に入力された入力データＤＩは、書き込みデータＷＤとしてセンスアンプ回路１９に送られる。センスアンプ回路１９は、書き込みデータＷＤを増幅してメモリセルアレイ１１（具体的には、ビット線対ＢＬ，／ＢＬ）に送る。
【００２２】
メモリセルアレイ１１からビット線対ＢＬ，／ＢＬを介して読み出された読み出しデータＲＤは、センスアンプ回路１９に送られる。センスアンプ回路１９は、読み出しデータＲＤを増幅してＩ／Ｏ回路１８に送る。Ｉ／Ｏ回路１８に入力された読み出しデータＲＤは、出力データＤＯとして外部回路に出力される。
【００２３】
制御回路２０は、ＳＲＡＭ１０内の各回路を制御する。制御回路２０には、外部回路からコマンドＣＭＤが入力される。制御回路２０は、コマンドＣＭＤに基づいて、データの書き込み動作、及び読み出し動作等を制御する。
【００２４】
ところで、ＳＲＡＭ１０は、アクセス判定回路２１、高位電源回路２２、低位電源回路２３を備えている。高位電源回路２２は、高位電源線１３に接続されている。高位電源線１３は、複数のメモリセル列に共通して設けられている。高位電源回路２２は、高位電源線１３に電源電圧ＶＤＤを供給する。
【００２５】
アクセス判定回路２１には、コマンドＣＭＤ及びアドレスＡＤＤが入力されている。アクセス判定回路２１は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて、各メモリセル列１２のアクセス状態（書き込み、読み出し、アクセスなし）を判定する。そして、アクセス判定回路２１は、この判定結果に基づいて、２種類の低位電源電圧のうちいずれか１つを選択するための選択信号ＳＳを低位電源回路２３に送る。
【００２６】
低位電源回路２３は、複数のメモリセル列１２に対応した複数の低位電源回路２４を備えている。複数の低位電源回路２４にはそれぞれ、複数の低位電源線１４が接続されている。各低位電源線１４は、これに対応するメモリセル列に接続されている。低位電源回路２４は、アクセス判定回路２１から送られた選択信号ＳＳに基づいて、２種類の低位電源電圧のうちいずれか１つを低位電源線１４に供給する。
【００２７】
図３は、低位電源回路２３の電圧供給動作を説明する図である。低位電源回路２３は、メモリセル列１２のアクセス状態に応じて、低位電源線１４の電圧を設定する。すなわち、低位電源回路２３は、読み出しアクセス先のメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳに設定する。また、低位電源回路２３は、書き込みアクセス先のメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳより高い電圧ＶＳＳＨに設定する。また、低位電源回路２３は、アクセスなしのメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳより高い電圧ＶＳＳＨに設定する。
【００２８】
電圧ＶＳＳＨは、接地電圧ＶＳＳより高く、インバータ回路ＩＮＶ１（或いはＩＮＶ２）の閾値電圧より低い電圧であり、かつ、メモリセルＭＣがデータを保持できる電圧に設定される。電圧ＶＳＳＨが接地電圧ＶＳＳよりも高くなるにつれてメモリセルＭＣのリーク電流は低減される。しかし、電圧ＶＳＳＨが高すぎると、メモリセルＭＣを構成するトランジスタの状態が変化して、メモリセルＭＣに保持されているデータが破壊されてしまう。よって、「メモリセルＭＣがデータを保持できる電圧ＶＳＳＨ」とは、メモリセルＭＣを構成するインバータ回路の閾値電圧からノイズに対する余裕を引いた電圧である。
【００２９】
図４は、低位電源回路２４の一例を示す回路図である。なお、図４は、１つのメモリセル列に対応する低位電源回路２４を抽出して示している。他のメモリセル列についても、図４と同じ回路が接続されている。
【００３０】
低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、及びＰＭＯＳトランジスタ２４Ｂを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＰＭＯＳトランジスタ２４Ｂのドレインは、接地されている。ＰＭＯＳトランジスタ２４Ｂのソースは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａ、及びＰＭＯＳトランジスタ２４Ｂのゲートには、アクセス判定回路２１から選択信号ＳＳが入力される。
【００３１】
図５は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ及びＰＭＯＳトランジスタ２４Ｂの動作を説明する図である。図４及び図５に示した低位電源回路２４は、電圧ＶＳＳＨとして、ＰＭＯＳトランジスタ２４Ｂの閾値電圧を用いるようにした構成例である。
【００３２】
図６は、低位電源回路２４の他の一例を示す回路図である。低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、及びＮＭＯＳトランジスタ２４Ｃを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＮＭＯＳトランジスタ２４Ｃのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ｃのソースは、電圧ＶＳＳＨが供給される電源端子に接続されている。ＮＭＯＳトランジスタ２４Ａ及び２４Ｃのゲートには、アクセス判定回路２１から選択信号ＳＳが入力される。
【００３３】
図７は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ及び２４Ｃの動作を説明する図である。図６及び図７に示した低位電源回路２４は、電圧ＶＳＳＨとして、外部回路から供給される電圧を用いるようにした構成例である。
【００３４】
以下に、ＳＲＡＭ１０の動作を、読み出しアクセス先のメモリセル列、書き込みアクセス先のメモリセル列、及びアクセスなしのメモリセル列に分けて説明する。なお、以下の動作の説明においては、図４に示した低位電源回路２４を用いた場合を例に説明する。
【００３５】
＜読み出しアクセス先のメモリセル列＞
アクセス判定回路２１は、読み出しアクセス先のメモリセル列を判定し、低位電源回路２４に対して、低位電源線１４を接地電圧ＶＳＳとする選択信号ＳＳを生成する。この選択信号ＳＳにより、ＮＭＯＳトランジスタ２４Ａはオン、ＰＭＯＳトランジスタ２４Ｂはオフする。これにより、読み出しアクセス先の低位電源線１４には、接地電圧ＶＳＳが印加される。
【００３６】
読み出しアクセス先のメモリセル列では、低位電源線１４を接地電圧ＶＳＳにしているので、通常の読み出し動作と同じ分のリーク電流がメモリセルＭＣから生じることとなる。ここで、低位電源線１４が接地電圧ＶＳＳであるために、メモリセルＭＣからの読み出しアクセスにかかる時間は、通常の読み出し動作と同じに保つことができる。すなわち、読み出しアクセス時間は従来のものと同じであり増加しない。
【００３７】
＜書き込みアクセス先のメモリセル列＞
アクセス判定回路２１は、書き込みアクセス先のメモリセル列を判定し、低位電源回路２４に対して、低位電源線１４を接地電圧ＶＳＳより高い電圧ＶＳＳＨとする選択信号ＳＳを生成する。この選択信号ＳＳにより、ＮＭＯＳトランジスタ２４Ａはオフ、ＰＭＯＳトランジスタ２４Ｂはオンする。これにより、書き込みアクセス先の低位電源線１４には、接地電圧ＶＳＳより高い電圧（ＰＭＯＳトランジスタ２４Ｂの閾値電圧）が印加される。
【００３８】
この結果、書き込みアクセス先のメモリセル列では、低位電源線１４の電圧が接地電圧ＶＳＳから上昇した分だけリーク電流が削減される。また、低位電源線１４の電圧を接地電圧ＶＳＳよりも高くすることにより、低位電源線１４が接地電圧ＶＳＳである場合よりも、メモリセルＭＣへのデータの書き込みが容易となり、書き込み時間を短縮することができる。
【００３９】
＜アクセスなしのメモリセル列＞
アクセス判定回路２１は、アクセスなしのメモリセル列を判定し、低位電源回路２４に対して、低位電源線１４を接地電圧ＶＳＳより高い電圧ＶＳＳＨとする選択信号ＳＳを生成する。この選択信号ＳＳにより、ＮＭＯＳトランジスタ２４Ａはオフ、ＰＭＯＳトランジスタ２４Ｂはオンする。これにより、アクセスなしの低位電源線１４には、接地電圧ＶＳＳより高い電圧（ＰＭＯＳトランジスタ２４Ｂの閾値電圧）が印加される。
【００４０】
この結果、アクセスなしメモリセル列では、低位電源線１４の電圧が接地電圧ＶＳＳから上昇した分だけリーク電流が削減される。
【００４１】
以上詳述したように本実施形態においては、読み出しアクセス先のメモリセル列に対してのみ低位電源線１４の電圧を接地電圧ＶＳＳに設定し、一方、アクセスなしのメモリセル列と書き込みアクセス先のメモリセル列とに対しては低位電源線１４の電圧を接地電圧ＶＳＳよりも高い電圧ＶＳＳＨに設定している。これにより、読み出しアクセス時間を増加させることなく、アクセスなしのメモリセル列と書き込みアクセス先のメモリセル列とのリーク電流を削減することができる。
【００４２】
また、書き込みアクセス先のメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳよりも高くすることにより、低位電源線１４が接地電圧ＶＳＳである場合よりも、メモリセルＭＣへのデータの書き込みが容易となり、書き込み時間を短縮することができる。
【００４３】
また、接地電圧ＶＳＳより高い電圧ＶＳＳＨを生成する手段として、ＰＭＯＳトランジスタ２４Ｂの閾値電圧を用いるようにしている。よって、微小な回路面積の増加のみで、メモリセルＭＣのリーク電流を削減することができる。
【００４４】
（第２の実施形態）
第２の実施形態は、読み出しアクセス先のメモリセル列と書き込みアクセス先のメモリセル列とに対しては低位電源線１４の電圧を接地電圧ＶＳＳに設定し、一方、アクセスなしのメモリセル列に対しては低位電源線１４の電圧を接地電圧ＶＳＳよりも高い電圧ＶＳＳＨに設定するようにしている。
【００４５】
図８は、本発明の第２の実施形態に係るＳＲＡＭ１０の構成を示すブロック図である。ＳＲＡＭ１０は、低位電源線１４に電圧を供給する低位電源回路２３を備えている。低位電源回路２３は、複数のメモリセル列１２に対応した複数の低位電源回路２４を備えている。複数の低位電源回路２４にはそれぞれ、複数の低位電源線１４が接続されている。各低位電源線１４は、これに対応するメモリセル列に接続されている。低位電源回路２４は、ロウデコーダ１５から送られた行アクセス信号ＲＡＳに基づいて、２種類の低位電源電圧のうちいずれか１つを低位電源線１４に供給する。
【００４６】
図９は、低位電源回路２３の電圧供給動作を説明する図である。低位電源回路２３は、メモリセル列１２のアクセス状態に応じて、低位電源線１４の電圧を設定する。すなわち、低位電源回路２３は、読み出しアクセス先のメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳに設定する。また、低位電源回路２３は、書き込みアクセス先のメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳに設定する。また、低位電源回路２３は、アクセスなしのメモリセル列に対して、低位電源線１４の電圧を接地電圧ＶＳＳより高い電圧ＶＳＳＨに設定する。
【００４７】
図１０は、低位電源回路２４の一例を示す回路図である。なお、図１０は、１つのメモリセル列に対応する低位電源回路２４を抽出して示している。他のメモリセル列についても、図１０と同じ回路が接続されている。
【００４８】
低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、及びＰＭＯＳトランジスタ２４Ｂを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＰＭＯＳトランジスタ２４Ｂのドレインは、接地されている。ＰＭＯＳトランジスタ２４Ｂのソースは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａ、及びＰＭＯＳトランジスタ２４Ｂのゲートには、ロウデコーダ１５から行アクセス信号ＲＡＳが入力される。
【００４９】
図１１は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ及びＰＭＯＳトランジスタ２４Ｂの動作を説明する図である。低位電源回路２４は、電圧ＶＳＳＨとして、ＰＭＯＳトランジスタ２４Ｂの閾値電圧を低位電源線１４に供給するように構成されている。
【００５０】
以下に、ＳＲＡＭ１０の動作を、読み出しアクセス先のメモリセル列、書き込みアクセス先のメモリセル列、及びアクセスなしのメモリセル列に分けて説明する。
【００５１】
＜読み出しアクセス先のメモリセル列＞
ロウデコーダ１５は、読み出しアクセス先のメモリセル列に対応する行アクセス信号ＲＡＳを活性化する。この行アクセス信号ＲＡＳは低位電源回路２４に送られ、ＮＭＯＳトランジスタ２４Ａはオン、ＰＭＯＳトランジスタ２４Ｂはオフする。これにより、読み出しアクセス先の低位電源線１４には、接地電圧ＶＳＳが印加される。
【００５２】
読み出しアクセス先のメモリセル列では、低位電源線１４を接地電圧ＶＳＳにしているので、通常の読み出し動作と同じ分のリーク電流がメモリセルＭＣから生じることとなる。ここで、低位電源線１４が接地電圧ＶＳＳであるために、メモリセルＭＣからの読み出しアクセスにかかる時間は、通常の読み出し動作と同じに保つことができる。すなわち、読み出しアクセス時間は従来のものと同じであり増加しない。
【００５３】
＜書き込みアクセス先のメモリセル列＞
ロウデコーダ１５は、書き込みアクセス先のメモリセル列に対応する行アクセス信号ＲＡＳを活性化する。この行アクセス信号ＲＡＳは低位電源回路２４に送られ、ＮＭＯＳトランジスタ２４Ａはオン、ＰＭＯＳトランジスタ２４Ｂはオフする。これにより、書き込みアクセス先の低位電源線１４には、接地電圧ＶＳＳが印加される。
【００５４】
書き込みアクセス先のメモリセル列では、低位電源線１４を接地電圧ＶＳＳにしているので、通常の書き込み動作と同じ分のリーク電流がメモリセルＭＣから生じることとなる。ここで、低位電源線１４が接地電圧ＶＳＳであるために、メモリセルＭＣからの書き込みアクセスにかかる時間は、通常の書き込み動作と同じに保つことができる。すなわち、書き込みアクセス時間は従来のものと同じであり増加しない。
【００５５】
＜アクセスなしのメモリセル列＞
ロウデコーダ１５は、アクセスなしのメモリセル列に対応する行アクセス信号ＲＡＳを非活性化する。この行アクセス信号ＲＡＳは低位電源回路２４に送られ、ＮＭＯＳトランジスタ２４Ａはオフ、ＰＭＯＳトランジスタ２４Ｂはオンする。これにより、アクセスなしの低位電源線１４には、接地電圧ＶＳＳより高い電圧（ＰＭＯＳトランジスタ２４Ｂの閾値電圧）が印加される。
【００５６】
この結果、アクセスなしメモリセル列では、低位電源線１４の電圧が接地電圧ＶＳＳから上昇した分だけリーク電流が削減される。
【００５７】
以上詳述したように本実施形態においては、読み出しアクセス先のメモリセル列と書き込みアクセス先のメモリセル列とに対してのみ低位電源線１４の電圧を接地電圧ＶＳＳに設定し、一方、アクセスなしのメモリセル列に対しては低位電源線１４の電圧を接地電圧ＶＳＳよりも高い電圧ＶＳＳＨに設定している。これにより、読み出しアクセス時間及び書き込みアクセス時間を増加させることなく、アクセスなしのメモリセル列のリーク電流を削減することができる。
【００５８】
また、低位電源回路２３を制御する信号として、ワード線ＷＬを選択するための行アクセス信号ＲＡＳを利用している。これにより、第１の実施形態と比べて、回路構成を簡単にでき、さらにＳＲＡＭの回路面積の増加を抑制することができる。
【００５９】
（第３の実施形態）
第３の実施形態は、第１の実施形態の構成を基本とし、さらに、低位電源線１４を３種類以上の電圧から選択できるようにすることで、ＳＲＡＭ１０が使用される機器の種類や使用条件に応じて、リーク電流削減量及びノイズ耐性のレベルを選択できるようにしている。
【００６０】
図１２は、本発明の第３の実施形態に係るＳＲＡＭ１０の構成を示すブロック図である。ＳＲＡＭ１０は、アクセス判定回路２１、モード選択回路２５、及び低位電源回路２３を備えている。
【００６１】
アクセス判定回路２１には、コマンドＣＭＤ、及びアドレスＡＤＤが入力されている。アクセス判定回路２１は、コマンドＣＭＤに基づいて、各メモリセル列１２のアクセス状態（書き込み、読み出し、アクセスなし）を判定する。そして、アクセス判定回路２１は、この判定結果に基づいて、接地電圧ＶＳＳと、接地電圧ＶＳＳより高い電圧とのうちいずれか１つを選択するための選択信号ＳＳ１をモード選択回路２５に送る。
【００６２】
モード選択回路２５は、複数のメモリセル列１２に対応した複数のモード選択回路２６を備えている。モード選択回路２６には、アクセス判定回路２１から選択信号ＳＳ１のほかに、外部回路からモード選択信号ＭＳが入力されている。モード選択回路２６は、選択信号ＳＳ１及びモード選択信号ＭＳに基づいて、複数種類（本実施形態では、３種類）の低位電源電圧のうちいずれか１つを選択するための選択信号ＳＳ２を低位電源回路２３に送る。
【００６３】
低位電源回路２３は、複数のモード選択回路２６にそれぞれ接続された複数の低位電源回路２４を備えている。複数の低位電源回路２４にはそれぞれ、複数の低位電源線１４が接続されている。各低位電源線１４は、これに対応するメモリセル列に接続されている。低位電源回路２４は、モード選択回路２６から送られた選択信号ＳＳ２に基づいて、３種類の低位電源電圧のうちいずれか１つを低位電源線１４に供給する。
【００６４】
図１３は、低位電源回路２３の電圧供給動作を説明する図である。低位電源回路２３は、３つのモード（モード１〜３）を有している。この３つのモード（モード１〜３）は、外部回路からのモード選択信号ＭＳにより選択される。
【００６５】
モード１では、低位電源回路２３は、読み出しアクセス先のメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定し、書き込みアクセス先のメモリセル列及びアクセスなしのメモリセル列に対して低位電源線１４の電圧を電圧ＶＳＳＨ１に設定する。
【００６６】
モード２では、低位電源回路２３は、読み出しアクセス先のメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定し、書き込みアクセス先のメモリセル列及びアクセスなしのメモリセル列に対して低位電源線１４の電圧を電圧ＶＳＳＨ２に設定する。モード３では、低位電源回路２３は、全てのメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定する。
【００６７】
電圧ＶＳＳＨ１及びＶＳＳＨ２は、接地電圧ＶＳＳより高く、インバータ回路ＩＮＶ１（或いはＩＮＶ２）の閾値電圧より低い電圧であり、かつ、メモリセルＭＣがデータを保持できる電圧に設定される。さらに、電圧ＶＳＳＨ１は、ＶＳＳＨ２より高く設定される。
【００６８】
図１４は、低位電源回路２４の一例を示す回路図である。なお、図１４は、１つのメモリセル列に対応する低位電源回路２４を抽出して示している。他のメモリセル列についても、図１４と同じ回路が接続されている。
【００６９】
低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ、及びＰＭＯＳトランジスタ２４Ｄを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのドレインは、接地されている。ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのソースは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのゲートには、モード選択回路２６から選択信号ＳＳ２が入力される。
【００７０】
図１５は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄの動作を説明する図である。ＰＭＯＳトランジスタ２４Ｂの閾値電圧は、ＰＭＯＳトランジスタ２４Ｄのそれより大きく設定される。また、ＰＭＯＳトランジスタ２４Ｂの閾値電圧は電圧ＶＳＳＨ１に対応し、ＰＭＯＳトランジスタ２４Ｄの閾値電圧は電圧ＶＳＳＨ２に対応する。
【００７１】
このように構成されたＳＲＡＭ１０において、モード１及びモード２では、読み出しアクセス先のメモリセル列に対して低位電源線１４が接地電圧ＶＳＳに設定される。従って、読み出しアクセス時間は従来のものと同じであり増加しない。
【００７２】
また、モード１では、書き込みアクセス先のメモリセル列とアクセスなしのメモリセル列とに対して低位電源線１４が電圧ＶＳＳＨ１に設定される。モード２では、書き込みアクセス先のメモリセル列とアクセスなしのメモリセル列とに対して低位電源線１４が電圧ＶＳＳＨ２（＜ＶＳＳＨ１）に設定される。従って、モード１は、モード２に比べて、リーク電流を削減することができる。また、モード２は、モード１に比べて、ノイズ耐性を大きくすることができる。
【００７３】
すなわち、モード１は、ノイズ耐性は小さくてもよく、リーク電流削減量を大きくしたい場合に選択される。モード２は、リーク電流削減量は小さくてもよく、ノイズ耐性を大きくしたい場合に選択される。モード３は、リーク電流削減を行う必要がない場合、或いはノイズ耐性を従来と同じにする必要がある場合に選択される。このように、本実施形態によれば、ＳＲＡＭ１０が使用される機器の種類や使用条件に応じて、リーク電流削減量及びノイズ耐性のレベルを選択することが可能となる。その他の効果は、第１の実施形態と同じである。
【００７４】
なお、電圧ＶＳＳＨ１及びＶＳＳＨ２を外部回路から供給するようにしてもよい。図１６は、低位電源回路２４の他の一例を示す回路図である。低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、２４Ｃ、及び２４Ｅを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａ、２４Ｃ、及び２４Ｅのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＮＭＯＳトランジスタ２４Ｃのソースは、電圧ＶＳＳＨ１が供給される電源端子に接続されている。ＮＭＯＳトランジスタ２４Ｅのソースは、電圧ＶＳＳＨ２が供給される電源端子に接続されている。ＮＭＯＳトランジスタ２４Ａ、２４Ｃ、及び２４Ｅのゲートには、モード選択回路２６から選択信号ＳＳ２が入力される。
【００７５】
図１７は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄの動作を説明する図である。図１６及び図１７に示すように、電圧ＶＳＳＨ１及びＶＳＳＨ２を外部回路から供給されるように構成した場合でも、図１４の回路と同じ動作が可能である。
【００７６】
（第４の実施形態）
第４の実施形態は、第２の実施形態の構成を基本とし、さらに、低位電源線１４を３種類以上の電圧から選択できるようにすることで、ＳＲＡＭ１０が使用される機器の種類や使用条件に応じて、リーク電流削減量及びノイズ耐性のレベルを選択できるようにしている。
【００７７】
図１８は、本発明の第４の実施形態に係るＳＲＡＭ１０の構成を示すブロック図である。ＳＲＡＭ１０は、モード選択回路２５、及び低位電源回路２３を備えている。
【００７８】
モード選択回路２５は、複数のメモリセル列１２に対応した複数のモード選択回路２６を備えている。モード選択回路２６には、ロウデコーダ１５からの行アクセス信号ＲＡＳ、及び外部回路からのモード選択信号ＭＳが入力されている。モード選択回路２６は、行アクセス信号ＲＡＳ及びモード選択信号ＭＳに基づいて、複数種類（本実施形態では、３種類）の低位電源電圧のうちいずれか１つを選択するための選択信号ＳＳを低位電源回路２３に送る。
【００７９】
低位電源回路２３は、複数のモード選択回路２６にそれぞれ接続された複数の低位電源回路２４を備えている。複数の低位電源回路２４にはそれぞれ、複数の低位電源線１４が接続されている。各低位電源線１４は、これに対応するメモリセル列に接続されている。低位電源回路２４は、モード選択回路２６から送られた選択信号ＳＳに基づいて、３種類の低位電源電圧のうちいずれか１つを低位電源線１４に供給する。
【００８０】
図１９は、低位電源回路２３の電圧供給動作を説明する図である。低位電源回路２３は、３つのモード（モード１〜３）を有している。この３つのモード（モード１〜３）は、外部回路からのモード選択信号ＭＳにより選択される。
【００８１】
モード１では、低位電源回路２３は、読み出しアクセス先のメモリセル列及び書き込みアクセス先のメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定し、アクセスなしのメモリセル列に対して低位電源線１４の電圧を電圧ＶＳＳＨ１に設定する。
【００８２】
モード２では、低位電源回路２３は、読み出しアクセス先のメモリセル列及び書き込みアクセス先のメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定し、アクセスなしのメモリセル列に対して低位電源線１４の電圧を電圧ＶＳＳＨ２に設定する。モード３では、低位電源回路２３は、全てのメモリセル列に対して低位電源線１４の電圧を接地電圧ＶＳＳに設定する。
【００８３】
図２０は、低位電源回路２４の一例を示す回路図である。なお、図２０は、１つのメモリセル列に対応する低位電源回路２４を抽出して示している。他のメモリセル列についても、図２０と同じ回路が接続されている。
【００８４】
低位電源回路２４は、ＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ、及びＰＭＯＳトランジスタ２４Ｄを備えている。ＮＭＯＳトランジスタ２４Ａのドレインは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａのソースは、接地されている。ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのドレインは、接地されている。ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのソースは、低位電源線１４に接続されている。ＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄのゲートには、モード選択回路２５から選択信号ＳＳが入力される。
【００８５】
図２１は、メモリセル列１２のアクセス状態に応じたＮＭＯＳトランジスタ２４Ａ、ＰＭＯＳトランジスタ２４Ｂ及び２４Ｄの動作を説明する図である。ＰＭＯＳトランジスタ２４Ｂの閾値電圧は、ＰＭＯＳトランジスタ２４Ｄのそれより大きく設定される。また、ＰＭＯＳトランジスタ２４Ｂの閾値電圧は電圧ＶＳＳＨ１に対応し、ＰＭＯＳトランジスタ２４Ｄの閾値電圧は電圧ＶＳＳＨ２に対応する。
【００８６】
このように構成されたＳＲＡＭ１０において、モード１及びモード２では、読み出しアクセス先のメモリセル列及び書き込みアクセス先のメモリセル列に対して低位電源線１４が接地電圧ＶＳＳに設定される。従って、読み出しアクセス時間及び書き込みアクセス時間は従来のものと同じであり増加しない。
【００８７】
また、モード１では、アクセスなしのメモリセル列に対して低位電源線１４が電圧ＶＳＳＨ１に設定される。モード２では、アクセスなしのメモリセル列に対して低位電源線１４が電圧ＶＳＳＨ２（＜ＶＳＳＨ１）に設定される。従って、モード１は、モード２に比べて、リーク電流を削減することができる。また、モード２は、モード１に比べて、ノイズ耐性を大きくすることができる。
【００８８】
すなわち、モード１は、ノイズ耐性は小さくてもよく、リーク電流削減量を大きくしたい場合に選択される。モード２は、リーク電流削減量は小さくてもよく、ノイズ耐性を大きくしたい場合に選択される。モード３は、リーク電流削減を行う必要がない場合、或いはノイズ耐性を従来と同じにする必要がある場合に選択される。このように、本実施形態によれば、ＳＲＡＭ１０が使用される機器の種類や使用条件に応じて、リーク電流削減量及びノイズ耐性のレベルを選択することが可能となる。その他の効果は、第２の実施形態と同じである。
【００８９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態に係るＳＲＡＭ１０の構成を示すブロック図。
【図２】図１に示したメモリセルＭＣの構成を示す回路図。
【図３】第１の実施形態に係る低位電源回路２３の電圧供給動作を説明する図。
【図４】第１の実施形態に係る低位電源回路２４の一例を示す回路図。
【図５】図４に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【図６】第１の実施形態に係る低位電源回路２４の他の一例を示す回路図。
【図７】図６に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【図８】本発明の第２の実施形態に係るＳＲＡＭ１０の構成を示すブロック図。
【図９】第２の実施形態に係る低位電源回路２３の電圧供給動作を説明する図。
【図１０】第２の実施形態に係る低位電源回路２４の一例を示す回路図。
【図１１】図１０に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【図１２】本発明の第３の実施形態に係るＳＲＡＭ１０の構成を示すブロック図。
【図１３】第３の実施形態に係る低位電源回路２３の電圧供給動作を説明する図。
【図１４】第３の実施形態に係る低位電源回路２４の一例を示す回路図。
【図１５】図１４に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【図１６】第３の実施形態に係る低位電源回路２４の他の一例を示す回路図。
【図１７】図１６に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【図１８】本発明の第４の実施形態に係るＳＲＡＭ１０の構成を示すブロック図。
【図１９】第４の実施形態に係る低位電源回路２３の電圧供給動作を説明する図。
【図２０】第４の実施形態に係る低位電源回路２４の一例を示す回路図。
【図２１】図２０に示した低位電源回路２４におけるメモリセル列１２のアクセス状態に応じた動作を説明する図。
【符号の説明】
【００９１】
ＭＣ…メモリセル、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＸＦ１，ＸＦ２…トランスファーゲート、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、１０…ＳＲＡＭ、１１…メモリセルアレイ、１２…メモリセル列、１３…高位電源線、１４…低位電源線、１５…ロウデコーダ、１６…ワード線ドライバ、１７…カラムデコーダ、１８…入出力（Ｉ／Ｏ）回路、１９…センスアンプ回路、２０…制御回路、２１…アクセス判定回路、２２…高位電源回路、２３…低位電源回路、２４…低位電源回路、２４Ａ，２４Ｃ，２４Ｅ…ＮＭＯＳトランジスタ、２４Ｂ，２４Ｄ…ＰＭＯＳトランジスタ、２５…モード選択回路、２６…モード選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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