(57)【要約】【課題】再構成演算回路にて構成情報バスとスキャンチェーンを共用する場合に必要であったデータｒｅｇに記憶させるためのダミーデータに係る記憶容量を削減する。【解決手段】再構成演算ブロック２０１０内のスキャンチェーンを構成する複数のデータｒｅｇと構成ｒｅｇにデータを記憶させる場合に、ｒｅｇ設定データ選択手段３４００が、ｒｅｇ分類管理手段１１００に記憶されたスキャンチェーン上におけるレジスタの種類と接続順序を示す情報に基づいて、ｒｅｇ設定データ記憶手段３０００が保持する各構成ｒｅｇに対応する値と、データｒｅｇデータ生成手段４０００が生成する一の初期値とのいずれかを選択し、スキャン・再構成制御手段１０００の制御により、順次、スキャンチェーンに対して入力する。そして、順次、スキャンチェーン上の各レジスタが、記憶内容をスキャンチェーンにおける次レジスタにシフトする。【選択図】図１
2008287708.tif 000002
【特許請求の範囲】
【請求項１】
再構成演算回路であって、
一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、
全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、
前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、
所定の初期値を生成する生成手段と、
前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段と、
を備えることを特徴とする再構成演算回路。
【請求項２】
前記レジスタ列において、少なくとも所定数以上の構成レジスタ又は所定数以上のデータレジスタが連続するよう接続されている
ことを特徴とする請求項１記載の再構成演算回路。
【請求項３】
前記所定数は、全レジスタ数の略１割である
ことを特徴とする請求項２記載の再構成演算回路。
【請求項４】
前記データレジスタを示す前記種別は、初期値が第１の値であるデータレジスタを示す場合と、初期値が第２の値であるデータレジスタを示す場合とで値が異なり、
前記制御手段は、前記種別が、初期値が第１の値であるデータレジスタを示す場合には、第１の値を前記所定の初期値として前記再構成演算ブロックへ出力し、前記種別が、初期値が第２の値であるデータレジスタを示す場合には、第２の値を前記所定の初期値として前記再構成演算ブロックへ出力する
ことを特徴とする請求項１記載の再構成演算回路。
【請求項５】
再構成演算回路であって、
一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納され、前記レジスタ列において、同種別のレジスタが全レジスタ数の所定割合以上の数連続している
ことを特徴とする再構成演算回路。
【請求項６】
前記所定数は、全レジスタ数の略１割である
ことを特徴とする請求項５記載の再構成演算回路。
【請求項７】
前記各データレジスタは、前記レジスタ列における接続とは異なる、演算用データを取得する演算用入力を備え、
前記各構成レジスタは、接続元が記憶しているデータの取り込みを抑制し、現在記憶している記憶内容を維持する維持機構を備え、
前記制御回路は、前記各データレジスタに演算用データが入力される場合に、前記各構成レジスタにおける前記維持機構を動作させる
ことを特徴とする請求項１記載の再構成演算回路。
【請求項８】
第１の再構成演算回路と、第２の再構成演算回路とを含む再構成演算回路搭載ボードであって、
第１の再構成演算回路と、第２の再構成演算回路とのそれぞれは、
一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、
全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、
前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、
所定の初期値を生成する生成手段と、
前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段と
を備え、
第１の再構成演算回路における前記レジスタ列の最後に位置するレジスタの出力と、第２の再構成演算回路における前記列の先頭に位置するレジスタの入力とが接続されている
ことを特徴とする再構成演算回路搭載ボード。
【請求項９】
情報処理装置であって、再構成演算回路を備え、
前記再構成演算回路は、
一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、
全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、
前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、
所定の初期値を生成する生成手段と、
前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段と
を備えることを特徴とする情報処理装置。
【請求項１０】
再構成演算回路に用いられる再構成演算方法であって、
前記再構成演算回路は、
一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、
全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、
前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段とを備えており、
前記再構成演算方法は、
所定の初期値を生成する生成ステップと、
前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御ステップと
を含むことを特徴とする再構成演算方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動的に論理構成を変更できる動的再構成演算回路に関し、特に、構成の切換えに要するハードウェア資源の面積を抑制する技術に関する。
【背景技術】
【０００２】
近年、ＦＰＧＡ（フィールド  プログラマブル  ゲート  アレイ）やＰＬＤ（プログラマブル  ロジック  デバイス）を代表例とする、ソフトウエア処理の柔軟性とハードウェア処理の高速性の両立を図るためプログラムによって論理構成を変更できる動的再構成演算回路（一般に、ダイナミック・リコンフィギュアラブル・ロジックという）の開発が進められている。
これらのＦＰＧＡやＰＬＤは、プログラムによって、ある程度動的にトランジスタ間の接続を変更できる構成となっている。
【０００３】
しかし、単純なＦＰＧＡやＰＬＤは、その構成の切替えに必要なハードウェア資源が多く、回路面積が大きいという問題を有する。
この問題を解決する技術の一例が、特許文献１に開示されている。
特許文献１に係る再構成演算回路は、所定の予備ゲートと、上記予備ゲートの論理機能を切り替える切替部と、スキャンパスと、スキャンパスに直列的に接続されたラッチ部とから構成される。
【０００４】
そして、スキャンパスを通じてラッチ部にデータが入力され、ラッチ部が保持するデータに従って前記切替部における論理機能の切替が行われる。
これにより、スキャンパステスト用の配線と、論理機能を切り替えるためラッチ部に記憶させる構成情報を伝送するための配線とを共用し、ハードウェア面積の低減を図っている。
【特許文献１】特開平１−２８９２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記特許文献１に開示の構成では、ラッチ部に保持させるデータを伝送するにあたり、スキャンパス中の各データレジスタにもデータを保持させる必要がある。
前記再構成演算回路が大規模化すると、前記データレジスタに保持させるためのデータを記憶しておく領域も増大し、回路面積が大きくなってしまうという問題がある。
上記問題に鑑み、本発明は、回路面積を抑制することができる再構成演算回路、再構成演算回路搭載ボード、情報処理装置及び再構成演算方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の問題を解決するために、本発明は、再構成演算回路であって、一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、所定の初期値を生成する生成手段と、前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段とを備える。
【発明の効果】
【０００７】
本発明の再構成演算回路は、上述の構成を備えることにより、前記生成手段が前記初期値を生成するので、前記レジスタ列においてデータをシフトさせるために各構成レジスタに格納されるべき構成情報と共に前記データレジスタの初期値を記憶することなく、前記列における構成レジスタに構成情報を保持させ、データレジスタに初期値を保持させることができる。
【０００８】
よって、再構成演算回路を大規模化しても、データレジスタの個数に依存して初期値を保持するための記憶領域が増加することはなく、前記記憶領域の増加によるハードウェア面積の増加を抑制できる。
また、前記レジスタ列において、少なくとも所定数以上の構成レジスタ又は所定数以上のデータレジスタが連続するよう接続されていてもよい。
【０００９】
また、前記所定数は、全レジスタ数の略１割であってもよい。
この構成によれば、同種のレジスタについて連続する数が増えるに従い、第２の記憶手段に記憶するグループ情報の数を減らし、回路面積の低減を図ることができる。
また、前記データレジスタを示す前記種別は、初期値が第１の値であるデータレジスタを示す場合と、初期値が第２の値であるデータレジスタを示す場合とで値が異なり、前記制御手段は、前記種別が、初期値が第１の値であるデータレジスタを示す場合には、第１の値を前記所定の初期値として前記再構成演算ブロックへ出力し、前記種別が、初期値が第２の値であるデータレジスタを示す場合には、第２の値を前記所定の初期値として前記再構成演算ブロックへ出力することとしてもよい。
【００１０】
この構成によれば、データレジスタについて複数のうち一の初期値を用いることができ、柔軟に再構成演算回路を構成することができる。
また、再構成演算回路であって、一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納され、前記レジスタ列において、同種別のレジスタが全レジスタ数の所定割合以上の数連続していることとしてもよい。
【００１１】
また、前記所定数は、全レジスタ数の略１割であることとしてもよい。
この構成によれば、前記列における先頭から所定数のレジスタにデータを記憶させる場合に、シフト動作を所定数回で打ち切って、データの記憶ができるなど柔軟に制御可能な構成とすることができる。
また、前記各データレジスタは、前記レジスタ列における接続とは異なる、演算用データを取得する演算用入力を備え、前記各構成レジスタは、接続元が記憶しているデータの取り込みを抑制し、現在記憶している記憶内容を維持する維持機構を備え、前記制御回路は、前記各データレジスタに演算用データが入力される場合に、前記各構成レジスタにおける前記維持機構を動作させることとしてもよい。
【００１２】
この構成によれば、データレジスタへの演算データの記憶を行うことによって構成レジスタの記憶内容が損なわれてしまうのを防ぐことができる。
本発明の再構成演算回路搭載ボードは、第１の再構成演算回路と、第２の再構成演算回路とを含む再構成演算回路搭載ボードであって、第１の再構成演算回路と、第２の再構成演算回路とのそれぞれは、一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、所定の初期値を生成する生成手段と、前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段とを備え、第１の再構成演算回路における前記レジスタ列の最後に位置するレジスタの出力と、第２の再構成演算回路における前記列の先頭に位置するレジスタの入力とが接続されている。
【００１３】
この構成によれば、複数の再構成演算回路を組み合わせて、複数の演算が可能である大規模な演算回路を構成し、その回路面積を抑制することができる。
本発明の情報処理装置は、再構成演算回路を備え、前記再構成演算回路は、一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段と、所定の初期値を生成する生成手段と、前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御手段とを備える。
【００１４】
この構成によれば、複数の再構成演算回路を組み合わせて、複数の演算が可能である大規模な演算回路を含む情報処理装置を構成し、その回路面積を抑制することができる。
本発明の再構成演算方法は、
再構成演算回路に用いられる再構成演算方法であって、前記再構成演算回路は、一列に接続された複数の構成レジスタ及び複数のデータレジスタと、前記複数の構成レジスタにそれぞれ接続される複数の再構成可能な演算器とを含み、所定周期でシフト指示が与えられる毎に、各レジスタの記憶内容が前記レジスタ列における各接続先にシフトするとともに、前記レジスタ列の先頭に位置するレジスタに入力情報が格納される再構成演算ブロックと、全構成レジスタに記憶させる各構成情報を、所定順序で記憶している第１の記憶手段と、前記レジスタ列の先頭から終端までのレジスタ接続順に沿って、同一タイプのレジスタが連続する纏まりに区切った、１又は複数のレジスタを含むレジスタグループそれぞれに対応し、レジスタグループを構成するレジスタの種別と、レジスタの個数とを含むグループ情報を記憶している第２の記憶手段とを備えており、前記再構成演算方法は、所定の初期値を生成する生成ステップと、前記第２の記憶手段により記憶されているグループ情報の全てを順に読み出し、読み出したグループ情報に含まれる種別を判定し、判定された前記種別がデータレジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ、シフト指示に同期させて前記所定の初期値を前記再構成演算ブロックへ出力し、判定された前記種別が構成レジスタである場合には、前記読み出したグループ情報に含まれる個数分だけ前記第１の記憶手段から順に構成情報を読み出し、読み出した前記構成情報をシフト指示に同期させて前記再構成演算ブロックへ出力する制御ステップとを含む。
【００１５】
この構成によれば、前記生成ステップにより前記初期値を生成するので、前記列においてデータをシフトさせるために各構成レジスタに格納されるべき構成情報と共に前記データレジスタの初期値を記憶することなく、前記列における構成レジスタに構成情報を保持させ、データレジスタに初期値を保持させることができる。
よって、再構成演算回路を大規模化しても、データレジスタの個数に依存して初期値を保持するための記憶領域が増加することはなく、前記記憶領域の増加によるハードウェア面積の増加を抑制できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら説明する。
１．実施の形態１
１．１．構成
図１は、本発明の実施の形態１における動的再構成演算回路１１０の構成を示す機能ブロック図である。
【００１７】
動的再構成演算回路１１０は、スキャン・再構成制御手段１０００、ｒｅｇ分類管理手段１１００、再構成演算ブロック２０１０、スキャン・構成情報入力２７０１、スキャン出力２７０２、スキャン・再構成モード信号２７０３、ｒｅｇ設定データ記憶手段３０００、ｒｅｇ設定データ選択手段３４００、スキャン・再構成データ選択手段３５００、データｒｅｇデータ生成手段４０００、スキャンパス入力データ生成回路５０００、スキャンパス出力データ生成回路６０００、スキャンパス出力データ比較手段７０００及びＣＬＫ発生手段８０００を含んで構成される。
【００１８】
スキャン・再構成制御手段１０００は、再構成演算ブロック２０１０内のスキャンパステスト及び構成変更と、通常の演算実行との切替えの制御を行う。
スキャン・再構成制御手段１０００は、スキャン・再構成モード信号２７０３を、スキャンパステスト及び構成変更時には１に設定し、通常の演算実行時には０に設定する。
データｒｅｇデータ生成手段４０００は、前記再構成演算ブロック２０１０内のデータｒｅｇの初期値を生成し、出力する。
【００１９】
本実施形態では、初期値は０のみである。
スキャンパス入力データ生成回路５０００は、スキャン・再構成制御手段１０００により制御され、スキャンパステスト時における、後述の再構成演算ブロック２０１０内の全構成ｒｅｇ、データｒｅｇの設定値を生成する。
ｒｅｇ設定データ選択手段３４００は、スキャン・再構成制御手段１０００により制御され、後述のｒｅｇ設定データ記憶手段３０００が記憶するデータと、データｒｅｇデータ生成手段４０００の出力とのいずれかを選択し、選択したデータを出力する。
【００２０】
スキャン・再構成データ選択手段３５００は、スキャン・再構成制御手段１０００により制御される。
スキャン・再構成データ選択手段３５００は、スキャンパステスト時には、スキャンパス入力データ生成回路５０００の出力を選択し、構成切り替え時には、ｒｅｇ設定データ選択手段３４００の出力を選択して、再構成演算ブロック２０１０に対して出力する。
【００２１】
スキャン・構成情報入力２７０１は、スキャン・再構成データ選択手段３５００の出力を再構成演算ブロック２０１０に伝達する。
図２は、再構成演算ブロック２０１０の構成を示すブロック図である。
再構成演算ブロック２０１０は、図２に示すように、６個の再構成演算器２１０１、２１０２、２１０３、２１１１、２１１２、２１１３、９個のデータｒｅｇ２２０１、２２０２、２２０３、２２１１、２２１２、２２１３、２２２１、２２２２、２２２３、６個の構成ｒｅｇ２３０１、２３０２、２３０３、２３１１、２３１２、２３１３を含んで構成されている。
【００２２】
再構成演算ブロック２０１０は、図２に示すように、動的再構成演算回路１１０の外部から演算用入力２５０１、２５０２、２５０３を通して演算用データを受け取る。
ここで、先ず、再構成演算ブロック２０１０における演算用データの流れについて概略説明する。
演算用入力２５０１を通して受け取った演算データは、データｒｅｇ２２０１、構成ｒｅｇ２３０１、再構成演算器２１０１、データｒｅｇ２２１１、構成ｒｅｇ２３１１、再構成演算器２１１１、データｒｅｇ２２２１によって処理され、その結果が演算用出力２６０１に出力される。
【００２３】
演算用入力２５０１を介して入力された演算データは、データｒｅｇ２２０１により記憶される。
そして、再構成演算器２１０１が、ｒｅｇ２２０１に格納されたデータに対し構成ｒｅｇ２３０１に記録されたデータに従った演算を行い、演算結果をデータｒｅｇ２２１１に対して出力する。
【００２４】
再構成演算器２１０１が出力した演算結果は、データｒｅｇ２２１１に記憶される。
そして、再構成演算器２１１１が、ｒｅｇ２２１１に格納されたデータに対し構成ｒｅｇ２３１１に記録されたデータに従った演算を行い、演算結果をデータｒｅｇ２２２１に対して出力する。
再構成演算器２１１１が出力した演算結果は、データｒｅｇ２２２１に記憶され、また演算用出力２６０１を介して出力される。
【００２５】
演算用入力２５０１を通して受け取った演算データの場合と同様に、演算用入力２５０２を通して受け取った演算データは、データｒｅｇ２２０２、構成ｒｅｇ２３０２、再構成演算器２１０２、データｒｅｇ２２１２、構成ｒｅｇ２３１２、再構成演算器２１１２、データｒｅｇ２２２２によって処理され、その結果が演算用出力２６０２に出力される。
【００２６】
また、演算用入力２５０３を通して受け取った演算データは、データｒｅｇ２２０３、構成ｒｅｇ２３０３、再構成演算器２１０３、データｒｅｇ２２１３、構成ｒｅｇ２３１３、再構成演算器２１１３、データｒｅｇ２２２３によって処理され、その結果が演算用出力２６０３に出力される。
次に、再構成演算ブロック２０１０の各構成要素について具体的に説明する。
【００２７】
再構成演算器２１０１、２１０２、２１０３、２１１１、２１１２、２１１３は、再構成可能な演算器であり、データｒｅｇ２２０１、２２０２、２２０３、２２１１、２２１２、２２１３に格納されているデータに対し、対応する構成ｒｅｇ２３０１、２３０２、２３０３、２３１１、２３１２、２３１３に記録されているデータの内容に従った演算を行う。
【００２８】
構成ｒｅｇ２３０１、２３０２、２３０３、２３１１、２３１２、２３１３に記憶されているデータが変更されることによって、データが変更された構成ｒｅｇに対応する再構成演算器が実行する演算の種類が変わる。
ここで、データｒｅｇ、構成ｒｅｇの構成をする前に、相互の接続について説明する。
データｒｅｇ、構成ｒｅｇのそれぞれは、フリップフロップを含み、前記フリップフロップに共通のＣＬＫが入力されている。
【００２９】
そして、図２に示すように、データｒｅｇ、構成ｒｅｇは、データｒｅｇ２２０１、構成ｒｅｇ２３０１、データｒｅｇ２２０２、構成ｒｅｇ２３０２、データｒｅｇ２２０３、構成ｒｅｇ２３０３、構成ｒｅｇ２３１３、データｒｅｇ２２１３、構成ｒｅｇ２３１２、データｒｅｇ２２１２、構成ｒｅｇ２３１１、データｒｅｇ２２１１の順に接続され、シフトレジスタを構成している。
【００３０】
その構成されたシフトレジスタに対する入力として、データｒｅｇ２２０１に、スキャン・構成情報入力２７０１が入力される。
データｒｅｇ、構成ｒｅｇのそれぞれは、ＣＬＫの立ち上がりを検出する毎に、各レジスタに記録されているデータを次段のレジスタへとシフトする。
次に、各レジスタの構成について、説明する。
【００３１】
データｒｅｇ２２０１は、図３に示すように、１個の記憶手段２０２、セレクタ２０１、ＣＬＫ入力線２０３、演算用入力２５０１、スキャン・構成情報入力２７０１、スキャン・再構成モード信号入力２７０３、スキャン・構成情報出力２０４及び演算用出力２０５を含んで構成される。
ＣＬＫ入力線２０３は、ＣＬＫ発生手段８０００と接続され、ＣＬＫ発生手段８０００が発生するクロック信号（ＣＬＫ）を伝送する。
【００３２】
セレクタ２０１は、スキャン・再構成モード信号２７０３が１のとき、入力として、スキャン・構成情報入力２７０１を選択し、スキャン・再構成モード信号２７０３が０のとき、入力として、演算用入力２５０１を選択し、選択した信号を記憶手段２０２に対して出力する。
記憶手段２０２は、ＣＬＫ入力線２０３を通じて入力されるＣＬＫの立ち上がり時に入力されているデータを記憶する。
【００３３】
記憶手段２０２は、記憶したデータを、スキャン・構成情報出力２０４、及び演算用出力２０５を介して出力する。
演算用出力２０５は、対応する再構成演算器である再構成演算器２１０１に接続されている。
データｒｅｇ２２０２、２２０３、２２１１、２２１２、２２１３、２２２１、２２２２、２２２３のそれぞれは、データｒｅｇ２２０１と同様の構成を備えており、データｒｅｇ２２０１とは、演算用入力、スキャン・構成情報入力、スキャン・構成情報出力、演算用出力の接続先が異なるのみである。
【００３４】
構成ｒｅｇ２３０１〜２３１３は、再構成演算器に対応づけられており、対応する再構成演算器の構成情報を格納する。
ここで、構成情報は、対応する再構成演算器が実行する演算の種類を特定する情報である。
構成情報の内容が書き換えられることによって、対応する再構成演算器が実行する演算の種類が変更される。
【００３５】
構成ｒｅｇ２３０１は、図４に示すように、セレクタ３０１、１個の記憶手段３０２、ＣＬＫ入力線３０３、スキャン・構成情報入力２７０４、スキャン・再構成モード信号２７０３、スキャン・構成情報出力３０４、再構成演算器用出力３０５を含んで構成されている。
セレクタ３０１は、スキャン・再構成モード信号２７０３が１のとき、入力としてスキャン・構成情報入力２７０４を選択し、スキャン・再構成モード信号２７０３が０のとき、入力として記憶手段３０２からの出力信号を選択し、選択した信号を記憶手段３０２に対して出力する。
【００３６】
記憶手段３０２は、ＣＬＫ入力線３０３を通じて入力されるＣＬＫの立ち上がり時に入力されているデータを記憶する。
記憶手段３０２は、記憶したデータを、スキャン・構成情報出力３０４及び演算用出力３０５を介して出力する。
なお、スキャン・再構成モード信号２７０３が０のとき、記憶手段３０２から出力される信号は、セレクタ３０１を通り、記憶手段３０２に入力され、再度記憶手段３０２から出力されることになるので、記憶手段３０２が記憶しているデータは書き換わらない。
【００３７】
ＣＬＫ入力線３０３は、ＣＬＫ発生手段８０００と接続され、ＣＬＫ発生手段８０００が発生するＣＬＫを伝送する。
記憶手段３０２の出力信号は、セレクタへの再入力、スキャン構成・構成情報出力３０４、再構成演算器用出力３０５の３つに分岐する。
スキャン構成・構成情報出力３０４は、次段のデータｒｅｇであるデータｒｅｇ２２０２に接続されている。
【００３８】
再構成演算器用出力３０５は、対応する再構成演算器である再構成演算器２１０１に接続されている。
構成ｒｅｇ２３０２、２３０３、２３１１、２３１２、２３１３のそれぞれは、構成ｒｅｇ２３０１と同様の構成を備えており、構成ｒｅｇ２３０１とは、スキャン・構成情報入力、スキャン・構成情報出力、再構成演算器用出力の接続先が異なるのみである。
【００３９】
ｒｅｇ設定データ記憶手段３０００は、再構成演算ブロック２０１０内の構成ｒｅｇ２３０１、２３０２、２３０３、２３１１、２３１２、２３１３用に設定する構成情報を格納する。
各構成ｒｅｇの構成情報の格納順番は、図５に示すように、再構成演算ブロック２０１０内で前述のシフトレジスタを構成するスキャンチェーン上の構成ｒｅｇについて、スキャン出力２７０２に近い構成ｒｅｇから遠い構成ｒｅｇへと至る順に格納される。
【００４０】
ｒｅｇ分類管理手段１１００は、前記再構成演算ブロック２０１０内のデータｒｅｇ、構成ｒｅｇの別を表すｒｅｇ分類と、連続して同じ分類のｒｅｇが接続されている個数（ｒｅｇ数）を格納している。
ｒｅｇ分類管理手段１１００に記録されているデータについて、図６を用いて説明する。
【００４１】
ｒｅｇ分類は、データｒｅｇ、構成ｒｅｇの種類を表し、値が０の場合はデータｒｅｇ、値が１の場合は構成ｒｅｇを表す。
ｒｅｇ分類管理手段１１００に記録されているデータの格納順番は、再構成演算ブロック２０１０内のスキャンチェーンにおいてスキャン出力に近いレジスタから遠いレジスタへと至る順番で格納されている。
【００４２】
ｒｅｇ分類管理手段１１００に記録されているデータは、最初のｒｅｇ分類は値が０であり、ｒｅｇ数は値が４であるので、データｒｅｇが４個（データｒｅｇ２２２３、２２２２、２２２１、２２１１が該当）連続して接続されていることを表している。
ｒｅｇ分類管理手段１１００の２番目のデータは、構成ｒｅｇが１個（構成ｒｅｇ２３１１が該当）を表す。
【００４３】
スキャンパス出力データ生成回路６０００は、スキャン・再構成制御手段１０００により制御される。
スキャンパス出力データ生成回路６０００は、スキャンパステスト時の、再構成演算ブロック２０１０内の全構成ｒｅｇ、データｒｅｇの期待値を生成する。
スキャンパス出力データ比較手段７０００は、スキャンパステスト時に、再構成演算ブロック２０１０のスキャン出力と、スキャンパス出力データ生成回路６０００の出力との比較を行い、スキャンパステストの結果をスキャン・再構成制御手段１０００に伝達する。
【００４４】
ＣＬＫ発生手段８０００は、再構成演算ブロック２０１０内のデータｒｅｇ、構成ｒｅｇ用にクロックを生成する。
ＣＬＫ発生手段８０００は、スキャン・再構成制御手段１０００により制御され、スキャンパステスト時、構成切り替え時、再構成演算ブロック２０１０での演算時にクロックを発生させる。
１．２．動作
以下、構成切替動作について、図７及び図８を用いて説明する。
【００４５】
図７は、構成切替え時に、スキャン・再構成制御手段１０００が行う制御を示すフローチャートである。
図８は、構成切替え時の各ｒｅｇのタイミングを示す。
ステップＳ２００１にて、スキャン・再構成制御手段１０００は、スキャン・再構成データ選択手段３５００を制御し、ｒｅｇ設定データ選択手段３４００の出力を選択するように設定する。
【００４６】
次に、ステップＳ２００２にて、スキャン・再構成モード信号２７０３を１にする。
ステップＳ２００３にて、ＣＬＫ発生手段８０００を制御し、再構成演算ブロック２０１０にクロックを入力するように設定する。
ステップＳ２００４にて、ｒｅｇ分類管理手段１１００から、最初のｒｅｇ分類、ｒｅｇ数を取得する。
【００４７】
ｒｅｇ分類は、データｒｅｇを示す０であるので、ステップＳ２００５にてＹの経路に進む。
ステップＳ２００６にて、ｒｅｇ設定データ選択手段３４００を制御し、データｒｅｇデータ生成手段４０００の出力を選択するように設定する。
ステップＳ２００７にて、データｒｅｇ生成手段４０００を制御し、ｒｅｇ数が示す４データ分、０を生成させる。そして、その４データをスキャン・構成情報入力２７０１より順次入力できるように、ＣＬＫ発生手段８０００はクロックを生成する。
【００４８】
なお、再構成演算ブロック２０１０に４データ入力した時刻ｔ１＿３では、データｒｅｇ２２０１、２２０２、構成ｒｅｇ２３０１、２３０２に０が設定されている。
次にステップＳ２０１０にて、ｒｅｇ分類管理手段１１００に未処理データがあるので、Ｎ経路を選択し、ステップＳ２０１１にて、次のｒｅｇ分類、ｒｅｇ数を取得する。
次データのｒｅｇ分類は、構成ｒｅｇを示す１なので、ステップＳ２００５にてＮの経路に進む。
【００４９】
ステップＳ２００８にて、ｒｅｇ設定データ選択手段３４００を制御し、ｒｅｇ設定データ記憶手段３０００の出力を選択するように設定する。
ステップＳ２００９にて、ｒｅｇ設定データ記憶手段３０００からｒｅｇ数の１データ分、読み出しを行い、ｒｅｇ設定データ記憶手段３０００のアドレスをその分増加させる。
【００５０】
ここで、ＣＬＫ発生手段８０００は、その１データをスキャン・構成情報入力２７０１より入力するために、クロックを生成する。
なお、再構成演算ブロック２０１０に１データ入力した時刻ｔ１＿４では、データｒｅｇ２２０２、２２０３、構成ｒｅｇ２３０１、２３０２に０が設定され、データｒｅｇ２２０１には、構成ｒｅｇ２３１１用の構成情報データが設定されている。
【００５１】
その後、ステップＳ２０１０にて未処理データがなしとなる時刻ｔ１＿１４まで進み、未処理データがなくなると、Ｙを選択して構成変更ＥＮＤに進む。
この状態（時刻ｔ１＿１４）では、全構成ｒｅｇに対応した構成情報データが格納され、全データｒｅｇには０が格納されている。
２．実施の形態２
実施の形態２は、実施の形態１とは異なり、再構成演算ブロック２０１０において、意図的に同じｒｅｇ分類のレジスタが連続するようにスキャン・構成情報バスを相互に接続している。
【００５２】
連続して接続された同じｒｅｇ分類のレジスタについては１つのデータで表すことができるので、ｒｅｇ分類管理手段１１００に記憶するデータの数を少なくできる。
よって、ｒｅｇ分類管理手段１１００の実現に要するハードウェア面積を、実施の形態１と比較して更に抑制できる。
なお、本実施の形態では、構成ｒｅｇ、データｒｅｇの総数の２割を連続して接続している。
【００５３】
構成ｒｅｇ、データｒｅｇの数を数千〜数十万個の規模で構成するような場合であれば、レジスタ総数の１割程度を連続するようにすれば、ｒｅｇ分類管理手段１１００内のデータ数の削減効果が非常に大きくなる。
意図的に行わない限り、構成ｒｅｇ、データｒｅｇが１割も連続することはないと考えられる。
【００５４】
本実施の形態の、実施の形態１との具体的な相違点は、図２に示す再構成演算ブロック２０１０のブロック図、図５に示したｒｅｇ設定データ記憶手段３０００の構成情報データ値一覧、図６に示したｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数、及び図８に示した構成切替え時の各ｒｅｇ内データのタイミングである。
本実施の形態は、実施の形態１における図２、図５、図６、図８を、図９〜１２に置き換えたものになる。
【００５５】
図９は、本実施の形態における再構成演算ブロック２０１０のブロック図であり、実施の形態１の図２に相当する。
図１０は、本実施の形態における、ｒｅｇ設定データ記憶手段３０００の構成情報データ値一覧図であり、実施の形態１の図５に相当する。
図１１は、本実施の形態における、ｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数図であり、実施の形態１の図６に相当する。
【００５６】
図１２は、本実施の形態における、構成切替え時の各ｒｅｇ内データのタイミングであり、実施の形態１の図８に相当する。
上述の通り、接続構成が変更されているため、ｒｅｇ設定データ記憶手段３０００及びｒｅｇ分類管理手段１１００内のデータが実施の形態１とは異なる。
なお、実施の形態１と同じ構成要素については同じ符号を用いている。
３．実施の形態３
実施の形態３は、データｒｅｇを２種類に分類している点が実施の形態２と異なる。
【００５７】
実施の形態１及び２では、ｒｅｇ分類値は０と１の２種類しか無かったが、本実施の形態では、ｒｅｇ分類値に２を追加し３種類としている。
ここで、ｒｅｇ分類値が０のデータｒｅｇは０で初期化し、ｒｅｇ分類値が２のデータｒｅｇは１で初期化することを表している。
この構成により、データｒｅｇの初期値を０以外の値に設定できる。
【００５８】
本実施の形態の、実施の形態２との具体的な相違点は、図７のスキャン・再構成制御手段１０００の制御フロー図、図１１のｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数図、図１２の構成切替え時の各ｒｅｇ内データのタイミング図である。
本実施の形態は、実施の形態２における図７、図１１、図１２を、図１３〜１５に置き換えたものになる。
【００５９】
図１４は、実施の形態３におけるｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数を示す図である。
ｒｅｇ分類値は、値が０の場合、実施の形態１，２と同じく、０で初期化されるデータｒｅｇを表す。
ｒｅｇ分類値は、値が１の場合、実施の形態１，２と同じく、構成ｒｅｇを表す。
【００６０】
ｒｅｇ分類値は、値が２の場合、上述のように、１で初期化されるデータｒｅｇを表す。
図１３は、実施の形態３におけるスキャン・再構成制御手段１０００の制御フロー図である。
図１３は、実施の形態１，２におけるステップＳ２００７を、ステップＳ２００７−２に置き換えたものである。
【００６１】
ステップＳ２００７−２において、スキャン・再構成制御手段１０００は、データｒｅｇ生成手段４０００を制御し、上述のｒｅｇ分類の値に応じた出力値を生成させる。
図１５は、実施の形態３における、構成切替え時の各ｒｅｇ内データのタイミング図である。
ｒｅｇ分類値が２の場合には、対応するデータｒｅｇは、１で初期化されている。
【００６２】
なお、実施の形態２と同じ構成要素については同じ符号を用い、説明を省略している。
４．実施の形態４
実施の形態４は、スキャン・構成情報バスを２本としている点が実施の形態１と異なる。
これにより、スキャンパステスト及び構成切替え時の入力スピードを向上させることができる。
【００６３】
具体的には、本実施の形態は、実施の形態１の図２を、図１６に置き換えたものである。
図１６は、本実施の形態における再構成演算ブロック２０１０のブロック図を示す。
実施の形態１と同じ構成要素については同じ符号を用い、説明を省略する。
５．実施の形態５
本実施の形態は、実施の形態１において動的再構成演算回路１１０に内蔵していたスキャンパス入力データ生成回路５０００と、スキャンパス出力データ生成回路６０００と、スキャンパス出力データ比較手段７０００とを回路外部に構成している。
【００６４】
よって、スキャンパステスト及び構成切替え時の入力を、外部から入力可能であり、スキャンパステストの比較を外部回路によって行うことが可能である。
図１７は、実施の形態５における動的再構成演算回路１１０の構成を示すブロック図である。
実施の形態１と同じ構成要素については同じ符号を用い、説明を省略している。
６．実施の形態６
実施の形態６は、図１８に示すように、実施の形態５で説明した動的再構成演算回路１１０を再構成演算回路搭載ボード１５上に、シリアル接続した構成である。
【００６５】
再構成演算回路搭載ボード１５には、動的再構成演算回路１１０を４個配置されており、各スキャン入力２７０１とスキャン出力２７０２はチェーン状に接続されている。
スキャンパス時及び構成切り替え時には、スキャン・構成情報入力２７５１からデータが入力され、スキャン・構成情報出力２７５２から出力される。
この構成により、複数個の再構成演算回路を搭載したボード単位で、スキャンパステスト及び構成の切替を行うことができる。
【００６６】
実施の形態５と同じ構成要素については同じ符号を用い、説明を省略する。
７．実施の形態７
実施の形態７は、上述の実施の形態で説明した回路を、携帯電話機等の移動通信装置に適用するものである。
図１９は、本発明の実施の形態７における移動通信装置を示す図である。
【００６７】
移動通信装置１００００は、ディスプレイ１１０００、撮像手段１２０００、音出力手段１３０００、音入力手段１４０００、コマンド入力手段１５０００、アンテナ１６０００及び、動的再構成演算回路１１０を備える。
動的再構成演算回路１１０の構成は、実施の形態１と同じである。
なお、実施の形態１と同じ構成要素については同じ符号を用い、説明を省略する。
【００６８】
動的再構成演算回路１１０は、ディスプレイ１１０００と、ビデオフレームバッファを介して接続される。
動的再構成演算回路１１０は、ＪＰＥＧなどの静止画デコード処理、ＭＰＥＧなどの動画デコード処理、ゲームなどの３次元グラフィックス処理、テキスト描画処理を行い、またそれぞれの映像の重ね合わせ処理を行う。
【００６９】
ディスプレイ１１０００は、動的再構成演算回路１１０で処理された映像を表示する。
また、動的再構成演算回路１１０は、撮像手段１２０００と、ビデオフレームバッファを介して接続される。
動的再構成演算回路１１０は、撮像手段１２０００より入力された映像に対して、ＪＰＥＧなどの静止画エンコード処理、ＭＰＥＧなどの動画エンコード処理を行う。
【００７０】
さらに、動的再構成演算回路１１０は、音出力手段１３０００と、オーディオフレームバッファを介して接続される。
動的再構成演算回路１１０は、ＭＰＥＧなどの音声デコード処理を行う。
音出力手段１３０００は、動的再構成演算回路１１０で処理された音声を出力する。
また、動的再構成演算回路１１０は、音入力手段１４０００と、オーディオフレームバッファを介して接続される。
【００７１】
動的再構成演算回路１１０は、音入力手段１４０００より入力された音声に対して、ＭＰＥＧなどの音声エンコード処理を行う。
ＪＰＥＧ，ＭＰＥＧなどのビデオ処理規格、音声処理規格には、様々な種類があり、それぞれの規格に応じた処理を行わねばならない。
このように、対処すべき規格が変更され、処理内容が変わる場合に、プロセッサにとって処理負荷の重い部分を、再構成演算ブロック２０１０にて処理させることで、複数の規格の処理に柔軟に対応可能となる。
【００７２】
動的再構成演算回路１１０は、アンテナ１６０００と図示しない無線周波数回路ブロックと接続され、動的再構成演算回路１１０により通信処理が行われることにより、無線ネットワークを構成する。
また、動的再構成演算回路１１０は、送受信データの暗復号処理も行う。
通信規格、暗号規格についても、上述のビデオ処理規格、音声処理規格と同様様々な種類があり、それぞれの規格に応じた処理を行わねばならない。
【００７３】
このように、対処すべき規格が変更され、処理内容が変わる場合に、プロセッサにとって処理負荷の重い部分を、再構成演算ブロック２０１０にて処理させることで、複数の規格の処理に柔軟に対応可能となる。
移動通信装置１００００は、入力手段１５０００より、装置１００００への操作を、針や指を用いて入力することが可能である。
【００７４】
上述の移動通信装置の例に限らず、通信システム、映像処理システム、セキュリティー処理システムの多くにおいても、各端末装置等において複数の規格に対応する必要が生じる。
よって、これらについても本発明を適用すれば、本発明の効果を得ることができる。
また、本発明は、説明を行った移動通信装置だけでなく、ＴＶ・ＤＶＤプレイヤー・カーナビなどの映像表示装置、ＤＶＤレコーダ・ビデオカメラ・ＤＳＣ・セキュリティーカメラ・などの映像記録装置、オーディオプレイヤーなどの装置、通信装置における通信部、通信システム、セキュリティー処理システムにとっても有益なことは言うまでもない。
８．補足、変形例
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７５】
上述の実施の形態で示した再構成演算回路１１０は、以下に示すように部分的に変形してもよい。
（１）実施の形態１〜５では、再構成演算ブロック２０１０の再構成演算器は２ｘ３の行列形式に配置していたが、１０ｘ４での矩形行列形式でも良い。
また、再構成演算器は、ライン単位で配置されていてもよく、配置の構成を問わない。
【００７６】
また、再構成演算器は、演算の種類を変更できるとしたが、乗算、シフト、加算、論理演算、除算や減算、ローテート演算など演算の種類が多くても良い。
更に、この再構成演算器は、全て同じ構成としていたが、特定の再構成演算器のみ除算ができるなど構成が異なってもよい。
全ての再構成演算器は、構成の切り替え可能としたが、一部構成が切り替わらなくてもよい。
【００７７】
データｒｅｇの接続は、一意に決まっていたが、構成ｒｅｇのデータに応じて、接続構成が変更されてもよい。
再構成演算器は１入力１出力であったが、３入力２出力など、入出力の個数は変わっても良い。
その場合は、データｒｅｇの入力個数及び選択する個数を増やすことにより対応できる。
【００７８】
なお、再構成演算器は、同じくクロックで動作させていたが、複数のクロックラインを配し、再構成演算器毎にクロックを変えても良い。
（２）実施の形態１〜５では、ｒｅｇ設定記憶手段３０００の個数を１つとしたが、複数個保持してもよい。
スキャン・構成情報入力線２７０１の本数を個数に応じて増加すればよい。
【００７９】
（３）実施の形態１〜５では、再構成演算ブロック２０１０内の全ｒｅｇに対してスキャン・構成情報バスを接続したが、接続されていないデータｒｅｇがあってもよい。
その場合、スキャンパステストでは、パーシャルスキャンとなる。
（４）実施の形態１〜５では、データｒｅｇデータ生成手段４０００及びｒｅｇ設定データ選択手段３４００を保持する構成としたが、保持しなくても良い。その場合、構成情報変更時の構成ｒｅｇ用データ入力タイミングでは、ｒｅｇ設定データ記憶手段３０００の読み出し後にアドレスを変更するが、データｒｅｇ用データ入力タイミングではｒｅｇ設定データ記憶手段３０００の読み出しするだけでよい。
【００８０】
これにより、ダミーデータがデータｒｅｇに設定される。
（５）上述の実施の形態中では特に述べなかったが、スキャンパスにおいて意図的に構成ｒｅｇ、データｒｅｇを連続させる構成とすることのみによっても効果は生じる。
例えば、スキャンパスにおいて複数の構成ｒｅｇを連続させ、その後ろに複数のデータｒｅｇを連続させる構成とする。
【００８１】
構成ｒｅｇに構成情報を記憶させる際、データｒｅｇは、後に演算用データが記録されることにより記録内容が置き換わってしまうので、このときにデータを記憶させる必要がないことが想定される。
この場合、複数の構成ｒｅｇにのみデータを記憶させるようシフト動作を行い、構成ｒｅｇそれぞれが所望のデータを記憶したところで、シフト動作を打ち切ることができる。
【００８２】
よって、余分なシフト動作が不要となり、シフト動作の効率化を図ることができる。
（６）上記の各装置は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどから構成されるコンピュータシステムである。前記ＲＡＭ又は前記ハードディスクユニットには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、各装置は、その機能を達成する。ここで、コンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
【００８３】
なお、各装置は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどの全てを含むコンピュータシステムに限らず、これらの一部から構成されているコンピュータシステムであってもよい。
（７）上記の各装置を構成する構成要素の一部又は全部は、１個のシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。前記ＲＡＭには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されても良い。
【００８４】
また、ここでは、システムＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサーを利用しても良い。
【００８５】
さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてありえる。
（８）上記の各装置を構成する構成要素の一部又は全部は、各装置に脱着可能なＩＣカード又は単体のモジュールから構成されているとしてもよい。前記ＩＣカード又は前記モジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、などから構成されるコンピュータシステムである。前記ＩＣカード又は前記モジュールは、上記の超多機能ＬＳＩを含むとしてもよい。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、前記ＩＣカード又は前記モジュールは、その機能を達成する。このＩＣカード又はこのモジュールは、耐タンパ性を有するとしてもよい。
【００８６】
（９）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００８７】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしてもよい。
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
【００８８】
（１０）上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００８９】
本発明は、ｒｅｇ設定データ記憶手段３０００の容量を抑制できるので、再構成演算回路を用いたメディア処理装置に好適である。また通信やセキュリティー等、複数の規格への対応が必要な用途にも応用できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１における動的再構成演算回路１１０の構成を示すブロック図である。
【図２】本発明の実施の形態１における再構成演算ブロック２０１０の構成を示すブロック図である。
【図３】本発明の実施の形態１におけるデータｒｅｇ２２０１の構成を示すブロック図である。
【図４】本発明の実施の形態１における構成ｒｅｇ２３０１の構成を示すブロック図である。
【図５】本発明の実施の形態１におけるｒｅｇ設定データ記憶手段３０００の構成情報データ値一覧図である。
【図６】本発明の実施の形態１におけるｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数図である。
【図７】本発明の実施の形態１におけるスキャン・再構成制御手段１０００の制御フロー図である。
【図８】本発明の実施の形態１における構成切替え時の各ｒｅｇ内データのタイミング図である。
【図９】本発明の実施の形態２における再構成演算ブロック２０１０の構成を示すブロック図である。
【図１０】本発明の実施の形態２及び３におけるｒｅｇ設定データ記憶手段３０００の構成情報データ値一覧図である。
【図１１】本発明の実施の形態２におけるｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数図である。
【図１２】本発明の実施の形態２における構成切替え時の各ｒｅｇ内データのタイミング図である。
【図１３】本発明の実施の形態３におけるスキャン・再構成制御手段１０００の制御フロー図である。
【図１４】本発明の実施の形態３におけるｒｅｇ分類管理手段１１００内の各ｒｅｇの分類及び個数図である。
【図１５】本発明の実施の形態３における構成切替え時の各ｒｅｇ内データのタイミング図である。
【図１６】本発明の実施の形態４における再構成演算ブロック２０１０の構成を示すブロック図である。
【図１７】本発明の実施の形態５における再構成演算回路１１０の構成を示すブロック図である。
【図１８】本発明の実施の形態６における再構成演算回路搭載ボード１５の構成を示すブロック図である。
【図１９】本発明の実施の形態７における再構成演算回路１１０を用いた移動体通信装置を示す図である。
【符号の説明】
【００９１】
１５    再構成演算回路搭載ボード
１００，１１０    再構成演算回路
１１００    ｒｅｇ分類管理手段
２０００，２０１０    再構成演算ブロック
２１０１〜２１１３    再構成演算器
２２０１〜２２２３    データｒｅｇ
２３０１〜２３１３    構成ｒｅｇ
２５０１〜２５０３    演算用入力
２６０１〜２６０３    演算用出力
２７０１，２７０１−１，２７０１−２，２７５１    スキャン・構成情報入力
２７０２，２７０２−１，２７０２−２，２７５２    スキャン出力
２７０３    スキャン・再構成モード信号
３０００    ｒｅｇ設定データ記憶手段
３４００    ｒｅｇ設定データ選択手段
３５００    スキャン・再構成データ選択手段
４０００    データｒｅｇデータ生成手段
５０００    スキャンパス入力データ生成回路
６０００    スキャンパス出力データ生成回路
７０００    スキャンパス出力データ比較手段
８０００    ＣＬＫ発生手段
１００００    移動通信装置
１１０００    ディスプレイ
１２０００    撮像手段
１３０００    音出力手段
１４０００    音入力手段
１５０００    コマンド入力手段
１６０００    アンテナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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