(57)【要約】      （修正有）【課題】長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供する。【解決手段】複数の電気熱変換素子と、複数の電気熱変換素子を駆動する複数のスイッチング素子とを有する記録ヘッド用の素子基板１００であって、隣接する電気熱変換素子に対して共用され、入力した駆動信号を昇圧する昇圧回路１１６と、昇圧回路から出力された駆動信号を隣接する電気熱変換素子のいずれかに供給する選択回路１１７とを有し、選択回路は、外部から入力される選択信号に従って駆動信号の供給先を切り替えることを特徴とする素子基板。【選択図】図１
2008110603.tif 000002
【特許請求の範囲】
【請求項１】
複数の電気熱変換素子と、前記複数の電気熱変換素子を駆動するために電気熱変換素子に対応して設けられた複数のスイッチング素子とを有する記録ヘッド用の素子基板であって、
前記複数の電気熱変換素子を複数のブロックに分割し該ブロックそれぞれを選択して時分割駆動するためのブロック選択信号と、記録データ信号と、を入力し、駆動信号を出力する電気熱変換素子選択回路と、
隣接した電気熱変換素子のそれぞれに対応して設けられた複数のスイッチング素子を単位として設けられ、入力した前記駆動信号を昇圧する昇圧回路と、
前記昇圧回路から出力した前記駆動信号を前記隣接するスイッチング素子のいずれかに供給するかを外部から入力する選択信号に基づいて選択する選択回路とを有することを特徴とする素子基板。
【請求項２】
前記ブロック選択信号を発生する時分割選択回路をさらに有することを特徴とする請求項１に記載の素子基板。
【請求項３】
前記複数の電気熱変換素子にインクを供給するインク供給口をさらに有し、
前記複数の電気熱変換素子は、前記インク供給口に沿って配されており、
前記昇圧回路は、前記電気熱変換素子の列に沿って配置されることを特徴とする請求項１または請求項２に記載の素子基板。
【請求項４】
前記選択信号を昇圧する選択信号昇圧回路をさらに有し、
前記選択信号昇圧回路により昇圧された前記選択信号を前記選択回路に供給することを特徴とする請求項１乃至請求項３のいずれか１項に記載の素子基板。
【請求項５】
前記記録データ信号の配線と前記ブロック選択信号の配線が前記インク供給口の長さ方向に沿う方向に配されていることを特徴とする請求項３に記載の素子基板。
【請求項６】
前記素子基板は、インクジェット記録ヘッド用の素子基板であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の素子基板。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の素子基板を有することを特徴とする記録ヘッド。
【請求項８】
請求項７の記録ヘッドと、インクを内包したインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項９】
請求項７に記載の記録ヘッドまたは請求項８に記載のヘッドカートリッジを有することを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、インクジェット用の記録ヘッドに適した記録ヘッド用の素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置に関する。
【背景技術】
【０００２】
一般に、インクジェット方式に従う記録装置に搭載される記録ヘッドの電気熱変換素子（ヒータ）とその駆動回路は、例えば、特許文献１に示されているように半導体プロセス技術を用いて同一基板上に形成されている。
【０００３】
図３は、この種のインクジェット記録ヘッド用の半導体素子基板を模式的に示す図である。
【０００４】
図３において、１００はヒータ及び駆動回路を半導体プロセス技術により一体形成した素子基板である。１０１はドライバとヒータのアレイ（Ｄｒｉｖｅｒ＆Ｈｅａｔｅｒ  Ａｒｒａｙ）であり、ヒータ及びヒータに対応して設けられヒータに電流を流すか否かのスイッチングを行うスイッチング素子としてのドライバトランジスタを複数個配列する。１０２は、素子基板裏面よりインクを供給するためのインク供給口である。
【０００５】
また、１０３はシフトレジスタ（Ｓ／Ｒ）であり、記録データを一時的に保持する。１０７はデコーダ（Ｄｅｃｏｄｅｒ）であり、ドライバトランジスタとヒータのアレイ１０１中のヒータをブロック毎に駆動するための、ブロック選択信号を出力する。１０４は入力回路であり、シフトレジスタ１０３及びデコーダ１０７にデジタル信号を入力するためのバッファ回路を含む。１１０は入力端子であり、論理素子用電圧Ｖｄｄを入力するＶｄｄ端子、クロック（ＣＬＫ）信号を入力するためのＣＬＫ端子、記録データ（ＤＡＴＡ）を入力するＤＡＴＡ端子等を含む。
【０００６】
シフトレジスタやデコーダ等のデジタル回路はデジタル電源電圧（ＶＤＤ電圧）で駆動されている。１１６は、ＶＤＤ電圧の駆動信号等のデジタル信号を、ＶＨＴ電圧のドライバトランジスタのゲートに与えるＶＨＴ電圧の信号に変換する昇圧回路である。ＶＨＴ電圧はＶＤＤ電圧よりも高い電圧であり、１３０は、昇圧回路１１６に供給するＶＨＴ電圧をヒータ駆動電源電圧（ＶＨ）を降圧することで発生するＶＨＴ電圧発生回路である。また、１１９はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路としてのＡＮＤ回路であり、場合によりバッファ等も含む。
【０００７】
図５は、シフトレジスタ１０３に記録データ信号を送り、ヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【０００８】
ＣＬＫ端子に入力されたクロック信号のパルスに同期して記録データがＤＡＴＡ＿Ａ及びＤＡＴＡ＿Ｂ端子に入力される。シフトレジスタ１０３は、入力された記録データを一時的に格納し、ＬＴ端子に入力されるラッチ信号によりラッチ回路が記録データを保持する。その後、所望のブロックに分割されたヒータ群を選択するためのブロック選択（Ｂｌｏｃｋ  Ｅｎａｂｌｅ）信号と、ラッチ信号により保持された記録データによる信号（記録データ信号）との論理積が演算される。そして、この論理積が演算された信号が、電流駆動時間を直接決定するＨＥ信号に同期して所望のヒータに電流が流れる。この一連の動作をブロック毎に繰り返して記録が行なわれる。
【０００９】
図４（ａ）は、従来の記録素子における１つのヒータとこれに対応したドライバ部を持つ１セグメント分の等価回路図である。また、図４（ｂ）は、記録データを一時的に格納するシフトレジスタとラッチ回路の１ビット分に相当する等価回路図である。
【００１０】
ここで、ＡＮＤ回路２０１に入力されるブロック選択信号は、デコーダ１０７から供給され、ブロックに分割されたヒータ群をこのブロック単位で選択するための信号である。また、ＡＮＤ回路２０１に入力される記録データ信号は、シフトレジスタ１０３に入力された後に、ラッチ信号で保持された信号である。選択的に各ヒータを駆動させるため、これらブロック選択信号と記録データ信号とは、ヒータ選択回路としてのＡＮＤ回路２０１によって論理積が演算される。
【００１１】
２０５はヒータ駆動用電源となるＶＨ電源ライン、２０６はヒータ、２０７はヒータ２０６に電流を流すためのスイッチング素子としてのドライバトランジスタである。２０２は、ＡＮＤ回路２０１からの出力を受けてバッファするためのインバータ回路である。２０３はインバータ回路２０２の電源となるＶＤＤ電源ラインである。２０４はドライバトランジスタ２０７のゲートに電圧を印加するための電源となるＶＨＴ電源ラインである。２０８は、ＶＨＴ電源ラインから電圧が印加されるインバータ回路である。インバータ回路２０８は、インバータ回路２０２のバッファ出力を受けるバッファとなる。
【００１２】
一般的にインバータ回路２０２、シフトレジスタ１０３等はデジタル回路であり、ＬｏｗまたはＨｉｇｈのパルスにより動作が行なわれる。また、ヒータが駆動する期間を指定するヒート許可信号（ＨＥ）も同じくデジタル信号であり、外部との信号のやり取りはすべてＬｏｗまたはＨｉｇｈのロジックパルスにより行なわれる。これらのデジタル信号の電圧振幅は０Ｖ／５Ｖや０Ｖ／３．３Ｖのものが一般的であり、デジタル回路の電源電圧はＶＤＤのみである。したがってＡＮＤ回路２０１には前述したブロック選択信号と記録データ信号が電圧ＶＤＤのパルスとして入力され、さらに２段のインバータ回路２０２によって構成されたバッファを通って次段のインバータ回路２０８に入力される。
【００１３】
一方、ドライバトランジスタ２０７としては、オンした状態での抵抗値、いわゆるオン抵抗が小さい程好ましい。これはヒータ以外で消費される電力を極力少なくすることで基板温度の上昇を防ぎ、安定した記録ヘッドの駆動を可能にするためである。ドライバトランジスタ２０７のオン抵抗が大きいと、この部分に電流が流れ電圧降下が大きくなる。このため、より高い電圧をヒータに印加しなければならず、無駄な電力が消費されることになる。
【００１４】
ドライバトランジスタ２０７のオン抵抗を小さくするためには、このドライバトランジスタのゲートに印加する電圧を高くすることが必要である。このため、図４（ａ）に示す回路では、電圧ＶＤＤより高い電圧のパルスに変換する必要がある。そこで図４（ａ）に示す回路では、電圧ＶＤＤよりも高い電圧ＶＨＴの電源ライン２０４を備え、電圧ＶＤＤのパルスで入力されたブロック選択信号を、インバータ回路２０８を含むバッファ回路によって電圧ＶＨＴのパルスに変換する。そして、電圧ＶＨＴのパルスに変換した後、ドライバトランジスタ２０７のゲートに印加する。すなわち、外部との信号のやり取り及び内部デジタル回路での信号処理は、すべて電圧ＶＤＤ（論理回路駆動用電圧）のパルスにより行う。そして、図４（ａ）に示す回路では、ドライバトランジスタ２０７のゲートを駆動する直前で電圧ＶＨＴ（スイッチング素子駆動用電圧）のパルスに変換する振幅変換回路（昇圧回路）を各セグメントに付加する構成をとる。図３では、１１６が複数のセグメントの昇圧回路を表している。
【００１５】
一般的に、記録ヘッドは高密度にセグメントを複数個配列する。例えば、６００ｄｐｉの密度に各セグメントを配置する場合、１セグメントあたりの配列方向の幅は約４２．３μｍに限定される。このピッチの中に、図４（ａ）の各セグメントを駆動するための回路全てを収めようとした場合、各セグメントの配列方向とは垂直の方向の長さは、増大することになる。
【００１６】
図９は、図４（ａ）の昇圧回路部分を具体的に構成した等価回路図である。これをみてもわかるように、昇圧回路部分（特にレベル変換部９０１）は、多くのトランジスタによって構成されるため、必要とする素子基板の面積は大きくなる。
【００１７】
しかしながら、セグメント毎に付加される昇圧回路により各セグメントの長さが増大するため記録ヘッド用の素子基板のサイズの増大を招き、コストアップの要因となる。すなわち、上述のような基板の構成では、セグメント配列方向と直交する方向に素子基板が拡大し、素子基板の増大が顕著となる。また、セグメント毎に昇圧回路を付加する場合、例えば、セグメント数が２５６個の記録ヘッドでは、最低でも２５６個のインバータが必要となり、コストアップの要因となる。
【００１８】
これを解決するために、特許文献２では各セグメントの配列方向に対して垂直方向の長さを増大させることなく、論理回路駆動用電圧から記録素子駆動用電圧に変換する回路構成を開示している。
【００１９】
図１０は特許文献２の構成を説明する図である。図３と同一符号のものは、同一のものを表すため、図３と特に異なるところがない限り説明を省略する。
【００２０】
図１０では、昇圧回路１１６は、デコーダ１０７の出力段、シフトレジスタ１０３の出力段にそれぞれ設けられる。
【００２１】
図２（ａ）は、図４（ａ）とは別の、従来の記録素子におけるドライバと１つのヒータとこれに対応したドライバ部を持つ１セグメント分の等価回路図である。また、図２（ｂ）は、図４（ｂ）とは別の、記録データを一時的に格納するシフトレジスタとラッチ回路の１ビット分に相当する等価回路図である。
【００２２】
図１０の素子基板１００は、図３及び図４（ａ）の素子基板１００においてセグメント毎に付加されていた昇圧回路を、シフトレジスタ１０３及びデコーダ１０７の出力部に付加している。すなわち、デコーダ１０７からの出力信号（ブロック選択信号）とシフトレジスタ１０３からの出力信号（記録データ信号）との論理積をＡＮＤ回路２０１で演算する前に、電圧を高くする構成をとる。このため、図２（ａ）に示すように、各セグメントには、ＶＨＴ電圧まで昇圧されたパルスの信号が入力され、セグメント毎の昇圧回路が不要となるので、素子基板の面積を小さくすることができる。
【００２３】
ここで、セグメント毎に論理積を演算するＡＮＤ回路２０１には高い電圧がかかる構成になるため、このＡＮＤ回路２０１を構成するトランジスタには高耐圧の素子が必要となる。従来、この部分には論理回路の駆動電圧に相当する低い電圧しかかからなかったため、低耐圧の素子で構成されていた。特許文献２に開示されている技術では、この部分を他の論理回路を構成するトランジスタよりも高耐圧化すること、具体的にはＡＮＤ回路を構成するトランジスタを高耐圧素子とすることにより達成している。
【００２４】
このような高耐圧のトランジスタ（ＭＯＳトランジスタ）を用いた場合、個々のトランジスタは低耐圧のトランジスタに比べ大型化してしまう。しかし、前述のように昇圧回路の数を減らすことができると共に、昇圧回路の配置場所についても、各セグメントから離れた位置に配置することができるので、素子基板１００の大きさを小型化することができる。
【００２５】
図２（ｂ）は、シフトレジスタ１０３と昇圧回路１１６の構成を示す図である。図４（ｂ）に示したシフトレジスタ１０３の回路構成に対して、出力段に昇圧回路（振幅変換回路）が付加されており、ここでパルスの電圧を電圧ＶＤＤから電圧ＶＨＴへと変換する。
【００２６】
シフトレジスタ１０３およびデコーダ１０７の出力段数は全セグメントを時分割して駆動する際の分割数によって決定されるが、おおむね８〜３２分割程度である。例えば、２５６個のセグメントを１６分割する場合（各ブロックは１６個のセグメントを有することになる）、必要な昇圧回路１１６の数は１６個×２（シフトレジスタ側とデコーダ側）＝３２個となる。これはすべてのセグメントに昇圧回路１１６を付加した場合の２５６個に対して大幅な削減となる。このため、セグメント配列方向に対して垂直方向の素子基板１００の長さを低減させることができる。また、シフトレジスタ１０３とデコーダ１０７に付加される昇圧回路１１６により、素子基板１００は配列方向の長さが増加することになるが、これは垂直方向の長さ低減に対して微少な増加であり、トータルの素子基板１００の面積は減少する。
【特許文献１】米国特許６２９０３３４号公報
【特許文献２】特開２００５−０２２４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
インクジェット記録装置は、更に高速な印刷を要求されているため、記録ヘッドの吐出口数は増大し、吐出口の密度は高くなってきている。また、インクの色数も増えてインク供給口及び吐出口列も増大し、素子基板の面積が大きくなってきている。
【００２８】
図１２は、セグメントの密度が１２００ｄｐｉの素子基板において、隣り合う２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口１０２に近い側から中吐出量（２．５ｐｌ）用のヒータ２０６ａ、小吐出量（１ｐｌ）用のヒータ２０６ｂが１２００ｄｐｉピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらのヒータは、不図示の配線によってドライバトランジスタ２０７ａ、２０７ｂに夫々接続されている。
【００２９】
ドライバトランジスタ２０７ａ、２０７ｂよりインク供給口から遠い位置には、夫々対応する昇圧回路１１６ａ、１１６ｂが配置されている。１２００ｄｐｉピッチでは、１セグメントあたりの配列方向の幅は、約２１μｍしかないため、昇圧回路をセグメントの配列方向に２個並べることができず、セグメントの配列方向と垂直方向に２個並べている。昇圧回路は、面積が大きいため素子基板の幅が増大している。
【００３０】
一方、上記特許文献２の構成によれば、一般的には、素子基板の面積を小さくすることができるが、近年要求されているような長尺高精細ヘッドではいくつかの問題が発生するようになった。特許文献２を説明する図１０では、昇圧回路１１６から出力された高電圧のパルス信号の配線は、素子基板の一方長手方向の端部から他方の端部まで長い距離を配線されている。このため、放射ノイズの発生に対する設計的な配慮が必要である。具体的には、配線間のスペースを大きく取ったり、配線間にＧＮＤを通したりする必要がある。
【００３１】
近年は、１２００ｄｐｉで５１２の吐出口を配置したり、あるいは２４００ｄｐｉで１０２４の吐出口を配置するなど、高密度に多数セグメントを配置することが要求される。このようにセグメント数が多くなるとデータ信号の配線やブロック選択信号の配線の数が多くなるため、上記放射ノイズ対策によるチップ幅増大の割合も大きくなって、昇圧回路を減らしたシュリンク効果を低減してしまう可能性が出てきた。その状態を図１３に示す。
【００３２】
図１３は、隣り合う２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。素子基板には、インク供給口１０２に近い側から中吐出量（２．５ｐｌ）用のヒータ２０６ａ、小吐出量（１ｐｌ）用のヒータ２０６ｂが１２００ｄｐｉのピッチで配置されている。ヒータ上には吐出口を模式的に示してある。これらヒータは、不図示の配線によってドライバトランジスタ２０７ａ、２０７ｂに接続されている。その後ろには高電圧信号で動作するＡＮＤ回路１１９があり、１１８は記録データ信号とブロック選択信号の配線である。配線１１８は、上述のように高電圧のパルス信号が入るため、高電圧信号の配線の間隔を離すと共に点線で表すような位置にＧＮＤ配線を間に通している。これによって配線１１８の占める領域は増大して、昇圧回路をトランジスタの近傍からなくして幅を小さくした効果を相殺している。
【００３３】
本発明は上記の課題に鑑みてなされたものであり、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することを目的としている。
【課題を解決するための手段】
【００３４】
上記の目的を達成させるための本発明は、複数の電気熱変換素子と、前記複数の電気熱変換素子を駆動するために電気熱変換素子に対応して設けられた複数のスイッチング素子とを有する記録ヘッド用の素子基板であって、
前記複数の電気熱変換素子を複数のブロックに分割し、該ブロックそれぞれを選択して時分割駆動するためのブロック選択信号と、記録データ信号とを入力し、駆動信号を出力する電気熱変換素子選択回路と、
隣接した電気熱変換素子のそれぞれに対応して設けられた複数のスイッチング素子を単位として設けられ、入力した前記駆動信号を昇圧する昇圧回路と、
前記昇圧回路から出力した前記駆動信号を前記隣接するスイッチング素子のいずれかに供給するかを外部から入力する選択信号に基づいて選択する選択回路とを有することを特徴とする。
【００３５】
また、上記の目的を達成させるための別の本発明は、前記素子基板を有することを特徴とする記録ヘッド、ヘッドカートリッジ、記録装置である。
【発明の効果】
【００３６】
本発明の構成を取ることによって、長尺高密度ヘッドにおいても各セグメントの配列方向に対して垂直方向の長さを増大させることのない、低コストの記録ヘッド用の素子基板を提供することができる。
【発明を実施するための最良の形態】
【００３７】
次に、本発明の実施例について図面を参照して説明する。
【００３８】
なお、この明細書において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。
【００３９】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００４０】
さらに、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固または不溶化させることが挙げられる。
【００４１】
なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。
【００４２】
「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。
【００４３】
〔インクジェット記録装置〕
図６は、本発明の代表的な実施例であるインクジェット記録装置（ＩＪＲＡ）の構成の概要を示す外観斜視図である。
【００４４】
図６において、キャリッジＨＣは、駆動モータ５０１３の正回転及び逆回転に連動して駆動力伝達ギア５００９、５０１０、５０１１を介して回転するリードスクリュー５００５の螺旋溝５００４に対して係合する。また、キャリッジＨＣは、ピン（不図示）を有し、ガイドレール５００３に支持されて矢印ａ、矢印ｂ方向を往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクを内包したインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録媒体Ｐをプラテン５０００に対して押圧する。５００７、５００８はフォトカプラであり、モータ５０１３の回転方向切り換え等を行うために、キャリッジのレバー５００６の存在を確認して、キャリッジＨＣがホームポジションにあるかどうかを検知する。５０１６は記録ヘッドＩＪＨの前面をキャップするキャップ部材５０２２を支持する部材であり、５０１５はこのキャップ内を吸引する吸引器でありキャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。
【００４５】
５０１７はクリーニングブレードであり、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらが支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることは言うまでもない。又、５０２１は、吸引回復の吸引を開始するためのレバーであり、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切り換え等の公知の伝達機構で移動制御される。
【００４６】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されている。しかし、周知のタイミングで所望の動作を行うようにすれば、本例にはいずれも適用できる。
【００４７】
〔インクジェット記録装置の制御構成〕
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【００４８】
図７はプリンタＩＪＲＡの制御回路の構成を示すブロック図である。
【００４９】
図７において、１７００は記録信号をホストコンピュータなどから入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭである。また、１７０３は各種データ（上記記録信号や記録ヘッドＩＪＨに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドを搬送するためのキャリアモータ、１７０９は記録媒体搬送のための搬送モータである。１７０６は、搬送モータ１７０９を駆動するためのモータドライバ、１７０７は、キャリアモータ１７１０を駆動するためのモータドライバである。また、ＩＪＨは記録ヘッド、１００は記録ヘッド用の素子基板である。
【００５０】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入力されるとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、モータドライバ１７０７が駆動されると共に、記録データに従って、記録ヘッドＩＪＨ及びその素子基板１００が駆動され、記録が行われる。
【００５１】
〔ヘッドカートリッジ〕
図８は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。図８において、点線ＫはインクタンクＩＴと記録ヘッドＩＪＨの境界線である。ヘッドカートリッジＩＪＣにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される電気信号を受け取るための電極（不図示）が設けられている。そして、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。
【００５２】
なお、図８において、５００は吐出口列である。
【実施例１】
【００５３】
以下に、実施例１を説明することにより、本発明に至る検討結果と発明の効果を詳しく解説する。
【００５４】
インクジェット用の記録ヘッドにおいては、インク滴を吐出して空気中を飛翔させて着弾させる流体的な挙動を考慮した上で、素子基板の駆動方法の決定や回路の設計が行われる。発明者らはまず、適切な素子基板の面積と高速記録と高精細な画像の記録を両立させるための基礎検討として、１２００ｄｐｉの密度でセグメントが配置された記録ヘッドを用いて、素子基板の駆動方法とインク滴の着弾精度との関係について検討を行った。
【００５５】
検討に用いたヘッドはインク供給口を挟んで片側に１２００ｄｐｉピッチで吐出量１ｐｌの吐出口が配置されており、もう片側も同様の吐出口が２４００ｄｐｉピッチ分ずらして配置されている。すなわち両側合わせて２４００ｄｐｉピッチで吐出量１ｐｌの吐出口が並んでいる。
【００５６】
高密度に配置された吐出口を有する記録ヘッドから吐出されるインク滴は、単位時間あたりの吐出発数が一定の値を超えると、インク滴自らが引起す気流によって、特に吐出口列端部で記録媒体への着弾位置がずれてしまうことが分かっている。
【００５７】
これは吐出口の密度が６００ｄｐｉ程度の記録ヘッドを用いて記録した場合から目立ち始めて、１２００ｄｐｉを超える記録ヘッドを用いて記録した場合、更に顕著に表れるようになる。特に写真画像をシリアルプリンタで記録する場合、数μｍの着弾位置ずれであっても画像品位に与える影響が大きいため、同時に吐出する吐出口数を一定以上に増やすことができないことが分かった。すなわち、同じ吐出量の吐出口を高密度に配列しても、吐出発数を低減させるために間引いて記録しなければならず、記録パス数を増やさなければならない。このため、高密度に吐出口を配置しても高速記録ができない。
【００５８】
そこで、気流による着弾位置ずれを起こさないようにトータルの吐出発数を低減させ、高速記録を可能にするためには、吐出口の配列密度は同じにして、小吐出量（例えば１ｐｌ）と中吐出量（例えば２．５ｐｌ）の吐出口を交互に配置すればよい。高い濃度の記録画像を形成する場合は、中吐出量の吐出口を用いることで小吐出量の吐出口のみを用いるよりもトータルの吐出発数を減らすことができるため、パス数を減らして高速で記録することができる。
【００５９】
上記のようにインク滴の流体的挙動を考慮して、吐出口を配置し、間引いて記録を行うことで、長尺で高密度に吐出口が配置された記録ヘッドでも、特許文献２に示される回路構成による課題を回避しつつ、素子基板の面積削減効果を最大限発揮できる。
【００６０】
ここでは気流対策の目的を前提として説明したが、これに限らず隣接した複数のヒータが異なったタイミングで駆動される構成の場合に本発明は適用可能である。
【００６１】
以下、本実施例におけるインクジェット記録ヘッド用の素子基板を図１（ａ）及び図１（ｂ）に示す。
【００６２】
なお、図３または図１０と同一符号のものは、同一のものを表すため、図３または図１０と特に異なるところがない限り説明を省略する。
【００６３】
図１（ａ）において、１１５は、後述する選択信号（ＳＥＬ）をドライバトランジスタ駆動電圧（ＶＨＴ）まで昇圧させる選択信号昇圧回路である。これは、駆動信号を供給するスイッチング素子を選択することで駆動すべきヒータを選択する選択回路１１７へ接続されている。
【００６４】
図１（ｂ）は図１（ａ）のＡ−Ａ断面を示す図である。インク供給口１０２が素子基板を貫通して開けられている。図１（ｂ）では感光性樹脂１４０を用いて素子基板上に吐出口１４１を形成している様子を表している。
【００６５】
図１１は、図１（ａ）において隣接する２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。図１４は、図１（ａ）において、インク供給口の長さ方向に隣り合う２のセグメントについての回路を表す図である。
【００６６】
図１１及び対応する図１４を参照しながら説明する。素子基板にはインク供給口１０２に近い側から中吐出量（２．５ｐｌ）用のヒータ２０６ａ、小吐出量（１ｐｌ）用のヒータ２０６ｂが１２００ｄｐｉピッチで配置されている。図１１のヒータ上には吐出口を模式的に示してある。これらヒータは、スイッチング素子であるドライバトランジスタ２０７ａ、２０７ｂに対して不図示の配線によって接続されている。ドライバトランジスタ２０７ａ、２０７ｂと昇圧回路１１６の間にはドライバトランジスタ２０７ａと２０７ｂのいずれを駆動するかを選択するための選択回路１１７が設けられている。
【００６７】
１１８は、デジタル回路の電源電圧の信号であるブロック選択信号及び記録データ信号の配線であり、図１（ａ）に示すようにインク供給口１０２の長さ方向に沿う方向に配されている。なお、ブロック選択信号は、複数の電気熱変換素子を複数のブロックに分割し、該ブロックそれぞれを選択して時分割駆動するための信号であり、時分割選択回路であるデコーダ１０７において発生し、ここから出力される。１１９はブロック選択信号と記録データ信号の論理積を演算するヒータ選択回路（電気熱変換素子選択回路）としてのＡＮＤ回路である。なおヒータ選択回路としては、ブロック選択信号と記録データとによってヒータを選択駆動できる回路であればよくＡＮＤ回路以外の構成で駆動できるように構成しても良い。１１６は、１１９から出力された駆動信号をドライバトランジスタ駆動電圧（ＶＨＴ）まで昇圧させる昇圧回路であり、同時に駆動されないヒータを組とした単位に１つずつ設けられている（本実施例では２つのヒータを１組としている）。
【００６８】
小吐出量を達成するヒータ２０６ｂと中吐出量を達成するヒータ２０６ａのいずれを選択するかの選択信号ＳＥＬは、素子基板外部から入力される。その後、吐出口列から離れた接続パッド近傍の選択信号昇圧回路１１５によってデジタル回路の電源電圧レベルからドライバトランジスタ駆動電圧レベルに変換される。選択信号昇圧回路１１５からは、ＳＥＬとこれを論理反転したＳＥＬＢの２本の配線によって各吐出口近傍にある昇圧回路１１６に接続されている選択回路１１７に選択信号が配線される。
【００６９】
ヒータ２０６ａを駆動する場合について説明する。
【００７０】
まず２０６ａ、２０６ｂに対応する記録データ信号とブロック選択信号に１（Ｈｉｇｈ）が入力される。そして素子基板外部から選択信号ＳＥＬに１（Ｈｉｇｈ）が入力されると、選択信号昇圧回路１１５によってドライバトランジスタ駆動電圧（ＶＨＴ）まで昇圧される。その後、ＳＥＬ＝１と論理反転したＳＥＬＢ＝０がインク供給口１０２の長さ方向に沿う方向に配された１列全ての選択回路１１７へ共通して入力される。選択信号昇圧回路１１５からの信号は複数列に対応した選択回路に共通に入力されるように構成しても良い。
【００７１】
図１４に示す選択回路１１７はＮＯＲ回路で構成されている。２０６ａ−２０７ａに対応するＮＯＲ回路の一方の入力端子１２０にはブロック選択信号及び記録データ信号が１（Ｈｉｇｈ）の場合は０（Ｌｏｗ）が入力される。もう一方の入力端子１２１にはＳＥＬ信号が１（Ｈｉｇｈ）の場合はＳＥＬＢ＝０（Ｌｏｗ）が入力される。ＮＯＲ回路は全ての入力端子に０が入力された時のみ１を出力するのでこの場合ドライバトランジスタ２０７ａは駆動されてヒータ２０６ａに電流が流れる。
【００７２】
一方２０６ｂ−２０７ｂに対応するＮＯＲ回路にはＳＥＬ＝１が入力されるのでＮＯＲ回路の出力は０となり、ドライバトランジスタ２０７ｂは駆動されない。
【００７３】
ヒータ２０６ｂを駆動する場合は、素子基板外部からのＳＥＬ信号に０が入力される。この場合は２０６ｂ−２０７ｂに対応するＮＯＲ回路の入力端子１２３にはＳＥＬ＝０が入力されるため、ＮＯＲ回路の出力は１となりドライバトランジスタ２０７ｂが駆動されてヒータ２０６ｂに電流が流れる。
【００７４】
一方２０６ａ−２０７ａに対応するＮＯＲ回路にはＳＥＬＢ＝１が入力されるのでＮＯＲ回路の出力は０となり、ドライバトランジスタ２０７ａは駆動されない。
【００７５】
つまり、本実施例ではドライバトランジスタ２０７ａと２０７ｂは同時に駆動されることはなく排他的に駆動される構成となっている。このため、隣接するドライバトランジスタ２０７ａと２０７ｂで昇圧回路１１６を共用できるようにしている。
【００７６】
これによって各ヒータ２０６ａ、２０６ｂに対応してそれぞれ必要だった昇圧回路１１６を本実施例においては半分の数に減らすことができるため、素子基板の面積を小さくすることができる。
【００７７】
また、高電圧信号で長い距離配線が這いまわされる選択信号の配線に関しては配線間のスペースを大きく取ったり、配線間にＧＮＤを通したりする必要がある。しかし、高電圧のまま這いまわされるのは選択信号ＳＥＬとＳＥＬＢの配線のみである。このため、本数の多いブロック選択信号や記録データ信号の配線１１８は、従来通り低電圧（デジタル回路の電源電圧）なので、配線ルールも従来通り最小配線ルールを用いることができ、素子基板面積を無駄に増大させることがない。
【実施例２】
【００７８】
本実施例におけるインクジェット記録ヘッド用の素子基板を図１５に示す。
【００７９】
実施例１は、素子基板にインク供給口を設けてインク供給し、ヒータ面に対して垂直方向（ヒータ面に対向する側）にインク滴を吐出するタイプの記録ヘッドに適用した例であった。図１５に示す本実施例は、素子基板の両側エッジからインクを供給してヒータ面に対して垂直方向にインク滴を吐出するタイプの記録ヘッドに適用した例である。
【００８０】
図１５Ｂは図１５ＡのＡ−Ａ断面を示す図である。インク供給口１０２が素子基板を貫通して開けられている。図１５Ｂでは感光性樹脂１４０を用いて素子基板上に吐出口１４１を形成している様子を表している。
【００８１】
本実施例も実施例１と同様に、昇圧回路１１６を共有する小吐出量用のヒータと中吐出量用のヒータとが交互に配置されており、これらが排他的に駆動される。
【００８２】
この例においても実施例１と同様に昇圧回路の数を減らすことができるため、素子基板の面積の減少に効果的であることは明白である。
【００８３】
なお、実施例１及び実施例２では、異なる吐出量の吐出口を排他的に駆動する例を挙げたが、同一の吐出量の吐出口を排他的に駆動する場合に本発明の構成を適用しても素子基板の面積を小さくするのに有効である。
【図面の簡単な説明】
【００８４】
【図１】実施例１におけるインクジェット記録ヘッド用の素子基板である。
【図２】従来の記録素子におけるドライバとヒータ部分の１セグメント分の等価回路図とシフトレジスタとラッチ回路の１ビット分に相当する等価回路図である。
【図３】従来のインクジェット記録ヘッド用の素子基板を模式的に示す図である。
【図４】従来の記録素子におけるドライバとヒータ部分の１セグメント分の等価回路図とシフトレジスタとラッチ回路の１ビット分に相当する等価回路図である。
【図５】シフトレジスタに記録情報を送りヒータに電流を供給して駆動するまでの一連の動作を説明するためのタイミングチャートである。
【図６】本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。
【図７】本発明の代表的な実施例であるインクジェット記録装置の制御回路の構成を示すブロック図である。
【図８】本発明の代表的な実施例であるインクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジの構成を示す外観斜視図である。
【図９】従来の昇圧回路部分を具体的に構成した等価回路図である。
【図１０】従来のインクジェット記録ヘッド用の素子基板である。
【図１１】図１における隣り合う２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図１２】従来の素子基板における隣り合う２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図１３】従来の素子基板における隣り合う２のセグメントについて、セグメントの配置と垂直方向の位置関係を表した図である。
【図１４】図１における隣り合う２のセグメントについての回路を表す図である。
【図１５】実施例２におけるインクジェット記録ヘッド用の素子基板である。
【符号の説明】
【００８５】
１１６  昇圧回路
１１７  ヒータ選択回路
２０６  ヒータ
２０７  ドライバトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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