(57)【要約】【課題】メモリセルにおけるデータ保持の安定性をより向上させる。【解決手段】半導体記憶装置は、複数のメモリセルＭＣを有するメモリセルアレイ１１と、複数のメモリセルＭＣに共通して設けられた第１及び第２のワード線ＲＷＬ，ＷＷＬと、複数のメモリセルに対応して設けられた複数の電源線ＶＳＳＲと、複数のメモリセルＭＣに対応して設けられた複数対の第１及び第２のビット線と、データ書き込み時、第１のワード線ＲＷＬと第２のワード線ＷＷＬとを順に活性化するロウデコーダ１２と、データ書き込み時、選択されたメモリセルの電源線ＶＳＳＲをフローティング状態に設定し、非選択のメモリセルの電源線ＶＳＳＲを接地電圧に設定する制御回路１４とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルに共通して設けられた第１及び第２のワード線と、
前記複数のメモリセルに対応して設けられた複数の電源線と、
前記複数のメモリセルに対応して設けられた複数対の第１及び第２のビット線と、
データ書き込み時、前記第１のワード線と前記第２のワード線とを順に活性化するロウデコーダと、
データ書き込み時、選択されたメモリセルの電源線をフローティング状態に設定し、非選択のメモリセルの電源線を接地電圧に設定する制御回路と
を具備し、
前記複数のメモリセルのそれぞれは、
第１及び第２のインバータ回路と、
前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、
前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、
前記第１の記憶ノードと第１のビット線との間に接続され、かつ前記第１のワード線に接続されたゲート端子を有する第１の転送ゲートと、
前記第２の記憶ノードと第２のビット線との間に接続され、かつ前記第１のワード線に接続されたゲート端子を有する第２の転送ゲートと、
前記第２の記憶ノードに接続されたゲート端子と、電源線に接続されたソース端子とを有する第１の駆動トランジスタと、
前記第１の駆動トランジスタのドレイン端子と前記第１のビット線との間に接続され、かつ前記第２のワード線に接続されたゲート端子を有する第３の転送ゲートと、
前記第１の記憶ノードに接続されたゲート端子と、前記電源線に接続されたソース端子とを有する第２の駆動トランジスタと、
前記第２の駆動トランジスタのドレイン端子と前記第２のビット線との間に接続され、かつ前記第２のワード線に接続されたゲート端子を有する第４の転送ゲートと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、
前記各メモリセルに対応して設けられ、かつ前記電源線に接続されたドレイン端子と、接地されたソース端子とを有するＮ型トランジスタと、
前記各メモリセルに対応して設けられ、かつカラム選択信号が入力される第１の入力端子と、データ書き込み時に活性化される書き込み信号が入力される第２の入力端子と、前記Ｎ型トランジスタのゲート端子に接続された出力端子とを有するＮＡＮＤ回路と
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
カラム選択信号に基づいて、前記複数対の第１及び第２のビット線のいずれか１対を選択するカラム選択回路をさらに具備することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記カラム選択回路に接続され、かつ書き込みデータが転送される第１及び第２の共通ビット線をさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１及び第２のインバータ回路はそれぞれ、Ｐ型トランジスタとＮ型トランジスタとが直列に接続されて構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種としてＳＲＡＭが知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。
【０００３】
６Ｔｒ．型ＳＲＡＭセルは、２組のインバータ回路を備え、一方のインバータ回路の出力端子を他方のインバータ回路の入力端子に接続した構造を有する。さらに、データの読み出し時及びデータの書き込み時にインバータ回路のデータ記憶ノードをビット線に接続する２つのトランスファーゲートを備えている。
【０００４】
ＳＲＡＭの動作マージンを示す指標に、スタティックノイズマージン（ＳＮＭ：Static Noise Margin）がある。ＳＮＭは、ワード線が選択され、かつビット線が電源電圧にプリチャージされた場合の、２つのインバータ回路の入出力特性を重ね合わせたもので、この曲線間に書ける正方形の１辺の長さに相当する。
【０００５】
近年、半導体記憶装置の集積度向上のため、メモリセルに用いられるトランジスタのサイズが縮小されている。また、電源電圧の低下に応じて、トランジスタの閾値電圧も低下している。これらに伴い、メモリセルを構成するトランジスタの閾値電圧ばらつきが大きくなるという問題が発生している。さらに、メモリセルを構成するトランジスタの閾値電圧ばらつきの影響により、ＳＮＭが低下してしまうという問題が発生している。
【０００６】
従って、このＳＮＭが低いためにデータ保持の安定性が低いメモリセルにおいては、メモリセルからデータを読み出す、或いはメモリセルにデータを書き込むためにメモリセルに接続されたワード線を活性化すると、データを記憶したインバータ対の記憶状態が反転し、データが破壊されてしまうという問題がある。
【０００７】
また、この種の関連技術として、データ読み出し時のＳＮＭを大きくすることで、データ保持特性を向上させることができるＳＲＡＭが開示されている（非特許文献１参照）。
【非特許文献１】Leland Chang et al., “Stable SRAM Cell Design for the 32 nm Node and Beyond”, 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.128-129
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、メモリセルにおけるデータ保持の安定性をより向上させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一視点に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに共通して設けられた第１及び第２のワード線と、前記複数のメモリセルに対応して設けられた複数の電源線と、前記複数のメモリセルに対応して設けられた複数対の第１及び第２のビット線と、データ書き込み時、前記第１のワード線と前記第２のワード線とを順に活性化するロウデコーダと、データ書き込み時、選択されたメモリセルの電源線をフローティング状態に設定し、非選択のメモリセルの電源線を接地電圧に設定する制御回路とを具備する。前記複数のメモリセルのそれぞれは、第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、前記第１の記憶ノードと第１のビット線との間に接続され、かつ前記第１のワード線に接続されたゲート端子を有する第１の転送ゲートと、前記第２の記憶ノードと第２のビット線との間に接続され、かつ前記第１のワード線に接続されたゲート端子を有する第２の転送ゲートと、
前記第２の記憶ノードに接続されたゲート端子と、電源線に接続されたソース端子とを有する第１の駆動トランジスタと、前記第１の駆動トランジスタのドレイン端子と前記第１のビット線との間に接続され、かつ前記第２のワード線に接続されたゲート端子を有する第３の転送ゲートと、前記第１の記憶ノードに接続されたゲート端子と、前記電源線に接続されたソース端子とを有する第２の駆動トランジスタと、前記第２の駆動トランジスタのドレイン端子と前記第２のビット線との間に接続され、かつ前記第２のワード線に接続されたゲート端子を有する第４の転送ゲートとを具備する。
【発明の効果】
【００１０】
本発明によれば、メモリセルにおけるデータ保持の安定性をより向上させることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
図１は、本発明の一実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数の書き込みワード線ＷＷＬ、それぞれがロウ方向に延在するように複数の読み出しワード線ＲＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数の低位電源線ＶＳＳＲが配設されている。
【００１３】
なお、本実施形態では、４つのメモリセルＭＣ（ＭＣ０〜３）を一例として示している。図１には、これら４つのメモリセルＭＣに共通して設けられた、１本の書き込みワード線ＷＷＬ、及び１本の読み出しワード線ＲＷＬを示している。また、図１には、４つのメモリセルＭＣに対応して設けられた、４本のビット線対ＢＬ０〜３，／ＢＬ０〜３、及び４本の低位電源線ＶＳＳＲ０〜ＶＳＳＲ３を示している。
【００１４】
書き込みワード線ＷＷＬ、及び読み出しワード線ＲＷＬは、ロウデコーダ１２に接続されている。ロウデコーダ１２は、外部回路から供給されるアドレス信号に基づいて、書き込みワード線ＷＷＬ、及び読み出しワード線ＲＷＬの選択動作を実行する。
【００１５】
ビット線対ＢＬ０〜３，／ＢＬ０〜３は、カラム選択回路１３に接続されている。また、カラム選択回路には、共通ビット線対ＣＢＬ，／ＣＢＬが接続されている。さらに、カラム選択回路１３には、カラムデコーダ（図示せず）からカラム選択信号ＳＥＬ０〜３が供給されている。カラム選択回路１３は、カラム選択信号ＳＥＬ０〜３により選択されたカラムのビット線対ＢＬ，／ＢＬと、共通ビット線対ＣＢＬ，／ＣＢＬとを接続する。カラム選択は、カラム選択信号ＳＥＬ０〜３のいずれか１つが活性化（ハイレベル）されることで行われる。
【００１６】
カラム選択回路１３には、外部回路から共通ビット線対ＣＢＬ，／ＣＢＬを介して書き込みデータが入力される。また、メモリセルアレイ１１から読み出された読み出しデータは、カラム選択回路１３及び共通ビット線対ＣＢＬ，／ＣＢＬを介して外部回路に出力される。
【００１７】
低位電源線ＶＳＳＲ０〜ＶＳＳＲ３は、電圧制御回路１４に接続されている。電圧制御回路１４には、カラムデコーダ（図示せず）からカラム選択信号ＳＥＬ０〜３、及び制御回路（図示せず）から書き込み信号ＷＲＴが入力されている。書き込み信号ＷＲＴは、データ書き込み時に活性化（ハイレベル）される。電圧制御回路１４は、低位電源線ＶＳＳＲ０〜ＶＳＳＲ３の電圧を制御する。すなわち、電圧制御回路１４は、データ読み出し時、全てのカラムの低位電源線ＶＳＳＲを接地電圧ＶＳＳに設定する。また、電圧制御回路１４は、データ書き込み時、選択カラムの低位電源線ＶＳＳＲをフローティング状態に設定し、非選択カラムの低位電源線ＶＳＳＲを接地電圧ＶＳＳに設定する。
【００１８】
図２は、図１に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、１０個のＭＯＳトランジスタから構成される１０Ｔｒ．型ＳＲＡＭセルである。
【００１９】
メモリセルＭＣは、データ保持部１５Ａ、読み出し部１５Ｂ及び１５Ｃから構成されている。データ保持部１５Ａは、インバータ回路ＩＮＶ１及びＩＮＶ２を備えている。インバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。
【００２０】
インバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、電源端子と接地端子との間に直列に接続されている。
【００２１】
具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地されている。
【００２２】
ＰＭＯＳトランジスタＬＤ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地されている。
【００２３】
ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、インバータ回路ＩＮＶ１の出力端子はインバータ回路ＩＮＶ２の入力端子に接続され、インバータ回路ＩＮＶ２の出力端子はインバータ回路ＩＮＶ１の入力端子に接続されている。
【００２４】
記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してビット線／ＢＬに接続されている。記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してビット線ＢＬに接続されている。トランスファーゲートＸＦ２及びＸＦ２のゲート端子は、書き込みワード線ＷＷＬに接続されている。
【００２５】
読み出し部１５Ｂは、ＮＭＯＳトランジスタからなる読み出し用駆動トランジスタＲＤ１、及びＮＭＯＳトランジスタからなる読み出し用トランスファーゲートＲＴ１から構成されている。駆動トランジスタＲＤ１のゲート端子は、記憶ノードＮ２に接続されている。駆動トランジスタＲＤ１のソース端子は、低位電源線ＶＳＳＲに接続されている。駆動トランジスタＲＤ１のドレイン端子は、読み出し用トランスファーゲートＲＴ１を介してビット線／ＢＬに接続されている。読み出し用トランスファーゲートＲＴ１のゲート端子は、読み出しワード線ＲＷＬに接続されている。
【００２６】
読み出し部１５Ｃは、ＮＭＯＳトランジスタからなる読み出し用駆動トランジスタＲＤ２、及びＮＭＯＳトランジスタからなる読み出し用トランスファーゲートＲＴ２から構成されている。駆動トランジスタＲＤ２のゲート端子は、記憶ノードＮ１に接続されている。駆動トランジスタＲＤ２のソース端子は、低位電源線ＶＳＳＲに接続されている。駆動トランジスタＲＤ２のドレイン端子は、読み出し用トランスファーゲートＲＴ２を介してビット線ＢＬに接続されている。読み出し用トランスファーゲートＲＴ２のゲート端子は、読み出しワード線ＲＷＬに接続されている。
【００２７】
図３は、図１に示したカラム選択回路１３及び電圧制御回路１４の構成を示す回路図である。カラム選択回路１３は、カラム数に対応した数のインバータ回路２０−０〜２０−３、トランスファーゲート２１−０〜２１−３、及びトランスファーゲート２２−０〜２２−３を備えている。なお、カラム選択回路１３のうちカラム０に対応する回路部分の構成について以下に説明するが、他のカラム（カラム１〜３）についてもカラム０と同様の構成である。
【００２８】
トランスファーゲート２１−０の一端にはビット線／ＢＬ０、他端には共通ビット線／ＣＢＬが接続されている。トランスファーゲート２１−０の第１のゲート端子には、カラム選択信号ＳＥＬ０が入力されている。トランスファーゲート２１−０の第２のゲート端子には、インバータ回路２０−０を介してカラム選択信号ＳＥＬ０が入力されている。トランスファーゲート２１−０は、カラム選択信号ＳＥＬ０がハイレベルの場合に導通状態となり、ビット線／ＢＬ０と共通ビット線／ＣＢＬとを電気的に接続する。
【００２９】
トランスファーゲート２２−０の一端にはビット線ＢＬ０、他端には共通ビット線ＣＢＬが接続されている。トランスファーゲート２２−０の第１のゲート端子には、カラム選択信号ＳＥＬ０が入力されている。トランスファーゲート２２−０の第２のゲート端子には、インバータ回路２０−０を介してカラム選択信号ＳＥＬ０が入力されている。トランスファーゲート２２−０は、カラム選択信号ＳＥＬ０がハイレベルの場合に導通状態となり、ビット線ＢＬ０と共通ビット線ＣＢＬとを電気的に接続する。
【００３０】
電圧制御回路１４は、カラム数に対応した数のＮＡＮＤ回路２３−０〜２３−３、及びＮＭＯＳトランジスタ２４−０〜２４−３を備えている。なお、電圧制御回路１４のうちカラム０に対応する回路部分の構成について以下に説明するが、他のカラム（カラム１〜３）についてもカラム０と同様の構成である。
【００３１】
ＮＡＮＤ回路２３−０の第１の入力端子には、カラム選択信号ＳＥＬ０が入力されている。ＮＡＮＤ回路２３−０の第２の入力端子には、書き込み信号ＷＲＴが入力されている。ＮＡＮＤ回路２３−０の出力端子は、ＮＭＯＳトランジスタ２４−０のゲート端子に接続されている。ＮＭＯＳトランジスタ２４−０のドレイン端子は、低位電源線ＶＳＳＲ０に接続されている。ＮＭＯＳトランジスタ２４−０のソース端子は、接地されている。
【００３２】
次に、このように構成されたＳＲＡＭの動作について説明する。始めに、ＳＲＡＭのデータ読み出し動作について説明する。
【００３３】
データ読み出し時には、書き込み信号ＷＲＴが非活性化（ローレベル）される。従って、全てのカラムにおいて、ＮＡＮＤ回路２３の出力がハイレベルとなり、ＮＭＯＳトランジスタ２４がオンする。これにより、全ての低位電源線ＶＳＳＲは、接地電圧ＶＳＳに設定される。
【００３４】
続いて、カラム選択信号ＳＥＬ０〜３の任意の１つが活性化される。すると、カラム選択回路１３は、任意のビット線対ＢＬ，／ＢＬと共通ビット線対ＣＢＬ，／ＣＢＬとを電気的に接続する。
【００３５】
続いて、ロウデコーダ１２は、読み出しワード線ＲＷＬを活性化（ハイレベル）し、書き込みワード線ＷＷＬを非活性化（ローレベル）する。これにより、読み出し用トランスファーゲートＲＴ１及びＲＴ２がオンし、記憶ノードＮ１及びＮ２のデータに応じてビット線対ＢＬ，／ＢＬの電位が変化する。
【００３６】
具体的には、記憶ノードＮ１にデータ“１”（記憶ノードＮ２にデータ“０”）が記憶されている場合、駆動トランジスタＲＤ２がオンし、ビット線ＢＬはローレベルに設定される。また、駆動トランジスタＲＤ１はオフし、ビット線／ＢＬは、ハイレベルにプリチャージされたままである。
【００３７】
同様に、記憶ノードＮ１にデータ“０”（記憶ノードＮ２にデータ“１”）が記憶されている場合、駆動トランジスタＲＤ１がオンし、ビット線／ＢＬはローレベルに設定される。また、駆動トランジスタＲＤ２はオフし、ビット線ＢＬは、ハイレベルにプリチャージされたままである。このようにして、メモリセルＭＣに保持されたデータを読み出すことができる。
【００３８】
なお、データ読み出し時、トランスファーゲートＸＦ１及びＸＦ２に接続された書き込みワード線ＷＷＬは活性化されないので、トランスファーゲートＸＦ１及びＸＦ２はオフしたままである。このため、記憶ノードＮ１及びＮ２の電位はワード線活性化による影響を受けない。従って、メモリセルＭＣのＳＮＭが大きくなり、データ保持の安定性を高くすることができる。
【００３９】
次に、ＳＲＡＭのデータ書き込み動作について説明する。図４は、データ書き込み時のデータの流れを説明する図である。図５は、データ書き込み時のＳＲＡＭのタイミングチャートである。図４に示すように、メモリセルＭＣ１が含まれるカラム１が選択され、それ以外のカラム（カラム０、２、３）が非選択である場合について説明する。図５には、選択カラム（カラム１）、及び非選択カラム（カラム０）についてのタイミングチャートを示している。
【００４０】
まず、カラム選択信号ＳＥＬ１がハイレベル、カラム選択信号ＳＥＬ０、ＳＥＬ２及びＳＥＬ３がローレベルにされることで、カラム１が選択される。続いて、書き込み信号ＷＲＴがハイレベルにされる。また、ロウデコーダ１２は、読み出しワード線ＲＷＬをハイレベルにする。
【００４１】
書き込み信号ＷＲＴがハイレベルになると、選択カラムのＮＡＮＤ回路２３−１の出力がローレベルとなる。これにより、ＮＭＯＳトランジスタ２４−１はオフし、低位電源線ＶＳＳＲ１はフローティング状態になる。また、非選択カラムでは、ＮＡＮＤ回路２３の出力がハイレベルとなり、低位電源線ＶＳＳＲ０、ＶＳＳＲ２及びＶＳＳＲ３は接地電圧ＶＳＳに設定される。
【００４２】
この場合、非選択カラムでは、メモリセルＭＣの読み出し部１５Ｂ及び１５Ｃによってビット線対ＢＬ，／ＢＬにデータが読み出される。具体的には、読み出しワード線ＲＷＬがハイレベルであるため、読み出し用トランスファーゲートＲＴ１及びＲＴ２がオンする。駆動トランジスタＲＤ１及びＲＤ２のソース端子は接地電圧ＶＳＳに設定されているため、記憶ノードＮ１及びＮ２の状態に応じてビット線対ＢＬ，／ＢＬの一方はローレベルに遷移し、他方はハイレベルにプリチャージされたままである。
【００４３】
一方、選択カラムでは、低位電源線ＶＳＳＲ１がフローティング状態であるため、読み出しワード線ＲＷＬがハイレベルになっても、ビット線対ＢＬ１，／ＢＬ１のいずれもローレベルに遷移することはなく、ハイレベルにプリチャージされたままである。
【００４４】
また、カラム選択信号ＳＥＬ１がハイレベルになると、カラム選択回路１３は、ビット線対ＢＬ１，／ＢＬ１と共通ビット線対ＣＢＬ，／ＣＢＬとを電気的に接続する。よって、ビット線対ＢＬ１，／ＢＬ１には、共通ビット線対ＣＢＬ，／ＣＢＬを介して書き込みデータが転送される。ここで、前述したように、低位電源線ＶＳＳＲ１がフローティング状態であるため、ビット線対ＢＬ１，／ＢＬ１に転送された書き込みデータは、メモリセルＭＣ１の保持データと衝突しない。
【００４５】
続いて、ロウデコーダ１２は、書き込みワード線ＷＷＬをハイレベルにする。すると、選択カラムでは、ビット線対ＢＬ１，／ＢＬ１に転送された書き込みデータがメモリセルＭＣ１のデータ保持部１５Ａに書き込まれる。
【００４６】
一方、非選択カラムでは、すでに保持データがビット線対ＢＬ，／ＢＬに読み出されており、ビット線対ＢＬ，／ＢＬの一方がローレベルになっている。従って、書き込みワード線ＷＷＬをハイレベルにしても、非選択カラムのメモリセルＭＣ０、ＭＣ２及びＭＣ３のデータ保持安定性は高く、保持データが破壊されることはない。
【００４７】
以上詳述したように本実施形態では、データ書き込み時に、まず読み出しワード線ＲＷＬをハイレベルにして、非選択カラムのメモリセルＭＣの保持データをビット線対ＢＬ，／ＢＬに読み出しておく。続いて、書き込みワード線ＷＷＬをハイレベルにして、選択カラムのメモリセルＭＣに書き込みデータを書き込むようにしている。
【００４８】
ここで、読み出しワード線ＲＷＬをハイレベルする読み出し動作では、６Ｔｒ．型ＳＲＡＭセルに比べて、ＳＮＭが大幅に向上しているため、データ破壊の危険性はない。また、これに続く書き込みワード線ＷＷＬをハイレベルする書き込み動作では、非選択カラムのメモリセルＭＣの保持データがすでにビット線対ＢＬ，／ＢＬに読み出されて、その一方がローレベルになっているため、書き込みワード線ＷＷＬが活性化されることによるライト・ディスターブを防ぐことができる。これにより、データ書き込み時に、ＳＮＭの低下を招くことがなく、データ保持の安定性が高いＳＲＡＭを構成することができる。
【００４９】
また、選択カラムにおいては、読み出しワード線ＲＷＬをハイレベルにした場合でも、読み出し部１５Ｂ及び１５Ｃが不活性化されているため、正常に書き込みデータをメモリセルＭＣに書き込むことができる。
【００５０】
また、データ読み出し時に、トランスファーゲートＸＦ１、ＸＦ２のゲート端子に接続された書き込みワード線ＷＷＬが活性化されない。これにより、データ読み出し時でのＳＮＭの低下を防ぐことができる。
【００５１】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態に係るＳＲＡＭの構成を示すブロック図。
【図２】図１に示したメモリセルＭＣの構成を示す回路図。
【図３】図１に示したカラム選択回路１３及び電圧制御回路１４の構成を示す回路図。
【図４】データ書き込み時のデータの流れを説明する図。
【図５】データ書き込み時のＳＲＡＭのタイミングチャート。
【符号の説明】
【００５３】
ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＶＳＳＲ…低位電源線、ＢＬ…ビット線、ＣＢＬ…共通ビット線、ＭＣ…メモリセル、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＸＦ１，ＸＦ２…トランスファーゲート、ＲＤ１，ＲＤ２…読み出し用駆動トランジスタ、ＲＴ１，ＲＴ２…読み出し用トランスファーゲート、ＳＥＬ…カラム選択信号、ＷＲＴ…書き込み信号、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラム選択回路、１４…電圧制御回路、１５Ａ…データ保持部、１５Ｂ，１５Ｃ…読み出し部、２０…インバータ回路、２１，２２…トランスファーゲート、２３…ＮＡＮＤ回路、２４…ＮＭＯＳトランジスタ。
【図１】
2008293591.tif 000003
【図２】
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【図３】
2008293591.tif 000005
【図４】
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【図５】
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