(57)【要約】【課題】ＥＳ（エレメンタリ・ストリーム）のＤＭＡ転送先メモリの容量削減と、ファームウエアの負担削減と、ＤＭＡ転送間の時間の余裕化と、エラー耐性の向上を図ることができるＳＰＤＩＦデータ受信装置を提供する。【解決手段】ＥＳ先頭検出回路５０は、シリアル／パラレル変換回路１１が順に出力するワードを順に入力し、ｎ番目のワードのプリアンブルの値がＢ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がＰａの値に一致し、ｎ＋１番目のワードのビットストリームの値がＰｂの値に一致し、ｎ＋２番目のワードのビットストリームのビット０〜ビット４の値がＰｃのビット０〜ビット４の値に一致することを検出したときは、ｎ番目のワードのビットストリームをＥＳの先頭と判定し、ｎ番目のワード中のビットストリームからＤＭＡ転送を開始することをＤＭＡ転送回路１２に指示する。【選択図】図１
2008011328.tif 000002
【特許請求の範囲】
【請求項１】
バイフェーズ変調されたＳＰＤＩＦデータを受信してバイフェーズ変調前のシリアルデータに復調するバイフェーズ・プリアンブル解析回路と、
該バイフェーズ・プリアンブル解析回路が出力するシリアルデータをワードデータに変換するシリアル／パラレル変換回路と、
該シリアル／パラレル変換回路が出力するワードデータを入力してエレメンタリ・ストリームの先頭を検出するエレメンタリ・ストリーム先頭検出回路と、
該エレメンタリ・ストリーム先頭検出回路に制御されて前記エレメンタリ・ストリームをその先頭からＤＭＡ転送するＤＭＡ転送回路を備える
ことを特徴とするＳＰＤＩＦデータ受信装置。
【請求項２】
前記エレメンタリ・ストリーム先頭検出回路は、
前記ＳＰＤＩＦデータ中のＢタイプおよびＭタイプのプリアンブルの値と、バースト・プリアンブル・ワードのＰａの値、Ｐｂの値およびＰｃの所定ビットの値を設定するためのレジスタを備え、
前記シリアル／パラレル変換回路が出力するワードデータを順に入力し、前記レジスタを参照して、ｎ番目のワードデータ中のプリアンブルの値が前記Ｂタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値が前記Ｐａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値が前記Ｐｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値が前記Ｐｃの所定ビットの値に一致することを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記エレメンタリ・ストリームの先頭と判定する
ことを特徴とする請求項１に記載のＳＰＤＩＦデータ受信装置。
【請求項３】
前記エレメンタリ・ストリーム先頭検出回路は、
前記ＳＰＤＩＦデータ中のＢタイプおよびＭタイプのプリアンブルの値と、バースト・プリアンブル・ワードのＰａの値、Ｐｂの値およびＰｃの所定ビットの値と、前記エレメンタリ・ストリームのヘッダの所定ビットの値を設定するためのレジスタを備え、
前記シリアル／パラレル変換回路が出力するワードデータを順に入力し、前記レジスタを参照して、ｎ番目のワードデータ中のプリアンブルの値が前記Ｂタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値が前記Ｐａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値が前記Ｐｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値が前記Ｐｃの所定ビットの値に一致し、ｎ＋３番目以降のワードデータ中のビットストリームの所定ビットの値が前記エレメンタリ・ストリームのヘッダの所定ビットの値に一致することを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記エレメンタリ・ストリームの先頭と判定する
ことを特徴とする請求項１に記載のＳＰＤＩＦデータ受信装置。
【請求項４】
前記エレメンタリ・ストリーム先頭検出回路は、前記エレメンタリ・ストリームの先頭を一定時間経過しても検出できなかったときは、その旨をＣＰＵに通知する手段を有する    ことを特徴とする請求項１、２又は３に記載のＳＰＤＩＦデータ受信装置。
【請求項５】
バイフェーズ変調されたＳＰＤＩＦデータを受信してバイフェーズ変調前のシリアルデータに復調するバイフェーズ・プリアンブル解析回路と、
該バイフェーズ・プリアンブル解析回路が出力するシリアルデータをワードデータに変換するシリアル／パラレル変換回路と、
該シリアル／パラレル変換回路が出力するワードデータをメモリにＤＭＡ転送するＤＭＡ転送回路と、
前記メモリにＤＭＡ転送されたデータからエレメンタリ・ストリームの先頭を検出し、前記エレメンタリ・ストリームの先頭が前記メモリ上のエレメンタリ・ストリーム・バッファの先頭に整列されるように前記エレメンタリ・ストリームの整列処理を行うためのファームウエアを備える
ことを特徴とするＳＰＤＩＦデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＰＤＩＦ（Sony/Philips Digital Interface Format）規格のデジタル・オーディオ・データ、即ち、ＳＰＤＩＦデータの受信に使用されるＳＰＤＩＦデータ受信装置に関する。
【背景技術】
【０００２】
図６は従来のＳＰＤＩＦデータ受信装置の一例の構成図である。図６中、１０はＳＰＤＩＦデータ送信元が出力するＳＰＤＩＦデータを受信して、バイフェーズ・マーク変調されているＳＰＤＩＦデータをバイフェーズ・マーク変調前の“０”、“１”のシリアルデータに復調するバイフェーズ・プリアンブル解析回路、１１はバイフェーズ・プリアンブル解析回路１０が出力するシリアルデータをサブフレーム単位で３２ビットのワードデータに変換するシリアル／パラレル変換回路である。
【０００３】
１２はシリアル／パラレル変換回路１１が出力するワードデータを入力して、ビットストリーム領域のエレメンタリ・ストリーム（以下、ＥＳという）を所定ビット単位（例えば、３２ビット単位）で外部メモリ（例えば、ＳＤＲＡＭ［synchronous dynamic random access memory］）にＤＭＡ（Direct Memory Access）転送するＤＭＡ転送回路である。
【０００４】
図７は図６に示す従来のＳＰＤＩＦデータ受信装置の第１使用例を示す図である。図７中、２０はＭＰＥＧ（Moving Picture Experts Group）等の圧縮符号化規格で生成されているオーディオ・ストリームをＳＰＤＩＦ化して出力するＤＶＤ（digital video disc）プレーヤ、２１はＤＶＤプレーヤ２０が出力するＳＰＤＩＦデータを受信してアナログ・オーディオ信号を再生するＡＶアンプ、２２はＡＶアンプ２１に接続されたスピーカである。
【０００５】
また、ＡＶアンプ２１において、２３は図６に示す従来のＳＰＤＩＦデータ受信装置、２４はＳＰＤＩＦデータ受信装置２３が出力するオーディオ・ストリームを格納するＳＤＲＡＭ、２５はＳＤＲＡＭ２４から読み出したオーディオ・ストリームを復号してデジタル・オーディオ信号を出力するオーディオ・デコーダ、２６はオーディオ・デコーダ２５が出力するデジタル・オーディオ信号をアナログ変換するＤ／Ａコンバータである。
【０００６】
図８は図６に示す従来のＳＰＤＩＦデータ受信装置の第２使用例を示す図である。図８中、３０はＭＰＥＧ等の圧縮符号化規格で生成されているオーディオ・ストリームをＳＰＤＩＦ化して出力するオーディオ再生装置、３１はＭＰＥＧ規格等の圧縮符号化規格で生成されているビデオ・ストリームを出力するビデオ再生装置である。
【０００７】
３２はオーディオ再生装置３０が出力するＳＰＤＩＦデータとビデオ再生装置３１が出力するビデオ・ストリームを入力して、ＳＰＤＩＦデータ中のオーディオ・ストリームとビデオ・ストリームとを多重化するストリーム多重化装置、３３はストリーム多重化装置３２が出力する多重化ストリームを記憶する記憶装置である。また、ストリーム多重化装置３２は、図７に示すＳＰＤＩＦデータ受信装置２３およびＳＤＲＡＭ２４と、ＳＤＲＡＭ２４から読み出したオーディオ・ストリームとビデオ再生装置３１が出力するビデオ・ストリームとを多重化するストリーム多重化回路３４を備えている。
【０００８】
図７に示すＡＶアンプ２１では、オーディオ・デコーダ２５は、ＳＤＲＡＭ２４上のＥＳバッファからＥＳを読み出すが、この場合、ＥＳバッファ内のＥＳは、ＥＳの先頭がＥＳバッファの先頭に整列されていることが必要とされる。また、図８に示すストリーム多重化装置３２では、ストリーム多重化回路３４は、ＳＤＲＡＭ２４上のＥＳバッファからＥＳを読み出すが、この場合も、ＥＳバッファ内のＥＳは、その先頭がＥＳバッファの先頭に整列されていることが必要とされる。
【０００９】
ここで、従来のＳＰＤＩＦデータ受信装置２３では、バイフェーズ・プリアンブル解析回路１０およびシリアル／パラレル変換回路１１は、ＣＰＵからのＤＭＡ転送起動指示によらず常に動作していることから、ＤＭＡ転送回路１２に対するＣＰＵからのＤＭＡ転送起動指示が発生すると、ＥＳの先頭の同期合わせ処理が行われることなく、ＤＭＡ転送起動指示発生時にＤＭＡ転送回路１２に入力されるデータから直ちにＤＭＡ転送によるＳＤＲＡＭ２４に対する書き込み処理が開始されることになる。
【００１０】
そこで、図７に示すＡＶアンプ２１においても、図８に示すストリーム多重化装置３２においても、ＳＰＤＩＦデータ受信装置２３が出力するオーディオ・ストリームは、一旦、ＳＤＲＡＭ２４上のＥＳ整列バッファに格納され、その後、ＥＳの先頭がＥＳバッファの先頭に整列されるように、ＥＳバッファへの整列処理が行われることになる。
【特許文献１】特開２００１−２５１２８４号公報
【特許文献２】特開平１０−１０６１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図９は従来のＳＰＤＩＦデータ受信装置２３が有する問題点を説明するための図である。図９（Ａ）はＤＭＡ転送回路１２が行うＤＭＡ転送動作例、具体的には、シリアル／パラレル変換回路１１の出力データ中のＥＳ１、ＥＳ２、ＥＳ３と、ＣＰＵが出力するＤＭＡ転送起動指示と、ＳＤＲＡＭ２４に対するＤＭＡ転送書込み開始タイミングと、ＤＭＡ転送処理ＤＭＡ１、ＤＭＡ２、ＤＭＡ３との関係を示している。ＥＳｘの内容はバースト・プリアンブル・ワードＰａ、Ｐｂ、Ｐｃ、ＰｄとＡＣ３（Audio Code Number 3）フレーム（ＥＳデータ）である。
【００１２】
また、図９（Ｂ）はＥＳの整列処理手順を示しており、４０はＳＤＲＡＭ２４上のＥＳ整列バッファ、４１はＳＤＲＡＭ２４上のＥＳバッファを示している。ＥＳ整列バッファ４０は、ＤＭＡ転送回路１２によるデータの書き込み処理とファームウエアによるデータの読み出し処理とを並列して行うことができるようにするために２面のバンク（バンク＃０、バンク＃１）が必要である。ＥＳバッファ４１も、データの書き込み処理とデータの読み出し処理を平行して行うことができるようにするために２面のバンク（バンク＃０、バンク＃１）が必要である。
【００１３】
ここで、ＳＰＤＩＦデータ受信装置２３においては、ＤＭＡ転送起動指示が発生すると、ＥＳの先頭の同期合わせ処理を行うことなく、ＤＭＡ転送起動指示発生時にＤＭＡ転送回路１２に入力されるデータから直ちにＤＭＡ転送によるＳＤＲＡＭ２４への書き込みが開始されることになるので、図９（Ａ）に示すように、例えば、時刻ｔ１でＤＭＡ転送起動指示が発生すると、これに対応したＤＭＡ転送が直ちに開始され、その後、時刻ｔ２でＤＭＡ転送起動指示が発生すると、これに対応したＤＭＡ転送が直ちに開始され、その後、時刻ｔ３でＤＭＡ転送起動指示が発生すると、これに対応したＤＭＡ転送が直ちに開始されることになる。
【００１４】
この結果、まず、ＤＭＡ転送処理ＤＭＡ１が行われ、例えば、ＥＳ整列バッファ４０のバンク＃０にＥＳ１の途中から最後までが格納され、更に、スタッフィング（stuffing）部分とＥＳ２の先頭から途中までがＥＳ整列バッファ４０のバンク＃０の残り部分に順に格納される。続いて、ＤＭＡ転送処理ＤＭＡ２が行われ、ＥＳ整列バッファ４０のバンク＃１にＥＳ２の残りが格納され、更に、スタッフィング部分とＥＳ３の先頭から途中までがＥＳ整列バッファ４０のバンク＃１の残り部分に順に格納される。
【００１５】
また、前述したように、図７に示すアーディオ・デコーダ２５およびストリーム多重化回路３４は、ＥＳバッファ４１からＥＳを読み出すが、この場合、ＥＳバッファ４１内のＥＳは、その先頭がＥＳバッファ４１のバンクの先頭に整列されていることが必要とされる。そこで、従来においては、ファームウエアを使用して、ＥＳ整列バッファ４０内のＥＳをＥＳバッファ４１に書き換えることによりＥＳの整列処理を行っていた。
【００１６】
図９の例では、ＤＭＡ転送処理ＤＭＡ１が終了すると、ＥＳ整列バッファ４０からＥＳ２が先頭から読み出され、ＥＳバッファ４１のバンク＃１にその先頭から書き込まれている（ステップＰ１）。そして、ＤＭＡ転送処理ＤＭＡ２が終了すると、ＥＳ整列バッファ４０のバンク＃１からＥＳ２の残りの部分が読み出され、ＥＳバッファ４１のバンク＃０に書き込まれる（ステップＰ２）。
【００１７】
続いて、ＥＳ整列バッファ４０のバンク＃１からＥＳ３が先頭から読み出され、その途中までがＥＳバッファ４０のバンク＃１に先頭から書き込まれる（ステップＰ３）。そして、ＤＭＡ転送処理ＤＭＡ３が終了すると、ＥＳ整列バッファ４０のバンク＃０からＥＳ３の残りの部分が読み出され、ＥＳバッファ４１のバンク＃１に書き込まれる（ステップＰ４）。
【００１８】
なお、ＤＭＡ転送起動指示とＳＰＤＩＦデータには相関が無いので、ＥＳ整列バッファ４０にはＳＰＤＩＦデータ中のビットストリームのどこから格納されるのか不明であるため、ＥＳ整列バッファ４０のサイズとして、バーストの反復時間分の容量、例えば、ＡＣ３の場合には、６１４４バイト（１５３６フレーム）×２が必要である。ＤＭＡ転送サイズとしては、このサイズが設定される。また、ＥＳバッファ４１のサイズとして、「ＡＣ３、６４０kbps、４８kHz」の条件では、｛８byte（Ｐａ〜Ｐｄ分）＋２５６０byte｝×２が必要である。
【００１９】
このように、従来のＳＰＤＩＦデータ受信装置２３においては、ＤＭＡ転送起動指示が発生すると、ＥＳの先頭の同期合わせ処理を行うことなく、ＤＭＡ転送起動指示発生時にＤＭＡ転送回路１２に入力されるデータから直ちにＤＭＡ転送によるＳＤＲＡＭ２４への書き込みが開始されるので、ＤＭＡ転送するＥＳを一時的にＥＳ整列バッファ４０に格納し、その後、ファームウエアを使用して、ＥＳバッファ４１に対して書き換えを行うことによりＥＳの整列処理を行う必要があった。
【００２０】
この結果、ＳＤＲＡＭ２４にＥＳ整列バッファ４０として使用しなければばらない余計なメモリ領域が必要になると共に、ファームウエアも、ＥＳの整列処理のためにデータ列を検索しなければならず、余分な処理負担となるという問題点があった。また、一つのＤＭＡ転送の完了から次のＤＭＡ転送の再起動までの時間に余裕がないという問題点もあった。更には、プリアンブルの属性を見ることなくＤＭＡ転送が行われていたので、エラー耐性上好ましくないという問題点もあった。
【００２１】
本発明は、かかる点に鑑み、ＥＳのＤＭＡ転送先メモリの容量削減と、ファームウエアの負担削減と、ＤＭＡ転送間の時間の余裕化と、エラー耐性の向上を図ることができるようにしたＳＰＤＩＦデータ受信装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明のＳＰＤＩＦデータ受信装置は、バイフェーズ変調されたＳＰＤＩＦデータを受信してバイフェーズ変調前のシリアルデータに復調するバイフェーズ・プリアンブル解析回路と、該バイフェーズ・プリアンブル解析回路が出力するシリアルデータをワードデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路が出力するワードデータを入力してＥＳの先頭を検出するＥＳ先頭検出回路と、該ＥＳ先頭検出回路に制御されて前記ＥＳをその先頭からＤＭＡ転送するＤＭＡ転送回路を備えるものである。
【発明の効果】
【００２３】
本発明によれば、ＤＭＡ転送回路は、ＥＳの先頭からＤＭＡ転送を開始する。この結果、ＤＭＡ転送回路が出力するＥＳを一時的にＥＳ整列バッファに格納した後、ファームウエアを使用してＥＳの先頭がＥＳバッファの先頭に整列するようにＥＳの整列処理を行う必要がなくなるので、ＥＳのＤＭＡ転送先メモリの容量削減と、ファームウエアの負担削減を図ることができ、また、ＤＭＡ転送間の時間に余裕を持たせることができる。なお、ＥＳの先頭を検出する際に、プリアンブルの属性を見るようにする場合には、エラー耐性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の一実施形態の構成図である。本発明の一実施形態は、シリアル／パラレル変換回路１１とＤＭＡ転送回路１２との間にＥＳ先頭検出回路５０を設け、その他については、図６に示す従来のＳＰＤＩＦデータ受信装置と同様に構成したものである。
【００２５】
ＥＳ先頭検出回路５０は、前段のシリアル／パラレル変換回路１１が順に出力する３２ビットのワードデータを順に入力し、ＥＳの先頭（バースト・プリアンブル・ワードＰａ〜ＰｄとＡＣ３（ＥＳデータ）からなるＥＳの先頭）を検出して、ＤＭＡ転送回路１２に３２ビットの入力ワードと１ビットの入力ワード取り込み許可信号を与えるものである。
【００２６】
具体的には、ＥＳ先頭検出回路５０は、ＥＳ先頭検出用レジスタ５１を備え、このＥＳ先頭検出用レジスタ５１に、ＢタイプおよびＭタイプのプリアンブルの値と、バースト・プリアンブル・ワード中のＰａの値（０ｘＦ８７２）と、Ｐｂの値（０ｘ４Ｅ１Ｆ）と、Ｐｃのビット０〜ビット４（データタイプ）の値を格納しておき、シリアル／パラレル変換回路１１が順に出力する３２ビットのワードデータの所定ビットの値がこれらに一致するか否かを判定することによりＥＳの先頭を検出するものである。
【００２７】
図２はシリアル／パラレル変換回路１１の入出力データのフォーマットを示す図であり、図２（Ａ）はバイフェーズ・プリアンブル解析回路１０から与えられるシリアル／パラレル変換前の入力データ、図２（Ｂ）はシリアル／パラレル変換後の出力データを示している。即ち、本発明の一実施形態においては、シリアル／パラレル変換回路１１は、ＥＳ先頭検出回路５０およびＤＭＡ転送回路１２が扱い易いビット列に変換する機能を有している。
【００２８】
図３はＥＳ先頭検出回路５０の動作を示すフローチャートである。即ち、ＥＳ先頭検出回路５０は、シリアル／パラレル変換回路１１が出力する３２ビットのワードデータ中のプリアンブル（ビット２４〜ビット２７）の値がＥＳ先頭検出用レジスタ５１に設定したＢタイプ又はＭタイプのプリアンブルの値と一致するか、および、ビットストリーム（ビット０〜ビット１５）の値がＥＳ先頭検出用レジスタ５１に設定したバースト・プリアンブル・ワード中のＰａの値と一致するか否かを判定する（ステップＳ１）。
【００２９】
一致しない場合（ステップＳ１でＮＯの場合）にはステップＳ１に戻る。一致した場合（ステップＳ１でＹＥＳの場合）には、シリアル／パラレル変換回路１１が出力する次の３２ビットのワードデータのビットストリーム（ビット０〜ビット１５）の値がＥＳ先頭検出用レジスタ５１に設定したバースト・プリアンブル・ワード中のＰｂの値と一致するか否かを判定する（ステップＳ２）。
【００３０】
一致しない場合（ステップＳ２でＮＯの場合）にはステップＳ１に戻り、一致した場合（ステップＳ２でＹＥＳの場合）には、シリアル／パラレル変換回路１１が出力する次の３２ビットのワードデータのビットストリーム（ビット０〜ビット１５）のビット０〜ビット４の値がＥＳ先頭検出用レジスタ５１に設定したバースト・プリアンブル・ワード中のＰｃのビット０〜ビット４の値と一致するか否かを判定する（ステップＳ３）。
【００３１】
一致しない場合（ステップＳ３でＮＯの場合）には、ステップＳ１に戻り、一致した場合（ステップＳ３でＹＥＳの場合）には、入力ワード取り込み許可信号を“１”にしてアサートすると共に、ステップＳ１でプリアンブルおよびビットストリームの値を判定したワードデータ以降のワードデータをＤＭＡ転送回路１２に入力ワードとして順に出力し、ＤＭＡ転送回路１２に入力ワードの取り込みを指示する（ステップＳ４）。
【００３２】
即ち、ＥＳ先頭検出回路５０は、シリアル／パラレル変換回路１１が順に出力する３２ビットのワードデータを順に入力し、ＥＳ先頭検出用レジスタ５１を参照して、ｎ番目のワードデータのプリアンブルの値がＢタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がＰａの値に一致し、ｎ＋１番目のワードデータのビットストリームの値がＰｂの値に一致し、ｎ＋２番目のワードデータのビットストリームのビット０〜ビット４の値がＰｃのビット０〜ビット４の値に一致することを検出したときは、ｎ番目のワードのビットストリームはＥＳの先頭である確率が極めて高いことから、ｎ番目のワードのビットストリームをＥＳの先頭と判定する。
【００３３】
図４はＤＭＡ転送回路１２の動作を示すタイミングチャートであり、図４（Ａ）はＥＳ先頭検出回路５０から与えられる入力ワード取り込み許可信号、図４（Ｂ）はＥＳ先頭検出回路５０から与えられる入力ワード、図４（Ｃ）はＤＭＡ転送許可信号、図４（Ｅ）はＤＭＡ転送回路１２からＤＭＡ転送先メモリ（例えば、ＳＤＲＡＭ）にＤＭＡ転送されるデータを示している。
【００３４】
即ち、ＥＳ先頭検出回路５０が入力ワード取り込み許可信号をアサートし、入力ワードの取り込みを指示すると共に、３２ビットの入力ワードを順にＤＭＡ転送回路１２に与えると、ＤＭＡ転送回路１２は、ＥＳ先頭検出回路５０から順に与えられる入力ワードを順に取り込んで、入力ワード中の１６ビットのビットストリームをＤＭＡ転送先メモリにＤＭＡ転送することになる。
【００３５】
図５は本発明の一実施形態の効果を説明するための図である。図５（Ａ）はＤＭＡ転送回路１２が行うＤＭＡ転送動作例、具体的には、シリアル／パラレル変換回路１１が順に出力するデータ中のＥＳ１、ＥＳ２、ＥＳ３と、ＣＰＵが出力するＤＭＡ転送起動指示と、ＤＭＡ転送先メモリに対するＤＭＡ転送書込み開始タイミングと、ＤＭＡ転送処理ＤＭＡ１、ＤＭＡ２との関係を示している。本発明の一実施形態では、ＥＳｘの内容は、バースト・プリアンブル・ワードＰａ、Ｐｂ、Ｐｃ、ＰｄとＡＣ３フレーム（ＥＳデータ）である。
【００３６】
また、図５（Ｂ）はＤＭＡ転送先メモリ上のＥＳバッファ６０を示しており、ＥＳバッファ６０は、データの書き込み処理とデータの読み出し処理を平行して行うことができるようにするために２面のバンク（バンク＃０、バンク＃１）を必要とする。また、ＥＳバッファ６０のサイズとして、「ＡＣ３、６４０kbps、４８kHz」の条件では、｛８byte（Ｐａ〜Ｐｄ分）＋２５６０byte｝×２を必要とする。
【００３７】
ここで、本発明の一実施形態においては、ＤＭＡ転送起動指示が発生しても、直ちにＤＭＡ転送が行われることはなく、その後、ＥＳ先頭検出回路５０が、ＥＳの先頭を検出して入力ワード取り込み許可信号をアサートし、入力ワードの取り込み許可をＤＭＡ転送回路１２に与えると、ＤＭＡ転送回路１２によるＤＭＡ転送が開始される。
【００３８】
この結果、図５（Ａ）に示すように、例えば、時刻ｔ１でＤＭＡ転送起動指示が発生しても、これに応じて直ちにＥＳ１の途中からＤＭＡ転送が開始されることはなく、その後、ＥＳ先頭検出回路５０でＥＳ２の先頭が検出されてから、ＥＳ２のＤＭＡ転送処理（ＤＭＡ１）が行われることになる。
【００３９】
また、その後、例えば、時刻ｔ２でＤＭＡ転送起動指示が発生しても、これに応じて直ちにＥＳ２の途中からＤＭＡ転送が開始されることはなく、その後、ＥＳ先頭検出回路５０でＥＳ３の先頭が検出されてから、ＥＳ３のＤＭＡ転送処理（ＤＭＡ２）が行われることになる。
【００４０】
また、その後、例えば、時刻ｔ３でＤＭＡ転送起動指示が発生しても、これに応じて直ちにＥＳ３の途中からＤＭＡ転送が開始されることはなく、その後、ＥＳ先頭検出回路５０でＥＳ４の先頭が検出されてから、ＥＳ４のＤＭＡ転送処理（ＤＭＡ３）が行われることになる。
【００４１】
この結果、ＥＳ２の先頭が検出されると、ＥＳ２の先頭が、例えば、ＥＳバッファ６０のバンク＃０の先頭に整列するように、ＥＳ２のＤＭＡ転送処理（ＤＭＡ１）が行われ、その後、ＥＳ３の先頭が検出されると、ＥＳ３の先頭が、例えば、ＥＳバッファ６０のバンク＃１の先頭に整列するように、ＥＳ３のＤＭＡ転送処理（ＤＭＡ２）が行われることになる。
【００４２】
なお、ＤＭＡ転送回路１２は、転送開始アドレスレジスタ、転送サイズレジスタ、転送起動指示レジスタを備えている。転送開始アドレスレジスタは、ＥＳバッファ６０の書込みアドレスを生成するものであるが、ＥＳバッファ６０は、２面のバンク（バンク＃０、バンク＃１）が管理されるので、１回のＤＭＡ起動指示の単位でバンク＃０、バンク＃１の先頭アドレスが設定される。
【００４３】
転送サイズレジスタは、転送サイズを指定するものである。「ＡＣ３、６４０kbps、４８kHz」の条件では、｛８byte（Ｐａ〜Ｐｄ分）＋２５６０byte｝が設定される。この転送サイズレジスタで指定したサイズのＤＭＡ転送が完了すると、ＤＭＡ転送許可信号はネゲートされ、これに伴い、入力ワード取り込み許可信号もネゲートされ、次のＥＳの先頭が検出されるまで、ＤＭＡ転送許可信号はアサートされない。
【００４４】
転送起動指示レジスタは、ＤＭＡ転送を起動指示するためのものである。本発明の一実施形態では、ＤＭＡ転送起動指示がされ、かつ、ＤＭＡ転送回路１２の内部のＤＭＡ転送許可がアサートされている期間、ＤＭＡ転送書込みが行われる。
【００４５】
以上のように、本発明の一実施形態によれば、ＥＳ先頭検出回路５０がシリアル／パラレル変換回路１１が順に出力する３２ビットのワードデータを順に入力してＥＳの先頭を検出し、入力ワード取り込み許可信号をアサートしてから、ＤＭＡ転送回路１２は、ＥＳをその先頭からＤＭＡ転送することになる。
【００４６】
この結果、ＤＭＡ転送回路１２が出力するＥＳを一時的にＥＳ整列バッファに格納し、その後、ファームウエアを使用して、ＥＳの先頭がＥＳバッファ６０のバンクの先頭に整列するようにＥＳの整列処理を行う必要がなく、ＥＳのＤＭＡ転送先メモリの容量削減と、ファームウエアの負担削減を図ることができる。
【００４７】
また、本発明の一実施形態においては、一つのＤＭＡ転送の完了から次のＤＭＡ転送の再起動までの間のＤＭＡ転送する必要のないスタッフィング分だけ、ＤＭＡ転送間に時間の余裕を持たせることができると共に、ＥＳの先頭を検出する際、プリアンブルの検出を行うようにしているので、エラー耐性の向上を図ることができる。
【００４８】
なお、ＥＳ先頭検出用レジスタ５１に、ＥＳのヘッダの所定ビットの値を設定するための領域を持たせ、図３に示すステップＳ３とステップＳ４との間に、「次のワードデータ中のビットストリームの所定ビットの値がＥＳのヘッダの所定ビットの値に一致するか否かを判定する」というステップを設け、一致した場合に、ｎ番目のワードデータのビットストリームをＥＳの先頭と判定するようにしても良い。このようにする場合には、より精度の高いＥＳ先頭の検出を行うことができる。
【００４９】
また、ＥＳ先頭検出回路５０は、ＥＳの先頭を一定時間経過しても検出することができなかったときは、その旨をＣＰＵに通知する手段を備えるようにし、ＣＰＵは、この通知に応じて、ＤＭＡ転送起動のコマンドをクリアすることができるように構成することもできる。このように構成することは、ＳＰＤＩＦ入力ケーブルが外れていたり、本発明の一実施形態を搭載する機器の出力準備ができていない場合に有効である。
【００５０】
また、ＥＳ先頭検出回路５０を設けず、シリアル／パラレル変換回路１１が順に出力する３２ビットのワードデータをＤＭＡ転送先メモリ上のＥＳ整列バッファに転送し、図３に示すＥＳ先頭検出回路５０の動作をファームウエアおよびＣＰＵに担当させ、ＥＳ整列バッファに格納されたＥＳをその先頭がＥＳバッファの先頭に整列するようにＥＳの整列処理を行うようにすることもできる。
【００５１】
即ち、例えば、ＣＰＵに、ＤＭＡ転送回路がＤＭＡ転送先メモリにＤＭＡ転送したｎ番目のワードデータ中のプリアンブルの値がＢタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がバースト・プリアンブル・ワード中のＰａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値がバースト・プリアンブル・ワード中のＰｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値がバースト・プリアンブル・ワード中のＰｃの所定ビットの値に一致するか否かを判定させ、一致したことを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定させるファームウエアを備えるようにする構成としても良い。
【００５２】
また、ＣＰＵに、ＤＭＡ転送回路がＤＭＡ転送先メモリにＤＭＡ転送したｎ番目のワードデータ中のプリアンブルの値がＢタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がバースト・プリアンブル・ワード中のＰａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値がバースト・プリアンブル・ワード中のＰｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値がバースト・プリアンブル・ワード中のＰｃの所定ビットの値に一致し、ｎ＋３番目のワードデータ中のビットストリームの所定ビットの値が前記ＥＳのヘッダの所定ビットの値に一致するか否かを判定させ、一致したことを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定させるファームウエアを備えるように構成しても良い。
【００５３】
これらのように構成する場合には、ＤＭＡ転送先メモリ（例えば、ＳＤＲＡＭ）の容量削減を行うことはできないが、ＥＳの先頭を検出する際、プリアンブルの検出は行われるので、エラー耐性の向上を図ることはできる。
【００５４】
ここで、本発明を整理すると、本発明には、少なくも以下のＳＰＤＩＦデータ受信装置が含まれる。
【００５５】
（付記１）バイフェーズ変調されたＳＰＤＩＦデータを受信してバイフェーズ変調前のシリアルデータに復調するバイフェーズ・プリアンブル解析回路と、該バイフェーズ・プリアンブル解析回路が出力するシリアルデータをワードデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路が出力するワードデータを入力してＥＳの先頭を検出するＥＳ先頭検出回路と、該ＥＳ先頭検出回路に制御されて前記ＥＳをその先頭からＤＭＡ転送するＤＭＡ転送回路を備えることを特徴とするＳＰＤＩＦデータ受信装置。
【００５６】
（付記２）前記ＥＳ先頭検出回路は、前記ＳＰＤＩＦデータ中のＢタイプおよびＭタイプのプリアンブルの値と、バースト・プリアンブル・ワードのＰａの値、Ｐｂの値およびＰｃの所定ビットの値を設定するためのレジスタを備え、前記シリアル／パラレル変換回路が出力するワードデータを順に入力し、前記レジスタを参照して、ｎ番目のワードデータ中のプリアンブルの値が前記Ｂタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値が前記Ｐａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値が前記Ｐｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値が前記Ｐｃの所定ビットの値に一致することを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定することを特徴とする付記１に記載のＳＰＤＩＦデータ受信装置。
【００５７】
（付記３）前記ＥＳ先頭検出回路は、前記ＳＰＤＩＦデータ中のＢタイプおよびＭタイプのプリアンブルの値と、バースト・プリアンブル・ワードのＰａの値、Ｐｂの値およびＰｃの所定ビットの値と、前記ＥＳのヘッダの所定ビットの値を設定するためのレジスタを備え、前記シリアル／パラレル変換回路が出力するワードデータを順に入力し、前記レジスタを参照して、ｎ番目のワードデータ中のプリアンブルの値が前記Ｂタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値が前記Ｐａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値が前記Ｐｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値が前記Ｐｃの所定ビットの値に一致し、ｎ＋３番目以降のワードデータ中のビットストリームの所定ビットの値が前記ＥＳのヘッダの所定ビットの値に一致することを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定することを特徴とする付記１に記載のＳＰＤＩＦデータ受信装置。
【００５８】
（付記４）前記ＥＳ先頭検出回路は、前記ＥＳの先頭を一定時間経過しても検出できなかったときは、その旨をＣＰＵに通知する手段を有することを特徴とする付記１、２又は３に記載のＳＰＤＩＦデータ受信装置。
【００５９】
（付記５）バイフェーズ変調されたＳＰＤＩＦデータを受信してバイフェーズ変調前のシリアルデータに復調するバイフェーズ・プリアンブル解析回路と、該バイフェーズ・プリアンブル解析回路が出力するシリアルデータをワードデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路が出力するワードデータをメモリにＤＭＡ転送するＤＭＡ転送回路と、前記メモリにＤＭＡ転送されたデータからＥＳの先頭を検出し、前記ＥＳの先頭が前記メモリ上のＥＳバッファの先頭に整列されるように前記ＥＳの整列処理を行うためのファームウエアを備えることを特徴とするＳＰＤＩＦデータ受信装置。
【００６０】
（付記６）前記ファームウエアは、ＣＰＵに、前記ＤＭＡ転送回路が前記メモリにＤＭＡ転送したｎ番目のワードデータ中のプリアンブルの値がＢタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がバースト・プリアンブル・ワード中のＰａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値がバースト・プリアンブル・ワード中のＰｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値がバースト・プリアンブル・ワード中のＰｃの所定ビットの値に一致するか否かを判定させ、一致したことを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定させることを特徴とする付記５に記載のＳＰＤＩＦデータ受信装置。
【００６１】
（付記７）前記ファームウエアは、ＣＰＵに、前記ＤＭＡ転送回路が前記メモリにＤＭＡ転送したｎ番目のワードデータ中のプリアンブルの値がＢタイプ又はＭタイプのプリアンブルの値に一致し、かつ、ビットストリームの値がバースト・プリアンブル・ワード中のＰａの値に一致し、ｎ＋１番目のワードデータ中のビットストリームの値がバースト・プリアンブル・ワード中のＰｂの値に一致し、ｎ＋２番目のワードデータ中のビットストリームの所定ビットの値がバースト・プリアンブル・ワード中のＰｃの所定ビットの値に一致し、ｎ＋３番目のワードデータ中のビットストリームの所定ビットの値が前記ＥＳのヘッダの所定ビットの値に一致するか否かを判定させ、一致したことを検出したときは、前記ｎ番目のワードデータ中のビットストリームを前記ＥＳの先頭と判定させることを特徴とする付記５に記載のＳＰＤＩＦデータ受信装置。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態の構成図である。
【図２】本発明の一実施形態が備えるシリアル／パラレル変換回路の入出力データのフォーマットを示す図である。
【図３】本発明の一実施形態が備えるＥＳ先頭検出回路の動作を示すフローチャートである。
【図４】本発明の一実施形態が備えるＤＭＡ転送回路の動作を示すタイミングチャートである。
【図５】本発明の一実施形態の効果を説明するための図である。
【図６】従来のＳＰＤＩＦデータ受信装置の一例の構成図である。
【図７】図６に示す従来のＳＰＤＩＦデータ受信装置の第１使用例を示す図である。
【図８】図６に示す従来のＳＰＤＩＦデータ受信装置の第２使用例を示す図である。
【図９】図６に示す従来のＳＰＤＩＦデータ受信装置が有する問題点を説明するための図である。
【符号の説明】
【００６３】
（図１）
１０…バイフェーズ・プリアンブル解析回路
１１…シリアル／パラレル変換回路
１２…ＤＭＡ転送回路
５０…ＥＳ先頭検出回路
５１…ＥＳ先頭検出用レジスタ
（図５）
６０…ＥＳバッファ
（図６）
１０…バイフェーズ・プリアンブル解析回路
１１…シリアル／パラレル変換回路
１２…ＤＭＡ転送回路
（図７）
２０…ＤＶＤプレーヤ
２１…ＡＶアンプ
２２…スピーカ
２３…ＳＰＤＩＦデータ受信装置
２４…ＳＤＲＡＭ
２５…オーディオ・デコーダ
２６…ＤＡコンバータ
（図８）
２３…ＳＰＤＩＦデータ受信装置
２４…ＳＤＲＡＭ
３０…オーディオ再生装置
３１…ビデオ再生装置
３２…ストリーム多重化装置
３３…記憶装置
３４…ストリーム多重化回路
（図９）
４０…ＥＳ整列バッファ
４１…ＥＳバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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