(57)【要約】【課題】待機時の漏れ電流の抑制と動作時の低消費電流化をともに実現することができる、半導体記憶装置の出力回路を提供する。【解決手段】ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。そして、待機時には、ＰＭＯＳトランジスタＱ８１をＯＮし、インバータＩＮＶ（１）の回路電源として電源ＶＤＤ（１．８Ｖ）を選択し、出力用ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤレベルに設定する。動作時には、ＮＭＯＳトランジスタＱ７１をＯＮし、電源ＶＤＤＱ（１．２Ｖ）を選択し、ＰＭＯＳトランジスタＱ５１のゲートレベルをＶＤＤＱレベルに設定する。【選択図】図１
2008293604.tif 000002
【特許請求の範囲】
【請求項１】
出力用ＰＭＯＳトランジスタのドレイン端と出力用ＮＭＯＳトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用ＰＭＯＳトランジスタのソース端子が第１の電源ＶＤＤＱに接続され、前記出力用ＮＭＯＳトランジスタのソース端が電源ＶＳＳに接続され、前記出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用ＰＭＯＳトランジスタと前記出力用ＮＭＯＳトランジスタの両方をＯＦＦにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用ＰＭＯＳトランジスタまたは前記出力用ＮＭＯＳトランジスタのいずれか一方をＯＮにすることにより信号を出力する半導体記憶装置の出力回路において、
待機時に、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルよりも高い第２の電源ＶＤＤの電圧レベル（ＶＤＤ＞ＶＤＤＱ）に設定する待機時ゲートレベル設定手段と、
動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルに遷移させる動作時ゲートレベル設定手段と、
を備えることを特徴とする半導体記憶装置の出力回路。
【請求項２】
ＰＭＯＳトランジスタＱ１１のドレイン端とＮＭＯＳトランジスタＱ２１のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転して、前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第１のインバータＩＮＶ（１）と、
前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３１のドレイン端とＮＭＯＳトランジスタＱ４１のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、前記第１の読み出しデータＯＵＴＨＢの反転信号である第２の読み出しデータＯＵＴＬＢを論理反転して前記出力用ＮＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第２のインバータＩＮＶ（２）と、
前記第１の電源ＶＤＤＱにドレイン端が接続され、ソース端が前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端に接続される第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１と、
前記第２の電源ＶＤＤにソース端が接続され、ドレイン端が前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端に接続される第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１と、
待機時には、前記第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１をＯＮさせるための第２のゲートレベル設定信号Ｇ０２を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１をＯＮさせるために第１のゲートレベル設定信号Ｇ０１を生成して出力するゲートレベル設定信号生成回路と
を備えることを特徴とする請求項１に記載の半導体記憶装置の出力回路。
【請求項３】
前記第２の電源ＶＤＤの電圧を昇圧した第３の電源ＶＰＰ（ＶＰＰ＞ＶＤＤ）を生成するＶＰＰ昇圧回路を備え、
前記第１のゲートレベル設定信号Ｇ０１は前記第３の電源ＶＰＰの電圧レベルの信号であること
を特徴とする請求項２に記載の半導体記憶装置の出力回路。
【請求項４】
前記第３の電源ＶＰＰの電圧レベルは、前記第２の電源ＶＤＤの電圧レベルに前記ＮＭＯＳトランジスタＱ７１の閾値電圧Ｖｔを加算した電圧レベル以上（ＶＰＰ＞ＶＤＤ＋Ｖｔ）であること
を特徴とする請求項３に記載の半導体記憶装置の出力回路。
【請求項５】
前記第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１のドレイン端と、前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端との間に、抵抗器が挿入されたことを
特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置の出力回路。
【請求項６】
前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ１２のドレイン端と、第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２のドレイン端とが直列に接続され、さらに第３のゲートレベル設定ＮＭＯＳトランジスタＱ７２のソース端にＮＭＯＳトランジスタＱ２２のドレイン端が直列に接続されると共に、前記ＰＭＯＳトランジスタＱ１２と前記ＮＭＯＳトランジスタＱ２２に共通のゲート信号が入力されるように構成され、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転し、前記第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２のソース端から前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第３のインバータＩＮＶ（３）と、
前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３１のドレイン端とＮＭＯＳトランジスタＱ４１のドレイン端とが直列に接続されて構成され、メモリセルからの第２の読み出しデータＯＵＴＬＢを論理反転して前記出力用ＮＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第４のインバータＩＮＶ（４）と、
前記第２の電源ＶＤＤにソース端が接続され、ドレイン端が前記出力用ＰＭＯＳトランジスタのゲート端に接続される第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２と、
待機時には、前記第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２をＯＮさせるために第２のゲートレベル設定信号Ｇ０２を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第３のゲートレベル設定用ＮＰＭＯＳトランジスタＱ７２をＯＮさせるために第１のゲートレレベル設定用信号Ｇ０１を生成して出力するゲートレベル設定用信号生成回路と
を備えることを特徴とする請求項１に記載の半導体記憶装置の出力回路。
【請求項７】
前記第２の電源ＶＤＤの電圧を昇圧した第３の電源ＶＰＰ（ＶＰＰ＞ＶＤＤ）を生成するＶＰＰ昇圧回路を備え、
前記第１のゲートレベル設定信号Ｇ０１は前記第３の電源ＶＰＰの電圧レベルの信号であること
を特徴とする請求項６に記載の半導体記憶装置の出力回路。
【請求項８】
前記第３の電源ＶＰＰの電圧レベルは、前記第２の電源ＶＤＤの電圧レベルに前記ＮＭＯＳトランジスタＱ７２の閾値電圧Ｖｔを加算した電圧レベル以上（ＶＰＰ＞ＶＤＤ＋Ｖｔ）であること
を特徴とする請求項７に記載の半導体記憶装置の出力回路。
【請求項９】
前記第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２のドレイン端と、前記出力用ＰＭＯＳトランジスタのゲート端の間に抵抗器が挿入されたこと
を特徴とする請求項６から請求項８のいずれかに記載の半導体記憶装置の出力回路。
【請求項１０】
前記第４のインバータＩＮＶ（４）に代えて使用される第５のインバータＩＮＶ（５）であって、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３２のドレイン端と第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のドレイン端とが直列に接続され、さらに前記第５のゲートレベル設定ＮＭＯＳトランジスタＱ１４２のソース端にＮＭＯＳトランジスタＱ４２のドレイン端が直列に接続されて構成されるとともに、前記第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のゲート端が前記第３の電源ＶＰＰに接続され、前記ＰＭＯＳトランジスタＱ３２と前記ＮＭＯＳトランジスタＱ４２に共通のゲート信号として入力されるメモリセルからの第２の読み出しデータＯＵＴＬＢを論理反転し、前記第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のソース端から前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第５のインバータＩＮＶ（５）と、
ドレイン端が前記第１の電源ＶＤＤＱに接続され、ソース端が前記出力用ＰＭＯＳトランジスタのゲート端に接続される第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２と、
ドレイン端が前記出力用ＮＭＯＳトランジスタのゲート端に接続され、ソース端が電源ＶＳＳに接続される第７のゲートレベル設定用ＮＭＯＳトランジスタＱ１０２と、
前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ１１２のドレイン端とＮＭＯＳトランジスタＱ１３２のドレインとが直列に接続されて構成されると共に、前記第２の電源ＶＤＤを共通のゲート入力信号とし、前記第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２および前記第７のゲートレベル設定用ＮＭＯＳトランジスタＱ１０２のゲート信号を生成する第６のインバータＩＮＶ（６）と、
を備えることを特徴とする請求項９に記載の半導体記憶装置の出力回路。
【請求項１１】
出力用ＰＭＯＳトランジスタのドレイン端と出力用ＮＭＯＳトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用ＰＭＯＳトランジスタのソース端子が第１の電源ＶＤＤＱに接続され、前記出力用ＮＭＯＳトランジスタのソース端が電源ＶＳＳに接続され、前記出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用ＰＭＯＳトランジスタと前記出力用ＮＭＯＳトランジスタの両方をＯＦＦにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用ＰＭＯＳトランジスタまたは前記出力用ＮＭＯＳトランジスタのいずれか一方をＯＮにすることにより信号を出力する半導体記憶装置の出力回路のデータ出力方法であって、
待機時に、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルよりも高い第２の電源ＶＤＤの電圧レベル（ＶＤＤ＞ＶＤＤＱ）に設定する待機時ゲートレベル設定手順と、
動作時に、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルに遷移させる動作時ゲートレベル設定手順と、
を含むことを特徴とする半導体記憶装置の出力回路のデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に関し、特に、半導体記憶装置の出力回路において、待機時の漏れ電流の抑制と動作時の低消費電流化をともに実現することができる、半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法に関する。
【背景技術】
【０００２】
システムの消費電流を削減するため、特にＡＳＩＣ（Application Specific Integrated Circuit）チップは動作電圧を低電圧化したものが開発されている。  一方ＤＲＡＭはメモリセル部の動作保証のため論理回路のみのＡＳＩＣに比べ低電圧化が難しく開発時期が同じ場合一般にＡＳＩＣチップより高い動作電圧を必要としている。
【０００３】
図８は、近年のＤＲＡＭを搭載した携帯用システム１のブロックダイアグラムを示しており、本発明に関係する部分についてのみ示したものである。図８に示す携帯用システム（ＤＲＡＭ搭載システム）１においては、ＡＳＩＣチップ１０と、該ＡＳＩＣチップ１０の記憶部として使用されるＤＲＡＭ（ＤＲＡＭチップ）２０を有しており、ＡＳＩＣチップ１０とＤＲＡＭ２０内のＤＲＡＭコア回路部２１とが、データ入出力回路部３０を介して、双方向性のデータ線ＤＱ０〜ＤＱｎにより接続されている。
【０００４】
各データ線ＤＱ０〜ＤＱｎとＡＳＩＣチップ１０とは、ＡＳＩＣ側ドライバ（ラインドライバ）１１とＡＳＩＣ側レシーバ（ラインレシーバ）１２により接続されており、各データ線ＤＱ０〜ＤＱｎとＤＲＡＭチップ２０内のデータ入出力回路部３０とは、出力回路３１と入力回路３２により接続されている。
上記構成により、ＡＳＩＣチップ１０はＤＲＡＭ２０に対して、双方向性のデータ線ＤＱ０〜ＤＱｎを通して、データの書き込み、および読み出しを行う。
【０００５】
ところで、図８に示すように、ＡＳＩＣチップ１０に対しては，１．２Ｖ（ＶＤＤＡ）の電源が供給されているのに対してＤＲＡＭチップ２０には１．８Ｖ（ＶＤＤ）の電源電圧が供給されている。このため、ＤＲＡＭチップ２０とＡＳＩＣチップ１０との間のインターフェイスに使用される電圧は以下の理由から１．２Ｖであることが必要とされる。このインターフェイスとは、データ入出力回路部３０のことである。
【０００６】
一つはＡＳＩＣチップ１０で使用されるトランジスタが１．２Ｖ動作に最適化されているためゲート耐圧の観点から１．２Ｖ以下であることが必要となるためである。もう一つはＡＳＩＣチップ１０とＤＲＡＭ２０間のインターフェイスも１．２Ｖに低電圧化することでシステムの消費電流を削減できることである。したがって本システムではＤＲＡＭの出力回路３１に供給される電圧ＶＤＤＱは、ＤＲＡＭコアに供給される電圧ＶＤＤ１．８Ｖより低電圧である１．２Ｖが供給される。すなわち、ＤＲＡＭの出力回路３１のみは１．２Ｖで動作することが要求される。ここで、回路の動作電圧を下げるためには回路内のトランジスタの閾値電圧を下げる必要があるが閾値電圧をさげるとトランジスタのＯＦＦ時の漏れ電流が増加し待機時（Ｓｔａｎｄｂｙ）の消費電流が増加するという問題がある。以下、この問題について出力回路３１の具体的な例を示して説明する。
【０００７】
図９は、図８に示す従来のＤＲＡＭの出力回路の回路構成を示す図である。図９に示す出力回路において、メモリセルからのデータ読み出し信号ＯＵＨＢは、ＰＭＯＳトランジスタＱ１０１とＮＭＯＳトランジスタＱ２０１とで構成されるインバータを通して、信号ＯＵＴＨに変換される。この信号ＯＵＴＨはＨｉｇｈ信号出力用のＰＭＯＳトランジスタＱ５０１のゲート信号となる。また、メモリセルからのデータ読み出し信号ＯＵＴＬＢは、ＰＭＯＳトランジスタＱ３０１とＮＭＯＳトランジスタＱ４０１とで構成されるインバータを通して、信号ＯＵＴＬに変換される。この信号ＯＵＴＬはｌｏｗ信号出力用のＮＭＯＳトランジスタＱ６０１のゲート信号となる。出力用のＰＭＯＳトランジスタＱ５０１のソース端は電源ＶＤＤＱに接続され、ドレイン端はＮＭＯＳトランジスタＱ６０１のドレイン端に接続されており、ＮＭＯＳトランジスタＱ６０１のソース端はＶＳＳに接続されている。そして、ＮＭＯＳトランジスタＱ５０１とＮＭＯＳトランジスタＱ６０１の接続点から出力信号ＤＱが出力される。なお、図９において、点線で囲んだＰＭＯＳトランジスタＱ１０１、Ｑ３０１、Ｑ５０１は、ＰＭＯＳトランジスタであり、かつ低閾値（Ｌｏｗ  Ｖｔ）タイプのものである。
【０００８】
上記構成のＤＲＡＭの出力回路３１において、電源ＶＤＤＱ（１．２Ｖ）の低電圧での動作を可能とするため、出力回路３１内のＰＭＯＳトランジスタＱ１０１，Ｑ３０１、Ｑ５０１の閾値電圧（Ｖｔ）は１．８Ｖで使用されるＰＭＯＳトランジスタよりも０．４Ｖ程度下げたものを使用する必要がある。一般に閾値電圧を０．１Ｖ下げるとＯＦＦ時の漏れ電流は１桁増加するため、出力回路３１内のＰＭＯＳトランジスタＱ１０１，Ｑ３０１、Ｑ５０１は、約４桁ＯＦＦ電流の増加したトランジスタとなっている。一方ＮＭＯＳトランジスタの閾値電圧は、ＰＭＯＳトランジスタより元々０．３Ｖ〜０．４Ｖ低くまたＯＦＦ電流も抑えられているため１．２Ｖの低電圧でも動作可能であり漏れ電流も問題にならない。漏れ電流が問題になるのは待機時にＯＦＦとなるＰＭＯＳトランジスタのみである。
【０００９】
この漏れ電流の問題について、以下、図１０のタイミングチャートを参照して回路動作を説明する。なお、説明においては、例えば、ＰＭＯＳトランジスタＱ１０１をＱ１０１と称して説明する。
待機時（Ｓｔａｎｄｂｙ）において出力回路に入力する信号ＯＵＴＨＢ、ＯＵＴＬＢはそれぞれＶＳＳ、ＶＤＤのレベルとなっている。したがってＱ１０１がＯＮしＯＵＴＨはＶＤＤＱレベルとなっておりＱ５０１はＯＦＦとなっている。また、Ｑ３０１はＯＦＦ、Ｑ４０１がＯＮでＯＵＴＬはＶＳＳのレベルとなっており、Ｑ６０１もＯＦＦとなっている。したがって本出力回路の出力はＨｉ−ｚ（ハイインピーダンス）状態にある。
【００１０】
次に、ＤＲＡＭに対してコマンド（ＣＭＤ）入力よりアクティブコマンド（ＡＣＴ）がクロック信号ＣＬＫに同期して入力されるとＤＲＡＭコア回路部２１は動作状態（Ａｃｔｉｖｅ）になり、リードコマンド（ＲＥＤ）によりデータの読み出し可能な状態となる。
【００１１】
続いてリードコマンド（ＲＥＤ）がクロック信号ＣＬＫに同期して入力されると２クロック後より出力回路に接続する出力端子ＤＱにデータが出力される。
次に、ＯＵＴＨＢ、ＯＵＴＬＢがともにＶＤＤとなると、ＯＵＴＨ、ＯＵＴＬはともにＶＳＳとなり、Ｑ５０１がＯＮし、Ｑ６０１がＯＦＦし、ＤＱ端子にＶＤＤＱレベルを出力する。
次に、ＯＵＴＨＢ、ＯＵＴＬＢがともにＶＳＳとなると、ＯＵＴＨ,ＯＵＴＬはともにＶＤＤＱとなり、Ｑ５０１がＯＦＦし、Ｑ６０１がＯＮとなり、ＤＱ端子にＶＳＳレベルを出力する。
続いてプリチャージコマンド（ＰＲＥ）がクロック信号ＣＬＫに同期して入力されると、ＤＲＡＭコア回路部は再び待機状態（Ｓｔａｎｄｂｙ）となり、ＯＵＴＨＢ、ＯＵＴＬＢはそれぞれＶＳＳ、ＶＤＤのレベル、Ｑ５０１、Ｑ６０１はともにＯＦＦとなり、出力回路の出力はＨｉ−ｚ状態となる。
【００１２】
動作時にはトランジスタの漏れ電流は動作電流の方がはるかに大きいため問題にはならない。待機時にＯＦＦとなっているＰＭＯＳトランジスタはＱ３０１および出力用のＱ５０１であるが、Ｑ３０１のゲートレベルはＤＲＡＭコアのＶＤＤレベル１．８Ｖでソースレベル１．２Ｖに対して０．６Ｖ高くなっている。ＰＭＯＳトランジスタＯＦＦ時の漏れ電流はソース電圧よりゲート電圧を高くすると抑えられるためＯＦＦ電流は問題にならないレベルとなっている。
【００１３】
待機時に漏れ電流が問題となるのは出力用ＰＭＯＳトランジスタＱ５０１のみであるが、出力用トランジスタＱ５０１はＤＲＡＭチップとＡＳＩＣチップ間のワイヤ配線ないし基板配線を駆動するため比較的サイズの大きなトランジスタが使用され、数μＡ以上の漏れ電流が発生する。一般に、ＤＲＡＭにおいては、出力ＤＱ端子の数は３６から７２個であるため、ＤＲＡＭ全体としては数１００μＡ〜１ｍＡの漏れ電流となる。
【００１４】
漏れ電流は、図８に示すようにＤＲＡＭ出力回路３１からＡＳＩＣ側のドライバ回路１１、１２に流れ、ＤＲＡＭ待機時のシステム消費電流となる。一般に携帯用途に使用されるＤＲＡＭには待機時の消費電流がより少ないものが要求されるため、この出力回路におけるトランジスタの待機時の漏れ電流は無視できないものとなる。
【００１５】
ここで、ＰＭＯＳトランジスタの漏れ電流はゲートレベルをソースレベルより高くすることでより深くＯＦＦさせて抑えることができる。図１１は、出力用トランジスタのゲートを駆動するインバータ部の電源をＶＤＤＱからＶＤＤに変更した回路である。また、図１２は、図１１に示すＤＲＡＭの出力回路のタイミングチャートを示している。
【００１６】
図１１に示す回路は、図９に示す回路におけるＱ１０１のドレインの電圧をＶＤＤ（１．８Ｖ）に変更しただけのものであり、基本的な回路構成および動作は同じである。また、図１２に示すタイミングチャートについても、図１０に示すタイミングチャートにおいて、ＯＵＴＨの出力電圧ＶＤＤＱ（１．２Ｖ）がＶＤＤ（１．８Ｖ）に変わった点だけが異なり、基本的には同じであり、重複した説明は省略する。
【００１７】
図１１に示す出力回路に変更した場合は、待機時の出力用ＰＭＯＳトランジスタＱ５０１のゲートレベルはＶＤＤ=１．８Ｖとなるため漏れ電流が抑えられ、前述した待機時のシステム電流増加の問題は解決される。しかしながら前述したように出力用ＰＭＯＳトランジスタのサイズは大きいためゲートの充放電が電源ＶＤＤ（ＶＤＤ=１．８Ｖ）のレベルで行われることによりＤＲＡＭ全体で動作電流が数１０ｍＡ程度増加してしまうことが問題になる。
【００１８】
なお、低電圧動作に適するように構成された出力回路の先行技術として、従来技術の電源ドライバ装置がある（特許文献１参照）。しかしながら、この従来技術の電源ドライバ装置は、動作電流の増加なく待機時の漏れ電流を抑制するものではない。
【特許文献１】特開２００５−３０４２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、従来の半導体記憶装置の出力回路においては、出力用ＰＭＯＳトランジスタのゲートレベルを、出力回路に供給される電源ＶＤＤＱより高い電圧レベルの電源ＶＤＤの電圧レベルとし、待機時の漏れ電流を抑制していたが、反面、動作時の電流が増加するという問題が生じていた。
【００２０】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、待機時の漏れ電流の抑制と動作時の低消費電流化をともに実現することができる、半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置の出力回路は、出力用ＰＭＯＳトランジスタのドレイン端と出力用ＮＭＯＳトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用ＰＭＯＳトランジスタのソース端子が第１の電源ＶＤＤＱに接続され、前記出力用ＮＭＯＳトランジスタのソース端が電源ＶＳＳに接続され、前記出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用ＰＭＯＳトランジスタと前記出力用ＮＭＯＳトランジスタの両方をＯＦＦにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用ＰＭＯＳトランジスタまたは前記出力用ＮＭＯＳトランジスタのいずれか一方をＯＮにすることにより信号を出力する半導体記憶装置の出力回路において、待機時に、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルよりも高い第２の電源ＶＤＤの電圧レベル（ＶＤＤ＞ＶＤＤＱ）に設定する待機時ゲートレベル設定手段と、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルに遷移させる動作時ゲートレベル設定手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、待機時には、出力用ＰＭＯＳトランジスタのゲートの電圧レベルを、出力回路用電源ＶＤＤＱの電圧レベル（ＶＤＤＱレベル）よりも高い電源ＶＤＤの電圧レベル（ＶＤＤレベル）とし、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはＤＲＡＭの状態が動作状態（Ａｃｔｉｖｅ）ないしリード状態に遷移したのに応答して、ゲートの電圧レベルをＶＤＤレベルからＶＤＤＱレベルに遷移させ、ＶＤＤＱレベルで出力回路を動作させる。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
【００２２】
また、本発明の半導体記憶装置の出力回路は、ＰＭＯＳトランジスタＱ１１のドレイン端とＮＭＯＳトランジスタＱ２１のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転して、前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第１のインバータＩＮＶ（１）と、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３１のドレイン端とＮＭＯＳトランジスタＱ４１のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、前記第１の読み出しデータＯＵＴＨＢの反転信号である第２の読み出しデータＯＵＴＬＢを論理反転して前記出力用ＮＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第２のインバータＩＮＶ（２）と、前記第１の電源ＶＤＤＱにドレイン端が接続され、ソース端が前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端に接続される第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１と、前記第２の電源ＶＤＤにソース端が接続され、ドレイン端が前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端に接続される第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１と、待機時には、前記第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１をＯＮさせるための第２のゲートレベル設定信号Ｇ０２を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１をＯＮさせるために第１のゲートレベル設定信号Ｇ０１を生成して出力するゲートレベル設定信号生成回路とを備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に構成され、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第１のインバータＩＮＶ（１）に対して電源を供給するために、第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１と、第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１とを設ける。そして、待機時には、前記第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１をＯＮし、第１のインバータＩＮＶ（１）の回路電源を第２の電源ＶＤＤとし、出力用ＰＭＯＳトランジスタのゲートレベルを電源ＶＤＤの電圧レベルにする。また、動作時には、第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１をＯＮし、第１のインバータＩＮＶ（１）の回路電源を第１の電源ＶＤＤＱとし、出力用ＰＭＯＳトランジスタのゲートレベルを電源ＶＤＤＱの電圧レベルに設定する。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
【００２３】
また、本発明の半導体記憶装置の出力回路は、前記第２の電源ＶＤＤの電圧を昇圧した第３の電源ＶＰＰ（ＶＰＰ＞ＶＤＤ）を生成するＶＰＰ昇圧回路を備え、前記第１のゲートレベル設定信号Ｇ０１は前記第３の電源ＶＰＰの電圧レベルの信号であることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、第１のゲートレベル設定用のＮＭＯＳトランジスタＱ７１をＯＮさせる第１のゲートレベル設定信号Ｇ０１の電圧レベルを、第２の電源ＶＤＤの電圧レベルよりも高い電源電圧ＶＰＰの電圧レベルにする。なお、このＶＰＰレベルは、「ＶＤＤレベル＋ＮＭＯＳトランジスタの閾値Ｖｔ」以上にする。
これにより、第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１がＯＮし、かつ当該ＮＭＯＳトランジスタＱ７１のソース端の電圧レベルがＶＤＤＱレベルである場合に、このＮＭＯＳトランジスタＱ７１を確実にＯＮ状態に維持することができる。
【００２４】
また、本発明の半導体記憶装置の出力回路は、前記第３の電源ＶＰＰの電圧レベルは、前記第２の電源ＶＤＤの電圧レベルに前記ＮＭＯＳトランジスタＱ７１の閾値電圧Ｖｔを加算した電圧レベル以上（ＶＰＰ＞ＶＤＤ＋Ｖｔ）であることを特徴とする。
これにより、半導体記憶装置の出力回路の電源ＶＤＤＱ（例えば、１．２Ｖ）、半導体記憶装置の内部回路の電源ＶＤＤ（例えば、１．８Ｖ）、および電源ＶＤＤから生成した電源ＶＰＰ（例えば、２．７Ｖ）の電源を利用して、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
【００２５】
また、本発明の半導体記憶装置の出力回路は、前記第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８１のドレイン端と、前記第１のインバータＩＮＶ（１）を構成するＰＭＯＳトランジスタＱ１１のソース端との間に、抵抗器が挿入されたことを特徴とする。
これにより、電源投入時に、第１のゲートレベル設定用ＮＭＯＳトランジスタＱ７１と、第２のゲートレベル設定用ＰＭＯＳトランジスタＱ８２のゲートに入力する信号が論理的に確定しない不定のレベルになった場合、異電位の電源ＶＤＤ、ＶＤＤＱがショートすることにより大電流が流れることを抑制できる。
【００２６】
また、本発明の半導体記憶装置の出力回路は、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ１２のドレイン端と、第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２のドレイン端とが直列に接続され、さらに第３のゲートレベル設定ＮＭＯＳトランジスタＱ７２のソース端にＮＭＯＳトランジスタＱ２２のドレイン端が直列に接続されると共に、前記ＰＭＯＳトランジスタＱ１２と前記ＮＭＯＳトランジスタＱ２２に共通のゲート信号が入力されるように構成され、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転し、前記第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２のソース端から前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第３のインバータＩＮＶ（３）と、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３１のドレイン端とＮＭＯＳトランジスタＱ４１のドレイン端とが直列に接続されて構成され、メモリセルからの第２の読み出しデータＯＵＴＬＢを論理反転して前記出力用ＮＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第４のインバータＩＮＶ（４）と、前記第２の電源ＶＤＤにソース端が接続され、ドレイン端が前記出力用ＰＭＯＳトランジスタのゲート端に接続される第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２と、待機時には、前記第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２をＯＮさせるために第２のゲートレベル設定信号Ｇ０２を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第３のゲートレベル設定用ＮＰＭＯＳトランジスタＱ７２をＯＮさせるために第１のゲートレベル設定用信号Ｇ０１を生成して出力するゲートレベル設定用信号生成回路とを備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ１２と、第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２と、ＮＭＯＳトランジスタＱ２２とが直列に接続されて構成されると共に、メモリセルからの第１の読み出しデータＯＵＴＨＢを論理反転し、前記第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２のソース端から出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＨを出力する第３のインバータＩＮＶ（３）を設ける。また、第２の電源ＶＤＤにソース端が接続され、ドレイン端が出力用ＰＭＯＳトランジスタのゲート端に接続される第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２を設ける。そして、待機時には、第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２をＯＮさせ、出力用ＰＭＯＳトランジスタのゲートの電圧レベルをＶＤＤレベル（ＶＤＤ＞ＶＤＤＱ）にする。また、動作時には、前記第３のゲートレベル設定用ＮＰＭＯＳトランジスタＱ７２をＯＮさせ、出力用ＰＭＯＳトランジスタのゲートレベルの電圧レベルをＶＤＤＱレベルにする。
これにより、ＯＵＴＨの立ち上がりタイミングの遅れが生じることを回避でき、出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタの間で貫通電流が発生することを回避できる。
【００２７】
また、本発明の半導体記憶装置の出力回路は、前記第２の電源ＶＤＤの電圧を昇圧した第３の電源ＶＰＰ（ＶＰＰ＞ＶＤＤ）を生成するＶＰＰ昇圧回路を備え、前記第１のゲートレベル設定信号Ｇ０１は前記第３の電源ＶＰＰの電圧レベルの信号であることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、第３のゲートレベル設定用のＮＭＯＳトランジスタＱ７２をＯＮさせる第１のゲートレベル設定信号Ｇ０１の電圧レベルを、第２の電源ＶＤＤの電圧レベルよりも高い第３の電源電圧ＶＰＰの電圧レベルとする。なお、このＶＰＰレベルは、「ＶＤＤレベル＋ＮＭＯＳトランジスタの閾値Ｖｔ」以上にする。
これにより、第３のゲートレベル設定用のＮＭＯＳトランジスタＱ７２がＯＮし、かつ当該ＮＭＯＳトランジスタＱ７２のソース端の電圧レベルがＶＤＤＱレベルである場合に、このＮＭＯＳトランジスタＱ７２を確実にＯＮ状態に維持することができる。
【００２８】
また、本発明の半導体記憶装置の出力回路は、前記第３の電源ＶＰＰの電圧レベルは、前記第２の電源ＶＤＤの電圧レベルに前記ＮＭＯＳトランジスタＱ７２の閾値電圧Ｖｔを加算した電圧レベル以上（ＶＰＰ＞ＶＤＤ＋Ｖｔ）であることを特徴とする。
これにより、半導体記憶装置の出力回路の電源ＶＤＤＱ（例えば、１．２Ｖ）、半導体記憶装置の内部回路の電源ＶＤＤ（例えば、１．８Ｖ）、および電源ＶＤＤから生成した電源ＶＰＰ（例えば、２．７Ｖ）の電源を利用して、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
【００２９】
また、本発明の半導体記憶装置の出力回路は、前記第４のゲートレベル設定用ＰＭＯＳトランジスタＱ８２のドレイン端と、前記出力用ＰＭＯＳトランジスタのゲート端の間に抵抗器が挿入されたことを特徴とする。
これにより、電源投入時に、第３のゲートレベル設定用ＮＭＯＳトランジスタＱ７２と、第４のゲートレベル設定用のＰＭＯＳトランジスタＱ８２のゲートに入力する信号が論理的に確定しない不定のレベルになった場合、異電位の電源ＶＤＤ、ＶＤＤＱがショートすることにより大電流が流れることを抑制できる。
【００３０】
また、本発明の半導体記憶装置の出力回路は、前記第４のインバータＩＮＶ（４）に代えて使用される第５のインバータＩＮＶ（５）であって、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ３２のドレイン端と第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のドレイン端とが直列に接続され、さらに前記第５のゲートレベル設定ＮＭＯＳトランジスタＱ１４２のソース端にＮＭＯＳトランジスタＱ４２のドレイン端が直列に接続されて構成されるとともに、前記第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のゲート端が前記第３の電源ＶＰＰに接続され、前記ＰＭＯＳトランジスタＱ３２と前記ＮＭＯＳトランジスタＱ４２に共通のゲート信号として入力されるメモリセルからの第２の読み出しデータＯＵＴＬＢを論理反転し、前記第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のソース端から前記出力用ＰＭＯＳトランジスタのゲート信号ＯＵＴＬを出力する第５のインバータＩＮＶ（５）と、ドレイン端が前記第１の電源ＶＤＤＱに接続され、ソース端が前記出力用ＰＭＯＳトランジスタのゲート端に接続される第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２と、ドレイン端が前記出力用ＮＭＯＳトランジスタのゲート端に接続され、ソース端が電源ＶＳＳに接続される第７のゲートレベル設定用ＮＭＯＳトランジスタＱ１０２と、前記第１の電源ＶＤＤＱを入力電源とし、ＰＭＯＳトランジスタＱ１１２のドレイン端とＮＭＯＳトランジスタＱ１３２のドレインとが直列に接続されて構成されると共に、前記第２の電源ＶＤＤを共通のゲート入力信号とし、前記第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２および前記第７のゲートレベル設定用ＮＭＯＳトランジスタＱ１０２のゲート信号を生成する第６のインバータＩＮＶ（６）と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置の出力回路では、電源投入時にＶＤＤＱのみが先行して立ち上がりＶＤＤが立ち上がっていない状態になった場合に、出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタがともにＯＮし大電流が発生することを回避する。
この問題を解決するために、ＶＤＤＱのみが先行して立ち上がりＶＤＤが立ち上がっていない状態になった場合に、出力用ＰＭＯＳトランジスタのゲート電圧を電源ＶＤＤＱより充電するために、第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２を出力用ＰＭＯＳトランジスタのゲート端に接続し、また、出力用ＮＭＯＳトランジスタのゲート電圧のレベルをＶＳＳに抑えるために、第７のＮＭＯＳトランジスタＱ１０２のドレイン端を出力用ＮＭＯＳトランジスタのゲート端に接続する。また、ＰＭＯＳトランジスタＱ１１２、Ｑ１３２で構成され、電源ＶＤＤを入力信号とする第６のインバータＩＮＶ（６）を設け、このＩＮＶ（６）の出力信号を、前記第６のゲートレベル設定用ＮＭＯＳトランジスタＱ９２、および第７のＮＭＯＳトランジスタＱ１０２のゲート信号とする。
さらに、ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ４２との間に第５のゲートレベル設定用のＮＭＯＳトランジスタＱ１４２を挿入した第５のインバータＩＮＶ（５）を設ける。このインバータＩＮＶ（５）の第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のゲートを第３の電源ＶＰＰに接続する。そして、この第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のソース端により出力用ＮＭＯＳトランジスタのゲート端を駆動する。このインバータＩＮＶ（５）により、電源投入時に電源ＶＤＤが立ち上がっていない場合には、電源ＶＰＰは電源ＶＤＤより生成されるため第５のゲートレベル設定用ＮＭＯＳトランジスタＱ１４２のゲートはＶＳＳとなり、このＮＭＯＳトランジスタＱ１４２がＯＦＦすることで、出力用ＮＭＯＳトランジスタのゲート信号線がＶＤＤＱレベルに充電されるのを防ぐことができる。
これにより、電源投入時に電源ＶＤＤＱのみが立ち上がっている状態でも出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタがともにＯＮし大電流が発生することを回避できる。
【００３１】
また、本発明の半導体記憶装置の出力回路のデータ出力方法は、出力用ＰＭＯＳトランジスタのドレイン端と出力用ＮＭＯＳトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用ＰＭＯＳトランジスタのソース端子が第１の電源ＶＤＤＱに接続され、前記出力用ＮＭＯＳトランジスタのソース端が電源ＶＳＳに接続され、前記出力用ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用ＰＭＯＳトランジスタと前記出力用ＮＭＯＳトランジスタの両方をＯＦＦにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用ＰＭＯＳトランジスタまたは前記出力用ＮＭＯＳトランジスタのいずれか一方をＯＮにすることにより信号を出力する半導体記憶装置の出力回路のデータ出力方法であって、待機時に、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルよりも高い第２の電源ＶＤＤの電圧レベル（ＶＤＤ＞ＶＤＤＱ）に設定する待機時ゲートレベル設定手順と、動作時に、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用ＰＭＯＳトランジスタのゲートレベルを、前記第１の電源ＶＤＤＱの電圧レベルに遷移させる動作時ゲートレベル設定手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置の出力回路のデータ出力方法では、待機時には、出力用ＰＭＯＳトランジスタのゲートの電圧レベルを、出力回路用電源ＶＤＤＱの電圧レベル（ＶＤＤＱレベル）よりも高い電源ＶＤＤの電圧レベル（ＶＤＤレベル）とし、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはＤＲＡＭの状態が動作状態（Ａｃｔｉｖｅ）ないしリード状態に遷移したのに応答して、ゲートの電圧レベルをＶＤＤレベルからＶＤＤＱレベルに遷移させ、ＶＤＤＱレベルで出力回路を動作させる。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
【発明の効果】
【００３２】
本発明においては、出力用ＰＭＯＳトランジスタのゲートレベルを待機時には出力回路に供給されるＶＤＤＱ電圧より高い電圧とすることで待機時の漏れ電流を抑制し、また、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはＤＲＡＭの状態が動作状態（Ａｃｔｉｖｅ）ないしリード状態に遷移したのに応答して、ＶＤＤＱレベルに遷移させＶＤＤＱレベルで出力回路を動作させることで動作時の低消費電流化を図ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００３４】
［第１の実施の形態］
（第１の実施の形態の構成の説明）
図１は、本発明の第１の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【００３５】
図１に示す出力回路は、出力回路用の電源ＶＤＤ（１．２Ｖ）と、ＤＲＡＭ内の内部回路用の電源ＶＤＤ（１．８Ｖ）で駆動される。
そして、図１に示すように、メモリセルからのデータ読み出し信号ＯＵＨＢは、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とで構成されるインバータＩＮＶ（１）を通して、信号ＯＵＴＨに変換される。この信号ＯＵＴＨはＨｉｇｈ信号を出力する出力用ＰＭＯＳトランジスタＱ５１のゲート信号となる。
【００３６】
また、メモリセルからのデータ読み出し信号ＯＵＴＬＢは、ＰＭＯＳトランジスタＱ３１とＮＭＯＳトランジスタＱ４１とで構成されるインバータＩＮＶ（２）を通して、信号ＯＵＴＬに変換される。この信号ＯＵＴＬはｌｏｗ信号を出力する出力用ＮＭＯＳトランジスタＱ６１のゲート信号となる。
【００３７】
出力用ＰＭＯＳトランジスタＱ５１のソース端は出力回路用の電源ＶＤＤＱに接続され、ドレイン端は出力用ＮＭＯＳトランジスタＱ６１のドレイン端に接続されており、出力用ＮＭＯＳトランジスタＱ６１のソース端はＶＳＳに接続されている。この出力用ＮＭＯＳトランジスタＱ５１と出力用ＮＭＯＳトランジスタＱ６１の接続点から出力信号ＤＱが出力される。なお、点線で囲んだＰＭＯＳトランジスタＱ１１、Ｑ３１、Ｑ６１は、ＰＭＯＳトランジスタであり、かつ低閾値（Ｌｏｗ  Ｖｔ）タイプのものである。
【００３８】
そして、インバータＩＮＶ（１）のＰＭＯＳトランジスタＱ１１のソース接点Ｎ０１にソース端を接続し、ドレイン端をＶＤＤＱに接続したＮＭＯＳトランジスタＱ７１を付与する。また、ＰＭＯＳトランジスタＱ１１のソース接点Ｎ０１にドレイン端を接続し、ソース端をＤＲＡＭコア回路部に供給される内部回路電源ＶＤＤに接続したＰＭＯＳトランジスタＱ８１を付与する。
【００３９】
なお、ＮＭＯＳトランジスタＱ７１のゲート信号Ｇ０１、ＰＭＯＳトランジスタＱ８１のゲート信号Ｇ０２は、ゲートレベル設定信号生成回路２３により生成されるゲートレベル設定信号である。また、ＶＰＰ昇圧回路２２は、電源ＶＤＤを昇圧した電源ＶＰＰを生成する回路である。ゲートレベル設定信号生成回路２３では、後述するコマンド（ＣＭＤ）、例えば、アクティブコマンド（ＡＣＴ）等に応答して、動作時のゲートレベル設定信号Ｇ０１と、待機時のゲートレベル設定信号Ｇ０２を生成して出力する。この場合に、ゲートレベル設定信号Ｇ０１は電源ＶＰＰの電圧レベル（ＶＰＰレベル）の信号として出力され、ゲートレベル設定信号Ｇ０２は電源ＶＤＤの電圧レベル（ＶＤＤ）の信号として出力される（詳細については後述する）。
【００４０】
このＮＭＯＳトランジスタＱ７１とＰＭＯＳトランジスタＱ８１により、待機時および動作時に接点Ｎ０１の電圧レベルをそれぞれＶＤＤレベル、ＤＤＱレベルに変化させることにより出力用ＰＭＯＳトランジスタＱ５１のゲートレベルを待機時および動作時に最適なレベルに設定できる構成となっている。
【００４１】
なお、ＮＭＯＳトランジスタＱ７１には以下の理由でＰＭＯＳトランジスタでなくＮＭＯＳトランジスタを使用する。
ＰＭＯＳトランジスタの場合ソースおよびＮウエルの電位はＶＤＤＱとなる。接点Ｎ０１のレベルは待機時にＶＤＤＱより高いレベルであるＶＤＤとするためＰＭＯＳトランジスタであるとＶＤＤレベルのドレイン端とＶＤＤＱレベルであるＮウエルに順方向電流が発生してしまう。またＮウエル電圧をＶＤＤとするとこの問題が解決するが電源投入時にＶＤＤＱがＶＤＤより早く立ち上がった場合にはやはりソース端とＮウエルに順方向電流が発生する危険がある。したがってＮＭＯＳトランジスタとすることで順方向電流発生の問題を回避しなければならない。ＮＭＯＳトランジスタの場合にはＯＮ時のゲートレベルを「ＶＤＤ＋Ｖｔ（ＮＭＯＳトランジスタ閾値）」以上のレベルにする必要があるがＤＲＡＭ内のＶＰＰ昇圧回路２２によって電源ＶＤＤからレベル昇圧された電源ＶＰＰの電圧レベル（ＶＰＰ＝２．７Ｖ）を使用する。
なお、電源ＶＰＰの電圧レベル（２．７Ｖ）は、電源ＶＤＤの電圧レベル（本例では、１．８Ｖ）にＮＭＯＳトランジスタＱ７１の閾値電圧Ｖｔを加算した電圧レベル以上（ＶＰＰ＞ＶＤＤ＋Ｖｔ）であればよく、２．７Ｖに限定されない。
【００４２】
なお、前述した第１の電源は電源ＶＤＤＱが、第２の電源は電源ＶＤＤが、第３の電源は電源ＶＰＰがそれぞれ相当する。また、前述した出力用ＰＭＯＳトランジスタはＱ５１が、出力用ＮＭＯＳトランジスタはＱ６１が、第１のインバータはＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１が、第２のインバータはＰＭＯＳトランジスタＱ３１とＮＭＯＳトランジスタＱ４１がそれぞれ相当する。また、第１のゲートレベル設定用ＮＭＯＳトランジスタはＮＭＯＳトランジスタＱ７１が、第２のゲートレベル設定用ＰＭＯＳトランジスタはＰＭＯＳトランジスタＱ８１がそれぞれ相当する。また、第１のゲートレベル設定信号は信号Ｇ０１が、第２のゲートレベル設定信号は信号Ｇ０２が、それぞれ相当する。また、前述の待機時ゲートレベル設手段は、主にインバータＩＮＶ（１）（Ｑ１１、Ｑ１２）とＰＭＯＳトランジスタＱ８１とゲートレベル設定信号生成回路２３とが相当し、前述の動作時ゲートレベル設定手段は、主にインバータＩＮＶ（１）（Ｑ１１、Ｑ１２）とＮＭＯＳトランジスタＱ７１とゲートレベル設定信号生成回路２３とが相当する。
【００４３】
（第１の実施の形態における動作の説明）
図２は、図１に示す回路の動作を説明するためのタイミングチャートである。以下、図２のタイミングチャートを参照して、図１に示す回路の動作を説明する。なお、説明においては、例えば、ＮＭＯＳトランジスタＱ７１をＱ７１と称して説明する。
【００４４】
待機時（Ｓｔａｎｄｂｙ）において出力回路に入力する信号ＯＵＴＨＢ、ＯＵＴＬＢはそれぞれＶＳＳ、ＶＤＤのレベルとなっている。ゲートレベル設定信号Ｇ０１、Ｇ０２はともにＶＳＳとなっており、Ｑ７１はＯＦＦ、Ｑ８１はＯＮしており、接点Ｎ０１はＶＤＤレベルとなっている。Ｑ１１はＯＮしており、ＯＵＴＨのレベルはＶＤＤ=１．８Ｖとなっている。Ｑ５１はＯＦＦしているが、ソース電圧はＶＤＤＱ=１．２Ｖに対してゲート電圧１．８Ｖとなっているので、漏れ電流は無視できるレベルに抑えられている。従って待機時の消費電流が問題になることはない。また、Ｑ３１はＯＦＦ、Ｑ４１がＯＮで、ＯＵＴＬはＶＳＳのレベルとなっており、Ｑ６１もＯＦＦとなっている。したがって本出力回路の出力はＨｉ−ｚ（ハイインピーダンス）状態にある。
【００４５】
次に、ＤＲＡＭに対してコマンド（ＣＭＤ）入力よりアクティブコマンド（ＡＣＴ）がクロック信号ＣＬＫに同期して入力されると、ＤＲＡＭコア回路部は動作状態（Ａｃｔｉｖｅ）になり、リードコマンド（ＲＥＤ）によりデータの読み出し可能な状態となる。このときアクティブコマンド（ＡＣＴ）に応答してＧ０１のレベルはＶＤＤからＶＰＰ昇圧回路２２によって昇圧された電圧レベル（ＶＰＰ＝２．７Ｖ）に遷移する。またＧ０２もアクティブコマンド（ＡＣＴ）に応答してはＶＤＤレベルに遷移する。これによりＱ８１がＯＦＦ、Ｑ７１がＯＮし、接点Ｎ０１のレベルはＶＤＤＱレベルとなる。
【００４６】
続いてリードコマンド（ＲＥＤ）がクロック信号ＣＬＫに同期して入力されると、２クロック後より出力回路に接続する出力端子ＤＱにデータが出力される。ＯＵＴＨＢ、ＯＵＴＬＢがともにＶＤＤとなると、ＯＵＴＨ、ＯＵＴＬはともにＶＳＳとなり、Ｑ５１がＯＮ、Ｑ６１がＯＦＦし、ＤＱ端子にＶＤＤＱレベルを出力する。
【００４７】
ＯＵＴＨＢ、ＯＵＴＬＢがともにＶＳＳとなると、ＯＵＴＨ、ＯＵＴＬはともにＶＤＤＱとなりＱ５１がＯＦＦ、Ｑ６１がＯＮし、ＤＱ端子にＶＳＳレベルを出力する。ここで出力回路動作時には出力用ＰＭＯＳトランジスタＱ５１のゲート端子ＯＵＴＨはＶＤＤＱ=１．２Ｖに充電され放電されるため動作時の低消費電流化が可能である。
【００４８】
続いてプリチャージコマンド（ＰＲＥ）がクロック信号ＣＬＫに同期して入力されるとＤＲＡＭコア回路部は再び待機状態（Ｓｔｙａｎｂｙ）となり、ＯＵＴＨＢ、ＯＵＴＬＢはそれぞれＶＳＳ、ＶＤＤのレベルとなる。このときプリチャージコマンド（ＰＲＥ）に応答してＧ０１のレベルはＶＰＰからＶＳＳに、Ｇ０２のレベルはＶＤＤからＶＳＳに遷移する。したがってＱ７１はＯＦＦ、Ｑ８１はＯＮし、接点Ｎ０１はＶＤＤレベルとなる。Ｑ１１はＯＮしておりＯＵＴＨのレベルはＶＤＤ=１．８Ｖとなる。トランジスタＱ５１、Ｑ６１はともにＯＦＦし出力回路の出力はＨｉ−ｚ状態に戻る。
【００４９】
また、図３は、信号Ｇ０１、Ｇ０２の出力動作のための遷移タイミングをアクティブコマンド（ＡＣＴ）からではなく、リードコマンド（ＲＥＤ）に応答して遷移するようにした場合のタイミングチャートである。図３に示す例では、ＤＲＡＭが動作状態（Ａｃｔｉｖｅ）でリードコマンド（ＲＥＤ）の入力を待機している状態が続く場合の漏れ電流を抑制することが可能である。
【００５０】
［第２の実施の形態］
図４に示す例では、メモリセルからの読み出しデータＯＵＴＨＢを入力するインバータＩＮＶ（３）を、ＰＭＯＳトランジスタＱ１２と、ＮＭＯＳトランジスタＱ７２と、ＮＭＯＳトランジスタＱ２２とで構成する。そして、ゲートレベル設定信号Ｇ０１を入力するＮＭＯＳトランジスタＱ７２を電源ＶＤＤＱをソースとするＰＭＯＳトランジスタＱ１２のドレイン側に接続し、ゲートレベル設定信号Ｇ０２を入力するＰＭＯＳトランジスタＱ８２のドレイン端は直接出力用ＰＭＯＳトランジスタＱ５１のゲート端に接続する。なお、出力用ＰＭＯＳトランジスタＱ５１と出力用ＮＭＯＳトランジスタＱ６１との接続構成は、図１に示す例と同じであり、インバータ（４）の構成についても図１に示すインバータＩＮＶ（２）と同じで構成である。
【００５１】
なお、前述の第３のインバータは、ＰＭＯＳトランジスタＱ１２と、ＮＭＯＳトランジスタＱ７２と、ＮＭＯＳトランジスタＱ２２とで構成されるインバータＩＮＶ（３）が相当する。また、前述の第４のインバータは、ＰＭＯＳトランジスタＱ３１と、ＮＭＯＳトランジスタＱ４１とで構成されるインバータＩＮＶ（４）が相当する。
【００５２】
次に、待機時（Ｓｔａｎｄｂｙ）および動作状態（Ａｃｔｉｖｅ）の説明を以下に行う。
待機時において、ゲートレベル設定用の信号Ｇ０１、Ｇ０２はともにＶＳＳとなっておりＱ７２はＯＦＦ、Ｑ８２はＯＮしているため信号ＯＵＴＨのレベルは電源ＶＤＤの電圧レベル（１．８Ｖ）となっている。従って図１に示す例と同様に、Ｑ５１はＯＦＦしているがソース電圧は電源ＶＤＤＱの電圧レベル（１．２Ｖ）に対してゲート電圧１．８Ｖとなっており漏れ電流は抑えられ待機時の消費電流が問題になることはない。
【００５３】
次にＤＲＡＭコア回路部が動作状態（Ａｃｔｉｖｅ）ではＧ０１のレベルはＶＰＰ=２．７Ｖに、Ｇ０２はＶＤＤレベルに遷移する。これによりＱ８２はＯＦＦ、Ｑ７２はＯＮし、ＯＵＴＨのレベルはＶＤＤＱレベルとなる。ここでＰＭＯＳトランジスタＱ１２のソースはＶＤＤＱに直接接続されているため出力動作時にもソースレベルの低下がない。そのため、例えば、ＰＭＯＳトランジスタＱ５１とＮＭＯＳトランジスタＱ６１とで貫通電流が発生するような場合があったとしても、その貫通電流の発生を抑えることができるという効果を奏する。また、ＰＭＯＳトランジスタＱ５１のソースレベルは１．２Ｖの低電圧となっている場合においても、ソースレベルの低下がないため、信号の動作波形劣化を抑えることで出来るという効果を奏する。
【００５４】
［第３の実施の形態］
図５に示す第３の実施の形態の出力回路では、図１に示す第１の実施の形態の出力回路に対し、ＶＤＤを供給するＰＭＯＳトランジスタＱ８１のドレイン端に１００Ｋ〜１ＭΩ程度の抵抗Ｒ０１を挿入する。これにより、トランジスタＱ８１、Ｑ７１が、ともにＯＮする状態が発生すると異電位の電源ＶＤＤ、ＶＤＤＱがショートすることにより、大電流が流れる可能性もあるが、このショート電流を抑制することが可能となる。また、所望の場合には、コンデンサＣ０１を付加したＣＲ積分回路を使用してもよい。
【００５５】
この場合は、信号ＯＵＴＨのＶＤＤ（１．８Ｖ）への遷移が１μｓ程度に遅れることもあるが、待機時の漏れ電流の抑制が目的なため問題にはならない。なお、図５に示す出力回路における信号ＯＵＴＨ波形を図２および図３のタイミングチャートにおいて点線ａで示している。また、図５に示す例のように、抵抗Ｒ０１を挿入することにより待機状態への遷移時にＯＵＴＨをＶＤＤＱからＶＤＤに充電する時のピーク電流を抑えられるという他の効果も得られる。
【００５６】
［第４の実施の形態］
図６に示す第４の実施の形態の出力回路は、図４に示す第２の実施の形態の出力に対して、第３の実施の形態と同様に、ＶＤＤを供給するＰＭＯＳトランジスタＱ８２のドレイン端に１００Ｋ〜１ＭΩ程度の抵抗Ｒ０１を挿入した例であり、他の構成部分は、図４に示す例と同じである。
【００５７】
図６に示す構成とすることにより、第３の実施の形態の場合と同様の効果が得られる。すなわち、電源投入時に、ゲートレベル設定用のＮＭＯＳトランジスタＱ７２と、ゲートレベル設定用のＰＭＯＳトランジスタＱ８２のゲートに入力する信号が論理的に確定しない不定のレベルになった場合、異電位の電源ＶＤＤ、ＶＤＤＱがショートすることにより大電流が流れることを抑制できる。
【００５８】
［第５の実施の形態］
図７に示す第５の実施の形態では、図６に示す回路を基本として、これに改良を加えたものであり、以下、その改良点について説明する。
【００５９】
電源ＶＤＤＱのみが先行して立ち上がり電源ＶＤＤが立ち上がっていない状態になった場合に、ＯＵＴＨ接点を電源ＶＤＤＱより充電するために、電源ＶＤＤＱをソースとするＮＭＯＳトランジスタＱ９２のドレイン端をＯＵＴＨ接点に接続し、接点ＯＵＴＬのレベルをＶＳＳに抑えるためにＮＭＯＳトランジスタＱ１０２のドレイン端をＯＵＴＬ接点に接続する。
【００６０】
Ｑ９２およびＱ１０２のゲート端には、ＰＭＯＳトランジスタＱ１１２およびＮＭＯＳトランジスタＱ１３２よりなるインバータＩＮＶ（６）の出力を接続する。ＰＭＯＳトランジスタＱ１１２のソースは電源ＶＤＤＱ、インバータＩＮＶ（６）のゲートには電源ＶＤＤが接続されている。
【００６１】
従って、電源ＶＤＤＱのみが立ち上がっている状態では、インバータＩＮＶ（６）の出力はＶＤＤＱレベルとなりＱ９２、Ｑ１０２がＯＮし、ＯＵＴＨ接点がＶＤＤＱに充電され、ＯＵＴＬ接点はＶＳＳに押さえられる。
【００６２】
また、図６に示すインバータＩＮＶ（４）に改良を加え、ＰＭＯＳトランジスタＱ３２と、ＮＭＯＳトランジスタＱ１４２と、ＮＭＯＳトランジスタＱ４２とを直列に接続したインバータＩＮＶ（５）を設ける。このインバータＩＮＶ（５）内のＰＭＯＳトランジスタＱ３２のソース端は電源ＶＤＤＱに接続され、ドレイン端はＮＭＯＳトランジスタＱ１４２のドレイン端に接続され、ＮＭＯＳトランジスタＱ１４２のソース端はＮＭＯＳトランジスタＱ４２のドレイン端に接続され、ＮＭＯＳトランジスタＱ４２のソース端はＶＳＳに接続される。また、ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ４２のゲート端にはメモリセルからの読み出しデータＯＵＴＬＢが入力され、ＮＭＯＳトランジスタＱ１４２のゲート端は電源ＶＰＰに接続される。そして、ＮＭＯＳトランジスタＱ１４２のソース端によりＯＵＴＬ接点を駆動する。
【００６３】
このインバータＩＮＶ（５）において、電源投入時に電源ＶＤＤが立ち上がっていない場合には、電源ＶＰＰは電源ＶＤＤより生成されるためＱ１４２のゲートはＶＳＳとなりＯＦＦすることで、Ｑ３２によりＯＵＴＬ接点がＶＤＤＱレベルに充電されるのを防ぐことができる。これらにより電源投入時に電源ＶＤＤＱのみが立ち上がっている状態でも出力用ＰＭＯＳトランジスタＱ５１と出力用ＮＭＯＳトランジスタＱ６１はともにＯＮし大電流が発生することを防げる。
【００６４】
電源ＶＤＤ、ＶＤＤＱが正常に立ち上がった後は、Ｑ９２、Ｑ１０２のゲートレベルはＶＳＳとなりＯＦＦするため正常動作を妨げることはない。またＱ１４２のゲートレベルもＶＰＰレベルとなるためＯＵＴＬの信号動作も問題ない。また、図７に示す例では、ＯＵＴＨ、ＯＵＴＬのＶＤＤＱレベルへの遷移はともにゲート端をＶＰＰレベルとするＮＭＯＳトランジスタを介して行われるためＯＵＴＨ、ＯＵＴＬ信号間のタイミングスキューが整合されるという効果もある。
【００６５】
なお、前述の第５のインバータは、ＰＭＯＳトランジスタＱ３２と、ＮＭＯＳトランジスタＱ１４２と、ＮＭＯＳトランジスタＱ４２とで構成されるインバータＩＮＶ（５）が相当する。また、前述の第６のインバータは、ＰＭＯＳトランジスタＱ１１２と、ＮＭＯＳトランジスタＱ１３２とで構成されるインバータＩＮＶ（６）が相当する。また、第５のゲートレベル設定用ＮＭＯＳトランジスタはＮＭＯＳトランジスタＱ１４２が、第６のゲートレベル設定用ＮＭＯＳトランジスタはＮＭＯＳトランジスタＱ９２が、第７のゲートレベル設定用ＮＭＯＳトランジスタはＮＭＯＳトランジスタＱ１０２がそれぞれ相当する。
【００６６】
以上の説明では、出力用ＰＭＯＳトランジスタのゲートレベルを待機時にはＤＲＡＭコア回路部に供給される電源のＶＤＤレベルとする例で説明してきたが、出力回路に供給されるＶＤＤＱレベルよりも高い電圧レベルであれば待機時の漏れ電流抑制の効果が得られるため、電源ＶＤＤより生成される内部電源を使用してもよい。また、出力用ＰＭＯＳトランジスタのゲートレベルをアクティブコマンド、リードコマンドないしプリチャージコマンド（ＰＲＥ）に直接応答して遷移するようにして説明しているが、かならずしも外部コマンドに直接応答して遷移させる必要はなくＤＲＡＭ内部の動作状態（Ａｃｔｉｖｅ）ないしリード状態を示す信号によりに遷移させてもよい。
【００６７】
以上説明したように、本発明においては、出力用ＰＭＯＳトランジスタのゲートレベルを、待機時には、出力回路に供給される電源ＶＤＤＱの電圧レベルよりも高い電圧レベル（ＶＤＤレベル）とすることで待機時の漏れ電流を抑制し、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはＤＲＡＭの状態が動作状態（Ａｃｔｉｖｅ）ないしリード状態に遷移したのに応答してＶＤＤＱレベルに遷移させＶＤＤＱレベルで出力回路を動作させることにより動作時の低消費電流を可能とする効果がある。
【００６８】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置の出力回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えることが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【図２】図１に示す回路の動作を説明するためのタイミングチャートである。
【図３】図１に示す回路の他の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【図５】本発明の第３の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【図６】本発明の第４の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【図７】本発明の第５の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
【図８】ＤＲＡＭを搭載した携帯用システムのブロックダイアグラムを示す図である。
【図９】図８に示す従来のＤＲＡＭの出力回路の回路構成を示す図である。
【図１０】図９示すＤＲＡＭの出力回路の動作を説明するためのタイミングチャートである。
【図１１】出力用トランジスタのゲートを駆動するインバータ部の電源をＶＤＤＱからＶＤＤに変更した回路を示す図である。
【図１２】図１１に示すＤＲＡＭの出力回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００７０】
１・・・携帯用システム、１０・・・ＡＳＩＣチップ、１１・・・ＡＳＩＣ側ドライバ、１２・・・ＡＳＩＣ側レシーバ、２０・・・ＤＲＡＭ、２１・・・ＤＲＡＭコア回路部、２２・・・ＶＰＰＶ昇圧回路、２３・・・ゲートレベル設定信号生成回路、３０・・・データ入出力回路部、３１・・・出力回路、３２・・・入力回路、ＤＱ０〜ＤＱｎ・・・データ線、ＶＤＤＱ・・・出力回路用電源（第１の電源）、ＶＤＤ・・・ＤＲＡＭの内部回路電源（第２電源）、ＶＰＰ・・・昇圧された電源（第３の電源）、Ｑ１１、Ｑ５１、Ｑ３１・・・ＰＭＯＳトランジスタ（Ｌｏｗ  Ｖｔタイプ）、Ｑ２１、Ｑ４１、Ｑ６１・・・ＮＭＯＳトランジスタ、Ｑ７１・・・ＮＭＯＳトランジスタ、Ｑ８１・・・ＰＭＯＳトランジスタ、Ｑ１２、Ｑ３２・・・ＰＭＯＳトランジスタ（Ｌｏｗ  Ｖｔタイプ）、Ｑ２２、Ｑ４２、Ｑ７２・・・ＮＭＯＳトランジスタ、Ｑ８２、Ｑ１１２・・・ＰＭＯＳトランジスタ、Ｑ９２、Ｑ１０２、Ｑ１３２，Ｑ１４２・・・ＮＭＯＳトランジスタ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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