(57)【要約】【課題】電圧結合方式を用いた電力増幅器を提供する。【解決手段】無線通信システム用に使われる電力増幅器の２つの能動素子を、変圧器の１次側を介して互いに連結し、２つの能動素子のいずれかは電力増幅器の電源電圧に連結し、残りのいずれかは電力増幅器の接地に連結し、出力電力は変圧器の２次側から現れるようにすることによって、能動素子のポート同士間で発生する電位差を減らし、電力増幅器の信頼性を改善させることができる構成とした。【選択図】図４
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【特許請求の範囲】
【請求項１】
２つの能動素子を変圧器の１次側を介して連結し、これら２つの能動素子のうちいずれか一つは増幅器の電源電圧に連結し、残りの一つは増幅器の接地に連結し、出力電力は変圧器の２次側を通して現れる、電力増幅器。
【請求項２】
前記接地に連結されている能動素子がＮＭＯＳトランジスタであり、前記電源電圧に連結されている能動素子がＰＭＯＳトランジスタであることを特徴とする、請求項１に記載の電力増幅器。
【請求項３】
前記ＮＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項２に記載の電力増幅器。
【請求項４】
前記ＰＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項２に記載の電力増幅器。
【請求項５】
前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタともカスコード構造を有することを特徴とする、請求項２に記載の電力増幅器。
【請求項６】
前記２つの能動素子に互いに反対の位相を持つ入力信号を供給する信号入力器をさらに備えることを特徴とする、請求項１に記載の電力増幅器。
【請求項７】
請求項６に記載された増幅器を２つ連結してなり、
各増幅器の各接地同士が互いに連結されており、
各増幅器の各電源電圧同士が互いに連結されており、
各増幅器の接地に連結する２つの能動素子の入力信号は互い反対の位相を持ち、各増幅器の電源電圧に連結する２つの能動素子の入力信号は互いに反対の位相を持つように入力信号を供給する信号入力器を備え、
各増幅器を構成している変圧器の２次側が互いに連結されており、各増幅器の出力が変圧器の２次側を介して結合する差動増幅器。
【請求項８】
前記差動構造を持つ増幅器にこれと同じ構造の差動構造を持つ増幅器を複数個連結するものの、前記増幅器に含まれた変圧器の２次側を介して互いに連結したことを特徴とする、請求項７に記載の差動増幅器。
【請求項９】
前記接地に連結される２つの能動素子ともＮＭＯＳトランジスタで構成され、前記電源電圧に連結される２つの能動素子がいずれもＰＭＯＳトランジスタで構成されることを特徴とする、請求項７に記載の差動増幅器。
【請求項１０】
前記差動構造を形成するためのＰＭＯＳトランジスタ対をなしている２つのＰＭＯＳトランジスタのゲートがそれぞれ異なるＰＭＯＳトランジスタのドレインに連結されることを特徴とする、請求項９に記載の差動増幅器。
【請求項１１】
前記差動構造を形成するためのＰＭＯＳトランジスタ対をなしている２つのＰＭＯＳトランジスタのゲートがそれぞれ、変圧器の１次側を介して連結されているＮＭＯＳトランジスタのドレインと連結されることを特徴とする、請求項９に記載の差動増幅器。
【請求項１２】
前記差動構造を形成するためのＮＭＯＳトランジスタ対をなしている二つのＮＭＯＳトランジスタのゲートがそれぞれ異なるＮＭＯＳトランジスタのドレインに連結されることを特徴とする、請求項９に記載の差動増幅器。
【請求項１３】
前記接地に連結されたＮＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項９に記載の差動増幅器。
【請求項１４】
前記電源電圧に連結されたＰＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項９に記載の差動増幅器。
【請求項１５】
前記接地に連結されたＮＭＯＳトランジスタ及び前記電源電圧に連結されたＰＭＯＳトランジスタともカスコード構造を有することを特徴とする、請求項９に記載の差動増幅器。
【請求項１６】
請求項１に記載された増幅器を複数個用いてなる、分布型（Ｄｉｓｔｒｉｂｕｔｅｄ）または循環型構造（Ｃｉｒｃｕｌａｒ  ｇｅｏｍｅｔｒｙ）の増幅器であって、
ａ）それぞれの増幅器が変圧器の２次側を介して互いに連結され、
ｂ）任意の増幅器の能動素子に連結されている接地は、隣接した増幅器の能動素子に連結されている接地と互いに連結され、
ｃ）任意の増幅器の能動素子に連結されている電源電圧は、隣接した増幅器の能動素子に連結されている電源電圧と互いに連結されていることを特徴とする増幅器。
【請求項１７】
隣接する前記能動素子に互いに反対の位相を持つ入力信号を供給する信号入力器をさらに備えることを特徴とする、請求項１６に記載の増幅器。
【請求項１８】
前記接地に連結されている能動素子はＮＭＯＳトランジスタで構成され、前記電源電圧に連結されている能動素子はＰＭＯＳトランジスタで構成されたことを特徴とする、請求項１６に記載の増幅器。
【請求項１９】
前記ＮＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項１８に記載の増幅器。
【請求項２０】
前記ＰＭＯＳトランジスタがカスコード構造を有することを特徴とする、請求項１８に記載の増幅器。
【請求項２１】
前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタともカスコード構造を有することを特徴とする、請求項１８に記載の増幅器。
【請求項２２】
隣接する前記能動素子に互いに反対の位相を持つ入力信号を供給する信号入力器をさらに備えることを特徴とする、請求項１８に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧結合方式を用いた電力増幅器に係り、より詳細には、無線通信システムなどに用いられる電力増幅器の２つの能動素子を変圧器の１次側を介して互いに連結し、２つの能動素子のいずれか一つは電力増幅器の電源電圧に連結し、残りの一つは電力増幅器の接地に連結し、出力電力は変圧器の２次側を通して現れるようにすることによって、能動素子のポート間で発生する電位差を減らし、電力増幅器の信頼性を改善できるようにした電力増幅器に関する。
【背景技術】
【０００２】
一般に、無線通信システム用電力増幅器の出力電力の大きさは、数式１のように電源電圧の自乗に比例し、負荷抵抗値に反比例する。したがって、高い出力電力を得るための方法には、負荷抵抗値を減少させることが含まれる。しかし、このような方法では、高周波電力増幅器の出力整合回路を構成しにくくなる。また、もし負荷抵抗値が減少する場合、電力増幅器の効率を表す数式２からわかるように、電力増幅器の全体効率が劣化するという欠点がある。数式１でＶＤＤは電力増幅器の電源電圧を表し、Ｒｌｏａｄは電力増幅器の負荷抵抗値を表す。数式２でＲｏｎは電力素子のオン（ｏｎ）抵抗値を表す。
【０００３】
【数１】
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【０００４】
【数２】
2008011526.tif 000004
【０００５】
したがって、高い出力電力を出すには電源電圧を増加させることが効率的である。ところが、近年、より高い動作周波数を持つ高周波回路に対する需要が増加しつつある傾向に伴い、最も多く使用されている半導体素子のＣＭＯＳトランジスタは持続的な工程技術の発達を重ね、サブマイクロン（ｓｕｂ-ｍｉｃｒｏｎ）のチャネル長を持つことになった。このような工程技術の発達によるチャネル長の減少は、能動素子の降伏電圧を低くする主な原因となる。一般に、携帯電話の電源電圧は３．３Ｖであるが、図１に示すような一般的な電力増幅器で用いられたＮＭＯＳトランジスタ２００のドレインＤにおける最高電圧は、電源電圧の略３倍に達することになる。もしＣＭＯＳトランジスタトランジスタ０．１８μｍ工程を用いたＮＭＯＳトランジスタを考慮してみる時、降伏電圧は略５Ｖであるから、図１に示す一般的な電力増幅器は、電源電圧３．３Ｖ条件の下では使用が不可能である。
【０００６】
これを解決するための従来技術には、図２に示すようなカスコード（Ｃａｓｃｏｄｅ）構造がある。かかるカスコード構造は、非常に一般的な構造であり、［Ｋ．Ｃｈｏｉ，Ｄ．Ｊ．Ａｌｌｓｔｏｔ，ａｎｄ  Ｋｒｉｓｈｎａｍｕｒｔｈｙ“Ａ  ９００  ＭＨｚ  ＧＳＭ  ＰＡ  ｉｎ  ２５０ｎｍ  ＣＭＯＳ  ｗｉｔｈ  Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ  Ｐｒｏｔｅｃｔｉｏｎ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｃｏｎｄｕｃｔｉｏｎ  Ａｎｇｌｅ”  ＩＥＥＥ  ＲＦＩＣ  Ｓｙｍｐｏｓｉｕｍ，ｐｐ．３６９−３７２，Ｊｕｎｅ  ２００４］の報告書でも発表された。図２に示すように、２個の第１ＮＭＯＳトランジスタ２０１と第２ＮＭＯＳトランジスタ２０２を連結すると、第１ＮＭＯＳトランジスタ２０１のドレインＤ１で略１０Ｖの最高電圧条件になっても、これは第１ＮＭＯＳトランジスタ２０１と第２ＮＭＯＳトランジスタ２０２にそれぞれ５Ｖずつ分けられるため、それぞれの素子は降伏電圧に到達せず、電力増幅器は正常動作可能になる。このような方法では、第２ＮＭＯＳトランジスタ２０２が入力信号を増幅する役割を担い、第１ＮＭＯＳトランジスタ２０１は高いドレイン電圧に耐えうるようにする役割を担う。しかし、第１ＮＭＯＳトランジスタ２０１のオン（ｏｎ）抵抗値が第２ＮＭＯＳトランジスタ２０２のオン（ｏｎ）抵抗値に加えられ、数式２に示すように電力増幅器の全体効率を低下させる原因となる。一方、極端の場合、携帯電話のバッテリーは完全充電直後に４．２Ｖまで電源電圧が増加するが、この場合、図２の電力増幅器も高いドレイン電圧に耐えられず、素子の破壊または電力増幅器全体の信頼性低下という問題が生じてしまう。
【０００７】
このような素子破壊の問題を解決するために、図３に示す従来技術を導入することができる。すなわち、図３は、３個のＮＭＯＳトランジスタを連結する構造を用いた従来技術の電力増幅器の概略構成図である。しかし、このような構造でも同様に、能動素子であるＮＭＯＳトランジスタ２０３，２０４，２０５を直列に連結することから生じるオン（ｏｎ）抵抗値の増加によって電力増幅器全体の効率が低下するという問題点があった。
【０００８】
そこで、高い電源電圧条件下で高い効率を持ちながら正常動作できる電力増幅器が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記の問題点を解決するためのもので、その目的は、能動素子のポート間で発生する電位差を減らすことによって信頼性が改善された電力増幅器を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明は、２つの能動素子を変圧器の１次側を介して連結し、これら２つの能動素子のうちいずれか一つは増幅器の電源電圧に連結し、残りの一つは増幅器の接地に連結し、出力電力は変圧器の２次側を通して現れる電力増幅器とした。
【００１１】
本発明において、接地に連結されている能動素子がＮＭＯＳトランジスタであり、電源電圧に連結されている能動素子がＰＭＯＳトランジスタであることを特徴とする。
【００１２】
本発明において、ＮＭＯＳトランジスタがカスコード構造を有することを特徴とする。
【００１３】
本発明において、ＰＭＯＳトランジスタがカスコード構造を有することを特徴とする。
【００１４】
本発明において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタともカスコード構造を有することを特徴とする。
【００１５】
本発明において、２つの能動素子の入力信号は、互いに反対の位相を持つことを特徴とする。
【００１６】
本発明の差動増幅器は、各増幅器の各接地同士が互いに連結されており、各増幅器の各電源電圧同士が互いに連結されている増幅器構造であって、各増幅器の接地に連結する２つの能動素子の入力信号は互いに反対の位相を持ち、各増幅器の電源電圧に連結する２つの能動素子の入力信号は互いに反対の位相を持ち、各増幅器を構成している変圧器の２次側が互いに連結されており、各増幅器の出力が変圧器の２次側を介して結合することを特徴とする。
【００１７】
本発明において、複数個の差動増幅器を、変圧器の２次側を介して互いに連結したことを特徴とする。
【００１８】
本発明において、増幅器を構成している能動素子のうち、接地に連結される能動素子はＮＭＯＳトランジスタで構成され、電源電圧に連結される能動素子はＰＭＯＳトランジスタで構成されることを特徴とする。
【００１９】
上記本発明の差動構造の増幅器において、差動構造を形成するためのＰＭＯＳトランジスタ対をなしている２つのＰＭＯＳトランジスタのゲートがそれぞれ異なるＰＭＯＳトランジスタのドレインに連結されることを特徴とする。
【００２０】
上記本発明の差動構造の増幅器において、差動構造を形成するためのＰＭＯＳトランジスタ対をなしている２つのＰＭＯＳトランジスタのゲートがそれぞれ、変圧器の１次側を介して連結されているＮＭＯＳトランジスタのドレインと連結されることを特徴とする。
【００２１】
上記本発明の差動構造の増幅器において、差動構造を形成するためのＮＭＯＳトランジスタ対をなしている二つのＮＭＯＳトランジスタのゲートがそれぞれ異なるＮＭＯＳトランジスタのドレインに連結されることを特徴とする。
【００２２】
本発明は、電力増幅器を複数個用いてなる、分布型（Ｄｉｓｔｒｉｂｕｔｅｄ）または循環型構造（Ｃｉｒｃｕｌａｒ  ｇｅｏｍｅｔｒｙ）の増幅器であって、ａ）それぞれの増幅器が変圧器の２次側を介して互いに連結され、ｂ）任意の増幅器の能動素子に連結されている接地は、隣接した増幅器の能動素子に連結されている接地と互いに連結され、ｃ）任意の増幅器の能動素子に連結されている電源電圧は、隣接した増幅器の能動素子に連結されている電源電圧と互いに連結されていることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、能動素子のポート間で発生する電位差を低減できるため、電力増幅器の信頼性を改善させることが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施例を、添付の図面を参照しつつ説明する。ただし、下記の実施例は本発明の権利範囲を限定するものではなく、本発明を例示するために提示されたもので、当分野における通常の知識を持つ者にとっては本発明の技術的思想内で様々な変形実施が可能である。
【００２５】
図４は、本発明の実施例による電力増幅器を示す構成図で、特に、図４の（ａ）は、変圧器を用いた場合を示し、図４の（ｂ）は、伝送線変圧器を用いた場合を示している。図４の（ａ）に示すように、電力増幅器４００は、ＰＭＯＳトランジスタ４１０、ＮＭＯＳトランジスタ４２０及び変圧器４３０を含む。ＰＭＯＳトランジスタ４１０のドレインＤ４１とＮＭＯＳトランジスタ４２０のドレインＤ４２との間に変圧器４３０の１次側４３２が位置し、この１次側４３２に２次側４３４が対面している。ＰＭＯＳトランジスタ４１０のソースＳ４１は電源電圧に連結され、ＮＭＯＳトランジスタ４２０のソースＳ４２は接地に連結されている。この場合、ＰＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４２０のゲートに信号入力器（図示せず）によって１８０°の位相差を持つ差動信号が印加されると、ＮＭＯＳトランジスタ４２０とＰＭＯＳトランジスタ４１０が同時にオンまたはオフされる。もしＮＭＯＳトランジスタ４２０とＰＭＯＳトランジスタ４１０が同時にオンされると、電源電圧と接地は互いに寄生インダクタンス成分が存在する変圧器４３０の１次側４３２を通して連結される。この時、電源電圧と接地間の電位差によって変圧器４３０の１次側４３２には電流が流れるようになり、この過程で変圧器４３０の１次側４３２には磁気エネルギー（ｍａｇｎｅｔｉｃ  ｅｎｅｒｇｙ）が蓄積される。以後、ＮＭＯＳトランジスタ４２０とＰＭＯＳトランジスタ４１０が同時にオフされると、変圧器４３０の１次側４３２に保存されていた磁気エネルギーは、図４の２つのキャパシタ４０１，４０２で電気エネルギー（ｅｌｅｃｔｒｉｃ  ｅｎｅｒｇｙ）に変換されて出力電力として現れる。図４の２つのキャパシタ４０１及び４０２は、ＮＭＯＳトランジスタ４２０とＰＭＯＳトランジスタ４１０の寄生キャパシタンスと追加的なキャパシタによって具現可能である。
【００２６】
この時、変圧器４３０の１次側４３２に保存されていた磁気エネルギーは、図４の２つのキャパシタ４０１，４０２にそれぞれ分けられて電気エネルギーに変換されるため、それぞれのＮＭＯＳトランジスタ４２０とＰＭＯＳトランジスタ４１０のドレインとソース間の電位差は、従来技術に比べて減少する。従来技術による電力増幅器で用いられるＮＭＯＳトランジスタのドレイン−ソース電位差は、電源電圧の最高３倍まで上昇するが、本発明によるドレイン−ソース電位差は、電源電圧の最高略１．５倍となる。したがって、本発明による電力増幅器構造は、従来技術に比べて能動素子に加えられる電位差が減少し、回路の信頼性を高めることができるという利点がある。
【００２７】
図４では接地に連結されている能動素子をＮＭＯＳトランジスタ４２０とし、電源電圧に連結されている能動素子をＰＭＯＳトランジスタ４１０とした。この場合、ＮＭＯＳトランジスタ４２０及び／またはＰＭＯＳトランジスタ４１０がカスコード（Ｃａｓｃｏｄｅ）構造を持つことも好ましい。
【００２８】
図４の（ｂ）は、図４の（ａ）の変圧器を、高周波回路で主として使用する伝送線変圧器４５０に代えた場合である。図４の（ｂ）のように伝送線変圧器４５０を用いると、数ＧＨｚ帯域の動作領域を持ち、数ワット（Ｗ）の出力電力を出すのに好適な電力増幅器を具現することができる。図４の（ｂ）では、伝送線変圧器４５０以外の構成要素は、図４の（ａ）と同一なので参照番号を省略した。
【００２９】
また、本発明による電力増幅器の一例を示す図４で、ＲＦ電力は、ＮＭＯＳトランジスタのドレインだけでなく、ＰＭＯＳトランジスタのドレインでも生成される。これは、従来技術の一つであるカスコード構造で２つの能動素子のうちいずれか一つのみでＲＦ電力が生成されることとは異なる。このような特徴を図５に示す。図５は、本発明の実施例による電力増幅器の動作を説明するための図で、図５の（ａ）は、図４の（ｂ）に示す電力増幅器において便宜上トランジスタに並列に連結されるキャパシタを省いた図である。図５の（ｂ）では、ＰＭＯＳトランジスタ４１０及びＮＭＯＳトランジスタ４２０の入力波形ＶＧＰ，ＶＧＮとそれによるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインにおける波形ＶＤＰ，ＶＤＮをそれぞれ示している。したがって、本発明による電力増幅器では、ＰＭＯＳトランジスタドレイン電圧ＶＤＰとＮＭＯＳトランジスタドレイン電圧ＶＤＮの差が変圧器の１次側４５２の両端に現れ、これと同じ電圧の差が変圧器の２次側４５４にもそのまま現れる。また、１次側４５２に流れる電流は、相互誘導起電力によって変圧器４５０の２次側４５４に電流を誘導するようになる。このような方式で２つの能動素子で発生した電力が、変圧器４５０を介して出力電力として現れる。
【００３０】
このような変圧器の基本的な動作原理を、図６で伝送線変圧器で示す。図６で、結合係数は１と仮定した。この場合、変圧器の２次側に流れる電流の大きさは、変圧器の１次側に流れる電流の量と同一であり、方向は反対である。変圧器の１次側両端の電位差は、変圧器の２次側にそのまま現れる。
【００３１】
一方、一般のＣＭＯＳトランジスタ工程技術は、化合物半導体素子製造工程技術とは違い、ビア（Ｖｉａ）工程を提供しない。したがって、ＣＭＯＳトランジスタに高周波回路を設計及びレイアウトする時は、回路内で接地を具現する際に発生する寄生インダクタンス、キャパシタンスそして抵抗成分によって回路特性が劣化する。これを解決するために一般的に差動構造の高周波回路が広く使用されている。差動構造の高周波回路は、回路内部で仮想接地の具現が容易であり、同相構造の高周波回路に比べて、回路特性の劣化を効率的に防止できる。図７では、本発明による電力増幅器構造を差動増幅器構造としている。具体的に、図７の（ａ）は、差動増幅器構造の全体回路図であり、図７の（ｂ）は、図７の（ａ）に示す差動増幅器の動作に対する理解を容易にするための概略回路図である。図７の（ａ）を参照すると、図５の（ａ）に示すような電力増幅器で負荷抵抗を除外した第１電力増幅器４００ａと第２電力増幅器４００ｂを連結して差動増幅器構造としたことがわかる。具体的には、第１電力増幅器４００ａと第２電力増幅器４００ｂの接地同士、そして電源電圧同士がそれぞれ連結されている。また、第１電力増幅器４００ａに含まれた伝送線変圧器の２次側４５４ａと第２電力増幅器４００ｂに含まれた伝送線変圧器の２次側４５４ｂが互いに連結されており、各増幅器の出力が変圧器の２次側を介して結合される。図７の（ａ）に示す差動増幅器を作動するにおいて、接地に連結される二つの能動素子である第１ＰＭＯＳトランジスタ４１０ａと第２ＰＭＯＳトランジスタ４１０ｂには、互いに反対の位相を持つ入力信号が信号入力器（図示せず）によって供給され、同様に電源電圧に連結される二つの能動素子である第１ＮＭＯＳトランジスタ４２０ａと第２ＮＭＯＳトランジスタ４２０ｂにも互いに反対の位相を持つ入力信号が信号入力器（図示せず）によって供給される。
【００３２】
図７の（ｂ）において、それぞれの１：１変圧器の１次側４５２ａ，４５２ｂのそれぞれの両端には（＋Ｖ）−（−Ｖ）＝２Ｖの電圧差が存在する。このような２Ｖの電圧差は２次側にもそのまま現れるが、２つの１：１変圧器がカスケード（ｃａｓｃａｄｅ）で互いに連結されているため、それぞれの変圧器の１次側に発生した電圧差が重畳して現れる。したがって、図７の（ｂ）で、変圧器の２次側４５４ａ，４５４ｂ両端には４Ｖの電圧差が現れる。また、１：１変圧器がカスケードで連結されている構造であるから、２次側４５４ａ，４５４ｂに流れる電流の量は、１次側の電流の量と同一である。すなわち、図７の（ｂ）で２つの１次側電流と電圧との積で表現される入力電力は、２次側では電圧の重畳によって入力電力と同じ大きさの出力電力が現れるようになる。これと同じ手法を本発明による電力増幅器構造に適用するために、図７の（ａ）の回路では、差動増幅器構造で本発明による電力増幅器を構成し、１対のＮＭＯＳトランジスタ（４２０ａ，４２０ｂ）と１対のＰＭＯＳトランジスタ４１０ａ，４１０ｂのうち、一つのＮＭＯＳトランジスタと一つのＰＭＯＳトランジスタはそれぞれ対をなし、すなわち、第１ＮＭＯＳトランジスタ４２０ａと第１ＰＭＯＳトランジスタ４１０ａが対をなし、第２ＮＭＯＳトランジスタ４２０ｂと第２ＰＭＯＳトランジスタ４１０ｂが対をなして１：１変圧器の１次側４５２ａ，４５２ｂを介してそれぞれ互いに連結され、２つの１:１変圧器は２次側を介して互いに連結されることによって、図７の（ｂ）のような電圧結合方式による電力増幅器を構成できるわけである。
【００３３】
このような原理を拡張してより大きい出力電力を得るためには、上記図７の（ａ）に示すような差動増幅器を複数個継続してカスケード（ｃａｓｃａｄｅ）形態に連結して使用することができる。このような方法で出力電力を高めた電力増幅器を、図８に示す。図８を参照すると、図７の（ａ）に示すような差動増幅器７００ａ，７００ｂが互いに連結されるとともに、各差動増幅器の内部では勿論、互いに他の差動増幅器においても変圧器の２次側を介して連結されていることがわかる。図８では、２つの差動増幅器７００ａ，７００ｂを例に挙げたが、２つ以上の差動増幅器を使用しても良い。
【００３４】
一方、電力増幅器は電力増幅器を駆動するための駆動増幅器を必要とすることが一般的である。本発明による電力増幅器は、前段の駆動増幅器が、本発明による電力増幅器で能動素子としてＰＭＯＳトランジスタとＮＭＯＳトランジスタを使用する場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを駆動させうる出力電力を持たなければならない。一般にＰＭＯＳトランジスタはＮＭＯＳトランジスタに比べてチャネル抵抗が大きいため、ＮＭＯＳトランジスタと同じオン（ｏｎ）抵抗成分を持つためにはＮＭＯＳトランジスタよりも大きい大きさのＰＭＯＳトランジスタが必要である。これはＰＭＯＳトランジスタのゲート−ソース間の寄生キャパシタンスの増加につながり、駆動増幅段から充分な出力電力が提供される場合にのみＰＭＯＳトランジスタを動作させることができる。しかし、もしモード注入（Ｉｎｊｅｃｔｉｏｎ  ｌｏｃｋｉｎｇ）方法を利用すると、比較的小さい駆動増幅器の出力電力を用いて本発明による電力増幅器を駆動できる。これらの例を図９に示す。図９の（ａ）は、差動構造の２つのＰＭＯＳトランジスタのゲートをそれぞれ異なるＰＭＯＳトランジスタのドレインに連結することによってモード注入方式を使用した例を示す構成図である。図９の（ａ）を参照すると、図７の（ａ）に示す差動増幅構造において、第１ＰＭＯＳトランジスタ４１０ａのゲートが第２ＰＭＯＳトランジスタ４１０ｂのドレインに、第２ＰＭＯＳトランジスタ４１０ｂのゲートが第１ＰＭＯＳトランジスタ４１０ａのドレインにそれぞれ互いに連結されていることがわかる。このような連結方式によって、変圧器の１次側に互いに連結されているＮＭＯＳトランジスタとＰＭＯＳトランジスタ、すなわち、第１ＮＭＯＳトランジスタ４２０ａと第１ＰＭＯＳトランジスタ４１０ａのそれぞれのゲートと、第２ＮＭＯＳトランジスタ４２０ｂと第２ＰＭＯＳトランジスタ４１０ｂのそれぞれのゲートには、互いに反対の位相を持つ信号が印加される。このとき、駆動増幅器（図示せず）はＮＭＯＳトランジスタのみを駆動するため、駆動増幅器の出力電力はＮＭＯＳトランジスタだけでなくＰＭＯＳトランジスタも駆動しなければならない場合に比べて低い値を持つことができる。なお、このような連結方式では、ＰＭＯＳトランジスタのゲート−ソース寄生キャパシタンスを、本発明による電力増幅器の整合回路の一部として活用可能である。図９の（ａ）ではＰＭＯＳトランジスタについてのみ説明したが、同じ方式で、上記差動構造を形成するためのＮＭＯＳトランジスタ対をなしている２つのＮＭＯＳトランジスタのゲートがそれぞれ異なるＮＭＯＳトランジスタのドレインに連結されるようにする増幅器（図示せず）を構成しても良い。
【００３５】
図９の（ｂ）では他の方式のモード注入を用いた本発明による電力増幅器構造を示している。それぞれのＰＭＯＳトランジスタのゲートは、そのＰＭＯＳトランジスタと変圧器の１次側を介して連結されたＮＭＯＳトランジスタのドレインに連結してモード注入技術を利用することができる。すなわち、第１ＰＭＯＳトランジスタ４１０ａのゲートは、第１ＰＭＯＳトランジスタ４１０ａと変圧器の１次側４５２ａを介して連結された第１ＮＭＯＳトランジスタ４２０ａのドレインに連結され、第２ＰＭＯＳトランジスタ４１０ｂのゲートは、第２ＰＭＯＳトランジスタ４１０ｂと変圧器の１次側４５２ｂを介して連結された第２ＮＭＯＳトランジスタ４２０ｂのドレインに連結される。図９の（ｂ）に示す増幅器も図９の（ａ）に示す増幅器と同様に、駆動増幅器（図示せず）はＮＭＯＳトランジスタのみを駆動すればいいから、駆動増幅器に要求される出力電力の大きさを減少させることができる。図９の（ｂ）の電力増幅器構造において変圧器の１次側に互いに連結されているＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれのゲートには、互いに反対の位相を持つ信号が印加される。このようなモード注入技術は、図８に示す回路構造でも容易に適用可能である。
【００３６】
図９の（ｂ）ではＰＭＯＳトランジスタについてのみ説明したが、同じ方式で、上記差動構造を形成するためのＮＭＯＳトランジスタ対をなしている２つのＮＭＯＳトランジスタのゲートがそれぞれ変圧器の１次側を介して連結されているＰＭＯＳトランジスタのドレインに連結されるようにする増幅器（図示せず）を構成しても良い。
【００３７】
もし、より高い電源電圧を用いる電力増幅器を設計しなければならない場合には、図１０に示す本発明による電力増幅器構造を使用することができる。この場合、図１０の（ａ）、（ｂ）及び（ｃ）に示すように、ＮＭＯＳトランジスタ及び／またはＰＭＯＳトランジスタをカスコード構造で積み重ねて使用することができる。この場合、従来技術のカスコード構造を本発明による電力増幅器に適用することによって、より高い電源電圧を使用する電力増幅器にも使用可能になる。
【００３８】
図１１には、本発明による増幅器の他の実施例を示す。図１１の（ｂ）は、図１１の（ａ）に示す本発明の増幅器構造を４個使って構成した循環型構造（Ｃｉｒｃｕｌａｒ  ｇｅｏｍｅｔｒｙ）の増幅器を示す図である。図１１の（ｂ）を参照すると、図１１の（ａ）のような単位増幅器１１０１を４つそれぞれの変圧器の２次側を介して互いに連結していることがわかる。また、各増幅器のＮＭＯＳトランジスタは、隣接した増幅器のＮＭＯＳトランジスタと互いに接地を共有している。また、各増幅器のＰＭＯＳトランジスタは、隣接した増幅器のＰＭＯＳトランジスタと互いに電源電圧を共有している。この時、隣接した能動素子の入力を互いに反対の位相にすると、図１１の（ｂ）が差動増幅器構造となり、各増幅器で発生した出力電力は、変圧器の２次側で互いに結合する形態となる。
【図面の簡単な説明】
【００３９】
【図１】従来技術の一例による電力増幅器を示す概略構成図で、１個のＮＭＯＳトランジスタを用いた電力増幅器である。
【図２】従来技術の他の例による電力増幅器を示す概略構成図で、２個のＮＭＯＳトランジスタを用いてカスコード（Ｃａｓｃｏｄｅ）構造をなした電力増幅器である。
【図３】従来技術のさらに他の例による電力増幅器を示す概略構成図で、３個のＮＭＯＳトランジスタを連結した構造を用いた電力増幅器である。
【図４】本発明の実施例による変圧器を用いた電力増幅器を示す構成図である。
【図５】本発明の実施例による電力増幅器の動作を説明するためのもので、電力増幅器の各地点における電圧波形を示す図である。
【図６】一般の伝送線変圧器の動作原理を説明するための図である。
【図７】本発明の他の実施例による差動増幅構造が適用された電力増幅器を示す図である。
【図８】出力電力を高めるための本発明の他の実施例による電力増幅器を示す構成図である。
【図９】モード注入（ｉｎｊｅｃｔｉｏｎ  ｌｏｃｋｉｎｇ）手法が適用された本発明のさらに他の実施例による電力増幅器を示す構成図である。
【図１０】カスコード手法が適用された本発明のさらに他の実施例による電力増幅器を示す構成図である。
【図１１】本発明のさらに他の実施例による循環型構造の差動増幅器を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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