(57)【要約】      （修正有）【課題】トランジスタ及び容量を含む半導体記憶装置における高集積化を図るとともに製造歩留りの向上を図った半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板１に形成されたトランジスタＴｍを覆う第１の層間絶縁膜６に形成されてトランジスタＴｍに電気接続されたセルコンタクト９と、第２及び第３の層間絶縁膜１０，１７に形成されてセルコンタクト９に電気接続されたビットコンタクト１２と、第３の層間絶縁膜１７上の第４の層間絶縁膜２２内に形成された容量２７とを備えており、セルコンタクト９を構成するコンタクトホール１８ｍ内に容量２７の一部を構成する容量絶縁膜２５と上部電極２６が延在されている。容量面積が増大できるので層間絶縁膜２２の膜厚を低減し、コンタクトの深さを低減し、高集積化が可能になり、製造歩留りが向上する。【選択図】図１３
2008072132.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトランジスタと、前記トランジスタの上層に形成されて前記トランジスタに電気接続される容量とを備える半導体記憶装置において、前記容量は前記トランジスタと前記容量とを接続するためのコンタクトホール内に延在されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板に形成されたトランジスタと、前記トランジスタの上層に形成されて前記トランジスタに電気接続される容量とを備える半導体記憶装置において、前記トランジスタを覆う第１の層間絶縁膜に形成され、前記トランジスタに電気接続されたセルコンタクトと、前記第１の層間絶縁膜上の第２の層間絶縁膜に形成されて前記セルコンタクトに電気接続するビットコンタクトと、前記第２の層間絶縁膜上に形成されて前記ビットコンタクトに接続されるビット線と、前記ビット線を覆う第３の層間絶縁膜上に形成された第４の層間絶縁膜に設けられた凹部内に形成された容量とを備え、前記容量と前記セルコンタクトとの間に存在する前記第３及び第２の層間絶縁膜を通して設けられたコンタクト用ホール内に前記容量の一部が延在され、この延在された部分が前記セルコンタクトに電気接続されていることを特徴とする半導体記憶装置。
【請求項３】
前記第４の層間絶縁膜内に設けられた凹部と前記第３及び第２の層間絶縁膜を通して設けられたコンタクト用ホールとが連通状態に形成されており、これら凹部とコンタクト用ホールの内面に沿って下部電極、容量絶縁膜、上部電極が積層されて前記容量が構成され、前記下部電極が前記セルコンタクトに電気接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記容量を覆う第５の層間絶縁膜と、前記第５の層間絶縁膜上に形成されたメタル配線と、前記第５から第２の層間絶縁膜にわたって形成されたメタルコンタクトにより前記メタル配線と前記セルコンタクトとを電気接続していることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
半導体基板にトランジスタを形成する工程と、前記トランジスタを覆う多層の層間絶縁膜を順次形成する工程と、上層の層間絶縁膜には容量を形成するための大径の凹部を形成し、下層の層間絶縁膜には前記凹部の底面から前記トランジスタにわたって小径の凹部を形成する工程と、前記大径の凹部と小径の凹部の表面に下部電極、容量絶縁膜、上部電極を順次形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板にトランジスタを形成する工程と、前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に前記トランジスタに電気接続されるセルコンタクトを形成する工程と、前記第１の層間絶縁膜上に前記セルコンタクトを覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記セルコンタクトに電気接続されるビットコンタクトを形成する工程と、前記第２の層間絶縁膜上に前記ビットコンタクトに電気接続されるビット線を形成する工程と、前記ビット線を覆う第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上にエッチングストッパ膜を形成し、後記する容量と前記セルコンタクトとを電気接続する箇所に開口窓を形成する工程と、前記エッチングストッパ膜上に前記第３の層間絶縁膜と同質の第４の層間絶縁膜を形成する工程と、前記開口窓を含む領域の前記第４の層間絶縁膜に容量を形成するための凹部をエッチング形成するとともに前記開口窓を通して前記第３及び第２の層間絶縁膜に前記セルコンタクトにつながるコンタクト用ホールを開口する工程と、前記凹部及びコンタクト用ホールの内面にわたって下部電極、容量絶縁膜、上部電極を順次形成して容量を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記容量を覆う第５の層間絶縁膜を形成する工程と、前記第５から第２の層間絶縁膜にわたって前記セルコンタクトに至るメタルコンタクトを形成する工程と、前記第５の層間絶縁膜上に前記メタルコンタクトに電気接続されるメタル配線を形成する工程とを含むことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記セルコンタクト、前記ビットコンタクト、前記メタルコンタクトまたは前記容量コンタクトは前記各層間絶縁膜に設けたコンタクト用ホール内に金属を埋設する厚みに前記層間絶縁膜上に金属を成長する工程と、前記層間絶縁膜の表面を平坦に研磨して前記金属を前記コンタクト用ホール内に埋設する工程を含むことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭ、特に周辺回路とＤＲＡＭが一体的に構成された半導体装置に適用して好適な半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
周辺回路とＤＲＡＭが一つの半導体基板上に一体的に構成されている半導体記憶装置、特にＤＲＡＭの容量をビット線よりも上層に配設したＣＯＢ（Capacitor On Bitline）では、周辺回路における素子とメタル配線とを電気接続するコンタクト抵抗が問題になる。従来、この種の半導体記憶装置は、図１８に概略の断面図を示すように、シリコン基板１０１のメモリセル領域にＤＲＡＭのメモリセル用トランジスタＴｍを、周辺回路（ロジック回路）領域に周辺回路用トランジスタＴｓをそれぞれ形成した後、メモリセル領域の層間絶縁膜１０６上にビット線１１５を形成し、さらにその上の層間絶縁膜１１０，１２２を設け、この層間絶縁膜１２２に設けた凹部内に下部電極１２４、容量絶縁膜１２５、上部電極１２６からなる電荷蓄積用の容量１２７を形成する。そして、ビット線１１５はコンタクト１１２を介してメモリセル用トランジスタＴｍに電気接続し、容量１２７はコンタクト１１９によりメモリセル用トランジスタＴｍに電気接続する。そして容量１２７を層間絶縁膜１２８で覆った上で、周辺回路領域にメタル配線１３１を形成し、コンタクト１３０により周辺回路用トランジスタＴｓに電気接続する。しかしながらこの半導体記憶装置は、周辺回路領域においてはビット線１１５や容量１２７を覆う層間絶縁膜の全体の膜厚が大きく、この厚い膜厚の層間絶縁膜を通して周辺回路用トランジスタＴｓにまで達する深いコンタクト１３０を形成しなければならず、層間絶縁膜にコンタクト用のホールを開口することが難しく、コンタクトの製造が困難になる。
【０００３】
一方、従来の改善された半導体装置では、図１９に概略の断面図を示すように、メモリセル用トランジスタＴｍと周辺回路用トランジスタＴｓを形成したメモリセル領域及び周辺回路領域のそれぞれにおいて、ビット線１１５よりも下層の層間絶縁膜１０６にコンタクト（セルコンタクトと称する）１０９を形成しておき、このセルコンタクト１０９を各領域の各トランジスタＴｍ，Ｔｓに電気接続する構成がとられている。そして、メモリセル領域ではセルコンタクト１０９に対してビット線１１５を接続し、またセルコンタクト１０６に対してその上層の層間絶縁膜１１０に設けたコンタクト（容量コンタクトと称する）１１９を介して容量１２７を電気接続する。また、周辺回路では容量１２７よりも上層の層間絶縁膜１２８上のメタル配線１３１をコンタクト（メタルコンタクトと称する）１３０Ａによりセルコンタクト１０９に対して電気接続する。これにより、メタルコンタクト１３０Ａは層間絶縁膜１２８，１２２，１１０に対してのみコンタクト用ホールを開口すればよく、図１８の半導体記憶装置に比較してコンタクト用ホールの深さを低減し、コンタクトの製造が容易になる。例えば、特許文献１の技術がある。
【特許文献１】特開２００１−６８６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この改善された半導体装置では、セルコンタクト１０９の上端部が層間絶縁膜１０６の表面に露呈されることになるため、この層間絶縁膜１０６の上面にビット線１１５を形成するときに、その際のフォトリソグラフィ技術でのビット線１１５の位置ずれにより、図１９にＸで示すようにビット線１１５の一部が容量コンタクト１１９と干渉して短絡し、これに電気接続しているセルコンタクト１０９に短絡し、結局ビット線１１５とセルコンタクト１０９とが短絡してしまう。特に、図には現れないがセルコンタクト１０９は通常のコンタクトホールと同様に層間絶縁膜１０６選択エッチング技術により開口するために上側開口が下側開口よりも大径をしたテーパ状に形成され、セルコンタクト１０９の上端部は大径になり易く、ビット線１１５との短絡が生じ易くなる。そのため、ビット線１１５のピッチ寸法の低減に制限が生じることになり、半導体記憶装置の高集積化が困難になるとともに、製造歩留りが低下する要因になっている。
【０００５】
また、容量１２７はビット線１１５を覆う上層の層間絶縁膜１２２上に設けた凹部内にシリンダ状（円筒状）に形成しており、容量値を大きくするためには下部電極１２４と上部電極１２６との対向面積を増大する必要がある。この場合、層間絶縁膜１２２の膜厚寸法を大きくして容量の膜厚方向の寸法を大きくすると、セルコンタクト１０９を設けたにもかかわらず周辺回路領域でのメタルコンタクト１３０Ａの深さがさらに深くなり、コンタクトの製造が困難になり、製造歩留りが低下してしまう。また、容量１２７の平面方向の面積を大きくすると、容量に対応するメモリセルの高密度化に制限を受け、半導体記憶装置の高集積化が困難になる。
【０００６】
本発明の目的は、メモリセルとしてＤＲＡＭを含む半導体記憶装置における高集積化を図るとともに製造歩留りの向上を図った半導体記憶装置とその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶装置は、半導体基板に形成されたトランジスタと、トランジスタの上層に形成されてトランジスタに電気接続される容量とを備える半導体記憶装置において、容量はトランジスタと容量とを接続するためのコンタクトホール内に延在されている。
【０００８】
本発明の半導体記憶装置の一形態として、半導体基板に形成されたトランジスタと、トランジスタの上層に形成されて当該トランジスタに電気接続される容量とを備える半導体記憶装置において、トランジスタを覆う第１の層間絶縁膜に形成されてトランジスタに電気接続されたセルコンタクトと、第１の層間絶縁膜上の第２の層間絶縁膜に形成されてセルコンタクトに電気接続するビットコンタクトと、第２の層間絶縁膜上に形成されてビットコンタクトに接続されるビット線と、ビット線を覆う第３の層間絶縁膜上に形成された第４の層間絶縁膜に設けられた凹部内に形成された容量とを備え、容量とセルコンタクトとの間に存在する第３及び第２の層間絶縁膜を通して設けられたコンタクト用ホール内に容量の一部が延在され、この延在された部分がセルコンタクトに電気接続される。
【０００９】
ここで、第４の層間絶縁膜内に設けられた凹部と第３及び第２の層間絶縁膜を通して設けられたコンタクト用ホールとが連通状態に形成されており、これら凹部とコンタクト用ホールの内面に沿って下部電極、容量絶縁膜、上部電極が積層されて容量が構成され、下部電極がセルコンタクトに電気接続されている構成とすることができる。
【００１０】
また、容量を覆う第５の層間絶縁膜と、第５の層間絶縁膜上に形成されたメタル配線と、第５から第２の層間絶縁膜にわたって形成されたメタルコンタクトによりメタル配線とセルコンタクトとを電気接続する。
【００１１】
本発明の半導体記憶装置では、層間絶縁膜に設けたシリンダ凹部内のみならず、その下層の層間絶縁膜に形成したコンタクト用ホール内の内面において積層状態の下部電極、容量絶縁膜、上部電極により容量が構成されるため、コンタクト用ホールの内面面積に相当するだけ容量面積が増大でき、容量を形成するための凹部を設ける層間絶縁膜の膜厚を低減し、また凹部の径寸法を縮小しても所望の容量を得ることが可能になり、層間絶縁膜のトータルの膜厚を低減してメタルコンタクトの深さを低減し、メタルコンタクト等の製造を容易化するとともに高集積化が実現でき、さらに化学機械研磨工程を削減して製造の簡易化を実現することができる。
【００１２】
本発明の半導体記憶装置の製造方法は、半導体基板にトランジスタを形成する工程と、トランジスタを覆う多層の層間絶縁膜を順次形成する工程と、上層の層間絶縁膜には容量を形成するための大径の凹部を形成し、下層の層間絶縁膜には凹部の底面からトランジスタにわたって小径の凹部を形成する工程と、大径の凹部と小径の凹部の表面に下部電極、容量絶縁膜、上部電極を順次形成する工程とを含んでいる。
【００１３】
また、本発明の半導体記憶装置の製造方法は、半導体基板にトランジスタを形成する工程と、トランジスタを覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜にトランジスタに電気接続されるセルコンタクトを形成する工程と、第１の層間絶縁膜上にセルコンタクトを覆う第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜にセルコンタクトに電気接続されるビットコンタクトを形成する工程と、第２の層間絶縁膜上にビットコンタクトに電気接続されるビット線を形成する工程と、ビット線を覆う第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜上にエッチングストッパ膜を形成し、後記する容量とセルコンタクトとを電気接続する箇所に開口窓を形成する工程と、エッチングストッパ膜上に第３の層間絶縁膜と同質の第４の層間絶縁膜を形成する工程と、開口窓を含む領域の第４の層間絶縁膜に容量を形成するための凹部をエッチング形成するとともに開口窓を通して第３及び第２の層間絶縁膜に前記セルコンタクトにつながるコンタクト用ホールを開口する工程と、凹部及びコンタクト用ホールの内面にわたって下部電極、容量絶縁膜、上部電極を順次形成して容量を形成する工程を含んでいる。
【００１４】
ここで、容量を覆う第５の層間絶縁膜を形成する工程と、第５から第２の層間絶縁膜にわたってセルコンタクトに至るメタルコンタクトを形成する工程と、第５の層間絶縁膜上にメタルコンタクトに電気接続されるメタル配線を形成する工程とを含んでもよい。また、セルコンタクト、ビットコンタクト、メタルコンタクトまたは容量コンタクトは各層間絶縁膜に設けたコンタクト用ホール内に金属を埋設する厚みに層間絶縁膜上に金属を成長する工程と、層間絶縁膜の表面を平坦に研磨して金属をコンタクト用ホール内に埋設する工程を含んでもよい。
【発明の効果】
【００１５】
本発明の半導体記憶装置では、層間絶縁膜に設けたシリンダ凹部内のみならず、その下層の層間絶縁膜に形成したコンタクト用ホール内の内面において積層状態の下部電極、容量絶縁膜、上部電極により容量が構成されるため、コンタクト用ホールの内面面積に相当するだけ容量面積が増大でき、容量を形成するための凹部を設ける層間絶縁膜の膜厚を低減し、また凹部の径寸法を縮小しても所望の容量を得ることが可能になり、層間絶縁膜のトータルの膜厚を低減してメタルコンタクトの深さを低減し、高集積化が実現できる。また、容量コンタクトが不要になり、ＣＭＰ等の工程を削減して製造の容易化が実現できる。
【実施例１】
【００１６】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の参照例としての第１の実施形態の半導体装置の縦断面図であり、この実施形態ではビット線の高密度化を図ることによって高集積化を実現したものである。図２ないし図１１を参照してこの半導体装置の製造方法を説明する。先ず、図２のように、通常のＤＲＡＭと同様にシリコン基板１に浅い溝型の溝を形成し、この溝を絶縁材料で埋設した素子分離絶縁膜（ＳＴＩ）２を形成し、メモリセル領域と周辺回路領域を区画するとともに、メモリセル領域内の個々のセル領域を区画する。そして、前記シリコン基板１上に周辺回路領域においてのみ図示されるゲート絶縁膜３、ゲート電極４を形成し、さらに前記シリコン基板１に不純物を導入してソース・ドレイン領域５を形成してＭＯＳトランジスタを形成し、このＭＯＳトランジスタによりメモリセル領域にはメモリセル用トランジスタＴｍを、周辺回路領域には周辺回路用トランジスタＴｓをそれぞれ形成する。次いで、各々のトランジスタの拡散層とゲートの全面をＣｏ（コバルト）でサリサイド化してＣｏシリサイド層８を形成する。その後、前記ＳＴＩ２の表面を含むシリコン基板１の表面には前記各トランジスタを被覆するシリコン窒化膜６が形成される。
【００１７】
次いで、図３のように、前記メモリセル領域及び周辺回路領域の各トランジスタを覆うようにシリコン酸化膜６ｂを形成し、前記シリコン窒化膜６ａとからなる第１の層間絶縁膜６を形成し、前記メモリセル領域ではメモリセル用トランジスタＴｍに対してビット線及び容量を接続するためのコンタクト用ホール７ｍを、前記周辺回路領域では周辺回路用トランジスタに対して後述するメタル配線を接続するためのコンタクト用ホール７ｓをそれぞれ選択エッチングにより開口する。そして、前記各コンタクト用ホール７ｍ，７ｓを埋設するまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）法により第１の層間絶縁膜６の表面を平坦化してＷを各コンタクト用ホール内にのみ残し、セルコンタクト９を形成する。
【００１８】
次いで、図４のように、前記セルコンタクト９の表面が露呈されている前記第１の層間絶縁膜の表面上にシリコン酸化膜からなる第２の層間絶縁膜１０を所要の厚さに形成し、前記セルコンタクト９の表面を被覆する。そして、前記第２の層間絶縁膜１０には前記セルコンタクト９のうち、後述するビット線に電気接続するセルコンタクト９の直上位置のみ選択的にエッチングしてコンタクト用ホール１１を開口し、前記セルコンタクト９の上面を露出する。次いで、セルコンタクトの場合と同様にコンタクト用ホール１１を埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール１１内にのみ残し、ビット線に接続するためのビットコンタクト１２を形成する。
【００１９】
次に、図５のように、第２の層間絶縁膜１０の表面上にビット線膜１３としてＷとＴｉＮ（窒化チタン）を積層し、その上にハードマスク膜１４としてシリコン酸化膜とシリコン窒化膜の積層膜を形成する。そして、図６に示すように、図外のフォトレジストマスクを利用して前記ハードマスク膜１４とビット線膜１３をビット線形状にパターン形成しビット線１５を形成する。このとき、図７に平面レイアウト図を示すように、前記ビットコンタクト１２上に延設されるビット線１５は当該ビットコンタクト１２に電気接続され、さらにセルコンタクト９を介してメモリセル用トランジスタＴｍに電気接続されることになる。一方、ビット線１５に接続されないセルコンタクト９は第２の層間絶縁膜１０によって被覆されているため、ビット線１５に位置ずれが生じた場合でもビット線１５とセルコンタクト９が短絡することはない。次いで、前記ビット線１５を覆う全面にシリコン窒化膜を所要の厚さに成長し、かつこのシリコン窒化膜をエッチバックして前記ビット線１５の側面にのみ残してサイドウォール１６を形成する。なお、図７は一例であり、前記各断面図の構造には対応していない。
【００２０】
次いで、図８に示すように、前記ビット線１５を覆うようにシリコン酸化膜で第３の層間絶縁膜１７を形成する。そして、前記セルコンタクト９のうち、後述する容量に電気接続するセルコンタクトの直上位置、及び周辺回路領域の後述するメタル配線に電気接続するセルコンタクトの直上位置のみ選択的にエッチングしてコンタクト用ホール１８ｍ，１８ｓを開口する。このとき、特にメモリセル領域のコンタクト用ホール１８ｍに位置ずれが生じ、当該コンタクト用ホール１８ｍの一部においてビット線１５と重なる位置にコンタクト用ホール１８ｍが開口された場合でも、ビット線１５の側面のサイドウォール１６がシリコン窒化膜であり第３の層間絶縁膜１７のシリコン酸化膜とのエッチングの選択比によってサイドウォール１６がエッチングされることはなく、セルフアラインにコンタクト用ホール１８ｍが開口されるため、コンタクト用ホール１８ｍ内にビット線１５のビット線膜１３が露出されることはない。しかる上で、セルコンタクトやビットコンタクトの場合と同様にコンタクト用ホール１８ｍ，１８ｓを埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール内にのみ残し、メモリセル領域には容量に接続するための容量コンタクト１９を形成し、周辺回路領域には後述するメタル配線に接続するための下層メタルコンタクト２０を形成する。
【００２１】
次いで、図９に示すように、全面にシリコン窒化膜からなるエッチングストッパ膜２１を形成し、その上にシリコン酸化膜からなる第４の層間絶縁膜２２を形成して前記容量コンタクト１９及び下層メタルコンタクト２０を被覆する。その上で図外のフォトレジストマスクを利用して前記容量コンタクト１９の直上領域の第４の層間絶縁膜２２及び前記エッチングストッパ膜２１を円形にエッチングし、大径のシリンダ凹部２３を形成すると同時に、前記シリンダ凹部２３の底面に前記容量コンタクト１９の上端面を露呈する。しかる上で、図１０のように、前記シリンダ凹部２３の内面を含む全面にＴｉＮ膜を形成し、シリンダ凹部２３の領域のみを図外のフォトレジストマスクで覆った後、前記ＴｉＮ膜をエッチバックしてシリンダ凹部２３内にのみ残し下部電極２４を形成する。さらに、前記下部電極２４の表面にＴａ酸化膜等の絶縁膜を形成した後、前記シリンダ凹部２３を埋め込むようにＷとＴｉＮの積層膜を形成し、これら積層膜と絶縁膜を所要のパターンに形成して上部電極２６と容量絶縁膜２５を形成する。これにより、シリンダ状の容量２７が形成される。
【００２２】
さらに、図１に示したように、前記容量２７を覆うように第５の層間絶縁膜２８を形成し、前記周辺回路領域の下層メタルコンタクト２０の直上において前記第５の層間絶縁膜２８、第４の層間絶縁膜２２を順次選択エッチングし、さらにその下層のエッチングストッパ膜２１をエッチングしてコンタクト用ホール２９を開口し、下層メタルコンタクトの上端面を露出する。その上で、前記コンタクト用ホール２９を埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール２９内にのみ残し上層メタルコンタクト３０を形成する。さらに、前記第５の層間絶縁膜２８上にＡｌ（アルミニウム）膜を形成し、所要のパターンに形成してメタル配線３１を形成する。このメタル配線３１は前記上層メタルコンタクト３０、下層メタルコンタクト２０、及びセルコンタクト９を介して前記周辺回路用トランジスタＴｓに電気接続されることになる。
【００２３】
以上の工程により図１に示した半導体記憶装置が製造される。このように、第１の実施形態の半導体記憶装置では、セルコンタクト９の上端面を第２の層間絶縁膜１０で覆っているので、メモリセル領域において第２の層間絶縁膜１０上に形成するビット線１５に位置ずれが生じた場合でも目的外のセルコンタクト９との短絡が防止できる。また、ビット線１５にはサイドウォール１６を形成し、当該サイドウォール１６と第２及び第３の層間絶縁膜１０，１７のエッチング選択性を利用して容量コンタクト１９のコンタクト用ホールを形成しているので、容量コンタクト１９に位置ずれが生じた場合でもビット線１５と容量コンタクト１９との短絡が防止できる。これにより、ビット線１５及び容量コンタクト１９の設計上の配置マージンを小さくし、ビット線１５及び容量コンタクト１９の配置密度、すなわち容量２７の配置密度を高めることが可能になり、高集積なＤＲＡＭの製造が実現できる。また、このようなＤＲＡＭ（メモリセル）と周辺回路を一体に有する半導体装置においては、メタル配線３１に対してトランジスタを電気接続するためのコンタクト構造として、下側からセルコンタクト９、下層メタルコンタクト２０、上層メタルコンタクト３０を積層しているため、各コンタクトの深さを低減でき、微細なコンタクトを容易に製造でき、半導体記憶装置の高集積化を図る上で有利になる。
【００２４】
ここで、第１の実施形態の半導体記憶装置の変形例として、図１１に示すように、前記セルコンタクト９の上端面を覆う第２の層間絶縁膜１０Ａを薄いシリコン酸化膜で形成してもよい。この場合には、第２の層間絶縁膜１０Ａにセルコンタクト９の上端面を露出する窓３２をあけた上で、その上にビット線１５を形成すれば、ビット線１５とセルコンタクト９を電気接続することが可能であり、ビットコンタクト１２を形成するためのＣＭＰ工程等が不要になり、製造工程の簡略化が可能になる。また、半導体記憶装置の全体の層間絶縁膜の厚さを薄くでき、特に周辺回路領域における下層メタルコンタクト２０の製造を容易に行うことが可能になる。
【００２５】
また、前記実施形態では容量コンタクト１９を形成する際に、ビット線１５の側面にサイドウォール１６を形成し、このサイドウォール１６と第３の層間絶縁膜１７とのエッチング選択比を利用したセルフアライン法によってコンタクト用ホール１８ｍ開口しているが、セルフアライン法を用いることなくフォトレジストマスクを利用したエッチング法でも異方性の小さいエッチング法によって形成してもよい。本発明の第２の半導体記憶装置はこの方法により形成したものであり、図１２に示すように、第３の層間絶縁膜１７の表面側から下方に向けてエッチング開口したコンタクト用ホール１８ｍに基づいて容量コンタクト１９Ａを形成したものであり、当該容量コンタクト１９Ａはビット線１５に近接される下端部寄りの径寸法が上端部よりも小さい逆テーパ型に形成されるため、容量コンタクト１９Ａに位置ずれが生じた場合でも容量コンタクト１９Ａとビット線１５とが干渉して両者が短絡することを防止できる。
【００２６】
一方、図１３は本発明にかかる第２の実施形態の半導体記憶装置であり、容量の高集積化を図ることにより半導体記憶装置の高集積化を実現するものである。図１４〜図１７は第２の実施形態の半導体記憶装置の製造方法を工程順に示す図である。先ず、図１４のように、第１の実施形態と同様にシリコン基板１のメモリセル領域にはメモリセル用トランジスタＴｍを、周辺回路領域には周辺回路用トランジスタＴｓをそれぞれ形成する。次いで、前記メモリセル領域及び周辺回路領域の各トランジスタＴｍ，Ｔｓを覆うようにシリコン窒化膜とシリコン酸化膜からなる第１の層間絶縁膜６を形成し、前記メモリセル領域及び周辺回路領域にそれぞれのトランジスタに接続するセルコンタクト９を形成する。さらに、前記第１の層間絶縁膜６の表面上にシリコン酸化膜からなる第２の層間絶縁膜１０を所要の厚さに形成し、前記セルコンタクト１０の一部につながるビットコンタクト１２を形成し、その上に当該ビットコンタクト１２につながるビット線１５を形成する。なお、この実施形態では第１の実施形態と同様にビット線１５の側面にサイドウォール１６を形成しているが、ビット線１５の配設密度によって後述する容量コンタクトがビット線１５に短絡するおそれが少ない場合にはサイドウォール１６を省略してもよい。
【００２７】
しかる後、図１５のように、前記ビット線を覆う第３の層間絶縁膜を形成した後、この第２の実施形態では容量コンタクトを形成することなく、第３の層間絶縁膜１７の表面上にシリコン窒化膜のエッチングストッパ膜２１を形成する。そして、図外のフォトレジストマスクを利用して容量を形成する領域の前記セルコンタクト９の直上領域を選択的にエッチングし、開口窓２１ａを形成する。次いで、図１６のように、前記フォトレジストマスクを除去した後、前記エッチングストッパ膜２１上に第４の層間絶縁膜２２を形成し、図外のフォトレジストマスクを利用して前記開口窓２１ａを含む円形領域において第４の層間絶縁膜２２を選択エッチングして前記エッチングストッパ膜２１に達する大径のシリンダ凹部２３を形成する。このとき、シリンダ凹部２３の底面においてはエッチングストッパ膜２１の前記開口窓２１ａを通して直下の第３の層間絶縁膜１７と第２の層間絶縁膜１０にまでエッチングが進み、シリンダ凹部２３の底面に前記セルコンタクト９の上端面を露出するコンタクト用ホール１８ｍを開口する。前記シリンダ凹部２３とコンタクト用ホール１８ｍの一般的な寸法は、シリンダ凹部２３の径寸法は４００〜５００ｎｍ、コンタクト用ホール１８ｍの径寸法は１８０ｎｍ程度である。
【００２８】
しかる上で、図１７のように、前記第４の層間絶縁膜２２のシリンダ凹部２３と、前記第３の層間絶縁膜１７及び第２の層間絶縁膜１０のコンタクト用ホール１８ｍを含む全面にＴｉＮ膜を形成し、シリンダ凹部２３の外側領域のみを図外のフォトレジストマスクで覆った後、前記ＴｉＮ膜をエッチバックしてシリンダ凹部２３及びコンタクト用ホール１８ｍ内にのみ残し下部電極２４を形成する。なお、この下部電極２４はコンタクト用ホール１８ｍの底面において前記セルコンタクト９に電気接続されることになる。さらに、前記下部電極２４の表面上にＴａ酸化膜等の絶縁膜を形成した後、前記シリンダ凹部及びコンタクト用ホールを埋め込むようにＷとＴｉＮの積層膜を形成し、これら積層膜と絶縁膜を所要のパターンに形成して上部電極２６と容量絶縁膜２５とを形成する。これにより、シリンダ凹部２３及びコンタクト用ホール１８ｍの内面に沿ってシリンダ状の容量２７が形成され、その下部電極２４はセルコンタクト９を介してメモリセル用トランジスタＴｍに電気接続される。例えば、下部電極２４の膜厚を１０ｎｍ、容量絶縁膜２５の膜厚を６〜８ｎｍとする。
【００２９】
さらに、図１３に示したように、前記容量２７を覆うように第５の層間絶縁膜２８を形成し、前記周辺回路領域のセルコンタクト９の直上において前記第５及び第４の層間絶縁膜２８，２２を選択エッチングし、さらにその下層のエッチングストッパ膜２１をエッチングし、さらに下層の第３及び第２の層間絶縁膜１７，１０を選択エッチングしてコンタクト用ホール２９Ａを形成し、その底面にセルコンタクト９の上端面を露出する。その上で、前記コンタクト用ホール２９Ａを埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクト用ホール２９Ａ内にのみ残しメタルコンタクト３０Ａを形成する。さらに、前記第５の層間絶縁膜２８上にＡｌ（アルミニウム）膜を形成し、所要のパターンに形成してメタル配線３１を形成する。このメタル配線３１は前記メタルコンタクト３０Ａ及びセルコンタクト９を介して周辺回路用トランジスタＴｓに電気接続されることになる。
【００３０】
以上の工程により図１３に示した本発明にかかる第２の実施形態の半導体記憶装置が製造される。このように、第２の実施形態では、第４の層間絶縁膜２２に設けたシリンダ凹部２３内のみならず、第３の層間絶縁膜１７及び第２の層間絶縁膜１０にわたって形成したコンタクト用ホール１８ｍ内の内面において積層状態の下部電極２４、容量絶縁膜２５、上部電極２６による容量２７が構成されるため、従来構成に比較するとコンタクト用ホール１８ｍの内面の面積に相当するだけ容量面積が増大でき、同じ容量値を得る際には第４の層間絶縁膜２２の膜厚を低減し、またシリンダ凹部２３の径寸法を縮小することが可能になる。これにより、第４の層間絶縁膜２２の膜厚の減少により半導体記憶装置の全体としての膜厚を低減でき、特に周辺回路領域におけるメタルコンタクト３０Ａを形成するためのコンタクト用ホール２９Ａの深さを低減し、製造の容易化が可能になる。また、容量２７の径寸法の縮小により高集積化が可能になる。さらに、第３の層間絶縁膜１７及び第２の層間絶縁膜１０にわたって設けたコンタクト用ホール１８ｍ内に埋設された下部電極２４がそのままセルコンタクト９に接続される容量コンタクトとしても機能することになるため、容量コンタクトを形成するためのＷのＣＶＤ工程とＣＭＰ工程が不要になり、工程の削減が可能になる。
【００３１】
以上の各実施形態では、メモリセルと、ロジック回路等の周辺回路とを半導体基板上に一体に形成したＤＲＡＭについて説明したが、半導体基板上にメモリセルのみを形成した汎用型ＤＲＡＭにおいても本発明を同様に適用できることは言うまでもない。また、前記各実施形態における層間絶縁膜や導電材料は他の材料に適宜変更できることは言うまでもない。
【図面の簡単な説明】
【００３２】
【図１】本発明の参照例としての第１の実施形態の半導体記憶装置の断面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図３】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその４である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその５である。
【図７】第１の実施形態の製造方法の工程一部を示す平面レイアウト図である。
【図８】第１の実施形態の製造方法を工程順に示す断面図のその６である。
【図９】第１の実施形態の製造方法を工程順に示す断面図のその７である。
【図１０】第１の実施形態の製造方法を工程順に示す断面図のその８である。
【図１１】第１の実施形態の変形例の半導体記憶装置の断面図である。
【図１２】第１の実施形態の他の変形例の半導体記憶装置の断面図である。
【図１３】本発明にかかる第２の実施形態の半導体記憶装置の断面図である。
【図１４】第２の実施形態の製造方法を工程順に示す断面図のその１である。
【図１５】第２の実施形態の製造方法を工程順に示す断面図のその２である。
【図１６】第２の実施形態の製造方法を工程順に示す断面図のその３である。
【図１７】第２の実施形態の製造方法を工程順に示す断面図のその４である。
【図１８】従来の半導体記憶装置の一例の断面図である。
【図１９】従来の改善された半導体記憶装置の一例の断面図である。
【符号の説明】
【００３３】
１  シリコン基板
２  ＳＴＩ
３  ゲート絶縁膜
４  ゲート電極
５  ソース・ドレイン領域
６  第１の層間絶縁膜
９  セルコンタクト
１０  第２の層間絶縁膜
１２  ビットコンタクト
１５  ビット線
１６  サイドウォール
１７  第３の層間絶縁膜
１８ｍ，１８ｓ  コンタクト用ホール
１９  容量コンタクト
２０  下層メタルコンタクト
２１  エッチングストッパ膜
２２  第４の層間絶縁膜
２３  シリンダ凹部
２４  下部電極
２５  容量絶縁膜
２６  上部電極
２７  容量
２８  第５の層間絶縁膜
３０  上層メタルコンタクト
３１  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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