(57)【要約】【課題】タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にする。【解決手段】負荷１０，２３に対して駆動信号を発生して出力する駆動信号発生手段２０ｅと、駆動信号発生手段２０ｅから前記負荷に出力される駆動信号を当該駆動信号発生手段２０ｅにフィードバックするフィードバック手段と、を備え、駆動信号発生手段２０ｅは、フィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する。これにより、負荷への駆動信号を駆動信号発生手段２０ｅにフィードバックし、駆動信号の遅延（位相）を制御して出力する構成とすることで、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる。【選択図】        図４
2008072392.tif 000002
【特許請求の範囲】
【請求項１】
負荷に対して駆動信号を発生して出力する駆動信号発生手段と、
前記駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックするフィードバック手段と、
を備え、
前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する、
ことを特徴とする負荷駆動装置。
【請求項２】
前記駆動信号発生手段は、
前記フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出手段と、
遅延の目標値を決定する遅延決定手段と、
前記遅延検出手段により検出された遅延が前記遅延決定手段により決定された目標値となるように制御する遅延制御手段と、
を有する、
ことを特徴とする請求項１記載の負荷駆動装置。
【請求項３】
前記駆動信号発生手段は、
前記フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出手段と、
遅延の目標値を決定する遅延決定手段と、
前記遅延検出手段により検出された遅延が前記遅延決定手段により決定された目標値となるように制御する遅延制御手段と、
を有する、
ことを特徴とする請求項１記載の負荷駆動装置。
【請求項４】
前記遅延決定手段は、複数の分圧電圧を選択的に切り替えて出力することによって遅延の目標値を決定する、
ことを特徴とする請求項２または３記載の負荷駆動装置。
【請求項５】
前記遅延決定手段は、複数の分圧電圧をＤ／Ａコンバータを用いて切り替えて出力することによって遅延の目標値を決定する、
ことを特徴とする請求項２または３記載の負荷駆動装置。
【請求項６】
前記遅延決定手段は、ＤＬＬ（Delay-Lock-Loop）で得られる任意の２信号によって遅延の目標値を決定する、
ことを特徴とする請求項２または３記載の負荷駆動装置。
【請求項７】
前記遅延決定手段により決定される遅延の目標値は、レジスタ設定可能である、
ことを特徴とする請求項２ないし６の何れか一記載の負荷駆動装置。
【請求項８】
前記遅延制御手段は、遅延可変素子が用いられている、
ことを特徴とする請求項２ないし５の何れか一記載の負荷駆動装置。
【請求項９】
前記遅延制御手段は、周波数可変素子が用いられている、
ことを特徴とする請求項６記載の負荷駆動装置。
【請求項１０】
前記フィードバック手段は、前記負荷の入力端で駆動信号を分圧して入力する、
ことを特徴とする請求項１ないし９の何れか一記載の負荷駆動装置。
【請求項１１】
前記フィードバック手段は、前記負荷を駆動するためのドライバを備えている場合には、前記ドライバの入力端で信号をフィードバックする、
ことを特徴とする請求項１ないし９の何れか一記載の負荷駆動装置。
【請求項１２】
前記フィードバック手段は、前記負荷の駆動信号の論理レベルを変換するレベル変換素子を備えている、
ことを特徴とする請求項１ないし９の何れか一記載の負荷駆動装置。
【請求項１３】
前記駆動信号発生手段と前記負荷の間に、駆動信号のタイミングを調整するための抵抗器およびコンデンサを実装していない、
ことを特徴とする請求項３記載の負荷駆動装置。
【請求項１４】
画像読取に用いられる負荷に対して駆動信号を発生して出力する駆動信号発生手段と、
前記駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックするフィードバック手段と、
を備え、
前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する、
ことを特徴とする画像読取装置。
【請求項１５】
前記駆動信号発生手段は、
前記フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出手段と、
遅延の目標値を決定する遅延決定手段と、
前記遅延決定手段により検出された遅延が前記遅延検出手段により決定された目標値となるように制御する遅延制御手段と、
を有する、
ことを特徴とする請求項１４記載の画像読取装置。
【請求項１６】
前記駆動信号発生手段は、
前記フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出手段と、
遅延の目標値を決定する遅延決定手段と、
前記遅延決定手段により検出された遅延が前記遅延検出手段により決定された目標値となるように制御する遅延制御手段と、
を有する、
ことを特徴とする請求項１４記載の画像読取装置。
【請求項１７】
前記負荷は、イメージセンサである、
ことを特徴とする請求項１４ないし１６の何れか一記載の画像読取装置。
【請求項１８】
前記負荷は、ＡＦＥ（Analog Front End：アナログフロントエンド）回路である、
ことを特徴とする請求項１４ないし１６の何れか一記載の画像読取装置。
【請求項１９】
請求項１４ないし１８のいずれか一記載の画像読取装置と、
前記画像読取装置が読み取った画像データに従って画像を形成して出力する画像印刷装置と、
を備えることを特徴とする画像形成装置。
【請求項２０】
フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出機能と、
遅延の目標値を決定する遅延決定機能と、
前記遅延検出機能により検出された遅延が前記遅延決定機能により決定された目標値となるように制御する遅延制御機能と、
をコンピュータに実行させることを特徴とするプログラム。
【請求項２１】
フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出機能と、
遅延の目標値を決定する遅延決定機能と、
前記遅延検出機能により検出された遅延が前記遅延決定機能により決定された目標値となるように制御する遅延制御機能と、
をコンピュータに実行させることを特徴とするプログラム。
【請求項２２】
負荷に対して駆動信号を発生して出力する駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックし、
前記駆動信号発生手段ではフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する、
ことを特徴とする駆動信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動装置、画像読取装置、画像形成装置、プログラムおよび駆動信号発生方法に関する。
【背景技術】
【０００２】
近年、ＭＦＰ（Multi Function Peripheral）や複写機が備えるスキャナ部などの画像読取装置への高画質・高速性（高生産性）の要望が高まっている。特に、画像読取装置においては、読取キーパーツであるＣＣＤイメージセンサをいかに高速に駆動させるかが重要である。そこで、受光画素列の各画素に蓄積された電荷をＯＤＤとＥＶＥＮに分けて読み出すＯＤＤ／ＥＶＥＮ分離読出しタイプのリニアＣＣＤイメージセンサや、ＯＤＤ／ＥＶＥＮの分離読出しに加え、受光画素列の電荷をＦａｓｔ／Ｌａｓｔに分割して読み出す構造のリニアＣＣＤイメージセンサが提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−２１８１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、ＣＣＤイメージセンサの高速駆動に関してはＥｖｅｎ／ＯｄｄまたはＦａｓｔ／Ｌａｓｔといったように、主に多ｃｈ処理によって実現されているが、この場合にはコストがかかるという課題があった。そこで、デバイス自体の駆動負荷（容量）を小さくする試みもなされているが、これによる高速化にはＣＣＤの構造上限界がある。
【０００５】
一方、ＣＣＤの高速駆動では、駆動信号のタイミングスキューといった、ＣＣＤやＣＣＤドライバの特性バラツキが満足すべきタイミングに対して大きいために性能保証ができなくなるということが大きな課題となる。これに対して、例えば、読取画像の特性を見ながら１台１台タイミングを最適に調整することも考えられるが、生産台数の少ないものであれば対応することができるが、台数の多いものに対してはコスト・生産性の面で事実上不可能である。
【０００６】
本発明は、上記に鑑みてなされたものであって、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる負荷駆動装置、画像読取装置、画像形成装置、プログラムおよび駆動信号発生方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明の負荷駆動装置は、負荷に対して駆動信号を発生して出力する駆動信号発生手段と、前記駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックするフィードバック手段と、を備え、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する。
【０００８】
また、請求項２にかかる発明は、請求項１記載の負荷駆動装置において、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出手段と、遅延の目標値を決定する遅延決定手段と、前記遅延検出手段により検出された遅延が前記遅延決定手段により決定された目標値となるように制御する遅延制御手段と、を有する。
【０００９】
また、請求項３にかかる発明は、請求項１記載の負荷駆動装置において、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出手段と、遅延の目標値を決定する遅延決定手段と、前記遅延検出手段により検出された遅延が前記遅延決定手段により決定された目標値となるように制御する遅延制御手段と、を有する。
【００１０】
また、請求項４にかかる発明は、請求項２または３記載の負荷駆動装置において、前記遅延決定手段は、複数の分圧電圧を選択的に切り替えて出力することによって遅延の目標値を決定する。
【００１１】
また、請求項５にかかる発明は、請求項２または３記載の負荷駆動装置において、前記遅延決定手段は、複数の分圧電圧をＤ／Ａコンバータを用いて切り替えて出力することによって遅延の目標値を決定する。
【００１２】
また、請求項６にかかる発明は、請求項２または３記載の負荷駆動装置において、前記遅延決定手段は、ＤＬＬ（Delay-Lock-Loop）で得られる任意の２信号によって遅延の目標値を決定する。
【００１３】
また、請求項７にかかる発明は、請求項２ないし６の何れか一記載の負荷駆動装置において、前記遅延決定手段により決定される遅延の目標値は、レジスタ設定可能である。
【００１４】
また、請求項８にかかる発明は、請求項２ないし５の何れか一記載の負荷駆動装置において、前記遅延制御手段は、遅延可変素子が用いられている。
【００１５】
また、請求項９にかかる発明は、請求項６記載の負荷駆動装置において、前記遅延制御手段は、周波数可変素子が用いられている。
【００１６】
また、請求項１０にかかる発明は、請求項１ないし９の何れか一記載の負荷駆動装置において、前記フィードバック手段は、前記負荷の入力端で駆動信号を分圧して入力する。
【００１７】
また、請求項１１にかかる発明は、請求項１ないし９の何れか一記載の負荷駆動装置において、前記フィードバック手段は、前記負荷を駆動するためのドライバを備えている場合には、前記ドライバの入力端で信号をフィードバックする。
【００１８】
また、請求項１２にかかる発明は、請求項１ないし９の何れか一記載の負荷駆動装置において、前記フィードバック手段は、前記負荷の駆動信号の論理レベルを変換するレベル変換素子を備えている。
【００１９】
また、請求項１３にかかる発明は、請求項３記載の負荷駆動装置において、前記駆動信号発生手段と前記負荷の間に、駆動信号のタイミングを調整するための抵抗器およびコンデンサを実装していない。
【００２０】
また、請求項１４にかかる発明の画像読取装置は、画像読取に用いられる負荷に対して駆動信号を発生して出力する駆動信号発生手段と、前記駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックするフィードバック手段と、を備え、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する。
【００２１】
また、請求項１５にかかる発明は、請求項１４記載の画像読取装置において、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出手段と、遅延の目標値を決定する遅延決定手段と、前記遅延決定手段により検出された遅延が前記遅延検出手段により決定された目標値となるように制御する遅延制御手段と、を有する。
【００２２】
また、請求項１６にかかる発明は、請求項１４記載の画像読取装置において、前記駆動信号発生手段は、前記フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出手段と、遅延の目標値を決定する遅延決定手段と、前記遅延決定手段により検出された遅延が前記遅延検出手段により決定された目標値となるように制御する遅延制御手段と、を有する。
【００２３】
また、請求項１７にかかる発明は、請求項１４ないし１６の何れか一記載の画像読取装置において、前記負荷は、イメージセンサである。
【００２４】
また、請求項１８にかかる発明は、請求項１４ないし１６の何れか一記載の画像読取装置において、前記負荷は、ＡＦＥ（Analog Front End：アナログフロントエンド）回路である。
【００２５】
また、請求項１９にかかる発明の画像形成装置は、請求項１４ないし１８のいずれか一記載の画像読取装置と、前記画像読取装置が読み取った画像データに従って画像を形成して出力する画像印刷装置と、を備える。
【００２６】
また、請求項２０にかかる発明のプログラムは、フィードバック手段によりフィードバックされた２つの駆動信号間の遅延を検出する遅延検出機能と、遅延の目標値を決定する遅延決定機能と、前記遅延検出機能により検出された遅延が前記遅延決定機能により決定された目標値となるように制御する遅延制御機能と、をコンピュータに実行させる。
【００２７】
また、請求項２１にかかる発明のプログラムは、フィードバック手段によりフィードバックされた駆動信号と任意の内部信号との間の遅延を検出する遅延検出機能と、遅延の目標値を決定する遅延決定機能と、前記遅延検出機能により検出された遅延が前記遅延決定機能により決定された目標値となるように制御する遅延制御機能と、をコンピュータに実行させる。
【００２８】
また、請求項２２にかかる発明の駆動信号発生方法は、負荷に対して駆動信号を発生して出力する駆動信号発生手段から前記負荷に出力される駆動信号を当該駆動信号発生手段にフィードバックし、前記駆動信号発生手段ではフィードバックされた駆動信号に基づいて遅延を制御した駆動信号を発生して出力する。
【発明の効果】
【００２９】
請求項１にかかる発明によれば、負荷への駆動信号を駆動信号発生手段にフィードバックし、駆動信号の遅延（位相）を制御して出力する構成とすることで、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる、という効果を奏する。
【００３０】
また、請求項２にかかる発明によれば、任意の信号間の遅延を適切に調整かつ保持できるようにすることができる、という効果を奏する。
【００３１】
また、請求項３にかかる発明によれば、簡素な構成にて、任意の信号の遅延を調整かつ保持できるようにすることができる、という効果を奏する。
【００３２】
また、請求項４にかかる発明によれば、容易な構成で遅延量を制御できるようにすることができる、という効果を奏する。
【００３３】
また、請求項５にかかる発明によれば、容易な構成で高分解能の遅延量を制御できるようにすることができる、という効果を奏する。
【００３４】
また、請求項６にかかる発明によれば、遅延量を高精度に制御できるようにすることができる、という効果を奏する。
【００３５】
また、請求項７にかかる発明によれば、信号の遅延量をユーザが容易に可変できるようにすることができる、という効果を奏する。
【００３６】
また、請求項８にかかる発明によれば、信号の遅延（位相）を適切に保持できるようにすることができる、という効果を奏する。
【００３７】
また、請求項９にかかる発明によれば、信号の遅延（位相）を適切かつ容易に保持できるようにすることができる、という効果を奏する。
【００３８】
また、請求項１０にかかる発明によれば、タイミングジェネレータの入力耐圧を満足しない場合であっても、対応することができる、という効果を奏する。
【００３９】
また、請求項１１にかかる発明によれば、タイミングジェネレータの入力耐圧を満足しない場合であっても、対応することができる、という効果を奏する。
【００４０】
また、請求項１２にかかる発明によれば、タイミングジェネレータの入力耐圧を満足しない場合であっても、対応することができる、という効果を奏する。
【００４１】
また、請求項１３にかかる発明によれば、簡素な構成にて、任意の信号の遅延を適切に調整かつ保持できるようにすることができる、という効果を奏する。
【００４２】
また、請求項１４にかかる発明によれば、負荷への駆動信号を駆動信号発生手段にフィードバックし、駆動信号の遅延（位相）を制御して出力する構成とすることで、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる、という効果を奏する。
【００４３】
また、請求項１５にかかる発明によれば、任意の信号間の遅延を適切に調整かつ保持できるようにすることができる、という効果を奏する。
【００４４】
また、請求項１６にかかる発明によれば、簡素な構成にて、任意の信号の遅延を調整かつ保持できるようにすることができる、という効果を奏する。
【００４５】
また、請求項１７にかかる発明によれば、イメージセンサの高速駆動を可能にすることができる、という効果を奏する。
【００４６】
また、請求項１８にかかる発明によれば、ＡＦＥ回路の高速駆動を可能にすることができる、という効果を奏する。
【００４７】
また、請求項１９にかかる発明によれば、イメージセンサやＡＦＥ回路といった負荷の高速駆動を可能にしているので、画像印刷装置での高生産性の向上を図ることができる、という効果を奏する。
【００４８】
また、請求項２０にかかる発明によれば、任意の信号間の遅延を適切に調整かつ保持できるようにすることができる、という効果を奏する。
【００４９】
また、請求項２１にかかる発明によれば、簡素な構成にて、任意の信号の遅延を調整かつ保持できるようにすることができる、という効果を奏する。
【００５０】
また、請求項２２にかかる発明によれば、負荷への駆動信号を駆動信号発生手段にフィードバックし、駆動信号の遅延（位相）を制御して出力する構成とすることで、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００５１】
以下に添付図面を参照して、この発明にかかる負荷駆動装置、画像読取装置、画像形成装置、プログラムおよび駆動信号発生方法の最良な実施の形態を詳細に説明する。
【００５２】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図１３に基づいて説明する。本実施の形態は画像読取装置（負荷駆動装置）としてフラットベット型のイメージスキャナを適用した例である。
【００５３】
図１は、本発明の第１の実施の形態にかかるイメージスキャナ１の概略構成を示す縦断正面図である。図１に示すように、このイメージスキャナ１は、原稿２を載置するコンタクトガラス３と、原稿２の露光用のハロゲンランプ４及び第１反射ミラー５とからなる第１キャリッジ６と、第２反射ミラー７及び第３反射ミラー８からなる第２キャリッジ９と、イメージセンサであるＣＣＤ（Charge Coupled Devices）１０と、ＣＣＤ１０に結像するためのレンズユニット１１と、シェーディング補正用の白基準板１２とを備えている。ＣＣＤ１０はセンサ基板１３上に設けられ、このセンサ基板１３は、ＣＣＤ１０が出力する画像信号に対して各種の信号処理を施す信号処理回路２０（図２参照）などが搭載された信号処理基板１４と接続ケーブル１５で接続されている。すなわち、ハロゲンランプ４、第１、第２、第３反射ミラー５，７，８及びレンズユニット１１は、走査光学系を構成する。なお、走査光学系としては、相対的なものであり、ミラー等が固定で原稿側が移動するタイプであってもよい。
【００５４】
ハロゲンランプ４は、白基準板１２やコンタクトガラス３の読取面に対してある角度で光を照射し、白基準板１２又は原稿２で反射した光は、第１、第２、第３反射ミラー５，７，８及びレンズユニット１１を経由してＣＣＤ１０に入射する。ＣＣＤ１０は、入射光量に対応した電圧をアナログ画像信号として出力する。第１、第２キャリッジ６，９は、図示しないステッピングモータの駆動により、原稿２の読取面とＣＣＤ１０との間の距離を一定に保ちながら副走査方向（矢印Ａ方向）に移動し、原稿２を露光走査する。
【００５５】
ここで、図２はイメージスキャナ１の駆動制御系を示すブロック図である。図２に示すように、イメージスキャナ１の信号処理基板１４には、信号処理回路２０、画像処理部２１、信号処理回路２０や画像処理部２１などを制御する制御部２２が搭載されている。制御部２２は、図示しないＣＰＵ（Central Processing Unit）やメモリなどを含み、メモリに格納されているプログラムに従うＣＰＵの動作による各種演算処理機能を備えている。
【００５６】
図２に示すように、ＣＣＤ１０からの読み取り画像信号を処理する信号処理回路２０は、ＲＧＢ毎のアナログ処理回路により信号処理し、その後Ａ／Ｄ変換し、読み取りデータとして画像処理部２１に出力するまでの読み取り画像の信号処理を行う。信号処理回路２０内の信号処理のフローを説明すると、ここでは、ＣＣＤ１０の出力を交流結合した信号をクランプ（ＣＬＭＰ）回路２０ａによりラインクランプした後、サンプルホールド（ＳＨ）回路２０ｂにより保持し、保持した信号をゲインが制御できる可変ゲインアンプ（ＶＧＡ）２０ｃを通して増幅してＡ／Ｄコンバータ（ＡＤＣ）２０ｄに入力する。変換後のデジタル画像データは、読み取り画像データとして画像処理部２１に入力される。クランプ（ＣＬＭＰ）回路２０ａとサンプルホールド（ＳＨ）回路２０ｂと可変ゲインアンプ（ＶＧＡ）２０ｃとＡ／Ｄコンバータ（ＡＤＣ）２０ｄとは、ＡＦＥ（Analog Front End：アナログフロントエンド）回路２３を構成する。また、信号処理回路２０は、上記した信号処理フローを実行する制御信号を生成するために、ＣＣＤ１０やＡＦＥ回路２３に対するタイミング信号の発生を行なう駆動信号発生手段であるタイミングジェネレータ２０ｅ、制御部２２のＣＰＵと直接やり取りを行うＣＰＵ ＩＦ２０ｆ等を構成要素として有する。また、タイミングジェネレータ２０ｅには、ＣＣＤ１０やＡＦＥ２３を駆動するためのドライバ２０ｇが内蔵されている。
【００５７】
従来においては、図３に示すように、イメージスキャナのＣＣＤ駆動制御系は、タイミングジェネレータ（ＴＧ）、ＣＣＤドライバ（ＤＲＶ）、負荷（ＬＤ：ここではＣＣＤとＡＦＥを示す）とで構成されており、タイミングジェネレータで発生した駆動信号をＣＣＤドライバでバッファし、ＣＣＤ／ＡＦＥを駆動する。また、タイミングジェネレータとＣＣＤドライバとの間、ＣＣＤドライバと負荷（ＣＣＤ、ＡＦＥ）との間の抵抗または容量は、駆動信号のタイミングを調整するために挿入されている。ところが、各部品（ＴＧ、ＤＲＶ、ＣＣＤ、ＡＦＥ、抵抗・容量）特性は個体間でばらつき、さらに配線容量等の寄生成分も存在するため、結果、各信号タイミングは設計値（中心値）に対して大きくばらつくことになる。当然、品質保証の観点からはこのばらつきは考慮されなければならないため、設計段階においてこのばらつき分を含めて、信号の要求タイミングを満足する必要がある。しかし、ＣＣＤ／ＡＦＥの高速駆動の場合、要求タイミングに対して特性ばらつきの影響が大きくなるため、ばらつきを含めての品質保証が困難となり高速駆動ができなくなるという問題がある。
【００５８】
そこで、上述したような問題を解決すべく、本実施の形態のイメージスキャナ１においては、図４に示すように、負荷（ＣＣＤ１０、ＡＦＥ２３）に入力している駆動信号をタイミングジェネレータ２０ｅにフィードバック（ＦＢ）し、それにより任意の信号の遅延（位相）を制御する構成としている。図４中、Ｓ１，Ｓ２は駆動信号を示し、S1_FB、S2_FBは負荷（ＣＣＤ１０、ＡＦＥ２３）入力端からタイミングジェネレータ２０ｅにフィードバックされる信号を示す。ここに、フィードバック手段が実現されている。
【００５９】
ここで、タイミングジェネレータ２０ｅにおける動作について詳述する。図５は、タイミングジェネレータ２０ｅの構成を示すブロック図である。図５に示すように、タイミングジェネレータ２０ｅは、遅延検出手段である遅延検出部（D-DET）３１、遅延決定手段である遅延決定部（D-TGT）３２、減算部（ＳＵＢ）３３、高域カットフィルタ（FIL）３４、遅延制御手段である遅延制御部（D-CNT）３５を備えている。遅延検出部（D-DET）３１は、位相検出器（PC）３１ａと高域カットフィルタ（FIL）３１ｂを備えており、フィードバックされた信号（Ｓ１、Ｓ２）間の遅延を検出する。遅延決定部（D-TGT）３２は、電源-GND間に複数の抵抗を挿入して生成される分圧電圧をセレクタ３２ａで切り替えて出力するよう構成されており、遅延の目標値を出力する機能を持つ。遅延制御部（D-CNT）３５は、遅延素子（D）３５ａを複数備えた遅延可変素子が用いられている。
【００６０】
上述したような構成のタイミングジェネレータ２０ｅにおける動作は、図６に示すようになる。図６は、タイミングジェネレータ２０ｅにおけるフィードバックによる遅延制御を示すタイミングチャートである。図６に示すように、タイミングジェネレータ２０ｅにフィードバックされた信号（S1_FB、S2_FB）は、遅延検出部（D-DET）３１の位相検出器（PC）３１ａで位相差（遅延）を検出され、その遅延量に応じたパルス幅をもった方形波（Vd0）に変換される。方形波（Vd0）は高域カットフィルタ（FIL）３１ｂにて高周波成分を除去された直流信号（Vd）となり、減算器（SUB）３３に入力される。ここで、直流信号（Vd）は方形波（Vd0）のパルス幅に応じて直流レベルが増減する（パルス幅→直流レベル変換をしている）。
【００６１】
一方、遅延決定部（D-TGT）３２ではレジスタ設定によって目標遅延量（Vr）を選択し、減算器（SUB）３３に入力する。減算器（SUB）３３では検出された遅延量（Vd、直流レベル）と目標遅延量（Vr、直流レベル）の差分をとり、これを高域カットフィルタ（FIL）３４でフィルタリングし、遅延制御部（D-CNT）３５の遅延素子（D）３５ａの調整電位（Va）、すなわちＳ２信号の遅延補正量として入力する。そして、遅延制御部（D-CNT）３５では、調整電位（Va）に応じて信号Ｓ２の遅延を制御し出力する。
【００６２】
なお、図６において、Ｓ１に対するＳ２の目標遅延量をto、そのときの電位をVoとしている。また、フィードバック動作１ループでの遅延補正量Vaを
Va ＝ （検出遅延量−目標遅延量）＊ ｋ
（ｋ：補正係数、図６ではｋ＝0.5）
としている。ここで、この補正係数ｋは、フィードバック系の追従速度および安定性を決める重要な要素であり、減算器３３のゲインや高域カットフィルタ３４の構成で決まり、係数が大きい場合には追従速度が速くなる（補正期間が短くなる）が安定性の悪い特性となり、係数が小さい場合は追従速度は遅いが定常的には安定性のよい特性となる。
【００６３】
このようなフィードバックループにより、Ｓ１に対するＳ２の遅延を保持し続ける動作を行うため、信号は常に最適なタイミングとなるよう自動的に調整される。このため、仮に特性にばらつきがあった場合でも、ばらつきによるずれ分を検出し自動的に補正するため、ばらつきの影響は実質的に考える必要がなくなる。
【００６４】
このように負荷入力端での信号をタイミングジェネレータ２０ｅにフィードバックすることで、タイミングジェネレータ２０ｅでは任意の信号間の遅延（位相）を制御してタイミングを最適化することができ、高速駆動を行う上で弊害となるばらつき分を実質的に考えずに済むため、ＣＣＤ１０／ＡＦＥ２３の高速駆動を容易に実現することができる。
【００６５】
なお、上記はＳ１に対してＳ２の遅延（位相）を可変する例を示している。また、上記の目標遅延量は、レジスタ等で設定可能とすれば容易に遅延を可変することができる。
【００６６】
なお、本実施の形態においては、遅延決定部（D-TGT）３２として分圧電圧の切り替え構成としたが、図７に示すように、Ｄ／Ａコンバータ（DAC）３２ｂを用いることで、容易に分解能を上げる（設定ステップを細かくする）ことも可能である。
【００６７】
さらに、分圧やＤ／Ａコンバータ（DAC）３２ｂの出力を用いる場合、その基準となる電位（電源、GND）によって出力が変わることで、目標遅延量の誤差が大きくなる場合があるが、これに対してはＤＬＬ（Delay-Lock-Loop）３２ｃを用いることで（図８参照）、誤差の少ない構成にすることができる。図８では、任意の内部信号SrをＤＬＬ３２ｃの基準信号としており、それと遅延素子（D、ここでは４素子の例）３２ｄの出力との位相を位相比較器（PC）３２ｅで比較し、その出力を高域カットフィルタ（FIL）３２ｆを介すことで直流信号を得る。得られた直流信号によって各遅延素子３２ｄの遅延を制御し、最終的に基準信号Srと遅延素子３２ｄの出力との位相が360°異なる（１周期分異なる）ように調整される（位相がロックされる）。このとき、図９に示すように、遅延素子１段当たりの遅延量Ｄは、Srの信号周期Ｔ、遅延素子の数Ｎとすると、
Ｄ  ＝  Ｔ ／ Ｎ
となり、遅延量Ｄは基準信号の周期Ｔと遅延素子数Ｎのみで決まる。このため、各遅延素子３２ｄの出力同士は温度や電源電圧等の影響を受けずに一定の遅延量をもつことになり、この中の任意の２信号を選択することで誤差の小さい遅延量（を示す信号）を生成することができる。尚、図９における補正係数については上記したものと同様なので説明は省略する。遅延決定部（D-TGT）３２内のセレクタ（SEL）３２ｇで選択されたＤＬＬ３２ｃの２信号は、位相比較器（PC）３２ｈ、高域カットフィルタ（FIL）３２ｉを介すことで直流信号に変換され、それが減算器３３に入力される。また、ＤＬＬ３２ｃを用いた場合、分解能を上げる（設定ステップを細かくする）ためには遅延素子数Ｎを大きくすればよい。
【００６８】
さらに、本実施の形態においては、遅延制御部（D-CNT）３５に遅延素子（D）３５ａを用い、その遅延を可変することで構成した。このとき、タイミングジェネレータ２０ｅには遅延素子（D）３５ａしか内蔵されていないが、負荷（ＣＣＤ１０、ＡＦＥ２３）からのフィードバックを考えると、上述したＤＬＬ３２ｃと同様、負荷（ＣＣＤ１０、ＡＦＥ２３）を含んだフィードバックループのＤＬＬと見なすこともできる。このとき遅延制御部（D-CNT）３５は、与えられた信号によって遅延（位相）を調整できればよいため、周波数可変素子として機能するＰＬＬ（Phase Locked Loop）を用いても同様の効果が得られる。但し、駆動信号によってはデューティーを変える場合があるため、その場合には構成が複雑になる可能性がある。
【００６９】
ところで、フィードバックの信号路が長いと配線容量等の寄生成分が大きくなるため、フィードバック信号間のタイミングスキューが大きくなり、遅延調整精度が悪化する可能性があるため、実装時にはできるだけ最短路でレイアウトする必要がある。
【００７０】
このように本実施の形態によれば、負荷への駆動信号をタイミングジェネレータ２０ｅにフィードバックし、駆動信号の遅延（位相）を制御して出力する構成とすることで、タイミングスキューといった各部品特性のばらつき要因を実質的にゼロにすることができ、対象負荷の高速駆動を可能にすることができる。
【００７１】
ところで、ＣＣＤ１０などの駆動信号の論理レベルは、タイミングジェネレータ２０ｅの電源電圧よりも高い場合がある。このとき、タイミングジェネレータ２０ｅの入力耐圧を満足する場合には図４に示したように直接フィードバックしても問題ないが、耐圧が低い場合にはそのような構成を取れない。
【００７２】
そこで、タイミングジェネレータ２０ｅの入力耐圧を満足しないような場合には、負荷（ＣＣＤ１０、ＡＦＥ２３）入力端で駆動信号を分圧して入力すること（図１０参照）、ドライバ２０ｇの入力端で信号をフィードバックすること（図１１参照）、ＣＣＤ１０等の駆動信号の論理レベルを変換するレベル変換素子（ＬＣ：Level Conversion）４０を挿入すること（図１２参照）、などで対応できる。但し、これらの場合、本来遅延を検出した信号とフィードバック信号が異なるため、遅延補正のずれが大きくなってしまう（遅延調整精度が低くなる）ことに注意が必要である。
【００７３】
なお、ＡＦＥ２３などの駆動信号は、論理レベルがタイミングジェネレータ２０ｅの電源電圧と同等であっても、他信号とのタイミングを揃える意味でドライバを介して入力される場合があるが、上記調整を行う場合には、図１３に示すように、ドライバは不要となる。
【００７４】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１４および図１５に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【００７５】
第１の実施の形態では、任意の信号間の遅延をフィードバックを用いて自動調整することについて述べた。ここで、全ての駆動信号に対してこれを行う場合を考えると、全信号のフィードバックが必要となり、タイミングジェネレータ２０ｅの端子の増大につながってしまう。そこで、本実施の形態では、全ての信号をフィードバックするのではなく、任意の信号をフィードバックしてその遅延状態をモニタし、それに応じて全ての信号の遅延（位相）を調整するようにしたものである。
【００７６】
ここで、図１４はフィードバック信号を１つとした場合の負荷駆動系を示すブロック図である。このとき、図１４に示すように、タイミングジェネレータ２０ｅ〜負荷（ＣＣＤ１０、ＡＦＥ２３）までの間の抵抗・容量を非実装にすることで、全信号の特性ばらつきの極性を同じにする。これは同一パッケージ内のゲート間、端子間の特性差が小さいことを利用している（特性トラッキング）。ここで、タイミング調整用に挿入した抵抗・容量を実装しないことで、タイミングのばらつき自体は大きくなる。しかし、特性が独立にばらつく抵抗・容量を取り除くことで、ばらつき要因をタイミングジェネレータ２０ｅ／ドライバ２０ｇ／負荷（ＣＣＤ１０、ＡＦＥ２３）に限定することができ、これによってばらつきの極性を揃えられ、結果、信号間の特性差を小さくすることができる。つまり、任意の基準信号の遅延状態と他の信号の遅延状態をほぼ同等にすることができるため、例えば１信号のみフィードバックすることで全ての信号の遅延（位相）を制御することが可能となる。
【００７７】
図１５は、タイミングジェネレータ２０ｅの構成を示すブロック図である。図１５に示すように、本実施の形態のタイミングジェネレータ２０ｅが図５と異なるのはフィードバック信号がS1_FBの１本となっている点と、遅延検出部（D-DET）３１ではS1_FBと任意の内部信号Ｓｒとの遅延を検出している点である。ここでは任意の基準信号Ｓ１の遅延（位相）を検出しているが、動作自体は図５などと同様であるためここでは省略する。
【００７８】
このように本実施の形態によれば、簡素な構成にて、任意の信号の遅延を調整かつ保持できるようにすることができる。
【００７９】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１６および図１７に基づいて説明する。なお、前述した第１の実施の形態または第２の実施の形態と同じ部分は同じ符号で示し説明も省略する。
【００８０】
第１の実施の形態または第２の実施の形態においては、負荷（ＣＣＤ１０、ＡＦＥ２３）に入力している駆動信号をタイミングジェネレータ２０ｅにフィードバック（ＦＢ）し、タイミングジェネレータ２０ｅにおいてハードウェアによって信号の遅延（位相）を制御するようにしたが、ソフトウェアによる遅延制御も可能である。この点について説明する。なお、本実施の形態においては、タイミングジェネレータ２０ｅが図示しないＣＰＵ（Central Processing Unit）やメモリなどを含み、メモリに格納されているプログラムに従うＣＰＵの動作による各種演算処理機能を備えているものとする。
【００８１】
まず、２信号フィードバック時の遅延制御処理について説明する。図１６は、２信号フィードバック時の遅延制御処理の流れを示すフローチャートである。図１６に示すように、ＣＰＵは、目標遅延量を検出し（ステップＳ１）、２信号間の遅延量を検出する（ステップＳ２）。
【００８２】
続くステップＳ３では、ステップＳ２で検出した２信号間の遅延量が目標遅延量に対して所定の誤差範囲内であるか否かを判断する。信号間の遅延量が目標遅延量に対して所定の誤差範囲内である場合には（ステップＳ３のＹｅｓ）、遅延量の補正は不要であるため、そのまま処理を終了する。一方、信号間の遅延量が目標遅延量に対して所定の誤差範囲内でない場合には（ステップＳ３のＮｏ）、遅延補正量（検出遅延量−目標遅延量）を算出し（ステップＳ４）、算出した遅延補正量にしたがって遅延補正処理を行って（ステップＳ５）、ステップＳ３に戻る。遅延補正処理を行った結果、信号間の遅延量が目標遅延量に対して所定の誤差範囲内となった場合には（ステップＳ３のＹｅｓ）、遅延量の補正は不要であるため、そのまま処理を終了する。
【００８３】
次に、１信号フィードバック時の遅延制御処理について説明する。図１７は、１信号フィードバック時の遅延制御処理の流れを示すフローチャートである。図１７に示すように、ＣＰＵは、目標遅延量を検出し（ステップＳ１１）、任意の信号の遅延量を検出する（ステップＳ１２）。
【００８４】
続くステップＳ１３では、ステップＳ１２で検出した遅延量が目標遅延量に対して所定の誤差範囲内であるか否かを判断する。信号間の遅延量が目標遅延量に対して所定の誤差範囲内である場合には（ステップＳ１３のＹｅｓ）、遅延量の補正は不要であるため、そのまま処理を終了する。一方、信号間の遅延量が目標遅延量に対して所定の誤差範囲内でない場合には（ステップＳ１３のＮｏ）、遅延補正量（検出遅延量−目標遅延量）を算出し（ステップＳ１４）、算出した遅延補正量にしたがって遅延補正処理を行って（ステップＳ１５）、ステップＳ１３に戻る。遅延補正処理を行った結果、遅延量が目標遅延量に対して所定の誤差範囲内となった場合には（ステップＳ１３のＹｅｓ）、遅延量の補正は不要であるため、そのまま処理を終了する。
【００８５】
［第４の実施の形態］
次に、本発明の第４の実施の形態を図１８に基づいて説明する。なお、前述した第１の実施の形態ないし第３の実施の形態と同じ部分は同じ符号で示し説明も省略する。本実施の形態は、画像形成装置としてデジタル複写機５０への適用例を示す。
【００８６】
図１８は、本発明の第４の実施の形態にかかるデジタル複写機５０の概略構成を示すブロック図である。このデジタル複写機５０は、前述した第１の実施の形態ないし第３の実施の形態のような構成のイメージスキャナ１と、このイメージスキャナ１で読み取ったデジタル画像データに基づいて用紙上に画像の形成を行う画像印刷装置であるプリンタ５１と、当該デジタル複写機５０を制御する制御部５２とからなる。
【００８７】
このような構成により、ＣＣＤ１０またはＡＦＥ２３といった負荷に入力している駆動信号をタイミングジェネレータ２０ｅにフィードバックし、それにより任意の信号の遅延（位相）を制御することによってＣＣＤ１０またはＡＦＥ２３といった負荷の高速駆動を可能にしているので、プリンタ５１での高生産性の向上を図ることができる。
【００８８】
なお、プリンタ５１の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など種々の方式を用いることができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態にかかるイメージスキャナの概略構成を示す縦断正面図である。
【図２】イメージスキャナの駆動制御系を示すブロック図である。
【図３】従来のイメージスキャナのＣＣＤ駆動制御系を示すブロック図である。
【図４】イメージスキャナのＣＣＤ駆動制御系を示すブロック図である。
【図５】タイミングジェネレータの構成を示すブロック図である。
【図６】タイミングジェネレータにおけるフィードバックによる遅延制御を示すタイミングチャートである。
【図７】タイミングジェネレータの構成を示すブロック図である。
【図８】タイミングジェネレータの構成を示すブロック図である。
【図９】タイミングジェネレータにおけるフィードバックによる遅延制御を示すタイミングチャートである。
【図１０】タイミングジェネレータの構成を示すブロック図である。
【図１１】タイミングジェネレータの構成を示すブロック図である。
【図１２】タイミングジェネレータの構成を示すブロック図である。
【図１３】タイミングジェネレータの構成を示すブロック図である。
【図１４】本発明の第２の実施の形態にかかるフィードバック信号を１つとした場合の負荷駆動系を示すブロック図である。
【図１５】タイミングジェネレータｅの構成を示すブロック図である。
【図１６】本発明の第３の実施の形態にかかる２信号フィードバック時の遅延制御処理の流れを示すフローチャートである。
【図１７】１信号フィードバック時の遅延制御処理の流れを示すフローチャートである。
【図１８】本発明の第４の実施の形態にかかるデジタル複写機の概略構成を示すブロック図である。
【符号の説明】
【００９０】
１        負荷駆動装置、画像読取装置
１０      負荷、イメージセンサ
２０ｅ    駆動信号発生手段
２３      負荷、ＡＦＥ回路
３１      遅延検出手段
３２      遅延決定手段
３５      遅延制御手段
５０      画像形成装置
５１      画像印刷装置
【図１】
2008072392.tif 000003
【図２】
2008072392.tif 000004
【図３】
2008072392.tif 000005
【図４】
2008072392.tif 000006
【図５】
2008072392.tif 000007
【図６】
2008072392.tif 000008
【図７】
2008072392.tif 000009
【図８】
2008072392.tif 000010
【図９】
2008072392.tif 000011
【図１０】
2008072392.tif 000012
【図１１】
2008072392.tif 000013
【図１２】
2008072392.tif 000014
【図１３】
2008072392.tif 000015
【図１４】
2008072392.tif 000016
【図１５】
2008072392.tif 000017
【図１６】
2008072392.tif 000018
【図１７】
2008072392.tif 000019
【図１８】
2008072392.tif 000020