(57)【要約】【課題】微細なＣＭＯＳ回路に搭載することができ、良好な残留分極特性を示す強誘電体膜とその製造方法、強誘電体キャパシタ、および強誘電体メモリとその製造方法を提供する。【解決手段】強誘電体膜の製造工程において、基板温度を３８０℃以上且つ４２０℃以下とするＭＯＣＶＤ法により強誘電体膜を成膜した後、基板温度を６５０℃以上且つ７５０℃以下とする熱処理により結晶化させる。強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、及びＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の上または上方に形成された下部電極の上に、前記基板の温度を３８０℃以上且つ４２０℃以下とする有機金属化学気相堆積法により強誘電体膜を形成する工程（ａ）と、
前記基板の温度を６５０℃以上且つ７５０℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｂ）とを備えており、
前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体膜の製造方法。
【請求項２】
前記下部電極は、溝が設けられた層間絶縁膜の上に形成されており、
前記工程（ａ）は、前記下部電極上に前記溝の内壁に沿った形状の前記強誘電体膜を形成する工程を含んでいることを特徴とする請求項１に記載の強誘電体膜の製造方法。
【請求項３】
前記工程（ａ）で形成される前記強誘電体膜の膜厚が、２０ｎｍ以上且つ５０ｎｍ以下であることを特徴とする請求項２に記載の強誘電体膜の製造方法。
【請求項４】
前記工程（ａ）で形成される前記強誘電体膜の膜厚の最大値と最小値との差が１０ｎｍ以下であることを特徴とする請求項２または３に記載の強誘電体膜の製造方法。
【請求項５】
前記工程（ａ）で形成される前記強誘電体膜において、前記溝の内壁に形成された前記強誘電体膜の膜厚の最小値および最大値をそれぞれＡおよびＢとすると、Ａ／Ｂ≧０．６であることを特徴とする請求項２〜４のうちいずれか１つに記載の強誘電体膜の製造方法。
【請求項６】
前記工程（ａ）で形成される前記強誘電体膜は、アモルファス状であることを特徴とする請求項１〜５のうちいずれか１つに記載の強誘電体膜の製造方法。
【請求項７】
前記下部電極は、白金からなることを特徴とする請求項１〜６のうちいずれか１つに記載の強誘電体膜の製造方法。
【請求項８】
基板の上または上方に形成された下部電極の上に、前記基板の温度を４３０℃以上且つ４７０℃以下とする有機金属化学気相堆積法により強誘電体膜を形成する工程（ａ）と、
前記基板の温度を４００℃以上且つ５００℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｂ）とを備えており、
前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ４．４≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体膜の製造方法。
【請求項９】
前記工程（ａ）で形成される前記強誘電体膜は、ペロブスカイト構造の微結晶を含んでいることを特徴とする請求項８に記載の強誘電体膜の製造方法。
【請求項１０】
前記下部電極は、白金からなることを特徴とする請求項８または９に記載の強誘電体膜の製造方法。
【請求項１１】
Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体膜。
【請求項１２】
基板の上または上方に形成された下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜の上に形成された上部電極とを備えており、
前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体キャパシタ。
【請求項１３】
前記基板の上または上方に形成され、溝が設けられた層間絶縁膜をさらに備えており、前記下部電極は少なくとも前記溝の内壁の上に形成されていることを特徴とする請求項１２に記載の強誘電体キャパシタ。
【請求項１４】
下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、
前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、
前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、
前記基板の温度を４３０℃以上且つ４７０℃以下とする有機金属化学気相堆積法により前記下部電極の上に前記強誘電体膜を形成する工程（ｄ）と、
前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、
前記基板の温度を４００℃以上且つ５００℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｆ）とを備えており、
前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ４．４≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体メモリの製造方法。
【請求項１５】
前記工程（ｂ）で形成される前記シリサイド層は、均一な相のニッケルシリサイドからなることを特徴とする請求項１４に記載の強誘電体メモリの製造方法。
【請求項１６】
基板内に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の上に形成されたシリサイド層とを有するトランジスタと、
前記基板の上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを有する強誘電体キャパシタと
を有するメモリセルと、
前記トランジスタの一端に接続され、前記強誘電体キャパシタの下方に配置されたビット線とを備えており、
前記強誘電体膜はＢｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体メモリ。
【請求項１７】
基板上に形成されたゲート電極と、
前記ゲート電極の上に形成された強誘電体膜と、
前記強誘電体膜の上に形成されたドレイン電極と、
前記強誘電体膜の上に、前記ドレイン電極と間隔を空けて形成されたソース電極と、
前記強誘電体膜、前記ドレイン電極、および前記ソース電極の上に形成され、前記ソース電極の一部を露出させる第１の開口部と前記ドレイン電極の一部を露出させる第２の開口部とが設けられた高誘電率絶縁膜とを備えており、
前記強誘電体膜はＢｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリなどに用いられる強誘電体膜およびその製造方法、強誘電体キャパシタ、強誘電体メモリおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを処理し保存する傾向が強まる中で、電子機器が一段と高度化され、電子機器に使用される半導体装置においては、搭載される半導体素子の微細化が急速に進んでいる。これに伴い、揮発性の半導体メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化を実現するために、従来の珪素酸化物または窒化物から酸化タンタルなどの誘電率のより高い化合物に変えることで、高誘電率容量絶縁膜を備えた半導体記憶装置が広く研究開発されている。さらに、従来にない低動作電圧を示し、かつ高速で書き込みや読み出しが可能である不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体膜を用いた強誘電体キャパシタに関する研究開発が盛んに行われ、メガビットクラスの強誘電体不揮発性メモリが実用化されている。
【０００３】
現在、強誘電体不揮発性メモリのさらなる高集積化の実現のため、強誘電体不揮発性メモリに搭載された強誘電体キャパシタにおける電極面積の小型化や、強誘電体容量絶縁膜の薄膜化に伴う容量素子の微細化に関する研究開発が特に盛んに行われている（特許文献１参照）。
【特許文献１】特開２００２−２４６５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体不揮発性メモリのさらなる高集積化を実現するためには、強誘電体膜の特性を劣化させることなく、強誘電体キャパシタを微細な相補型金属酸化膜半導体（ＣＭＯＳ）集積回路に集積化させる製造方法を開発する必要がある。
【０００５】
２００６年４月現在、線幅０．１８μｍのプロセスルールにおいて、高集積化された強誘電体不揮発メモリをＣＭＯＳ集積回路に混載したメモリ素子が実現されている。このメモリ素子は一般的にはフェロエレクトリックランダムアクセスメモリー（ＦｅＲＡＭ）と呼ばれ、不揮発性で高速に読み書き可能であり、且つ安全性の高いメモリ素子として、ＩＣタグやＩＣカードなどを中心に、実際に商品化されている。今後、上記の用途のみならず、デジタル家電などの大規模な集積回路に対して、高集積化された強誘電体不揮発メモリを混載することにより、さらなる市場の拡大を狙うことができる。そのためには、線幅０．１３μｍルール以降の微細なＣＭＯＳプロセスに対しても、高集積化された強誘電体不揮発メモリを混載することが可能な技術が必要となってくる。そこで、実効メモリセル面積を縮小するため強誘電体キャパシタ素子を立体化したり、高分極および高配向を示す強誘電体膜を低温で結晶化させる技術に注目が集まっている。
【０００６】
線幅０．１３μｍルールの微細なＣＭＯＳプロセスでは、トランジスタのソースとドレインの間隔が狭くなるため、ビット線を強誘電体キャパシタの下に形成する、キャパシタ・オン・ビット（ＣＯＢ）構造が主流となっており、これにより無駄の少ないメモリセルレイアウトを実現できる。ＣＯＢ構造では、強誘電体キャパシタを形成する工程の前に、ビット線を形成し、その後、トランジスタと接続するためのコンタクトを形成する。次に、強誘電体キャパシタを水素ガスによる還元から保護するために設けられ、例えば窒化シリコン膜（ＳｉＮ）などからなるバリア膜を比較的高温なプロセスで堆積する。以降、熱処理により強誘電体膜を結晶化する工程などを経て強誘電体キャパシタを形成する。このような形成方法では、コンタクトを形成した後に比較的高温なプロセスを行うため、トランジスタのソースやドレインのコンタクト領域に用いられる例えばコバルトシリサイド（ＣｏＳｉ２）などが高温に晒されてしまう。その結果、トランジスタが高抵抗化するなど強誘電体メモリの動作に不具合が生じるおそれがある。そのため、強誘電体膜をできるだけ低温で結晶化させるプロセスの開発が望まれている。
【０００７】
また、線幅０．１３μｍルールのＣＭＯＳプロセスでは、ロジック部の駆動電圧は一般的には１．５Ｖ以下であるため、低電圧で分極反転できる強誘電体キャパシタが必要となっており、そのために強誘電体膜を薄膜化することが求められている。一方、強誘電体メモリのセルサイズを縮小化するため、強誘電体キャパシタ素子を立体化した強誘電体メモリの開発も進んでいる。以上のことより、アスペクト比の高い立体構造を有する強誘電体キャパシタに対しても、薄膜化され、且つ、高い被膜率で強誘電体膜を成膜する技術の開発が求められている。
【０００８】
さらに、線幅６５ｎｍルール以降の微細なＣＭＯＳプロセスでは、トランジスタの耐熱性の問題から、プロセス温度の上限値における制約が厳しくなる。特に、線幅６５ｎｍルールのＣＭＯＳプロセスにおいてトランジスタのソースやドレインのコンタクト領域にニッケルシリサイド(ＮｉＳｉ）が形成されている場合、プロセス温度は厳しく制約される。高温では、ＮｉＳｉがＮｉＳｉ２へ相転移することによるトランジスタの高抵抗化が懸念されるほか、ニッケル原子がシリコン中の欠陥などを介して再拡散するおそれがある。したがって、線幅６５ｎｍルール以降の微細ＣＭＯＳプロセスにおいても、強誘電体膜をできるだけ低温で結晶化させるプロセスの開発が必要となっている。
【０００９】
上記の不具合を考慮し、本発明は、微細なＣＭＯＳ回路に搭載することができ、且つ、良好な残留分極特性を示す強誘電体膜およびその製造方法と、該強誘電体膜を備えた強誘電体キャパシタと、さらには強誘電体メモリおよびその製造方法とを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の第１の強誘電体膜の製造方法は、基板の上または上方に形成された下部電極の上に、前記基板の温度を３８０℃以上且つ４２０℃以下とする有機金属化学気相堆積法により強誘電体膜を形成する工程（ａ）と、前記基板の温度を６５０℃以上且つ７５０℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｂ）とを備えており、前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。
【００１１】
この方法によれば、工程（ａ）においてアモルファス状の構造を有する強誘電体膜が得られるため、薄膜化され表面の凹凸が少ない強誘電体膜を形成することができる。これにより、本発明の第１の製造方法で形成した強誘電体膜を備えた強誘電体キャパシタは、読み出しや書き込みなどの動作を低電圧で行うことが可能となり、さらに表面の凹凸に起因した電界集中を抑制することができるため、リーク電流を低減させることができる。その結果、本発明の第１の強誘電体膜の製造方法によれば、ロジック部の駆動電圧が低い微細なＣＭＯＳ回路に対しても混載することが可能な強誘電体膜を形成することができる。
【００１２】
さらに、本発明の第１の強誘電体膜の製造方法では、工程（ｂ）において基板温度を６５０℃以上且つ７５０以下とすることで、工程（ａ）で形成されたアモルファス状の強誘電体膜が固相反応によりペロブスカイト構造の強誘電体膜となる。また、工程（ｂ）で形成された強誘電体膜は、７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている結晶構造を有している。そのため、本発明の第１の製造方法では、ランダムに配向している結晶構造と比較して優れた残留分極特性を示す強誘電体膜を製造することが可能となる。
【００１３】
また、本発明の第１の強誘電体膜の製造方法においては、前記下部電極は溝が設けられた層間絶縁膜の上に形成されており、前記工程（ａ）は前記下部電極上に前記溝の内壁に沿った形状の前記強誘電体膜を形成する工程を含んでいることが好ましい。この方法によれば、上記の効果に加え、溝などの段差が形成された領域においても、薄膜化され表面の凹凸が少ない強誘電体膜を形成することができる。
【００１４】
次に、本発明の第２の強誘電体膜の製造方法は、基板の上または上方に形成された下部電極の上に、前記基板の温度を４３０℃以上且つ４７０℃以下とする有機金属化学気相堆積法により強誘電体膜を形成する工程（ａ）と、前記基板の温度を４００℃以上且つ５００℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｂ）とを備えており、前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ４．４≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。なお、前記工程（ａ）で形成される前記強誘電体膜は、ペロブスカイト構造の微結晶を含んでいることが好ましい。
【００１５】
この方法によれば、工程（ａ）において、ペロブスカイト構造の微結晶を含む強誘電体膜が生成されることにより、熱処理時の結晶化が容易となり、基板温度を比較的低温（４００℃以上且つ５００℃以下）に設定しても、結晶性が高く、残留分極特性が良好な強誘電体膜を形成することができる。また、工程（ａ）で形成された強誘電体膜は、７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている結晶構造を有するため、ランダムに配向している結晶構造と比較して優れた残留分極特性を示すことができる。
【００１６】
さらに、本発明の第２の強誘電体膜の製造方法おいては、工程（ａ）で直径１００ｎｍ以下の微結晶が生成されるため、薄膜化され表面の凹凸が少ない強誘電体膜を備えた強誘電体膜を形成することができる。
【００１７】
本発明の強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。これによれば、強誘電体膜として良好な残留分極特性を示すことができる。また、結晶構造の配向が比較的揃っているため、本発明の強誘電体膜を微細なＣＭＯＳ回路に用いた場合においても、キャパシタ毎に配向性が異なることや分極特性がばらつくことを抑制することができる。
【００１８】
また、本発明の強誘電体キャパシタは、基板の上または上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを備えており、前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。なお、前記基板の上または上方に形成され、溝が設けられた層間絶縁膜をさらに備えており、前記下部電極は少なくとも前記溝の内壁の上に形成されていることが好ましい。
【００１９】
この構成によれば、強誘電体膜のｃ軸方向の成分が傾いて配向しているため、強誘電体膜の残留分極特性が向上している。そのため、良好な残留分極特性を有する強誘電体膜を備えた本発明の強誘電体キャパシタでは、強誘電体メモリに用いた場合、高速で動作する不揮発性メモリを実現することが可能となる。また、立体構造を有するキャパシタでは、蓄積電荷量を大きくしつつ投影面積を小さくすることができるため、強誘電体メモリに用いた場合、該強誘電体メモリのセル面積を縮小することが可能となる。
【００２０】
次に、本発明の強誘電体メモリの製造方法は、下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、前記基板の温度を４３０℃以上且つ４７０℃以下とする有機金属化学気相堆積法により前記下部電極の上に前記強誘電体膜を形成する工程（ｄ）と、前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、前記基板の温度を４００℃以上且つ５００℃以下とする熱処理により前記強誘電体膜を結晶化させる工程（ｆ）とを備えており、前記強誘電体膜は、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ４．４≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする強誘電体メモリの製造方法。なお、前記工程（ｂ）で形成される前記シリサイド層は、均一な相のニッケルシリサイドからなることが好ましい。
【００２１】
この方法では、強誘電体膜の成膜から熱処理までの結晶化プロセスを５００℃以下で行っている。これにより、プロセス温度の上限が低いニッケルシリサイドをコンタクト領域に形成させた微細なＣＭＯＳ回路においても、トランジスタの高抵抗化などを引き起こすことなく、強誘電体キャパシタを搭載させることが可能となる。その結果、高速で読み書き可能な強誘電体メモリを製造することができる。
【００２２】
また、本発明の第１の強誘電体メモリは、基板内に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の上に形成されたシリサイド層とを有するトランジスタと、前記基板の上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを有する強誘電体キャパシタとを有するメモリセルと、前記トランジスタの一端に接続され、前記強誘電体キャパシタの下方に配置されたビット線とを備えており、前記強誘電体膜はＢｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。
【００２３】
これによれば、十分な残留分極特性を有する強誘電体膜を備えているため、高速で書き込みや読み出しが可能な強誘電体メモリを実用化することができる。
【００２４】
また、本発明の第２の強誘電体メモリは、基板上に形成されたゲート電極と、前記ゲート電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成されたドレイン電極と、前記強誘電体膜の上に、前記ドレイン電極と間隔を空けて形成されたソース電極と、前記強誘電体膜、前記ドレイン電極、および前記ソース電極の上に形成され、前記ソース電極の一部を露出させる第１の開口部と前記ドレイン電極の一部を露出させる第２の開口部とが設けられた高誘電率絶縁膜とを備えており、前記強誘電体膜はＢｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、およびＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．７の範囲である）から構成されており、且つ前記強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。
【００２５】
これによれば、十分な残留分極特性を有する強誘電体膜を備えており、さらに高誘電率を有する高誘電率絶縁膜が設けられているため、十分な残留分極特性を有し、リーク電流を抑制することが可能な強誘電体メモリを実現することができる。
【００２６】
また、本発明の第２の強誘電体メモリは、ゲート電極として機能する下部電極とソース電極およびドレイン電極の少なくとも一方とを用いて、情報の書き込みに必要な電圧の印加を行うことができる。さらに、キャパシタを有するタイプの強誘電体メモリと比べて平面面積を著しく減少することができる。
【発明の効果】
【００２７】
本発明の強誘電体膜の製造方法によれば、十分な残留分極特性を有し、薄膜化され表面の凹凸の少ない強誘電体膜を形成することができる。また、本発明の強誘電体膜は良好な残留分極特性を有するため、該強誘電体膜を備えた強誘電体キャパシタおよび強誘電体メモリは、高速で書き込みや読み出しなどの動作が可能となる。
【００２８】
さらに、本発明の強誘電体メモリの製造方法によれば、比較的低温なプロセスで強誘電体膜を形成することができるため、トランジスタの特性を劣化させることなく、微細なＣＭＯＳ回路に強誘電体キャパシタを搭載することができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る強誘電体キャパシタおよびその製造方法について図面を参照しながら説明する。
【００３０】
最初に、本実施形態の強誘電体キャパシタの構成について図１を用いて説明する。図１は、本発明の第１の実施形態に係る強誘電体キャパシタの構成を示す断面図である。
【００３１】
図１に示すように、本実施形態の強誘電体キャパシタは、例えばシリコンからなる基板１００と、基板１００上に形成され、例えば酸化シリコンからなる第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１上に形成され、例えば酸化チタンアルミニウムからなる密着層１０２と、密着層１０２上に形成され、密着層１０２の上面を達する溝が設けられた第２の層間絶縁膜１０３と、第２の層間絶縁膜１０３および密着層１０２のうち少なくとも溝の内部に位置する部分の上に形成された白金（Ｐｔ）からなる下部電極１０４と、下部電極１０４の上に溝の内壁に沿って形成された強誘電体膜１０５と、強誘電体膜１０５の上に形成され、例えば白金からなる上部電極１０６とを備えている。なお、第２の層間絶縁膜１０３の材料としては、例えば酸化シリコンが用いられる。
【００３２】
ここで、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素である）をＢＩＴと称す。本実施形態の製造方法では、強誘電体膜の材料として、ＢＩＴ（ただし、０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６である）を用いる。なお、一般的に用いられるゾルゲル法などの塗布手法で膜を堆積させた後、該膜を結晶化させてＢＩＴを形成した場合、ＢＩＴの結晶構造は、ａ軸長が０．５４５ｎｍ、ｂ軸長が０．５４１ｎｍ、ｃ軸長が３．２８３ｎｍとなる菱面体晶となる。このような結晶構造を有するＢＩＴは、ａ軸方向の自発分極量が５０μＣ／ｃｍ２、ｃ軸方向の自発分極量が４μＣ／ｃｍ２であり、ａ軸方向に非常に大きな分極を有する。本実施形態の強誘電体キャパシタにおいて、強誘電体膜１０５は、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いていることを特徴とする７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いているＢＩＴ結晶で構成されている。
【００３３】
次に、本実施形態に係る強誘電体キャパシタの製造方法について図２、図３を用いて説明する。図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法をそれぞれ示す断面図である。
【００３４】
まず、図２（ａ）に示すように、プラズマＣＶＤ法（プラズマ化学気相成長法）により、シリコンなどからなる基板１００上に膜厚が５００ｎｍの酸化シリコンなどからなる第１の層間絶縁膜１０１を形成する。次に、スパッタ法により、第１の層間絶縁膜１０１上に膜厚が５０ｎｍの酸化チタンアルミニウムなどからなる密着層１０２を形成する。その後、オゾンを用いたＣＶＤ法により、密着層１０２の上に膜厚が７００ｎｍの例えば酸化シリコンからなる第２の層間絶縁膜１０３を形成する。
【００３５】
次に、図２（ｂ）に示すように、第２の層間絶縁膜１０３の一部を密着層１０２が露出するまでドライエッチングを行い、第２の層間絶縁膜１０３に直径が７００ｎｍの溝を形成する。
【００３６】
続いて、図２（ｃ）に示すように、溝が形成された部分を含む第２の層間絶縁膜１０３上および密着層１０２の露出した面に、白金からなる厚さ５０ｎｍの下部電極１０４をＣＶＤ法により形成する。このとき、図２（ｃ）の側面図に示すように、下部電極１０４は、リソグラフィによりパターンニングされたマスクを用いて形成される。なお、下部電極１０４を形成するにはスパッタ法を用いてもよい。また、スパッタ法を用いた場合、スパッタ後に逆スパッタを行いサイドウオールを形成して、ホールの側壁に電極を形成するような、リコイル型の構造を有する下部電極１０４を形成してもよい。ここで、下部電極１０４は、白金からなることが好ましい。
【００３７】
次に、図３（ａ）に示すように、有機金属化学気相堆積（ＭＯＣＶＤ）法により、下部電極１０４および第２の層間絶縁膜１０３の上にＢＩＴからなる強誘電体膜１０５を形成する。この際、Ｂｉ原料にトリメトキシジメチルジプロポキシビスマス、Ｔｉ原料にテトラメトキシジメチルジプロポキシチタンからなる有機金属前駆体を用い、それぞれエチルシクロヘキサンの溶媒に溶かした溶液を準備する。ＭＯＣＶＤ法により、準備した溶液を気化器にてミスト化し、３００℃程度に昇温された気化管部でガス化する。さらに、ガス化された原料は、酸素ガスと合流した状態で、基板が３８０℃以上且つ４３０℃以下の温度でサセプタ上に保持されている成膜室に導入され、下部電極１０４の上に蒸着されて成膜が行われる。
【００３８】
次に、図３（ｂ）に示すように、ＡＬＤ（原子層蒸着）法あるいはＣＶＤ（化学気相成長）法により、強誘電体膜１０５上に白金などからなる上部電極１０６を形成する。その後、図３（ｂ）の側面図に示すように、リソグラフィーによりパターンニングされたマスクを用いて上部電極１０６を形成する。ここで、上部電極１０６の材料として貴金属の白金を用いているが、イリジウム、ルテニウムなどを用いてもよい。また、金属酸化物の電極を用いてもよく、酸化イリジウム、酸化ルテニウムあるいは酸化ストロンチウムルテニウムなどを用いてもよい。
【００３９】
そして、図３（ｃ）に示すように、酸素雰囲気下で基板温度を６５０℃以上且つ７５０℃以下の範囲として熱処理を行い、強誘電体膜１０５の結晶粒を成長させることによって、図１に示す本実施形態の強誘電体キャパシタを得ることができる。ここで、熱処理は、ランプ加熱方式のラピッドサーマルアニーリング（ＲＴＡ）により行い、レート２℃／秒で急速に昇温し、７５０℃にて１分間保持する。以上の方法により、本実施形態の強誘電体キャパシタを作製することができる。
【００４０】
本実施形態の強誘電体キャパシタの製造方法の特徴は、強誘電体膜の材料としてＢＩＴ（Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素である））を用いて、ビスマスおよびＡで表される元素の組成比を０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６の範囲とし、図３（ａ）に示すＢＩＴ膜の成膜時に、基板温度を３８０℃以上且つ４３０℃以下とし、さらに図３（ｃ）に示すＢＩＴ膜の熱処理時に基板温度を６００℃以上７５０℃以下としたことにある。以下に、本願発明者らが行った測定に基づいて、上記の条件を用いた理由について図４〜図８を用いて説明する。
【００４１】
図４は、本実施形態に係るビスマスの組成比と成膜時の基板温度とに対する強誘電体膜の成膜後の結晶構造を示す図である。同図に示すように、本実施形態の製造方法により、基板温度を３８０℃以上且つ４３０℃以下とし、且つビスマスの組成比を３．８≦（−ｘ＋ｙ）≦４．６として成膜した強誘電体膜は、アモルファス状の構造を有していることがわかる。ここで、アモルファス状の強誘電体膜は表面に凹凸が少ない平坦な膜となりやすく、比較的容易に薄膜化することが可能となる。したがって、本実施形態の製造方法によれば、成膜時にアモルファス状の構造を有する強誘電体膜が得られるため、比較的膜厚が薄く、且つ膜厚のバラツキの小さい強誘電体膜を備えた強誘電体キャパシタを得ることができる。これにより、強誘電体キャパシタの読み出しや書き込みに必要な抗電圧を低減させることができるため、強誘電体キャパシタの消費電力を下げることができる。また、強誘電体膜の表面凹凸に起因した電界集中を抑制することができるため、強誘電体キャパシタのリーク電流を低減させることが可能となる。その結果、本実施形態の強誘電体キャパシタの製造方法では、ロジック部の駆動電圧が低い微細なＣＭＯＳ回路に対しても混載することができ、十分な強誘電体特性を示す強誘電体キャパシタを得ることができる。なお、本実施形態の強誘電体キャパシタの製造方法において、図３（ａ）に示す成膜時における強誘電体膜の膜厚は、２０ｎｍ以上且つ５０ｎｍ以下であることが好ましい。また、成膜時における強誘電体膜の最大値と最小値との差が１０ｎｍ以下であることが好ましい。
【００４２】
また、図５は、本実施形態に係る成膜時の基板温度とホール（溝）内部の被覆率との関係を示す図である。図５に示すように、本実施形態の製造方法において、成膜時の基板温度を３８０℃以上且つ４３０℃以下とすることで、溝の内部において被覆率が良好な強誘電体膜を形成することができる。なお、本実施形態の製造方法においては、強誘電体膜は溝の内壁における被覆率が６０％以上であることが好ましい。ここで、被覆率（％）とは、溝の内壁に形成された強誘電体膜の膜厚の最小値および最大値をＡおよびＢとすると、Ａ／Ｂ×１００で表される。
【００４３】
次に、図６は、本実施形態に係るビスマスの組成比と成膜時の基板温度とに対する熱処理後の強誘電体膜の結晶構造を示す図である。同図に示すように、本実施形態の製造方法により、基板温度を４３０℃以上且つ４７０℃以下として成膜した後、基板温度を７５０℃とする熱処理により結晶化された強誘電体膜は、残留分極特性を示すペロブスカイト構造を有することがわかる。本実施形態の製造方法においては、熱処理の温度を比較的高い温度範囲（６５０℃以上且つ７５０℃以下）に設定することで、熱処理前には図４で示すアモルファス状の構造を有する強誘電体膜が、高温での固相反応によりペロブスカイト構造を有する強誘電体膜となり、十分な残留分極特性を示すことができる。
【００４４】
図７は、本実施形態に係る強誘電体膜の後方散乱電子回折パターン(ＥＢＳＰ)を示す図である。なお、成膜時の基板温度を４００℃として形成された強誘電体膜（ＢＩＴ膜）における５μｍ四方の領域の観察結果を示している。同図に示すように、本実施形態の上記の条件で形成したＢＩＴ膜は、基板面に対してｃ軸方向から７０度以上且つ９０度以下にずれた方位へ配向している成分が約７３％である結晶構造を有していることがわかる。なお、上述したように、ＢＩＴ膜はａ軸方向に非常に大きな分極（例えば、２Ｐｒ＝１００μＣ／ｃｍ２）を有する特徴がある。したがって、ｃ軸方向の少なくとも一部の成分が基板面に対してずれて配向している本実施形態の強誘電体膜は、ｃ軸方向のみに配向している結晶構造を有する強誘電体膜に比べ、残留分極特性を向上させることができる。
【００４５】
さらに、図８は、本実施形態に係る各熱処理温度におけるビスマスの組成比と強誘電体膜での残留分極量との関係を示した図である。成膜時の基板温度は４００℃とし、熱処理時の基板温度を、６５０℃、７００℃、７２５℃、７５０℃、７８０℃、８００℃としてそれぞれ結晶化した強誘電体膜を有する強誘電体キャパシタに±１．５Ｖの電圧を印加して残留分極量を測定した。なお、図８に示す値は、測定値を平面構造のキャパシタの面積に対して換算した値を用いている。
【００４６】
図８に示すように、本実施形態の製造方法における熱処理時の基板温度の範囲（６５０℃以上且つ７５０℃以下）においては、良好な残留分極を示す強誘電体キャパシタが得られることが確認できた。なお、本実施形態の強誘電体キャパシタのように、立体構造を有するキャパシタの投影面積に対して換算した場合には、例えばアスペクト比を１と仮定すると、少なくとも平面構造のキャパシタに比べ３倍以上の優れた残留分極量を示すことができる。また、本実施形態の強誘電体キャパシタに形成された強誘電体膜は、電圧依存性が大きく、±３Ｖの電圧を印加した場合、例えば熱処理時の温度が７５０℃とすると３倍以上の残留分極量を保つことができる。この残留分極量の値は、ランダムな配向の結晶構造を有する強誘電体膜の残留分極量の値と比較すると１．５倍以上であり、本実施形態の強誘電体キャパシタは十分な残留分極特性を有すると言える。
【００４７】
以上のことから、本願発明者らは、誘電体膜の材料として、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘを０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６の範囲としたＢＩＴを用い、成膜時の基板温度を３８０℃以上且つ４３０℃以下とし、さらに熱処理時の基板温度を６００℃以上７５０℃以下としてＢＩＴ膜を形成することにした。これにより、本実施形態の製造方法では、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いている結晶構造を有しており、良好な残留分極特性を示す強誘電体膜を形成することができる。また、結晶構造の配向が比較的揃っているため、本発明の強誘電体膜を微細なＣＭＯＳ回路に用いた場合においても、キャパシタ毎に配向性が異なることや分極特性がばらつくことを抑制することができる。
【００４８】
また、本実施形態の製造方法では、成膜時にアモルファス状の構造を有する強誘電体膜が得られるため、薄膜化され表面の凹凸が少ない強誘電体膜を備えた強誘電体キャパシタを形成することができる。これにより、低電圧で動作可能な強誘電体キャパシタを実現することができるため、本実施形態の強誘電体キャパシタは、微細なＣＭＯＳ回路に対しても搭載することが可能となる。  
【００４９】
また、本実施形態の強誘電体キャパシタは立体構造を有しているため、平面構造のキャパシタに比べ、蓄積電荷量を大きくしつつ投影面積を小さくすることができ、強誘電体メモリのセル面積を低減することが可能となる。したがって、本実施形態の強誘電体キャパシタを用いると、微細化された強誘電体メモリを製造することができる。なお、本実施形態の製造方法では、溝の内壁の被覆率が６０％以上であり、段差被覆性が良好な強誘電体膜が得られるため、リーク電流の少ない強誘電体キャパシタを実現することができる。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る強誘電体メモリおよびその製造方法について図面を参照しながら説明する。
【００５１】
最初に、本実施形態の強誘電体メモリの構成について図９を用いて説明する。図９は、本発明の第２の実施形態に係る強誘電体メモリの構成を示す断面図である。
【００５２】
図９に示すように、本実施形態の強誘電体メモリは、メモリセルトランジスタ部１１０と、立体構造を有する強誘電体キャパシタが複数個設けられた強誘電体キャパシタ部１１１とを備えている。なお、本実施形態の強誘電体メモリは、トランジスタの一端に接続されるビット線（図示せず）が強誘電体キャパシタ部１１１の下方に設けられたキャパシタ・オン・ビット（ＣＯＢ）構造となっている。
【００５３】
メモリセルトランジスタ部１１０は、シリコンなどからなる基板１００内に形成された複数のトランジスタと、メモリセルトランジスタ部１１０と強誘電体キャパシタ部１１１とを電気的に接続するコンタクトプラグ１１５と、基板１００およびトランジスタの上に形成された第１の層間絶縁膜１１７とを有している。コンタクトプラグ１１５は、バリアメタル１１６と埋め込み導体１２５とで構成されている。メモリセルトランジスタ部１１０に設けられた各トランジスタは、ソース領域およびドレイン領域と、基板１００上に形成され、ソース領域もしくはドレイン領域に接続されるコンタクト領域１１２と、基板１００上に設けられた酸化シリコンなどからなるゲート酸化膜の上に形成されたゲート電極１１３と、ゲート電極１１３およびコンタクト領域１１２の上にそれぞれ形成されたシリサイド層１１４ａ、１１４ｂとを有している。なお、コンタクト領域１１２がなく、ソース領域およびドレイン領域の上に、シリサイド層１１４ａ、１１４ｂが設けられていてもよい。また、シリサイド層１１４ａ、１１４ｂは例えばコバルトシリサイド（ＣｏＳｉ２）からなっている。
【００５４】
一方、本実施形態の強誘電体キャパシタ部１１１は、第１の層間絶縁膜１１７の上方に形成され、複数の溝が形成された第２の層間絶縁膜１２０と、第２の層間絶縁膜１２０に形成された溝の内壁に沿って設けられた複数の強誘電体キャパシタとを有している。
【００５５】
強誘電体キャパシタ部１１１に設けられた各強誘電体キャパシタは、具体的には、第１の層間絶縁膜１１７の上方に形成され例えばチタンアルミナイトライド（ＴｉＡｌＮ）などからなる導電性バリア層１１８と、導電性バリア層１１８上に設けられるとともに第２の層間絶縁膜１２０に形成された溝の底部に配置された第１の下部電極１１９と、溝の底部で第１の下部電極１１９に接し、溝の側壁上に形成された第２の下部電極１２１と、少なくとも溝内に形成され、第１の下部電極１１９および第２の下部電極１２１との上に設けられ、例えばＢＩＴからなる強誘電体膜１２２と、強誘電体膜１２２上に形成された上部電極１２３と、上部電極１２３の上に形成された第３の層間絶縁膜１２４とを備えている。
【００５６】
本実施形態の強誘電体メモリにおいて、強誘電体膜１２２の材料として、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素である）（以下、ＢＩＴと称す）を用い、ビスマスおよび元素Ａの組成比を０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６の範囲とする。ここで、第１の実施形態で述べたように、ＢＩＴは、異方性の強い層状ペロブスカイト構造を有する強誘電体であり、ａ軸方向に非常に大きな分極を有する。なお、本実施形態の強誘電体メモリにおいて、強誘電体膜１２２は、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いているＢＩＴ結晶で構成されている。
【００５７】
次に、本実施形態の強誘電体メモリの製造方法について説明する。図１０（ａ）〜（ｃ）は、本発明の第２の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【００５８】
最初に、図１０（ａ）、（ｂ）を用いて、本実施形態の強誘電体メモリのうちメモリセルトランジスタ部１１０を形成する工程までを説明する。本実施形態のメモリセルトランジスタ部１１０は、一般的なＣＭＯＳプロセスで形成されたものである。
【００５９】
まず、図１０（ａ）に示すように、シリコンなどからなる基板１００内にトランジスタのソース領域あるいはドレイン領域に接続されるコンタクト領域１１２を形成し、基板１００上に形成されたゲート酸化膜の上にゲート電極１１３を配置する。さらにゲート電極１１３およびコンタクト領域１１２の上に例えばコバルトシリサイドからなるシリサイド層１１４ａ、１１４ｂをそれぞれ形成する。ここで、シリサイド層１１４ａ、１１４ｂは、スパッタ法を用いてコバルト膜をシリコン上に成膜した後に、加熱処理による固相反応でシリサイド化することで形成される。加熱処理はラピッドサーマルアニーリング（ＲＴＡ）により行い、概ね６００℃で熱処理を施す。これにより、低抵抗で、均一な相からなるコバルトダイシリサイド層（ＣｏＳｉ２層）を得ることができる。なお、これと同様の工程によって、基板１００上の別領域にＣＭＯＳ回路等を形成してもよい。
【００６０】
次に、図１０（ｂ）に示すように、基板１００およびトランジスタなどの電子素子の上に第１の層間絶縁膜１１７を形成する。その後、第１の層間絶縁膜１１７のうち基板１００のコンタクト領域と平面的に見て重なる領域にコンタクトホールを形成し、該コンタクトホールにバリアメタル１１６を被覆する。さらに、被覆されたコンタクトホールに埋め込み導体１２５を埋め込むことで、メモリセルトランジスタ部１１０と強誘電体キャパシタ部１１１とを接続するコンタクトプラグ１１５を形成する。
【００６１】
続いて、図１０（ｃ）を用いて、本実施形態の立体構造を有する強誘電体キャパシタ部１１１の製造方法について説明する。まず、コンタクトプラグ１１５と電気的に接続させるように、第１の層間絶縁膜１１７上に導電性バリア層１１８を形成し、その後、スパッタ法により、導電性バリア層１１８上に第１の下部電極１１９を形成する。ここで、導電性バリア層１１８の材料としては、チタンアルミナイトライドが好ましく、第１の下部電極１１９の材料としては、白金、イリジウム、および酸化イリジウムが好ましい。さらに、第１の下部電極１１９上に、膜厚が７００ｎｍの第２の層間絶縁膜１２０を形成した後、ドライエッチングによって第１の下部電極１１９に到達するように、第２の層間絶縁膜１２０に直径３００ｎｍの溝を開口させる。次いで、ＣＶＤ法により、第２の層間絶縁膜１２０の溝の側壁および第１の下部電極１１９上に膜厚が５０ｎｍの第２の下部電極１２１を形成する。このとき、ＣＶＤ法の代わりにスパッタ法を用いてもよい。また、スパッタ法を用いた場合、スパッタ後に逆スパッタを行い、サイドウォールを形成して、ホールの側壁に電極を形成するような、リコイル型の構造を有する第１の下部電極１１９を用いてもよい。また、第２の下部電極１２１の材料には白金を用いるが、イリジウム、ルテニウム、または導電性酸化物として酸化イリジウム、酸化ルテニウムを用いてもよい。
【００６２】
次に、ＭＯＣＶＤ法により、第１の下部電極１１９および第２の下部電極１２１の上に膜厚が４０ｎｍのＢＩＴからなる強誘電体膜１２２を成膜する。成膜時の条件は、第１の実施形態の製造方法と同様に、基板温度を３８０℃以上且つ４３０℃以下とし、強誘電体膜１２２を形成する。なお、強誘電体膜１２２の材料として、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘが０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６の範囲であるＢＩＴを用いる。
【００６３】
続いて、ＣＶＤ法またはＡＬＤ法を用いて、強誘電体膜１２２上に膜厚が５０ｎｍの上部電極１２３を形成する。なお、上部電極１２３の材料にはイリジウムを用いるが、白金、ルテニウム、または導電性酸化物として酸化イリジウム、酸化ルテニウムを用いてもよい。さらに、上部電極１２３の形成後に、基板温度を６５０℃以上且つ７５０℃以下の範囲として熱処理を行い、強誘電体膜１２２の結晶粒を成長させる。ここでの熱処理は、ランプ加熱方式のラピッドサーマルアニーリング（ＲＴＡ）により行い、レート２℃／秒で急速に昇温し、７５０℃にて１分間保持する。その後、上部電極１２３上に第３の層間絶縁膜１２４を形成し、パッシベーション工程を経て、図９に示す本実施形態の強誘電体キャパシタを備えた強誘電体メモリを得る。以上の方法により、本実施形態の立体構造を有する強誘電体キャパシタを備えた強誘電体メモリを作製することができる。
【００６４】
本実施形態の強誘電体メモリの製造方法の特徴は、第１の実施形態の製造方法と同様に、強誘電体膜の材料として、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘが０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．６の範囲であるＢＩＴを用い、ＢＩＴ膜の成膜時に、基板温度を３８０℃以上且つ４３０℃以下とし、さらにＢＩＴ膜の熱処理時に基板温度を６００℃以上７５０℃以下としたことにある。これにより、本実施形態の製造方法では、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いている結晶構造を有しており、良好な残留分極特性を示す強誘電体膜を形成することができる。したがって、本実施形態の製造方法によれば、良好な残留分極特性を示す強誘電体膜を備えているため、高速で書き込みや読み出しが可能な強誘電体メモリを実用化することが可能となる。
【００６５】
また、本実施形態の製造方法では、基板温度を３８０℃以上且つ４３０℃以下として成膜することで、アモルファス状の強誘電体膜が得られる。そのため、溝などの段差が形成された領域にも、薄膜化され表面の凹凸が少ない強誘電体膜を形成することができる。これにより、低電圧で動作可能な強誘電体キャパシタとなるため、本実施形態の強誘電体キャパシタは、駆動電圧の低い微細なＣＭＯＳ回路に対しても搭載することが可能となる。
【００６６】
また、本実施形態の強誘電体キャパシタは立体構造を有しているため、平面構造のキャパシタに比べ、蓄積電荷量を大きくしつつ投影面積を小さくすることができ、強誘電体メモリのセル面積を低減することが可能となる。これにより、微細化された強誘電体メモリを製造することができる。
【００６７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る強誘電体キャパシタおよびその製造方法について図面を参照しながら説明する。
【００６８】
最初に、本実施形態の強誘電体キャパシタの構成について図１１を用いて説明する。図１１は、本発明の第３の実施形態に係る強誘電体キャパシタの構成を示す断面図である。
【００６９】
図１１に示すように、本実施形態の強誘電体キャパシタは、例えばシリコンからなる基板１３０と、基板１３０上に形成され、例えば酸化シリコンからなる層間絶縁膜１３１と、層間絶縁膜１３１上に形成され、例えば酸化チタンからなる密着層１３２と、密着層１３２上に形成され、例えば白金からなる下部電極１３３と、下部電極１３３上に形成された強誘電体膜１３４と、強誘電体膜１３４上に形成され、例えば白金からなる上部電極１３５とを備えている。
【００７０】
本実施形態の強誘電体キャパシタでは、強誘電体膜１３４の材料として、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素である）（以下、ＢＩＴと称す）を用い、ビスマスおよび元素Ａの組成比を０≦ｘ＜２、４．４≦（−ｘ＋ｙ）≦４．７の範囲とする。ここで、第１の実施形態で述べたように、ＢＩＴは、異方性の強い層状ペロブスカイト構造を有する強誘電体であり、ａ軸方向に非常に大きな分極を有する。なお、本実施形態の強誘電体メモリにおいて、強誘電体膜１３４は、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いているＢＩＴ結晶で構成されている。
【００７１】
次に、本実施形態に係る強誘電体キャパシタの製造方法について説明する。図１２（ａ）〜（ｆ）は、本発明の第３の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【００７２】
まず、図１２（ａ）に示すように、プラズマＣＶＤ法により、シリコンなどからなる基板１３０上に膜厚が２００ｎｍの酸化シリコンなどからなる層間絶縁膜１３１を形成する。次に、スパッタ法により、層間絶縁膜１３１上に膜厚が５０ｎｍの酸化チタンなどからなる密着層１３２を形成し、さらに、密着層１３２の上に白金からなる下部電極１３３を形成する。なお、下部電極１３３の材料として白金を用いることが好ましい。
【００７３】
続いて、図１２（ｂ）に示すように、ＭＯＣＶＤ法により、下部電極１３３の上にＢＩＴからなる強誘電体膜１３４を形成する。この際、Ｂｉ原料にトリメトキシジメチルジプロポキシビスマス、Ｔｉ原料にテトラメトキシジメチルジプロポキシチタンからなる有機金属前駆体を用い、それぞれエチルシクロヘキサンの溶媒に溶かした溶液を準備する。ＭＯＣＶＤ法により、準備した溶液を気化器にてミスト化し、３００℃程度に昇温された気化管部でガス化する。さらに、ガス化された原料は、酸素ガスと合流した状態で、基板が４３０℃以上且つ４７０℃以下の温度でサセプタ上に保持されている成膜室に導入され、下部電極１３３の上に蒸着されて成膜が行われる。
【００７４】
次に、図１２（ｃ）に示すように、スパッタ法により、強誘電体膜１３４上に白金からなる上部電極１３５を形成する。ここで、本実施形態では、下部電極１３３と上部電極１３５との材料として貴金属の白金を用いているが、イリジウムなどを用いてもよい。また、金属酸化物の電極を用いてもよく、酸化イリジウム、酸化ルテニウムあるいは酸化ストロンチウムルテニウムなどを用いてもよい。
【００７５】
その後、図１２（ｄ）に示すように、上部電極１３５の上にレジスト１３６を形成し、リソグラフィーによりパターンを形成する。次いで、図１２（ｅ）に示すように、レジスト１３６をマスクとして上部電極１３５および強誘電体膜１３４をエッチングし、その後、レジスト１３６を除去する。
【００７６】
さらに、図１２（ｅ）に示すように、酸素雰囲気下で基板温度を４００℃以上且つ５００℃以下の範囲として熱処理を行い、強誘電体膜１３４の結晶粒を成長させることによって、図１１に示す本実施形態の強誘電体キャパシタを得ることができる。ここでの熱処理は、ランプ加熱方式のラピッドサーマルアニーリング（ＲＴＡ）により行い、レート２℃／秒で急速に昇温し、５００℃にて１分間保持する。      
【００７７】
本実施形態に係る強誘電体キャパシタの製造方法の特徴は、強誘電体膜１３４の材料として、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘが０≦ｘ＜２、４．４≦（−ｘ＋ｙ）≦４．７の範囲であるＢＩＴを用い、図１２（ｂ）に示すＢＩＴ膜の成膜時に、基板温度を４３０℃以上且つ４７０℃以下とし、さらに図１２（ｆ）に示すＢＩＴ膜の熱処理時に基板温度を４００℃以上且つ５００℃以下としたことにある。以下に、本願発明者らが行った測定に基づいて、上記の条件を用いた理由について図１３〜図１５を用いて説明する。
【００７８】
図１３は、本実施形態に係るビスマスの組成比と成膜時の基板温度とに対する熱処理後における強誘電体膜の結晶構造を示す図である。同図に示すように、本実施形態の製造方法により、基板温度を４３０℃以上且つ４７０℃とし、且つビスマスの組成比を４．４≦（−ｘ＋ｙ）≦４．７として成膜した強誘電体膜は、残留分極特性を示すペロブスカイト構造を有していることがわかる。ここで、本実施形態の製造方法では、基板温度を４３０℃以上且つ４７０℃以下とすることで、図１２（ｂ）に示す成膜時にペロブスカイト構造の微結晶を含む強誘電体膜１３４が生成される。これにより、熱処理時の結晶化を容易に行うことができるようになるため、基板温度を４００度以上且つ５００℃以下とする熱処理により、結晶性に優れ、良好な残留分極特性を示す強誘電体キャパシタを得ることができる。
【００７９】
また、図１２（ｂ）に示す成膜時には、直径１００ｎｍ以下の非常に微小なペロブスカイト構造の結晶粒が生成されるため、表面の平坦性が良好な強誘電体膜１３４が得られる。その結果、強誘電体膜の表面凹凸に起因した電界集中を抑制することができるため、強誘電体キャパシタのリーク電流を低減させることが可能となる。さらに、本願発明者らが特願２００６―１４３０８３で述べているように、基板温度を４３０℃以上且つ４７０℃以下として成膜することで、ペロブスカイト構造の微結晶が生成する際に、結晶化を阻害するカーボンを脱離させることができ、熱処理時の結晶化エネルギーを下げることができる。その結果、本実施形態の製造方法によれば、熱処理による結晶成長を起こしやすく、結晶性の高い強誘電体膜を形成できるという効果が得られる。
【００８０】
図１４は、本実施形態に係る強誘電体膜の後方散乱電子回折パターン(ＥＢＳＰ)を示す図である。なお、同図は成膜時の基板温度を４００℃として形成された強誘電体膜（ＢＩＴ膜）の５μｍ四方における領域の観察結果を示している。図１４に示すように、本実施形態の上記の条件で形成したＢＩＴ膜は、基板面に対してｃ軸方向から７０度以上且つ９０度以下ずれた方位へ配向している成分が約７４％である結晶構造を有していることがわかる。なお、第１の実施形態で述べたように、ＢＩＴ膜はａ軸方向に非常に大きな分極（例えば、２Ｐｒ＝１００μＣ／ｃｍ２）を有する特徴がある。したがって、ｃ軸方向の少なくとも一部の成分が基板面に対してずれて配向している本実施形態の強誘電体膜は、ｃ軸方向のみに配向する結晶構造を有する強誘電体膜に比べ、残留分極特性を向上させることができる。
【００８１】
以上のことから、本願発明者らは、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘが０≦ｘ＜２、４．４≦（−ｘ＋ｙ）≦４．７の範囲であるＢＩＴを用いて、成膜時の基板温度を４３０℃以上且つ４７０℃以下とし、さらに熱処理時の基板温度を４００℃以上５００℃以下としてＢＩＴ膜を形成することにした。これにより、本実施形態の製造方法では、７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いている結晶構造を有しており、良好な残留分極特性を示す強誘電体膜を形成することができる。
【００８２】
ここで、図１５は、本実施形態に係るビスマスの組成比と強誘電体膜の残留分極量の関係を示した図である。なお、成膜時および熱処理時の基板温度を４５０℃および５００℃として形成した強誘電体膜に±５Ｖの電圧を印加した場合の測定結果を示している。
【００８３】
図１５に示すように、本実施形態の製造方法により、ビスマスの組成比（−ｘ＋ｙ）を４．４≦（−ｘ＋ｙ）≦４．７の範囲として形成したＢＩＴ膜は、２Ｐｒ＝２０μｍ／ｃｍ２程度の十分な残留分極量を有している。以上のことより、本実施形態の製造方法によれば、十分な残留分極量を示しヒステリシス特性が良好な強誘電体膜が得られることが確認できた。
【００８４】
また、本実施形態の製造方法では、成膜時にペロブスカイト構造の微結晶を含む強誘電体膜が生成されるため、熱処理時の結晶化が容易となり、基板温度を比較的低温（４００℃以上且つ５００℃以下）に設定しても、結晶性が高く、残留分極特性が良好な強誘電体キャパシタを形成することができる。
【００８５】
さらに、本実施形態の製造方法おいては、成膜時に直径１００ｎｍ以下の微結晶が生成されるため、薄膜化され表面の凹凸が少ない強誘電体膜を備えた強誘電体キャパシタを形成することができる。これにより、低電圧で動作可能な強誘電体キャパシタとなるため、本実施形態の強誘電体キャパシタは、駆動電圧の低い微細なＣＭＯＳ回路に対しても搭載することが可能となる。  
【００８６】
また、本実施形態の製造方法では、成膜から熱処理までの結晶化プロセスを５００℃以下で行っている。これにより、プロセス温度の上限が低いニッケルシリサイドをコンタクト領域に形成させた微細なＣＭＯＳ回路においても、トランジスタの高抵抗化などを引き起こすことなく、十分な容量を有する強誘電体キャパシタを搭載することが可能となる。
【００８７】
なお、強誘電体膜の成膜温度および結晶化温度、組成を上述の条件の範囲内で最適化することにより、基板面に対して７０度以上且つ９０度以下傾いている結晶のｃ軸方向の成分の割合を７３％以上にすることも可能である。
【００８８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る強誘電体メモリについて図面を参照しながら説明する。本実施形態の強誘電体メモリは、絶縁膜と強誘電体膜との界面におけるキャリア伝導を利用した不揮発性メモリである。なお、本実施形態の強誘電体メモリの参考文献として、本願発明者らが出願した特願２００５−２６７５５３を挙げる。最初に、本発明の強誘電体メモリの構成について説明する。
【００８９】
図１５は、本発明の第３の実施形態に係る強誘電体メモリの構成を示す断面図である。同図に示すように、本実施形態の強誘電体メモリは、基板１４１と、基板１４１上に形成された導電膜よりなる下部電極１４２と、下部電極１４２上に形成された強誘電体膜１４３と、強誘電体膜１４３上に形成された導電膜からなるソース電極１４４と、強誘電体膜１４３上に、ソース電極１４４と間隔を置いて形成された導電膜からなるドレイン電極１４５と、強誘電体膜１４３、ソース電極１４４、およびドレイン電極１４５の上に形成された高誘電率絶縁膜１４６とを備えている。さらに、高誘電率絶縁膜１４６には、ソース電極１４４に電圧を印加できるように、ソース電極１４４の一部を露出させる第１のコンタクトホール１４６ａと、ドレイン電極１４５に電圧を印加できるように、ドレイン電極１４５の一部を露出させる第２のコンタクトホール１４６ｂとがそれぞれ設けられている。ソース電極１４４およびドレイン電極１４５は、強誘電体膜１４３と高誘電率絶縁膜１４６との界面１４７に接しており、界面１４７におけるキャリアの伝導の程度、つまり界面電流の有無を検出する電極対を構成している。なお、下部電極１４２はゲート電極として機能しており、自身に印加される電圧によって界面１４７に流れる電流量を制御している。下部電極１４２の材料としては、例えば白金が用いられる。
【００９０】
本実施形態の強誘電体メモリにおいては、強誘電体膜１４３の材料として、Ｂｉ−ｘ＋ｙＡｘＴｉ３Ｏ１２（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素である）（以下、ＢＩＴと称す）を用い、ビスマスおよび元素Ａの組成比を０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．７の範囲とする。ここで、第１の実施形態で述べたように、ＢＩＴは、異方性の強い層状ペロブスカイト構造を有する強誘電体であり、ａ軸方向に非常に大きな分極を有する。なお、本実施形態の強誘電体メモリにおいて、強誘電体膜１４３は７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いているＢＩＴ結晶で構成されている。
【００９１】
次に、本実施形態の強誘電体メモリの動作について簡単に説明する。本実施形態の強誘電体メモリにおいて、情報の書き込み動作は、ソース電極１４４およびドレイン電極１４５と下部電極１４２との間に、正または負の電圧を付加することによって生じる電界により、強誘電体膜１４３中に自発分極を誘起させることによって行われる。
【００９２】
一方、情報の読み出し動作としては、強誘電体膜１４３の分極の向きによってチャネルの導通状態が異なることから、このチャネルの導通状態の変化を検出することによって非破壊で行われる。具体的には、上述の情報の書き込み動作で説明したように、電界により強誘電体膜１４３における界面１４７の直下に位置する領域に分極反転が生じるので、強誘電体膜１４３と高誘電率絶縁膜１４６との界面１４７に電子または正孔の自由電荷が発生する。そして、強誘電体膜１４３の分極の向きによって大きく変化する自由電荷の性質を利用して強誘電体膜１４３の分極の向きを判断する。本実施形態の強誘電体メモリでは、例えば、ソース電極１４４とドレイン電極１４５との間に接続された電流計を用いて、強誘電体膜１４３と高誘電率絶縁膜１４６との界面１４７における界面電流の有無を検出することによって情報の読み出しが行われる。
【００９３】
本実施形態の強誘電体メモリの特徴は、記録保持層として機能する強誘電体膜１４３の材料として、ビスマスの組成比（−ｘ＋ｙ）および元素Ａの組成比ｘが０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．７の範囲であるＢＩＴを用い、該ＢＩＴ結晶における７３％以上の結晶のｃ軸方向が基板面に対して７０度以上且つ９０度以下傾いていることにある。これによれば、良好な残留分極特性を示すＢＩＴ（ただし、０≦ｘ＜２、３．８≦（−ｘ＋ｙ）≦４．７）を強誘電体膜１４３に用いているため、強誘電体メモリにおける書き込みや読み出しの動作を効率良く行うことが可能となる。
【００９４】
また、本実施形態の強誘電体メモリは、強誘電体膜１４３の上に高誘電率を有する高誘電率絶縁膜１４６を備えているため、リーク電流を抑制することができる。
【００９５】
さらに、本実施形態の強誘電体メモリにおいては、ゲート電極として機能する下部電極１４２とソース電極１４４およびドレイン電極１４５の少なくとも一方とを用いて、情報の書き込みに必要な電圧の印加を行うことができる。さらに、キャパシタを有するタイプの強誘電体メモリと比べて平面面積を著しく減少することができる。
【００９６】
なお、本実施形態に係る強誘電体膜１４３の形成方法については、例えば第１の実施形態における強誘電体膜１０５や、第３の実施形態における強誘電体膜１３４と同様の方法で形成することができる。
【産業上の利用可能性】
【００９７】
本発明の強誘電体キャパシタの製造方法、強誘電体メモリおよびその製造方法は、微細なＣＭＯＳ回路を有する強誘電体メモリの実現に有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る強誘電体キャパシタの構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【図４】第１の実施形態に係るビスマスの組成比と成膜時の基板温度とに対する強誘電体膜の成膜後の結晶構造を示す図である。
【図５】第１の実施形態に係る成膜時の基板温度とホール（溝）内部の被覆率との関係を示す図である。
【図６】第１の実施形態に係るビスマスの組成比と成膜時の基板温度とに対する熱処理後の強誘電体膜の結晶構造を示す図である。
【図７】第１の実施形態に係る強誘電体膜の後方散乱電子回折パターン(ＥＢＳＰ)を示す図である。
【図８】第１の実施形態に係る各熱処理温度におけるビスマスの組成比と強誘電体膜での残留分極量との関係を示した図である。
【図９】本発明の第２の実施形態に係る強誘電体メモリの構成を示す断面図である。
【図１０】（ａ）〜（ｃ）は、第２の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【図１１】本発明の第３の実施形態に係る強誘電体キャパシタの構成を示す断面図である。
【図１２】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【図１３】第３の実施形態に係るビスマスの組成比と成膜時の基板温度とに対する熱処理後における強誘電体膜の結晶構造を示す図である。
【図１４】第３の実施形態に係る強誘電体膜の後方散乱電子回折パターン(ＥＢＳＰ)を示す図である。
【図１５】第３の実施形態に係るビスマスの組成比と強誘電体膜の残留分極量の関係を示した図である。
【図１６】本発明の第４の実施形態に係る強誘電体メモリの断面図を示す図である。
【符号の説明】
【００９９】
１００、１３０、１４１      基板 
１０１      第１の層間絶縁膜 
１０２      密着層 
１０３      第２の層間絶縁膜 
１０４、１３３、１４２      下部電極 
１０５、１２２、１３４、１４３      強誘電体膜 
１０６、１２３、１３５、      上部電極 
１１０      メモリセルトランジスタ部 
１１１      強誘電体キャパシタ部 
１１２      コンタクト領域 
１１３      ゲート電極 
１１４ａ、１１４ｂ      シリサイド層 
１１５      コンタクトプラグ 
１１６      バリアメタル 
１１７      第１の層間絶縁膜 
１１８      導電性バリア層 
１１９      第１の下部電極 
１２０      第２の層間絶縁膜 
１２１      第２の下部電極 
１２４      第３の層間絶縁膜 
１２５      埋め込み導体 
１３１      層間絶縁膜 
１３２      密着層 
１３６      レジスト 
１４４      ソース電極 
１４５      ドレイン電極 
１４６      高誘電率絶縁膜 
１４６ａ    第１のコンタクトホール 
１４６ｂ    第２のコンタクトホール 
１４７      界面
【図１】
2008028197.tif 000003
【図２】
2008028197.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図７】
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【図１４】
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