(57)【要約】【課題】高速な動作クロックを使用してもグローバル信号のタイミング制約を緩和できるようにする。【解決手段】検出回路１２は、クロック信号ＣＬＫと同期して複数の同期回路１１−１〜１１−６に同じタイミングで所定の動作を行わせる動作信号（例えば、リセット信号）の発行または解除を検出して、検出信号を生成し、クロック制御回路１３は、クロック信号ＣＬＫを入力し、検出信号が動作信号の発行を示す場合、クロック信号ＣＬＫの周波数を低下させる。これにより、動作信号が複数の同期回路１１−１〜１１−６に到達する際に許容される遅延時間を長くすることができ、高速な動作クロックを使用しても動作信号のタイミング制約を緩和できるようになる。【選択図】図１
2008016931.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と同期して所定の動作を行う半導体装置において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成する検出回路と、
前記クロック信号を入力し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させるクロック制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記クロック制御回路は、前記クロック信号を分周することで、前記クロック信号の周波数を低下させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記動作信号は、共通なステートメントに移行するためのグローバル信号であることを特徴とする請求項１記載の半導体装置。
【請求項４】
クロック信号と同期して所定の動作を行う電子機器において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成する検出回路と、
前記クロック信号を入力し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させるクロック制御回路と、
を有することを特徴とする電子機器。
【請求項５】
クロック信号と同期して所定の動作を行う同期制御方法において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成し、
前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させることを特徴とする同期制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、電子機器及び同期制御方法に関し、特に、クロック信号と同期して所定の動作を行う半導体装置、電子機器及び同期制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の動作クロックは高速化が進み、Ｄフリップフロップなどからなる同期回路においては、グローバル信号のセットアップタイムを確保するなどのタイミング制約を満たすことが困難になってきている。
【０００３】
なお、グローバル信号とは、チップ全体の同期回路に同じタイミングで所定の動作を行わせる動作信号であり、例えば、リセット信号やセット信号などがある。
図６は、従来の半導体装置の構成を示す図である。
【０００４】
従来の半導体装置５０は、図のように、複数の同期回路５１−１、５１−２、５１−３、５１−４、５１−５、５１−６と、リセットラインに複数段接続されたバッファ５２を有している。外部からはクロック信号ＣＬＫや、リセット信号ＲＳＴｎが入力され、それぞれ同期回路５１−１〜５１−６に入力される。
【０００５】
図７は、従来の半導体装置のリセット信号とクロック信号のタイミングを示す図である。
同期回路５１−１〜５１−６のフリップフロップが、例えば、クロック信号ＣＬＫのポジティブエッジに同期してリセット信号ＲＳＴｎを取り込むためには、エッジのタイミングよりも一定時間（セットアップタイムＴｓ）以上前に入力信号値が定まっていることが必要となる。
【０００６】
つまり、同期回路５１−１〜５１−６を同じタイミングで、誤作動無くリセットするためには、１クロック周期Ｔｐ内で、セットアップタイムＴｓを確保できるように、各同期回路５１−１〜５１−６にリセット信号ＲＳＴｎが到達されなければならない。このとき、許容されるリセット信号ＲＳＴｎの遅延時間が、時間Ｔｄである。
【０００７】
従来の半導体装置５０では、この時間Ｔｄ内に各同期回路５１−１〜５１−６にリセット信号ＲＳＴｎが到達するように、バッファ５２を複数段、リセットラインに接続するなどして遅延時間を調整していた。
【０００８】
なお、例えば特許文献１には、不正なクロック信号によるリセット解除時の誤動作を防止するために、リセット信号の出力が変化するときに、クロック信号の発生を停止させるリセット信号発生回路が開示されている。
【特許文献１】特許第２９９８５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、リセット信号の遅延時間を少なくするために高速なバッファを使用したり、信号の分岐とバッファの段数の最適化などの工夫をしても、動作クロックの高速化が進む近年では、タイミング制約を満たすことが非常に困難な状況となっている。この問題は、回路規模の増大とともに、遅延量及びそのばらつきが大きくなるため、さらに困難となる。
【００１０】
本発明はこのような点に鑑みてなされたものであり、高速な動作クロックを使用してもグローバル信号のタイミング制約を緩和可能な半導体装置及び電子機器を提供することを目的とする。
【００１１】
また、本発明の他の目的は、高速な動作クロックを使用してもグローバル信号のタイミング制約を緩和可能な同期制御方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明では上記問題を解決するために、クロック信号と同期して所定の動作を行う半導体装置において、図１に示すように、クロック信号ＣＬＫと同期して複数の同期回路１１−１、１１−２、１１−３、１１−４、１１−５、１１−６に同じタイミングで所定の動作を行わせる動作信号（図１ではリセット信号ＲＳＴｎ）の発行または解除を検出して、検出信号を生成する検出回路１２と、クロック信号ＣＬＫを入力し、検出信号が動作信号の発行を示す場合、クロック信号ＣＬＫの周波数を低下させるクロック制御回路１３と、を有することを特徴とする半導体装置１０が提供される。
【００１３】
上記の構成によれば、検出回路１２は、クロック信号ＣＬＫと同期して複数の同期回路１１−１〜１１−６に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成し、クロック制御回路１３は、クロック信号ＣＬＫを入力し、検出信号が動作信号の発行を示す場合、クロック信号ＣＬＫの周波数を低下させる。
【００１４】
また、クロック信号と同期して所定の動作を行う電子機器において、クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成する検出回路と、前記クロック信号を入力し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させるクロック制御回路と、を有することを特徴とする電子機器が提供される。
【００１５】
上記の構成によれば、検出回路は、クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成し、クロック制御回路は、クロック信号を入力し、検出信号が動作信号の発行を示す場合、クロック信号の周波数を低下させる。
【００１６】
また、クロック信号と同期して所定の動作を行う同期制御方法において、クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させることを特徴とする同期制御方法が提供される。
【００１７】
上記の方法によれば、クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除が検出されると、検出信号が生成され、検出信号が動作信号の発行を示す場合、クロック信号の周波数が低下される。
【発明の効果】
【００１８】
本発明によれば、クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行を検出すると、クロック信号の周波数を低下するようにしたので、動作信号が複数の同期回路に到達する際に許容される遅延時間を長くすることができ、高速な動作クロックを使用しても動作信号のタイミング制約を緩和できるようになる。
【００１９】
また、これにより、複数の同期回路における動作のタイミングを容易に収束させることができ、回路規模の増加を抑えることができるとともに、レイアウト工数を大幅に削減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の構成を示す図である。
本実施の形態の半導体装置１０は、複数の同期回路１１−１〜１１−６と、検出回路１２と、クロック制御回路１３と、リセットラインに複数段接続されたバッファ１４とを有している。また、外部からはクロック信号ＣＬＫや、リセット信号ＲＳＴｎが入力される。
【００２１】
図２は、同期回路の一例の構成を示す図である。
図１で示した同期回路１１−１〜１１−６は、フリップフロップ（ＦＦ）２１、２２と、ＡＮＤ回路２３、２４を有している。
【００２２】
リセット信号ＲＳＴｎはＡＮＤ回路２３、２４の一方の入力端子に入力されている。またクロック制御回路１３で制御された内部クロック信号ｇＣＬＫは、フリップフロップ２１、２２のクロック端子に入力されている。
【００２３】
ＡＮＤ回路２３の他方の入力端子にはデータが入力され（図１では図示を省略している。）、出力端子はフリップフロップ２１の入力端子に接続されている。また、ＡＮＤ回路２４の他方の入力端子は、フリップフロップ２１の出力端子Ｑと接続されており、出力端子はフリップフロップ２２の入力端子に接続されている。
【００２４】
フリップフロップ２１、２２は、クロック端子に入力される内部クロック信号ｇＣＬＫに同期して、ＡＮＤ回路２３、２４の出力をラッチする。
図１の検出回路１２は、リセット信号ＲＳＴｎの発行（アサート）や解除（デアサート）の信号変化を検出し、検出信号を生成する。
【００２５】
図３は、検出回路の一例の構成を示す図である。
検出回路１２は、フリップフロップ３１、３２と、ＡＮＤ回路３３を有している。
フリップフロップ３１の入力端子にはリセット信号ＲＳＴｎが入力され、クロック端子にはクロック信号ＣＬＫが入力される。フリップフロップ３１の出力端子はフリップフロップ３２の入力端子と接続されている。また、フリップフロップ３２のクロック端子にはクロック信号ＣＬＫが入力され、出力端子はＡＮＤ回路３３の一方の入力端子に接続されている。ＡＮＤ回路３３の他方の入力端子にはリセット信号ＲＳＴｎが入力される。ＡＮＤ回路３３の出力が検出信号となる。
【００２６】
検出回路１２において、リセット信号ＲＳＴｎがＬ（Low）レベルに立ち下がると、ＡＮＤ回路３３の出力端子から、リセット信号ＲＳＴｎが発行されたことを示すＬレベルの検出信号が出力される。また、リセット信号ＲＳＴｎがＨ（High）レベルに立ち上がると、クロック信号ＣＬＫに同期して動作するフリップフロップ３１、３２による遅延時間経過の後に、ＡＮＤ回路３３の出力端子から、リセット信号ＲＳＴｎが解除されたことを示すＨレベルの検出信号が出力される。
【００２７】
図１のクロック制御回路１３は、検出回路１２からの検出信号に応じて、クロック信号ＣＬＫの周波数を制御して、内部クロック信号ｇＣＬＫを生成し、各同期回路１１−１〜１１−６に供給する。検出信号が、リセット信号ＲＳＴｎの発行を示す場合、クロック制御回路１３は、クロック信号ＣＬＫの周波数を低くする制御を行い、内部クロック信号ｇＣＬＫを出力する。周波数を低くする手法としては、クロック周波数を分周したり、クロックを間引いたりする手法が適用可能である。また、ＰＬＬ（Phase Locked Loop）回路を用いて周波数制御を行ってもよい。
【００２８】
複数のバッファ１４は、同期回路１１−１〜１１−６に到達するリセット信号ＲＳＴｎの遅延時間を調整するために、リセットラインに複数段接続されている。
以下、半導体装置１０のリセット時の動作を説明する。
【００２９】
図４は、半導体装置のリセット動作時のタイミングチャートである。
あるタイミングｔ１でリセット信号ＲＳＴｎがＬレベルに立ち下がると、図３で示したように検出回路１２のＡＮＤ回路３３からは、リセット信号ＲＳＴｎが発行されたことを示すＬレベルの検出信号が出力される。クロック制御回路１３は、この検出信号を入力すると、クロック信号ＣＬＫの周波数を低くする制御を行い、内部クロック信号ｇＣＬＫを出力する。
【００３０】
なお、図４では、内部クロック信号ｇＣＬＫの例として、タイミングｔ１以降のクロック信号ＣＬＫの周波数を１／２倍したもの（ｇＣＬＫ１）と、クロックを間引いたもの（ｇＣＬＫ２）を示している。また、分周の仕方やクロックの間引き方はこれに限定されず、例えば、任意の整数ｎ、ｍによるｎ／ｍ分周としてもよい。
【００３１】
タイミングｔ１の後、同期回路１１−１〜１１−６において、図２で示したようなフリップフロップ２１、２２は、内部クロック信号ｇＣＬＫの立ち上がりに同期して、リセットされる（タイミングｔ２）。すなわち、フリップフロップ２１、２２は、ＡＮＤ回路２３、２４のＬレベルの出力をラッチして、出力端子ＱをＬレベルにする。
【００３２】
その後、タイミングｔ３でリセット信号ＲＳＴｎがＨレベルに立ち上がると、図３で示したように検出回路１２のＡＮＤ回路３３からは、フリップフロップ３１、３２による遅延の後、リセット信号ＲＳＴｎが解除されたことを示すＨレベルの検出信号が出力される。クロック制御回路１３は、この検出信号を入力すると、内部クロック信号ｇＣＬＫの周波数をもとのクロック信号ＣＬＫの周波数に戻す。このとき、図２で示したようなフリップフロップ２１、２２は、内部クロック信号ｇＣＬＫの立ち上がりに同期して、入力されるデータに応じたＡＮＤ回路２３、２４の出力をラッチする（タイミングｔ４）。
【００３３】
このような本実施の形態の半導体装置１０では、リセット信号ＲＳＴｎの発行時の内部クロック信号ｇＣＬＫの周波数を低くすることによって以下に示すような効果が得られる。
【００３４】
図５は、内部クロック信号とリセット信号を示す図である。
なお、ここでは、図４においてクロック信号ＣＬＫのクロックを間引いた内部クロック信号ｇＣＬＫ２を用いた場合について示しているが、周波数を１／２倍したもの（ｇＣＬＫ１）を用いた場合も同様である。
【００３５】
同期回路１１−１〜１１−６を同じタイミングで、誤作動無くリセットするためには、１クロック周期Ｔｐ１内で、セットアップタイムＴｓを確保できるように、各同期回路１１−１〜１１−６にリセット信号ＲＳＴｎが到達されなければならない。このとき、許容されるリセット信号ＲＳＴｎの遅延時間が、時間Ｔｄ１である。
【００３６】
図７で示した従来の場合と異なり、本実施の形態の半導体装置１０では、リセット信号ＲＳＴｎが発行されると、内部クロック信号ｇＣＬＫ２の周波数を低くして、１クロック周期Ｔｐを、Ｔｐ１に引き延ばしている。これにより、許容されるリセット信号ＲＳＴｎの遅延時間はＴｄ１となり、従来よりも長くすることができる。
【００３７】
以上のように、本実施の形態の半導体装置１０では、高速な動作クロックを使用してもリセット信号ＲＳＴｎのタイミング制約を緩和可能となる。そして、図６で示したような従来の半導体装置５０のように、短いＴｄ内に各同期回路５１−１〜５１−６にリセット信号ＲＳＴｎが到達するように、多数のバッファ５２をリセットラインに接続しなくとも、複数の同期回路１１−１〜１１−６におけるリセット動作のタイミングを容易に収束させることができる。これにより、回路規模の増加を抑えることができ、レイアウト工数を大幅に削減することができる。
【００３８】
なお、上記では、リセット信号ＲＳＴｎがＬレベルのときは、常に内部クロック信号ｇＣＬＫの周波数を低下した状態にしたが、同期回路１１−１〜１１−６でリセットが確定した後であれば、もとの周波数に戻すようにしてもよい。その場合、リセット信号ＲＳＴｎが解除されたときに、必ずしも検出回路１２から検出信号を出力する必要はない。
【００３９】
また、上記では、グローバル信号としてリセット信号ＲＳＴｎを用いた場合について説明したが、これに限定されず、セット信号やプリセット信号などの初期化信号など、ＬＳＩ（Large Scale Integrated circuit）処理性能へ与える影響が低い他のグローバル信号を用いても同様の効果が得られる。例えば、セット信号を用いる場合には、図２、図３の同期回路１１−１〜１１−６、検出回路１２などで適宜インバータを追加するなどして実現可能である。
【００４０】
また、上記では、ＬＳＩなどの半導体装置１０を想定して説明したが、これに限定されず、クロック信号と同期して所定の動作を行う電子機器全般に適用することが可能である。
【００４１】
（付記１）  クロック信号と同期して所定の動作を行う半導体装置において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成する検出回路と、
前記クロック信号を入力し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させるクロック制御回路と、
を有することを特徴とする半導体装置。
【００４２】
（付記２）  前記クロック制御回路は、前記クロック信号を分周することで、前記クロック信号の周波数を低下させることを特徴とする付記１記載の半導体装置。
（付記３）  前記クロック制御回路は、前記クロック信号のクロックを間引くことで、前記クロック信号の周波数を低下させることを特徴とする付記１記載の半導体装置。
【００４３】
（付記４）  前記クロック制御回路は、ＰＬＬ回路により、前記クロック信号の周波数を低下させることを特徴とする付記１記載の半導体装置。
（付記５）  前記クロック制御回路は、前記検出信号が前記動作信号の解除を示す場合、前記クロック信号の周波数をもとに戻すことを特徴とする付記１記載の半導体装置。
【００４４】
（付記６）  前記動作信号は、リセット信号であることを特徴とする付記１記載の半導体装置。
（付記７）  前記動作信号は、セット信号または、前記半導体装置の初期化信号であることを特徴とする付記１記載の半導体装置。
【００４５】
（付記８）  前記動作信号は、共通なステートメントに移行するためのグローバル信号であることを特徴とする付記１記載の半導体装置。
（付記９）  クロック信号と同期して所定の動作を行う電子機器において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成する検出回路と、
前記クロック信号を入力し、前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させるクロック制御回路と、
を有することを特徴とする電子機器。
【００４６】
（付記１０）  クロック信号と同期して所定の動作を行う同期制御方法において、
クロック信号と同期して複数の同期回路に同じタイミングで所定の動作を行わせる動作信号の発行または解除を検出して、検出信号を生成し、
前記検出信号が前記動作信号の発行を示す場合、前記クロック信号の周波数を低下させることを特徴とする同期制御方法。
【図面の簡単な説明】
【００４７】
【図１】本実施の形態の半導体装置の構成を示す図である。
【図２】同期回路の一例の構成を示す図である。
【図３】検出回路の一例の構成を示す図である。
【図４】半導体装置のリセット動作時のタイミングチャートである。
【図５】内部クロック信号とリセット信号を示す図である。
【図６】従来の半導体装置の構成を示す図である。
【図７】従来の半導体装置のリセット信号とクロック信号のタイミングを示す図である。
【符号の説明】
【００４８】
１０  半導体装置
１１−１〜１１−６  同期回路
１２  検出回路
１３  クロック制御回路
１４  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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