(57)【要約】【課題】膜厚の正確な予測が可能な成膜形状シミュレーション及びこれを用いた電子デバイスの製造方法を提供する。【解決手段】基体の表面に堆積種を供給することにより形成される薄膜の厚みを計算する成膜形状シミュレーション方法であって、計算に用いるパラメータを、堆積された薄膜の厚みに応じて変更することを特徴とする成膜形状シミュレーション方法が提供される。また、本発明の他の一態様によれば、上記の成膜形状シミュレーション方法により薄膜の堆積条件を求め、前記求められた条件により薄膜を堆積することを特徴とする電子デバイスの製造方法が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体の表面に堆積種を供給することにより形成される薄膜の厚みを計算する成膜形状シミュレーション方法であって、
計算に用いるパラメータを、堆積された薄膜の厚みに応じて変更することを特徴とする成膜形状シミュレーション方法。
【請求項２】
前記基体の表面に堆積される薄膜の厚みが第１の値よりも薄い場合と、前記第１の値よりも厚い場合と、で前記パラメータを変更することを特徴とする請求項１記載の成膜形状シミュレーション方法。
【請求項３】
前記パラメータは、前記堆積種の付着計数と、前記薄膜の成長速度と、の少なくともいずれかを含むことを特徴とする請求項１または２に記載の成膜形状シミュレーション方法。
【請求項４】
前記基体の表面は、前記薄膜を構成する元素とは異なる元素を含むことを特徴とする請求項１〜３のいずれか１つに記載の成膜形状シミュレーション方法。
【請求項５】
前記基体は、穴または段差を含むことを特徴とする請求項１〜４のいずれか１つに記載の成膜形状シミュレーション方法。
【請求項６】
前記基体の前記表面における堆積種の供給速度の分布を反映させることを特徴とする請求項１〜５のいずれか１つに記載の成膜形状シミュレーション方法。
【請求項７】
請求項１〜６のいずれか１つに記載の成膜形状シミュレーション方法により薄膜の堆積条件を求め、
前記求められた条件により薄膜を堆積することを特徴とする電子デバイスの製造方法。
【請求項８】
前記堆積条件は、温度、圧力、ガス種、膜厚、表面原子種、ガス流量、ガスを供給するノズルの形状、ガスを供給するノズルの配置、成長チャンバの形状、チャンバ内に配置するウェーハの間隔の少なくともいずれかであることを特徴とする請求項７記載の電子デバイスの製造方法。
【請求項９】
前記堆積する薄膜の厚みは、１０ナノメータ以下であることを特徴とする請求項７または８に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、成膜形状シミュレーション方法及び電子デバイスの製造方法に関し、特に、精度の高い成膜形状シミュレーション及びこれを用いた電子デバイスの製造方法に関する。
【背景技術】
【０００２】
電子デバイスの製造においては、ＬＰＣＶＤ（減圧化学気相成長）法などの薄膜形成工程が用いられることが多い。例えば、ディープトレンチやコンタクトホールの埋め込みには、このような薄膜形成の手法が適用されることが多いが、微細化とともにサイドカバレッジ（サイド膜厚／トップ膜厚）の良い膜形成を行なうことが困難となっている。微小ホールへの埋め込み成膜においては、成膜条件や成膜段階に応じて付着係数や成長速度が場所により変化することが、良好な成膜を妨げる大きな要因となっている。特に、微細化に伴う形成膜厚の減少は、成膜機構と関連してサイドカバレッジの良い膜形成を難しくしている。
【０００３】
成膜のパラメータを変化させて複数回の成膜を行い、最適化がなされているが、実験では多大の時間と労力を要するため、成膜工程の成膜形状シミュレーションが従来から行なわれている。しかし、従来のＣＶＤモデルでは、成膜初期、成膜途中に関わらず、成膜工程全体を一つのモデル・パラメータで表現している。成膜段階に伴う付着係数や成長速度の変化を考慮していないため、膜のサイドカバレッジを正しくシミュレーションすることができない。トレンチへの成膜をシミュレーションした例として、特許文献１が挙げられる。
【特許文献１】特開平９−２４６１８９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、膜厚の正確な予測が可能な成膜形状シミュレーション及びこれを用いた電子デバイスの製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基体の表面に堆積種を供給することにより形成される薄膜の厚みを計算する成膜形状シミュレーション方法であって、計算に用いるパラメータを、堆積された薄膜の厚みに応じて変更することを特徴とする成膜形状シミュレーション方法が提供される。
【０００６】
また、本発明の他の一態様によれば、上記の成膜形状シミュレーション方法により薄膜の堆積条件を求め、前記求められた条件により薄膜を堆積することを特徴とする電子デバイスの製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、膜厚の正確な予測が可能な成膜形状シミュレーション及びこれを用いた電子デバイスの製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる成膜形状シミュレーション方法のフローチャートである。
【０００９】
まず、成膜モデルを設定し（ステップＳ１１）、シミュレーション開始時刻をｔ＝０とし（ステップＳ１２）、各点のパラメータセットを決定する（ステップＳ１３）。さらに、各点の成長速度を計算し（ステップＳ１４）、形状進行に伴い膜を形成する（ステップＳ１５）。目標位置での膜の厚みｔが目標の厚みｔdepoに達すればシミュレーションを終了し、目標の厚みtdepoに達していなければ、各点の膜厚を測定し（ステップＳ１６）、ステップＳ１３において再度パラメータセットを決定し、ステップＳ１３からステップＳ１５までを繰り返す。
【００１０】
ステップＳ１１では、膜形成を行なう系の成膜機構に応じた成膜モデルを設定し、付着係数と成長速度のパラメータセットを設定する。パラメータとしては、例えば、ＬＰＣＶＤ法を用いる場合、付着係数や成長速度は、温度、圧力、ガス種、膜厚、表面原子種、ガス流量などにより決まる。他に、付着係数及び成長速度に影響する要因として、ノズル形状、炉の形状、ウェーハの間隔などがある。
【００１１】
ステップＳ１３に戻る時に、各点の膜厚に応じた付着係数と成長速度を決定することにより、成長段階に応じて変化する成膜過程をシミュレーションし、現実に即した膜厚分布などの膜形状を予測することが可能となる。
【００１２】
図２は、酸化シリコンの表面にＣＶＤ法によりシリコンを堆積した場合のシリコンの堆積膜厚の時間変化を表すグラフ図である。すなわち、図２の横軸は成長時間を表し、縦軸はシリコンの堆積膜厚を表す。  
また、図３は、酸化シリコンの表面にシリコンを堆積する工程を例示した模式図である。すなわち、図３においては、シリコン基板３０の表面に酸化シリコン４０が形成され、この酸化シリコン４０の表面にシリコン６０を堆積する工程を表した。
【００１３】
図２に表したように、成長の初期段階においては、堆積時間に対して堆積膜厚は直線的ではなく、シリコンの堆積速度が殆どゼロである期間Ｔ１がある。この期間Ｔ１においては、図３（ｂ）に表したように、酸化シリコンの表面にシリコンの堆積種が供給され、酸化シリコンの表面に付着しマイグレート（migrate）して、成長核が島状に形成される。しかし、酸化シリコンの表面においては、気相から供給されるシリコンの堆積種の吸着とマイグレーションだけではなく、吸着したシリコンの気相への脱離も生ずる。成長のごく初期段階においては、酸化シリコンの表面に吸着したシリコンの成長核のサイズは十分に大きくはなく、気相に脱離することにより消滅する成長核が多い。このため、成長時間の経過に対して堆積膜厚は直線的に増加せず、堆積膜厚の増加には潜伏期間が生ずると考えられる。
【００１４】
酸化シリコンの表面に形成されたシリコンの成長核の密度が高くなると、シリコンの堆積速度は上昇する。すなわち、成長表面において、同種材料であるシリコンの被覆率が高くなるにつれて、気相からのシリコンが成長表面に吸着し成長に寄与しやすくなる。その結果として、シリコンの堆積膜厚が直線的に増加を開始する。図２に表した具体例の場合、所定の期間Ｔ１を過ぎると、シリコンの堆積膜厚が上昇を開始し、直線αにほぼ沿って増加する。
【００１５】
以上説明したように、薄膜の堆積の初期段階においては成長速度が低く、堆積が進行するに従って、成長速度が一定値に近づくことが分かる。これは、薄膜の堆積に際して、下地の影響を受けるからであると考えられる。すなわち、異種材料の上に薄膜を堆積する場合と、同種材料の上に薄膜を堆積する場合と、では成長フロントにおける堆積種の吸着や、表面マイグレーション、あるいは結合などの作用が異なることが考えられる。成長初期は、下地の異種材料の影響を強く受けるために、成長速度が安定しない。そして、薄膜がある程度堆積すると、下地の異種材料の影響が遮断され、同種材料の上の堆積となり成長速度が安定することが考えられる。
【００１６】
酸化シリコンの表面にシリコンを堆積する場合、堆積すべき薄膜の厚みが１０ナノメータあるいはこれ以下の場合には、下地の影響を強く受けるために、成膜形状シミュレーション方法において用いるパラメータを修正する必要がある。つまり、図２に表したような薄膜の厚みの時間変化を、薄膜の厚みに応じて、複数のパラメータセットを設定することにより、再現することができる。例えば、薄膜の厚みに応じて、成長速度と付着係数を適宜設定することにより、図２に表したような実際の膜厚に近い結果を得ることができる。
【００１７】
また、このような傾向は、酸化シリコンの表面にシリコンを堆積する場合のみに限定されず、異種材料の表面上に薄膜を堆積する場合に一般的に生ずるものと考えられる。またさらに、同種材料の表面に薄膜を堆積する場合においても、このような傾向が生ずる場合が多いと考えられる。例えば、シリコンの上にシリコンを堆積する場合に、基体となるシリコンの表面は理想的な清浄表面である場合は非常に少なく、殆どの場合には、基体となるシリコンの表面には、酸素やその他の異種元素が物理的または化学的に吸着あるいは結合した状態にある。このような基体の表面にシリコンを堆積する場合に、成長初期の段階では、異種元素からなる基体の上にシリコンを堆積する場合と類似すると考えられる。
【００１８】
次に、トレンチを含む基体にシリコンなどを堆積する場合について説明する。  
図４は、トレンチが設けられた基体の断面を表す模式図である。  
また、図５は、このような基体に例えばシリコンを堆積した時の堆積時間と堆積膜厚との関係を例示するグラフ図である。  
トレンチＴを有する基体において、そのトップ面Ａと、トレンチＴの側壁Ｂ、トレンチＴの底面Ｃのそれぞれにおける堆積速度は同一ではない。すなわち、これらいずれにおいても、図２及び図３に関して前述したように、成長の初期段階においては成長速度がほぼゼロの期間がある。そして、その後に、堆積膜厚が直線的に増加する。
【００１９】
またさらに、トップ面Ａと、側壁Ｂ、底面Ｃでは、堆積種の供給速度が異なる。すなわち、トップ面Ａに比べて、側壁Ｂにおいては堆積種の供給速度は低下し、底面Ｃにおいては堆積種の供給速度はさらに低下する。この傾向は、基体に対する堆積種の付着係数が大きいほど顕著となる。
【００２０】
このため、図５に表したように、成長速度が非常に低い期間も異なる。すなわち、トップ面Ａにおける期間Ｔ１に比べて側壁Ｂにおける期間Ｔ２はより長く、底面Ｃにおける期間Ｔ３はさらに長くなる。  
またさらに、堆積膜厚が直線的に増加する期間においても、直線の傾斜すなわち膜厚の増加速度は同一ではない。すなわち、トップ面Ａにおける直線αの傾斜に対して、側壁Ｂにおける直線βの傾斜はやや小さく、底面Ｃにおける直線γの傾斜はさらに小さい。これも、堆積種の供給速度が異なるからである。従って、成膜シミュレーションにあたっては、基体の各部における堆積種の供給速度の分布を考慮しつつ、成長膜厚と成長時間に応じてパラメータを適宜修正することが望ましい。
【００２１】
図６は、ＬＰＣＶＤによる微小ホールへの埋め込みのシミュレーションの結果を概念的に表した図である。実際の成膜形状を図２（ｂ）に表し、従来のシミュレーションによる成膜形状を図２（ａ）に表す。  
トップ面２０では、従来のシミュレーションによる成膜形状と実際の成膜形状に大きな差はない。すなわち、成膜初期の膜厚ｔ１とｔ１’はほぼ等しく、また成膜終了時の膜厚ｔ３とｔ３’もほぼ等しい。しかし、ホール側壁１０の内部では成膜初期の実際の膜厚ｓ１’は、従来のシミュレーションによる膜厚ｓ１よりも薄い。成膜終了時では、ｓ３とｓ３’とは近づくとしても、ホール側壁１０における合計の膜厚は、トップ面２０における膜厚よりも薄くなる。このように、従来のシミュレーションでは、成膜工程中の成長速度の変化により生じる膜厚分布を表現できない。特に、微細化に伴い形成すべき膜厚が薄くなると、成長初期の膜厚が全膜厚に占める割合が高くなり、電子デバイス製造において実際に形成される膜厚や膜形状を、予めシミュレーションにより予測することは、電子デバイス製造を効率的に進める上で極めて効果的である。近年の微細化された電子デバイスでは、実際のホールの横方向の大きさは、例えば５０ナノメートルであり、成膜すべき膜厚はこの値に対し必ずしも十分厚いとは限らず、成長初期の膜厚が１０ナノメートル程度以下では、成長速度の時間変化を無視できない。
【００２２】
これに対して、図１に例示した本実施形態の成膜形状シミュレーション方法によれば、図６（ｂ）に表したような実際の膜厚分布を正確に再現できる。
【００２３】
ここで、Ｓｉ成長に関する気相・表面反応モデルと、シミュレーションで用いるパラメータについて説明する。  
まず、非ドープのＳｉ成膜では、下記の３つの反応を考えることができる。
ＳｉＨ４（ｇ）→ Ｓｉ（ｓ）＋２Ｈ２（ｇ）          …（１）
ＳｉＨ２（ｇ）→ Ｓｉ（ｓ）＋Ｈ２（ｇ）            …（２）
Ｓｉ２Ｈ６（ｇ）→ ２Ｓｉ（ｓ）＋３Ｈ２（ｇ）       …（３）
これら（１）〜（３）の反応に対応する、Ｓｉの付着係数は、５３０℃において、順に２．２１×１０−５、１、１．８２×１０−４である。
【００２４】
以下に、これらＳｉＨ４の付着係数の値を用いて、酸化シリコンが表面を覆う微小ホールへの埋め込み膜の成膜形状シミュレーションを行なった結果を説明する。
【００２５】
図６に表したホール側壁１０とトップ面２０とにおいて比較すると、堆積の初期においては、トップ面２０よりもホール側壁１０で、膜厚が薄くなる。これは、ホール側壁１０ではＳｉＨ２が到達しないことによるＳｉＨ２の寄与率が低いことだけではなく、下地の酸化シリコンの影響でＳｉＨ４の付着係数がトップ面２０に比べて低いままでいることによって生じていると考えられる。
【００２６】
これに対し、堆積が進行すると、ホール側壁１０のどこにおいても、下地の酸化シリコンの影響は無視できる程度となり、シリコンの表面にシリコンを堆積する場合と同等の付着係数で成長が進むため、トップ面２０とホール側壁１０とで膜厚の差はほとんど生じなくなる。
【００２７】
実際にシリコンを堆積させその膜厚を測定した結果と比較すると、堆積したシリコンの膜厚は、実験によれば、ホール側壁１０の下端付近で３２２オングストロームで、ホール側壁１０の上端付近で３５２オングストローム、トップ面２０において３８０オングストロームであった。一方、本実施形態のシミュレーションによれば、ホール側壁１０の下端付近で３２８オングストロームで、ホール側壁１０の上端付近で３５１オングストローム、トップ面２０において３８０オングストロームであった。すなわち、堆積実験とシミュレーションとの誤差は２パーセント下であり、本実施形態の成膜形状シミュレーション方法が妥当であることを示している。
【００２８】
実際の成膜工程では、付着係数は膜厚により連続的に変化するので、この変化を考慮したモデルと形状シミュレーション方法を開発すれば、さらに計算精度は向上すると考えられる。
【００２９】
本発明によれば、このように高い精度で成膜形状をシミュレーションすることができる。従って、半導体装置や電子素子、またはディスプレイなどに用いられる各種の電子デバイスの製造に際して、ホールやトレンチあるいは段差を埋めるために薄膜成長工程を実施をする場合、本実施形態の成膜形状シミュレーション方法により良好な形状が得られる成膜条件を調べ、この条件に基づいて実際の成膜工程を実施することができる。  
特に、図２に関して前述したように堆積すべき薄膜の厚みが１０ナノメータ程度以下の場合には、成長初期の影響を強く受けるため、本実施形態の成膜形状シミュレーション方法により正確に厚みを計算できる効果は大きい。
【００３０】
本実施形態の成膜形状シミュレーション方法により決定される成膜条件としては、例えば、温度、圧力、ガス種、膜厚、表面原子種、ガス流量、ガスを供給するノズルの形状、ガスを供給するノズルの配置、成長チャンバの形状、チャンバ内に配置するウェーハの間隔などがある。本実施形態によれは、これらのパラメータのいずれかを予め最適化することができる。こうすることにより、成膜工程において高い歩留まりを得ることができるばかりでなく、予め予備実験や条件出しなどの成膜工程を実行する必要がなくなり、効率よくリードタイムも短く、高い歩留まりで電子デバイスを製造することが可能となる。
【００３１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、前述した具体例に限られることはない。電子デバイスの製造において、微小なトレンチやホールへ埋め込むプロセスであれば全て適用可能である。
【００３２】
また、材料としても具体例としてはシリコンについて説明したが、タングステンやモリブデンなどの金属、あるいは絶縁物であってもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係る電子デバイスの製造方法に適用する成膜形状シミュレーション方法を例示するフローチャートである。
【図２】酸化シリコンの表面にＣＶＤ法によりシリコンを堆積した場合のシリコンの堆積膜厚の時間変化を表すグラフ図である。
【図３】酸化シリコンの表面にシリコンを堆積する工程を例示した模式図である。
【図４】トレンチが設けられた基体の断面を表す模式図である。
【図５】基体に例えばシリコンを堆積した時の堆積時間と堆積膜厚との関係を例示するグラフ図である。
【図６】ＬＰＣＶＤによる微小ホールへの埋め込みのシミュレーションの結果を概念的に表した図である。
【符号の説明】
【００３４】
１０  ホール側壁、  ２０  トップ面、  ３０  Ｓｉ基板、  ４０  熱酸化膜、
５０  Ｓｉ薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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