(57)【要約】【課題】メサ形状である第１の材料層の周囲に第２の材料を空隙なく平坦に埋め込むことができる埋込方法、半導体素子製造方法、および、メサ形状である第１の半導体層の周囲に第２の半導体が空隙なく平坦に埋め込まれた半導体素子を提供すること。【解決手段】本発明にかかる埋込方法は、基板上に形成された第１の材料層上にエッチングマスクを形成するマスク形成工程と、エッチングマスク周縁が所定幅分突出するように第１の材料層をメサ形状にドライエッチングするエッチング工程と、エッチング工程後に第２の材料によってメサ形状周囲を選択的に埋め込む埋込工程と、エッチングマスクを除去するマスク除去工程と、を含むことを特徴とする。【選択図】        図２
2008172101.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の材料層上にエッチングマスクを形成するマスク形成工程と、
前記エッチングマスク周縁が所定幅分突出するように前記第１の材料層をメサ形状にドライエッチングするエッチング工程と、
前記エッチング工程後に第２の材料によって前記メサ形状周囲を選択的に埋め込む埋込工程と、
前記エッチングマスクを除去するマスク除去工程と、
を含むことを特徴とする埋込方法。
【請求項２】
前記エッチング工程は、
前記エッチングマスクをもとに前記第１の材料層を前記基板表面に対して側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、
前記所定幅分のエッチングマスク周縁が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、
を含むことを特徴とする請求項１に記載の埋込方法。
【請求項３】
前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする請求項２に記載の埋込方法。
【請求項４】
前記第２のエッチング工程は、前記第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることを特徴とする請求項２または３に記載の埋込方法。
【請求項５】
半導体素子を製造する半導体素子製造方法において、
基板上に形成された第１の半導体層上にエッチングマスクを形成するマスク形成工程と、
前記エッチングマスク周縁が所定幅分突出するように前記第１の半導体層をメサ形状にドライエッチングするエッチング工程と、
前記エッチング工程後に第２の半導体によって前記メサ形状周囲を選択的に埋め込む埋込工程と、
前記エッチングマスクを除去するマスク除去工程と、
少なくとも前記メサ形状上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
を含むことを特徴とする半導体素子製造方法。
【請求項６】
前記エッチング工程は、
前記エッチングマスクをもとに前記第１の半導体層を前記基板表面に対し側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、
前記所定幅分のエッチングマスク周縁が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、
を含むことを特徴とする請求項５に記載の半導体素子製造方法。
【請求項７】
前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする請求項６に記載の半導体素子製造方法。
【請求項８】
前記第２のエッチング工程は、前記第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることを特徴とする請求項６または７に記載の半導体素子製造方法。
【請求項９】
前記第１の半導体は、ｐ型半導体であり、
前記第２の半導体は、ｎ型半導体であることを特徴とする請求項５〜８のいずれか一つに記載の半導体素子製造方法。
【請求項１０】
前記第２のエッチング工程は、０．５μｍ以上１．０μｍ以下の幅分前記エッチングマスクが突出するように前記メサ形状を形成することを特徴とする請求項６〜９のいずれか一つに記載の半導体素子製造方法。
【請求項１１】
基板表面に対し傾斜した側面を有するメサ形状の第１の半導体層と、
前記メサ形状の周囲に埋め込まれた第２の半導体層と、
を備えたことを特徴とする半導体素子。
【請求項１２】
前記メサ形状は、前記基板表面に対し６０°以上７５°未満である角度の側面を有することを特徴とする請求項１１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、第１の材料層と第２の材料層とを平坦に埋め込むことができる埋込方法、半導体製造方法および半導体素子に関する。
【背景技術】
【０００２】
III族窒化物系化合物半導体を用いて形成された半導体素子は、広い禁制帯幅や高い飽和移動度といった優れた物性から、高耐圧素子、高速素子としての適用が進められている。特に、ＧａＮ半導体を用いたＧａＮ系半導体素子は、高耐圧・大電流動作が可能であるため、各種デバイスへの適用が期待されている。
【０００３】
ここで、ＧａＮ半導体素子においては、電極の直下に形成されるＧａＮ半導体層に対して、イオン注入法、熱拡散法を用いてＳｉをドーピングし、電極のオーミック接触性を高め、電極の接触抵抗を低くしている（特許文献１参照）。
【０００４】
【特許文献１】特開２００６−１９３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＧａＮ半導体は、化学的に安定であることから、従来におけるイオン注入法や熱拡散法を用いた場合、高濃度のＳｉをＧａＮ半導体層にドーピングすることができず、低抵抗であるｎ型ＧａＮ層を選択的に形成することが困難であった。このため、低抵抗化領域の半導体層を取り除き、低抵抗化領域にｎ型ＧａＮ半導体を埋め戻す埋込方法が提案されている。この埋込方法においては、まず、図１４（１）に示すように、Ｓｉ基板１０１上にバッファ層１０２およびｐ型ＧａＮ層１０３ａを積層した後、エッチングマスクであるＳｉＯ2膜１０５ｂを形成する。そして、図１４（２）に示すように、エッチングマスクによる被覆領域以外のｐ型ＧａＮ層を所定深さまでＳｉ基板１０１表面に対して垂直にエッチングし、メサ形状１０３ｂに形成する。次いで、図１４（３）に示すように、Ｓｉを含むガス下でＧａＮ半導体層を成長させることによって、高濃度のＳｉがドーピングされたｎ型ＧａＮ層１０４がｐ型ＧａＮ層１０３上およびメサ形状１０３ｂ周囲に選択的に埋め込まれる。
【０００６】
しかしながら、図１４に示す埋め込み法を用いた場合、図１５に示すように、メサ形状１０３ｂがＳｉ基板１０１表面に対して垂直に形成されているため、ｐ型ＧａＮ層表面での結晶速度とメサ形状１０３ｂ側面での結晶成長速度との差などに起因し、メサ形状１０３ｂ周囲にｎ型ＧａＮ層が成長しない空隙Ｂが生じてしまう場合がある。この場合、空隙Ｂによってｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４とが電気的に接触できず、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４との間の抵抗が高くなってしまう。この結果、この半導体素子が酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌｌｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である場合には、ＯＮ抵抗が目標値よりも高くなる不良が多く発生するという問題があった。特に、ｎ型ＧａＮ層１０４の成長時における成長圧力が高いほど不良率が高くなり、ｎ型ＧａＮ層１０４の成長条件を柔軟に設定することができなかった。
【０００７】
また、図１４に示す埋め込み法を用いた場合、図１６に示すように、エッチングマスクであるＳｉＯ2膜１０５ｂ上の原料がＳｉＯ2膜１０５ｂ周囲の半導体層に捕獲されることに起因し、ｎ型ＧａＮ層が局所的に成長しＳｉＯ2膜１０５ｂ周囲に突起部Ｐが生じてしまう場合がある。この場合、図１７（１）に示すように、この突起部Ｐが生じた場合、フォトリソグラフィ工程において、マスク１１１を基板１００上に形成されたレジスト１１０表面に密着できず、隙間ができてしまう。この結果、図１７の基板に到達する光強度を示す曲線Ｌ０にあるように、マスク１１１およびレジスト１１０の隙間によって透過光の経路が拡大してしまい、図１７（２）の矢印Ｙに示すように、本来レジスト１１０を除去すべき幅であるマスク１１１の光透過領域幅ｄ０よりも広い幅ｄ１のレジスト１１０が除去されてしまっていた。言い換えると、レジストパターンがマスク寸法どおりに形成されないため、各構成領域を正確な位置および正確な形状に形成することができず、半導体素子を所望の特性に設定することができないという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、メサ形状である第１の材料層の周囲に第２の材料を空隙なく平坦に埋め込むことができる埋込方法、半導体素子製造方法、および、メサ形状である第１の半導体層の周囲に第２の半導体が空隙なく平坦に埋め込まれた半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、この発明にかかる埋込方法は、基板上に形成された第１の材料層上にエッチングマスクを形成するマスク形成工程と、前記エッチングマスク周縁が所定幅分突出するように前記第１の材料層をメサ形状にドライエッチングするエッチング工程と、前記エッチング工程後に第２の材料によって前記メサ形状周囲を選択的に埋め込む埋込工程と、前記エッチングマスクを除去するマスク除去工程と、を含むことを特徴とする。
【００１０】
また、この発明にかかる埋込方法は、前記エッチング工程は、前記エッチングマスクをもとに前記第１の材料層を前記基板表面に対して側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、前記エッチングマスクの所定幅が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、を含むことを特徴とする。
【００１１】
また、この発明にかかる埋込方法は、前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする。
【００１２】
また、この発明にかかる埋込方法は、前記第２のエッチング工程は、前記第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることを特徴とする。
【００１３】
また、この発明にかかる半導体素子製造方法は、半導体素子を製造する半導体素子製造方法において基板上に形成された第１の半導体層上にエッチングマスクを形成するマスク形成工程と、前記エッチングマスク周縁が所定幅分突出するように前記第１の半導体層をメサ形状にドライエッチングするエッチング工程と、前記エッチング工程後に第２の半導体によって前記メサ形状周囲を選択的に埋め込む埋込工程と、前記エッチングマスクを除去するマスク除去工程と、少なくとも前記メサ形状上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含むことを特徴とする。
【００１４】
また、この発明にかかる半導体素子製造方法は、前記エッチング工程は、前記エッチングマスクをもとに前記第１の半導体層を前記基板表面に対し側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、前記エッチングマスクの所定幅が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、を含むことを特徴とする。
【００１５】
また、この発明にかかる半導体素子製造方法は、前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする。
【００１６】
また、この発明にかかる半導体素子製造方法は、前記第１のエッチング工程に比して前記第２のエッチング工程は、ラジカル生成率を高めてエッチング方向を等方化させることを特徴とする。
【００１７】
また、この発明にかかる半導体素子製造方法は、前記第１の半導体は、ｐ型半導体であり、前記第２の半導体は、ｎ型半導体であることを特徴とする。
【００１８】
また、この発明にかかる半導体素子製造方法は、前記第２のエッチング工程は、０．５μｍ以上１．０μｍ以下の幅分前記エッチングマスクが突出するように前記メサ形状を形成することを特徴とする。
【００１９】
また、この発明にかかる半導体素子は、基板表面に対し傾斜した側面を有するメサ形状の第１の半導体層と、前記メサ形状の周囲に埋め込まれた第２の半導体層と、を備えたことを特徴とする。
【００２０】
また、この発明にかかる半導体素子は、前記メサ形状は、前記基板表面に対し６０°以上７５°未満である角度の側面を有することを特徴とする。
【発明の効果】
【００２１】
本発明は、エッチングマスクの所定幅が突出するように第１の材料層をメサ形状にドライエッチングすることによって、第２の材料層が成長する結晶面差に起因した空隙やエッチングマスク上の材料捕獲に起因する突起部を形成することなく、第２の材料層をメサ周囲に平坦に埋め込むことができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、この発明の実施の形態について説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００２３】
まず、実施の形態にかかる埋込方法を用いた半導体素子製造方法について説明する。本実施の形態においては、半導体素子製造方法の一例としてＭＯＳＦＥＴ製造方法について説明する。図１〜図４は、実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。
【００２４】
まず、図１（１）に示すように、１０４０℃で１０分間のサーマルクリーニングをＳｉ基板１に行なった後、Ｓｉ基板である基板１上に有機金属気相成長（ＭＯＣＶＤ）法によってバッファ層２およびｐ型ＧａＮ層３ａを積層する。バッファ層２は、たとえば、水素１００％のキャリアガス、１０５０℃の成長温度および５０Ｔｏｒｒの成長圧力によって、厚さ４０ｎｍのＡｌＮ層を成長させた後、２０ｎｍのＧａＮ層と５ｎｍのＡｌＮ層とをそれぞれ６０ペア積層する。バッファ層２の積層においては、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）およびアンモニア（ＮＨ3）を反応ガスとして用いる。次いで、たとえば、シクロペンタジェニエルマグネシウム（Ｃｐ2Ｍｇ）を用い、水素１００％のキャリアガス、１０５０℃の成長温度および２００Ｔｏｒｒの成長圧力によって、Ｍｇをｐ型の不純物としてドーピングした厚さ５００ｎｍのｐ型ＧａＮ層３ａを積層する。このｐ型ＧａＮ層３ａの積層においては、トリメチルガリウム（ＴＭＧ）およびアンモニア（ＮＨ3）を反応ガスとして用いる。また、Ｍｇの添加量は、たとえば１×１０17ｃｍ-3に設定される。なお、ＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ）を用いることも可能である。
【００２５】
そして、図１（１）に示すように、ｐ型ＧａＮ層３ａ上に、プラズマ化学気相成長法（ＰＣＶＤ）またはスパッタ法などを用いて、１００ｎｍの膜厚のＳｉＯ2層５ａを形成する。次いで、図１（２）に示すように、Ｓｉ基板１上に形成されたｐ型ＧａＮ層３ａ上にエッチングマスクを形成するマスク形成工程を行なう。このエッチングマスク工程においては、フォトリソグラフィ工程およびエッチング工程を行なうことによって、エッチングマスクとして機能するＳｉＯ2膜５ｂ以外の領域、すなわちｎ型ＧａＮ層が積層される領域のＳｉＯ2層を除去する。このエッチング工程においては、誘電体エッチング工程として、緩衝フッ酸エッチングを行なう。
【００２６】
つぎに、エッチングマスクであるＳｉＯ2膜５ｂ周縁が所定幅分突出するようにｐ型ＧａＮ層３ａをメサ形状にドライエッチングするエッチング工程を行なう。なお、このエッチング工程を行なう装置として、ＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）方式のエッチング装置が用いられる。
【００２７】
まず、図２（１）に示すように、エッチングマスクであるＳｉＯ2膜５ｂをもとにｐ型ＧａＮ層３ａを所定深さまでエッチングし、Ｓｉ基板１表面に対して側面がほぼ垂直である凸形状３ｃに形成する第１のエッチング工程を行なう。この第１のエッチング工程は、この第１のエッチング工程は、図２（１）の矢印に示すように、イオン生成率を高めて、エッチング方向をＳｉ基板１の表面に対して垂直方向に制御することによって、エッチングマスクであるＳｉＯ2膜５ｂの幅を忠実に再現した凸形状を形成する。
【００２８】
そして、図２（２）に示すように、第１のエッチング工程において形成した凸形状３ｃの表層部をエッチングしてＳｉ基板１表面に対し傾斜した角度θの側面を有するメサ形状３ｄを形成する第２のエッチング工程を行なう。この角度θは、後述するように、９０°未満であれば足りるが、特に６０°〜７５°程度であることが望ましい。この第２のエッチング工程は、エッチングマスクであるＳｉＯ2膜５ｂが影響を受けない条件である。さらに、図２（２）の各矢印に示すように、第２のエッチング工程は、第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることによって、ｐ型ＧａＮ層３の表層部をエッチングしている。言い換えると、第２のエッチング工程においては、ｐ型ＧａＮ層３の表層部がエッチングによって除去されるのに対しＳｉＯ2膜５ｂはほとんどエッチングされない。このため、第２のエッチング工程においては、ＳｉＯ2膜５ｂ周縁を所定幅分メサ形状３ｄから突出させることができる。このメサ形状３ｄから突出した突出部Ｄは、後述するように、０．５０μｍ以上１μｍ以下の幅であることが望ましい。
【００２９】
そして、図３（１）に示すように、エッチング工程後にｎ型ＧａＮ層４によってメサ形状３ｄ周囲およびｐ型ＧａＮ層３上を選択的に埋め込む埋込工程を行なう。この埋込工程は、ＭＯＣＶＤ法を用い、たとえば、１０５０℃の成長温度および２００Ｔｏｒｒの成長圧力において、２μｍ／ｈｒの成長速度に調整している。そして、Ｓｉをｎ型の不純物としてドーピングした厚さ１．２μｍのｎ型ＧａＮ層４を成長させている。Ｓｉの添加量は、たとえば１×１０18ｃｍ-3に設定される。Ｓｉ基板１表面に対し角度θに傾斜した側面を有するメサ形状３ｄが形成されているため、Ｓｉ基板１表面に対し側面が垂直であるメサ形状と比較し、このメサ形状３ｄの側面には各結晶面が現れることとなる。言い換えると、ｐ型ＧａＮ層３のＳｉ基板１表面に対して水平である面上に現れる結晶面と、同じ結晶面がメサ形状３ｄ側面に現れる領域もあるため、ｐ型ＧａＮ層３水平面上での結晶速度とメサ形状３ｄ側面での結晶成長速度との差が縮まり、ｐ型ＧａＮ層表面での結晶成長とメサ形状３ｄ側面の結晶成長とは、ともに円滑に進行する。この結果、従来発生していたメサ形状周囲の空隙は、ほとんど生じない。また、この埋込工程においては、メサ形状３ｄからＳｉＯ2膜５ｂ周縁が所定幅分突出した状態でｎ型ＧａＮ層４を埋め込むため、ＳｉＯ2膜５ｂ上の材料は、ＳｉＯ2膜５ｂ膜周囲の半導体層に捕獲されＳｉＯ2膜５ｂ突出部Ｄの真下で成長する。このため、従来発生したＳｉＯ2膜周囲の突起部もほとんど発生しない。
【００３０】
そして、埋込工程が終了した後、図３（２）に示すように、エッチングマスクであるＳｉＯ2膜５ｂを除去するマスク除去工程を行なう。埋込工程においては、前述したように、従来技術において問題となっていた空隙および突起部の発生も抑制できるため、マスク除去工程後には、ｐ型ＧａＮ層３に構成されるメサ形状３ｄの周囲に隙間なくｎ型ＧａＮ層４が埋め込まれるとともに、領域Ｓ１に示すように、ｐ型ＧａＮ層３表面とｎ型ＧａＮ層４表面とが平坦に接触した層形成を実現することが可能になる。
【００３１】
つぎに、図４（１）に示すように、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４の表面上に、たとえばＰＣＶＤ法を用いてＳｉＯ2層を形成した後、フォトレジスト（図示しない）を塗布し露光現像するフォトリソグラフィ工程後にエッチング工程を行なうことによって、ゲート絶縁膜６を形成する。
【００３２】
そして、図４（２）に示すように、ｎ型ＧａＮ層４におけるソース領域およびドレイン領域に対応する領域上にＴｉ／Ａｌからなるソース電極７とドレイン電極８を形成する。ソース電極７とドレイン電極８は、たとえば、電極形成領域以外の領域をフォトレジストで覆った状態でスパッタリング法やＥＢ法によって金属を形成した後にフォトレジストを除去するリフトオフ法を用いて形成される。ソース電極７およびドレイン電極８は、Ｓｉが高濃度にドーピングされているｎ型ＧａＮ層４とそれぞれオーミック接触する。なお、ソース電極７およびドレイン電極８は、ｎ型ＧａＮ層４とのオーミック接触を実現できれば足りるため、Ｔｉ／Ａｌ以外の材料を用いて形成してもよい。
【００３３】
次いで、多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を減圧（ＬＰ）ＣＶＤ法やスパッタリング法を用いて素子全面に形成した後、三塩化リン（ＰＯＣｌ3）ガス中における熱処理を行なうことによって、ｐｏｌｙ−Ｓｉ層にＰのドーピングを行なう。その後、フォトリソグラフィ工程およびエッチング工程を経ることによって、ｐｏｌｙ−Ｓｉ層をパターニングし、図４（２）に示すゲート電極９をゲート絶縁膜６上に形成する。なお、ｐｏｌｙ−Ｓｉ層への不純物のドーピングは、成膜時に不純物を含ませるほか、成膜後に熱拡散を行なうことによって行ってもよい。また、ゲート電極８は、ホウ素がドープされたｐｏｌｙ−Ｓｉ層、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、あるいは、これら金属のシリサイド膜などを用いて形成してもよい。
【００３４】
以上の工程を行なうことによって、実施の形態にかかるＭＯＳＦＥＴ１０を製造することができる。このＭＯＳＦＥＴ１０は、ＭＯＳＦＥＴ１０を上方から見た場合、たとえば図５に示すように、内径２００μｍの円形状Ａｓのソース電極７が形成され、その外側に内径２０５μｍ、外径２２０μｍである環状Ａｇのゲート電極９が形成され、その外側に、環状Ａｄのドレイン電極８が形成される。エッチングマスクとして機能するＳｉＯ2膜５ｂは、マスク形成工程において、ゲート電極９である環状Ａｇに対応するマスクを用いて形成される。
【００３５】
図４（２）に示すように、本実施の形態にかかるＭＯＳＦＥＴ１０は、ｐ型ＧａＮ層３ａをエッチングマスクであるＳｉＯ2膜５ｂ周縁が所定幅分突出するようにメサ形状３ｄにドライエッチングするエッチング工程を用いて製造することによって、高濃度の不純物をドープしたｎ型ＧａＮ層４を備えることができる。このため、ＭＯＳＦＥＴ１０は、電極のオーミック接触性を高め、電極の接触抵抗を低くすることが可能になる。また、ＭＯＳＦＥＴ１０は、従来発生していたｐ型ＧａＮ層とｎ型ＧａＮ層との間に隙間が生じないため、隙間によるｐ型ＧａＮ層とｎ型ＧａＮ層との間の高抵抗化が発生せず、ＯＮ抵抗を低く維持することができる。
【００３６】
また、ＭＯＳＦＥＴ１０は、従来発生していたゲート絶縁膜周囲の突起部がないため、図６（１）に示すように、フォトリソグラフィ工程において、マスク２１を基板１１上に形成されたレジスト２０上に隙間なく密着させることが可能になる。この結果、図６の基板に到達する光強度を示す曲線Ｌ１にあるように、マスク２１の透過領域幅ｄ０に対応した幅の透過光がレジスト２０に到達でき、図６（２）に示すように、マスク寸法どおりに正確にレジストパターンを形成することができる。したがって、ＭＯＳＦＥＴ１０は、ｐ型ＧａＮ層３上およびｎ型ＧａＮ層４上における各構成領域を正確な位置および正確な形状に形成することができ、半導体素子を安定して所望の特性に設定することが可能になる。さらに、ＭＯＳＦＥＴ１０は、図４（２）の領域Ｓ１に示すように、平坦な表面でｐ型ＧａＮ層３とｎ型ＧａＮ層４とが接続しているため、ｐ型ＧａＮ層３表面とｎ型ＧａＮ層４表面とが平坦に接触した層上にゲート絶縁膜６を形成することができる。この結果、各電極に操作電圧を印加した場合、ゲート絶縁膜６下において円滑に反転層が生じるため、ＭＯＳＦＥＴ１０は、安定して動作することが可能になる。
【００３７】
つぎに、図２に示す第１のエッチング工程および第２のエッチング工程におけるエッチング条件について詳細に説明する。図２に示す第１のエッチング工程および第２のエッチング工程は、図７に示す高周波誘導によって励起されたプラズマを利用するＩＣＰ−ＲＩＥ方式のエッチング装置３０を使用する。図７に示すエッチング装置３０は、エッチング室を形成する絶縁系３１、エッチング室内に配置された下部電極３２、エッチング室外に配置されたコイル３３、下部電極３２に高周波電力を供給する高周波電源３４、高周波電源３４から出力された高周波容量を制御するマッチングボックス３４ａ、下部電極３２に電源供給を行なうＤＣ電源３５、コイル３３に高周波電力を供給する高周波電源３６、高周波電源３６から出力された高周波容量を制御するマッチングボックス３６ａ、温度調整用のサーキュレータ３７、エッチングガスを供給する供給系３８、エッチング室内のガスを排出する排出系３９を備える。基板１１は、下部電極３２上に配置される。コイル３３は、高周波電力が供給されることによって、エッチング室内にラジカル、イオンを生成する。下部電極３２は、高周波電力を供給されることによって、生成されたイオンの基板１１への引き込みを行なう。エッチング装置３０は、エッチング条件によって、等方的（高圧力側）にも異方的（低圧力側）にもエッチング処理を行なうことが可能である。
【００３８】
ここで、図２（１）に示す第１のエッチング工程においては、エッチング方向をＳｉ基板１の表面に対して垂直方向に制御している。すなわち、第１のエッチング工程は、異方性エッチングである。この第１のエッチング工程は、イオン生成率を高め、生成したイオンが基板１１表面に対して垂直に引き込まれるエッチング条件に設定されている。具体的には、図８の表に示すように、コイル３３への供給電力ＩＣＰ電力が５００Ｗ、下部電極３２への供給電力バイアス電力が５０Ｗ、キャリアガスである塩素ガスの流量が２０ｓｃｃｍ、エッチング圧力が０．４Ｐａであるエッチング条件を用いる。このエッチング条件は、エッチング圧力を低くすることによって、イオン生成率を高くしている。さらに、下部電極３２の供給電力が高いため、生成したイオンは下部電極３２に強く引き込まれる。このため、生成したイオンが基板１１表面に対して垂直に引き込まれ、エッチングマスクであるＳｉＯ2膜５ｂの幅を忠実に再現した図２（１）に示す凸形状３ｃを形成できる。
【００３９】
つぎに、図２（２）に示す第２のエッチング工程におけるエッチング条件について説明する。第２のエッチング工程においては、第１のエッチング工程に比してラジカル生成率を高めエッチング方向を等方化することによって、所定幅分のＳｉＯ2膜５ｂ周縁をメサ形状３ｄから突出させている。図９は、コイル３３への供給電力ＩＣＰ電力を５００Ｗとし、下部電極３２への供給電力バイアス電力、塩素ガス流量およびエッチング圧力をそれぞれ変えて、ＳｉＯ2膜５ｂにおけるメサ形状３ｄからの突出部Ｄを形成することができるエッチング条件を検証した結果を示す表である。図９に示す表Ｔ１には、列Ｌｄに、各エッチング条件におけるＳｉＯ2膜５ｂの突出部Ｄの幅を示し、列Ｌｋに、各エッチング条件で生成したメサ形状３ｄにおける角度θを示す。
【００４０】
まず、下部電極３２へ供給されるバイアス電力について説明する。図９の表Ｔ１の条件１〜４は、エッチング圧力を第１のエッチング条件と同じ条件である０．４Ｐａとし、下部電極３２へ供給されるバイアス電力を５０Ｗ〜５Ｗにまで下げた条件である。条件１〜３においては、バイアス電力を低くして、イオンの基板１１表面に対する垂直方向の引き込みを弱めた場合であっても、図９の表Ｔ１の列Ｌｋに示すように、メサ形状の側面の角度θは９０°を維持したままであった。このため、条件１〜３においては、表Ｔ１の列Ｌｄに示すように、ＳｉＯ2膜５ｂ周縁をメサ形状３ｄから突出させることができなかった。そこで、条件４に示すように、バイアス電力をさらに５Ｗまで低くした。この結果、角度θを８７°に設定でき、０．０５μｍの突出部Ｄを形成することが可能になった。このため、第２のエッチング工程において、バイアス電力は、５Ｗに設定することが望ましいものと考えられる。
【００４１】
つぎに、エッチング圧力について説明する。図９の表Ｔ１の条件５〜７は、バイアス電力を５Ｗにし、エッチング圧力を１．０〜１０．０Ｐａまで上げた条件である。条件５のようにエッチング圧力を１．０Ｐａに上げた場合には、図９の表Ｔ１に示すように、メサ形状３ｄの側面の角度θを８５°に設定できたが、突出部Ｄの幅を０．１０μｍに広げられる程度にとどまった。そして、条件６のようにエッチング圧力を５．０Ｐａに上げた場合には、メサ形状の側面の角度θを７２°まで傾けることができ、ＳｉＯ2膜５ｂの突出部Ｄの幅を０．５μｍまで広げることができた。さらに、条件７のようにエッチング圧力を１０．０Ｐａまで上げた場合には、メサ形状の側面の角度θを６７°まで傾けることができ、突出部Ｄの幅を０．７５μｍまで広げることができた。エッチング圧力を上げることによって、条件１〜５と比較し、ガス分子の平均自由工程を短くすることができたため、エッチング方向の等方化を促進することができたものと考えられる。また、条件５〜７においては、図３（１）に示す埋込工程において、ＳｉＯ2膜５ｂ周囲に突起部を形成することなくメサ形状３ｄ周囲にｎ型ＧａＮ層を隙間なく埋めこむことができた。このため、第２のエッチング工程において、エッチング圧力は、１０Ｐａに設定することが望ましいものと考えられる。
【００４２】
次いで、塩素ガス流量について説明する。図９の表Ｔ１の条件８〜１０は、バイアス電力を５Ｗとし、エッチング圧力を１０．０Ｐａとし、塩素ガス流量を３０〜５０ｓｃｃｍまで高めた条件である。条件８のように塩素ガス流量を３０ｓｃｃｍに高めた場合には、図９の表Ｔ１に示すように、条件７と比較し、角度θを６６°に設定することができ、ＳｉＯ2膜５ｂの突出部Ｄの幅を０．８０μｍまで広げることができた。また、条件９のように塩素ガス流量を４０ｓｃｃｍにまで高めた場合、角度θを６５°にまで低くすることができ、突出部Ｄの幅を０．９０μｍまで広げることができた。さらに、条件１０のように塩素ガス流量を５０ｓｃｃｍにまで高めた場合、角度θを６３°にまで低くすることができ、突出部Ｄの幅を１μｍにまで広げることができた。これは、塩素ガス流量を高めることによって、エッチング室内のラジカル生成率を高めエッチング方向を等方化し、ｐ型ＧａＮ層３ａへの選択性を高くできたためであると考えられる。
【００４３】
また、条件８〜１０においては、図３（１）に示す埋込工程において、従来発生していた突起部を形成することなくメサ形状３ｄ周囲にｎ型ＧａＮ層を隙間なく埋めこむことができた。ここで、ＳｉＯ2膜５ｂの突出部Ｄの幅が１μｍを大きく超えた場合、図３（１）に示す埋込工程において、ＳｉＯ2膜５ｂの突出部Ｄが折れてしまう場合があった。このため、ＳｉＯ2膜５ｂの突出部Ｄの幅は、１μｍ程度に設定することが製造工程の安定化のため望ましいものと考えられる。このように、第２のエッチング工程における塩素ガス流用およびエッチング圧力に応じてメサ形状３ｄから突出するエッチングマスクであるＳｉＯ2膜５ｂの所定幅を決定できる。
【００４４】
つぎに、図１０および図１１を参照して、条件１および条件４〜１０に示すエッチング条件を用いて第２のエッチング工程を行なったＭＯＳＦＥＴ１０の特性について説明する。図１０は、条件１および条件４〜１０に対応する各ＭＯＳＦＥＴ１０の電流値を示す表である。図１０は、各条件に対応する突出部Ｄの幅、メサ形状３ｄ側面のＳｉ基板１に対する角度θおよびＭＯＳＦＥＴ１０の電流値について示す。図１０の表Ｔ２においては、閾値電圧に２Ｖを加算した電圧をゲート電極９に印加し、ソース電極７とドレイン電極８との間に１Ｖの電圧を印加した場合のＭＯＳＦＥＴ１０における電流値を示す。また、図１１は、図１０に示す角度θと電流値とを対応させたグラフを示す図である。
【００４５】
図１０の表Ｔ２および図１１のグラフに示すように、突出部Ｄが生成できない条件１においては、電流値は８０ｍＡと低い値を示した。これに対し、条件４〜１０に示すように、角度θを低めて突出部Ｄを広げるにしたがって、ＭＯＳＦＥＴ１０に流れる電流値が高くなるという結果が得られた。ここで、従来使用されてきたＳｉ半導体を用いたＭＯＳＦＥＴにおいては、図１１の直線Ｂに示すように、単一のＭＯＳＦＥＴにおいて、１００ｍＡ程度の電流値が得られていた。条件１、４および５のエッチング条件を用いた場合、すなわち、ＳｉＯ2膜５ｂの突出部Ｄの幅が小さくメサ形状３ｄの角度θが８５°以上である場合、従来のＳｉデバイスの電流値を超えることができなかった。特に図１１の点Ｐ１に示すように、メサ形状３ｄの角度θが９０°であるＭＯＳＦＥＴにおいては、８０ｍＡ程度の電流値しか得られなかった。
【００４６】
これに対し、条件６のエッチング条件を用いた場合、図１１の点Ｐ６に示すように、条件６のエッチング条件を用いた場合、すなわち、ＳｉＯ2膜５ｂの突出部Ｄの幅が０．５μｍであり、ＭＯＳＦＥＴ１０のメサ形状３ｄの角度θが７２°である場合、従来のＳｉデバイスの電流値を上回る１３１ｍＡの電流値を得ることができる。さらに、条件７〜１０のエッチング条件を用いた場合、すなわち、ＳｉＯ2膜５ｂの突出部Ｄの幅が０．５μ以上１．０μｍに広げ、メサ形状３ｄの角度θが６３°〜６７°である場合、従来のＳｉデバイスの電流値を大きく上回る電流値を得ることができる。したがって、第２のエッチング工程において、バイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を用いて、エッチングマスクであるＳｉＯ2膜５ｂの突出部Ｄの幅を０．５以上１．０μｍ以下とすることが望ましい。すなわち、第２のエッチング工程において、バイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を用いて、メサ形状３ｄの角度θを６３°〜７２°とすることが望ましい。このバイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を第２のエッチング工程に適用することによって、従来よりも性能の高いＭＯＳＦＥＴを製造することが可能になる。なお、膜ばらつき、エッチングばらつきなどの各製造工程におけるばらつきを考慮すると、メサ形状３ｄは、Ｓｉ基板１表面に対し６０°以上７５°未満の傾斜角度である側面となるものと考えられる。
【００４７】
さらに、図１０および図１１の点Ｐ１０に示すように、特に条件１０を用いてメサ形状３ｄの角度θを６３°程度まで低くした場合には、１７９ｍＡもの電流値を得ることができ、従来のＳｉデバイスの性能よりも格段に高い性能の半導体デバイスを実現することが可能になる。このため、第２のエッチング工程においては、塩素ガス流量を５０ｓｃｃｍに設定し、望ましいものと考えられる。なお、条件４〜１０のように第２のエッチング工程を等方化させることによって、図２（２）に示すメサ形状３ｄの深さｈは深くなるものと考えられる。しかしながら、最も等方性が高いと考えられる条件１０においても、ＭＯＳＦＥＴ１０は正常に動作できたため、第２のエッチング工程のエッチング条件を等方化することによる影響はないものと考えられる。
【００４８】
このように、本実施の形態によれば、エッチングマスク周縁が所定幅分突出するようにｐ型ＧａＮ層をメサ形状にドライエッチングすることによって、メサ形状周囲に高濃度の不純物がドープされたｎ型ＧａＮ層を空隙なく平坦に埋め込むことができるとともに、性能の高いＭＯＳＦＥＴを製造することが可能になる。
【００４９】
なお、本実施の形態にかかる埋込方法を用いてＭＯＳＦＥＴを製造した場合について説明したが、これに限らず、半導体レーザ装置を製造することも可能である。図１２および図１３を参照して、本実施の形態にかかる埋込方法を用いて半導体レーザ装置を製造する場合について説明する。図１２（１）に示すように、エッチングマスクとなるＳｉＯ2膜４９をもとに、ｎ型基板４２上に順次積層されたｎ型クラッド層４３、活性層４４、ｐ型クラッド層４５ａをエッチングし、ｎ型基板４２表面に対して側面がほぼ垂直であるメサストライプ５２に形成する第１のエッチング工程を行なう。この第１のエッチング工程は、図１２（１）の矢印に示すように、エッチング方向をｎ型基板４２の表面に対して垂直方向に制御することによって、ＳｉＯ2膜４９の幅を忠実に再現したメサストライプ５２を形成する。
【００５０】
つぎに、図１２（２）の矢印に示すように、エッチング方向を等方化することによって、メサストライプ５２から突出部４９ａが突出するようにメサストライプ５２の表層部をエッチングしてメサストライプ５２の側面をｎ型基板４２表面に対し傾斜させる第２のエッチング工程を行なう。
【００５１】
そして、図１２（３）に示すように、メサストライプ５２周囲およびｎ型クラッド層４３の上面に、ｐ型ブロック層４７およびｎ型ブロック層４８を順次埋め込み成長させる。この場合、ＳｉＯ2膜４９における突出部４９ａがあるため、ＳｉＯ2膜４９周囲に突起部を形成することなくメサストライプ５２周囲に隙間なく各層を埋め込むことができる。
【００５２】
そして、図１３に示すように、エッチングマスクであるＳｉＯ2膜４９を除去し、ｐ型クラッド層４５ａおよびｎ型ブロック層４８の上面に、ｐ型クラッド層４５ｂ、ｐ型コンタクト層５４およびｐ型電極５５を形成する。そして、ｎ型基板４２の下面にｎ型電極５６を形成することで半導体レーザ装置４０を得ることができる。半導体レーザ装置４０においては、メサストライプ５２周囲に隙間なく各層が埋め込まれているため、空隙発生による特性劣化を防止でき、良好な特性を確保することができる。
【図面の簡単な説明】
【００５３】
【図１】実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。
【図２】実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。
【図３】実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。
【図４】実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。
【図５】図４（２）に示すソース電極、ドレイン電極およびゲート電極の平面形状を説明する図である。
【図６】本実施の形態にかかるＭＯＳＦＥＴ製造方法におけるフォトリソグラフィ工程を説明する断面図である。
【図７】図２に示すエッチング工程において使用されるエッチング装置を説明する図である。
【図８】図２（１）に示す第１のエッチング工程のエッチング条件を示す図である。
【図９】図２（２）に示す第２のエッチング工程の各エッチング条件を示す図である。
【図１０】図９の各条件に対応するＭＯＳＦＥＴの電流値特性を示す図である。
【図１１】図１０に示す角度θと電流値とを対応させたグラフを示す図である。
【図１２】実施の形態にかかる半導体レーザ装置製造方法の各工程における半導体レーザ装置の断面図である。
【図１３】実施の形態にかかる半導体レーザ装置の断面図である。
【図１４】従来技術にかかるｎ型ＧａＮ層の埋込工程を示す断面図である。
【図１５】従来技術にかかるｎ型ＧａＮ層の埋め込み状態を示す断面図である。
【図１６】従来技術にかかるｎ型ＧａＮ層の埋め込み状態を示す断面図である。
【図１７】従来技術におけるフォトリソグラフィ工程を説明する断面図である。
【符号の説明】
【００５４】
１，１０１  Ｓｉ基板
２，１０２  バッファ層
３，３ａ，１０３ａ  ｐ型ＧａＮ層
３ｃ  凸形状
３ｄ，１０３ｂ  メサ形状
４，１０４  ｎ型ＧａＮ層
５ａ  ＳｉＯ2層
５ｂ，１０５ｂ  ＳｉＯ2膜
６  ゲート絶縁膜
７  ソース電極
８  ドレイン電極
９  ゲート電極
１０  ＭＯＳＦＥＴ
１１，１００  基板
２０，１１０  レジスト
２１，１１１  マスク
３０  エッチング装置
３１  絶縁系
３２  下部電極
３３  コイル
３４，３６  高周波電源
３４ａ，３６ａ  マッチングボックス
３５  ＤＣ電源
３７  サーキュレータ
３８  供給系
３９  排出系
４０  半導体レーザ装置
４２  ｎ型基板
４３  ｎ型クラッド層
４４  活性層
４５ａ，４５ｂ  ｐ型クラッド層
４７  ｐ型ブロック層
４８  ｎ型ブロック層
４９  ＳｉＯ2膜
４９ａ  突出部
５２  メサストライプ
５４  ｐ型コンタクト層
５５  ｐ型電極
５６  ｎ型電極
【図１】
2008172101.tif 000003
【図２】
2008172101.tif 000004
【図３】
2008172101.tif 000005
【図４】
2008172101.tif 000006
【図５】
2008172101.tif 000007
【図６】
2008172101.tif 000008
【図７】
2008172101.tif 000009
【図８】
2008172101.tif 000010
【図９】
2008172101.tif 000011
【図１０】
2008172101.tif 000012
【図１１】
2008172101.tif 000013
【図１２】
2008172101.tif 000014
【図１３】
2008172101.tif 000015
【図１４】
2008172101.tif 000016
【図１５】
2008172101.tif 000017
【図１６】
2008172101.tif 000018
【図１７】
2008172101.tif 000019