(57)【要約】      （修正有）【課題】バイポーラトランジスタの電極形成時に、ＭＯＳトランジスタを覆う層間絶縁膜上のポリシリコン膜のエッチング残りの発生を低減可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、（ａ）バイポーラトランジスタ５とＭＯＳトランジスタ６ａ、６ｂとが形成された半導体基板５１を覆うように層間絶縁膜６５を形成する工程と、（ｂ）層間絶縁膜６５を平坦化する工程と、（ｃ）層間絶縁膜６６におけるバイポーラトランジスタ５の電極７０用の開口部６８を形成する工程と、（ｄ）層間絶縁膜６６及び開口部６８を覆うようにポリシリコン膜６９を形成する工程と、（ｅ）層間絶縁膜６６上のポリシリコン膜６９をエッチバックして、開口部６８内に電極７０を形成する工程とを具備する。【選択図】図１２
2008311519.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）バイポーラトランジスタの全部又は一部とＭＯＳトランジスタとが形成された半導体基板を覆うように層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜を平坦化する工程と、
（ｃ）前記層間絶縁膜における前記バイポーラトランジスタの電極用の開口部を形成する工程と、
（ｄ）前記層間絶縁膜及び前記開口部を覆うようにポリシリコン膜を形成する工程と、
（ｅ）前記層間絶縁膜上の前記ポリシリコン膜をエッチバックして、前記開口部内に前記電極を形成する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記平坦化は、ＣＭＰ法で行う
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記電極は、エミッタ電極である
半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｅ）ステップは、
（ｅ１）熱処理により、前記エミッタ電極中の不純物を前記バイポーラトランジスタのベース領域に拡散するステップを備える
半導体装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体装置の製造方法において、
（ｆ）前記層間絶縁膜及び前記電極を覆うように第２層間絶縁膜を形成する工程と、
（ｇ）前記バイポーラトランジスタのコレクタ領域及びベース領域に対応する位置と、前記ＭＯＳトランジスタのソースドレイン及びゲートに対応する位置とに、前記層間絶縁膜及び前記第２層間絶縁膜を貫通する複数のコンタクトを形成し、前記エミッタ電極に対応する位置に前記第２層間絶縁膜を貫通する第２コンタクトを形成する工程と
を更に具備する
半導体装置の製造方法。
【請求項６】
バイポーラトランジスタの全部又は一部とＭＯＳトランジスタとが形成された半導体基板と、
前記半導体基板を覆うように形成され、表面が平坦化された層間絶縁膜と、
前記バイポーラトランジスタのエミッタ領域から、前記層間絶縁膜内を垂直に延び、幅が一定のポリシリコン膜であるエミッタ電極と、
前記層間絶縁膜及び前記エミッタ電極を覆うように形成された第２層間絶縁膜と、
前記バイポーラトランジスタのコレクタ領域及びベース領域に対応する位置と、前記ＭＯＳトランジスタのソースドレイン及びゲートに対応する位置とに前記層間絶縁膜及び前記第２層間絶縁膜を貫通するように形成された複数のコンタクトと、
前記エミッタ電極に対応する位置に前記第２層間絶縁膜を貫通するように形成された第２コンタクトと
を具備する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＢｉＣＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
ＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。他の半導体装置と同様に、ＢｉＣＭＯＳのトランジスタにおいても高集積化が求められ、微細化が進められている。ＢｉＣＭＯＳを製造する方法として、例えば以下に示す方法がある。
【０００３】
特開平９−１７８９６号公報に半導体装置及びその製造方法が記載されている。図１〜図５は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。まず、図１（ａ）のように、Ｐ型シリコン基板１０１に対して、選択的にＮ型不純物のイオン注入を行う。それにより、Ｐ型シリコン基板１０１上に、バイポーラトランジスタ形成領域にＮ＋型の埋込コレクタ領域１０２、ＰＭＯＳトランジスタ形成領域にＮ＋型のＮ型埋込領域１０３を形成する。その後、レジスト１０５をマスクに選択的にＰ型不純物のイオン注入を行う。それにより、埋込コレクタ領域１０２とＮ型埋込領域１０３との間及びＮＭＯＳトランジスタ形成領域に、それぞれＰ型埋込領域１０４を形成する。
【０００４】
次に、図１（ｂ）のように、レジスト１０５を除去した後、Ｐ型シリコン基板１０１、埋込コレクタ領域１０２、Ｎ型埋込領域１０３及びＰ型埋込領域１０４上に、エピタキシャル成長によってＮ型エピタキシャル層１０６を形成する。
【０００５】
次に、図２（ａ）のように、Ｎ＋型の埋込コレクタ領域１０２の上にＮ＋型コレクタ領域１０７をＮ型不純物のイオン注入により形成する。また、Ｎ＋型のＮ型埋込領域１０３の上にＮ型ウエル領域１０８をＮ型不純物のイオン注入により形成する。さらに、ＮＭＯＳトランジスタ形成領域のＰ型埋込領域１０４の上にＰ型ウエル領域１０９をＰ型不純物のイオン注入により形成する。また、バイポーラトランジスタとＣＭＯＳトランジスタとを電気的に分離するためのＰ型分離領域１１０をＰ型不純物のイオン注入により形成する。
【０００６】
次に、図２（ｂ）のように、素子分離酸化膜１１１を形成した後、ＣＭＯＳのチャネル部分にイオン注入を行う。続いて、その上にゲート酸化膜１１２、ゲート電極１１３を形成する。続いて、Ｎ型不純物のイオン注入によりＮ＋ソースドレイン１１４、コレクタ領域１１６を形成する。さらに、Ｐ型不純物のイオン注入によりＰ＋ソースドレイン１１５、ベースコンタクト領域１１７、Ｐ型ベース領域１１８を形成する。
【０００７】
次に、図３（ａ）のように、全面に層間絶縁膜１１９を形成し、エミッタ形成部のみ除去して、エミッタ開口部１２０を形成する。続いて、図３（ｂ）のように、全面に第１多結晶シリコン膜１２１を形成する。その後、イオン注入により全面にＮ型の不純物を導入する。更に、図４（ａ）のように全面に非晶質シリコン膜１２２を形成する。次に、図４（ｂ）のように、例えば６００℃で２時間で低温長時間のアニール処理により非晶質シリコンを再結晶化させ第２多結晶シリコン膜１２３に変化させる。その後、熱拡散処理を行い第１多結晶シリコン膜１２１中に導入されたＮ型不純物を固相拡散させ、Ｎ＋エミッタ領域１２４を形成する。
【０００８】
次に、図５（ａ）のように、全面にスパッタ法によりＷＳｉなどのシリサイド膜１２５を形成する。そして、図５（ｂ）のようにシリサイド膜１２５、第１多結晶シリコン膜１２１、第２多結晶シリコン膜１２３を選択的に除去して、エミッタ電極１２６を形成する。以上のような方法により、ＢｉＣＭＯＳのトランジスタのエミッタ部分を形成することができる。
【０００９】
特開平６−１５１４４４号公報に半導体装置の製造方法が開示されている。図６〜図９は、特開平６−１５１４４４号公報に開示された半導体装置の製造方法を示す断面図である。まず、図６（ａ）のように、Ｎ型シリコン基板１３１表面に、レジストをマスクとしたイオン注入により活性ベース領域１３２を形成する。その後、レジストを除去し、全面に酸化膜１３３、窒化膜１３４を続けて形成する。
【００１０】
次に、図６（ｂ）のように、レジスト１３５をマスクとして窒化膜１３３および酸化膜１４４をエッチングし、エミッタ開口部１３６及びベースコンタクト１３７を形成する。続いて、図７（ａ）のように、レジストを除去した後、全面にＮ型ポリシリコン１３８を形成する。それにより、エミッタ開口部１３６及びベースコンタクト１３７にＮ型ポリシリコン１３８が完全に埋め込まれる。その後、Ｎ型不純物を全面に注入する。次に、図７（ｂ）のように、全面エッチバックしてエミッタ開口部１３６とベースコンタクト１３７にＮ型ポリシリコン１３８が残るようにする。
【００１１】
次に、図８（ａ）のように、レジスト１３９をマスクとしてエッチングを行い、ベースコンタクト１３７に埋め込まれたＮ型ポリシリコン１３８を全て除去する。続いて、図８（ｂ）のように、レジスト１３９を除去した後、全面にＰ型ポリシリコン１４０を形成し、ベースコンタクト１３７にＰ型ポリシリコン１４０が完全に埋め込まれるようにする。その後、Ｐ型不純物を全面に注入する。
【００１２】
次に、図９（ａ）のように、全面エッチバックしてベースコンタクト１３７にＰ型ポリシリコン１４０が残るようにする。その後、図９（ｂ）のように全面に酸化膜１４１を形成した後、熱拡散処理を行って、Ｎ＋エミッタ領域１４２、グラフトベース領域１４３を形成する。以上のような方法によりバイポーラトランジスタのエミッタ、ベース部分を形成することができる。
【００１３】
関連する技術として特開平８−２７４２０１号公報に半導体集積回路装置およびその製造方法が開示されている。この半導体集積回路装置は、ＭＯＳトランジスタとバイポーラトランジスタとが同一半導体基板上に形成されている。この半導体集積回路装置は、前記ＭＯＳトランジスタのゲート電極と前記バイポーラトランジスタのエミッタ電極またはベース電極が同一導電層のポリシリコンにより構成されている。前記ＭＯＳトランジスタがｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方を含んでいても良い。半導体集積回路装置の製造方法は、（１）半導体基板上に、ＭＯＳトランジスタを形成するためのｐ型領域とバイポーラトランジスタを形成するためのｎ型領域とを設ける工程と、（２）前記ｎ型領域にｐ型不純物を導入してベース領域を形成する工程と、（３）各領域上にゲート酸化膜を形成する工程と、（４）前記ｎ型領域上のゲート酸化膜を選択的に除去してエミッタ形成領域またはグラフトベース形成領域を露出させる開口を形成する工程と、（５）ポリシリコンを堆積しこれをパターニングして、ゲート電極と、前記開口と少なくとも将来形成されるベース−エミッタ接合が基板表面に露出する領域上を覆う電極を形成する工程と、（６）前記ゲート電極をマスクとして前記ｐ型領域にｎ型不純物を導入して低不純物濃度ｎ型拡散層を形成する工程と、（７）全面に絶縁膜を形成しこれをエッチバックしてポリシリコン電極の側面に側壁絶縁膜を形成する工程と、（８）前記ゲート電極および前記側壁絶縁膜をマスクとして前記ｐ型領域にｎ型不純物を導入して高不純物濃度ｎ型拡散層を形成する工程と、を有する。
【００１４】
他の関連する技術として特開平１１−２６０８２８号公報に半導体装置およびその製造方法が開示されている。この半導体装置は、多結晶シリコンを主成分とする配線を有する。この半導体装置は、前記配線にはシリコンよりも質量数の大きなＩＩＩＡ族、ＩＶＡ族またはＶＡ族の元素が含まれ、かつ、前記多結晶シリコンの粒径が０．１μｍ以上である。この半導体装置の製造方法は、（ａ）ＣＶＤ法によりアモルファスシリコン膜を堆積する工程、（ｂ）前記アモルファスシリコン膜に、イオン注入法によりＩＩＩＡ族、ＩＶＡ族またはＶＡ族の元素を打ち込んだ後、さらにイオン注入法によりｐ型またはｎ型の不純物を打ち込む第１の構成、または、前記アモルファスシリコン膜に、イオン注入法によりｐ型またはｎ型の不純物を打ち込んだ後、さらにイオン注入法によりＩＩＩＡ族、ＩＶＡ族またはＶＡ族の元素を打ち込む第２の構成、の何れかの構成からなる工程、（ｃ）前記アモルファスシリコン膜に、５４０℃〜６４０℃の温度範囲で１時間以上の熱処理を施し、前記アモルファスシリコン膜を結晶化して多結晶シリコン膜を形成する工程、（ｄ）前記多結晶シリコン膜をパターニングして前記配線を形成する工程、を含む。
【００１５】
【特許文献１】特開平０９−０１７８９６号公報
【特許文献２】特開平０６−１５１４４４号公報
【特許文献３】特開平０８−２７４２０１号公報
【特許文献４】特開平１１−２６０８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＢｉＣＭＯＳの微細化に伴い、そのＣＭＯＳトランジスタも微細化され、ゲートとゲートの間隔が狭くなる。そのとき、以下の現象が起こることが発明者の研究から今回始めて明らかになった。すなわち、ＣＭＯＳ領域のゲート間隔が狭くなることに伴い、絶縁層間膜形成後の段差の凹み部分の間隔も狭くなり、エミッタ電極形成時に、その凹み部分にエッチング残りなどが発生しやすくなる。そのようなエッチング残りがあると、後の工程でＭＯＳトランジスタに電極を付けたとき、そのエッチング残りでショートが発生するおそれがある。そのようなエッチング残り等の発生を抑制するプロセスが求めらる。
【００１７】
例えば、特開平０９−０１７８９６号公報の場合、ＣＭＯＳ領域（ゲート酸化膜１１２、Ｎ＋ソースドレイン１１４、Ｐ＋ソースドレイン１１５及びゲート電極１１３に対応）のゲートとゲートが狭ピッチで隣接している部分は溝のような構造となる（図２（ｂ）のＰ点近傍）。そのため、多結晶シリコン膜１２１や非晶質シリコン膜１２２などを堆積した場合（図３（ｂ）、図４（ａ））、溝の間隔が狭いほど、溝部分のシリコン膜の膜厚は平坦部分のシリコン膜の膜厚よりも厚くなってしまう。そのため、エミッタ電極１２６の形成時に、平坦部分の膜厚に合わせてエッチングを行うとすれば、その溝付近（図５（ｂ）のＱ点付近）で、シリコン膜のエッチング残りなどの不具合が発生しやすくなる。それは、後の工程でＣＭＯＳ部に電極を付けたとき、そのエッチング残りで電極間にショートが発生するおそれがある。
【００１８】
特開平０６−１５１４４４号公報における半導体装置の製造方法をＢｉＣＭＯＳに適用した場合、特開平０９−０１７８９６号公報の場合と同様に、ＣＭＯＳ領域のゲートとゲート間に溝ができる。そのため、同様に、溝部分のシリコン膜の膜厚は平坦部分のシリコン膜の膜厚よりも厚くなってしまう。その結果、この場合にも、エミッタ電極形成の際、シリコン膜のエッチング残りなどの不具合が発生しやすくなってしまい、電極間にショートが発生するおそれがある。
【課題を解決するための手段】
【００１９】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の半導体装置の製造方法は、（ａ）バイポーラトランジスタ（５）の全部又は一部とＭＯＳトランジスタ（４ａ、４ｂ）とが形成された半導体基板（５１）を覆うように層間絶縁膜（６５）を形成する工程と、（ｂ）層間絶縁膜（６５）を平坦化する工程と、（ｃ）層間絶縁膜（６６）におけるバイポーラトランジスタ（5）の電極（７０）用の開口部（６８）を形成する工程と、（ｄ）層間絶縁膜（６６）及び前記開口部（６８）を覆うようにポリシリコン膜（６９）を形成する工程と、（ｅ）層間絶縁膜（６６）上のポリシリコン膜（６９）をエッチバックして、開口部（６８）内に電極（７０）を形成する工程とを具備する。
【００２１】
本発明では、ＭＯＳトランジスタ（４ａ、４ｂ）を覆う層間絶縁膜（６５）を平坦化している。この平坦化により、半導体基板（５１）全面は凹み部（溝）を有さない平坦な層間絶縁膜（６６）で覆われることになる。その結果、その層間絶縁膜（６６）上に形成されるポリシリコン膜（６９）は、半導体基板（５１）全面にわたって均一な膜厚を有することになる。それにより、ポリシリコン膜（６９）をエッチバックするとき、開口部（６８）内のポリシリコン膜（６９）を除き、均一にエッチバックすることができ、ポリシリコン膜（６９）がＭＯＳトランジスタ（４ａ、４ｂ）上方の層間絶縁膜（６６）上に残ってしまうエッチング残りを防止することができる。
【発明の効果】
【００２２】
本発明により、半導体装置の製造方法において、バイポーラトランジスタの電極形成時に、ＭＯＳトランジスタを覆う層間絶縁膜上のポリシリコン膜のエッチング残りのような欠陥の発生を低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。まず、本発明の半導体装置の製造方法で形成される半導体装置の実施の形態について説明する。図１０は、本発明の半導体装置の製造方法で形成される半導体装置の実施の形態の構成を示す断面図である。この半導体装置１は、ＢｉＣＭＯＳを含み、バイポーラトランジスタが形成されているバイポーラ領域２と、ＣＭＯＳが形成されているＣＭＯＳ領域３とを有している。図１０では、一点鎖線の左側がバイポーラ領域２であり、右側がＣＭＯＳ領域３である。
【００２４】
バイポーラ領域２には、Ｐ型シリコン基板５１上の素子分離酸化膜５５で囲まれた領域にＮウェル領域５２が設けられている。Ｎウェル領域５２には、バイポーラトランジスタ５のコレクタ領域６２及びＮ＋コレクタ領域５４と、Ｐ型ベース領域６４及びベースコンタクト領域６３と、Ｎ＋エミッタ領域７１とが設けられている。コレクタ領域６２はコンタクト７７を介して上部配線８６と接続されている。ベースコンタクト領域６３はコンタクト７６を介して上部配線８５と接続されている。Ｎ＋エミッタ領域７１はエミッタ電極７０及びコンタクト７５を介して上部配線８４と接続されている。
【００２５】
エミッタ電極７０は、層間絶縁膜６６に設けられたエミッタ電極７０用のエミッタ開口部６８と同じ幅である。すなわち、エミッタ電極７０は、層間絶縁膜６６と層間絶縁膜７３との界面にエミッタ開口部６８よりも幅の広がった部分を有していない。従って、その部分を含む層の分だけプロセスを簡略化することができる。
【００２６】
ＣＭＯＳ領域３上には、Ｐ型シリコン基板５１上の素子分離酸化膜５５で囲まれた領域にＮウェル領域５２とＰウェル領域５３がそれぞれ設けられている。Ｎウェル領域５２には、ｐＭＯＳトランジスタ６ａのＰ＋ソースドレイン６１と、サイドウォール酸化膜５９と、ゲート電極５８と、ゲートポリシリコン５７及びゲート酸化膜５６が設けられている。Ｐ＋ソースドレイン６１の一方は、コンタクト７８を介して上部配線８７に接続されている。ゲート電極５８は、コンタクト７９を介して上部配線８８と接続されている。Ｐ＋ソースドレイン６１の他方は、コンタクト８０を介して上部配線８９に接続されている。Ｐウェル領域５３には、ｎＭＯＳトランジスタ６ｂのＮ＋ソースドレイン６０と、サイドウォール酸化膜５９と、ゲート電極５８と、ゲートポリシリコン５７及びゲート酸化膜５６が設けられている。Ｎ＋ソースドレイン６０の一方は、コンタクト８１を介して上部配線９０に接続されている。ゲート電極５８は、コンタクト８２を介して上部配線９１と接続されている。Ｎ＋ソースドレイン６０の他方は、コンタクト８３を介して上部配線９２に接続されている。
【００２７】
バイポーラトランジスタ５、ｐＭＯＳトランジスタ６ａ、ｎＭＯＳトランジスタ６ｂ、エミッタ電極７０、及びコンタクト７６、７７、７８、７９、８０、８１、８２、８３の下側部分は、層間絶縁膜６６内を略垂直に延び、層間絶縁膜６６を貫通している。層間絶縁膜６６は、その表面（Ｐ型シリコン基板５１の側と反対の側）が平坦化されている。また、コンタクト７５、及びコンタクト７６、７７、７８、７９、８０、８１、８２、８３の上側部分は、層間絶縁膜７３内を略垂直に延び、層間絶縁膜７３を貫通している。上部配線８４、８５、８６、８７、８８、８９、９０、９１、９２は、層間絶縁膜７４に埋設されている。
【００２８】
次に、本発明の半導体装置の製造方法の実施の形態について説明する。
図１１〜図１３は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。まず、図１１（ａ）のように、Ｐ型シリコン基板５１のＣＭＯＳ領域３上には、ＣＭＯＳトランジスタ６（６ａ＋６ｂ）を形成する。一方、バイポーラ領域２上には、選択的にＮ型不純物のイオン注入を行って、Ｎ＋コレクタ領域５４、コレクタ領域６２を形成し、選択的にＰ型不純物のイオン注入を行って、ベースコンタクト領域６３、Ｐ型ベース領域６４を形成する。これにより、バイポーラトランジスタ５’（ただし、エミッタ領域は後の工程で形成）が形成される。その後、Ｐ型シリコン基板５１の全体を覆うように酸化シリコンに例示される層間絶縁膜６５を形成する。ここまでの形成方法は、従来技術と同様の技術を用いることができる。
【００２９】
次に、図１１（ｂ）のように、層間絶縁膜６５に対して酸化膜ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、所望のエミッタ電極の厚さになるまで層間絶縁膜６５を研磨する。それにより、所望の厚みを有する平坦化された層間絶縁膜６６を形成する。この平坦化により、ＣＭＯＳ領域２のゲート間隔が狭くなっても、絶縁層間膜６５上の凹み部分が除去されて平坦化された層間絶縁膜６６となるので、エミッタ電極形成時にエッチング残りなどが発生することを防止することができる。それにより、後の工程でＭＯＳトランジスタに電極を付けたとき、そのエッチング残りでショートが発生することを防止することが可能となる。なお、ＣＭＯＳ領域２だけでなく、他の領域で絶縁層間膜６５上に凹み部が発生する場合に対しても、このような平坦化により同様の効果を得ることができる。
【００３０】
次に、図１２（ａ）のように、レジスト６７をマスクとして層間絶縁膜６６をエッチングして、エミッタ開口部６８を形成する。ただし、層間絶縁膜６６の膜厚は薄く、更に、後述の層間絶縁膜７３と層間絶縁膜６６とを併せた膜厚よりも当然に薄いので、このエッチングに伴うＰ型ベース領域６４表面へのダメージは小さい。続いて、図１２（ｂ）のように、レジスト６７を除去した後、全面にＮ型ポリシリコン６９を形成して、エミッタ開口部６８にＮ型ポリシリコン６９が完全に埋め込まれるようにする。このとき、層間絶縁膜６６は、場所に依らず平坦化されているので、均一な膜厚を有するＮ型ポリシリコン６９をＰ型シリコン基板５１の全面に形成することができる。
【００３１】
次に、図１３のように、エミッタ開口部６８のＮ型ポリシリコン６９を残し、層間絶縁膜６６上のＮ型ポリシリコン６９を除去する。すなわち、層間絶縁膜６６上のＮ型ポリシリコン６９を全面エッチバックし、エミッタ開口部６８にＮ型ポリシリコンが残るようにしてエミッタ電極７０を形成する。エミッタ電極７０の幅は、Ｎ型ポリシリコン６９の幅と同じである。この場合、Ｎ型ポリシリコン６９の膜厚に合わせて全面をエッチバックすればよいので、レジストの形成、そのパターンニング及びエッチング後のレジスト除去を行う場合に比較して、プロセスを簡略化できる。
また、このとき、Ｎ型ポリシリコン６９は均一な膜厚を有しているので、ＣＭＯＳ領域２上にエッチバック時のエッチング残りが発生することを防止できる。
その後、熱拡散処理を行って、Ｎ＋エミッタ領域７１を形成する。以上のような方法により、ＢｉＣＭＯＳのバイポーラトランジスタ５のエミッタ部分を形成することができる。
【００３２】
その後、図１０のように、従来技術と同様の技術を用いて以下の工程を実施する。まず、酸化膜の層間絶縁膜７３を全面に形成する。そして、コレクタ領域６２、ベースコンタクト領域６３及びエミッタ電極７０の上方、Ｐ＋ソースドレイン６１、ゲート電極５８及びＮ＋ソースドレイン６０の上方にそれぞれエッチング等により開口部を形成する。このとき、Ｎ＋エミッタ領域７１はエミッタ電極７０で覆われているので、開口部を形成する際のエッチング時に、Ｎ＋エミッタ領域７１表面を直接エッチングされることが無い。それにより、Ｎ＋エミッタ領域７１へのダメージを極めて小さくできる。その後、金属膜の成膜及びＣＭＰ法による平坦化によりコンタクト７５、７６、７７、７８、７９、８０、８１、８２、８３を形成する。このようにｐＭＯＳトランジスタ６ａやｎＭＯＳトランジスタ６ｂにコンタクト（電極）７８、７９、８０、８１、８２、８３を付けたとき、ＣＭＯＳ領域３上方の層間絶縁膜６６上にエッチバック時のエッチング残りが無いので、そのエッチング残りでコンタクト間にショートが発生することを防止することが可能となる。
【００３３】
続いて、酸化膜の層間絶縁膜７４を全面に形成し、コンタクト７５、７６、７７、７８、７９、８０、８１、８２、８３の上方にそれぞれエッチング等により開口部を形成する。その後、金属膜の成膜及びＣＭＰ法による平坦化により上部配線８４、８５、８６、８７、８８、８９、９０、９１、９２を形成する。以上のような方法によりＢｉＣＭＯＳを含む半導体装置１形成することができる。
【００３４】
ここで、平坦化については、エミッタ電極形成時（Ｎ型ポリシリコン６９のエッチバック時）に電気不良の元となるエッチング残りが発生しない程度に、Ｎ型ポリシリコン６９の膜厚を均一に成膜可能であるように、層間絶縁膜上の凹み部分が除去されていれば良い。平坦化はＣＭＰ法に限定されず、上記平坦化の条件が満たされれば、他の方法であっても良い。
また、上記例では、エミッタ電極７０の形成に関連した例を示したが、他の電極の形成の場合にも必要に応じて同様に適用可能である。
【００３５】
本発明では、図１１（ｂ）において、層間絶縁膜６５の平坦化を行うので、ＣＭＯＳ領域３における隣接するＣＭＯＳトランジスタ６のゲート間隔が狭ピッチの部分での絶縁膜の段差をなくすことができる。そのため、図１２（ｂ）のように、均一な膜厚のエミッタ電極用のＮ型ポリシリコン６９を成膜することができる。それにより、エミッタ電極７０を形成するときのエッチングにおいて、ＣＭＯＳ領域３の層間絶縁膜６６上にエッチング残りを発生し難くすることができる。その結果、ＣＭＯＳ領域３でのコンタクト（電極）７８〜８３のいずれかの間でショートが発生することを防止できる。それにより、ＢｉＣＭＯＳの製造における信頼性を向上させることが可能となる。
【００３６】
本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００３７】
【図１】図１は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。
【図２】図２は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。
【図３】図３は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。
【図４】図４は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。
【図５】図５は、特開平９−１７８９６号公報に開示された半導体装置の製造方法を示す断面図である。
【図６】図６は、特開平６−１５１４４４号公報に開示された半導体装置の製造方法を示す断面図である。
【図７】図７は、特開平６−１５１４４４号公報に開示された半導体装置の製造方法を示す断面図である。
【図８】図８は、特開平６−１５１４４４号公報に開示された半導体装置の製造方法を示す断面図である。
【図９】図９は、特開平６−１５１４４４号公報に開示された半導体装置の製造方法を示す断面図である。
【図１０】図１０は、本発明の半導体装置の製造方法で形成される半導体装置の実施の形態を示す断面図である。
【図１１】図１１は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【図１２】図１２は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【図１３】図１３は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【符号の説明】
【００３８】
１    半導体装置
２    バイポーラ領域
３    ＣＭＯＳ領域
５    バイポーラトランジスタ
６    ＣＭＯＳトランジスタ
６ａ    ｐＭＯＳトランジスタ
６ｂ    ｎＭＯＳトランジスタ
１０１，５１    Ｐ型シリコン基板
１０２    埋込コレクタ領域
１０３    Ｎ型埋込領域
１０４    Ｐ型埋込領域
１０５，１３５，１３９，６７    レジスト
１０６    Ｎ型エピタキシャル層
１０７，５４    Ｎ＋コレクタ領域
１０８，５２    Ｎウエル領域
１０９，５３    Ｐウエル領域
１１０    Ｐ型分離領域
１１１，５５    素子分離酸化膜
１１２    ゲート酸化膜
１１３    ゲート電極
１１４、６０    Ｎ＋ソースドレイン
１１５，６１    Ｐ＋ソースドレイン
１１６，６２    コレクタ領域
１１７，６３    ベースコンタクト領域
１１８，６４    Ｐ型ベース領域
１１９，６５，６６    層間絶縁膜
１２０，１３６、６８    エミッタ開口部
１２１    第１多結晶シリコン膜
１２２    非晶質シリコン膜
１２３    第２多結晶シリコン膜
１２４，１４２，７１    Ｎ＋エミッタ領域
１２５    シリサイド膜
１２６，７０    エミッタ電極
１３１    Ｎ型シリコン基板
１３２    活性ベース領域
１３３，１４１    酸化膜
１３４    窒化膜
１３７    ベースコンタクト
１３８、６９    Ｎ型ポリシリコン
１４０    Ｐ型ポリシリコン
１４３    グラフトベース領域
５６    ゲート酸化膜
５７    ゲートポリシリコン
５８    ゲート電極
５９    サイドウォール酸化膜
【図１】
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【図２】
2008311519.tif 000004
【図３】
2008311519.tif 000005
【図４】
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【図５】
2008311519.tif 000007
【図６】
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【図７】
2008311519.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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