(57)【要約】【課題】  半導体素子の温度上昇を防止することができるパワー素子と非パワー素子とが混載された半導体装置を実現する。【解決手段】  素子形成基板１１ｃのＬＤＭＯＳ１２とＣＭＯＳ１３との間の領域には、パッシベーション膜１５の表面に開口を有し、埋込酸化膜１１ｂに到達する溝状に形成された空隙部である第１遮蔽部１６が設けられている。支持基板１１ａのＣＭＯＳ１３直下の領域には、表面１１ｆに開口を有し、埋込酸化膜１１ｂに向かって、横断面が四角形状に空隙部が形成された第２遮蔽部１７が設けられている。これにより、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に熱伝導の悪い空隙部を形成することができるので、ＬＤＭＯＳ１２における発熱が素子形成基板１１ｃまたは支持基板１１ａを介して基板面方向に伝達してＣＭＯＳ１３に伝わることを抑制することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板からなる半導体装置において、
前記素子形成基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記素子形成基板を介して前記非パワー素子に伝達されることを抑制する第１遮蔽部と、
前記支持基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記支持基板を介して前記非パワー素子に伝達されることを抑制する第２遮蔽部と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第１遮蔽部は、前記パワー素子の外周部または前記非パワー素子の外周部を囲んだ溝状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１遮蔽部は、少なくとも前記パワー素子及び前記非パワー素子の両方に面する部分が前記埋込酸化膜に到達するように形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２遮蔽部は、前記非パワー素子の下方に設けられ、前記非パワー素子よりも開口の面積が大きくなるように形成されていることを特徴とする請求項１ないし請求項３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１遮蔽部と前記第２遮蔽部とが、一体的に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１遮蔽部の空隙部には、前記素子形成基板より熱伝導率が低い材料が充填されていることを特徴とする請求項１ないし請求項５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２遮蔽部の空隙部には、前記支持基板より熱伝導率が低い材料が充填されていることを特徴とする請求項１ないし請求項６のいずれか１つに記載の半導体装置。
【請求項８】
前記パワー素子は、ＬＤＭＯＳであることを特徴とする請求項１ないし請求項７のいずれか１つに記載の半導体装置。
【請求項９】
前記非パワー素子は、ＣＭＯＳまたはバイポーラトランジスタであることを特徴とする請求項１ないし請求項８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワー素子と、バイポーラトランジスタ、ＣＭＯＳなどの非パワー素子とを混載して形成される半導体装置に関する。
【背景技術】
【０００２】
近年、アナログ信号処理を高集積化するとともに、高速でかつ消費電力が少ないという相反する特性を満足する半導体装置への要求が高まっている。そのような半導体装置として、バイポーラトランジスタや横拡散型トランジスタ（ＬＤＭＯＳ）などのパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを複合形成した半導体装置が提案されている。パワー素子は、出力パワーが大きく、出力歪みが小さいという利点を有し、非パワー素子は高速かつ低消費電力という利点を有しており、それぞれの利点を生かしたデバイスを形成することができる。
このような半導体装置においても更なる高速化や高機能化の要請があり、微細化による高集積化や大電流化が進んでいる。しかし、高集積化及び大電流化により、単位面積あたりに発生する熱量が増加するため、温度上昇により素子特性が変動する、例えばリーク電流が増加する、という問題があった。
半導体素子の温度上昇を防ぐために、例えば、特許文献１では、半導体基板の裏面側から絶縁膜を貫通して半導体島領域に達する裏面溝部と、この裏面溝部内に埋め込んだ金属製熱伝導部と、この金属製熱伝導部に接合されたベースと、を備えることにより、中実で熱容量のある金属製熱伝導部を介して半導体基板及びベース側へ良くヒートシンクして放熱効率を増大させる、という技術が開示されている。
【特許文献１】特許第３１７３１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述のような構造を有する半導体装置においても、基板面方向への熱拡散を抑制しているのではないため、パワー素子において発生した熱が周囲に伝達されてしまい、非パワー素子の温度上昇を十分に抑制できないという問題があった。
【０００４】
そこで、本発明は、半導体素子の温度上昇を防止することができるパワー素子と非パワー素子とが混載された半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、上記目的を達成するため、請求項１に記載の発明では、パワー素子と非パワー素子とが形成された素子形成基板が、埋込酸化膜を介して支持基板上に積層形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板からなる半導体装置において、前記素子形成基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記素子形成基板を介して前記非パワー素子に伝達されることを抑制する第１遮蔽部と、前記支持基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備え、前記パワー素子により生じた熱が前記支持基板を介して前記非パワー素子に伝達されることを抑制する第２遮蔽部と、を備えた、という技術的手段を用いる。
【０００６】
請求項１に記載の発明によれば、素子形成基板の表面に開口を有し、埋込酸化膜に向かって形成された空隙部を備えた第１遮蔽部により、パワー素子により生じた熱が素子形成基板を介して非パワー素子に伝達されることを抑制することができる。また、支持基板の表面に開口を有し、前記埋込酸化膜に向かって形成された空隙部を備えた第２遮蔽部により、パワー素子により生じた熱が支持基板を介して非パワー素子に伝達されることを抑制することができる。これにより、パワー素子により生じた熱が非パワー素子に伝達されることを抑制することができるので、非パワー素子の温度上昇を防止することができる。
【０００７】
請求項２に記載の発明では、請求項１に記載の半導体装置において、前記第１遮蔽部は、前記パワー素子の外周部または前記非パワー素子の外周部を囲んだ溝状に形成されている、という技術的手段を用いる。
【０００８】
請求項２に記載の発明によれば、第１遮蔽部は、パワー素子の外周部または非パワー素子の外周部を囲んだ溝状に形成されているため、パワー素子から素子形成基板を介して非パワー素子へ伝熱する際に、すべての方向からの伝熱を抑制することができるので、パワー素子により生じた熱が非パワー素子に伝達されることをより効果的に抑制することができるので、非パワー素子の温度上昇を防止することができる。
【０００９】
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置において、前記第１遮蔽部は、少なくとも前記パワー素子及び前記非パワー素子の両方に面する部分が前記埋込酸化膜に到達するように形成されている、という技術的手段を用いる。
【００１０】
請求項３に記載の発明によれば、第１遮蔽部は、少なくともパワー素子及び非パワー素子の両方に面する部分が埋込酸化膜に到達するように形成されているため、パワー素子と非パワー素子との間に素子形成基板が存在しない空隙部が存在するので、パワー素子により生じた熱が非パワー素子に伝達されることをより効果的に抑制することができ、非パワー素子の温度上昇を防止することができる。
【００１１】
請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体装置において、前記第２遮蔽部は、前記非パワー素子の下方に設けられ、前記非パワー素子よりも開口の面積が大きくなるように形成されている、という技術的手段を用いる。
【００１２】
請求項４に記載の発明によれば、第２遮蔽部は、非パワー素子の下方に設けられ、非パワー素子よりも開口の面積が大きくなるように形成されているため、非パワー素子の下方に支持基板が少ない空隙部が存在するので、パワー素子により生じた熱が支持基板を介して非パワー素子の下方から非パワー素子に伝達されることをより効果的に抑制することができ、非パワー素子の温度上昇を防止することができる。
【００１３】
請求項５に記載の発明では、請求項１に記載の半導体装置において、前記第１遮蔽部と前記第２遮蔽部とが、一体的に形成されている、という技術的手段を用いる。
【００１４】
請求項５に記載の発明によれば、第１遮蔽部と第２遮蔽部とが、一体的に形成されているため、ＳＯＩ基板を貫通する空隙部が形成されるので、基板面方向の熱伝導をより確実に抑制することができる。
【００１５】
請求項６に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の半導体装置において、前記第１遮蔽部の空隙部には、前記素子形成基板より熱伝導率が低い材料が充填されている、という技術的手段を用いる。
【００１６】
請求項６に記載の発明によれば、第１遮蔽部の空隙部には、素子形成基板より熱伝導率が低い材料が充填されているため、熱伝導を抑制した状態を保ちつつ、素子形成基板の空隙部がなくすことができるので、ＳＯＩ基板の強度を向上させることができる。
【００１７】
請求項７に記載の発明では、請求項１ないし請求項６のいずれか１つに記載の半導体装置において、前記第２遮蔽部の空隙部には、前記支持基板より熱伝導率が低い材料が充填されている、という技術的手段を用いる。
【００１８】
請求項７に記載の発明によれば、第２遮蔽部の空隙部には、支持基板より熱伝導率が低い材料が充填されているため、熱伝導を抑制した状態を保ちつつ、支持基板の空隙部がなくすことができるので、ＳＯＩ基板の強度を向上させることができる。
【００１９】
請求項８に記載の発明では、請求項１ないし請求項７のいずれか１つに記載の半導体装置において、前記パワー素子は、ＬＤＭＯＳである、という技術的手段を用いる。
【００２０】
請求項８に記載の発明のように、パワー素子として、ＬＤＭＯＳを用いることができる。
【００２１】
請求項９に記載の発明では、請求項１ないし請求項８のいずれか１つに記載の半導体装置において、前記非パワー素子は、ＣＭＯＳまたはバイポーラトランジスタである、という技術的手段を用いる。
【００２２】
請求項９に記載の発明のように、非パワー素子として、ＣＭＯＳまたはバイポーラトランジスタを用いることができる。
【発明を実施するための最良の形態】
【００２３】
［第１実施形態］
この発明に係る半導体装置の第１実施形態について、図を参照して説明する。ここでは、ＳＯＩ基板にパワー素子であるＬＤＭＯＳと非パワー素子であるＣＭＯＳとが混載されて形成された半導体装置を例に説明する。
図１は、第１実施形態の半導体装置の説明図である。図１（Ａ）は、素子形成基板側から見た平面説明図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面図である。図２ないし図４は、第１実施形態の半導体装置の製造工程を示す断面説明図である。図５は、第１遮蔽部の変更例を示す断面説明図である。
なお、各図では、説明のために一部を拡大して誇張して示している。
【００２４】
図１（Ａ）及び（Ｂ）に示すように、半導体装置１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１１の素子形成基板１１ｃに、発熱量の大きなパワー素子であるＬＤＭＯＳ１２及び発熱量の小さな論理素子であるＣＭＯＳ１３を混載して形成されている。素子形成基板１１ｃの表面には、半導体装置１０が搭載される配線基板にＬＤＭＯＳ１２及びＣＭＯＳ１３を電気的に接続するための配線層１４と、ＳｉＮなどからなるパッシベーション膜１５とが積層して形成されている。
なお、図１（Ａ）では、視覚的にわかりやすくするために、配線層１４とパッシベーション膜１５の図示を省略する。また、ＬＤＭＯＳ１２及びＣＭＯＳ１３は、公知の構成からなり、内部の構成の図示及び説明を省略する。
【００２５】
図１（Ｂ）に示すように、ＳＯＩ基板１１は、支持基板１１ａ上に埋込酸化膜１１ｂを介して素子形成基板１１ｃを積層して形成されている。
ＬＤＭＯＳ１２及びＣＭＯＳ１３は、外周部がそれぞれＳＯＩ基板１１の深さ方向に形成された素子分離領域であるトレンチ１１ｄにより絶縁分離されて、素子形成基板１１ｃに形成されている。
【００２６】
素子形成基板１１ｃのＬＤＭＯＳ１２とＣＭＯＳ１３との間の領域には、パッシベーション膜１５の表面に開口を有し、埋込酸化膜１１ｂに到達する溝状に形成された空隙部である第１遮蔽部１６が設けられている。本実施形態では、第１遮蔽部１６は、ＣＭＯＳ１３の外周部を囲んで、幅１〜２μｍの溝状に形成されている。
この構成によれば、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に、熱伝導の悪い空隙部を形成することができるので、ＬＤＭＯＳ１２における発熱が素子形成基板１１ｃ、配線層１４及びパッシベーション膜１５を介して基板面方向に伝達されてＣＭＯＳ１３に伝わることを抑制することができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
【００２７】
また、第１遮蔽部１６は、ＣＭＯＳ１３の外周部を囲んで形成されているため、ＬＤＭＯＳ１２から素子形成基板１１ｃ、配線層１４及びパッシベーション膜１５を介してＣＭＯＳ１３へ伝熱する際に、すべての方向からの伝熱を抑制することができるので、ＬＤＭＯＳ１２により生じた熱がＣＭＯＳ１３に伝達されることをより効果的に抑制することができ、ＣＭＯＳ１３の温度上昇を防止することができる。
【００２８】
第１遮蔽部１６は、埋込酸化膜１１ｂに到達する溝状に形成されているため、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に素子形成基板１１ｃが存在しない空隙部が存在するので、ＬＤＭＯＳ１２により生じた熱がＣＭＯＳ１３に伝達されることをより効果的に抑制することができ、ＣＭＯＳ１３の温度上昇を防止することができる。
【００２９】
ここで、第１遮蔽部１６は、ＬＤＭＯＳ１２の外周部を囲んで形成してもよい。この構成を用いた場合にも、同様の効果を奏することができる。
また、第１遮蔽部１６を囲んで、更に第１遮蔽部１６を形成してもよい。この構成によれば、ＬＤＭＯＳ１２により生じた熱がＣＭＯＳ１３に伝達されることをより確実に抑制することができる。
【００３０】
支持基板１１ａのＣＭＯＳ１３直下の領域には、表面１１ｆに開口を有し、埋込酸化膜１１ｂに向かって、横断面が四角形状に空隙部が形成された第２遮蔽部１７が設けられている。第２遮蔽部１７は、ＣＭＯＳ１３より開口の面積より大きく形成されており、底部１７ｍから埋込酸化膜１１ｂまでの距離が５０μｍ以下になるように形成されている。第２遮蔽部１７は、埋込酸化膜１１ｂに到達するように形成してもよい。
この構成によれば、ＣＭＯＳ１３の下方に支持基板１１ａが少ない空隙部が存在するので、ＬＤＭＯＳ１２における発熱が支持基板１１ａを介して基板面方向に伝達して、ＣＭＯＳ１３の下方の埋込酸化膜１１ｂ側からＣＭＯＳ１３に伝わることを抑制することができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
【００３１】
また、第２遮蔽部１７は、ＳＯＩ基板１１の厚さ方向に見た場合に、第１遮蔽部１６が形成されている領域の下方と重ならない位置に形成されている。
これにより、ＳＯＩ基板１１の厚さ方向において、第１遮蔽部１６と第２遮蔽部１７とが重なって、ＳＯＩ基板１１の厚さが素子形成基板１１ｃ側からと支持基板１１ａ側からとの両側から空隙部が重なる領域が存在しないので、ＳＯＩ基板１１の強度を確保することができる。
【００３２】
この半導体装置１０の製造方法について、図２ないし図４を参照して説明する。
まず、図２（Ａ）に示すように、パワー素子であるＬＤＭＯＳ１２と論理素子であるＣＭＯＳ１３とが公知の方法により混載されたＳＯＩ基板１１を用意する。ＳＯＩ基板１１の素子形成基板１１ｃの表面１１ｅには、配線層１４とパッシベーション膜１５とが公知の方法により積層されて形成されている。
【００３３】
次に、図２（Ｂ）に示すように、パッシベーション膜１５の表面に、フォトリソグラフィ法によりマスク膜４０を形成し、ＣＭＯＳ１３の上方を囲んで第１遮蔽部１６の形状に対応する部分が開口するようにパターニングする。
【００３４】
続いて、図２（Ｃ）に示すように、マスク膜４０をマスクとしてドライエッチングを行い、パッシベーション膜１５、配線層１４及び素子形成基板１１ｃを貫通し、埋込酸化膜１１ｂに到達する第１遮蔽部１６を形成する。
【００３５】
続いて、図３（Ｄ）に示すように、支持基板１１ａの表面１１ｆを研磨した後にＣＶＤ法などにより窒化膜１８を成膜する。続いて、図３（Ｅ）に示すように、フォトリソグラフィ法によりマスク膜４１を形成し、ＣＭＯＳ１３の下方を囲んで第２遮蔽部１７の形状に対応する部分が開口するようにパターニングする。
【００３６】
続いて、図３（Ｆ）に示すように、ドライエッチングにより窒化膜１８のマスク膜４１の開口部に対応する部分をエッチングして支持基板１１ａを露出させ、その後、マスク膜４１を除去する。
続いて、図４（Ｇ）に示すように、窒化膜１８をマスクとしてドライエッチングを行い、支持基板１１ａを所定の厚さ、例えば５０μｍだけ残して、第２遮蔽部１７を形成する。ここで、支持基板１１ａのエッチングは、例えばＫＯＨ溶液を用いたウェットエッチングにより行ってもよい。
【００３７】
そして、図４（Ｈ）に示すように、窒化膜１８をＣＶＤエッチングやリン酸により除去する。
上述の工程を経て、半導体装置１０を製造することができる。
【００３８】
（変更例）
本実施形態では、ＬＤＭＯＳ１２及びＣＭＯＳ１３を形成したＳＯＩ基板１１に、第１遮蔽部１６及び第２遮蔽部１７を形成する工程を示したが、ＳＯＩ基板１１に第１遮蔽部１６及び第２遮蔽部１７を形成した後に、ＬＤＭＯＳ１２及びＣＭＯＳ１３を形成する工程を採用することもできる。
【００３９】
図５（Ａ）に示すように、第１遮蔽部１６は、埋込酸化膜１１ｂを貫通し、支持基板１１ａに到達する形状に形成してもよい。この構成を用いると、ＬＤＭＯＳ１２からＣＭＯＳ１３に向かって支持基板１１ａの基板面方向に熱が伝達する経路を長くすることができるので、ＬＤＭＯＳ１２における発熱がＣＭＯＳ１３に伝わることを更に抑制することができるとともに、放熱効率を向上させることができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
また、図５（Ｂ）に示すように、第１遮蔽部１６を埋込酸化膜１１ｂまで到達させない構造を採用することもできる。この構成を用いると、第１遮蔽部１６の深さが浅くなるので、埋込酸化膜１１ｂまで到達させて形成した場合に比べてＳＯＩ基板１１の強度を向上することができ、ＣＭＯＳ１３の島飛びなどを防止することができる。
また、第１遮蔽部１６がＣＭＯＳ１３の外周部を囲んだ形状に形成されていない場合には、第１遮蔽部１６は、ＳＯＩ基板１１を貫通して形成することもできる。
【００４０】
［第１実施形態の効果］
（１）半導体装置１０には、第１遮蔽部１６が設けられているため、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に、熱伝導の悪い空隙部を形成することができるので、ＬＤＭＯＳ１２における発熱が素子形成基板１１ｃ、配線層１４及びパッシベーション膜１５を介して基板面方向に伝達されてＣＭＯＳ１３に伝わることを抑制することができる。
また、半導体装置１０には、第２遮蔽部１７が設けられているため、ＣＭＯＳ１３の下方に支持基板１１ａが少ない空隙部が存在するので、ＬＤＭＯＳ１２における発熱が支持基板１１ａを介して基板面方向に伝達して、ＣＭＯＳ１３の下方の埋込酸化膜１１ｂ側からＣＭＯＳ１３に伝わることを抑制することができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
【００４１】
（２）第１遮蔽部１６は、ＣＭＯＳ１３の外周部を囲んで形成されているため、ＬＤＭＯＳ１２から素子形成基板１１ｃ、配線層１４及びパッシベーション膜１５を介してＣＭＯＳ１３へ伝熱する際に、すべての方向からの伝熱を抑制することができるので、ＬＤＭＯＳ１２により生じた熱がＣＭＯＳ１３に伝達されることをより効果的に抑制することができ、ＣＭＯＳ１３の温度上昇を防止することができる。
【００４２】
（３）第１遮蔽部１６は、少なくともＬＤＭＯＳ１２及びＣＭＯＳ１３の両方に面する部分が埋込酸化膜１１ｂに到達するように形成されているため、ＬＤＭＯＳ１２とＣＭＯＳ１３との間に素子形成基板１１ｃが存在しない空隙部が存在するので、ＬＤＭＯＳ１２により生じた熱がＣＭＯＳ１３に伝達されることをより効果的に抑制することができ、ＣＭＯＳ１３の温度上昇を防止することができる。
【００４３】
（４）第２遮蔽部１７は、ＣＭＯＳ１３の下方に設けられ、ＣＭＯＳ１３よりも開口の面積が大きくなるように形成されているため、ＣＭＯＳ１３の下方に支持基板１１ａが少ない空隙部が存在するので、ＬＤＭＯＳ１２における発熱が支持基板１１ａを介して基板面方向に伝達して、ＣＭＯＳ１３の下方の埋込酸化膜１１ｂ側からＣＭＯＳ１３に伝わることを抑制することができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
【００４４】
［第２実施形態］
この発明に係る半導体装置の第２実施形態について、図を参照して説明する。図６は、第２実施形態の半導体装置の説明図である。図６（Ａ）は、素子形成基板側から見た平面説明図であり、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ矢視断面図であり、図６（Ｃ）は、第２実施形態の変更例の説明図である。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
【００４５】
図６（Ａ）及び（Ｂ）に示すように、第２実施形態の半導体装置２０では、第１遮蔽部１６は、横断面がコの字状に形成された大きさの異なる第１遮蔽部１６ａ、１６ｂとからなる。大きい方の第１遮蔽部１６ａは開口部がＬＤＭＯＳ１２と反対側となるように設けられており、小さい方の第１遮蔽部１６ｂと、それぞれの開口部を対向させて、ＣＭＯＳ１３を取り囲んでいる。
第２遮蔽部１７は、本実施形態では、ＣＭＯＳ１３が第１遮蔽部１６により囲まれて区画されていないため、第１遮蔽部１６ａ、１６ｂとオーバーラップする位置まで形成することもできる。
この構成を用いると、ＬＤＭＯＳ１２からＣＭＯＳ１３に向かって支持基板１１ａの基板面方向に熱が伝達する経路を第１遮蔽部１６ａ、１６ｂによりラビリンス状に長くすることができるので、ＬＤＭＯＳ１２における発熱がＣＭＯＳ１３に伝わることを更に抑制することができる。従って、ＣＭＯＳ１３の温度上昇を防止することができる。
【００４６】
（変更例）
図６（Ｃ）に示すように、第２遮蔽部１７を第１遮蔽部１６に対応する溝状に形成して、第１遮蔽部１６と一体的に形成することができる。つまり、第１遮蔽部１６と第２遮蔽部１７とが一体となった遮蔽部をＳＯＩ基板１１に貫通形成することができる。
この構成によれば、ＳＯＩ基板１１を貫通する空隙部が形成されるので、基板面方向の熱伝導をより確実に抑制することができる。
本実施形態においても、第１遮蔽部１６ａ、１６ｂがＬＤＭＯＳ１２を囲んで設けられる構成を用いることができる。
【００４７】
［第２実施形態の効果］
第２実施形態の半導体装置２０によれば、ＬＤＭＯＳ１２からＣＭＯＳ１３に向かって支持基板１１ａの基板面方向に熱が伝達する経路を第１遮蔽部１６ａ、１６ｂによりラビリンス状に長くすることができるので、ＬＤＭＯＳ１２における発熱がＣＭＯＳ１３に伝わることを更に抑制することができる。また、第２実施形態の半導体装置においても、第１実施形態の半導体と同様の効果を奏することができる。更に、第１遮蔽部１６と第２遮蔽部１７とが、一体的に形成されている構成を用いた場合には、ＳＯＩ基板１１を貫通する空隙部が形成されるので、基板面方向の熱伝導をより確実に抑制することができる。
【００４８】
[その他の実施形態]
（１）上述の実施形態では、パワー素子として、ＬＤＭＯＳ１２を用いたが、これに限定されるものではなく、例えば、縦型ＤＭＯＳ（ＶＤＭＯＳ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などを用いることができる。また、非パワー素子として、ＣＭＯＳ１３を用いたが、これに限定されるものではなく、例えば、バイポーラトランジスタ、抵抗素子、コンデンサ素子など用いることができる。
【００４９】
（２）第１遮蔽部１６または第２遮蔽部１７の内部には、素子形成基板１１ｃまたは支持基板１１ａよりも低熱伝導率の材料、例えば、樹脂材料を充填してもよい。この構成によれば、熱伝導を抑制した状態を保ちつつ、ＳＯＩ基板１１の空隙部がなくすことができるので、ＳＯＩ基板１１の強度を向上させることができる。
【００５０】
（３）図７に示すように、素子形成基板１１ｃに第１遮蔽部１６を形成した後に素子形成基板１１ｃよりも低熱伝導率の材料１９を充填し、配線層１４のＣＭＯＳ１３を覆う部分１４ａにはＬＤＭＯＳ１２を覆う部分１４ｂよりも熱伝導率が小さい材料を用いることができる。例えば、ＣＭＯＳ１３を覆う部分１４ａは、例えばＳｉＯＣなどのＬｏｗ−ｋ材料により形成し、ＬＤＭＯＳ１２を覆う部分１４ｂは、シリカ膜により形成することができる。
この構成によれば、配線層１４のうち、ＣＭＯＳ１３を覆う部分１４ａの熱伝導率が小さくなるように形成されているため、ＬＤＭＯＳ１２から配線層１４を介して伝達する熱をＣＭＯＳ１３に伝わりにくくすることができるので、ＣＭＯＳ１３の温度上昇を防止することができる。
【００５１】
（４）半導体装置１０、２０では、ＬＤＭＯＳ１２とＣＭＯＳ１３とは、素子形成基板１１ｃに横に並んで設けられているが、これに限定されるものではない。例えば、図８（Ａ）に示すように、ＬＤＭＯＳ１２を取り囲むように、ＣＭＯＳ１３を配置することもできる。このとき、例えば、第２実施形態の第１遮蔽部１６ａ、１６ｂにより、ＬＤＭＯＳ１２を取り囲むことができる。
また、図８（Ｂ）に示すように、ＬＤＭＯＳ１２を素子形成基板１１ｃの角部に配置することもできる。なお、図８（Ｂ）では、ＣＭＯＳ１３の図示を省略する。第１遮蔽部１６はＳＯＩ基板１１を貫通して第２遮蔽部１７と一体的に形成されており、ＬＤＭＯＳ１２の隣接する２辺にそれぞれ対向して設けられている。この構成を用いると、配線基板に搭載したときに、応力が集中しやすい角部の熱応力を緩和することができる。
【００５２】
［各請求項と実施形態との対応関係］
ＬＤＭＯＳ１２が請求項１に記載のパワー素子に、ＣＭＯＳ１３が非パワー素子にそれぞれ対応する。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態の半導体装置の説明図である。図１（Ａ）は、素子形成基板側から見た平面説明図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視断面図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面説明図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面説明図である。
【図４】第１実施形態の半導体装置の製造工程を示す断面説明図である。
【図５】第１遮蔽部の変更例を示す断面説明図である。
【図６】第２実施形態の半導体装置の説明図である。図６（Ａ）は、素子形成基板側から見た平面説明図であり、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ矢視断面図であり、図６（Ｃ）は、第２実施形態の変更例の説明図である。
【図７】その他の実施形態の半導体装置の断面説明図である。
【図８】ＬＤＭＯＳ及びＣＭＯＳの配置の変更例を示す平面説明図である。
【符号の説明】
【００５４】
１０    半導体装置
１１    ＳＯＩ基板
１１ａ  支持基板
１１ｂ  埋込酸化膜
１１ｃ  素子形成基板
１２    ＬＤＭＯＳ（パワー素子）
１３    ＣＭＯＳ（非パワー素子）
１４    配線層
１６    第１遮蔽部
１７    第２遮蔽部
【図１】
2008311410.tif 000003
【図２】
2008311410.tif 000004
【図３】
2008311410.tif 000005
【図４】
2008311410.tif 000006
【図５】
2008311410.tif 000007
【図６】
2008311410.tif 000008
【図７】
2008311410.tif 000009
【図８】
2008311410.tif 000010