(57)【要約】【課題】半導体パッケージにおける実装検査を容易且つ確実に行えると共に実装後の封止作業を不要にすると共にチップサイズレベルの薄型化を図ること。【解決手段】一方の面に複数の電極部２ａを有する半導体素子２と、該半導体素子の一方の面に接合され、複数の電極部をそれぞれ露出させる開口３を有する絶縁性の基材４と、該基材の一方の面４ａに設けられた金属層５と、開口を介して複数の電極部に対してそれぞれ電気的に接続された状態で、金属層の一方の面から、該金属層の側面及び基材の側面上に回り込むようにパターニングされた外部電極６と、半導体素子の外表面上及び基材の他方の面４ｂ上に設けられ、半導体素子を内部に封止する絶縁性の保護層７とを備えている半導体パッケージ１を提供する。【選択図】図１
2008016539.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に複数の電極部を有する半導体素子と、
該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、
前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記基材の一方の面から側面上に回り込むようにパターニングされた外部電極と、
前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えていることを特徴とする半導体パッケージ。
【請求項２】
一方の面に複数の電極部を有する半導体素子と、
該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、
該基材の一方の面に設けられた金属層と、
前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、
前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えていることを特徴とする半導体パッケージ。
【請求項３】
一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記基材の一方の面から側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、  
前記基材に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、
該マーキング工程後、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、
該接合工程後、前記開口及び前記貫通孔を含む前記基材の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成すると共に、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する形成工程と、
該形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とする半導体パッケージの製造方法。
【請求項４】
前記形成工程は、前記半導体素子の外表面上、前記基材の一方の面及び他方の面上の全面に前記導電性材料をメッキにより成膜させる成膜工程と、
該成膜工程後、マスクを利用したエッチング加工により、成膜されたメッキ層をパターニングして前記外部電極を形成する電極形成工程と、
該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とする請求項３に記載の半導体パッケージの製造方法。
【請求項５】
前記形成工程は、前記所定位置にペースト状の前記導電性材料を塗布すると共に、塗布した導電性材料を硬化させて前記外部電極を形成する電極形成工程と、
該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とする請求項３に記載の半導体パッケージの製造方法。
【請求項６】
一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、該基材の一方の面に設けられた金属層と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、
前記基材の一方の面に前記金属層を形成する金属層形成工程と、
該金属層形成工程後、前記金属層に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、
該マーキング工程後、前記基材を間に挟んで、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、
該接合工程後、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する保護層形成工程と、
該保護層形成工程後、前記金属層に形成した前記開口及び前記貫通孔に合わせて前記基材を加工して、該基材に開口及び貫通孔を形成する基材加工工程と、
該基材加工工程後、前記金属層及び前記基材に形成された前記開口及び前記貫通孔を含む前記金属層の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成する電極形成工程と、
該電極形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とする半導体パッケージの製造方法。
【請求項７】
一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、該基材の一方の面に設けられた金属層と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、
前記基材の一方の面に前記金属層を形成する金属層形成工程と、
該金属層形成工程後、前記基材及び前記金属層に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、
該マーキング工程後、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、
該接合工程後、前記開口及び前記貫通孔を含む前記金属層の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成すると共に、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する形成工程と、
該形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とする半導体パッケージの製造方法。
【請求項８】
前記形成工程は、前記半導体素子の外表面上、前記金属層の一方の面及び前記基材の他方の面上の全面に前記導電性材料をメッキにより成膜させる成膜工程と、
該成膜工程後、マスクを利用したエッチング加工により、成膜されたメッキ層をパターニングして前記外部電極を形成する電極形成工程と、
該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とする請求項７に記載の半導体パッケージの製造方法。
【請求項９】
前記形成工程は、前記所定位置にペースト状の前記導電性材料を塗布すると共に、塗布した導電性材料を硬化させて前記外部電極を形成する電極形成工程と、
該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とする請求項７に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップ等の半導体素子を有する半導体パッケージ及び該半導体パッケージの製造方法に関するものである。
【背景技術】
【０００２】
ＩＣチップ等の半導体素子を有する半導体パッケージは、従来から多種多様なものが提供されているが、構造が簡単で安価に製造できる点からリードフレームを利用したものが広く使用されている。
【０００３】
ここで、リードフレームを利用した一般的な半導体パッケージを、図３２を参照して簡単に説明する。図３２は、従来の半導体パッケージの一例を示す断面図である。この図３２に示すように、半導体パッケージ３０は、ＩＣチップ等の半導体素子３１がリードフレーム３２のダイパッド３３上に図示しないダイボンド剤を介して接着されており、半導体素子３１とリードフレーム３２のリード電極３４とがボンディングワイヤ３５を介して電気的に接続されている。また、半導体素子３１、ダイパッド３３及びボンディングワイヤ３５を、エポキシ樹脂等からなるモールド樹脂部３６で内部に封止している。これにより、半導体素子３１、ダイパッド３３及びボンディングワイヤ３５が、外部に露出しない状態でパッケージングされている。
【０００４】
現在、このようなリードフレームを利用した半導体パッケージは、様々な電子機器に搭載され、幅広く使用されている。ところが、近年の半導体の高集積化、半導体関連製品の小型化や薄型化等に伴って、より小型化、薄型化した半導体パッケージが求められている。この点、リードフレームを利用した半導体パッケージでは、パッケージサイズのさらなる小型化、薄型化を図ることが難しいものであった。
そこで、最近では上述したニーズに対応するため、半導体素子と略同じサイズでパッケージングして薄型化を図った半導体パッケージが提供され始めている（例えば、特許文献１参照）。
【０００５】
この薄型化を図った半導体パッケージは、ウエハレベルパッケージングとも呼ばれているものであり、その製造方法の一例を、図３３から図３７を参照して説明する。なお、図３３は、従来の半導体パッケージを製造する際の一工程図であって、複数の半導体素子が作製されたウエハ上にメタルポストを設けた図である。図３４は、図３３に示した状態の後、樹脂によりメタルポストを内部に封止した状態を示す図である。図３５は、図３４に示した状態の後、樹脂の表面を研磨してメタルポストの先端を露出させた状態を示す図である。図３６は、図３５に示した状態の後、露出したメタルポストの先端に共晶半田ボールを設けた状態を示す図である。図３７は、図３６に示した状態の後、ウエハをダイシングにより固片化して、複数の半導体パッケージを製造した状態を示す図である。
【０００６】
まず、図３３に示すように、複数の半導体素子４１が作製されたウエハ４０上にメタルポスト４２を設ける。この際、各半導体素子４１の図示しない電極部に対して電気的に接続するようにメタルポスト４２を設ける。この場合には、各半導体素子４１に対して２つのメタルポスト４２を設けた場合を例にしている。
次に、図３４に示すように、ウエハ４０上に設けた複数のメタルポスト４２を覆うように液状若しくは固形の樹脂４３を設け、メタルポスト４２を内部に封止する。次いで、図３５に示すように、メタルポスト４２の先端が露出するまで樹脂４３の表面を研磨する。
【０００７】
次いで、図３６に示すように、露出したメタルポスト４２の先端に、共晶半田ボール（半田バンプ）４４を設ける。そして、最後に図３６に示すように、ウエハ４０をダイシングして固片化することで、薄型化を図った半導体パッケージ４５を一度に複数製造することができる。
このように製造された半導体パッケージ４５は、例えば回路基板側に半田バンプ４４が向くように裏返しにして載置した後、該半田バンプ４４を利用して回路基板に接合される。即ち、フリップチップ実装される。
【特許文献１】特開２００１−２６７４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら上述した従来の半導体パッケージでは、まだ以下の課題が残されている。
即ち、上記半導体パッケージ４５は、ウエハ４０の厚みに近い状態で製造されており、非常に薄型化されたものではあるが、外部電極となるメタルポスト４２が片面にしか形成されないので、フリップチップ実装した後に実装検査を行うことが困難なものであった。つまり、フリップチップ実装であるために、半導体パッケージ４５を回路基板等に載置したときに、半田バンプ４４が半導体パッケージ４５の下面に隠れて確認できなくなってしまう。そのため、半導体パッケージ４５と回路基板とを半田で接合した後に、半田の溶け具合等の実装検査を行うことが難しいものであった。
【０００９】
また、上記半導体パッケージ４５は、半導体素子４１が露出しているので、フリップチップ実装した後に、封止用樹脂等を利用して半導体素子４１を内部に封止する作業が必要であった。そのため、扱い難く、実装作業に手間や時間がかかるものであった。
【００１０】
本発明は、このような事情に考慮してなされたもので、その目的は、実装検査を容易且つ確実に行えると共に実装後の封止作業を不要にすることができるチップサイズレベルの半導体パッケージと、該半導体パッケージを効率良く製造することができる半導体パッケージの製造方法とを提供することである。
【課題を解決するための手段】
【００１１】
本発明は、前記課題を解決するために以下の手段を提供する。  
本発明の半導体パッケージは、一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記基材の一方の面から側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えていることを特徴とするものである。
【００１２】
また、本発明の半導体パッケージの製造方法は、一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記基材の一方の面から側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、前記基材に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、該マーキング工程後、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、該接合工程後、前記開口及び前記貫通孔を含む前記基材の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成すると共に、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する形成工程と、該形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とするものである。
【００１３】
この発明に係る半導体パッケージ及び半導体パッケージの製造方法においては、マーキング工程、接合工程、形成工程及び切断工程の各工程を順に行うことで、半導体パッケージを同時に複数製造することができる。
まず、複数の半導体素子を一度に接合できるサイズの絶縁性の基材を用意し、該基材に開口及び貫通孔を形成するマーキング工程を行う。この開口は、各半導体素子の電極部を露出させるものである。また、開口の近傍であって半導体素子の周囲を取り囲む位置に、基材を貫通するように貫通孔を形成する。つまり、この貫通孔は、隣り合う半導体素子の間に形成されるものである。
【００１４】
マーキング工程が終了した後、開口及び貫通孔を目印として、基材に対して複数の半導体素子を接合させる。即ち、基材に形成した開口と電極部とが対向するように位置合わせしながら、基材の他方の面に順次半導体素子を載置した後、両者を融着等により接合させる。特に、開口を介して基材の一方の面側から電極部の位置を確認できるので、半導体素子を正確に位置合わせすることができる。
【００１５】
接合工程が終了した後、基材の一方の面の所定位置に導電性材料をパターニングして外部電極を形成する。この際、開口及び貫通孔を共に含むように導電性材料をパターニングする。これにより導電性材料は、開口及び貫通孔内にも入り込んだ状態となる。そのため、外部電極は、開口を介して半導体素子の電極部に接触して電気的に接続した状態となる。
また、この外部電極の形成と同時に、半導体素子の外表面上及び基材の他方の面上に、例えば、絶縁性材料を塗布して保護層を形成する。これにより、基材の他方の面側に接合された複数の半導体素子は、全て保護層内に封止された状態となって保護される。
なお、この形成工程では、外部電極又は保護層のいずれを先に形成しても構わない。そして、外部電極及び保護層を共に形成したときに、形成工程が終了する。
【００１６】
形成工程が終了した後、複数の半導体素子をそれぞれ切り離すように、ダイシングブレード等により基材を切断する切断工程を行う。この際、少なくとも基材に形成した貫通孔に沿いながら該貫通孔のサイズよりも小さな幅で切断を行う。これにより、複数の半導体素子をそれぞれ固片化することができ、一度に複数の半導体パッケージを製造することができる。
【００１７】
特に、外部電極が内部に入り込んだ貫通孔を、該貫通孔のサイズよりも小さな幅で切断するので、外部電極の一部が貫通孔の内周面上に残ることになる。その結果、基材の一方の面だけでなく側面上にも外部電極が形成された半導体パッケージ、即ち、基材の一方の面から側面上に回りこむようにパターニングされた外部電極を有する半導体パッケージを製造することができる。
従って、この半導体パッケージを裏返しにして、回路基板等の外部部品にフリップチップ実装する際に、基材の一方の面側に形成された外部電極は従来のように隠れてしまうが、該外部電極が側面側にも形成されているので、この部分を通じて実装後の状態（半田の溶け具合等）を確認することができる。よって、実装後の検査を容易且つ確実に行うことができる。
【００１８】
また、半導体素子は既に保護層によって内部に封止され、保護された状態となっているので、従来のものとは異なり実装後に封止作業を行う必要がない。そのため、実装作業に手間がかかることがなく、作業時間を短縮することができる。また、ポリイミドフィルム等の基材や保護層を利用するだけであるので、厚みを極力なくすことができ、チップサイズレベルの薄型化を図ることができる。
【００１９】
上述したように、本発明に係る半導体パッケージによれば、薄型化を図りながら、実装検査を容易且つ確実に行えると共に、実装後の封止作業を不要にすることができる。
また、本発明に係る半導体パッケージの製造方法によれば、このような効果を奏することができる半導体パッケージを、一度に効率良く製造することができる。
【００２０】
また、本発明の半導体パッケージの製造方法は、上記本発明の半導体パッケージの製造方法において、前記形成工程が、前記半導体素子の外表面上、前記基材の一方の面及び他方の面上の全面に前記導電性材料をメッキにより成膜させる成膜工程と、該成膜工程後、マスクを利用したエッチング加工により、成膜されたメッキ層をパターニングして前記外部電極を形成する電極形成工程と、該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とするものである。
【００２１】
この発明に係る半導体パッケージの製造方法においては、形成工程を行う際に、まず半導体素子の外表面上、基材の一方の面及び他方の面上の全面に導電性材料をメッキにより成膜させる成膜工程を行う。この際、基材に形成した貫通孔を介して、基材の一方の面側と他方の面側とが通じているので、ムラ無く全面にメッキすることができる。また、開口及び貫通孔内にもメッキが入り込んだ状態となる。
この成膜工程が終了した後、マスクを利用したエッチング工程により、成膜されたメッキ層をパターニングして、開口及び貫通孔を含む基材の一方の面の所定位置にのみ外部電極を形成する電極形成工程を行う。つまり、基材の一方の面側に形成されたメッキ層のうち不要な部分と、基材の他方の面側に形成されたメッキ層（半導体素子の外表面上に形成されたメッキ層も含む）を取り除く。この電極形成工程が終了した後、半導体素子の外表面上及び基材の他方の面上に保護層を形成する保護層形成工程を行って、複数の半導体素子を保護する。
【００２２】
これら各工程が終了した後、切断工程を行うことで、側面に外部電極が形成された半導体パッケージを製造することができる。
特に、基材上に貫通孔が既に形成されていたとしても、メッキ及びエッチングという簡便な方法で、基材の一方の面の所定位置に外部電極を容易且つ確実に形成できるので、製造し易く、生産性を向上することができる。
【００２３】
また、本発明の半導体パッケージの製造方法は、上記本発明の半導体パッケージの製造方法において、前記形成工程が、前記所定位置にペースト状の前記導電性材料を塗布すると共に、塗布した導電性材料を硬化させて前記外部電極を形成する電極形成工程と、該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とするものである。
【００２４】
この発明に係る半導体パッケージの製造方法においては、形成工程を行う際に、まず開口及び貫通孔を含む基材の一方の面の所定位置に対して、ペースト状の導電性材料をスクリーン印刷等により塗布すると共に、塗布した導電性材料を硬化させて外部電極を形成する電極形成工程を行う。
この電極形成工程が終了した後、半導体素子の外表面上及び基材の他方の面上に保護層を形成する保護層形成工程を行って、複数の半導体素子を保護する。その後、切断工程を行うことで、側面に外部電極が形成された半導体パッケージを製造することができる。
特に、エッチング加工等を行わなくても、基材の一方の面の所定位置に対して、直接外部電極を形成できるのでより効率良く製造することができ、生産性を高めることができる。
【００２５】
また、本発明の半導体パッケージは、一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、該基材の一方の面に設けられた金属層と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えていることを特徴とするものである。
【００２６】
また、本発明の半導体パッケージの製造方法は、一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、該基材の一方の面に設けられた金属層と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、前記基材の一方の面に前記金属層を形成する金属層形成工程と、該金属層形成工程後、前記金属層に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、該マーキング工程後、前記基材を間に挟んで、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、該接合工程後、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する保護層形成工程と、該保護層形成工程後、前記金属層に形成した前記開口及び前記貫通孔に合わせて前記基材を加工して、該基材に開口及び貫通孔を形成する基材加工工程と、該基材加工工程後、前記金属層及び前記基材に形成された前記開口及び前記貫通孔を含む前記金属層の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成する電極形成工程と、該電極形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とするものである。
【００２７】
この発明に係る半導体パッケージ及び半導体パッケージの製造方法においては、金属層形成工程、マーキング工程、接合工程、保護層形成工程、基材加工工程、電極形成工程及び切断工程の各工程を順に行うことで、半導体パッケージを同時に複数製造することができる。
まず、複数の半導体素子を一度に接合できるサイズの絶縁性の基材を用意し、基材の一方の面に銅等の金属層を融着等によって形成する金属層形成工程を行う。
この金属層形成工程が終了した後、金属層に開口及び貫通孔を形成するマーキング工程を行う。この開口は、後に各半導体素子の電極部を露出させるものである。また、開口の近傍であって半導体素子の周囲を取り囲む位置に、金属層のみを貫通するように貫通孔を形成する。つまり、この貫通孔は、隣り合う半導体素子の間に形成されるものである。なお、この時点では、金属層のみに開口及び貫通孔が形成されている。
【００２８】
マーキング工程が終了した後、開口及び貫通孔を目印として、基材に対して複数の半導体素子を接合させる。即ち、基材を間に挟んで、金属層に形成された開口と電極部とが対向するように位置合わせしながら、基材の他方の面に順次半導体素子を載置した後、両者を融着等により接合させる接合工程を行う。
【００２９】
接合工程が終了した後、半導体素子の外表面上及び基材の他方の面上に、例えば、絶縁性材料を塗布して保護層を形成する保護層形成工程を行う。これにより、基材の他方の面側に接合された複数の半導体素子は、全て保護層内に封止された状態となって保護される。また、この際基材には開口や貫通孔が形成されていないので、保護層が金属層側に回りこむ恐れがない。
この保護層形成工程後、金属層に形成した開口及び貫通孔に合わせて基材を加工して、同様の開口及び貫通孔を基材に形成する基材加工工程を行う。これによって、半導体素子の電極部は、貫通孔を介して金属層側に露出した状態となる。
【００３０】
この基材加工工程後、開口及び貫通孔を含む金属層の一方の面の所定位置に、導電性材料をパターニングして外部電極を形成する電極形成工程を行う。これにより導電性材料は、開口及び貫通孔内にも入り込んだ状態となる。そのため、外部電極は、開口を介して半導体素子の電極部に接触して電気的に接続した状態となる。
【００３１】
そして電極形成工程後、複数の半導体素子をそれぞれ切り離すように、ダイシングブレード等により基材を切断する切断工程を行う。この際、少なくとも基材に形成した貫通孔に沿いながら該貫通孔のサイズよりも小さな幅で切断を行う。これにより、複数の半導体素子をそれぞれ固片化することができ、一度に複数の半導体パッケージを製造することができる。
【００３２】
特に、外部電極が内部に入り込んだ貫通孔を、該貫通孔のサイズよりも小さな幅で切断するので、外部電極の一部が貫通孔の内周面上に残ることになる。その結果、金属層の一方の面だけでなく、金属層及び基材の側面上にも外部電極が形成された半導体パッケージ、即ち、金属層の一方の面から、金属層及び基材の側面上に回りこむようにパターニングされた外部電極を有する半導体パッケージを製造することができる。
従って、この半導体パッケージを裏返しにして、回路基板等の外部部品にフリップチップ実装する際に、金属層の一方の面側に形成された外部電極は従来のように隠れてしまうが、該外部電極が側面側にも形成されているので、この部分を通じて実装後の状態（半田の溶け具合等）を確認することができる。よって、実装後の検査を容易且つ確実に行うことができる。
【００３３】
また、金属層上に外部電極を形成しているので、導電性材料の“つき”が良く、密着力を高めることができる。そのため、外部電極をより安定して形成することができ、この点においても信頼性を高めることができる。
また、半導体素子は既に保護層によって内部に封止され、保護された状態となっているので、従来のものとは異なり実装後に封止作業を行う必要がない。そのため、実装作業に手間がかかることがなく、作業時間を短縮することができる。また、ポリイミドフィルム等の基材や保護層を利用するだけであるので、厚みを極力なくすことができ、チップサイズレベルの薄型化を図ることができる。
【００３４】
上述したように、本発明に係る半導体パッケージによれば、薄型化を図りながら、実装検査を容易且つ確実に行えると共に、実装後の封止作業を不要にすることができる。
また、本発明に係る半導体パッケージの製造方法によれば、このような効果を奏することができる半導体パッケージを、一度に効率良く製造することができる。
【００３５】
また、本発明の半導体パッケージの製造方法は、一方の面に複数の電極部を有する半導体素子と、該半導体素子の一方の面に接合され、前記複数の電極部をそれぞれ露出させる開口を有する絶縁性の基材と、該基材の一方の面に設けられた金属層と、前記開口を介して前記複数の電極部に対してそれぞれ電気的に接続された状態で、前記金属層の一方の面から、該金属層の側面及び前記基材の側面上に回り込むようにパターニングされた外部電極と、前記半導体素子の外表面上及び前記基材の他方の面上に設けられ、半導体素子を内部に封止する絶縁性の保護層とを備えた半導体パッケージを複数製造する方法であって、前記基材の一方の面に前記金属層を形成する金属層形成工程と、該金属層形成工程後、前記基材及び前記金属層に前記開口を形成すると共に、該開口の近傍であって前記複数の半導体素子の周囲をそれぞれ取り囲む位置に貫通孔を形成するマーキング工程と、該マーキング工程後、前記開口と前記電極部とがそれぞれ対向するように位置合わせしながら前記基材の他方の面に複数の前記半導体素子を接合させる接合工程と、該接合工程後、前記開口及び前記貫通孔を含む前記金属層の一方の面の所定位置に、導電性材料をパターニングして前記外部電極を形成すると共に、前記半導体素子を内部に封止するように該半導体素子の外表面上及び前記基材の他方の面上に前記保護層を形成する形成工程と、該形成工程後、前記複数の半導体素子をそれぞれ切り離すように、少なくとも前記貫通孔に沿って前記基材を切断する切断工程とを備えていることを特徴とするものである。
【００３６】
この発明に係る半導体パッケージの製造方法においては、金属層形成工程、マーキング工程、接合工程、形成工程及び切断工程の各工程を順に行うことで、半導体パッケージを同時に複数製造することができる。
まず、複数の半導体素子を一度に接合できるサイズの絶縁性の基材を用意し、基材の上に銅等の金属層を融着等によって形成する金属層形成工程を行う。
この金属層形成工程が終了した後、基材及び金属層の両方に対して開口及び貫通孔を形成するマーキング工程を行う。この開口は、各半導体素子の電極部を露出させるものである。また、開口の近傍であって半導体素子の周囲を取り囲む位置に、基材及び金属層の両方を貫通するように貫通孔を形成する。つまり、この貫通孔は、隣り合う半導体素子の間に形成されるものである。
【００３７】
マーキング工程が終了した後、開口及び貫通孔を目印として、基材に対して複数の半導体素子を接合させる。即ち、開口と電極部とが対向するように位置合わせしながら、基材の他方の面に順次半導体素子を載置した後、両者を融着等により接合させる接合工程を行う。特に、開口を介して金属層側から電極部の位置を確認できるので、半導体素子を正確に位置合わせすることができる。
【００３８】
接合工程が終了した後、開口及び貫通孔を含む金属層の一方の面の所定位置に、導電性材料をパターニングして外部電極を形成する。これにより導電性材料は、開口及び貫通孔内にも入り込んだ状態となる。そのため、外部電極は、開口を介して半導体素子の電極部に接触して電気的に接続した状態となる。
また、この外部電極の形成と同時に、半導体素子の外表面上及び基材の他方の面上に、例えば、絶縁性材料を塗布して保護層を形成する。これにより、基材の他方の面側に接合された複数の半導体素子は、全て保護層内に封止された状態となって保護される。
なお、この形成工程では、外部電極又は保護層のいずれを先に形成しても構わない。そして、外部電極及び保護層を共に形成したときに、形成工程が終了する。
【００３９】
形成工程が終了した後、複数の半導体素子をそれぞれ切り離すように、ダイシングブレード等により基材を切断する切断工程を行う。この際、少なくとも基材に形成した貫通孔に沿いながら該貫通孔のサイズよりも小さな幅で切断を行う。
これにより、複数の半導体素子をそれぞれ固片化することができ、一度に複数の半導体パッケージを製造することができる。
【００４０】
特に、外部電極が内部に入り込んだ貫通孔を、該貫通孔のサイズよりも小さな幅で切断するので、外部電極の一部が貫通孔の内周面上に残ることになる。その結果、金属層の一方の面だけでなく、金属層及び基材の側面上にも外部電極が形成された半導体パッケージ、即ち、金属層の一方の面から、金属層及び基材の側面上に回りこむようにパターニングされた外部電極を有する半導体パッケージを製造することができる。
従って、この半導体パッケージを裏返しにして、回路基板等の外部部品にフリップチップ実装する際に、基材の一方の面側に形成された外部電極は従来のように隠れてしまうが、該外部電極が側面側にも形成されているので、この部分を通じて実装後の状態（半田の溶け具合等）を確認することができる。よって、実装後の検査を容易且つ確実に行うことができる。
【００４１】
また、金属層上に外部電極を形成しているので、導電性材料の“つき”が良く、密着力を高めることができる。そのため、外部電極をより安定して形成することができ、この点においても信頼性を高めることができる。
また、半導体素子は既に保護層によって内部に封止され、保護された状態となっているので、従来のものとは異なり実装後に封止作業を行う必要がない。そのため、実装作業に手間がかかることがなく、作業時間を短縮することができる。また、ポリイミドフィルム等の基材や保護層を利用するだけであるので、厚みを極力なくすことができ、チップサイズレベルの薄型化を図ることができる。
【００４２】
また、本発明の半導体パッケージの製造方法は、上記本発明の半導体パッケージの製造方法において、前記形成工程が、前記半導体素子の外表面上、前記金属層の一方の面及び前記基材の他方の面上の全面に前記導電性材料をメッキにより成膜させる成膜工程と、該成膜工程後、マスクを利用したエッチング加工により、成膜されたメッキ層をパターニングして前記外部電極を形成する電極形成工程と、該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とするものである。
【００４３】
この発明に係る半導体パッケージにおいては、形成工程を行う際に、まず半導体素子の外表面上、金属層の一方の面上及び基材の他方の面上の全面に導電性材料をメッキにより成膜させる成膜工程を行う。この際、貫通孔を介して、金属層の一方の面側と基材の他方の面側とが通じているので、ムラ無く全面にメッキすることができる。また、開口及び貫通孔内にもメッキが入り込んだ状態となっている。
この成膜工程が終了した後、マスクを利用したエッチング工程により、成膜されたメッキ層をパターニングして、開口及び貫通孔を含む金属層の一方の面の所定位置にのみ外部電極を形成する電極形成工程を行う。つまり、金属層の一方の面側に形成されたメッキ層のうち不要な部分と、基材の他方の面側に形成されたメッキ層（半導体素子の外表面上に形成されたメッキ層も含む）を取り除く。この電極形成工程が終了した後、半導体素子の外表面上及び基材の他方の面上に保護層を形成する保護層形成工程を行って、複数の半導体素子を保護する。
【００４４】
これら各工程が終了した後、切断工程を行うことで、側面に外部電極が形成された半導体パッケージを製造することができる。
特に、金属層及び基材の両方に貫通孔が既に形成されていたとしても、メッキ及びエッチングという簡便な方法で、金属層の一方の面の所定位置に外部電極を容易且つ確実に形成できるので、製造し易く、生産性を向上することができる。
【００４５】
また、本発明の半導体パッケージは、上記本発明の半導体パッケージの製造方法において、前記形成工程が、前記所定位置にペースト状の前記導電性材料を塗布すると共に、塗布した導電性材料を硬化させて前記外部電極を形成する電極形成工程と、該電極形成工程後、前記保護層を形成する保護層形成工程とを備えていることを特徴とするものである。
【００４６】
この発明に係る半導体パッケージの製造方法においては、形成工程を行う際に、まず開口及び貫通孔を含む金属層の一方の面の所定位置に対して、ペースト状の導電性材料をスクリーン印刷等により塗布すると共に、塗布した導電性材料を硬化させて外部電極を形成する電極形成工程を行う。
この電極形成工程が終了した後、半導体素子の外表面上及び基材の他方の面上に保護層を形成する保護層形成工程を行って、複数の半導体素子を保護する。その後、切断工程を行うことで、側面に外部電極が形成された半導体パッケージを製造することができる。
特に、エッチング加工等を行わなくても、金属層の一方の面の所定位置に対して、直接外部電極を形成できるのでより効率良く製造することができ、生産性を高めることができる。
【発明の効果】
【００４７】
本発明に係る半導体パッケージによれば、薄型化を図りながら、実装検査を容易且つ確実に行えると共に、実装後の封止作業を不要にすることができる。また、本発明に係る半導体パッケージの製造方法によれば、このような効果を奏することができる半導体パッケージを、一度に効率良く製造することができる。
【発明を実施するための最良の形態】
【００４８】
（第１実施形態）
以下、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第１実施形態を、図１から図１３を参照して説明する。図１は、本発明に係る半導体パッケージの第１実施形態を示す断面図である。
図１に示すように、本実施形態の半導体パッケージ１は、一方の面に２つ（複数）の電極部２ａを有するＩＣチップ（半導体素子）２と、該ＩＣチップ２の一方の面に接合され、電極部２ａをそれぞれ露出させる開口３を有する絶縁性の基材４とを備えている。また、半導体パッケージ１は、基材４の一方の面４ａである上面に金属層５が設けられ、外部電極６が開口３を介して電極部２ａに対してそれぞれ電気的に接続された状態で、金属層５の一方の面から、金属層５の側面及び基材４の側面上に回り込むようにパターニングされている。更に、絶縁性の保護層７は、ＩＣチップ２の外表面上及び基材４の他方の面４ｂである下面上に設けられており、ＩＣチップ２を内部に封止する構造となっている。
【００４９】
上記基材４は、本実施形態ではポリイミドフィルムを用いたが、電気絶縁性の材料であれば他の材料でも良い。例えば、ＰＥＮ（ポリエチレンナフタレート）フィルム等も強度や耐熱性、入手のし易さの観点等から適している。金属層５は、本実施形態では銅（Ｃｕ）を用いたが、導電性の金属材料で形成すれば他の材料でも良い。
【００５０】
また、本実施形態の外部電極６は、電極部２ａの数に合わせて２つ形成されており、互いに電気的に絶縁されるように離間して形成されている。即ち、外部電極６は、各電極部２ａの近傍の範囲のみ基材４の側面に回りこむように形成されており、基材４の側面部分を通じて互いの外部電極６が接続されてはいない。また、保護層７は、スプレーコート等により塗布できるものが好ましく、例えば、ポリオレフィン系樹脂やフッ素系ゴム等である。
【００５１】
このように構成された半導体パッケージ１は、裏返しにした後、回路基板等の図示しない外部部品に対して外部電極６の一方の面が面接触するように載置すると共に、半田を利用して外部部品に接合して使用される。つまり、フリップチップ実装して使用されるものである。
【００５２】
次に、この半導体パッケージ１を同時に複数製造する半導体パッケージの製造方法について説明する。なお、本実施形態では、リールｔｏリール方式により製造する場合を例に挙げて説明する。図２は、半導体パッケージをリールｔｏリール方式で製造するための製造装置の例を示す図である。この方式は、巻き出し装置１０、前処理装置１１、水切り炉１２、ロールコーター１３、ベーキング路１４、巻き取り装置１５を利用して、ロール状に巻回した基材４から流れ作業で半導体パッケージ１を複数製造する方式である。
【００５３】
本実施形態の半導体パッケージ１の製造方法は、金属層形成工程と、マーキング工程と、接合工程と、保護層形成工程と、基材加工工程と、電極形成工程と、切断工程とを順に行って製造する方法である。以下、これら各工程について、図３に示す全工程図及び図４に示すフローチャート、並びに図５から図１３に示す各工程の詳細説明図を参照しながら詳細に説明する。
【００５４】
図５は、図１に示す半導体パッケージの製造方法を示した工程図であって、基材上に金属層を形成した状態を示す図である。
始めに、図５に示すように、複数のＩＣチップ２を一度に接合できるサイズの基材４を用意し、この基材４の一方の面４ａに金属層５を融着によって形成する金属層形成工程を行う（Ｓ１）。なお、本実施形態では、基材４を長尺なポリイミドフィルムとして説明する。金属層５を形成した後、これら基材４及び金属層５を、ロール状に巻回すると共に図２に示す巻き出し装置１０にセットする。セットされた基材４及び金属層５は、図２及び図３に示すように、巻き出し装置１０によって前処理装置１１側に送り出されると共に該前処理装置１１、水切り炉１２、ロールコーター１３及びベーキング路１４を経た後、巻き取り装置１５によって巻かれる。そして、これ以降の工程は、巻き出し装置１０から巻き取り装置１５に送られるまでの間に、各装置によって図３に示すように適宜行われるものである。
【００５５】
図６は、図５に示す状態の後、金属層に開口及び貫通孔を形成した状態を示す図である。
上述した金属層形成工程が終了した後、図６に示すように、金属層５に開口３を形成すると共に、開口３の近傍であって複数のＩＣチップ２の周囲をそれぞれ取り囲む位置に貫通孔１６を形成するマーキング工程を行う（Ｓ２）。
具体的には、金属層５の所定位置にフォトリソグラフィ技術によって図示しないマスクを設けると共に、該マスクを除く範囲で金属層５をエッチング加工する。こうすることで、開口３及び貫通孔１６をそれぞれ形成することができる。この開口３は、後にＩＣチップ２の電極部２ａを露出させるものであり、ＩＣチップ２の数、電極部２ａの数に応じて形成する。また、貫通孔１６は、隣り合うＩＣチップ２間に形成されるものであり、後に固片化するときの目安となるものである。なお、この時点では金属層５のみに、開口３及び貫通孔１６が形成されている。
【００５６】
図７は、図６に示す状態の後、基材に複数のＩＣチップを接合した状態を示す図である。
次いでマーキング工程が終了した後、図７に示すように、基材４を間に挟んで、開口３と各ＩＣチップ２の電極部２ａとがそれぞれ対向するように位置合わせしながら、基材４の他方の面４ｂに複数のＩＣチップ２を接合する接合工程を行う（Ｓ３）。つまり、開口３及び貫通孔１６を目印として、開口３と電極部２ａとが対向するように位置合わせしながら基材４の他方の面４ｂにＩＣチップ２を載置した後、両者を融着等によって接合する。
【００５７】
図８は、図７に示す状態の後、ＩＣチップを保護層で保護した状態を示す図である。
次いで接合工程が終了した後、図８に示すように、ＩＣチップ２を内部に封止するように、ＩＣチップ２の外表面上及び基材４の他方の面４ｂ上に保護層７を形成する保護層形成工程を行う（Ｓ４）。具体的には、スプレーコートにより絶縁性材料を塗布することで、保護層７を形成する。これにより、基材４の他方の面４ｂ側に接合された複数のＩＣチップ２は、全て保護層７内に封止された状態となって保護される。また、この際、基材４には開口３や貫通孔１６が形成されていないので、絶縁性材料が金属層５側に回りこむ恐れがない。なお、この絶縁性材料は、以降の工程で基材４に対してエッチング加工を行うときに影響を受けないように耐性を有するものが好ましい。
【００５８】
図９は、図８に示す状態の後、基材に開口及び貫通孔を形成した状態を示す図である。
次いで保護層形成工程が終了した後、図９に示すように、金属層５に形成した開口３及び貫通孔１６に合わせて基材４を加工して、該基材４に開口３及び貫通孔１６を形成する基材加工工程を行う（Ｓ５）。具体的には、金属層５をマスクとしてエッチング加工を行い、金属層５に形成した開口３及び貫通孔１６と同様の開口３及び貫通孔１６を基材４に形成する。これによりＩＣチップ２の電極部２ａは、開口３を介して金属層５側に露出した状態となる。なお、このときの加工は、基材４及びＩＣチップ２に対する影響を極力低減するため、エッチング加工が好ましい。
【００５９】
図１０は、図９に示す状態の後、導電性材料をメッキして金属層を形成した状態を示す図である。
次いで基材加工工程が終了した後、金属層５及び基材４に形成された開口３及び貫通孔１６を含む金属層５の一方の面の所定位置に、導電性材料をパターニングして外部電極６を形成する電極形成工程を行う。
具体的には、まず図１０に示すように、金属層５の一方の面全体に導電性材料をメッキして金属層１７を形成する（Ｓ６）。この金属層１７は、後に外部電極になるものである。また、このメッキは、無電解メッキと電気メッキとを組み合わせて行ったり、ダイレクトメッキと電気メッキとを組み合わせて行ったり、無電解メッキのみで行ったりして構わない。これによりメッキによる金属層１７は、開口３及び貫通孔１６内にも入り込んだ状態となる。
なお、本実施形態では、開口３及び貫通孔１６のサイズとメッキによる金属層１７の膜厚との関係により、メッキ後の開口３及び貫通孔１６は完全に塞がっておらず、若干の凹み３ａ、１６ａが生じている。
【００６０】
図１１は、図１０に示す状態の後、メッキした金属層上にマスクをパターニングした状態を示す図である。
続いて、図１１に示すようにメッキした金属層１７上にフォトリソグラフィ技術によってマスク（レジスト膜）１８を形成する（Ｓ７）。このマスク１８は、金属層１７から外部電極６を形成するためのものであり、貫通孔１６を挟んで隣接する電極部２ａ同士を繋ぐように形成する。
【００６１】
図１２は、図１１に示す状態の後、外部電極を形成した状態を示す図である。
次いで、このマスク１８を除く範囲で金属層１７をエッチング加工すると共にマスク１８を剥離することで、図１２に示すように開口３及び貫通孔１６を含む所定位置に外部電極６を形成することができる（Ｓ８）。この外部電極６は、開口３を介してＩＣチップ２の電極部２ａに接触しているので、電気的に接続された状態となっている。
【００６２】
図１３は、図１２に示す状態の後、基材を切断した状態を示す図である。
次いで、電極形成工程が終了した後、複数のＩＣチップ２をそれぞれ切り離すように、少なくとも貫通孔１６に沿って基材４を切断する切断工程を行う（Ｓ９）。
具体的には、図１３に示すように、ダイシングブレード等により、貫通孔１６に沿いながら該貫通孔１６の幅（Ｗ１）よりも小さな幅（Ｗ２）で切断を行う。これにより、複数のＩＣチップ２をそれぞれ固片化することができ、図１に示す半導体パッケージ１を同時に複数製造することができる。
【００６３】
特に、図１２に示すように外部電極６が内部に入り込んだ貫通孔１６を、貫通孔１６の幅（Ｗ１）よりも小さな幅（Ｗ２）で切断するので、外部電極６の一部が貫通孔１６の内周面上に残ることになる。その結果、図１に示すように、金属層５の一方の面だけなく、金属層５及び基材４の側面上にも外部電極６が形成された半導体パッケージ１、即ち、金属層５の一方の面から、金属層５及び基材４の側面上に回り込むようにパターニングされた外部電極６を有する半導体パッケージ１を製造することができる。
なお、切断工程を行う際に、基材４の一方の面４ａ側から切断しても良いし、他方の面４ｂ側から切断しても構わない。特に本実施形態の場合には、図１２に示すように、メッキ後の貫通孔１６に若干の凹み１６ａが生じているので、基材４の一方の面４ａ側からこの凹み１６ａを目安にして正確に切断することもができる。
【００６４】
従って、この半導体パッケージ１を裏返しにして、回路基板等の図示しない外部部品にフリップチップ実装する際に、金属層５の一方の面側に形成された外部電極６は従来のように隠れてしまうが、外部電極６が側面側にも形成されているので、この部分を通じて実装後の状態（半田の溶け具合等）を確認することができる。よって、実装後の検査を容易且つ確実に行うことができる。
【００６５】
また、金属層５上に外部電極６を形成しているので、導電性材料の“つき”が良く、密着力を高めることができる。そのため、外部電極６をより安定して形成することができ、この点においても信頼性を高めることができる。
また、ＩＣチップ２は既に保護層７によって内部に封止され、保護された状態となっているので、従来のものとは異なり実装後に封止作業を行う必要がない。そのため、実装作業に手間がかかることがなく、作業時間を短縮することができる。しかも、リールｔｏリール方式で流れ作業的に製造を行えるので、生産性を高めることができる。加えて、半導体パッケージ１に必要なＩＣチップ２以外の各種部品に関しても、同時にパッケージングすることが可能である。この点においても、生産性に優れている。
更には、ポリイミドフィルム等の基材４や保護層７を利用するだけであるので、厚みを極力なくすことができ、チップサイズレベルの薄型化を図ることができる。
【００６６】
上述したように、本実施形態の半導体パッケージ１によれば、薄型化を図りながら、実装検査を容易且つ確実に行えると共に、実装後の封止作業を不要にすることができる。また、本実施形態の半導体パッケージの製造方法によれば、上述した効果を奏する半導体パッケージ１を、一度に効率良く製造することができる。
【００６７】
（第２実施形態）  
次に、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第２実施形態を、図１４から図２０を参照して説明する。なお、この第２実施形態においては、第１実施形態における構成要素と同一の部分については、同一の符号を付しその説明を省略する。第２実施形態と第１実施形態との異なる点は、第１実施形態では、金属層５にのみ開口３及び貫通孔１６を形成した後にＩＣチップ２を接合したのに対し、第２実施形態では、金属層５及び基材４の両方に開口３及び貫通孔１６を形成した後にＩＣチップ２を接合する点である。  
【００６８】
本実施形態の半導体パッケージの製造方法は、金属層形成工程と、マーキング工程と、接合工程と、形成工程と、切断工程とを順に行って製造を行う方法である。これら各工程について、以下に説明する。
初めに、第１実施形態と同様に金属層形成工程を行って、基材４の一方の面４ａに金属層５を形成した後、同様にこれら基材４及び金属層５をロール状に巻回した後、図２に示す巻き出し装置１０にセットする。そして、巻き出し装置１０を作動させて基材４及び金属層５を送り出し、以降の工程を行う。
【００６９】
図１４は、本発明に係る半導体パッケージの製造方法の第２実施形態を説明するための一工程図であって、基材上に金属層を形成した後、基材及び金属層に開口及び貫通孔を形成した状態を示す図である。
【００７０】
上記金属層形成工程が終了した後、図１４に示すように、基材４及び金属層５の両方に、開口３及び貫通孔１６を形成するマーキング工程を行う。具体的には、レーザやパンチ・ドリル等を利用して開口３及び貫通孔１６を形成する。
【００７１】
図１５は、図１４に示す状態の後、基材に複数のＩＣチップを接合した状態を示す図である。
次いでマーキング工程が終了した後、図１５に示すように、開口３と電極部２ａとがそれぞれ対向するように位置合わせしながら、基材４の他方の面４ｂに複数のＩＣチップ２を接合させる接合工程を行う。この際、第１実施形態と異なり、開口３を介して金属層５側から電極部２ａの位置を確認できるので、ＩＣチップ２をより正確に位置合わせすることができる。
【００７２】
次いで、接合工程が終了した後、開口３及び貫通孔１６を含む金属層５の一方の面の所定位置に、導電性材料をパターニングして外部電極６を形成すると共に、ＩＣチップ２を内部に封止するようにＩＣチップ２の外表面上及び基材４の他方の面４ｂ上に保護層７を形成する形成工程を行う。
本実施形態では、形成工程として成膜工程と、電極形成工程と、保護層形成工程とを順に行う場合を説明する。
【００７３】
図１６は、図１５に示す状態の後、導電性材料をメッキして全体に金属層を形成した状態を示す図である。
まず、図１６に示すように、ＩＣチップ２の外表面上、金属層５の一方の面及び基材４の他方の面４ｂ上に、導電性材料をメッキして金属層（メッキ層）１７を成膜させる成膜工程を行う。この際、貫通孔１６を介して金属層５の一方の面側と、基材４の他方の面４ｂ側とが通じているので、ムラ無く全面にメッキすることができる。これにより、開口３及び貫通孔１６内に、メッキによる金属層１７が入り込んだ状態となっている。また、メッキ後には凹み３ａが生じている。なお、メッキの方法としては、第１実施形態と同様である。
【００７４】
図１７は、図１６に示す状態の後、金属層上にマスクをパターニングした状態を示す図である。
次いで、マスク１８を利用したエッチング加工により、メッキによって成膜された金属層１７をパターニングして外部電極６を形成する電極形成工程を行う。即ち、図１７に示すように、第１実施形態と同様、金属層１７上にフォトリソグラフィ技術によってマスク１８を形成する。この際、マスク１８は、外部電極６を形成するためのものであり、貫通孔１６を挟んで隣接する電極部２ａ同士を繋ぐように形成する。
【００７５】
図１８は、図１７に示す状態の後、外部電極を形成した状態を示す図である。
次いで、このマスク１８を除く範囲で金属層１７をエッチング加工することで、金属層５の一方の面に形成された金属層１７のうち不要な部分と、基材４の他方の面４ｂ側に形成された金属層１７（ＩＣチップ２の外表面上に形成された金属層１７も含む）を取り除くことができる。その後、マスク１８を剥離することで、図１８に示すように外部電極６を形成することができる。この外部電極６は、開口３を介してＩＣチップ２の電極部２ａに接触しているので、電気的に接続された状態となっている。
【００７６】
図１９は、図１８に示す状態の後、ＩＣチップを保護層で保護した状態を示す図である。
次いで、図１９に示すように、保護層７を形成する保護層形成工程を行う。即ち、第１実施形態と同様にスプレーコートにより、基材４の他方の面４ｂ側に絶縁性材料を塗布することで保護層７を形成する。これにより、基材４の他方の面４ｂ側に接合された複数のＩＣチップ２は、全て保護層７内に封止された状態となって保護される。この保護層形成工程が終了した時点で、形成工程が終了する。
【００７７】
図２０は、図１９に示す状態の後、基材を切断した状態を示す図である。
最後に、第１実施形態と同様に切断工程を行うことで、図２０に示すように複数の半導体パッケージ１を同時に製造することができる。このように製造された半導体パッケージ１は、第１実施形態と同様の作用効果を奏することができる。
特に、本実施形態の製造方法によれば、接合工程時に基材４及び金属層５の両方に貫通孔１６が形成されているので、ＩＣチップ２を接合し易い。また、メッキ及びエッチングという簡便な方法で外部電極６を形成することができるので、製造し易く、生産性を向上することができる。
【００７８】
なお、本実施形態では形成工程を行う際に、先に外部電極６を形成したが、この場合に限られず、外部電極６又は保護層７のいずれかを先に形成して構わない。いずれにしても、外部電極６及び保護層７が共に形成されたときに、形成工程が終了する。
【００７９】
（第３実施形態）  
次に、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第３実施形態を、図２１から図２８を参照して説明する。なお、この第３実施形態においては、第２実施形態における構成要素と同一の部分については、同一の符号を付しその説明を省略する。第３実施形態と第２実施形態との異なる点は、第２実施形態では、基材４と外部電極６との間に金属層５が形成されていたが、第３実施形態では、この金属層５が形成されていない点である。
【００８０】
図２１は、本発明に係る半導体パッケージの第３実施形態を示す断面図である。
本実施形態の半導体パッケージ２０は、図２１に示すように、ＩＣチップ２と、該ＩＣチップ２の一方の面に接合され、電極部２ａをそれぞれ露出させる開口３を有する絶縁性の基材４と、開口３を介して電極部２ａに対してそれぞれ電気的に接続された状態で、基材４の一方の面４ａから側面上に回り込むようにパターニングされた外部電極６と、ＩＣチップ２の外表面上及び基材４の他方の面４ｂ上に設けられ、ＩＣチップ２を内部に封止する絶縁性の保護層７とを備えている。
【００８１】
次に、このように構成された半導体パッケージ２０の製造方法について説明する。
本実施形態の製造方法は、マーキング工程と、接合工程と、形成工程と、切断工程とを順に行って製造を行う方法である。これら各工程について、以下に説明する。なお、本実施形態の製造方法は、金属層５を基材４の一方の面４ａに形成しない点が異なるだけで、基本的には第２実施形態の製造方法と同様の工程順序である。
初めに、基材４をロール状に巻回した後、図２に示す巻き出し装置１０にセットする。そして、巻き出し装置１０を作動させて基材４を送り出し、以降の工程を行う。
【００８２】
図２２は、図２１に示す半導体パッケージの製造方法を示した工程図であって、基材に開口及び貫通孔を形成した状態を示す図である。
まず、図２２に示すように、基材４に開口３及び貫通孔１６を形成するマーキング工程を行う。具体的には、第２実施形態と同様に、フォトリソグラフィ技術によって設けた図示しないマスクと、該マスクを利用したエッチング加工とによって、開口３及び貫通孔１６を形成する。
【００８３】
図２３は、図２２に示した状態の後、基材に複数のＩＣチップを接合した状態を示す図である。
次いでマーキング工程が終了した後、図２３に示すように、開口３と電極部２ａとがそれぞれ対向するように位置合わせしながら基材４の他方の面４ｂに複数のＩＣチップ２を接合させる接合工程を行う。この際、開口３を介して基材４の一方の面４ａ側から電極部２ａの位置を確認できるので、ＩＣチップ２をより正確に位置合わせすることができる。
【００８４】
次いで、接合工程が終了した後、開口３及び貫通孔１６を含む基材４の一方の面４ａの所定位置に、導電性材料をパターニングして外部電極６を形成すると共に、ＩＣチップ２を内部に封止するようにＩＣチップ２の外表面上及び基材４の他方の面４ｂ上に保護層７を形成する形成工程を行う。即ち、成膜工程と、電極形成工程と、保護層形成工程とを順に行って形成工程を行う。
【００８５】
図２４は、図２３に示した状態の後、導電性材料をメッキして全体に金属層を形成した状態を示す図である。
まず、図２４に示すように、ＩＣチップ２の外表面上、基材４の一方の面４ａ及び他方の面上に、導電性材料をメッキして金属層１７を成膜させる成膜工程を行う。この際、貫通孔１６を介して基材４の一方の面４ａ側と他方の面４ｂ側とが通じているので、ムラ無く全面にメッキすることができる。また、開口３及び貫通孔１６内にもメッキによる金属層（メッキ層）１７が入り込んだ状態となっている。
【００８６】
図２５は、図２４に示した状態の後、金属層上にマスクをパターニングした状態を示す図である。
次いで、マスク１８を利用したエッチング加工により、成膜された金属層１７をパターニングして外部電極６を形成する電極形成工程を行う。即ち、図２５に示すように、第２実施形態と同様、金属層１７上にフォトリソグラフィ技術によってマスク１８を形成する。このマスク１８は、金属層１７から外部電極６を形成するためのものであり、貫通孔１６を挟んで隣接する電極部２ａ同士を繋ぐように形成する。
次いで、このマスク１８を除く範囲で金属層１７をエッチング加工することで、基材４の一方の面４ａに形成された金属層１７のうち不要な部分と、基材４の他方の面４ｂ側に形成された金属層１７（ＩＣチップ２の外表面上に形成された金属層１７も含む）を取り除くことができる。
【００８７】
図２６は、図２５に示した状態の後、外部電極を形成した状態を示す図である。
その後、マスク１８を剥離することで、図２６に示すように外部電極６を形成することができる。この外部電極６は、開口３を介してＩＣチップ２の電極部２ａに接触しているので、電気的に接続された状態となっている。
【００８８】
図２７は、図２６に示した状態の後、ＩＣチップを保護層で保護した状態を示す図である。
次いで、図２７に示すように、保護層７を形成する保護層形成工程を行う。即ち、第２実施形態と同様にスプレーコートにより、基材４の他方の面４ｂ側に絶縁性材料を塗布することで保護層７を形成する。これにより、基材４の他方の面４ｂ側に接合された複数のＩＣチップ２は、全て保護層７内に封止された状態となって保護される。この保護層形成工程が終了した時点で、形成工程が終了する。
【００８９】
図２８は、図２７に示した状態の後、基材を切断した状態を示す図である。
最後に、切断工程を行うことで、図２８に示すように複数の半導体パッケージ２０を同時に製造することができる。
【００９０】
このように製造された半導体パッケージ２０は、第２実施形態と同様に、薄型化を図りながら、実装検査を容易且つ確実に行えると共に、実装後の封止作業を不要にすることができる。特に、基材４と外部電極６との間に金属層５が形成されていないので、さらなる薄型化を図ることができる。
また、本実施形態の製造方法によれば、基材４の一方の面４ａに金属層５を形成する工程を省くことができるので、生産性をさらに高めることができる。
【００９１】
（第４実施形態）  
次に、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第４実施形態を、図２９から図３１を参照して説明する。なお、この第４実施形態においては、第３実施形態における構成要素と同一の部分については、同一の符号を付しその説明を省略する。第４実施形態と第３実施形態との異なる点は、第３実施形態では、形成工程を行う際に、メッキ等により外部電極６を形成したが、第４実施形態では、ペースト状の導電性材料を利用して外部電極６を形成する点である。
【００９２】
即ち、本実施形態の製造方法は、形成工程を行う際に、まず、外部電極６を形成する所定位置にペースト状の導電性材料を塗布すると共に、塗布した導電性材料を加熱硬化させて外部電極６を形成する電極形成工程を行う。
【００９３】
図１９は、本発明に係る半導体パッケージの製造方法の第４実施形態を説明するための一工程図であって、基材に開口及び貫通孔を形成した後、複数のＩＣチップを接合した状態を示す図である。また、図３０は、図２９に示した状態の後、外部電極を形成した状態を示す図である。また、図３１は、図３０に示した状態の後、ＩＣチップを保護層で保護した状態を示す図である。
【００９４】
具体的には、図２９に示すように接合工程が終了した後、図３０に示すように、開口３及び貫通孔１６を含む基材４の一方の面４ａの所定位置に対して、銀ペースト等のペースト状の導電性材料をスクリーン印刷等により塗布し、その後加熱硬化させる。これにより、外部電極６を形成することができる。なお、この際貫通孔１６から基材４の他方の面４ｂ側に導電性材料が流れ込まないように、基材４の他方の面４ｂ側に台２１を当接させて、貫通孔１６の開口３を塞いでも構わない。
次いで、図３１に示すように、保護層形成工程を行うことで保護層７を形成することができる。
【００９５】
特に、本実施形態の製造方法によれば、エッチング加工等を行わなくても、基材４の一方の面４ａの所定位置に対して直接外部電極６を形成できるので、より効率良く製造することができ、生産性をさらに高めることができる。
【００９６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００９７】
例えば、上記各実施形態では、リールｔｏリール方式により製造を行ったが、この方式に限定されるものではない。
また、基材４と外部電極６との間に金属層５が形成された半導体パッケージ１を製造する際に、第４実施形態のように、ペースト状の導電性材料を利用して外部電極６を形成しても構わない。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る半導体パッケージの第１実施形態を示す断面図である。
【図２】図１に示す半導体パッケージをリールｔｏリール方式で製造するための製造装置を示す図である。
【図３】図２に示す装置を利用して、半導体パッケージを製造する際の工程図である。
【図４】図１に示す半導体パッケージを製造する際のフローチャートである。
【図５】図１に示す半導体パッケージの製造方法を示した工程図であって、基材上に金属層を形成した状態を示す図である。
【図６】図５に示す状態の後、金属層に開口及び貫通孔を形成した状態を示す図である。
【図７】図６に示す状態の後、基材の他方の面に複数のＩＣチップを接合した状態を示す図である。
【図８】図７に示す状態の後、複数のＩＣチップを保護層で保護した状態を示す図である。
【図９】図８に示す状態の後、基材に開口及び貫通孔を形成した状態を示す図である。
【図１０】図９に示す状態の後、金属層の一方の面にメッキを行って金属層を成膜した状態を示す図である。
【図１１】図１０に示す状態の後、メッキによる金属層上にマスクを形成した状態を示す図である。
【図１２】図１１に示す状態の後、マスクを利用してメッキによる金属層をエッチング加工して外部電極を形成した状態を示す図である。
【図１３】図１２に示す状態の後、基材及び外部電極を切断して固片化し、複数の半導体パッケージを製造した状態を示す図である。
【図１４】本発明に係る半導体パッケージの製造方法の第２実施形態を示す図であると共に、図１に示す半導体パッケージの製造方法を示した工程図であって、基材上に金属層を形成した後、基材及び金属層に開口及び貫通孔を形成した状態を示す図である。
【図１５】図１４に示す状態の後、基材の他方の面に複数のＩＣチップを接合した状態を示す図である。
【図１６】図１５に示す状態の後、全面にメッキを行って、金属層を成膜した状態を示す図である。
【図１７】図１６に示す状態の後、メッキによる金属層上にマスクを形成した状態を示す図である。
【図１８】図１７に示す状態の後、マスクを利用してメッキによる金属層をエッチング加工して外部電極を形成した状態を示す図である。
【図１９】図１８に示す状態の後、複数のＩＣチップを保護層で保護した状態を示す図である。
【図２０】図１９に示す状態の後、基材及び外部電極を切断して固片化し、複数の半導体パッケージを製造した状態を示す図である。
【図２１】本発明に係る半導体パッケージの第３実施形態を示す断面図である。
【図２２】図２１に示す半導体パッケージの製造方法を示した工程図であって、基材に開口及び貫通孔を形成した状態を示す図である。
【図２３】図２２に示す状態の後、基材の他方の面に複数のＩＣチップを接合した状態を示す図である。
【図２４】図２３に示す状態の後、全面にメッキを行って、金属層を成膜した状態を示す図である。
【図２５】図２４に示す状態の後、メッキによる金属層上にマスクを形成した状態を示す図である。
【図２６】図２５に示す状態の後、マスクを利用してメッキによる金属層をエッチング加工して外部電極を形成した状態を示す図である。
【図２７】図２６に示す状態の後、複数のＩＣチップを保護層で保護した状態を示す図である。
【図２８】図２７に示す状態の後、基材及び外部電極を切断して固片化し、複数の半導体パッケージを製造した状態を示す図である。
【図２９】本発明に係る半導体パッケージの製造方法の第４実施形態を示す図であると共に、図２１に示す半導体パッケージの製造方法を示した工程図であって、基材に開口及び貫通孔を形成した後、基材の他方の面に複数のＩＣチップを接合した状態を示す図である。
【図３０】図２９に示す状態の後、ペースト状の導電性材料を塗布すると共に加熱硬化させて、外部電極を形成した状態を示す図である。
【図３１】図３０に示す状態の後、複数のＩＣチップを保護層で保護した状態を示す図である。
【図３２】リードフレームを利用した従来の半導体パッケージの一例を示す断面図である。
【図３３】従来あった他の半導体パッケージを製造する場合の工程図であって、複数の半導体素子が作製されたウエハにメタルポストを設けた状態を示す断面図である。
【図３４】図３３に示す状態の後、樹脂によりメタルポストを封止した状態を示す断面図である。
【図３５】図３４に示す状態の後、樹脂の表面を研磨して、メタルポストの表面を露出させた状態を示す断面図である。
【図３６】図３５に示す状態の後、露出したメタルポストに半田バンプを設けた状態を示す断面図である。
【図３７】図３６に示す状態の後、ウエハを切断して固片化し、複数の半導体パッケージを製造した状態を示す断面図である。
【符号の説明】
【００９９】
１、２０    半導体パッケージ
２    ＩＣチップ（半導体素子）
２ａ    電極部
３    開口
４    基材
４ａ    基材の一方の面
４ｂ    基材の他方の面  
５    金属層
６    外部電極
７    保護層
１６    貫通孔
１７    金属層（メッキ層）
１８    マスク
【図１】
2008016539.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008016539.tif 000010
【図９】
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【図１０】
2008016539.tif 000012
【図１１】
2008016539.tif 000013
【図１２】
2008016539.tif 000014
【図１３】
2008016539.tif 000015
【図１４】
2008016539.tif 000016
【図１５】
2008016539.tif 000017
【図１６】
2008016539.tif 000018
【図１７】
2008016539.tif 000019
【図１８】
2008016539.tif 000020
【図１９】
2008016539.tif 000021
【図２０】
2008016539.tif 000022
【図２１】
2008016539.tif 000023
【図２２】
2008016539.tif 000024
【図２３】
2008016539.tif 000025
【図２４】
2008016539.tif 000026
【図２５】
2008016539.tif 000027
【図２６】
2008016539.tif 000028
【図２７】
2008016539.tif 000029
【図２８】
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【図２９】
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【図３０】
2008016539.tif 000032
【図３１】
2008016539.tif 000033
【図３２】
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【図３３】
2008016539.tif 000035
【図３４】
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【図３５】
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【図３６】
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【図３７】
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