(57)【要約】【課題】製造工程が複雑になるのを抑制するとともに、製造が困難で製造に時間がかかるマスクを用いることなく、１回のリソグラフィ工程により接続孔および配線溝を形成するためのパターニングを行うことが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、デュアルダマシン法により配線を形成する半導体装置の製造方法であって、配線３を覆うように絶縁膜４、レジスト５、および、感光性シリコンを含有するレジスト６を配置する工程と、クロムマスク２０を用いてレジスト５および６を同時に露光する工程と、レジスト６の露光された部分をシリル化する工程と、現像液を用いてレジスト５の感光部５ｂを除去する工程と、レジスト６のシリル化部６ａおよび６ｂをマスクとして絶縁膜４およびレジスト５の少なくとも一部を除去することにより、絶縁膜４に接続孔７と配線溝８とを形成する工程とを備える。【選択図】図３
2008311264.tif 000002
【特許請求の範囲】
【請求項１】
デュアルダマシン法により配線を形成する半導体装置の製造方法であって、
第１の層上に配置された第１配線を覆うように絶縁膜を配置する工程と、
前記絶縁膜上に第１レジストを配置する工程と、
前記第１レジスト上に、感光性シリコンを含有する第２レジストを配置する工程と、
マスク部材を用いて前記第１レジストおよび前記第２レジストを同時に露光する工程と、
前記第２レジストの露光された部分または露光されていない部分のいずれか一方をシリル化する工程と、
前記第２レジストのシリル化された部分をマスクとして前記第２レジストの一部を除去することにより、前記第２レジストをパターニングする工程と、
現像液を用いて前記第１レジストの所定領域を現像して除去することにより、前記第１レジストをパターニングする工程と、
前記第２レジストのシリル化された部分をマスクとして前記絶縁膜および前記第１レジストの少なくとも一部を除去することにより、前記絶縁膜に配線溝と前記配線溝および前記第１配線を接続する接続孔とを形成する工程と、
前記配線溝および前記接続孔内に第２配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク部材は、前記配線溝が形成される領域のうちの前記接続孔が形成される領域以外の領域に対応する部分に遮光層が形成されており、
前記第１レジストは、ポジレジストであり、
前記第２レジストは、露光された部分がシリル化されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク部材は、前記接続孔が形成される領域と、前記配線溝が形成される領域以外の領域とに対応する部分に遮光層が形成されており、
前記第１レジストは、ネガレジストであり、
前記第２レジストは、露光されていない部分がシリル化されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記露光する工程で用いる露光源は、光であり、
前記第２レジストは、前記露光源である光により感光するとともに、前記露光源である光を透過し、
前記第１レジストは、前記第２レジストを透過した光により感光されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２レジストをパターニングする工程は、前記第１レジストの所定領域の上面上の前記第２レジストを除去するとともに、前記第１レジストの所定領域以外の部分の上面上の前記第２レジストの少なくとも一部が残るように前記第２レジストをパターニングする工程を含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２レジストをシリル化する工程は、前記第２レジストの表層部のみをシリル化する工程を含み、
前記マスク部材の前記接続孔が形成される領域に対応する部分は、前記第２レジストをパターニングする工程において、前記第１レジストの所定領域の上面上の前記第２レジストのシリル化された部分の下側の部分が除去されて、前記第１レジストの所定領域の上面上の前記第２レジストのシリル化された部分がリフトオフされる大きさに形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２レジストのシリル化された部分は、前記第２レジストをパターニングする工程において、前記第１レジストの所定領域の上面上の前記第２レジストのシリル化された部分の下側の部分が除去されて、前記第１レジストの所定領域の上面上の前記第２レジストのシリル化された部分がリフトオフされるとともに、前記第１レジストの所定領域以外の部分の上面上の前記第２レジストのシリル化された部分の下側の一部が除去されて、前記第２レジストにアンダーカット部が形成される深さに形成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２レジストをパターニングする工程は、等方性のエッチングにより、前記第２レジストをパターニングする工程を含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記配線溝の深さは、前記第１レジストの膜厚により制御することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記接続孔の幅は、前記第１レジストを現像する現像条件により制御することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、デュアルダマシン法により配線を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置のデザインルールが高度に縮小されるとともに集積度が上昇するのに伴って、半導体装置の縮小化が進むとともに動作速度が向上している。しかしながら、集積度の上昇に伴い配線数量が増加することによって、遅延時間が長くなるという不都合がある。このため、配線による遅延時間の要因となる配線抵抗を低抵抗化するために、配線材料の主成分をＡｌ（アルミニウム）からＣｕ（銅）に変更することが検討されている。このＣｕを用いた配線の形成方法についてもＣｕの加工上の問題から、絶縁膜に形成した配線溝に配線材料（Ｃｕ）を埋め込んだ後、配線溝以外の部分の余分な配線材料をＣＭＰ（化学的機械研磨法）により除去して配線溝内に配線（配線パターン）を形成する方法であるダマシン法が検討されている。さらに、絶縁膜に接続孔および配線溝を形成し、その接続孔および配線溝に配線材料（Ｃｕ）を埋め込んだ後、配線溝以外の部分の余分な配線材料をＣＭＰにより除去して接続孔および配線溝内に配線を形成する方法であるデュアルダマシン法が検討されている。
【０００３】
図１４は、従来の一例によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。図１５〜図２０は、図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【０００４】
従来の一例による半導体装置は、図１４に示すように、基板１０１と、基板１０１上に形成された絶縁膜１０２と、絶縁膜１０２上の所定領域に形成された配線１０３と、絶縁膜１０２および配線１０３上に形成された絶縁膜１０４、エッチングストッパー膜１０５および絶縁膜１０６とを備えている。この絶縁膜１０４およびエッチングストッパー膜１０５には、接続孔１１０が形成されており、絶縁膜１０６には、配線溝１０９が形成されている。そして、接続孔１１０および配線溝１０９には、配線１１１が埋め込まれている。
【０００５】
この従来の一例による半導体装置の製造方法では、図１５に示すように、基板１０１上に絶縁膜１０２を形成し、絶縁膜１０２上に導電性材料を堆積させた後、一般的なリソグラフィ技術、ドライエッチング技術およびレジスト除去技術を用いて、絶縁膜１０２上の所定領域に配線１０３を形成する。そして、絶縁膜１０２および配線１０３を覆うように、絶縁膜１０４、エッチングストッパー膜１０５および絶縁膜１０６を形成する。次に、図１６に示すように、絶縁膜１０６上にレジスト１０７を塗布した後、一般的なリソグラフィ技術を用いて配線溝１０９（図１４参照）となる領域以外の領域上にレジスト１０７が残るようにパターニングする。このとき、一般的には、クロムマスクなどを用いてパターニングを行う。その後、レジスト１０７をマスクとしてドライエッチングを行うとともに、レジスト１０７を除去することにより、図１７に示すように、絶縁膜１０６に配線溝１０９を形成する。続いて、図１８に示すように、エッチングストッパー膜１０５および絶縁膜１０６上にレジスト１０８を塗布した後、一般的なリソグラフィ技術を用いて接続孔１１０（図１４参照）となる領域以外の領域上にレジスト１０８が残るように、レジスト１０８を露光してパターニングする。このとき、一般的には、クロムマスクなどを用いてパターニングを行う。その後、レジスト１０８をマスクとしてドライエッチングを行うとともに、レジスト１０８を除去することにより、図１９に示すように、エッチングストッパー膜１０５および絶縁膜１０４に接続孔１１０を形成する。その後、図２０に示すように、配線１１１となる金属材料１１１ａを、配線溝１０９内、接続孔１１０内および絶縁膜１０６上に堆積する。そして、ＣＭＰを用いて、絶縁膜１０６よりも上側の金属材料１１１ａを除去するとともに、配線溝１０９内および接続孔１１０内の金属材料１１１ａを残すことによって、図１４に示したデュアルダマシン構造を有する半導体装置が形成される。なお、上記従来の一例による半導体装置の製造方法では、配線溝１０９を形成した後に接続孔１１０を形成する例を示したが、接続孔１１０を形成した後に配線溝１０９を形成することも可能である。
【０００６】
しかしながら、上記従来の一例による半導体装置の製造方法では、エッチングストッパー膜１０５を形成する工程が必要であるので、製造工程が複雑になるという不都合がある。
【０００７】
また、上記従来の一例による半導体装置の製造方法では、配線溝１０９が形成された絶縁膜１０６上にレジスト１０８を塗布した後にレジスト１０８を露光してパターニングするので、配線溝１０９（絶縁膜１０６）の段差に起因して露光の際に光が反射することにより、レジスト１０８を所望の形状に形成しにくいという不都合もある。さらに、上記従来の一例による半導体装置の製造方法では、配線溝１０９を形成する工程と、接続孔１１０を形成する工程とがそれぞれ必要であるので、配線溝１０９および接続孔１１０を形成するためには、２回のリソグラフィ工程が必要であるという不都合もある。このように、配線溝１０９および接続孔１１０を形成するために２回のリソグラフィ工程がある場合、配線溝１０９と接続孔１１０との位置ずれが発生しやすくなるので、信頼性の高い配線１１１を得るために、配線溝１０９および接続孔１１０の幅を大きく設定する必要があるという不都合もある。
【０００８】
このような不都合を解決するために、１回のリソグラフィ工程により、配線溝および接続孔を形成するためのパターニングを行うことが可能な多層配線の形成（製造）方法が提案されている（たとえば、特許文献１参照）。
【０００９】
図２１は、上記特許文献１によるデュアルダマシン構造を有する多層配線の構造を示した断面図である。図２２〜図２９は、図２１に示した上記特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【００１０】
上記特許文献１による多層配線は、図２１に示すように、基板２０１と、基板２０１上に形成された絶縁膜２０２と、絶縁膜２０２上の所定領域に形成された配線２０３と、絶縁膜２０２上に形成された絶縁膜２０４およびエッチングストッパー膜２０５とを備えている。この絶縁膜２０４およびエッチングストッパー膜２０５には、接続孔２０７および配線溝２０８が形成されている。そして、接続孔２０７および配線溝２０８には、配線２０９が埋め込まれている。
【００１１】
この上記特許文献１による多層配線の製造方法では、図２２に示すように、基板２０１上に絶縁膜２０２を形成し、絶縁膜２０２上に導電性材料を堆積させた後、一般的なリソグラフィ技術、ドライエッチング技術およびレジスト除去技術を用いて、絶縁膜２０２上の所定領域に配線２０３を形成する。そして、絶縁膜２０２および配線２０３を覆うように、絶縁膜２０４を形成する。その後、絶縁膜２０４の表面を平坦化した後、絶縁膜２０４上にエッチングストッパー膜２０５およびレジスト２０６を形成する。次に、接続孔２０７（図２１参照）となる領域よりも配線溝２０８（図２１参照）となる領域の方が露光量が少なくなるように露光した後、現像する。これにより、図２３に示すように、レジスト２０６の接続孔２０７（図２１参照）となる領域上の部分は、エッチングストッパー膜２０５に達するまで溶解される。その一方、レジスト２０６の配線溝２０８（図２１参照）となる領域上の部分は、エッチングストッパー膜２０５に達することなくレジスト２０６の途中の深さまで溶解される。この接続孔２０７となる領域よりも配線溝２０８となる領域の方が露光量が少なくなるようにレジスト２０６を露光する方法については後述する。
【００１２】
次に、図２４に示すように、接続孔２０７となる領域のエッチングストッパー膜２０５をエッチングする。そして、全面エッチングすることにより、絶縁膜２０４の接続孔２０７となる領域が、配線２０３に達しないように絶縁膜２０４の途中の深さまでエッチングされる。このとき、レジスト２０６の配線溝２０８（図２１参照）となる領域上の部分は、エッチングストッパー膜２０５に達するまでエッチングされて、それ以上はエッチングされない。その後、図２５に示すように、配線溝２０８となる領域のエッチングストッパー膜２０５をエッチングする。そして、絶縁膜２０４の接続孔２０７となる領域を、配線２０３に達するまでエッチングする。このとき、絶縁膜２０４の配線溝２０８となる領域は、絶縁膜２０４の途中の深さまでエッチングされる。その後、レジスト２０６を除去した後、図２６に示すように、配線２０９となる金属材料２０９ａを、接続孔２０７内、配線溝２０８内およびエッチングストッパー膜２０５上に堆積する。そして、ＣＭＰを用いて、エッチングストッパー膜２０５よりも上側の金属材料２０９ａを除去するとともに、接続孔２０７内および配線溝２０８内の金属材料２０９ａを残すことによって、図２１に示した上記特許文献１によるデュアルダマシン構造を有する多層配線が形成される。
【００１３】
上記した接続孔２０７となる領域よりも配線溝２０８となる領域の方が露光量が少なくなるようにレジスト２０６を露光する方法としては、たとえば、ハーフトーン位相シフトマスクを用いる方法や、レベンソン位相シフトマスクを用いる方法がある。このハーフトーン位相マスクは、図２７に示すように、石英ガラス基板３０１と、石英ガラス基板３０１上に配置されたＭｏＳｉ系などのハーフトーン遮光材料層３０２と、ハーフトーン遮光材料層３０２上に配置された遮光材料層３０３とから構成されている。このハーフトーン位相シフトマスクでは、露光光を１００％透過させたい領域３１０（接続孔２０７となる領域上の部分）には、開口部３０４が設けられているとともに、露光光を所定の量だけ透過させたい領域３１１（配線溝２０８となる領域上の部分）には、ハーフトーン遮光材料層３０２が設けられており、露光光を１００％遮光させたい領域３１２（接続孔２０７および配線溝２０８を形成しない領域上の部分）には、ハーフトーン遮光材料層３０２および遮光材料層３０３が設けられている。また、レベンソン位相シフトマスクは、図２８に示す基板掘り込み型や、図２９に示す位相シフタ配置型などがある。基板掘り込み型は、図２８に示すように、石英ガラス基板４０１と、石英ガラス基板４０１上に配置された遮光材料層４０２とから構成されている。この基板掘り込み型では、露光光を所定の量だけ透過させたい領域４１１（配線溝２０８となる領域上の部分）には、露光光を１００％透過させたい領域４１０（接続孔２０７となる領域上の部分）よりも露光量を少なくするために、石英ガラス基板４０１に掘り込み部４０１ａが設けられている。位相シフタ配置型は、図２９に示すように、石英ガラス基板５０１と、石英ガラス基板５０１上に配置された遮光材料層５０２と、石英ガラス基板５０１および遮光材料層５０２上に配置された位相シフタ５０３とから構成されている。この位相シフタ配置型では、露光光を所定の量だけ透過させたい領域５１１（配線溝２０８となる領域上の部分）には、露光光を１００％透過させたい領域５１０（接続孔２０７となる領域上の部分）よりも露光量を少なくするために、石英ガラスよりも透過率の低いＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜からなる位相シフタ５０３が設けられている。このように、ハーフトーン位相シフトマスクや、レベンソン位相シフトマスクを用いることにより、１回のリソグラフィ工程により、接続孔２０７および配線溝２０８を形成するためのパターニングを行うことが可能である。
【００１４】
【特許文献１】特開平１１−２８９０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の一例による半導体装置の製造方法、および、上記特許文献１による多層配線の製造方法では、エッチングストッパー膜を形成する分だけ製造工程が複雑になるという問題点がある。また、上記特許文献１による多層配線の製造方法では、接続孔となる領域と配線溝となる領域とを異なる露光量にするためにハーフトーン位相シフトマスクやレベンソン位相シフトマスクを用いるので、従来から用いられているクロムマスクに比べて、マスクの製造が困難で、かつ、マスクの製造に時間がかかるという問題点がある。
【００１６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造工程が複雑になるのを抑制するとともに、製造が困難で製造に時間がかかるマスクを用いることなく、１回のリソグラフィ工程により接続孔および配線溝を形成するためのパターニングを行うことが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、この発明の一の局面による半導体装置の製造方法は、デュアルダマシン法により配線を形成する半導体装置の製造方法であって、第１の層上に配置された第１配線を覆うように絶縁膜を配置する工程と、絶縁膜上に第１レジストを配置する工程と、第１レジスト上に、感光性シリコンを含有する第２レジストを配置する工程と、マスク部材を用いて第１レジストおよび第２レジストを同時に露光する工程と、第２レジストの露光された部分または露光されていない部分のいずれか一方をシリル化する工程と、第２レジストのシリル化された部分をマスクとして第２レジストの一部を除去することにより、第２レジストをパターニングする工程と、現像液を用いて第１レジストの所定領域を現像して除去することにより、第１レジストをパターニングする工程と、第２レジストのシリル化された部分をマスクとして絶縁膜および第１レジストの少なくとも一部を除去することにより、絶縁膜に配線溝と配線溝および第１配線を接続する接続孔とを形成する工程と、配線溝および接続孔内に第２配線を形成する工程とを備える。
【００１８】
この一の局面による半導体装置の製造方法では、上記のように、マスク部材を用いて第１レジストおよび第２レジストを同時に露光する工程と、第２レジストの露光された部分または露光されていない部分のいずれか一方をシリル化する工程と、第２レジストのシリル化された部分をマスクとして第２レジストの一部を除去することにより、第２レジストをパターニングする工程と、現像液を用いて第１レジストの所定領域を現像して除去することにより、第１レジストをパターニングする工程とを設けることによって、１回の露光により第１レジストおよび第２レジストの両方をパターニングすることができ、かつ、第１レジストの所定領域が除去されるとともに所定領域以外の部分が除去されないように、第１レジストをパターニングすることができる。すなわち、第１レジストが除去された部分の高さを、第１レジストが除去されなかった部分の高さよりも低くすることができる。これにより、第２レジストのシリル化された部分をマスクとして絶縁膜および第１レジストの少なくとも一部を除去することにより、絶縁膜の第１レジストが除去された部分に対応する部分を、絶縁膜の第１レジストが除去されなかった部分に対応する部分よりも深く（低く）形成することができる。その結果、絶縁膜の第１レジストが除去された部分に対応する部分に、第１配線に達する接続孔を形成し、かつ、絶縁膜の第１レジストが除去されなかった部分に対応する部分に、第１配線に達しない配線溝を形成することができる。このように、一の局面による半導体装置の製造方法では、製造が困難で製造に時間がかかるマスクを用いることなく、１回のリソグラフィ工程（第１レジストおよび第２レジスト5を同時に露光する工程）により、接続孔および配線溝を形成するためのパターニングを行うことができる。
【００１９】
また、一の局面による半導体装置の製造方法では、上記のように、１回のリソグラフィ工程により接続孔および配線溝を形成するためのパターニングを行うことができるので、配線溝が形成された絶縁膜上にレジストを塗布した後にレジストを露光してパターニングする必要がないので、配線溝（絶縁膜）の段差に起因して露光の際に光が反射することにより、レジストを所望の形状に形成しにくくなるという不都合が生じることがない。これにより、接続孔を所望の形状に形成しにくくなるという不都合が生じることがない。さらに、接続孔と配線溝との位置ずれが発生することがないので、信頼性の高い配線を得るために接続孔および配線溝の幅を大きく設定する必要もない。
【００２０】
また、一の局面による半導体装置の製造方法では、上記のように、絶縁膜上にエッチングストッパー膜を形成する必要がないので、その分、製造工程が複雑になるのを抑制することができる。
【００２１】
上記一の局面による半導体装置の製造方法において、好ましくは、マスク部材は、配線溝が形成される領域のうちの接続孔が形成される領域以外の領域に対応する部分に遮光層が形成されており、第１レジストは、ポジレジストであり、第２レジストは、露光された部分がシリル化される。このように構成すれば、マスク部材を用いて第１レジストおよび第２レジストを露光することにより、接続孔が形成される領域と配線溝が形成される領域以外の領域とに対応する第２レジストの部分をシリル化することができる。また、マスク部材を用いて第１レジストおよび第２レジストを露光することにより、接続孔が形成される領域と配線溝が形成される領域以外の領域とに対応する第１レジストの部分を感光させることができる。これにより、接続孔が形成される領域と配線溝が形成される領域以外の領域とに対応する第１レジストの部分の上に、第２レジストのシリル化された部分を配置することができる。その結果、第１レジストをパターニングする工程において、配線溝が形成される領域以外の領域に対応する第１レジストの部分が除去されないようにすることができる。
【００２２】
上記一の局面による半導体装置の製造方法において、好ましくは、マスク部材は、接続孔が形成される領域と、配線溝が形成される領域以外の領域とに対応する部分に遮光層が形成されており、第１レジストは、ネガレジストであり、第２レジストは、露光されていない部分がシリル化される。このように構成すれば、マスク部材を用いて第１レジストおよび第２レジストを露光することにより、接続孔が形成される領域と配線溝が形成される領域以外の領域とに対応する第２レジストの部分をシリル化することができる。また、マスク部材を用いて第１レジストおよび第２レジストを露光することにより、配線溝が形成される領域のうちの接続孔が形成される領域以外の領域に対応する第１レジストの部分を感光させることができる。これにより、接続孔が形成される領域と配線溝が形成される領域以外の領域とに対応する第１レジストの部分の上に、第２レジストのシリル化された部分を配置することができる。その結果、第１レジストをパターニングする工程において、配線溝が形成される領域以外の領域に対応する第１レジストの部分が除去されないようにすることができる。
【００２３】
上記一の局面による半導体装置の製造方法において、好ましくは、露光する工程で用いる露光源は、光であり、第２レジストは、露光源である光により感光するとともに、露光源である光を透過し、第１レジストは、第２レジストを透過した光により感光される。このように構成すれば、第１レジストと第１レジスト上に配置された第２レジストとの両方を、容易に、同時に露光して感光させることができる。
【００２４】
上記一の局面による半導体装置の製造方法において、好ましくは、第２レジストをパターニングする工程は、第１レジストの所定領域の上面上の第２レジストを除去するとともに、第１レジストの所定領域以外の部分の上面上の第２レジストの少なくとも一部が残るように第２レジストをパターニングする工程を含む。このように構成すれば、第１レジストの所定領域の上面が露出するとともに、第１レジストの所定領域以外の少なくとも一部の上面が露出するのを抑制することができるので、現像液を用いて第１レジストをパターニングする工程において、第１レジストの所定領域以外の少なくとも一部が除去されるのを抑制しながら、第１レジストの所定領域を除去することができる。
【００２５】
この場合、好ましくは、第２レジストをシリル化する工程は、第２レジストの表層部のみをシリル化する工程を含み、マスク部材の接続孔が形成される領域に対応する部分は、第２レジストをパターニングする工程において、第１レジストの所定領域の上面上の第２レジストのシリル化された部分の下側の部分が除去されて、第１レジストの所定領域の上面上の第２レジストのシリル化された部分がリフトオフされる大きさに形成されている。このように構成すれば、第２レジストをパターニングする工程において、第１レジストの所定領域の上面上の第２レジストを除去するように、容易に、第２レジストをパターニングすることができる。
【００２６】
上記第２レジストをシリル化する工程が第２レジストの表層部のみをシリル化する工程を含む半導体装置の製造方法において、好ましくは、第２レジストのシリル化された部分は、第２レジストをパターニングする工程において、第１レジストの所定領域の上面上の第２レジストのシリル化された部分の下側の部分が除去されて、第１レジストの所定領域の上面上の第２レジストのシリル化された部分がリフトオフされるとともに、第１レジストの所定領域以外の部分の上面上の第２レジストのシリル化された部分の下側の一部が除去されて、第２レジストにアンダーカット部が形成される深さに形成されている。このように構成すれば、第２レジストをパターニングする工程において、第１レジストの所定領域の上面上の第２レジストを除去するとともに、第１レジストの所定領域以外の部分の上面上の第２レジストの少なくとも一部が残るように、より容易に、第２レジストをパターニングすることができる。
【００２７】
上記第２レジストをシリル化する工程が第２レジストの表層部のみをシリル化する工程を含む半導体装置の製造方法において、好ましくは、第２レジストをパターニングする工程は、等方性のエッチングにより、第２レジストをパターニングする工程を含む。このように構成すれば、第２レジストのシリル化された部分の下側の部分を、容易に、除去（エッチング）することができる。
【００２８】
上記一の局面による半導体装置の製造方法において、好ましくは、配線溝の深さは、第１レジストの膜厚により制御する。このように構成すれば、第１レジストの膜厚を調節することにより、容易に、配線溝の深さを制御することができる。
【００２９】
上記一の局面による半導体装置の製造方法において、好ましくは、接続孔の幅は、第１レジストを現像する現像条件により制御する。このように構成すれば、第１レジストを現像する現像条件を調節することにより、容易に、接続孔の幅を制御することができる。
【発明の効果】
【００３０】
以上のように、本発明によれば、製造工程が複雑になるのを抑制するとともに、製造が困難で製造に時間がかかるマスクを用いることなく、１回のリソグラフィ工程により配線溝および接続孔を形成するためのパターニングを行うことが可能な半導体装置の製造方法を容易に得ることができる。
【発明を実施するための最良の形態】
【００３１】
（第１実施形態）
【００３２】
図１は、本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。まず、図１を参照して、本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の構造について説明する。
【００３３】
本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置は、図１に示すように、基板１と、基板１上に形成された絶縁膜２と、絶縁膜２上の所定領域に形成された配線３と、絶縁膜２および配線３上に形成された絶縁膜４とを備えている。この絶縁膜４には、接続孔７および配線溝８が形成されている。そして、接続孔７および配線溝８には、配線９が埋め込まれている。なお、絶縁膜２は、本発明の「第１の層」の一例であり、配線３は、本発明の「第１配線」の一例である。また、配線９は、本発明の「第２配線」の一例である。
【００３４】
図２〜図１０は、図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。次に、図１〜図１０を参照して、本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法について説明する。
【００３５】
本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法は、図２に示すように、基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより絶縁膜２を形成する。そして、絶縁膜２上に導電性材料を堆積させた後、レジストを塗布、露光および現像し、ドライエッチング技術およびレジスト除去技術を用いて、絶縁膜２上の所定領域に配線３を形成する。その後、絶縁膜２および配線３を覆うように、絶縁膜４を形成する。そして、ＣＭＰなどにより、絶縁膜４の表面を平坦化した後、絶縁膜４上にレジスト５および６を順次塗布する。なお、レジスト５は、本発明の「第１レジスト」の一例であり、レジスト６は、本発明の「第２レジスト」の一例である。
【００３６】
ここで、第１実施形態では、レジスト５はポジレジストからなる。すなわち、レジスト５の露光された部分は感光するとともに、現像液により除去される。また、レジスト６は感光性シリコン含有レジストからなり、露光光を透過する機能を有する。また、レジスト６は、露光された部分がシリル化されるように構成されている。
【００３７】
次に、図３に示すように、後述するクロムマスク２０と光からなる露光源とを用いて露光する。このとき、レジスト６は露光光を透過するので、レジスト５の所定領域が露光されて感光することにより感光部５ａおよび５ｂが形成される。なお、感光部５ｂは、本発明の「所定領域」の一例である。ここで、レジスト５に到達する光はレジスト６を透過した光であるので、感光部５ａおよび５ｂは、後述するクロムマスク２０の遮光材料層２２の形成されていない領域に比べて狭い領域になる。また、このとき、レジスト６の表面に気相化したＨＭＤＳ（ヘキサメチルジシラザン）を供給することにより、レジスト６の露光された領域がシリル化処理されてシリル化部６ａおよび６ｂが形成される。なお、シリル化部６ａおよび６ｂは、本発明の「シリル化された部分」の一例である。このシリル化部６ａおよび６ｂは、それぞれ、感光部５ａおよび５ｂの上方に形成される。
【００３８】
また、第１実施形態では、シリル化部６ａおよび６ｂは、レジスト６の表層部のみに形成される。このシリル化部６ａおよび６ｂ（表層部）は、後述するＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）工程において、レジスト６のシリル化部６ａの下側の一部が除去されて、後述するアンダーカット部６ｃ（図４参照）が形成されるとともに、レジスト６のシリル化部６ｂの下側の部分が完全に除去されて、シリル化部６ｂがリフトオフする深さに形成されている。なお、レジスト６をシリル化処理する場合、ＨＭＤＳ以外のシリル化材を用いてもよい。
【００３９】
また、第１実施形態では、シリル化部６ａは、後述するＲＩＥ工程において、レジスト６のシリル化部６ａの下側の部分の少なくとも一部が残る大きさ（幅）に形成される。その一方、シリル化部６ｂは、後述するＲＩＥ工程において、レジスト６のシリル化部６ｂの下側の部分が完全に除去される大きさ（幅）に形成される。
【００４０】
ここで、クロムマスク２０は、図１０に示すように、石英ガラス基板２１と、石英ガラス基板２１上に配置されたクロムからなる遮光材料層２２とから構成されている。なお、クロムマスク２０は、本発明の「マスク部材」の一例であり、遮光材料層２２は、本発明の「遮光層」の一例である。また、配線溝８（図１参照）となる領域に対応する部分３０には、遮光材料層２２が設けられており、配線溝８となる領域以外の領域に対応する部分３１には、遮光材料層２２が設けられていない。ただし、配線溝８となる領域のうちの接続孔７（図１参照）となる領域に対応する部分３２には、遮光材料層２２が設けられておらず開口部２２ａが形成されている。
【００４１】
また、第１実施形態では、クロムマスク２０の接続孔７（図１参照）となる領域に対応する部分３２（開口部２２ａ）は、後述するＲＩＥ工程において、レジスト６（図３参照）のシリル化部６ｂの下側の部分が完全に除去される大きさ（幅）に形成されている。
【００４２】
その後、図４に示すように、酸素を用いたＲＩＥにより等方性のエッチングを行うことによって、レジスト６のシリル化されていない領域を除去する。このとき、レジスト６のシリル化部６ａの下側の一部が除去されて、アンダーカット部６ｃが形成される。その一方、レジスト６のシリル化部６ｂ（図３参照）の下側の部分は完全に除去されて、シリル化部６ｂがリフトオフする。これにより、シリル化部６ａの下方に形成された感光部５ａは、レジスト６に覆われており上面が露出さない一方、シリル化部６ｂの下方に形成された感光部５ｂは、レジスト６に覆われておらず上面が露出される。
【００４３】
続いて、現像液を用いて現像処理を行うことによって、図５に示すように、感光部５ｂ（図４参照）が除去されて、除去された部分に凹部５ｃが形成される。このとき、感光部５ａは、レジスト６に覆われており上面が露出されていないので、除去されない。
【００４４】
その後、図６に示すように、シリル化部６ａをマスクとして、異方性のエッチングを行うことにより、絶縁膜４およびレジスト５をエッチングする。このとき、絶縁膜４およびレジスト５が同時にエッチングされることにより、絶縁膜４およびレジスト５に、凹部５ｃと同じ幅を有する接続用段差部７ａが形成されるとともに、レジスト５に、隣接するシリル化部６ａ同士の間隔と同じ幅を有する配線用段差部８ａが形成される。なお、異方性のエッチングは、ＲＩＥなどにより行ってもよいし、ＲＩＥ以外の方法により行ってもよい。
【００４５】
さらにエッチングを続けることにより、図７に示すように、配線用段差部８ａがレジスト５を貫通して絶縁膜４の途中の深さまで形成されるとともに、接続用段差部７ａが配線３に達することにより接続孔７が形成される。そして、接続孔７（接続用段差部７ａ）が配線３に達した時点でエッチングを終了する。
【００４６】
そして、レジスト５および６を除去することにより、図８に示すように、絶縁膜４に接続孔７および配線溝８が形成される。この配線溝８の深さは、図５に示した状態から絶縁膜４およびレジスト５をエッチングする際の絶縁膜４およびレジスト５のエッチング比と、レジスト５の膜厚と、配線３の上面から絶縁膜４の上面までの距離とによって決定される。このため、配線溝８の深さは、レジスト５の膜厚を制御することによって制御される。
【００４７】
その後、図９に示すように、配線９となる金属材料９ａを、接続孔７内、配線溝８内および絶縁膜４上に堆積する。そして、ＣＭＰを用いて、絶縁膜４よりも上側の金属材料９ａを除去するとともに、接続孔７内および配線溝８内の金属材料９ａを残すことによって、図１に示したデュアルダマシン構造を有する半導体装置が形成される。
【００４８】
第１実施形態では、上記のように、クロムマスク２０を用いてレジスト５および６を同時に露光する工程と、レジスト６の露光された部分をシリル化する工程と、レジスト６のシリル化部６ａおよび６ｂをマスクとしてレジスト６のシリル化部６ａおよび６ｂの下側の部分を除去することにより、レジスト６をパターニングする工程と、現像液を用いてレジスト５の感光部５ｂを現像して除去することにより、レジスト５をパターニングする工程とを設けることによって、１回の露光によりレジスト５および６の両方をパターニングすることができ、かつ、レジスト５の感光部５ｂが除去されるとともに感光部５ｂ以外の部分が除去されないように、レジスト５をパターニングすることができる。すなわち、レジスト５が除去された部分（凹部５ｃ）の高さを、レジスト５が除去されなかった部分の高さよりも低くすることができる。これにより、レジスト６のシリル化部６ａをマスクとして絶縁膜４およびレジスト５をエッチングすることにより、絶縁膜４のレジスト５が除去された部分（凹部５ｃ）に対応する部分（接続用段差部７ａ）を、絶縁膜４のレジスト５が除去されなかった部分に対応する部分（配線用段差部８ａ）よりも深く（低く）形成することができる。その結果、絶縁膜４のレジスト５が除去された部分（凹部５ｃ）に対応する部分に、配線３に達する接続孔７を形成し、かつ、絶縁膜４のレジスト５が除去されなかった部分に対応する部分に、配線３に達しない配線溝８を形成することができる。このように、第１実施形態では、製造が容易で製造に時間がかからないクロムマスク２０を用いて、１回のリソグラフィ工程（レジスト５および６を同時に露光する工程）により、接続孔７および配線溝８を形成するためのパターニングを行うことができる。
【００４９】
また、第１実施形態では、上記のように、１回のリソグラフィ工程により接続孔７および配線溝８を形成するためのパターニングを行うことができるので、配線溝８が形成された絶縁膜４上にレジストを塗布した後にレジストを露光してパターニングする必要がないので、配線溝８（絶縁膜４）の段差に起因して露光の際に光が反射することにより、レジストを所望の形状に形成しにくくなるという不都合が生じることがない。これにより、接続孔７を所定の形状に形成しにくくなるという不都合が生じることがない。さらに、接続孔７と配線溝８との位置ずれが発生することがないので、信頼性の高い配線を得るために接続孔７および配線溝８の幅を大きく設定する必要もない。
【００５０】
また、第１実施形態では、絶縁膜４上にエッチングストッパー膜を形成する必要がないので、その分、製造工程が複雑になるのを抑制することができる。
【００５１】
また、第１実施形態では、クロムマスク２０に、配線溝８が形成される領域のうちの接続孔７が形成される領域以外の領域に対応する部分３０に遮光材料層２２を形成するとともに、レジスト５を、ポジレジストにより構成し、レジスト６を、露光された部分がシリル化されるように構成することによって、クロムマスク２０を用いてレジスト５および６を露光することにより、配線溝８が形成される領域以外の領域と接続孔７が形成される領域とに対応するレジスト６の部分をシリル化することができる。また、クロムマスク２０を用いてレジスト５および６を露光することにより、配線溝８が形成される領域以外の領域と接続孔７が形成される領域とに対応するレジスト５の部分（感光部５ａおよび５ｂ）を感光させることができる。これにより、配線溝８が形成される領域以外の領域と接続孔７が形成される領域とに対応するレジスト５の部分（感光部５ａおよび５ｂ）上に、レジスト６のシリル化部６ａおよび６ｂを配置することができる。その結果、レジスト５をパターニングする工程において、レジスト５の感光部５ａが除去されないようにすることができる。
【００５２】
また、第１実施形態では、レジスト６を、露光光により感光するとともに、露光光を透過するように構成し、レジスト５が、レジスト６を透過した光により感光されるように構成することによって、レジスト５とレジスト５上に配置されたレジスト６との両方を、容易に、同時に露光して感光させることができる。
【００５３】
また、第１実施形態では、レジスト６の表層部のみをシリル化するとともに、レジスト６のシリル化部６ａおよび６ｂを、レジスト６をパターニングする工程において、レジスト５の感光部５ｂの上面上のレジスト６のシリル化部６ｂの下側の部分が除去されて、レジスト５の感光部５ｂの上面上のレジスト６のシリル化部６ａおよび６ｂがリフトオフされるとともに、レジスト６のシリル化部６ａの下側の一部が除去されて、レジスト６にアンダーカット部６ｃが形成されるように構成することによって、レジスト６をパターニングする工程において、レジスト５の感光部５ｂの上面上のレジスト６のシリル化部６ｂを除去するとともに、レジスト５の感光部５ａの上面上のレジスト６のシリル化部６ａが残るように、レジスト６をパターニングすることができる。
【００５４】
また、第１実施形態では、配線溝８の深さを、レジスト５の膜厚により制御するように構成することによって、レジスト５の膜厚を調節することにより、容易に、配線溝８の深さを制御することができる。
【００５５】
（第２実施形態）
【００５６】
図１１は、本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。この第２実施形態では、図１１を参照して、上記第１実施形態と異なり、接続孔１７がレジスト５に形成される感光部５ｂよりも大きい幅を有するように形成される場合について説明する。
【００５７】
本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置は、図１１に示すように、絶縁膜４に形成される接続孔１７は、レジスト５に形成される感光部５ｂ（図４参照）よりも大きい幅を有するように形成されている。第２実施形態のその他の構造は、上記第１実施形態と同様である。
【００５８】
図１２は、図１１に示した本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。次に、図１１および図１２を参照して、本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置の製造方法について説明する。
【００５９】
まず、上記第１実施形態と同様のプロセスを用いて、現像処理を行い感光部５ｂ（図５参照）のみを除去することによりレジスト５に凹部５ｃを形成する工程までを行う。
【００６０】
そして、第２実施形態では、さらに現像液を用いて現像処理を行うことによって、図１２に示すように、レジスト５の感光されていない部分の側面（凹部５ｃの内面）および上面を除去する。これにより、凹部５ｃが、感光部５ｂよりも大きい幅を有するように形成される。すなわち、接続孔１７（図１１参照）は、凹部５ｃと同じ幅に形成されるので、接続孔１７を、感光部５ｂよりも大きい幅に形成することが可能である。なお、現像時間を長くすることにより、凹部５ｃの幅を大きく形成することが可能である一方、レジスト５の感光されていない部分の上面を除去しすぎると、感光部５ａの表面（側面）が露出する場合がある。この場合、感光部５ａが完全に除去されるとレジスト５（感光部５ａ）上のレジスト６（シリル化部６ａ）がリフトオフされる場合がある。このため、現像処理を行う場合、レジスト６（シリル化部６ａ）がリフトオフされないで、かつ、凹部５ｃが所望の幅に形成されるように、たとえば現像時間などの現像条件の最適化を行うことが望ましい。
【００６１】
第２実施形態のその他の製造方法は、上記第１実施形態と同様である。
【００６２】
第２実施形態では、上記のように、接続孔１７の幅を、レジスト５を現像する現像時間を調節することにより制御することによって、レジスト５を現像する現像時間を調節することにより、容易に、接続孔１７の幅を制御することができる。
【００６３】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、上記実施形態では、第１の層として、絶縁膜を用いた例について示したが、本発明はこれに限らず、第１の層として、基板や、絶縁膜以外の層を用いてもよい。
【００６６】
また、上記実施形態では、レジスト５がポジレジストからなるとともに、レジスト６が露光された部分がシリル化される場合について説明したが、本発明はこれに限らず、レジスト５をネガレジストにより構成するとともに、レジスト６を露光されていない部分がシリル化されるように構成してもよい。この場合、図１３に示した本発明の第１実施形態の変形例のように、クロムマスク４０を、石英ガラス基板４１と、石英ガラス基板４１上に配置されたクロムからなる遮光材料層４２とによって構成するとともに、配線溝８となる領域以外の領域に対応する部分と、接続孔７となる領域に対応する部分とに遮光材料層４２を設ければよい。これにより、レジスト６には、上記実施形態と同様の部分に、シリル化部６ａおよび６ｂが形成される。その一方、レジスト５には、上記実施形態では感光部５ａおよび５ｂが形成されなかった部分に、感光部５ｄが形成される。ここで、ネガレジストは、感光されていない部分が現像液により除去されるので、現像処理を行うことにより、上記実施形態と同様の構造を得ることができる。
【００６７】
また、上記第２実施形態では、接続孔の幅を、現像時間を調節することにより制御する例について示したが、本発明はこれに限らず、接続孔の幅を、たとえば現像液の濃度や現像温度などを調節することにより制御してもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。
【図２】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図３】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図４】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図５】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図６】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図７】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図８】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図９】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１０】図１に示した本発明の第１実施形態によるデュアルダマシン構造を有する半導体装置の製造に用いるクロムマスクの構造を示した図である。
【図１１】本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。
【図１２】図１１に示した本発明の第２実施形態によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の第１実施形態の変形例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１４】従来の一例によるデュアルダマシン構造を有する半導体装置の構造を示した断面図である。
【図１５】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１６】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１７】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１８】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図１９】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図２０】図１４に示した従来の一例によるデュアルダマシン構造を有する半導体装置の製造方法を説明するための断面図である。
【図２１】特許文献１によるデュアルダマシン構造を有する多層配線の構造を示した断面図である。
【図２２】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【図２３】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【図２４】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【図２５】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【図２６】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造方法を説明するための断面図である。
【図２７】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造に用いることが可能なハーフトーン位相マスクの構造を示した断面図である。
【図２８】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造に用いることが可能な基板掘り込み型のレベンソン位相シフトマスクの構造を示した断面図である。
【図２９】図２１に示した特許文献１によるデュアルダマシン構造を有する多層配線の製造に用いることが可能な位相シフタ配置型のレベンソン位相シフトマスクの構造を示した断面図である。
【符号の説明】
【００６９】
２  絶縁膜（第１の層）
３  配線（第１配線）
４  絶縁膜
５  レジスト（第１レジスト）
５ｂ  感光部（所定領域）
６  レジスト（第２レジスト）
６ａ、６ｂ  シリル化部（シリル化された部分）
６ｃ  アンダーカット部
７、１７  接続孔
８  配線溝
９  配線（第２配線）
２０、４０  クロムマスク（マスク部材）
２２、４２  遮光材料層（遮光層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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