(57)【要約】      （修正有）【課題】薄型の、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した半導体装置及びその製造方法を提供する。【解決手段】半導体装置Ｐ１は少なくとも絶縁層２中に内蔵された半導体構成体４と、半導体構成体４の上方及び側方の絶縁層２上に設けられた再配線層１１とを有しており、半導体構成体４の側方の絶縁層２に回路基板３が内蔵されていると共に、回路基板３は少なくとも再配線層１４が設けられた側の面に導体層９ａを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方の絶縁層に回路基板が内蔵されていると共に、当該回路基板が少なくとも再配線層が設けられた側の面に導体層を備えていることを特徴とする半導体装置。
【請求項２】
前記半導体構成体の外部接続用電極と、前記絶縁層に内蔵された回路基板の導体層の少なくとも一部が、前記再配線層を介して接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、凸部を備えている金属板と、予め当該凸部に対応した穴が開けられている第一の絶縁層と、予め当該凸部に対応した穴が開けられている少なくとも上面に導体層を備えた回路基板と、第二の絶縁層と、導体層とを積層する工程と、当該積層工程後に当該金属板を除去して半導体構成体埋め込み用凹部を形成する工程と、当該形成された凹部に当該半導体構成体を実装する工程と、当該実装された半導体構成体を樹脂によって埋め込む工程と、当該埋め込まれた半導体構成体に対して再配線を施す工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体構成体の実装工程において、前記回路基板の導体層の少なくとも一部を半導体構成体の実装位置決め用合わせマークとして用いることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記金属板の除去をエッチングにより行なうことを特徴とする請求項３又は４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、電子機器に搭載される半導体装置として、ウエハーレベルＣＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）と呼ばれる半導体装置が使用され、近年の機器の軽薄短小化に対応している。
【０００３】
ウエハーレベルＣＳＰは、複数の外部接続用の接続パッドが形成されたベアチップの上面にパッシベーション膜（中間絶縁膜）を設け、当該パッシベーション膜の各接続パッドの対応部に開口部を形成し、当該開口部を介して各接続パッドに接続される再配線を形成し、各再配線の他端部側に柱状の外部接続用電極を形成すると共に、各外部接続用電極間に封止材を充填したものである。
【０００４】
前記ウエハーレベルＣＳＰは、各柱状の外部接続用電極上に半田ボールを形成することにより接続端子を有する回路基板にフェイスダウン方式でボンディングすることができ、実装面積を略ベアチップと同一のサイズとすることが可能となるため、従来のワイヤーボンディング等を用いたフェイスアップ方式に比して電子機器を大幅に小型化することが可能となる。
【０００５】
前記ウエハーレベルＣＳＰの生産性を高めるために、ウエハ状態の半導体基板にパッシベーション膜、再配線、外部接続用電極、及び封止材を形成し、更に、封止材で覆われずに露出した外部接続用電極の上面に半田ボールを設けた後、ダイシングラインで切断する方法が報告されている（例えば特許文献１参照）。
【０００６】
ところが、前記従来の半導体装置では、集積化が進み外部接続用電極の数が増加すると、当該外部接続用電極のサイズ及びピッチが極端に小さくなり、回路基板との位置合わせ難易度の上昇、接合強度の低下、電極間の短絡等の問題発生に加え、通常はシリコン基板からなる半導体基板と通常は有機基板からなる回路基板の線膨張係数の差に起因して発生する応力による外部接続用電極の破壊等の致命的な問題が発生する場合もある。
【０００７】
そこで、ウエハーレベルＣＳＰをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法も報告されている（例えば特許文献２参照）。
【０００８】
前記ウエハーレベルＣＳＰをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法を用いて製造された半導体装置とは、例えば図６に示す半導体装置Ｐ９のように、支持体１１５上に半導体構成体４を実装し、当該半導体構成体４の側方に回路基板１０３が設けられるように絶縁層１０２と共に埋め込み層を形成した後、マザーボードに対応した位置の再配線パッド１１３に再配線がなされるようにした再配線層１１１を備えたものである。
【０００９】
ここで、半導体構成体４は、シリコン基板７の上面に複数の外部接続用電極５が設けられていると共に、前記外部接続用電極５の側面に封止材６が形成されているものであり、以降本明細書で用いる半導体構成体とは、基本的に当該構成の半導体構成体を示すものとする。
【００１０】
また、半導体構成体の側方の絶縁層内部に回路基板を設け、昨今の半導体装置への要求である高密度、高速動作等に対応しようとする方法も報告されている（例えば特許文献３参照）。
【００１１】
ところが、前記ウエハーレベルＣＳＰをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法を用いて製造された半導体装置は、半導体構成体をプレイスメント（配置）する支持体となる層が、通常、製造工程中の搬送性を得るためのある程度の剛性を持った厚みが必要であり、昨今の要求が高まる薄型化に対応しきれないという場合がある。
【００１２】
ここで、図６に示す半導体装置Ｐ９の従来の製造方法を図７〜図８を用いて説明する。
【００１３】
先ず、図７（ａ）に示すように、支持体１１５に接着剤８を介して半導体構成体４を実装する。
【００１４】
次に、図７（ｂ）に示すように、ピンガイド１１６に、先の半導体構成体４を実装した支持体１１５と、予めピンガイド挿入用穴が開けられた絶縁層１０２ａと、予めピンガイド挿入用穴が開けられた回路基板１０３がレイアップされ積層されることで、図７（ｃ）に示した構造体Ｐ１０を得る。
【００１５】
次に、図８（ｄ）に示すように、当該構造体Ｐ１０の両面に、絶縁層１０２ｂと導体層１０９ａを積層し、次いで、回路形成工程、めっき工程を経て、図８（ｅ）に示すように、半導体構成体４の外部接続用電極５に再配線を施し、再配線層１１１を備えた構造体Ｐ１１を得る。次いで、図８（ｆ）に示すように、ソルダーレジスト形成工程を経て、再配線用パッド１１３並びにソルダーレジスト１１４を備えた半導体装置Ｐ１２（即ち図６に示す半導体装置Ｐ９）を得る。
【００１６】
しかし、上記従来の製造方法では、内蔵される半導体構成体４と側方の回路基板１０３上の回路との積層時の位置合わせ方法としてピンガイド１１６を用いていたため、精度としては数十μｍのズレがあり、良好とは言い難いものであった。
【特許文献１】特開２００１−１６８１２８号公報
【特許文献２】特開２００４−２２１４１７号公報
【特許文献３】特開２００５−１５９１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記の問題と実状に鑑みてなされたもので、半導体構成体を絶縁層中に内蔵した構造の半導体装置において、半導体装置を薄型化し、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した、すなわち回路位置精度の高い半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１８】
すなわち、請求項１に係る本発明は、少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方の絶縁層に回路基板が内蔵されていると共に、当該回路基板が少なくとも再配線層が設けられた側の面に導体層を備えていることを特徴とする半導体装置により上記課題を解決したものである。
【００１９】
この半導体装置によれば、回路位置精度が高く、しかもより薄型化が可能となる。
【００２０】
また、請求項２に係る本発明は、前記半導体構成体の外部接続用電極と、前記絶縁層に内蔵された回路基板の導体層の少なくとも一部が、前記再配線層を介して接続されていることを特徴としている。
【００２１】
これにより、内蔵された半導体構成体と側方の回路とが内層の最短ルートで精度良く接続され、最適な回路配線が成された薄型の半導体装置を得ることができる。
【００２２】
また、請求項３に係る本発明は、少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、凸部を備えている金属板と、予め当該凸部に対応した穴が開けられている第一の絶縁層と、予め当該凸部に対応した穴が開けられている少なくとも上面に導体層を備えた回路基板と、第二の絶縁層と、導体層とを積層する工程と、当該積層工程後に当該金属板を除去して半導体構成体埋め込み用凹部を形成する工程と、当該形成された凹部に当該半導体構成体を実装する工程と、当該実装された半導体構成体を樹脂によって埋め込む工程と、当該埋め込まれた半導体構成体に対して再配線を施す工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
【００２３】
これにより、比較的簡単な工程により、半導体装置の厚みを増すことなく、しかも半導体構成体を内蔵した半導体装置を得ることができる。
【００２４】
また、請求項４に係る本発明は、前記半導体構成体の実装工程において、前記回路基板の導体層の少なくとも一部を半導体構成体の実装位置決め用合わせマークとして用いることを特徴としている。
【００２５】
これにより、内蔵された半導体構成体と側方回路との位置合わせ精度が向上した薄型の半導体装置を得ることができる。
【００２６】
また、請求項５に係る本発明は、前記金属板除去をエッチングにより行なうことを特徴としている。
【００２７】
これにより、ザグリ加工等の切削工程を用いることなく、比較的簡単な工程で平坦な内底面を有する凹部が得られるので、より安定した半導体構成体の実装が可能となる。
【発明の効果】
【００２８】
本発明により、半導体構成体を絶縁層中に内蔵した構造の半導体装置において、半導体装置を薄型化し、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した、すなわち回路位置精度の高い半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明半導体装置の実施の形態を図１を用いて説明する。
【００３０】
図１（ａ）において、Ｐ１は半導体装置で、絶縁層２に接着層８を介して実装され内蔵された半導体構成体４と、当該半導体構成体４の側方の絶縁層２に内蔵された回路基板３と、当該半導体構成体４の外部接続用電極５から再配線層１１を介すると共に、当該半導体構成体４よりも外側且つ絶縁層２の上方にビルドアップ材１２を介して接続された再配線用パッド１３と、ソルダーレジスト１４と、から構成され、前記回路基板３は、その再配線層１１が設けられた側の面に導体層９ａを備えている。
【００３１】
因に、この半導体装置Ｐ１は、当該半導体装置Ｐ１の断面を観察した場合、後述するように、凹部の上部開口部が前記半導体構成体４よりも僅かに大きく、当該凹部の側方内部に回路基板３が内蔵され、当該凹部の内側側方表面及び内側底部表面が樹脂で覆われた凹型構造体の当該凹部内側底部に、当該半導体構成体４をプレイスメントし、その後、樹脂層で凹部に蓋をするが如く積層した場合には、当該半導体構成体４と当該開口部との僅かな隙間にも樹脂が埋まり凹部内側側方表面の樹脂層と密着するが、元々凹部の側方として形成された樹脂層は当該積層の前に硬化されており、プレイスメント後に埋め込まれた樹脂との間には境界線Ｌが存在する。
【００３２】
ここに、半導体構成体４は従来と同様、シリコン基板（半導体基板）７を備え、当該シリコン基板７は接着層８を介して絶縁層２に接着され、当該シリコン基板７の上面には所定の機能の集積回路が設けられ、当該上面周辺部にはアルミニウム系金属等からなる複数の接続パッドが集積回路に接続されて設けられ、当該接続パッドの中央部を除くシリコン基板７の上面には酸化シリコン等からなる絶縁膜が設けられ、接続パッドの中央部は絶縁膜に設けられた第一の開口部を介して露出され、当該絶縁膜の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）が設けられ、当該絶縁膜の第一の開口部に対応する部分における保護膜には第二の開口部が設けられ、当該第一の開口部と第二の開口部を介して露出された接続パッドの上面から保護膜の上面の所定の箇所にかけて、銅等からなる下地金属層が設けられ、当該下地金属層の上面全体には銅から成る再配線が設けられ、当該再配線の接続パッド部上面には銅から成る柱状の外部接続用電極５が設けられ、当該再配線を含む保護膜の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止材（絶縁膜）６が、その上面が外部接続用電極５の上面と面一となるように設けられ構成されている。
【００３３】
このように、ウェハーレベルＣＳＰと呼ばれる半導体構成体４は、シリコン基板７、外部接続用電極５、封止材６を含んで構成されている。
【００３４】
前記半導体装置Ｐ１は、半導体構成体４を絶縁層２中に接着剤８を介して直接実装した構造となっているため、半導体構成体４の支持体として新たに別層を設ける必要がないので、薄型化された半導体装置となる。
【００３５】
また、当該半導体構成体４の側方の絶縁層２の内部に回路基板３が内蔵された構造となっているため、当該回路基板３上の導体層９ａを実装位置決め用合わせマークとして当該半導体構成体４を実装する際に用いることが可能となるので、当該半導体構成体４の回路（外部接続用電極５）と当該半導体構成体４の側方回路が精度良く位置合わせされた半導体装置を得ることができる。
【００３６】
また、図１（ｂ）に示した半導体装置Ｐ１３のように、半導体構成体４の外部接続用電極５と側方の回路基板３上の回路とを再配線層１１によって接続する回路配線の半導体装置とした場合には、当該半導体構成体４の回路（外部接続用電極５）と側方の回路とが内層の最短ルートで精度良く接続され、昨今市場で求められている高周波回路や高速伝送回路により適した構造の薄型半導体装置となる。
【００３７】
次に、本発明半導体装置の製造方法の実施の形態を図２〜図５を用いて説明する。
【００３８】
まず、図２（ａ）に示すように、金属板１を用意する。
【００３９】
尚、当該金属板１は、エッチングが可能な金属であればその材質は問わないが、一般的な回路形成工程において多用されている銅又は銅に準ずる合金であることが望ましい。
【００４０】
次に、図２（ｂ）に示すように、金属除去手段により、前記金属板１を凸部１ａを備えた形状とする。
【００４１】
前記金属除去手段は、目的とする形状に成型できればその手法を問わないが、例えば切削による機械加工、或いは薬液によるエッチング等が挙げられる。
【００４２】
次に、図２（ｃ）に示すように、前記凸部１ａを備えた形状となった金属板１と、予め半導体構成体を埋め込む凹部の大きさよりも僅かに大きい穴、つまり前記形成された金属板の凸部１ａの大きさよりも僅かに大きい穴を開けた第一の絶縁層２ａと、導体層９ａを備えた回路基板３と、第二の絶縁層２ｂと、導体層９ｂを重ね、真空積層プレス機等を用いて積層プレスを行い、絶縁層２に回路基板３が内蔵された図３（ｄ）に示す状態の構造体Ｐ２を得る。
【００４３】
尚、絶縁層２ａは必ずしも１枚である必要はなく、１枚で凸部１ａの高さを考慮した適当な厚みにならない場合は、複数枚重ねて絶縁層が適切な厚みとなるようにすることが望ましい。
【００４４】
次に、図３（ｅ）に示すように、前記構造体Ｐ２の金属板１を除去することで、絶縁層２に半導体構成体埋め込み用凹部Ｑが形成された構造体Ｐ３を得る。
【００４５】
尚、ここでの金属板１除去手段は、後に半導体構成体４をプレイスメントする場所となる凹部Ｑを形成するものであるため、凹部Ｑの内底部に切削痕や切削屑が残る可能性がある切削加工ではなく、エッチングを用いることが望ましい。
【００４６】
次に、前記金属板１除去により形成された凹部Ｑに、半導体構成体４を実装し、図３（ｆ）に示す構造体Ｐ４を得る。
【００４７】
尚、半導体構成体４は、前記と同様シリコン基板７の上面に複数の外部接続用電極５を備えていると共に、前記外部接続用電極５間に封止材６を備えている。
【００４８】
また、部品実装の際には、接着剤８を用いることが望ましい。
【００４９】
また、接着剤８として、ＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）等の接着シートを用いても良い。
【００５０】
次に、図４（ｇ）に示すように、半導体構成体４を実装した前記構造体Ｐ４に絶縁層２ｃと銅箔９ｃをレイアップし、真空積層プレス機等を用いて積層プレスを行い、図４（ｈ）に示すように、絶縁層２中に半導体構成体４が内蔵された構造体Ｐ５を得る。
【００５１】
次に、通常の基板と同様に、層間接続ビア穴１０を形成するための各工程を行い、図４（ｋ）に示す構造体Ｐ６を得る。
【００５２】
次に、図５（ｍ）に示すように、通常の基板と同様に、めっき加工、回路形成の各工程を行い、再配線層１１を備えた構造体Ｐ７を得る。
【００５３】
次に、図５（ｎ）に示すように、通常の基板と同様に、ビルドアップ材１２の積層、めっき加工、回路形成、ソルダーレジスト形成の各工程を経て、再配線用パッド１３並びにソルダーレジスト１４を備えた半導体装置Ｐ８を得る。
【００５４】
尚、本発明を説明するに当たって、上記実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
【００５５】
上記の実施の形態により説明した本発明の特徴として下記の４つが挙げられる。
【００５６】
先ず、本発明１つ目の特徴は、絶縁層２に半導体構成体埋め込み用凹部Ｑを形成し、当該凹部Ｑの内底面に半導体構成体４を実装し埋め込みすることにある。
【００５７】
これにより、半導体構成体４が絶縁層２に内蔵された構造となり、半導体構成体４の支持体として新たに別層を設ける必要がないので、半導体装置全体が薄型化された構成となる。
【００５８】
本発明２つ目の特徴は、絶縁層２ａと、導体層９ａを備えた回路基板３と、絶縁層２ｂの積層により、半導体構成体４の支持体部（第二の絶縁層２ｂ）と側方の回路基板３を一体化することにある。
【００５９】
これにより、半導体構成体４を実装する絶縁層２の側方内部に回路基板３が内蔵された構造となり、当該回路基板３上の導体層９ａを実装位置決め用合わせマークとして使用することが可能となるので、当該半導体構成体４の回路（外部接続用電極５）と当該半導体構成体４の側方回路を精度良く位置合わせすることができる。
【００６０】
実装位置合わせ精度に関して具体的には、従来のピンガイドによる位置合わせでは基板に開けた穴にピンを挿入し位置合わせしていたため、位置合わせの精度として、支持体の回路の位置合わせマークに基づきピンガイド挿入用の穴あけをする「穴あけ精度」、穴にピンを入れて側方回路基板と合わせる「穴ピン間精度」、支持体の回路を位置合わせマークとして内蔵する部品を実装する「実装精度」の３つの精度を加算したマージンが必要となっていた。
【００６１】
これに対し、本発明方法においては、側方の回路基板３を位置合わせマークとして実装する「実装精度」のみが必要となるため、従来のピンガイドによる位置合わせと比較して、非常に高い精度が保たれる。
【００６２】
また、支持体部（第二の絶縁層２ｂ）と側方の回路基板３を一体化することで、内蔵された半導体装置４側方にも回路を備えることとなるため、高密度配線に対応し、且つ薄型化された半導体装置を得ることができる。
【００６３】
更に、半導体構成体４の回路（外部接続用電極５）と側方の回路とを再配線層１１によって接続する場合には、当該半導体構成体４の回路（外部接続用電極５）と側方の回路とが内層の最短ルートで精度良く接続することが可能となり、昨今市場で求められている高周波回路や高速伝送回路により適した構造の薄型半導体装置とすることができる。
【００６４】
本発明３つ目の特徴は、半導体構成体埋め込み用凹部Ｑを、当該凹部Ｑに対応した凸部１ａを備えた金属板１を絶縁層２に積層し、その後当該金属板１を除去することにより形成することにある。
【００６５】
これにより、比較的簡単な工程により凹部Ｑを備えた半導体装置を得ることができる。
【００６６】
また、凹部Ｑを形成する際に別層としての支持体を必要としないため半導体装置の厚みを薄くできる。
【００６７】
また、積層プレス時に凹部Ｑが形成されるため、基板プレス後に切削等の機械加工を用いた凹部形成をする工程に比べ、工程の短縮が可能となる。
【００６８】
本発明４つ目の特徴は、前記金属板１の除去手段としてエッチングを用いることにある。
【００６９】
これにより、半導体構成体４の実装場所である凹部Ｑの内底面が平坦な形状となり、実装時により安定した実装が行えると共に、より回路精度の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明半導体装置例を示す概略断面説明図。
【図２】本発明半導体装置の製造方法例を示す概略断面工程説明図。
【図３】図２に続く概略断面工程説明図。
【図４】図３に続く概略断面工程説明図。
【図５】図４に続く概略断面工程説明図。
【図６】従来の半導体装置例を示す概略断面説明図。
【図７】従来の半導体装置の製造方法例を示す概略断面工程説明図。
【図８】図７に続く概略断面工程説明図。
【符号の説明】
【００７１】
１：金属板
１ａ：凸部
２，２ａ，２ｂ，２ｃ，１０２，１０２ａ，１０２ｂ：絶縁層
３，１０３：回路基板
４：半導体構成体
５：外部接続用電極
６：封止材
７：シリコン基板
８：接着層
９ａ，９ｂ，９ｃ，１０９ａ：導体層
１０：層間接続ビア用穴
１１，１１１：再配線層
１２：ビルドアップ材
１３：再配線用パッド
１４，１１４：ソルダーレジスト
１１５：支持体
１１６：ピンガイド
Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ１０，Ｐ１１：構造体
Ｐ１，Ｐ８，Ｐ９，Ｐ１２，Ｐ１３：半導体装置
Ｑ：凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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