(57)【要約】【課題】マルチビットのＡＤ変換器における量子化器の判定電圧を高い精度で供給することにより高ＳＮＲを実現し、かつ簡素な回路で低消費電力動作を可能とする。【解決手段】第１のタイミングで１つの基準電圧６に第１群キャパシタを各々接続して電荷を充電保持し、第２のタイミングで第１群キャパシタが保持した電荷を各々放出する第１スイッチトキャパシタブロック７と、第２のタイミングで第１群キャパシタが各々放出する電荷を各々第２群キャパシタに充電保持し、第１のタイミングで第２群キャパシタが保持した電荷を各々電圧に変換して出力する第２スイッチトキャパシタブロック８と、第２スイッチトキャパシタブロックから出力される複数の電圧を各レベルの判定電圧として用いてアナログ入力信号を量子化する量子化器３とを備え、複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの基準電圧から複数の判定電圧を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有し、第１のタイミングで前記基準電圧に前記第１群キャパシタを各々接続して電荷を充電保持し、次の第２のタイミングで前記第１群キャパシタが保持した電荷を各々放出する第１スイッチトキャパシタブロックと、
前記第１群キャパシタに各々接続可能な複数のキャパシタからなる第２群キャパシタを有し、前記第２のタイミングで、前記第１群キャパシタが各々放出する電荷を各々前記第２群キャパシタに充電保持し、前記第１のタイミングで、前記第２群キャパシタが保持した電荷を各々電圧に変換して出力する第２スイッチトキャパシタブロックと、
前記第２スイッチトキャパシタブロックから出力される複数の電圧を各レベルの判定電圧として用いてアナログ入力信号を量子化する量子化器とを備え、
前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成することを特徴とするＡＤ変換器。
【請求項２】
１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有する第１スイッチトキャパシタブロックと、
前記第１群キャパシタと接地間に各々接続可能な複数のキャパシタからなる第２群キャパシタを有する第２スイッチトキャパシタブロックと、
前記第１群キャパシタと前記第２群キャパシタの各々の接続ノードの電圧が供給され、当該電圧を各レベルの判定電圧としてアナログ入力信号を量子化する量子化器とを備え、
第１のタイミングで前記複数個のキャパシタが保持した電荷を放電し、次の第２のタイミングで、前記基準電圧を前記第１群キャパシタに接続して、前記第１および第２群キャパシタの直列回路に電荷を充電保持し、
前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成することを特徴とするＡＤ変換器。
【請求項３】
アナログ入力信号に関連する信号を積分する積分器と、
１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有し、第１のタイミングで前記基準電圧に前記第１群キャパシタを各々接続して電荷を充電保持し、次の第２のタイミングで前記第１群キャパシタが保持した電荷を各々放出する第１スイッチトキャパシタブロックと、
前記第１群キャパシタに各々接続可能な複数のキャパシタからなる第２群キャパシタを有し、前記第２のタイミングで、前記第１群キャパシタが各々放出する電荷を各々前記第２群キャパシタに充電保持し、前記第１のタイミングで、前記第２群キャパシタが保持した電荷を各々電圧に変換して判定電圧を生成する第２スイッチトキャパシタブロックとを備え、
前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成し、
前記第１のタイミングで前記積分器の出力電圧を第２スイッチトキャパシタブロックに供給し、前記判定電圧と前記積分器の出力電圧の差電圧を出力することを特徴とするＡＤ変換器。
【請求項４】
前記第１スイッチトキャパシタブロックと前記第２スイッチトキャパシタブロックの間に配置され、前記第１群キャパシタと前記第１群キャパシタの接続の組み合わせを切り換え可能な第１のスイッチ回路と、
前記第２スイッチトキャパシタブロックの出力側に配置され、前記第２群キャパシタの出力信号の出力位置の組み合わせを切り換え可能な第２のスイッチ回路と、
前記第１および２のスイッチ回路による接続状態を制御するスイッチ制御部とを備え、
前記第１および２のスイッチ回路を前記スイッチ制御部によりあらかじめ決められた方式で切り替え制御する請求項１〜３のいずれか１項に記載のＡＤ変換器。
【請求項５】
前記スイッチトキャパシタブロックのスイッチはＭＯＳトランジスタからなり、前記スイッチの出力側にドレーンおよびソース端子が接続されたＭＯＳトランジスタからなるダミースイッチを有し、前記ダミースイッチのゲート面積は、前記スイッチのゲート面積の半分であり、前記ダミースイッチは、前記スイッチと同一タイミングでＯＦＦする請求項１〜４のいずれか１項に記載のＡＤ変換器。
【請求項６】
前記スイッチトキャパシタブロックを構成するスイッチが、ＣＭＯＳトランジスタで構成された請求項１〜４のいずれか１項に記載のＡＤ変換器。
【請求項７】
前記スイッチトキャパシタブロックを構成する前記キャパシタが、配線と絶縁体で構成された請求項１〜６のいずれか１項に記載のＡＤ変換器。
【請求項８】
デルタシグマＡＤ変換器として構成され、積分器の制御が離散時間型である請求項１〜７のいずれか１項に記載のＡＤ変換器。
【請求項９】
デルタシグマＡＤ変換器として構成され、前記量子化器がラッチコンパレータの構成である請求項１〜３のいずれか１項に記載のＡＤ変換器。
【請求項１０】
デルタシグマＡＤ変換器として構成され、前記第１および第２スイッチトキャパシタブロックにより構成された基準電圧生成部を、ディジタル・アナログ変換器の基準電圧として使用する請求項１〜７のいずれか１項に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に関し、例えば、高ＳＮＲ（Signal to Noise Ratio）を必要とする無線受信機に用いられるマルチビットのデルタシグマＡＤ変換器に特に適した、判定電圧を生成する基準電圧生成部の改良に関するものである。
【背景技術】
【０００２】
本発明は、一般的な離散時間型のＡＤ変換器に適応できるが、以下詳細な説明は、デルタシグマＡＤ変換器の場合を例にとって行う。
【０００３】
アナログ信号をディジタル信号に変換することは、信号の伝送と処理を容易にし、かつ効率的にする。したがって、携帯電話等で使用される無線受信機では、アナログ・ディジタル変換器は重要な機能である。近年の通信方式のブロードバンド化に伴うデータレートの高速化に伴い、アナログ・ディジタル変換器においても、低消費電力かつ広帯域および高ＳＮＲを同時に実現する必要性があり、もともと測定器等で使用されていた、高ＳＮＲを実現し易いデルタシグマＡＤ変換器が用いられるようになってきた。
【０００４】
また、一般に高ＳＮＲを実現するために、高次のフィルタ特性を有するデルタシグマＡＤ変換器を用いるが、高次のフィルタ特性では、デルタシグマＡＤ変換器の帰還ループ構成における閉ループゲインが高くなり安定性が確保しづらいため、マルチビット構成により瞬時の変動量を抑えて安定性を確保している。さらに、マルチビット化により量子化ノイズを低減できるため、マルチビット化は高ＳＮＲでは有効な手段となる。
【０００５】
図９は、従来のｎ次デルタシグマＡＤ変換器の一例を示すブロック図である。この従来例のｎ次デルタシグマＡＤ変換器は、ｎ次の積分器３０と、量子化器３１と、ディジタル・アナログ変換器３２で構成された閉ループ構成となっている。ｎ次の積分器３０は、積分器３３［０］〜３３［ｎ］と、減算器３４［０］〜３４［ｎ］と、入力回路３５［０］〜３５［ｎ］と、フィードバック回路３６［０］〜３６［ｎ］とから構成されている。量子化器３１のディジタル出力が、ディジタル・アナログ変換器回路３２でアナログ量に変換され、フィードバック回路３６［０］〜３６［ｎ］を介して減算器３４［０］〜３４［ｎ］に供給される。減算器３４［０］〜３４［ｎ］により、各入力回路３５［０］〜３５［ｎ］の出力信号と、フィードバック回路３６［０］〜３６［ｎ］の出力信号の差が得られ、その出力信号が積分器３３［０］〜３３［ｎ］にそれぞれ入力される。
【０００６】
図９の構成の中で、マルチビット化を実現するために、例えば、量子化器３１の基準電圧は、図１０に示すような構成により基準電圧生成部３７を用いて供給される。量子化器３１の最大入力電圧範囲を±ＶＦＳとすると、ｍビットの量子化器では、判定値が２m−１個必要となり、各判定値の電圧間隔が２×ＶＦＳ／（２m−１）となる。
【０００７】
そのため、安定性およびＳＮＲ改善のため、マルチビットのビット数を増加させビット数を２倍にしていくと、各判定値の間隔は、ほぼ半分ずつの電圧間隔に狭めていく必要があり、各判定値のばらつきによる判定誤りの比率が増加し、高い変換精度（直線性）を維持できなくなる。
【０００８】
特に、図１１のように直列に接続した抵抗Ｒ1〜Ｒm+1により各判定値の電圧を生成する場合には、一般に抵抗のばらつき精度は５％程度と大きいため、高い変換精度を維持できず、量子化誤差が増大する結果となる。
【０００９】
たとえば、ＶＦＳ＝±０．２５Ｖとし、３ｂｉｔの判定値を、（±６／７、±４／７、±２／７、０）×ＶＦＳとすると、上位の判定値では、各判定値間隔＝２／７×ＶＦＳ＝０．０７Ｖに対し、判定値ばらつき＝６／７×ＶＦＳ×５％＝０．０２Ｖとなり、約１／３の範囲で判定値がばらつくこととなる。さらに５ｂｉｔの判定値では、各判定値間隔＝０．０１６Ｖとなり、判定値ばらつきが各判定値間隔を上回り、量子化器が正常に動作しない結果となる。
【００１０】
このことから判るように、高い変換精度（直線性）を維持し、マルチビットのビット数を増やすためには、各判定値のばらつきをできるだけ低減させることが重要となる。
【００１１】
このような問題を解決すべく、マルチビットの各判定値を補正し高い変換精度（直線性）を得る方法が提案されている。（例えば、特許文献１参照）
図１２は、マルチビットの各判定値を補正する構成を有するデルタシグマＡＤ変換器の概略を示すブロック図である。減算器４１ａ、４１ｂ、積分器４２ａ、４２ｂ、量子化器４３ａ、４３ｂ、およびディジタル・アナログ変換器４４ａ、４４ｂからそれぞれ構成される２つのデルタシグマＡＤ変換器４０ａ、４０ｂが用いられている。デルタシグマＡＤ変換器４０ａの積分器４２の出力信号を減算器４５でアナログ入力信号から減算した信号が、別のデルタシグマＡＤ変換器４０ｂの減算器４１ｂに供給される。それにより、デルタシグマＡＤ変換器４０ａの量子化器４３ａで生じる量子化誤差信号を、別のデルタシグマＡＤ変換器４０ｂで測定し、その測定結果に基づき量子化誤差信号をキャンセルするように補正信号を生成し、出力端の加算器４６で加算することにより量子化誤差信号を低減させることができる。
【特許文献１】特開平５−１５２９６７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１２に示したデルタシグマＡＤ変換器では、補正用の回路として、高精度のデルタシグマＡＤ変換器を１つ追加することが必要であり、回路規模が増大し、消費電力の増大が避けられない。
【００１３】
したがって、本発明は、ＡＤ変換器における量子化器の判定電圧を高い精度で供給することにより高ＳＮＲを実現し、かつ簡素化した回路で低消費電力動作が可能なＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の第１の構成のＡＤ変換器は、１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有し、第１のタイミングで前記基準電圧に前記第１群キャパシタを各々接続して電荷を充電保持し、次の第２のタイミングで前記第１群キャパシタが保持した電荷を各々放出する第１スイッチトキャパシタブロックと、前記第１群キャパシタに各々接続可能な複数のキャパシタからなる第２群キャパシタを有し、前記第２のタイミングで、前記第１群キャパシタが各々放出する電荷を各々前記第２群キャパシタに充電保持し、前記第１のタイミングで、前記第２群キャパシタが保持した電荷を各々電圧に変換して出力する第２スイッチトキャパシタブロックと、前記第２スイッチトキャパシタブロックから出力される複数の電圧を各レベルの判定電圧として用いてアナログ入力信号を量子化する量子化器とを備え、前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成することを特徴とする。
【００１５】
本発明の第２の構成のＡＤ変換器は、１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有する第１スイッチトキャパシタブロックと、前記第１群キャパシタと接地間に各々接続可能な複数のキャパシタからなる第２群キャパシタを有する第２スイッチトキャパシタブロックと、前記第１群キャパシタと前記第２群キャパシタの各々の接続ノードの電圧が供給され、当該電圧を各レベルの判定電圧としてアナログ入力信号を量子化する量子化器とを備え、第１のタイミングで前記複数個のキャパシタが保持した電荷を放電し、次の第２のタイミングで、前記基準電圧を前記第１群キャパシタに接続して、前記第１および第２群キャパシタの直列回路に電荷を充電保持し、前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成することを特徴とする。
【００１６】
本発明の第３の構成のＡＤ変換器は、アナログ入力信号に関連する信号を積分する積分器と、１つの基準電圧、および前記基準電圧にそれぞれ接続可能な複数のキャパシタからなる第１群キャパシタを有し、第１のタイミングで前記基準電圧に前記第１群キャパシタを各々接続して電荷を充電保持し、次の第２のタイミングで前記第１群キャパシタが保持した電荷を各々放出する第１スイッチトキャパシタブロックと、前記第１群キャパシタに各々接続可能な複数のキャパシタからなる第２群キャパシタを有し、前記第２のタイミングで、前記第１群キャパシタが各々放出する電荷を各々前記第２群キャパシタに充電保持し、前記第１のタイミングで、前記第２群キャパシタが保持した電荷を各々電圧に変換して判定電圧を生成する第２スイッチトキャパシタブロックとを備え、前記複数のキャパシタに充電される大きさの相違する電荷量に基づき、１つの前記基準電圧から複数の前記判定電圧を生成し、前記第１のタイミングで前記積分器の出力電圧を第２スイッチトキャパシタブロックに供給し、前記判定電圧と前記積分器の出力電圧の差電圧を出力することを特徴とする。
【発明の効果】
【００１７】
本発明のＡＤ変換器によれば、各判定電圧間のばらつきは、誤差の少ないキャパシタのばらつき量のみにすることができ、量子化器の高い変調精度を維持することで高ＳＮＲとすることができる。また、電荷の充放電の時間のみ電流が流れるため、低消費電力とすることができる。
【００１８】
また、第３の構成のＡＤ変換器によれば、複数の判定電圧と、積分器の出力電圧の差に応じた出力電圧を、第２スイッチトキャパシタブロックで生成し出力することで、例えば、量子化器ではなく単純なバッファをその出力に使用することができ、量子化器回路の簡素化を図ることが出来る。
【発明を実施するための最良の形態】
【００１９】
上記構成の本発明のＡＤ変換器において、前記第１スイッチトキャパシタブロックと前記第２スイッチトキャパシタブロックの間に配置され、前記第１群キャパシタと前記第１群キャパシタの接続の組み合わせを切り換え可能な第１のスイッチ回路と、前記第２スイッチトキャパシタブロックの出力側に配置され、前記第２群キャパシタの出力信号の出力位置の組み合わせを切り換え可能な第２のスイッチ回路と、前記第１および２のスイッチ回路による接続状態を制御するスイッチ制御部とを備え、前記第１および２のスイッチ回路を前記スイッチ制御部によりあらかじめ決められた方式で切り替え制御する構成とすることができる。
【００２０】
この構成のＡＤ変換器によれば、ＤＥＭ（Dynamic Element Matching）等のノイズ抑圧制御手法をスイッチ制御部により第1および第２のスイッチ回路に対して実施することで、第1および第２スイッチトキャパシタブロックのキャパシタばらつきで生じる変換精度（直線性）の劣化により生じるノイズをさらに低減することができる。
【００２１】
ここで挙げたＤＥＭの制御手法とは、常に同じキャパシタで各判定値を生成した場合、キャパシタ定数がばらつくと、そのばらつきに応じた変換精度（直線性）の劣化が同じ判定値で生じるのに対して、同じ判定値を生成する際に全くランダムな選択手法でキャパシタを使用することにより、キャパシタ定数のばらつきが平均化され広い周波数帯域に拡散されて、使用する信号帯域内でのノイズが低減される、という効果を得る方法である。
【００２２】
また、第１もしくは第２のスイッチ回路のみであっても、各基準電圧が接続される量子化器が切り替えられるため、ノイズの抑圧には有利となる。
【００２３】
上記いずれかの構成のＡＤ変換器において、前記スイッチトキャパシタブロックのスイッチはＭＯＳトランジスタからなり、前記スイッチの出力側にドレーンおよびソース端子が接続されたＭＯＳトランジスタからなるダミースイッチを有し、前記ダミースイッチのゲート面積は、前記スイッチのゲート面積の半分であり、前記ダミースイッチは、前記スイッチと同一タイミングでＯＦＦする構成とすることができる。
【００２４】
この構成によれば、一般にチャネルチャージインジェクションとして知られている、スイッチをＯＦＦする際に生じるスイッチからの電荷の放出をダミースイッチで吸収することができ、スイッチトキャパシタブロックへの電荷の影響を低減できるため、基準電圧生成時の誤差を低減することができる。
【００２５】
また、前記スイッチトキャパシタブロックを構成するスイッチを、ＣＭＯＳトランジスタで構成することが好ましい。この構成によれば、ｎＭＯＳまたは、ｐＭＯＳのみでスイッチを構成した場合と比較し、スイッチ動作時の抵抗値を下げることができるため、スイッチ出力の寄生容量とスイッチの抵抗成分で構成される１次ＲＣフィルタによる時間遅延を改善することができる。
【００２６】
また、前記スイッチトキャパシタブロックを構成する前記キャパシタを、配線と絶縁体で構成することが好ましい。一般に配線と絶縁体で構成されるキャパシタとしては、ＭＩＭキャパシタ、ＭＯＭキャパシタなどがあるが、これらのキャパシタでは、容量値ばらつきを通常のキャパシタより小さくできるため、基準電圧生成時の誤差を低減することができる。
【００２７】
また、上記いずれかの構成のＡＤ変換器は、デルタシグマＡＤ変換器として構成され、積分器の制御が離散時間型であることが好ましい。この構成によれば、連続時間で動作する積分器と比較し、常に動作させる必要がないため、消費電力を低減させることができる。
【００２８】
また、上記いずれかの構成のＡＤ変換器は、デルタシグマＡＤ変換器として構成され、前記量子化器がラッチコンパレータの構成であることが好ましい。この構成によれば、基準電圧生成部が各判定電圧を出力している時間に同期して、量子化器を動作させることができるため、基準電圧が入力していない時に判定を行うような比較エラーを防止することができる。また、各判定電圧を出力していない時間では動作しないでよいため消費電力を低減できる。
【００２９】
また、上記いずれかの構成のＡＤ変換器は、デルタシグマＡＤ変換器として構成され、前記第１および第２スイッチトキャパシタブロックにより構成された基準電圧生成部を、ディジタル・アナログ変換器の基準電圧として使用することが好ましい。
【００３０】
この構成によれば、ディジタル・アナログ変換器の出力電圧においても、同様にばらつき誤差の少ない基準電圧を用い出力電圧を生成することができるため、変換精度（直線性）の劣化を低減することができる。また、抵抗による分圧で各判定電圧を生成した場合には、電源から流入するノイズの影響によりＳＮＲが劣化するが、前記基準電圧生成部では、キャパシタを用いる構成のため、電源から流入するノイズはキャパシタに電荷を充電する時間で平均化され減衰するので、ＳＮＲの劣化を改善できる。
【００３１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１におけるデルタシグマＡＤ変換器のブロック図を示す。このデルタシグマＡＤ変換器は、減算器１と、積分器２と、量子化器３と、ディジタル・アナログ変換器４とからなる閉ループ構成において、量子化器３の判定値が基準電圧生成部５から電圧として供給される構成を有する。
【００３３】
基準電圧生成部５は、１つの基準電圧６と、基準電圧６に接続された第１スイッチトキャパシタブロック７と、第１スイッチトキャパシタブロック７に接続された第２スイッチトキャパシタブロック８により構成されている。
【００３４】
本実施の形態では、離散型デルタシグマＡＤ変換器で、第１および第２スイッチトキャパシタブロック７、８が、スイッチトキャパシタ回路で構成されている場合を例に挙げて説明する。図１において、離散型デルタシグマＡＤ変換器のサンプリングクロックをＴｓとすると、各スイッチトキャパシタは、Ｔｓ／２の時間でＯＮ／ＯＦＦを繰り返し、同時にＯＮしないクロックφ１およびφ２により制御される。
【００３５】
第１スイッチトキャパシタブロック７は、２つ以上のキャパシタＣ、３Ｃ、・・・ｎＣからなる第１群キャパシタを備え、第１のタイミングで基準電圧６にキャパシタを接続して電荷を充電保持し、次の第２のタイミングでキャパシタに保持した電荷を放出する。第２スイッチトキャパシタブロック８は、２つ以上のキャパシタｎＣ、（ｎ−２）Ｃ、・・・Ｃからなる第２群キャパシタを備え、第２のタイミングで、第１スイッチトキャパシタブロック７のキャパシタが放出する電荷を充電保持し、第１のタイミングで、キャパシタが保持した電荷を電圧に変換して量子化器３に出力する。
【００３６】
第１および第２スイッチトキャパシタブロック７、８で各判定電圧を生成する構成として例えば、図２に示すようなスイッチトキャパシタ回路を、必要な判定電圧の数だけ複数使用する構成を用いることができる。以下、図２の例を参照して、一つの判定電圧を作成する動作について説明する。
【００３７】
図２において、キャパシタｎＣ、ｍＣは、容量値が基準容量値Ｃのｎ倍、ｍ倍（ｎ，ｍ：整数）である。スイッチＳａ、Ｓｂはクロックタイミングφ１で導通し、スイッチＳｃ、Ｓｄはクロックタイミングφ２で導通する。したがって、クロックタイミングφ１で、キャパシタｎＣ、ｍＣの両端子は、同一の電圧レベルに接続され、キャパシタに蓄積された電荷Ｑがリセットされる。次に、クロックタイミングφ２で、キャパシタｎＣ、ｍＣは直列に接続され、キャパシタｎＣの一端が基準電圧Ｖｒｅｆに接続されることで、使用する容量比に応じた判定電圧がＶｏｕｔ＝Ｖｒｅｆ×ｎ／（ｍ＋ｎ）として出力される。
【００３８】
そのため、例えば、２Ｂｉｔの判定電圧（１／６×Ｖｒｅｆ、３／６×Ｖｒｅｆ、５／６×Ｖｒｅｆ）が必要な場合、各キャパシタｎＣ，ｍＣの容量値を下記の表１で示した比率とする事で、必要な判定電圧を生成する事ができる。
【００３９】
【表１】
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【００４０】
さらに、ｎ次のマルチビットに対応した判定電圧も、同様に各キャパシタ値を設定することで任意に設定する事ができる。
【００４１】
本実施の形態の構成によれば、マルチビットに対応した基準電圧生成を、定数値のばらつきが少ないキャパシタで生成することができる。すなわち、キャパシタの容量値のばらつきは一般に０．５％程度であるため、判定値のばらつき量は、図１１の抵抗で構成した場合と比較し、１／１０倍に改善することができる。
【００４２】
（実施の形態２）
図３は、本発明の実施の形態２におけるデルタシグマＡＤ変換器のブロック図を示す。図３において、図１と同じ要素については、同じ参照符号を付して、説明を省略する。
【００４３】
このデルタシグマＡＤ変換器は、基準電圧生成部９の構成が、実施の形態１と相違する。すなわち、スイッチトキャパシタブロック７および８の出力側にスイッチ回路１０および１１が設けられ、スイッチ制御部１２によりオンオフが制御される構成となっている。
【００４４】
実施の形態１では、基準電圧生成部５で生成される判定電圧値は、２つのキャパシタｍＣ、ｎＣにより予め決められた容量値の組み合わせにより設定される。そのため、容量値がばらついた場合、常に同じ判定電圧において、同じ判定電圧のばらつきに比例した誤差が生じ、量子化器３の変換精度（直線性）の劣化が生じたままとなる。
【００４５】
一方、実施の形態２の構成では、スイッチ制御部１２によりスイッチ回路１０、１１が制御され、スイッチトキャパシタブロック７および８におけるキャパシタの組み合わせが選択可能である。したがって、各判定電圧を生成する２つのキャパシタ容量ｍＣ，ｎＣは、複数の任意のキャパシタを並列接続する容量値として表すことができる。
【００４６】
すなわち、スイッチ制御部１２の切り替えを、例えばＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ）で表されるような、全くランダムな切り替えで動作させることにより、同じ判定電圧を生成するために常に同じキャパシタを用いるということがなく、各容量値がばらついた場合でも、ばらつきによる判定電圧の誤差を低減し、量子化器３の変換精度（直線性）の劣化を抑圧することができる。
【００４７】
なお、スイッチ回路１０または１１のどちらか一方のみを切り換えるように構成しても、各容量値のばらつきによる変換精度（直線性）の劣化を改善することは可能である。
【００４８】
（実施の形態３）
図４は、本発明の実施の形態３におけるデルタシグマＡＤ変換器のブロック図を示す。図４において、図１と同じ要素については、同じ参照符号を付して説明を省略する。
【００４９】
このデルタシグマＡＤ変換器は、基準電圧生成部１４の構成が、実施の形態１〜２とは相違する。すなわち、基準電圧生成部１４では、積分器２の出力とスイッチトキャパシタブロック７ａの出力をスイッチトキャパシタブロック８ａに入力し、その差分の出力電圧を出力する。したがって、実施の形態１〜２における量子化器３に代えてバッファ１３が用いられる。上記差分の出力電圧を出力するためのスイッチ回路１５、１６の切り換え制御は、スイッチ制御部１７により行われる。
【００５０】
このように、基準電圧生成部１４により、量子化器入力電圧と各判定電圧を比較しその差電圧を出力するためには、図５に示すようなスイッチトキャパシタ回路を必要な判定電圧の数だけ複数使用した構成とすればよい。
【００５１】
図５に示すスイッチトキャパシタ回路は、２つのキャパシタｎＣ、ｍＣ間にスイッチＳｂを介して電圧Ｖｉｎを入力させる構成を有する。また、スイッチＳｂ、Ｓｃがクロックタイミングφ１のハイ期間に導通し、スイッチＳａ、Ｓｄがクロックタイミングφ２のハイ期間に導通する構成である。
【００５２】
クロックタイミングφ１で、２つのキャパシタｎＣ、ｍＣ間に電圧Ｖｉｎを供給するとともに、キャパシタｎＣの他端を基準電圧Ｖｒｅｆに接続する。次のクロックタイミングφ２でＶｒｅｆ電圧をグランド電位（０Ｖ）に切り換えた場合、電圧変動量（Ｖｒｅｆ−０）に応じた電荷がキャパシタｎＣでは減少するため、判定電圧は、Ｖｏｕｔ＝Ｖｉｎ−Ｖｒｅｆ×ｎ／（ｎ＋ｍ）として出力される。
【００５３】
本実施の形態の構成によれば、第２スイッチトキャパシタブロック８ａを構成する一方のスイッチに積分器２を接続して積分器２の出力電圧を入力し、キャパシタで保持した電荷を変換した電圧との差を出力電圧として出力することで、図示したように、量子化器ではなく例えば単純なバッファ１３をその出力に使用することができ、回路の簡素化を図ることが出来る。
【００５４】
また、２入力の量子化器を使用する場合は、それぞれに相違する量子化器入力信号を入力できるため、差動増幅回路における２入力信号の回路構成を容易に構成することができる。
【００５５】
以上のとおり本実施の形態によれば、回路構成を簡素化しつつ、量子化器の高い変調精度を維持することで高ＳＮＲとすることができ、かつ低消費電力とすることができる。
【００５６】
なお、上記実施の形態１〜３では、積分器を離散時間型で動作する構成としてもよい。図６に、各ブロックの動作タイミングの一例をあげる。図６において、（ａ）、（ｂ）はスイッチタイミングφ１、φ２を示す。（ｃ）は、基準電圧生成部からの各判定電圧の出力タイミング、（ｄ）は、量子化器の判定タイミング、（ｅ）は、積分器からの積分電圧の出力タイミング、（ｆ）は、量子化器の動作タイミングを示す。
【００５７】
基準電圧生成部では、スイッチタイミングφ１で電荷を蓄積し（ａ）、スイッチタイミングφ２で蓄積した電荷を判定電圧に変換し量子化器に出力する（ｃ）。
【００５８】
また、量子化器では、各判定電圧がＯＦＦする際に、積分器出力と、判定電圧との比較を行い、出力信号を生成する（ｄ）。この場合、積分器は連続時間で動作する積分器を使用してもよいが、量子化器の判定タイミングのみで積分器出力が出力されればよいため、スイッチタイミングφ２のみで積分器を動作させる離散時間で動作する積分器を使用することができる。その結果、一般に連続時間で動作させる積分器より離散時間で動作させる積分器の方が消費電流が少ないため、デルタシグマＡＤＣ積分器の消費電力を低減することができる。
【００５９】
また、上記実施の形態では、量子化器をラッチコンパレータの構成としてもよい。すなわち、図６に示したように、量子化器の判定タイミングは、スイッチタイミングφ２がＯＦＦするタイミングでよいため、量子化器はスイッチタイミングφ２でのみ動作し（ｆ）、スイッチタイミングφ１でＯＦＦするラッチコンパレータを使用することが可能であり、消費電流を低減することができる。
【００６０】
また、基準電圧生成部が各判定電圧を出力している時間に同期して量子化器を動作させることができるため、基準電圧が入力されていない時に判定を行うような比較エラーを防止することができる。
【００６１】
また、上記実施の形態１〜３では、スイッチトキャパシタブロックが、ダミースイッチを有する構成にしてもよい。図７は、ｎＭＯＳスイッチ２０の出力にｎＭＯＳ構成のダミースイッチ２１を追加した一例である。ダミースイッチ２１は、ｎＭＯＳスイッチ２０のゲート面積の半分のゲート面積を有するｎＭＯＳからなり、ｎＭＯＳスイッチ２０の出力にドレーン、ソース端子が両方とも接続され、ｎＭＯＳスイッチ２０と同様にタイミングφ１でＯＮする。
【００６２】
図７において、ｎＭＯＳスイッチ２０はタイミングφ１でＯＦＦする際に、各端子間に充電されていた電荷Δｑを各ドレーン、ソース端子に出力する。ダミースイッチ２１がない場合はこの電荷Δｑがキャパシタ２２に充電されて、キャパシタ２２の電荷量に誤差が生じることとなる。この誤差は一般にチャネルチャージインジェクションと呼ばれている。
【００６３】
一方、ｎＭＯＳスイッチ２０がＯＦＦするタイミングφ１と同時にダミースイッチ２１がＯＮする場合、ｎＭＯＳスイッチ２０の吸収、放出する電荷量はゲート面積に比例するため、ダミースイッチ２１では、ソース、ドレーンの各端子からΔｑ／２の電荷量をそれぞれ吸収することとなる。
【００６４】
すなわち、ｎＭＯＳスイッチ２０で出力された電荷Δｑはダミースイッチ２１であるｎＭＯＳで吸収され、キャパシタ２２には電荷の充電が行われないため、キャパシタ２２の電荷量が変動する誤差を改善することができる。したがって、基準電圧生成時の誤差を低減することができる。
【００６５】
また、上記実施の形態１〜３では、スイッチトキャパシタブロックを構成するスイッチをＣＭＯＳの構成としてもよい。図８は、ｎＭＯＳスイッチ２０とｐＭＯＳスイッチ２３０によりＣＭＯＳの構造とした場合の一例である。図８において、ｎＭＯＳスイッチ２０はタイミングφ１でＯＦＦする際に、各端子間に充電されていた電荷Δｑを各ドレーン、ソース端子に出力する。一方ｐＭＯＳスイッチ２３はｎＭＯＳスイッチ２０と反対の電圧の制御信号がかかっているため、ｎＭＯＳスイッチ２０と極性が反対であるｐＭＯＳスイッチ２３は、ｎＭＯＳスイッチ２０がＯＦＦするのと同時にＯＦＦし、各端子間に充電されていたホールΔｐを各ドレーン、ソース端子に出力する。
【００６６】
ここで、ｎＭＯＳ、ｐＭＯＳそれぞれから放出される電荷とホールは極性が逆のため、それぞれの電荷量がつりあう（Δｑ＝Δｐ）ように各ＭＯＳのゲート面積を調整することにより、出力端子に接続されるキャパシタ２２には電荷の充電が行われないため、キャパシタ２２の電荷量が変動する誤差を改善することができる。それにより、基準電圧生成時の誤差を低減することができる。
【００６７】
また、一般にＣＭＯＳスイッチでは、ｎＭＯＳまたは、ｐＭＯＳのみでスイッチを構成した場合と比較し、スイッチ動作時の抵抗値を下げることができるため、スイッチ出力の寄生容量とスイッチの抵抗成分で構成される１次ＲＣフィルタによる時間遅延を改善することができる。
【００６８】
また、上記実施の形態１〜３では、スイッチトキャパシタブロックを構成するキャパシタを、配線と絶縁体で構成されるキャパシタで構成することが好ましい。一般に配線と絶縁体で構成されるキャパシタとしては、ＭＩＭキャパシタ、ＭＯＭキャパシタなどがあるが、これらのキャパシタでは、容量値ばらつきが通常のキャパシタより小さくできるため、基準電圧生成時の誤差を低減することができる。
【００６９】
また、上記実施の形態１〜３では、基準電圧生成部５、９を量子化器３の基準電圧生成のみに使用した場合を示したが、ディジタル・アナログ変換器４の基準電圧として使用することも可能である。それにより、ディジタル・アナログ変換器４の出力電圧においても、同様にばらつき誤差の少ない基準電圧を用い出力電圧を生成することができるため、変換精度（直線性）の劣化を低減することができる。
【産業上の利用可能性】
【００７０】
本発明のＡＤ変換器およびデルタシグマＡＤ変換器は、無線分野やオーディオ分野などで用いられるＡＤ変換器として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１のデルタシグマＡＤ変換器の構成を示すブロック図
【図２】同デルタシグマＡＤ変換器に用いられるスイッチトキャパシタの構成例を示す回路図
【図３】本発明の実施の形態２のデルタシグマＡＤ変換器の構成を示すブロック図
【図４】本発明の実施の形態３のデルタシグマＡＤ変換器の構成を示すブロック図
【図５】同デルタシグマＡＤ変換器に用いられるスイッチトキャパシタの構成例を示す回路図
【図６】制御信号例を示すタイミングチャート
【図７】ダミースイッチ構成としたスイッチ例
【図８】ＣＭＯＳ構成としたスイッチ例
【図９】従来例１のデルタシグマＡＤ変換器の構成を示すブロック図
【図１０】従来の基準電圧構成例
【図１１】従来の基準電圧例
【図１２】従来の判定値ばらつき補正例
【符号の説明】
【００７２】
１  減算器
２  積分器
３  量子化器
４  ディジタル・アナログ変換器
５、９、１４、３７  基準電圧生成部
６  基準電圧
７、７ａ  第１スイッチトキャパシタブロック
８、８ａ  第２スイッチトキャパシタブロック
１０，１１、１５、１６  スイッチ回路
１２、１７  スイッチ制御部
１３  バッファ
２０  ｎＭＯＳスイッチ
２１  ダミースイッチ
２２  キャパシタ
２３  ｐＭＯＳ
３０  ｎ次の積分器
３１、４３ａ、４３ｂ  量子化器
３２、４４ａ、４４ｂ  ディジタル・アナログ変換器
３３［０］〜３３［ｎ］、４２ａ、４２ｂ  積分器
３４［０］〜３４［ｎ］、４１ａ、４１ｂ  減算器
３５［０］〜３５［ｎ］  入力回路
３６［０］〜３６［ｎ］  フィードバック回路
４０ａ、４０ｂ  デルタシグマＡＤ変換器
Ｓａ、Ｓｂ、Ｓｃ、Ｓｃ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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