(57)【要約】【課題】論理回路に動作電圧を供給するスイッチのショート不良を容易に検出することが可能な半導体集積回路、および、半導体集積回路検査方法を提供する。【解決手段】論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。【選択図】図1
2008311414.tif 000002
【特許請求の範囲】
【請求項１】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断するスイッチと、該スイッチに制御信号を供給するスイッチ制御回路と、前記NMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給回路とを有し、
前記スイッチ制御回路から前記スイッチをON状態にする制御信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記基板バイアス電圧供給回路から、前記NMOSFETが正の第1のNMOS閾値電圧を持ち前記PMOSFETが負の第1のPMOS閾値電圧を持つように第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する動作モードと、
前記スイッチ制御回路から前記スイッチをOFF状態にする制御信号を供給するとともに、前記基板バイアス電圧供給回路から、前記NMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ち前記PMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給する試験モードとを有することを特徴とする半導体集積回路。
【請求項２】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断するスイッチと、該スイッチに制御信号を供給するスイッチ制御手段と、前記NMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給手段とを有し、
動作モードにおいて、前記スイッチ制御手段から前記スイッチをON状態とする制御信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記基板バイアス電圧供給手段から、前記NMOSFETが正の第1のNMOS閾値電圧を持ち前記PMOSFETが負の第1のPMOS閾値電圧を持つように第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する半導体集積回路を、
試験モードにおいて、前記スイッチ制御手段から前記スイッチをOFF状態とする制御信号を供給するとともに、前記基板バイアス電圧供給手段から、前記NMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ち前記PMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給し、前記高電位電源もしくは低電位電源に流れる電流を測定することを特徴とする半導体集積回路の試験方法。
【請求項３】
前記基板バイアス電圧供給手段が、前記半導体集積回路の外部から前記NMOS基板バイアス電圧およびPMOS基板バイアス電圧の供給を受けるパッド、もしくは、前記NMOS基板バイアス電圧およびPMOS基板バイアス電圧を生成する基板バイアス電圧生成回路を備えることを特徴とする請求項2記載の半導体集積回路の試験方法。
【請求項４】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
前記複数の組のそれぞれのNMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給手段と、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第2のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号とを供給するスイッチ制御手段とを有し、
前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給し、前記基板バイアス電圧供給手段から、前記複数の組みのそれぞれのNMOSFETが正の第1のNMOS閾値電圧を持ちPMOSFETが負の第1のPMOS閾値電圧を持つように第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する動作モードと、
前記スイッチ制御回路から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給し、前記基板バイアス電圧供給手段から、前記NMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ち前記PMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給する試験モードとを有することを特徴とする半導体集積回路。
【請求項５】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
前記複数の組のそれぞれのNMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給手段と、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第2のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号を供給するスイッチ制御手段とを有し、
動作モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給し、前記基板バイアス電圧供給手段から、前記複数の組みのそれぞれのNMOSFETが正の第1のNMOS閾値電圧を持ちPMOSFETが負の第1のPMOS閾値電圧を持つように、第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する半導体集積回路を、
試験モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給し、前記基板バイアス電圧供給手段から、前記複数の組みのそれぞれのNMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ちPMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように、第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給し、前記高電位電源もしくは前記低電位電源に流れる電流を測定することを特徴とする半導体集積回路の試験方法。
【請求項６】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第２のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号を供給するスイッチ制御手段とを有し、
前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給する動作モードと、
前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給する試験モードとを有することを特徴とする半導体集積回路。
【請求項７】
前記スイッチ制御手段が、前記試験モードにおいて、前記第1の制御信号として前記それぞれの第1のスイッチを連続的にOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチを間欠的にON状態とする信号を供給する、制御信号生成回路を備えることを特徴とする請求項6記載の半導体集積回路。
【請求項８】
NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第2のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号を供給するスイッチ制御手段とを有し、
動作モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給する半導体集積回路を、
試験モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給し、前記高電位電源もしくは前記低電位電源に流れる電流を測定することを特徴とする半導体集積回路の試験方法。
【請求項９】
前記試験モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記それぞれの第1のスイッチを連続的にOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチを間欠的にON状態とする信号を供給し、該第2のスイッチがON状態であるときとOFF状態であるときとの前記高電位電源もしくは前記低電位電源に流れる電流の変化を測定することを特徴とする請求項8記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンバイ時に動作電圧の供給を遮断するスイッチを設けることによって消費電力を低減した論理回路を含む半導体集積回路、およびその試験方法に関する。特に、スイッチのショート不良を検出するための試験を容易に行うことが可能な半導体集積回路、およびその試験方法に関する。
【背景技術】
【０００２】
従来、CMOS論理回路は、静止状態において電流が流れず、低消費電力であると考えられていた。しかし、構成するMOSFETの微細化と、それに伴う電源電圧の低下、およびMOSFETの閾値電圧の低下が進むにつれてOFF時のリーク電流が無視できなくなり、静止状態における消費電力の増大が問題になってきた。すなわち、高電位動作電圧、および、低電位動作電圧を常時供給した場合、静止時においても、論理回路を構成するトランジスタのサブスレッシュホルドリーク電流が流れ、消費電力が大きくなる。
【０００３】
この問題を解決する方法として、パワーゲーティング技術が検討されている。これは、高電位動作電圧と低電位動作電圧との少なくとも一方を、高電位電源線および低電位電源線から直接供給するのではなく、スイッチを介して供給する技術である。そして、スリープモード時にはこのスイッチをOFFし、論理回路への動作電圧の供給を遮断することにより、消費電力を低減する。
【０００４】
しかし、パワーゲーティング技術を適用した半導体集積回路においては、製品出荷前に行う必要がある各種の試験において困難性が増大する問題がある。
【０００５】
例えば、下記特許文献1には、静止状態での電源電流を測定することによって不良を検出するIDDQ試験が適用できないという課題が指摘されている。すなわち、論理回路を構成するトランジスタのサブスレッシュホルド電流の増大のために、動作電圧を供給するスイッチをON状態にしたときに流れる電源電流が静止状態においても極めて大きくなり、不良の検出ができない。これに対して、特許文献1では、論理回路を構成するトランジスタの基板バイアス電圧を制御することによってIDDQ試験を可能とする方法が提案されている。
【０００６】
図3には、特許文献1に記載された従来の半導体集積回路100の回路図を示す。半導体集積回路100において、PMOSFET131〜133およびNMOSFET141〜143によって構成される論理ゲート105に、スイッチ111、121を介して動作電圧が供給されている。そして、論理ゲート105を構成するPMOSFET131〜133およびNMOSFET141〜143の基板バイアス電圧が、電圧発生回路201から供給されている。
【０００７】
図3に示す従来の半導体集積回路100において、量産出荷試験のIDDQ試験の時に、基板バイアス電圧として、論理ゲート回路105を構成する各MOSFETのしきい値電圧(厳密には、閾値電圧の絶対値)を高くするような電圧を印加する。これによって、論理ゲート回路105を構成する各MOSFETのサブスレッシュホルドリーク電流を抑制し、IDDQ試験を可能にする。
【特許文献１】特許公開2001-196545号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献1の技術によって、パワーゲーティング技術を適用した半導体集積回路においてもIDDQ試験が可能になるとしても、それ以外の試験、例えば、スイッチとして使用するトランジスタのショート不良検出のための試験が困難であるという問題が残る。
【０００９】
例えば、図3の回路において、スイッチ111および121を構成するMOSFETがいずれもショート状態であったとする。この場合、スリープモードとするために、スイッチ111および121を構成するMOSFETのゲートに、これらのMOSFETをOFF状態とするゲート電圧を印加したとしても、スイッチ111および121はON状態のままである。しかし、スイッチ111および121がON状態であっても、高電位電源と低電位電源との間に流れる電源電流は論理回路105を流れる電流で制限される。現実の半導体集積回路には、図3に示すようなパワーゲーティング技術を適用した回路が多数設けられる。これら複数の回路の内の1個においてスイッチ111および121を構成するMOSFETがショート状態であったとしても、この半導体集積回路全体の電源電流は有意には増大しない。従って、半導体集積回路の電源電流を測定してもスイッチ111および121を構成するMOSFETのショート不良を検出することができない。
【００１０】
本発明は、上記の課題を解決し、動作電圧を供給するスイッチのショート不良を検出する試験を容易に実施することが可能な半導体集積回路、および、半導体集積回路の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の第1の半導体集積回路は、NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断するスイッチと、該スイッチに制御信号を供給するスイッチ制御回路と、前記NMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給回路とを有し、
前記スイッチ制御回路から前記スイッチをON状態にする制御信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記基板バイアス電圧供給回路から、前記NMOSFETが正の第1のNMOS閾値電圧を持ち前記PMOSFETが負の第1のPMOS閾値電圧を持つように第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する動作モードと、
前記スイッチ制御回路から前記スイッチをOFF状態にする制御信号を供給するとともに、前記基板バイアス電圧供給回路から、前記NMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ち前記PMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給する試験モードとを有することを特徴とする。
【００１２】
上記の課題を解決するため、本発明の第1の半導体集積回路の試験方法は、NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断するスイッチと、該スイッチに制御信号を供給するスイッチ制御手段と、前記NMOSFETおよびPMOSFETにNMOS基板バイアス電圧およびPMOS基板バイアス電圧を供給する基板バイアス電圧供給手段とを有し、
動作モードにおいて、前記スイッチ制御手段から前記スイッチをON状態とする制御信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記基板バイアス電圧供給手段から、前記NMOSFETが正の第1のNMOS閾値電圧を持ち前記PMOSFETが負の第1のPMOS閾値電圧を持つように第1のNMOS基板バイアス電圧および第1のPMOS基板バイアス電圧を供給する半導体集積回路を、
試験モードにおいて、前記スイッチ制御手段から前記スイッチをOFF状態とする制御信号を供給するとともに、前記基板バイアス電圧供給手段から、前記NMOSFETが前記第1のNMOS閾値電圧よりも低い第2のNMOS閾値電圧を持ち前記PMOSFETが前記第1のPMOS閾値電圧よりも高い第2のPMOS閾値電圧を持つように第2のNMOS基板バイアス電圧および第2のPMOS基板バイアス電圧を供給し、前記高電位電源もしくは低電位電源に流れる電流を測定することを特徴とする。
【００１３】
ここで、前記基板バイアス電圧供給手段が、前記半導体集積回路の外部から前記NMOS基板バイアス電圧およびPMOS基板バイアス電圧の供給を受けるパッド、もしくは、前記NMOS基板バイアス電圧およびPMOS基板バイアス電圧を生成する基板バイアス電圧生成回路を備えることが好ましい。
【００１４】
上記の課題を解決するため、本発明の第2の半導体集積回路は、NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第２のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号を供給するスイッチ制御手段とを有し、
前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給する動作モードと、
前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給する試験モードとを有することを特徴とする。
【００１５】
ここで、前記スイッチ制御手段が、前記試験モードにおいて、前記第1の制御信号として前記それぞれの第1のスイッチを連続的にOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチを間欠的にON状態とする信号を供給する、制御信号生成回路を備えることが好ましい。
【００１６】
上記の課題を解決するため、本発明の第2の半導体集積回路の試験方法は、NMOSFETおよびPMOSFETによって構成され、高電位電源から高電位動作電圧の供給を受けるとともに低電位電源から低電位動作電圧の供給を受けて動作する論理回路と、OFF状態において前記高電位動作電圧と低電位動作電圧とのいずれか一方の供給を遮断する第1のスイッチとの組を複数有するとともに、
ON状態において前記複数の組のそれぞれの論理回路と第1のスイッチとの間のノードを相互に接続するとともに、OFF状態において前記ノード相互間の接続を切断する第2のスイッチと、
前記複数の組みのそれぞれの第1のスイッチに第1の制御信号を供給するとともに、前記第2のスイッチに第2の制御信号を供給するスイッチ制御手段とを有し、
動作モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをON状態とする信号を供給して前記高電位動作電圧および低電位動作電圧を前記論理回路に供給するとともに、前記第2の制御信号として前記第2のスイッチをOFF状態とする信号を供給する半導体集積回路を、
試験モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記複数の組のそれぞれの第1のスイッチをOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチをON状態とする信号を供給し、前記高電位電源もしくは前記低電位電源に流れる電流を測定することを特徴とする。
【００１７】
ここで、前記試験モードにおいて、前記スイッチ制御手段から、前記第1の制御信号として前記それぞれの第1のスイッチを連続的にOFF状態とする信号を供給するとともに、前記第2の制御信号として前記第2のスイッチを間欠的にON状態とする信号を供給し、該第2のスイッチがON状態であるときとOFF状態であるときとの前記高電位電源もしくは前記低電位電源に流れる電流の変化を測定することが好ましい。
【発明の効果】
【００１８】
本発明の半導体集積回路および半導体集積回路の試験方法では、電源電流の測定によって、スイッチのショート不良を容易に検出することができる。
【発明を実施するための最良の形態】
【００１９】
まず、本発明の第1の実施形態の半導体集積回路について説明する。図1は、本発明の半導体集積回路の第1の実施形態の一例を示す回路図である。
【００２０】
図1の半導体集積回路10は、論理回路20とスイッチ15との組みを、複数備える。すなわち、複数の論理回路20＿1〜20＿m〜20＿nのそれぞれに対応してスイッチ15＿1〜15＿m〜15＿nが設けられている。半導体集積回路10は、また、モード制御回路30を備える。
【００２１】
論理回路20(20＿1〜20＿n)のそれぞれは、複数のPMOSFETとNMOSFETとからなるCMOS論理回路である。図1では、論理回路20＿mについてのみ、その構成が模式的に示されている。すなわち、図1に示された論理回路20＿mは、入力端子IN1、IN2と出力端子OUTを有し、PMOSFET21、22と、NMOSFET25、26とからなるNAND回路と、PMOSFET23とNMOSFET27とからなるインバータとが組み合わされた、AND回路の構成を有している。現実には、より多くの個数のPMOSFETおよびNMOSFETからなる、さまざまな構成および機能を有する回路を、論理回路20＿1〜20＿nのそれぞれとして利用することが可能である。
【００２２】
図1では省略されているが、現実には、論理回路20＿1〜20＿nが互いに接続されることによって、半導体集積回路10として必要な機能を実現する回路が構成される。例えば、複数の論理回路20＿1〜20＿nを、図示しない、クロック信号が供給された複数のフリップフロップを介して互いに接続し、クロック信号に同期して動作する同期論理回路を構成することができる。このような同期論理回路では、前段の論理回路の出力をフリップフロップがクロック信号のタイミングで保持し、入力信号として次段の論理回路に供給する。
【００２３】
スイッチ15(15＿1〜15＿n)は、それぞれ、NMOSFET16からなる。論理回路20には、パッド13から供給される高電位電源電圧VDDが、そのまま、高電位動作電圧VDDiとして供給されるとともに、パッド14から供給される低電位電源電圧VSSが、スイッチ15を介して、低電位動作電圧VSSiとして供給される。従って、スイッチ15がOFF状態であるときには、低電位動作電圧VSSiの供給が遮断される。
【００２４】
モード制御回路30には、モード制御信号MODが入力され、モード制御信号MODの値に応じて半導体集積回路10のモードを設定する。図1に示された例では、モード制御回路30は、論理回路20を構成するPMOSFET21、22、23に、PMOS基板バイアス電圧VBPを供給するとともに、論理回路20を構成するNMOSFET25、26、27およびスイッチ15を構成するNMOSFET16に、NMOS基板バイアス電圧VBNを供給する。モード制御回路30は、また、スイッチ15を構成するNMOSFET16のゲートに制御信号(スリープ信号SLP)を供給する。すなわち、図1に示された半導体集積回路10では、モード制御回路30は、論理回路20を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給回路として機能するとともに、スイッチ15に制御信号を供給する制御回路(スリープ制御回路)としても機能する。
【００２５】
次に、図1に示された本発明の第1の実施形態の半導体集積回路10における、それぞれのモードでのモード制御回路30による制御について説明するとともに、本発明の第1の実施形態の試験方法を説明する。
【００２６】
まず、モード制御信号MODが動作モードを示す値であった場合、PMOS基板バイアス電圧およびNMOS基板バイアス電圧として、それぞれ、例えば、高電位電源電圧VDDおよび低電位電源電圧VSSを供給することができる。これによって、論理回路20を構成するPMOSFET21、22、23およびNMOSFET25、26、27に、論理回路として動作するために適した閾値電圧を持たせる。例えば、90nmノードの半導体集積回路において、PMOSFET21、22、23の閾値電圧(PMOS閾値電圧)を約−0.3Vとし、NMOSFET25、26、27の閾値電圧(NMOS閾値電圧)を約0.3Vとすることができる。また、スリープ制御信号SLPとしては、例えば、高電位電源電圧VDDを供給し、スイッチ15を構成するNMOSFET16をON状態にする。
【００２７】
これにより、論理回路20は、高電位動作電圧VDDiおよび低電位動作電圧VSSiが供給され、かつ、PMOSFET21、22、23およびNMOSFET25、26、27が論理回路としての動作に適した閾値電圧を持つ、動作モードとなる。動作モードでは、論理回路20によって、集積回路10の動作のために必要な論理演算処理が行われる。
【００２８】
次に、モード制御信号MODがスリープモードを示す値であった場合、スリープモード制御信号SLPとして、例えば、低電位電源電圧VSSを供給し、スイッチ15をOFF状態とする。これにより、論理回路20は、低電位動作電圧VSSiの供給が遮断され、スリープモードになる。PMOS基板バイアス電圧およびNMOS基板バイアス電圧としては、例えば、動作モード時と同一の電圧を供給する。
【００２９】
さらに、モード制御信号MODが試験モードを示す値であった場合、モード制御回路30は、動作モード時に比較して、NMOS閾値電圧が低く、PMOS閾値電圧が高くなるように、第2のPMOS基板バイアス電圧VBPおよび第2のNMOS基板バイアス電圧VBNを供給する。具体的には、例えば、NMOS基板バイアス電圧VBNをVSS+1Vとし、PMOS基板バイアス電圧VBPをVDD−1Vとする。これによって、NMOS閾値電圧を、動作モード時の第1のNMOS閾値電圧に比較して低い、例えば約0.1Vの、第2のNMOS閾値電圧とする。また、PMOS閾値電圧を、動作モード時の第1のPMOS閾値電圧に比較して高い、例えば約−0.1Vの、第2のPMOS閾値電圧とする。スリープ制御信号SLPは、例えば、スリープモード時と同一にする。
【００３０】
そして、この状態で、高電位電源電圧VDDもしくは低電位電源電圧VSSに流れる電流を測定する。具体的には、例えば、図示しないテスタを半導体集積回路10に接続し、テスタが備える電源から高電位電源電圧VDDおよび低電位電源電圧VSSを供給するとともに、同じくテスタが備える信号源から、試験モードを示すモード制御信号MODを供給する。そして、論理回路20を静止状態として、電源に流れる電流(電源電流)を測定する。電源電流の測定は、高電位電源電圧側で行うことも、低電位電源電圧側で行うことも可能である。論理回路20を静止状態にするためには、前述のように、フリップフロップと組み合わせて同期論理回路を構成している場合であれば、フリップフロップへのクロック信号の供給を停止する。これにより、半導体集積回路10内に設けられた複数の論理回路20への入力信号の論理を固定する。
【００３１】
前述のように、試験モードにおいては、論理回路20を構成するNMOSFETが、動作モード時に比較して低い第2のNMOS閾値電圧を有し、PMOSFETが、動作モード時に比較して高い第2のPMOS閾値電圧を有する。従って、スイッチ15を構成するNMOSFET16がショート状態であった場合、静止状態において大きな電源電流が流れる。具体的には、例えば、前記のように、第1のNMOS閾値電圧に比較して第2のNMOS閾値電圧を約0.2V低くし、第1のPMOS閾値電圧に比較して第2のPMOS閾値電圧を約0.2V高くすることにより、スイッチ15がショート状態であった場合に静止状態で流れる電流を、1000倍、もしくはそれ以上に大きくすることができる。従って、論理回路20とスイッチ15との組が多数設けられた半導体集積回路においても、電源電流(高電位電源電圧VDDもしくは低電位動作電圧VSSに流れる電流)を測定することにより、1つ、もしくはきわめて少数のスイッチ15のみがショート状態である不良を容易に検出することができる。
【００３２】
また、半導体集積回路を構成する論理回路20とスイッチ15との組を、複数のグループに分け、これらのグループの中の1つのみを試験状態とし、他をスリープ状態に維持して、試験を行うことも可能である。これによって、不良が存在するグループの特定が可能である。
【００３３】
図1に示した例では、スイッチ15を構成するNMOSFET16にも、論理回路20を構成するNMOSFET25、26、27と同一の基板電圧VBNが供給されている。このため、試験モード時には、スイッチ15を構成するNMOSFET16の閾値電圧も、動作モード時に比較して低くなる。従って、スイッチ15を構成するNMOSFET16の閾値電圧は、試験モード時においても論理回路20への低電位動作電圧VSSiの供給を遮断することができるように、適切に設定する。
【００３４】
スイッチ15を構成するNMOSFET16には、論理回路20を構成するNMOSFET25、26、27の基板バイアス電圧VBNとは異なる基板バイアス電位を供給して、試験モードにおいても閾値電圧が低くならないようにすることも可能である。単純には、スイッチ15を構成するNMOSFET16の基板は、例えば、低電位電源電圧VSSに接続し、いずれのモードにおいても一定の基板バイアス電圧を供給することが可能である。
【００３５】
スイッチ15を構成するNMOSFET16に、論理回路20を構成するNMOSFETと共通の基板バイアス電圧VBNを供給した場合にも、試験モード時における論理回路20への低電位動作電圧VSSi供給の遮断を確実に行うために、NMOSFET16のゲートに供給するスリープ制御信号SLPを低電位電源電圧VSSよりも低い電圧にすることも可能である。例えば、試験モード時におけるスリープ制御信号SLPを、低電位電源電圧VSS−0.3〜0.5V程度にすることが可能である。この場合、スリープモード時におけるスリープ制御信号SLPも低電位電源電圧VSSより低くして、スリープ時における消費電流をさらに低減することも可能である。
【００３６】
また、スイッチ15を構成するNMOSFET16に、論理回路20を構成するNMOSFETの基板バイアス電圧VBNとは異なる基板バイアス電圧を供給する場合であっても、試験モード時に、低電位電源電圧VSSよりも電圧の低いスリープ制御信号SLPを供給することも可能である。
【００３７】
このように、試験モード時において、スイッチ15を構成するNMOSFET16の閾値電圧の低下を防ぎ、もしくは／さらに、試験モード時においてNMOSFET16のゲートに供給するスリープ制御信号SLPの電圧を低電位電源電圧VSSよりも低くすることにより、スイッチ15が正常である場合に試験モード時に流れる電源電流をさらに小さくすることができる。これによって、試験モード時において、スイッチ15がショート状態である場合に流れる電源電流とスイッチ15が正常である場合に流れる電源電流との差を大きくすることができ、スイッチ15のショート不良の検出をさらに容易にすることができる。
【００３８】
図1に示した例においては、論理回路20への低電位動作電圧VSSiの供給をスイッチ15を介して行い、高電位動作電圧VDDiは、高電位電源電圧VDDから直接供給している。逆に、高電位動作電圧VDDiの供給をスイッチを介して行い、低電位動作電圧VSSiは、低電位電源電圧VSSから直接供給することも可能である。
【００３９】
また、高電位動作電圧VDDiと低電位動作電圧VSSiとのそれぞれの供給をスイッチを介して行うことも可能である。この場合、例えば、低電位動作電圧VSSiを供給するスイッチ15のショート不良を検出するためには、高電位動作電圧VDDiを供給するスイッチをON状態にし、論理回路20に高電位動作電圧VDDiを供給した上で試験を行う。そして、さらに、論理回路20に低電位動作電圧VSSiを供給した状態で同様の試験を行うことにより、高電位動作電圧VDDiを供給するスイッチのショート不良の検出を行うことが好ましい。
【００４０】
もしくは、論理回路20を構成するPMOSFETおよびNMOSFETに第2のPMOS基板バイアス電圧VBPおよび第2のNMOS基板バイアス電圧VBNを供給するとともに、低電位動作電圧VSSiを供給するスイッチおよび高電位動作電圧VDDiを供給するスイッチの両方に、これらのスイッチをOFF状態とするための制御信号を供給して試験を行うことも可能である。
【００４１】
この場合、論理回路20を構成するPMOSFETおよびNMOSFETに第2のPMOS基板バイアス電圧VBPおよび第2のNMOS基板バイアス電圧VBNを供給しても、同一の論理回路20に高電位動作電圧VDDiを供給するスイッチと低電位動作電圧VSSiを供給するスイッチとの両方がショート状態に無ければ、大きな電源電流は流れない。すなわち、ある論理回路20に高電位動作電圧VDDiを供給するスイッチと低電位動作電圧VSSiを供給するスイッチとのいずれか一方のみがショート状態であっても、正常な方のスイッチによって、その論理回路20への高電位動作電圧VDDiと低電位動作電圧VSSiの一方の供給が遮断されるため、大きな電源電流は流れない。従って、いずれか一方のスイッチのみがショート状態であっても、電源電流の測定によって検出することはできない。
【００４２】
しかし、半導体集積回路10内に複数設けられた論理回路とスイッチとの組みの内の、1つもしくは複数において、このように、いずれか一方のスイッチのみがショート状態であっても、致命的な不良にはならない。従って、このような半導体集積回路10を良品と見なすことも可能であり、その検出のための試験を行うことは必須ではない。
【００４３】
モード制御回路30は、例えば、図1に示されたように、高電位電源電圧VDDと低電位電源電圧VSSの供給を受けて動作するものとして構成することが可能である。すなわち、基板バイアス電圧VBP、VBN、および、スリープ制御信号SLPとして、VDD、VSS、および、VDDとVSSとの間の抵抗分割によって生成した電圧のいずれかを、モード制御信号MODに応じて出力する回路として構成することができる。モード制御回路30に供給するモード制御信号MODは、半導体集積回路10の外部から、パッドを介して供給することも、半導体集積回路10内に設けた他の制御回路から供給することも可能である。
【００４４】
また、本発明の第1の実施形態の半導体集積回路の試験方法は、モード制御回路30を備えない半導体集積回路においても実施することが可能である。すなわち、少なくとも基板バイアス電圧供給回路については、半導体集積回路内に設けることは必須ではなく、例えば、パッドを介して半導体集積回路の外部から基板バイアス電圧を供給することも可能である。スリープ制御回路についても同様である。しかし、従来から、パワーゲーティング技術を適用した半導体集積回路では、動作モードとスリープモードとの切替のためにスリープ制御回路が設けられることが一般的である。従って、試験モード時におけるスリープ信号供給のためにも、半導体集積回路内に設けたスリープ制御回路を利用することが可能である。
【００４５】
より具体的には、高電位電源電圧VDD、低電位電源電圧VSS、PMOS基板バイアス電圧VBP、および、NMOS基板バイアス電圧VBNのそれぞれを供給するためのパッドを設けておき、半導体集積回路製造工程終了後のプローブテストにおいては、それぞれのパッドから、高電位電源電圧VDD、低電位電源電圧VSS、PMOS基板バイアス電圧VBP、および、NMOS基板バイアス電圧VBNを供給して、試験を行うことができる。そして、プローブテスト後のパッケージ工程において、高電位電源電圧VDD供給のためのパッドとPMOS基板バイアス電圧供給のためのパッドとの両方に、高電位電源電圧VDD供給のための接続を行うとともに、低電位電源電圧VSS供給のためのパッドとNMOS基板バイアス電圧VBN供給のためのパッドとの両方に、低電位電源電圧VSS供給のための接続を行うことが好ましい。これにより、パッケージされて出荷された半導体集積回路を使用するときに、PMOSFET基板バイアス電圧VBPおよびNMOSFET基板バイアス電圧VBNを外部から供給する必要は無い。
【００４６】
以上説明した例においては、試験モード時に、PMOSFET21、22、23の閾値電圧を、負の範囲で、動作モード時に比較して高くし、NMOSFET25、26、27の閾値電圧を、正の範囲で、動作モード時に比較して低く制御した。しかし、試験モード時に、PMOSFET21、22、23の閾値電圧を、0V程度、もしくは、正になるように制御することも可能であり、NMOSFET25、26、27の閾値電圧を、0V程度、もしくは、負になるように制御することも可能である。
【００４７】
次に、本発明の第2の実施形態の半導体集積回路について説明する。図2は、本発明の半導体集積回路の第2の実施形態の一例を示す回路図である。
【００４８】
図2の半導体集積回路12は、図1に示した本発明の第1の実施形態の半導体集積回路10と同様に、論理回路20とスイッチ15との組みを、複数備える。これらの論理回路20(20＿1〜20＿n)およびスイッチ15(15＿1〜15＿n)については、第1の実施形態と同様であるので、詳しい説明は省略する。ただし、半導体集積回路12においては、図1に示す第1の実施形態の半導体集積回路10とは異なり、論理回路20およびスイッチ15を構成するそれぞれのMOSFETの基板バイアス電圧を制御することは必ずしも必須ではない。例えば、PMOSFETの基板は高電位電源電圧VDDに固定し、NMOSFETの基板は低電位電源電圧VSSに固定した構成にすることも可能である。従って、図2では、論理回路およびスイッチを構成するMOSFETの基板の接続の表示を省略した。
【００４９】
図2の半導体集積回路12は、これらの論理回路20とスイッチ15との組みに加えて、それぞれの組みの論理回路20(20＿1〜20＿n)とスイッチ15(15＿1〜15＿n)との間のノードN(N1〜Nn)を相互に接続する第2のスイッチ(以下、「相互接続スイッチ」と呼ぶ)１17(17＿1〜17＿m-1，17＿m〜17＿n＿1)を備えている。これらの相互接続スイッチ17がON状態であるとき、それぞれの組みの論理回路20とスイッチ15との間のノードNは相互に接続される。一方、OFF状態であるときには、これらのノードN相互間の接続が切断される。相互接続スイッチ17は、例えば、図2おいてスイッチ17＿mについて例示されたように、NMOSFET18を利用して構成することができる。
【００５０】
図2の半導体集積回路12は、モード制御回路32を備える。モード制御回路32は、図1に示した半導体集積回路10が備えるモード制御回路30と同様に、モード制御信号MODが入力され、モード制御信号MODの値に応じて半導体集積回路10のモードを設定する。しかし、その具体的な動作は、図1に示した半導体集積回路10のモード制御回路30の動作とは異なる。すなわち、図2に示す半導体集積回路12のモード制御回路32は、スイッチ15にスリープ制御信号SLPを供給するとともに、相互接続スイッチ17に試験信号TESTを供給し、スイッチ15および相互接続スイッチ17の状態を制御する。
【００５１】
次に、図2に示す本発明の第2の実施形態の半導体集積回路12における、それぞれのモードでのモード制御回路32による制御について説明するとともに、本発明の第2の実施形態の半導体集積回路の試験方法について説明する。
【００５２】
まず、モード制御信号MODが動作モードを示す値であった場合、モード制御回路32は、スリープ制御電圧SLPとして、例えば、高電位電源電圧VDDを供給する。これにより、スイッチ15をON状態として、論理回路20に低電位動作電圧VSSiを供給する。試験信号TESTとしては、図2に例示されたように、相互接続スイッチ17をNMOSFET18で構成した場合には、低電位電源電圧VSSを供給する。これにより、論理回路20は、高電位動作電圧VDDiおよび低電位動作電圧VSSiが供給され、かつ、論理回路20とスイッチ15との間のノードN相互間の接続が切断され、動作モードとなる。動作モードでは、論理回路20によって、集積回路10の動作のために必要な論理演算処理が行われる。
【００５３】
次に、モード制御信号MODがスリープモードを示す値であった場合、モード制御回路32は、スリープ制御電圧SLPとして、例えば、低電位電源電圧VSSを供給し、スイッチ15をOFF状態とする。これにより、論理回路20は、低電位動作電圧VSSiの供給が遮断され、スリープモードになる。試験信号TESTは、動作モード時と同一にする。
【００５４】
また、モード制御信号MODが試験モードを示す値であった場合、相互接続スイッチ17をON状態にする試験信号TESTを供給する。例えば、相互接続スイッチ17をNMOSFET18で構成した場合には、高電位電源電圧VDDを試験信号TESTとして供給する。これによって、論理回路20とスイッチ15との間のノードNを相互に接続する。一方、スリープ制御信号SLPは、スリープモード時と同一にする。
【００５５】
そして、この状態で、高電位電源電圧VDDもしくは低電位電源電圧VSSに流れる電流を測定する。具体的には、例えば、図示しないテスタを半導体集積回路10に接続し、テスタが備える電源から高電位電源電圧VDDおよび低電位電源電圧VSSを供給するとともに、同じくテスタが備える信号源から試験モードを示すモード制御信号MODを供給する。そして、論理回路20を静止状態として、電源電流を、高電位電源電圧側、もしくは、低電位電源電圧側において測定する。
【００５６】
前述のように、試験モードにおいては、半導体集積回路12内に設けられる複数の組みのそれぞれの論理回路20とスイッチ15との間のノードNが相互に接続されている。これらの複数の組みのそれぞれに含まれるスイッチ15の全てが正常である場合には、相互接続スイッチ17によってノードNが相互に接続されていても、いずれの論理回路20へも低電位動作電圧VSSiが供給されない。従って、半導体集積回路12には小さな電源電流しか流れない。しかし、複数のスイッチ15の内の、1つでもショート状態であった場合には、この、ショート状態にあるスイッチ15と、相互接続スイッチ17による相互接続とを介して、全ての組みの論理回路20に低電位動作電圧VSSiが供給される。
【００５７】
このため、全てのスイッチ15が正常である場合に比較して、はるかに大きな電源電流が流れる。具体的には例えば、半導体集積回路12に含まれる多数の論理回路20とスイッチ15との組を、概略20組ずつの複数のグループに構成する。そして、それぞれのグループ内の全ての組のノードNを相互に接続する相互接続スイッチ17を設ける。これによって、あるグループ内のスイッチ15のいずれかがショート状態であった場合、相互接続を行わない場合に比較して、約20倍の電源電流が流れる。従って、1個、もしくは、極めて少数のスイッチ15がショート状態である不良を、容易に検出することができる。
【００５８】
さらに、好ましくは、ノードNを相互に接続する相互接続スイッチ17を、間欠的にON状態とし、ON状態のときとOFF状態のときとの電源電流の変化を測定することにより、極めて高い感度で、スイッチ15のショート不良を検出することができる。すなわち、ノイズが大きく、相互接続スイッチ17をON状態にした時の電源電流の測定だけではスイッチ15のショート不良の有無の判定が困難であったとしても、相互接続スイッチ17を間欠的にON状態にして、OFF状態のときからの電源電流の変化を測定することにより、スイッチ15のショート不良の有無を容易に判定することができる。
【００５９】
このためには、モード制御回路32が、試験モードにおいて、スリープ制御電圧SLPとしてはスイッチ15を連続的にOFF状態とする電圧を供給する一方で、試験信号TESTとして、相互接続スイッチ17を間欠的にON状態にする信号、すなわち、ON状態にする電圧とOFF状態にする電圧との間で周期的に変化する信号を供給するものとすることが好ましい。具体的には、例えば、テスタから供給されるクロック信号をモード制御回路32に入力し、このクロック信号に同期して変化する試験信号TESTを生成するものとして、モード制御回路32を構成する。そして、テスタが、クロック信号に同期して電源電流の測定を行う。もしくは、モード制御回路32は、試験モードを示すモード制御信号MODが供給されたときには相互接続スイッチ17をON状態とする試験信号TESTを供給するものとして構成し、テスタから供給するモード制御信号MODを、クロック信号に同期して、スリープモードを示す値と試験モードを示す値との間で周期的に変化させることも可能である。
【００６０】
さらに、モード制御回路32が、半導体集積回路12に含まれる論理回路20とスイッチ15との組みを複数のグループに構成し、それぞれのグループ毎に、所定の順番で、相互接続スイッチ17を間欠的にON状態にする試験信号TESTを供給することが好ましい。これによって、スイッチ15のショート不良が存在するグループの特定を容易に行うことが可能になる。なお、周期的に変化する試験信号TESTを供給するグループを除く、他のグループの相互接続スイッチ17には、連続的にOFF状態にするTEST信号を供給することが好ましい。
【００６１】
図2に示す第2の実施形態の半導体集積回路、もしくは、半導体集積回路の試験方法においても、図2に示した例のように、論理回路20への低電位動作電圧VSSiの供給をスイッチ15を介して行い、高電位動作電圧VDDiは、高電位電源電圧VDDから直接供給するのではなく、高電位動作電圧VDDiの供給をスイッチを介して行い、低電位動作電圧VSSiは、低電位電源電圧VSSから直接供給することも可能である。この場合には、相互接続スイッチによって、論理回路20と、この論理回路20に高電位動作電圧VDDiを供給するスイッチとの間のノードを相互に接続して、試験を行う。また、高電位動作電圧VDDiと低電位動作電圧VSSiとのそれぞれの供給をスイッチを介して行うことも可能である。
【００６２】
また、本発明の第2の実施形態の半導体集積回路の試験方法は、モード制御回路32を備えない半導体集積回路においても実施することが可能である。すなわち、少なくとも相互接続スイッチ制御信号については、例えば、パッドを介して半導体集積回路の外部から供給することが可能である。ただし、特に、それぞれのグループ毎に、所定の順番で、相互接続スイッチ17をON状態にする電圧とOFF状態にする電圧との間で周期的に変化する試験信号TESTを供給する操作を、必要なパッド数を顕著に増やすことなく可能にするためには、半導体集積回路内に、モード制御回路32を設けることが好ましい。
【００６３】
図2に示す本発明の第2の実施形態の半導体集積回路、もしくは、本発明の第2の実施形態の半導体集積回路の試験方法において、前述した本発明の第1の実施形態を組み合わせることも可能である。すなわち、試験モード時に、相互接続スイッチ17によってノードＮを相互に接続することに加えて、論理回路20を構成するMOSFETに、動作モード時とは異なる基板バイアス電圧VBP、VBNを供給し、PMOSFETの閾値電圧を高く、NMOSFETの閾値電圧を低くすることが可能である。これによって、動作電圧を供給するためのスイッチがショート状態にあった場合に、試験モード時に流れる電源電流をさらに大きくすることができる。従って、1つもしくは少数のスイッチがショート状態である不良の検出を、さらに容易に行うことができる。
【００６４】
このためには、図2に示す第2の実施形態の半導体集積回路12のモード制御回路32に、さらに、論理回路20を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給回路としての機能を追加する。もしくは、論理回路20を構成するMOSFETに基板バイアス電圧を供給するためのパッドを設ける。
【００６５】
以上、本発明の実施形態について詳細に説明した。本発明が上記の具体例には限定されず、さまざまな変形、改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００６６】
【図１】本発明の半導体集積回路の第1の実施形態の一例を示す回路図である。
【図２】本発明の半導体集積回路の第2の実施形態の一例を示す回路図である。
【図３】従来の半導体集積回路の一例を示す回路図である。
【符号の説明】
【００６７】
10、12、100  半導体集積回路
20、105  論理回路
15、111、121  スイッチ
17  相互接続スイッチ
30、32  モード制御回路
201  電圧発生回路
【図１】
2008311414.tif 000003
【図２】
2008311414.tif 000004
【図３】
2008311414.tif 000005