(57)【要約】【課題】安価で容易に更新を行うことができるプラント制御装置の更新方法を提供する。【解決手段】既設のローカルＰＩＯ４ａ，４ｂ、コモンＰＩＯ４ｃに対応して３台のバス変換ユニット６を設け、既設のＣＰＵ装置１ａ，１ｂを接続する。３台のバス変換ユニット６は各入力Ｉ／Ｆ部５２，５６を介してカスケード接続し、最右方のバス変換ユニット６の入力Ｉ／Ｆ部５２に更新用の乙プラントコントローラ２のＣＰＵ装置２ａを接続する。ローカル及びコモンＰＩＯ４ａ，４ｂ，４ｃのプロセスデータは、各バス変換ユニット６に内蔵された図示しない記憶手段に記憶される。ＣＰＵ装置２ａは、アドレス変換部を介して当該プロセスデータを読み出して、プラント制御の模擬を行う。その後、バス変換ユニット６に内蔵された開閉切替手段にて、ＣＰＵ装置１ａ，１ｂからは制御不可能にするとともに、更新用のＣＰＵ装置２ａにてプラントの制御を行うようにし、更新する。【選択図】図１４
2008243212.tif 000002
【特許請求の範囲】
【請求項１】
次の工程を有するプラント制御装置の更新方法。
ア．開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と上記制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、
上記開閉切替手段は、開閉部と切替部とを有し、
上記インターフェース手段は、上記制御用計算機との間で上記プロセスデータの入出力を行う第一のインターフェース部と、上記第一のインターフェース部との間で上記開閉部を介して上記プロセスデータの入出力を行うとともに上記プロセス入出力手段との間で上記プロセスデータの入出力を行う第二のインターフェース部と、上記更新用の制御用計算機との間で上記プロセスデータの入出力を行う第三のインターフェース部とを有し、
上記開閉部は、上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
上記切替部は、上記第三のインターフェース部と上記記憶手段との間で上記アドレス変換部を介して上記プロセスデータの入出力を行いうる状態と、上記第三のインターフェース部と上記第二のインターフェース部との間で上記アドレス変換部を介して上記プロセスデータの入出力を行いうる状態とに切り替えるものであり、
上記記憶手段は上記プロセスデータを記憶するものであり、
上記開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が可能な状態にするとともに上記切替部により上記第三のインターフェース部と上記記憶手段との間で上記アドレス変換手段を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記制御用計算機と上記プロセス入出力手段との間で上記プロセスデータの入出力を可能にするとともに、上記アドレス変換手段が上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記第三のインターフェース部を介して上記記憶手段に記憶された上記プロセスデータを読み出し可能にし、
上記開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が不可能な状態にするとともに上記切替部により上記第三のインターフェース部と上記第二のインターフェース部との間で上記アドレス変換部を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記制御用計算機と上記プロセス入出力手段との間で上記プロセスデータの入出力を不可能にするとともに、上記アドレス変換手段が上記プロセス入出力手段における上記プロセスデータのアドレスを変換して上記第三及び第二のインターフェース部を介して上記更新用の制御用計算機と上記プロセス入出力手段との間で上記プロセスデータの入出力を可能にするものである
入出力バス変換ユニットを
上記プロセス入出力手段に対応して配置する入出力バス変換ユニット配置工程。
イ．上記入出力バス変換ユニットにおいて、その上記第一のインターフェース部と上記制御用計算機とを接続し、上記第二のインターフェース部と上記プロセス入出力手段とを接続し、上記第三のインターフェース部と上記更新用の制御用計算機とを接続する接続工程。
ウ．上記入出力バス変換ユニットにおいて、上記開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が可能な状態にするとともに上記切替部により上記第三のインターフェース部と上記記憶手段との間で上記アドレス変換手段を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記制御用計算機と上記プロセス入出力手段との間で上記プロセスデータの入出力を可能にするとともに、上記アドレス変換手段が上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記第三のインターフェース部を介して上記記憶手段に記憶された上記プロセスデータを読み出し可能にする模擬準備工程。
エ．上記更新用の制御用計算機が上記入出力バス変換ユニットの上記記憶手段に記憶された上記プロセスデータを読み出して当該プロセスデータに基づき上記プラントの制御の模擬を行う模擬工程。
オ．上記入出力バス変換ユニットにおいて、上記開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が不可能な状態にするとともに上記切替部により上記第三のインターフェース部と上記第二のインターフェース部との間で上記アドレス変換部を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記制御用計算機と上記プロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、上記アドレス変換手段が上記プロセス入出力手段における上記プロセスデータのアドレスを変換して上記第三及び第二のインターフェース部を介して上記更新用の制御用計算機と上記プロセス入出力手段との間で上記プロセスデータの入出力を可能にする制御準備工程。
カ．上記更新用の制御用計算機が上記入出力バス変換ユニットを介して上記プロセス入出力手段との間で上記プロセスデータの入出力を行い上記プラントの制御を実行する制御実行工程。
【請求項２】
ア．上記入出力バス変換ユニット配置工程は、上記制御用計算機装置は第一及び第二の制御用計算機を有し、上記プロセス入出力装置は上記第一及び第二の制御用計算機の各々に対応して設けられた第一及び第二のローカルプロセス入出力手段を有し、上記入出力バス変換装置は上記第一のローカルプロセス入出力手段に対応する上記入出力バス変換ユニットであってその上記インターフェース手段はその上記第三のインターフェース部を介して上記更新用の制御用計算機との間で上記プロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものである甲入出力バス変換ユニットと、上記第二のローカルプロセス入出力手段に対応する上記入出力バス変換ユニットである乙入出力バス変換ユニットとを有するものであって、上記甲乙両入出力バス変換ユニットを上記第一及び第二のローカルプロセス入出力手段に対応させて配置するものであり、
イ．上記接続工程は、上記甲入出力バス変換ユニットにおいて、上記第一のインターフェース部と上記第一の制御用計算機とを接続し、上記第二のインターフェース部と上記第一のローカルプロセス入出力手段とを接続し、上記第三のインターフェース部と上記更新用の制御用計算機とを接続するとともに、上記乙入出力バス変換ユニットにおいて、上記第一のインターフェース部と上記第二の制御用計算機とを接続し、上記第二のインターフェース部と上記第二のローカルプロセス入出力手段とを接続し、上記第三のインターフェース部と上記甲入出力バス変換ユニットの上記第四のインターフェース部とを接続するものであり、
ウ．上記模擬準備工程は、上記甲乙両入出力バス変換ユニットにおいて、その上記各開閉部により上記各第一のインターフェース部と上記各第二のインターフェース部との間で上記プロセスデータの入出力が可能な状態にするとともにその上記各切替部により上記各第三のインターフェース部と上記各記憶手段との間で上記各アドレス変換手段を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記第一の制御用計算機と上記第一のプロセス入出力手段との間及び上記第二の制御用計算機と上記第二のプロセス入出力手段との間で上記プロセスデータの入出力を可能にするとともに、上記甲入出力バス変換ユニットにおいて、上記アドレス変換手段が上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記第三のインターフェース部を介して上記記憶手段に記憶された上記プロセスデータを読み出し可能にし、上記乙入出力バス変換ユニットにおいて、その上記アドレス変換手段がその上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記甲入出力バス変換ユニットの上記第四のインターフェース部及び上記乙入出力バス変換ユニットの上記第三のインターフェース部を介して上記乙入出力バス変換ユニットの上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記乙入出力バス変換ユニットの上記記憶手段に記憶された上記プロセスデータを読み出し可能にするものであり、
エ．上記模擬工程は、上記更新用の制御用計算機が上記甲乙両入出力バス変換ユニットの上記各記憶手段に記憶された上記各プロセスデータを読み出して当該プロセスデータに基づき上記プラントの制御の模擬を行うものであり、
オ．上記制御準備工程は、上記甲乙両入出力バス変換ユニットにおいて、その上記各開閉部により上記各第一のインターフェース部と上記各第二のインターフェース部との間で上記プロセスデータの入出力が不可能な状態にするとともに上記各切替部により上記各第三のインターフェース部と上記各第二のインターフェース部との間で上記各アドレス変換部を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記第一の制御用計算機と上記第一のプロセス入出力手段との間及び上記第二の制御用計算機と上記第二のプロセス入出力手段との間で上記プロセスデータの入出力を不可能にするとともに、上記甲入出力バス変換ユニットにおいて上記アドレス変換手段が上記第一のプロセス入出力手段における上記プロセスデータのアドレスを変換して上記第三のインターフェース部を介して上記更新用の制御用計算機と上記第一のプロセス入出力手段との間で上記プロセスデータの入出力を可能にし、上記乙入出力バス変換ユニットにおいて、上記アドレス変換手段が上記第二のプロセス入出力手段における上記プロセスデータのアドレスを変換して上記第三のインターフェース部及び上記甲入出力バス変換ユニットの上記第四のインターフェース部を介して上記更新用の制御用計算機と上記第二のプロセス入出力手段との間で上記プロセスデータの入出力を可能にするものであり、
カ．上記制御実行工程は、上記更新用の制御用計算機が上記第一及び第二のプロセス入出力手段との間で上記プロセスデータの入出力を行い上記プラントの制御を実行するものである
ことを特徴とする請求項１に記載のプラント制御装置の更新方法。
【請求項３】
ア．上記入出力バス変換ユニット配置工程は、上記制御用計算機装置は第一及び第二の制御用計算機を有し、上記プロセス入出力装置は上記第一及び第二の制御用計算機に共通に設けられた上記プロセス入出力手段であるコモンプロセス入出力手段を有し、上記入出力バス変換装置は上記コモンプロセス入出力手段に対応する上記入出力バス変換ユニットである丙入出力バス変換ユニットを有するものであって、上記丙入出力バス変換ユニットを上記コモンプロセス入出力手段に対応させて配置するものであり、
イ．上記接続工程は、上記丙入出力バス変換ユニットにおいて、上記第一のインターフェース部と上記第一及び第二の制御用計算機とを接続し、上記第二のインターフェース部と上記コモンプロセス入出力手段とを接続し、上記第三のインターフェース部と上記更新用の制御用計算機とを接続するものであり、
ウ．上記模擬準備工程は、上記丙入出力バス変換ユニットにおいて、上記開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が可能な状態にするとともに上記切替部により上記第三のインターフェース部と上記記憶手段との間で上記アドレス変換手段を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記第一及び第二の制御用計算機と上記コモンプロセス入出力手段との間で上記プロセスデータの入出力を可能にするとともに、上記アドレス変換手段が上記記憶手段に記憶された上記プロセスデータのアドレスを変換して上記更新用の制御用計算機から上記第三のインターフェース部を介して上記記憶手段に記憶された上記プロセスデータを読み出し可能にするものであり、
エ．上記模擬工程は、上記更新用の制御用計算機が上記丙入出力バス変換ユニットの上記記憶手段に記憶された上記プロセスデータを読み出して当該プロセスデータに基づき上記プラントの制御の模擬を行うものであり、
オ．上記制御準備工程は、上記丙入出力バス変換ユニットにおいて、上記各開閉部により上記第一のインターフェース部と上記第二のインターフェース部との間で上記プロセスデータの入出力が不可能な状態にするとともに上記各切替部により上記第三のインターフェース部と上記第二のインターフェース部との間で上記アドレス変換部を介して上記プロセスデータの入出力を行いうる状態に切り替えることにより、上記第一及び第二の制御用計算機と上記コモンプロセス入出力手段との間で上記プロセスデータの入出力を不可能にするとともに、上記丙入出力バス変換ユニットにおいて上記アドレス変換手段が上記コモンプロセス入出力手段における上記プロセスデータのアドレスを変換して上記第三のインターフェース部を介して上記更新用の制御用計算機と上記コモンプロセス入出力手段との間で上記プロセスデータの入出力を可能にするものであり、
カ．上記制御実行工程は、上記更新用の制御用計算機が上記コモンプロセス入出力手段との間で上記プロセスデータの入出力を行い上記プラントの制御を実行するものである
ことを特徴とする請求項１に記載のプラント制御装置の更新方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プラント制御装置に用いられる入出力バス変換ユニット、この入出力バス変換ユニットを用いたプラントシミュレーション装置及びプラント制御装置の更新方法に関する。
【背景技術】
【０００２】
従来のプラントシミュレーション装置として、図２２に示すようなものがある（例えば、特許文献１参照）。図２２において、制御用計算機（以下、ＣＰＵ装置と称する）１１にはＣＰＵ装置１１用のプロセス入出力装置（以下、ＰＩＯと称する）１２が接続されている。ＣＰＵ装置１３にはＣＰＵ装置１３用のＰＩＯ１４が接続されている。ＣＰＵ装置１１は、データ伝送装置（以下、ＳＴＮという）１６を介してネットワーク１７に接続されている。ＣＰＵ装置１３は、ＳＴＮ１６を介してネットワーク１７に接続されている。シミュレーション装置１８は、ＳＴＮ１６を介してネットワーク１７に接続されている。
【０００３】
次に、動作について説明する。プロセスデータのモニタリングは、ＣＰＵ装置１１及びＰＩＯ１２から得られたプロセスデータを、ＳＴＮ１６を介してネットワーク１７に接続されているＣＰＵ装置１３に送り、ＣＰＵ装置１３がこのプロセスデータを読むことにより可能となる。この際、ＣＰＵ装置１１とＣＰＵ装置１３のアーキテクチャが異なる場合は、ＣＰＵ装置１３用にアドレス設定を変更する必要がある。
【０００４】
また、シミュレーション時は、シミュレーション装置１８はＣＰＵ装置１１及びＣＰＵ装置１３から実際のプロセスデータを取り込み、シミュレーションを行って得た模擬用のプロセスデータをＳＴＮ１６、ネットワーク１７を介してＣＰＵ装置１３に送り、ＣＰＵ装置１３がこの模擬用のプロセスデータを読むことにより、プラント制御のシミュレーションが可能となる。
【０００５】
【特許文献１】特開平０５−２２４５８３号公報（第２頁及び図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のシミュレーション装置は、以上のように構成されているので、次のような問題点があった。
ア．ネットワーク１７を介してプロセスデータの伝送を行っているために、例えばシミュレーション装置１８のデータのアクセス速度がネットワーク１７のデータ更新周期の影響を受けるため、ＣＰＵ装置１１からＰＩＯ１２へのアクセス速度やＣＰＵ装置１３からＰＩＯ１４へのアクセス速度に比較して遅くなる。このため、シミュレーション装置１８にて行うシミュレーションは、実際のプラント制御装置において実行される動作よりも遅く、この点において充分な検証ができない。
【０００７】
イ．プラント制御装置の更新に際し、プラント制御のシミュレーションを行おうとすると、そのためにわざわざシミュレーション用のＣＰＵ装置を用意しなければならなかった。シミュレーション用のＣＰＵ装置は、大きさが大きく価格も高いためにシミュレーションにスペースと費用を要していた。
【０００８】
ウ．また、プラント制御装置において、ＣＰＵ装置については最新のものに更新して機能の向上を図り、ＰＩＯについて単純な機能のものが多く更新の必要性が低いので更新せずそのまま使用するようにして、投資効率を向上させたいという要求がある。このような要求に応える安価で容易に更新できるプラント制御装置の更新方法が望まれていた。
【０００９】
この発明は、上記のような問題点を解決して、実速度に近い速度でプロセスデータを読み込んでプラント制御の模擬が行える、また安価で容易に更新を行うことができる入出力バス変換ユニット、この入出力バス変換ユニットを用いたプラントシミュレーション装置、プラント制御装置及びプラント制御装置の更新方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明における入出力バス変換ユニットは、
インターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、模擬用計算機とを接続するものであって、
プロセス入出力手段に対応して設けられ、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間でプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、模擬用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有するものであり、
記憶手段は、プロセスデータを記憶するものであり、
アドレス変換手段は、記憶手段に記憶されたプロセスデータのアドレスを変換して模擬用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものである。
【００１１】
そして、この発明における入出力バス変換ユニットは、
インターフェース手段が、第三のインターフェース部を介して模擬用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであることを特徴とする。
【００１２】
さらに、この発明におけるプラントシミュレーション装置は、
入出力バス変換ユニットを有する入出力バス変換装置と模擬用計算機とを有し、
入出力バス変換ユニットは、インターフェース手段と記憶手段とアドレス変換手段とを有し、制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、模擬用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間でプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、模擬用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有するものであり、
記憶手段は、プロセスデータを記憶するものであり、
アドレス変換手段は記憶手段に記憶されたプロセスデータのアドレスを変換して模擬用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
模擬用計算機は入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものである。
【００１３】
また、この発明におけるプラントシミュレーション装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一及び第二のローカルプロセス入出力手段を有し、入出力バス変換装置は第一及び第二のローカルプロセス入出力手段にそれぞれ対応して設けられた入出力バス変換ユニットである甲及び乙入出力バス変換ユニットを有し甲入出力バス変換装置はそのインターフェース手段がその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであり、
甲入出力バス変換装置は、第一のインターフェース部が第一の制御用計算機に接続され第二のインターフェース部が第一のローカルプロセス入出力手段に接続され第三のインターフェース部が模擬用計算機に接続され、乙入出力バス変換ユニットは、第一のインターフェース部が第二の制御用計算機に接続され第二のインターフェース部が第二のローカルプロセス入出力手段に接続され第三のインターフェース部が甲入出力バス変換ユニットの第四のインターフェース部に接続され、模擬用計算機から甲入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを甲入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされるとともに模擬用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを第乙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされたものであり、
模擬用計算機は甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであることを特徴とする。
【００１４】
そして、この発明におけるプラントシミュレーション装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有し、丙入出力バス変換ユニットは、その第一のインターフェース部が第一及び第二の制御用計算機に接続されその第二のインターフェース部がコモンプロセス入出力手段に接続されその第三のインターフェース部が模擬用計算機に接続され、模擬用計算機から丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを丙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされるとともに模擬用計算機から丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを丙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされたものであり、
模擬用計算機は丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであることを特徴とする。
【００１５】
さらに、この発明における入出力バス変換ユニットは、
開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするものである。
【００１６】
また、この発明における入出力バス変換ユニットは、
インターフェース手段が、第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであることを特徴とする。
【００１７】
そして、この発明におけるプラント制御装置は、
入出力バス変換ユニットを有する入出力バス変換装置と更新用の制御用計算機とを有し、
入出力バス変換ユニットは、開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機はプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものである。
【００１８】
さらに、この発明におけるプラント制御装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一のローカルプロセス入出力手段を有し、入出力バス変換装置は第一及び第二のローカルプロセス入出力手段に対応して設けられた入出力バス変換ユニットであってそのインターフェース手段がその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有する甲入出力バス変換ユニットと第二のローカルプロセス入出力手段に対応して設けられた乙入出力バス変換ユニットとを有するものであり、
甲入出力バス変換装置は、第一のインターフェース部が第一の制御用計算機に接続され第二のインターフェース部が第一のローカルプロセス入出力手段に接続され第三のインターフェース部が更新用の制御用計算機に接続され、乙入出力バス変換ユニットは、第一のインターフェース部が第二の制御用計算機に接続され第二のインターフェース部が第二のローカルプロセス入出力手段に接続され第三のインターフェース部が乙入出力バス変換ユニットの第四のインターフェース部に接続され、
甲乙両入出力バス変換ユニットは、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともにその各切替部により各第三のインターフェース部と各記憶手段との間で各アドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第三のインターフェース部を介して甲入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にし、乙入出力バス変換ユニットにおいてアドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第四のインターフェース部及び乙入出力バス変換ユニットの第三のインターフェース部を介して乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
甲乙両入出力バス変換ユニットは、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともにその各切替部により各第三のインターフェース部と各第二のインターフェース部との間で各アドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機と第一のプロセス入出力手段との間でプロセスデータの入出力を可能にし、乙入出力バス変換ユニットにおいてアドレス変換手段が第二のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部及び甲入出力バス変換ユニットの第四のインターフェース部を介して更新用の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機は第一及び第二のプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものであることを特徴とする。
【００１９】
また、この発明におけるプラント制御装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有するものであり、丙入出力バス変換ユニットは、その第一のインターフェース部が第一及び第二の制御用計算機に接続されその第二のインターフェース部がコモンプロセス入出力手段に接続されその第三のインターフェース部が更新用の制御用計算機に接続され、
丙入出力バス変換ユニットは、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
丙入出力バス変換ユニットは、その開閉部によりその第一のインターフェース部とその第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともにその切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、丙入出力バス変換ユニットにおいてそのアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して丙出力バス変換ユニットの第三のインターフェース部を介して更新用の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機はプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものであることを特徴とする。
【００２０】
そして、この発明におけるプラント制御装置の更新方法は、次の工程を有する。
ア．開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするものである
入出力バス変換ユニットを
プロセス入出力手段に対応して配置する入出力バス変換ユニット配置工程。
イ．入出力バス変換ユニットにおいて、その第一のインターフェース部と制御用計算機とを接続し、第二のインターフェース部とプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続する接続工程。
ウ．入出力バス変換ユニットにおいて、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にする模擬準備工程。
エ．更新用の制御用計算機が入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行う模擬工程。
オ．入出力バス変換ユニットにおいて、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にする制御準備工程。
カ．更新用の制御用計算機が入出力バス変換ユニットを介してプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行する制御実行工程。
【００２１】
さらに、この発明におけるプラント制御装置の更新方法は、
ア．入出力バス変換ユニット配置工程は、制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一及び第二のローカルプロセス入出力手段を有し、入出力バス変換装置は第一のローカルプロセス入出力手段に対応する入出力バス変換ユニットであってそのインターフェース手段はその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものである甲入出力バス変換ユニットと、第二のローカルプロセス入出力手段に対応する入出力バス変換ユニットである乙入出力バス変換ユニットとを有するものであって、甲乙両入出力バス変換ユニットを第一及び第二のローカルプロセス入出力手段に対応させて配置するものであり、
イ．接続工程は、甲入出力バス変換ユニットにおいて、第一のインターフェース部と第一の制御用計算機とを接続し、第二のインターフェース部と第一のローカルプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続するとともに、乙入出力バス変換ユニットにおいて、第一のインターフェース部と第二の制御用計算機とを接続し、第二のインターフェース部と第二のローカルプロセス入出力手段とを接続し、第三のインターフェース部と甲入出力バス変換ユニットの第四のインターフェース部とを接続するものであり、
ウ．模擬準備工程は、甲乙両入出力バス変換ユニットにおいて、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに、その各切替部により各第三のインターフェース部と各記憶手段との間で各アドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、甲入出力バス変換ユニットにおいて、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、乙入出力バス変換ユニットにおいて、そのアドレス変換手段がその記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第四のインターフェース部及び乙入出力バス変換ユニットの第三のインターフェース部を介して乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
エ．模擬工程は、更新用の制御用計算機が甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであり、
オ．制御準備工程は、甲乙両入出力バス変換ユニットにおいて、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに各切替部により各第三のインターフェース部と各第二のインターフェース部との間で各アドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機と第一のプロセス入出力手段との間でプロセスデータの入出力を可能にし、乙入出力バス変換ユニットにおいて、アドレス変換手段が第二のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部及び甲入出力バス変換ユニットの第四のインターフェース部を介して更新用の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするものであり、
カ．制御実行工程は、更新用の制御用計算機が第一及び第二のプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものである
ことを特徴とする。
【００２２】
また、この発明におけるプラント制御装置の更新方法は、
ア．入出力バス変換ユニット配置工程は、制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有するものであって、丙入出力バス変換ユニットをコモンプロセス入出力手段に対応させて配置するものであり、
イ．接続工程は、丙入出力バス変換ユニットにおいて、第一のインターフェース部と第一及び第二の制御用計算機とを接続し、第二のインターフェース部とコモンプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続するものであり、
ウ．模擬準備工程は、丙入出力バス変換ユニットにおいて、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
エ．模擬工程は、更新用の制御用計算機が丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであり、
オ．制御準備工程は、丙入出力バス変換ユニットにおいて、各開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに各切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、丙入出力バス変換ユニットにおいてアドレス変換手段がコモンプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするものであり、
カ．制御実行工程は、更新用の制御用計算機がコモンプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものである
ことを特徴とする。
【発明の効果】
【００２３】
この発明は、以下に記載するような効果を奏する。
【００２４】
この発明における入出力バス変換ユニットは、
インターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、模擬用計算機とを接続するものであって、
プロセス入出力手段に対応して設けられ、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間でプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、模擬用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有するものであり、
記憶手段は、プロセスデータを記憶するものであり、
アドレス変換手段は、記憶手段に記憶されたプロセスデータのアドレスを変換して模擬用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものであるので、
模擬用計算機から実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出し可能にすることができる。
【００２５】
そして、この発明における入出力バス変換ユニットは、
インターフェース手段が、第三のインターフェース部を介して模擬用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであることを特徴とするので、
第四のインターフェース部に接続されたものと模擬用計算機との間でプロセスデータの入出力を行うことができるので、拡張する場合の接続が容易である。
【００２６】
さらに、この発明におけるプラントシミュレーション装置は、
入出力バス変換ユニットを有する入出力バス変換装置と模擬用計算機とを有し、
入出力バス変換ユニットは、インターフェース手段と記憶手段とアドレス変換手段とを有し、制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、模擬用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間でプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、模擬用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有するものであり、
記憶手段は、プロセスデータを記憶するものであり、
アドレス変換手段は記憶手段に記憶されたプロセスデータのアドレスを変換して模擬用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
模擬用計算機は入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであるので、
模擬用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができる。
【００２７】
また、この発明におけるプラントシミュレーション装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一及び第二のローカルプロセス入出力手段を有し、入出力バス変換装置は第一及び第二のローカルプロセス入出力手段にそれぞれ対応して設けられた入出力バス変換ユニットである甲及び乙入出力バス変換ユニットを有し甲入出力バス変換装置はそのインターフェース手段がその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであり、
甲入出力バス変換装置は、第一のインターフェース部が第一の制御用計算機に接続され第二のインターフェース部が第一のローカルプロセス入出力手段に接続され第三のインターフェース部が模擬用計算機に接続され、乙入出力バス変換ユニットは、第一のインターフェース部が第二の制御用計算機に接続され第二のインターフェース部が第二のローカルプロセス入出力手段に接続され第三のインターフェース部が甲入出力バス変換ユニットの第四のインターフェース部に接続され、模擬用計算機から甲入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを甲入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされるとともに模擬用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを第乙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされたものであり、
模擬用計算機は甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであることを特徴とするので、
模擬用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができる。
【００２８】
そして、この発明におけるプラントシミュレーション装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有し、丙入出力バス変換ユニットは、その第一のインターフェース部が第一及び第二の制御用計算機に接続されその第二のインターフェース部がコモンプロセス入出力手段に接続されその第三のインターフェース部が模擬用計算機に接続され、模擬用計算機から丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを丙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされるとともに模擬用計算機から丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを丙入出力バス変換ユニットのアドレス変換手段を介して読み出し可能にされたものであり、
模擬用計算機は丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであることを特徴とするので、
模擬用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができる。
【００２９】
さらに、この発明における入出力バス変換ユニットは、
開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするものであるので、
安価かつ容易にプラント制御装置の模擬及び更新を可能とする。
【００３０】
また、この発明における入出力バス変換ユニットは、
インターフェース手段が、第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものであることを特徴とするので、
第四のインターフェース部に接続されたものと更新用の制御用計算機との間でプロセスデータの入出力を行うことができるので拡張する場合の接続が容易であり、また安価かつ容易にプラント制御装置の模擬及び更新を可能とする。
【００３１】
そして、この発明におけるプラント制御装置は、
入出力バス変換ユニットを有する入出力バス変換装置と更新用の制御用計算機とを有し、
入出力バス変換ユニットは、開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、プロセス入出力手段に対応して設けられ、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機はプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものであるので、
更新用の制御用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【００３２】
さらに、この発明におけるプラント制御装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一のローカルプロセス入出力手段を有し、入出力バス変換装置は第一及び第二のローカルプロセス入出力手段に対応して設けられた入出力バス変換ユニットであってそのインターフェース手段がその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有する甲入出力バス変換ユニットと第二のローカルプロセス入出力手段に対応して設けられた乙入出力バス変換ユニットとを有するものであり、
甲入出力バス変換装置は、第一のインターフェース部が第一の制御用計算機に接続され第二のインターフェース部が第一のローカルプロセス入出力手段に接続され第三のインターフェース部が更新用の制御用計算機に接続され、乙入出力バス変換ユニットは、第一のインターフェース部が第二の制御用計算機に接続され第二のインターフェース部が第二のローカルプロセス入出力手段に接続され第三のインターフェース部が乙入出力バス変換ユニットの第四のインターフェース部に接続され、
甲乙両入出力バス変換ユニットは、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともにその各切替部により各第三のインターフェース部と各記憶手段との間で各アドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第三のインターフェース部を介して甲入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にし、乙入出力バス変換ユニットにおいてアドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第四のインターフェース部及び乙入出力バス変換ユニットの第三のインターフェース部を介して乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
甲乙両入出力バス変換ユニットは、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともにその各切替部により各第三のインターフェース部と各第二のインターフェース部との間で各アドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機と第一のプロセス入出力手段との間でプロセスデータの入出力を可能にし、乙入出力バス変換ユニットにおいてアドレス変換手段が第二のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部及び甲入出力バス変換ユニットの第四のインターフェース部を介して更新用の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機は第一及び第二のプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものであることを特徴とするので、
更新用の制御用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【００３３】
また、この発明におけるプラント制御装置は、
制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有するものであり、丙入出力バス変換ユニットは、その第一のインターフェース部が第一及び第二の制御用計算機に接続されその第二のインターフェース部がコモンプロセス入出力手段に接続されその第三のインターフェース部が更新用の制御用計算機に接続され、
丙入出力バス変換ユニットは、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、更新用の制御用計算機は丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行い、
丙入出力バス変換ユニットは、その開閉部によりその第一のインターフェース部とその第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともにその切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、丙入出力バス変換ユニットにおいてそのアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して丙出力バス変換ユニットの第三のインターフェース部を介して更新用の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にし、更新用の制御用計算機はプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものであることを特徴とするので、
更新用の制御用計算機が実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことができるので、プラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【００３４】
そして、この発明におけるプラント制御装置の更新方法は、次の工程を有する。
ア．開閉切替手段とインターフェース手段と記憶手段とアドレス変換手段とを有し、
制御用計算機を有する制御用計算機装置と制御用計算機との間でプロセスデータの入出力を行うプロセス入出力手段を有するプロセス入出力装置とが設けられプラントを制御するプラント制御装置と、更新用の制御用計算機とを接続するものであって、
開閉切替手段は、開閉部と切替部とを有し、
インターフェース手段は、制御用計算機との間でプロセスデータの入出力を行う第一のインターフェース部と、第一のインターフェース部との間で開閉部を介してプロセスデータの入出力を行うとともにプロセス入出力手段との間でプロセスデータの入出力を行う第二のインターフェース部と、更新用の制御用計算機との間でプロセスデータの入出力を行う第三のインターフェース部とを有し、
開閉部は、第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にしたり、不可能な状態にしたりするものであり、
切替部は、第三のインターフェース部と記憶手段との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態と、第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態とに切り替えるものであり、
記憶手段はプロセスデータを記憶するものであり、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、
開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするものである
入出力バス変換ユニットを
プロセス入出力手段に対応して配置する入出力バス変換ユニット配置工程。
イ．入出力バス変換ユニットにおいて、その第一のインターフェース部と制御用計算機とを接続し、第二のインターフェース部とプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続する接続工程。
ウ．入出力バス変換ユニットにおいて、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にする模擬準備工程。
エ．更新用の制御用計算機が入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行う模擬工程。
オ．入出力バス変換ユニットにおいて、開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、アドレス変換手段がプロセス入出力手段におけるプロセスデータのアドレスを変換して第三及び第二のインターフェース部を介して更新用の制御用計算機とプロセス入出力手段との間でプロセスデータの入出力を可能にする制御準備工程。
カ．更新用の制御用計算機が入出力バス変換ユニットを介してプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行する制御実行工程。
従って、更新用の制御用計算機により実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことによりプラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【００３５】
さらに、この発明におけるプラント制御装置の更新方法は、
ア．入出力バス変換ユニット配置工程は、制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機の各々に対応して設けられた第一及び第二のローカルプロセス入出力手段を有し、入出力バス変換装置は第一のローカルプロセス入出力手段に対応する入出力バス変換ユニットであってそのインターフェース手段はその第三のインターフェース部を介して更新用の制御用計算機との間でプロセスデータの入出力を行いうるようにされた第四のインターフェース部を有するものである甲入出力バス変換ユニットと、第二のローカルプロセス入出力手段に対応する入出力バス変換ユニットである乙入出力バス変換ユニットとを有するものであって、甲乙両入出力バス変換ユニットを第一及び第二のローカルプロセス入出力手段に対応させて配置するものであり、
イ．接続工程は、甲入出力バス変換ユニットにおいて、第一のインターフェース部と第一の制御用計算機とを接続し、第二のインターフェース部と第一のローカルプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続するとともに、乙入出力バス変換ユニットにおいて、第一のインターフェース部と第二の制御用計算機とを接続し、第二のインターフェース部と第二のローカルプロセス入出力手段とを接続し、第三のインターフェース部と甲入出力バス変換ユニットの第四のインターフェース部とを接続するものであり、
ウ．模擬準備工程は、甲乙両入出力バス変換ユニットにおいて、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともにその各切替部により各第三のインターフェース部と各記憶手段との間で各アドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、甲入出力バス変換ユニットにおいて、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にし、乙入出力バス変換ユニットにおいて、そのアドレス変換手段がその記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から甲入出力バス変換ユニットの第四のインターフェース部及び乙入出力バス変換ユニットの第三のインターフェース部を介して乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から乙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
エ．模擬工程は、更新用の制御用計算機が甲乙両入出力バス変換ユニットの各記憶手段に記憶された各プロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであり、
オ．制御準備工程は、甲乙両入出力バス変換ユニットにおいて、その各開閉部により各第一のインターフェース部と各第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに各切替部により各第三のインターフェース部と各第二のインターフェース部との間で各アドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一の制御用計算機と第一のプロセス入出力手段との間及び第二の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、甲入出力バス変換ユニットにおいてアドレス変換手段が第一のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機と第一のプロセス入出力手段との間でプロセスデータの入出力を可能にし、乙入出力バス変換ユニットにおいて、アドレス変換手段が第二のプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部及び甲入出力バス変換ユニットの第四のインターフェース部を介して更新用の制御用計算機と第二のプロセス入出力手段との間でプロセスデータの入出力を可能にするものであり、
カ．制御実行工程は、更新用の制御用計算機が第一及び第二のプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものである
ことを特徴とするので、
更新用の制御用計算機により実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことによりプラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【００３６】
また、この発明におけるプラント制御装置の更新方法は、
ア．入出力バス変換ユニット配置工程は、制御用計算機装置は第一及び第二の制御用計算機を有し、プロセス入出力装置は第一及び第二の制御用計算機に共通に設けられたプロセス入出力手段であるコモンプロセス入出力手段を有し、入出力バス変換装置はコモンプロセス入出力手段に対応する入出力バス変換ユニットである丙入出力バス変換ユニットを有するものであって、丙入出力バス変換ユニットをコモンプロセス入出力手段に対応させて配置するものであり、
イ．接続工程は、丙入出力バス変換ユニットにおいて、第一のインターフェース部と第一及び第二の制御用計算機とを接続し、第二のインターフェース部とコモンプロセス入出力手段とを接続し、第三のインターフェース部と更新用の制御用計算機とを接続するものであり、
ウ．模擬準備工程は、丙入出力バス変換ユニットにおいて、開閉部により各第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が可能な状態にするとともに切替部により第三のインターフェース部と記憶手段との間でアドレス変換手段を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするとともに、アドレス変換手段が記憶手段に記憶されたプロセスデータのアドレスを変換して更新用の制御用計算機から第三のインターフェース部を介して記憶手段に記憶されたプロセスデータを読み出し可能にするものであり、
エ．模擬工程は、更新用の制御用計算機が丙入出力バス変換ユニットの記憶手段に記憶されたプロセスデータを読み出して当該プロセスデータに基づきプラントの制御の模擬を行うものであり、
オ．制御準備工程は、丙入出力バス変換ユニットにおいて、各開閉部により第一のインターフェース部と第二のインターフェース部との間でプロセスデータの入出力が不可能な状態にするとともに各切替部により第三のインターフェース部と第二のインターフェース部との間でアドレス変換部を介してプロセスデータの入出力を行いうる状態に切り替えることにより、第一及び第二の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を不可能にするとともに、丙入出力バス変換ユニットにおいてアドレス変換手段がコモンプロセス入出力手段におけるプロセスデータのアドレスを変換して第三のインターフェース部を介して更新用の制御用計算機とコモンプロセス入出力手段との間でプロセスデータの入出力を可能にするものであり、
カ．制御実行工程は、更新用の制御用計算機がコモンプロセス入出力手段との間でプロセスデータの入出力を行いプラントの制御を実行するものである
ことを特徴とするので、
更新用の制御用計算機により実速度に近い速度で記憶手段に記憶されたプロセスデータを読み出して模擬を行うことによりプラント制御の実行速度についても充分な検証ができるとともに、安価かつ容易にプラント制御装置の模擬及び更新を行うことができる。
【発明を実施するための最良の形態】
【００３７】
実施の形態１．
以下、この発明の実施の一形態を図１〜図８に基づいて、説明する。図１はこの発明の実施の一形態であるプラント制御装置の構成図、図２は入出力バス変換ユニットの構成である。図３は甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部の構成図、図４は乙プラントコントローラ用入力Ｉ／Ｆ部の構成図、図５は甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部の構成図、図６は乙プラントコントローラ用出力Ｉ／Ｆ部の構成図である。図７は、入出力バス変換ユニットの詳細構成図である。図８は、甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【００３８】
図１において、甲プラントコントローラ１は、ＣＰＵ装置１ａとＣＰＵ装置１ｂとマルチコントローラ装置１ｃを有している。乙プラントコントローラ２は、ＣＰＵ装置２ａを有している。ここでは、甲プラントコントローラ１と乙プラントコントローラ２とは、アーキテクチャが異なり、甲プラントコントローラ１は２台のＣＰＵ装置１ａ，１ｂを、乙プラントコントローラ２は１台のＣＰＵ装置２ａを有しているものとする。
【００３９】
甲プラントコントローラ用ＰＩＯ４は、ローカルＰＩＯ４ａとローカルＰＩＯ４ｂとコモンＰＩＯ４ｃを有する。ローカルＰＩＯ４ａとローカルＰＩＯ４ｂとコモンＰＩＯ４ｃは、ＣＰＵ装置１ａとＣＰＵ装置１ｂとマルチコントローラ装置１ｃとにそれぞれ対応して設けられたものである。コモンＰＩＯ４ｃは、甲プラントコントローラ１に設けられた複数のＣＰＵ装置に共通に、ここではＣＰＵ装置１ａ及びＣＰＵ装置１ｂに共通に設けられ、両ＣＰＵ装置１ａ，１ｂとの間でプラントデータの入出力を行うためにマルチコントローラ１ｃが設けられている。
【００４０】
入出力バス変換ユニット５は、３台設けられている。入出力バス変換ユニット５の詳細構成は後述するが、それぞれの乙プラントコントローラ用入力Ｉ／Ｆ部５２及び乙プラントコントローラ用出力Ｉ／Ｆ部５６を介して３台が図１のようにカスケード接続されている。カスケード接続するのは、台数が多い場合に接続が容易であるためであるが、並列接続のものを用いてもよい。乙プラントコントローラ２のＣＰＵ装置２ａは、カスケード接続された３台の入出力バス変換ユニット５の図１における右方の入出力バス変換ユニット５の乙プラントコントローラ用入力Ｉ／Ｆ部５２に接続されている。
【００４１】
ＣＰＵ装置１ａは、図１の中央の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介してローカルＰＩＯ４ａに接続されている。ＣＰＵ装置１ｂは、右方の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介してローカルＰＩＯ４ｂに接続されている。マルチコントローラ装置１ｃは、ＣＰＵ装置１ａ及びＣＰＵ装置１ｂに接続されている。左方の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介してコモンＰＩＯ４ｃに接続されている。
【００４２】
甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｂに対応するローカルＰＩＯ４ａとローカルＰＩＯ４ｂとは、アドレスが同じであっても、ＣＰＵ装置１ａからはＣＰＵ装置１ａに対応していないローカルＰＩＯ４ｂにはアクセスできない。また、ＣＰＵ装置１ｂからはローカルＰＩＯ４ａにはアクセスできない。コモンＰＩＯ４ｃは、甲プラントコントローラ１に設けられた全てのＣＰＵ装置から、ここではＣＰＵ装置１ａ及びＣＰＵ装置１ｂからアクセス可能である。
【００４３】
次に、入出力バス変換ユニット５の詳細構成を図２〜図７により、説明する。図２の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１は、図３に示すようにアドレス信号レシーバＩＣ（集積回路）５１ａ、アクセス開始信号レシーバＩＣ５１ｂ、データ信号レシーバ兼ドライバＩＣ５１ｃ及びアクセス完了信号ドライバＩＣ５１ｄを有する。図２の乙プラントコントローラ用入力Ｉ／Ｆ部５２は、図４に示すようにアドレス信号レシーバＩＣ５２ａ、アクセス開始信号レシーバＩＣ５２ｂ、データ信号レシーバ兼ドライバＩＣ５２ｃ及びアクセス完了信号ドライバＩＣ５２ｄを有する。
【００４４】
図２の甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４（図２）は、図５に示すようにアドレス信号ドライバＩＣ５４ａ、アクセス開始信号ドライバＩＣ５４ｂ、データ信号レシーバ兼ドライバＩＣ５４ｃ及びアクセス完了信号レシーバＩＣ５４ｄを有する。図２の乙プラントコントローラ用出力Ｉ／Ｆ部５６は、図６に示すようにアドレス信号ドライバＩＣ５６ａ、アクセス開始信号ドライバＩＣ５６ｂ、データ信号レシーバ兼ドライバＩＣ５６ｃ及びアクセス完了信号レシーバＩＣ５６ｄを有する。
【００４５】
各ローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂ、コモンＰＩＯ４ｃに対応して設けられている各入出力バス変換ユニット５の２ポートメモリ５３（図２）は、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ、マルチコントローラ装置１ｃから各ローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂ、コモンＰＩＯ４ｃへアクセスして、そのプロセスデータが更新されたとき、同時に更新され、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ、マルチコントローラ装置１ｃと同じ内容のプロセスデータを保持する。アドレス変換部５５（図２）は、図７の上部に示すようにアドレス一致回路５５ａ、タイミング生成回路５５ｂ及びアドレス変換回路５５ｃを有し、図７に示すように接続されている。
【００４６】
図７において、アドレス一致回路５５ａは入出力バス変換ユニット５内に設けられた図示しないモニタ範囲を設定する設定スイッチにより設定されたアドレスとの一致を確認するものである。タイミング生成回路５５ｂは、乙プラントコントローラ２のＣＰＵ装置２ａから入出力バス変換ユニット５へのアクセスタイミングを生成する。アドレス変換回路５５ｃは、乙プラントコントローラ２のメモリに記憶されるプロセスデータのアドレスと甲プラントコントローラ１のＣＰＵ装置１ａあるいはＣＰＵ装置１ｂのメモリに記憶されるプロセスデータのアドレスとを変換する。
【００４７】
別のアドレス一致回路５８は、入出力バス変換ユニット５内に設けられた図示しないモニタ範囲を設定する上記設定スイッチにより設定されたアドレスとの一致を確認するものである。そして、以上の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１、乙プラントコントローラ用入力Ｉ／Ｆ部５２、２ポートメモリ５３、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４、アドレス変換部５５、乙プラントコントローラ用出力Ｉ／Ｆ部５６及び別のアドレス一致回路５８は、図７に示すように接続され、相互にプロセスデータの授受を行う。
【００４８】
次に、動作について説明する。
まず、プロセスデータの読み出し及び書き込みは次のようにして行われる。甲プラントコントローラ１のＣＰＵ装置１ａからアドレス信号ＡＤを甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のアドレス信号レシーバＩＣ５１ａに取り込み、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４のアドレス信号ドライバＩＣ５４ａからローカルＰＩＯ４ａへ出力する。アドレス信号ＡＤを出力後、アクセス開始信号ＲＥＱを甲プラントコントローラ１のＣＰＵ装置１ａから甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のアクセス開始信号レシーバＩＣ５１ｂに取り込み、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４のアクセス開始信号ドライバＩＣ５４ｂからローカルＰＩＯ４ａへ出力する。
【００４９】
アクセス開始信号ＲＥＱを出力後、書き込み時は、甲プラントコントローラ１のＣＰＵ装置１ａからデータ信号ＤＡを甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のデータ信号レシーバ兼ドライバＩＣ５１ｃに取り込み、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４のデータ信号レシーバ兼ドライバＩＣ５４ｃからローカルＰＩＯ４ａへ出力する。読み出し時は、ローカルＰＩＯ４ａからデータ信号ＤＡを甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４のデータ信号レシーバ兼ドライバＩＣ５４ｃに取り込み、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のデータ信号レシーバ兼ドライバＩＣ５１ｃから甲プラントコントローラ１のＣＰＵ装置１ａに出力する。
【００５０】
データ信号ＤＡを出力後、ローカルＰＩＯ４ａからアクセス完了信号ＲＥＳを甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４のアクセス完了信号レシーバＩＣ５４ｄに取り込み、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のアクセス完了信号ドライバＩＣ５１ｄから甲プラントコントローラ１のＣＰＵ装置１ａへ出力する。アクセス完了信号ＲＥＳを甲プラントコントローラ１のＣＰＵ装置１ａが取り込むことにより、プロセスデータの読み出し、書き込みが終了する。
【００５１】
ＣＰＵ装置１ａからローカルＰＩＯ４ａに対してプロセスデータの読み込み及び書き出しがなされるとき、同時に２ポートメモリ５３に収容されたプロセスデータも更新される。これについては、後述する。
なお、ＣＰＵ装置１ａやＣＰＵ装置１ｂが、それぞれ入出力バス変換ユニット５を介してローカルＰＩＯ４ａやローカルＰＩＯ４ｂにアクセスするときには、上記各レシーバＩＣやドライバＩＣ固有の数ｎｓ（ナノ秒）のデータ転送遅延分だけの遅れであるため、入出力バス変換ユニット５を介在させてもアクセス性能は損なわれない。
【００５２】
ローカルＰＩＯ４ａのプロセスデータがＣＰＵ装置１ａに読み込まれるとき、同時に当該プロセスデータが２ポートメモリ５３に収容されるかあるいは更新される（以下、単に収容という）。以下に、その動作の詳細を説明する。図７（図３〜図６も参照）において、アクセス開始信号ＲＥＱが甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のアドレス信号レシーバ５１ａに取り込まれると同時にアドレス一致回路５８にアドレス信号ＡＤを取り込み、入出力バス変換ユニット５の図示しない設定スイッチにて設定されたアドレスとの一致を検出する。
【００５３】
また、アドレス一致回路５８にて、設定スイッチにて設定されたアドレスとアドレス信号ＡＤのアドレスが一致した場合、アクセス完了信号ＲＥＳが甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１のアクセス完了信号ドライバＩＣ５１ｄに取り込まれると同時に２ポートメモリ５３にデータ信号ＤＡを収容する。アクセス完了信号ＲＥＳを取り込むと同時に２ポートメモリ５３へプロセスデータが書き込まれるため、２ポートメモリ５３におけるプロセスデータの更新は、甲プラントコントローラ１のＣＰＵ装置１ａやＣＰＵ装置１ｂへのプロセスデータの更新に対しての遅れは数百ｎｓ以下である。
【００５４】
次に、乙プラントコントローラ２により２ポートメモリ５３に収容された甲プラントコントローラ１のプロセスデータをモニタリングする方法を説明する。
説明に先立ち、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ、マルチコントローラ装置１ｃ及び乙プラントコントローラ２のＣＰＵ装置２ａの各メモリ（図示しない）におけるエリアマップについて説明する。
【００５５】
甲プラントコントローラ１のＣＰＵ装置１ａのメモリにおけるエリアマップ２１は、図８に示すように、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａと甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃとに分けられており、各エリア２１ａ，２１ｃに、ＣＰＵ装置１ａがローカルＰＩＯ４ａやコモンＰＩＯ４ｃに対して読み書きするプロセスデータが記憶される。
【００５６】
同様に、甲プラントコントローラ１のＣＰＵ装置１ｂのメモリにおけるエリアマップ２２は、甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２２ｂと甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２２ｃとに分けられており、各エリア２２ｂ，２２ｃに、ＣＰＵ装置１ｂがローカルＰＩＯ４ｂやコモンＰＩＯ４ｃに対して読み書きするプロセスデータが記憶される。
【００５７】
また、乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３のプロセスデータアドレスに、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａに対応するＩ／Ｆ用エリア２３ａ、ＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２１ｂに対応するＩ／Ｆ用エリア２３ｂ、甲プラントコントローラ１のＣＰＵ装置１ａ，１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃ、２２ｃに対応するＩ／Ｆ用エリア２３ｃがそれぞれ割り付けられている。なお、Ｉ／Ｆ用エリア２３ａとＩ／Ｆ用エリア２３ｂとのアドレスは、重複しないように割り当てられている。
【００５８】
以上のように、プロセスデータの甲プラントコントローラ１におけるアドレスと乙プラントコントローラ２におけるアドレスとが異なるので、乙プラントコントローラ２により２ポートメモリ５３のプロセスデータをモニタリングするときに、アドレス変換部５５（図２、図７参照）によりアドレスの変換を行い、当該変換されたアドレスに基づいて２ポートメモリ５３からプロセスデータを取得する。以下、さらに具体的に説明する。
【００５９】
乙プラントコントローラ２のＣＰＵ装置２ａからアドレス信号ＡＤを乙プラントコントローラ用入力Ｉ／Ｆ部５２のアドレス信号レシーバＩＣ５２ａ（図４）に取り込み、アドレス変換回路５５ｃにて乙プラントコントローラ２のアドレス信号ＡＤを甲プラントコントローラ１のアドレスに変換する。アドレス変換を行った後、アドレス変換部５５のアドレス一致回路５５ａによって、当該アドレスがアドレス変換部５５の図示しないモニタ範囲を設定する設定スイッチにて設定されているアドレスと一致するか確認する。
【００６０】
アドレスが一致した入出力バス変換ユニット５（この実施の形態では３台のうちのいずれか１台）では、アクセス開始信号ＲＥＱを乙プラントコントローラ２のＣＰＵ装置２ａから自己の乙プラントコントローラ用入力Ｉ／Ｆ部５２のアクセス開始信号レシーバＩＣ５２ｂに取り込み、タイミング生成回路５５ｂにて生成されたタイミングにて乙プラントコントローラ用入力Ｉ／Ｆ部５２のデータ信号レシーバ兼ドライバＩＣ５２ｃを介して乙プラントコントローラ２のＣＰＵ装置２ａへ２ポートメモリ５３に収容されたプロセスデータを出力する。
【００６１】
その後、同様にタイミング生成回路５５ｂによって生成されるタイミングにより、アクセス完了信号ＲＥＳを乙プラントコントローラ用入力Ｉ／Ｆ部５２のアクセス完了信号ドライバＩＣ５２ｄから乙プラントコントローラ２のＣＰＵ装置２ａへ出力する。アクセス完了信号ＲＥＳを乙プラントコントローラ２のＣＰＵ装置２ａが取り込むことにより、ローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂあるいはコモンＰＩＯ４ｃに対するプロセスデータのモニタリングが終了する。
【００６２】
これにより、入出力バス変換ユニット５によりアドレス変換を行い、アーキテクチャの異なる乙プラントコントローラ２から、甲プラントコントローラ１のプロセスデータのモニタリングを行うことが可能となる。なお、乙プラントコントローラ２のＣＰＵ装置２ａから、２ポートメモリ５３にプロセスデータの書き込みを行った場合は、２ポートメモリ５３だけに収容し、甲プラントコントローラ１へはプロセスデータを出力しないようにし、甲プラントコントローラ１による制御に影響を与えないようにしている。また、入出力バス変換ユニット５によりアドレス変換を行い、乙プラントコントローラ２に甲プラントコントローラ１のプロセスデータを取り込んで、乙プラントコントローラ２により制御のシミュレーションを行うことができる。
【００６３】
以上のようにこの実施の形態によれば、乙プラントコントローラ２がモニタリングあるいはシミュレーションを実行できるように入出力バス変換ユニット５を設けているため、甲プラントコントローラ１と甲プラントコントローラ用ＰＩＯ４との間のプロセスデータの送受信に、入出力バス変換ユニット５を構成するＩＣ固有のデータ転送遅延分だけの遅延が生ずるが、きわめて短い時間であるので、性能を損なうことなくプロセスデータの送受信を行うことができる。
【００６４】
また、乙プラントコントローラ２は、２ポートメモリ５３からほぼリアルタイムに甲プラントコントローラ１のプロセスデータをモニタリングすることが可能である。また、一つの乙プラントコントローラ２にて、同時に複数のプラントコントローラのプロセスデータのモニタリングやシミュレーションを行うことができる。
【００６５】
さらに、２ポートメモリ５３を設けて甲プラントコントローラ１と同じプロセスデータを保持し、乙プラントコントローラ２からは２ポートメモリ５３にアクセスすることにより甲プラントコントローラ１の各プロセスデータをモニタリングするようにし、甲プラントコントローラ１による制御に影響を与えることがないようにしているので、甲プラントコントローラ１における制御の独立性及び信頼性を確保できる。
【００６６】
なお、甲プラントコントローラ１は２台のＣＰＵ装置１ａ，１ｂを、乙プラントコントローラ２は１台のＣＰＵ装置２ａを有しているものとしたが、甲プラントコントローラ１及び乙プラントコントローラ２ともＣＰＵ装置がもっと多い場合であっても同様の効果を奏する。また、乙プラントコントローラ２においては１台のＣＰＵ装置を有するものを示したが、複数のＣＰＵ装置を有するものであってもよい。
【００６７】
実施の形態２．
図９、図１０は、さらにこの発明の他の実施の形態を示すものであり、図９はプラント制御装置の構成図、図１０は甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。この実施の形態は、甲プラントコントローラ１内の複数のＣＰＵ装置にて共有されるコモンＰＩＯ４ｃだけで構成されるシステムにおいて、甲プラントコントローラ１の複数のＣＰＵ装置で共有されるコモンＰＩＯ４ｃのプロセスデータを、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａが読み出すことを可能とするものである。
【００６８】
図９において、甲プラントコントローラ用ＰＩＯ４はコモンＰＩＯ４ｃだけを有している。そして、コモンＰＩＯ４ｃに対応させて１台の入出力バス変換ユニット５が設けられている。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続関係についても、図１に示したプラント制御装置と同様にされている。
【００６９】
甲プラントコントローラ１及び乙プラントコントローラ２における各ＣＰＵ装置のメモリにおけるエリアマップは、図１０に示すように割り付けされている。すなわち、甲プラントコントローラ１のＣＰＵ装置１ａのメモリにおけるエリアマップ２１のプロセスデータアドレスに甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃが割付られており、甲プラントコントローラ１のＣＰＵ装置１ｂのメモリにおけるエリアマップ２２のプロセスデータアドレスに甲プラントコントローラ１のＣＰＵ装置１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２２ｃが割り付けられている。
【００７０】
また、乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３のプロセスデータアドレスに、甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃ及び甲プラントコントローラ１のＣＰＵ装置１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２２ｃに対応するＩ／Ｆ用エリア２３ｃが割り当てられている。これにより、甲プラントコントローラ１内の複数のＣＰＵ装置で共有されるコモンＰＩＯ４ｃのプロセスデータを、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａが読み出すことが可能となる。
【００７１】
以上のようにこの実施の形態によれば、甲プラントコントローラ１と甲プラントコントローラ用のコモンＰＩＯ４ｃとの間のプロセスデータの送受信に、入出力バス変換ユニット５を構成するＩＣ固有のデータ転送遅延分だけの遅延が生ずるが、きわめて短い時間であるので、入出力バス変換ユニット５を設けても性能を損なうことなくプロセスデータの送受信を行うことができる。また、乙プラントコントローラ２は、２ポートメモリ５３からほぼリアルタイムに甲プラントコントローラ１のプロセスデータを取り込んで、モニタリングを行うことができる。また、取り込んだプロセスデータを用いてプラントの制御のシミュレーションを行うことができる。
【００７２】
実施の形態３．
図１１、図１２は、さらにこの発明の他の実施の形態を示すものであり、図１１はプラント制御装置の構成図、図１２は甲プラントコントローラ１及び乙プラントコントローラ２のＣＰＵ装置のメモリのエリアマップである。この実施の形態は、甲プラントコントローラ１内の複数のＣＰＵ装置１ａ，１ｂに各々接続されるローカルＰＩＯ４ａ，４ｂだけで構成されるプラント制御装置において、甲プラントコントローラ１の複数のＣＰＵ装置１ａ，１ｂに対応する各ローカルＰＩＯ４ａ，４ｂのプロセスデータを、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａが読み出すことを可能とするものである。
【００７３】
図１１において、甲プラントコントローラ１はＣＰＵ装置１ａとＣＰＵ装置１ｂとを有し、甲プラントコントローラ用ＰＩＯ４はローカルＰＩＯ４ａ及びローカルＰＩＯ４ｂを有している。そして、左方の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１にＣＰＵ装置１ａが接続され、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４にローカルＰＩＯ４ａが接続されている。
【００７４】
右方の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１にＣＰＵ装置１ｂが接続され、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４にローカルＰＩＯ４ｂが接続されている。左方の入出力バス変換ユニット５の乙プラントコントローラ用入力Ｉ／Ｆ部５２は、右方の入出力バス変換ユニット５の乙プラントコントローラ用出力Ｉ／Ｆ部５６に接続され、右方の入出力バス変換ユニット５の乙プラントコントローラ用入力Ｉ／Ｆ部５２と乙プラントコントローラ２のＣＰＵ装置２ａとが接続されている。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続関係についても、図１に示したプラント制御装置と同様にされている。
【００７５】
甲プラントコントローラ１及び乙プラントコントローラ２における各ＣＰＵ装置１ａ，１ｂ，２ａのメモリにおけるエリアマップは、図１２に示すように割り付けされている。すなわち、甲プラントコントローラ１のＣＰＵ装置１ａのメモリにおけるエリアマップ２１のプロセスデータアドレスに甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａが割り付けられており、甲プラントコントローラ１のＣＰＵ装置１ｂのメモリにおけるエリアマップ２２のプロセスデータアドレスに甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２２ｂが割り付けられている。
【００７６】
また、乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３のプロセスデータアドレスに、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａ及び甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２２ｂに対応するＩ／Ｆ用エリア２３ａ及び２３ｂが割り当てられている。これにより、甲プラントコントローラ１内の複数のＣＰＵ装置に対応するローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂのプロセスデータを、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａが読み出すことが可能となる。
【００７７】
以上のようにこの実施の形態によれば、甲プラントコントローラ１と甲プラントコントローラ用ＰＩＯ４（ローカルＰＯＩ４ａ  ４ｂ）との間のプロセスデータの送受信に、入出力バス変換ユニット５を構成するＩＣ固有のデータ転送遅延分だけの遅延が生ずるが、きわめて短い時間であるので、性能を損なうことなくプロセスデータの送受信を行うことができる。また、乙プラントコントローラ２は、２ポートメモリ５３からほぼリアルタイムに甲プラントコントローラ１のプロセスデータを取り込んで、モニタリングを行うことができる。なお、取り込んだプロセスデータを用いてプラントの制御のシミュレーションを行うことができる。
【００７８】
実施の形態４．
図１３は、さらにこの発明の他の実施の形態を示すプラント制御装置の構成図である。この実施の形態は、甲プラントコントローラ１の複数のＣＰＵ装置のうちＣＰＵ装置１ｄ及びこれに対応するローカルＰＩＯ４ｄがＣＰＵ装置１ａやローカルＰＩＯ４ａから離れたところに設けられている。そして、これらローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃのプロセスデータを、同様にＣＰＵ装置１ａやＣＰＵ装置１ｄから離れて設けられているアーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａから読み出すことを可能とするものである。
【００７９】
図１３において、甲プラントコントローラ１はＣＰＵ装置１ａ、ＣＰＵ装置１ｂ、マルチコントローラ装置１ｃ及びＣＰＵ装置１ｄを有する。甲プラントコントローラ用ＰＩＯ４は、ローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂ、コモンＰＩＯ４ｃ及びローカルＰＩＯ４ｄを有する。甲プラントコントローラ１のＣＰＵ装置１ｄは、ＣＰＵ装置１ａやＣＰＵ装置１ｂから離れたところに設置されている。
【００８０】
一番右の入出力バス変換ユニット５は、ＣＰＵ装置１ｄの近くに設けられている。また、甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ｄも、一番右の入出力バス変換ユニット５の近くに設置されている。さらに、乙プラントコントローラ２は、甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｄの双方から離れた位置に設けられている。
【００８１】
そして、カスケード接続された入出力バス変換ユニット５の初段である右から２番目の入出力バス変換ユニット５は、その乙プラントコントローラ用入力Ｉ／Ｆ部５２がＬ−ＳＴＮ９に接続され、Ｌ−ＳＴＮ９とネットワーク回線１９で接続されたＭ−ＳＴＮ８を介して乙プラントコントローラ２のＣＰＵ装置２ａに接続されている。ＣＰＵ装置１ｄは、図１４における一番右の入出力バス変換ユニット５の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１に接続されている。
【００８２】
ＣＰＵ装置１ｄに対応する一番右の入出力バス変換ユニット５の甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４には、やはりローカルＰＩＯ４ａやローカルＰＩＯ４ｂとは離れて設置されているローカルＰＩＯ４ｄが接続されている。また、一番右の入出力バス変換ユニット５の乙プラントコントローラ用入力Ｉ／Ｆ部５２は、Ｌ−ＳＴＮ９及びこのＬ−ＳＴＮ９とネットワーク回線１９で接続されたＭ−ＳＴＮ８を介して乙プラントコントローラ２のＣＰＵ装置２ａに接続されている。
【００８３】
その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続関係についても、図１に示したプラント制御装置と同様にされている。
【００８４】
以上のように接続されたプラント制御装置は、実施の形態１の図８に示したものと同様に、甲プラントコントローラ１のＣＰＵ装置１ａ〜ＣＰＵ装置１ｄのメモリにおける各ローカルＰＩＯ４ａ，４ｂ，４ｄ及びコモンＰＩＯ４ｃとのＩ／Ｆ用エリアに対応させて乙プラントコントローラ２のＣＰＵ装置２ａのエリアマップのプロセスデータアドレスに各Ｉ／Ｆ用エリアを割り付け、同様のアドレス変換を行うことにより、互いに離れたところに設置されているＣＰＵ装置１ａ，１ｂ、マルチコントローラ装置１ｃ及びＣＰＵ装置１ｄのプロセスデータを、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａが読み出すことが可能となる。
【００８５】
以上のようにこの実施の形態によれば、甲プラントコントローラ１と甲プラントコントローラ用ＰＩＯ４との間のプロセスデータの送受信に、入出力バス変換ユニット５を構成するＩＣ固有のデータ転送遅延分だけの遅延が生ずるが、きわめて短い時間であるので、性能を損なうことなくプロセスデータの送受信を行うことができる。また、乙プラントコントローラ２は、２ポートメモリ５３からほぼリアルタイムに甲プラントコントローラ１のプロセスデータを取り込んで、モニタリングを行うことができる。また、取り込んだプロセスデータを用いてプラントの制御のシミュレーションを行うことができる。なお、一つの乙プラントコントローラ２にて、同時に複数のプラントコントローラのモニタリングや、シミュレーションを行うことができる。
【００８６】
実施の形態５．
図１４〜図１６は、さらにこの発明の他の実施の形態を示すものであり、図１４はプラント制御装置の構成図、図１５は入出力バス変換ユニット５の詳細構成図である。図１６は、甲プラントコントローラ１及び乙プラントコントローラ２のＣＰＵ装置のメモリのエリアマップである。この実施の形態は、アーキテクチャの異なるＣＰＵ装置からＰＩＯへのアクセスを切り替えることができるようにしたものである。
【００８７】
図１４において、プラント制御装置は図１におけるものとほぼ同様の構成であるが、図１における入出力バス変換ユニット５に対応する入出力バス変換ユニット６の詳細構成が異なる。乙プラントコントローラ２は、図１における乙プラントコントローラ２と同様のものであるが、そのメモリにおけるＩ／Ｆ用エリアの構成が異なる（詳細後述）。
【００８８】
入出力バス変換ユニット６は、その詳細を図１５に示すように、開閉切替手段６０を有する。開閉切替手段６０は、切替器６１及び開閉器６２を有する。また、図１５において入出力バス変換ユニット６は図７におけるものと同様のアドレス変換部５５を有する。そして、図１４においてカスケード接続された３台の入出力バス変換ユニット６の最終段である図１４の左方の入出力バス変換ユニット６の乙プラントコントローラ用出力Ｉ／Ｆ部５６には乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａが接続されている。
【００８９】
なお、乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａは、乙プラントコントローラ２へのプラント制御の移行、すなわち乙プラントコントローラ２への更新に際し設けられたものである。この乙プラントコントローラ用ＰＩＯ７は必要に応じて設けられる。その他の構成については、図７に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続も同様になされている。
【００９０】
切替器６１は、４極双投のもので、その図示しない励磁コイルが励磁されていないときは端子ｃと端子ｂとが接続されており、励磁コイルが励磁されると端子ｃと端子ａとが接続されるように切り替わる。切替器６１は、乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１との間及び乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４との間に、図示のように接続されている。
【００９１】
開閉器６２は、４極単投のもので、その図示しない励磁コイルが励磁されていないときは開路しており、励磁コイルが励磁されると閉成する。開閉器６２は甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４との間に設けられ、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４との間の信号線同士を接続したり開放したりする。
【００９２】
なお、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ及び乙プラントコントローラ２のＣＰＵ装置２ａの各メモリにおけるエリアマップは、図１６のようになっている。甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｂの各メモリにおけるエリアマップ２１，２２は、図８に示すのと同様である。
【００９３】
また、乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３のプロセスデータアドレスに、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａに対応するＩ／Ｆ用エリア２３ａ、甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２２ｂに対応するＩ／Ｆ用エリア２３ｂ、甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃ及び甲プラントコントローラ１のＣＰＵ装置１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２２ｃに対応するＩ／Ｆ用エリア２３ｃ、並びに乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａとのＩ／Ｆ用エリア２３ｄがそれぞれ設けられている。なお、Ｉ／Ｆ用エリア２３ａとＩ／Ｆ用エリア２３ｂのアドレスは、重複しないように割り当てられている。
【００９４】
次に、動作について説明する。
切替オフ時、すなわち切替器６１及び開閉器６２がともに励磁されているときは、切替器６１の開閉接点はｃ端子とａ端子とが接続され、開閉器６２の開閉接点は閉路しているので、入出力バス変換ユニット６は実施の形態１における図７の入出力バス変換ユニット５と同じ接続状態となる。従って、３台の入出力バス変換ユニット６がカスケード接続されるとともに、甲プラントコントローラ１のＣＰＵ装置１ａ，１ｂ、マルチコントローラ装置１ｃ、乙プラントコントローラ２のＣＰＵ装置２ａ及び甲プラントコントローラ用ＰＩＯ４の各ＰＩＯ４ａ〜４ｃとの接続関係は、実施の形態１に示したプラント制御装置と同様になる。
【００９５】
同時に、図１４の左方の入出力バス変換ユニット６の乙プラントコントローラ用出力Ｉ／Ｆ部５６には、乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａが接続された状態となる。これにより、乙プラントコントローラ２は甲プラントコントローラ１の甲プラントコントローラ１〜マルチコントローラ装置１ｃ及び乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａのプロセスデータの読み出し及び書き出しが可能となる。
【００９６】
切替オン時、すなわち切替器６１及び開閉器６２がいずれも励磁されていないときは、切替器６１の開閉接点はｃ端子とｂ端子とが接続され、開閉器６２の開閉接点は開路している。従って、乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４とが接続され、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と乙プラントコントローラ用入力Ｉ／Ｆ部５２との接続が遮断される。
【００９７】
これにより、各入出力バス変換ユニット６おいては、その乙プラントコントローラ用入力Ｉ／Ｆ部５２及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介して甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂ及びコモンＰＩＯ４ｃに接続されるので、そのアドレス変換回路５５ｃにより実施の形態１におけるのと同様に図１６に示すようなアドレス変換を行い、乙プラントコントローラ２のＣＰＵ装置２ａから甲プラントコントローラ１のローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃのプロセスデータの読み出し及び書き込みが可能となる。
【００９８】
乙プラントコントローラ２のＣＰＵ装置２ａは、カスケード接続された左方の入出力バス変換ユニット６の乙プラントコントローラ用出力Ｉ／Ｆ部５６を介して乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａに接続されているので、乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａとの間でプロセスデータの読み出し及び書き込みも可能である。乙プラントコントローラ２のＣＰＵ装置２ａが乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａへアクセスするときは、プロセスデータのアドレスは、図１６に示すように乙プラントコントローラ２のＣＰＵ装置２ａの乙プラントコントローラＣＰＵ装置２ａにおけるエリアマップ２３における乙プラントコントローラＣＰＵ装置２ａにおけるローカルＰＩＯ７ａとのＩ／Ｆ用エリア２３ｄに割り付けられる。
【００９９】
なお、切替オン時は、甲プラントコントローラ１のＣＰＵ装置１ａ又はＣＰＵ装置１ｂから入出力バス変換ユニット６の２ポートメモリ５３に対して、プロセスデータの書き込み及び読み出しを行っても、入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４との間が開放されているので、甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂへはプロセスデータの入出力は行われない。これにより、甲プラントコントローラ１のＣＰＵ装置１ａ，１ｂの読み書き動作に影響されることなく、乙プラントコントローラ２による制御を行うことができる。
【０１００】
以上のように、この実施の形態によれば、甲プラントコントローラ１にて操業中にアークテクチャの異なる乙プラントコントローラ２で、甲プラントコントローラ１のプロセスデータのモニタリングを行うことができる。また、甲プラントコントローラ１によるプラントの制御のシミュレーションを行った後、各入出力バス変換ユニット６の切替器６１及び開閉器６２を操作することによりアークテクチャの異なる乙プラントコントローラ２による制御に切り替えることができる。乙プラントコントローラ２によるプラント制御に更新する場合は、乙プラントコントローラ２による制御に切り替え後甲プラントコントローラ１のＣＰＵ装置１ａ、１ｂを撤去する。
【０１０１】
このときに、アドレス変換を入出力バス変換ユニット６内で行うため、乙プラントコントローラ２のＣＰＵ装置２ａの負担を増加させることもないし、甲プラントコントローラ１の各ＰＩＯのアドレス設定を変更する必要もない。また、乙プラントコントローラ２として甲プラントコントローラ１よりも機能及び性能の優れたものを使用して乙プラントコントローラ２による制御に更新することにより機能が比較的単純で機能向上の必要性の低いローカルＰＩＯ４ａ〜コモンＰＩＯ４ｃはそのまま使用して、現地据付けや調整作業の軽減を図ることができるとともに、経済的にプラント制御の機能及び性能の向上も図ることができる。
【０１０２】
なお、甲プラントコントローラ１と甲プラントコントローラ用ＰＩＯ４との間、あるいは乙プラントコントローラ２と甲プラントコントローラ用ＰＩＯ４との間のプロセスデータの送受信に、入出力バス変換ユニット６を構成するＩＣ固有のデータ転送遅延分だけの遅延が生ずるが、きわめて短い時間であるので、性能を損なうことなくプロセスデータの送受信や乙プラントコントローラ２による制御を行うことができる。
【０１０３】
実施の形態６．
図１７、図１８は、さらにこの発明の他の実施の形態を示すものであり、図１７はプラント制御装置の構成図、図１８は甲プラントコントローラ１及び乙プラントコントローラ２のＣＰＵ装置のメモリのエリアマップである。この実施の形態は、甲プラントコントローラ１の複数のＣＰＵ装置にて共有されるコモンＰＩＯ４ｃだけで構成されるプラント制御装置において、甲プラントコントローラ１からコモンＰＩＯ４ｃへのアクセスと、アーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａからコモンＰＩＯ４ｃへのアクセスとを、切り替えることができるようにしたものである。
【０１０４】
図１７において、コモンＰＩＯ４ｃに対応して１台の入出力バス変換ユニット６が設けられている。入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１には甲プラントコントローラ１のマルチコントローラ装置１ｃが接続され、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４には甲プラントコントローラ用ＰＩＯ４のコモンＰＩＯ４ｃが接続され、乙プラントコントローラ用出力Ｉ／Ｆ部５６にはＣＰＵ装置２ａ用の乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａが接続されている。
【０１０５】
その他の構成については、図１４に示した実施の形態５と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続も同様になされている。この実施の形態は、図１４に示した実施の形態５に対し、ローカルＰＩＯ４ａ及びローカルＰＩＯ４ｂが省かれているものである。
【０１０６】
なお、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ及び乙プラントコントローラ２のＣＰＵ装置２ａの各メモリにおけるエリアマップは、図１８のようになっている。甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｂの各メモリにおけるエリアマップ２１，２２には、それぞれ甲プラントコントローラ１のＣＰＵ装置１ａにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃ、甲プラントコントローラ１のＣＰＵ装置１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２２ｃが割り当てられている。
【０１０７】
乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３は、ＣＰＵ装置１ａ及びＣＰＵ装置１ｂにおけるＩ／Ｆ用エリア２１ｃ，２２ｃに対応するＩ／Ｆ用エリア２３ｃ、並びに乙プラントコントローラ２のＣＰＵ装置２ａにおける乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａとのＩ／Ｆ用エリア２３ｄが互いに分けて割り当てられている。なお、甲プラントコントローラ１のＣＰＵ装置１ａ，１ｂにおけるコモンＰＩＯ４ｃとのＩ／Ｆ用エリア２１ｃ，２２ｃに対応するエリア２３ｃと乙プラントコントローラＣＰＵ装置２ａにおけるローカルＰＩＯ７ａとのＩ／Ｆ用エリア２３ｄのアドレスは、重複しないように割り当てられている。
【０１０８】
次に、動作について説明する。
切替オフ時、すなわち切替器６１及び開閉器６２（図１５参照）がともに励磁されているときは、切替器６１の開閉接点はｃ端子とａ端子とが接続され、開閉器６２の開閉接点は閉路しているので、甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｂは、マルチコントローラ装置１ｃを経由してかつ左右の入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介してコモンＰＩＯ４ｃに接続される。
【０１０９】
乙プラントコントローラ２のＣＰＵ装置２ａは、入出力バス変換ユニット６の乙プラントコントローラ用出力Ｉ／Ｆ部５６を介してＣＰＵ装置２ａ用の乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａに接続される。これにより、甲プラントコントローラ１はコモンＰＩＯ４ｃのプロセスデータの読み出し及び書き込みが可能となるとともに、乙プラントコントローラ２はコモンＰＩＯ４ｃ及び乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａのプロセスデータの読み出し及び書き込みが可能となる。
【０１１０】
切替オン時、すなわち切替器６１及び開閉器６２がいずれも励磁されていないときは、切替器６１の開閉接点はｃ端子とｂ端子とが接続され、開閉器６２の開閉接点は開路している。従って、乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４とが接続され、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と乙プラントコントローラ用入力Ｉ／Ｆ部５２との接続が遮断される。
【０１１１】
これにより、乙プラントコントローラ２のＣＰＵ装置２ａは、入出力バス変換ユニット６の乙プラントコントローラ用入力Ｉ／Ｆ部５２及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介して甲プラントコントローラ用ＰＩＯ４のコモンＰＩＯ４ｃに接続されるとともに、入出力バス変換ユニット６の乙プラントコントローラ用入力Ｉ／Ｆ部５２及び乙プラントコントローラ用出力Ｉ／Ｆ部５６を介して乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａに接続される。そして、入出力バス変換ユニット６のアドレス変換部５５によりアドレス変換を行い、甲プラントコントローラ１のコモンＰＩＯ４ｃ及び乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａとの間でプロセスデータの読み出し及び書き込みが可能となる。
【０１１２】
従って、甲プラントコントローラ１にて操業中にアークテクチャの異なる乙プラントコントローラ２で、甲プラントコントローラ１のプロセスデータのモニタリングを行うことができる。また、甲プラントコントローラ１によるプラント制御のシミュレーションを行った後、開閉切替手段６０の切替器６１及び開閉器６２を操作することによりアークテクチャの異なるＣＰＵ装置２ａによる制御に切り替えることができる。これにより、ＣＰＵ装置１ａ、ＣＰＵ装置１ｂによるプラント制御からＣＰＵ装置２ａによるプラント制御に変更、要すれば更新することができる。
【０１１３】
実施の形態７．
図１９、図２０は、さらにこの発明の他の実施の形態を示すものであり、図１９はプラント制御装置の構成図、図２０は甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。この実施の形態は、甲プラントコントローラ１内の複数のＣＰＵ装置１ａ，１ｂのおのおのに接続される甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａ及びローカルＰＩＯ４ｂ並びに乙プラントコントローラ２のＣＰＵ装置２ａに接続される乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａを有するプラント制御装置におけるものである。
【０１１４】
甲プラントコントローラ１からローカルＰＩＯ４ａやローカルＰＩＯ４ｂへのアクセスと、アークテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａからローカルＰＩＯ４ａやローカルＰＩＯ４ｂへのアクセスとを、切り替えることができるようにしたものである。
【０１１５】
図１９において、カスケード接続された２台の入出力バス変換ユニット６のうちの最終段である左方の入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１には甲プラントコントローラ１のＣＰＵ装置１ａが接続され、甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４には甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａが接続され、乙プラントコントローラ用出力Ｉ／Ｆ部５６には乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａが接続されている。
【０１１６】
右方の入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１にはＣＰＵ装置１ｂが接続され、乙プラントコントローラ用入力Ｉ／Ｆ部５２にＣＰＵ装置２ａが接続されている。甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４にはローカルＰＩＯ４ｂが接続されている。その他の構成については、図１４に示した実施の形態５と同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続も同様になされている。
【０１１７】
なお、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂ及び乙プラントコントローラ２のＣＰＵ装置２ａの各メモリ（図示しない）におけるエリアマップは、図２０のようになっている。甲プラントコントローラ１のＣＰＵ装置１ａ及びＣＰＵ装置１ｂの各メモリにおけるエリアマップ２１，２２のプロセスデータアドレスには、それぞれ甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａ、甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２２ｂが割り当てられている。
【０１１８】
乙プラントコントローラ２のＣＰＵ装置２ａのメモリにおけるエリアマップ２３のプロセスデータアドレスには、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａに対応するエリア２３ａ、甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２１ｂに対応するエリア２３ｂ、及び乙プラントコントローラＣＰＵ装置２ａにおけるローカルＰＩＯ７ａとのＩ／Ｆ用エリア２３ｄが互いに分けて割り当てられている。なお、甲プラントコントローラ１のＣＰＵ装置１ａにおけるローカルＰＩＯ４ａとのＩ／Ｆ用エリア２１ａに対応するエリア２３ａと甲プラントコントローラ１のＣＰＵ装置１ｂにおけるローカルＰＩＯ４ｂとのＩ／Ｆ用エリア２１ｂに対応するエリア２３ｂのアドレスは、重複しないように割り当てられている。
【０１１９】
次に、動作について説明する。
切替オフ時、すなわち切替器６１及び開閉器６２（図１５参照）がともに励磁されているときは、切替器６１の開閉接点はｃ端子とａ端子とが接続され、開閉器６２の開閉接点は閉路しているので、甲プラントコントローラ１のＣＰＵ装置１ａは、図１９の左方の６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介して甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａに接続される。
【０１２０】
甲プラントコントローラ１のＣＰＵ装置１ｂは、右方の入出力バス変換ユニット６の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介して甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ｂに接続される。乙プラントコントローラ２のＣＰＵ装置２ａはカスケード接続された初段の入出力バス変換ユニット６の乙プラントコントローラ用入力Ｉ／Ｆ部５２に接続されるとともに、左方の入出力バス変換ユニット６の乙プラントコントローラ用入力Ｉ／Ｆ部５２及び乙プラントコントローラ用出力Ｉ／Ｆ部５６を介して乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａに接続される。
【０１２１】
そして、入出力バス変換ユニット６のアドレス変換部５５により実施の形態１におけるのと同様に図２１に示すようなアドレス変換を行うことにより、甲プラントコントローラ１のＣＰＵ装置１ａ、ＣＰＵ装置１ｂから各ローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂのプロセスデータの読み出し及び書き込みが可能となるとともに、乙プラントコントローラ２のＣＰＵ装置２ａからもローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂのプロセスデータの読み出し及び書き込みを行うことが可能となる。
【０１２２】
切替オン時、すなわち切替器６１及び開閉器６２がいずれも励磁されていないときは、切替器６１の開閉接点はｃ端子とｂ端子とが接続され、開閉器６２の開閉接点は開路している。従って、入出力バス変換ユニット６において乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４とが接続され、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と乙プラントコントローラ用入力Ｉ／Ｆ部５２との接続が遮断される。これにより、乙プラントコントローラ２のＣＰＵ装置２ａは、カスケード接続された２台の入出力バス変換ユニット６によりローカルＰＩＯ４ａ及びローカルＰＩＯ４ｂに接続されるとともに乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａに接続される。
【０１２３】
そして、入出力バス変換ユニット６のアドレス変換部５５により実施の形態１におけるのと同様に図８に示すようなアドレス変換を行い、乙プラントコントローラ２のＣＰＵ装置２ａは甲プラントコントローラ１のローカルＰＩＯ４ａ及びローカルＰＩＯ４ｂのプロセスデータの読み出し及び書き込みを行うことが可能となる。
【０１２４】
従って、甲プラントコントローラ１にて操業中にアークテクチャの異なる乙プラントコントローラ２で、甲プラントコントローラ１のプロセスデータのモニタリングを行うことができる。また、甲プラントコントローラ１によるプラントの制御のシミュレーションを行った後、各入出力バス変換ユニット６の切替器６１及び開閉器６２を操作することによりアークテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａによるプラント制御に切り替えることができる。
【０１２５】
実施の形態８．
図２１は、さらにこの発明の他の実施の形態を示すプラント制御装置の構成図である。この実施の形態は、甲プラントコントローラ１の複数のＣＰＵ装置のうちＣＰＵ装置１ｄ及びこれに対応するローカルＰＩＯ４ｄがＣＰＵ装置１ａやローカルＰＩＯ４ａから離れたところに設けられていて、これらローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃのプロセスデータを、甲プラントコントローラ１からアクセス可能な状態と、ＣＰＵ装置１ａやマルチコントローラ装置１ｃから離れて設けられておりアーキテクチャの異なる乙プラントコントローラ２のＣＰＵ装置２ａからのアクセス可能な状態とに切り替えるものである。
【０１２６】
すなわち、甲プラントコントローラ１とローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃとの組み合わせによりプラント制御がなされていたのを、入出力バス変換ユニット６を用いて、乙プラントコントローラ２とローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃとの組み合わせに切り替えるものである。図２１において、入出力バス変換ユニット６は、図１５に示したものと同様のものである。また、その他の構成についても、図１３に示したものと同様のものであるので、相当するものに同じ符号を付して説明を省略する。また、これらのものの接続関係も、図１３に示したものと同様である。
【０１２７】
次に、動作について説明する。
切替オフ時、すなわち切替器６１及び開閉器６２（図１５参照）がともに励磁されているときは、切替器６１の開閉接点はｃ端子とａ端子とが接続され、開閉器６２の開閉接点は閉路しているので、図１３に示したプラント制御装置と同様の状態になる。従って、このときは、図１３に示したプラント制御装置と同様の動作をする。
【０１２８】
切替オン時、すなわち切替器６１及び開閉器６２がいずれも励磁されていないときは、切替器６１の開閉接点はｃ端子とｂ端子とが接続され、開閉器６２の開閉接点は開路している。従って各入出力バス変換ユニット６の、乙プラントコントローラ用入力Ｉ／Ｆ部５２と甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４とが接続され、甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部５１と乙プラントコントローラ用入力Ｉ／Ｆ部５２との接続が遮断される。
【０１２９】
これにより、乙プラントコントローラ２のＣＰＵ装置２ａは、Ｍ−ＳＴＮ８、甲プラントコントローラ１９及びＬ−ＳＴＮ９を介してカスケード接続された入出力バス変換ユニット６の各乙プラントコントローラ用入力Ｉ／Ｆ部５２及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を介して離れたところにある甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａ、ローカルＰＩＯ４ｂ及びコモンＰＩＯ４ｃに接続される。
【０１３０】
また、乙プラントコントローラ２の２ａは、Ｍ−ＳＴＮ８、甲プラントコントローラ１９及びＬ−ＳＴＮ９を介して右方の入出力バス変換ユニット６の乙プラントコントローラ用入力Ｉ／Ｆ部５２及び甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部５４を経由してやはり離れたところにある甲プラントコントローラ１のローカルＰＩＯ４ｄに接続される。そして、おのおの入出力バス変換ユニット６が有するアドレス変換部５５により実施の形態５におけるのと同様にしてアドレス変換を行い、ＣＰＵ装置２ａは甲プラントコントローラ１のローカルＰＩＯ４ａ，４ｂ，４ｄ、及びコモンＰＩＯ４ｃのプロセスデータの読み出し及び書き込みが可能となる。また、ＣＰＵ装置２ａから乙プラントコントローラ２用に設けられた乙プラントコントローラ用ＰＩＯ７のローカルＰＩＯ７ａのプロセスデータの読み出し及び書き込みも可能となる。
【０１３１】
以上のように、この実施の形態によれば、甲プラントコントローラ１にて操業中にアークテクチャの異なる乙プラントコントローラ２により、離れたところにある甲プラントコントローラ用ＰＩＯ４のローカルＰＩＯ４ａ  ４ｂ  ４ｄ、及びコモンＰＩＯ４ｃのデータのモニタリングを行うことができる。また、プラントの制御のシミュレーションを行った後、各入出力バス変換ユニット６の切替器６１及び開閉器６２を操作することによりアークテクチャの異なる乙プラントコントローラ２による制御に切り替えることができる。
【図面の簡単な説明】
【０１３２】
【図１】この発明の実施の一形態であるプラント制御装置の構成図である。
【図２】図１の入出力バス変換ユニットの構成である。
【図３】図２の甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部の構成図である。
【図４】図２の乙プラントコントローラ用入力Ｉ／Ｆ部の構成図である。
【図５】図２の甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部の構成図である。
【図６】図２の乙プラントコントローラ用出力Ｉ／Ｆ部の構成図である。
【図７】図１の入出力バス変換ユニットの詳細構成図である。
【図８】図１の甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【図９】この発明の他の実施の形態であるプラント制御装置の構成図である。
【図１０】図９の甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【図１１】さらに、この発明の他の実施の形態であるプラント制御装置の構成図である。
【図１２】図１２の甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【図１３】さらに、この発明の他の実施の形態であるプラント制御装置の構成図である。
【図１４】さらに、この発明の他の実施の形態であるプラント制御装置の構成図である。
【図１５】図１４の入出力バス変換ユニット５の詳細構成図である。
【図１６】図１４の甲プラントコントローラ１及び乙プラントコントローラ２のＣＰＵ装置のメモリのエリアマップである。
【図１７】さらに、この発明の他の実施の形態であるプラント制御装置の構成図である。
【図１８】図１７の甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【図１９】さらに、この発明の他の実施の形態であるプラント制御装置の構成図である。
【図２０】図１９の甲プラントコントローラ及び乙プラントコントローラのＣＰＵ装置のメモリのエリアマップである。
【図２１】さらに、この発明の他の実施の形態を示すプラント制御装置の構成図である。
【図２２】従来のプラントシミュレーション装置を示す構成図である。
【符号の説明】
【０１３３】
１  甲プラントコントローラ、１ａ，１ｂ，１ｄ  ＣＰＵ装置、
２  乙プラントコントローラ、２ａ  ＣＰＵ装置、
４  甲プラントコントローラ用ＰＩＯ、４ａ，４ｂ，４ｄ  ローカルＰＩＯ、
４ｃ  コモンＰＩＯ，ローカルＰＩＯ、５，６  入出力バス変換ユニット、
５１  甲プラントコントローラ用ＣＰＵ／マルチＩ／Ｆ部、
５２  乙プラントコントローラ用入力Ｉ／Ｆ部、５３  ２ポートメモリ、
５４  甲プラントコントローラ用ＰＩＯ  Ｉ／Ｆ部、５５  アドレス変換部、
５６  乙プラントコントローラ用出力Ｉ／Ｆ部、５８  アドレス一致回路、
６０  開閉切替手段、６１  切替器、６２  開閉器。
【図１】
2008243212.tif 000003
【図２】
2008243212.tif 000004
【図３】
2008243212.tif 000005
【図４】
2008243212.tif 000006
【図５】
2008243212.tif 000007
【図６】
2008243212.tif 000008
【図７】
2008243212.tif 000009
【図８】
2008243212.tif 000010
【図９】
2008243212.tif 000011
【図１０】
2008243212.tif 000012
【図１１】
2008243212.tif 000013
【図１２】
2008243212.tif 000014
【図１３】
2008243212.tif 000015
【図１４】
2008243212.tif 000016
【図１５】
2008243212.tif 000017
【図１６】
2008243212.tif 000018
【図１７】
2008243212.tif 000019
【図１８】
2008243212.tif 000020
【図１９】
2008243212.tif 000021
【図２０】
2008243212.tif 000022
【図２１】
2008243212.tif 000023
【図２２】
2008243212.tif 000024