(57)【要約】【課題】全体的な試験時間を短縮することが可能であると共に、毎回の試験ごとのリダンダンシ演算に係る処理を高速化できる半導体試験装置を提供する。【解決手段】半導体試験装置は、２面のフェイルメモリ２０３，２０４とともに２面の解析メモリ１０７，１０８を持ち、フェイルメモリ１０３，１０４から論理和回路１０５を通じて、毎回の試験ごとにフェイル情報を交互に解析メモリ１０７，１０８に累積して格納していく。比較回路１１２は、毎回の試験ごとに解析メモリ１０７，１０８の記憶内容を同時に読み出し、その差分のフェイル情報をフェイルアドレス取得回路１０９に出力する。ＣＰＵ１１０は、フェイルアドレス取得回路１０９を通じて差分のフェイル情報を参照し、新たに生じたフェイル情報に基づいてリダンダンシ演算を実行する。【選択図】図１
2008243321.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象に対して複数回の試験を実行する半導体試験装置において、
１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイル情報を出力する判定部と、
毎回の試験で前記判定部から出力されるフェイル情報を記憶するフェイルメモリと、
毎回の試験で前記フェイルメモリからフェイル情報を１回ずつ交互に受け取り、最新のフェイル情報を交互に更新していく２つの解析メモリと、
前記２つの解析メモリに記憶されたフェイル情報を互いに比較し、その結果に基づいて１回の試験ごとに生じたフェイル情報の差分を出力する比較回路と
を備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象に対して複数回の試験を実行する半導体試験装置において、
１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイル情報を出力する判定部と、
毎回の試験で前記判定部から出力されるフェイル情報を１回ずつ交互に受け取って記憶していく２つのフェイルメモリと、
毎回の試験で前記２つのフェイルメモリにそれぞれ分散して記憶されたフェイル情報を１回ずつ交互に累積して最新のフェイル情報に更新していく２つの解析メモリと、
毎回の試験で前記２つの解析メモリに記憶されたフェイル情報を互いに比較し、その結果に基づいて１回の試験ごとに生じたフェイル情報の差分を出力する比較回路と
を備えたことを特徴とする半導体試験装置。
【請求項３】
請求項１又は２に記載の半導体試験装置において、
前記比較回路は、
毎回の試験で前記２つの解析メモリからそれぞれ読み出したフェイル情報を比較し、その結果、前回の試験までのフェイル情報と今回の試験で更新された最新のフェイル情報とが互いに不一致となった場合にフェイル情報の差分を出力することを特徴とする半導体試験装置。
【請求項４】
請求項１又は２に記載の半導体試験装置において、
前記比較回路は、
毎回の試験で前記２つの解析メモリからそれぞれ読み出したフェイル情報を比較し、その結果、前回の試験までにフェイル情報がなく、今回の試験で追加された最新のフェイル情報がある場合にフェイル情報の差分を出力することを特徴とする半導体試験装置。
【請求項５】
請求項１から３のいずれかに記載の半導体試験装置において、
前記比較回路により出力されたフェイル情報の差分に基づいて救済演算を実行する演算実行部をさらに備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の被試験対象に対して試験信号を出力し、被試験対象から出力される信号と期待値とを比較してパス又はフェイルを判定する半導体試験装置に関する。
【背景技術】
【０００２】
従来、複数のアドレスを有したメモリデバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して各アドレス（メモリセル）にアクセスし、読み出しや書き込み、消去等の動作の確認を行う半導体試験装置では、重要な機能の１つであるリダンダンシ演算を行っている。リダンダンシ演算とは、試験を行った結果ＤＵＴにフェイル（不良）となるセルがあった場合に、これを予備セルで置き換えて良品にする（救済する）ことが可能かどうかの救済演算を行う処理のことである。
【０００３】
以下の特許文献１には、被測定ＩＣ（ＤＵＴ）から得られた被測定データと期待値データとの比較判定結果をフェイルデータとして各フェイルデータ毎にそれぞれ固有のアドレスに書き込むためのフェイルビットメモリ装置が記載されている。このフェイルビットメモリ装置は、その全アドレスを複数のアドレスグループに分類し、各アドレスグループ毎のアドレスに対応して複数のメモリブロックを備えている。被測定ＩＣの試験で得られたフェイルデータは、そのフェイルデータのアドレスに対応するメモリブロックに振り分けられ、メモリブロック別でフェイルアドレスに対応するアドレス領域に書き込まれる。
【０００４】
【特許文献１】特開２００５−２６７６７３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また従来、上記のようにフェイルデータをフェイルメモリに書き込みながらリダンダンシ演算を行う場合、以下の手法が取られている。図１０は、従来の半導体試験装置の構成（一部）を示す説明図である。この従来例において、ＤＵＴ１０１は例えば半導体メモリであり、個別にパッケージされた状態、もしくはウェハ上に形成された状態のものである。ＤＵＴ１０１には、図示しないパターン発生部から試験信号が入力され、その結果、ＤＵＴ１０１からの出力が判定部１０２に入力される。判定部１０２は、ＤＵＴ１からの出力と期待値パターンとを比較し、ＤＵＴ１０１のアドレスごとに良否（パス又はフェイル）を判定する。フェイルメモリ２０３は、判定部１０２から出力される判定結果（フェイルデータ）を格納する。コピー部１０４は、フェイルメモリ２０３のフェイルデータを読み出す。バッファメモリ２０５は、コピー部２０４からのフェイルデータを格納する。リダンダンシ演算部２０６は、バッファメモリ２０５に格納されたフェイルデータを参照して、そのＤＵＴ１０１の欠陥を救済可能かどうかのリダンダンシ演算を行う。
【０００６】
図１１は、従来例の半導体試験装置の概略的な動作シーケンス図である。図１１中（Ａ）はフェイルメモリ２０３の使用状態を示し、図１１中（Ｂ）はバッファメモリ２０５の使用状態を示す。
【０００７】
試験の実行に伴い、図示しないパターン発生部からＤＵＴ１０１に試験パターンが与えられる。判定部２０２は、ＤＵＴ１０１の出力とパターン発生部からの期待値パターンとを比較してパス又はフェイルを判定し、その結果、フェイルデータをフェイルメモリ２０３に格納する。コピー部２０は、１回の試験が終了するごとにフェイルメモリ２０３からバッファメモリ２０５にフェイルデータをコピー（転送）する。再び、次回の試験でパターン発生部からＤＵＴ１０１に試験パターンが与えられると、判定部２はフェイルデータをフェイルメモリ２０３に格納する。このとき、リダンダンシ演算部２０６がバッファメモリ２０５のフェイルデータを用いてリダンダンシ演算を行う。そして、次回の試験が終了すると、コピー部２０４はフェイルメモリ２０３のフェイルデータをバッファメモリ２０５に改めてコピーする。このような動作が毎回の試験で繰り返されている。
【０００８】
従来例の半導体試験装置では、フェイルメモリ２０３のフェイルデータをバッファメモリ２０５に転送して、リダンダンシ演算中もＤＵＴ１０１の試験が行われるようにしている点では試験効率がよい。しかしながら、フェイルメモリ２０３からバッファメモリ２０５への転送時間が必要となるため、複数回にわたって試験を行っていくと、毎回の転送時間によって試験時間全体が長くなってしまうという問題が生じる。
【０００９】
〔参考例の提示〕
そこで、以下の発明を参考例として提示する。この参考例は、上記のフェイルメモリを複数設けることで、従来例で問題となっていた転送時間をなくすことができる発明である。なお、以下に示す参考例は従来技術ではなく、あくまで本発明とは独立の存在であり、本発明と同様に新規な発明であることをここに付言しておく。
【００１０】
図６は、複数のフェイルメモリを設けた参考例の半導体試験装置の構成（一部）を示す概略図である。参考例の半導体試験装置は２つ（２面）のフェイルメモリ１０３，１０４を備え、さらに２つのフェイルメモリ１０３，１０４に対応して２つの解析メモリ（バッファメモリ）１０７，１０８を備えている。これら解析メモリ１０７，１０８は、フェイルメモリ１０３，１０４に蓄積されたフェイルデータをバッファするメモリである。
【００１１】
ＤＵＴ１０１には、図示しないパターン発生部から試験信号が入力され、判定部１０２は、ＤＵＴ１０１からの出力と、パターン発生部からの期待値パターンとを比較して、同じくＤＵＴ１０１のパス又はフェイルを判定する。ここで、参考例では毎回の試験について、２つのフェイルメモリ１０３，１０４が交互に判定部１０２からフェイルデータ及びフェイルアドレスを記憶する構成となっている。
【００１２】
また２つのフェイルメモリ１０３，１０４からは、論理和回路１０５を通じて２つの解析メモリ１０７，１０８にフェイルデータが転送される。論理和回路１０５は２つのＯＲゲート１０６を有している。フェイルメモリ１０３，１０４にそれぞれ解析メモリ１０７，１０８が対応する関係とすると、ＯＲゲート１０６は、フェイルメモリ１０３，１０４のいずれか一方からのフェイルデータと、解析メモリ１０７，１０８のいずれか他方からのフェイルデータとを論理和して、その結果を解析メモリ１０７，１０８のいずれか一方へ転送する構成となっている。
【００１３】
フェイルアドレス取得回路１０９は、解析メモリ１０７，１０８のフェイルデータを参照してフェイルアドレスを取得する回路である。そして、ＣＰＵ１１０はフェイルアドレス取得回路１０９のフェイルアドレスデータを参照し、リダンダンシ演算を実行する。
【００１４】
次に、参考例の半導体試験装置の動作を説明する。図７は、参考例の半導体試験装置の動作シーケンス図である。図７中（Ａ）はテスト回数を示す。図７中（Ｂ），（Ｄ）はそれぞれ＃１のフェイルメモリ１０３、＃２のフェイルメモリ１０４の動作を示し、また図７中（Ｃ），（Ｅ）はそれぞれ＃１の解析メモリ１０７、＃２の解析メモリ１０８の動作を示す。
【００１５】
図７の動作シーケンスでは、例えば奇数回目の試験（テスト１，テスト３）で得られた結果を一方のフェイルメモリ１０３で記憶し、偶数回目の試験（テスト２，テスト４）で得られた結果を他方のフェイルメモリ１０４で交互に記憶するものとする。この結果、一方のフェイルメモリ１０３にはテスト１，３の結果のみが累積して記憶され、他方のフェイルメモリ１０４にはテスト２，４の結果のみが累積して記憶されていくことになる。
【００１６】
以上の動作をより具体的に説明する。図８は、試験の進行に伴うフェイルデータ等の転送過程を連続的に示す流れ図である。上記の論理和回路１０５は、毎回の試験ごとにフェイルメモリ１０３，１０４の記憶内容を、それぞれ対応する解析メモリ１０７，１０８に転送する。
【００１７】
ここで、２回目（テスト２）以降の試験では、今回の試験で最新の結果が書き込まれた一方のフェイルメモリ１０３，１０４から記憶内容を読み出して、対応する解析メモリ１０７，１０８に転送する際に、前回までの結果が格納されている他方の解析メモリ１０７，１０８からも記憶内容を読み出し、ＯＲゲート１０６で両者の論理和をとっている。
【００１８】
図８中（Ａ）：テスト１の実行後、論理和回路１０５は、＃１のフェイルメモリ１０３の記憶内容（フェイルデータ及びフェイルアドレスを含むフェイル情報）を解析メモリ１０７に転送する。このとき、未だ＃２のフェイルメモリ１０４にはフェイル情報が書き込まれていない。
【００１９】
図８中（Ｂ）：テスト２の実行後、＃２の解析メモリ１０８には、今回のテスト２の結果が書き込まれた＃２のフェイルメモリ１０４から記憶内容が転送されるが、このとき、前回のテスト１の結果が格納されている解析メモリ１０７からも記憶内容が読み出され、これらがＯＲゲート１０６で論理和される。この結果、解析メモリ１０８には、テスト１，２の結果が累積的に格納されることになる。
【００２０】
図８中（Ｃ）：テスト３の実行後、再び＃１の解析メモリ１０７には、今回のテスト３の結果が新たに書き込まれた＃１のフェイルメモリ１０３から記憶内容が転送される。このとき、前回のテスト１，２までの結果が累積して格納されている＃２の解析メモリ１０８から記憶内容が読み出され、これらがＯＲゲート１０６で論理和される。この結果、解析メモリ１０７には、テスト１，２，３の全ての結果が累積的に格納されることになる。
【００２１】
図９は、試験の進行に伴って実際に発生するフェイルとフェイル情報の変遷を連続的に示した概念図である。図９中（Ａ）は各テスト１〜４で発生するフェイル、つまりテスト結果を示す。図９中（Ｂ），（Ｄ）はそれぞれ＃１のフェイルメモリ１０３、＃２のフェイルメモリ１０４の記憶内容の変遷を示し、また図９中（Ｃ），（Ｅ）はそれぞれ＃１の解析メモリ１０７、＃２の解析メモリ１０８の記憶内容の変遷を示す。
【００２２】
図９中（Ｃ），（Ｅ）に示されているように、テスト１〜４が実行されるごとに、２つの解析メモリ１０７，１０８に対して交互に最新のテスト結果が累積して格納されていくことがわかる。このためフェイルアドレス取得回路１０９は、テスト１の実行後に＃１の解析メモリ１０７からフェイル情報を読み出し、テスト２の実行後には＃２の解析メモリ１０８からフェイル情報を読み出す。このようにして、試験の進行に伴って交互に解析メモリ１０７，１０８の記憶内容を参照し、ＣＰＵ１１０がリダンダンシ演算を行っている。
【００２３】
上述した参考例によれば、２面のフェイルメモリ１０３，１０４を持つことで、従来例のようにフェイルデータの転送完了を待つことなく、次の試験に進むことができる（図７中（Ａ））。したがって参考例の発明は、従来例に比較して各段に試験時間の短縮を図ることができ、優れた効果を発揮する。
【００２４】
さらに本発明は、上述した参考例の利点を活かしつつ、より好適に動作することができる半導体試験装置の提供を課題としたものである。特に本発明は、試験結果に基づいて行われるリダンダンシ演算の処理を高速化し、参考例に付加して試験時間の高速化を図ろうとするものである。
【課題を解決するための手段】
【００２５】
本発明は、被試験対象に対して複数回の試験を実行する半導体試験装置である。特に、上記の課題を解決するため第１の発明は、１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイル情報を出力する判定部と、毎回の試験で判定部から出力されるフェイル情報を記憶するフェイルメモリと、毎回の試験でフェイルメモリからフェイル情報を１回ずつ交互に受け取り、最新のフェイル情報を交互に更新していく２つの解析メモリと、これら２つの解析メモリに記憶されたフェイル情報を互いに比較し、その結果に基づいて１回の試験ごとに生じたフェイル情報の差分を出力する比較回路とを備えている。
【００２６】
第１の発明によれば、２つの解析メモリを用いて交互に最新のフェイル情報を更新しつつ、毎回の試験で生じた差分を取得することができる。このため、被試験対象を救済するための救済演算を行う場合は、毎回の試験で取得した差分に基づいて演算処理を行うだけでよいことから、演算処理の高速化が図られる。
【００２７】
また第２の発明は、１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイル情報を出力する判定部と、毎回の試験で判定部から出力されるフェイル情報を１回ずつ交互に受け取って記憶していく２つのフェイルメモリと、毎回の試験で２つのフェイルメモリにそれぞれ分散して記憶されたフェイル情報を１回ずつ交互に累積して最新のフェイル情報に更新していく２つの解析メモリと、毎回の試験で２つの解析メモリに記憶されたフェイル情報を互いに比較し、その結果に基づいて１回の試験ごとに生じたフェイル情報の差分を出力する比較回路とを備える。
【００２８】
第２の発明によれば、２つのフェイルメモリと２つの解析メモリを有していることから、毎回の試験で２つの解析メモリが交互に最新情報を累積的に格納していくことができる。このため、上述した参考例の発明と同様に、フェイル情報の転送完了を待つことなく次回の試験を進行することができ、それだけ試験時間の短縮化を図ることができる。さらに、試験結果に基づいて被試験対象の救済演算を行う場合、毎回の試験で取得した差分に基づいて演算処理を行うだけでよいことから、演算処理の高速化が合わせて図られる。
【００２９】
第１，２の発明において、比較回路は、毎回の試験で２つの解析メモリからそれぞれ読み出したフェイル情報を比較し、その結果、前回の試験までのフェイル情報と今回の試験で更新された最新のフェイル情報とが互いに不一致となった場合にフェイル情報の差分を出力する構成である。
【００３０】
上記の構成によれば、２つの解析メモリが交互に最新のフェイル情報を更新していく過程で、前回までのフェイル情報と今回更新された最新のフェイル情報との間に生じた変化を差分として捉えることができる。
【００３１】
あるいは、第１，２の発明において、比較回路は、毎回の試験で２つの解析メモリからそれぞれ読み出したフェイル情報を比較し、その結果、前回の試験までにフェイル情報がなく、今回の試験で追加された最新のフェイル情報がある場合にフェイル情報の差分を出力する構成であってもよい。
【００３２】
上記の構成によれば、２つの解析メモリが交互に最新のフェイル情報を更新していく過程で、前回までになかったフェイル情報が、今回更新されたことで最新のフェイル情報として追加された場合に、これを差分として捉えることができる。
【００３３】
なお本発明は、比較回路により出力されたフェイル情報の差分に基づいて救済演算を実行する演算実行部をさらに備えている。いずれにしても、救済演算の実行に際して新たなフェイル情報を差分として取得することにより、演算処理の複雑化を解消し、その高速化を図ることができる。
【発明の効果】
【００３４】
本発明によれば、試験結果に基づいて被試験対象の救済演算を簡素化し、より高速な演算処理を行うことができる。また、実際に演算を行うプロセッサの負荷を軽減できるため、救済演算のためにハードウエアリソースを過剰に占有することがなく、半導体試験装置全体の制御バランスを悪化させないという利点がある。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
【００３６】
〔第１実施形態〕
図１は、第１実施形態の半導体試験装置の構成（一部）を示す概略図である。なお図１中、ＤＵＴ１０１をはじめ、判定部１０２、２つのフェイルメモリ１０３，１０４、論理和回路１０５、２つの解析メモリ１０７，１０８、フェイルアドレス取得回路１０９及びＣＰＵ１１０の構成は、既に説明した参考例の発明と同じであり、これらの動作も参考例の発明と同様であるため、ここでは重複した説明を省略する。
【００３７】
第１実施形態の半導体試験装置は、その特徴的な構成として比較回路１１２を有している。この比較回路１１２は、毎回の試験ごとに２つの解析メモリ１０７，１０８から同時にフェイル情報の記憶内容を読み出し、これらを比較した結果、互いに論理が逆であった場合に差分のフェイル情報をフェイルアドレス取得回路１０９に出力する。
【００３８】
このため具体的には、比較回路１１２は２つのＡＮＤゲート１１３，１１４を備えている。このうち一方のＡＮＤゲート１１３では、＃１の解析メモリ１０７からのフェイル情報の論理値と、＃２の解析メモリ１０８からのフェイル情報の反転論理値とを比較する。また他方のＡＮＤゲート１１４では、＃１の解析メモリ１０７からのフェイル情報の反転論理値と、＃２の解析メモリ１０８からのフェイル情報の論理値とを比較する。
【００３９】
例えば、ＤＵＴ１０１のアドレスごとにフェイルの論理を”１”とし、パスの論理を”０”と規定する。このとき、テストｎ−１回目までに累積されたフェイル情報が＃１の解析メモリ１０７に格納されており、テストｎ回目までに累積されたフェイル情報が＃２の解析メモリ１０８に格納されている場合、その動作は以下のようになる。
【００４０】
図２は、試験の進行に伴って実際に発生するフェイルとフェイル情報の変遷を連続的に示した概念図である。図２中（Ａ）は各テスト１〜４で発生するフェイル、つまりテスト結果を示す。図２中（Ｂ），（Ｄ）はそれぞれ＃１のフェイルメモリ１０３、＃２のフェイルメモリ１０４の記憶内容の変遷を示し、また図２中（Ｃ），（Ｅ）はそれぞれ＃１の解析メモリ１０７、＃２の解析メモリ１０８の記憶内容の変遷を示す。そして図２中（Ｆ）は、毎回の試験ごとにフェイルアドレス取得回路１０９が取得するフェイル情報の変遷を示す。
【００４１】
図２中（Ｂ），（Ｄ）：テスト１，テスト３で得られた結果は＃１のフェイルメモリ１０３、テスト２，テスト４で得られた結果は＃２のフェイルメモリ１０４で交互に記憶される。この結果、＃１のフェイルメモリ１０３にはテスト１，３の結果のみが累積して記憶され、＃２のフェイルメモリ１０４にはテスト２，４の結果のみが累積して記憶されている。この点は、既に上述した参考例の場合と同様である。
【００４２】
図２中（Ｃ），（Ｅ）：テスト１〜４が実行されるごとに、論理和回路１０５を通じて２つの解析メモリ１０７，１０８に対して交互に最新のテスト結果が累積して格納されていく。この点についても、既に上述した参考例の場合と同様である。
【００４３】
図２中（Ｆ）：テスト１の実行後、＃１の解析メモリ１０７からのフェイル情報の反転論理値とともに、＃２の解析メモリ１０８からのフェイル情報の論理値が比較回路１１２にて同時に読み出される。このとき、未だ＃２の解析メモリ１０８にはフェイル情報が何も格納されておらず、論理値は全て”０”である（図２中（Ｅ））。その結果、＃１の解析メモリ１０７で論理値が”１”、つまりフェイルであるアドレスについて、全てＡＮＤゲート１１３では論理積演算の結果が”１”となり、テスト１で得られたフェイル情報がそのままフェイルアドレス取得回路１０９で取得される。
【００４４】
次に、テスト２の実行後、＃１の解析メモリ１０７からのフェイル情報の論理値とともに、＃２の解析メモリ１０８からのフェイル情報の反転論理値が比較回路１１２にて同時に読み出される。このとき、＃１の解析メモリ１０７には前回のテスト１までのフェイル情報が累積して格納されており（図２中（Ｃ））、＃２の解析メモリ１０８には、テスト１までのフェイル情報に加えて、テスト２で新たに生じたフェイル情報が累積して格納されている（図２中（Ｅ））。
【００４５】
このとき、２つの解析メモリ１０７，１０８の記憶内容を比較すると、前回のテスト１でフェイルとなった情報は、２つの解析メモリ１０７，１０８で共通に累積して格納されているが、今回のテスト２で新たに生じたフェイル情報については、＃２の解析メモリ１０８だけに格納されており、＃１の解析メモリ１０７には格納されていない。その結果、＃１の解析メモリ１０７で論理値が”１”、つまり前回までフェイルであったアドレスについては、今回も同様に＃２の解析メモリ１０８で論理値が”１”となっており、これについてＡＮＤゲート１１４では論理積演算の結果が”０”となる。
【００４６】
一方、＃１の解析メモリ１０７で論理値が”０”、つまり前回までフェイルがなかった（＝パス）アドレスについて、今回のテスト２でも同様にフェイルがなく、＃２の解析メモリ１０８で論理値が”０”となっていれば、やはりＡＮＤゲート１１４では論理積演算の結果が”０”となる。
【００４７】
これに対し、＃１の解析メモリ１０７で論理値が”０”、つまり前回までフェイルがなかった（＝パス）アドレスについて、今回のテスト２ではフェイルとなり、その結果、＃２の解析メモリ１０８で論理値が新たに”１”となっていれば、これについてＡＮＤゲート１１４では論理積演算の結果が”１”となる。この場合、比較回路１１２からテスト２で新たに得られたフェイル情報が、テスト１とテスト２との差分としてフェイルアドレス取得回路１０９で取得されることになる。
【００４８】
続いてテスト３の実行後は、＃１の解析メモリ１０７からのフェイル情報の反転論理値とともに、＃２の解析メモリ１０８からのフェイル情報の論理値が比較回路１１２にて同時に読み出される。このとき＃２の解析メモリ１０８には、前回のテスト２までのフェイル情報が累積して格納されており（図２中（Ｅ））、＃１の解析メモリ１０７には、テスト２までのフェイル情報に加えて、テスト３で新たに生じたフェイル情報が累積して格納されている（図２中（Ｃ））。
【００４９】
このとき、２つの解析メモリ１０７，１０８の記憶内容を比較すると、前回のテスト２までに累積してフェイルとなっていた情報は、２つの解析メモリ１０７，１０８で共通に累積して格納されているが、今回のテスト３で新たに生じたフェイル情報については、＃１の解析メモリ１０７だけに格納されており、＃２の解析メモリ１０８には格納されていない。その結果、＃２の解析メモリ１０８で論理値が”１”、つまり前回まで累積してフェイルであったアドレスについては、今回も同様に＃１の解析メモリ１０７で論理値が”１”となっており、これについてＡＮＤゲート１１３では論理積演算の結果が”０”となる。
【００５０】
一方、＃２の解析メモリ１０８で論理値が”０”、つまり前回まで累積してもフェイルがなかった（＝パス）アドレスについて、今回のテスト３でも同様にフェイルがなく、＃１の解析メモリ１０７で論理値が”０”となっていれば、やはりＡＮＤゲート１１３では論理積演算の結果が”０”となる。
【００５１】
これに対し、＃２の解析メモリ１０８で論理値が”０”、つまり前回まで累積してもフェイルがなかった（＝パス）アドレスについて、今回のテスト３ではフェイルとなり、その結果、＃１の解析メモリ１０７で論理値が新たに”１”となっていれば、これについてＡＮＤゲート１１３では論理積演算の結果が”１”となる。この場合、比較回路１１２からテスト３で新たに得られたフェイル情報が、テスト２とテスト３との差分としてフェイルアドレス取得回路１０９で取得されることになる。
【００５２】
以下、テスト４の実行後についても同様に、テスト４で新たに得られたフェイル情報が、テスト３とテスト４との差分としてフェイルアドレス取得回路１０９で取得される。
【００５３】
ＣＰＵ１１０は、フェイルアドレス取得回路１０９を通じてフェイル情報を取得すると、ＣＰＵ１１０自身のメモリ上に今までのフェイル情報を重ね合わせ、これを常に保存する。ＣＰＵ１１０は、テストごとに新たに増加したフェイル情報を取得したと判断した場合にリダンダンシ演算を行うだけでよいので、これまでに累積された全てのフェイル情報について毎回のように演算を行う必要がなく、それだけ演算処理の高速化が図られる。
【００５４】
〔第２実施形態〕
次に図３は、第２実施形態の半導体試験装置の構成（一部）を示す概略図である。なお図３中、第１実施形態、参考例又は従来例と同様の構成要素については共通の符号を付しており、ここでは重複した説明を省略するものとする。
【００５５】
第２実施形態の半導体試験装置は、第１実施形態とは異なる比較回路１１５を有している。すなわち、この比較回路１１５は、毎回の試験ごとに２つの解析メモリ１０７，１０８から同時にフェイル情報の記憶内容を読み出し、これらを比較した結果、互いに論理が逆であった場合に差分のフェイル情報をフェイルアドレス取得回路１０９に出力するものであるが、論理積のとりかたが第１実施形態と異なる。
【００５６】
具体的には、比較回路１１５は２つのＡＮＤゲート１１６，１１７を備えている。このうち一方のＡＮＤゲート１１６では、＃１の解析メモリ１０７からのフェイル情報の反転論理値と、＃２の解析メモリ１０８からのフェイル情報の論理値とを比較する。また他方のＡＮＤゲート１１７では、＃１の解析メモリ１０７からのフェイル情報の論理値と、＃２の解析メモリ１０８からのフェイル情報の反転論理値とを比較する。
【００５７】
第２実施形態の構成によれば、前回のテストではフェイルであって、今回のテストではフェイルでない（＝パス）と判定されたフェイル情報のみを取得することができる。
【００５８】
〔第３実施形態〕
図４は、第３実施形態の半導体試験装置の構成（一部）を示す概略図である。なお図４中、第１，第２実施形態、参考例又は従来例と同様の構成要素については共通の符号を付しており、ここでは重複した説明を省略するものとする。
【００５９】
第３実施形態の半導体試験装置は、第１，第２実施形態とは異なる比較回路１１８を有している。すなわち、この比較回路１１８は、毎回の試験ごとに２つの解析メモリ１０７，１０８から同時にフェイル情報の記憶内容を読み出し、これらを比較した結果、互いに論理が逆であった場合に差分のフェイル情報をフェイルアドレス取得回路１０９に出力するものであるが、論理ゲートが第１，第２実施形態と異なる。
【００６０】
具体的には、比較回路１１８は２つのＥＸ−ＯＲゲート１１９を備えている。これらＥＸ−ＯＲゲート１１９は、＃１の解析メモリ１０７からのフェイル情報の論理値と、＃２の解析メモリ１０８からのフェイル情報の論理値との排他的論理和をとるものである。
【００６１】
第３実施形態の構成によれば、前回のテストまでに累積されたフェイル情報と、今回のテストで更新されたフェイル情報が異なる場合、これを差分のフェイル情報として取得することができる。
【００６２】
〔第４実施形態〕
図５は、第４実施形態の半導体試験装置の構成（一部）を示す概略図である。なお図５中、第１〜第３実施形態、参考例又は従来例と同様の構成要素については共通の符号を付しており、ここでは重複した説明を省略するものとする。
【００６３】
第４実施形態の半導体試験装置は、これまでと違って１つのフェイルメモリ２０３だけを有しており、論理和回路１０５を有していない。また第４実施形態の半導体試験装置は、比較回路１２０を有している。すなわち、この比較回路１２０は、毎回の試験ごとに２つの解析メモリ１０７，１０８から同時にフェイル情報の記憶内容を読み出し、これらを比較した結果、互いに論理が逆であった場合に差分のフェイル情報をフェイルアドレス取得回路１０９に出力するものである。
【００６４】
比較回路１２０は２つの論理ゲート１２１を備えている。これら論理ゲート１２１には、第１実施形態〜第３実施形態で挙げたＡＮＤゲート１１３，１１４，１１６，１１７、ＥＸ−ＯＲゲート１１９を適用することができる。
【００６５】
第４実施形態の場合、判定部１０２から毎回の試験ごとにフェイル情報（フェイルデータ及びフェイルアドレス）が出力されると、これをフェイルメモリ２０３に累積して記憶する。このような構成であっても、２つの解析メモリ１０７，１０８で交互にフェイル情報を格納していくことにより、これらの記憶内容を比較回路１２０で比較して、差分のフェイル情報を出力することができる。
【図面の簡単な説明】
【００６６】
【図１】第１実施形態の半導体試験装置の構成を示す説明図である。
【図２】試験の進行に伴って実際に発生するフェイルとフェイル情報の変遷を連続的に示した概念図である。
【図３】第２実施形態の半導体試験装置の構成を示す概略図である。
【図４】第３実施形態の半導体試験装置の構成を示す概略図である。
【図５】第４実施形態の半導体試験装置の構成を示す概略図である。
【図６】複数のフェイルメモリを設けた参考例の半導体試験装置の構成を示す概略図である。
【図７】参考例の半導体試験装置の動作シーケンス図である。
【図８】試験の進行に伴うフェイルデータ等の転送過程を連続的に示す流れ図である。
【図９】試験の進行に伴って実際に発生するフェイルとフェイル情報の変遷を連続的に示した概念図である。
【図１０】従来の半導体試験装置の構成（一部）を示す説明図である。
【図１１】従来例の半導体試験装置の概略的な動作シーケンス図である。
【符号の説明】
【００６７】
１０１    ＤＵＴ
１０２    判定部
１０３，１０４    フェイルメモリ
１０５    論理和回路
１０７，１０８    解析メモリ
１０９    フェイルアドレス取得回路
１１０    ＣＰＵ
１１２    比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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