(57)【要約】【課題】  ＥＳＤ耐圧を向上した半導体装置及びその製造方法を提供することを目的とする。【解決手段】  第一の電源配線１０１及び第一の接地配線１０２間に、ＥＳＤ保護用回路１０３と、第一の電源配線１０１から動作電源が供給されるＭＩＳＦＥＴを有する第一の回路１００、及び第一の回路１００のＭＩＳＦＥＴのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタ１０４を備え、第二の電源配線及び第二の接地配線間に第二の電源配線から動作電源が供給される第二の回路を備えることにより、第一の電源配線１０１の容量を増加させることを特徴とする。【選択図】図２
2008311485.tif 000002
【特許請求の範囲】
【請求項１】
第一及び第二の電源配線と、
第一及び第二の接地配線と、
前記第一の電源配線及び前記第一の接地配線間に形成されたＥＳＤ保護用回路と、
前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の電源配線から動作電源が供給されるＭＩＳＦＥＴを有する第一の回路と、
前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の回路の前記ＭＩＳＦＥＴのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタと、
前記第二の電源配線及び前記第二の接地配線間に形成された、前記第二の電源配線から動作電源が供給される第二の回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記キャパシタは、前記第一の回路の前記ＭＩＳＦＥＴのゲート絶縁膜よりも膜厚の厚いキャパシタ絶縁膜を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャパシタのキャパシタ電極の一方が、前記第一の電源配線又は前記第一の接地配線と電気的に接続された半導体基板表層の導電層であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第一の電源配線が電気的に接続されたｎ型導電層と前記第一の接地配線が電気的に接続されたｐ型導電層により形成されたｐｎ接合を更に備え、前記ｐｎ接合の降伏電圧が前記第一の回路の前記ＭＩＳＦＥＴのゲート絶縁耐圧よりも高いことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
【請求項５】
前記第一の電源配線は、局所的に配置される前記第一の回路の専用電源配線であることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
【請求項６】
素子形成領域及びキャパシタ形成領域が区画された半導体基板の前記キャパシタ形成領域表層に下部キャパシタ電極を形成する工程と、
前記下部キャパシタ電極上に選択的に絶縁膜を形成する工程と、
前記半導体基板の前記素子形成領域上及び前記絶縁膜上にさらに絶縁膜を形成して、前記素子形成領域上にゲート絶縁膜を、前記キャパシタ形成領域上にキャパシタ絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記キャパシタ絶縁膜上にそれぞれゲート電極及び上部キャパシタ電極を形成する工程と、
前記ゲート電極及び前記上部キャパシタ電極をマスクに前記ゲート絶縁膜及び前記キャパシタ絶縁膜を加工する工程と、
前記ゲート電極に隣接する前記素子形成領域表層にソース／ドレイン層を形成する工程と、
前記半導体基板の前記素子形成領域上及び前記キャパシタ形成領域上に層間絶縁層を形成する工程と、
前記層間絶縁層に溝を形成し、前記溝内部に前記ソース／ドレイン層、前記ゲート電極、前記下部キャパシタ電極及び前記上部キャパシタ電極に達する導電プラグを埋め込み形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
個別の専用電源に接続された２以上の電気回路を有する半導体装置、例えば、専用電源に接続されたデジタル回路及びアナログ回路等を混載した半導体装置において、外界からの高電界のサージ印加による内部回路のＥＳＤ（Electro Static Discharge）破壊を防止するため、電源配線間にＥＳＤ保護用回路を搭載し、サージ印加による内部回路内への電荷の流入を防止する半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
しかしながら、サージ印加により電源配線等に高電界が与えられたとき、半導体装置に流入する電荷の一部が、ＥＳＤ保護用回路を経由せずに、内部回路へ流れ込む場合がある。
【０００４】
一般に、配線対象が、例えばアナログ回路等の特定の電気回路の電源のみに限定された電源配線は、例えばデジタル回路のような他の電気回路の電源配線に比較して、局所的な配線となり寄生容量が非常に小さくなる場合がある。このとき、サージ印加により上記アナログ回路等へ電荷が流れ込むと、アナログ回路等の電源配線の電圧は大きく上昇する。
【０００５】
近年、半導体装置の微細化への要求に応じるため、電気回路内に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート絶縁膜の薄膜化が進展しているが、それに伴いＭＩＳＦＥＴの絶縁耐圧が低下している。このため、サージ印加により、上記アナログ回路等の内部のＭＩＳＦＥＴに接続された電源配線の電圧が大きく上昇した場合、ＭＩＳＦＥＴのゲート破壊が発生する恐れがある。従って、現在のところ、半導体装置のＥＳＤ耐圧を十分に確保することができない場合がある。
【特許文献１】特開平９−１７２１４６（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、ＥＳＤ耐圧を向上した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体装置は、第一及び第二の電源配線と、第一及び第二の接地配線と、前記第一の電源配線及び前記第一の接地配線間に形成されたＥＳＤ保護用回路と、前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の電源配線から動作電源が供給されるＭＩＳＦＥＴを有する第一の回路と、前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の回路の前記ＭＩＳＦＥＴのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタと、前記第二の電源配線及び前記第二の接地配線間に形成された、前記第二の電源配線から動作電源が供給される第二の回路と、を備えたことを特徴とする。
【０００８】
また本発明の別態様の半導体装置の製造方法は、素子形成領域及びキャパシタ形成領域が区画された半導体基板の前記キャパシタ形成領域表層に下部キャパシタ電極を形成する工程と、前記下部キャパシタ電極上に選択的に絶縁膜を形成する工程と、前記半導体基板の前記素子形成領域上及び前記絶縁膜上にさらに絶縁膜を形成して、前記素子形成領域上にゲート絶縁膜を、前記キャパシタ形成領域上にキャパシタ絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記キャパシタ絶縁膜上にそれぞれゲート電極及び上部キャパシタ電極を形成する工程と、前記ゲート電極及び前記上部キャパシタ電極をマスクに前記ゲート絶縁膜及び前記キャパシタ絶縁膜を加工する工程と、前記ゲート電極に隣接する前記素子形成領域表層にソース／ドレイン層を形成する工程と、前記半導体基板の前記素子形成領域上及び前記キャパシタ形成領域上に層間絶縁層を形成する工程と、前記層間絶縁層に溝を形成し、前記溝内部に前記ソース／ドレイン層、前記ゲート電極、前記下部キャパシタ電極及び前記上部キャパシタ電極に達する導電プラグを埋め込み形成する工程と、を備えたことを特徴とする
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ耐圧を向上した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例１】
【００１１】
本実施例に係る半導体装置は、それぞれ専用電源に接続されたアナログ回路（例えば、ＡＤコンバータ、ＤＡコンバータ、ＢＧＲ電源等）とデジタル回路等を内部回路として混載した半導体装置である。
【００１２】
まず、図１を参照して、本実施例に係る半導体装置の回路構成の主要部について説明する。図１は、本実施例に係る半導体装置の回路構成の主要部を示す概略図である。
【００１３】
図１に示すように、本実施例に係る半導体装置に形成された内部回路の一つであるアナログ回路１００（第一の回路１００）は、アナログ回路１００に電源電位を供給するアナログ回路専用電源端子Ｖｄｄ（第一の電源端子Ｖｄｄ）にアナログ回路専用電源配線１０１（第一の電源配線１０１）を介して接続され、またアナログ回路１００に接地電位を供給するアナログ回路専用接地端子Ｖｓｓ（第一の接地端子）にアナログ回路専用接地配線１０２（第一の接地配線１０２）を介して接続されている。このとき、電源配線１０１及び接地配線１０２は、アナログ回路１００の内部に形成されたＭＩＳＦＥＴのソース／ドレイン層にそれぞれ電気的に接続されている。
【００１４】
なお、図１においては図示を省略しているが、アナログ回路１００が形成された半導体基板上には、別途デジタル回路等の他の回路（第二の回路）が形成されている。この第二の回路は、アナログ回路１００とは独立した専用電源に接続されており、第二の電源端子Ｖｄｄ’に接続された第二の電源配線と第二の接地端子Ｖｓｓ’に接続された第二の接地配線間に形成されている。
【００１５】
電源配線１０１及び接地配線１０２間には、ＥＳＤ保護用回路１０３が形成されている。ＥＳＤ保護用回路１０３は、例えばＭＯＳＦＥＴ、ダイオード又はバイポーラトランジスタ等を保護素子として有し、外界から半導体装置内に高電界のサージが印加された場合に、半導体装置内に発生する電荷を経由させて半導体装置外部へ逃がすことにより、内部回路への過剰な電荷の流入を抑えて内部回路のＥＳＤ破壊を防止する機能を有している。
【００１６】
しかし、半導体装置内にサージ印加により高電界が印加された場合、ＥＳＤ保護用回路１０３を電源配線１０１及び接地配線１０２間に形成するだけでは、内部回路への電荷の流入を確実に抑えることができない場合がある。
【００１７】
一般的に、本実施例のようなアナログ回路とデジタル回路が混載された半導体装置においては、アナログ回路の電源配線は、配線対象がアナログ回路に限定され局所的な配線となるため、デジタル回路の電源配線等に比較して寄生容量が非常に小さくなる場合がある。
【００１８】
このアナログ電源配線のように、配線の容量が小さい場合には、サージ印加により電荷が配線に瞬間的に流れ込む際、配線の電圧が大きく上昇することとなる。このとき、電源配線の電圧上昇が一定以上に大きくなると、電源配線に接続されているアナログ回路内のＭＩＳＦＥＴのソース層の電位が大きく上昇してゲート−ソース間の電圧が大きくなることにより、ＭＩＳＦＥＴのゲート破壊が生じる、すなわちアナログ回路のＥＳＤ破壊が起こる恐れがある。
【００１９】
これに対し、本実施例に係る半導体装置では、電源配線１０１及び接地配線１０２間に、アナログ回路１００をＥＳＤ破壊からより効果的に保護するためのキャパシタ１０４が形成されている。アナログ回路１００の電源配線１０１及び接地配線１０２間にキャパシタ１０４を形成することによって、アナログ回路１００の電源配線１０１の容量を十分に増加することができる。従って、本実施例に係る半導体装置は、サージ印加により電荷が配線に流れ込む際の電源配線１０１の電圧上昇を抑えることが可能となり、半導体装置のＥＳＤ耐圧を向上して、サージ印加によるアナログ回路１００内のＭＩＳＦＥＴのゲート破壊を防止することが可能となる。
【００２０】
ここで以下に、図２を参照して、本実施例に係る半導体装置の主要部であるキャパシタの構成について説明する。図２は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
【００２１】
図２に示すように、素子分離（図示を省略）で区画された単結晶シリコン等の半導体基板１０５表層に、ボロン等のｐ型不純物イオンが注入され、さらに熱処理が施されてｐ型導電層１０６が形成され、ｐ型導電層１０６の表層に、リン等のｎ型不純物イオンが注入と熱処理が施されてｎ型導電層１０７が形成されている。
【００２２】
半導体基板１０５のｎ型導電層１０７上には、シリコン酸化膜、又はＨｆＳｉＯＮ膜等の高誘電率絶縁膜により構成される絶縁膜１０８と、ポリシリコン膜、シリサイド膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｔｉ膜等により構成される導電膜１０９が順に積層されている。ここで、半導体基板１０５上には、ｎ型導電層１０７及び導電膜１０９をそれぞれ下部及び上部のキャパシタ電極とし、これらの間の絶縁膜１０８をキャパシタ絶縁膜１０８とするキャパシタ１０４が構成される。
【００２３】
本実施例に係るキャパシタ１０４は、半導体装置の内部回路に形成されるＭＯＳＦＥＴとほぼ同一工程で形成されるＭＯＳ型キャパシタであり、キャパシタ絶縁膜１０８及び上部キャパシタ電極１０９の側部には側壁絶縁膜１１０が形成されている。
【００２４】
また半導体基板１０５上には、キャパシタ１０４を覆うように、シリコン酸化膜等の層間絶縁層１１１ａが形成されており、層間絶縁層１１１ａ内にはキャパシタ１０４のキャパシタ電極である導電膜１０９及び導電層１０７と接続されたＣｕ、Ｗ、Ａｌ等を構成材料とする導電プラグ１１２が形成されている。さらに層間絶縁層１１１ａ上には、上層の層間絶縁層１１１ｂが形成されており、導電プラグ１１２上にはＣｕ、Ａｌ等を構成材料とする電源配線１０１又は接地配線１０２が形成されている。
【００２５】
このとき、キャパシタ１０４の上部キャパシタ電極である導電膜１０９は、導電プラグ１１２を介して電源配線１０１に接続され、一方キャパシタ１０４の下部キャパシタ電極であるｎ型導電層１０７は、導電プラグ１１２を介して接地配線１０２に接続されている。これにより、キャパシタ１０４のキャパシタ電極１０７、１０９間に一定の電圧が生じ、電源配線１０１の容量を増加することができる。
【００２６】
なお、ｎ型導電層１０７の表面にはＮｉ、Ｃｏ等の金属成分を有するシリサイド層が形成されていてもよく、この場合には、導電層である金属シリサイド層をキャパシタ１０４の下部キャパシタ電極として、導電プラグ１１２を介して接地配線１０２に接続する。
【００２７】
ここで、キャパシタ１０４のキャパシタ絶縁膜１０８は、アナログ回路１００に形成されるＭＩＳＦＥＴ（図示を省略）のゲート絶縁膜よりも膜厚が厚くなるように、例えば膜厚数１０ｎｍ程度以上に形成されており、ＥＳＤ保護キャパシタのキャパシタ電極間の絶縁耐圧は、アナログ回路１００のＭＩＳＦＥＴのゲート絶縁耐圧よりも大きくなっている。
【００２８】
これにより、アナログ回路１００のＭＩＳＦＥＴがゲート破壊されずに、キャパシタ１０４のキャパシタ電極間が絶縁破壊されるということがないため、キャパシタ１０４が絶縁破壊されることに起因して、配線容量が低下する恐れはない。このため、電源配線１０１の容量を安定化することができる。
【００２９】
次に、図３及び図４を参照して、本実施例に係る半導体装置のアナログ回路内部のＭＩＳＦＥＴ及びキャパシタの製造方法を説明する。図３及び図４は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
【００３０】
まず、図３（ａ）に示すように、単結晶シリコン等の半導体基板１０５にシリコン酸化膜を埋め込んで素子分離（図示を省略）を形成して、アナログ回路１００が構築される素子形成領域１１３及びキャパシタ形成領域１１４を区画する。ここで、図３においては、紙面に向かって左図に素子形成領域１１３を、右図にキャパシタ形成領域１１４を示している。
【００３１】
その後、素子形成領域１１３表層及びキャパシタ形成領域１１４表層に、ｐ型不純物イオンを注入し、熱処理を施して、素子形成領域１１３の表層にｐ型ウェル層１１５を、キャパシタ形成領域１１４の表層にｐ型導電層１０６をそれぞれ形成する。
【００３２】
さらに、フォトリソグラフィにより、半導体基板１０５上にレジスト膜（図示を省略）を形成して、半導体基板１０５のキャパシタ形成領域１１４を露出するように、レジスト膜に開口部を設ける。続いて、レジスト膜をマスクにして、露出したキャパシタ形成領域１１４表層に、リン等のｎ型不純物イオンを注入し、さらに熱処理を施してｎ型導電層１０７を形成する。
【００３３】
なお、この後さらに、キャパシタ形成領域１１４のｎ型導電層１０７表層にシリサイド層を形成してもよい。つまり、上述のレジスト膜を除去後、スパッタ法等により、半導体基板１０５上にＷ、Ｍｏ、Ｔｉ，Ｎｉ、Ｃｏ膜等の金属膜を形成し、フォトリソグラフィにより、キャパシタ形成領域１１４の金属膜のみをレジスト膜（図示を省略）によりマスクする。続いて、キャパシタ形成領域１１４上以外の金属膜を、ＲＩＥ（Reactive Ion Etching）により除去し、レジスト膜を除去した後、金属膜に熱処理を加えることにより、キャパシタ形成領域１１４のｎ型導電層１０７表層に金属シリサイド層を形成する。
【００３４】
次に、図３（ｂ）に示すように、ＣＶＤ法等により、半導体基板１０５の素子形成領域１１３上及びキャパシタ形成領域１１４上に、シリコン酸化膜又はＨｆＳｉＯＮ膜等の高誘電率絶縁膜を構成材料とする絶縁膜１１６を形成する。ここで、本実施例において、絶縁膜１１６は膜厚が１０ｎｍ程度となるように形成される。
【００３５】
次に、図３（ｃ）に示すように、フォトリソグラフィにより、レジスト膜（図示を省略）を絶縁膜１１６上面全体に形成した後、素子形成領域１１３の絶縁膜１１６上のレジスト膜を除去する。続いて、ＲＩＥにより、レジスト膜をマスクにして、素子形成領域１１３上の絶縁膜１１６を除去する。その後、レジスト膜を灰化処理する。
【００３６】
次に、図３（ｄ）に示すように、ＣＶＤ法等により、素子形成領域１１３の半導体基板１０５上及びキャパシタ形成領域１１４の絶縁膜１１６上に、膜厚が数ｎｍ程度のシリコン酸化膜等の絶縁膜を形成する。ここで、素子形成領域１１３に形成された絶縁膜はゲート絶縁膜１１７となり、キャパシタ形成領域１１４に形成された絶縁膜はキャパシタ絶縁膜１０８となる。
【００３７】
またこのとき、素子形成領域１１３のゲート絶縁膜１１７の厚みは、キャパシタ形成領域１１４に積層されたキャパシタ絶縁膜１０８の厚みよりも薄くなっており、例えば、ゲート絶縁膜１１７の厚みをキャパシタ絶縁膜１０８の厚みの５分の１程度としている。これにより、キャパシタ１０４のキャパシタ絶縁膜１０８の絶縁耐圧を、後に素子形成領域１１３に形成されるＭＩＳＦＥＴのゲート絶縁膜１１７の絶縁耐圧よりも大きくすることができる。
【００３８】
なお、図３（ｄ）においては図示による区別をしていないものの、このＣＶＤ工程により形成された絶縁膜は、図３（ｂ）に示したＣＶＤ工程により形成された絶縁膜１１６と同一の絶縁膜でなくてもよく、アナログ回路１００内部のＭＩＳＦＥＴのゲート絶縁膜１１７及びキャパシタ１０４のキャパシタ絶縁膜１０８として要求される特性に合わせて調整することができる。
【００３９】
例えば、図３（ｂ）に示したＣＶＤ工程により形成された絶縁膜１１６をＨｆＳｉＯＮ膜等の高誘電率絶縁膜とし、図３（ｄ）に示したＣＶＤ工程により形成された絶縁膜をシリコン酸化膜とする場合、ゲート絶縁膜１１７の絶縁耐性に比較して、キャパシタ絶縁膜１０８の絶縁耐性をより一層大きくすることができる。
【００４０】
次に、図３（ｅ）に示したように、素子形成領域１１３のゲート絶縁膜１１７上及びキャパシタ形成領域１１４上のキャパシタ絶縁膜１０８上に、例えばｎ型不純物イオンがドープされたポリシリコン膜等の導電膜１１８を形成する。
【００４１】
さらに、スパッタ法等により、ポリシリコン膜上にＷ、Ｍｏ、Ｔｉ，Ｎｉ、Ｃｏ膜等の金属膜を形成して、熱処理を加えることにより、ポリシリコン膜の少なくとも一部をシリサイド化して、シリサイド層を形成してもよい。
【００４２】
また、ポリシリコン膜の代わりに、スパッタ法等を使用して、Ｗ、Ｍｏ、Ｔｉ、Ｃｏ等を含む金属膜を構成材料とする導電膜１１８を、ゲート絶縁膜１１７上及びキャパシタ絶縁膜１０８上に形成してもよい。
【００４３】
次に、図４（ａ）に示したように、フォトリソグラフィにより、導電膜１１８上にレジスト膜（図示を省略）を形成し、レジスト膜にゲート電極用パターン及びキャパシタのキャパシタ電極用パターンを形成した後、ＲＩＥにより、レジスト膜をマスクにして、導電膜１１８、更にはゲート絶縁膜１１７及びキャパシタ絶縁膜１０８を順に加工する。これにより、半導体基板１０５の素子形成領域１１３上に、ゲート絶縁膜１１７及びゲート電極１１９の積層構造を、キャパシタ形成領域１１４のｎ型導電層１０７上に、キャパシタ絶縁膜１０８及び上部のキャパシタ電極１０９となるキャパシタ電極１２０の積層構造を形成する。その後、ゲート電極１１９及びキャパシタ電極１２０上のレジスト膜を除去する。
【００４４】
次に、図４（ｂ）に示すように、ゲート電極１１９をマスクにして、リン等のｎ型不純物イオンを半導体基板１０５に注入し、さらに熱処理を施して、ゲート電極１１９側部の半導体基板１０５表層に浅いソース／ドレイン層（図示を省略）を形成する。
【００４５】
続いて、ＣＶＤ法等により、半導体基板１０５上、ゲート電極１１９上及びキャパシタ電極１２０上に、シリコン酸化膜等を形成した後、さらにシリコン酸化膜等を異方性エッチングにより加工して、ゲート電極１１９及びゲート絶縁膜１１７の側面にゲート側壁絶縁膜１２１を、キャパシタ絶縁膜１０８及びキャパシタ電極１２０の側面に側壁絶縁膜１１０をそれぞれ形成する。
【００４６】
さらに、ゲート電極１１９及びゲート側壁絶縁膜１２１をマスクにして、砒素等のｎ型不純物イオンを半導体基板１０５に注入し、さらに熱処理を施して、ゲート側壁絶縁膜１２１側部の半導体基板表層に深いソース／ドレイン層１２２ａ、１２２ｂを形成する。
【００４７】
これにより、半導体基板１０５の素子形成領域１１３上にアナログ回路１００の一部として機能するＭＩＳＦＥＴ１２５が形成される。一方、キャパシタ形成領域１１４には、ｎ型導電層１０７及び導電膜１０９をそれぞれキャパシタ電極１２０とし、ｎ型導電層１０７及び導電膜１０９間の絶縁膜をキャパシタ絶縁膜１０８とするキャパシタ１０４が形成される。
【００４８】
次に、図４（ｃ）に示すように、ＣＶＤ法等により、半導体基板１０５上に、素子形成領域１１３上のＭＩＳＦＥＴ１２５及びキャパシタ形成領域１１４上のキャパシタ１０４を覆うように、シリコン酸化膜等の層間絶縁層１１１ａを形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁層１１１ａを研磨して平坦化する。
【００４９】
次に、図４（ｄ）に示すように、フォトリソグラフィ及びＲＩＥにより、層間絶縁層１１１ａ内に微細ホールを形成した後、電気めっき法又はスパッタ法等により、Ｃｕ又はＷ等の導電材料をホール内部及び層間絶縁層１１１ａ上に埋め込み形成し、さらにＣＭＰにより、ホール外部の導電材料を研磨除去することにより導電プラグ１１２を形成する。ここで、導電プラグ１１２は、ゲート電極１１９及びソース／ドレイン層１２２ａ、１２２ｂに接続され、またキャパシタ１０４の上部キャパシタ電極である導電膜１０９及び下部キャパシタ電極であるｎ型導電層１０７に接続される。
【００５０】
次に、図４（ｅ）に示すように、ＣＶＤ法等により、層間絶縁層１１１ａ上に、さらに上層の層間絶縁層１１１ｂを形成し、フォトリソグラフィ及びＲＩＥにより、上層の層間絶縁層１１１ｂ内部に配線を形成する。
【００５１】
ここで、ＭＩＳＦＥＴ１２５のソース層１２２ａ及びドレイン層１２２ｂにそれぞれ接続された導電プラグ１１２が、それぞれ電源端子Ｖｄｄに接続された電源配線１０１及び接地端子Ｖｓｓに接続された接地配線１０２に接続されることにより、電源配線１０１からＭＩＳＦＥＴに電源が供給される。また、ＭＩＳＦＥＴ１２５のゲート電極１１９に接続された導電プラグ１１２は、外部回路等との入出力端子（図示を省略）に接続される。
【００５２】
一方、キャパシタ１０４の上部キャパシタ電極である導電膜１０９に接続された導電プラグ１１２は電源配線１０１に、下部キャパシタ電極であるｎ型導電層１０７に接続された導電プラグ１１２は接地配線１０２に接続される。これにより、電源配線１０１に接続されたキャパシタ電極と接地配線１０２に接続されたキャパシタ電極の間には、一定の電圧が生じるため、電源配線１０１の容量を増加することができる。
【００５３】
なお本実施例では、キャパシタ１０４の上部キャパシタ電極である導電膜１０９を電源配線１０１に、下部キャパシタ電極であるｎ型導電層１０７を接地配線１０２に接続しているが、反対に、導電層を接地配線１０２に、ｎ型導電層１０７を電源配線１０１に接続してもよい。
【００５４】
以上の工程により製造される本実施例に係る半導体装置では、アナログ回路１００の電源配線１０１及び接地配線１０２間にキャパシタ１０４を形成することによって、アナログ回路１００の電源配線１０１の容量を十分に増加することができる。従って、サージ印加により電荷が配線に流れ込む際の電源配線１０１の電圧上昇を抑えることが可能となり、サージ印加によるアナログ回路１００内のＭＩＳＦＥＴ１２５のゲート破壊を防止して、ＥＳＤ耐圧を向上することが可能となる。
【００５５】
また、キャパシタ１０４は、アナログ回路１００に形成されるＭＩＳＦＥＴ１２５のゲート絶縁膜１１７よりも膜厚が厚く、ＥＳＤ保護キャパシタの絶縁耐圧は、アナログ回路１００のＭＩＳＦＥＴ１２５のゲート絶縁耐圧よりも大きくなっている。
【００５６】
このため、アナログ回路１００のＭＩＳＦＥＴ１２５がゲート破壊される程のバイアスが、キャパシタ１０４のキャパシタ電極間に印加されても、キャパシタ１０４は絶縁破壊されないため、電源配線１０１の容量を安定して確保することができる。
【００５７】
さらに、本実施例では、アナログ回路１００のＭＩＳＦＥＴ１２５の形成工程とほぼ同様の工程により、電源配線１０１と接地配線１０２間にキャパシタを形成することができるため、非常に簡易な方法により、半導体装置のＥＳＤ耐圧を向上することができる。このため、ＥＳＤ耐圧を向上するためにＥＳＤ保護用回路を改良することによる、チップサイズの増大や特性上の悪影響を回避することができる。
【００５８】
また本実施例では、上述のキャパシタ１０４のみならず、接地配線１０２に接続された半導体基板１０５表層のｎ型導電層１０７とその上方に層間絶縁層１１１ａを介して形成された電源配線１０１を対向するキャパシタ電極とし、キャパシタ電極間の層間絶縁層１１１ａをキャパシタ絶縁膜とする、他のキャパシタが形成されてもよい。
【００５９】
また本実施例では、接地配線１０２と接続されたキャパシタ１０４の下部キャパシタ電極をｎ型導電層１０７としているが、この下部キャパシタ電極をｐ型の導電層としてもよい。この場合には、アナログ回路１００のＭＩＳＦＥＴはｐ型ＭＩＳＦＥＴとして形成される。
【実施例２】
【００６０】
次に、図５を参照して、実施例２に係る半導体装置の主要部であるキャパシタの構成について説明する。図５は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
【００６１】
本実施例に係る半導体装置が、実施例１に係る半導体装置と異なる主な点は、電源配線及び接地配線間にｐｎ接合による接合容量が形成されている点にあり、他の構成及び製造方法については実施例１とほぼ同様である。そのため、実施例１の半導体装置及びその製造方法と同一部分には同一符号を付して説明を省略する。
【００６２】
図５に示すように、本実施例では、半導体基板１０５表層にボロン等のｐ型不純物イオンが注入されて形成されたｐ型導電層１０６は、ｐ型導電層１０６表面部の金属シリサイド等により構成される導体パッド１２３に接続された導電プラグ１１２を介して接地配線１０２に接続されている。さらに、半導体基板１０５上のＭＯＳ型キャパシタ１０４の上部キャパシタ電極である導電膜１０９も、導電プラグ１１２を介して接地配線１０２に接続されている。
【００６３】
一方、半導体基板１０５表層のｐ型導電層１０６表層の一部には、ＭＯＳ型キャパシタ１０４の下部キャパシタ電極となるｎ型導電層１０７が形成されている。このｎ型導電層１０７は、導電プラグ１１２を介して電源配線１０１に接続されている。
【００６４】
ここで本実施例に係る半導体装置では、電源配線１０１が接続されている電源端子Ｖｄｄは、接地配線１０２が接続されている接地端子Ｖｓｓに対して正電位である。従って、半導体基板１０５表層のｐ型導電層１０６とｎ型導電層１０７間のｐｎ接合には、逆バイアスが印加されることとなり、半導体基板１０５表層において一定の接合容量が形成されている。
【００６５】
このため、実施例１に係る半導体装置に比較して、本実施例に係る半導体装置は、電源配線１０１及び接地配線１０２間にキャパシタ１０４のみならず、さらに半導体基板１０５表層において接合容量が形成されているため、電源配線１０１の配線容量を更に増加することができる。
【００６６】
なお本実施例では、ｐ型導電層１０６とｎ型導電層１０７の不純物イオンの濃度を調整することによって、ｐｎ接合の降伏電圧を、アナログ回路１００に形成されるＭＩＳＦＥＴのゲート絶縁耐圧よりも大きくしている。これにより、サージ印加により電源配線１０１の電圧が上昇しても、アナログ回路１００のＭＩＳＦＥＴがゲート破壊されないときは、ｐｎ接合間には逆電流が流れないため、ｐｎ接合間に一定の接合容量を維持することができ、電源配線１０１の容量を確保することができる。
【００６７】
本実施例に係る半導体装置の製造方法は、実施例１に係る半導体装置の製造方法とほぼ同様であるが、半導体基板１０５のキャパシタ形成領域１１４に形成されるｎ型導電層１０７の形成工程等において異なる。
【００６８】
つまり、実施例１では、まず図３（ａ）に示した工程において、半導体基板１０５のキャパシタ形成領域１１４表層にｐ型導電層１０６を形成した後、キャパシタ形成領域１１４表層全体にｎ型導電層１０７を形成しているが、本実施例では、ｐ型導電層１０６を形成した後、キャパシタ形成領域１１４表層の一部をレジスト膜でマスクして、ｎ型不純物イオンを一部にのみ注入してｎ型導電層１０７を形成する。このように、半導体基板１０５のキャパシタ形成領域１１４表面にｐ型導電層１０６を露出させる。
【００６９】
続いて、スパッタ法、フォトリソグラフィ及びＲＩＥ等を使用して、半導体基板１０５のキャパシタ形成領域１１４表層のｐ型導電層１０６上のみに金属膜を形成し、熱処理を加えてｐ型導電層１０６表面部に金属シリサイドからなる導体パッド１２３を形成する。
【００７０】
その後の工程については、実施例１の図３及び図４に示した工程とほぼ同様であるが、図４（ｂ）に示したｎ型不純物イオンの注入工程では、上述と同様、キャパシタ形成領域１１４表面のｐ型導電層１０６をレジスト膜でマスクして、ｐ型導電層１０６を表面に露出させた状態を維持する。
【００７１】
さらに、図４（ｄ）及び図４（ｅ）に示した導電プラグ１１２及び配線の形成工程では、キャパシタ形成領域１１４表層のｐ型導電層１０６表面の導体パッド１２３上及びキャパシタ１０４の上部キャパシタ電極である導電膜１０９上に導電プラグ１１２を形成し、この導電プラグ１１２上に接地配線１０２を形成する。一方で、キャパシタ１０４の下部キャパシタ電極であるｎ型導電層１０７上に導電プラグ１１２を形成し、この導電プラグ１１２上に電源配線１０１を形成する。
【００７２】
以上の工程により製造される本実施例に係る半導体装置は、電源配線１０１及び接地配線１０２間に、キャパシタ１０４及び接合容量が形成されているため、電源配線１０１の配線容量を効果的に増加することができる。
【００７３】
なお、本実施例においても、実施例１と同様に、半導体基板表層のｐ型導電層１０６をｎ型導電層に、ｎ型導電層１０７をｐ型導電層に変更することができる。この場合であっても、接地配線１０２をｐ型導電層に接続し、電源配線１０１をｎ型導電層に接続すれば、ｎ型導電層１０７とｐ型導電層１０６間で接合容量を形成することができる。
【実施例３】
【００７４】
次に、図６を参照して、実施例３に係る半導体装置の主要部であるキャパシタの構成について説明する。図６は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
【００７５】
本実施例に係る半導体装置が、実施例２に係る半導体装置と異なる主な点は、上層と下層の配線間にもキャパシタが形成されている点にあり、他の構成及び製造方法については実施例２とほぼ同様である。そのため、実施例２の半導体装置及びその製造方法と同一部分には同一符号を付して説明を省略する。
【００７６】
図６に示したように、本実施例に係る半導体装置は、実施例２に示した半導体装置の電源配線１０１が、接地配線１０２上に形成された層間絶縁層１１１ｃ上にも配置されている。このとき、電源配線１０１が層間絶縁層１１１ｃを挟んで接地配線１０２と対向するように配置されているため、対向する電源配線１０１及び接地配線１０２をキャパシタ電極とし、それらの間の層間絶縁層１１１ｃをキャパシタ絶縁層とするキャパシタ１２４が形成される。
【００７７】
本実施例に係る半導体装置の製造方法は、実施例２に係る半導体装置の製造方法とほぼ同様であるが、半導体基板上に形成される配線の形成工程において異なる。
【００７８】
つまり、本実施例では、実施例２における導電プラグ及び配線の形成工程において、接地配線１０２の上層、下層等に形成した層間絶縁層１１１ｃ、１１１ｂ、１１１ａを貫通させて導電プラグ１１２をｎ型導電層１０７に接続するように埋め込み形成した後、さらにこの導電プラグ１１２と接するように接地配線１０２の上層の層間絶縁層１１１ｃ上に電源配線１０１を形成する。
【００７９】
本実施例に係る半導体装置は、実施例２に係る半導体装置に比較して、電源配線１０１及び接地配線１０２間に、ＭＯＳ型のキャパシタ１０４のみならず、層間絶縁層１１１ｃをキャパシタ絶縁膜とし、互いに対向する上層と下層の配線をキャパシタ電極とするキャパシタ１２４が形成されているため、電源配線１０１の配線容量を更に増加することが可能となる。
【００８０】
また本実施例に係る半導体装置は、キャパシタ１２４のキャパシタ絶縁膜である層間絶縁層１１１ｃの厚みが、アナログ回路１００のＭＩＳＦＥＴのゲート絶縁膜１１７の膜厚よりも厚くなっている。このため、サージ印加により電源配線１０１の電圧が上昇しても、アナログ回路１００のＭＩＳＦＥＴがゲート破壊されないときは、互いに対向する上層と下層の配線間は絶縁破壊されないため、電源配線１０１の容量を確保することができる。
【００８１】
なお、図６に示した本実施例の半導体装置では、二層の配線のみが図示されているが、三層以上の配線が形成されていてもよく、下層配線と上層配線の間でさらにキャパシタが形成されていてもよい。これにより、電源配線１０１の容量をより一層増加させることができる。
【００８２】
上述した各実施例においては、第一の回路１００としてアナログ回路を使用した半導体装置を記載しているが、第一の回路１００として、他の回路を使用してもよく、半導体基板上で局所的に配置される専用電源に接続されたＰＬＬ（Phase Lock Loop）回路又はバッテリーバックアップで動くＲｅａｌＴｉｍｅＣｌｏｃｋ回路等を使用してもよい。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１に係る半導体装置の回路構成を示す概略図。
【図２】本発明の実施例１に係る半導体装置の主要部の構成を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の実施例２に係る半導体装置の主要部の構成を示す断面図。
【図６】本発明の実施例２に係る半導体装置の主要部の構成を示す断面図。
【符号の説明】
【００８４】
１００：アナログ回路（第一の回路）
１０１：アナログ回路専用電源配線（第一の電源配線）
１０２：アナログ回路専用接地配線（第一の接地配線）
１０３：ＥＳＤ保護用回路  
１０４、１２４：キャパシタ  
１０５：半導体基板
１０６：ｐ型導電層  
１０７：ｎ型導電層（下部キャパシタ電極）
１０８：キャパシタ絶縁膜
１０９：導電膜（上部キャパシタ電極）
１１０：側壁絶縁膜
１１１ａ、１１１ｂ、１１１ｃ：層間絶縁層
１１２：導電プラグ
１１３：素子形成領域
１１４：キャパシタ形成領域
１１５：ｐ型ウェル層
１１６：絶縁膜  
１１７：ゲート絶縁膜
１１８：導電膜
１１９：ゲート電極
１２０：キャパシタ電極
１２１：ゲート側壁絶縁膜
１２２：ソース／ドレイン層
１２２ａ：ソース層  
１２２ｂ：ドレイン層
１２３：導体パッド
１２５：ＭＩＳＦＥＴ
Ｖｄｄ：電源端子  
Ｖｓｓ：接地端子 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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