(57)【要約】【課題】キャパシタを備える半導体装置の製造方法であって、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを形成する。【解決手段】半導体装置の製造方法は、ハードマスクを除去し、シリンダ収容膜１６の表面とシリンダ埋設膜２０及び下部電極１９の表面との間に段差２１を形成する工程と、シリンダ収容膜１６、シリンダ埋設膜２０及び下部電極１９を覆って絶縁スペーサ形成用膜２２ａを形成する工程と、絶縁スペーサ形成用膜２２ａをエッチバックして、シリンダ収容膜１６上であって下部電極１９の外周部分に絶縁スペーサとして残す工程と、シリンダ収容膜１６及びシリンダ埋設膜２０を除去する工程と、下部電極１９及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有する。【選択図】図５
2008016688.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上部に第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いた異方性エッチングにより、前記第１の絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内の底面及び側壁の表面と前記マスクパターンの表面とに、下部電極膜を堆積する工程と、
前記下部電極膜上に前記シリンダホール内を埋め込み且つ表面がほぼ平坦な第２の絶縁膜を堆積する工程と、
前記下部電極膜及び第２の絶縁膜の一部を含む表面部分を除去し、前記下部電極膜をシリンダ状の下部電極に形成する工程と、
前記マスクパターンを除去し、前記第１の絶縁膜の表面と前記第２の絶縁膜及び下部電極の表面との間に段差を形成する工程と、
前記第１の絶縁膜、第２の絶縁膜及び下部電極を覆って第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチバックして、前記第１の絶縁膜上であって前記下部電極の外周部分に絶縁スペーサとして残す工程と、
前記第１及び２の絶縁膜を除去する工程と、
前記下部電極及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスクパターンは、ポリシリコン又はアモルファスカーボンから成る、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記表面部分を除去する工程後に残される前記マスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３の絶縁膜のエッチバックでは、該第３の絶縁膜の一部を、隣接する絶縁スペーサをつなぐブリッジとして残す、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜が上部絶縁膜と下部絶縁膜とを含み、前記異方性エッチングでは、前記下部絶縁膜のエッチレートが前記上部絶縁膜のエッチレートよりも大きい、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記シリンダホール形成工程では、メモリアレイ領域の周縁に沿ってダミー溝を形成し、前記第３の絶縁膜のエッチバック工程では、前記ダミー溝内の第２の絶縁膜上に前記第３の絶縁膜を残す、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ半導体装置では、メモリセルの高集積化が進められている。メモリセルの集積度を高めるには、メモリセルのキャパシタが占有する面積あたりの容量を増大させる必要がある。小さな面積で大きな静電容量が得られるキャパシタの一つに、クラウン型のキャパシタがある。クラウン型のキャパシタでは、厚い絶縁膜（シリンダ収容膜）に形成された孔（シリンダホール）の底面及び側壁に沿って電極膜を形成した後、シリンダ収容膜を除去することによってシリンダ状の下部電極を形成する。
【０００３】
クラウン型のキャパシタでは、シリンダ状の下部電極の高さを高くすることによって、下部電極の表面積を拡大し、静電容量を増大させることが出来る。ところが、下部電極の高さが高くなるに従って、シリンダ収容膜の除去に際して下部電極が傾き易くなり、傾いた下部電極が隣接する下部電極に接触してショートする問題があった。
【０００４】
上記問題に対して、下部電極の頂部付近に絶縁材料から成るスペーサ構造（絶縁スペーサ）を形成する手法が知られている。下部電極の頂部付近に絶縁スペーサを形成することによって、下部電極が傾いた際にも、絶縁スペーサを介して、下部電極間のショートを防止できる。そのような絶縁スペーサを備える半導体装置については、例えば特許文献１に記載されている。
【０００５】
同文献によれば、絶縁スペーサの形成に際して、シリンダホール内に電極膜を形成した後、シリンダホールの内部に電極膜を介して絶縁膜（シリンダ埋設膜）を埋め込む。半導体装置の表面部分を除去し、電極膜をキャパシタ素子ごとに分離した後、シリンダ収容膜及びシリンダ埋設膜の上部をエッチングし、下部電極との間に段差を形成する。
【０００６】
上記段差を覆って半導体装置の表面に、絶縁スペーサ形成用の絶縁膜（絶縁スペーサ形成用膜）を成膜した後、エッチバックによって、絶縁スペーサ形成用膜を下部電極の側壁に沿って残し、絶縁スペーサを形成する。更に、シリンダ収容膜及びシリンダ埋設膜を除去することによって、シリンダ状の下部電極を形成する。
【特許文献１】特開２００５−１５０７４７号公報（図１，図２Ａ〜図２Ｆ）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に記載の製造方法では、前述のように、段差の形成に際して、シリンダ収容膜及びシリンダ埋設膜の上部が除去されるため、下部電極の外周及び内周の双方に絶縁スペーサが形成される。しかし、絶縁スペーサが下部電極の内周に形成されると、下部電極の開口部分の径が小さくなることによって、下部電極の内周に容量絶縁膜を成膜する際に障害となる。
【０００８】
本発明は、上記に鑑み、キャパシタを備える半導体装置の製造方法であって、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを有するキャパシタを備える半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の主面上部に第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜上にマスクパターンを形成する工程と、
前記マスクパターンを用いた異方性エッチングにより、前記第１の絶縁膜を貫通するシリンダホールを形成する工程と、
前記シリンダホール内の底面及び側壁の表面と前記マスクパターンの表面とに、下部電極膜を堆積する工程と、
前記下部電極膜上に前記シリンダホール内を埋め込み且つ表面がほぼ平坦な第２の絶縁膜を堆積する工程と、
前記下部電極膜及び第２の絶縁膜の一部を含む表面部分を除去し、前記下部電極膜をシリンダ状の下部電極に形成する工程と、
前記マスクパターンを除去し、前記第１の絶縁膜の表面と前記第２の絶縁膜及び下部電極の表面との間に段差を形成する工程と、
前記第１の絶縁膜、第２の絶縁膜及び下部電極を覆って第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチバックして、前記第１の絶縁膜上であって前記下部電極の外周部分に絶縁スペーサとして残す工程と、
前記第１及び２の絶縁膜を除去する工程と、
前記下部電極及び絶縁スペーサ上に容量絶縁膜及び上部電極を順次に堆積して、キャパシタを形成する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の製造方法によれば、第１の絶縁膜上に形成されたマスクパターンを除去することによって、第１の絶縁膜の表面と、第２の絶縁膜及び下部電極の表面との間に段差を形成できる。これにより、下部電極の外周側にのみ絶縁スペーサを形成することが可能になる。従って、シリンダ状の下部電極の傾きによって生じるショートを防止し、且つ、容量絶縁膜の形成に障害とならない絶縁スペーサを有するキャパシタを形成できる。
【００１１】
本発明では、前記マスクパターンは、ポリシリコン又はアモルファスカーボンで構成されてもよい。
【００１２】
本発明の好適な態様では、前記表面部分を除去する工程後に残される前記マスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい。この場合、より好ましくは、前記第３の絶縁膜のエッチバックでは、該第３の絶縁膜の一部を、隣接する絶縁スペーサをつなぐブリッジとして残す。表面部分を除去する工程後に残されるマスクパターンの厚みが、隣接するシリンダホールの間隔よりも大きい場合には、エッチバックの条件を調節することによって、第３の絶縁膜に充分な大きさの開口を形成しつつ、ブリッジを形成できる。ブリッジを形成することによって、下部電極の機械的強度を高めることが出来る。
【００１３】
本発明の好適な態様では、前記第１の絶縁膜が上部絶縁膜と下部絶縁膜とを含み、前記異方性エッチングでは、前記下部絶縁膜のエッチレートが前記上部絶縁膜のエッチレートよりも大きい。ボーイングを抑制し、下部電極間のショートを防止しつつメモリセル間の距離を短縮できる。
【００１４】
本発明の好適な態様では、前記シリンダホール形成工程では、メモリアレイ領域の周縁に沿ってダミー溝を形成し、前記第３の絶縁膜のエッチバック工程では、前記ダミー溝内の第２の絶縁膜上に前記第３の絶縁膜を残す。この場合、ブリッジを形成することによって、メモリアレイ領域の絶縁スペーサを、メモリアレイ領域の周縁に沿って残される第３の絶縁膜によって支持できる。従って、下部電極の機械的強度を更に高めることが出来る。
【発明を実施するための最良の形態】
【００１５】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明に係る半導体装置の製造方法で製造される半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、図示しない半導体基板の表面部分にはＭＯＳトランジスタが形成されている。ＭＯＳトランジスタのゲート電極を覆って半導体基板上には、シリコン酸化膜から成る層間絶縁膜１１が形成されている。層間絶縁膜１１は、複数層の絶縁膜からなり、層間絶縁膜１１中には図示しないビット線が形成されている。層間絶縁膜１１上には、シリコン窒化膜から成るエッチストッパ膜１５が形成されている。
【００１６】
エッチストッパ膜１５及び層間絶縁膜１１を貫通して、ＭＯＳトランジスタのソース・ドレイン領域を露出させるコンタクトホール１２が形成されている。コンタクトホール１２の側壁には、シリコン窒化膜から成る薄い側壁保護膜１３が形成されている。コンタクトホール１２の内部には、側壁保護膜１３を介してリンドープポリシリコンから成るコンタクトプラグ１４が形成されている。側壁保護膜１３は、コンタクトプラグ１４とビット線との間のショートを防止するために形成されている。なお、コンタクトプラグ１４は、窒化チタンやタングステン等で構成してもよい。
【００１７】
側壁保護膜１３及びコンタクトプラグ１４の頂部に接して、窒化チタンから成る下部電極１９が形成されている。下部電極１９は、シリンダ状に形成され、その底部がコンタクトホール１２にまで延びている。下部電極１９の頂部付近には、その外周に沿って、絶縁スペーサ２２が形成されている。絶縁スペーサ２２は、下部電極１９同士が相互に近接する部位４１では、ブリッジ２６によって、下部電極１９間で相互に連結している。絶縁スペーサ２２は、例えばシリコン窒化膜から成る。
【００１８】
下部電極１９及び絶縁スペーサ２２の露出した表面を覆って容量絶縁膜２３が形成され、容量絶縁膜２３の露出した表面を覆って上部電極２４が形成されている。容量絶縁膜２３には、例えばＡｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、又は、ＺｒＯ２などの高い誘電率を有する材料が用いられる。下部電極１９、容量絶縁膜２３、及び、上部電極２４は、クラウン型のキャパシタ２５を構成する。キャパシタ２５を覆って層間絶縁膜（図示なし）が形成され、この層間絶縁膜中には上部電極２４に接続する配線（図示なし）等が形成されている。
【００１９】
図２に、図１の半導体装置の下部電極１９及び絶縁スペーサ２２を上部から見た平面構造を示す。図１は、同図のＩ−Ｉ線に沿う断面に相当する。絶縁スペーサ２２は、下部電極１９を囲んでリング状に形成されている。また、ブリッジ２６が、このリング状の部分を相互に固定している。これによって、下部電極１９の機械的強度を高め、下部電極１９が傾くことを防止できる。また、絶縁スペーサ２２は、下部電極１９の内周面上には形成されず、下部電極１９の内周面上に容量絶縁膜２３を形成する際の障害とならない。
【００２０】
図３〜図６は、図１に示した半導体装置について、その製造段階を順次に示す断面図である。先ず、図示しない半導体基板の表面部分にＭＯＳトランジスタを形成する。次いで、ＭＯＳトランジスタのゲート電極を覆って半導体基板上に、蒸着法を用いてシリコン酸化膜から成る層間絶縁膜１１を成膜する。層間絶縁膜１１は、絶縁膜の複数回の成膜によって形成し、層間絶縁膜１１中に図示しないビット線を形成する。
【００２１】
引き続き、異方性エッチングによって、層間絶縁膜１１を貫通するコンタクトホール１２を形成する。コンタクトホール１２の形成に際しては、半導体基板の表面であって、ＭＯＳトランジスタのソース・ドレイン領域を露出させる。コンタクトホール１２の側壁にシリコン窒化膜から成る薄い側壁保護膜１３を形成した後、コンタクトホール１２の内部に側壁保護膜１３を介して、リンドープポリシリコンから成るコンタクトプラグ１４を形成する。
【００２２】
次いで、層間絶縁膜１１、側壁保護膜１３、及び、コンタクトプラグ１４上に、蒸着法によりシリコン窒化膜から成る薄いエッチストッパ膜１５を成膜する。引き続き、エッチストッパ膜１５上に、プラズマＣＶＤ法によりシリコン酸化膜から成るシリンダ収容膜１６を成膜する。シリンダ収容膜１６は、例えば２．２μｍの厚みで成膜する。
【００２３】
更に、シリンダ収容膜１６上に、蒸着法により、ハードマスク形成用膜を成膜する。ハードマスク形成用膜には、エッチングガスに対して、シリンダ収容膜１６、下部電極１９、及び、シリンダ埋設膜２０に比して、エッチレートが大きく、且つ、ハードマスク１７上に下部電極１９を成膜する際の温度条件に耐え得る材料を用いる。そのようなハードマスク形成用膜の材料として、例えばポリシリコンやアモルファスカーボンを用いることが出来る。
【００２４】
ハードマスク形成用膜にポリシリコンを用いる場合には３５０〜５００ｎｍの厚みで、アモルファスカーボンを用いる場合には８００ｎｍ程度の厚みで成膜する。引き続き、レジストパターンを用いてハードマスク形成用膜をパターニングすることによって、ハードマスク１７を形成する。（図３（ａ））。
【００２５】
次いで、ハードマスク１７をマスクとしてシリンダ収容膜１６及びエッチストッパ膜１５の異方性エッチングを行い、側壁保護膜１３及びコンタクトプラグ１４を露出するシリンダホール１８を形成する（図３（ｂ））。シリンダホール１８の形成に際して、側壁保護膜１３及びコンタクトプラグ１４の頂部が除去される。また、ハードマスク１７の上部も同時にエッチングされ、その厚みは１７０〜１２０ｎｍ程度に減少する。
【００２６】
引き続き、シリンダホール１８内の底面、側壁、及び、ハードマスク１７上に、窒化チタンから成る下部電極膜１９ａを成膜する。下部電極膜１９ａには、窒化チタン以外にもリンドープポリシリコンや、ルテニウムなどの貴金属を用いてもよい。次いで、下部電極膜１９ａ上にＮＳＧ（Non-doped Silicate Glass）から成るシリンダ埋設膜２０を堆積し、下部電極膜１９ａを介してシリンダホール１８の内部を埋め込む（図４（ｃ））。
【００２７】
引き続き、エッチバック又はＣＭＰ（Chemical Mechanical Polishing）により、ハードマスク１７上に堆積した下部電極膜１９ａ、シリンダ埋設膜２０、及び、ハードマスク１７の上部を含む表面部分を除去する（図４（ｄ））。これによって、下部電極膜１９ａをキャパシタ素子ごとに分離し、シリンダ状の下部電極１９に形成する。表面部分の除去に際して、削り量を調節することによって、ハードマスク１７の残膜の厚みを５０〜６０ｎｍに調節する。
【００２８】
次いで、下部電極１９及びシリンダ埋設膜２０に対するハードマスク１７のエッチ選択性が高いエッチングによって、露出したハードマスク１７を除去する。このエッチングには、例えば、ハードマスク１７の材料にポリシリコンを用いた場合にはフッ素系のエッチングガスを、アモルファスカーボンを用いた場合には酸素プラズマをそれぞれ用いることが出来る。ハードマスク１７の除去によって、シリンダ収容膜１６の上面と、下部電極１９及びシリンダ埋設膜２０の上面との間に段差２１を形成する（図５（ｅ））。段差２１は、ハードマスク１７の残膜の厚みに等しく、５０〜６０ｎｍの高さに形成される。
【００２９】
次いで、段差２１を覆って、シリンダ収容膜１６、下部電極１９、及び、シリンダ埋設膜２０上に、絶縁スペーサ形成用の絶縁膜（絶縁スペーサ形成用膜）２２ａを成膜する（図５（ｆ））。絶縁スペーサ形成用膜２２ａには、例えばシリコン窒化膜を用いることが出来る。絶縁スペーサ形成用膜２２ａをエッチバックし、下部電極１９の頂部付近に、その外周に沿って絶縁スペーサ２２を形成する（図６（ｇ））。絶縁スペーサ２２の高さは、段差２１の高さに等しく、５０〜６０ｎｍの高さに形成される。更に、ウェットエッチングにより、シリンダ収容膜１６及びシリンダ埋設膜２０を除去し、下部電極１９を露出させる（図６（ｈ））。
【００３０】
次いで、下部電極１９及び絶縁スペーサ２２の露出した表面を覆って容量絶縁膜２３を成膜した後、容量絶縁膜２３の露出した表面を覆って上部電極２４を成膜する。これによって、図１に示した、下部電極１９、容量絶縁膜２３、上部電極２４から成るクラウン型のキャパシタ２５を形成する。更に、キャパシタ２５を覆う層間絶縁膜や上部電極２４に接続する配線等を形成することによって、半導体装置１０を製造する。
【００３１】
なお、ブリッジ２６を形成するためには、段差２１の高さを、隣接するシリンダホール１８間の間隔以上に形成する必要があり、８０ｎｍルールのＤＲＡＭでは、上記５０〜６０ｎｍの高さが必要である。これは、シリンダ収容膜１６，シリンダ埋設膜２０の除去（図６（ｈ））や、容量絶縁膜２３、上部電極２４の成膜等に際して、絶縁スペーサ２２間に充分な大きさの開口が形成されている必要があり、絶縁スペーサ形成用膜２２ａのエッチバックを充分に行う必要があるからである。本実施形態では、段差２１の高さは、表面部分を除去する際の削り量を調節することによって、容易に調節できる。
【００３２】
本実施形態の製造方法によれば、シリンダ収容膜１６上に形成されたハードマスク１７を除去することによって、シリンダ収容膜１６と、下部電極１９及びシリンダ埋設膜２０との間に段差２１を形成できる。これにより、下部電極１９の外周側にのみ絶縁スペーサ２２を形成することが可能になる。本実施形態の製造方法では、シリンダホール１８形成に際して用いるハードマスク１７を利用して段差２１を形成するので、絶縁スペーサ２２を形成しない従来の製造方法から露光ステップが増加することはない。
【００３３】
絶縁スペーサ２２は、高さが高いほど、機械的強度の点で有利となるが、高過ぎると容量絶縁膜２３や上部電極２４成膜の際のカバレッジ性が低下する。一方、絶縁スペーサ２２の高さが低いと、下部電極１９から剥がれ易くなり、また、ブリッジ２６の強度が不足して、下部電極１９が倒壊するおそれが生じる。これに対して、本実施形態の製造方法では、表面部分を除去するの際の削り量を調節することによって、ハードマスク１７の残膜の厚みを調節できるので、絶縁スペーサ２２の高さを容易に調節できる。従って、容量絶縁膜２３や上部電極２４成膜の際のカバレッジ性低下を抑制しつつ、充分な機械的強度を有する絶縁スペーサ２２を得ることが出来る。
【００３４】
図７は、実施形態の第１変形例に係る半導体装置の製造方法について、一製造段階を示す断面図である。本変形例では、シリンダホール１８の形成に際して下層３１のエッチレートが上層３２のエッチレートよりも大きくなるようにシリンダ収容膜１６を成膜する。例えば下層３１には、ＢＰＳＧ膜などのシリコン酸化膜を、上層３２には、例えばプラズマＣＶＤ法で成膜されるノンドープのシリコン酸化膜を用いることが出来る。
【００３５】
ところで、シリンダホール１８の形成に際しては、シリンダホール１８上部の側壁が大きくエッチングされ、シリンダホール１８上部に、シリンダホール１８の半径方向の外側に膨らんだ形状（ボーイング）が形成される。また、シリンダホール１８底部の径が縮小する。本変形例の製造方法では、アンモニア過水（ＡＰＭ）等の薬液に対してシリンダ収容膜の下層３１のエッチレートが大きく、上層３２のエッチレートが小さいことを利用して、シリンダホール１８開孔後にこれらの薬液を用いた薬液処理を行う工程を更に有してもよく、シリンダホール１８底部の径を大きくすることが出来る。
【００３６】
図８、及び、図９は、実施形態の第２変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。これらの図では、メモリアレイ領域３３及び周辺回路領域３４を図示している。本変形例では、図３（ｂ）に示したシリンダホール１８の形成に際して、周辺回路領域３４の縁部に沿ってダミーの溝３７を形成する。図５（ｆ）の工程に後続し、図８（ａ）に示すように、周辺回路領域３４で、絶縁スペーサ形成用膜２２ａ上にレジストマスク３５を形成する。符号３６は、溝３７に沿って形成されたダミー電極を示している。図６（ｇ）に示した絶縁スペーサ形成用膜２２ａのエッチバックに際して、図８（ｂ）に示すように、レジストマスク３５の下部に絶縁スペーサ形成用膜２２ａが残留する。
【００３７】
図１０に、図８（ｂ）の下部電極１９、ダミー電極３６、絶縁スペーサ２２、及び、絶縁スペーサ形成用膜２２ａを上部から見た平面構造を示す。図８（ｂ）は、図１０のVIIIb‐VIIIb線に沿う断面に相当する。ダミー電極３６は、溝３７の双方の側壁に沿って２列に形成されている。図８（ｂ）の工程に後続する、シリンダ収容膜１６及びシリンダ埋設膜２０を除去するウェットエッチングでは、図９（ｃ）に示すように、ダミー電極３６が障壁となり、周辺回路領域３４に、シリンダ収容膜１６及びシリンダ埋設膜２０が残留する。
【００３８】
本変形例では、メモリアレイ領域３３の絶縁スペーサ２２が、周辺回路領域３４の絶縁スペーサ形成用膜２２ａによって支持される。従って、下部電極１９の機械的強度を更に高めることが出来る。また、周辺回路領域３４に、ダミー電極３６や絶縁スペーサ形成用膜２２ａが形成されることによって、メモリアレイ領域３３と周辺回路領域３４との間の高さを揃えることが出来る。
【００３９】
図１１は、上記実施形態の比較例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本比較例の製造方法では、シリンダ収容膜１６に、フッ酸系のエッチング液に対して、下部電極１９及びシリンダ埋設膜２０よりもエッチレートが大きな材料を用いる。そのような組合せとして、例えば、シリンダ収容膜１６にＢＰＳＧ（Boro-Phospho Silicate Glass）膜を、下部電極１９にポリシリコン又は窒化チタンを、シリンダ埋設膜２０にＮＳＧ（Non-doped Silicate Grass）膜を、それぞれ用いることが出来る。
【００４０】
シリンダホール１８内へのシリンダ埋設膜２０の埋込みに後続して、シリンダ埋設膜２０のアニールを行う。これによって、フッ酸系のエッチング液に対する、シリンダ埋設膜２０のエッチレートを下げることが出来る。シリンダホール１８の内部に下部電極１９を介してシリンダ埋設膜２０を埋め込んだ後、エッチバック又はＣＭＰにより、ハードマスク１７上に堆積した下部電極１９、シリンダ埋設膜２０、及び、ハードマスク１７の全てを含む表面部分を除去する。これによって、下部電極膜１９ａをキャパシタ素子ごとに分離し、シリンダ状の下部電極１９に形成する（図１１（ａ））。
【００４１】
引き続き、低濃度のフッ酸系のエッチング液を利用したウェットエッチングを行い、シリンダ収容膜１６と、下部電極１９及びシリンダ埋設膜２０との間のエッチレート差を利用して、シリンダ収容膜１６と、下部電極１９及びシリンダ埋設膜２０との間に段差２１を形成する（図１１（ｂ））。後の工程については、実施形態の図５（ｆ）、及び、図６（ｇ），（ｈ）と同様に行うことが出来る。
【００４２】
本比較例の製造方法では、シリンダ収容膜１６と、下部電極１９及びシリンダ埋設膜２０との間のエッチレート差を利用することによって、段差２１を形成できる。しかし、本比較例の製造方法では、シリンダ収容膜１６にエッチ耐性の低い材料を用いる必要があるので、シリンダホール１８の形成に際して、ボーイングが大きくなり易い。また、シリンダホール１８を形成するエッチングに際して、シリンダホール１８開口部周囲のシリンダ収容膜１６が崩れることによって、隣接するキャパシタ素子間でショートが発生するおそれもある。
【００４３】
ところで、実施形態の第１変形例で、シリンダ収容膜１６の上層に比して下層のエッチレートを大きくしたい場合には、前述のように下層をＢＰＳＧなどの酸化膜で構成し、その酸化膜に含まれるリンやホウ素などの不純物濃度を増加させる手法を用いることが出来る。しかし、本比較例の製造方法で、同様な手法でシリンダ収容膜１６の下層のエッチレートを大きくしようとすると、下層の不純物濃度が増加し過ぎて不純物が膜中で局所的に凝集するおそれがあり、製造上の制約が多い。また、下部電極１９の材料によっては、シリンダ埋設膜２０のアニールに際して温度が制限されることもある。従って、本発明では、シリンダ収容膜１６とシリンダ埋設膜２０との間のエッチレート差を利用することなく、ハードマスク１７の除去によって段差２１を形成することとした。
【００４４】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る半導体装置の製造方法で製造される半導体装置の構成を示す断面図である。
【図２】図１の半導体装置の下部電極及び絶縁スペーサを上部から見た平面構造を示す断面図である。
【図３】図３（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図４】図４（ｃ）、（ｄ）は、図３に後続する各製造段階を順次に示す断面図である。
【図５】図５（ｅ）、（ｆ）は、図４に後続する各製造段階を順次に示す断面図である。
【図６】図６（ｇ）、（ｈ）は、図５に後続する各製造段階を順次に示す断面図である。
【図７】実施形態の第１変形例に係る半導体装置の製造方法について、一製造段階をに示す断面図である。
【図８】図８（ａ）、（ｂ）は、実施形態の第２変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図９】図８に後続する一製造段階を示す断面図である。
【図１０】図８（ｂ）の下部電極、ダミー電極、絶縁スペーサ、及び、絶縁スペーサ形成用膜を上部から見た平面構造を示す平面図である。
【図１１】図１１（ａ）、（ｂ）は、実施形態の比較例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【符号の説明】
【００４６】
１０：半導体装置
１１：層間絶縁膜
１２：コンタクトホール
１３：側壁保護膜
１４：コンタクトプラグ
１５：エッチストッパ膜
１６：シリンダ収容膜
１７：ハードマスク
１８：シリンダホール
１９：下部電極
１９ａ：下部電極膜
２０：シリンダ埋設膜
２１：段差
２２：絶縁スペーサ
２２ａ：絶縁スペーサ形成用膜
２３：容量絶縁膜
２４：上部電極
２５：キャパシタ
２６：ブリッジ
３１：シリンダ収容膜の下層
３２：シリンダ収容膜の上層
３３：メモリアレイ領域
３４：周辺回路領域
３５：レジストマスク
３６：ダミー電極
３７：溝
４１：下部電極同士が近接した部位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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