(57)【要約】【課題】  ＲＡＳアクティブ動作時間（ｔＲＡＳ）がクロック信号の周期（ｔＣＫ）に応じて設定される同期型半導体記憶装置を実現する。【解決手段】  本発明の同期型半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを有し、メモリセルアレイへのＲＡＳアクセスを指示するＲＡＳアクセス信号（ＢＮＫ）が、クロック信号（ＣＬＫＩＮＤＲＶＴ）に同期して入力されるコマンドに応じて生成される同期型半導体記憶装置であって、クロック信号の周期（ｔＣＫ）をモニタし当該周期に基づいて、ＲＡＳアクティブ動作の終了およびＲＡＳプリチャージ動作の開始を指示するタイミング信号（ＦＣＲＴＭＲｃ）をＲＡＳアクセス信号から生成するバンクタイマ回路を有する。【選択図】  図１
2008071457.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配置されたメモリセルアレイを有し、前記メモリセルアレイへのＲＡＳアクセスを指示するＲＡＳアクセス信号が、クロック信号に同期して入力されるコマンドに応じて生成される同期型半導体記憶装置であって、
前記クロック信号の周期をモニタし当該周期に基づいて、ＲＡＳアクティブ動作の終了およびＲＡＳプリチャージ動作の開始を指示するタイミング信号を前記ＲＡＳアクセス信号から生成するバンクタイマ回路を有することを特徴とする同期型半導体記憶装置。
【請求項２】
前記クロック信号のモニタは、前記ＲＡＳアクセスの開始時に行われることを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記バンクタイマ回路は、
あらかじめ設定された基準周期をもとにモニタされた前記クロック信号の周期を区分判定し、その判定結果に基づいて前記クロック信号の周期区分を示すモニタ信号を生成するモニタ信号生成手段と、
前記ＲＡＳアクセス開始時からの前記クロック信号のクロック数をカウントし、当該カウント数に応じて異なる複数のカウント信号を生成して出力するカウント手段と、
前記モニタ信号に基づいて、前記複数のカウント信号のうちの１つを選択して前記タイミング信号として出力する選択手段を有することを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項４】
前記バンクタイマ回路は、
あらかじめ設定された第１の基準周期をもとにモニタされた前記クロック信号の周期を区分判定し、その判定結果に基づいて前記クロック信号の周期区分を示すモニタ信号を生成するモニタ信号生成手段と、
前記ＲＡＳアクセス開始時からの前記クロック信号のクロック数をカウントし、当該カウント数に応じて異なる複数のカウント信号を生成して出力するカウント手段と、
前記モニタ信号に基づいて、前記複数のカウント信号のうちの１つを選択して出力する第１の選択手段と、
あらかじめ設定された第２の基準周期をもとにモニタされた前記クロック信号の周期を区分判定し、その判定結果に基づいて前記クロック信号の遅延区分を示す遅延モニタ信号を生成する遅延モニタ信号生成手段と、
前記第１の選択手段からの出力を遅延させ異なる複数の遅延カウント信号を生成して出力する遅延手段と、
前記遅延モニタ信号に基づいて、前記複数の遅延カウント信号のうちの１つを選択して前記タイミング信号として出力する第２の選択手段を有することを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項５】
前記カウント信号は、前記クロック信号が半周期を単位としてカウントされ生成されることを特徴とする請求項３または請求項４に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型半導体記憶装置に係わり、特に、ＲＡＳアクティブ動作時間（ｔＲＡＳ）およびＲＡＳプリチャージ動作時間（ｔＲＰ）の配分を決めるバンクタイマ回路を有する同期型半導体記憶装置に関する。
【背景技術】
【０００２】
従来の同期型半導体記憶装置であるＳＤＲＡＭ（Synchronous DRAM）では、データレートの高速化、すなわちデータバンド幅の向上が進む一方で、メモリセルアレイのセルデータのランダムアクセス、すなわちローアクセスが変化した異なる行アドレス（ローアドレス）へのデータアクセス（以下、「ＲＡＳアクセス」という。）の高速化には、ＤＲＡＭ特有の破壊読出しとリストア動作（以下、「ＲＡＳアクティブ動作」という。）、および次のＲＡＳアクセスに先立つビット線のプリチャージ動作（以下、「ＲＡＳプリチャージ動作」という。）に一定の時間（コアレーテンシ）を必要としていた。このため、ＲＡＳアクセスのサイクルタイム（ランダムサイクルタイム。以下、「ｔＲＣ」という。）の大幅な高速化は困難であった。
【０００３】
この問題を解決するため、ＲＡＳアクティブ動作およびＲＡＳプリチャージ動作をパイプライン化し、従来のＳＤＲＡＭのｔＲＣを１／２以下に短縮した高速サイクル（Fast Cycle）ＲＡＭ（以下、「ＦＣＲＡＭ」という。）が提案されている。このようなＦＣＲＡＭは、ランダムデータを高速に転送するようなネットワークの分野で従来のＳＲＡＭが用いられてきたランスイッチ（LAN Switch）やルーターなどを中心に、その製品化が進められている。
【０００４】
ＦＣＲＡＭの主な特徴（例えば、「特許文献１」を参照。）として、次の２点が挙げられる。
【０００５】
（Ａ）第１のコマンドでリード／ライトを確定するので、アッパーアドレス（ローアドレス）ＵＡの取り込みと同時に、周辺回路の動作開始のみならず、セルアレイを含むメモリコアの動作も開始でき、第２のコマンドからメモリコアの動作開始を判断するよりもＲＡＳアクセスの開始が早くなり、ランダムアクセスタイム（ＲＡＳアクセス開始からデータ出力までの時間。以下、「ｔＲＡＣ」という。）が自動的に１サイクル短縮される。
【０００６】
（Ｂ）第１のコマンドでリード／ライトが確定するので、第２のコマンドではローワアドレス（カラムアドレス）ＬＡを取り込むだけでよい。したがって、カラム選択線ＣＳＬを選択してデータをメモリコアから出力するまでの時間は従来よりも早くなり、データを早期に周辺回路に転送終了できることにより、ワード線（ＷＬ）のリセット、つまり、ＲＡＳアクティブ動作の終了およびビット線（ＢＬ）のプリチャージ開始、つまり、ＲＡＳプリチャージ動作の開始を前倒しでき、ｔＲＡＣの高速化とｔＲＣの高速化の両方が実現できる。
【０００７】
このようなＦＣＲＡＭシステムでは、ｔＲＡＳ（ＲＡＳアクティブ動作の時間）およびｔＲＰ（ＲＡＳプリチャージ動作の時間）を決めるセルフタイマ回路（バンクタイマ回路。例えば、「特許文献２」を参照。）を採用して、メモリコアのＲＡＳアクティブ動作およびＲＡＳプリチャージ動作をパイプライン化している。
【０００８】
しかしながら、従来の同期型半導体記憶装置におけるバンクタイマ回路は、外部クロック信号のクロックサイクル数をカウントしてｔＲＡＳおよびｔＲＰの配分を決める内部タイミング信号を生成していたため、応用分野によっては信頼性が低下したり誤動作が生じたりする可能性があるという問題があった。すなわち、内部タイミング信号で設定されるｔＲＡＳおよびｔＲＰは、外部クロック信号のクロックサイクルタイム（以下、「ｔＣＫ」という。）に依存し、ｔＣＫが長くなればｔＲＡＳも長くなり、ｔＣＫが短くなればｔＲＡＳも短くなる。このため、ｔＣＫが長い場合には、必要以上にｔＲＡＳが長くなることによって、ワード線（ＷＬ）およびビット線（ＢＬ）が高電位に固定される時間が長くなり、メモリコアにかかるストレスが増し、製品の信頼性低下の原因になる可能性があった。また、ｔＣＫが短い場合には、ｔＲＡＳ不足やｔＲＰ不足によって、読み出しデータの周辺回路への転送動作が完全終了する前にＲＡＳアクティブ動作が終了しＲＡＳプリチャージ動作が開始されたり、ＲＡＳプリチャージ動作が完全終了する前に次のＲＡＳアクティブ動作が開始されたりといった誤動作の原因になる可能性があった。
【特許文献１】特開２００１−１８９０７７号公報（第３−４頁、図１３〜１７）
【特許文献２】特開２００３−１６８２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＲＡＳアクティブ動作時間（ｔＲＡＳ）がクロック信号の周期に応じて設定される同期型半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数のメモリセルが配置されたメモリセルアレイを有し、前記メモリセルアレイへのＲＡＳアクセスを指示するＲＡＳアクセス信号が、クロック信号に同期して入力されるコマンドに応じて生成される同期型半導体記憶装置であって、前記クロック信号の周期をモニタし当該周期に基づいて、ＲＡＳアクティブ動作の終了およびＲＡＳプリチャージ動作の開始を指示するタイミング信号を前記ＲＡＳアクセス信号から生成するバンクタイマ回路を有することを特徴とする同期型半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、クロック信号の周期に応じて適切なＲＡＳアクティブ動作時間（ｔＲＡＳ）が設定されるので、ワード線（ＷＬ）やビット線（ＢＬ）が固定電位に長時間固定されることによる信頼性の低下、およびｔＲＡＳ不足やｔＲＰ不足による誤動作の発生を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係わる同期型半導体記憶装置のバンクタイマ回路を示す回路ブロック図である。ここでは、一例として、ＲＡＳアクティブ動作時間（ｔＲＡＳ）およびＲＡＳプリチャージ動作時間（ｔＲＰ）の配分がクロック信号（以下、「ＣＬＫＩＮＤＲＶＴ」という。）の周期に応じて４種類に切り替わる場合を示した。
【００１４】
本発明の実施例１に係わる同期型半導体記憶装置のバンクタイマ回路は、ＣＬＫＩＮＤＲＶＴのクロックサイクル数をカウントするクロックサイクルカウンタ１１、およびＣＬＫＩＮＤＲＶＴの周期（以下、「ｔＣＫ」という。）をモニタしてその周期に応じてＲＡＳアクティブ動作の終了とＲＡＳプリチャージ動作の開始を指示するタイミング信号（以下、「ＦＣＲＴＭＲｃ」という。）を生成するクロックサイクル選択部１２を備えている。
【００１５】
クロックサイクルカウンタ１１の入力にはＲＡＳアクセスを示すＲＡＳアクセス信号（以下、「ＢＮＫ」という。）が入力され、クロックサイクルカウンタ１１の制御入力には一対の相補的なクロック信号（ＣＬＫＩＮＤＲＶＴおよびｂＣＬＫＩＮＤＲＶＴ。以下、信号名の頭に付した“ｂ”は相補的な反転信号であることを示す。）が入力され、クロックサイクルカウンタ１１の出力はカウント信号としてクロックサイクル選択部１２の第１の入力に出力されている。
【００１６】
クロックサイクル選択部１２の第２の入力にはＣＬＫＩＮＤＲＶＴが入力され、クロックサイクル選択部１２の出力であるＦＣＲＴＭＲｃはＢＮＫの反転タイミングを決める信号としてバンクアクティブ制御回路（図示していない。）に入力されている。
【００１７】
クロックサイクルカウンタ１１は、図１に示したように、８つのフリップフロップ１３ａ〜１３ｈ（以下、「ＦＦ１３ａ〜１３ｈ」という。）を備えている。ＦＦ１３ａ〜１３ｈは直列接続され、各ＦＦのデータ出力は次のＦＦのデータ入力に接続され、ＦＦ１３ａのデータ入力にはＢＮＫが入力され、ＦＦ１３ｈのデータ出力は第１のカウント信号としてクロックサイクル選択部１２へ出力されている。
【００１８】
また、ＦＦ１３ｇのデータ出力は第２のカウント信号としてクロックサイクル選択部１２へ出力され、ＦＦ１３ｆのデータ出力は第３のカウント信号としてクロックサイクル選択部１２へ出力され、ＦＦ１３ｅのデータ出力は第４のカウント信号としてクロックサイクル選択部１２へ出力されている。
【００１９】
ＦＦ１３ａ、ＦＦ１３ｃ、ＦＦ１３ｅ、およびＦＦ１３ｇの制御入力にはＣＬＫＩＮＤＲＶＴが入力され、ＦＦ１３ｂ、ＦＦ１３ｄ、ＦＦ１３ｆ、およびＦＦ１３ｈの制御入力にはｂＣＬＫＩＮＤＲＶＴが入力されている。
【００２０】
ＣＬＫＩＮＤＲＶＴおよびｂＣＬＫＩＮＤＲＶＴは、外部クロック信号をインプットレシーバを介して変換した内部信号である。ＦＦ１３ａ、１３ｃ、ＦＦ１３ｅ、およびＦＦ１３ｇは、データ入力が“Ｈ”のときにＣＬＫＩＮＤＲＶＴの立ち上がりエッジを受けて、データ出力が“Ｌ”から“Ｈ”へと切り替わる。ＦＦ１３ｂ、ＦＦ１３ｄ、ＦＦ１３ｆ、およびＦＦ１３ｈは、データ入力が“Ｈ”のときにｂＣＬＫＩＮＤＲＶＴの立ち上がりエッジを受けて、データ出力が“Ｌ”から“Ｈ”へと切り替わる。
【００２１】
クロックサイクルカウンタ１１は、ＣＬＫＩＮＤＲＶＴまたはｂＣＬＫＩＮＤＲＶＴの立ち上がりエッジをカウントする回路となっている。すなわち、第１のカウント信号はＢＮＫの立ち上がりから４サイクル目（０．５サイクル×８段）のＣＬＫＩＮＤＲＶＴの立ち上がりで“Ｈ”となり、第２のカウント信号はＢＮＫの立ち上がりから３．５サイクル目（０．５サイクル×７段）のＣＬＫＩＮＤＲＶＴの立ち下がりで“Ｈ”となり、第３のカウント信号はＢＮＫの立ち上がりから３サイクル目（０．５サイクル×６段）のＣＬＫＩＮＤＲＶＴの立ち上がりで“Ｈ”となり、第４のカウント信号はＢＮＫの立ち上がりから２．５サイクル目（０．５サイクル×５段）のＣＬＫＩＮＤＲＶＴの立ち下がりで“Ｈ”となる。
【００２２】
クロックサイクル選択部１２は、図１に示したように、ＣＬＫＩＮＤＲＶＴの周期ｔＣＫをモニタするｔＣＫモニタ回路１４、バンククロックデコーダ１５、および選択回路１６を備えている。
【００２３】
ｔＣＫモニタ回路１４の入力にはＣＬＫＩＮＤＲＶＴが入力され、ｔＣＫモニタ回路１４の出力ＳＴＢＫＴＭＲ＜１＞およびＳＴＢＫＴＭＲ＜２＞はバンククロックデコーダ１５の入力へ出力されている。
【００２４】
バンククロックデコーダ１５の出力ＣＬＫＴＭＲ＜０〜３＞は選択回路１６の入力に接続され、選択回路１６の出力はＲＡＳアクティブ動作の終了およびＲＡＳプリチャージ動作の開始を指示するタイミング信号ＦＣＲＴＭＲｃとしてバンクアクティブ制御回路へ出力されている。
【００２５】
選択回路１６は、図１に示したように、４つの２入力ＡＮＤゲートと１つの４入力ＮＯＲゲートで構成され、第１のＡＮＤゲートの第１の入力には第１のカウント信号が入力され、第１のＡＮＤゲートの第２の入力にはＣＬＫＴＭＲ＜２＞が接続され、第１のＡＮＤゲートの出力はＮＯＲゲートの第１の入力に接続され、第２のＡＮＤゲートの第１の入力には第２のカウント信号が入力され、第２のＡＮＤゲートの第２の入力にはＣＬＫＴＭＲ＜１＞が接続され、第２のＡＮＤゲートの出力はＮＯＲゲートの第２の入力に接続され、第３のＡＮＤゲートの第１の入力には第３のカウント信号が入力され、第３のＡＮＤゲートの第２の入力にはＣＬＫＴＭＲ＜０＞が接続され、第３のＡＮＤゲートの出力はＮＯＲゲートの第３の入力に接続され、第４のＡＮＤゲートの第１の入力には第４のカウント信号が入力され、第４のＡＮＤゲートの第２の入力にはＣＬＫＴＭＲ＜３＞が接続され、第４のＡＮＤゲートの出力はＮＯＲゲートの第４の入力に接続され、ＮＯＲゲートの出力はＦＣＲＴＭＲｃとしてバンクアクティブ制御回路へ出力されている。
【００２６】
ｔＣＫモニタ回路１４は、ＣＬＫＩＮＤＲＶＴの立ち上がりエッジから次の立ち上がりエッジまでの遅延量（ｔＣＫ）をモニタする。そして、ｔＣＫに応じて出力信号ＳＴＢＫＴＭＲ＜１/２＞の状態が決定される。
【００２７】
図２は、本発明の実施例１に係わる同期型半導体記憶装置のバンクタイマ回路におけるｔＣＫモニタ回路１４の出力を示す真理値表である。ここでｔＣＫ１，ｔＣＫ２，およびｔＣＫ３はｔＣＫに応じて区分判定するための基準となるサイクル時間を示している。
【００２８】
ｔＣＫモニタ回路１４の出力は、図２に示したように、ｔＣＫが基準値ｔＣＫ１以下のとき、ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”，ＳＴＢＫＴＭＲ＜２＞＝“Ｈ”が設定され、ｔＣＫが基準値ｔＣＫ１より大きくｔＣＫ２以下のとき、ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”，ＳＴＢＫＴＭＲ＜２＞＝“Ｌ”が設定され、ｔＣＫが基準値ｔＣＫ２より大きくｔＣＫ３以下のとき、ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”，ＳＴＢＫＴＭＲ＜２＞＝“Ｌ”が設定され、ｔＣＫが基準値ｔＣＫ３より大きいとき、ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”，ＳＴＢＫＴＭＲ＜２＞＝“Ｈ”が設定される。
【００２９】
バンククロックデコーダ１５は、ＳＴＢＫＴＭＲ＜１＞およびＳＴＢＫＴＭＲ＜２＞をデコードしてサイクルモニタ信号ＣＬＫＴＭＲ＜０〜３＞の状態を設定する。すなわち、ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｌ”の場合には、ＣＬＫＴＭＲ＜０＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜１〜３＞に“Ｌ”が設定される。また、ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｌ”の場合には、ＣＬＫＴＭＲ＜１＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０/２/３＞に“Ｌ”が設定される。さらに、ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｈ”の場合には、ＣＬＫＴＭＲ＜２＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０/１/３＞に“Ｌ”が設定される。さらに、ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｈ”の場合には、ＣＬＫＴＭＲ＜３＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０〜２＞に“Ｌ”が設定される。
【００３０】
上述のｔＣＫモニタ回路１４およびバンククロックデコーダ１５によって、ＣＬＫＩＮＤＲＶＴの周期がｔＣＫ１〜３を基準として図２に示したように区分判定され、その判定結果に基づいてＣＬＫＩＮＤＲＶＴの周期区分を示すサイクルモニタ信号ＣＬＫＴＭＲ＜０〜３＞が選択回路１６へ出力される。
【００３１】
選択回路１６は、ＣＬＫＴＭＲ＜０〜３＞の状態に基づいて、４つのカウント信号のうち１つを選択して出力する。すなわち、ＣＬＫＴＭＲ＜２＞＝“Ｈ”の場合には第１のカウント信号が選択出力され、ＣＬＫＴＭＲ＜１＞＝“Ｈ”の場合には第２のカウント信号が選択出力され、ＣＬＫＴＭＲ＜０＞＝“Ｈ”の場合には第３のカウント信号が選択出力され、ＣＬＫＴＭＲ＜３＞＝“Ｈ”の場合には第４のカウント信号が選択出力される。
【００３２】
次に、上述した構成を持つ同期型半導体記憶装置におけるバンクタイマ回路の動作について説明する。  
図３は、本発明の実施例１に係わる同期型半導体記憶装置におけるバンクタイマ回路の動作を示す波形図である。ここでは、一例として、主に、ＣＬＫＴＭＲ＜１＞＝“Ｈ”、つまり、ｔＣＫがｔＣＫ２より大きくｔＣＫ３以下の場合（ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｌ”）のＲＡＳアクティブ動作時間（ｔＲＡＳ）のクロックサイクル数を決定する動作を示した。
【００３３】
まず、ｔＣＫモニタ回路１４からの出力ＳＴＢＫＴＭＲ＜１/２＞がバンククロックデコーダ１５へ入力され、ＳＴＢＫＴＭＲ＜１/２＞がデコードされ、ＣＬＫＴＭＲ＜１＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０/２/３＞に“Ｌ”が設定される。
【００３４】
この状態で、ＣＬＫＴＭＲ＜１＞とＦＦ１３ｇの出力である第２のカウント信号とのＡＮＤを取ったものが“Ｈ”になった時に選択回路１６の出力ＦＣＲＴＭＲｃが“Ｈ”から“Ｌ”へ切り替わる。
【００３５】
これが、バンクリセット信号（図示していない。選択されているバンクをリセットし、ＢＮＫを“Ｈ”から“Ｌ”に切り替える信号。）の元となる。つまり、クロックサイクルカウンタ１１において、ＦＦ１３ｇの出力が“Ｌ”から“Ｈ”になったのを受けてバンクリセット信号が出力され、ＢＮＫが立ってから３．５クロックでバンクがリセットされ、ＲＡＳアクティブ動作が終了しＲＡＳプリチャージ動作が開始されることになる。
【００３６】
図３に破線で示した波形は、ｔＣＫがｔＣＫ１より大きくｔＣＫ２以下の場合の動作を示している。ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｌ”の場合には、ＣＬＫＴＭＲ＜０＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜１〜３＞に“Ｌ”が設定される。このとき、ＦＦ１３ｆの出力が“Ｌ”から“Ｈ”になったのを受けてバンクリセット信号が出力され、ＢＮＫが立ってから３クロックでバンクがリセットされる。
【００３７】
図３には示していないが、同様にして、ｔＣＫがｔＣＫ１以下の場合（ＳＴＢＫＴＭＲ＜１＞＝“Ｈ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｈ”）には、ＣＬＫＴＭＲ＜３＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０〜２＞に“Ｌ”が設定される。このとき、ＦＦ１３ｅの出力が“Ｌ”から“Ｈ”になったのを受けてバンクリセット信号が出力され、ＢＮＫが立ってから２．５クロックでバンクがリセットされる。
【００３８】
さらに、同様にして、ｔＣＫがｔＣＫ３より大きい場合（ＳＴＢＫＴＭＲ＜１＞＝“Ｌ”かつＳＴＢＫＴＭＲ＜２＞＝“Ｈ”）には、ＣＬＫＴＭＲ＜２＞に“Ｈ”が設定され、ＣＬＫＴＭＲ＜０/１/３＞に“Ｌ”が設定される。このとき、ＦＦ１３ｈの出力が“Ｌ”から“Ｈ”になったのを受けてバンクリセット信号が出力され、ＢＮＫが立ってから４クロックでバンクがリセットされる。
【００３９】
このようにして、ｔＣＫに応じて０．５クロック単位でのＲＡＳアクティブ動作時間（ｔＲＡＳ）の調整が可能である。
【００４０】
上記実施例１によれば、クロック信号（ＣＬＫＩＮＤＲＶＴ）の周期に応じて適切なＲＡＳアクティブ動作時間（ｔＲＡＳ）が設定されるので、ワード線（ＷＬ）やビット線（ＢＬ）が固定電位に長時間固定されることによる信頼性の低下、およびｔＲＡＳ不足やｔＲＰ不足による誤動作の発生を防止することができる。
【００４１】
すなわち、上記実施例１によれば、クロック信号の周期（ｔＣＫ）に応じた適切なＲＡＳアクティブ動作時間（ｔＲＡＳ）が設定される。このため、ｔＣＫが長い場合、必要以上にｔＲＡＳが長くなり、ＷＬおよびＢＬが高電位に固定される時間が長くなり、コアにかかるストレスが増すことで製品の寿命短縮になることを防ぐことが可能である。また、ｔＣＫが短い場合、ｔＲＡＳ不足やｔＲＰ不足によって、カラム動作が完全終了する前にＲＡＳアクティブ動作が終了しＲＡＳプリチャージ動作が開始されたり、ＲＡＳプリチャージ動作が完全終了する前に次のＲＡＳアクティブ動作が開始されたりという誤動作を防止することが可能である。
【実施例２】
【００４２】
図４は、本発明の実施例２に係わる同期型半導体記憶装置のバンクタイマ回路を示す回路ブロック図である。ここでは、一例として、ＲＡＳアクティブ動作時間（ｔＲＡＳ）およびＲＡＳプリチャージ動作時間（ｔＲＰ）の配分がクロック信号（以下、「ＣＬＫＩＮＤＲＶＴ」という。）の周期に応じて４種類に切り替わり、かつ、さらにタイミング微調整のための遅延時間も４種類に切り替わる場合を示した。
【００４３】
本発明の実施例２に係わる同期型半導体記憶装置のバンクタイマ回路は、ＣＬＫＩＮＤＲＶＴのクロックサイクル数をカウントしカウント信号を出力するクロックサイクルカウンタ２１、ＣＬＫＩＮＤＲＶＴの周期（以下、「ｔＣＫ」という。）をモニタしてその周期に応じてカウント信号を選択しサイクル信号（以下、「ＦＣＲＴＭＲｃ」という。）として出力するクロックサイクル選択部２２、およびｔＣＫに応じてＦＣＲＴＭＲｃにさらに遅延をかけてＲＡＳアクティブ動作の終了とＲＡＳプリチャージ動作の開始を指示するタイミング信号（以下、「ＦＣＲＴＭＲｄ」という。）を生成するクロックディレイ選択部２３を備えている。
【００４４】
クロックサイクルカウンタ２１の入力にはＲＡＳアクセスを示すＲＡＳアクセス信号（以下、「ＢＮＫ」という。）が入力され、クロックサイクルカウンタ２１の制御入力には一対の相補的なクロック信号（ＣＬＫＩＮＤＲＶＴおよびｂＣＬＫＩＮＤＲＶＴ。以下、信号名の頭に付した“ｂ”は相補的な反転信号であることを示す。）が入力され、クロックサイクルカウンタ２１の出力はカウント信号としてクロックサイクル選択部２２の第１の入力に出力されている。
【００４５】
クロックサイクル選択部２２の第２の入力にはＣＬＫＩＮＤＲＶＴが入力され、クロックサイクル選択部２２の出力であるＦＣＲＴＭＲｃはクロックディレイ選択部２３に出力されている。
【００４６】
クロックディレイ選択部２３はｔＣＫモニタ回路２４をクロックサイクル選択部２２と共有し、クロックディレイ選択部２３の入力にはＦＣＲＴＭＲｃが入力され、クロックディレイ選択部２３の出力はＢＮＫの反転タイミングを決める信号ＦＣＲＴＭＲｄとしてバンクアクティブ制御回路（図示していない。）へ出力されている。
【００４７】
クロックサイクルカウンタ２１は、図４に示したように、８つのフリップフロップ３３ａ〜３３ｈを備え、その構成、機能、および動作は実施例１と同様であるので、詳しい説明は省略する。
【００４８】
クロックサイクル選択部２２は、図４に示したように、ＣＬＫＩＮＤＲＶＴのサイクル時間（以下、「ｔＣＫ」という。）をモニタするｔＣＫモニタ回路２４、バンククロックデコーダ２５、および選択回路２６を備え、ｔＣＫモニタ回路２４を除き、その構成、機能、および動作は実施例１と同様であるので詳しい説明は省略する。実施例１との違いは、出力ＦＣＲＴＭＲｃがバンクアクティブ制御回路ではなく、クロックディレイ選択部２３へ出力されていることである。
【００４９】
ｔＣＫモニタ回路２４は、ＣＬＫＩＮＤＲＶＴの立ち上がりエッジから次の立ち上がりエッジまでの遅延量（ｔＣＫ）をモニタする。そして、ｔＣＫに応じて出力信号ＳＴＢＫＴＭＲ＜１/２＞およびＳＴＢＫＡＤＪ＜１/２＞の状態が決定される。
【００５０】
図５は、本発明の実施例２に係わる同期型半導体記憶装置のバンクタイマ回路におけるｔＣＫモニタ回路２４の出力を示す真理値表である。図５（ａ）は、実施例１の図２と同様であるので詳しい説明は省略する。
【００５１】
図５（ｂ）は、ｔＣＫに応じてＦＣＲＴＭＲｃの遅延量を決定するための出力信号ＳＴＢＫＡＤＪ＜１/２＞の真理値表である。ここでｔＣＫａ，ｔＣＫｂ，およびｔＣＫｃは遅延量を区分判定するための基準となるサイクル時間を示している。
【００５２】
ｔＣＫモニタ回路２４の出力ＳＴＢＫＡＤＪ＜１＞およびＳＴＢＫＡＤＪ＜２＞は、図５（ｂ）に示したように、ｔＣＫが基準値ｔＣＫａ以下のとき、ＳＴＢＫＡＤＪ＜１＞＝“Ｈ”，ＳＴＢＫＡＤＪ＜２＞＝“Ｈ”が設定され、ｔＣＫが基準値ｔＣＫａより大きくｔＣＫｂ以下のとき、ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”，ＳＴＢＫＡＤＪ＜２＞＝“Ｌ”が設定され、ｔＣＫが基準値ｔＣＫｂより大きくｔＣＫｃ以下のとき、ＳＴＢＫＡＤＪ＜１＞＝“Ｈ”，ＳＴＢＫＡＤＪ＜２＞＝“Ｌ”が設定され、ｔＣＫが基準値ｔＣＫｃより大きいとき、ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”，ＳＴＢＫＡＤＪ＜２＞＝“Ｈ”が設定される。
【００５３】
クロックディレイ選択部２３は、図４に示したように、ＦＣＲＴＭＲｃに遅延をかける遅延回路２８ａ〜２８ｃ、ｔＣＫをモニタするｔＣＫモニタ回路２４、バンクディレイデコーダ２７、および選択回路２９を備えている。
【００５４】
ｔＣＫモニタ回路２４の入力にはＣＬＫＩＮＤＲＶＴが入力され、ｔＣＫモニタ回路２４の出力ＳＴＢＫＡＤＪ＜１＞およびＳＴＢＫＡＤＪ＜２＞はバンクディレイデコーダ２７の入力へ出力されている。
【００５５】
バンクディレイデコーダ２７の出力ＤＬＹＡＤＪ＜０〜３＞は選択回路２９の入力に接続され、選択回路２９の出力はＲＡＳアクティブ動作の終了およびＲＡＳプリチャージ動作の開始を指示するタイミング信号ＦＣＲＴＭＲｄとしてバンクアクティブ制御回路へ出力されている。
【００５６】
遅延回路２８ａ〜２８ｃは直列接続され、遅延回路２８ａの入力にはＦＣＲＴＭＲｃが入力され、遅延回路２８ａの出力は遅延回路２８ｂの入力に接続され、遅延回路２８ｂの出力は遅延回路２８ｃの入力に接続されている。
【００５７】
また、遅延回路２８ａの出力は第１の遅延信号として選択回路２９へ出力され、遅延回路２８ｂの出力は第２の遅延信号として選択回路２９へ出力され、遅延回路２８ｃの出力は第３の遅延信号として選択回路２９へ出力されている。
【００５８】
選択回路２９は、図４に示したように、４つの２入力ＡＮＤゲートと１つの４入力ＮＯＲゲートで構成され、第１のＡＮＤゲートの第１の入力にはＦＣＲＴＭＲｃが入力され、第１のＡＮＤゲートの第２の入力にはＤＬＹＡＤＪ＜３＞が接続され、第１のＡＮＤゲートの出力はＮＯＲゲートの第１の入力に接続され、第２のＡＮＤゲートの第１の入力には遅延回路２８ａからの第１の遅延信号が入力され、第２のＡＮＤゲートの第２の入力にはＤＬＹＡＤＪ＜０＞が接続され、第２のＡＮＤゲートの出力はＮＯＲゲートの第２の入力に接続され、第３のＡＮＤゲートの第１の入力には遅延回路２８ｂからの第２の遅延信号が入力され、第３のＡＮＤゲートの第２の入力にはＤＬＹＡＤＪ＜１＞が接続され、第３のＡＮＤゲートの出力はＮＯＲゲートの第３の入力に接続され、第４のＡＮＤゲートの第１の入力には遅延回路２８ｃからの第３の遅延信号が入力され、第４のＡＮＤゲートの第２の入力にはＤＬＹＡＤＪ＜２＞が接続され、第４のＡＮＤゲートの出力はＮＯＲゲートの第４の入力に接続され、ＮＯＲゲートの出力はＦＣＲＴＭＲｄとしてバンクアクティブ制御回路へ出力されている。
【００５９】
バンクディレイデコーダ２７は、ＳＴＢＫＡＤＪ＜１＞およびＳＴＢＫＡＤＪ＜２＞をデコードしてディレイモニタ信号ＤＬＹＡＤＪ＜０〜３＞の状態を設定する。すなわち、ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｌ”の場合には、ＤＬＹＡＤＪ＜０＞に“Ｈ”が設定され、ＤＬＹＡＤＪ＜１〜３＞に“Ｌ”が設定される。また、ＳＴＢＫＡＤＪ＜１＞＝“Ｈ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｌ”の場合には、ＤＬＹＡＤＪ＜１＞に“Ｈ”が設定され、ＤＬＹＡＤＪ＜０/２/３＞に“Ｌ”が設定される。さらに、ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｈ”の場合には、ＤＬＹＡＤＪ＜２＞に“Ｈ”が設定され、ＤＬＹＡＤＪ＜０/１/３＞に“Ｌ”が設定される。さらに、ＳＴＢＫＡＤＪ＜１＞＝“Ｈ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｈ”の場合には、ＤＬＹＡＤＪ＜３＞に“Ｈ”が設定され、ＤＬＹＡＤＪ＜０〜２＞に“Ｌ”が設定される。
【００６０】
上述のｔＣＫモニタ回路２４、遅延回路２８ａ〜２８ｃ、およびバンクディレイデコーダ２７によって、ｔＣＫがｔＣＫａ〜ｃを基準として図５（ｂ）に示したように区分判定され、その判定結果に基づいてＣＬＫＩＮＤＲＶＴの周期区分を示すディレイモニタ信号ＤＬＹＡＤＪ＜０〜３＞が選択回路２９へ出力される。
【００６１】
選択回路２９は、ＤＬＹＡＤＪ＜０〜３＞の状態に基づいて、ＦＣＲＴＭＲｃおよび３つの遅延信号のうち１つを選択して出力する。すなわち、ＤＬＹＡＤＪ＜０＞＝“Ｈ”の場合には遅延回路２８ａからの第１の遅延信号が選択出力され、ＤＬＹＡＤＪ＜１＞＝“Ｈ”の場合には遅延回路２８ｂからの第２の遅延信号が選択出力され、ＤＬＹＡＤＪ＜２＞＝“Ｈ”の場合には遅延回路２８ｃからの第３の遅延信号が選択出力され、ＤＬＹＡＤＪ＜３＞＝“Ｈ”の場合にはＦＣＲＴＭＲｃが選択出力される。
【００６２】
次に、上述した構成を持つ同期型半導体記憶装置におけるバンクタイマ回路の動作について説明する。なお、ＦＣＲＴＭＲｃの生成までの動作は実施例１と同様であるので詳しい説明は省略する。ここでは、主に、ＦＣＲＴＭＲｃに遅延をかけてＢＮＫのリセットタイミングを微調整するクロックディレイ選択部２３の動作について説明する。
【００６３】
図６は、本発明の実施例２に係わる同期型半導体記憶装置におけるバンクタイマ回路の動作を示す波形図である。ここでは、一例として、主に、ＤＬＹＡＤＪ＜０＞＝“Ｈ”、つまり、ｔＣＫがｔＣＫａより大きくｔＣＫｂ以下の場合（ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｌ”）のＲＡＳアクティブ動作時間（ｔＲＡＳ）の遅延量を決定する動作を示した。
【００６４】
まず、ｔＣＫモニタ回路２４からの出力ＳＴＢＫＴＭＲ＜１/２＞がバンククロックデコーダ２５へ入力され、ＳＴＢＫＡＤＪ＜１/２＞がデコードされ、ＤＬＹＡＤＪ＜１＞に“Ｈ”が設定され、ＤＬＹＡＤＪ＜０/２/３＞に“Ｌ”が設定される。
【００６５】
この状態で、ＤＬＹＡＤＪ＜１＞と遅延回路２８ｂの出力である第２の遅延信号とのＡＮＤを取ったものが“Ｈ”になった時に選択回路２９の出力ＦＣＲＴＭＲｄが“Ｈ”から“Ｌ”へ切り替わる。
【００６６】
これが、バンクリセット信号（図示していない。選択されているバンクをリセットし、ＢＮＫを“Ｈ”から“Ｌ”に切り替える信号。）の元となる。つまり、ＦＣＲＴＭＲｃを遅延回路２８ａおよび２８ｂによって遅らせ、その結果バンクリセット信号のタイミングを遅延回路２８ａおよび２８ｂの遅延量だけ遅らせることが出来る。
【００６７】
図６に破線で示した波形は、ｔＣＫがｔＣＫａより大きくｔＣＫｂ以下の場合の動作を示している。ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”かつＳＴＢＫＡＤＪ＜２＞＝Ｌの場合には、ＤＬＹＡＤＪ＜０＞が“Ｈ”に設定され、ＤＬＹＡＤＪ＜１〜３＞が“Ｌ”に設定される。このとき、バンクリセット信号は遅延回路２８ａのみによって遅らせられる。この場合、図６に示したように、ＤＬＹＡＤＪ＜１＞＝“Ｈ”の場合と比べると遅延回路２８ｂの遅延量（Δｔ）だけの差が出来る。
【００６８】
図６には示していないが、同様にして、ｔＣＫがｔＣＫａ以下の場合（ＳＴＢＫＡＤＪ＜１＞＝“Ｈ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｈ”）には、ＤＬＹＡＤＪ＜３＞に“Ｈ”が設定され。ＤＬＹＡＤＪ＜０〜２＞に“Ｌ”が設定される。このとき、バンクリセット信号は遅延回路２８ａ〜２８ｃによって遅らせられることはない。
【００６９】
さらに、同様にして、ｔＣＫがｔＣＫｃ以下の場合（ＳＴＢＫＡＤＪ＜１＞＝“Ｌ”かつＳＴＢＫＡＤＪ＜２＞＝“Ｈ”）には、ＤＬＹＡＤＪ＜２＞が“Ｈ”に設定され、ＤＬＹＡＤＪ＜０/１/３＞が“Ｌ”に設定される。このとき、バンクリセット信号は遅延回路２８ａ〜２８ｃによって遅らせられる。
【００７０】
このようにして、クロックディレイ選択部２３において、ｔＣＫに応じて遅延回路２８ａ〜２８ｃによるＲＡＳアクティブ動作時間（ｔＲＡＳ）の微調整が可能である。ｔＣＫをモニタすることにより、クロックサイクル選択部２２におけるｔＲＡＳのクロックサイクル数の調整と組み合わせて、ｔＲＡＳの時間をよりフレキシブルに決定することができる。
【００７１】
上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、ｔＲＡＳの調整をよりフレキシブルに行うことができ、信頼性の低下および誤動作の発生をより効果的に防止することができる。
【００７２】
上述の実施例２の説明では、３つの遅延回路２８ａ〜２８ｃを用い、微調整するタイミングを４種類としたが、本発明はこれに限られるものではなく、適切なｔＲＡＳを設定するために遅延回路の数およびそれらの遅延量を適宜設定することができる。
【００７３】
また、上述の実施例１および２の説明では、ｔＣＫモニタ回路は３つの基準値を用いてｔＣＫを４つの周期区分に分類し判定するとしたが、本発明はこれに限られるものではなく、適用するシステムに応じて適宜適切な数の周期区分を用いることができる。
【００７４】
さらに、上述の実施例１および２の説明では、クロックサイクルカウンタは８つのＦＦを用いるとしたが、本発明はこれに限られるものではなく、適切なｔＲＡＳを設定するために適宜設定することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１に係わる同期型半導体記憶装置のバンクタイマ回路を示す回路ブロック図。
【図２】本発明の実施例１に係わる同期型半導体記憶装置のバンクタイマ回路におけるｔＣＫモニタ回路１４の出力を示す真理値表。
【図３】本発明の実施例１に係わる同期型半導体記憶装置におけるバンクタイマ回路の動作を示す波形図。
【図４】本発明の実施例２に係わる同期型半導体記憶装置のバンクタイマ回路を示す回路ブロック図。
【図５】本発明の実施例２に係わる同期型半導体記憶装置のバンクタイマ回路におけるｔＣＫモニタ回路２４の出力を示す真理値表。
【図６】本発明の実施例２に係わる同期型半導体記憶装置におけるバンクタイマ回路の動作を示す波形図。
【符号の説明】
【００７６】
１１、２１  クロックサイクルカウンタ
１２、２２  クロックサイクル選択部
１３ａ〜１３ｈ、３３ａ〜３３ｈ  フリップフロップ（ＦＦ）
１４、２４  ｔＣＫモニタ回路
１５、２５  バンククロックデコーダ
１６、２６、２９  選択回路
２３  クロックディレイ選択部
２７  バンクディレイデコーダ
２８ａ〜２８ｃ  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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