(57)【要約】【課題】論理レベルのＨレベルとＬレベルの電圧の差が異なるデバイス間でクロック信号に合わせてデータの転送を確実に行うことのできるデータ転送システムおよびＩ２Ｃ通信方法を得る。【解決手段】５Ｖのプルアップ抵抗２０５、２１２を用いる５Ｖ電源デバイス２０１と３．３Ｖのプルアップ抵抗２０６、２１３を用いる３．３Ｖ電源デバイス２０２が、電圧変換用の第１あるいは第２のＦＥＴ２０７、２１４を介してＩ２Ｃバスで接続されている。第１のＦＥＴ２０７のゲートにはインバータ２０８の出力側が接続されており、入力側は抵抗２０９とコンデンサ２１１の時定数回路を介して３．３Ｖ電源デバイス２０２のＳＤＡ端子に接続されている。このため、３．３Ｖ電源デバイス２０２のＳＣＬ端子がＬレベルに立ち下がった後、５Ｖ電源デバイス２０１のＳＤＡ端子が立ち下がり、データの転送が確実に行える。【選択図】図１
2008016941.tif 000002
【特許請求の範囲】
【請求項１】
クロック転送用端子とデータ転送用端子を備えた第１のデバイスと、
同じくクロック転送用端子とデータ転送用端子を備え、これらの端子に現われる論理レベルのＨレベルとＬレベルの電圧の差が前記第１のデバイスのそれよりも低い電圧となる第２のデバイスと、
前記第１のデバイスと第２のデバイスの前記クロック転送用端子に現われる論理レベルに対応した電圧の変化によってこれらのデバイスの間でクロック信号を転送するとき、それぞれのデバイスのクロック転送用端子の間でそれぞれの論理レベルに対応した電圧の変換を行うクロック転送用電圧変換手段と、
前記第１のデバイスと第２のデバイスの前記データ転送用端子に現われる論理レベルに対応した電圧の変化によってこれらのデバイスの間でデータを転送するとき、それぞれのデバイスのデータ転送用端子の間でそれぞれの論理レベルに対応した電圧の変換を行うデータ転送用電圧変換手段と、
前記第２のデバイス側のデータ転送用端子に論理レベルがＨレベルからＬレベルに変化する電圧変化が現われたとき、前記データ転送用電圧変換手段の変換を予め定めた時間だけ遅延させる遅延手段
とを具備することを特徴とするデータ転送システム。
【請求項２】
前記データ転送用電圧変換手段は、前記第１のデバイス側のＨレベルに対応する電源に一端を接続し他端を前記第１のデバイスのデータ転送用端子に接続したデータ側第１のプルアップ抵抗と、前記第２のデバイス側のＨレベルに対応する電源に一端を接続し他端を前記第２のデバイスのデータ転送用端子に接続したデータ側第２のプルアップ抵抗と、前記第１のデバイスのデータ転送用端子と前記第２のデバイスのデータ転送用端子の間をオン・オフするデータ側スイッチ手段とによって構成されており、前記クロック転送用電圧変換手段は、前記第１のデバイス側のＨレベルに対応する電源に一端を接続し他端を前記第１のデバイスのクロック転送用端子に接続したクロック側第１のプルアップ抵抗と、前記第２のデバイス側のＨレベルに対応する電源に一端を接続し他端を前記第２のデバイスのクロック転送用端子に接続したクロック側第２のプルアップ抵抗と、前記第１のデバイスのクロック転送用端子と前記第２のデバイスのクロック転送用端子の間をオン・オフするクロック側スイッチ手段とによって構成されており、前記遅延手段は、前記データ側スイッチ手段をオンにするまでの時間を遅延させる手段であることを特徴とする請求項１記載のデータ転送システム。
【請求項３】
前記データ側スイッチ手段は電界効果トランジスタによって構成されていることを特徴とする請求項２記載のデータ転送システム。
【請求項４】
前記データ側スイッチ手段はスイッチング用のトランジスタによって構成されていることを特徴とする請求項２記載のデータ転送システム。
【請求項５】
前記遅延手段は、ＨレベルからＬレベルに論理レベルが変化したとき、Ｈレベルに対応する電圧を所定の時定数で低下させる時定数手段と、この時定数手段により低下する電圧が所定の電圧以下となったとき前記データ側スイッチ手段をオフからオンに変化させるスイッチ制御手段とによって構成されていることを特徴とする請求項２記載のデータ転送システム。
【請求項６】
Ｉ２Ｃ（Inter-Integrated Circuit）通信によって第１および第２のデバイス間でそれぞれのデバイスのクロック転送用端子としてのＳＣＬ（Serial Clock Line）端子を通じてクロックを転送し、データ転送用の端子としてのＳＤＡ（Serial Data Link）端子を通じて前記クロックに同期したデータを転送する際に、これらＳＣＬ端子およびＳＤＡ端子に現われる２値の論理レベルに対応する電圧の差が小さい方のデバイスとしての第２デバイスの前記ＳＤＡ端子から、ＨレベルからＬレベルに変化する信号が出力されたときこれを検出するＳＤＡ端子Ｌレベル変化検出ステップと、
このＳＤＡ端子Ｌレベル変化検出ステップでＬレベルに変化する信号が出力されたことが検出されたとき、予め定めた遅延時間の計測を開始する遅延時間計測ステップと、
この遅延時間計測ステップで前記予め定めた遅延時間の計測が終了したとき前記第１のデバイスのＳＤＡ端子に対してＨレベルからＬレベルに変化した信号を伝達させる信号変化伝達ステップ
とを具備することを特徴とするＩ２Ｃ通信方法。
【請求項７】
Ｉ２Ｃ（Inter-Integrated Circuit）通信によってデバイス間でクロックに同期してデータを転送するために設けられたバスのクロックが転送されるＳＣＬ（Serial Clock Line）端子がＬレベルに変化した状態で、これらのデバイス間でデータの転送を行うＳＤＡ（Serial Data Link）端子のうちの２値の論理レベルに対応する電圧の差が小さい方のデバイスの端子から、ＨレベルからＬレベルに変化する信号が出力されたときこれを検出するＳＤＡ端子Ｌレベル変化検出ステップと、
このＳＤＡ端子Ｌレベル変化検出ステップでＬレベルに変化する信号が出力されたことが検出されたとき、予め定めた遅延時間の計測を開始する遅延時間計測ステップと、
この遅延時間計測ステップで前記予め定めた遅延時間の計測が終了したとき前記ＳＤＡ端子のうちの前記ＳＤＡ端子Ｌレベル変化検出ステップで検出された以外のＳＤＡ端子に対してＨレベルからＬレベルに変化した信号を伝達させる信号変化伝達ステップ
とを具備することを特徴とするＩ２Ｃ通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ間用双方向シリアルバスを扱ったデータ転送システムおよびＩ２Ｃ通信方法に係わり、特に動作電圧の異なるデバイス間でデータを確実に転送できるようにしたデータ転送システムおよびＩ２Ｃ通信方法に関する。
【背景技術】
【０００２】
Ｉ２Ｃ（Inter-Integrated Circuit）バスは、２線式のシンプルなバスとして、複数のＩＣ（Integrated Circuit）間の相互データ転送や制御に広く使用されている（たとえば特許文献１参照）。
【０００３】
図６は、５Ｖ電源デバイスと３．３Ｖ電源デバイスを接続する従来から用いられたＩ２Ｃバス回路の一例を表わしたものである。このＩ２Ｃバス回路１００は、５Ｖ電源デバイス１０１と３．３Ｖ電源デバイス１０２とをＳＤＡ（Serial Data Link）１０３およびＳＣＬ（Serial Clock Line）１０４の２線で接続した構成となっている。そして、５Ｖ電源デバイス１０１と３．３Ｖ電源デバイス１０２のうちの一方がマスタとなり、他方がスレーブとなって、これらの間でデータの転送を行うようになっている。
【０００４】
このＩ２Ｃバス回路１００では、５Ｖ電源デバイス１０１のＳＤＡ端子（ＳＤＡ）に接続されたＳＤＡ１０３1が、５Ｖの電源に一端を接続したプルアップ抵抗１０５の他端に接続されている。また、３．３Ｖ電源デバイス１０２のＳＤＡ端子（ＳＤＡ）に接続されたＳＤＡ１０３2は、３．３Ｖの電源に一端を接続したプルアップ抵抗１０６の他端に接続されている。ＳＤＡ１０３1には、第１のＦＥＴ（Field-Effect Transistor）１０７のドレインが、またＳＤＡ１０３2には、この第１のＦＥＴ１０７のソースが接続されている。第１のＦＥＴ１０７のゲートは、プルアップ抵抗１０６の３．３Ｖの電源側に接続されている。
【０００５】
同様に、５Ｖ電源デバイス１０１のＳＣＬ端子（ＳＣＬ）に接続されたＳＣＬ１０４1は、５Ｖの電源に一端を接続したプルアップ抵抗１０８の他端に接続されている。また、３．３Ｖ電源デバイス１０２のＳＣＬ端子（ＳＣＬ）に接続されたＳＣＬ１０４2は、３．３Ｖの電源に一端を接続したプルアップ抵抗１０９の他端に接続されている。ＳＣＬ１０４1には、この第２のＦＥＴ１１０のドレインが、またＳＣＬ１０４2には、第２のＦＥＴ１１０のソースが接続されている。第２のＦＥＴ１１０のゲートは、プルアップ抵抗１０９の３．３Ｖの電源側に接続されている。
【０００６】
Ｉ２Ｃバス回路１００は、このような回路構成により、５Ｖ電源系と３．３Ｖ電源系とが第１および第２のＦＥＴ１０７、１１０で電圧レベルを変換して、Ｉ２Ｃ通信を可能にしている。具体的には、たとえば５Ｖ電源デバイス１０１のＳＤＡ端子（ＳＤＡ）がＬ（ロー）レベルに変化すると、第１のＦＥＴ１０７に存在する寄生ダイオード（図示せず）によって、プルアップ抵抗１０６から第１のＦＥＴ１０７のソース、第１のＦＥＴ１０７のドレインに電流が流れ、これによって３．３Ｖ電源デバイス１０２のＳＤＡ端子（ＳＤＡ）がＬレベルに変化する。ここで、寄生ダイオードは、そのカソードがドレイン側に、またアノードがソース側に接続されているような特性を持っている。第２のＦＥＴ１１０についても同様の寄生ダイオードが存在する。
【０００７】
図７は、Ｉ２Ｃバス回路におけるＳＣＬとＳＤＡの信号の立ち下がりの関係を示したものである。同図（ａ）は、通常、マスタ側が送出するクロック信号としてのＳＣＬ１０４を表わしている。また、同図（ｂ）は、マスタ側あるいはスレーブ側が送出するシリアルデータとしてのＳＤＡ１０３の信号変化を表わしている。Ｉ２Ｃの仕様では、ＳＣＬ１０４がＬレベルのとき、ＳＤＡ１０３はその信号レベルの変更が許される。ＳＣＬ１０４がＨレベルのときＳＤＡ１０３はその信号レベルを保持する必要がある。
【０００８】
ＳＣＬ１０４がＬレベルに変化してからＳＤＡ１０３の値が変更されるまでの時間は、データホールド時間ＴHDと呼ばれている。ＳＤＡ１０３の値の変更を可能にするため、データホールド時間ＴHDは０秒以上の長さの時間とする必要がある。図６に示したＩ２Ｃバス回路１００では、３．３Ｖ電源デバイス１０２がマスタであるとすると、この３．３Ｖ電源デバイス１０２は、ＳＤＡ立ち下がり信号を出力する際に、ＳＣＬ１０４のＬレベルをＳＤＡ１０３に時間的に先行して立ち下げるようにしている。
【特許文献１】特表２００４−５１５１４４（第０００１段落）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、図６に示す従来のＩ２Ｃバス回路１００では、第１および第２のＦＥＴ１０７、１１０でＨレベルからＬレベルに電位が低下する際の遅延時間によって、データホールド時間ＴHDが実際にはマイナスとなってしまう場合があった。このような場合には、５Ｖ電源デバイス１０１と３．３Ｖ電源デバイス１０２の間で正常なＩ２Ｃ通信を行うことができなくなる。
【００１０】
図８は、データホールド時間ＴHDがマイナスとなる場合を説明するためのものである。同図（ａ）は、クロック信号としてのＳＣＬ１０４の立ち下がり時の信号変化を表わしており、同図（ｂ）はシリアルデータとしてのＳＤＡ１０３の立ち下がり時の信号変化を表わしている。
【００１１】
ＳＣＬ１０４は、ＳＤＡ１０３に先行して時刻ｔ1から立ち下がりが開始する。一般的な５Ｖ電源デバイスの場合、Ｈレベルから電位が低下してＬレベルが確定する電位は１．５Ｖであり、この間の遅延時間はτ1である。これに対して、ＳＤＡ１０３は時刻ｔ1よりも後の時刻ｔ2から立ち下がりが開始するが、Ｈレベルでなくなる電位は一般的な５Ｖ電源デバイスの場合、３．５Ｖであり、これまでの遅延時間はτ2である。このような場合、ＳＤＡ１０３が３．５Ｖまで低下する時刻ｔ3は、この図８に示すようにＳＣＬ１０４が１．５Ｖまで電位が低下する時刻ｔ4よりも早くなる場合がある。
【００１２】
この図８に示した例の場合、図６に示す第１および第２のＦＥＴ１０７、１１０の電圧変換によって生じるデータホールド時間ＴHDは、ＳＤＡ１０３の方が時間的に先行する結果としてマイナスとなる。データホールド時間ＴHD1がマイナスになると、ＳＤＡ１０３の信号レベルが変更される時間がなくなり、Ｉ２Ｃ通信を行うために定められた規格外の状態となって、正常な通信を行うことができなくなる。
【００１３】
そこで本発明の目的は、論理レベルのＨレベルとＬレベルの電圧の差が異なるデバイス間でクロック信号に合わせてデータの転送を確実に行うことのできるデータ転送システムおよびＩ２Ｃ通信方法を得ることを目的とする。
【課題を解決するための手段】
【００１４】
請求項１記載の発明では、（イ）クロック転送用端子とデータ転送用端子を備えた第１のデバイスと、（ロ）同じくクロック転送用端子とデータ転送用端子を備え、これらの端子に現われる論理レベルのＨレベルとＬレベルの電圧の差が第１のデバイスのそれよりも低い電圧となる第２のデバイスと、（ハ）第１のデバイスと第２のデバイスのクロック転送用端子に現われる論理レベルに対応した電圧の変化によってこれらのデバイスの間でクロック信号を転送するとき、それぞれのデバイスのクロック転送用端子の間でそれぞれの論理レベルに対応した電圧の変換を行うクロック転送用電圧変換手段と、（ニ）第１のデバイスと第２のデバイスのデータ転送用端子に現われる論理レベルに対応した電圧の変化によってこれらのデバイスの間でデータを転送するとき、それぞれのデバイスのデータ転送用端子の間でそれぞれの論理レベルに対応した電圧の変換を行うデータ転送用電圧変換手段と、（ホ）第２のデバイス側のデータ転送用端子に論理レベルがＨレベルからＬレベルに変化する電圧変化が現われたとき、データ転送用電圧変換手段の変換を予め定めた時間（正の時間）だけ遅延させる遅延手段とをデータ転送システムに具備させる。
【００１５】
すなわち本発明では、第１のデバイスと第２のデバイスがクロック転送用電圧変換手段とデータ転送用電圧変換手段を介してクロックとデータの転送をそれぞれ電圧を変換して行うバスによって接続されており、第２のデバイスのクロック転送用端子とデータ転送用端子に現われる論理レベルとしてのＨレベルとＬレベルの電圧の差が第１のデバイスのそれよりも低い電圧となるようなデータ転送システムで、第２のデバイス側のデータ転送用端子に論理レベルがＨレベルからＬレベルに変化する電圧変化が現われたとき、データ転送用電圧変換手段の変換を予め定めた時間だけ遅延させる遅延手段を設けたので、クロック信号がＬレベルに立ち下がった時点よりも後に第１のデバイス側のデータ転送用端子にデータの立ち下がりが伝達されることになり、第２のデバイスから第１のデバイスへのデータの転送を確実に行うことができるようになる。
【００１６】
請求項６記載の発明では、（イ）Ｉ２Ｃ通信によって第１および第２のデバイス間でそれぞれのデバイスのクロック転送用端子としてのＳＣＬ（Serial Clock Line）端子を通じてクロックを転送し、データ転送用の端子としてのＳＤＡ（Serial Data Link）端子を通じてクロックに同期したデータを転送する際に、これらＳＣＬ端子およびＳＤＡ端子に現われる２値の論理レベルに対応する電圧の差が小さい方のデバイスとしての第２デバイスのＳＤＡ端子（ＳＤＡ）から、ＨレベルからＬレベルに変化する信号が出力されたときこれを検出するＳＤＡ端子Ｌレベル変化検出ステップと、
このＳＤＡ端子Ｌレベル変化検出ステップでＬレベルに変化する信号が出力されたことが検出されたとき、予め定めた遅延時間の計測を開始する遅延時間計測ステップと、
この遅延時間計測ステップで前記した予め定めた遅延時間の計測が終了したとき第１のデバイスのＳＤＡ端子に対してＨレベルからＬレベルに変化した信号を伝達させる信号変化伝達ステップとをＩ２Ｃ通信方法に具備させる。
【００１７】
すなわち本発明では、ＳＣＬ端子およびＳＤＡ端子に現われる２値の論理レベルに対応する電圧の差が小さい方のデバイスとしての第２デバイスのＳＤＡ端子から、ＨレベルからＬレベルに変化する信号が出力されたとき、これを第１のデバイスのＳＤＡ端子にそのまま伝達するのではなく、遅延時間計測ステップで所定の遅延時間を計測し、信号変化伝達ステップでこの計測が終了したとき第１のデバイスのＳＤＡ端子に対してＨレベルからＬレベルに変化した信号を伝達させることにしている。これにより、第１のデバイス側ではクロックがＬレベルに立ち下がった時点でデータがＬレベルに立ち下がることになって、第２のデバイスから第１のデバイスへのデータの転送が可能になる。
【発明の効果】
【００１８】
以上説明したように本発明によれば、ＨレベルとＬレベルの電圧の差が異なるデバイス間でデータの転送を行うとき、電圧の差が小さい第２のデバイスからＬレベルに立ち下がる信号が出力されたときデータの転送時の電圧の変換を直ちには行わず、所定の正の遅延時間だけ遅延させることにした。このため、簡単な処理で第２のデバイスから第１のデバイスへのデータの転送を確実に行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下実施例につき本発明を詳細に説明する。
【実施例１】
【００２０】
図１は、本発明の一実施例におけるＩ２Ｃバス回路を表わしたものである。本実施例のＩ２Ｃバス回路２００は、５Ｖ電源デバイス２０１と３．３Ｖ電源デバイス２０２とをＳＤＡ２０３およびＳＣＬ２０４の２線で接続した構成となっている。このうち、５Ｖ電源デバイス２０１のＳＤＡ端子（ＳＤＡ）に接続されたＳＤＡ２０３1は、５Ｖの電源に一端を接続したプルアップ抵抗２０５の他端に接続されている。また、３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）に接続されたＳＤＡ２０３2は、３．３Ｖの電源に一端を接続したプルアップ抵抗２０６の他端に接続されている。ＳＤＡ２０３1には、第１のＦＥＴ（Field-Effect Transistor）２０７のドレインが、またＳＤＡ２０３2には、この第１のＦＥＴ２０７のソースが接続されている。また、第１のＦＥＴ２０７のゲートは、インバータ２０８の出力側に接続されている。インバータ２０８の入力側は抵抗２０９を介して３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）に接続されると共に、コンデンサ２１１を介して接地されている。
【００２１】
５Ｖ電源デバイス２０１のＳＣＬ端子（ＳＣＬ）に接続されたＳＣＬ２０４1は、５Ｖの電源に一端を接続したプルアップ抵抗２１２の他端に接続されている。また、３．３Ｖ電源デバイス２０２のＳＣＬ端子（ＳＣＬ）に接続されたＳＣＬ２０４2は、３．３Ｖの電源に一端を接続したプルアップ抵抗２１３の他端に接続されている。ＳＣＬ２０４1には、第２のＦＥＴ２１４のドレインが、またＳＣＬ２０４2には、この第２のＦＥＴ２１４のソースが接続されている。第２のＦＥＴ２１４のゲートは、プルアップ抵抗２１３の３．３Ｖの電源側に接続されている。Ｉ２Ｃバス回路２００は、このような回路構成により、５Ｖ電源系と３．３Ｖ電源系とが第１および第２のＦＥＴ２０７、２１４で電圧レベルを変換して、Ｉ２Ｃ通信を行うようになっている。
【００２２】
図２は、このような正常なＩ２Ｃ通信を確保するために、図１で図６に対して追加した回路部分としての遅延回路の動作のタイミングを具体的に表わしたものである。図１と共に説明する。同図（ａ）に示すように時刻ｔ2に３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）の電位がＬレベルに変化したとする。この時点までに遅延回路を構成するコンデンサ２１１には抵抗２０９を介して電荷が蓄積されている。そこで、３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）の電位がＬレベルに変化した時点から、コンデンサ２１１に蓄積された電荷は、抵抗２０９を介して徐々に放電する。この結果、同図（ｂ）に示すようにインバータ２０８の入力側の電位が、コンデンサ２１１と抵抗２０９で定まる時定数で次第に低下していく。インバータ２０８は、入力電圧を整形して、入力電圧がＨレベルのときはＬレベルに反転させ、Ｌレベルの時にはＨレベルに反転させる。
【００２３】
したがって、インバータ２０８の入力側の電位がＨレベルからＬレベルに変化すると、この時刻ｔ6に、図２（ｃ）に示すようにインバータ２０８の出力がＬレベルからＨレベルに変化する。第１のＦＥＴ２０７のゲートに印加されたこの電圧により、ドレインとソース間が導通する。この結果、図２（ｄ）に示すように、Ｈレベルに保持されていた５Ｖ電源デバイス２０１のＳＤＡ端子（ＳＤＡ）がＬレベルに変化する。
【００２４】
図３は、図８に対応するもので、本実施例のＩ２Ｃバス回路におけるＳＣＬとＳＤＡのタイミングを表わしたものである。図３（ａ）はクロック信号としてのＳＣＬ２０４の電位の変化を表わしており、時刻ｔ1から時間τ1が経過した時刻ｔ4に、ＨレベルがＬレベルに立ち下がる。この変化は、図８（ａ）と同一である。
【００２５】
一方、図３（ｂ）は、シリアルデータとしてのＳＤＡ２０３1の信号変化を表わしている。ＳＤＡ２０３1は、時刻ｔ1より後の時刻ｔ2より立ち下がりを開始するはずのところ、図１で追加した遅延回路による遅延Ｄ1によって、時刻ｔ4よりも後の時刻ｔ5まで、実質的に立ち下がりの開始が遅延される。この結果、時刻ｔ5以後の時刻ｔ6にＳＤＡ２０３がその電位をたとえば３．５Ｖに変化させてＬレベルになったとすると、データホールド時間ＴHD2は常にプラスとなる。これにより、３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）が、ＳＣＬ２０４の論理変化に引き続いてＬレベルに変化する際にも、５Ｖ電源デバイス２０１のＳＤＡ端子（ＳＤＡ）に電位の変化が遅延されて伝達され、正常なＩ２Ｃ通信が確保されることになる。
【００２６】
このように本実施例では、３．３Ｖ電源デバイス２０２からの立下がり出力を５Ｖ電源デバイス２０１に対して遅延させることができる。また、このようにＳＤＡ信号が遅延することによって、データホールド時間をプラス側に増長することで、これがマイナスになるのを防止することができる。更に、実施例では遅延時間を長く採っても、波形の立ち下がり特性としてのスルーレートに影響を与えない。
【００２７】
更に、本実施例のＩ２Ｃバス回路２００では、５Ｖ電源デバイス２０１から３．３Ｖ電源デバイス２０２への信号の立ち下がり、および、いずれかの電源デバイスからの信号の立ち上がりに対しては遅延を生じさせない。
【００２８】
＜発明の変形例＞
【００２９】
図４は、本発明の変形例におけるＩ２Ｃバス回路の回路図である。図４で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この変形例のＩ２Ｃバス回路２００Ａでは、第１のＦＥＴ２０７の代わりに、ＳＤＡ２０３1およびＳＤＡ２０３2の間にトランジスタ３０１およびダイオード３０２を並列接続している。トランジスタ３０１のコレクタはＳＤＡ２０３1と、エミッタはＳＤＡ２０３2と接続しており、ベースとインバータ２０８の間には抵抗３０３を接続している。ダイオード３０２は、そのアノードをトランジスタ３０１のエミッタ側に接続し、カソードをコレクタ側に接続している。
【００３０】
図１に示した第１のＦＥＴ２０７の内部には寄生ダイオードが存在し、図６で説明したと同様に先の実施例ではこれを利用して、５Ｖ電源デバイス２０１のＳＤＡ端子（ＳＤＡ）がＨレベルからＬレベルに立ち下がったときの３．３Ｖ電源デバイス２０２のＳＤＡ端子（ＳＤＡ）のＨレベルからＬレベルへの変換を行っている。変形例のＩ２Ｃバス回路２００Ａでは、トランジスタ３０１に寄生ダイオードが存在しないため、同様の作用を行うダイオード３０２を新たに接続している。
【００３１】
この変形例のＩ２Ｃバス回路２００Ａでは、インバータ２０８の入力の電位が下がって、ある時点でその出力がＨレベルに変化すると、トランジスタ３０１が導通する。これにより、先の実施例で第１のＦＥＴ２０７（図１）が導通した場合と同様に５Ｖ電源デバイス２０１のＳＤＡ端子（ＳＤＡ）がＨレベルからＬレベルに変化することになる。
【００３２】
以上説明した図４に示した変形例によれば、ＦＥＴを使用せずに同等の回路を構成することができる。したがって、異なった部品を選択できるという点で、コスト、納期、供給量に関して部品選択の自由度が増加するという利点がある。
【００３３】
なお、以上説明した実施例および変形例では、５Ｖ電源デバイス２０１と３．３Ｖ電源デバイス２０２を組み合わせたＩ２Ｃバス回路について説明したが、電源電圧が２．５Ｖ、１．５Ｖ等のこれ以外の電圧を使用したり、５Ｖと３．３Ｖ以外のデバイスの組み合わせであってもよいことは当然である。
【００３４】
また、実施例および変形例では、ハードウェアのみを使用してデータ信号の伝達のタイミングの調整を行ったが、少なくとも一部にソフトウェアを使用して同様の処理を実現させることも可能である。
【００３５】
図５は、処理ステップの概要を表わしたものである。なお、ここでは図１における５Ｖ電源デバイス２０１のような２値の論理レベルに対応する電圧の差が大きい方のデバイスを第１のデバイスとし、それ以外のデバイスを第２のデバイスと呼ぶことにする。
【００３６】
まず、ＳＣＬ端子（ＳＣＬ）がＨレベルからＬレベルに変化した状態で、第２のデバイスのＳＤＡ端子（ＳＤＡ）がＨレベルからＬレベルに変化する時点の検出を待機する（ステップＳ４０１）。第２のデバイスのＳＤＡ端子（ＳＤＡ）がＨレベルからＬレベルに変化したら（Ｙ）、予め定めた遅延時間の測定が行われる（ステップＳ４０２）。遅延時間は、図３より遅延Ｄ1に相当する予め設定した時間である。遅延時間の測定が終了したら、ＳＤＡ端子（ＳＤＡ）のうちのＳＤＡ端子Ｌレベル変化検出ステップで検出された以外のＳＤＡ端子としての第１のデバイスのＳＤＡ端子（ＳＤＡ）をＨレベルからＬレベルに変化させる（ステップＳ４０３）。
【００３７】
このような処理は、ＣＰＵ（Central Processing Unit；中央演算処理ユニット）を用いて行うことができる。ＣＰＵは第１および第２のデバイス以外のデバイスに配置されたものを使用してもよいし、第２のデバイス内のＣＰＵを使用するようにしてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例におけるＩ２Ｃバス回路を表わした回路図である。
【図２】本実施例での遅延回路の動作のタイミングを表わしたタイミング図である。
【図３】本実施例のＩ２Ｃバス回路におけるＳＣＬとＳＤＡのタイミングを表わした説明図である。
【図４】本発明の変形例におけるＩ２Ｃバス回路の回路図である。
【図５】本発明のＩ２Ｃバス回路の処理の流れ図である。
【図６】５Ｖ電源デバイスと３．３Ｖ電源デバイスを接続する従来から用いられたＩ２Ｃバス回路の一例を表わした回路図である。
【図７】図６に示したＩ２Ｃバス回路におけるＳＣＬとＳＤＡの信号の立ち下がりのタイミング図である。
【図８】図６に示したＩ２Ｃバス回路でデータホールド時間ＴHDがマイナスとなる場合を示した説明図である。
【符号の説明】
【００３９】
２００、２００Ａ  Ｉ２Ｃバス回路
２０１  ５Ｖ電源デバイス
２０２  ３．３Ｖ電源デバイス
２０３  ＳＤＡ
２０４  ＳＣＬ
２０５、２０６、２１２、２１３  プルアップ抵抗
２０７  第１のＦＥＴ
２０８  インバータ
２０９、３０３  抵抗
２１１  コンデンサ
２１４  第２のＦＥＴ
３０１  トランジスタ
３０２  ダイオード
ＳＣＬ  ＳＣＬ端子
ＳＤＡ  ＳＤＡ端子
【図１】
2008016941.tif 000003
【図２】
2008016941.tif 000004
【図３】
2008016941.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008016941.tif 000009
【図８】
2008016941.tif 000010