(57)【要約】【課題】予期しない入力信号の組合せやタイミングで異常な動作が起こる電子機器の動作確認試験の効率を向上させることのできる電子機器を提供する。【解決手段】所定の入力信号に基づいて予め設定された処理を実行する複数の信号処理ブロックが組み込まれた集積回路１により制御される電子機器であって、前記入力信号に外乱を付与する外乱生成部５を前記集積回路１に備え、前記外乱発生部５に前記入力信号を所定範囲内でランダムに遅延させる遅延回路５１，５２，５３，６４，５５，５６を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の入力信号に基づいて予め設定された処理を実行する複数の信号処理ブロックが組み込まれた集積回路により制御される電子機器であって、
前記入力信号に外乱を付与する外乱生成部を前記集積回路に備えている電子機器。
【請求項２】
前記外乱生成部に前記入力信号を所定範囲内でランダムに遅延させる遅延回路を備えている請求項１記載の電子機器。
【請求項３】
前記外乱生成部に前記遅延回路による前記入力信号の遅延範囲を設定する遅延時間設定部を備えている請求項２記載の電子機器。
【請求項４】
前記外乱生成部は予め設定された所定の入力信号グループ単位に外乱を付与する請求項１から３の何れかに記載の電子機器。
【請求項５】
外乱生成部に、前記信号処理ブロックへの入力信号に同期して外乱信号を生成して前記信号処理ブロックへ入力する外乱信号生成部を備えている請求項１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の入力信号に基づいて予め設定された処理を実行する複数の信号処理ブロックが組み込まれた集積回路により制御される電子機器に関する。
【背景技術】
【０００２】
複写機やプリンタ等の電子機器は、画像形成部、給紙部、用紙搬送部、定着部、画像処理部等の多くの制御対象エレメントが組み込まれ、それらが複雑に絡み合って一つの纏まりある動作が実現されるものであるが、それらは、各制御対象エレメントに配置された多種多様のセンサ等の入力信号に基づいて様々なアクチュエータを駆動制御するコントローラにより実現されている。
【０００３】
そのようなコントローラは、マイクロコンピュータを備えた複数の制御基板で構成され、各制御基板には所定の入力信号に基づいて予め設定された処理を実行する複数の信号処理ブロックが組み込まれたＡＳＩＣ（Application Specific Integrated Circuit）と称される集積回路が搭載されている。
【０００４】
このような電子機器では、マイクロコンピュータを動作させる制御プログラムのバグや、集積回路の不備が取り除かれるように、予め各機能ブロック単位で様々な動作確認試験が行なわれた後に最終の集積回路が製造される。
【０００５】
そのような品質の検証を行なう技術として、特許文献１には、集積回路が正常に動作するか否かを試験する組込み形自己試験ＢＩＳＴが記載されている。
【特許文献１】特開２００３−２０８３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような各機能ブロック単位での動作確認試験が行なわれた後に製造された最終の集積回路が組み込まれた最終製品としての電子機器に対して、様々な性能試験が行なわれて最終の動作確認が行なわれるのであるが、最終製品では全ての機能ブロックが結合された状態であるため、単独では様々な条件で動作試験が可能な機能ブロックであっても機器として纏まりのある特定の条件の下でのみ動作する場合に、予期しない入力信号の組合せやタイミングで異常な動作が起こる場合がある。
【０００７】
このような異常動作は各機能ブロック単位での動作確認試験で発見された不都合を修正するためのソフトウェアの改良や集積回路の改良の結果発生する場合もあり、再現性が低いために試験効率が非常に悪いという問題があった。
【０００８】
上述の特許文献１に記載された技術は、集積回路の故障や動作タイミングの異常を発見するための技術であり、集積回路自体に異常がない場合に適用するものではなく、最終製品として組みあがった電子機器の動作確認試験で、再現性の低い異常動作の検証を効率的に行なうための技術が要請されていた。
【０００９】
本発明の目的は、上述の問題点に鑑み、予期しない入力信号の組合せやタイミングで異常な動作が起こる電子機器の動作確認試験の効率を向上させることのできる電子機器を提供する点にある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明による電子機器の第一の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、所定の入力信号に基づいて予め設定された処理を実行する複数の信号処理ブロックが組み込まれた集積回路により制御される電子機器であって、前記入力信号に外乱を付与する外乱生成部を前記集積回路に備えている点にある。
【００１１】
上述の構成によれば、外乱生成部により外乱を付加した入力信号が集積回路に入力されるようになり、そのような外乱により、異常動作が発生するような予期しない入力信号の組合せやタイミングを人為的に作り出すことができる。その結果、適切な対応を迅速に行なうことができる。
【００１２】
同第二の特徴構成は、同請求項２に記載した通り、上述の第一特徴構成に加えて、前記外乱生成部に前記入力信号を所定範囲内でランダムに遅延させる遅延回路を備えている点にある。
【００１３】
上述の構成によれば、集積回路に入力される信号に対するノイズマージンが不十分である場合等、想定外の入力信号の遅延に起因する電子機器の誤動作を効率的に再現させることができる。さらに、最大遅延量、最小遅延量を設定し、または遅延量を一定に設定することで設計の余裕度を検証することができる。設計余裕度の目標を決めてその目標に達しているかどうかを数値的に項目ごとに評価することも可能となる。
【００１４】
同第三の特徴構成は、同請求項３に記載した通り、上述の第二特徴構成に加えて、前記外乱生成部に前記遅延回路による前記入力信号の遅延範囲を設定する遅延時間設定部を備えている点にある。
【００１５】
上述の構成によれば、予め設定されている入力信号の遅延許容に応じて適切な遅延範囲で信号を遅延させることができ、不要な試験を行なわずに効率的に試験作業を進めることができる。
【００１６】
同第四の特徴構成は、同請求項３に記載した通り、上述の第一から第三の何れかの特徴構成に加えて、前記外乱生成部は予め設定された所定の入力信号グループ単位に外乱を付与する点にある。
【００１７】
上述の構成によれば、特定の入力信号の組合せで遅延が生じた場合に発生する予期しない異常動作を効率的に再現させることができる。
【００１８】
同第五の特徴構成は、同請求項５に記載した通り、上述の第一特徴構成に加えて、外乱生成部に、前記信号処理ブロックへの入力信号に同期して外乱信号を生成して前記信号処理ブロックへ入力する外乱信号生成部を備えている点にある。
【００１９】
上述の構成によれば、信号処理ブロックへ入力される信号と同期して他の信号が入力されるような場合に発生する予期しない異常動作を効率的に再現させることができる。
【発明の効果】
【００２０】
以上説明した通り、本発明によれば、予期しない入力信号の組合せやタイミングで異常な動作が起こる電子機器の動作確認試験の効率を向上させることのできる電子機器を提供することができるようになった。
【発明を実施するための最良の形態】
【００２１】
以下、本発明による電子機器の一例として複写機を例に説明する。図１に示すように、画像形成部、給紙部、用紙搬送部、定着部、画像処理部等複数の制御対象エレメントが組み込まれた複写機を制御する制御基板には、制御プログラムが格納されたメモリとＣＰＵを備えたＡＳＩＣでなる集積回路１が単数または複数搭載されている。
【００２２】
集積回路１には、所定の入力信号に基づいて予め設定された処理を実行するＣＰＵ３を含む複数の信号処理ブロックが組み込まれて構成されている。例えば、複写機を構成するエレメントに設けられたセンサで検出され、集積回路１の入力インタフェース２を介して入力された外部入力信号は、外乱生成部５を介してＡＳＩＣで構成される信号処理ブロックのＣＰＵ３の入力レジスタ４に入力され、所定の演算処理が行なわれた後に所定の出力信号が当該エレメントのアクチュエータに出力される。
【００２３】
このようなセンサは各エレメントに複数備えられ、信号処理ブロックのＣＰＵ３はそれらの入力信号に基づいて給紙制御、画像形成制御、定着制御等を行なう。例えば、給紙部から給紙された記録紙は、搬送路上の所定箇所に設けられた用紙センサにより検出されるタイミングに応じて搬送用のローラが回転制御される。また、画像形成部では、帯電処理された感光体に画像処理部からの出力要求タイミング信号及びレーザ露光装置からの走査開始信号が入力される所定のタイミングで露光処理が開始される。
【００２４】
入力信号に外乱を付与す外乱生成部５には、外乱発生条件を設定する設定レジスタ５０と、乱数発生部５１と、モード演算部５２と、外部入力信号の立上がりエッジ及び立下りエッジを検出するエッジ検出部５３と、入力信号の各エッジを遅延させるためのカウンタ５４，５５と、カウンタ５４，５５により遅延されたエッジ信号に基づいて波形を再生する波形再構築部５６等を備えて構成されている。
【００２５】
設定レジスタ５０は最小遅延量と最大遅延量を設定する一対のレジスタで構成され、当該集積回路のＣＰＵ３またはコネクタ接続される外部のコントローラにより書き込み可能に構成され、差分回路５７により夫々の値の差分値が演算されて加算回路５８を介してモード演算部５２に入力される。
【００２６】
モード演算部５２では、乱数発生部５１から出力された乱数Ｂを前記差分値で除した余りを求めるモード演算が行なわれ、その値が加算回路５９に入力される。モード演算の結果、余りに１を加算した値、つまり、１から差分値までの間のランダムな値が出力される。
【００２７】
加算回路５９を介して設定レジスタ５０の最小遅延量とモード演算部５２の出力値の加算値、つまり最終の遅延時間がカウンタ５４，５５に入力される。
【００２８】
一方、入力インタフェース２を介して入力された外部入力信号は、エッジ抽出部５３により信号の立上がりエッジ及び立下りエッジが検出され、立上がりエッジがカウンタ５４に、立下りエッジがカウンタ５５に入力される。カウンタ５４，５５は所定時間間隔でカウントアップされ、カウンタ５４で入力信号の立上がりエッジが最終の遅延時間だけ遅延され、カウンタ５５で入力信号の立下りエッジが最終の遅延時間だけ遅延されて波形再構築部５６に入力され、波形再構築部５６で最終の遅延時間だけ遅延された入力信号が再構築されてＣＰＵ３の入力レジスタ４に入力される。
【００２９】
つまり、乱数発生部５１とモード演算部５２とエッジ抽出部５３とカウンタ５４，５５と波形再構築部５６等により、外乱生成部５に入力信号を所定範囲内でランダムに遅延させる遅延回路が構成され、設定レジスタ５０により、遅延回路による入力信号の遅延範囲を設定する遅延時間設定部が構成される。
【００３０】
図１では、動作を説明するために一つの外部入力信号を遅延させる場合について示しているが、実際には複数の入力信号を遅延させるように複数設けられている。どの入力信号を遅延させるかは、ＣＰＵ３で実行される制御プログラムに組み込まれた設定レジスタ５０への遅延量設定処理で、或いは、外部のコントローラによる遅延量設定処理で決定される。
【００３１】
例えば、画像形成部、給紙部、用紙搬送部、定着部、画像処理部等からの入力信号のうち、関連性の高い入力信号群を選択して対応する設定レジスタ５０に遅延量を設定することにより、特定の入力信号群の影響を評価することができる。ＣＰＵ３により設定レジスタ５０に遅延量を設定する場合には、制御基板にディップスイッチを設けて、入力信号群の選択や遅延量の設定を切り替えるように構成することも可能である。
【００３２】
尚、設定レジスタ５０に零が書込まれた時には、モード演算部５２から遅延量零が出力され、入力信号がそのまま波形再構築部５６から出力されるようになっている。ここで、設定レジスタ５０に零が書込まれた時に、入力インタフェース２から取り込まれた入力信号が外乱生成部５を経ずに直接ＣＰＵの入力レジスタ３に入力されるような切替回路を設けるものであってもよい。
【００３３】
このような集積回路により制御される複写機に対する動作確認試験は、例えば、所定の温湿度環境に設定された恒温槽内に複写機を設置して、過酷な環境下で連続作動させたときに装置が正常に動作して正常な複写が行なわれるか否かを目視確認することにより行なわれる。異常動作が発見されると、そのときの設定レジスタ設定値に基づいてどのような信号が誤作動に影響を及ぼしたかが推定されるようになる。
【００３４】
また、誤動作が発生したときに関連する信号をモニタ装置でトレースして再現性を確認することにより発見するものであってもよい。
【００３５】
上述した実施形態では、外部入力信号毎に異なる遅延時間で遅延させる場合を説明したが、外乱生成部５は予め設定された所定の入力信号グループ単位に外乱を付与するように構成してもよい。
【００３６】
例えば、図２（ａ）に示すように、ある制御対象エレメントのセンサ部からＡ，Ｂ，Ｃの三種類の信号が入力され、それらの値に基づいてアクチュエータに対して駆動出力部から駆動信号Ｄ，Ｅを出力するような集積回路１で、入力信号Ｂの立下りタイミングで必ず入力信号Ａが付随して入力されるというような信号の性質がある場合には、外乱生成部５はこの性質を保証して動作する必要がある。そのような場合には、入力信号Ａ，Ｂに対して共通の外乱生成部５で等しい時間Δｔだけ遅延させるように構成することにより、図２（ｂ）に示すような遅延信号Ａ´，Ｂ´を生成することができる。
【００３７】
外乱生成部５は単一または複数の入力信号との関連で遅延させるものに限らず、特定の出力信号（駆動信号等）との間で作動するように構成してもよい。例えば、図２（ａ）で、駆動信号Ｅが出力されている間のセンサＣからの入力信号を遅延させる必要がある場合には、図中、破線で矢示するように、駆動信号Ｅを外乱生成部５に入力し、駆動信号Ｅがアクティブレベルにあるときに入力インタフェース２から取り込まれた入力信号が外乱生成部５を経てＣＰＵの入力レジスタ３に入力され、駆動信号Ｅが非アクティブレベルにあるときに入力インタフェース２から取り込まれた入力信号が外乱生成部５を経ずに直接ＣＰＵの入力レジスタ３に入力されるような切替回路を設けることも可能である。
【００３８】
上述した実施形態では、外部からの入力信号に対して入力インタフェース２と信号処理ブロックとの間に外乱生成部５を備えた例を説明したが、集積回路内での信号処理ブロック間の信号に外乱を付与する外乱生成部５´を備えるものであってもよい。ブロック間の内部信号では外部からの入力信号の影響を受けることは少なく、このような内部信号に起因して低い確率で発生する事象に対応して試験を行なうことができる。
【００３９】
例えば、図３（ａ）に示すように、信号処理ブロックが、複数の機能モジュールＦ，Ｇと、各機能モジュールＦ，Ｇからの要求に基づいて各別に所定の処理を行なう共通リソース８と、共有リソース８に対する各機能モジュールＦ，Ｇからの要求が競合したときに何れの要求を受け付けるかを判断する調停部７の夫々で構成される場合に、調停部７に擬似要求を出力する外乱生成部５´を備えて、信号処理ブロック１への入力信号に同期して外乱信号を生成して信号処理ブロックへ入力するように構成するものであってもよい。
【００４０】
つまり、各機能モジュールＦ，Ｇからの要求信号に対して外乱生成部５から擬似要求信号を出力して競合状態を作り出し、各機能モジュールＦ，Ｇからの要求に対する処理を遅延させるのである。この場合、外乱生成部５´は擬似要求を出力する周期や信号幅を設定する設定レジスタと、設定レジスタに設定された周期や信号幅に基づいて擬似信号を生成する擬似信号生成部を備えることにより構成することができる。
【００４１】
また、各機能モジュールＦ，Ｇからの要求信号ラインに図１で示したような外乱生成部５を設けて、要求信号を個別に遅延させるような構成であってもよい。
【００４２】
さらに、各機能モジュールＦ，Ｇからの要求信号を監視して、一方から出力された要求信号をブロックして保持する信号保持部と、他方の要求信号が出力されたときに両要求信号を互いに近い時間間隔で調停部７に出力する信号生成部で構成される外乱生成部を備えてもよい。この場合には、上述の近い時間間隔に対応する値が設定レジスタに設定されるように構成することで時間間隔を可変設定できる。
【００４３】
さらに、図３（ｂ）に示すように、複数の機能モジュールＦ，Ｇと、各機能モジュールＦ，Ｇからの要求に基づいて各別に所定の処理を行なう共通リソース８と、共有リソース８に対する各機能モジュールＦ，Ｇからの要求が競合したときに何れの要求を受け付けるかを判断する調停部７を備えた単一の信号処理ブロック１に、上述した何れかの外乱生成部を設けるものであってもよい。
【００４４】
尚、集積回路１にマイクロコンピュータまたはＣＰＵが組み込まれるものに限らず、集積回路にマイクロコンピュータまたはＣＰＵを備えていないものであっても同様に本発明が適用できる。
【００４５】
以上、複数の実施形態を説明したが、外乱生成部の具体構成は何れも例示に過ぎず、本発明による作用効果を奏する範囲で適宜変更設計できることはいうまでもない。
【図面の簡単な説明】
【００４６】
【図１】集積回路に設けられた外乱生成部の回路ブロック構成
【図２】（ａ）は集積回路と外乱生成部の要部ブロック構成図、（ｂ）は外乱生成部により遅延される入力信号のタイミングチャート
【図３】（ａ）は集積回路間の信号に外乱を付与する外乱生成部の構成図、（ｂ）は集積回路内の信号に外乱を付与する外乱生成部の構成図
【符号の説明】
【００４７】
１：集積回路
２：入力インタフェース
３：ＣＰＵ
４：ＣＰＵ入力レジスタ
５，５´：外乱生成部
７：調停部
８：共有リソース
５０：設定レジスタ
５１：乱数発生部
５２：モード演算部
５３：エッジ抽出部
５６：波形再構築部
【図１】
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【図２】
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【図３】
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