(57)【要約】【課題】故障箇所のユニットがある半導体デバイスでも有効活用できると共に、所望する機能の設計が容易な半導体デバイスを実現することのできる半導体デバイスのマッピング装置を得る。【解決手段】故障箇所ファイル生成手段１１０は、半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイル１０９を半導体デバイスに対応させて生成する。マッピング手段３は、故障箇所ファイル１０９に示された故障箇所のユニットを使用せずに複数のユニットのマッピングを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のユニットを組み合わせて所望の回路を構成する半導体デバイスにおける前記複数のユニットのマッピングを行う半導体デバイスのマッピング装置において、
前記半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイルを当該半導体デバイスに対応させて生成する故障箇所ファイル生成手段と、
前記故障箇所ファイルに示された故障箇所のユニットを使用せずに前記複数のユニットのマッピングを行うマッピング手段とを備えた半導体デバイスのマッピング装置。
【請求項２】
複数のユニットを組み合わせて所望の回路を構成する半導体デバイスにおける前記複数のユニットのマッピングを行う半導体デバイスのマッピング装置において、
前記半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイルを当該半導体デバイスに対応させて生成する故障箇所ファイル生成手段と、
複数のデバイスの故障箇所ファイルをマージしたマージ故障箇所ファイルを生成する複数デバイス情報マージ手段と、
前記マージ故障箇所ファイルで示された故障箇所のユニットを使用せずに、ユニットのマッピングを行うマッピング手段とを備えた半導体デバイスのマッピング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＰＧＡ（Field Programmable Gate Array）のような再構成デバイスやメモリ等のように同一のユニット（以降、Mapping Unit（ＭＵ）と呼ぶ）をアレイ構造上に複数持つ半導体デバイスにおいて、製造工程で発生したそのＭＵの故障箇所を認識し、この故障箇所に基づいて故障したＭＵを使用しないようなマッピングを行う半導体デバイスのマッピング装置に関するものである。
【背景技術】
【０００２】
ＦＰＧＡやメモリ等の半導体デバイスは通常同じ構造のもの（ＭＵ）がアレイ状に数万個以上敷き詰められており、ＦＰＧＡとは、基本的に、様々な組合せ回路を実現できるＬＵＴ（Look Up Table）とフリップフロップを持ったＭＵの組合せで回路を実現する。
このようにＦＰＧＡでは同じ構造のもの（ＭＵ）がアレイ状に敷き詰められており、ＭＵ自体の組合せ回路生成とＭＵ同士の自由な組合せ（接続）で所望の機能を実現する。
通常、このようなアレイ構造を持つ半導体デバイスの製造工程でのテストは、ＭＵ単位（もしくはＭＵを複数まとめて）で行われることが多い。そして、半導体デバイスのいずれかのＭＵが故障であった場合は廃棄が行われる。
【０００３】
一方、半導体デバイスは近年益々大規模化されており、歩留まりを上げるために半導体デバイス内に予め冗長回路を設けておき、通常回路（ＭＵ）に不良箇所が発見された時には、その不良箇所を冗長回路の同等機能を持つ部分で置き換えることで、不良を救済して良品化する方法が用いられていた（例えば、特許文献１参照）。
また、近年では、製造工程のテスト装置を用いずに半導体デバイス自体に自己診断回路を組み込んで、不良箇所の存在を検出し、冗長回路への置換えが行われているものもあった。
【０００４】
【特許文献１】特開平１１−１６３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記のような従来のアレイ構造を持つ半導体デバイスのマッピング方法では、構成される全てのＭＵを通常ユーザーが使い切ることはほとんどないにも係わらず、たった一つのＭＵに製造不良があってもそのデバイスを廃棄する、といった問題があった。
また、このような廃棄を避けるため（歩留まり向上のため）、予め冗長回路を入れておき製造不良箇所を冗長回路と置き換える場合は、冗長回路とその置換え回路の分、半導体デバイス自体の回路規模が大きくなり、かつ、配置の離れた冗長回路を使用するのでその分全体のタイミングも厳しくなる、という問題点があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、故障箇所のユニットがある半導体デバイスでも有効活用できると共に、所望する機能の設計が容易な半導体デバイスを実現することのできる半導体デバイスのマッピング装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体デバイスのマッピング装置は、半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイルを半導体デバイスに対応させて生成する故障箇所ファイル生成手段と、故障箇所ファイルに示された故障箇所のユニットを使用せずに複数のユニットのマッピングを行うマッピング手段とを備えたものである。
【発明の効果】
【０００８】
この発明の半導体デバイスのマッピング装置は、故障箇所ファイルを半導体デバイスに対応させて生成し、マッピングを行う場合は、故障箇所ファイルに示された故障箇所のユニットを使用せずに行うようにしたので、故障箇所のユニットがある半導体デバイスでも有効活用できると共に、所望する機能の設計が容易な半導体デバイスを実現することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
一般に、複数のＭＵをアレイ状に敷き詰めた半導体デバイスの場合、ユーザは全てのＭＵを使い切らないことが多い。例えばＦＰＧＡの場合、ＭＵを１００％使用するということはまずあり得ない。そこで、本発明では、全てのＭＵは使用しないことを前提として、予め把握された製造不良のＭＵを使用しない（マッピングしない）ようにしたものである。
【００１０】
図１は、この発明の実施の形態１による半導体デバイスのマッピング装置を示す構成図であるが、この説明に先立ち、一般的なＦＰＧＡの構成と製造工程における故障箇所リストの生成について説明する。
図２は、この発明に係る半導体デバイスに内蔵されるＭＵの構成例を示すブロック図である。
図示のように、ＭＵ１０は、ＬＵＴ１０ａ、フリップフロップ（ＦＦ）１０ｂ、セレクタ１０ｃを備えており、ＬＵＴ１０ａへの入力によって種々の機能を実現することのできるユニットである。
図３は、このようなＭＵ１０を用いて構成したＦＰＧＡの構成図である。
図３において、アレイ構造を持つ半導体デバイス（ＦＰＧＡ）２０は、ＭＵ１０、セレクト信号線１１、内蔵メモリ１２、ＰＬＬ（Phase Locked Loop）１３、ＩＯセル１４を備えている。図中、名称が記載されていない白地の四角部分がＭＵ１０を示しており、セレクト信号線１１は、これらのＭＵ１０を自由に接続するための信号線である。また、内蔵メモリ１２は、半導体デバイス２０として予め実装されているＲＡＭ等のメモリである。ＰＬＬ１３は、クロックの生成等を行う回路である。ＩＯセル１４は、外部Ｉ／Ｏピンを制御するセルである。また、半導体デバイス２０の外側の英数字は、ＭＵ１０の位置を指定するための記号を示している。尚、内蔵メモリ１２やＰＬＬ１３は、小規模のＦＰＧＡには内蔵されていない場合もあり、また、乗算等の演算をするための特別のブロックを持つものもある。このようにＦＰＧＡでは同じ構造のもの（ＭＵ１０）がアレイ状に敷き詰められており、ＭＵ１０自体の組合せ回路生成とＭＵ１０同士の自由な組合せ（接続）で所望の機能を実現する。
【００１１】
通常、このようなアレイ構造を持つ半導体デバイス２０の製造工程でのテストは、ＭＵ１０単位（もしくはＭＵ１０を複数まとめた単位）で行われることが多い。
図４は、実施の形態１による製造工程テストを行う場合の全体構成を示す図である。
図において、製造工程テスト装置１００は、半導体デバイス２０のテスト（製造不良検出）を行う装置であり、ＭＵ指定回路１０１、データ発生器１０２、データ読出回路１０３、期待値変換器１０４、データ比較器１０５、ファイルフォーマット変換器１０６を備えている。
【００１２】
ＭＵ指定回路１０１は、どのＭＵ１０をテストするかを指定する回路である。尚、このＭＵ指定回路１０１は、テスト対象がメモリの場合はアドレス発生器となる。データ発生器１０２は、テスト対象のＭＵ１０に対してデータを発生させる回路である。データ読出回路１０３は、データ発生器１０２から入力された半導体デバイス２０の出力データを読み出す回路である。期待値変換器１０４は、データ発生器１０２から出力されるデータが、ＭＵ１０を通って本来出力されるべき値（期待値）に変換する回路である（テスト対象がメモリの場合は、データ発生器１０２から出力されるデータはそのままＭＵ１０から読み出されるので、期待値変換器１０４はスルー（無変換）となる）。データ比較器１０５は、データ読出回路１０３で実際に半導体デバイス２０内のＭＵ１０から読み出したデータと、期待値変換器１０４から出力された正規の値とを比較し、その比較結果１０７を出力する回路である。この比較結果１０７として全て一致していた場合は、その半導体デバイス２０は正常であるとして出荷される。
【００１３】
一方、比較結果１０７に不一致があった場合は故障箇所リスト１０８が生成される。ファイルフォーマット変換器１０６は、故障箇所リスト１０８を後述するマッピング手段に入力できるフォーマットに変換するものであり、ファイルフォーマット変換器１０６は、個々の半導体デバイス２０に対応した故障箇所ファイル１０９をそれぞれの半導体デバイス２０に対応させて生成し、半導体デバイス２０は、対応した故障箇所ファイル１０９を添付して出荷される。また、ファイルフォーマット変換器１０６と故障箇所リスト１０８とにより故障箇所ファイル生成手段１１０が構成されている。尚、ファイルフォーマット変換器１０６は、製造工程テスト装置１００内部の構成要素としているが、製造工程テスト装置１００の外部にあってもよい。
【００１４】
製造工程のテストが終了した故障箇所ファイル１０９付きの半導体デバイス２０に対して、ユーザは、図１に示すようなＲＴＬ設計手段１〜コンフィグレーション手段４からなるユーザ側装置を用いて所望する回路に構成する。
図１において、ユーザ側装置は、ＲＴＬ設計手段１、論理合成手段２、マッピング手段３、コンフィグレーション手段４からなる。ＲＴＬ設計手段１は、ＲＴＬ（Register Transfer Level）の設計を行う手段である。論理合成手段２は、対象とする半導体デバイス２０の専用もしくは市販されている論理合成ツールであり、ＥＤＩＦ（Electronic Design Interchange Format）ファイル等からなるネットリストを出力する。マッピング手段３は、対象とする半導体デバイス２０専用のツールであり、半導体デバイス２０に添付されている故障箇所ファイル生成手段１１０が生成した故障箇所ファイル１０９に示された故障箇所のユニットを使用せずにＭＵ１０のマッピングを行う手段である。コンフィグレーション手段４は、半導体デバイス２０に対して実際に個々のレイアウトデータをダウンロードする手段である。
【００１５】
以下、図１に示す装置の動作について説明する。
図５は、その動作を示すフローチャートである。
先ず、ＲＴＬ設計手段１にて、半導体デバイス２０で実現したい機能をＶｅｒｉｌｏｇやＶＨＤＬで設計する（ステップＳＴ１）。次に、その設計データ（Ｖｅｒｉｌｏｇ／ＶＨＤＬ）を、論理合成手段２で論理合成し、ＥＤＩＦで表現されたネットリストを生成する（ステップＳＴ２）。ここまでは半導体デバイス２０の配置については考慮していないが、次のマッピングにて、マッピング手段３は、図３のような実際のデバイス構造を考慮し、かつ、故障箇所ファイル１０９に基づいて仮想で配置配線を行う（ステップＳＴ３）。
【００１６】
即ち、半導体ベンダーから半導体デバイス２０の１個１個に添付して納入されてくる故障箇所ファイル１０９をマッピング手段３が読み込むことにより、製造故障しているＭＵを使用しないようマッピング（配置配線）を行う。
例えば、図６のように、塗りつぶし部分が製造故障しているＭＵだとすると、ＭＵの位置はＣ４、Ｆ６で指定され、そこは使用しないようマッピングする。図６は概念図のため、ＭＵの数も少なく表示しているが、実際の半導体デバイスではＭＵの数は数万個以上あるので、仮に数箇所使用できないＭＵがあっても基本的には問題とならない。以下に故障箇所ファイル１０９の例を示す。（○：正常ＭＵ、×：製造故障ＭＵ）
Ｃ２：○
Ｃ３：○
Ｃ４：×
：
Ｆ５：○
Ｆ６：×
：
【００１７】
その後は、コンフィグレーション手段４によって、実際の半導体デバイス２０のそれぞれに対して、マッピングデータを書き込む（ステップＳＴ４）。これにより所望の機能が有する半導体デバイス２０が完成する。
【００１８】
また、上記の説明ではＭＵ１０にしか言及していないが、例えば、ＦＰＧＡに元々内蔵されているメモリも実際には１００個を超える場合もあり、同様の考え方で有効活用することはできる。更に、ＰＬＬや図示していない演算器ブロック等についても同様である。
尚、半導体デバイス２０のメモリの場合は、ＦＰＧＡのようなマッピングではなく、実際に使うアドレス番地にアクセスするようにＲＴＬ設計手段１でアドレス生成回路を設計する。
【００１９】
以上のように、実施の形態１の半導体デバイスのマッピング装置によれば、複数のユニットを組み合わせて所望の回路を構成する半導体デバイスにおける複数のユニットのマッピングを行う半導体デバイスのマッピング装置において、半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイルを半導体デバイスに対応させて生成する故障箇所ファイル生成手段と、故障箇所ファイルに示された故障箇所のユニットを使用せずに複数のユニットのマッピングを行うマッピング手段とを備えたので、マッピング時に製造故障のユニットを使用しないように設定できるので、従来不具合品であった半導体デバイスの有効活用、また、製造故障のための冗長回路が挿入されていないので、小さい規模で安価、かつ、迅速にユーザに出荷することができ、また、ユーザ側でも設計が容易となる。
【００２０】
実施の形態２．
実施の形態２は、実施の形態１における故障箇所ファイル１０９を半導体デバイス複数個分まとめるようにしたものである。
図７は、この発明の実施の形態２による製造工程テストを行う場合の全体構成を示す図である。
図において、製造工程テスト装置１００の構成は、図４で示した実施の形態１と同様であるため、同一部分には同一符号を付してその説明は省略する。また、製造工程テスト装置１００は、複数の半導体デバイス２０に対してテストを実施し、故障箇所があった場合は、その故障箇所ファイル１０９−１〜１０９−ｎを出力する。複数デバイス情報マージ手段１１１は、故障箇所ファイル１０９−１〜１０９−ｎを一つの情報としてマージする手段であり、マージ故障箇所ファイル１１２を出力する。
【００２１】
次に、このような構成による製造工程テストの動作について説明する。
それぞれの半導体デバイス２０に対する製造工程テスト装置１００のテストについては実施の形態１と同様である。即ち、テスト対象とした半導体デバイス２０において、故障箇所リスト１０８がある場合は、これに対応した故障箇所ファイル（１０９−１〜１０９−ｎのいずれか）を出力する。このような製造工程テストを、出荷する半導体デバイス２０の数だけ行い、得られた故障箇所ファイル１０９〜１〜１０９−ｎを複数デバイス情報マージ手段１１１でマージする。複数デバイス情報マージ手段１１１におけるマージは、製造故障ＭＵの論理和を取ることで行う。例えば、ある半導体デバイス２０−１でＣ４、Ｆ６（これらの位置については図３または図６を参照）に製造故障があり、他の半導体デバイス２０−２でＤ１０に製造故障があった場合、マージ故障箇所ファイル１１２の情報はＣ４、Ｆ６、Ｄ１０となる。
【００２２】
次に、この半導体デバイスのユーザーが実施する実施の形態２の処理フローについて説明する。尚、実施の形態２におけるマッピング装置の構成は、図８に示すように、マッピング手段３に対して与えられるファイルが、複数デバイス情報マージ手段１１１で生成されたマージ故障箇所ファイル１１２である以外は同様であるため、ここでの説明は省略する。
【００２３】
図９は、ユーザ側装置におけるマッピング処理のフローチャートである。
図９において、ステップＳＴ１、ＳＴ２については実施の形態１と同様であるため、ここでの説明は省略する。次に、ステップＳＴ２において、論理合成手段２からネットリストが出力されると、マッピング手段３はマージ故障箇所ファイル１１２に基づいてマッピングを行う（ステップＳＴ３１）。ここで、マージ故障箇所ファイル１１２は、デバイス個別の故障箇所ファイルではなく、実際に納入された複数の半導体デバイス２０分の製造故障箇所が全てマージされているため、実施の形態１のように半導体デバイスの個数分実行する必要がなく、一度だけ行えばよい。即ち、マッピング手段３から出力されるレイアウトデータは、複数の半導体デバイス２０に共通のデータとなる。また、ステップＳＴ４１における各半導体デバイス２０へのコンフィグレーションも、各々の半導体デバイス２０毎にレイアウトデータを変更せずに、一つのデータをコンフィグレーションすれば済む。
【００２４】
以上のように、実施の形態２の半導体デバイスのマッピング装置によれば、複数のユニットを組み合わせて所望の回路を構成する半導体デバイスにおける複数のユニットのマッピングを行う半導体デバイスのマッピング装置において、半導体デバイスにおけるユニットの故障箇所を示す故障箇所ファイルを半導体デバイスに対応させて生成する故障箇所ファイル生成手段と、複数のデバイスの故障箇所ファイルをマージしたマージ故障箇所ファイルを生成する複数デバイス情報マージ手段と、マージ故障箇所ファイルで示された故障箇所のユニットを使用せずに、ユニットのマッピングを行うマッピング手段とを備えたので、半導体デバイス個別にマッピングするも必要なく、デバイス毎に異なるレイアウトにならないので、実施の形態１よりも開発効率を向上することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の実施の形態１による半導体デバイスのマッピング装置を示す構成図である。
【図２】この発明の係る半導体デバイスに内蔵されるＭＵのブロック図である。
【図３】一般的なＭＵを用いて構成したＦＰＧＡの構成図である。
【図４】この発明の実施の形態１における製造工程テストを行う場合の全体構成を示す説明図である。
【図５】この発明の実施の形態１による半導体デバイスのマッピング装置の動作を示すフローチャートである。
【図６】この発明の実施の形態１における製造故障のＭＵを説明するためのＦＰＧＡの構成図である。
【図７】この発明の実施の形態２における製造工程テストを行う場合の全体構成を示す説明図である。
【図８】この発明の実施の形態２による半導体デバイスのマッピング装置を示す構成図である。
【図９】この発明の実施の形態２による半導体デバイスのマッピング装置の動作を示すフローチャートである。
【符号の説明】
【００２６】
３  マッピング手段、１０  ＭＵ（ユニット）、２０  半導体デバイス、１０９，１０９−１〜１０９−ｎ  故障箇所ファイル、１１０  故障箇所ファイル生成手段、１１１  複数デバイス情報マージ手段、１１２  マージ故障箇所ファイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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