(57)【要約】【課題】輝度を向上させて側面視認性を改善した表示パネルを提供する。【解決手段】複数の画素の各々は、第１薄膜トランジスタＴ１、第１及び第２液晶キャパシタＣｌｃ１、Ｃｌｃ２、カップリングキャパシタＣｃｐ及び放電回路ＤＣを含む。第１液晶キャパシタＣｌｃ１は、第１薄膜トランジスタＴ１を介してデータラインＤＬｍに接続される。第２液晶キャパシタＣｌｃ２は、カップリングキャパシタＣｃｐを介して第１液晶キャパシタＣｌｃ１と並列に接続した構造を有する。そして、放電回路ＤＣは、記カップリングキャパシタＣｃｐと第２液晶キャパシタＣｌｃ２との間に接続されており、第２液晶キャパシタＣｌｃ２に蓄積された電荷をデータラインＤＬｍに放電する。この表示パネルは、第２液晶キャパシタＣｌｃ２に蓄積された電荷を放電させ得る放電経路を提供する。【選択図】図１
2008129607.tif 000002
【特許請求の範囲】
【請求項１】
ゲートオン電圧とゲートオフ電圧とを含むゲートパルスを順次受信する複数のゲートラインと、
前記複数のゲートラインと絶縁されるようにして交差し、データ電圧を受信する複数のデータラインと、
前記複数のゲートラインと前記複数のデータラインとにより画定される複数の画素領域に備えられた複数の画素と、を含み、
前記複数の画素の各々は、
ｎ（ここで、ｎは自然数）番目のゲートラインとｍ（ここで、ｍは自然数）番目のデータラインに接続され、前記ゲートオン電圧を維持するゲートパルスに応答して前記データ電圧を出力する第１薄膜トランジスタと、
前記第１薄膜トランジスタに電気的に接続されて、前記データ電圧をメインピクセル電圧に充電する第１液晶キャパシタと、
前記第１液晶キャパシタと並列に接続されて、前記データ電圧を受信するカップリングキャパシタと、
前記カップリングキャパシタと直列に接続されて、前記カップリングキャパシタより前記データ電圧よりも低いデータ電圧をサブピクセル電圧に充電する第２液晶キャパシタと、
前記カップリングキャパシタと前記第２液晶キャパシタとの間に接続されて、前記第２液晶キャパシタに蓄積された電荷の放電経路を形成する放電回路と、
を含むことを特徴とする表示パネル。
【請求項２】
前記放電回路は、第２薄膜トランジスタからなることを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記第１薄膜トランジスタは、
ｎ番目のゲートラインに電気的に接続されて、前記ゲートオン電圧を維持するゲートパルスを受信する第１ゲート電極と、
ｍ番目のデータラインに電気的に接続されて、前記データ電圧を受信する第１ソース電極と、
前記第１ソース電極を介して入力された前記データ電圧を出力する第１ドレイン電極と、を含み、
前記第２薄膜トランジスタは、
ｎ−１番目のゲートラインに電気的に接続した第２ゲート電極と、
前記ｍ番目のデータラインに電気的に接続した第２ソース電極と、
前記カップリングキャパシタと前記第２液晶キャパシタとの間に電気的に接続した第２ドレイン電極と、を含むことを特徴とする請求項１に記載の表示パネル。
【請求項４】
前記第２液晶キャパシタに蓄積された電荷は、前記第２薄膜トランジスタを介して前記ｍ番目のデータラインに放電されることを特徴とする請求項３に記載の表示パネル。
【請求項５】
ゲートオフ電圧を維持するゲートパルスに応答して、前記第１薄膜トランジスタがターンオフするとき、前記第２液晶キャパシタに蓄積された電荷が放電を始めることを特徴とする請求項３に記載の表示パネル。
【請求項６】
前記第１薄膜トランジスタは、
ｎ番目のゲートラインに電気的に接続されて、前記ゲートパルスを受信する第１ゲート電極と、
ｍ番目のデータラインに電気的に接続されて、前記データ電圧を受信する第１ソース電極と、
前記第１ソース電極を介して入力された前記データ電圧を出力する第１ドレイン電極と、を含み、
前記第２薄膜トランジスタは、
ｎ−１番目のゲートラインに電気的に接続した第２ゲート電極と、
ｍ＋１番目のデータラインに電気的に接続した第２ソース電極と、
前記カップリングキャパシタと前記第２液晶キャパシタとの間に電気的に接続した第２ドレイン電極と、を含むことを特徴とする請求項１に記載の表示パネル。
【請求項７】
前記第２液晶キャパシタに蓄積された電荷は、前記第２薄膜トランジスタを介して前記ｍ＋１番目のデータラインに放電されることを特徴とする請求項６に記載の表示パネル。
【請求項８】
前記第２薄膜トランジスタのＷ／Ｌ（ここで、Ｗはチャネル幅で、Ｌはチャネルの長さである）は、前記第１薄膜トランジスタのＷ／Ｌの２０％以下であることを特徴とする請求項２に記載の表示パネル。
【請求項９】
前記各画素は、
前記第１液晶キャパシタと並列に接続した第１ストレージキャパシタと、
前記第２液晶キャパシタと並列に接続した第２ストレージキャパシタと、
をさらに含むことを特徴とする請求項１に記載の表示パネル。
【請求項１０】
ゲートオン電圧とゲートオフ電圧とを含むゲートパルスを順次受信する複数のゲートライン、前記複数のゲートラインと絶縁されるように交差し、データ電圧を受信する複数のデータライン、及び前記複数のゲートラインと前記複数のデータラインにより画定される複数の画素領域に備えられた複数の画素を含むアレイ基板と、
前記アレイ基板と対向して結合し、共通電極が備えられた対向基板と、
前記アレイ基板と前記対向基板との間に介在した液晶層と、を含み、
前記複数の画素各々は、
ｎ（ここで、ｎは自然数）番目のゲートラインとｍ（ここで、ｍは自然数）番目のデータラインに接続されて、前記ゲートオン電圧を維持する前記ゲートパルスに応答して前記データ電圧を出力する第１薄膜トランジスタと、
前記第１薄膜トランジスタの第１ドレイン電極に電気的に接続されて、前記データ電圧をメインピクセル電圧として受信するメイン画素電極と、
前記メイン画素電極と一定間隔に離隔して形成され、前記第１ドレイン電極から延びた部分と部分的にオーバーラップされて、前記データ電圧よりも低いデータ電圧をサブピクセル電圧として受信するサブ画素電極と、
前記サブ画素電極に電気的に接続されて、前記サブ画素電極の電圧の放電経路を形成する第２薄膜トランジスタと、を含むことを特徴とする表示パネル。
【請求項１１】
前記第１薄膜トランジスタは、
ｎ番目のゲートラインから分岐された第１ゲート電極と、
前記第１ゲート電極上に形成され、前記ｍ番目のデータラインから分岐された第１ソース電極と、をさらに含み、
前記第２薄膜トランジスタは、
ｎ−１番目のゲートラインから分岐された第２ゲート電極と、
前記第２ゲート電極上に形成され、ｍ番目のデータラインから分岐された第２ソース電極と、
前記第２ソース電極と一定距離に離隔して形成され、前記サブ画素電極に電気的に接続した第２ドレイン電極と、を含むことを特徴とする請求項１０に記載の表示パネル。
【請求項１２】
ゲートオフ電圧を維持するゲートパルスに応答して、前記第１薄膜トランジスタがターンオフするとき、前記サブ画素電極に現れる電圧は、前記第２薄膜トランジスタを介して前記ｍ番目のデータラインに放電されることを特徴とする請求項１１に記載の表示パネル。
【請求項１３】
前記第１薄膜トランジスタは、
ｎ番目のゲートラインから分岐された第１ゲート電極と、
前記第１ゲート電極上に形成され、前記ｍ番目のデータラインから分岐された第１ソース電極と、をさらに含み、
前記第２薄膜トランジスタは、
ｎ−１番目のゲートラインから分岐された第２ゲート電極と、
前記第２ゲート電極上に形成され、ｍ＋１番目のデータラインから分岐された第２ソース電極と、
前記第２ソース電極と一定距離に離隔して形成され、前記サブ画素電極に電気的に接続した第２ドレイン電極と、を含むことを特徴とする請求項１０に記載の表示パネル。
【請求項１４】
前記サブ画素電極の電圧は、前記第２薄膜トランジスタを介して前記ｍ＋１番目のデータラインに放電されることを特徴とする請求項１３に記載の表示パネル。
【請求項１５】
前記メイン画素電極と部分的にオーバーラップされるメインストレージ電極と、
前記サブ画素電極と部分的にオーバーラップされるサブストレージ電極と、
をさらに含むことを特徴とする請求項１０に記載の表示パネル。
【請求項１６】
前記メインストレージ電極と前記サブストレージ電極とは、一体に形成されることを特徴とする請求項１５に記載の表示パネル。
【請求項１７】
前記第１薄膜トランジスタと前記第２薄膜トランジスタは、同じ工程により同時に形成されることを特徴とする請求項１０に記載の表示パネル。
【請求項１８】
前記第２薄膜トランジスタのＷ／Ｌ（ここで、Ｗはチャネル幅で、Ｌはチャネルの長さである）は、前記第１薄膜トランジスタのＷ／Ｌの２０％以下であることを特徴とする請求項１７に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルに関し、特に、画素に蓄積された電荷を効果的に放電させることができる表示パネルに関する。
【背景技術】
【０００２】
液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）は、薄膜トランジスタが形成されている薄膜トランジスタ基板、カラーフィルター層が形成されているカラーフィルター基板、及びこれらの間に備えられた液晶層を含む液晶表示パネルを含む。この液晶表示パネルは、非発光素子であるから、薄膜トランジスタ基板の後面に配置されて光を照射するバックライトユニットを含む。このバックライトユニットから照射された光は、液晶層の配列状態に応じてその透過量が調節される。
【０００３】
液晶表示装置は、薄型、小型、低消費電力には有利であるが、大型化、フルカラーの具現、コントラストの向上及び視野角などで脆弱な点がある。
【０００４】
この視野角を改善するために、ＰＶＡ（Ｐｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｅｄ）モードの液晶表示装置（以下、「ＰＶＡモード」と略す）が開発された。このＰＶＡモードは、ピクセル電極と共通電極に各々切開パターンが形成されており、これらの切開パターンにより形成されるフリンジフィールド（ｆｒｉｎｇｅ  ｆｉｅｌｄ）を用いて、液晶分子の横になる方向を調節することによって視野角を向上させようとするモードである。
【０００５】
ＰＶＡモードは液晶が垂直方向に挙動するので、正面と側面から観察するとき、液晶分子を通過する光の位相遅延（ｒｅｔａｒｄａｔｉｏｎ）の差が視野角に応じて大きく変わる。このため、側面から低い階調の輝度が急激に上昇して、コントラスト比（ｃｏｎｔｒａｓｔ  ｒａｔｉｏ）の低下を伴った視認性の低下を引き起こす。これを改善するために、ピクセル電極をデータ電圧が直接印加される第１区域と電気的にフローティングされている第２区域とに分けるＳＰＶＡ（ｓｕｐｅｒ−ＰＶＡ）方式の液晶表示装置が開発された。
【０００６】
一方、液晶表示パネルのオフ時には、ゲートラインを介して接地電圧が印加され、これにより薄膜トランジスタのゲート電極にも接地電圧が印加される。この場合、通常の薄膜トランジスタは、約１０ｐＡ〜１ｎＡの電流が流れるため、数百ｍｓ内に画素に充電された電荷が全てデータラインを介して外部に放電される。
【０００７】
ところが、上述のＳＰＶＡの第２区域は、第１区域、薄膜トランジスタ、及びデータラインと電気的に分離されているフローティング状態であるから、液晶表示パネルの第２区域に蓄積された電荷は適切に放電されない。
【０００８】
このように第２区域の放電が円滑に行われないと、液晶に同じ極性の電圧が印加され続けて、オフされた状態でも液晶表示パネルに残像が残ってしまうか、または液晶表示パネルの駆動時にフリッカー（ｆｌｉｃｋｅｒ）現象が発生してしまう。
【特許文献１】米国特許第７２６５８０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、画素に蓄積された電荷を効果的に放電させることができるようにして、輝度を向上させ、側面視認性が改善された表示パネルを提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成すべく、本発明による表示パネルは、複数のゲートラインと、複数のデータラインとを含む。前記複数のゲートラインは、ゲートオン電圧とゲートオフ電圧を含むゲートパルスを順次受信する。前記複数のデータラインは、前記複数のゲートラインと絶縁するようにして交差し、データ電圧を受信する。また、前記表示パネルは、前記複数のゲートラインと前記複数のデータラインとにより画定される複数の画素領域に備えられた複数の画素を含む。前記複数の画素各々は、第１薄膜トランジスタ、第１液晶キャパシタ、カップリングキャパシタ、第２液晶キャパシタ及び放電回路を含む。
【００１１】
前記第１薄膜トランジスタは、ｎ（ここで、ｎは自然数）番目のゲートラインとｍ（ここで、ｍは自然数）番目のデータラインに接続され、前記ゲートオン電圧を維持するゲートパルスに応答して、前記データ電圧を出力する。前記第１液晶キャパシタは、前記第１薄膜トランジスタに電気的に接続されて、前記データ電圧をメインピクセル電圧に充電する。前記カップリングキャパシタは、前記第１液晶キャパシタと並列に接続されて、前記データ電圧を受信する。前記第２液晶キャパシタは、前記カップリングキャパシタと直列に接続されて、前記カップリングキャパシタより前記データ電圧よりも低いデータ電圧をサブピクセル電圧に充電する。前記放電回路は、前記カップリングキャパシタと前記第２液晶キャパシタとの間に接続されて、前記第２液晶キャパシタに蓄積された電荷の放電経路を形成する。好ましくは、前記放電回路は、第２薄膜トランジスタからなる。
【００１２】
さらに詳細に、前記第１薄膜トランジスタは、ｎ番目のゲートラインに電気的に接続されて、前記ゲートオン電圧を維持するゲートパルスを受信する第１ゲート電極、ｍ番目のデータラインに電気的に接続されて前記データ電圧を受信する第１ソース電極と、前記第１ソース電極を介して入力された前記データ電圧を出力する第１ドレイン電極と、を含む。
【００１３】
前記第２薄膜トランジスタは、ｎ−１番目のゲートラインに電気的に接続した第２ゲート電極、前記ｍ番目のデータラインに電気的に接続した第２ソース電極と、前記カップリングキャパシタと前記第２液晶キャパシタとの間に電気的に接続した第２ドレイン電極と、を含む。結果的に、前記第２液晶キャパシタに蓄積された電荷は、前記第２薄膜トランジスタを介して前記ｍ番目のデータラインに放電される。
【００１４】
上述のように、本発明の表示パネルによれば、電気的にフローティングされている第２液晶キャパシタの放電経路を形成することによって、前記第２液晶キャパシタに蓄積された電荷を効果的に放電することができる。これにより、本発明による表示パネルは、前記第２液晶キャパシタに蓄積された電荷により発生する表示画面上の残像を除去することによって、また、側面視認性を改善することによって、表示パネルの表示品質を向上させることができる。
【発明の効果】
【００１５】
本発明の表示パネルによれば、電気的にフローティングされている第２液晶キャパシタの放電経路を形成することによって、前記第２液晶キャパシタに蓄積された電荷を効果的に放電することができる。
【００１６】
したがって、本発明による表示パネルは、前記第２液晶キャパシタに蓄積された電荷により発生する表示画面上の残像を除去することによって、表示パネルの表示品質を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００１８】
図１は、本発明の一実施の形態による表示パネルに備えられたｎ×ｍ画素の等価回路図であり、図２は、図１に示す等価回路に対する波形図である。
【００１９】
図１及び図２に示すように、ｎ×ｍ画素は、ｎ番目のゲートラインＧＬｎ、ｍ番目のデータラインＤＬｍ、第１薄膜トランジスタＴ１及び放電回路ＤＣ（Ｄｉｓｃｈａｒｇｅ  Ｃｉｒｃｕｉｔ）を含む。第１薄膜トランジスタＴ１は、ｎ番目のゲートラインＧＬｎとｍ番目のデータラインＤＬｍとに電気的に接続される。
【００２０】
具体的に説明すると、前記第１薄膜トランジスタＴ１の第１ゲート電極ＧＥ１は、前記ｎ番目のゲートラインＧＬｎに電気的に接続され、第１ソース電極ＳＥ１は、前記ｍ番目のデータラインＤＬｍに電気的に接続される。また、前記第１薄膜トランジスタＴ１は、第１ドレイン電極ＤＥ１を備える。
【００２１】
前記ｎ番目のゲートラインＧＬｎにはゲートパルスＧｎが印加され、前記ｍ番目のデータラインＤＬｍにはデータ電圧Ｖｄが印加される。前記ゲートパルスＧｎは、第１区間ｔ１の間に維持されるゲートオン電圧Ｖｏｎと前記第１区間ｔ１に時間順に連続した第２区間ｔ２の間に維持されるゲートオフ電圧Ｖｏｆｆとからなる。
【００２２】
前記第１区間ｔ１に該当するゲートオン電圧に維持されるゲートパルスＧｎに応答して、前記第１薄膜トランジスタＴ１がターンオンすると、前記ソース電極ＳＥ１に印加された前記データ電圧Ｖｄ１は、前記第１ドレイン電極ＤＥ１に出力される。
【００２３】
前記第１区間ｔ１以後、前記第２区間ｔ２に該当するゲートオフ電圧Ｖｏｆｆに維持されるゲートパルスに応答して、前記第１薄膜トランジスタＴ１はターンオフする。
【００２４】
前記放電回路ＤＣは、ｎ−１番目のゲートラインＧＬｎ−１とｍ番目のデータラインＤＬｍに電気的に接続される。
【００２５】
具体的に説明すると、前記放電回路ＤＣは、第２薄膜トランジスタＴ２を含む。第２薄膜トランジスタＴ２の第２ゲート電極ＧＥ２は、ｎ−１番目のゲートラインＧＬｎ−１に接続され、第２ソース電極ＳＥ２は、ｍ番目のデータラインＤＬｍに接続される。また、前記第２薄膜トランジスタＴ２は、第２ドレイン電極ＤＥ２を備える。
【００２６】
前記ｎ−１番目のゲートラインＧＬｎ−１には、ゲートパルスＧｎ−１が印加され、前記ｍ番目のデータラインＤＬｍには、データ電圧Ｖｄ２が印加される。前記ゲートパルスＧｎ−１は、第３区間ｔ３の間に維持されるゲートオン電圧Ｖｏｎと前記第３区間ｔ３に時間順に連続した第４区間ｔ４の間に維持されるゲートオフ電圧Ｖｏｆｆとからなる。
【００２７】
前記第３区間ｔ３に該当するゲートオン電圧Ｖｏｎに維持されるゲートパルスＧｎ−１に応答して、前記第２薄膜トランジスタＴ２がターンオンすると、前記第２ソース電極ＳＥ２に印加された前記データ電圧Ｖｄ２は、前記第２ドレイン電極ＤＥ１に出力される。
【００２８】
前記第３区間ｔ３以後、前記第４区間ｔ４に該当するゲートオフ電圧Ｖｏｆｆに維持されるゲートパルスＧｎ−１に応答して、前記第２薄膜トランジスタＴ２はターンオフする。
【００２９】
前記ｎ×ｍ画素は、メインピクセルＭＰ、カップリングキャパシタＣｃｐ及びサブピクセルＳＰをさらに含む。前記メインピクセルＭＰとカップリングキャパシタＣｃｐは、前記第１薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１を介して並列に接続され、前記カップリングキャパシタＣｃｐと前記サブピクセルＳＰとは直列に接続される。
【００３０】
前記メインピクセルＭＰは、第１ドレイン電極ＤＥ１に並列に接続した第１液晶キャパシタＣｌｃ１と第１ストレージキャパシタＣｓｔ１とからなる。
【００３１】
具体的に説明すると、前記第１液晶キャパシタＣｌｃ１の一方は、前記第１薄膜トランジスタＴ１のドレイン電極ＤＥ１に電気的に接続され、他方は、共通電圧Ｖｃｏｍが印加される共通電極に電気的に接続される。前記第１ストレージキャパシタＣｓｔ１の一方は、前記第１液晶キャパシタＣｌｃ１の一方に電気的に接続され、他方は、共通電圧Ｖｃｏｍが印加される共通電極に電気的に接続される。
【００３２】
前記カップリングキャパシタＣｃｐは、メインピクセルＭＰとサブピクセルＳＰとの間に位置する。具体的に説明すると、前記カップリングキャパシタＣｃｐの一方は、前記第１ドレイン電極ＤＥ１に接続され、他方は、前記サブピクセルＳＰに接続される。
【００３３】
前記サブピクセルＳＰは、前記カップリングキャパシタＣｃｐの他方に並列に接続した第２液晶キャパシタＣｌｃ２と第２ストレージキャパシタＣｓｔ２とからなる。
【００３４】
具体的に説明すると、前記第２液晶キャパシタＣＬｃ２の一方は、前記カップリングキャパシタＣｃｐの他方に電気的に接続され、他方は、前記共通電圧Ｖｃｏｍが印加される前記共通電極に電気的に接続される。前記第２ストレージキャパシタＣｓｔ２の一方は、前記カップリングキャパシタＣｃｐの他方に電気的に接続され、他方は、前記共通電圧Ｖｃｏｍが印加される共通電極に電気的に接続される。そして、前記カップリングキャパシタＣｃｐの他方に接続した前記第２液晶キャパシタＣｌｃ２の一方は、前記放電回路ＤＣに含まれた第２薄膜トランジスタＴ２の第２ドレイン電極ＤＥ２に電気的に接続される。
【００３５】
ｎ番目のゲートラインＧＬｎにゲートオン電圧Ｇｎが入力されれば、第１薄膜トランジスタＴ１がターンオンし、前記データラインＤＬｍに印加されたデータ電圧Ｖｄ１は、第１ドレイン電極ＤＥ１に出力される。第１薄膜トランジスタＴ１のドレイン電極ＤＥ１に出力されたデータ電圧Ｖｄ１は、メインピクセルＭＰの第１液晶キャパシタＣｌｃ１とサブピクセルＳＰの第２液晶キャパシタＣｌｃ２に印加され、第１液晶キャパシタＣｌｃ１と第２液晶キャパシタＣｌｃ２をそれぞれ充電する。このとき、前記サブピクセルＳＰの第１液晶キャパシタＣｌｃ１に充電される電圧は、前記カップリングキャパシタＣｃｐにより前記メインピクセルＭＰの第２液晶キャパシタＣｌｃ２に充電される電圧よりも小さい。
【００３６】
このように、前記第１液晶キャパシタＣｌｃ１と前記第２液晶キャパシタＣｌｃ２にそれぞれ充電される電圧の差によって、前記第２液晶キャパシタＣｌｃ２に含まれた液晶分子は、前記第１液晶キャパシタＣｌｃ１に含まれた液晶分子よりの横に傾く程度が小さくなる。したがって、前記メインピクセルＭＰと前記サブピクセルＳＰにおいて透過される光の量が合成されることになり、正面では従来と同じ輝度を表し、かつ側面視野角を向上させることができる。
【００３７】
一方、図１に示す実施の形態とは異なり、従来の表示パネルでは、ｎ番目のゲートラインＧＬｎにゲートオフ電圧のゲートパルスＧｎが入力されると、第１薄膜トランジスタＴ１がターンオフして抵抗として機能する。この抵抗として機能する第１薄膜トランジスタＴ１のために、第１液晶キャパシタＣｌｃ１の電荷は、ｍ番目のデータラインＤＬｍを介して外部に放電される。しかしながら、第２液晶キャパシタＣｌｃ２は、カップリングキャパシタＣｃｐによりフローティングされているので、外部には放電されない。
【００３８】
しかしながら、本発明による表示パネルでは、前述のように、第２液晶キャパシタＣｌｃ２の一方が放電回路ＤＣの第２薄膜トランジスタＴ２に接続されているため、第２液晶キャパシタＣｌｃ２の放電経路を提供する。
【００３９】
具体的に説明すると、ｎ番目のゲートラインＧＬｎにゲートオフ電圧Ｖｏｆｆを維持するゲートパルスＧｎが入力されると、第１薄膜トランジスタＴ１がターンオフする。このとき、ｎ−１番目のゲートラインＧＬｎ−１も、ゲートオフ電圧Ｖｏｆｆに維持されている状態であるから、放電回路ＤＣに備えられた第２薄膜トランジスタＴ２もターンオフしている。
【００４０】
このような状態になっていると、第２薄膜トランジスタＴ２も、第２液晶キャパシタＣｌｃ２の一方とｍ番目のデータラインＤＬｍとを接続する抵抗として機能するようになる。この抵抗として機能する第２薄膜トランジスタＴ２により、第２液晶キャパシタＣｌｃ２の電荷も外部に放電できるようになる。
【００４１】
一方、ｎ−１番目のゲートラインＧＬｎ−１にゲートオン電圧Ｖｏｎが維持されるゲートパルスＧｎ−１が入力されると、放電回路に備えられた第２薄膜トランジスタＴ２がターンオンする。したがって、第２液晶キャパシタＣｌｃ２は、データ電圧Ｖｄ２により一定量の電荷が予め充電される。ここで、第２液晶キャパシタＣｌｃ２にあまりにも多い量の電荷が予め充電されてしまうと、ｎ番目のゲートラインＧＬｎのゲートオフ電圧Ｖｏｆｆが維持される短い時間ｔ２の間に充分な放電が行われなくなる。したがって、第２液晶キャパシタＣｌｃ２に予め充電される電荷の量を最小にするために、第２薄膜トランジスタＴ２のサイズ、すなわち、駆動能力を適切に調節しなければならない。好ましくは、前記第２薄膜トランジスタＴ２は、第１薄膜トランジスタＴ１のサイズの２０％以下のサイズに設計することが好ましい。ここで、トランジスタのサイズは、チャネルの幅（Ｗ）をチャネルの長さ（Ｌ）で割った値（Ｗ／Ｌ）で定義される。
【００４２】
図２及び図３は、本発明による表示パネルに備えられたメインピクセルＭＰとサブピクセルＳＰに現れる電圧波形図である。図２には、図１に示す放電回路ＤＣが備えられていないｎ×ｍの画素での正常動作時におけるメインピクセル電圧Ｖｍｐ及びサブピクセル電圧Ｖｓｐの波形と、放電回路が備えられたｎ×ｍの画素での正常動作時におけるメインピクセル電圧Ｖｍｐ´及びサブピクセル電圧Ｖｓｐ´の電圧波形が共に示される。特に、図２に示すメインピクセル電圧Ｖｍｐ´及びサブピクセル電圧Ｖｓｐ´の電圧波形は、放電回路ＤＣに備えられた第２薄膜トランジスタＴ２のサイズを第１薄膜トランジスタＴ１のサイズの２０％以下に設計した時に現れる電圧波形である。図３には、図１に示す放電回路ＤＣが備えられていないｎ×ｍの画素での正常動作時におけるメインピクセル電圧Ｖｍｐ及びサブピクセル電圧Ｖｓｐの波形と、放電回路ＤＣが備えられたｎ×ｍの画素での正常動作時におけるメインピクセル電圧Ｖｍｐ´及びサブピクセル電圧Ｖｓｐ´の電圧波形が共に示される。このとき、図３に示すメインピクセル電圧Ｖｍｐ´及びサブピクセル電圧Ｖｓｐ´の電圧波形は、第２薄膜トランジスタＴ２のサイズを第１薄膜トランジスタＴ１のサイズの２０％以上に設計した時に現れる電圧波形である。
【００４３】
図２に示すように、各画素別に第２薄膜トランジスタＴ２が備えられた放電回路ＤＣを備えても、正常動作に全く問題がないことが分かる。ただし、第２薄膜トランジスタＴ２のサイズ設計時に第２薄膜トランジスタＴ２のサイズを第１薄膜トランジスタＴ１のサイズの２０％より大きく設計したとき、図３に示すように、サブピクセル電圧Ｖｓｐ´、Ｖｓｐ間に電圧差が発生し得る。したがって、前述のように、第２薄膜トランジスタＴ２のサイズ設計時に第２薄膜トランジスタＴ２のサイズを第１薄膜トランジスタＴ１のサイズの２０％より小さく設計することが好ましい。
【００４４】
図４は、図１に示す表示パネルのレイアウトであり、図５は、図４に示す切断線I−I´に沿う断面図であり、図６は、図４に示す切断線II−II´に沿う断面図であり、図７は、図４に示す切断線III−III´に沿う断面図である。
【００４５】
図５に示すように、表示パネル１００は、アレイ基板１１０、前記アレイ基板１１０と対向して結合する対向基板１２０、及び前記アレイ基板１１０と前記対向基板１２０との間に介在された液晶層１３０からなる。
【００４６】
前記アレイ基板１１０は、第１ベース基板１１１を含み、前記第１ベース基板１１１上には、複数のゲートラインと複数のデータラインとが形成される。具体的に説明すると、図４に示すように、前記ゲートラインＧＬｎは第１方向Ｄ１に延び、前記データラインＤＬｍは前記第１方向Ｄ１と直交する第２方向Ｄ２に延び、前記データラインＤＬｍは前記ゲートラインＧＬｎと絶縁されて交差する。そして、前記ゲートラインＧＬｎと前記データラインＤＬｍとにより、複数の画素領域が画定される。また、図５に示すように、前記第１ベース基板１１１には、ゲート絶縁膜、半導体層１１３及びオーム層１１４が順次積層される。前記半導体層１１３は、水素化非晶質シリコン層またはポリシリコン層であり得る。オーム層（Ｏｈｍｉｃ  ｃｏｎｔａｃｔ  ｉｓｌａｎｄｓ）１１４は、高濃度にドーピングされたポリシリコン層、シリサイド層であり得る。前記オーム層１１４は、前記半導体層１１３上で対となるように配置される。
【００４７】
各画素領域上には、図４に示すように、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、メインピクセルＭＰ及びサブピクセルＳＰが提供される。
【００４８】
図４に示すように、第１薄膜トランジスタＴ１は、前記ゲートラインＧＬｎと前記データラインＤＬｍとに電気的に接続される。具体的に説明すると、前記薄膜トランジスタＴ１のゲート電極ＧＥｎは、前記ゲートラインＧＬｎから分岐され、ソース電極ＳＥｎは、前記データラインＤＬｍから分岐される。前記第１薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１は、前記メインピクセルＭＰに電気的に接続される。
【００４９】
第１薄膜トランジスタＴ１は、前記ゲートラインＧＬｎに印加されたゲートパルスＧｎ（図２参照）に応答して、前記データラインＤＬｍに印加されたデータ電圧Ｖｄ１（図２参照）を前記第１ドレイン電極ＤＥ１に出力する。
【００５０】
前記メインピクセルＭＰは、メイン画素電極ＭＰＥ及びメインストレージ電極ＭＳＥからなり、前記サブピクセルＳＰは、サブ画素電極ＳＰＥ及びサブストレージ電極ＳＳＥからなる。前記メイン画素電極ＭＰＥと前記サブ画素電極ＳＰＥは互いに異なる大きさからなる。前記メイン画素電極ＭＰＥと前記サブ画素電極ＳＰＥの中で前記データラインＤＬｍと平行したいずれか一辺は、前記ゲートラインＧＬｎが延びる前記第１方向Ｄ１に折り曲げられた形状を有する。
【００５１】
前記メイン画素電極ＭＰＥは、第１コンタクト孔Ｃ１を介して、第１薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１に電気的に接続されて、前記データ電圧Ｖｄ１（図２参照）を受信する。
【００５２】
前記サブ画素電極ＳＰＥは、前記第１薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１の延びた部分Ａ（図４参照）と部分的にオーバーラップされて、カップリングキャパシタＣｃｐを形成する。
【００５３】
前記メイン画素電極ＭＰＥとサブ画素電極ＳＰＥは、互いに所定の間隔に離隔して形成される。したがって、前記ゲートオン電圧Ｖｏｎに維持されるゲートパルスＧｎが印加される第１区間ｔ１（図１を参照）の間には、前記薄膜トランジスタＴ１を介して前記メイン及びサブ画素電極ＭＰＥ、ＳＰＥは電気的に接続されるが、第１区間以後、第２区間の間に前記薄膜トランジスタＴ１がターンオフすると、前記メイン及びサブ画素電極ＭＰＥ、ＳＰＥは互いに電気的に分離される。ここで、一つの画素領域内で前記メイン及びサブ画素電極ＭＰＥ、ＳＰＥが互いに離隔された領域は、画素電極が除去された領域であって、第１開口部０１と画定される。
【００５４】
メインストレージ電極ＭＳＥとサブストレージ電極ＳＳＥは一体に形成されて、メイン画素電極ＭＰＥ及びサブ画素電極ＳＰＥにそれぞれオーバーラップされる。具体的に説明すると、前記メインストレージ電極ＭＳＥは、第１方向Ｄ１に延び、前記メイン画素電極ＭＰＥと部分的にオーバーラップされる。メイン画素電極ＭＰＥとメインストレージ電極ＭＳＥとが部分的にオーバーラップされた領域により、第１ストレージキャパシタＣｓｔ１が形成される。
【００５５】
前記サブストレージ電極ＳＳＥは、メインストレージ電極ＭＳＥを隔てて第２方向Ｄ２に延び、前記サブ画素電極ＳＰＥと部分的にオーバーラップされる。サブ画素電極ＳＰＥとサブストレージ電極ＳＳＥとがオーバーラップされた領域により、第２ストレージキャパシタが形成される。メインストレージ電極ＭＳＥとサブストレージ電極ＳＳＥとには、共通電圧Ｖｃｏｍが印加される。
【００５６】
次に、図４及び図６〜図７に示すように、第２薄膜トランジスタＴ２は、ｎ番目のゲートラインＧＬｎ−１とデータラインＤＬｍに電気的に接続される。
【００５７】
前記第２薄膜トランジスタＴ２のゲート電極ＧＥｎ−１は、ｎ−１番目のゲートラインＧＬｎ−１から分岐され、ソース電極ＳＥｎ−１は、前記データラインＤＬｍから分岐される。そして、第２薄膜トランジスタの第２ドレイン電極ＤＥ２は、前記ソース電極ＳＥｎ−１から一定の距離に離隔するように形成される。また、第２ドレイン電極ＤＥ２は、その一部が延びて、第２コンタクトホールＣ２を介してサブ画素電極ＳＰＥに電気的に接続される。このようにすることによって、サブ画素電極ＳＰＥを含む第２液晶キャパシタＣｌｃ２と第２薄膜トランジスタＴ２とが電気的に接続されることによって、前記第２液晶キャパシタＣｌｃ２の放電経路が提供される。
【００５８】
前記第２薄膜トランジスタＴ２は、第１薄膜トランジスタＴ１のｎ−１番目のゲートラインＧｎ−１に接続した第１薄膜トランジスタＴ１のゲート電極ＧＥｎ−１、ソース電極ＳＥｎ−１及び半導体層１１３を共有する。したがって、第２薄膜トランジスタＴ２と第１薄膜トランジスタＴ１とは、同じ工程で同時に形成されるので、第２薄膜トランジスタを形成するための更なる追加工程は要求されない。
【００５９】
また、図５に示すように、前記対向基板１２０上には、第２ベース基板１２１、ブラックマトリックス１２２、カラーフィルター層１２３及び共通電極１２４が備えられる。
【００６０】
前記ブラックマトリックス１２２は遮光性物質からなって、前記第２ベース基板１２１上に備えられる。前記ブラックマトリックス１２２は、一つの画素の非有効領域に備えられて、光漏れ現象を防止する。
【００６１】
前記カラーフィルター層１２３は、レッド、グリーン及びブルー色画素からなって、一つの画素の有効領域に備えられる。
【００６２】
前記共通電極１２４は、前記ブラックマトリックス１２２及びカラーフィルター層１２３上に全体的に形成される。以後、パターニング工程によって、前記共通電極１２４には、複数の第２開口部０２が形成される。前記複数の第２開口部０２は、前記第１開口部０１と互いに異なる位置に形成される。具体的に説明すると、互いに隣接する２個の第２開口部０２の間に前記第１開口部０１が位置する。
【００６３】
前記第１及び第２開口部０１、０２によって一つの画素領域には、液晶分子が互いに異なる方向に配列される複数のドメインが形成される。このように、各ドメインに応じて、液晶分子の配列方向を互いに異なるようにすることによって、各ドメインの相互補償効果によって、視野角に応じる視認性の変化を減少させることができる。これにより、表示装置の光視野角を確保することができる。
【００６４】
図８は、本発明の他の実施の形態による表示パネルに備えられたｎ×ｍ画素の等価回路図であり、図９は、図８に示す表示パネルのレイアウトを示した図である。
【００６５】
本実施の形態において、上述の実施の形態と重複する部分に対しては、同じ図面符号を付し、前記重複する部分についての詳細説明は省略する。
【００６６】
図８及び図９に示すように、ｎ×ｍ画素は、ｎ番目のゲートラインＧＬｎ、ｍ番目のデータラインＤＬｍ、第１薄膜トランジスタＴ１及び放電回路を含む。第１薄膜トランジスタＴ１は、ｎ番目のゲートラインＧＬｎとｍ番目のデータラインＤＬｍとに電気的に接続される。前記放電回路は、第２薄膜トランジスタＴ２を含む。
【００６７】
本発明の他の実施の形態による表示パネルは、上述の実施の形態とは異なる第２液晶キャパシタＣｌｃ２の放電経路を提供する。
【００６８】
具体的に説明すると、ｎ−１番目のゲートラインとｍ＋１番目のデータラインとに接続した第２薄膜トランジスタを介して、前記第２液晶キャパシタの放電経路が形成される。すなわち、第１薄膜トランジスタＴ１がゲートオフ電圧の維持されるゲートパルスに応答してターンオフするとき、前記第２液晶キャパシタＣｌｃ２に蓄積された電荷は、ｍ＋１番目のデータラインを介して放電を開始する。
【００６９】
上述した本発明の好ましい実施形態は、本発明の説明を目的として開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、本発明の技術的範囲に属するものである。
【産業上の利用可能性】
【００７０】
本発明は、表示パネルの製造に利用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態による表示パネルに備えられたｍ×ｎ画素の等価回路図である。
【図２】図１に示す等価回路に対する波形図である。
【図３】図１に示す等価回路に対する波形図である。
【図４】図１に示す表示パネルのレイアウトである。
【図５】図４に示す切断線I−I´に沿う断面図である。
【図６】図４に示す切断線II−II´に沿う断面図である。
【図７】図４に示す切断線III−III´に沿う断面図である。
【図８】本発明の他の実施の形態による表示パネルに備えられたｍ×ｎ画素の等価回路図である。
【図９】図８に示す表示パネルのレイアウトである。
【符号の説明】
【００７２】
ＧＬｎ  ｎ番目のゲートライン、
ＤＬｍ  ｍ番目のデータライン、
Ｔ１  第１薄膜トランジスタ、
ＤＣ  放電回路、
ＤＥ１  第１ドレイン電極、
Ｇｎ  ゲートパルス、
Ｖｄ  データ電圧、
Ｖｏｎ  ゲートオン電圧、
Ｖｏｆｆ  ゲートオフ電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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