(57)【要約】【課題】低損失で、薄型である半導体装置、及びその半導体装置の製造方法を提供する。【解決手段】半導体基板１０１上に形成され、第１絶縁膜１０７で覆われた隣接する二つのゲート電極１０４と、半導体基板１０１上の表層領域に形成された隣接する二つの拡散層１０６と、拡散層１０６の一方と、コンタクト１１２を介して、第１絶縁膜１０７を部分的に覆うように形成された、第２絶縁膜（１１４、１１５）で覆われた第１配線１１３と、拡散層１０６の他方と、コンタクト１１２を介して、第２絶縁膜（１１４、１１５）を部分的に覆うように形成された第２配線１１６と、を有する。【選択図】図１
2008243852.tif 000002
【特許請求の範囲】
【請求項１】
パワーＭＯＳＦＥＴを含む半導体装置において、
半導体基板上に形成され、第１絶縁膜で覆われた隣接する二つのゲート電極と、
前記半導体基板の表層領域に形成された隣接する二つの拡散層と、
前記拡散層の一方と、コンタクトを介して、前記第１絶縁膜を部分的に覆うように形成された、第２絶縁膜で覆われた第１配線と、
前記拡散層の他方と、コンタクトを介して、前記第２絶縁膜を部分的に覆うように形成された第２配線と、
を有することを特徴とする半導体装置。
【請求項２】
パワーＭＯＳＦＥＴを含む半導体装置の製造方法において、
半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口する工程と、
全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ソース領域が開口するように第１導電性膜をエッチングしてドレイン配線を形成する工程と、
前記ドレイン配線の側壁にサイドウォールを形成する工程と、
全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
パワーＭＯＳＦＥＴを含む半導体装置の製造方法において、
ゲート絶縁膜を形成した半導体基板の全面にゲート電極材、及び層間絶縁膜を順次形成し、前記層間絶縁膜をマスクとして前記ゲート絶縁膜上にゲート電極が形成されるようにゲート電極材をエッチングする工程と、
前記ゲート電極が形成されていない前記半導体基板の表層領域にソース・ドレイン領域を形成し、前記ゲート電極の側壁にサイドウォールを形成する工程と、
全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとしてドレイン配線を形成する工程と、
前記ドレイン配線の側壁にサイドウォールを形成する工程と、
全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
パワーＭＯＳＦＥＴを含む半導体装置の製造方法において、
半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口する工程と、
全面に第１導電性膜を堆積し、マスクを形成後にエッチングによりドレイン配線を形成する工程と、
前記ドレイン配線の露出部に酸化膜を覆う工程と、
全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
パワーＭＯＳＦＥＴを含む半導体装置の製造方法において、
半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、
前面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ドレイン領域上に形成した前記プラグを覆うように、前記第１導電性膜をエッチングしてドレイン配線を形成する工程と、
前記ドレイン配線、及び前記ソース領域上に形成したプラグ上部の側壁にサイドウォールを形成する工程と、
全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
パワーＭＯＳＦＥＴを含む半導体装置の製造方法において、
半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、
前面に第１導電性膜を堆積し、マスクを形成後前記第１導電性膜をエッチングして、前記ドレイン領域上に形成した前記プラグを覆うようにドレイン配線を形成する工程と、
前記ドレイン配線の露出部に酸化膜を覆う工程と、
全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関するものであり、特に、パワーＭＯＳＦＥＴ、及びその製造方法に関する。
【背景技術】
【０００２】
携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。
このようなパワーＭＯＳＦＥＴとして、以下に示すような構造が開示されている。
例えば、図１１に示すように、ＬＤＭＯＳトランジスタセルの配線はソース拡散層６０６と電気的に接続されている配線６０９（ソース配線）とドレイン拡散層６０６と電気的に接続されている配線６０９（ドレイン配線）とが交互に設けられ、且つ、互いに平行で、ゲート長に対して垂直方向に形成されている（例えば、非特許文献１参照）。
【０００３】
また、ＭＯＳＦＥＴにおいては、ゲート電極をサイドウォールで絶縁することによりソース配線が自己整合的に規定される技術が開示されている（例えば、特許文献１参照）。この他には、第１配線と第２配線とを電気的に接続するために、ピラーを形成した構造が開示されている。これらの構造は、いずれも、ソース配線とドレイン配線とが交互に設けられており、且つ、互いに平行に形成されている。
【非特許文献１】Ａ．Ｍｏｓｃａｔｅｌｌｉ，”ＬＤＭＯＳ  ＩＭＰＬＥＭＥＮＴＡＴＩＯＮ  ＩＮ  Ａ  ０．３５μｍ  ＢＣＤ  ＴＥＣＨＮＯＬＯＧＹ（ＢＣＤ６）”（２０００）．
【特許文献１】特開平０３−１０５９７９号公報
【特許文献２】特開平０７−４５７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記構成を有する半導体装置では、一層あたりの配線幅がトランジスタ間のピッチで規定されてしまうため、配線の断面積を増加させることができず、ソース配線、及びドレイン配線が上昇してしまうという問題があった。
【０００５】
この問題を回避するためには、図１２に記載されているように、ソース配線６０９、及びドレイン配線６０９からなる層上に絶縁膜６１０を形成後、ビアホールを介してさらにソース配線、及びドレイン配線からなる層を形成する手段が掲げられている。しかし、この手段では、ソース配線、及びドレイン配線を形成する際のフォトリソ・エッチング回数が、コンタクト６０８、ドレイン配線６０９若しくはソース配線６０９、コンタクト６１１、ドレイン配線６１２若しくはソース配線６１２の計４回行う必要があり、工程数の増加を招き、さらには、ビア抵抗により十分に抵抗を低減することができないことが懸念される。
また、配線の断面積を増加させるためには、ソース配線、及びドレイン配線の膜厚を厚くする手段が挙げられる。しかし、この厚膜化はエッチング加工精度の低下を招き、その結果、素子の微細化を阻害する原因となっている。
【０００６】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、低損失で、薄型である半導体装置、及びその半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は鋭意検討した結果、下記の半導体装置、及びその製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【０００８】
即ち、請求項１に記載の半導体装置は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成され、第１絶縁膜で覆われた隣接する二つのゲート電極と、前記半導体基板の表層領域に形成された隣接する二つの拡散層と、前記拡散層の一方と、コンタクトを介して、前記第１絶縁膜を部分的に覆うように形成された、第２絶縁膜で覆われた第１配線と、前記拡散層の他方と、コンタクトを介して、前記第２絶縁膜を部分的に覆うように形成された第２配線と、を有することを特徴とする。
請求項１に記載の半導体装置によると、第１配線と第２配線とが異なる層に形成されていることから、トランジスタのピッチによらず、各配線の幅を広げることができるため、各配線抵抗が低減し、半導体装置の低損失化を図ることができる。図１２の従来例と比較して、層間絶縁膜の膜厚分だけ薄型化を図ることができ、且つビア抵抗を有さないため配線抵抗を低減することができる。
【０００９】
請求項２に記載の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口する工程と、全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ソース領域が開口するように第１導電性膜をエッチングしてドレイン配線を形成する工程と、前記ドレイン配線の側壁にサイドウォールを形成する工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含むことを特徴とする。
請求項２に記載の半導体装置の製造方法によると、フォトリソ・エッチング回数が３回で、第１配線、及び第２配線の断面積が広い半導体装置を製造することができる。また、コンタクト、第１配線、及び第２配線、の計３回のフォトリソ・エッチング工程により半導体装置を製造することができるため、図１２に示す従来の２層メタル配線構造と比較して工程数を低減することができる。
【００１０】
請求項３に記載の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、ゲート絶縁膜を形成した半導体基板の全面にゲート電極材、及び層間絶縁膜を順次形成し、前記層間絶縁膜をマスクとして前記ゲート絶縁膜上にゲート電極が形成されるようにゲート電極材をエッチングする工程と、前記ゲート電極が形成されていない前記半導体基板の表層領域にソース・ドレイン領域を形成し、前記ゲート電極の側壁にサイドウォールを形成する工程と、全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとしてドレイン配線を形成する工程と、前記ドレイン配線の側壁にサイドウォールを形成する工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含むことを特徴とする。
請求項３に記載の半導体装置の製造方法によると、第１配線、及び第２配線の断面積が広い半導体装置を製造することができることに加え、コンタクトを自己整合的に形成することができるため、マスク総数を減少させることができる。
【００１１】
請求項４に記載の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口する工程と、全面に第１導電性膜を堆積し、マスクを形成後にエッチングによりドレイン配線を形成する工程と、前記ドレイン配線の露出部に酸化膜を覆う工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含むことを特徴とする。
請求項４に記載の半導体装置の製造方法によると、第１配線、及び第２配線の断面積が広い半導体装置を製造することができることに加え、サイドウォール工程を経ないで半導体装置を製造することができる。また、このようにして製造した半導体装置は、サイドウォールがないので、コンタクト面積が増加し、さらなる低抵抗化を実現することができる。
【００１２】
請求項５に記載の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、前面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ドレイン領域上に形成した前記プラグを覆うように、前記第１導電性膜をエッチングしてドレイン配線を形成する工程と、前記ドレイン配線、及び前記ソース領域上に形成したプラグ上部の側壁にサイドウォールを形成する工程と、全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、を含むことを特徴とする。
請求項５に記載の半導体装置の製造方法によると、第１配線、及び第２配線の断面積が広い半導体装置を製造することができることに加え、フォトリソ・エッチング回数が２回であり、図１２の従来の半導体装置と比較して工程数を低減することができる。また、ソース配線を自己整合的に形成することができるため、半導体装置の微細化に有利となる。
【００１３】
請求項６に記載の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、前面に第１導電性膜を堆積し、マスクを形成後前記第１導電性膜をエッチングして、前記ドレイン領域上に形成した前記プラグを覆うようにドレイン配線を形成する工程と、前記ドレイン配線の露出部に酸化膜を覆う工程と、全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、を含むことを特徴とする。
請求項６に記載の半導体装置の製造方法によると、ドレイン配線、及びソース配線の断面積が広い半導体装置を製造することができることに加え、サイドウォールの形成工程がないため、工程数を低減することができる。また、サイドウォールがないため、ソース配線抵抗を低減することができる。第２配線を自己整合的に形成することができるため、半導体装置の小型化に対応することができる。
【発明の効果】
【００１４】
本発明によれば、低損失で、薄型である半導体装置、及びその半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この
発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されている
にすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。
【００１６】
なお、この発明の半導体装置及びその製造方法は、シリコン基板等の従来公知の材料を用いて形成することができる。従って、これら材料の詳細な説明は省略する場合もある。
【００１７】
本発明の半導体装置は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成され、第１絶縁膜で覆われた隣接する二つのゲート電極と、前記半導体基板の表層領域に形成された隣接する二つの拡散層と、前記拡散層の一方と、コンタクトを介して、前記第１絶縁膜を部分的に覆うように形成された、第２絶縁膜で覆われた第１配線と、前記拡散層の他方と、コンタクトを介して、前記第２絶縁膜を部分的に覆うように形成された第２配線と、を有する構造である。
第１配線上に第２配線が形成されていることから、図１２に記載の従来技術による半導体装置に比べて、第１配線、及び第２配線がともに幅が広く、配線抵抗を低下させることが可能となる。
ここで、例えば、図１に示すようなパワーＭＯＳＦＥＴセル１００の断面における第１配線１１３の幅は、隣接するドレイン配線（第１配線）１１３が接触しない範囲で広げることができるが、ソースコンタクト１１２の抵抗を下げる観点から、隣接する第１配線間の距離がソースコンタクト１１２の幅以下であるが好ましく、隣接するドレイン配線（第１配線）１１３の側面に形成されているサイドウォール１１５間の幅がソースコンタクト１１２の幅以下であることがより好ましい。これは、ソース配線（第２配線）１１６においても同様である。このように、隣接するドレイン配線１１３同士、及び隣接するソース配線１１６同士は接することがなく、それぞれ、ゲート電極１０４を覆う第１絶縁膜１０７、及びキャップ絶縁膜１１４、サイドウォール１１５を部分的に覆う構造を有する。
ドレイン配線（第１配線）１１３とソース配線（第２配線）１１６との体積比は、ソース電流、又はドレイン電流をゲート電極で制御しやすくするため、１：１であることが好ましい。なお、コンタクトの幅は、半導体装置の信頼性の観点から、１μｍ以下であることが好ましく、０．５μｍ〜０．６μｍであることが特に好ましい。
ドレイン配線（第１配線）１１３、及びソース配線（第２配線）１１６との高さは、通常のフォトリソ・エッチング工程で問題ない程度であれば特に限定されない。
以下、本発明の半導体装置、及びその製造方法の実施形態を詳述する。
なお、以下に示す実施例は、ドレイン配線上にソース配線が配置される形態であるが、ソース配線上にドレイン配線が配置される形態も同様の方法ででき、同じ効果が期待できる。
【００１８】
＜第１実施形態＞
〔第１実施形態の半導体装置〕
図１は、本発明の第１実施形態に係るパワーＭＯＳＦＥＴセル１００の一部の断面図である。サイドウォールを用いて絶縁する技術はすでに公知となっている（特許文献１）が、これは、ゲート電極の側面にサイドウォールを設ける構造である。これに対し、本発明のパワーＭＯＳＦＥＴセル１００は、第１配線の側面にサイドウォールを形成している点で異なる。
パワーＭＯＳＦＥＴセル１００は、Ｎ型シリコン基板１０１の表層領域には、フィールド酸化膜１０２、Ｐ型ボディ層１０５、Ｎ型ソース・ドレイン層１０６（拡散層）が設けられており、Ｎ型シリコン基板１０１上には、ゲート酸化膜１０３、多結晶シリコンによるゲート電極１０４、層間絶縁膜１０７（第１絶縁膜）が設けられている。さらに、隣接する層間絶縁膜１０７（第１絶縁膜）間には、ドレインコンタクト１１１、及びソースコンタクト１１２が設けられており、隣接する層間絶縁膜１０７上には、アルミニウムによるドレイン配線１１３（第１配線）、及びシリコン酸化膜によるドレイン配線上のキャップ絶縁膜１１４が形成されており、ドレイン配線１１３、及びキャップ絶縁膜１１４の側面にはサイドウォール１１５が設けられており、隣接するドレイン配線１１３上には、キャップ絶縁膜１１４を介して、アルミニウムによるソース配線１１６（第２配線）が設けられている。ドレイン配線１１３とソース配線１１６とは、キャップ絶縁膜１１４、及びサイドウォール１１５により電気的に絶縁されている。
【００１９】
パワーＭＯＳＦＥＴセル１００の動作は従来のＬＤＭＯＳと同様である。
ドレイン配線１１３、ソース配線１１６は、互いに平行で交互に、ゲート長に対して垂直方向に形成されており、ソース電位、ドレイン電位を独立にパワーＭＯＳＦＥＴセル１００に供給することができる。
【００２０】
〔第１実施形態の半導体装置の製造方法〕
第１実施形態の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口しコンタクトを形成する工程と、全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ソース領域が開口するように第１導電性膜をエッチングしてドレイン配線を形成する工程と、前記ドレイン配線の側壁にサイドウォールを形成する工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含む。
図２には、パワーＭＯＳＦＥＴセル１００の製造方法の工程断面図を示す。第１実施形態の半導体装置の製造方法は、３回のフォトリソ・エッチング工程により、低抵抗の配線が形成することができる。
図２（Ａ）では、従来技術と同様の方法でＬＤＭＯＳトランジスタを形成して層間絶縁膜１０７を堆積した後、公知のフォトリソ・エッチング法（１回目）によりドレインコンタクト１１１、及びソースコンタクト１１２を形成する。
図２（Ｂ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、ＣＤＶ法により２００ｎｍのシリコン酸化膜を堆積する。その後、公知のフォトリソ・エッチング法（２回目）によりドレイン配線１１３、及びドレイン配線１１３上のキャップ絶縁膜１１４を形成する。
図２（Ｃ）では、ＣＤＶ法により全面に２００ｎｍのシリコン酸化膜を堆積し、異方性エッチングによりサイドウォール１１５を形成する。さらに、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、公知のフォトリソ・エッチング法（３回目）によりソース配線１１６を形成する。
【００２１】
＜第２実施形態＞
〔第２実施形態の半導体装置〕
第２実施形態の半導体装置は、パワーＭＯＳＦＥＴを含む半導体装置において、ゲート絶縁膜を形成した半導体基板の全面にゲート電極材、及び層間絶縁膜を順次形成し、前記層間絶縁膜をマスクとして前記ゲート絶縁膜上にゲート電極が形成されるようにゲート電極材をエッチングする工程と、前記ゲート電極が形成されていない前記半導体基板の表層領域にソース・ドレイン領域を形成し、前記ゲート電極の側壁にサイドウォールを形成する工程と、全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとしてドレイン配線を形成する工程と、前記ドレイン配線の側壁にサイドウォールを形成する工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含む。
図３は、本発明の第２実施形態に係るパワーＭＯＳＦＥＴセル２００の一部の断面図である。第２実施形態は、第１実施形態の好ましい態様であり、コンタクト面積が増大し低抵抗化の点で好ましい。
パワーＭＯＳＦＥＴセル２００は、多結晶シリコンによるゲート電極１２１上に、キャップ絶縁膜１２２が設けられており、ゲート電極１２１、及びキャップ絶縁膜１２２の側面に、サイドウォール１２５が設けられていること以外、パワーＭＯＳＦＥＴセル１００と同様の構成である。
【００２２】
パワーＭＯＳＦＥＴセル２００の動作は、前述したパワーＭＯＳＦＥＴセル１００と同様である。
【００２３】
〔第２実施形態の半導体装置の製造方法〕
第２実施形態の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、ゲート絶縁膜を形成した半導体基板の全面にゲート電極材、及び層間絶縁膜を順次形成し、前記層間絶縁膜をマスクとして前記ゲート絶縁膜上にゲート電極が形成されるようにゲート電極材をエッチングする工程と、前記ゲート電極が形成されていない前記半導体基板の表層領域にソース・ドレイン領域を形成し、前記ゲート電極の側壁にサイドウォールを形成する工程と、全面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとしてドレイン配線を形成する工程と、前記ドレイン配線の側壁にサイドウォールを形成する工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含む。
図４には、パワーＭＯＳＦＥＴセル２００の製造方法の工程断面図を示す。第２実施形態の半導体装置の製造方法は、配線形成において、２回のフォトリソ・エッチング工程により、低抵抗の配線が形成することができる。また、ソースコンタクトを自己整合により形成することができるため、マスク総数を減少させることができる以下に詳述する。
図４（Ａ）では、従来技術と同様の方法でゲート絶縁膜１０３まで形成した後、ＣＤＶ法により全面に多結晶シリコンを３００ｎｍ堆積し、引き続きＣＤＶ法によりシリコン酸化膜を５００ｎｍ堆積する。その後、フォトリソ・エッチング法によりゲート電極１２１、及びゲート電極上のキャップ絶縁膜１２２を形成する。
図４（Ｂ）では、通常方法によりＰ型ボティ層１２３、ソース・ドレイン層１２４を形成した後、全面にＣＤＶ法によりシリコン酸化膜を２００ｎｍ堆積し、異方性エッチングによりサイドウォール１２５を形成する。
図４（Ｃ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、ＣＤＶ法により２００ｎｍのシリコン酸化膜を堆積し、フォトリソ・エッチング法（１回目）によりドレイン配線１２６、及びドレイン配線１２６上のキャップ絶縁膜１２７を形成する。
図４（Ｄ）では、ＣＤＶ法により全面に２００ｎｍのシリコン酸化膜を堆積し、異方性エッチングによりサイドウォール１２８を形成する。さらに、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、公知のフォトリソ・エッチング法（２回目）によりソース配線１２９を形成する。
【００２４】
＜第３実施形態＞
〔第３実施形態の半導体装置〕
図５は、本発明の第３実施形態に係るパワーＭＯＳＦＥＴセル３００の一部の断面図である。第３実施形態は、第１実施形態の好ましい態様であり、サイドウォールが無く、コンタクト面積が増加し低抵抗化の点で好ましい。
パワーＭＯＳＦＥＴセル３００は、ドレイン配線１３１を覆うようにアルミナ膜１３２が設けられていること以外、パワーＭＯＳＦＥＴセル１００と同様の構成を有する。
【００２５】
パワーＭＯＳＦＥＴセル３００の動作は前述したパワーＭＯＳＦＥＴセル１００と同様である。
【００２６】
〔第３実施形態の半導体装置の製造方法〕
第３実施形態の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口する工程と、全面に第１導電性膜を堆積し、マスクを形成後にエッチングによりドレイン配線を形成する工程と、前記ドレイン配線の露出部に酸化膜を覆う工程と、全面に第２導電性膜、及び第２絶縁膜を順次堆積し、前記第２絶縁膜をマスクとして、ソース配線を形成するように第２導電性膜をエッチングする工程と、を含む。
図６には、パワーＭＯＳＦＥＴセル１００の製造方法の工程断面図を示す。第３実施形態の半導体装置の製造方法は、配線形成において、３回のフォトリソ・エッチング工程により、配線抵抗が低抵抗の半導体装置を形成することができ、尚且つ、サイドウォール工程を省略することができる。
図６（Ａ）では、図２（Ａ）と同様にドレイン配線１３１まで形成した後、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、公知のフォトリソ・エッチング法（２回目）によりドレイン配線１３１を形成する。
図６（Ｂ）では、２００℃の酸素雰囲気中で熱処理を行うことにより、ドレイン配線１３１の表面に１０ｎｍのアルミナ膜１３２を形成する。
図６（Ｃ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、公知のフォトリソ・エッチング法（３回目）によりソース配線１３３を形成する。
【００２７】
＜第４実施形態＞
〔第４実施形態の半導体装置〕
図７は、本発明の第４実施形態に係るパワーＭＯＳＦＥＴセル４００の一部の断面図である。第４実施形態は、第１実施形態の実施例と同様の構成であるが、第１実施形態と異なり、ソース配線が自己整合で形成されているため、小型化が可能である。
パワーＭＯＳＦＥＴセル４００は、Ｎ型シリコン基板１０１の表層領域には、フィールド酸化膜１０２、Ｐ型ボディ層１０５、Ｎ型ソース・ドレイン層１０６（拡散層）が設けられており、Ｎ型シリコン基板１０１上には、ゲート酸化膜１０３、多結晶シリコンによるゲート電極１０４、層間絶縁膜１４３（第１絶縁膜）が設けられている。さらに、隣接する層間絶縁膜１４３（第１絶縁膜）間には、タングステン等の導電性材料からなるドレインコンタクト１４１（プラグ）、及びソースコンタクト１４２（プラグ）が設けられており、隣接する層間絶縁膜１４３上には、凸部を有するアルミニウムによるドレイン配線１４４、及びシリコン酸化膜によるドレイン配線上のキャップ絶縁膜１４５が形成されており、ドレイン配線１４４、及びキャップ絶縁膜１４５の側面、ドレインコンタクト１４１（プラグ）、及びソースコンタクト１４２（プラグ）の上部側面にはサイドウォール１４６が設けられている。さらに、隣接するドレイン配線１４４、及びドレイン配線１４４とで区画された凹部にソース配線１４７が設けられている。
【００２８】
パワーＭＯＳＦＥＴセル４００の動作は前述したパワーＭＯＳＦＥＴセル１００と同様である。
【００２９】
〔第４実施形態の半導体装置の製造方法〕
第４実施形態の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、前面に第１導電性膜、及び第１絶縁膜を順次堆積し、前記第１絶縁膜をマスクとして、前記ドレイン領域上に形成した前記プラグを覆うように、前記第１導電性膜をエッチングしてドレイン配線を形成する工程と、前記ドレイン配線、及び前記ソース領域上に形成したプラグ上部の側壁にサイドウォールを形成する工程と、全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、を含む。
図８には、パワーＭＯＳＦＥＴセル４００の製造方法の工程断面図を示す。第４実施形態の半導体装置の製造方法は、配線形成において、２回のフォトリソ・エッチング工程により、配線抵抗が低抵抗の半導体装置を形成することができ、尚且つ、ソース配線が自己整合で形成されているので、マスク総数が減少していることを特徴とする。
また、パワーＭＯＳＦＥＴセル４００では、ソースコンタクト１４２、及びドレインコンタクト１４１としてＷプラグを用いているが、Ｗプラグを用いた半導体装置の製造方法はすでに公知となっている。これに対し、本発明の半導体装置の製造方法は、Ｗプラグを形成し、Ｗプラグの上部を露出した後に第１配線を形成することにより、第１配線は凸部を有する構造となるため、第２配線が自己整合的に形成され、微細化に有利となる。
図８（Ａ）では、従来技術と同様の方法でＬＤＭＯＳトランジスタを形成した後、ＣＤＶ法によりシリコン酸化膜を全面に１５００ｎｍ堆積し、平坦化する。次いで、フォトリソ・エッチング法（１回目）によりトランジスタのゲート電極の幅方向に長い溝状にコンタクトホールを開口し、さらに通常の方法によりバリアメタル形成後、Ｗプラグを埋め込むことでドレインコンタクト１４１、ソースコンタクト１４２を形成する。その後、エッチバンク法により前記シリコン酸化膜を選択的に除去し、膜厚１０００ｎｍの絶縁層間膜１４３を形成する。この時、Ｗプラグは上部が５００ｎｍ露出することになる。
図８（Ｂ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、ＣＶＤ法により２００ｎｍのシリコン酸化膜を堆積し、フォトリソ・エッチング法（２回目）によりドレイン配線１４４、及びドレイン配線上のキャップ絶縁膜１４５を形成する。このドレイン配線１４４は、Ｗプラグが５００ｎｍ露出している分だけ、断面形状が凸部を有することになる。
図８（Ｃ）では、ＣＤＶ法により全面に２００ｎｍのシリコン酸化膜を堆積し、異方性エッチングによりサイドウォール１４６を形成する。
図８（Ｄ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、ドレイン配線１４４の凸部が突出するように、エッチバック法（又は、ＣＭＰ）により選択的にシリコン含有アルミニウムを除去し、ソース配線１４７を形成する。
【００３０】
＜第５実施形態＞
〔第５実施形態の半導体装置〕
図９は、本発明の第５実施形態に係るパワーＭＯＳＦＥＴセル５００の一部の断面図である。第５実施形態は、第４実施形態の好ましい態様であり、サイドウォールが無く、コンタクト面積が増加し低抵抗化の点で好ましい。
パワーＭＯＳＦＥＴセル５００は、ドレイン配線１５１を覆うようにアルミナ膜１５２が設けられていること以外パワーＭＯＳＦＥＴセル４００と同様の構造を有する。
【００３１】
パワーＭＯＳＦＥＴセル５００の動作は前述したパワーＭＯＳＦＥＴセル１００と同様である。
【００３２】
〔第５実施形態の半導体装置の製造方法〕
第５実施形態の半導体装置の製造方法は、パワーＭＯＳＦＥＴを含む半導体装置において、半導体基板上に形成したソース・ドレイン領域、及びゲート電極上に層間絶縁膜を形成し、前記ソース・ドレイン領域を開口した後に、該開口した部分を導電性材料で埋め、該導電性材料の上部を露出するように前記層間絶縁膜を除去してプラグを形成する工程と、前面に第１導電性膜を堆積し、マスクを形成後前記第１導電性膜をエッチングして、前記ドレイン領域上に形成した前記プラグを覆うようにドレイン配線を形成する工程と、前記ドレイン配線の露出部に酸化膜を覆う工程と、全面に第２導電性膜を堆積し、前記ドレイン配線が露出するようにソース配線を形成する工程と、を含む。
図１０には、パワーＭＯＳＦＥＴセル５００の製造方法の工程断面図を示す。第５実施形態の半導体装置の製造方法は、２回のフォトリソ・エッチング工程により、配線抵抗が低抵抗の半導体装置を形成することができ、ソース配線が自己整合で形成されているので、マスク総数が減少している。これに加え、サイドウォールが無く、ソースコンタクト１４２とソース配線１５３との接触面積が増加していることから、接続部の抵抗を低減することができ、サイドウォール形成工程を削除することができる。
図１０（Ａ）では、図８（Ａ）と同様にドレインコンタクト１４１、及びソースコンタクト１４２まで形成した後、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、フォトリソ・エッチング法（２回目）によりドレイン配線１５１を形成する。
図１０（Ｂ）では、２００℃の酸素雰囲気中で熱処理を行うことにより、ドレイン配線１５１を覆うように１０ｎｍのアルミナ酸化膜１５２を形成する。
図１０（Ｃ）では、スパッタ法により全面に８００ｎｍのシリコン含有アルミニウムを堆積した後、公知のフォトリソ・エッチング法（３回目）によりソース配線１５３を形成する。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴセルの断面図である。
【図２】本発明の第１実施形態におけるパワーＭＯＳＦＥＴセルの工程断面図である。
【図３】本発明の第２実施形態におけるパワーＭＯＳＦＥＴセルの断面図である。
【図４】本発明の第２実施形態におけるパワーＭＯＳＦＥＴセルの工程断面図である。
【図５】本発明の第３実施形態におけるパワーＭＯＳＦＥＴセルの断面図である。
【図６】本発明の第３実施形態におけるパワーＭＯＳＦＥＴセルの工程断面図である。
【図７】本発明の第４実施形態におけるパワーＭＯＳＦＥＴセルの断面図である。
【図８】本発明の第４実施形態におけるパワーＭＯＳＦＥＴセルの工程断面図である。
【図９】本発明の第５実施形態におけるパワーＭＯＳＦＥＴセルの断面図である。
【図１０】本発明の第５実施形態におけるパワーＭＯＳＦＥＴセルの工程断面図である。
【図１１】従来技術の半導体装置の断面図である。
【図１２】従来技術の半導体装置に配線層をさらに積層した半導体装置の断面図である。
【符号の説明】
【００３４】
１０１、６０１  半導体基板
１０２，６０２フィールド酸化膜
１０３、６０３  ゲート酸化膜
１０４、１２１、６０４多結晶シリコンによるゲート電極
１０５、１２３、６０５  Ｐ型ボディ層
１０６、１２４、６０６  Ｎ型ソース・ドレイン層（拡散層）
１０７、、１４３、６０７、６１１  層間絶縁膜（第１絶縁膜）
１１１、１４１  ドレインコンタクト
１１２、１４２  ソースコンタクト
１１３、１２６、１３１、１４４、１５１  ドレイン配線（第１配線）
１１４、１２２、１２７、１４５  キャップ絶縁膜
１１５、１２５、１２８、１４６  サイドウォール
１１６、１２９、１３３、１４７、１５３  ソース配線（第２配線）
１３２、１５２  アルミナ膜
６０８、６１１  ソース・ドレインコンタクト
６０９、６１２  ソース・ドレイン配線
【図１】
2008243852.tif 000003
【図２】
2008243852.tif 000004
【図３】
2008243852.tif 000005
【図４】
2008243852.tif 000006
【図５】
2008243852.tif 000007
【図６】
2008243852.tif 000008
【図７】
2008243852.tif 000009
【図８】
2008243852.tif 000010
【図９】
2008243852.tif 000011
【図１０】
2008243852.tif 000012
【図１１】
2008243852.tif 000013
【図１２】
2008243852.tif 000014