(57)【要約】【課題】ＰＬＬのデジタル位相比較器の出力矩形波信号を処理し、ＰＬＬの引き込み可能な周波数幅を拡げ、同期時間を短縮する位相比較信号処理回路を提供する。【解決手段】矩形波信号を両極性信号に変換する電圧シフタ７と出力端子２２間に並列接続され、整流回路８と積分保持回路９と微分回路１０とゲート回路１２と電圧ホールド回路１３と共通の加算回路１４とからなる第１信号路、及び、整流回路１５と積分保持回路１６と微分回路１７とゲート回路１９と電圧ホールド回路２０と前記加算回路１４とからなる第２信号路、第１信号路及び第２信号路の積分保持回路９、１６とゲート回路１２、１９を個別制御する制御信号発生器２１を備え、第１及び第２信号路で、両極性信号の整流、整流電圧の積分保持、積分保持値の微分、微分出力の保持、保持電圧の加算を行うことにより処理信号を出力する。【選択図】図２
2008028830.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と位相比較器とループフィルタと基準信号発生器とからなるＰＬＬにおける前記位相比較器と前記ループフィルタとの間に接続され、前記位相比較器から出力される矩形波信号を処理する位相比較信号処理回路であって、前記矩形波信号を両極性信号に変換する電圧シフタと、前記電圧シフタと処理信号を出力する出力端子との間に並列接続され、それぞれ整流回路と積分保持回路と微分回路とゲート回路と電圧ホールド回路と両信号路に共通の加算回路とからなる第１信号路及び第２信号路と、前記矩形波信号によって駆動され、前記第１信号路及び第２信号路の各積分保持回路と各ゲート回路とを個別に制御する制御信号を発生する制御信号発生器とを備え、前記第１信号路において、前記整流回路は前記両極性信号の正極性部分を抽出し、前記積分保持回路は抽出した正極性信号を積分してその積分値を前記正極性信号と次の正極性信号が抽出されるまでの期間保持し、前記微分回路は前記積分保持回路の保持電圧が基準電圧に変化するときの保持電圧を微分出力として検出し、前記ゲート回路及び前記電圧ホールド回路は、前記微分回路の微分出力を前記インターバル期間保持電圧として出力し、前記第２信号路において、前記両極性信号の負極性部分に対して前記第１信号路で行われた処理と同じ処理を行い、前記出力端子から前記第１信号路及び第２信号路に得られた各保持電圧を加算した処理信号が出力されることを特徴とする位相比較信号処理回路。
【請求項２】
請求項１に記載の位相比較信号処理回路において、前記第１信号路及び第２信号路に共通の加算回路の出力端と前記出力端子の間に、前記制御信号発生器から発生される制御信号を用いて前記共通の加算回路から出力される処理信号を半周期遅延させた遅延処理信号を形成するゲート回路及び電圧ホールド回路と、前記共通の加算回路から出力される処理信号と前記遅延処理信号とが供給され、それらの信号レベルを平均化する平均化回路とを縦続接続し、前記平均化回路に接続された前記出力端子から加算部分の到来時間間隔が２分の１になり、その振幅差が２分の１になる平均化処理信号が出力されることを特徴とする位相比較信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較信号処理回路に係り、特に、位相同期ループ（ＰＬＬ）における位相比較器とループフィルタとの間に接続され、位相比較器から出力されてループフィルタに供給される周波数比較用矩形波信号を処理するもので、ＰＬＬにおける引き込み周波数幅を拡大し、同期時間を短縮する等の同期特性を改善するようにした位相比較信号処理回路に関する。
【背景技術】
【０００２】
近年になって、ＰＬＬは、比較的簡単な構成手段を用いることにより、電圧制御発振器の発振周波数を自動的に所定周波数に制御することができるために、発振器を必要とする多くの電子機器に使用されており、多チャネルアクセス（ＭＣＡ）用受信機における第１局部発振回路や、周波数走査形受信機における第１局部発振回路に使用する場合には、周波数シンセサイザに組み込んだ状態で使用していることが多い。そして、ＰＬＬを多チャネルアクセス用受信機または周波数走査形受信機の第１局部発振回路に使用する場合は、ＰＬＬの位相同期時間をできるだけ短くすることが望まれており、また、一般的に未知の受信信号の探索を行うような受信機の第１局部発振回路に使用する場合は、できるだけ引き込み周波数幅が広いことが望まれている。
【０００３】
ＰＬＬにおけるこのような相反する技術手段を解決するための最も簡単な手法は、位相比較器において電圧制御発振器から出力される発振周波数信号と基準信号発生器から出力される基準周波数信号とを位相比較する際に、基準信号発生器の基準周波数信号を高い周波数になるように設定することである。この場合、ＰＬＬに用いる基準周波数を高くすれば、ループフィルタにおけるコーナ周波数、すなわちループフィルタの減衰特性が段階的に変化する周波数を高くすることができ、その結果、ループフィルタの時間応答を短縮することができるようになる。
【０００４】
しかしながら、実際に、ＰＬＬにおける基準信号発生器の基準周波数信号を高い周波数に設定することは、多チャネルアクセス用受信機における第１局部発振回路や、周波数走査形受信機における第１局部発振回路に使用する場合等において以下に述べるような理由による制約がある。その理由は、多チャネルアクセス用受信機や周波数走査形受信機においては、実際に周波数割り当てによって決められている電波が特定の周波数間隔、例えば２５ｋＨｚまたは１２．５ｋＨｚ間隔の周波数の何れかになるように割り当てられており、ＰＬＬに用いる基準周波数をこの周波数間隔に等しく選ぶ必要があることから、上述のように基準周波数を自由に設定することはできない。
【０００５】
このため、多チャネルアクセス用受信機や周波数走査形受信機においては、通常、ＰＬＬにおける基準信号発生器の基準周波数をそのままにし、ループフィルタのコーナ周波数をできるだけ高く設定することによって解決を図るようにしているが、コーナ周波数を高く設定した場合、コーナ周波数を高くした分、ループフィルタの出力信号中に含まれるリップル成分が増加し、電圧制御発振器から出力される発振信号（搬送波信号）中にスプリアス成分が増加することになる。したがって、ＰＬＬにおける応答速度の改善と、発振信号（搬送波信号）のスプリアス成分の減少とは相反関係にある。
【特許文献１】使用する特許文献はなし
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、多チャネルアクセス用受信機や周波数走査形受信機におけるＰＬＬに使用される位相比較器は、従来のようにリング変調器やアナログ乗算器等のアナログ回路を用いるよりも、ＩＣ化されたデジタル回路、すなわち排他的論理和ゲート回路、ＲＳフリップフロップ回路や、位相周波数比較器（ＰＦＣ）等のディジタル位相比較器を用いるのが一般的になっている。そして、ＰＬＬにデジタル位相比較器を用いる場合は、デジタル位相比較器の比較出力を、従来のようにそのままループフィルタに加えるのではなく、ループフィルタに加える前に、デジタル位相比較器から出力される矩形波信号を変形処理して含まれるリップル成分を減少させ、さらに、そのリップル成分の高周波化を図るようにすれば、ループフィルタのコーナ周波数を高くすることが可能になり、ＰＬＬのループ利得を増加させることができるようになる。
【０００７】
すなわち、ＰＬＬのディジタル位相比較器が排他的論理和回路によって構成されている場合、そのディジタル位相比較器から出力される矩形波信号は、基準信号と被比較信号との瞬時位相差に比例したパルス幅の信号であって、そのヂューティファクタが差周波数×時間の速さで変化して行くものである。従って、ヂューティファクタは単純に基準信号と被比較信号との位相差に比例したパルス列になっているので、一見したところ、この矩形波信号は利用しやすいものと考えられる。しかしながら、この矩形波信号が保持している周波数スペクトラムは、基準信号と被比較信号とが持っている矩形波としてのスペクトラム同士の積によって、基準信号と被比較信号とのスペクトラム和周波数成分及びそれらのスペクトラム差周波数成分を含んだ複雑なスペクトラムが生じている。この場合、ＰＬＬに用いている電圧制御発振器は、この矩形波信号から基準信号と被比較信号との位相差に比例した直流成分を抽出し、抽出した直流成分を用いて周波数制御を行うものであるため、従来方法においては、ループフィルタにおいて基準信号の周波数成分を十分に減衰させる必要があった。
【０００８】
本発明は、このような技術的背景に基いてなされたもので、その目的は、デジタル位相比較器から出力された矩形波信号をループフィルタに供給する際に、その矩形波信号を処理することによってＰＬＬにおける引き込み可能な周波数幅を拡げるともに、同期時間を短縮することを可能にした位相比較信号処理回路を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明による位相比較信号処理回路は、電圧制御発振器と位相比較器とループフィルタと基準信号発生器とからなるＰＬＬにおける位相比較器とループフィルタとの間に接続され、位相比較器から出力される矩形波信号を処理するものであって、矩形波信号を両極性信号に変換する電圧シフタと、電圧シフタと処理信号を出力する出力端子との間に並列接続され、それぞれ整流回路と積分保持回路と微分回路とゲート回路と電圧ホールド回路と両信号路に共通の加算回路とからなる第１信号路及び第２信号路と、矩形波信号によって駆動され、第１信号路及び第２信号路の各積分保持回路と各ゲート回路とを個別に制御する制御信号を発生する制御信号発生器とを備え、第１信号路において、整流回路は両極性信号の正極性部分を抽出し、積分保持回路は抽出した正極性信号を積分してその積分値を正極性信号と次の正極性信号が抽出されるまでの期間保持し、微分回路は積分保持回路の保持電圧が基準電圧に変化するときの保持電圧を微分出力として検出し、ゲート回路及び電圧ホールド回路は、微分回路の微分出力をインターバル期間保持電圧として出力し、第２信号路において、両極性信号の負極性部分に対して第１信号路で行われた処理と同じ処理を行い、出力端子から第１信号路及び第２信号路に得られた各保持電圧を加算した処理信号が出力される第１構成手段を具備する。
【００１０】
また、前記第１構成手段において、第１信号路及び第２信号路に共通の加算回路の出力端と出力端子の間に、制御信号発生器から発生される制御信号を用いて共通の加算回路から出力される処理信号を半周期遅延させた遅延処理信号を形成するゲート回路及び電圧ホールド回路と、共通の加算回路から出力される処理信号と遅延処理信号とが供給され、それらの信号レベルを平均化する平均化回路とを縦続接続し、平均化回路に接続された出力端子から加算部分の到来時間間隔が２分の１になり、その振幅差が２分の１になる平均化処理信号が出力される第２構成手段を具備する。
【００１１】
前記第１構成手段に係る位相比較信号処理回路は、次のような動作原理に基づいて構成されたものである。
【００１２】
すなわち、ディジタル位相比較器から出力される矩形波信号は、通常、低レベルＬ（「０」）と高レベルＨ（「１」）とからなる２値信号であって、基準レベル（低レベル）に対して正極性パルス（高レベルＨ）が間欠的に到来する単極性パルス列からなっているが、本発明においては、その矩形波信号の基準レベル（低レベルＬ）部分及び正極性パルス（高レベルＨ）をそれそれ積分するために、その矩形波信号の基準レベルを変更し、基準レベルに対して正極性パルス及び負正極性パルスからなる双極性信号に変換し、得られた双極性信号を、それぞれ整流回路と積分保持回路と微分回路とゲート回路と電圧ホールド回路と共通の加算回路とを備えた第１信号路及び第２信号路に供給する。
【００１３】
第１信号路は、整流回路が双極性信号の中の正極性部分を選択抽出し、積分保持回路が選択抽出した正極性部分を積分保持し、微分回路が積分保持値が基準レベルに低下する際の変化部分を微分してその積分保持値に等しい負極性のインパルスを形成し、ゲート回路と電圧ホールド回路が微分により得られた積分保持値に等しい負極電圧値を保持し、その負極電圧値を加算回路に供給する。同じように、第２信号路は、整流回路が双極性信号の中の負極性部分を選択抽出し、積分保持回路が選択抽出した負極性部分を積分保持し、微分回路が積分保持値が基準レベルに上昇する際の変化部分を微分してその積分保持値に等しい正極性のインパルスを形成し、ゲート回路と電圧ホールド回路が微分により得られた積分保持値に等しい正極電圧値を保持し、その正極電圧値を加算回路に供給する。このとき、加算回路は、供給された負極電圧値と正極電圧値とを加算し、その負極電圧値と正極電圧値との差電圧値である処理信号が出力される。
【００１４】
そして、この処理信号がＰＬＬのループフィルタに供給されると、ループフィルタから出力される直流成分によりＰＬＬの電圧制御発振器の周波数が調整されるもので、電圧制御発振器の周波数が調整されたときには、ＰＬＬの位相比較器から出力される矩形波信号の基準レベル（低レベル）と正極性パルス（高レベルＨ）との到来時間が等しくなり、それにより位相比較信号処理回路から出力される処理信号は基準レベルに等しい電圧値になる。
【発明の効果】
【００１５】
以上、詳しく述べたように、この位相比較信号処理回路は、ＰＬＬにおける位相比較器から出力される矩形波信号を変形処理することにより、矩形波信号中の直流成分を増加させるとともに、直流成分に含まれる高周波成分の大きさを抑圧することができるので、ループフィルタのコーナ周波数を、従来のループフィルタのコーナ周波数に比べて高周波数方向に移行させることができ、その結果、ＰＬＬの応答速度を速くすることができるとともに、ＰＬＬの同期可能範囲を示す周波数幅を拡げることができるという効果がある。
【００１６】
この場合、この位相比較信号処理回路において、ＰＬＬの応答速度をどの程度速めることができるか、及び、同期可能範囲を示す周波数幅をどの程度まで拡げることができるかは、使用されるデジタル位相比較器の形式や、電圧制御発振器の発振信号と基準信号との初期位相差、ＰＬＬのループ利得等の種々の設定条件によって異なり、一概にその具体的数値を挙げることは難しいが、一般的にその応答速度や同期可能範囲は、いずれもこの位相比較信号処理回路を用いる前に比べて数倍程度は改善される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。
【００１８】
図１は、本発明による位相比較信号処理回路を用いているＰＬＬの要部構成を示すブロック回路図である。
【００１９】
図１に示されるように、ＰＬＬは、本発明による位相比較信号処理回路１と、電圧制御発振器（ＶＣＯ）２と、デジタル位相比較器３と、ループフィルタ４と、基準信号発生器５とからなっている。そして、位相比較信号処理回路１は、入力端がデジタル位相比較器３の出力端に接続され、出力端がループフィルタ４の入力端に接続される。電圧制御発振器２は、入力端がループフィルタ４の出力端に接続され、出力端が図示されない受信機の第１ミキサに接続されるとともに、デジタル位相比較器３の第１入力端に接続される。デジタル位相比較器３は、第２入力端が基準信号発生器５の出力端に接続される。
【００２０】
図１に図示したＰＬＬは、本発明による位相比較信号処理回路１の構成部分を除けば、よく知られた既知のＰＬＬと同じ構成のものであり、位相比較信号処理回路１の構成部分の動作を除いた他の構成部分の動作は、この種の既知のＰＬＬの動作と殆ど同じであり、しかも、かかるＰＬＬの動作はよく知られていることであるので、ここではこのＰＬＬについての動作の説明は、割愛する。
【００２１】
次に、図２は、本発明による位相比較信号処理回路の第１の実施の形態を示すもので、その要部構成を示すブロック回路図である。
【００２２】
図２に示されるように、この第１の実施の形態による位相比較信号処理回路は、入力端子６と、電圧シフタ７と、正極性整流回路８と、積分保持回路９と、微分回路１０と、駆動回路１１と、ゲート回路１２と、電圧ホールド回路１３と、加算回路１４と、負極性整流回路１５と、積分保持回路１６と、微分回路１７と、駆動回路１８と、ゲート回路１９と、電圧ホールド回路２０と、制御信号発生回路２１と、出力端子２２とからなっている。この場合、正極性整流回路８と、積分保持回路９と、微分回路１０と、駆動回路１１と、ゲート回路１２と、電圧ホールド回路１３と、加算回路１４は、第１信号路を形成し、負極性整流回路１５と、積分保持回路１６と、微分回路１７と、駆動回路１８と、ゲート回路１９と、電圧ホールド回路２０と、加算回路１４は、第２信号路を形成している。
【００２３】
そして、電圧シフタ７は、入力端が入力端子６に接続され、出力端が正極性整流回路８の入力端、負極性整流回路１５の入力端、制御信号発生回路２１の入力端にそれぞれ接続される。正極性整流回路８は、出力端が積分保持回路９の入力端に接続される。積分保持回路９は、出力端が微分回路１０の入力端に接続され、制御端が出力端が制御信号発生回路２１の第１制御端に接続される。微分回路１０は、出力端が駆動回路１１の入力端に接続され、駆動回路１１は、出力端がゲート回路１２の入力端に接続される。ゲート回路１２は、出力端が電圧ホールド回路１３の入力端に接続され、制御端が制御信号発生回路２１の第１制御端に接続される。電圧ホールド回路１３は、出力端が加算回路１４の第１入力端に接続される。負極性整流回路１５は、出力端が積分保持回路１６の入力端に接続される。積分保持回路１６は、出力端が微分回路１７の入力端に接続され、制御端が出力端が制御信号発生回路２１の第２制御端に接続される。微分回路１７は、出力端が駆動回路１８の入力端に接続され、駆動回路１８は、出力端がゲート回路１９の入力端に接続される。ゲート回路１９は、出力端が電圧ホールド回路２０の入力端に接続され、制御端が制御信号発生回路２１の第２制御端に接続される。電圧ホールド回路１４は、出力端が加算回路１４の第２入力端に接続され、加算回路１４は、出力端が出力端子２２に接続される。
【００２４】
また、図３は、第１の実施の形態による位相比較信号処理回路において各部に生じる信号波形を示す波形図である。
【００２５】
図３の信号波形図において、ａは入力端子６に供給される矩形波信号（単極性信号）波形であり、ｂは電圧シフタ７によって基準レベルを変化させた矩形波信号（双極性信号）波形であり、ｃは正極性整流回路８によって整流抽出した双極性信号の正極性部分の波形であり、ｃ’は負極性整流回路８によって整流抽出した双極性信号の負極性部分の波形であり、ｄは制御信号発生回路２１の第１制御端から出力される制御パルス波形であり、ｄ’は制御信号発生回路２１の第２制御端から出力される制御パルス波形であり、ｅは積分保持回路９における積分保持電圧値であり、ｆは微分回路１０から出力される負極性パルス波形であり、ｇは電圧ホールド回路１３から出力される負極性ホールド電圧値である。また、ｅ’は積分保持回路１６における積分保持電圧値であり、ｆ’は微分回路１７から出力される正極性パルス波形であり、ｇ’は電圧ホールド回路２０から出力される正極性ホールド電圧値であり、ｈは加算回路１４から出力される２つのホールド電圧を加算した加算ホールド電圧値である。
【００２６】
ここで、第１の実施の形態による位相比較信号処理回路の動作を、図３に図示された波形図を併用して説明する。
【００２７】
デジタル位相比較器３から出力された矩形波信号（図３、波形ａ）が入力端子６を通して電圧シフタ７に供給されると、電圧シフタ７は、その矩形波信号の基準レベルを正極性パルスの中間レベルまで上昇させ、双極性信号（図３、波形ｂ）に変更し、その双極性信号を正極性整流回路８、負極性整流回路１５、制御信号発生回路２１に供給する。正極性整流回路８は、双極性信号の正極性部分を整流し、その正極性部分（図３、波形ｃ）を選択抽出し、次続の積分保持回路９に供給する。積分保持回路９は、正極性部分の到来期間中その正極性部分を積分し、次の正極性部分の到来期間になって制御信号発生回路２１からの制御パルス（図３、波形ｄ）の供給により積分値が基準レベルに低下するまでその積分値を保持（図３、波形ｅ）する。微分回路１０は、積分保持回路９の積分保持値が基準レベルに低下した際に、その積分保持値に等しいレベルの負極性パルスを発生（図３、波形ｆ）し、駆動回路１１は、その負極性パルスをゲート回路１２に供給する。ゲート回路１２及び電圧ホールド回路１３は、制御信号発生回路２１からの制御パルス（図３、波形ｄ）の供給時点から次の制御パルスの供給時点までの間、供給された負極性パルスの電圧値をホールドし、電圧ホールド回路１３からその負極性ホールド電圧値（図３、波形ｇ）が出力される。
【００２８】
一方、負極性整流回路１５は、双極性信号の負極性部分を整流し、その負極性部分（図３、波形ｃ’）を選択抽出し、次続の積分保持回路１６に供給する。積分保持回路１６は、負極性部分の到来期間中その負極性部分を積分し、次の負極性部分の到来期間になって制御信号発生回路２１からの制御パルス（図３、波形ｄ’）の供給により積分値が基準レベルに上昇するまでその積分値を保持（図３、波形ｅ’）する。微分回路１７は、積分保持回路１６の積分保持値が基準レベルに低下した際に、その積分保持値に等しいレベルの正極性パルスを発生（図３、波形ｆ’）し、駆動回路１８は、その正極性パルスをゲート回路１９に供給する。ゲート回路１９及び電圧ホールド回路２０は、制御信号発生回路２１からの制御パルスの供給時点（図３、波形ｄ’）から次の制御パルスの供給時点までの間、供給された正極性パルスの電圧値をホールドし、電圧ホールド回路２０からその正極性ホールド電圧値が出力（図３、波形ｇ’）される。この後、加算回路１４は、負極性ホールド電圧値（図３、波形ｇ）及び正極性ホールド電圧値（図３、波形ｇ’）を加算し、それらの差のホールド電圧値が出力される。そして、出力端子２２には、加算部分が周期的に到来する処理信号（図３、波形ｈ）が得られ、この処理信号が次段のループフィルタに供給される。
【００２９】
このように、第１の実施の形態による位相比較信号処理回路によれば、ＰＬＬにおいて、デジタル位相比較器から出力される矩形波信号を直接ループフィルタに加える代わりに、矩形波信号を階段波状に振幅変化する処理信号に変換処理してループフィルタに加えるようにしているので、ループフィルタに加える信号中に含まれるリップル成分を大幅に減少させることができ、ループフィルタのコーナ周波数を高くすることが可能になって、その分、ループの応答速度を速くすることがことができ、その上にＰＬＬのループ利得を増加させることができる。
【００３０】
次いで、図４は、本発明による位相比較信号処理回路の第２の実施の形態を示すもので、その要部構成を示すブロック回路図であり、階段波状に振幅変化する処理信号に含まれる全周波数スペクトルを第１の実施の形態に比べて２倍の高い周波数側に拡散させるようにした例を示すものである。
【００３１】
図４に示されるように、この第２の実施の形態による位相比較信号処理回路は、第１の実施の形態による位相比較信号処理回路に対して、加算回路１４の出力端と出力端子２２との間に、駆動回路２３と、ゲート回路２４と、電圧ホールド回路２５と、平均化回路２６とを縦続接続しており、その他に、制御信号発生回路２７の制御パルスを加算する加算回路２７と、加算回路２７の加算制御パルスを半周期遅延させる遅延回路２８とを設けているもので、それ以外の構成要素は第１の実施の形態による位相比較信号処理回路１０と同じ構成要素が用いられている。そして、駆動回路２３は、入力端が加算回路１４の出力端に接続され、出力端がゲート回路２４の入力端に接続される。ゲート回路２４は、出力端が電圧ホールド回路２５の入力端に接続され、制御端が遅延回路２８の出力端に接続される。平均化回路２６は、第１入力端が加算回路１４の出力端に接続され、第２入力端が電圧ホールド回路２５の出力端に接続され、出力端が出力端子２２に接続される。
【００３２】
また、図５は、第２の実施の形態による位相比較信号処理回路において、その各部に生じる信号波形を示す波形図であり、図３に図示した各部に生じる信号波形と同じ信号波形については図３に図示した信号波形の記号を付している。
【００３３】
図５に図示の信号波形図において、ｉは制御信号発生回路２１から出力される２つの制御パルス（図５、波形ｄ及び波形ｄ’）を加算回路２７で加算した加算制御パルス波形であり、ｊは加算制御パルスを遅延回路２８で半周期遅延させた制御パルス波形であり、ｋは電圧ホールド回路２５から出力された処理信号（図５、波形ｈ）を半周期遅延させた遅延処理信号波形であり、ｍは処理信号（図５、波形ｈ）と遅延処理信号波形（図５、波形ｋ）とを平均化回路で平均化することにより得られた平均化処理信号波形である。
【００３４】
ここで、第２の実施の形態による位相比較信号処理回路の動作を図５に図示された波形図を用いて説明する。
【００３５】
この第２の実施の形態による位相比較信号処理回路における動作は、第１信号路及び第２信号路における各動作及び第１信号路及び第２信号路に関連する制御信号発生回路１５の動作は前述の第１の実施の形態による位相比較信号処理回路の対応する動作と同じであり、それにより加算回路１４の出力端には処理信号（図５、波形ｈ）が導出されるもので、これらの構成部分の動作は、前述の第１の実施の形態による位相比較信号処理回路の動作と同じであり、その動作説明が重複するのでその動作説明を省略し、以下、これらの構成部分の以外の動作説明を行う。
【００３６】
駆動回路２３は、加算回路１４から出力された処理信号（図５、波形ｈ）を次続のゲート回路２４に供給する。このとき、加算回路２７は、制御信号発生回路２１から出力される２つの制御パルス（図５、波形ｄ及び波形ｄ’）を加算して加算制御パルス（図５、波形ｉ）を形成し、遅延回路２８は、形成された加算制御パルスを半周期遅延して遅延制御パルス（図５、波形ｊ）を形成し、その遅延制御パルスがゲート回路２４に供給される。それにより、ゲート回路２４は、供給された処理信号（図５、波形ｈ）における遅延制御パルス供給時点の電圧を抽出し、その電圧を電圧ホールド回路２５に供給する。電圧ホールド回路２５は、供給された電圧を次の電圧が供給されるまで同じ電圧値にホールドし、電圧ホールド回路２５の出力に処理信号（図５、波形ｈ）を半周期遅延させた遅延処理信号（図５、波形ｋ）が得られる。この後、平均化回路２６は、供給された処理信号（図５、波形ｈ）及び遅延処理信号（図５、波形ｋ）との平均を求め、それらの処理信号の内挿を行っているもので、これにより出力端子２２に供給される平均化処理信号（図５、波形ｍ）は、処理信号（図５、波形ｈ）に比べて加算部分の到来時間間隔が２分の１になり、その振幅差が２分の１になるもので、その平均化処理信号（図５、波形ｍ）波形の持つ各スペクトル成分は、元の処理信号（図５、波形ｈ）に比べてそれぞれ２倍の周波数になっている。
【００３７】
このように、第２の実施の形態による位相比較信号処理回路は、平均化処理信号（図５、波形ｍ）を次続のループフィルタに供給するようにすれば、ループフィルタの通過特性を高い周波数に移行させることができるので、ループフィルタの応答速度をその分速くすることができる。
【００３８】
なお、図示していないが、加算回路１４に出力端と出力端子２２との間に、駆動回路２３、ゲート回路２４、電圧ホールド回路２５、平均化回路２６、加算回路２７、遅延回路２８からなる回路部分を、２段縦続接続してそれぞれの回路部分で前述のような処理動作を行うことにより、出力端子２２に得られる平均化処理信号の加算部分の到来時間間隔を４分の１にし、その振幅差を４分の１にすれば、さらにループフィルタの応答速度を速くすることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明による位相比較信号処理回路を用いているＰＬＬの要部構成を示すブロック回路図である。
【図２】本発明によるＰＬＬ位相比較出力信号処理回路の第１の実施の形態に係るもので、その要部構成を示すブロック回路図である。
【図３】図２に図示されたＰＬＬ位相比較出力信号処理回路における各部に得られる信号を示す波形図である。
【図４】本発明によるＰＬＬ位相比較出力信号処理回路の第１の実施の形態に係るもので、その要部構成を示すブロック回路図である。
【図５】図４に図示されたＰＬＬ位相比較出力信号処理回路における各部に得られる信号を示す波形図である。
【符号の説明】
【００４０】
１  位相比較信号処理回路
２  電圧制御発振器（ＶＣＯ）
３  デジタル位相比較器
４  ループフィルタ
５  基準信号発生器
６  入力端子
７  電圧シフタ
８  正極性整流回路
９、１６  積分保持回路
１０、１７  微分回路
１１、１８、２３  駆動回路
１２、１９、２４  ゲート回路
１３、２０、２５  電圧ホールド回路
１４、２７  加算回路
１５  負極性整流回路
２１  制御信号発生回路
２２  出力端子
２６  平均化回路
２８  遅延回路
【図１】
2008028830.tif 000003
【図２】
2008028830.tif 000004
【図３】
2008028830.tif 000005
【図４】
2008028830.tif 000006
【図５】
2008028830.tif 000007