(57)【要約】【課題】多量のデータを高速で転送する必要が生じる表示パネルの大画面化を、容易に実現すること。【解決手段】本発明に係る表示装置における表示コントローラ２は、表示データＤＡＴＡが格納される記憶領域５０と、表示データＤＡＴＡを表示パネル１に出力するドライバ３０と、記憶領域５０からドライバ３０へ表示データＤＡＴＡが転送される際に用いられるクロックＸＳＣＬを生成するクロック生成回路１０とを備える。クロック生成回路１０によって生成されたクロックＸＳＣＬは、そのクロックＸＳＣＬの周波数ｆＴＲＡＮＳの調節にフィードバックされる。【選択図】図３
2008015006.tif 000002
【特許請求の範囲】
【請求項１】
表示データが格納される記憶領域と、
前記表示データを表示パネルに出力するドライバと、
前記記憶領域から前記ドライバへ前記表示データが転送される際に用いられるクロックを生成するクロック生成回路と
を備え、
前記生成されたクロックは、前記クロックの周波数の調節にフィードバックされる
表示コントローラ。
【請求項２】
請求項１に記載の表示コントローラであって、
前記クロック生成回路は、前記生成されたクロックをモニタし、前記モニタされたクロックの周波数が所定の周波数に修正されるように前記クロックを調節する
表示コントローラ。
【請求項３】
請求項２に記載の表示コントローラであって、
前記クロック生成回路は、第１周波数で前記クロックを生成し、
前記クロック生成回路は、前記モニタされたクロックの周波数と前記所定の周波数との比率を算出し、前記算出された比率を用いて前記第１周波数を修正する
表示コントローラ。
【請求項４】
請求項１に記載の表示コントローラであって、
前記クロック生成回路は、前記生成されたクロックをモニタし、前記モニタされたクロックの所定の期間のパルス数が所定の値に修正されるように前記クロックを調節する
表示コントローラ。
【請求項５】
請求項４に記載の表示コントローラであって、
前記クロック生成回路は、第１周波数で前記クロックを生成し、
前記クロック生成回路は、前記所定の期間のパルス数と前記所定の値との比率を算出し、前記算出された比率を用いて前記第１周波数を修正する
表示コントローラ。
【請求項６】
請求項５に記載の表示コントローラであって、
前記クロック生成回路は、
前記第１周波数で前記クロックを生成する発振回路と、
前記生成されたクロックの前記所定の期間のパルス数をカウントするカウンタと、
前記所定の期間のパルス数とレジスタに設定された値との比率に基づいて、前記第１周波数を変更する制御回路と
を含む
表示コントローラ。
【請求項７】
請求項４乃至６のいずれかに記載の表示コントローラであって、
前記所定の期間は、前記表示データが転送される１ライン期間である
表示コントローラ。
【請求項８】
請求項１乃至７のいずれかに記載の表示コントローラであって、
前記クロックの周波数の調節は、前記表示データが前記表示パネルに表示されない非表示期間に実行される
表示コントローラ。
【請求項９】
請求項４乃至７のいずれかに記載の表示コントローラであって、
前記クロック生成回路は、前記表示データが前記表示パネルに表示されない非表示期間に、前記クロックの周波数の調節を行う
表示コントローラ。
【請求項１０】
請求項９に記載の表示コントローラであって、
前記非表示期間以外において、前記所定の期間のパルス数が前記所定の値と等しくなった場合、前記クロック生成回路は、前記クロックの生成を停止する
表示コントローラ。
【請求項１１】
請求項９又は１０に記載の表示コントローラであって、
前記クロック生成回路は、前記所定の期間中の指定されたタイミングで、前記クロックの生成を中断する
表示コントローラ。
【請求項１２】
請求項８乃至１１のいずれかに記載の表示コントローラであって、
前記非表示期間は、あるフレーム中の先頭ラインに相当する期間である
表示コントローラ。
【請求項１３】
請求項１乃至１２のいずれかに記載の表示コントローラと、
前記表示パネルと
を具備する
表示装置。
【請求項１４】
表示データが記憶された記憶領域と前記表示データを表示パネルに出力するドライバとを備える表示装置において、前記記憶領域から前記ドライバに前記表示データを転送する表示データ転送方法であって、
（Ａ）前記表示データが転送される際に用いられるクロックを生成するステップと、
（Ｂ）前記生成されたクロックを用いて前記表示データの転送を行うステップと、
（Ｃ）前記生成されたクロックの所定の期間のパルス数をカウントするステップと、
（Ｄ）前記所定の期間のパルス数が所定の値に修正されるように、前記クロックの周波数を調節するステップと
を有する
表示データ転送方法。
【請求項１５】
請求項１４に記載の表示データ転送方法であって、
前記所定の期間は、前記（Ｂ）ステップに相当する期間である
表示データ転送方法。
【請求項１６】
請求項１４又は１５に記載の表示データ転送方法であって、
前記（Ｄ）ステップは、前記表示データが前記表示パネルに表示されない非表示期間に実行される
表示データ転送方法。
【請求項１７】
請求項１６に記載の表示データ転送方法であって、
前記非表示期間は、あるフレーム中の先頭ラインに相当する期間である
表示データ転送方法。
【請求項１８】
請求項１６又は１７に記載の表示データ転送方法であって、
更に、（Ｅ）前記（Ｄ）ステップの後、前記調節された周波数で前記（Ａ）〜（Ｃ）ステップを繰り返すステップを有する
表示データ転送方法。
【請求項１９】
請求項１８に記載の表示データ転送方法であって、
更に、（Ｆ）前記（Ｅ）ステップにおいて、前記所定の期間のパルス数が前記所定の値と等しくなった場合、前記クロックの生成を停止するステップを有する
表示データ転送方法。
【請求項２０】
請求項１４乃至１９のいずれかに記載の表示データ転送方法であって、
更に、（Ｇ）前記所定の期間中の指定されたタイミングで、前記クロックの生成を中断するステップを有する
表示データ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。特に、本発明は、表示装置において表示データの転送を制御する技術に関する。
【背景技術】
【０００２】
表示データが格納されるＶＲＡＭ（Video RAM）が搭載された液晶表示装置が知られている（例えば、特許文献１参照）。そのような液晶表示装置においては、ＶＲＡＭからセグメントドライバへの表示データの転送処理が必要である。
【０００３】
図１は、ＶＲＡＭを有する一般的な液晶表示装置の構成を概略的に示している。その液晶表示装置は、ＬＣＤ（Liquid Crystal Display）パネル１１０、コモンドライバ１２０、及びセグメントドライバ１３０を備えている。ＬＣＤパネル１１０は、マトリックス状に配置されたＬ×Ｐ個の画素を有している（Ｌ，Ｐは自然数）。それら画素は、行方向に沿ったＬ本の走査線Ｘ１〜ＸＬと列方向に沿ったＰ本のデータ線Ｙ１〜ＹＰの交差点に形成されている。
【０００４】
コモンドライバ１２０は、走査線Ｘ１〜ＸＬを順番に駆動する。セグメントドライバ１３０は、駆動される走査線に対応する表示データＤＡＴＡを、データ線Ｙ１〜ＹＰに出力する。走査線Ｘ１〜ＸＬを一通り駆動することによって、ＬＣＤパネル１１０に１つの画像が表示される。この１画像を表示する操作は、「フレーム」と呼ばれている。一方、１本の走査線に対する操作は、「ライン」と呼ばれている。
【０００５】
図１に示される液晶表示装置は、更に、転送コントローラ１４０、ＶＲＡＭ１５０、及び発振回路１６０を備えている。ＶＲＡＭ１５０には、ＬＣＤパネル１１０に表示される画像に応じた表示データＤＡＴＡが格納される。また、転送コントローラ１４０は、ＣＰＵからの指示に従って、１ライン分の表示データＤＡＴＡをＶＲＡＭ１５０から読み出す。同時に、転送コントローラ１４０は、発振回路１６０より供給される高周波クロックに基づいて、表示データＤＡＴＡの転送に用いられる転送用クロックＸＳＣＬを生成する。そして、転送コントローラ１４０は、１ライン分の表示データＤＡＴＡを、転送用クロックＸＳＣＬに同期してセグメントドライバ１３０に転送する。
【０００６】
【特許文献１】特開平１０−９７２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願発明者は、次の点に着目した。上述の表示データＤＡＴＡの転送において、転送用クロックＸＳＣＬには次のような条件を課す必要がある。図２は、その条件を説明するための図である。
【０００８】
フレーム周波数はｆＦＲＭで表され、フレーム周期はＴ（＝１／ｆＦＲＭ）で表されている。１フレームはＬライン含んでおり、１ライン期間はＴ／Ｌ（＝１／（ｆＦＲＭ×Ｌ））で表されている。１ライン分の表示データＤＡＴＡは、その１ラインに相当するＰ個のピクセル分のデータを含んでいる。そのＰピクセル分のデータは、１ライン期間Ｔ／Ｌの間に、転送用クロックＸＳＣＬに同期して転送される。その転送用クロックＸＳＣＬの周波数はｆＴＲＡＮＳで表され、その周期はｔＴＲＡＮＳ（＝１／ｆＴＲＡＮＳ）で表されている。
【０００９】
クロック周波数ｆＴＲＡＮＳを増加させていくと、クロック周期ｔＴＲＡＮＳは短くなっていく。しかし、１クロック周期ｔＴＲＡＮＳの間に、平均して、ＶＲＡＭから１ピクセル分のデータを読み出し、且つ、そのデータを転送する必要がある。１ピクセル分のデータの読み出しに要する最小時間と、そのデータの転送に要する最小時間の和が、ｔＤＡＴＡ（＝１／ｆＤＡＴＡ）で表される場合、１クロック周期ｔＴＲＡＮＳは、その最小時間ｔＤＡＴＡ以上でなければならない。さもなくば、１クロック周期ｔＴＲＡＮＳの間に、最低限必要な処理を実行できなくなる。
【００１０】
ｔＤＡＴＡ  ≦  ｔＴＲＡＮＳ
ｆＤＡＴＡ  ≧  ｆＴＲＡＮＳ          …（１）
【００１１】
逆に、クロック周波数ｆＴＲＡＮＳを減少させていくと、クロック周期ｔＴＲＡＮＳは長くなっていく。この時、１ライン期間Ｔ／Ｌに含まれるクロックパルス数は減少する。しかし、その１ライン期間Ｔ／Ｌの間に、Ｐピクセル分のデータ転送を完結する必要がある。つまり、１クロック周期ｔＴＲＡＮＳのＰ倍は、１ライン期間Ｔ／Ｌ以下でなければならない。さもなくば、１ライン期間Ｔ／Ｌの間のクロックパルス数が不足し、必要な数のデータ転送を完了することができなくなる。
【００１２】
ｔＴＲＡＮＳ  ≦  Ｔ／（Ｌ×Ｐ）
ｆＴＲＡＮＳ  ≧  ｆＦＲＭ×Ｌ×Ｐ        …（２）
【００１３】
これら関係式（１）、（２）を統合することによって、次の関係式が得られる。その関係式が、理論上、転送用クロックＸＳＣＬに課される条件を示している。
【００１４】
ｔＤＡＴＡ  ≦  ｔＴＲＡＮＳ  ≦  Ｔ／（Ｌ×Ｐ）
ｆＦＲＭ×Ｌ×Ｐ  ≦  ｆＴＲＡＮＳ  ≦  ｆＤＡＴＡ        …（３）
【００１５】
実際の設計段階では、上述の理論上の条件に加えて、更なる条件が転送用クロックＸＳＣＬに課される。それは、転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳは、製造プロセスにおいてばらつき、また、動作中の電圧や温度の変化によって変動してしまうからである。すなわち、クロック周波数ｆＴＲＡＮＳに関しては、ばらつきを考慮して設定を行う必要がある。言い換えれば、デバイスの製造・動作中にクロック周波数ｆＴＲＡＮＳがばらついても上記関係式（３）が満たされるように、クロック周波数ｆＴＲＡＮＳを設計する必要がある。
【００１６】
設計段階で設定されるクロック周波数ｆＴＲＡＮＳは、「設計周波数ｆＴＲＡＮＳ（ｓｅｔ）」と参照される。一方、実際のクロック周波数ｆＴＲＡＮＳは、製造ばらつきや動作電圧、動作温度などに依存して、ｆＴＲＡＮＳ（ｍｉｎ）〜ｆＴＲＡＮＳ（ｍａｘ）の範囲で変動するとする。例えば、ばらつき範囲が設計周波数ｆＴＲＡＮＳ（ｓｅｔ）に対して５０％〜２００％と仮定された場合、実際のクロック周波数ｆＴＲＡＮＳは、次の範囲で変動し得ると考えなければならない。
【００１７】
ｆＴＲＡＮＳ＝０．５×ｆＴＲＡＮＳ（ｓｅｔ）〜２×ｆＴＲＡＮＳ（ｓｅｔ）  …（４）
【００１８】
上記式（３）、（４）より、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）に関して、次の関係式が得られる。
【００１９】
２×ｆＦＲＭ×Ｌ×Ｐ  ≦  ｆＴＲＡＮＳ（ｓｅｔ）  ≦  ０．５×ｆＤＡＴＡ  …（５）
【００２０】
上記式（３）と式（５）との比較から明らかなように、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）の許容範囲は、理論上の範囲より狭くなることがわかる。
【００２１】
近年、ＬＣＤパネルの総画素数は増加の一途を辿っている。上記式（５）において、ＬＣＤパネルの総画素数は“Ｌ×Ｐ”で表されており、その“Ｌ×Ｐ”の増加は、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）の下限値の上昇を意味している。つまり、総画素数“Ｌ×Ｐ”の増加に伴って、表示データＤＡＴＡをより高速に転送するために、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）をより大きな値に設定する必要が生じる。言い換えれば、総画素数“Ｌ×Ｐ”が増加するにつれ、設計周波数ｆＴＲＡＮＳ（ｓｅｃ）の許容範囲はますます狭くなる。
【００２２】
このように、ＬＣＤパネルの総画素数の増加に対して、技術的に対応することが困難になってきている。そのことを別の観点で示せば、次の通りである。上記式（５）を変形することによって、総画素数“Ｌ×Ｐ”に関して次の関係式（６）が得られる。
【００２３】
Ｌ×Ｐ  ≦  ０．２５×ｆＤＡＴＡ／ｆＦＲＭ      …（６）
【００２４】
この式（６）は、ＬＣＤパネルの大画面化に制約を与える式である。例えば、フレーム周波数ｆＦＲＭが６０Ｈｚであり、最小時間ｔＤＡＴＡ（＝１／ｆＤＡＴＡ）が６０ｎｓであるとする。この場合、式（６）より、総画素数Ｌ×Ｐの最大値は６９４４４ピクセルであることが分かる。つまり、総画素数をそれ以上に増やすことは、技術的に不可能である。この場合、ＱＶＧＡサイズ（２４０×３２０＝７６８００ピクセル）の画像の表示は不可能である。
【課題を解決するための手段】
【００２５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２６】
本発明の第１の観点において、表示装置における表示コントローラ（２）が提供される。その表示コントローラ（２）は、表示データ（ＤＡＴＡ）が格納される記憶領域（５０）と、表示データ（ＤＡＴＡ）を表示パネル（１）に出力するドライバ（３０）と、記憶領域（５０）からドライバ（３０）へ表示データ（ＤＡＴＡ）が転送される際に用いられるクロック（ＸＳＣＬ）を生成するクロック生成回路（１０）とを備える。
【００２７】
本発明によれば、クロック生成回路によって生成された転送用クロックＸＳＣＬは、そのクロックの周波数ｆＴＲＡＮＳの調節にフィードバックされる。つまり、クロック生成回路は、自身が生成した転送用クロックＸＳＣＬをモニタし、モニタされた周波数ｆＴＲＡＮＳが所定の周波数に修正されるように転送用クロックＸＳＣＬを調節する。その結果、電圧変化や温度変化に応じて転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳが変動したとしても、そのクロック周波数ｆＴＲＡＮＳは直ぐに所定の周波数に戻される。つまり、転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳは、最適値に保たれるように制御される。
【００２８】
従って、本発明によれば、電圧変化、温度変化、製造ばらつき等を見込んで設計周波数ｆＴＲＡＮＳ（ｓｅｔ）を設定する必要はない。設計周波数ｆＴＲＡＮＳ（ｓｅｔ）の許容範囲は、上述の式（３）と同様であり、次の式（７）で表される
【００２９】
ｆＦＲＭ×Ｌ×Ｐ  ≦  ｆＴＲＡＮＳ（ｓｅｔ）  ≦  ｆＤＡＴＡ      …（７）
【００３０】
既出の式（５）と式（７）との比較から明らかなように、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）の許容範囲は、従来技術よりも広くなることがわかる。つまり、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）に課される制限が緩和されている。従って、ＬＣＤパネルの総画素数の増加に対応しやすくなる。また、上記式（７）を変形することによって、総画素数“Ｌ×Ｐ”に関して次の関係式（８）が得られる。
【００３１】
Ｌ×Ｐ  ≦  ｆＤＡＴＡ／ｆＦＲＭ      …（８）
【００３２】
既出の式（６）と式（８）との比較から明らかなように、総画素数“Ｌ×Ｐ”の上限値は、従来技術よりも増加している。それは、電圧や温度等による変動マージンを考慮する必要がないからである。例えば、フレーム周波数ｆＦＲＭが６０Ｈｚであり、最小時間ｔＤＡＴＡ（＝１／ｆＤＡＴＡ）が６０ｎｓであるとき、式（８）より、総画素数Ｌ×Ｐの最大値は２７７７７７ピクセルであることが分かる。この場合、ＱＶＧＡサイズ（２４０×３２０＝７６８００ピクセル）の画像を表示することが可能である。
【００３３】
本発明の第２の観点において、表示装置における表示データ転送方法が提供される。その表示データ転送方法は、（Ａ）表示データ（ＤＡＴＡ）が転送される際に用いられるクロック（ＸＳＣＬ）を生成するステップと、（Ｂ）生成されたクロック（ＸＳＣＬ）を用いて表示データ（ＤＡＴＡ）の転送を行うステップと、（Ｃ）生成されたクロック（ＸＳＣＬ）の所定の期間のパルス数（ＣＮＴ）をカウントするステップと、（Ｄ）その所定の期間のパルス数（ＣＮＴ）が所定の値（ＲＥＦ）に修正されるように、クロック（ＸＳＣＬ）の周波数（ｆＴＲＡＮＳ）を調節するステップと、を有する。
【発明の効果】
【００３４】
本発明によれば、転送用クロックＸＳＣＬに課される制限が緩和される。そのため、表示パネルの画素数の増加に対して、技術的に容易に対応することが可能となる。つまり、多量のデータを高速で転送する必要が生じる多画素化（大画面化）を、容易に実現することが可能となる。
【発明を実施するための最良の形態】
【００３５】
添付図面を参照して、本発明の実施の形態に係る表示装置、表示コントローラ、及び表示データの転送方法を説明する。本実施の形態において、表示装置として、ドットマトリックス型の液晶表示装置が例示される。
【００３６】
１．概要
図３は、本実施の形態に係るドットマトリックス型の液晶表示装置の構成を概略的に示している。図３において、液晶表示装置は、ＬＣＤパネル１、ＬＣＤコントローラ２、及びＣＰＵ３を有している。ＬＣＤコントローラ２は、ＬＣＤパネル１における画像の表示を制御する。ＣＰＵ３は、ＬＣＤコントローラ２に対して各種データや命令を供給する。
【００３７】
ＬＣＤパネル１は、マトリックス状に配置されたＬ×Ｐ個の画素を有している（Ｌ，Ｐは自然数）。また、ＬＣＤパネル１には、行方向に沿ったＬ本の走査線Ｘ１〜ＸＬと列方向に沿ったＰ本のデータ線Ｙ１〜ＹＰが設けられている。Ｌ本の走査線Ｘ１〜ＸＬとＰ本のデータ線Ｙ１〜ＹＰは、Ｌ×Ｐ個の交差点において互いに交差しており、それぞれの交差点に画素が形成されている。Ｌ本の走査線Ｘ１〜ＸＬは、コモンドライバ２０に接続されており、Ｐ本のデータ線Ｙ１〜ＹＰは、セグメントドライバ３０に接続されている。
【００３８】
コモンドライバ（ロウドライバ，ラインドライバ）２０は、走査線Ｘ１〜ＸＬから、駆動される走査線を順番に選択する。そして、コモンドライバ２０は、選択された走査線（ライン）を駆動する。一方、セグメントドライバ（カラムドライバ，データドライバ）３０は、駆動されるラインに対応する表示データＤＡＴＡを、データ線Ｙ１〜ＹＰに出力する。そのセグメントドライバ３０は、バス４０を介してＶＲＡＭ５０に接続されており、表示データＤＡＴＡは、１ライン毎にＶＲＡＭ５０から転送されてくる。
【００３９】
ＶＲＡＭ５０は、ＬＣＤパネル１に表示される画像に応じた表示データＤＡＴＡの格納に用いられる専用メモリである。表示データＤＡＴＡは、ＣＰＵ３から転送され、ＶＲＡＭ５０に一旦格納される。そして、ＣＰＵ３からの命令に従って、表示データＤＡＴＡは、１ライン毎にＶＲＡＭ５０から読み出され、バス４０に出力される。その表示データＤＡＴＡは、転送用クロックＸＳＣＬに同期して、ＶＲＡＭ５０からセグメントドライバ３０に転送される。セグメントドライバ３０は、転送されてきた１ライン分の表示データＤＡＴＡを格納するためのラッチ回路やラインメモリを有している。
【００４０】
バス４０上の表示データＤＡＴＡの転送を制御する回路が、図３に示された転送用クロック生成回路１０である。この転送用クロック生成回路１０は、表示データＤＡＴＡの転送に用いられる転送用クロックＸＳＣＬを生成する。更に、転送用クロック生成回路１０は、その転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳを調節する機能も有する。
【００４１】
具体的には、転送用クロック生成回路１０は、自身が生成した転送用クロックＸＳＣＬをモニタする。そして、転送用クロック生成回路１０は、モニタされた転送用クロックＸＳＣＬのクロック周波数ｆＴＲＡＮＳが所定の周波数に修正されるように、転送用クロックＸＳＣＬを調節する。その所定の周波数に関する情報（ＲＥＦ）は、転送用クロック生成回路１０に接続されたレジスタ６０に格納されている。転送用クロック生成回路１０は、そのレジスタ６０に格納された情報ＲＥＦを参照することによって、クロック周波数ｆＴＲＡＮＳを調節する。
【００４２】
例えば、レジスタ６０には、表示データＤＡＴＡの転送に最適な周波数（式（７）参照）そのものを示すデータが格納されている。転送用クロック生成回路１０は、モニタされた周波数とレジスタ６０が示す周波数との比較を行うことによって、クロック周波数ｆＴＲＡＮＳを最適値に保つことができる。あるいは、レジスタ６０には、所定の期間に生成されるべき最適なクロックパルス数が格納されていてもよい。転送用クロック生成回路１０は、所定の期間内に検出された転送用クロックＸＳＣＬのパルス数とレジスタ６０が示すパルス数との比較を行うことによって、クロック周波数ｆＴＲＡＮＳを最適値に保つことができる。
【００４３】
このように、転送用クロック生成回路１０によって生成された転送用クロックＸＳＣＬは、そのクロックの周波数ｆＴＲＡＮＳの調節にフィードバックされる。その結果、電圧変化や温度変化に応じて転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳが変動したとしても、そのクロック周波数ｆＴＲＡＮＳは直ぐに所定の周波数に戻される。つまり、転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳは、最適値に保たれるように制御される。
【００４４】
本実施の形態によれば、電圧変化、温度変化、製造ばらつき等に起因するクロック周波数ｆＴＲＡＮＳの変動は、転送用クロック生成回路１０の制御によって吸収される。よって、電圧変化、温度変化、製造ばらつき等を見込んで設計周波数ｆＴＲＡＮＳ（ｓｅｔ）を設定する必要はない。その結果、設計周波数ｆＴＲＡＮＳ（ｓｅｔ）に課される制限が緩和される（上記式（７）を参照）。従って、ＬＣＤパネル１の総画素数の増加に対応しやすくなる。つまり、多量のデータを高速で転送する必要が生じる多画素化（大画面化）を、容易に実現することが可能となる（上記式（８）を参照）。
【００４５】
以下、本実施の形態に係るＬＣＤコントローラ２の構成例や動作例を具体的に説明する。本実施の形態に係るＬＣＤコントローラ２は、図３に示された転送用クロック生成回路１０、コモンドライバ２０、セグメントドライバ３０、ＶＲＡＭ５０等を内蔵する“液晶表示制御用ＩＣ”として提供される。
【００４６】
２．構成例
図４は、本実施の形態に係るＬＣＤコントローラ２の構成の一例を示している。そのＬＣＤコントローラ２は、転送用クロック生成回路１０、コモンドライバ２０、セグメントドライバ３０、バス４０、ＶＲＡＭ５０、Ｘアドレス回路５１、Ｙアドレス回路５２、レジスタ６０、発振回路７０、表示タイミング生成回路８０、Ｉ／Ｆ回路９０、及び電源回路１００を備えている。
【００４７】
ＬＣＤコントローラ２は、Ｉ／Ｆ回路９０を介してＣＰＵ３に接続されている。ＣＰＵ３から送信されたデータは、Ｉ／Ｆ回路９０を経て、レジスタ６０に書き込まれる。レジスタ６０は、転送用クロック生成回路１０、Ｘアドレス回路５１、Ｙアドレス回路５２、発振回路７０、表示タイミング生成回路８０、及び電源回路１００に接続されており、ＬＣＤコントローラ２内部の各種設定を行う。
【００４８】
ＣＰＵ３から送信される表示データＤＡＴＡも、Ｉ／Ｆ回路９０を経て、レジスタ６０に書き込まれる。更に、その表示データＤＡＴＡは、レジスタ６０からＶＲＡＭ５０に書き込まれる。この時、Ｘアドレス回路５１とＹアドレス回路５２は、ＶＲＡＭ５０上の書き込みが行われる対象アドレスを生成する。
【００４９】
発振回路７０は、源発振クロックＳＣＬを生成し、その源発振クロックＳＣＬを表示タイミング生成回路８０に供給している。
【００５０】
表示タイミング生成回路８０は、源発振クロックＳＣＬに対して分周等の処理を行い、表示用のタイミング信号を生成する。そして、表示タイミング生成回路８０は、そのタイミング信号をコモンドライバ２０やセグメントドライバ３０に出力することによって、それらドライバの動作を制御する。また、表示タイミング生成回路８０は、そのタイミング信号に基づいて、後述されるスタート信号ＳＴやＮＯＤＩＳＰ信号ＳＮＤを、転送用クロック生成回路１０に出力する。
【００５１】
電源回路１００は、ＬＣＤパネルに関する駆動電圧を生成する。この電源回路１００は、コモンドライバ２０及びセグメントドライバ３０に接続されており、それらドライバのそれぞれに、走査線及びデータ線を駆動するための駆動電圧を供給する。
【００５２】
図５は、本実施の形態に係る転送用クロック生成回路１０の構成例を示している。図５に示された転送用クロック生成回路１０は、転送用クロック発振回路１１、制御回路１２、カウンタ１３、及び比較回路１４を有している。
【００５３】
転送用クロック発振回路１１は、転送用クロックＸＳＣＬの発振を行う発振器である。この転送用クロック発振回路１１は、表示タイミング生成回路８０からスタート信号ＳＴを受け取る。スタート信号ＳＴは、表示データＤＡＴＡの転送の開始を指示する信号である。そのスタート信号ＳＴに応答して、転送用クロック発振回路１１は、ある発振周波数ｆＴＲＡＮＳで転送用クロックＸＳＣＬを生成（発振）する。尚、その発振周波数ｆＴＲＡＮＳは、制御回路１２によって可変に設定される。
【００５４】
カウンタ１３は、転送用クロック発振回路１１によって生成された転送用クロックＸＳＣＬをモニタし、所定の期間内の転送用クロックＸＳＣＬのパルス数をカウントする。その所定の期間内のカウント値ＣＮＴは、制御回路１２及び比較回路１４に出力される。その所定の期間は、表示データＤＡＴＡの転送が行われる１ライン期間である。
【００５５】
レジスタ６０には、その１ライン期間内に生成されるべき最適なパルス数ＲＥＦ（以下、「参照パルス数ＲＥＦ」と参照される）が設定されている。その参照パルス数ＲＥＦは、設定周波数ｆＴＲＡＮＳ（ｓｅｔ）に対応するパラメータである。制御回路１２及び比較回路１４には、レジスタ６０からこの参照パルス数ＲＥＦが供給される。
【００５６】
制御回路１２は、カウンタ１３で計数されたカウント値ＣＮＴとレジスタ６０に設定された参照パルス数ＲＥＦとの比率に基づいて、発振周波数ｆＴＲＡＮＳを修正する。具体的には、制御回路１２は、カウント値ＣＮＴと参照パルス数ＲＥＦを用いて、次の式で与えられる「補正倍率γ」を算出する。
【００５７】
補正倍率γ＝（参照パルス数ＲＥＦ）／（カウント値ＣＮＴ）      …（９）
【００５８】
そして、制御回路１２は、現在の発振周波数ｆＴＲＡＮＳに算出された補正倍率γを掛けることによって、新しい発振周波数ｆＴＲＡＮＳを設定する。例えば、制御回路１２は補正倍率γを示す制御信号を転送用クロック発振回路１１に出力し、転送用クロック発振回路１１がその制御信号に応じて発振周波数ｆＴＲＡＮＳを調整する。このように、制御回路１２によって、発振周波数ｆＴＲＡＮＳが所定の周波数に修正される。言い換えれば、制御回路１２は、補正倍率γを算出することによって、発振周波数ｆＴＲＡＮＳを参照パルス数ＲＥＦに対応した最適周波数に保つことができる。
【００５９】
また、制御回路１２は、表示タイミング生成回路８０からＮＯＤＩＳＰ信号ＳＮＤを受け取る。そのＮＯＤＩＳＰ信号ＳＮＤは、ＬＣＤパネル１において表示が行われない「非表示期間」に、活性化される。本実施の形態に係る制御回路１２は、そのＮＯＤＩＳＰ信号ＳＮＤが活性化されている時にだけ、上述の発振周波数ｆＴＲＡＮＳの調節（最適化）を行う。つまり、制御回路１２は、非表示期間の間に、発振周波数ｆＴＲＡＮＳの最適化を行う。ＮＯＤＩＳＰ信号ＳＮＤは、発振周波数ｆＴＲＡＮＳの最適化を指示する信号であるとも言える。
【００６０】
非表示期間として、１フレーム中の先頭ラインに相当する「先頭ライン期間」が例示される。先頭ライン期間においては、先頭ラインに対応する表示データＤＡＴＡが、セグメントドライバ３０に転送される。その次のライン期間において、先頭ラインに対応する表示データＤＡＴＡがＬＣＤパネル１に表示される一方、次のラインに対応する表示データＤＡＴＡの転送が行われる。そのような先頭ライン期間において、発振周波数ｆＴＲＡＮＳの最適化が実行される。
【００６１】
比較回路１４は、非表示期間以外の表示期間において、カウンタ１３で計数されたカウント値ＣＮＴとレジスタ６０に設定された参照パルス数ＲＥＦとの比較を行う。比較回路１４の出力であるイネーブル信号ＥＮは、その比較の結果を表し、転送用クロック発振回路１１を制御する。例えば、カウント値ＣＮＴが参照パルス数ＲＥＦ未満である場合、イネーブル信号ＥＮは“Ｈｉｇｈ”に設定される。この場合、転送用クロック発振回路１１は活性化される。一方、カウント値ＣＮＴが参照パルス数ＲＥＦ以上になった場合、イネーブル信号ＥＮは“Ｌｏｗ（ディスエーブル）”に変更される。この場合、転送用クロック発振回路１１は非活性化される。
【００６２】
３．動作フロー
既出の図４を参照して、ＬＣＤコントローラ２の全体的な動作を説明する。まず、表示データＤＡＴＡのＶＲＡＭ５０への書き込み動作は、次の通りである。ＣＰＵ３からの命令に従って、Ｘアドレス回路５１及びＹアドレス回路５２は、ＶＲＡＭ５０上の書き込みが行われるアドレスを指定する。次に、ＣＰＵ３から送信された表示データＤＡＴＡが、Ｉ／Ｆ回路９０及びレジスタ６０を介して、ＶＲＡＭ５０上の指定されたアドレスに書き込まれる。
【００６３】
表示データＤＡＴＡの表示動作は、次の通りである。表示タイミング生成回路８０は、発振回路７０により生成された源発振クロックＳＣＬに基づいて、表示に必要なタイミング信号を生成する。そして、表示タイミング生成回路８０は、それらタイミング信号をコモンドライバ２０及びセグメントドライバ３０に出力する。コモンドライバ２０及びセグメントドライバ３０は、受け取ったタイミング信号に応じて、走査線及びデータ線をそれぞれ駆動する。
【００６４】
同時に、ＶＲＡＭ５０からセグメントドライバ３０への表示データＤＡＴＡの転送も行われる。具体的には、ＣＰＵ３からの命令に従って、Ｘアドレス回路５１及びＹアドレス回路５２は、ＶＲＡＭ５０上の読み出しが行われるアドレスを指定する。そして、ＶＲＡＭ５０上の指定されたアドレスから、１ライン分の表示データＤＡＴＡが読み出さる。読み出された１ライン分の表示データＤＡＴＡは、バス４０に出力される。出力された表示データＤＡＴＡは、転送用クロックＸＳＣＬに同期してセグメントドライバ３０に転送される。
【００６５】
その転送用クロックＸＳＣＬは、転送用クロック生成回路１０によって生成される。転送用クロック生成回路１０の動作は、表示タイミング生成回路８０によって制御される。表示タイミング生成回路８０は、タイミング信号に基づいてスタート信号ＳＴ及びＮＯＤＩＳＰ信号ＳＮＤを生成し、それらスタート信号ＳＴ及びＮＯＤＩＳＰ信号ＳＮＤを転送用クロック生成回路１０に出力する。スタート信号ＳＴは、表示データＤＡＴＡの転送の開始を指示する信号であり、ＮＯＤＩＳＰ信号ＳＮＤは、発振周波数ｆＴＲＡＮＳの最適化を指示する信号である。これらスタート信号ＳＴ及びＮＯＤＩＳＰ信号ＳＮＤに応答して、転送用クロック生成回路１０は、次のような処理を行う。
【００６６】
図６は、本実施の形態に係る転送用クロック生成回路１０の動作を示すフローチャートである。既出の図５及び図６を参照して、転送用クロック生成回路１０の動作フローを説明する。
【００６７】
転送用クロック発振回路１１は、スタート信号ＳＴが活性化されるまでは待ち状態となっている（ステップＳ１）。スタート信号ＳＴが活性化されると（ステップＳ１；Ｙｅｓ）、カウンタ１３が初期化され、カウント値ＣＮＴが“０”に設定される（ステップＳ２）。また、転送用クロック発振回路１１は、ある発振周波数ｆＴＲＡＮＳで転送用クロックＸＳＣＬを発生させる（ステップＳ３）。その転送用クロックＸＳＣＬに同期して、表示データＤＡＴＡの転送が行われる。
【００６８】
制御回路１２は、ＮＯＤＩＳＰ信号ＳＮＤを参照して、現在のラインが「表示ライン」か「非表示ライン」かの判定を行う（ステップＳ４）。非表示ラインの場合（ステップＳ４；Ｙｅｓ）、表示データＤＡＴＡの転送に加えて、転送用クロックＸＳＣＬの最適化処理が実行される（ステップＳ１０〜Ｓ１６）。一方、表示ラインの場合（ステップＳ４；Ｎｏ）、通常の転送処理が実行される（ステップＳ２０〜Ｓ２３）。本実施の形態において、非表示ラインは、１フレーム中の先頭ラインである。
【００６９】
先頭ラインの期間中、カウンタ１３は、転送用クロックＸＳＣＬのパルス数をカウントする（ステップＳ１０，Ｓ１１）。先頭ラインが終了すると（ステップＳ１１；Ｙｅｓ）、転送用クロック発振回路１１は、転送用クロックＸＳＣＬの生成を停止する（ステップＳ１２）。
【００７０】
次に、カウンタ１３によってカウントされたカウント値ＣＮＴが、制御回路１２に送られる（ステップＳ１３）。そのカウント値ＣＮＴは、１ライン期間中の転送用クロックＸＳＣＬのパルス数である。続いて、制御回路１２は、そのカウント値ＣＮＴとレジスタ６０に設定されている参照パルス数ＲＥＦとを用いて、補正倍率γを算出する（ステップＳ１４）。補正倍率γは、上述の計算式（９）で与えられる。
【００７１】
次に、制御回路１２は、算出された補正倍率γを用いて、発振周波数ｆＴＲＡＮＳが最適な周波数になるように補正を行う（ステップＳ１５）。具体的には、制御回路１２は、現在の発振周波数ｆＴＲＡＮＳに算出された補正倍率γを掛けることによって、新しい発振周波数ｆＴＲＡＮＳを設定する。このようにして、制御回路１２は、発振周波数ｆＴＲＡＮＳを最適な周波数に制御する。
【００７２】
制御回路１２は、次回の最適化処理までの間、転送用クロック発振回路１１に対する制御状態を維持する（ステップＳ１６）。つまり、先頭ライン期間の後、１フレームが終了するまで、発振周波数ｆＴＲＡＮＳは、最適化された値に維持される。次のフレームの先頭ライン期間において、発振周波数ｆＴＲＡＮＳは、再び補正され得る（ステップＳ１０〜Ｓ１５）。つまり、電圧や温度の変化によって転送用クロックＸＳＣＬの周波数ｆＴＲＡＮＳが変動したとしても、その周波数ｆＴＲＡＮＳは直ぐに所定の最適値に修正される。
【００７３】
次のラインが始まると、ＮＯＤＩＳＰ信号ＳＮＤは非活性化される一方、スタート信号ＳＴは再度活性化される（ステップＳ１；Ｙｅｓ）。スタート信号ＳＴの活性化に応答して、カウンタ１３が初期化される（ステップＳ２）。また、転送用クロック発振回路１１は、補正後の発振周波数ｆＴＲＡＮＳで転送用クロックＸＳＣＬを発生させる（ステップＳ３）。その転送用クロックＸＳＣＬに同期して、表示データＤＡＴＡの転送が行われる。
【００７４】
また、制御回路１２は、非活性化されたＮＯＤＩＳＰ信号ＳＮＤを参照して、現在のラインが「表示ライン」であることを認識する（ステップＳ４；Ｎｏ）。この場合、制御回路１２は、比較回路１４を活性化させる。そして、表示期間中の転送処理が実行される（ステップＳ２０〜Ｓ２３）。
【００７５】
表示ラインの期間中、カウンタ１３は、転送用クロックＸＳＣＬのパルス数をカウントする（ステップＳ２０）。比較回路１４においては、カウント値ＣＮＴとレジスタ６０に設定された参照パルス数ＲＥＦとが、常に比較される（ステップＳ２１）。カウント値ＣＮＴが参照パルス数ＲＥＦ未満である間（ステップＳ２１；Ｎｏ）、イネーブル信号ＥＮは“Ｈｉｇｈ”に設定されている。この場合、転送用クロック発振回路１１による転送用クロックＸＳＣＬの生成は継続し、カウンタ１３によるカウントも継続する（ステップＳ２０）。
【００７６】
一方、カウント値ＣＮＴが参照パルス数ＲＥＦ以上になった場合（ステップＳ２１；Ｙｅｓ）、イネーブル信号ＥＮは“Ｈｉｇｈ”から“Ｌｏｗ”に変わる。つまり、イネーブル信号ＥＮは、ディスエーブルに設定される（ステップＳ２２）。この場合、転送用クロック発振回路１１は非活性化され、転送用クロックＸＳＣＬの生成を停止する（ステップＳ２３）。このような処理による効果は、次の通りである。
【００７７】
発振周波数ｆＴＲＡＮＳが最適化された後、１フレームが終了するまでの期間においても、急激な温度変化等によって、発振周波数ｆＴＲＡＮＳが急増する可能性がある。表示データＤＡＴＡの転送に必要な数以上のクロックパルスを生成することは、消費電力の無駄である。よって、カウント値ＣＮＴが参照パルス数ＲＥＦに並んだ時点でイネーブル信号ＥＮをディスエーブルに設定することによって、余計な消費電力を削減することが可能となる。
【００７８】
イネーブル信号ＥＮがイネーブルのままである場合は、当該ラインが終了した時点で、転送用クロック発振回路１１は、転送用クロックＸＳＣＬの生成を停止する（ステップＳ２３）。次のラインにおいても、同様の処理が行われる。
【００７９】
図７は、本実施の形態に係る転送用クロック生成回路１０の動作の一例を示すタイミングチャートである。図７において、源発振クロックＳＣＬ、ＮＯＤＩＳＰ信号ＳＮＤ、スタート信号ＳＴ、イネーブル信号ＥＮ、転送用クロックＸＳＣＬ、及びカウント値ＣＮＴが示されている。この動作例において、ＬＣＤパネル１のサイズはＱＶＧＡ（２４０×３２０ピクセル）であり、レジスタ６０に設定される参照パルス数ＲＥＦは２４０であるとする。
【００８０】
１ラインが始まると、表示タイミング生成回路８０は、源発振クロックＳＣＬに基づいて、スタート信号ＳＴとＮＯＤＩＳＰ信号ＳＮＤを生成する。フレームの先頭ラインは非表示期間であり、ＮＯＤＩＳＰ信号ＳＮＤはアクティブ状態に設定される。スタート信号ＳＴの立ち下がりに応答して、転送用クロック発振回路１１は、補正前の転送用クロックＸＳＣＬの生成を開始する。カウンタ１３は、初期化された後、生成された転送用クロックＸＳＣＬのパルス数をカウントし始める。
【００８１】
先頭ラインが終了した時点で、カウント値ＣＮＴは、例えば２６４になったとする。制御回路１２は、参照パルス数ＲＥＦ（＝２４０）とカウント値ＣＮＴ（＝２６４）から、補正倍率γを算出する。上記計算式（９）によれば、補正倍率γは、２４０／２６０と算出される。よって、制御回路１２は、発振周波数ｆＴＲＡＮＳを２４０／２６４倍する。これにより、発振周波数ｆＴＲＡＮＳは低減され、参照パルス数ＲＥＦに対応した周波数に変更される。
【００８２】
次のラインは表示期間であり、ＮＯＤＩＳＰ信号ＳＮＤは非活性化される。よって、発振周波数ｆＴＲＡＮＳの最適化は行われない。スタート信号ＳＴの立ち下がりに応答して、転送用クロック発振回路１１は、補正後の転送用クロックＸＳＣＬの生成を開始する。カウンタ１３は、初期化された後、生成された転送用クロックＸＳＣＬのパルス数をカウントし始める。
【００８３】
表示ラインの期間中、比較回路１４は、カウント値ＣＮＴと参照パルス数ＲＥＦ（＝２４０）との比較を行う。カウント値ＣＮＴが２４０に満たない間、イネーブル信号ＥＮは“Ｈｉｇｈ”である。カウント値ＣＮＴが２４０になると、イネーブル信号ＥＮは“Ｌｏｗ（ディスエーブル）”に変更される。これにより、転送用クロック発振回路１１は非活性化され、転送用クロックＸＳＣＬの生成が停止する。
【００８４】
４．変形例
図８は、本実施の形態に係る転送用クロック生成回路１０の変形例を示している。図８において、既出の構成には同じ符号が付され、重複する説明は適宜省略される。
【００８５】
図８に示される転送用クロック生成回路１０は、更に、ＡＮＤ回路１５を有している。このＡＮＤ回路１５には、比較回路１４から出力されるイネーブル信号ＥＮが入力される。また、表示タイミング生成回路８０から出力されるＮＯＣＬＫ信号ＳＮＣが、インバータ１６を介して、ＡＮＤ回路１５に入力される。ＡＮＤ回路１５は、イネーブル信号ＥＮとＮＯＣＬＫ信号ＳＮＣの反転信号とのＡＮＤ演算を行い、その演算結果を転送用クロック発振回路１１に出力する。
【００８６】
ＮＯＣＬＫ信号ＳＮＣは、１ライン期間中の任意のタイミングで、転送用クロックＸＳＣＬの生成を中断させるための信号である。表示タイミング生成回路８０は、転送用クロックＸＳＣＬの中断期間の間、ＮＯＣＬＫ信号ＳＮＣを“Ｈｉｇｈ”に設定し、転送用クロックＸＳＣＬの生成期間の間、ＮＯＣＬＫ信号ＳＮＣを“Ｌｏｗ”に設定する。ＮＯＣＬＫ信号ＳＮＣが“Ｈｉｇｈ”の場合、イネーブル信号ＥＮが“Ｈｉｇｈ”であっても、ＡＮＤ回路１５の出力は“Ｌｏｗ”となる。その場合、転送用クロック発振回路１１は、非活性化される。
【００８７】
このように、ＮＯＣＬＫ信号ＳＮＣが“Ｈｉｇｈ”に設定されている間、転送用クロックＸＳＣＬの生成は中断される。逆に言えば、ＮＯＣＬＫ信号ＳＮＣを利用することによって、１ライン期間中の指定されたタイミングで、転送用クロックＸＳＣＬの生成を中断することが可能となる。つまり、１ライン期間中の転送用クロックＸＳＣＬの発生期間を、自在に制御する事が可能となる。これによる効果は次の通りである。
【００８８】
表示データＤＡＴＡの転送時には、バス４０が高速に動作するため、電流ノイズが発生する。そのノイズは、グランドを介して、図４に示された電源回路１００、セグメントドライバ３０、コモンドライバ２０へ伝播する可能性がある。ノイズ発生のタイミングによっては、画質が劣化する恐れがある。本変形例によれば、１ライン期間中の転送用クロックＸＳＣＬの発生期間を自在に制御できる。つまり、転送用クロックＸＳＣＬの発生期間を、現在表示されている表示データＤＡＴＡに関する表示安定期間から外すことが可能となる。これにより、ノイズに起因する画質不良を防止することが可能となる。
【図面の簡単な説明】
【００８９】
【図１】図１は、従来の液晶表示装置の構成を概略的に示すブロック図である。
【図２】図２は、表示データの転送に課される条件を説明するための図である。
【図３】図３は、本発明の実施の形態に係る液晶表示装置の構成を概略的に示すブロック図である。
【図４】図４は、本発明の実施の形態に係るＬＣＤコントローラの構成を示すブロック図である。
【図５】図５は、本発明の実施の形態に係る転送用クロック生成回路の構成を示すブロック図である。
【図６】図６は、本発明の実施の形態に係る表示データの転送方法を示すフローチャートである。
【図７】図７は、本発明の実施の形態に係る転送用クロック生成回路の動作の一例を示すタイミングチャートである。
【図８】図８は、本発明の実施の形態に係る転送用クロック生成回路の変形例を示すブロック図である。
【符号の説明】
【００９０】
１    ＬＣＤパネル
２    ＬＣＤコントローラ
３    ＣＰＵ
１０    転送用クロック生成回路
１１    転送用クロック発振回路
１２    制御回路
１３    カウンタ
１４    比較回路
１５    ＡＮＤ回路
２０    コモンドライバ
３０    セグメントドライバ
４０    バス
５０    ＶＲＡＭ
５１    Ｘアドレス回路
５２    Ｙアドレス回路
６０    レジスタ
７０    発振回路
８０    表示タイミング生成回路
９０    Ｉ／Ｆ回路
１００    電源回路
ＣＮＴ    カウント値
ＥＮ      イネーブル信号
ＳＣＬ    源発振クロック
ＳＮＣ    ＮＯＣＬＫ信号
ＳＮＤ    ＮＯＤＩＳＰ信号
ＳＴ      スタート信号
ＸＳＣＬ  転送用クロック
【図１】
2008015006.tif 000003
【図２】
2008015006.tif 000004
【図３】
2008015006.tif 000005
【図４】
2008015006.tif 000006
【図５】
2008015006.tif 000007
【図６】
2008015006.tif 000008
【図７】
2008015006.tif 000009
【図８】
2008015006.tif 000010