(57)【要約】【課題】トランジスタのレイアウトパターンを大きくしなくてもトランジスタのゲート容量の各容量成分を個別に精度良く測定するための容量測定用回路を提供する。【解決手段】この容量測定用回路４では、基準端子ｇと該基準端子ｇとの間でそれぞれ容量を形成する複数の端子ｓ，ｂ，ｄとを有する測定対象ＤＵＴの前記各容量を測定するためのものであって、それぞれ測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々にその一方主電極を介して接続されたｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５と、それぞれ測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々にその一方主電極を介して接続されたｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６と、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５の制御電極に共通接続されたパッド部ＧＥと、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６の制御電極に共通接続されたパッド部ＧＮとを備える。【選択図】図２
2008064481.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と該第１端子との間でそれぞれ容量を形成する複数の第２端子とを有する測定対象の前記各容量を測定するための容量測定用回路であって、
それぞれ前記測定対象の前記複数の第２端子の各々にその一方主電極を介して接続された複数の第１の半導体スイッチと、
それぞれ前記測定対象の前記複数の第２端子の各々にその一方主電極を介して前記第１の半導体スイッチと並列に接続された複数の第２の半導体スイッチと、
前記複数の第１の半導体スイッチの制御電極に共通接続された第１のパッド部と、
前記複数の第２の半導体スイッチの制御電極に共通接続された第２のパッド部と、
を備えることを特徴とする容量測定用回路。  
【請求項２】
請求項１に記載の容量測定用回路であって、
前記測定対象の前記第１端子に所定電圧を解除自在に印加して、ＣＢＣＭ法により前記第１端子の容量を測定するＣＢＣＭ回路を更に備えることを特徴とする容量測定用回路。
【請求項３】
請求項１に記載の容量測定用回路であって、
前記測定対象の前記第１端子に所定電圧を解除自在に印加するパルスジェネレータを更に備えることを特徴とする容量測定用回路。
【請求項４】
請求項１〜請求項３の何れかに記載の容量測定用回路であって、
前記測定対象は、バルクトランジスタであり、  
前記第１端子は、前記バルクトランジスタのゲート部であり、
前記複数の第２端子は、前記バルクトランジスタのソース部、ウェル部およびドレイン部であることを特徴とする容量測定用回路。
【請求項５】
請求項４に記載の容量測定用回路であって、
前記バルクトランジスタは、前記ウェル部と前記ウェル部を支持する半導体基板との間に前記ウェル部と異なる導電型の半導体層が形成されることを特徴とする容量測定用回路。
【請求項６】
請求項１〜請求項３の何れかに記載の容量測定用回路であって、
前記測定対象は、部分空乏型ＳＯＩトランジスタであり、
前記第１端子は、前記部分空乏型ＳＯＩトランジスタのゲート部であり、
前記複数の第２端子は、前記部分空乏型ＳＯＩトランジスタのソース部、ボディ部（以後、ウェル部と呼ぶ）およびドレイン部であることを特徴とする容量測定用回路。
【請求項７】
請求項１〜請求項３の何れかに記載の容量測定用回路であって、
前記測定対象は、互いに隙間を空けて噛合状態に配置された一対の櫛形配線部と、前記一対の櫛形配線部の一方主面側および他方主面側に隙間を空けて配置された第１の面状配線部および第２の面状配線部とからなる配線構造であり、
前記第１端子は、前記配線構造の一方の前記櫛形配線部であり、
前記複数の第２端子は、前記配線構造の他方の前記櫛形配線部、前記第１の面状配線部および前記第２の面状配線部であることを特徴とする容量測定用回路。
【請求項８】
請求項４〜請求項７の何れかに記載の容量測定用回路を用いた容量測定方法であって、
前記容量測定用回路の前記各第１の半導体スイッチの他方主電極および前記各第２の半導体スイッチの他方主電極をそれぞれ所定の定電位源に接続し、
前記各第１の半導体スイッチを流れる電流を電流測定手段により測定し、
（ａ）前記測定対象の前記第１端子に印加されている所定電圧の解除に略連動させて、前記第１のパッド部へのオン電圧の印加を解除して前記各第１の半導体スイッチをオフにすると共に前記第２のパッド部にオン電圧を印加して前記各第２の半導体スイッチをオンにして、前記測定対象の前記複数の第２端子に残留している電荷をそれぞれ前記各第２の半導体スイッチを通じて前記所定の定電位源に放電させる工程と、
（ｂ）工程（ａ）の後、前記測定対象の前記第１端子への前記所定電圧の印加に略連動させて、前記第１のパッド部にオン電圧を印加して前記各第１の半導体スイッチをオンにすると共に前記第２のパッド部へのオン電圧を解除して前記各第２の半導体スイッチをオフにして、前記所定の定電位源からの電流を前記各第１の半導体スイッチを通じて前記測定対象の前記複数の第２端子の各々に充電させ、その際の前記複数の第２端子の各々に充電される電荷量を前記電流測定手段により測定し、その測定結果から前記測定対象の前記第１端子と前記複数の第２端子の各々との間の各容量を求める工程と、
を含むことを特徴とする容量測定方法。
【請求項９】
請求項４〜請求項６の何れかに記載の容量測定用回路を用いた容量測定方法であって、
前記測定対象のソース部に接続された前記第１の半導体スイッチの他方主電極および前記第２の半導体スイッチの他方主電極をそれぞれ所定の低電位源に接続し、
前記測定対象のドレイン部に接続された前記第１の半導体スイッチの他方主電極および前記第２の半導体スイッチの他方主電極をそれぞれ所定の高電位源に接続し、
前記測定対象のソース部に接続された前記第１の半導体スイッチを流れる電流または前記測定対象のドレイン部に接続された前記第１の半導体スイッチを流れる電流を電流測定手段により測定し、
（ａ）前記測定対象のゲート部への所定電圧の印加に略連動させて、前記第２のパッド部へのオン電圧を解除して前記各第２の半導体スイッチをオフにし、且つ前記第１のパッド部にオン電圧を印加して前記各第１の半導体スイッチをオンにして、前記所定の低電位源からの負電荷電流を順に前記測定対象のソース部に接続された前記第１の半導体スイッチ、前記測定対象のソース部・ドレイン部間および前記測定対象のドレイン部に接続された前記第１の半導体スイッチを通じて前記所定の高電位源に通電させ、その際の前記所定の低電位源からの流出電流量または前記所定の高電位源への流入電流量をそれぞれ前記電流測定手段で測定する工程と、
（ｂ）工程（ａ）の後、前記測定対象のゲート部に前記所定電圧が印加されている状態で、前記第２のパッド部にオン電圧を印加して前記各第２の半導体スイッチをオンにすると共に前記第１のパッド部へのオン電圧を解除して前記各第１の半導体スイッチをオフにする工程と、
（ｃ）工程（ｂ）の後、前記測定対象のゲート部に印加されている前記所定電圧を解除して、前記測定対象のソース部に充電された充電電荷を前記測定対象のソース部に接続された前記第２の半導体スイッチを通じて前記所定の低電位源に放電させると共に、前記測定対象のドレイン部に充電された充電電荷を前記測定対象のドレイン部に接続された前記第２の半導体スイッチを通じて前記所定の高電位源に放電させる工程と、
（ｄ）前記工程（ａ）〜（ｃ）を、前記所定電圧の周波数を異ならせた２つの場合で行って、それぞれの場合で、前記電流測定手段の測定結果に基づき、前記所定電圧の同じ印加時間分における前記所定の低電位源からの前記流出電流量または前記所定の高電位源への前記流入電流量を求めて、それらの差分から前記測定対象のソース部または前記ドレイン部に充電された充電電荷の量を求め、その充電電荷の量から前記ゲート部・前記ソース部間の容量または前記ゲート部・前記ドレイン部間の容量を求める工程と、
を含むことを特徴とする容量測定方法。
【請求項１０】
請求項９に記載の容量測定方法であって、
前記測定対象のウェル部に接続された前記第１の半導体スイッチの他方主電極および前記第２の半導体スイッチの他方主電極をそれぞれ所定の低電位源に接続し、
前記測定対象のウェル部に接続された前記第１の半導体スイッチを流れる電流を電流測定手段により測定し、
前記工程（ａ）で、前記第２のパッド部へのオン電圧を解除して前記ウェル部に接続された前記第２の半導体スイッチをオフにし、且つ前記第１のパッド部にオン電圧を印加して前記ウェル部に接続された前記第１の半導体スイッチをオンにして、前記所定の低電位部からの電荷を前記第１の半導体スイッチを通じて前記測定対象のウェル部に充電させ、その際の前記ウェル部に充電された充電電荷の量を前記電流測定手段により測定し、その測定結果に基づき前記ゲート部・前記ウェル部間の容量を求めることを特徴とする容量測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の容量を測定するための容量測定用回路および容量測定方法に関する。
【背景技術】
【０００２】
従来、トランジスタのゲート容量特性を抽出するための容量測定は、LCRメータを用いて行われていた。この測定法では、測定精度を確保するためにトランジスタの容量値としてpFオーダの大きな容量値を必要とする。そのため、測定対象のトランジスタとして、単体のトランジスタを多数並列接続して容量値を大きくしたものを用いていた。このため、測定対象のトランジスタのレイアウトパターンが大きくなり、ゲートの引き回しに伴うゲート抵抗が増加し、測定された容量値の精度が低下するという欠点があった。
【０００３】
他方、トランジスタの電流特性を抽出するときの電流測定においては、測定対象のトランジスタのレイアウトパターンは、実回路と同等の面積小のものが用いられている。
【０００４】
そして従来では、トランジスタの特性をシミュレーションするためのSPICEのパラメータとして、上記のレイアウトパターンの大きいトランジスタから得たゲート容量特性と、上記のレイアウトパターンの小さいトランジスタから得た電流特性とを用いて、実際の微細なトランジスタの特性をシミュレーションしていた。
【０００５】
そのため、電流特性を得るのに用いたトランジスタのレイアウトパターンのサイズ（面積小）と、ゲート容量特性を得るのに用いたトランジスタのレイアウトパターンのサイズ（面積大）との違いによる整合性の問題があり、面積小のトランジスタでのゲート容量を測定する手法が求められていた。
【０００６】
その様な手法として、CBCM法による測定法が知られている。このCBCM法は、AC測定器では十分な精度が得られないsub-fFレベルの容量測定用回路として、C.Hu氏により提案されている（非特許文献１）。
【０００７】
【非特許文献１】J.C.Chen, D.Sylvester, and C. Hu, "An On-Chip, interconnect capacitance characterization method with sub-femto-Farad resolution" IEEE Trans. Semicond. Manufact. , vol.22, pp. 204-210, May 1998
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般にトランジスタのゲート容量は、ゲート部・ソース部間のソース容量成分と、ゲート部・ウェル部間の基板容量成分と、ゲート部・ドレイン部間のドレイン容量成分の３つの容量成分に分けられる。
【０００９】
大規模集積回路において、トランジスタの動作速度を高精度に見積もるためには、これら３つの容量成分を精度良く測定することが非常に重要である。
【００１０】
しかしながら、これら３つの容量成分を測定するには、現状のCBCM法では不可能である。またLCRメータでは、３つの容量成分は測定できるが、pFの精度でしか測定できないので、測定対象のトランジスタのレイアウトパターンが大きくなり、結局、上記に述べた整合性の問題が生じて、容量値の微小な微細トランジスタの特性をシミュレーションするのは困難である。
【００１１】
また大規模集積回路では、各トランジスタのソース部を束ねる櫛形配線と各トランジスタのドレイン部を束ねる櫛形配線とが相互に隙間を空けて噛合状に配置し、これらの上下側に面状の上層配線および下層配線が配置する配線構造を有するが、この配線構造の各配線間の容量（即ち各櫛形配線間の容量、一方の櫛形配線と上層配線の間の容量および一方の櫛形配線と下層配線の間の容量）も精度良く測定できれば、大規模集積回路の動作速度を高精度に見積もるのに役立つ。
【００１２】
そこで、この発明の課題は、トランジスタのレイアウトパターンを大きくしなくてもトランジスタのゲート容量の各容量成分や上記の配線構造の各配線間の容量を個別に精度良く測定するための容量測定用回路および容量測定方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決する為に、請求項１に記載の容量測定用回路は、第１端子と該第１端子との間でそれぞれ容量を形成する複数の第２端子とを有する測定対象における前記複数の第２端子の各々の前記容量を測定するための容量測定用回路であって、それぞれ前記測定対象の前記複数の第２端子の各々にその一方主電極を介して接続された複数の第１の半導体スイッチと、それぞれ前記測定対象の前記複数の第２端子の各々にその一方主電極を介して前記第１の半導体スイッチと並列に接続された複数の第２の半導体スイッチと、前記複数の第１の半導体スイッチの制御電極に共通接続された第１のパッド部と、前記複数の第２の半導体スイッチの制御電極に共通接続された第２のパッド部と、を備えるものである。
【発明の効果】
【００１４】
請求項１に記載の容量測定用回路によれば、それぞれ測定対象の複数の第２端子の各々にその一方主電極を介して接続された複数の第１の半導体スイッチと、それぞれ測定対象の複数の第２端子の各々にその一方主電極を介して前記第１の半導体スイッチと並列に接続された複数の第２の半導体スイッチと、前記複数の第１の半導体スイッチの制御電極に共通接続された第１のパッド部と、前記複数の第２の半導体スイッチの制御電極に共通接続された第２のパッド部とを備えるので、この容量測定用回路を用いることで、測定対象のレイアウトパターンを大きくしなくても、測定対象における第１端子と複数の第２端子の各々との間の各容量を個別に精度良く測定できる様になる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
この実施の形態に係る容量測定方法は、所定の容量測定用回路を用いて、第１端子（以下、基準端子という）と該基準端子との間でそれぞれ容量を形成する複数の第２端子（以下、複数の端子という）とを有する測定対象の前記各容量を測定するものである。
【００１６】
ここでは測定対象として、例えばｎ型のバルクトランジスタＤＵＴを用いる。
【００１７】
一般にバルクトランジスタＤＵＴは、例えば図１の様に、半導体基板１ａにウェル部ｂ、ソース部ｓおよびドレイン部ｄが形成され、それらソース部ｓおよびドレイン部ｄを跨ぐ様にウェル部ｂ上にゲート絶縁膜１ｂを介してゲート部ｇが形成されて構成され、そのゲート部ｇの両側にサイドウォール部１ｃが形成されている。
【００１８】
即ちここでは、測定対象の基準端子として、バルクトランジスタＤＵＴのゲート部ｇを用い、測定対象の複数の端子として、バルクトランジスタＤＵＴのソース部ｓ、ウェル部ｂおよびドレイン部ｄを用いる。従ってここでは、測定対象の複数の端子の前記各容量として、ゲート部ｇ・ソース部ｓ間の容量（ソース容量成分）Ｃgs，ゲート部ｇ・ウェル部ｂ間の容量（基板容量成分）Ｃgb，ゲート部ｇ・ドレイン部ｄ間の容量（ドレイン容量成分）Ｃgdを測定する。
【００１９】
前記所定の容量測定用回路３は、図２の様に、バルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂおよびドレイン部ｄに接続された容量成分測定用回路４と、バルクトランジスタＤＵＴのゲート部ｇに接続された電圧印加手段５とを備えている。
【００２０】
容量成分測定用回路４は、それぞれバルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄにその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５（第１の半導体スイッチ）と、それぞれバルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄにその一方主電極を介してｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５と並列に接続された複数のｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６（第２の半導体スイッチ）と、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５のゲート部に共通接続されたパッド部ＧＥ（第１のパッド部）と、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６のゲート部に共通接続されたパッド部ＧＮ（第２のパッド部）と、それぞれ各ｎＭＯＳトランジスタＭＮ１〜ＭＮ６の他方主電極に接続された複数のパッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２とを備えて構成されている。
【００２１】
そして容量測定時には、各パッド部Ｓ１，Ｂ１，Ｄ１はそれぞれ、各直流電流測定器Ａ１，Ａ２，Ａ３を介して接地点（所定の定電位源）に接続され、各パッド部Ｓ２，Ｂ４，Ｄ６はそれぞれ、直接に接地点（所定の定電位源）に接続される。尚、各直流電流測定器Ａ１，Ａ２，Ａ３はそれぞれ、各パッド部Ｓ１，Ｂ１，Ｄ１（即ち各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５）を流れる電流Ｉs1，Ｉb1，Ｉd1を測定するものである。
【００２２】
またパッド部ＧＥには、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオンオフさせるための電圧（Ｈレベル（オン電圧）、Ｌレベル（オフ電圧））が印加される。またパッド部ＧＮには、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６をオンオフさせるための電圧（Ｈレベル（オン電圧）、Ｌレベル（オフ電圧））が印加される。
【００２３】
電圧印加手段５は、バルクトランジスタＤＵＴのゲート部ｇにオン電圧（所定電圧）を解除自在に印加して、ＣＢＣＭ法により当該ゲート部ｇの容量を測定するＣＢＣＭ回路（以後ＣＢＣＭ回路５と呼ぶ）として構成されている。
【００２４】
即ちここでは、容量成分測定用回路４によりバルクトランジスタＤＵＴのソース容量成分Ｃgs，基板容量成分Ｃgbおよびドレイン容量成分Ｃgdが測定されると共に、このＣＢＣＭ回路５によりバルクトランジスタＤＵＴのゲート部ｇの容量（ゲート容量）Ｃggが測定される。
【００２５】
このＣＢＣＭ回路５は、図２の様に、互いに直列接続されたｐＭＯＳトランジスタＭＰ１およびｎＭＯＳトランジスタＭＮ７と、互いに直列に接続されたｐＭＯＳトランジスタＭＰ２およびｎＭＯＳトランジスタＭＮ８と、各ｐＭＯＳトランジスタＭＰ１，ＭＰ２のドレイン部に接続されたパッド部ＴＳＴ，ＲＥＦと、各ｐＭＯＳトランジスタＭＰ１，ＭＰ２のゲート部に共通接続されたパッド部ＧＰと、ｐＭＯＳトランジスタＭＰ２のウェル部に接続されたパッド部ＮＷと、各ｎＭＯＳトランジスタＭＮ７，ＭＮ８のソース部に共通接続されたパッド部ＧＮＤとを備えている。
【００２６】
そして各ｎＭＯＳトランジスタＭＮ７，ＭＮ８のゲート部は、容量成分測定用回路４のｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６のゲート部と共にパッド部ＧＮに共通接続されている。
【００２７】
また各パッド部ＴＳＴ，ＲＥＦには、そのパッド部ＴＳＴ，ＲＥＦを流れる電流Ｉtst，Ｉrefを測定する直流電流測定器Ａ５，Ａ６が接続されている。
【００２８】
またパッド部ＧＮＤは接地点（低電位源）に接続されており、パッド部ＴＳＴ，ＲＥＦはそれぞれ、直流電流測定器Ａ１，Ａ２を介して同じ電圧Ｖddの高電位源に接続されてパッド部ＧＮＤに向けて電流が出力できる様になっている。またパッド部ＧＰには、ｐＭＯＳトランジスタＭＰ１，ＭＰ２をオンオフさせるための電圧（Ｈレベル（オフ電圧）、Ｌレベル（オン電圧））が印加される様になっている。
【００２９】
各トランジスタＭＰ１，ＭＮ７の間の接続点Ｎは、バルクトランジスタＤＵＴのゲート部ｇに接続されている。
【００３０】
次に図３に基づきこの容量測定用回路３の動作（容量測定方法）を説明する。
【００３１】
まず時点ｔ１〜ｔ２間で、パッド部ＧＥの電圧をＬレベルにしてｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオフにし、且つパッド部ＧＰの電圧をＨレベルにしてｐＭＯＳトランジスタＭＰ１，ＭＰ２をオフにする。そしてこの状態で、パッド部ＧＮの電圧をＨレベルにしてｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６，ＭＮ７，ＭＮ８をオンにすることで、バルクトランジスタＤＵＴのゲート部ｇ，ソース部ｓ，ウェル部ｂおよびドレイン部ｄに残留している電荷をそれぞれ、各ｎＭＯＳトランジスタＭＮ７，ＭＮ２，ＭＮ４，ＭＮ６を通じて各パッド部ＧＮＤ，Ｓ２，Ｂ２，Ｄ２側の接地点に放電させ、その後、パッド部ＧＮの電圧をＬレベルに戻してｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６，ＭＮ７，ＭＮ８をオフにして初期状態に戻す。尚、バルクトランジスタＤＵＴのゲート部ｇに残留している電荷が放電されることで、当該ゲート部ｇに印加されているオン電圧が解除される。
【００３２】
そして時点ｔ２〜ｔ３間で、パッド部ＧＥの電圧をＨレベルにしてｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオンにする。
【００３３】
そして時点ｔ３〜ｔ４間で、パッド部ＧＰの電圧をＬレベルにしてｐＭＯＳトランジスタＭＰ１，ＭＰ２をオンにする。
【００３４】
これにより、パッド部ＴＳＴ側からの電流（正電荷）Ｉtstが、ｐＭＯＳトランジスタＭＰ１を通じてバルクトランジスタＤＵＴのゲート部ｇに充電されて（即ちゲート部ｇに所定電圧が印加されて）ゲート部ｇがオンされると共に各トランジスタＭＰ１，ＭＮ７を順に通じてパッド部ＧＮＤ側の接地点に放電され、その際の電流Ｉtstの電流量が直流電流測定器Ａ５により測定される。これに併行して、パッド部ＲＥＦ側からの電流（正電荷）Ｉrefが、各トランジスタＭＰ２，ＭＮ８を順に通じてパッド部ＧＮＤ側の接地点に放電され、その際の電流Ｉrefの電流量が直流電流測定器Ａ６により測定される。
【００３５】
即ち、その際の電流Ｉtstの測定値には、各トランジスタＭＰ１，ＭＮ７の寄生容量の充電分とバルクトランジスタＤＵＴのゲート部ｇの充電分とが含まれ、他方、その際の電流Ｉrefの測定値には、各トランジスＭＰ２，ＭＮ８の寄生容量の充電分だけが含まれるので、これらの電流Ｉtst，Ｉrefの測定値の差分を取ることで、バルクトランジスタＤＵＴのゲート部ｇへの充電電荷の量Ｑggが求まり、Ｑ＝ＣＶ（Ｑ：電荷量、Ｃ：容量、Ｖ：電圧）の関係からゲート部ｇのゲート容量Ｃggが求まる。尚、各トランジスタＭＰ１，ＭＰ２の容量特性および各トランジスタＭＮ７，ＭＮ８の容量特性はそれぞれ同じとしている。
【００３６】
またバルクトランジスタＤＵＴのゲート部ｇの上記のオンにより、各パッド部Ｓ１，Ｂ１，Ｄ１側の接地点からの電流（負電荷）Ｉs1，Ｉb1，Ｉd1がそれぞれ、ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５を通じてバルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂおよびドレイン部ｄに充電される。その際の各電流Ｉs1，Ｉb1，Ｉd1が直流電流測定器Ａ１，Ａ２，Ａ３により測定され、その測定結果から各部ｓ，ｂ，ｄに充電された充電電荷の量Ｑgs，Ｑgb，Ｑgdが求められ、それら各充電電荷の量からＱ＝ＣＶの関係に基づき各部ｓ，ｂ，ｄの容量Ｃgs，Ｃgb，Ｃgdが求められる。
【００３７】
そして時点ｔ４〜ｔ５間で、パッド部ＧＥの電圧をＬレベルにしてｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオフにすると共に、パッド部ＧＰの電圧をＨレベルにしてｐＭＯＳトランジスタＭＰ１，ＭＰ２をオフにして、初期状態（時点ｔ１〜ｔ２の状態）に戻す。
【００３８】
そして、パッド部ＴＳＴに印加される電圧（即ちゲート部ｇに印加される電圧）Ｖddを少しずつ変えて行き、それら各電圧Ｖddにおいて、上記の様にして、ゲート容量Ｃgg、ソース容量成分Ｃgs、基板容量成分Ｃgbおよびドレイン容量成分Ｃgdを測定する。これら各容量Ｃgg，Ｃgs，Ｃgb，Ｃgdは非線形なので、電圧Ｖddの変化に応じて各容量Ｃgg，Ｃgs，Ｃgb，Ｃgdの変化を観測する必要があるからである。
【００３９】
図４は、パッド部ＴＳＴの電圧Ｖddを０Ｖから１．２Ｖまで５０ｍＶ刻みで変化させて各容量Ｃgg，Ｃgs，Ｃgb，Ｃgdを測定した結果を示したグラフである。図５は、Ｖdd＝０Ｖ付近（丸で囲った部分）における各容量Ｃgg，Ｃgs，Ｃgb，Ｃgdの値を棒グラフで示したものである。
【００４０】
尚、バルクトランジスタＤＵＴのゲート部ｇはｐＭＯＳトランジスタＭＰ１を介して充電されるため、ｐＭＯＳトランジスタＭＰ１のドレイン電圧Ｖd（＝Ｖdd）が、そのトランジスタＭＰ１のゲート電圧ＶgとそのトランジスタＭＰ１の閾値電圧Ｖthの差（Ｖg−Ｖth）を下回った場合、そのトランジスタＭＰ１は動作しない。これを防ぐため、パッド部ＧＰに印加する電圧のＨレベルの電圧値をＶddとし、Ｌレベルの電圧値をＶdd−Ｖth（３．３Ｖ）とし、またパッド部ＮＷの電圧をパッド部ＴＳＴと等しい電圧にして、各ｐＭＯＳトランジスタＭＰ１が（従ってＭＰ２も）常に動作する様にしている。
【００４１】
以上に説明した容量測定方法によれば、所定の容量測定用回路３として、それぞれ測定対象（ここではバルクトランジスタＤＵＴ）の複数の端子（ここではソース部ｓ，ウェル部ｂ，ドレイン部ｄ）の各々にその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５と、それぞれ測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々にその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６と、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５のゲート部に共通接続されたパッド部ＧＥと、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６のゲート部に共通接続されたパッド部ＧＮと、それぞれ各ｎＭＯＳトランジスタＭＮ１〜ＭＮ６の他方主電極に接続された複数のパッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２とを備えたものを用いるので、上記の様に各パッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２に所定の定電位源を接続し且つ各パッド部ＧＥ，ＧＮを介して各トランジスタＭＮ１〜ＭＮ６をオンオフ制御することで、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々に充電される充電電荷を個別に充放電でき、その際の充電電荷を測定することで、測定対象ＤＵＴのレイアウトパターンを大きくしなくても、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各容量（ソース容量成分Ｃgs，基板容量成分Ｃgb，ドレイン容量成分Ｃgd）を個別に精度良く測定できる。
【００４２】
この実施の形態の様に測定対象としてバルクトランジスタＤＵＴを用いた場合は、レイアウトパターンの小さいトランジスタの各容量成分Ｃgs，Ｃgb，Ｃgdを測定でき、これにより背景技術で述べたSPICEパラメータにおける整合性の問題が解決できる。またレイアウトパターンの小さいトランジスタの持つ特有の性質や、それら各容量成分のばらつきを考慮した測定が可能になる。
【００４３】
また、各パッド部Ｓ１，Ｂ１，Ｄ１からの電流Ｉs1，Ｉb1，Ｉd1を測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々に充電させる前に、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄに残留している電荷（残留電荷）を各パッド部Ｓ２，Ｂ２，Ｄ２側の接地点に放電させるので、残留電荷の影響を排除して、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々の各容量Ｃgs，Ｃgb，Ｃgdを個別に精度良く測定できる。
【００４４】
また、電圧印加手段５は、測定対象ＤＵＴの基準端子ｇにオン電圧（所定電圧）を解除自在に印加して、ＣＢＣＭ法により当該基準端子ｇの容量を測定するＣＢＣＭ回路であるので、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各々の各容量Ｃgs，Ｃgb，Ｃgdの測定と共に測定対象ＤＵＴの基準端子ｇの容量Ｃggも測定できる。
【００４５】
尚、この実施の形態において更に、所定の容量測定用回路３の各トランジスタＭＮ１〜ＭＮ８，ＭＰ１，ＭＰ２としてゲートリークの影響を抑制するために３．３Ｖ系の膜厚トランジスタを用いてもよい。
【００４６】
尚、この実施の形態では、電圧印加手段５としてＣＢＣＭ回路を用いたが、その代わりに、測定対象ＤＵＴの基準端子ｇにオン電圧（所定電圧）を解除自在に印加するパルスジェネレータを用いてもよい。パルスジェネレータを用いた場合は、測定対象ＤＵＴの基準端子ｇの容量Ｃggは測定できないが、ＣＢＣＭ回路を用いない分、簡単な回路構成で、測定対象ＤＵＴの複数の端子ｓ，ｂ，ｄの各容量Ｃgs，Ｃgb，Ｃgdを個別に測定できる。
【００４７】
実施の形態２．
この実施の形態は、上記の実施の形態１のバルクトランジスタＤＵＴを、より精度良く容量測定可能な構造に改良したものである。
【００４８】
この実施の形態のバルクトランジスタＤＵＴは、図６および図７の様に、半導体基板（例えばｐ型シリコン基板）１ａにｐ型のウェル部ｂ、ｎ型のソース部ｓ、ｎ型のドレイン部ｄおよび素子分離膜１ｄが形成され、ウェル部ｂ上に、ソース部ｓおよびドレイン部ｄを跨ぐ様にゲート絶縁膜１ｂを介してゲート部ｇが形成されて構成されている。そしてウェル部ｂには、ｐ型の拡散層ＰＤを介してコンタクトＣＮＴ１が接続されている。そしてウェル部ｂの底部と半導体基板１ａとの間にｎ型の第１の分離用ウェル部ＤＮＷが形成されると共にウェル部ｂの周側部と半導体基板１ａとの間にｎ型の第２の分離用ウェル部ＮＷが形成されており、それらの分離用ウェル部ＤＮＷ，ＮＷによりウェル部ｂと半導体基板１ａと分離されている。
【００４９】
尚、図６中のＭ１ａは、コンタクトＣＮＴ１を介してバルクトランジスタＤＵＴのウェル部ｂに接続された第１層金属配線層であり、容量成分測定用回路４の各ｎＭＯＳトランジスタＭＮ３，ＭＮ４の一方主電極に接続されている。またＭ１ｂは、コンタクトＣＮＴ２を介してバルクトランジスタＤＵＴのソース部ｓに接続された第１層金属配線層であり、容量成分測定用回路４の各ｎＭＯＳトランジスタＭＮ１，ＭＮ２の一方主電極に接続されている。またＭ１ｃは、コンタクトＣＮＴ３を介してバルクトランジスタＤＵＴのドレイン部ｄに接続された第１層金属配線層であり、容量成分測定用回路４の各ｎＭＯＳトランジスタＭＮ５，ＭＮ６の一方主電極に接続されている。またＭ１ｄは、コンタクトＣＮＴ４を介してバルクトランジスタＤＵＴのゲート部ｇに接続された第１層金属配線層であり、ＣＢＣＭ回路５の接続点Ｎに接続されている。
【００５０】
即ち、この実施の形態のバルクトランジスタＤＵＴは、上記の実施の形態１のバルクトランジスタＤＵＴにおいて、実質的に、ウェル部ｂとウェル部ｂを支持する半導体基板１ａとの間に第１および第２の分離用ウェル部（ウェル部ｂと異なる導電型の半導体層）ＤＮＷ，ＮＷを追加形成したものである。
【００５１】
この様に、ウェル部ｂとウェル部ｂを支持する半導体基板１ａとの間にウェル部ｂと異なる導電型の半導体層ＤＮＷ，ＮＷを形成することで、ウェル部ｂに充電された電荷が半導体基板１ａ側に漏れる事を防止できて、ウェル部ｂに充電された電荷を精度良く測定できる様になる。
【００５２】
実施の形態３．
上記の実施の形態１では、測定対象としてバルクトランジスタを用いた場合で説明したが、この実施の形態では、測定対象として部分空乏型ＳＯＩトランジスタＤＵＴを用いた場合で説明する。
【００５３】
一般に部分空乏型ＳＯＩトランジスタは、図８および図９の様に、半導体基板（例えばｐ型シリコン基板）１ａに埋め込み酸化膜１ｊ、ｐ型のボディ部ｂ、ｎ型のソース部ｓ、ｎ型のドレイン部ｄ、完全分離膜１ｈおよび部分分離膜１ｉが形成され、そのボディ部ｂ上に、ソース部ｓおよびドレイン部ｄを跨ぐ様にゲート絶縁膜１ｂを介してゲート部ｇが形成され、そのボディ部ｂに、ｐ型の拡散層ＰＤを介してコンタクトＣＮＴ１が接続されて構成されている。
【００５４】
即ちここでは、測定対象の基準端子として、部分空乏型ＳＯＩトランジスタＤＵＴのゲート部ｇを用い、測定対象の複数の端子として、部分空乏型ＳＯＩトランジスタＤＵＴのソース部ｓ，ボディ部ｂおよびドレイン部ｄを用いる。従ってここでは、測定対象の複数の端子の前記各容量として、部分空乏型ＳＯＩトランジスタＤＵＴのゲート部ｇ・ソース部ｓ間の容量（ソース容量成分）Ｃgs，ゲート部ｇ・ボディ部ｂ間の容量（基板容量成分）Ｃgb，ゲート部ｇ・ドレイン部ｄ間の容量（ドレイン容量成分）Ｃgdを測定する。またここでは、部分空乏型ＳＯＩトランジスタＤＵＴのゲート部ｇの容量（ゲート容量）Ｃggも測定する。
【００５５】
この測定では、部分空乏型ＳＯＩトランジスタＤＵＴのゲート部ｇは、図２の様に、ＣＢＣＭ回路５の接続点Ｎに接続され、ソース部ｓは、各ｎＭＯＳトランジスタＭＮ１，ＭＮ２の一方主電極に接続され、ボディ部ｂは、コンタクトＣＮＴ１を介して各ｎＭＯＳトランジスタＭＮ３，ＭＮ４の一方主電極に接続され、ドレイン部ｄは、各ｎＭＯＳトランジスタＭＮ５，ＭＮ６の一方主電極に接続される。
【００５６】
そして、上記の実施の形態１と同様にして、部分空乏型ＳＯＩトランジスタＤＵＴのゲート容量Ｃgg、ドレイン容量成分Ｃgd、ソース容量成分Ｃgsおよび基板容量成分Ｃgbを測定する。
【００５７】
以上に説明した容量測定方法によれば、測定対象が部分空乏型ＳＯＩトランジスタＤＵＴであっても、コンタクトＣＮＴ１を介してボディ部ｂをｎＭＯＳトランジスタＭＮ３，ＭＮ４の一方主電極に接続することができ、これにより部分空乏型ＳＯＩトランジスタＤＵＴのレイアウトパターンを大きくしなくても、部分空乏型ＳＯＩトランジスタＤＵＴのゲート部ｇのゲート容量Ｃgg、ソース容量成分Ｃgs、基板容量成分Ｃgbおよびドレイン容量成分Ｃgdを個別に精度良く測定できる。
【００５８】
実施の形態４．
上記の実施の形態１では、測定対象としてトランジスタを用いた場合で説明したが、この実施の形態４では、測定対象として図１０および図１１の配線構造１０を用いた場合で説明する。
【００５９】
この配線構造１０は、図１０および図１１の様に、互いに隙間を空けて噛合状態に配置された一対の櫛形配線部１０ａ，１０ｂと、一対の櫛形配線部１０ａ，１０ｂの一方主面側および他方主面側に隙間を空けて配置された第１の面状配線部１０ｃおよび第２の面状配線部１０ｄとから構成されている。
【００６０】
そしてここでは、測定対象の基準端子として一方の櫛形配線部１０ａを用い、測定対象の複数の端子として、他方の櫛形配線部１０ｂ，第１の面状配線部１０ｃおよび第２の面状配線部１０ｄを用いて、測定対象の基準端子の容量として、一方の櫛形配線部１０ａの容量を測定し、測定対象の複数の端子の各々の前記各容量として、各櫛形配線部１０ａ，１０ｂ間の容量、一方の櫛形配線部１０ａ・第１の面状配線部１０ｃ間の容量および一方の櫛形配線部１０ａ・第２の面状配線部１０ｄ間の容量を測定する。
【００６１】
この測定では、図１０の様に、一方の櫛形配線部１０ａは、ＣＢＣＭ回路５の接続点Ｎに接続され、他方の櫛形配線部１０ｂは、ｎＭＯＳトランジスタＭＮ３，ＭＮ４の一方主電極に接続され、第１の面状配線部１０ｃは、各ｎＭＯＳトランジスタＭＮ５，ＭＮ６の一方主電極に接続され、第２の面状配線部１０ｄは、各ｎＭＯＳトランジスタＭＮ１，ＭＮ２の一方主電極に接続される。
【００６２】
そして、上記の実施の形態１と同様にして、この配線構造１０の各容量（一方の櫛形配線部１０ａの容量、各櫛形配線部１０ａ，１０ｂ間の容量、一方の櫛形配線部１０ａ・第１の面状配線部１０ｃ間の容量および一方の櫛形配線部１０ａ・第２の面状配線部１０ｄ間の容量）を測定する。
【００６３】
以上に説明した容量測定方法によれば、測定対象が上記の様な構造の配線構造１０であっても、その配線構造１０の各容量（一方の櫛形配線部１０ａの容量、各櫛形配線部１０ａ，１０ｂ間の容量、一方の櫛形配線部１０ａ・第１の面状配線部１０ｃ間の容量および一方の櫛形配線部１０ａ・第２の面状配線部１０ｄ間の容量）を個別に精度良く測定できる。
【００６４】
実施の形態５．
上記の実施の形態４では、電圧印加手段５としてＣＢＣＭ回路を用いた場合で説明したが、この実施の形態では、電圧印加手段５としてパルスジェネレータＧＴを用いた場合で説明する。即ち図１２の様に、パルスジェネレータＧＴの電圧出力部を一方の櫛形配線部１０ａに接続すればよい。
【００６５】
そして、パルスジェネレータＧＴの櫛形配線部１０ａへの電圧の印加に略連動させて、上記の実施の形態４の場合と同様（即ち実施の形態１の場合と同様）に、各パッド部ＧＥ，ＧＮに電圧を印加して各ｎＭＯＳトランジスタＭＮ１〜ＭＮ６をオンオフさせて、配線構造１０の各容量（各櫛形配線部１０ａ，１０ｂ間の容量、一方の櫛形配線部１０ａ・第１の面状配線部１０ｃ間の容量および一方の櫛形配線部１０ａ・第２の面状配線部１０ｄ間の容量）を測定する。
【００６６】
この様に電圧印加手段５としてパルスジェネレータＧＴを用いた場合では、ＣＢＣＭ回路を用いないので、配線構造１０の櫛形配線部１０ａの容量は測定できないが、ＣＢＣＭ回路を用いない分、簡単な回路構成で、配線構造１０の各容量（各櫛形配線部１０ａ，１０ｂ間の容量、一方の櫛形配線部１０ａ・第１の面状配線部１０ｃ間の容量および一方の櫛形配線部１０ａ・第２の面状配線部１０ｄ間の容量）を個別に精度良く測定できる。
【００６７】
実施の形態６．
上記の実施の形態１では、バルクトランジスタＤＵＴのオン時にバルクトランジスタＤＵＴのソース部ｓ・ドレイン部ｄ間に直流電流は通電しなかったが、この実施の形態は、バルクトランジスタＤＵＴのオン時にバルクトランジスタＤＵＴのソース部ｓ・ドレイン部ｄ間に直流電流が通電し、その通電状態でバルクトランジスタＤＵＴの容量を測定する。
【００６８】
この実施の形態で用いる所定の容量測定用回路３は、図１３の様に、上記の実施の形態１の容量測定用回路３と同様、バルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂおよびドレイン部ｄに接続された容量成分測定用回路４と、バルクトランジスタＤＵＴのゲート部ｇに接続された電圧印加手段５とを備えている。
【００６９】
ここでは、電圧印加手段５として例えばパルスジェネレータＧＴが用いられている。
【００７０】
この実施の形態の容量成分測定用回路４は、上記の実施の形態１の容量成分測定用回路４と同じ構成のものであり、それぞれバルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄにその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５（第１の半導体スイッチ）と、それぞれバルクトランジスタＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄにその一方主電極を介してｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５と並列に接続された複数のｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６（第２の半導体スイッチ）と、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５のゲート部に共通接続されたパッド部ＧＥ（第１のパッド部）と、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６のゲート部に共通接続されたパッド部ＧＮ（第２のパッド部）と、それぞれ各ｎＭＯＳトランジスタＭＮ１〜ＭＮ６の他方主電極に接続された複数のパッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２とを備えて構成されている。
【００７１】
ここでは、容量測定時には、上記の実施の形態１の場合と同様に、各パッド部Ｓ１，Ｂ１はそれぞれ、各直流電流測定器Ａ１，Ａ２を介して接地点（所定の低電位源）に接続され、各パッド部Ｓ２，Ｂ２はそれぞれ、直接に接地点（所定の低電位源）に接続されている。しかし、上記の実施の形態１の場合と違って、パッド部Ｄ１は、直流電流測定器Ａ３を介して例えば１．２Ｖの高電位源（所定の高電位源）に接続され、パッド部Ｄ２は、直接に例えば１．２Ｖの高電位源（所定の高電位源）に接続される。尚、各直流電流測定器Ａ１，Ａ２，Ａ３はそれぞれ、各パッド部Ｓ１，Ｂ１，Ｄ１（即ち各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５）を流れる電流Ｉs1，Ｉb1，Ｉd1を測定するものである。
【００７２】
またパッド部ＧＥには、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオンオフさせるための電圧（Ｈレベル（オン電圧）、Ｌレベル（オフ電圧））が印加される。またパッド部ＧＮには、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６をオンオフさせるための電圧（Ｈレベル（オン電圧）、Ｌレベル（オフ電圧））が印加される。
【００７３】
次に図１４に基づきこの実施の形態の容量測定用回路３の動作（容量測定方法）を説明する。
【００７４】
まず時点ｔ１〜ｔ２間で、パルスジェネレータＧＴの出力電圧をＬレベルにしてバルクトランジスタＤＵＴをオフにし、且つパッド部ＧＥの電圧をＨレベルにしてｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオンにし、且つパッド部ＧＮの電圧をＬレベルにしてｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６をオフにする。
【００７５】
そして時点ｔ２〜ｔ３間で、パルスジェネレータＧＴの出力電圧をＨレベルにしてバルクトランジスタＤＵＴをオンにする。
【００７６】
これにより、パッド部Ｓ１側の接地点からの直流電流（負電荷）Ｉdcが順に各トランジスタＭＮ１，ＤＵＴ，ＭＮ５を通じてパッド部Ｄ１側の高電位源に流れると共に、パッド部Ｓ１側の接地点からの充電電流（負電荷）ＩgsがｎＭＯＳトランジスタＭＮ１を通じてバルクトランジスタＤＵＴのソース部ｓに充電され、またパッド部Ｄ１側の高電位源からの充電電流（負電荷）ＩgdがｎＭＯＳトランジスタＭＮ５を通じてバルクトランジスタＤＵＴのドレイン部ｄに充電される。その際のパッド部Ｓ１からの流出電流Ｉs1（＝Ｉdc＋Ｉgs）が直流電流測定器Ａ１により測定されると共に、パッド部Ｄ１への流入電流Ｉd1（＝Ｉdc−Ｉgd）が直流電流測定器Ａ３により測定される。またこれに併行して、パッド部Ｂ１側の接地点からの充電電流（負電荷）Ｉb1がｎＭＯＳトランジスタＭＮ３を通じてバルクトランジスタＤＵＴのウェル部ｂに充電され、その充電電流Ｉbが直流電流測定部Ａ２により測定される。
【００７７】
そして時点ｔ３〜ｔ４間で、パッド部ＧＮの電圧をＨレベルにしてｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６をオンにする。
【００７８】
そして時点ｔ４〜ｔ５間で、パッド部ＧＥの電圧をＬレベルにしてｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５をオフにする。
【００７９】
そして時点ｔ５〜ｔ６間で、パルスジェネレータＧＴの出力電圧をＬレベルにしてバルクトランジスタＤＵＴをオフにする。これにより、バルクトランジスタＤＵＴのソース部ｓに充電された充電電荷がｎＭＯＳトランジスタＭＮ２を通じてパッド部Ｓ２側に放電される（即ち直流電流測定基Ａ１に測定されない）と共に、バルクトランジスタＤＵＴのドレイン部ｄに充電された充電電荷がｎＭＯＳトランジスタＭＮ６を通じてパッド部Ｄ２側に放電される（即ち直流電流測定基Ａ３に測定されない）。
【００８０】
そしてバルクトランジスタＤＵＴの基板容量成分Ｃgbを求めるには、直流電流測定器Ａ２により測定された電流Ｉb1に基づきバルクトランジスタＤＵＴのウェル部ｂに充電された充電電荷の量Ｑgbを求め、その充電電荷の量ＱgbからＱ＝ＣＶの関係を用いて基板容量成分Ｃgbを求める。
【００８１】
またバルクトランジスタＤＵＴのソース容量成分Ｃgsを求めるには、上記の時点ｔ１〜ｔ６の動作を、パルスジェネレータＧＴの出力電圧の周波数を例えば１ＭＨｚの場合と２ＭＨｚの場合の異なる２つの周波数の場合で行って、それぞれの場合で、直流電流測定器Ａ１により測定された電流Ｉs1（＝Ｉdc＋Ｉgs）に基づき、パルスジェネレータＧＴの出力電圧のオン期間Ｔonの間にパッド部Ｓ１から流出した流出電流量Ｑs1を求める（１ＭＨｚの場合のＱs1，ＴonをＱs1（１），Ｔon（１）とし、２ＭＨｚの場合のＱs1をＱs1（２），Ｔon（２）とする）。
【００８２】
一般に、１ＭＨｚの場合と２ＭＨｚの場合のパルスジェネレータＧＴの出力電圧の波形、充電電流Ｉgsおよび直流電流Ｉdcの波形は、理論的考察から図１５の様になる。図中のＱgs（２）およびＱdc（２）はそれぞれ、２ＭＨｚの場合の充電電流Ｉgsの１波形分の面積（即ちバルクトランジスタＤＵＴのソース部ｓの充電電荷の量）および直流電流Ｉdcの１波形分の面積（即ちオン期間Ｔon（２）間の直流電流Ｉdcの電流量）を示しており、これらＱgs（２）とＱdc（２）の和が、上記の流入電流量Ｑs1（２）となる。同様に、Ｑgs（１）およびＱdc（１）はそれぞれ、１ＭＨｚの場合の充電電流Ｉgsの１波形分の面積および直流電流Ｉdcの１波形分の面積を示しており、これらＱgs（１）とＱdc（１）の和が、上記の流入電流量Ｑs1（１）となる。
【００８３】
バルクトランジスタＤＵＴのソース部ｓに充電される充電電荷の量Ｑgsは、パルスジェネレータＧＴの出力電圧の周波数を変えても同じであることから、Ｑgs（１）＝Ｑgs（２）＝Ｑgsの関係（関係式１）が成り立つ。また直流電流Ｉdcの電流量Ｑdcは、バルクトランジスタＤＵＴのオン期間Ｔonの長さに比例するので、Ｑdc（１）＝２×Ｑdc（２）の関係（関係式２）が成り立つ。
【００８４】
従って、上記の関係式１，２を考慮すると、上記の様に直流電流測定器Ａ１の測定結果から求めた流入電流量Ｑs1（１）を２倍したものから、上記の様に直流電流測定器Ａ１の測定結果から求めた流入電流量Ｑs1（２）を差し引くと、バルクトランジスタＤＵＴのソース部ｓに充電される充電電荷の量Ｑgsが求まる事が分かる（即ちＱgsは、Ｑgs＝２×Ｑs1（２）−Ｑs1（１）の計算により求まる事が分かる）。そしてこの充電電荷の量ＱgsからＱ＝ＣＶの関係を用いてバルクトランジスタＤＵＴのソース容量成分Ｃgsを求める。同様にして、直流電流測定器Ａ３の測定結果から、バルクトランジスタＤＵＴのドレイン容量成分Ｃgdを求める。
【００８５】
以上に説明した容量測定方法によれば、所定の容量測定用回路３として、それぞれ測定対象（ここではトランジスタ）ＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄの各々にその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５と、それぞれ測定対象ＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄの各々にその一方主電極を介して接続された複数のｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６と、各ｎＭＯＳトランジスタＭＮ１，ＭＮ３，ＭＮ５のゲート部に共通接続されたパッド部ＧＥと、各ｎＭＯＳトランジスタＭＮ２，ＭＮ４，ＭＮ６のゲート部に共通接続されたパッド部ＧＮと、それぞれ各ｎＭＯＳトランジスタＭＮ１〜ＭＮ６の他方主電極に接続された複数のパッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２とを備えたものを用いるので、上記の様に各パッド部Ｓ１，Ｓ２，Ｂ１，Ｂ２，Ｄ１，Ｄ２に所定の高電位源または所定の定電位源を接続し且つ各パッド部ＧＥ，ＧＮを介して各トランジスタＭＮ１〜ＭＮ６をオンオフ制御することで、測定対象ＤＵＴのレイアウトパターンを大きくしなくても、測定対象ＤＵＴのソース部ｓ，ウェル部ｂ，ドレイン部ｄの各容量（ソース容量成分Ｃgs，基板容量成分Ｃgb，ドレイン容量成分Ｃgd）を個別に精度良く測定できる。
【００８６】
また、測定対象ＤＵＴのソース部ｓ・ドレイン部ｄ間を通電させた状態で、各直流電流測定器Ａ１，Ａ２，Ａ３でそれぞれ流出電流量Ｑs1，流入電流量Ｑd1，充電電荷の量Ｑgbを測定してバルクトランジスタＤＵＴの各容量成分Ｃgs，Ｃgb，Ｃgdを求めるので、バルクトランジスタＤＵＴの通電状態におけるバルクトランジスタＤＵＴの各容量成分Ｃgs，Ｃgb，Ｃgdを個別に精度良く測定できる。
【００８７】
また、測定対象ＤＵＴのゲート部ｇへのオン電圧の周波数を異ならせた２つの場合（ここでは１ＭＨｚの場合と２ＭＨｚの場合）で流出電流量Ｑs1の測定を行って、それぞれの場合で、直流電流測定器Ａ１の測定結果に基づき、上記のオン電圧の同じ印加時間分におけるパッド部Ｓ１からの流出電流量Ｑs1（１），２×Ｑs1（２）を求めて、それらの差分（２×Ｑs1（２）−Ｑs1（１））からバルクトランジスタＤＵＴのソース部ｓに充電された充電電荷の量Ｑgsを求め、その充電電荷の量Ｑgsからソース容量成分Ｃgsを求め、且つ同様にしてドレイン容量成分Ｃgdを求めるので、直流電流測定器Ａ１，Ａ３の測定結果Ｑs1（１），２×Ｑs1（２）等から簡単な計算（差分）でソース容量成分Ｃgsおよびドレイン容量成分Ｃgdを求める事ができる。
【００８８】
また、測定対象ＤＵＴのゲート部ｇに印加されているオン電圧を解除する前（即ち測定対象ＤＵＴをオフにする前）に、ｎＭＯＳトランジスタＭＮ２，ＭＮ６をオンにすると共にｎＭＯＳトランジスタＭＮ１，ＭＮ５をオフにするので、測定対象ＤＵＴに印加されているオン電圧を解除した際（即ち測定対象ＤＵＴをオフにした際）に、測定対象ＤＵＴのソース部ｓ（ドレイン部ｄ）に充電された充電電荷の量Ｑgs（Ｑgd）がパッド部Ｓ１（パッド部Ｄ１）側に放電されて直流電流測定器Ａ１（直流電流測定器Ａ３）により測定される事を防止でき、これによりパッド部Ｓ１からの流出電流量Ｑs1(パッド部Ｄ１への流入電流量Ｑd1)の中に、測定対象ＤＵＴのソース部ｓ（ドレイン部ｄ）に充電された充電電荷の量Ｑgsを残す事ができる。
【００８９】
この点について詳説すると、パッド部Ｓ１からの流出電流量Ｑs1の中に、測定対象ＤＵＴのオンの際にパッド部Ｓ１から測定対象ＤＵＴのソース部ｓに充電される充電電荷の量Ｑgsと、測定対象ＤＵＴのオフの際に測定対象ＤＵＴのソース部ｓから放電される充電電荷の量（−Ｑgs）とが含まれると、それらの充電電荷の量が互いに相殺して、直流電流測定器Ａ１で測定される当該流出電流量Ｑs1の中に、測定対象ＤＵＴのソース部ｓに充電された充電電荷の量Ｑgsが含まれなくなり、流出電流量Ｑs1から充電電荷の量Ｑsgを求める事ができず、従ってソース容量成分Ｃgsを求める事ができなくなる（尚、ドレイン容量成分Ｃgdの場合も同様である）。そのため、上記の様に、測定対象ＤＵＴをオフにした際に、測定対象ＤＵＴのソース部ｓ（ドレイン部ｄ）に充電された充電電荷の量Ｑgs（Ｑgd）がパッド部Ｓ１（パッド部Ｄ１）側に放電されて直流電流測定器Ａ１（直流電流測定器Ａ３）により測定される事を防止する必要がある。
【００９０】
また、測定対象ＤＵＴのゲート部ｇへのオン電圧の印加に略連動させてｎＭＯＳトランジスタＭＮ３，ＭＮ４をオンオフ制御することで、測定対象ＤＵＴのウェル部ｂに充電される充電電流の電流量（電荷量）Ｑgbを直流電流測定器Ａ３で測定でき、これにより、測定対象ＤＵＴのレイアウトパターンを大きくしなくても、測定対象ＤＵＴの基板容量成分Ｃgdを精度良く測定できる。
【００９１】
尚、この実施の形態では、測定対象としてバルクトランジスタＤＵＴを用いた場合で説明したが、上記の実施の形態２，３のトランジスタを用いてもよい。またこの実施の形態では、電圧印加手段５としてパルスジェネレータＧＴを用いたが、上記の実施の形態１の様にＣＢＣＭ回路を用いても構わない。
【産業上の利用可能性】
【００９２】
トランジスタ特性評価のためのＴＥＧに搭載できる。また本発明で用いられる所定の容量測定用回路は、レイアウトパターン面積が小さいため、製品時のＷＡＴ等に搭載できる。
【図面の簡単な説明】
【００９３】
【図１】実施の形態１に係る容量測定方法で用いられる測定対象であるトランジスタの断面概略図である。
【図２】実施の形態１に係る容量測定方法で用いられる容量測定用回路３の一例図である。
【図３】実施の形態１で用いられる容量測定用回路３の動作を説明する図である。
【図４】実施の形態１に係る容量測定方法の測定結果を示したグラフである。
【図５】図４の０Ｖ付近（丸で囲った部分）の各容量Ｃgg，Ｃgs，Ｃgb，Ｃgdの値を棒グラフで示した図である。
【図６】実施の形態２で用いる測定対象であるトランジスタの平面視図である。
【図７】図６のＡ−Ａ断面図である。
【図８】実施の形態３で用いる測定対象であるトランジスタ（部分空乏型ＳＯＩトランジスタ）の平面視図である。
【図９】図８のＡ−Ａ断面図である。
【図１０】実施の形態４の測定対象である配線構造（図１１のＡ−Ａ断面で図示）が測定用回路３に接続された状態を示した図である。
【図１１】実施の形態４および実施の形態５の測定対象である配線構造１０の平面視概略図である。
【図１２】実施の形態５で用いる容量測定用回路３に測定対象である配線構造１０が接続された状態を示した図である。
【図１３】実施の形態６に係る容量測定方法で用いる容量測定用回路３の一例図である。
【図１４】実施の形態６で用いる容量測定用回路３の動作を説明する図である。
【図１５】パルスジェネレータＧＴの出力電圧の周波数が２ＭＨｚの場合と１ＭＨｚの場合でのパルスジェネレータＧＴの出力電圧の波形、直流電流Ｉdcの波形および充電電流Ｉgsの波形の関係を示した図である。
【符号の説明】
【００９４】
１ａ  半導体基板、３，３Ｂ  所定の容量測定用回路、４  容量成分測定用回路、５  電圧印加手段、１０  配線構造、１０ａ，１０ｂ  櫛形配線部、１０ｃ，１０ｄ  面状配線部、ＭＮ１〜ＭＮ６  ｎＭＯＳトランジスタ、ＤＮＷ  第１の分離用ウェル部、ＮＷ  第２の分離用ウェル部、ＧＴ  パルスジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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