(57)【要約】【課題】導電膜中にボイドが発生したとしても、配線層の欠損を無くすことを目的とする。【解決手段】配線溝に導電膜を堆積する際に、配線溝に堆積した導電膜５に生じたボイド６等により配線層となる導電膜５の上面に欠損が生じたとしても、欠損が生じた導電膜５上から、さらに、導電膜７を堆積して配線を導電膜の２層構造とすることにより、１層目の導電膜５の欠損部分が２層目の導電膜７により埋め込まれるため、形成された配線層表面が平坦化され、導電膜中にボイド６が発生したとしても、配線層の欠損を無くすことができる。【選択図】図２
2008071980.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の導電層を形成するに際し、
基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部を埋め込むように前記絶縁膜上に第１の導電膜を形成する工程と、
前記開口部の外側にある前記第１の導電膜を除去するように研磨を行う工程と、
前記絶縁膜および前記第１の導電膜上に第２の導電膜を形成する工程と、
前記開口部の外側にある前記第２の導電膜を除去するように研磨を行う工程と
を有し、開口部に形成される導電層を２層構造にすることを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部が配線溝であり、２層構造の前記導電層がデュアルダマシン方法でプラグおよび上層配線を形成する半導体装置の下層配線であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の導電膜を研磨する工程において、化学的機械研磨方法を用いることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記第２の導電膜を研磨する工程において、化学的機械研磨方法を用いることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜は、Ｃｕ，Ａｌ，Ａｕのうち少なくとも１種類を主成分とし、前記第２の導電膜は、Ｃｕ，Ａｌ，Ｃｏ，ＣｏＷ，ＣｏＷＰ，Ｐｄ，Ｐｔ，Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｚｒ，Ｃｒ，Ａｇ，Ａｕのうち、少なくとも１種類を含有することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１の導電膜を形成する工程の前に、前記開口部内面及び前記絶縁膜上にバリア膜を形成することを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記バリア膜は複数の膜の積層構造であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の導電膜を形成する工程において、スパッタ法を用いることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上の絶縁膜に形成された配線溝、コンタクトホールならびにビアホール内部に導電膜を埋め込み、配線又はプラグを同時に形成するデュアルダマシン法を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、多層配線構造では、抵抗値がＡｌ配線に比べて２０〜３０％低く、エレクトロマイグレーション耐性に優れていることから、埋め込み銅配線が用いられている。また、多層配線構造は、上層配線と下層配線と、両配線を接続するビアプラグとを備えている。
【０００３】
従来の半導体装置の製造方法について、図６を用いて説明する。
図６は従来の半導体装置の製造方法を示す工程断面図である。
上層配線とビアプラグを形成する際には、まず、図６（ａ）に示すように、半導体基板２１上に絶縁膜２２を形成し、絶縁膜２２にバリア膜２３と銅膜２４からなる埋め込み配線を形成する。このとき銅膜２４内にボイド２５が発生することがある。
【０００４】
次に、図６（ｂ）に示すように、配線溝からはみ出たバリア膜２３および銅膜２４をＣＭＰにより除去する。
最後に、図６（ｃ）に示すようにエッチングストップ膜２６と絶縁膜２７と絶縁膜２７に埋め込まれたプラグ２８および配線２９を形成する（例えば、特許文献１〜４参照）。
【特許文献１】特開平１１−９７４４１号公報
【特許文献２】特開平１１−２０４６４４号公報
【特許文献３】特開２０００−１８３０６４号公報
【特許文献４】特開２０００−１２４３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置の製造方法では、溝配線に銅膜を埋め込む際に溝配線内に異物、もしくは気泡が存在した場合、その部分には銅が埋め込まれずボイドが生じる場合があった。そしてこのボイドは、ＣＭＰによる平坦化処理後に配線表面に露出し、欠損部の上にビアが存在した場合や、細線部において全くめっき膜が形成されない場合に、歩留まりや信頼性の低下要因となるという問題点があった（図６（ｃ）参照）。
【０００６】
本発明の半導体装置の製造方法は、上記問題点を解決するために、導電膜中にボイドが発生したとしても、配線層の欠損を無くすことを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の半導体装置の製造方法は、半導体装置の導電層を形成するに際し、基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部を埋め込むように前記絶縁膜上に第１の導電膜を形成する工程と、前記開口部の外側にある前記第１の導電膜を除去するように研磨を行う工程と、前記絶縁膜および前記第１の導電膜上に第２の導電膜を形成する工程と、前記開口部の外側にある前記第２の導電膜を除去するように研磨を行う工程とを有し、開口部に形成される導電層を２層構造にすることを特徴とする。
【０００８】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記開口部が配線溝であり、２層構造の前記導電層がデュアルダマシン方法でプラグおよび上層配線を形成する半導体装置の下層配線であることを特徴とする。
【０００９】
請求項３記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第１の導電膜を研磨する工程において、化学的機械研磨方法を用いることを特徴とする。
【００１０】
請求項４記載の半導体装置の製造方法は、請求項１〜３のいずれかに記載の半導体装置の製造方法において、前記第２の導電膜を研磨する工程において、化学的機械研磨方法を用いることを特徴とする。
【００１１】
請求項５記載の半導体装置の製造方法は、請求項１〜４のいずれかに記載の半導体装置の製造方法において、前記第１の導電膜は、Ｃｕ，Ａｌ，Ａｕのうち少なくとも１種類を主成分とし、前記第２の導電膜は、Ｃｕ，Ａｌ，Ｃｏ，ＣｏＷ，ＣｏＷＰ，Ｐｄ，Ｐｔ，Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｚｒ，Ｃｒ，Ａｇ，Ａｕのうち、少なくとも１種類を含有することを特徴とする。
【００１２】
請求項６記載の半導体装置の製造方法は、請求項１〜５のいずれかに記載の半導体装置の製造方法において、前記第１の導電膜を形成する工程の前に、前記開口部内面及び前記絶縁膜上にバリア膜を形成することを特徴とする。
【００１３】
請求項７記載の半導体装置の製造方法は、請求項６に記載の半導体装置の製造方法において、前記バリア膜は複数の膜の積層構造であることを特徴とする。
請求項８記載の半導体装置の製造方法は、請求項１〜７のいずれかに記載の半導体装置の製造方法において、前記第２の導電膜を形成する工程において、スパッタ法を用いることを特徴とする。
【００１４】
以上により、導電膜中にボイドが発生したとしても、配線層の欠損を無くすことができる。
【発明の効果】
【００１５】
以上のように、配線溝に導電膜を堆積する際に、配線溝に堆積した導電膜に生じたボイド等により配線層となる導電膜の上面に欠損が生じたとしても、欠損が生じた導電膜上から、さらに、導電膜を堆積して配線を導電膜の２層構造とすることにより、１層目の導電膜の欠損部分が２層目の導電膜により埋め込まれるため、形成された配線層表面が平坦化され、導電膜中にボイドが発生したとしても、配線層の欠損を無くすことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置の製造方法について、図面を参照しながら説明する。
（第１の実施形態）
第１の実施形態における半導体装置の製造方法について、図１，図２，図３を参照しながら説明する。
【００１７】
図１は第１の実施形態における半導体装置の製造方法の配線溝形成工程を示す工程断面図、図２は第１の実施形態における半導体装置の製造方法の下層配線形成工程を示す工程断面図、図３は第１の実施形態における半導体装置の製造方法の上層配線形成工程を示す工程断面図である。
【００１８】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１の上にＳｉＯＣ（炭素含有シリコン酸化膜）からなる絶縁膜２をＣＶＤ法（化学気層成長法）により形成する。このとき形成される絶縁膜２の材料はＳｉＯＣ以外にもＳｉＯ２、ＳｉＣ、ＳｉＮなど絶縁性のものであればよい。
【００１９】
次に、図１（ｂ）に示すように、絶縁膜２に深さが約２００ｎｍの配線溝３を形成する。このとき、絶縁膜２に形成されるものとしては、配線溝３の代わりに、コンタクトホール、ビアホール等の開口部であってもよい。また、配線溝３を形成するときは、絶縁膜２上にポジまたはネガ型のレジストを塗布し、フォトリソグラフィー技術によりマスクパターンを形成し、絶縁膜２に配線溝３を形成する。
【００２０】
次に、図１（ｃ）に示すように、配線溝３の内面と絶縁膜２の上面に厚さが約１０〜５０ｎｍのバリア膜４をスパッタ法により形成する。このとき形成されるバリア膜４は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮなどの単層のものでも、また、これらの材料を組み合わせた複数の層からなるものでも良い。また、このバリア膜４は後に形成される銅からなる配線との密着性を高めたり、後に形成される配線の銅が絶縁膜に拡散することを防止する効果があるものが好ましい。
【００２１】
次に、図２（ａ）に示すように、バリア膜４上に、配線溝３を埋め込むように厚さが約６００ｎｍの銅からなる導電膜５をスパッタ法にて形成する。なお、導電膜５を形成する前に、厚さが約１０〜１００ｎｍの銅のシード膜をスパッタ法で形成し、シード膜上に電解めっき法によって導電膜５を形成しても良い（図示せず）。また、このとき、配線溝３は導電膜５によって完全に埋められている。また、形成される導電膜５、およびシード膜は銅以外にも、アルミニウム、金などを用いても良い。このとき、配線内部に気泡が残ったり、異物が付着していると、ボイド６が発生する。ボイド６としては大きさが〜１０ｕｍ、深さが１０〜２００ｎｍのものがある。
【００２２】
次に、図２（ｂ）に示すように、導電膜５の結晶粒を成長させるために、約３００℃で１時間加熱した後、配線溝３の外側にある導電膜５およびバリア膜４をＣＭＰ法（化学的機械研磨方法）により研磨して除去する。ここで、ボイド６が露出し、導電膜５の表面に凹形状の領域６ａを形成したり、導電膜５が堆積されずに配線溝３が露出した領域６ｂが形成したりする場合がある。このとき、後の工程で導電膜５がさらに研磨されることを考慮して、配線溝３の深さにある程度余裕を持たせて研磨を終了することが好ましい。また、研磨した後に表面を洗浄することが好ましい。これにより、平坦面に残った研磨液や研磨くずを洗い流すと同時に、本発明の課題である、導電膜５の表面に形成された凹部に埋まった研磨液や研磨くず、さらには、導電膜５の表面に露出した不純物などを除去することができる。
【００２３】
次に、図２（ｃ）に示すように、絶縁膜２および導電膜５の上にスパッタ法により、厚さが約２００ｎｍの導電膜７を形成し、導電膜５の表面に形成された凹部を埋め込む。このとき形成される導電膜７の材料としては、Ｃｕ，Ａｌ，Ｃｏ，ＣｏＷ，ＣｏＷＰ，Ａｇ，Ａｕ，Ｔａ，ＴａＮ，Ｗ，Ｔｉ，ＴｉＮ，Ｐｔ，Ｐｄ，などの金属のうち少なくとも１種類の金属を含有している。特に、導電膜５と同じ材料であることがさらに好ましい。これにより、導電膜５と導電膜７の密着性が向上し、抵抗が減少するため、高速動作に対応し、信頼性の高い半導体装置を製造することができる。
【００２４】
次に、図３（ａ）に示すように、配線溝３の外側にある導電膜７および図２（ｂ）の工程で除去し残した配線溝３の上部領域をＣＭＰ法により研磨して除去し、導電膜５および導電膜７からなる配線８を形成する。このように、一度平坦化した後にさらに導電膜を埋め込むことで、凹凸や不純物の露出が少ない平坦な表面をもつ配線を形成することができる。
【００２５】
次に、図３（ｂ）に示すように、導電膜７の結晶粒を成長させるために、約３００℃で１時間加熱した後、配線８の表面にＣｏＷまたはＣｏＷＰからなるキャップ膜９を形成し、絶縁膜２およびキャップ膜９上にエッチングストップ層１０と絶縁膜１１を形成する。このとき、エッチングストップ層１０は絶縁膜１１のエッチングを止めることに加えて、配線７の銅の拡散を防止するという効果もあり、材料としては、ＳｉＣ，ＳｉＣＮ，ＳｉＮなどを用いることができる。絶縁膜１１としては、エッチングストップ層１０とは異なる材料にしたうえで、ＳｉＯ２、ＳｉＣ、ＳｉＯＣ、ＳｉＮなどを用いることができる。
【００２６】
次に、図３（ｃ）に示すように、絶縁膜１１にビアホール１２および配線溝１３を形成し、ビアホール１２の底面のエッチングストップ層１０を除去したあと、ビアホール１２と配線溝１３を埋め込むように銅膜１４を形成してビアプラグ１５と配線１６を形成する。このとき、配線８の表面は平坦で不純物などの露出がないため、ビアプラグ１５との接続部分の抵抗値を低くすることができる。
【００２７】
以上のように、配線溝に導電膜を堆積する際に、導電膜に生じたボイド等により配線層となる導電膜の上面に欠損が生じたとしても、欠損が生じた配線層上から、さらに、導電膜を堆積して配線を導電膜の２層構造とすることにより、１層目の導電膜の欠損部分が２層目の導電膜により埋め込まれるため、形成された配線層表面が平坦化され、銅めっき中にボイドが発生したとしても、配線層の欠損を無くすことができる。
【００２８】
（第２の実施形態）
次に、本発明の第２の実施形態について図４，図５を用いて説明する。
図４は第２の実施形態における半導体装置の製造方法の下層配線形成工程を示す工程断面図、図５は第２の実施形態における半導体装置の製造方法の上層配線形成工程を示す工程断面図である。
【００２９】
バリア膜４を形成する工程までは、第１の実施形態と同じように行う。
次に、図４（ａ）に示すように、バリア膜４上に、配線溝３を埋め込むように厚さが約１００ｎｍの銅からなる導電膜１７をスパッタ法にて形成する。第２の実施形態では導電膜１７の厚さが１００ｎｍで第１の実施形態における導電膜５（図２（ａ）参照）の６００ｎｍに比べて薄く、図のように配線溝３に沿うように導電膜１７が形成される。このとき、導電膜１７を形成する前に、厚さが約１０〜５０ｎｍの銅のシード膜をスパッタ法で形成し、シード膜上に電解めっき法によって導電膜１７を形成しても良い（図示せず）。また、このとき、配線溝３は導電膜１７によって完全には埋められていない。ここが第１の実施形態と異なる点である。また、このとき形成される導電膜１７、およびシード膜は銅以外にも、アルミニウム、金などを用いても良い。このとき、配線内部に気泡が残ったり、異物が付着していると、ボイド１８が発生する。ボイド１８としては大きさが〜１０ｕｍ、深さが１０〜２００ｎｍのものがある。
【００３０】
次に、図４（ｂ）に示すように、導電膜１７の結晶粒を成長させるために、約３００℃で１時間加熱した後、配線溝３の外側にある導電膜１７およびバリア膜４をＣＭＰ法により研磨して除去する。このとき、導電膜１７の表面の凹形状が残る程度まで研磨することが好ましい。ここで、ボイド１８が露出し、導電膜１７の表面にボイド１８の形状に則した凹形状の領域１８ａを形成したり、導電膜１７が堆積されずに配線溝３が露出した領域１８ｂが形成したりする場合がある。このとき、後の工程で導電膜１７がさらに研磨されることを考慮して、配線溝３の深さにある程度余裕を持たせて研磨を終了することが好ましい。また、研磨した後に表面を洗浄することが好ましい。これにより、平坦面に残った研磨液や研磨くずを洗い流すと同時に、本発明の課題である、導電膜１７の表面の形成された凹部に埋まった研磨液や研磨くず、さらには、導電膜１７の表面に露出した不純物などを除去することができる。
【００３１】
次に、図４（ｃ）に示すように、絶縁膜２および導電膜１７の上にスパッタ法により、厚さが約２００ｎｍの導電膜１９を形成し、導電膜１７の表面に形成された凹部を埋め込む。このとき形成される導電膜１９の材料としては、Ｃｕ，Ａｌ，Ｃｏ，ＣｏＷ，ＣｏＷＰ，Ａｇ，Ａｕ，Ｔａ，ＴａＮ，Ｗ，Ｔｉ，ＴｉＮ，Ｐｔ，Ｐｄ，などの金属のうち少なくとも１種類の金属を含有している。特に、導電膜１９と同じ材料であることがさらに好ましい。これにより、導電膜１７と導電膜１９の密着性が向上し、抵抗が減少するため、高速動作に対応し、信頼性の高い半導体装置を製造することができる。
【００３２】
次に、図５（ａ）に示すように、配線溝３の外側にある導電膜１９および図４（ｂ）の工程で除去し残した配線溝３の上部領域をＣＭＰ法により研磨して除去し、導電膜１７および導電膜１９からなる配線２０を形成する。このように導電膜を二度に分けて埋め込むことで、ある程度ボイドのために発生する配線層の凹凸を抑え、凹凸や不純物の露出が少ない平坦な表面をもつ配線を形成することができる。
【００３３】
以降の工程については第１の実施の形態と同じように行い、図５（ｂ）に示すような半導体装置を製造する。
以上のように、配線溝に導電膜を堆積する際に、配線溝に堆積した導電膜に生じたボイド等により配線層となる導電膜の上面に欠損が生じたとしても、欠損が生じた導電膜上から、さらに、導電膜を堆積して配線を導電膜の２層構造とすることにより、１層目の導電膜の欠損部分が２層目の導電膜により埋め込まれるため、形成された配線層表面が平坦化され、導電膜中にボイドが発生したとしても、配線層の欠損を無くすことができる。
【００３４】
導電膜を形成する工程の前に、配線溝内にバリア膜を形成することは必ずしも必要ではないが、実施形態で説明したように、導電膜を形成する工程の前に、配線溝内にバリア膜を形成することにより、後で堆積した埋め込み用の導電膜と先に堆積した絶縁膜の密着性が向上すると共に、埋め込み用の導電膜の金属が拡散することを防止することができ、信頼性の高い半導体装置を製造することができる。また、バリア膜を複数の膜の積層構造にすることにより、埋め込み導電膜の密着性と拡散防止の効果をさらに高めることができる。
【００３５】
さらに、以上の説明では、導電膜を堆積する開口部として配線溝を形成する場合について説明したが、その他の、半導体装置の製造工程において開口部に導電膜を堆積する場合に、ボイド等による欠陥を防ぐことに本発明の製造方法を用いることも可能である。
【００３６】
また、導電膜の研磨をＣＶＤ法により行うことを例として説明したが、その他の研磨方法を用いて研磨することも可能である。
同様に、導電膜の堆積をスパッタ法により行うことを例として説明したが、その他の形成方法を用いて導電膜を形成することも可能である。
【産業上の利用可能性】
【００３７】
本発明は、導電膜中にボイドが発生したとしても、配線層の欠損を無くすことができ、基板上の絶縁膜に形成された配線溝、コンタクトホールならびにビアホール内部に導電膜を埋め込み、配線又はプラグを同時に形成するデュアルダマシン法を用いた半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態における半導体装置の製造方法の配線溝形成工程を示す工程断面図
【図２】第１の実施形態における半導体装置の製造方法の下層配線形成工程を示す工程断面図
【図３】第１の実施形態における半導体装置の製造方法の上層配線形成工程を示す工程断面図
【図４】第２の実施形態における半導体装置の製造方法の下層配線形成工程を示す工程断面図
【図５】第２の実施形態における半導体装置の製造方法の上層配線形成工程を示す工程断面図
【図６】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
【００３９】
１    半導体基板
２    絶縁膜
３    配線溝
４    バリア膜
５    導電膜
６    ボイド
６ａ    領域
６ｂ    領域
７    導電膜
８    配線
９    キャップ膜
１０    エッチングストップ層
１１    絶縁膜
１２    ビアホール
１３    配線溝
１４    銅膜
１５    ビアプラグ
１６    配線
１７    導電膜
１８    ボイド
１８ａ    領域
１８ｂ    領域
１９    導電膜
２０    配線
２１    半導体基板
２２    絶縁膜
２３    バリア膜
２４    銅膜
２５    ボイド
【図１】
2008071980.tif 000003
【図２】
2008071980.tif 000004
【図３】
2008071980.tif 000005
【図４】
2008071980.tif 000006
【図５】
2008071980.tif 000007
【図６】
2008071980.tif 000008