(57)【要約】【課題】  本発明は格別の工程の増加を伴うことなく、トランジスタの性能を飛躍的に改良するとともに小型化・高集積化した薄膜トランジスタ及びその製造方法を提供することを課題とするものである。【解決手段】  基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜に接して形成された半導体結晶化薄膜をチャネルの一部とすることを特徴とする薄膜トランジスタである。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜に接して形成された半導体結晶化薄膜をチャネルの一部とすることを特徴とする薄膜トランジスタ。
【請求項２】
基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜をゲート絶縁膜とし、その上に形成された半導体結晶化薄膜をチャネルの一部とすることを特徴とする薄膜トランジスタ。
【請求項３】
基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜に接して形成された半導体結晶化薄膜の上にゲート絶縁膜が設けられていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
基板上に形成された絶縁膜の溝部の表面あるいは基板の溝部を覆う絶縁膜に接して形成された半導体結晶化薄膜をチャネルの一部とし、該半導体結晶化薄膜上にゲート絶縁膜を介してゲート電極を設けることを特徴とする薄膜トランジスタ。
【請求項５】
前記チャネルは、絶縁膜の側壁、絶縁膜の段差部又は溝部の昇降方向に設定されていることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記チャネルは，絶縁膜の側壁、絶縁膜の段差部又は溝部に沿った方向に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記チャネルを構成する前記半導体結晶化薄膜は、実質的に結晶粒界を含まないことを特徴とする請求項１乃至６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記半導体結晶化薄膜は、シリコンを主成分とすることを特徴とする請求項１乃至７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
基板上の絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜を形成する工程、少なくとも前記形成された絶縁膜を覆うように非晶質半導体薄膜を形成する工程及び前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程を含む薄膜トランジスタの製造方法。
【請求項１０】
基板上の絶縁膜の側壁又は基板段差部の側壁を覆うゲート絶縁膜を形成する工程、少なくとも前記形成されたゲート絶縁膜を覆うように非晶質半導体薄膜を形成する工程及び前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程を含む薄膜トランジスタの製造方法。
【請求項１１】
前記半導体結晶化薄膜を形成する工程の後に、半導体結晶化薄膜の上にゲート絶縁膜を形成する工程をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【請求項１２】
基板上に形成された絶縁膜の溝部の表面あるいは基板に形成された溝部を覆う絶縁膜上に非晶質半導体薄膜を形成する工程、前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程及び半導体結晶化薄膜上にゲート絶縁膜を介してゲート電極を設ける工程を含む薄膜トランジスタの製造方法。
【請求項１３】
前記熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程は、レーザあるいはランプによる光エネルギーの照射、電子ビーム、イオンビーム、あるいは電磁波の照射を含むことを特徴とする請求項９乃至１２のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記非晶質半導体薄膜は、シリコンを主成分とすることを特徴とする請求項９乃至１３のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子回路装置あるいは表示装置の駆動などの主要構成要素である薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、薄膜トランジスタはガラス基板に形成できる能動素子として液晶表示装置のセル選択トランジスタとして多く使われてきた。半導体としては主に非晶質あるいは多結晶シリコンが用いられてきた。
【０００３】
薄膜トランジスタの性能はチャネルを流れる電子あるいは正孔のキャリア移動度に依存する。キャリア移動度を大きくするために、半導体薄膜の形成条件を工夫し、薄膜堆積後に熱処理を行うことが一般に行われる。熱処理は、電気炉内の高温処理あるいはエキシマーレーザなどのビームエネルギー照射による溶融処理が用いられる。これらにより、シリコンの場合は溶融後結晶化が進行し、絶縁膜上のシリコン薄膜の場合でも１μｍに近い結晶粒を成長させることができる。また、多結晶でありながら部分的には単結晶に匹敵するキャリア移動度も得られることが知られている。
【０００４】
このようにして形成した多結晶半導体薄膜を用いて製造された薄膜トランジスタのチャネル部においては半導体結晶粒界が含まれる。結晶粒はランダムに存在し、位置制御ができないため、大面積に多数の薄膜トランジスタを製造すると、電気特性の均一化が難しい、薄膜トランジスタのしきい値電圧のばらつきが大きい、オン電流のばらつきが大きい、オフ状態におけるリーク電流の抑制が困難、雑音が大きいなどの問題があった。特に、低電圧回路設計が困難であるため、消費電力の低減も難しい問題があった。このため、薄膜トランジスタの応用分野は液晶表示装置のセル選択トランジスタなど限定されたものでしかなかった。特性ばらつきの問題を低減するためには、あえてキャリア移動度の小さい非晶質シリコンや微結晶シリコンを用いる方法が使われてきた。
【０００５】
またトランジスタの高集積化のため半導体基板の側壁を利用してトランジスタを構成する方法も提案されている（特許文献２、３）。この方法はトランジスタの微細化・高性能化に適しているが、半導体単結晶基板を用いるため薄膜トランジスタと比べてコスト高となる欠点がある。
【特許文献１】特開２００６−１６５５１０号公報
【特許文献２】特開２００２−２７０８５０号公報
【特許文献３】特開２００６−５１６８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は格別の工程の増加を伴うことなく、トランジスタの性能を飛躍的に改良するとともに小型化・高集積化した薄膜トランジスタ及びその製造方法を提供することを課題とするものである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために本発明は、次のような薄膜トランジスタを提供するものである。
（１）基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜に接して形成された半導体結晶化薄膜をチャネルの一部とすることを特徴とする薄膜トランジスタ。
（２）基板上に形成された絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜をゲート絶縁膜とし、その上に形成された半導体結晶化薄膜をチャネルの一部とすることを特徴とする薄膜トランジスタ。
（３）前記半導体結晶化薄膜の上にゲート絶縁膜が設けられていることを特徴とする（１）に記載の薄膜トランジスタ。
（４）基板上に形成された絶縁膜の溝部の表面あるいは基板の溝部を覆う絶縁膜上に形成された半導体結晶化薄膜をチャネルの一部とし、該半導体結晶化薄膜上にゲート絶縁膜を介してゲート電極を設けることを特徴とする薄膜トランジスタ。
（５）前記チャネルは、絶縁膜の側壁、絶縁膜の段差部又は溝部の昇降方向に設定されていることを特徴とする（１）乃至（４）のいずれかに記載の薄膜トランジスタ。
（６）前記チャネルは，絶縁膜の側壁、絶縁膜の段差部又は溝部に沿った方向に形成されていることを特徴とする（１）乃至（４）のいずれかに記載の薄膜トランジスタ。
（７）チャネルを構成する前記半導体結晶化薄膜は、結晶粒界を含まないことを特徴とする（１）乃至（６）のいずれかに記載の薄膜トランジスタ。
（８）前記半導体結晶化薄膜は、シリコンを主成分とすることを特徴とする（１）乃至（７）のいずれかに記載の薄膜トランジスタ。
【０００８】
また上記の課題を解決するために本発明は、次のような薄膜トランジスタの製造方法を提供するものである。
（９）基板上の絶縁膜の側壁又は基板段差部の側壁を覆う絶縁膜を形成する工程、少なくとも前記形成された絶縁膜を覆うように非晶質半導体薄膜を形成する工程及び前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程を含む薄膜トランジスタの製造方法。
（１０）基板上の絶縁膜の側壁又は基板段差部の側壁を覆うゲート絶縁膜を形成する工程、少なくとも前記形成されたゲート絶縁膜を覆うように非晶質半導体薄膜を形成する工程及び前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程を含む薄膜トランジスタの製造方法。
（１１）前記半導体結晶化薄膜を形成する工程の後に、半導体結晶化薄膜の上にゲート絶縁膜を形成する工程をさらに含むことを特徴とする（９）に記載の薄膜トランジスタの製造方法。
（１２）基板上に形成された絶縁膜の溝部の表面あるいは基板に形成された溝部を覆う絶縁膜上に非晶質半導体薄膜を形成する工程、前記非晶質半導体薄膜を熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程及び半導体結晶化薄膜上にゲート絶縁膜を介してゲート電極を設ける工程を含む薄膜トランジスタの製造方法。
（１３）前記熱処理により基板側から結晶化して半導体結晶化薄膜を形成する工程は、レーザあるいはランプによる光エネルギーの照射、電子ビーム、イオンビーム、あるいは電磁波の照射を含むことを特徴とする（９）乃至（１２）のいずれかに記載の薄膜トランジスタの製造方法。
（１４）前記半導体結晶化薄膜は、シリコンを主成分とすることを特徴とする（９）乃至（１３）のいずれかに記載の薄膜トランジスタの製造方法。
【発明の効果】
【０００９】
本発明によれば、格別の工程の増加を伴うことなく、トランジスタの性能を飛躍的に改良するとともに小型化・高集積化した薄膜トランジスタ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の原理について先ず説明する。
図１を用いて、本発明の根拠となる絶縁膜上の半導体薄膜の熱処理による結晶化について説明する。図１において１はガラス基板、２はその上に堆積したシリコン酸化膜、３はプラズマＣＶＤなどで堆積したシリコン薄膜である。この構造をエキシマーレーザ照射により溶融し、再結晶化すると、１あるいは２の平坦部ではシリコン薄膜は結晶粒が０．５μｍ程度の多結晶シリコン薄膜となる。図１では、それぞれの結晶粒の境界を細線で模式的に表示してある。従来はこのような結晶粒界を含む薄膜を使って、薄膜トランジスタを製造してきた。
【００１１】
ところが、シリコン酸化膜２の側壁部のシリコン薄膜に注目すると、４に示す側壁部領域には他の領域より大きな結晶粒がほぼひとつしか含まれないことが見出された。これは、溶融したシリコン薄膜が基板方向に熱を放散し、温度の低い基板に近いところから縦方向に再結晶化するためである。すなわち、表面からの観測では結晶粒は従来のものと変わらないが、側壁部ではシリコン薄膜の基板面と側面から熱が放散し，その界面において自由エネルギーが最も低くなるように結晶面が形成される。シリコンの場合はダイヤモンド結晶格子の（１００）面がシリコン酸化膜界面で最も安定になると考えられる。すなわち，基板と側壁に（１００）及び（０１０）面が接した単一の柱状単結晶となり、縦方向では実質的に結晶粒界を含まないものとなる。なお，シリコン薄膜の結晶化の過程によっては（１１０）あるいは（１１１）面が安定になる場合もある。
【００１２】
本発明は、図１の側壁部４の半導体結晶化薄膜をチャネルとして、薄膜トランジスタを構成するものである。側壁部４に形成される半導体結晶化薄膜は実質的に単結晶であるため、結晶粒に起因する前記薄膜トランジスタの諸問題を解決できる。
【００１３】
本発明では、半導体結晶化薄膜上にゲート絶縁膜及びゲート電極を設ける工程は、初期に基板上に形成された絶縁膜の側壁あるいは段差のある基板側壁を形成することを除いては、従来の薄膜トランジスタ製造工程を利用できるため、格別な工程の増加を伴うことはない。さらに、側壁部の形状を利用して、ドライエッチングにより側壁部に残留する金属を自己整合的なゲート電極として利用することにより、微細リソグラフィに頼らずにゲート長の微細化を容易に実現できる利点も付加することもできる。
【００１４】
図２は、本発明の原理を適用した薄膜トランジスタの断面構造模式図である。ガラス基板１上の絶縁膜２の側壁部４に形成された半導体結晶化薄膜は、ソース１０、ドレイン１１を含む薄膜トランジスタのチャネルを構成する。ソース１０とドレイン１１は入れ替えても差し支えない。半導体結晶化薄膜上には、ゲート酸化膜８を介してゲート電極９が形成されている。
【００１５】
次に本発明に係る薄膜トランジスタを製造方法について、シリコン薄膜トランジスタを例にして詳細に説明する。
図３は、本発明による薄膜トランジスタの製造工程の断面を示すものである。
図３（１）において、５はガラス基板である。５の表面は厚さ０．１μｍ程度のシリコン窒化膜などの絶縁膜で被覆してもよい。この基板上にシリコン酸化膜６をプラズマＣＶＤで約１μｍの厚さに堆積する。基板温度は１５０℃である。６の一部を通常のフォトリソグラフィとドライエッチングで除去し、ほぼ垂直な薄膜側壁端面すなわち段差部を形成する。
【００１６】
次に、図３（２）に示すように、プラズマＣＶＤにより基板温度２００℃で非晶質シリコン薄膜７を０．１μｍの厚さに堆積する。非晶質シリコン薄膜にはｐ型半導体の不純物としてボロンを１０１７／ｃｍ3含ませる。プラズマＣＶＤによれば非晶質シリコン薄膜は段差のある基板にもほぼ均一に堆積できる。従って、側壁部においても平坦部とほぼ同じ厚さのシリコン薄膜７となる。
【００１７】
次に、プラズマＣＶＤによるシリコン薄膜に含まれる水素を放出するため、４５０℃の温度で２時間、窒素雰囲気で熱処理する。スパッタ等で堆積した水素を含まないシリコン薄膜を用いる場合はこの熱処理は省くことができる。続いて、出力１０Ｗ、波長５３２ｎｍのＮｄ:ＹＡＧ第２高調波レーザをスキャン速度２０ｃｍ／秒の速度で基板全体に照射する。このときのレーザスポット形状は２００×２０μｍである。このレーザ照射によりシリコン薄膜は溶融し、熱は主に基板に逃げるため、温度の低い基板界面から表面に向けて結晶化する。側壁部にはシリコン結晶粒が1μｍから１．５μｍの大きさの多結晶膜が形成される。このシリコン結晶化薄膜にはシリコン結晶粒が２次元平面状に広がっており、シリコン膜厚方向には存在しない。このことより、側壁部のシリコン結晶化薄膜は、ほぼ単結晶と考えて差し支えない。
【００１８】
図３（３）において、スパッタ法によりシリコン結晶化薄膜の上に５００ｎｍの厚さのゲート酸化膜８を基板温度２００℃で堆積する。続いて、スパッタ法により０．３μｍ厚のＣｒ膜を堆積し、フォトリソグラフィとドライエッチングにより加工して、ゲート電極９を形成する。さらに、該ゲート電極をマスクとして、りんをイオン注入してソース領域１０及びドレイン領域１１を形成する。注入したりんは前記と同様の前記レーザ照射により活性化させる。
【００１９】
次に、図３（４）に示すように、ソース電極１２及びドレイン電極１３を形成するために、０．５μｍ厚のＡｌ膜を堆積し、パターン形成する。
【００２０】
以上が、本発明によるｎ型薄膜トランジスタの主要製造工程である。ｐ型薄膜トランジスタを製造する場合は、非晶質シリコン薄膜にn型半導体の不純物としてりんを含ませる。さらに，ソース領域１０及びドレイン領域１１にドーピングする不純物を硼素に変更すればよい。
【００２１】
図３に示す製造方法によれば、側壁部の実質的な単結晶シリコン膜をチャネルとする薄膜トランジスタが容易に製造できる。チャネルとして利用する側壁部領域は実質的な単結晶シリコンが占めているので、従来の多結晶あるいは非晶質からなるチャネルを持つ薄膜トランジスタと比べると、キャリア移動度の増大及び特性ばらつきの低減、トランジスタ性能向上、特性の制御性及び均一性が格段に優れているうえ、ゲートを側壁を覆う寸法にまで縮小できるので、薄膜トランジスタの占有面積を小さくすることができる。
【００２２】
図４に、別の薄膜トランジスタの実施例を示す。この薄膜トランジスタは、図３に説明した薄膜トランジスタを２個対向させた構造になっている。（１）は薄膜トランジスタの断面構造、（２）はその平面パターンである。
【００２３】
製造工程は、図３と同様であるが、図３の薄膜トランジスタが基板として絶縁膜の段差部を用いているのに対して、絶縁膜の溝を利用するものである。（１）において、１４はガラス基板、１５はシリコン酸化膜、１６は非晶質シリコンをレーザアニールすることによって結晶化したｐ型シリコンであり、側壁部においては単結晶粒である。１７はシリコン酸化膜からなるゲート絶縁膜、１８はソース及びドレインのためのｎ型高濃度不純物拡散領域、１９はゲート電極、２０及び２１はそれぞれソース、ドレイン電極である。
【００２４】
図４（２）において、２個のシリコン結晶化薄膜１６に挟まれた領域は単結晶にはならない場合がある。これは不要な領域であり、狭い方がよいことは明らかであるが、溝の形状を実用的な制御可能な幅とすることから制限がある。
【００２５】
図４の実施例では、基板として絶縁膜の溝を利用する他は従来の薄膜トランジスタのパターンレイアウトや製造工程を利用できる特徴がある。この構造でも、薄膜トランジスタ特性は、チャネルの大部分に単結晶シリコンを用いることができるため、キャリア移動度の増大、そのばらつきの低減、トランジスタ性能向上、特性の制御性及び均一性が優れている。これは溝底部の非単結晶領域の低減によって一層顕著になる。
【００２６】
上記の実施例は、ｎチャネル薄膜トランジスタについて説明したが、ｐチャネル薄膜トランジスタも同様に製造可能であることは容易に類推できる。例えば、シリコン薄膜をりんドープしてｎ型化し、ソース及びドレイン拡散領域に硼素をドープしてｐ型化すればよい。
【００２７】
また、薄膜トランジスタの構造としてゲート電極を半導体薄膜の上に設けたトップゲート型について説明したが、半導体薄膜の下に設ける、すなわちシリコン薄膜堆積の前にゲート電極を形成するボトムゲート構造にも適用できることは明らかである。
【００２８】
図５に、ボトムゲート構造に属するゲート電極先行型の薄膜トランジスタの断面構造を示す。
図５において、２２はガラス基板、２３は約０．２μｍ厚のシリコン酸化膜、２４は０．３μｍ厚のクロムによるゲート膜、２５は約０．５μｍ厚のシリコン酸化膜、２６はプラズマＣＶＤにより、２３、２４、２５をエッチングして形成した側壁に堆積したシリコン酸化膜、２７は０．１μｍ厚のシリコン薄膜である。２７は非晶質シリコン膜をレーザアニールすることによって結晶化したｐ型シリコン、特に側壁部においては単結晶粒である。２８、２９はそれぞれソース及びドレインのためのｎ型高濃度不純物拡散領域、３０はゲート電極、３１及び３２はそれぞれソース、ドレイン電極である。
【００２９】
図５の薄膜トランジスタにおいては、前記で述べた本発明の薄膜トランジスタの利点に加え、チャネル領域はゲート電極２４の膜厚でほぼ規定されるので従来の微細リソグラフィ技術に頼ることなく０．１μｍあるいはそれ以下のチャネル寸法を容易に実現できる利点がある。
【００３０】
図６に本発明による他のトランジスタ構造の説明図を示す。図６の構造では、ガラス基板３３の上に堆積したシリコン酸化膜３４を帯状にパターン形成し、その側壁領域に形成したシリコン薄膜３５を実質的に単結晶化し、３５を覆うようにゲート絶縁膜３６を形成する。ここまでの工程は図３のトランジスタ製造工程と大略同じである。
【００３１】
多結晶シリコン薄膜を堆積し、パターン形成しゲート電極３７を形成する。
次にゲート電極３７をマスクとして、りんを高濃度にイオン注入し、引き続き活性化熱処理を施すことによりゲート電極３７及びソース３８とドレイン３９を低抵抗にする。このトランジスタ構造では、絶縁膜の側壁あるいは絶縁膜の段差部に沿った方向に電流が流れるチャネルが形成されていることを特徴とする。
【００３２】
図７に、Si膜の結晶粒界と本発明における段差部Si膜の断面写真を示す。
（１）は石英基板上に堆積した150nmの厚さのアモルファス（非晶質）Si膜に10Wの連続発振グリーンレーザを照射し結晶化させた後の断面写真である。アモルファスSiは1μm以上の単結晶粒となり、しかも膜厚方向には結晶粒界を含まないことが示されている。（２）は石英基板に堆積したSi酸化膜に段差を形成し、段差部に残した約70nmの幅のアモルファスSi膜を上記と同様に結晶化させたものの断面写真である。破線で囲った段差部Si結晶領域には結晶粒界はまったく見出されない。
【００３３】
以上段差部を形成する側壁は、下地基板に対してほぼ垂直な実施例について説明したが、本発明においては、側壁と基板とのなす角度はこれに限るものでないことは自明である。また本発明は、薄膜トランジスタのチャネルとして利用する側壁部の半導体薄膜が実質的な単結晶シリコンからなることが基本である。これを実現する側壁の基板とのなす角度は４５度以上が必要である。また、基板とのなす角度が９０度以上すなわちオーバハング状態においても半導体薄膜及び絶縁膜の均一被覆性が確保されれば実現は可能である。これについては１３５度が限度である。
【００３４】
なお実施例ではシリコン薄膜トランジスタを例示して本発明を説明したが、本発明はシリコンに限らずＳｉＧｅ等の他の半導体薄膜トランジスタについても当然適用可能である。
【００３５】
本発明の実施により、従来構造のものと比較して薄膜トランジスタの性能が増大できる、特性ばらつきが低減できる、占有表面積が低減できることになり、本薄膜トランジスタを用いた電子回路の動作速度の改善とともにチップ面積の縮小により、製造コストの低減が可能になる。本発明による薄膜トランジスタは積層が可能であり、３次元集積回路の基本技術である。本発明は、表示装置用オンパネルのロジック回路、メモリ回路などの高性能化及び低価格化に極めて有効であり、幅広く電子機器産業に貢献することが見込める。
【図面の簡単な説明】
【００３６】
【図１】本発明の原理を説明するための基板の断面図である。
【図２】本発明に係る薄膜トランジスタの断面構造模式図である。
【図３】本発明の実施例を説明するための薄膜トランジスタの主な製造工程の断面図である。
【図４】本発明の他の実施例を説明するための薄膜トランジスタの断面構造図と平面パターン図である。
【図５】本発明の他の実施例を説明するための薄膜トランジスタの断面構造図である。
【図６】本発明の他の実施例を説明するための薄膜トランジスタの構造鳥瞰図である。
【図７】Si膜の結晶粒界と本発明における段差部Si膜の断面写真である。
【符号の説明】
【００３７】
１    ガラス基板
２    シリコン酸化膜
３    シリコン薄膜
４    側壁部
５    ガラス基板
６    シリコン酸化膜
７    シリコン薄膜
８    ゲート酸化膜
９    ゲート電極
１０  ソース領域
１１  ドレイン領域
１２  ソース電極
１３  ドレイン電極
１４  ガラス基板
１５  シリコン酸化膜
１６  シリコン結晶化薄膜
１７  ゲート絶縁膜
１８  ソース及びドレイン領域
１９  ゲート電極
２０  ソース電極
２１  ドレイン電極
２２  ガラス基板
２３  シリコン酸化膜
２４  ゲート電極
２５  シリコン酸化膜
２６  シリコン酸化膜
２７  シリコン結晶化薄膜
２８  ソース領域
２９  ドレイン領域
３０  ゲート電極
３１  ソース電極
３２  ドレイン電極
３３  ガラス基板
３４  シリコン酸化膜
３５  シリコン結晶化薄膜
３６  ゲート酸化膜
３７  ゲート電極
３８  ソース電極
３９  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008072093.tif 000007
【図６】
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【図７】
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