(57)【要約】【課題】低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路を提供する。【解決手段】ＢＧＲ型電流発生回路１００は、ＰＭＯＳトランジスタ１０６、１０７のゲート・ソース間に生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にする。第２のノードと第３のノードとの間に設けられた抵抗性負荷回路１０３によって、電位Ｖｄｄの変動や温度の変動によって変動しない出力電圧Ｖｒｅｆが得られる。【選択図】図１
2008015925.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードから第２のノードに至る第１の電流経路に設けられた第１のカレントミラー用ＭＯＳトランジスタ、および上記第１の電流経路に流れる電流の一定倍の電流を第１のノードから第２のノードに至る第２の電流経路に流す第２のカレントミラー用ＭＯＳトランジスタを有するカレントミラー回路と、
上記第１の電流経路に設けられた第１の基準電流用ＭＯＳトランジスタまたは第１の基準電流用ダイオード、および上記第２の電流経路に設けられた第２の基準電流用ＭＯＳトランジスタまたは第２の基準電流用ダイオードを有し、上記第１および第２の電流経路に流れる電流が、それぞれ、上記第１および第２の基準電流用ＭＯＳトランジスタのゲート・ソース間に生じる電圧の差、または上記第１および第２の基準電流用ダイオードのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と
を備え、
上記第１、第２のカレントミラー用ＭＯＳトランジスタおよび第１、第２の基準電流用ＭＯＳトランジスタのうちの少なくとも１つトランジスタのソースが上記第２のノードに接続されるとともに、
さらに、
ソースが上記第２のノードに接続され、ゲートとドレインとが互いに接続された負荷部用ＭＯＳトランジスタ、および上記負荷部用ＭＯＳトランジスタのドレインと第３のノードとの間に接続された抵抗素子を有する抵抗性負荷回路と、
ドレインが上記第１のノードに接続され、ソースが出力用ノードに接続され、ゲートが、上記第２のノードにソースが接続された上記ＭＯＳトランジスタのゲートに接続された第１の出力段用ＭＯＳトランジスタ、およびソースが上記出力用ノードに接続され、ドレインが上記第３のノードに接続され、ゲートが上記負荷部用ＭＯＳトランジスタのゲートに接続された第２の出力段用ＭＯＳトランジスタを有し、上記出力用ノードの電圧を基準電圧として出力する基準電圧出力段とを備えた基準電圧発生回路。
【請求項２】
請求項１の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第１および第２のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第１の基準電流用ＭＯＳトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第２の基準電流用ＭＯＳトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのゲートに接続されたトランジスタであり、
上記第１のカレントミラー用ＭＯＳトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのドレインおよび上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１および第２のノードのうち他方のノードに接続されたトランジスタであり、
上記第２のカレントミラー用ＭＯＳトランジスタは、ドレインが上記第２の基準電流用ＭＯＳトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする基準電圧発生回路。
【請求項３】
請求項２の基準電圧発生回路であって、
上記第１のノードは上記第３のノードよりも電位が高く、
上記負荷部用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであるか、
または、上記第１のノードは上記第３のノードよりも電位が低く、
上記負荷部用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする基準電圧発生回路。
【請求項４】
請求項１の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第１の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第１、第２のイマジナリショート用ＭＯＳトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第１のノードに一端が接続され、上記第１のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２の基準電流用ダイオードは、上記第１のノードに一端が接続され、上記第２のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２のイマジナリショート用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのゲートと上記第２のカレントミラー用ＭＯＳトランジスタのドレインに接続され、
上記第１のカレントミラー用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのドレインと上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第２のノードに接続され、
上記第２のカレントミラー用ＭＯＳトランジスタは、ソースが上記第２のノードに接続されているとともに、
上記第１のノードは上記第２のノードよりも電位が高く、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記負荷部用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記第１のノードは上記第２のノードよりも電位が低く、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記負荷部用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする基準電圧発生回路。
【請求項５】
１対のトランジスタまたはダイオードに生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にするバンドギャップリファレンス型電流発生回路と、
上記第２のノードと第３のノードとの間に設けられた抵抗性負荷回路と、
を備えた基準電圧発生回路。
【請求項６】
請求項５の基準電圧発生回路であって、
さらに、上記第１のノードと第４のノードとの間に設けられた抵抗性負荷回路を備えていることを特徴とする基準電圧発生回路。
【請求項７】
請求項５および請求項６のいずれか１項の基準電圧発生回路であって、
上記バンドギャップリファレンス型電流発生回路は、
上記第１の電流経路に設けられた第１のカレントミラー用ＭＯＳトランジスタ、および上記第１の電流経路に流れる電流の一定倍の電流を上記第２の電流経路に流す第２のカレントミラー用ＭＯＳトランジスタを有するカレントミラー回路と、
上記第１の電流経路に設けられた第１の基準電流用ＭＯＳトランジスタまたは第１の基準電流用ダイオード、および上記第２の電流経路に設けられた第２の基準電流用ＭＯＳトランジスタまたは第２の基準電流用ダイオードを有し、上記第１および第２の電流経路に流れる電流が、それぞれ上記第１および第２の基準電流用ＭＯＳトランジスタのそれぞれのゲート・ソース間または上記第１および第２の基準電流用ダイオードのそれぞれのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と、
を備えていることを特徴とする基準電圧発生回路。
【請求項８】
請求項７の基準電圧発生回路であって、  
上記基準電流発生回路は、さらに、上記第１および第２のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第１の基準電流用ＭＯＳトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第２の基準電流用ＭＯＳトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのゲートに接続されたトランジスタであり、
上記第１のカレントミラー用ＭＯＳトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのドレインおよび上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１および第２のノードのうち他方のノードに接続されたトランジスタであり、
上記第２のカレントミラー用ＭＯＳトランジスタは、ドレインが上記第２の基準電流用ＭＯＳトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする基準電圧発生回路。
【請求項９】
請求項７の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第１の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第１、第２のイマジナリショート用ＭＯＳトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第１のノードと上記第２のノードのいずれか一方のノードに一端が接続され、上記第１のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２の基準電流用ダイオードは、上記一方のノードに一端が接続され、上記第２のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２のイマジナリショート用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのゲートと上記第２のカレントミラー用ＭＯＳトランジスタのドレインに接続され、
上記第１のカレントミラー用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのドレインと上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１のノードと上記第２のノードの他方のノードに接続され、
上記第２のカレントミラー用ＭＯＳトランジスタは、ソースが上記他方のノードに接続されているとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＮＭＯＳトランジスタであるか、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする基準電圧発生回路。
【請求項１０】
請求項５または請求項６の基準電圧発生回路であって、
上記第２のノードと第３のノードとの間に設けられた抵抗性負荷回路と上記第１のノードと第４のノードとの間に設けられた抵抗性負荷回路の少なくとも一方は、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えていることを特徴とする基準電圧発生回路。
【請求項１１】
請求項１０の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
抵抗素子とダイオードとが直列に接続されて構成されることを特徴とする基準電圧発生回路。
【請求項１２】
請求項１０の基準電圧発生回路であって、
上記上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
ゲートとドレインとが互いに接続されたＭＯＳトランジスタと、
抵抗素子とが直列に接続されて構成されることを特徴とする基準電圧発生回路。
【請求項１３】
請求項２および請求項８のいずれか１項の基準電圧発生回路であって、
さらに、上記第１および第２の基準電流用ＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタとのうちの少なくとも一方を備えていることを特徴とする基準電圧発生回路。
【請求項１４】
請求項１３の基準電圧発生回路であって、
上記第１の電流経路および上記第２の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタのうちの高電位側にある１対のＭＯＳトランジスタの共通のゲートに接続され、他端が、上記２対のＭＯＳトランジスタのうちの低電位側にある１対のＭＯＳトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする基準電圧発生回路。
【請求項１５】
請求項４および請求項９のいずれか１項の基準電圧発生回路であって、
さらに、上記第１および第２のイマジナリショート用ＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタとのうちの少なくとも一方を備えていることを特徴とする基準電圧発生回路。
【請求項１６】
請求項１５の基準電圧発生回路であって、
上記第１の電流経路および上記第２の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタのうちの高電位側にある１対のＭＯＳトランジスタの共通のゲートに接続され、他端が、上記２対のＭＯＳトランジスタのうちの低電位側にある１対のＭＯＳトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする基準電圧発生回路。
【請求項１７】
請求項２と請求項８のいずれか１項の基準電圧発生回路であって、
上記第１および第２の基準電流用ＭＯＳトランジスタと、上記第１および第２のカレントミラー用ＭＯＳトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるＭＯＳトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項１８】
請求項１７の基準電圧発生回路であって、
さらに上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項１９】
請求項４と請求項９のいずれか１項の基準電圧発生回路であって、
上記第１および第２のイマジナリショート用ＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるＭＯＳトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項２０】
請求項１９の基準電圧発生回路であって、
さらに上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタを備えていることを特徴とする基準電圧発生回路。
【請求項２１】
請求項１、１１、１２のいずれか１項の基準電圧発生回路であって、
上記抵抗性負荷回路の抵抗素子の抵抗値が調整可能であることを特徴とする基準電圧発生回路。
【請求項２２】
請求項１と請求項５のいずれか１項の基準電圧発生回路であって、
上記第１のノードは第１の電源に接続され、
上記第３のノードは第２の電源に接続されていることを特徴とする基準電圧発生回路。
【請求項２３】
請求項６の基準電圧発生回路であって、
上記第４のノードは第１の電源に接続され、
上記第３のノードは第２の電源に接続されていることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯システム、電池駆動システム、およびそれらに内蔵される集積回路等に用いられるバンドギャップリファレンス型の基準電圧発生回路に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される各種のアナログ回路では、電源電圧や温度の変動による回路全体の特性の変動を抑制するために、バンドギャップリファレンス（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路（ＢＧＲ回路）を備えた基準電圧発生回路が一般に用いられる。このようなＢＧＲ型基準電圧発生回路によって得られる基準電圧は、電源電圧や温度への依存性が小さいことで知られている。
【０００３】
ＢＧＲ型基準電圧発生回路を備えた基準電圧発生回路の例として、特許文献１の図５の基準電圧発生回路が知られている。この基準電圧発生回路は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、ＮＭＯＳトランジスタＮ１、Ｎ２、ダイオードＤ１、および抵抗Ｒ１、Ｒ２を備えている。このように構成された基準電圧発生回路では、ＰＭＯＳトランジスタＰ１を備えた第１の電流経路、ＰＭＯＳトランジスタＰ２を備えた第２の電流経路、および抵抗素子Ｒ２およびダイオードＤ１を備えた第３の電流経路に、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間に生じる電圧の差に応じた電流が流れる。
【０００４】
同文献の段落（０００２）〜（０００４）には、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のトランジスタサイズを同一とし、さらにＮＭＯＳトランジスタＮ１、Ｎ２のトランジスタサイズ比を１：Ｍにした場合、出力電圧（基準電圧）Ｖｒｅｆは以下の式で表されることが記載されている。
【０００５】
【数１】
2008015925.tif 000003
【０００６】
ここで、Ｎは（Ｒ２の抵抗値）／（Ｒ１の抵抗値）、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、ＶＦ（Ｄ１）はＤ１の順方向電圧を示す。
【特許文献１】特開平１０−１９８４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の図５の基準電圧発生回路は、第１と第２の電流経路だけでなく、抵抗素子Ｒ２およびダイオードＤ１を備えた第３の電流経路に電流が流れるため、消費電流が大きくなるという問題があった。
【０００８】
また、第１の電流経路と第２の電流経路とにそれぞれ流れる電流の一定倍の電流を第３の電流経路に流すためのＰＭＯＳトランジスタＰ３を備える分、素子数が多くなり、チップ面積が大きくなっていた。
【０００９】
さらに、ＰＭＯＳトランジスタＰ３の閾値電圧のプロセス条件による相対ばらつきの影響により、第１の電流経路と第３の電流経路に実際に流れる電流のカレント比に、所望のカレント比とのずれが生じ、出力電圧Ｖｒｅｆに大きな変動が生じるという問題もある。
【００１０】
また、大規模集積回路を備える電気機器にとって、消費電力低減とコスト低減が２大重要課題である。このような電気機器のコスト低減には、備えられる大規模集積回路の回路面積を削減することが重要である。
【００１１】
本発明は、上記の点に鑑み、低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、請求項１の発明の基準電圧発生回路は、
第１のノードから第２のノードに至る第１の電流経路に設けられた第１のカレントミラー用ＭＯＳトランジスタ、および上記第１の電流経路に流れる電流の一定倍の電流を第１のノードから第２のノードに至る第２の電流経路に流す第２のカレントミラー用ＭＯＳトランジスタを有するカレントミラー回路と、
上記第１の電流経路に設けられた第１の基準電流用ＭＯＳトランジスタまたは第１の基準電流用ダイオード、および上記第２の電流経路に設けられた第２の基準電流用ＭＯＳトランジスタまたは第２の基準電流用ダイオードを有し、上記第１および第２の電流経路に流れる電流が、それぞれ、上記第１および第２の基準電流用ＭＯＳトランジスタのゲート・ソース間に生じる電圧の差、または上記第１および第２の基準電流用ダイオードのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と
を備え、
上記第１、第２のカレントミラー用ＭＯＳトランジスタおよび第１、第２の基準電流用ＭＯＳトランジスタのうちの少なくとも１つトランジスタのソースが上記第２のノードに接続されるとともに、
さらに、
ソースが上記第２のノードに接続され、ゲートとドレインとが互いに接続された負荷部用ＭＯＳトランジスタ、および上記負荷部用ＭＯＳトランジスタのドレインと第３のノードとの間に接続された抵抗素子を有する抵抗性負荷回路と、
ドレインが上記第１のノードに接続され、ソースが出力用ノードに接続され、ゲートが、上記第２のノードにソースが接続された上記ＭＯＳトランジスタのゲートに接続された第１の出力段用ＭＯＳトランジスタ、およびソースが上記出力用ノードに接続され、ドレインが上記第３のノードに接続され、ゲートが上記負荷部用ＭＯＳトランジスタのゲートに接続された第２の出力段用ＭＯＳトランジスタを有し、上記出力用のノードの電圧を基準電圧として出力する基準電圧出力段とを備えている。
【００１３】
請求項２の発明の基準電圧発生回路は、
請求項１の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第１および第２のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第１の基準電流用ＭＯＳトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第２の基準電流用ＭＯＳトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのゲートに接続されたトランジスタであり、
上記第１のカレントミラー用ＭＯＳトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのドレインおよび上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１および第２のノードのうち他方のノードに接続されたトランジスタであり、
上記第２のカレントミラー用ＭＯＳトランジスタは、ドレインが上記第２の基準電流用ＭＯＳトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする。
【００１４】
請求項３の発明の基準電圧発生回路は、
請求項２の基準電圧発生回路であって、
上記第１のノードは上記第３のノードよりも電位が高く、
上記負荷部用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであるか、
または、上記第１のノードは上記第３のノードよりも電位が低く、
上記負荷部用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする。
【００１５】
請求項４の発明の基準電圧発生回路は、
請求項１の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第１の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第１、第２のイマジナリショート用ＭＯＳトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第１のノードに一端が接続され、上記第１のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２の基準電流用ダイオードは、上記第１のノードに一端が接続され、上記第２のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２のイマジナリショート用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのゲートと上記第２のカレントミラー用ＭＯＳトランジスタのドレインに接続され、
上記第１のカレントミラー用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのドレインと上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第２のノードに接続され、
上記第２のカレントミラー用ＭＯＳトランジスタは、ソースが上記第２のノードに接続されているとともに、
上記第１のノードは上記第２のノードよりも電位が高く、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記負荷部用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記第１のノードは上記第２のノードよりも電位が低く、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記負荷部用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１の出力段用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第２の出力段用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする。
【００１６】
これら上記の構成によれば、第１の電流経路と第２の電流経路に流れる電流が合流して抵抗性負荷回路に流れることにより、高精度な基準電圧が得られる。また、基準電圧出力段を設けることにより、低い出力インピーダンスで基準電圧が得られる。
【００１７】
請求項５の発明の基準電圧発生回路は、
１対のトランジスタまたはダイオードに生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にするバンドギャップリファレンス型電流発生回路と、
上記第２のノードと第３のノードとの間に設けられた抵抗性負荷回路と、
を備えている。
【００１８】
請求項６の発明の基準電圧発生回路は、
請求項５の基準電圧発生回路であって、
さらに、上記第１のノードと第４のノードとの間に設けられた抵抗性負荷回路を備えていることを特徴とする。
【００１９】
請求項７の発明の基準電圧発生回路は、
請求項５および請求項６のいずれか１項の基準電圧発生回路であって、
上記バンドギャップリファレンス型電流発生回路は、
上記第１の電流経路に設けられた第１のカレントミラー用ＭＯＳトランジスタ、および上記第１の電流経路に流れる電流の一定倍の電流を上記第２の電流経路に流す第２のカレントミラー用ＭＯＳトランジスタを有するカレントミラー回路と、
上記第１の電流経路に設けられた第１の基準電流用ＭＯＳトランジスタまたは第１の基準電流用ダイオード、および上記第２の電流経路に設けられた第２の基準電流用ＭＯＳトランジスタまたは第２の基準電流用ダイオードを有し、上記第１および第２の電流経路に流れる電流が、それぞれ上記第１および第２の基準電流用ＭＯＳトランジスタのそれぞれのゲート・ソース間または上記第１および第２の基準電流用ダイオードのそれぞれのアノード・カソード間に生じる電圧の差に応じた一定の基準電流になるようにする基準電流発生回路と、
を備えていることを特徴とする。
【００２０】
請求項８の発明の基準電圧発生回路は、
請求項７の基準電圧発生回路であって、
上記基準電流発生回路は、さらに、上記第１および第２のノードのうち一方のノードに一端が接続された抵抗素子を備え、
上記第１の基準電流用ＭＯＳトランジスタは、ソースが上記抵抗素子の他端に接続されたトランジスタであり、
上記第２の基準電流用ＭＯＳトランジスタは、ソースが上記一方のノードに接続され、ゲートとドレインとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのゲートに接続されたトランジスタであり、
上記第１のカレントミラー用ＭＯＳトランジスタは、ドレインとゲートとが、互いに接続されるとともに上記第１の基準電流用ＭＯＳトランジスタのドレインおよび上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１および第２のノードのうち他方のノードに接続されたトランジスタであり、
上記第２のカレントミラー用ＭＯＳトランジスタは、ドレインが上記第２の基準電流用ＭＯＳトランジスタのドレインに接続され、ソースが上記他方のノードに接続されたトランジスタであるとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２の基準電流用ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする。
【００２１】
請求項９の発明の基準電圧発生回路は、
請求項７の基準電圧発生回路であって、
上記基準電流発生回路は、
さらに、上記第１の基準電流用ダイオードに直列に接続されて抵抗ダイオード直列回路を構成する抵抗素子と、
第１、第２のイマジナリショート用ＭＯＳトランジスタとを備え、
上記抵抗ダイオード直列回路は、上記第１のノードと上記第２のノードのいずれか一方のノードに一端が接続され、上記第１のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２の基準電流用ダイオードは、上記一方のノードに一端が接続され、上記第２のイマジナリショート用ＭＯＳトランジスタのソースに他端が接続され、
上記第２のイマジナリショート用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのゲートと上記第２のカレントミラー用ＭＯＳトランジスタのドレインに接続され、
上記第１のカレントミラー用ＭＯＳトランジスタは、ゲートとドレインとが互いに接続されるとともに上記第１のイマジナリショート用ＭＯＳトランジスタのドレインと上記第２のカレントミラー用ＭＯＳトランジスタのゲートに接続され、ソースが上記第１のノードと上記第２のノードの他方のノードに接続され、
上記第２のカレントミラー用ＭＯＳトランジスタは、ソースが上記他方のノードに接続されているとともに、
上記一方のノードは他方のノードよりも電位が高いノードであって、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＮＭＯＳトランジスタであるか、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのアノードもしくはアノードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、アノードであるか、
または、
上記一方のノードは他方のノードよりも電位が低いノードであって、
上記第１、第２のイマジナリショート用ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
上記第１、第２のカレントミラー用ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
上記抵抗ダイオード直列回路における上記一端は、上記第１の基準電流用ダイオードのカソードもしくはカソードから上記抵抗素子を介した端部であり、
上記第２の基準電流用ダイオードにおける上記一端は、カソードであることを特徴とする。
【００２２】
これらにより、第１の電流経路と第２の電流経路に流れる電流が合流して抵抗性負荷回路に流れることにより、高精度な基準電圧が得られる。
【００２３】
請求項１０の発明の基準電圧発生回路は、
請求項５または請求項６の基準電圧発生回路であって、
上記第２のノードと第３のノードとの間に設けられた抵抗性負荷回路と上記第１のノードと第４のノードとの間に設けられた抵抗性負荷回路の少なくとも一方は、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えていることを特徴とする。
【００２４】
請求項１１の発明の基準電圧発生回路は、
請求項１０の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
抵抗素子とダイオードとが直列に接続されて構成されることを特徴とする。
【００２５】
請求項１２の発明の基準電圧発生回路は、
請求項１０の基準電圧発生回路であって、
上記両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる素子を備えた抵抗性負荷回路は、
ゲートとドレインとが互いに接続されたＭＯＳトランジスタと、
抵抗素子とが直列に接続されて構成されることを特徴とする。
【００２６】
これらの抵抗性負荷回路を用いることにより、絶対温度の変動によって変動しない基準電圧を出力する基準電圧発生回路を容易に構成できる。
【００２７】
請求項１３の発明の基準電圧発生回路は、
請求項２および請求項８のいずれか１項の基準電圧発生回路であって、
さらに、上記第１および第２の基準電流用ＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタとのうちの少なくとも一方を備えていることを特徴とする。
【００２８】
請求項１４の発明の基準電圧発生回路は、
請求項１３の基準電圧発生回路であって、
上記第１の電流経路および上記第２の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタのうちの高電位側にある１対のＭＯＳトランジスタの共通のゲートに接続され、他端が、上記２対のＭＯＳトランジスタのうちの低電位側にある１対のＭＯＳトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする。
【００２９】
請求項１５の発明の基準電圧発生回路は、
請求項４および請求項９のいずれか１項の基準電圧発生回路であって、
さらに、上記第１および第２のイマジナリショート用ＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとでカスコードカレントミラー構造を構成する１対のＭＯＳトランジスタとのうちの少なくとも一方を備えていることを特徴とする。
【００３０】
請求項１６の発明の基準電圧発生回路は、
請求項１５の基準電圧発生回路であって、
上記第１の電流経路および上記第２の電流経路の少なくとも一方に、他端よりも高電位側の一端が、上記カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタのうちの高電位側にある１対のＭＯＳトランジスタの共通のゲートに接続され、他端が、上記２対のＭＯＳトランジスタのうちの低電位側にある１対のＭＯＳトランジスタの共通のゲートに接続された抵抗素子を備えていることを特徴とする。
【００３１】
これらにより、第１のノードと第２のノードの間の抵抗値が大きくなるので、基準電圧の第１のノードの電圧への依存性を小さくできる。
【００３２】
請求項１７の発明の基準電圧発生回路は、
請求項２と請求項８のいずれか１項の基準電圧発生回路であって、
上記第１および第２の基準電流用ＭＯＳトランジスタと、上記第１および第２のカレントミラー用ＭＯＳトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるＭＯＳトランジスタを備えていることを特徴とする。
【００３３】
これにより、第１および第２の基準電流用ＭＯＳトランジスタと第１および第２のカレントミラー用ＭＯＳトランジスタとが非導通状態で安定してしまうことを防ぐことができる。
【００３４】
請求項１８の発明の基準電圧発生回路は、
請求項１７の基準電圧発生回路であって、
さらに上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタを備えていることを特徴とする。
【００３５】
これにより、上記ドレインとソースとを導通させるＭＯＳトランジスタが導通している時に、上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタのゲート・ソース間電圧に応じた電圧を、第１のノードと第２のノードの少なくとも一方に出力させることができる。
【００３６】
請求項１９の発明の基準電圧発生回路は、
請求項４と請求項９のいずれか１項の基準電圧発生回路であって、
上記第１および第２のイマジナリショート用ＭＯＳトランジスタと、上記第１および第２のカレントミラーＭＯＳトランジスタとのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタにおける、上記ドレインとソースとを導通させるＭＯＳトランジスタを備えていることを特徴とする。
【００３７】
これにより、第１および第２のイマジナリショート用ＭＯＳトランジスタと第１および第２のカレントミラー用ＭＯＳトランジスタとが非導通状態で安定してしまうことを防ぐことができる。
【００３８】
請求項２０の発明の基準電圧発生回路は、
請求項１９の基準電圧発生回路であって、
さらに上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタを備えていることを特徴とする。
【００３９】
これにより、上記ドレインとソースとを導通させるＭＯＳトランジスタが導通している時に、上記第２のノードと上記第３のノード、または上記第１のノードと上記第４のノードを導通させるＭＯＳトランジスタのゲート・ソース間電圧に応じた電圧を、第１のノードと第２のノードの少なくとも一方に出力させることができる。
【００４０】
請求項２１の発明の基準電圧発生回路は、
請求項１、１１、１２のいずれか１項の基準電圧発生回路であって、
上記抵抗性負荷回路の抵抗素子の抵抗値が調整可能であることを特徴とする。
【００４１】
これにより、抵抗素子の抵抗値を調整（可変に制御）することにより、出力される基準電圧を微調整することができる。
【００４２】
請求項２２の発明の基準電圧発生回路は、
請求項１と請求項５のいずれか１項の基準電圧発生回路であって、
上記第１のノードは第１の電源に接続され、
上記第３のノードは第２の電源に接続されていることを特徴とする。
【００４３】
請求項２３の発明の基準電圧発生回路は、
請求項６の基準電圧発生回路であって、
上記第４のノードは第１の電源に接続され、
上記第３のノードは第２の電源に接続されていることを特徴とする。
【発明の効果】
【００４４】
本発明によれば、低消費電流で面積が小さく、高精度で安定した電圧を発生する基準電圧発生回路が得られる。本発明の基準電圧発生回路を各種アナログ回路の基準源として用いることによって、各種アナログ回路を含んだ大規模集積回路を用いる電気機器のコストを削減できる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００４６】
《発明の実施形態１》
図１は、本発明の実施形態１に係る基準電圧発生回路の構成を示す回路図である。
【００４７】
同図に示すように、本実施形態の基準電圧発生回路は、ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）型電流発生回路１００、抵抗性負荷回路１０３、基準電圧出力段１０４を備えている。ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）型電流発生回路１００は第１のノードと第２のノードとに接続され、抵抗性負荷回路１０３は第２のノードと第３のノードとに接続される。本実施形態において、第１のノードはドレイン側電源に接続され、第３のノードはソース側電源に接続されている。ドレイン側電源の電位Ｖｄｄは、ソース側電源の電位Ｖｓｓよりも高電位である。以下の実施形態では、電位Ｖｓｓが０Ｖ（接地電圧）である場合について説明する。
【００４８】
ＢＧＲ型電流発生回路１００は、基準電流発生回路１０１とカレントミラー回路１０２を備えている。
【００４９】
基準電流発生回路１０１は、抵抗素子１０５、およびトランジスタサイズ比が１：ＭのＰＭＯＳトランジスタ１０６、１０７（基準電流用ＭＯＳトランジスタ）を備えている。
【００５０】
カレントミラー回路１０２は、ＮＭＯＳトランジスタ１０８、１０９（カレントミラー用ＭＯＳトランジスタ）を備えている。ＮＭＯＳトランジスタ１０８、１０９は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流（カレント比）が等しくなるように設計されている。
【００５１】
抵抗性負荷回路１０３は、ゲートとドレインが接続（ダイオード接続）されたＰＭＯＳトランジスタ１１０（負荷部用ＭＯＳトランジスタ）と抵抗素子１１１を備えている。
【００５２】
なお、ＢＧＲ型電流発生回路１００と抵抗性負荷回路１０３が接続されるノードをノード１１４（第２のノード）と呼び、ノード１１４の電圧をＶａで示す。
【００５３】
基準電圧出力段１０４は、ＮＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３（出力段用ＭＯＳトランジスタ）を備え、ノード１１５（出力用ノード）の電圧を出力電圧Ｖｒｅｆ（基準電圧）として出力するようになっている。
【００５４】
カレントミラー回路をなす、ＮＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１２は、それぞれのソース・ドレイン間を流れる電流の比（カレント比）が１：２Ｎになるように設計されている。また、カレントミラー回路をなす、ＰＭＯＳトランジスタ１１０とＰＭＯＳトランジスタ１１３は、それぞれのソース・ドレイン間を流れる電流の比（カレント比）が１：Ｎになるように設計されている。
【００５５】
また、抵抗素子１０５、１１１の抵抗値Ｒ１、Ｒ２、およびＰＭＯＳトランジスタ１０６、１０７のトランジスタサイズ比１：ＭのＭの値は、温度の変動に対する出力電圧Ｖｒｅｆの変動が小さくなるように設定される。どのように設定されるかについて、以下で詳細に説明する。
【００５６】
ここでは、ＰＭＯＳトランジスタ１０６、１０７が、ゲート・ソース間電圧が閾値電圧に満たないサブスレッショルド領域で動作していると仮定する。ＰＭＯＳトランジスタ１０６のゲート・ソース間電圧をＶｇｓｐ１とすると、ＰＭＯＳトランジスタ１０６を流れる電流Ｉ１は、式１で表すことができる。
【００５７】
【数２】
2008015925.tif 000004
【００５８】
式１において、ｎはプロセスに応じて決まる定数であり、一般に温度依存が少なく、例えば１．４程度の値となる。また、Ｉｓｕｂ０は温度の変動に対して強い正の温度勾配で変動する、プロセスに応じて決まる定数である。ＷはＰＭＯＳトランジスタ１０６のゲート幅、ＬはＰＭＯＳトランジスタ１０６のゲート長、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表している。
【００５９】
また、ＰＭＯＳトランジスタ１０７のゲート・ソース間電圧をＶｇｓｐ２とすると、ＮＭＯＳトランジスタ１０８、１０９を流れる電流（カレント比）は等しいので、ＰＭＯＳトランジスタ１０７を流れる電流Ｉ２はＩ１に等しくなり、Ｉ１は式２で表すことができる。
【００６０】
【数３】
2008015925.tif 000005
【００６１】
ここで、ＰＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０７のゲート電圧は等しいので、抵抗素子１０５の両端にかかる電圧は、Ｖｇｓｐ１−Ｖｇｓｐ２に等しくなる。式１と式２より、式３が得られる。
【００６２】
【数４】
2008015925.tif 000006
【００６３】
したがって、抵抗素子１０５に流れる電流Ｉ１は、式４で表される。
【００６４】
【数５】
2008015925.tif 000007
【００６５】
ＢＧＲ型電流発生回路１００から抵抗性負荷回路１０３に流れ込む電流（ＰＭＯＳトランジスタ１１０のドレイン電流）は、Ｉ１＋Ｉ２（＝２・Ｉ１）なので、ノード１１４の電圧Ｖａは、抵抗素子１１１の両端で生じる電圧とＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧を加算したものとなる。また、基準電圧出力段１０４のＮＭＯＳトランジスタ１１２およびＰＭＯＳトランジスタ１１３が、ＮＭＯＳトランジスタ１０９およびＰＭＯＳトランジスタ１１０とカレントミラー型のソースフォロア構成を構成しているため、電圧Ｖａと同一の電圧が基準電圧出力段１０４から出力電圧Ｖｒｅｆとして出力される。したがって、出力電圧Ｖｒｅｆは式５のように表される。
【００６６】
【数６】
2008015925.tif 000008
【００６７】
式５において、Ｖｇｓｐ３はＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧を表している。
【００６８】
また、式４と式５より式６が得られる。
【００６９】
【数７】
2008015925.tif 000009
【００７０】
絶対温度の変動に対するＶｒｅｆの変動の勾配は、式６を絶対温度Ｔで偏微分することによって、式７のように表される。
【００７１】
【数８】
2008015925.tif 000010
【００７２】
式７の第１項（Ｒ２・ｎ・ｋ・２・ｌｎＭ）／（Ｒ１・ｑ）は、正の値となり、第２項（∂Ｖｇｓｐ３／∂Ｔ）は、負の値（例えば、−１．５ｍＶ／℃程度）となる。つまり、抵抗素子１１１の両端で生じる電圧は絶対温度Ｔに対して正の係数を有し、ＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧Ｖｇｓｐ３は、絶対温度Ｔに対して負の係数を有する。
【００７３】
本実施形態では、抵抗素子１０５、１１１の抵抗値Ｒ１、Ｒ２、およびＰＭＯＳトランジスタ１０６、１０７のトランジスタサイズ比１：ＭのＭの定数は、出力電圧Ｖｒｅｆの温度勾配が０になるように設定される。つまり、式７の値が０となるように設定される。抵抗素子１０５、１１１、およびＰＭＯＳトランジスタ１０６、１０７は、Ｒ１とＲ２とＭが式８のような関係になるように設計される。
【００７４】
【数９】
2008015925.tif 000011
【００７５】
このように、ＰＭＯＳトランジスタ１０６、１０７のトランジスタサイズ比が１：Ｍの場合、ＮＭＯＳトランジスタ１０８、１０９をトランジスタサイズ比が１：１になるように設計し、抵抗素子１０５、１１１をＲ１、Ｒ２の関係が式８を満たすように設計することにより、式７に示す出力電圧Ｖｒｅｆの温度係数を０にできる。また、式６には、Ｖｄｄ依存項が存在しないので、理想素子が用いられるとすると、ドレイン側電源の電位Ｖｄｄの変動によって出力電圧Ｖｒｅｆは変動しない。
【００７６】
また、出力インピーダンスＺは、次の式９で表される。
【００７７】
【数１０】
2008015925.tif 000012
【００７８】
式９において、ｇｍ（Ｎ）はＮＭＯＳトランジスタ１１２のトランスコンダクタンス、ｇｍ（Ｐ）はＰＭＯＳトランジスタ１１３のトランスコンダクタンスを表している。
【００７９】
式９は、基準電圧出力段１０４を流れる静止電流Ｉ３が大きいほど、ｇｍ（Ｎ）およびｇｍ（Ｐ）が増加し、出力インピーダンスＺが低下することを示している。
【００８０】
このように、ノード１１４の電圧Ｖａを直接出力させるのではなく、基準電圧出力段１０４を設けることによって、出力インピーダンスを低下させることができる。
【００８１】
また、基準電圧出力段１０４を設けた場合、ノード１１４の電圧Ｖａを直接出力した場合よりも、基準電圧出力段１０４を流れる静止電流分、回路全体を流れる電流が増加する。図１において、ソースフォロア型のＮＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３は、それぞれＮＭＯＳトランジスタ１０９、ＰＭＯＳトランジスタ１１０とカレントミラー構成をなすため、基準電圧出力段１０４を流れる静止電流Ｉ３はＩ３＝２Ｎ・Ｉ１となる。例えば、電流Ｉ１＝０．５μＡとなるようにＢＧＲ型電流発生回路１００を構成し、ＰＭＯＳトランジスタ１１０とＰＭＯＳトランジスタ１１３のゲート幅のサイズ比を１：２にする等によって、Ｎ＝２となるように設計されたとする。この時、基準電圧出力段１０４を流れる電流Ｉ３は２μＡになる。このように、基準電圧出力段１０４を流れる電流量はＮの値に比例するので、Ｎの値が小さくなるように設計することによって、少ない静止電流の増加で出力インピーダンスを小さくすることができる。
【００８２】
また、本実施形態の基準電圧発生回路は、ＢＧＲ型電流発生回路１００の２本の電流経路を流れる電流が合流して抵抗性負荷回路１０３に流れるようになっている。したがって、上記２本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすい。また、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。また、ミラーリングに用いられるトランジスタの特性のばらつきによってそれぞれに流れる電流の比が所望のカレント比からずれるということがないので、出力電圧Ｖｒｅｆの精度が高くなる。
【００８３】
《発明の実施形態１の変形例》
実施形態１の基準電圧発生回路は、図２に示すような構成であってもよい。図２の基準電圧発生回路は、図１のＢＧＲ型電流発生回路１００に代えて、ＢＧＲ型電流発生回路１１６を備えている。
【００８４】
ＢＧＲ型電流発生回路１１６は、基準電流発生回路１１７とカレントミラー回路１１８を備えている。
【００８５】
基準電流発生回路１１７は、抵抗素子１１９、およびトランジスタサイズ比がＭ：１のＮＭＯＳトランジスタ１２０、１２１（基準電流用ＭＯＳトランジスタ）を備えている。
【００８６】
カレントミラー回路１１８は、それぞれのソース・ドレイン間を流れる電流（カレント比）が等しくなるように設計されたＰＭＯＳトランジスタ１２２、１２３（カレントミラー用ＭＯＳトランジスタ）を備えている。
【００８７】
また、Ｍの値、および抵抗素子１１９、１１１の抵抗値Ｒ１、Ｒ２は、式８を満たすように設定される。これにより、理想的には電源電圧の変動によって出力電圧Ｖｒｅｆは変動しない。
【００８８】
また、図２の構成においても、図１の構成について上述した効果と同様の効果が得られる。
【００８９】
《発明の実施形態２》
図３は、本発明の実施形態２に係る基準電圧発生回路の構成を示す回路図である。
【００９０】
同図に示すように、本実施形態の基準電圧発生回路は、実施形態１の基準電圧発生回路の抵抗性負荷回路１０３に代えて抵抗性負荷回路２００を備えている。また、第３のノードはドレイン側電源に接続され、第１のノードはソース側電源に接続されている。
【００９１】
抵抗性負荷回路２００は、ＮＭＯＳトランジスタ２０１（負荷部用ＭＯＳトランジスタ）と抵抗素子２０２を備えている。
【００９２】
また、本実施形態では、カレントミラー回路をなす、ＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ１１２は、それぞれのソース・ドレイン間を流れる電流の比（カレント比）が１：Ｎになるように設計されている。また、カレントミラー回路をなす、ＰＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１１３は、それぞれのソース・ドレイン間を流れる電流の比（カレント比）が１：２Ｎになるように設計されている。
【００９３】
ここで、抵抗素子１０５、２０２の抵抗値Ｒ１、Ｒ２、およびＭがどのように設定されるのかについて説明する。抵抗性負荷回路２００によって生成される電圧、すなわちドレイン側電源とノード１１４との電位差の導出方法は、上記式１〜式６と同様であるので説明を省略する。出力電圧Ｖｒｅｆは式１０のように求められる。
【００９４】
【数１１】
2008015925.tif 000013
【００９５】
式１０において、ｎはプロセスに応じて決まる定数であり、一般には温度依存が少なく、例えば１．４程度の値となる。ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｖｇｓｐ４はＮＭＯＳトランジスタ２０１のゲート・ソース間電圧を表している。
【００９６】
式１０の中括弧内の式は、式７の右辺と同一であり、中括弧内の式を偏微分した式が０となるように、Ｍ、Ｒ１、Ｒ２の値が設定される。これにより、電位Ｖｄｄを基準とした温度依存性を持たない出力電圧Ｖｒｅｆが発生される。理想的には、電位Ｖｄｄが一定であれば出力電圧Ｖｒｅｆは一定となる。
【００９７】
また、本実施形態においても、実施形態１と同様の効果が得られる。
【００９８】
《発明の実施形態２の変形例》
実施形態２の基準電圧発生回路は、図４に示すような構成であってもよい。図４の基準電圧発生回路は、図３のＢＧＲ型電流発生回路１００に代えて、ＢＧＲ型電流発生回路１１６を備えている。
【００９９】
Ｍの値、抵抗素子１１９、２０２の抵抗値Ｒ１、Ｒ２は、式１０の中括弧内の式を偏微分した式が０となるように設定される。
【０１００】
図４の構成においても、図３の構成と同様の効果が得られる。
【０１０１】
《発明の実施形態３》
図５は、本発明の実施形態３に係る基準電圧発生回路の構成を示す回路図である。
【０１０２】
図５に示すように、本実施形態の基準電圧発生回路は、実施形態１の図１の基準電圧発生回路のＢＧＲ型電流発生回路１００に代えてＢＧＲ型電流発生回路３００を備えている。ＢＧＲ型電流発生回路３００は、ＢＧＲ型電流発生回路１００の基準電流発生回路１０１に代えて基準電流発生回路３０１を備えている。
【０１０３】
基準電流発生回路３０１は、ダイオード３０２、３０３（基準電流用ダイオード）、抵抗素子３０４、およびＰＭＯＳトランジスタ３０５、３０６（イマジナリショート用ＭＯＳトランジスタ）を備えている。
【０１０４】
ダイオード３０２、３０３は、ダイオードのサイズ比が１：Ｍにされることによって、逆方向飽和電流の比が１：Ｍとなるように設計されている。
【０１０５】
また、ＰＭＯＳトランジスタ３０５、３０６は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流の比（カレント比）が等しくなるように設計されている。
【０１０６】
また、抵抗素子３０４、１１１の抵抗値Ｒ１、Ｒ２、およびＭの値は、温度の変動に対する出力電圧Ｖｒｅｆの変動が小さくなるように設定される。どのように設定されるかについて、以下で詳細に説明する。
【０１０７】
図５において、ダイオード３０２のアノード・カソード間電圧をＶｄ１とすると、ダイオード３０２を流れる電流Ｉ１１は、式１１で表すことができる。
【０１０８】
【数１２】
2008015925.tif 000014
【０１０９】
式１１において、Ｉｓはダイオード３０２の逆方向飽和電流、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表している。
【０１１０】
また、ダイオード３０３のアノード・カソード間電圧をＶｄ２とすると、ダイオード３０３を流れる電流Ｉ１２は電流Ｉ１１に等しいので、Ｉ１１は式１２で表すこともできる。
【０１１１】
【数１３】
2008015925.tif 000015
【０１１２】
また、ＰＭＯＳトランジスタ３０５、３０６には、互いに等しい電流Ｉ１１、Ｉ１２がそれぞれ流れるので、ＰＭＯＳトランジスタ３０５、３０６のソース電位は互いに等しくなる。
【０１１３】
したがって、抵抗素子３０４の両端にかかる電圧は、Ｖｄ１−Ｖｄ２となり、式１１と式１２から式１３のように表される。
【０１１４】
【数１４】
2008015925.tif 000016
【０１１５】
式１３より、抵抗素子３０４に流れる電流Ｉ１１は式１４で表される。
【０１１６】
【数１５】
2008015925.tif 000017
【０１１７】
ＢＧＲ型電流発生回路３００から抵抗性負荷回路１０３に流れ込む電流、つまり抵抗性負荷回路１０３を流れる電流は、Ｉ１１＋Ｉ１２（＝２・Ｉ１１）なので、ノード１１４の電圧Ｖａは、抵抗素子１１１の両端で生じる電圧とＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧を加算したものとなる。また、基準電圧出力段１０４のＮＭＯＳトランジスタ１１２およびＰＭＯＳトランジスタ１１３が、ＮＭＯＳトランジスタ１０９およびＰＭＯＳトランジスタ１１０とカレントミラー型のソースフォロア構成を構成しているため、基準電圧Ｖｒｅｆは電圧Ｖａと等しくなる。したがって、出力電圧Ｖｒｅｆは式１５のように表される。
【０１１８】
【数１６】
2008015925.tif 000018
【０１１９】
式１５において、Ｖｇｓｐ４はＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧を表している。
【０１２０】
また、式１４と式１５より式１６が得られる。
【０１２１】
【数１７】
2008015925.tif 000019
【０１２２】
絶対温度の変動に対するＶｒｅｆの変動の勾配は、式１６を絶対温度Ｔで偏微分することによって、式１７に示すように表される。
【０１２３】
【数１８】
2008015925.tif 000020
【０１２４】
式１７の第１項（Ｒ２・ｋ・２・ｌｎＭ）／（Ｒ１・ｑ）は、正の値となり、第２項（∂Ｖｇｓｐ４／∂Ｔ）は、負の値（例えば、−１．５ｍＶ／℃程度）となる。つまり、抵抗素子１１１の両端で生じる電圧は絶対温度Ｔに対して正の係数を有し、ＰＭＯＳトランジスタ１１０のソース・ゲート間の電圧Ｖｇｓｐ４は、絶対温度Ｔに対して負の係数を有する。
【０１２５】
本実施形態では、Ｒ１、Ｒ２、およびＭの定数は、出力電圧Ｖｒｅｆの温度勾配がゼロになるように設定される。つまり、式１７の値が０となるように設定される。したがって、抵抗素子３０４、１１１、およびダイオード３０２、３０３は、Ｒ１とＲ２とＭが式１８のような関係になるように設計される。
【０１２６】
【数１９】
2008015925.tif 000021
【０１２７】
このように、ダイオード３０２、３０３のダイオードサイズ比が１：Ｍで、ＮＭＯＳトランジスタ１０８、１０９のそれぞれのソース・ドレイン間を流れる電流が等しく（カレント比が１：１になる）、ＰＭＯＳトランジスタ３０５、３０６のそれぞれのソース・ドレイン間を流れる電流が等しい（カレント比が１：１になる）場合、Ｒ１、Ｒ２の関係が式１８を満たすように抵抗素子３０４、１１１を設計することにより、式１７に示す出力電圧Ｖｒｅｆの温度係数を０にできる。また、式１７には、Ｖｄｄ依存項が存在しないので、理想素子が用いられるとすると、ドレイン側電源の電位Ｖｄｄの変動によって出力電圧Ｖｒｅｆは変動しない。
【０１２８】
また、本実施形態においても、実施形態１と同様の効果が得られる。
【０１２９】
《発明の実施形態３の変形例》
実施形態３の基準電圧発生回路は、図６に示すような構成であってもよい。図６の基準電圧発生回路は、図５のＢＧＲ型電流発生回路３００に代えて、ＢＧＲ型電流発生回路３０７を備えている。ＢＧＲ型電流発生回路３０７は、カレントミラー回路１１８と基準電流発生回路３０８とを備えている。また、第３のノードはドレイン側電源に接続され、第１のノードはソース側電源に接続されている。
【０１３０】
基準電流発生回路３０８は、ＮＭＯＳトランジスタ３０９、３１０（イマジナリショート用ＭＯＳトランジスタ）、ダイオード３１１、３１２（基準電流用ダイオード）、および抵抗素子３１３を備えている。
【０１３１】
ＮＭＯＳトランジスタ３０９、３１０は、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流（カレント比）が等しくなるように設計されている。
【０１３２】
ダイオード３１１、３１２は、ダイオードのサイズ比が１：Ｍにされることによって、逆方向飽和電流の比が１：Ｍとなるように設計されている。
【０１３３】
ここで、抵抗素子３１３、２０２の抵抗値Ｒ１、Ｒ２、およびＭがどのように設定されるのかについて説明する。抵抗性負荷回路２００によって生成される電圧、すなわちドレイン側電源とノード１１４との電位差の導出方法は、上記式１１〜式１６と同様であるので説明を省略する。出力電圧Ｖｒｅｆは式１９のように求められる。
【０１３４】
【数２０】
2008015925.tif 000022
【０１３５】
式１９において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｖｇｓｐ４はＮＭＯＳトランジスタ２０１のゲート・ソース間電圧を表している。
【０１３６】
式１９の中括弧内の式は、式１６の右辺と同一であり、中括弧内の式を偏微分した式が０となるように、Ｒ１、Ｒ２の値が設定される。これにより、Ｖｄｄを基準とした温度依存性を持たない出力電圧Ｖｒｅｆが発生される。理想的には、Ｖｄｄが一定であれば出力電圧Ｖｒｅｆは一定となる。
【０１３７】
また、本実施形態においても、実施形態１と同様の効果が得られる。
【０１３８】
また、ダイオードはＭＯＳトランジスタよりもプロセスばらつきを小さくしやすいため、本実施形態のように２個のダイオードのアノード・カソード間電圧の差を利用して電流を発生するＢＧＲ型電流発生回路を用いる方が、実施形態１、２のように、２個のＭＯＳトランジスタのゲート・ソース間電圧の差を利用して電流を発生するＢＧＲ型電流発生回路を用いる場合よりも、より高精度な電流を得やすい。
【０１３９】
《発明の実施形態４》
図７は、本発明の実施形態４に係る基準電圧発生回路の構成を示す回路図である。
【０１４０】
本実施形態の基準電圧発生回路は、図７に示すように、図１の基準電圧発生回路のＢＧＲ型電流発生回路１００に代えて、ＢＧＲ型電流発生回路４００を備えている。ＢＧＲ型電流発生回路４００は、基準電流発生回路４０１とカレントミラー回路４０２を備えている。
【０１４１】
基準電流発生回路４０１は、図１の基準電圧発生回路の基準電流発生回路１０１の構成に加え、ＰＭＯＳトランジスタ１０６、１０７にカスコード接続された１対のＰＭＯＳトランジスタ４０３、４０４を備えている。そして、ＰＭＯＳトランジスタ１０６、１０７、４０３、４０４は、カスコードカレントミラー構造を構成している。また、カレントミラー回路４０２は、図１の基準電圧発生回路のカレントミラー回路４０２の構成に加え、ＮＭＯＳトランジスタ１０８、１０９にカスコード接続された１対のＮＭＯＳトランジスタ４０５、４０６を備えている。そして、ＮＭＯＳトランジスタ１０８、１０９、４０５、４０６は、カスコードカレントミラー構造を構成している。ＰＭＯＳトランジスタ４０３、４０４は、ＰＭＯＳトランジスタ１０６、１０７と同様に、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流（カレント比）が等しくなるように設計されている。
【０１４２】
ＮＭＯＳトランジスタ４０５、４０６は、ＮＭＯＳトランジスタ１０８、１０９と同様に、トランジスタサイズ比を等しくする等の方法で、それぞれのソース・ドレイン間を流れる電流（カレント比）が等しくなるように設計されている。
【０１４３】
上記のように、ＢＧＲ型電流発生回路のＭＯＳトランジスタをカスコードカレントミラーの構成にすることにより、第１のノードと第２のノードの間の抵抗値が大きくなるため、第１のノードの電位（電源の電位）の変動による電流Ｉ１の変動が少なくなる。したがって、電流Ｉ１の定電流性が、実施形態１のＢＧＲ型電流発生回路１００の電流Ｉ１よりも一層良くなる。
【０１４４】
また、本実施形態の特徴は、図２〜６に示した実施形態１〜３に係る基準電圧発生回路にも組み合わせることができる。すなわち、図２〜６の基準電圧発生回路が、本実施形態と同様に、基準電流発生回路に含まれる１対のＭＯＳトランジスタに代えて、カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタを備えるようにしてもよい。また、カレントミラー回路に含まれる１対のＭＯＳトランジスタに代えて、カスコードカレントミラー構造を構成する２対のＭＯＳトランジスタを備えるようにしてもよい。
【０１４５】
《発明の実施形態４の変形例》
実施形態４に係る基準電圧発生回路は、図８に示すような構成であってもよい。図８の基準電圧発生回路の基準電流発生回路４０８が、図７の基準電圧発生回路の基準電流発生回路４０１の構成に加えて抵抗素子４０９を備え、自己バイアスによるカスコード接続回路の構成を有している。かかる構成により、ＢＧＲ型電流発生回路４０７を流れる電流Ｉ１の定電流性は、図７の場合と同様に、図１〜図４等のＢＧＲ型電流発生回路を流れる電流Ｉ１よりも良くなる。さらに図８は、図７の場合より低電圧動作を実現することができる。
【０１４６】
図２〜６に示した実施形態１〜３に係る基準電圧発生回路に上記実施形態４で説明したようにカレントミラー構造を構成する２対のＭＯＳトランジスタを設けた場合でも、他端よりも高電位側の一端が、カスコード接続された２対のＭＯＳトランジスタのうちの高電位側にある１対のＭＯＳトランジスタの共通のゲートに接続され、他端が、上記２対のＭＯＳトランジスタのうちの低電位側にある１対のＭＯＳトランジスタの共通のゲートに接続された抵抗素子を設けることにより、図８の場合と同様の効果を得ることができる。
【０１４７】
《発明の実施形態５》
実施形態１〜４に係る図１〜８の基準電圧発生回路は、基準電圧出力段１０４を備えず、ノード１１４の電圧Ｖａをそのまま出力電圧Ｖｒｅｆとして出力するように構成されてもよい。その場合、基準電圧発生回路の基本的な回路構成は、図９や図１０に示すようになる。図９や図１０の基準電圧発生回路は、いずれも、ドレイン側電源とソース側電源との間にＢＧＲ型電流発生回路と抵抗性負荷回路が直列接続された構成になっている。図９の構成では、ＢＧＲ型電流発生回路で発生した電流が抵抗性負荷回路に流れ込み、ソース側電源の電位Ｖｓｓを基準とした電圧Ｖｒｅｆが第２のノードに発生するようになっている。図１０の構成は、図９の構成と比較すると、ＢＧＲ型電流発生回路と抵抗性負荷回路の位置が逆になっている。かかる構成では、抵抗性負荷回路における電圧降下により、ドレイン側電源の電位Ｖｄｄを基準とした電圧Ｖｒｅｆが発生する。
【０１４８】
詳細な回路構成としては、図１〜８の基準電圧発生回路から基準電圧出力段１０４を省いた構成以外にも、図１１に示すような構成がある。
【０１４９】
実施形態５に係る基準電圧発生回路として、図１１の基準電圧発生回路について説明する。図１１に示すように、本実施形態の基準電圧発生回路は、ＢＧＲ型電流発生回路３０７と抵抗性負荷回路５００とを備えている。
【０１５０】
抵抗性負荷回路５００は、抵抗素子５０１とダイオード５０２とを備えている。
【０１５１】
ここで、抵抗素子３１３、５０１の抵抗値Ｒ１、Ｒ２、およびＭがどのように設定されるのかについて説明する。ＢＧＲ型電流発生回路３０７を流れる電流Ｉ１とＩ２の導出方法は、上記式１１〜式１４と同様であるので説明を省略する。ダイオード５０２のアノード・カソード間電圧をＶｄ３とすると、出力電圧Ｖｒｅｆは式２０のように求められる。
【０１５２】
【数２１】
2008015925.tif 000023
【０１５３】
式１４と式２０より、式２１が得られる。
【０１５４】
【数２２】
2008015925.tif 000024
【０１５５】
絶対温度の変動に対するＶｒｅｆの変動の勾配は、式２１を絶対温度Ｔで偏微分することによって、式２２に示すように表される。
【０１５６】
【数２３】
2008015925.tif 000025
【０１５７】
式２２の第１項（Ｒ２・ｋ・２・ｌｎＭ）／（Ｒ１・ｑ）は、正の値となり、第２項（∂Ｖｄ３／∂Ｔ）は、負の値（例えば、−２ｍＶ／℃程度）となる。つまり、抵抗素子５０１の両端で生じる電圧は絶対温度Ｔに対して正の係数を有し、ダイオード５０２のアノード・カソード間電圧Ｖｄ３は、絶対温度Ｔに対して負の係数を有する。
【０１５８】
Ｒ１、Ｒ２、およびＭの定数は、出力電圧Ｖｒｅｆの温度勾配がゼロになるように設定される。つまり、式２２の値が０となるように設定される。したがって、抵抗素子３１３、５０１、およびダイオード３１１、３１２は、Ｒ１とＲ２とＭが式２３のような関係になるように設計される。
【０１５９】
【数２４】
2008015925.tif 000026
【０１６０】
このように、ダイオード３１１、３１２のダイオードサイズ比が１：Ｍであって、ＰＭＯＳトランジスタ１２２、１２３のそれぞれのソースドレイン間を流れる電流が等しくなり（カレント比が１：１になり）、ＮＭＯＳトランジスタ３０９、３１０のそれぞれのソースドレイン間を流れる電流が等しくなる（カレント比が１：１になる）ようにし、Ｒ１、Ｒ２の関係が式２３を満たすように設計することにより、式２２に示す出力電圧Ｖｒｅｆの温度係数を０にできる。また、式２１には、Ｖｄｄ依存項が存在しないので、理想的にはドレイン側電源の電位Ｖｄｄの変動によって出力電圧Ｖｒｅｆは変動しない。
【０１６１】
また、本実施形態の基準電圧発生回路は、ＢＧＲ型電流発生回路３０７のドレイン側電源からノード１１４に至る２本の電流経路を流れる電流が１本にまとまって抵抗性負荷回路に流れるようになっている。したがって、従来のように２本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすくなる。例えば、背景技術で説明した特許文献１の図５の基準電圧発生回路では、第１の電流経路に０．５μＡの電流が流れるようにした場合、電流経路が３本なので、基準電圧発生回路全体で０．５×３＝１．５μＡの電流が消費される。それに対し、本実施形態の基準電圧発生回路では、Ｉ１＝０．５μＡになるように設定された場合、基準電圧発生回路全体の消費電流は２・Ｉ１＝１μＡとなる。
【０１６２】
また、従来のように２本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。また、ミラーリングに用いられるトランジスタの特性のばらつきによってそれぞれに流れる電流の比が所望のカレント比からずれるということがないので、出力電圧Ｖｒｅｆの精度が高くなる。
【０１６３】
また、一般にダイオードはＭＯＳトランジスタよりもプロセスばらつきが小さい。したがって、本実施形態のように抵抗性負荷回路５００にダイオード５０２を用いた場合、ＭＯＳトランジスタを用いた場合よりも、出力電圧Ｖｒｅｆのばらつきが小さく、より高精度な基準電圧発生回路を実現しやすい。
【０１６４】
なお、一般的に、ＰＭＯＳトランジスタの閾値電圧はダイオードの順方向電圧よりも低くできる。したがって、図１の基準電圧発生回路から基準電圧出力段１０４を省いた構成のように抵抗性負荷回路にＰＭＯＳトランジスタを使用した場合、本実施形態のようにダイオードを使用した場合よりも、ＰＭＯＳトランジスタのサイズを適切に設計することによって、より低いドレイン側電源の電位Ｖｄｄで動作させることができる。
【０１６５】
《発明の実施形態５の変形例》
実施形態５に係る基準電圧発生回路の変形例として、図１２の基準電圧発生回路について説明する。
【０１６６】
図１２の基準電圧発生回路は、抵抗性負荷回路５００とＢＧＲ型電流発生回路３００を備えている。
【０１６７】
ここで、抵抗素子３０４、５０１の抵抗値Ｒ１、Ｒ２、およびＭがどのように設定されるのかについて説明する。抵抗性負荷回路５００によって生成される電圧、すなわちドレイン側電源とノード１１４との電位差の導出方法は、上記式２１〜式２２と同様であるので説明を省略する。出力電圧Ｖｒｅｆは式２４のように求められる。
【０１６８】
【数２５】
2008015925.tif 000027
【０１６９】
式２４において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量、Ｖｄ３はダイオード５０２のアノード・カソード間電圧を表している。
【０１７０】
式２４の中括弧内の式は、式２１の右辺と同一であり、中括弧内の式を偏微分した式が０となるように、Ｒ１、Ｒ２の値が設定される。これにより、Ｖｄｄを基準とした温度依存性を持たない出力電圧Ｖｒｅｆが発生する。理想的には、Ｖｄｄが一定であれば出力電圧Ｖｒｅｆは一定となる。
【０１７１】
また、本実施形態においても、実施形態５と同様の効果が得られる。
【０１７２】
《発明の実施形態６》
図１３は、本発明の実施形態６に係る基準電圧発生回路の基本的な回路構成を示すブロック図である。
【０１７３】
同図に示すように、本実施形態の基準電圧発生回路は、ドレイン側電源とＢＧＲ型電流発生回路との間に第２の抵抗性負荷回路を備えている点で、図９の基準電圧発生回路と異なっている。本実施形態の基準電圧発生回路によって、ソース側電源およびドレイン側電源のうちの一方の電圧を基準として第１の抵抗性負荷回路での電圧降下量に応じた電圧値となる出力電圧Ｖｒｅｆ１とソース側電源およびドレイン側電源のうちの他方の電圧を基準として第２の抵抗性負荷回路での電圧降下量に応じた電圧値となる出力電圧Ｖｒｅｆ２との２種類の電圧を得ることができる。
【０１７４】
図１４は、本発明の実施形態６に係る基準電圧発生回路の詳細な回路構成を示す回路図である。
【０１７５】
同図に示すように、本実施形態の基準電圧発生回路は、第４のノードと第３のノードとの間に、抵抗性負荷回路５００、ＢＧＲ型電流発生回路１００、および抵抗性負荷回路５００が直列接続された構成になっている。本実施形態では、第４のノードは、ドレイン側電源に接続され、第３のノードは、ソース側電源に接続される。
【０１７６】
本実施形態の基準電圧発生回路は、ノード６０２の電圧を出力電圧Ｖｒｅｆ１、ノード６０１の電圧を出力電圧Ｖｒｅｆ２として出力するようになっている。
【０１７７】
ここで、抵抗素子１０５の抵抗値Ｒ１、第３のノードに接続された抵抗性負荷回路５００の抵抗素子５０１の抵抗値Ｒ２、第４のノードに接続された抵抗性負荷回路５００の抵抗素子５０１の抵抗値Ｒ３、およびＰＭＯＳトランジスタ１０６、１０７のトランジスタサイズ比１：ＭのＭの値がどのように設定されるかについて説明する。なお、第３のノードに接続された抵抗性負荷回路５００のダイオード５０２のアノード・カソード間電圧（順方向電圧）をＶＦ１、第４のノードに接続された抵抗性負荷回路５００のダイオード５０２のアノード・カソード間電圧（順方向電圧）をＶＦ２とする。
【０１７８】
以下、出力電圧Ｖｒｅｆ１、Ｖｒｅｆ２の温度依存性の式を示す。２つの抵抗性負荷回路５００に流れる電流の導出方法は、実施形態１の式１〜式５等と同様であるので、説明を省略する。
【０１７９】
出力電圧Ｖｒｅｆ１は式２５のように表される。
【０１８０】
【数２６】
2008015925.tif 000028
【０１８１】
また、出力電圧Ｖｒｅｆ２は式２６のように表される。
【０１８２】
【数２７】
2008015925.tif 000029
【０１８３】
式２５、式２６において、ｎはプロセスに応じて決まる定数であり、一般には温度依存が少なく、例えば１．４程度の値となる。ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量を表している。
【０１８４】
式２５の右辺と、式２６の右辺の中括弧内の式は、式６の右辺と同一の形である。式２５の右辺が０になるようにＲ１、Ｒ２の比が設定されることにより、温度依存性を持たないソース側電源の電位Ｖｓｓを基準とした出力電圧Ｖｒｅｆ１が発生する。一方、式２６の右辺の中括弧内の式が０になるようにＲ１、Ｒ３の比が設定されることにより、温度依存性を持たないドレイン側電源の電位Ｖｄｄを基準とした出力電圧Ｖｒｅｆ２が発生する。
【０１８５】
このように、図１４に示す本実施形態の基準電圧発生回路によれば、図１１等の場合と同様に得られるドレイン側電源の電位Ｖｓｓを基準とした出力電圧Ｖｒｅｆ１、およびドレイン側電源の電位Ｖｄｄを基準とした出力電圧Ｖｒｅｆ２の２種類、温度に依存しない一定の基準電圧を得ることができる。
【０１８６】
また、本実施形態の基準電圧発生回路は、ＢＧＲ型電流発生回路１００の２本の電流経路を流れる電流が合流して２つの抵抗性負荷回路に流れるようになっている。したがって、上記２本の電流経路を流れる電流がカレントミラー回路によりミラーリングされて、他の電流経路に形成された抵抗性負荷回路に流れるように構成した場合よりも、消費電流を低減しやすい。また、ミラーリングのための素子を設ける必要がない分、回路面積が小さくなる。このように、本実施形態の基準電圧発生回路によると、少ない消費電流、小さい回路面積で、複数の基準電圧を容易に発生させることができる。
【０１８７】
なお、本実施形態では、図１３の第１、第２の抵抗性負荷回路として、それぞれ抵抗性負荷回路５００が用いられ、ＢＧＲ型電流発生回路として、ＢＧＲ型電流発生回路１００が用いられる。しかしながら、他の構成の抵抗性負荷回路、ＢＧＲ型電流発生回路を用いてもよい。例えば、第２の抵抗性負荷回路として、実施形態１で説明した抵抗性負荷回路１０３を用いてもよいし、ＢＧＲ型電流発生回路として、ＢＧＲ型電流発生回路３００を用いてもよい。
【０１８８】
《発明の実施形態７》
図１５は、本発明の実施形態７に係る基準電圧発生回路の構成を示す回路図である。
【０１８９】
図１５は、ＢＧＲ型電流発生回路１００と抵抗性負荷回路７００を備えている。抵抗性負荷回路７００は、抵抗素子５０１に代えて、抵抗値が調整可能な抵抗素子７０１を備えている点で、実施形態５で説明した抵抗性負荷回路５００と異なっている。
【０１９０】
抵抗素子７０１は、ウェハに回路パターンが作り込まれた後にレーザートリミングやアンチヒューズによって抵抗値を調整できるようになっている。
【０１９１】
ここで、ダイオード５０２のアノード・カソード間電圧（順方向電圧）をＶＦ１とすると、Ｖｒｅｆは、以下のように、実施形態６のＶｒｅｆ１と同じ式で表される。
【０１９２】
【数２８】
2008015925.tif 000030
【０１９３】
本実施形態の基準電圧発生回路によると、抵抗素子７０１の抵抗値が可変で制御可能になっているので、プロセス条件によってダイオード５０２の順方向電圧にばらつきが生じたときに、抵抗素子７０１の抵抗値を制御することにより、式２８で表される出力電圧Ｖｒｅｆを調整できる。
【０１９４】
《発明の実施形態７の変形例》
抵抗性負荷回路７００以外の抵抗性負荷回路であっても、抵抗値が調整可能な抵抗素子を用いることができる。
【０１９５】
例えば、図１６の基準電圧発生回路の抵抗性負荷回路７０２は、実施形態１で説明した抵抗性負荷回路１０３の抵抗素子１１１に代えて、抵抗値が調整可能な抵抗素子７０１を備えている。
【０１９６】
ここで、Ｖｒｅｆは、実施形態１で説明した式６で表される。
【０１９７】
図１６の基準電圧発生回路によると、プロセス条件によってＰＭＯＳトランジスタ１１０の閾値電圧にばらつきが生じたときに、抵抗素子７０１の抵抗値を制御することにより、式６で表される出力電圧Ｖｒｅｆを調整できる。
【０１９８】
《発明の実施形態８》
実施形態１〜７で説明した基準電圧発生回路には、本質的に双安定問題が内在する。双安定問題とは、通常安定状態以外に異常安定状態が存在し、一旦基準電圧発生回路が異常安定状態に陥ってしまうと通常安定状態に復帰しないという問題である。ここで、通常安定状態とは、実施形態１〜７で説明したように基準電圧発生回路に電流が流れ、正常に出力電圧Ｖｒｅｆが生成される状態である。一方、異常安定状態とは、ＢＧＲ型電流発生回路のトランジスタのゲート電圧が、トランジスタに電流が流れない電圧に安定した状態である。例えば、図１のＰＭＯＳトランジスタ１０６、１０７のゲート電圧が電位Ｖｄｄ、ＮＭＯＳトランジスタ１０８、１０９のゲート電圧が電位Ｖｓｓになっている状態である。
【０１９９】
そこで、実施形態８の基準電圧発生回路として、上記双安定問題を解消するための回路を備えた基準電圧発生回路について説明する。
【０２００】
図１７は、本発明の実施形態８に係る基準電圧発生回路の構成を示す回路図である。
【０２０１】
同図に示すように、本実施形態の基準電圧発生回路は、ＢＧＲ型電流発生回路１００と抵抗性負荷回路５００に加え、ＰＭＯＳトランジスタ８０２を備えたスタートアップ回路８００とＰＭＯＳトランジスタ８０３を備えたスタートアップ回路８０１とを備えている。
【０２０２】
ＰＭＯＳトランジスタ８０２、およびＰＭＯＳトランジスタ８０３は、パワーオン制御信号ＸＰＯＮがＬレベル（電位Ｖｓｓ）に制御されることによって導通（オン）するようになっている。つまり、ＰＭＯＳトランジスタ８０２、およびＰＭＯＳトランジスタ８０３は、スイッチの役割を果たすようになっている。
【０２０３】
本実施形態では、スタートアップ時に、パワーオン制御信号ＸＰＯＮとして、一時的にＬレベル（電位Ｖｓｓ）になる初期化パルスが入力される場合について説明する。
【０２０４】
パワーオン制御信号ＸＰＯＮがＬレベルになると、ＰＭＯＳトランジスタ８０２が導通（オン）し、ＰＭＯＳトランジスタ１０７のソースとドレインがショートし、ＮＭＯＳトランジスタ１０８、１０９のゲート電圧が上がり、ＰＭＯＳトランジスタ１０６、１０７のゲート電圧が下がる。したがって、基準電圧発生回路が、ＰＭＯＳトランジスタ１０６、１０７のゲート電圧が電位Ｖｄｄ、ＮＭＯＳトランジスタ１０８、１０９のゲート電圧が電位Ｖｓｓという異常安定状態にスタートアップ前に陥っていたとしても、スタートアップ時にパワーオン制御信号ＸＰＯＮがＬレベルになることによって、基準電圧発生回路は異常安定状態から通常安定状態に移行する。
【０２０５】
このように基準電圧発生回路を通常安定状態に移行させることは、スタートアップ回路８００さえ備えていれば、スタートアップ回路８０１を備えていなくても可能である。しかしながら、スタートアップ回路８０１を備えていない場合、ノード１１４に出力される出力電圧Ｖｒｅｆは、電位Ｖｄｄに大きく依存した電圧になってしまう。
【０２０６】
本実施形態では、スタートアップ回路８０１を備えていることにより、パワーオン制御信号ＸＰＯＮをＬレベルにしてＰＭＯＳトランジスタ８０３を導通（オン）させることにより、スタートアップ時の出力電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ８０３のゲート・ソース間の電圧に応じた（制御される）電圧となる。したがって、ＰＭＯＳトランジスタ８０３のトランジスタサイズを適切に設計することにより、スタートアップ時と通常動作時における出力電圧Ｖｒｅｆの差を小さくできる。スタートアップ時にＬレベルのパワーオン制御信号ＸＰＯＮが入力されている時の図１７の（ａ）の回路の等価回路を、図１７の（ｂ）に示す。
【０２０７】
なお、本実施形態では、ＰＭＯＳトランジスタ８０２に代えて、上記パワーオン制御信号ＸＰＯＮの反転（相補的論理の）信号がゲートに入力されるＮＭＯＳトランジスタをスイッチとして用いてもよい。
【０２０８】
スタートアップ回路８００、８０１は、実施形態１の基準電圧発生回路に設けることもでき、この場合、図１８に示すような回路構成となる。
【０２０９】
また、スタートアップ回路８００、８０１は、上記実施形態２〜７で説明した基準電圧発生回路にも設けることができる。スタートアップ回路８００は、基準電流発生回路に設けられた１対のトランジスタとカレントミラー回路に設けられた１対のトランジスタのうち、そのトランジスタより低電位側のトランジスタのゲートにドレインが接続されたトランジスタのドレインとソースとを、スタートアップ回路８００のトランジスタが導通させるように設ければよい。また、スタートアップ回路８０１は、抵抗性負荷回路が接続されている側の電源とノード１１４、すなわち図９、１０、１３における第２のノードと第３のノード、または第１のノードと第４のノードを、スタートアップ回路８０１のトランジスタが導通させるように設ければよい。それらの場合でも上記と同様の動作原理で同様の効果を得ることができる。
【０２１０】
《その他の実施形態》
図１〜図８の基準電圧発生回路から基準電圧出力段１０４を省いた構成の基準電圧発生回路や、実施形態５、６等の基準電圧出力段１０４を備えない基準電圧発生回路には、抵抗素子とダイオードが直列に接続された構成の抵抗性負荷回路と、抵抗とＭＯＳトランジスタが直列に接続された構成の抵抗性負荷回路のどちらが用いられてもよい。抵抗性負荷回路に用いられるＭＯＳトランジスタは、ドレインとゲートとが接続（ダイオード接続）されたＰＭＯＳトランジスタに限らず、ドレインとゲートとが接続（ダイオード接続）されたＮＭＯＳトランジスタであってもよい。また、抵抗性負荷回路を構成する素子は、上記実施形態で挙げた抵抗素子やダイオード等の素子に限らない。両端が電流に正の比例定数で比例した電圧となる他の素子、および両端が絶対温度に負の比例定数で比例した電圧となる他の素子で抵抗性負荷回路を構成してもよい。
【０２１１】
また、抵抗性負荷回路を、両端が電流に正の比例定数で比例した電圧となる素子、および両端が絶対温度に負の比例定数で比例した電圧となる他の素子のうちのいずれか一方で構成してもよい。ただしこの場合、出力電圧Ｖｄｄは温度に依存したものになる。例えば、抵抗素子だけで構成した場合、出力電圧Ｖｒｅｆは、抵抗素子に加えてダイオードで構成した場合よりもダイオードの順方向電圧の分だけ低くなり、正の温度係数を持つことになる。
【０２１２】
また、実施形態１〜６、８およびそれらの変形例の基準電圧発生回路を、それらの抵抗性負荷回路の抵抗素子に代えて、実施形態７で説明した抵抗値が調整可能な抵抗素子で構成してもよい。
【産業上の利用可能性】
【０２１３】
本発明に係る基準電圧発生回路は、低消費電流で面積が小さく、高精度で安定した電圧を発生するという効果を有し、例えば、携帯システム、電池駆動システム、およびそれらに内蔵される集積回路等に用いられるバンドギャップリファレンス型の基準電圧発生回路等として有用である。
【図面の簡単な説明】
【０２１４】
【図１】本発明の実施形態１に係る基準電圧発生回路の構成を示す回路図である。
【図２】本発明の実施形態１の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図３】本発明の実施形態２に係る基準電圧発生回路の構成を示す回路図である。
【図４】本発明の実施形態２の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図５】本発明の実施形態３に係る基準電圧発生回路の構成を示す回路図である。
【図６】本発明の実施形態３の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図７】本発明の実施形態４に係る基準電圧発生回路の構成を示す回路図である。
【図８】本発明の実施形態４の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図９】ノード１１４の電圧Ｖａをそのまま出力電圧Ｖｒｅｆとして出力するように構成された基準電圧発生回路の基本的な回路構成の例を示すブロック図である。
【図１０】ノード１１４の電圧Ｖａをそのまま出力電圧Ｖｒｅｆとして出力するように構成された基準電圧発生回路の基本的な回路構成の例を示すブロック図である。
【図１１】本発明の実施形態５に係る基準電圧発生回路の構成を示す回路図である。
【図１２】本発明の実施形態５の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図１３】本発明の実施形態６に係る基準電圧発生回路の基本的な回路構成を示すブロック図である。
【図１４】本発明の実施形態６に係る基準電圧発生回路の詳細な回路構成を示す回路図である。
【図１５】本発明の実施形態７に係る基準電圧発生回路の構成を示す回路図である。
【図１６】本発明の実施形態７の変形例に係る基準電圧発生回路の構成を示す回路図である。
【図１７】本発明の実施形態８に係る基準電圧発生回路の構成を示す回路図である。
【図１８】本発明の実施形態１に係る基準電圧発生回路に、スタートアップ回路８００、８０１を設けた場合の回路構成を示す回路図である。
【符号の説明】
【０２１５】
１００      ＢＧＲ型電流発生回路
１０１      基準電流発生回路
１０２      カレントミラー回路
１０３      抵抗性負荷回路
１０４      基準電圧出力段
１０５      抵抗素子
１０６、１０７      ＰＭＯＳトランジスタ
１０８、１０９    ＮＭＯＳトランジスタ
１１０      ＰＭＯＳトランジスタ
１１１      抵抗素子
１１２      ＮＭＯＳトランジスタ
１１３      ＰＭＯＳトランジスタ
１１４      ノード
１１５      ノード
１１６      ＢＧＲ型電流発生回路
１１７      基準電流発生回路
１１８      カレントミラー回路
１１９      抵抗素子
１２０、１２１    ＮＭＯＳトランジスタ
１２２、１２３    ＰＭＯＳトランジスタ
２００      抵抗性負荷回路
２０１      ＮＭＯＳトランジスタ
２０２      抵抗素子
３００      ＢＧＲ型電流発生回路
３０１      基準電流発生回路
３０２、３０３    ダイオード
３０４      抵抗素子
３０５、３０６    ＰＭＯＳトランジスタ
３０７      ＢＧＲ型電流発生回路
３０８      基準電流発生回路
３０９、３１０    ＮＭＯＳトランジスタ
３１１、３１２    ダイオード
３１３      抵抗素子
４００      ＢＧＲ型電流発生回路
４０１      基準電流発生回路
４０２      カレントミラー回路
４０３、４０４    ＰＭＯＳトランジスタ
４０５、４０６    ＮＭＯＳトランジスタ
４０７      ＢＧＲ型電流発生回路
４０８      基準電流発生回路
４０９      抵抗素子
５００      抵抗性負荷回路
５０１      抵抗素子
５０２      ダイオード
６０１、６０２      ノード
７００      抵抗性負荷回路
７０１      抵抗素子
７０２      抵抗性負荷回路
８００、８０１    スタートアップ回路
８０２、８０３    ＰＭＯＳトランジスタ
【図１】
2008015925.tif 000031
【図２】
2008015925.tif 000032
【図３】
2008015925.tif 000033
【図４】
2008015925.tif 000034
【図５】
2008015925.tif 000035
【図６】
2008015925.tif 000036
【図７】
2008015925.tif 000037
【図８】
2008015925.tif 000038
【図９】
2008015925.tif 000039
【図１０】
2008015925.tif 000040
【図１１】
2008015925.tif 000041
【図１２】
2008015925.tif 000042
【図１３】
2008015925.tif 000043
【図１４】
2008015925.tif 000044
【図１５】
2008015925.tif 000045
【図１６】
2008015925.tif 000046
【図１７】
2008015925.tif 000047
【図１８】
2008015925.tif 000048