(57)【要約】【課題】ディレイラインを備えるＤＬＬ回路に関し、新たな回路構造を提案する。【解決手段】基準信号の複数の遅延信号を出力するディレイラインであって、互いに直列接続され、前記基準信号の遅延信号を出力する複数の第１のディレイユニットと、前記複数の第１のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する１つ以上の第２のディレイユニットとを備えるディレイラインと、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、前記第２のディレイユニットの遅延時間は、前記第１のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第１のディレイユニットの遅延時間の整数倍であるＤＬＬ回路。【選択図】図１
2008311989.tif 000002
【特許請求の範囲】
【請求項１】
基準信号の複数の遅延信号を出力するディレイラインであって、
互いに直列接続され、前記基準信号の遅延信号を出力する複数の第１のディレイユニットと、
前記複数の第１のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、
前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する１つ以上の第２のディレイユニットと、
を備えるディレイラインと、
前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、
前記第２のディレイユニットの遅延時間は、前記第１のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第１のディレイユニットの遅延時間の整数倍であることを特徴とするＤＬＬ回路。
【請求項２】
ＤＬＬ入力信号から、位相比較の基準となる基準信号を生成する入力回路と、
前記基準信号の複数の遅延信号を出力するディレイラインであって、
互いに直列接続され、前記基準信号の遅延信号を出力する複数の第１のディレイユニットと、
前記複数の第１のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、
前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する１つ以上の第２のディレイユニットと、
を備えるディレイラインと、
前記複数の遅延信号の中から、ＤＬＬ出力信号となる遅延信号を選択する選択回路と、
選択された遅延信号の位相を調整して、位相比較の対象となる対象信号を生成するタイミングオフセット回路と、
前記基準信号の位相と前記対象信号の位相とを比較して、位相比較結果を出力する位相比較回路と、
前記位相比較結果に基づいて、前記選択回路用の制御信号を生成する制御回路と、
前記制御信号に基づいて、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、
前記第２のディレイユニットの遅延時間は、前記第１のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第１のディレイユニットの遅延時間の整数倍であることを特徴とするＤＬＬ回路。
【請求項３】
前記遮断制御回路は、
前記遮断回路よりも後段から出力される前記基準信号の遅延信号が使用される場合、
前記遮断回路に前記遅延信号を伝搬させ、
前記遮断回路よりも後段から出力される前記基準信号の遅延信号が使用されない場合、
前記遮断回路に前記遅延信号を遮断させる、
ことを特徴とする請求項１又は２に記載のＤＬＬ回路。
【請求項４】
前記遮断制御回路は、前記遮断回路を制御するための遮断制御信号を生成することで、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御することを特徴とする請求項１乃至３のいずれか１項に記載のＤＬＬ回路。
【請求項５】
前記遮断回路は、前記遅延信号と前記遮断制御信号とが入力されるＡＮＤ又はＮＡＮＤ回路を備えることを特徴とする請求項４に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay-Locked Loop：遅延ロックループ）回路に関する。
【背景技術】
【０００２】
ＤＬＬ回路は、信号の遅延量を制御するための回路である。ＤＬＬ回路は例えば、回路素子の内部クロックを遅延させて、回路素子の内部クロックと外部クロックとを位相同期させるのに用いられる。ＤＬＬ回路の性能は、ＤＤＲ（Double Data Rate：ダブルデータレート）メモリ等の高速メモリの性能に大いに影響する。
【０００３】
ＤＬＬ回路には通常、互いに直列接続された複数のディレイユニットを備えるディレイラインが設けられている。ディレイラインでは、前方のディレイユニットから後方のディレイユニットへと基準信号が伝搬し、各ディレイユニットは、基準信号の遅延信号を出力する。ＤＬＬ回路は、基準信号の遅延量を小さくする場合には、前方のディレイユニットから出力される遅延信号を使用し、基準信号の遅延量を大きくする場合には、後方のディレイユニットから出力される遅延信号を使用する。
【０００４】
このようなＤＬＬ回路には、ディレイラインでの消費電力の無駄が大きいという問題がある。このようなＤＬＬ回路では、前方のディレイユニットからの遅延信号が使用される場合であっても、後方のディレイユニットにまで基準信号が伝搬してしまう。即ち、使用される遅延信号を出力するディレイユニットより後方に位置し、基準信号を必要としないディレイユニットにまで基準信号が伝搬してしまう。そのため、動作する必要のないディレイユニットまで動作してしまい、消費電力の無駄が生じてしまう。
【０００５】
そこで、ディレイライン内に、前段から入力された基準信号（遅延信号）を後段へ伝搬させるか遮断するかを切り替え可能な遮断回路を設けるという案が考えられている。この場合、ＤＬＬ回路には、互いに直列接続された複数のディレイユニットと、これらのディレイユニットの間に挿入された遮断回路とを備えるディレイラインが設けられる。
【０００６】
このようなＤＬＬ回路では、ディレイラインでの消費電力の無駄は抑制される。しかしこの場合には、遮断回路もディレイユニットとして機能させるべく、各ディレイユニットの遅延時間と遮断回路の遅延時間とを揃える（同じにする）必要がある。そして、各ディレイユニットの遅延時間と遮断回路の遅延時間とを揃えるには、各ディレイユニットの遅延時間を増加させる又は遮断回路の遅延時間を減少させる必要がある。遮断回路には、遮断機能を実現するための回路素子が設けられている。そのため、遮断機能及び遅延機能を有する遮断回路の遅延時間は一般に、遅延機能のみを有するディレイユニットの遅延時間まで減少させる事はできない。従って、各ディレイユニットの遅延時間と遮断回路の遅延時間とを揃えるには一般に、各ディレイユニットの遅延時間を増加させる必要がある。
【０００７】
揃えられた遅延時間は、ディレイラインが調整可能な遅延時間の最小単位となる。別言すれば、ディレイラインが調整可能な遅延時間には最大で、この揃えられた遅延時間分の誤差がある事になる。これが、複数のディレイユニットと遮断回路とを備える上記ＤＬＬ回路のジッタの要因となる。そのため、上記ＤＬＬ回路には、ディレイラインでの消費電力の無駄が抑制される一方、ジッタは逆に大きくなるという問題がある。上記ＤＬＬ回路では、各ディレイユニットの遅延時間と遮断回路の遅延時間とを揃えるのに、各ディレイユニットの遅延時間を増加させて、ディレイラインが調整可能な遅延時間の最小単位を大きくする必要があるからである。大きなジッタは、高周波信号を取り扱う場合に特に問題となる。
【０００８】
なお、特許文献１には、電力が無駄に消費されることを防止するクロック同期遅延制御回路及びクロック同期遅延制御方法が開示されている。
【特許文献１】特開平１１−２７２３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ディレイラインを備えるＤＬＬ回路に関し、新たな回路構造を提案することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の実施形態は例えば、基準信号の複数の遅延信号を出力するディレイラインであって、互いに直列接続され、前記基準信号の遅延信号を出力する複数の第１のディレイユニットと、前記複数の第１のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する１つ以上の第２のディレイユニットと、を備えるディレイラインと、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、前記第２のディレイユニットの遅延時間は、前記第１のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第１のディレイユニットの遅延時間の整数倍であることを特徴とするＤＬＬ回路である。
【００１１】
本発明の実施形態は例えば、ＤＬＬ入力信号から、位相比較の基準となる基準信号を生成する入力回路と、前記基準信号の複数の遅延信号を出力するディレイラインであって、互いに直列接続され、前記基準信号の遅延信号を出力する複数の第１のディレイユニットと、前記複数の第１のディレイユニットの間に挿入され、入力された前記基準信号の遅延信号を伝搬させるか遮断するかを切り替え可能な遮断回路と、前記遮断回路と並列接続され、前記遮断回路に入力された前記基準信号の遅延信号と同じ信号が入力され、前記基準信号の遅延信号を出力する１つ以上の第２のディレイユニットと、を備えるディレイラインと、前記複数の遅延信号の中から、ＤＬＬ出力信号となる遅延信号を選択する選択回路と、選択された遅延信号の位相を調整して、位相比較の対象となる対象信号を生成するタイミングオフセット回路と、前記基準信号の位相と前記対象信号の位相とを比較して、位相比較結果を出力する位相比較回路と、前記位相比較結果に基づいて、前記選択回路用の制御信号を生成する制御回路と、前記制御信号に基づいて、前記遮断回路に前記遅延信号を伝搬させるか遮断させるかを制御する遮断制御回路とを備え、前記第２のディレイユニットの遅延時間は、前記第１のディレイユニットの遅延時間と等倍であり、前記遮断回路の遅延時間は、前記第１のディレイユニットの遅延時間の整数倍であることを特徴とするＤＬＬ回路である。
【発明の効果】
【００１２】
本発明は、ディレイラインを備えるＤＬＬ回路に関し、新たな回路構造を提案するものである。
【発明を実施するための最良の形態】
【００１３】
図１は、本実施例のＤＬＬ回路１０１の回路構成図である。当該ＤＬＬ回路１０１は、入力回路１１１と、ディレイライン１１２と、選択回路１１３と、タイミングオフセット回路１１４と、位相比較回路１１５と、制御回路１１６と、遮断制御回路１１７とを具備する。当該ＤＬＬ回路１０１は、１チップで実現されていてもよいし、複数チップで実現されていてもよい。当該ＤＬＬ回路１０１は例えば、ＤＤＲメモリ用のＤＬＬ回路として使用可能である。
【００１４】
入力回路１１１は、ＤＬＬ入力信号Ｓinから、位相比較の基準となる基準信号Ｓ0を生成する回路である。
【００１５】
ディレイライン１１２は、基準信号Ｓ0の複数の遅延信号を出力する回路である。図１には、このような複数の遅延信号Ｓ1，Ｓ2，Ｓ3，，，Ｓnが図示されている。
【００１６】
図２は、図１のディレイライン１１２の回路構成図である。当該ディレイライン１１２は、互いに直列接続された６つのディレイユニット１２１Ａ１乃至Ａ６と、これらのディレイユニット１２１Ａ１乃至Ａ６の間に挿入された遮断回路１２２と、遮断回路１２２と並列接続された２つのディレイユニット１２１Ｂ１及びＢ２とを具備する。ディレイユニット１２１Ａ１乃至Ａ３は遮断回路１２２よりも前方に位置し、ディレイユニット１２１Ａ４乃至Ａ６は遮断回路１２２よりも後方に位置する。ディレイユニット１２１Ｂ１及びＢ２は、互いに直列接続されており、ディレイユニット１２１Ａ１乃至Ａ３よりも後方に位置している。ディレイユニット１２１Ａ１乃至Ａ６の各々は、第１のディレイユニットの例である。ディレイユニット１２１Ｂ１及びＢ２の各々は、第２のディレイユニットの例である。
【００１７】
上記ディレイライン１１２を構成するディレイユニット１２１の個数は、ここでは８個であるが、８個以外でも構わない。当該個数は例えば、２５０個程度となる。これらのディレイユニット１２１はそれぞれ、前段から入力された信号の遅延信号を後段へ出力する形で、基準信号Ｓ0の遅延信号を出力する。これにより、前方のディレイユニット１２１から後方のディレイユニット１２１へと基準信号（遅延信号）が伝搬すると共に、上記ディレイライン１１２から複数の遅延信号Ｓ1，Ｓ2，Ｓ3，，，Ｓ8が出力される。
【００１８】
なお、互いに直列接続されたディレイユニット１２１Ａの個数は、ここでは６個であるが、６個以外でも構わない。さらに、遮断回路１２２と並列接続されたディレイユニット１２１Ｂの個数は、ここでは２個であるが、２個以外でも構わない。本実施例のディレイライン１１２には、互いに直列接続された複数のディレイユニット１２１Ａと、これら複数のディレイユニット１２１Ａの間に挿入された遮断回路１２２と、遮断回路１２２と並列接続された１つ以上のディレイユニット１２１Ｂとが設けられる。１つ以上のディレイユニット１２１Ｂは、互いに直列接続される。当該ディレイライン１１２からは、複数の遅延信号Ｓ1，Ｓ2，Ｓ3，，，Ｓnが出力される。
【００１９】
遮断回路１２２は、前段から入力された信号（基準信号Ｓ0の遅延信号）を後段へ伝搬させるか遮断するかを切り替え可能な回路である。伝搬時の遮断回路１２２は、前段から入力された信号の遅延信号を後段へ出力する形で、基準信号Ｓ0の遅延信号を出力する。これにより、ディレイユニット１２１Ａ３から入力された信号がディレイユニット１２１Ａ４へと伝搬される。一方、遮断時の遮断回路１２２は、前段から入力された信号を遮断する。これにより、ディレイユニット１２１Ａ３から入力された信号が遮断される。ディレイユニット１２１Ｂ１及びＢ２は、遮断回路１２２と並列接続されているため、ディレイユニット１２１Ｂ１及びＢ２（詳細にはディレイユニット１２１Ｂ１）には、遮断回路１２２に入力された信号（基準信号Ｓ0の遅延信号）と同じ信号が入力される。
【００２０】
なお、上記ディレイライン１１２は、ここでは１つの遮断回路１１２を備えているが、複数の遮断回路１１２を備えていてもよい。このようなディレイライン１１２の一例を、図３に示す。当該ディレイライン１１２は、互いに直列接続された複数のディレイユニット１２１Ａ１乃至Ａ６と、これら複数のディレイユニット１２１Ａ１乃至Ａ６の間に挿入された複数の遮断回路１２２Ａ及びＢと、遮断回路１２２Ａと並列接続された１つ以上のディレイユニット１２１Ｂ１及びＢ２と、遮断回路１２２Ｂと並列接続された１つ以上のディレイユニット１２１Ｃ１及びＣ２とを具備する。１つ以上のディレイユニット１２１Ｂ１及びＢ２は、互いに直列接続され、１つ以上のディレイユニット１２１Ｃ１及びＣ２は、互いに直列接続される。遮断回路１２２がＮ個設けられる場合、並列接続用のディレイユニット１２１の組もＮ組設けられる。
【００２１】
ディレイユニット１２１Ａ１乃至Ａ６の各々は、第１のディレイユニットの例である。ディレイユニット１２１Ｂ１，Ｂ２，Ｃ１，Ｃ２の各々は、第２のディレイユニットの例である。ディレイユニット１２１Ｂ１及びＢ２は、遮断回路１２２Ａと並列接続されているため、ディレイユニット１２１Ｂ１及びＢ２（詳細にはディレイユニット１２１Ｂ１）には、遮断回路１２２Ａに入力された信号（基準信号Ｓ0の遅延信号）と同じ信号が入力される。ディレイユニット１２１Ｃ１及びＣ２は、遮断回路１２２Ｂと並列接続されているため、ディレイユニット１２１Ｃ１及びＣ２（詳細にはディレイユニット１２１Ｃ１）には、遮断回路１２２Ｂに入力された信号（基準信号Ｓ0の遅延信号）と同じ信号が入力される。
【００２２】
以下、図２に戻って説明を続ける。
【００２３】
本実施例では、上記ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間はΔ、遮断回路１２２の遅延時間は２×Δである。即ち、遮断回路１２２の遅延時間は、上記ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間の２倍となっている。よって、ディレイユニット１２１Ａ１，Ａ２，Ａ３から出力される遅延信号Ｓ1，Ｓ2，Ｓ3の遅延時間はそれぞれ、Δ，２Δ，３Δとなる。また、ディレイユニット１２１Ｂ１，Ｂ２から出力される遅延信号Ｓ4，Ｓ5の遅延時間はそれぞれ、４Δ，５Δとなる。また、ディレイユニット１２１Ａ４，Ａ５，Ａ６から出力される遅延信号Ｓ6，Ｓ7，Ｓ8の遅延時間はそれぞれ、６Δ，７Δ，８Δとなる。そして、遮断回路１２２から出力される遅延信号Ｓxの遅延時間は、５Δとなる。
【００２４】
なお、遮断回路１２２の遅延時間は、上記ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間の整数倍でもよい。遮断回路１２２の遅延時間がＭ×Δである場合、遮断回路１２２にはＭ個のディレイユニット１２１Ｂ１乃至ＢＭが並列接続され、Ｍ個のディレイユニット１２１Ｂ１乃至ＢＭは互いに直列接続される。これにより、遮断回路１２２の遅延時間とＭ個のディレイユニット１２１Ｂ１乃至ＢＭのトータル遅延時間とが、同じ値となる。一方、本実施例では、上述のように、各第２のディレイユニットの遅延時間は、各第１のディレイユニットの遅延時間と等倍となっている。
【００２５】
図４に、図２の各ディレイユニット１２１の回路構成の例を示す。図４に示すディレイユニット１２１は、互いに直列接続された２つのインバータ２０１Ａ及びＢを含む。図４には、ディレイユニット１２１に信号Ｓ(i-1)が入力され、ディレイユニット１２１から信号Ｓiが出力される様子が示されている（但し、ｉ＝１乃至８、Ｓ(i-1)=5＝Ｓx）。図２の各ディレイユニット１２１の回路構成は、図４のような回路構成に限定されない。図２の各ディレイユニット１２１は例えば、互いに直接接続された偶数個のインバータ２０１を含んでもよい。
【００２６】
図５に、図２の遮断回路１２２の回路構成の例を示す。図５に示す遮断回路１２２は、互いに直列接続された３つのインバータ３０１Ａ乃至Ｃと、これらのインバータ３０１Ａ乃至Ｃと直列接続されたＮＡＮＤ回路３１１とを含む。図５には、遮断回路１２２の第１入力ＩＮ1に遅延信号Ｓ3が入力され、遮断回路１２２の第２入力ＩＮ2に（後述の）遮断制御信号γが入力され、遮断回路１２２の出力ＯＵＴから遅延信号Ｓxが出力される様子が示されている。図２の遮断回路１２２の回路構成は、図５のような回路構成に限定されない。図２の遮断回路１２２は例えば、互いに直列接続された奇数個のインバータ３０１と、これら奇数個のインバータ３０１と直列接続されたＮＡＮＤ回路３１１とを含んでもよい。
【００２７】
図５の遮断回路１２２の第１入力ＩＮ1、第２入力ＩＮ2、及び出力ＯＵＴはそれぞれ、ＮＡＮＤ回路３１１の第１入力ｉｎ1、第２入力ｉｎ2、及び出力ｏｕｔと電気接続されている。インバータ３０１Ａ及びＢは、ＮＡＮＤ回路３１１より前方に位置しており、第１入力ＩＮ1と第１入力ｉｎ1との間に介在している。インバータ３０１Ｃは、ＮＡＮＤ回路３１１より後方に位置しており、出力ＯＵＴと出力ｏｕｔとの間に介在している。図５の遮断回路１２２は、このように、遅延信号Ｓ3と遮断制御信号γとが入力されるＮＡＮＤ回路３１１を備えているが、遅延信号Ｓ3と遮断制御信号γとが入力されるＡＮＤ回路を備えていてもよい。このような遮断回路１２２には、互いに直列接続された偶数個のインバータ３０１が設けられる。
【００２８】
以下、図１に戻って説明を続ける。
【００２９】
選択回路１１３は、複数の遅延信号Ｓ1，Ｓ2，Ｓ3，，，Ｓnの中から一の遅延信号を選択し、選択した遅延信号を出力する回路である。図１には、選択されて出力された遅延信号Ｓkが図示されている。ＤＬＬ回路１０１がロック状態にあるときには、選択されて出力された遅延信号ＳkがＤＬＬ出力信号Ｓoutとなる。
【００３０】
タイミングオフセット回路１１４は、遅延信号Ｓkの位相を調整して、位相比較の対象となる対象信号Ｓを生成する回路である。
【００３１】
位相比較回路１１５は、基準信号Ｓ0の位相と対象信号Ｓの位相とを比較して、これらの信号に関する位相比較結果を出力する回路である。図１には、当該位相比較結果を含む出力信号αが図示されている。
【００３２】
制御回路１１６は、上記位相比較結果（即ち出力信号α）に基づいて、選択回路１１３用の制御信号βを生成する回路である。対象信号Ｓの遅延量が大きすぎる場合には、より遅延量の小さい遅延信号を選択させるような制御信号βが生成される。対象信号Ｓの遅延量が小さすぎる場合には、より遅延量の大きい遅延信号を選択させるような制御信号βが生成される。
【００３３】
遮断制御回路１１７は、制御信号βに基づいて、遮断回路１２２に遅延信号Ｓ3を伝搬させるか遮断させるかを制御する回路である。遮断回路１２２に関しては、上述の通り、図２に図示されている。
【００３４】
遮断回路１２２に遅延信号Ｓ3を伝搬させるか否かは、使用（選択）される遅延信号が遮断回路１２２よりも後段から出力される遅延信号であるか否かに基づいて制御される。使用（選択）される遅延信号については、選択回路１１３用の制御信号βから特定可能である。遮断回路１２２よりも後段から出力される遅延信号に相当するのは、ここでは遅延信号Ｓ6，Ｓ7，及びＳ8である。
【００３５】
遮断制御回路１１７は、遮断回路１２２より後段から出力される遅延信号が使用される場合には、遮断回路１２２に遅延信号Ｓ3を伝搬させる。即ち、Ｓ6、Ｓ7、又はＳ8が使用される場合、遮断回路１２２は遅延信号Ｓ3を伝搬させる（即ち遮断しない）事になる。遮断回路１２２内ではＳ3が遅延されてＳxとなるため、前段から入力された遅延信号Ｓ3は、遅延信号Ｓxとして後段へと伝搬される。
【００３６】
一方、遮断制御回路１１７は、遮断回路１２２より後段から出力される遅延信号が使用されない場合には、遮断回路１２２に遅延信号Ｓ3を遮断させる。即ち、Ｓ1、Ｓ2、Ｓ3、Ｓ4、又はＳ5が使用される場合、遮断回路１２２は遅延信号Ｓ3を遮断する（即ち伝搬させない）事になる。この場合、ディレイライン１１２からは遅延信号Ｓ1、Ｓ2、Ｓ3、Ｓ4、及びＳ5が出力される。
【００３７】
遮断制御回路１１７は、遮断回路１２２を制御するための遮断制御信号γを生成する。当該遮断制御信号γは、遮断制御回路１１７から出力され、上述の通り、遮断回路１２２に入力される。遮断制御回路１１７は、このような遮断制御信号γを生成して出力することで、遮断回路１２２に遅延信号Ｓ3を伝搬させるか遮断させるかを制御する。Ｓ6、Ｓ7、又はＳ8が使用される場合には、遅延信号Ｓ3の伝搬を指示する遮断制御信号γが生成されて出力される。Ｓ6、Ｓ7、及びＳ8以外の遅延信号が使用される場合には、遅延信号Ｓ3の遮断を指示する遮断制御信号γが生成されて出力される。
【００３８】
図１のＤＬＬ回路１０１の動作は、次の通りである。
【００３９】
当該ＤＬＬ回路１０１では、位相比較回路１１５が、基準信号Ｓ0の位相と対象信号Ｓの位相とを比較して、位相比較結果を示す信号αを出力する。次に、制御回路１１６が、当該信号αに基づいて、選択回路１１３用の制御信号βを生成する。次に、遮断制御回路１１７が、当該制御信号βに基づいて、遮断回路１２２を制御するための遮断制御信号γを生成する。Ｓ6、Ｓ7、又はＳ8が使用される場合には、遅延信号Ｓ3の伝搬を指示する遮断制御信号γが生成される。Ｓ6、Ｓ7、及びＳ8以外の遅延信号が使用される場合には、遅延信号Ｓ3の遮断を指示する遮断制御信号γが生成される。
【００４０】
ディレイユニット１１２は、遅延信号Ｓ3の伝搬を指示する遮断制御信号γを受信した場合には、遅延信号Ｓ1乃至Ｓ8を出力する。ディレイユニット１１２は、遅延信号Ｓ3の伝搬を遮断する遮断制御信号γを受信した場合には、遅延信号Ｓ1乃至Ｓ5を出力するが、遅延信号Ｓ6乃至Ｓ8は出力しない。選択回路１１３は、前者の場合には、複数の遅延信号Ｓ1乃至Ｓ8の中から一の遅延信号Ｓkを選択する。選択回路１１３は、後者の場合には、複数の遅延信号Ｓ1乃至Ｓ5の中から一の遅延信号Ｓkを選択する。タイミングオフセット回路１１４は、遅延信号Ｓkの位相を調整して、対象信号Ｓを生成する。
【００４１】
上記ＤＬＬ回路１０１は、このような動作を、基準信号Ｓ0と対象信号Ｓとの位相差が０（又は閾値以下）と判定されるまで繰り返す。その結果、基準信号Ｓ0と対象信号Ｓとが位相同期される、即ち、ＤＬＬ回路１０１がロック状態になる。こうして、ＤＬＬ回路１０１に入力されたＤＬＬ入力信号Ｓinが、ＤＬＬ出力信号ＳoutとしてＤＬＬ回路１０１から出力される。
【００４２】
以下、第１及び第２比較例について説明する。第１及び第２比較例については、本実施例との相違点を中心に説明する。
【００４３】
図６Ａは、第１比較例のＤＬＬ回路１０１の回路構成図である。当該ＤＬＬ回路１０１は、入力回路１１１と、ディレイライン１１２と、選択回路１１３と、タイミングオフセット回路１１４と、位相比較回路１１５と、制御回路１１６とを具備する。図６Ｂは、図６Ａのディレイライン１１２の回路構成図である。当該ディレイライン１１２は、互いに直列接続された８つのディレイユニット１２１Ａ１乃至Ａ８を具備する。
【００４４】
図６Ｃは、図６Ｂの各ディレイユニット１２１の回路構成図である。図６Ｃのディレイユニット１２１は、互いに直列接続された２つのインバータ２０１Ａ及びＢを含む。
【００４５】
第１比較例では、ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間はΔである。そのため、第１比較例のＤＬＬ回路１０１のジッタは、本実施例のＤＬＬ回路１０１のジッタと同程度になる。一方、第１比較例では、前方のディレイユニット１２１からの遅延信号が使用される場合であっても、後方のディレイユニット１２１にまで遅延信号が伝搬してしまう。第１比較例のＤＬＬ回路１０１には、遮断回路１２２及び遮断制御回路１１７が設けられていないからである。そのため、第１比較例には、ディレイライン１１２での消費電力の無駄が大きいという問題がある。
【００４６】
図７Ａは、第２比較例のＤＬＬ回路１０１の回路構成図である。当該ＤＬＬ回路１０１は、入力回路１１１と、ディレイライン１１２と、選択回路１１３と、タイミングオフセット回路１１４と、位相比較回路１１５と、制御回路１１６と、遮断制御回路１１７とを具備する。図７Ｂは、図７Ａのディレイライン１１２の回路構成図である。当該ディレイライン１１２は、互いに直列接続された７つのディレイユニット１２１Ａ１乃至Ａ７と、これらのディレイユニット１２１Ａ１乃至Ａ７の間に挿入された遮断回路１２２とを具備する。
【００４７】
図７Ｃは、図７Ｂの各ディレイユニット１２１の回路構成図である。図７Ｃのディレイユニット１２１は、１つのインバータ２０１と、このインバータ２０１と直列接続されたＮＡＮＤ回路２１１とを含む。図７Ｄは、図７Ｂの遮断回路１２２の回路構成図である。図７Ｄの遮断回路１２２も同様に、１つのインバータ３０１と、このインバータ３０１と直列接続されたＮＡＮＤ回路３１１とを含む。
【００４８】
第２比較例のＤＬＬ回路１０１は、遮断回路１２２及び遮断制御回路１１７を具備している。そのため、第２比較例では、ディレイライン１１２での消費電力の無駄は抑制される。一方、第２比較例では、遮断回路１２２もディレイユニット１２１として機能させるべく、各ディレイユニット１２１の遅延時間が増加されている。これにより、第２比較例では、ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間は２×Δとなっている。そのため、第２比較例のＤＬＬ回路１０１には、ジッタが大きいという問題がある。
【００４９】
次に、本実施例について説明する。
【００５０】
本実施例のＤＬＬ回路１０１は、遮断回路１２２及び遮断制御回路１１７を具備している。そのため、本実施例では、不要な電力消費の一部又は全部が削減され、ディレイライン１１２での消費電力の無駄が抑制される。更に、本実施例のＤＬＬ回路１０１は、遮断回路１２２と直列接続された複数のディレイユニット１２１Ａに加え、遮断回路１２２と並列接続された１つ以上のディレイユニット１２１Ｂを具備している。よって、本実施例では、各ディレイユニット１２１の遅延時間と遮断回路１２２の遅延時間とを揃える（同じにする）必要がない。よって、本実施例では、ディレイライン１１２を構成する各ディレイユニット１２１の遅延時間はΔ、遮断回路１２２の遅延時間は２×Δとなっている。そのため、本実施例のＤＬＬ回路１０１のジッタは、第１比較例のＤＬＬ回路１０１のジッタと同程度になり、第２比較例のＤＬＬ回路１０１のジッタよりも小さくなる。このように、本実施例では、消費電力の無駄の抑制とジッタの抑制とを共に実現することが可能である。
【００５１】
一般に、ＤＬＬ回路の消費電力に占めるディレイラインの消費電力の割合は、２５から４０％程度である。本実施例により、この２５から４０％という大きな消費電力に関し、その無駄を抑制することが可能になる。ディレイライン１１２の消費電力がどの程度削減されるかは、ＤＬＬ回路１０１の回路構成、遮断回路１２２の挿入位置、遮断回路１２２の挿入個数、基準信号Ｓ0の周波数等に依存する。従って、ディレイライン１１２の消費電力は、９５％近く削減される場合もあればほとんど削減されない場合もあるが、一般的な使用条件においては５０％程度削減されるものと考えられる。
【図面の簡単な説明】
【００５２】
【図１】本実施例のＤＬＬ回路の回路構成図である。
【図２】図１のディレイラインの回路構成図である。
【図３】図１のディレイラインの回路構成図である（変形例）。
【図４】図２の各ディレイユニットの回路構成図である。
【図５】図２の遮断回路の回路構成図である。
【図６Ａ】第１比較例のＤＬＬ回路の回路構成図である。
【図６Ｂ】図６Ａのディレイラインの回路構成図である。
【図６Ｃ】図６Ｂの各ディレイユニットの回路構成図である。
【図７Ａ】第２比較例のＤＬＬ回路の回路構成図である。
【図７Ｂ】図７Ａのディレイラインの回路構成図である。
【図７Ｃ】図７Ｂの各ディレイユニットの回路構成図である。
【図７Ｄ】図７Ｂの遮断回路の回路構成図である。
【符号の説明】
【００５３】
１０１  ＤＬＬ回路
１１１  入力回路
１１２  ディレイライン
１１３  選択回路
１１４  タイミングオフセット回路
１１５  位相比較回路
１１６  制御回路
１１７  遮断制御回路
１２１  ディレイユニット
１２２  遮断回路
２０１  インバータ
２１１  ＮＡＮＤ回路
３０１  インバータ
３１１  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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