(57)【要約】【課題】結晶シリコンで構成された薄膜トランジスタなどの半導体素子において結晶粒界の欠陥や結晶シリコン中に含まれる触媒金属や不純物の影響を受けない半導体薄膜を提供することを目的とする。【解決手段】基板上に第１の結晶シリコン層１０２が形成され、第１の結晶シリコン層１０２の上に第２の結晶シリコン層１０３が形成される半導体薄膜において、第２の結晶シリコン層１０３は、第１の結晶シリコン層１０２の結晶性を継承するようにエピタキシャル成長によって形成され、第２の結晶シリコン層１０３には、第１の結晶シリコン層１０２よりも、不純物の量が少なく、水素又はハロゲン元素が多く含まれることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１の結晶シリコン層が形成され、該第１の結晶シリコン層の上に第２の結晶シリコン層が形成される半導体薄膜において、
前記第２の結晶シリコン層は、前記第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長によって形成され、
前記第２の結晶シリコン層には、前記第１の結晶シリコン層よりも、不純物の量が少なく、水素又はハロゲン元素が多く含まれることを特徴とする半導体薄膜。
【請求項２】
前記不純物は、炭素若しくは酸素又はこれらの元素を含む有機化合物であることを特徴とする請求項１記載の半導体薄膜。
【請求項３】
前記ハロゲン元素は、フッ素又は塩素であることを特徴とする請求項１又は２記載の半導体薄膜。
【請求項４】
基板上に第１の結晶シリコン層を形成し、該第１の結晶シリコン層の上に該第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長させることにより第２の結晶シリコン層を形成する半導体薄膜の製造方法において、
前記第２の結晶シリコン層は、前記第１の結晶シリコン層を形成するときよりも低温で形成され、
前記第２の結晶シリコン層が形成される際には、水素ガス又はハロゲンガスを含むプラズマが用いられることを特徴とする半導体薄膜の製造方法。
【請求項５】
前記ハロゲンガスは、フッ素又は塩素であることを特徴とする請求項４記載の半導体薄膜の製造方法。
【請求項６】
前記第２の結晶シリコン層は、結晶シリコン（１００）、（１１０）及び（１１１）のいずれの基板においてもエピタキシャル成長することを特徴とする請求項４又は５記載の半導体薄膜の製造方法。
【請求項７】
前記第２の結晶シリコン層を形成する際に、非プラズマ放電領域において荷電粒子を選択的に捕集することを特徴とする請求項４から６のいずれか１項記載の半導体薄膜の製造方法。
【請求項８】
前記荷電粒子を捕集する際には、多孔質の部材によって捕集することを特徴とする請求項７記載の半導体薄膜の製造方法。
【請求項９】
前記荷電粒子を捕集する際には、該捕集するための捕集パネルにＤＣ電圧を加えて捕集することを特徴とする請求項７又は８記載の半導体薄膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶シリコン層が形成される半導体薄膜及びその製造方法に関し、特に薄膜シリコントランジスタ（ＴＦＴ）や三次元ＬＳＩなどの半導体素子に使用される半導体薄膜及びその製造方法に関する。
【背景技術】
【０００２】
近年、多結晶シリコンで構成されたＴＦＴを用いた液晶表示装置や有機ＥＬ表示装置、三次元ＬＳＩなどの実現に向けて、絶縁性基板の上に単結晶シリコンで構成された半導体素子に匹敵する高性能なＴＦＴが開発されている。
【０００３】
とくに携帯電話やデジタルカメラのモニターとしての対角１．５〜３インチの小型パネルにおいては、ガラス基板上にメモリ回路やロジック回路を内蔵したシステムオンパネルの開発がさかんに進められている。
【０００４】
従来の携帯電話又はデジタルカメラのモニターパネルは、対角２インチで１０万画素程度の精細度で十分であった。
【０００５】
しかし、携帯電話へのインターネットブラウザ機能の搭載や、デジタルカメラにおける大画面モニターの搭載など、商品の差別化が進んでおり、大画面化かつ高精細化が進んでいる。
【０００６】
さらに今後は、携帯電話でテレビ画像を受信したり、デジタルカメラのモニターパネルで被写体のフレーミングをしたり、小型パネルでの動画再生も欠かせないものになっている。
【０００７】
例えば、ＱＶＧＡ（Ｑｕａｒｔｅｒ  Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）やＶＧＡクラスの高精細な画像を表示するには、画素数が多い上に、短時間で各画素に書き込まれなければ、動画を表示することが不可能である。
【０００８】
そのため、液晶パネルや有機ＥＬパネルのソース駆動回路用のトランジスタには高速動作が要求され、高い電界効果移動度が必要となっている。現在、単結晶によるＭＯＳトランジスタか、結晶性が高い多結晶シリコンで構成されたＴＦＴで構成されている。
【０００９】
また、ソース駆動回路用の高い精度のディジタル−アナログ変換器（ＤＡＣ）を構成するためにはトランジスタのしきい電圧Ｖｔｈのバラツキが小さいことが要求される。
【００１０】
多結晶シリコンにおいては、結晶粒と結晶粒との境界領域に、欠陥準位が高密度で分布する結晶粒界が存在する。この欠陥準位の存在とドレイン端に印加される電界との相乗効果によってオフ電流が増加してしまう。
【００１１】
この対策として、水素プラズマ等の水素化処理が提案されており、多結晶シリコンに水素原子を注入することで、欠陥を終端させて、より安定な特性を有する半導体素子の実現を可能にしている。
【００１２】
ただし、上記の水素化処理においては、多結晶シリコン粒界やゲート絶縁膜へ注入される水素量のバラツキに起因して、Ｖｔｈにもバラツキが生じてしまうことがあった（特許文献１）。
【００１３】
非晶質シリコンに結晶化を促進する触媒金属を添加した後、加熱処理を施し、従来方法に比べて、低温・短時間の加熱処理で、結晶の配向性が揃った良好な結晶シリコンが得られる方法が特許文献２に開示されている。
【００１４】
特許文献２によると、触媒金属を用いて得られた結晶シリコンをそのまま用いて作製したＴＦＴには、オフ電流が増加するということがある。結晶シリコン中では触媒金属が不規則、とくに結晶粒界において偏析し、この偏析した触媒金属が電流経路となり、オフ電流の増加を引き起こしていると考えられている。
【００１５】
そこで、結晶シリコンの作製工程の後、触媒金属を半導体膜中から移動させて、半導体膜中の金属触媒の濃度を低減させる方法（ゲッタリング）が必要であった。
【００１６】
特許文献３には、触媒金属を用いて結晶化された結晶シリコンの一部に、ゲッタリング領域として非晶質化された領域を形成する方法が開示されている。
【００１７】
また、特許文献４には、リン、ヒ素等の第５族Ｂに属する元素を利用して、ＴＦＴのチャネル形成領域からソース及びドレイン領域へ触媒元素を移動させることにより、ゲッタリングを行う方法が開示されている。
【００１８】
しかしながら、これらの方法を用いても、一部の領域では、ゲッタリング不足によるオフ動作時のリーク電流が増大するなど、ＴＦＴ素子によるバラツキが発生していた。
【００１９】
特許文献５には、非晶質シリコンを約１１００℃の高温にてアニールすることで再結晶化し、さらに１０００℃にまで温度を下げ気相にて結晶シリコンをエピタキシャル成長させる技術が開示されている。このようにすることにより、基板からの不純物拡散を防いでいる。
【００２０】
また、特許文献６には、非晶質シリコンをレーザーなどの光源を用いてアニール再結晶化した膜の上に、不純物を含まず粒径が大きい結晶シリコン膜をエピタキシャル成長させることが開示されている。ただし、エピタキシャル成長には熱ＣＶＤなどが用いられており、温度に関する詳細な記述はない。
【００２１】
従来から結晶シリコン基板上に、結晶シリコン膜を低温で形成する方法がよく知られている。
【００２２】
非特許文献１によると、結晶シリコン上にプラズマＣＶＤで微結晶シリコンを堆積した場合、微結晶シリコン膜の結晶性はプラズマ条件など成膜条件だけでなく、基板依存性を持つことが明らかにされている。
【００２３】
さらには、適切な結晶シリコン基板の表面状態を準備することにより、基板温度３００℃程度の低温でエピタキシャル成長され、ストリーク状の高速反射電子回折（ＲＨＥＥＤ）パターンが見られることが記述されている。
【００２４】
上記のことから、結晶シリコン基板の上にプラズマＣＶＤなどの気相成長で結晶シリコン膜を低温で形成すると、基板からの不純物拡散が少ない半導体薄膜を形成することが可能になると考えられる。
【００２５】
しかしながら、単結晶シリコン基板の上でエピタキシャル成長する成膜条件でも、多種多様な面方位を有する結晶粒で構成された多結晶シリコン基板の上においてもエピタキシャル成長するとは限らないことがあった。
【００２６】
また、プラズマＣＶＤなどの気相成長方法では、プラズマに含まれる水素イオンなどによる基板へのイオン衝撃により、基板に含まれる不純物が固相拡散し、エピタキシャル成長している結晶シリコン層内に取り込まれることがあった。
【特許文献１】特開２００５−２９４６３８号公報
【特許文献２】特開２００５−２５１７９４号公報
【特許文献３】特開平８−２１３３１７号公報
【特許文献４】特開平８−３３０６０２号公報
【特許文献５】特開昭６１−１４１１１８号公報
【特許文献６】特開２００４−３２７５７８号公報
【非特許文献１】「シリコン系へテロデバイス」丸善株式会社、１９９１年、ｐ．１２９
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上記の点に鑑みてなされたものである。すなわち、結晶シリコンで構成された薄膜トランジスタなどの半導体素子において、結晶粒界の欠陥及び結晶シリコン中に含まれる触媒金属や不純物の影響を受けない、半導体薄膜を提供することを目的とする。
【００２８】
また、そのような半導体薄膜を低コストに製造することである。
【課題を解決するための手段】
【００２９】
本発明は、上記課題を解決するための手段として、基板上に第１の結晶シリコン層が形成され、該第１の結晶シリコン層の上に第２の結晶シリコン層が形成される半導体薄膜において、前記第２の結晶シリコン層は、前記第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長によって形成され、前記第２の結晶シリコン層には、前記第１の結晶シリコン層よりも、不純物の量が少なく、水素又はハロゲン元素が多く含まれることを特徴とする。
【００３０】
また、本発明は、基板上に第１の結晶シリコン層を形成し、該第１の結晶シリコン層の上に該第１の結晶シリコン層の結晶性を継承するようにエピタキシャル成長させることにより第２の結晶シリコン層を形成する半導体薄膜の製造方法において、前記第２の結晶シリコン層は、前記第１の結晶シリコン層を形成するときよりも低温で形成され、前記第２の結晶シリコン層が形成される際には、水素ガス又はハロゲンガスを含むプラズマが用いられることを特徴とする。
【発明の効果】
【００３１】
本発明によれば、半導体内に含まれる炭素や金属などの不純物が少ない、結晶シリコン薄膜を得ることができる。
【００３２】
また、本発明によれば、水素パッシベーションが効果的に行なわれた結晶シリコン薄膜を得ることができる。これにより、結晶シリコン薄膜を薄膜トランジスタなどの半導体素子に用いることで、電気的特性が改善され、さらには電気的特性のバラツキが抑制された素子が得られる。
【発明を実施するための最良の形態】
【００３３】
以下、添付図面を参照して、本発明を実施するための最良の実施の形態を説明する。
【００３４】
図１は、本発明の一実施形態としての半導体薄膜を示す模式断面図である。
【００３５】
図１に示すように、本実施の形態は、基板１０１上に、第１の結晶シリコン層１０２が形成され、第１の結晶シリコン層１０２上に第２の結晶シリコン層１０３が形成されている。
【００３６】
第２の結晶シリコン層１０３は、第１の結晶シリコン層１０２上に形成されているので、第１の結晶シリコン層１０２の結晶性を継承して、エピタキシャル成長している。
【００３７】
本実施の形態の半導体素子の製造方法は、大きく二つの工程で構成されている。
【００３８】
基板１０１上に第１の結晶シリコン層１０２を形成する工程と、第１の結晶シリコン層１０２の上に第２の結晶シリコン層１０３を形成する工程とである。
【００３９】
基板１０１には、低融点のガラスや、低融点の金属配線回路が包含されるＳｉウェハ上の層間絶縁膜などを用いた。もちろん、高融点の石英ガラスなどあっても構わない。
【００４０】
第１の結晶シリコン層１０２には、非晶質シリコンをレーザーなどの光源を用いて再結晶化させた低温多結晶シリコン膜か、ニッケルなどの触媒金属を用いて再結晶化させた低温多結晶シリコン膜を用いたほうがよい。これ以外には、高温プロセスで成膜された高温多結晶シリコン膜であっても構わない。
【００４１】
図２は、第２の結晶シリコン層１０３を成膜するために用いたプラズマＣＶＤ装置の概略を示す断面図である。
【００４２】
基本的な構造は、一般的なプラズマＣＶＤ装置と同じである。
【００４３】
排気管２０８を通じて、不図示の真空排気系で成膜室２０１内を排気する。
【００４４】
上部電極２０２はガス供給のための無数の小穴が設けられており、不図示のガス供給系より原料ガスがシャワー状に供給される。
【００４５】
原料ガスにはＳｉＨ４、Ｓｉ２Ｈ６などのシリコン系ガスと、Ｈ２やＨｅ、Ａｒなどの希釈ガスとの混合ガスが用いられる。
【００４６】
上部電極２０２と下部電極２０３に不図示の高周波電源からの放電電力を供給し、プラズマ放電を生起させる。
【００４７】
第１の結晶シリコン層が形成された基板２０４を下部電極２０３の上に設置し、第２の結晶シリコン層を成膜する。
【００４８】
基板の温度は、下部電極２０３の直下に設けた、温度の調節が可能な温度制御装置２０５で制御される。
【００４９】
第２の結晶シリコン層は、第１の結晶シリコン層の結晶性を継承し、エピタキシャル成長している。
【００５０】
上記のＲＨＥＥＤ回折像の観察によって、エピタキシャル成長を確認した。
【００５１】
ただし、第１の結晶シリコン層が多結晶シリコンでは、結晶粒の結晶方位が揃っていないため、ＲＨＥＥＤ回折像でエピタキシャル成長しているか判断することが困難である。
【００５２】
そこで、表面をＨＦ処理し、自然酸化膜を除去した単結晶シリコンウェハを準備し、プラズマＣＶＤによりシリコン薄膜を堆積し、ＲＨＥＥＤ回折像がストリーク状かつスポット状になることを確認した。
【００５３】
とくに重要なのは、結晶方位が変わってもエピタキシャル成長することである。
【００５４】
すなわち、多結晶シリコンは上記のように結晶方位が揃っていないため、エピタキシャル成長に結晶方位選択性があると、本発明が実施できない。
【００５５】
本発明者らは、鋭意検討の結果、成膜条件の最適化により、結晶シリコン（１００）、（１１０）、（１１１）基板のいずれにおいてもエピタキシャル成長する成膜条件が存在することを確認した。
【００５６】
また、第２の結晶シリコン層１０３は、第１の結晶シリコン層１０２を形成する工程よりも低温の工程で実施される。
【００５７】
すなわち、第１の結晶シリコン層の不純物が、第２の結晶シリコン層を成膜する際に、拡散しないために、プロセス温度をより低温化することが望ましい。
【００５８】
ここで、不純物とは、炭素若しくは酸素又はこれらの元素を含む有機化合物を含むものである。
【００５９】
具体的には、基板温度１７０〜２４０℃が好適であり、室温であっても構わないが、プラズマ条件などの最適化により決定される。
【００６０】
さらには、第２の結晶シリコン層を形成する工程において、水素又はハロゲン元素を含むガスを混合したプラズマを用いる。ハロゲン元素は、フッ素又は塩素である。具体的には、ＳｉＦ４、ＳｉＨ２Ｃｌ２が好適に用いられる。
【００６１】
水素ガス又はハロゲンガスを用いることで、より広範囲のプラズマ条件で結晶性が高くなり、不純物が偏析している第１の結晶シリコン層の表面部分を、初期プラズマによって効果的にエッチングし、不純物を除去することができる。
【００６２】
図２における放電シールド２０６のプラズマ放電側表面又は上部電極２０２表面には、非晶質かつ多孔質なシリコン膜が存在し、不純物粒子を吸着することができる。
【００６３】
水素ガス又はハロゲンガスが混合されたプラズマを用いることで、第１の結晶シリコン層からエッチングした不純物は成膜室２０１内を拡散するが、放電シールドのプラズマ放電側表面又は上部電極表面の多孔質シリコン膜に吸着する。
【００６４】
不純物は、第２の結晶シリコン層の形成とともに、成膜室２０１内から減少するため、第２の結晶シリコン層においては、徐々に取り込まれ量が減る。
【００６５】
さらには、多孔質で吸着性のある部材で構成された捕集パネル２０７を、非プラズマ放電領域に設置することで、パネルに拡散してきた触媒金属や炭素などの荷電粒子を、選択的に捕集することも可能となる。
【００６６】
とくに、プラズマ放電によってイオン化された粒子を、捕集パネル２０７にＤＣ電圧を印加することで、より選択的に捕集することができる。
【００６７】
例えば、シリコンの結晶化を助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｔ、Ｃｕがあるが、これらの金属元素は１価〜３価のプラスイオンになるため、捕集パネル２０７にはマイナスのＤＣ電圧を印加することが望ましい。
【００６８】
（実施例）
［実施例１］
本発明の第１の実施例として、図１に示した構造において、第１の結晶シリコン層を通常の低温形成工程で作製した、低温ポリシリコンとした半導体薄膜の形成例を示す。
【００６９】
はじめに、ガラスやシリコン酸化膜やシリコン窒化膜などの、絶縁性の表面を有する基板１０１の上に、プラズマＣＶＤ法により、膜厚４０ｎｍの非晶質シリコン膜を設けた。
【００７０】
次に、この非晶質シリコン膜に対して、ＫｒＦエキシマレーザー光を約２４０ｍＪ／ｃｍ２のエネルギー密度で３０ｎｓｅｃ間照射し、非晶質シリコン膜を溶融再結晶化させ、第１の結晶シリコン層１０２を得た。
【００７１】
次に、この第１の結晶シリコン層１０２が形成された基板１０１を、図２に示すプラズマＣＶＤ装置における下部電極２０３の直上の位置２０４に配置した。
【００７２】
基板２０４を、温度調整器で１９０〜１９５℃まで加熱し、基板温度が安定したところで、上部電極２０２から原料ガスとしてＳｉＨ４及びＳｉＦ４、Ｈ２の混合ガスを供給した。
【００７３】
不図示の自動圧力制御器により、成膜室２０１内の真空度を２６６Ｐａに保持し、周波数１００ＭＨｚの高周波電力を５００ｍＷ／ｃｍ２の電力密度で印加、プラズマ放電を生起させる。このようにして、膜厚４０ｎｍの第２の結晶シリコン層１０３を成膜した。なお、本実施例では、捕集パネル２０７は用いていない。
【００７４】
本実施例とは別に、２０４の位置に結晶シリコン（１００）、（１１０）、（１１１）基板を設置し、いずれの結晶シリコン基板においてもエピタキシャル成長する成膜条件を予め確認し、その成膜条件で第２の結晶シリコン層１０３を成膜した。
【００７５】
得られた半導体薄膜の断面形状を透過電子顕微鏡（ＴＥＭ）で観察したところ、第１の結晶シリコン層１０２の粒界を維持したまま、第２の結晶シリコン層１０３が成長していることを確認した。
【００７６】
次に、２次イオン質量分析（ＳＩＭＳ）によって、半導体素子に含まれる不純物濃度を測定した。
【００７７】
第２の結晶シリコン層１０３に含まれる炭素濃度及び酸素濃度は、第１の結晶シリコン層１０２に含まれる炭素濃度及び酸素濃度に対して、それぞれ２％と１０％であった。
【００７８】
第２の結晶シリコン層１０３に含まれる水素濃度及びフッ素濃度は、第１の結晶シリコン層１０２に含まれる水素濃度及びフッ素濃度に対し、それぞれ約２倍と約１０倍であった。
【００７９】
さらに、第２の結晶シリコン層３０３を設ける工程の前後で、第１の結晶シリコン層３０２に含まれる水素濃度が、約２倍になっていることを確認した。
【００８０】
これは、第２の結晶シリコンを成膜する工程において、第１の結晶シリコン層３０２も水素化されていると考えられる。
【００８１】
次に、この半導体薄膜を用いて図３に示すような薄膜トランジスタを作製した。
【００８２】
基板３０１の上に、第１の結晶シリコン層３０２及び第２の結晶シリコン層３０３までを、上記方法で形成した。
【００８３】
その後、通常のシリコン薄膜トランジスタの低温形成方法によって、シリコン酸化膜からなるゲート絶縁層３０４とゲート電極３０５を成膜し、幅１μｍの領域を除いてゲート電極３０５を除去した。
【００８４】
次に、残されたゲート電極３０５をマスクとするセルフアライン方式で、それ以外の領域にホウ素をドープし、ゲート領域、ソース領域及びドレイン領域を形成した。
【００８５】
その後、水素を含む窒化シリコン絶縁膜からなるパッシベーション層３０６を成膜し、ソース領域及びドレイン領域上のパッシベーション層３０６に開口部を設けた。
【００８６】
アルミ配線層を成膜し、これをパターニングすることによってソース電極３０７及びドレイン電極３０８を形成し、ＭＯＳ型ＴＦＴを得た。
【００８７】
最後に、３００〜４５０℃で加熱することでパッシベーション層３０６の水素で第２の結晶シリコン層３０３及びゲート絶縁層３０４の界面欠陥を終端させた。
【００８８】
得られたＭＯＳ型ＴＦＴの動作特性を計測した。第２の結晶シリコン層３０３を設けずに第１の結晶シリコン層３０２の膜厚を厚くした以外は、同一形状の素子に比べて、移動度の平均値で１．２倍以上高速に動作することが確認された。
【００８９】
また、素子特性のバラツキを比較すると、移動度のバラツキは約０．７倍、しきい値電圧のバラツキは約０．５倍に低減した。
【００９０】
これらは、第２の結晶シリコン層の成膜工程で行なわれる、第１の結晶シリコン層の直接的な水素パッシベーションによる効果と、第２の結晶シリコン層の炭素及び酸素などの不純物が減少した効果であると考えられる。
【００９１】
また、第２の結晶シリコン層３０３の成膜条件を、結晶シリコン（１００）、（１１０）、（１１１）基板のいずれにおいてもエピタキシャル成長する成膜条件とは異なる条件で形成した素子は、大きく動作特性が低下した。
【００９２】
例えば、結晶シリコン（１００）基板においてのみエピタキシャル成長する成膜条件で形成した素子では、ＭＯＳ型ＴＦＴの移動度が０.５倍程度にまで減少した。
【００９３】
結晶シリコン層の表面を高分解能な結晶方位解析手段である、後方散乱電子回折像法（ＥＢＳＰ）にて観察した。その結果、第１の結晶シリコン層に比べて、結晶シリコン粒が小さくなった部分や粒径が１０〜２０ｎｍの微結晶シリコンになっている部分が見られた。
【００９４】
このことから、第１の結晶シリコン層は多結晶シリコンであることがわかる。
【００９５】
結晶シリコン（１００）の面方位を有する結晶シリコン粒においてのみエピタキシャル成長しても、他の面方位を有する結晶シリコン粒にはエピタキシャル成長せずに、粒径が小さな微結晶シリコンが成長すると考えられる。この理由としては、粒径及び面方位が多様であるためである。
【００９６】
粒径が小さな微結晶シリコンは、多結晶シリコンと比べて粒界が多いことから、ＭＯＳ型ＴＦＴの移動度は小さくなると考えられる。
【００９７】
本発明者らは、鋭意検討の末、少なくとも、シリコン（１００）、（１１０）、（１１１）の面方位に対して、エピタキシャル成長する成膜条件でないと良好なＭＯＳ型ＴＦＴは得られないことを確認した。
【００９８】
［実施例２］
本発明の第２の実施例として、図１に示した構造において、第１の結晶シリコン層を、ニッケルなどの触媒金属を用いて低温形成した低温ポリシリコンとした半導体薄膜の形成例を示す。
【００９９】
実施例１と同様の基板１０１の上に、プラズマＣＶＤ法により、膜厚４０ｎｍの非晶質シリコン膜を形成した。
【０１００】
その後、この非晶質シリコン膜に、シリコンの結晶化を助長する金属元素であるニッケルを含んだ溶液としてニッケル酢酸塩溶液をスピンコート法により塗布した。
【０１０１】
その後、温度５５０℃で４時間、加熱処理を施した。
【０１０２】
この工程により第１の結晶シリコン層１０２を得た。電子線顕微鏡（ＳＥＭ）で表面を観察したところ、粒径１０μｍに近い多結晶シリコン層が得られていた。
【０１０３】
その後、実施例１と同様にして、図２のプラズマＣＶＤ装置を用いて膜厚４０ｎｍの第２の結晶シリコン層１０３を成膜した。
【０１０４】
なお、本実施例では捕集パネル２０７は用いていない。
【０１０５】
得られた半導体薄膜の断面形状をＴＥＭで観察したところ、実施例１と同様、第１の結晶シリコン層１０２の粒界を維持したまま、第２の結晶シリコン層１０３が成長していることを確認した。
【０１０６】
次に、ＳＩＭＳ及び誘導結合プラズマ質量分析計（ＩＣＰ−ＭＳ）によって、半導体素子に含まれる不純物濃度、とくにニッケル濃度について分析した。
【０１０７】
第２の結晶シリコン層１０３に含まれるニッケル濃度は、第１の結晶シリコン層に対して約１％程度になっていた。
【０１０８】
また、Ｘ線マイクロアナライザー（ＸＭＡ）による元素分析から、成膜室２０１内壁に付着したパーティクルに、ニッケルが含まれることを確認した。
【０１０９】
このことから、ハロゲンを含む原料ガスを用いて、第２の結晶シリコン層を成膜すると次のようになると考えられる。
【０１１０】
すなわち、第１の結晶シリコン層の表面に残存していたニッケルがエッチングされ、成膜室２０１内に拡散し、一部は成膜室２０１内に留まり、一部は不図示の真空排気系で排気されたと考えられる。
【０１１１】
次に、この半導体薄膜を用いて実施例１と同様、図３に示すような薄膜トランジスタを作製した。
【０１１２】
得られたＭＯＳ型ＴＦＴの動作特性を計測した。その結果、第２の結晶シリコン層３０３を設けずに、第１の結晶シリコン層３０２の膜厚を厚くすることで、同一工程、同一形状で形成した素子に比べて、移動度の平均値で１．５倍以上高速に動作することが確認された。さらにはオフ電流が約２桁減少した。
【０１１３】
また、素子特性のバラツキを比較すると、移動度のバラツキは約０．５倍、しきい値電圧のバラツキは約０．２倍低減した。
【０１１４】
これらは、第２の結晶シリコン層形成時の水素による、第１の結晶シリコン層のパッシベーション効果の増大と、第２の結晶シリコン層のニッケルが大きく減少したためと考えられる。
【０１１５】
本発明では、触媒金属のゲッタリングなど特殊な工程を含まないため、製造装置が安くなり、さらにはスループットが高いため、低コストで高性能の半導体素子を製造することが可能である。
【０１１６】
［実施例３］
本発明の第３の実施例として、実施例２と同様の構成とし、プラズマＣＶＤ装置に捕集パネル２０７を設けて、第２の結晶シリコン層を成膜した例を示す。
【０１１７】
捕集パネル２０７には、電解析出法にて酸化亜鉛をステンレス基板に成膜し、その後、約４００℃で加熱脱水し、酸化亜鉛を、穴径数十ｎｍ〜数μｍの多孔質にしたものを用いた。
【０１１８】
捕集パネル２０７を、成膜室２０１内に取り付けた状態で、第２の結晶シリコンを成膜した半導体薄膜では、ニッケル濃度が第１の結晶シリコン層に対して、約０．１％程度であった。
【０１１９】
すなわち、捕集パネル２０７に気相拡散したニッケルが吸着し、再び第２の結晶シリコン層に取り込まれることがない状態になる、と考えられる。
【０１２０】
さらに、捕集パネル２０７にマイナス１０ＶのＤＣ電圧を印加して、第２の結晶シリコン層を成膜したところ、第２の結晶シリコン層のニッケル濃度は第１の結晶シリコン層のニッケル濃度の約０．０１％であった。
【０１２１】
プラズマＣＶＤ装置のプラズマによって、ニッケルをイオン化し、捕集パネル２０７に印加したＤＣ電圧で、さらに捕集効率を高めることができたと考えられる。
【０１２２】
次に、この半導体薄膜を用いて実施例２と同様、図３に示すような薄膜トランジスタを作製した。
【０１２３】
得られたＭＯＳ型ＴＦＴの動作特性を計測したところ、実施例２で作製した素子に比べて、オフ電流が約１桁減少した。
【０１２４】
これらのことから、捕集パネル２０７に印加したＤＣ電圧で、触媒金属であるニッケルの捕集効率が高まり、良好なトランジスタ性能が得られたと考えられる。
【産業上の利用可能性】
【０１２５】
本発明は、液晶パネルや有機ＥＬパネルなどの表示装置のＴＦＴに利用できる。又は、スチルカメラ等の撮像装置や、記憶装置や中央演算装置を構成する三次元ＬＳＩなどに利用できる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の一実施形態としての半導体薄膜を示す模式断面図である。
【図２】第２の結晶シリコン層１０３を成膜するために用いたプラズマＣＶＤ装置の概略を示す断面図である。
【図３】本発明の一実施形態としての半導体薄膜を利用して作製した半導体素子の一例を示す模式断面図である。
【符号の説明】
【０１２７】
１０１、３０１  基板
１０２、３０２  第１の結晶シリコン層
１０３、３０３  第２の結晶シリコン層
２０１  成膜室
２０２  上部電極
２０３  下部電極
２０４  基板
２０５  温度調整器
２０６  放電シールド
２０７  捕集パネル
２０８  排気口
３０４  ゲート絶縁層
３０５  ゲート電極
３０６  パッシベーション層
３０７  ソース電極
３０８  ドレイン電極
【図１】
2008311286.tif 000003
【図２】
2008311286.tif 000004
【図３】
2008311286.tif 000005