(57)【要約】【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはデータを破壊しない為に複雑な制御方式を採っていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。【解決手段】強誘電体素子を用いて状態データを単独で保持、記憶、復元できる強誘電体ラッチ回路を複数個単位で用い、データを破壊せず、かつ強誘電体素子の状態を反映したＭＯＳＦＥＴを含むラッチ回路から信号を読み出す制御方法を採用することにより、高速、高信頼性の不揮発性の強誘電体メモリ装置を構成した。【選択図】図１
2008016120.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体素子を含み、状態データを単独で保持、記憶、復元できる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを伝達するラッチ読み出し回路と、
複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路を制御するラッチ制御回路と、
を少なくとも有することを特徴とする強誘電体メモリ装置。
【請求項２】
強誘電体素子を含み、状態データを単独で保持、記憶、復元できる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを伝達するラッチ読み出し回路と、アドレス検知回路と、複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路とを制御するラッチ制御回路と、からなる強誘電体メモリブロック単位セル回路を有し、
前記強誘電体メモリブロック単位セル回路が複数個、行列状に配置された強誘電体メモリブロック単位セル回路群と、
前記強誘電体メモリブロック単位セル回路群の行のアドレス信号を伝達するワード線群と、
前記強誘電体メモリブロック単位セル回路群の列のアドレス信号を伝達するビット線群と、
前記強誘電体メモリブロック単位セル回路群のデータの読み出しと書き込みを制御する制御信号線群と、
前記強誘電体メモリブロック単位セル回路群の入力データもしくは出力データを伝達する複数本単位からなるデータ線群と、
前記強誘電体メモリブロック単位セル回路群の行のアドレスを前記ワード線群を介して選択指定するロウデコーダ制御回路と、
前記強誘電体メモリブロック単位セル回路群の列のアドレスを前記ビット線群を介して選択指定するカラムデコーダ制御回路と、
前記強誘電体メモリブロック単位セル回路群への書き込みと読み出しを制御する読み書き制御回路と、
前記強誘電体メモリブロック単位セル回路群との入出力データを制御するデータ入出力制御回路と、
を有することを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１もしくは請求項２において、
前記強誘電体ラッチ回路がゲート部に強誘電体薄膜を有する電界効果型トランジスタを用いたことを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１もしくは請求項２において、
前記強誘電体ラッチ回路が２個のインバータ回路と、強誘電体コンデンサを用いたことを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１もしくは請求項２において、
前記ラッチ制御回路が制御する複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路とが、それぞれ２の累乗個であることを特徴とする強誘電体メモリ装置。
【請求項６】
請求項２において、
前記強誘電体メモリブロック単位セル回路群の入力データ線と出力データ線を共用していることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリである強誘電体メモリにおいて、メモリ素子の読み出し回数制約による寿命の課題を解消し、かつデータを高速に読み、かつ制御方法が簡便となる方式の強誘電体メモリ装置の構成に関する。
【背景技術】
【０００２】
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部に書き込み、消去可能な不揮発性の回路を内蔵することがしばしば要請される。
【０００３】
不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は以下の例に示すように様々にある。
【０００４】
強誘電体メモリの一例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図３６、図３８、図３９、図４０である。
【０００５】
図３６は強誘電体コンデンサの構造を示す断面図である。図３６において、３６４０は無機の強誘電体からなる強誘電体薄膜であり、３６４１と３６４２は金属からなる電極である。金属電極３６４１と３６４２によって強誘電体薄膜３６４０を挟む構造により破線３６４９で示した中の強誘電体コンデンサが構成されている。
【０００６】
図３８は図３６に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図３８において３８０１、３８０２、３８０３、３８０４、３８０５、３８０６の各点の特性点を通る曲線が図３６の強誘電体コンデンサの第１端子３６４１と第２端子３６４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。図３８の特性点３８０１は図３６の第２端子３６４２に第１端子３６４１より正の高い電圧Ｖを加えた状態を示し、図３８の特性点３８０４は図３６の第１端子３６４１に第２端子３６４２より正の高い電圧Ｖを加えた状態を示している。図３８の特性点３８０１と特性点３８０４においては内部の分極は正負、逆の分極をする。特性点３８０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点３８０２に示す状態となる。また、特性点３８０４の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点３８０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点３８０２と特性点３８０５に相当して、不揮発性のデータを残留分極の形で記憶できることが解る。
【０００７】
また、図３８において、特性点３８０４にあったときの分極電荷は前述したように電源を切っても特性点３８０５におれる分極電荷が残留分極として残るが、それのみならず、このときの極性と同じ分極は電圧を逆方向にかけていってもしばらくは残っている。完全に消えるのは特性点３８０６に達したときである。このときの電圧を抗電圧と呼ぶ。
【０００８】
なお、図３８の特性点３８０１〜３８０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図３９の（Ａ）〜（Ｆ）に示すようになる。ただし、図３８における印加電圧Ｖは、図３９において上部のコンデンサの電極を基準として正負を定めている。なお、図３９において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。図３８および図３９から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図３９の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【０００９】
また、図３８に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶＢ）をかけると、特性点３８０４に移動する。このとき、前の状態が特性点３８０２であれば図３８に示すΔＱ１の電荷が取り出され、特性点３８０５の状態であればΔＱ０の電荷が取り出される。図３８から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。
【００１０】
なお、以上の構造と特性を持つ強誘電体コンデンサを回路図における記号として図３７の（ａ）もしくは（ｂ）で示したシンボルを用いるものとする。ここで、図３７（ａ）は強誘電体コンデンサがヒステリシス特性を現すような回路上での使用する場合に基本的に用いる。また、図３７（ｂ）は強誘電体コンデンサがヒステリシス特性を現さないような回路上での使い方をする場合に基本的に用いるものとする。このような場合、強誘電体コンデンサと同じ構造でありながら、ヒステリシスを示さず、単に比誘電率の大きな静電コンデンサとしての作用と機能を果たすので、高誘電体コンデンサと見なすことも、表現することもある。
【００１１】
また、以上の強誘電体コンデンサを実際に行いる回路構成の例として図４０がある。図４０は１個のトランジスタと１個の強誘電体コンデンサを用いて１ビットの不揮発性データを記憶する強誘電体メモリ装置の単位メモリセルの構造を示す回路図である。図４０において４０１１は強誘電体コンデンサ、４０１２はＮ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）である。また、４０１３はワード線であり、前記ＭＯＳＦＥＴ４０１２のゲート電極に接続されている。また、４０１４はビット線であり、前記ＭＯＳＦＥＴ４０１２のソース、もしくはドレインとなる電極に接続されている。また、４０１５はプレート線で前記強誘電体コンデンサ４０１１の一端に接続されている。強誘電体コンデンサ４０１１の他端は前記ＭＯＳＦＥＴ４０１２のドレイン、もしくはソースとなる電極に接続されている。以上の回路によって、ビット線４０１４とプレート線４０１５に強誘電体コンデンサ４０１１にかける電位を供給し、ワード線４０１３によってＭＯＳＦＥＴ４０１２をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。なお、この方法はデータを読み出す際に電荷を取り出す、つまりデータを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、特許例として特許文献１がある。
【００１２】
また、データを読み出す際にデータを破壊しない方法を用い、非破壊読み出しと呼ばれる方法がある。一例として、図１７の断面図、あるいは図４１の回路図に示すように電界効果型トランジスタのゲート部に強誘電体薄膜１７００を設け、ゲート電極１７０１と基板間１７０９、もしくはソース電極１７０２、ドレイン電極１７０３に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜１７００に分極を起こし、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶し、かつその残留分極によって、電界効果型トランジスタのチャネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから書き込まれた分極の方向を知る、つまり１か０かの差違を検出する方式がある。
【００１３】
なお、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタを以下ＭＦＳＦＥＴと略す場合もある。なお、ＭＦＳＦＥＴとはＭｅａｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。
【００１４】
さて、前述した電界効果型トランジスタのゲート部における強誘電体薄膜に分極を起こし、その残留分極によるスレッショルド電圧変化を検出する方法について以下に更に説明する。
【００１５】
図４１において、破線４１００に囲まれているのがＭＦＳＦＥＴである。ＭＦＳＦＥＴ４１００においては、ワード線４１１５を通してゲート電極４１０１に０電位を与え、第１ビット線４１１３と第２ビット線４１１４を通して、ソース電極４１０３とドレイン電極４１０４に抗電圧以上の正のＶ電位を与え、強誘電体薄膜にゲート側に正極、基板側に負極の分極を起こしている。あるいはワード線４１１５を通してゲート電極４１０１に抗電圧以上の正のＶ電位を与え、第１ビット線４１１３と第２ビット線４１１４を通して、ソース電極４１０３とドレイン電極４１０４に０電位を与え、強誘電体薄膜にゲート側に負極、基板側に正極の分極を起こしている。これらの分極の相違によるスレッショルド電圧の差異による電流量の変異を検出する。
【００１６】
更にこの方式は図４２に示すごとく前記ＭＦＳＦＥＴを行列上に配置し、ワード線、ビット線を制御して前記ＭＦＳＦＥＴのデータ記憶状態を検出する方法が大容量のメモリとするには一般的手法である。つまり、図４２において、４２０１等に示すＭＦＳＦＥＴを行列状に配置し、ワード線４２０５と第１ビット線４２１３、第２ビット線４２１４を共用化して用いている。このように構成したメモリセルアレイ４２２０のワード線群とビット線群を制御する回路をメモリセルアレイの周辺に設け制御する。
【００１７】
ただし、この方式ではゲート電極の下に強誘電体薄膜を設けて残留分極を記憶し、かつその記憶データの差異を検出するためにＭＦＳＦＥＴのゲート電極にトランジスタがオン（ＯＮ）する電位をかける方法であるので、記憶データを消さないように、かつ行列状に配置されたメモリとしての各ＭＦＳＦＥＴに誤動作や誤書き込みを防ぐような方式をワード線側とビット線側の制御回路に付与する必要がある。
【００１８】
なお、この一例として、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを記述する特許文献２がある。
【００１９】
【特許文献１】特開平１１−３９８８２号公報
【特許文献２】特開２００４−１５３２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記従来の強誘電体メモリでは以下に述べる問題点を有していた。図３６、３８、３９、４０、あるいは特許文献１に示した方法のデータを破壊読み出しする方式は読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。さらに再書き込みによる書き込み回数の増加により、強誘電体の寿命を早め、デバイスとしての信頼性を低下させる、という問題点があった。
【００２１】
また、図１７、図４１、あるいは特許文献２に示すような、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、ゲート電極とドレイン電極もしくはソース電極あるいは基板間に前記強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持し、かつメモリセルを行列状に配置してワード線やビット線を通して周辺回路で制御する方式はデータの誤書き込みと誤読み出しを防ぐ為に周辺回路が複雑で多大な素子数の回路を必要とする。また、データを非破壊読み出しする方式としても、データを破壊しないようにしながらゲートに電位をかけＭＦＳＦＥＴを活性化する方式であるので、スタティックランダムアクセスメモリ（以下ＳＲＡＭと略す。なお、ＳＲＡＭとはＳｔａｔｉｃ−Ｒａｎｄｏｍ−Ａｃｃｅｓｓ−Ｍｅｍｏｒｙ）やＭＯＳＦＥＴを用いた一般的な論理回路に比較すれば、読み出し時間が長くなる。
【００２２】
以上より、大規模メモリの場合には従来の前述した方式が総合的に適しているともいえるが、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵し、一般的な論理回路を扱うような感覚で使用したい場合には前述した従来の方式では周辺回路の大きさと制御の煩雑さと、読み書きに要する長い時間が大きな課題となっていた。
【００２３】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、読み書き可能な不揮発性の回路であって、かつ通常の絶縁ゲート電界効果型トランジスタ回路と同じような取り扱いが簡便で、かつ高速のデータの読み出しが可能である不揮発性回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち第１の発明は、強誘電体素子を含み、状態データを単独で保持、記憶、復元できる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを伝達するラッチ読み出し回路と、複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路を制御するラッチ制御回路と、を設けたものである。
【００２５】
第２の発明は第１の発明の回路構成を強誘電体メモリブロック単位セル回路と定義して、前記強誘電体メモリブロック単位セル回路を行列状に配置し、行のアドレス信号を伝達するワード線群と、列のアドレス信号を伝達するビット線群と、入力データもしくは出力データを伝達するデータ線群と、読み出しと書き込みの制御信号を伝達する制御信号線群を配置し、前記各信号線群をロウデコーダ制御回路と、カラムデコーダ制御回路と、読み書き制御回路と、データ制御回路とで制御する構成としたものである。
【００２６】
第３の発明は第１または第２の発明において、前記強誘電体ラッチ回路をゲート部に強誘電体薄膜を有する電界効果型トランジスタを用いて構成したものである。
【００２７】
第４の発明は第１または第２の発明において、前記強誘電体ラッチ回路を２個のインバータ回路と、強誘電体コンデンサを用いて構成したものである。
【００２８】
第５の発明は第１または第２の発明において、前記ラッチ制御回路が同時に制御する複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路の個数をそれぞれ２の累乗個の構成としたものである。
【００２９】
第６の発明は第２の発明において、前記強誘電体メモリブロック単位セル回路群の入力データ線群と出力データ線群を共用化したものである。
【００３０】
以上のように上記の構成からなる本発明によれば、前記強誘電体ラッチ回路を都度、動作させて分極信号を読み出すのではなく、既に前記強誘電体ラッチ回路の状態として存在する電位信号をラッチ読み出し回路から読み出すので、ＭＯＳＦＥＴの応答時間のみで信号出力が決まり、非常に高速となる効果がある。なお、原理的にはＳＲＡＭ以上の高速のメモリを不揮発性メモリで得られるという効果がある。
【００３１】
また、前述したように前記強誘電体ラッチ回路を直接読み出すのではなく、既に状態として存在する電位信号を読み出すので、再書き込みの必要がなく、強誘電体の寿命が非常に永くなるという効果がある。
【００３２】
また、強誘電体を含む部分が強誘電体メモリ単位セル回路としてセルの中に個別の制御回路を持っており、メモリセル外部からはブラックボックスのように扱えるので、従来の不揮発性メモリ装置にありがちな昇圧や中間電位等を含む複雑な制御が不要であり、ロウデコーダ制御回路、カラムデコーダ制御回路、読み書き制御回路、データ制御回路等の周辺回路が簡単な回路で構成でき、かつ占有面積が少なくてすむという効果がある。
【００３３】
また、強誘電体薄膜を有する電界効果型トランジスタや強誘電体コンデンサを用いるので強誘電体ラッチ回路が少ない素子数で構成でき、かつ低電圧で動作し、低消費電力となる効果がある。
【００３４】
また、前記ラッチ制御回路が同時に複数個の前記ラッチ書き込み回路と前記ラッチ読み出し回路を制御するので、前記ラッチ制御回路の個数が節約され、不揮発性メモリ装置としての集積度が高まるという効果がある。
【００３５】
また、前記強誘電体メモリブロック単位セル回路群の入力データ線群と出力データ線群を場合により、共用するので、更に不揮発性メモリ装置としての集積度が高まるという効果がある。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態について、図面を参照して説明する。
【００３７】
（本発明の強誘電体メモリ装置の実施形態例１の回路構成（１））
図１は本発明の強誘電体メモリ装置の第１の実施形態例を示す回路図である。図１の回路は強誘電体素子を含み、状態データを単独で保持、記憶、復元できる複数個の強誘電体ラッチ回路と、前記強誘電体ラッチ回路に状態データを書き込む複数個のラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを伝達する複数個のラッチ読み出し回路と、アドレス検知回路と、複数個の前記ラッチ書き込み回路と複数個の前記ラッチ読み出し回路を制御するラッチ制御回路と、から構成されている。また、同時に図１で強誘電体メモリブロック単位セル回路を構成している。
【００３８】
詳細は後述するが、概略として、図１の破線１０１で示した内部が前記強誘電体ラッチ回路であり、制御信号付きインバータバッファ回路１０２が前記ラッチ書き込み回路であり、制御信号付きインバータバッファ回路１０３が前記ラッチ読み出し回路である。前記強誘電体ラッチ回路１０１、前記ラッチ書き込み回路１０２、前記ラッチ読み出し回路１０３を組み合わせて、図１の一点鎖線１２０で示した強誘電体ラッチ単位回路を構成しており、該強誘電体ラッチ単位回路１２０と同じ構成の、強誘電体ラッチ単位回路１２１、１２２、１２３、１２４、１２５、１２６、１２７の計８個の強誘電体ラッチ単位回路を有している。また、ＮＡＮＤ回路１０７がアドレス検知回路であり、該ＮＡＮＤ回路１０７とＮＯＲ回路１０４とＮＯＲ回路１０５とインバータ回路１０６による構成が前述したラッチ制御回路に相当している。なお、該ラッチ制御回路は図１において、二点鎖線１０８の内部に相当している。ラッチ制御回路１０８はＮＯＲ回路１０４の出力信号である制御線１１６とＮＯＲ回路１０５の出力信号である制御線１１７を通して前記強誘電体ラッチ単位回路１２０から１２７の８個の強誘電体ラッチ単位回路を制御している。
【００３９】
さて、図１において、破線１０１に囲まれた回路、あるいは図４に示す回路記号が前述した状態データを単独で保持、記憶、復元できる強誘電体ラッチ回路をシンボルとして表現したものである。この強誘電体ラッチ回路１０１の機能は本発明の根幹をささえる重要な回路であり、かつシンボルのみの表現では一般的には理解しにくい回路であるので、先に強誘電体ラッチ回路の構成と、その構成例である強誘電体トランジスタラッチ回路、あるいは強誘電体コンデンサラッチ回路、そしてその動作原理となるＭＦＳＦＥＴ等について説明し、その後、本発明の強誘電体メモリ装置について再述する。
【００４０】
（強誘電体ラッチ回路の構成と動作原理（１））
強誘電体素子を含み、状態データを単独で保持、記憶、復元できる機能をもつ強誘電体ラッチ回路は様々に考えられるが、以下にゲート部に強誘電体薄膜を有する電界効果型トランジスタを用いた方式と、強誘電体コンデンサを用いた方式について構成例をあげる。
【００４１】
ここで、ゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）を用いた方式を以下では強誘電体トランジスタラッチ回路方式と呼称する。
【００４２】
また、インバータ回路２個によるラッチ回路と強誘電体コンデンサを用いる方式を以下では強誘電体コンデンサラッチ回路方式と呼称する。
【００４３】
まず、先に強誘電体トランジスタラッチ回路方式について、説明し、その後、強誘電体コンデンサラッチ回路方式について説明する。
【００４４】
（強誘電体トランジスタラッチ回路方式の構成と動作原理）
以下にゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）を用いた方式である強誘電体トランジスタラッチ回路方式の構成と動作原理を以下に説明する。
【００４５】
まず、ここで用いるゲート部の強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）について先に構造と動作原理を図１７、図２０、図２１、図２２、図２３で説明する。
【００４６】
（ＭＦＳＦＥＴの構成と動作原理）
ゲート部に強誘電体薄膜を有する電界効果型トランジスタであるＭＦＳＦＥＴは従来例において簡単にふれたが、以下にあらためて詳述する。
図１７はＮ型の導電性を持つＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図である。図１７において、１７０１は金属からなるゲート電極、１７０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、１７０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。１７０９はシリコン基板である。１７００はＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜１７００は両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３８に示すようなヒステリシス特性を持っている。また、ＰＺＴやＳＢＴも同じような特性を持っている。ただし、ＰＺＴＮの方が残留分極やヒステリシスの角型性のよい特性を持っている。なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ３の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、またＳＢＴとはＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。なお、以下、図１７において、強誘電体薄膜は最も望ましいＰＺＴＮの代表的な特性図を用いて説明するが、ＰＺＴやＳＢＴを用いてもよく、本質的な差はあまり大きくない。また、強誘電体薄膜１７００を用いる場合、金属電極１７０１は白金（Ｐｔ）が一般的によく用いられる。
【００４７】
前述した図３８は図１７に用いている強誘電体薄膜ＰＺＴＮ１７００の分極電荷−印加電圧特性でもある。図３８において強誘電体薄膜に抗電界以上の負の電圧を加えると特性点３８０１の状態となり、そこで印加電圧を除き、開放すると特性点３８０２となり、かつ縦軸の交差点に相当する量が残留分極として保持される。更に抗電圧以上の正の電圧を加えると特性点３８０４の状態に移る。そこで印加電圧を除き、開放すると特性点３８０５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【００４８】
さて、図３８に示したように、図１７の構造のＭＦＳＦＥＴにおいて強誘電体薄膜１７００に抗電圧以上の電圧を印加すると、強誘電体薄膜１７００は内部に分極を起こす。例えば図２０に示すようにゲート電極端子２００４を通してゲート電極２００１が０電位でドレイン電極もしくはソース電極となる２００２、２００３が電極端子２００５、２００６を通して＋Ｖ電位であると、図２０に示すように強誘電体薄膜２０００はゲート電極２００１側が正、ドレイン電極もしくはソース電極となる２００２、２００３側が負の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２００９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。
【００４９】
また、図２１に示すようにゲート電極端子２１０４を通してゲート電極２００１が＋Ｖ電位でドレイン電極もしくはソース電極となる２００２、２００３が電極端子２１０５、２１０６を通して０電位であると、図２１の強誘電体薄膜２１００はゲート電極２００１側が負、ドレイン電極もしくはソース電極となる２００２、２００３側が正の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２１０９に電子を誘起する。Ｎ型の場合は電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。図２１において、チャネル部２１０９の上部が複数の破線模様で表現しているのは前記強誘電体薄膜の分極の結果、チャネル部において電子が誘起されている様子を表現しているものである。
【００５０】
さて図３８は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図３８から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化はＭＯＳ容量の変化に関連している。したがって、図３８において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。これはＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。図３８において、特性曲線が抗電圧付近で変わる際の電圧は電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点３８０２や３８０５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。
【００５１】
また、図２２、図２３はＰ型ＭＦＳＦＥＴを用いた場合のゲート電圧をかけた場合の強誘電体薄膜２２００と２３００の分極と、チャネル部２２０９と２３０９のキャリア誘起の様子を示している。Ｐ型ＭＦＳＦＥＴの場合には図２２のようにゲート電極２２０１側が０電位の場合にチャネル部にホール（正孔）のキャリアが誘起され、等価的にスレッショルド電圧が絶対値で下がり、電流が流れやすくなる。また、図２３のようにゲート電極２２０１が＋Ｖ電位であると等価的にスレッショルド電圧が絶対値で高くなり、導通しにくくなる。
【００５２】
つぎに、これらのＭＦＳＦＥＴを用いた強誘電体トランジスタラッチ回路の構成例をあげる。
（強誘電体トランジスタラッチ回路の構成例１）
図１６は本発明のなかで用いる強誘電体トランジスタラッチ回路の第１の構成例を示す回路図である。
図１６において、１６０１と１６０３はＮ型の導電型であってゲート部の強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）である。また、１６０２と１６０４はＰ型の導電型であってゲート部の強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）である。
【００５３】
Ｎ型ＭＦＳＦＥＴ１６０１のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ１６０２のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ１６０１のゲート電極とＰ型ＭＦＳＦＥＴ１６０２のゲート電極とは互いに接続され、第１の入出力端子１６０５となっている。また、Ｎ型ＭＦＳＦＥＴ１６０１のドレイン電極とＰ型ＭＦＳＦＥＴ１６０２のドレイン電極とは互いに接続されている。以上より、Ｎ型ＭＦＳＦＥＴ１６０１とＰ型ＭＦＳＦＥＴ１６０２により第１のインバータ回路が構成されている。
【００５４】
また、Ｎ型ＭＦＳＦＥＴ１６０３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ１６０４のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ１６０３のゲート電極とＰ型ＭＦＳＦＥＴ１６０４のゲート電極とは互いに接続され、第２の入出力端子１６０６となっている。また、Ｎ型ＭＦＳＦＥＴ１６０３のドレイン電極とＰ型ＭＦＳＦＥＴ１６０４のドレイン電極とは互いに接続されている。以上より、Ｎ型ＭＦＳＦＥＴ１６０３とＰ型ＭＦＳＦＥＴ１６０４により第２のインバータ回路が構成されている。
【００５５】
また、第１のインバータ回路を構成するＮ型ＭＦＳＦＥＴ１６０１とＰ型ＭＯＳＦＥＴ１６０２のドレイン電極は第２入出力端子１６０６に接続され、第２のインバータ回路を構成するＮ型ＭＦＳＦＥＴ１６０３とＰ型ＭＦＳＦＥＴ１６０４のドレイン電極は第１入出力端子１６０５に接続され、前記第１のインバータ回路と前記第２のインバータ回路によってラッチ回路が構成されている。
【００５６】
なお、以上の構成において、第１のインバータ回路と第２のインバータ回路はレイアウトパターンにおいて同一、もしくは対称形に構成され、かつ各ＰＮそれぞれのＭＦＳＦＥＴの特性は対応する素子において同一の特性とする。
【００５７】
図１６において、Ｎ型ＭＦＳＦＥＴ１６０１とＰ型ＭＦＳＦＥＴ１６０２によって第１のインバータ回路を構成している為、ゲート部に正の高電位が加わるとドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ１６０１はオン（ＯＮ）すると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。また、Ｐ型ＭＦＳＦＥＴ１６０２はオフ（ＯＦＦ）すると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。
【００５８】
また、Ｎ型ＭＦＳＦＥＴ１６０３とＰ型１６０４によって第２のインバータ回路を構成している為、ゲート部に正の高電位が加わるとドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ１６０３はオン（ＯＮ）すると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。また、Ｐ型ＭＦＳＦＥＴ１６０４はオフ（ＯＦＦ）すると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。
【００５９】
前記Ｎ型ＭＦＳＦＥＴ１６０１とＰ型ＭＦＳＦＥＴ１６０２による第１のインバータ回路と前記Ｎ型ＭＦＳＦＥＴ１６０３とＰＭＦＳＦＥＴ型１６０４による第２のインバータ回路はそれぞれの入力と出力を互いに襷がけしたラッチ回路を構成しているので、第１の入出力端子１６０５が正の高電位ＶＤＤとなると、第２の入出力端子１６０６は負の低電位ＶＳＳとなる。したがって、このときＮ型ＭＦＳＦＥＴ１６０１とＰ型ＭＦＳＦＥＴ１６０４はオン（ＯＮ）してより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ１６０３とＰ型ＭＦＳＦＥＴ１６０２はオフ（ＯＦＦ）してよりオフするスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
【００６０】
また、第１の入出力端子１６０５が負の低電位ＶＳＳとなると、第２の入出力端子１６０６は正の高電位ＶＤＤとなる。したがって、このときＮ型ＭＦＳＦＥＴ１６０１とＰ型ＭＦＳＦＥＴ１６０４はオフ（ＯＦＦ）してよりオフするスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ１６０３とＰ型ＭＦＳＦＥＴ１６０２はオン（ＯＮ）してより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
【００６１】
以上、図１６のラッチ回路の入出力端子が正負いずれの状態でも電源が切断されたとき、そのときのラッチ回路の各ＭＦＳＦＥＴの状態が反映するように各ＭＦＳＦＥＴのゲート部の強誘電体薄膜は残留分極として記憶している。したがって、ラッチ回路としては安定した状態が２形態あるものの、再び電源が投入された場合に各ＭＦＳＦＥＴが前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、前の状態の安定状態に復帰する。
【００６２】
以上、図１６の強誘電体トランジスタラッチ回路により、不揮発性のデータが保持、復帰することが解ったが、図１６のラッチ回路から保持データを読む場合には入出力端子１６０５、もしくは入出力端子１６０６の電位を読みとればよい。このとき、ＭＦＳＦＥＴ１６０１、１６０２、１６０３、１６０４等は格別の動作をする必要はない。また、ラッチ回路に新たなデータを書き込む場合には入出力端子１６０５、もしくは入出力端子１６０６に低インピーダンスで正の高電位ＶＤＤ、もしくは負の低電位ＶＳＳを加えればよい。低インピーダンスで新たな信号データが加わると、それに対応した状態にラッチ回路は定まり、かつＭＦＳＦＥＴ１６０１、１６０２、１６０３、１６０４等のゲート部における強誘電体の内部分極もそれに応じた状態になる。
【００６３】
したがって図１６の構成により、強誘電体トランジスタを用いて、読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現する。
【００６４】
なお、図１８、図１９は以上に述べたラッチ回路の各安定状態における分極と誘起されたキャリアの状態を簡易的に模式図として表現している。図１８は図１６の回路において、入出力端子１６０５が正の高電位ＶＤＤの場合であり、また、図１９は図１６の回路において、入出力端子１６０６が正の高電位ＶＤＤの場合である。
【００６５】
（強誘電体トランジスタラッチ回路の構成例２）
図２４は本発明のなかで用いる強誘電体トランジスタラッチ回路の第２の構成例を示す回路図である。図２４において、２４０２と２４０４はＰ型ＭＯＳＦＥＴであり、図１６におけるＰ型ＭＦＳＦＥＴ１６０２と１６０４の代わりに用いている。それ以外の素子は図２４と図１６は同一の構成となっている。
【００６６】
図２４の回路においても、Ｎ型ＭＦＳＦＥＴ２４０１と２４０３を用いているので、電位状態を反映した分極が書き込まれ、電源切断時も残留分極として記憶され、電源再投入後に前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、電源切断前の安定状態に復帰する。
【００６７】
（強誘電体トランジスタラッチ回路の構成例３）
図２５は本発明のなかで用いる強誘電体トランジスタラッチ回路の第３の構成例を示す回路図である。図２５において、２５０１と２５０３はＮ型ＭＯＳＦＥＴであり、図１６におけるＮ型ＭＦＳＦＥＴ１６０１と１６０３の代わりに用いている。それ以外の素子は図２５と図１６は同一の構成となっている。
【００６８】
図２５の回路においても、Ｐ型ＭＦＳＦＥＴ２５０２と２５０４を用いているので、電位状態を反映した分極が書き込まれ、電源切断時も残留分極として記憶され、電源再投入後に前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、電源切断前の安定状態に復帰する。
【００６９】
（強誘電体コンデンサラッチ回路方式の構成と動作原理）
次に、強誘電体ラッチ回路として、インバータ２個によるラッチ回路と強誘電体コンデンサを用いた方式を次に説明する。なお、この方式を強誘電体コンデンサラッチ回路と以下では呼称する。
【００７０】
強誘電体コンデンサラッチ回路も様々にあるが、以下に構成例を示す。
【００７１】
（強誘電体コンデンサラッチ回路の構成例１）
図２６は強誘電体コンデンサラッチ回路の第１例を示す回路図である。
図２６において、２６１と２６２は強誘電体コンデンサである。２６３はＮ型の絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、２６５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５によってインバータ回路２６３５が構成されている。
【００７２】
また、２６４はＮ型ＭＯＳＦＥＴであり、２６６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６によってインバータ回路２６４６が構成されている。
【００７３】
インバータ回路２６３５の出力はポリシリコンで形成する抵抗手段２６９７を介してインバータ回路２６４６の入力に接続されている。また、インバータ回路２６４６の出力は前記ポリシリコンで形成する抵抗手段２６９８を介してインバータ回路２６３５の入力に接続されている。以上により、インバータ回路２６３５とインバータ回路２６４６によってラッチ回路が構成されている。
【００７４】
インバータ回路２６３５の出力は抵抗手段２６９５を介して入出力端子２６７に接続されている。強誘電体コンデンサ２６１は第１端子を前記入出力端子２６７に接続され、また第２端子はインバータ回路２６３５の入力に接続されている。コンデンサ２６９１の一端は入出力端子２６７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９３の一端は前記強誘電体コンデンサ２６１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７５】
インバータ回路２６４６の出力は抵抗手段２６９６を介して入出力端子２６８に接続されている。強誘電体コンデンサ２６２は第１端子を前記入出力端子２６８に接続され、また第２端子はインバータ回路２６４６の入力に接続されている。コンデンサ２６９２の一端は入出力端子２６８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９４の一端は前記強誘電体コンデンサ２６２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００７６】
以上において、強誘電体コンデンサ２６１と２６２、Ｎ型ＭＯＳＦＥＴ２６３と２６４、Ｐ型ＭＯＳＦＥＴ２６５と２６６、コンデンサ２６９１と２６９２、コンデンサ２６９３と２６９４、抵抗手段２６９５と２６９６、および抵抗手段２６９７と２６９８はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００７７】
さて、インバータ回路２６３５とインバータ回路２６４６は前述したようにラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。すなわち入出力端子２６７が低電位に相当する−ＶＳＳであり、入出力端子２６８が高電位に相当する＋ＶＤＤの第１状態と、入出力端子２６７が高電位に相当する＋ＶＤＤであり、入出力端子２６８が低電位に相当する−ＶＳＳの第２状態である。
【００７８】
図２７は図２６を機能的により解りやすく表現した回路図であるが、図２７の回路図で電源が供給されたときの安定状態を図２８に示している。図２８の（２８１Ａ）が前記第１状態であり、（２８２Ａ）が前記第２状態を示している。すなわち第１状態では入出力端子２６７が低電位に相当する−ＶＳＳであり、入出力端子２６８が高電位に相当する＋ＶＤＤである。また、第２状態では入出力端子２６７が高電位に相当する＋ＶＤＤであり、入出力端子２６８が低電位に相当する−ＶＳＳである。さて、この状態の電位状況によって図２６および図２７の強誘電体コンデンサ２６１と２６２は内部に分極を起こす。このときの分極の状態を図２８における前記第１状態を示す（２８１Ａ）と第２状態を示す（２８２Ａ）の各図で各状態における強誘電体コンデンサの内部の分極状態を表現している。すなわち強誘電体コンデンサ２６１と２６２は入出力端子２６７が−ＶＳＳで入出力端子２６８が＋ＶＤＤの状況では、入出力端子２６７側のコンデンサの電極側は正極性、入出力端子２６８側のコンデンサの電極側は負極性の分極を強誘電体薄膜の内部に起こす。また、強誘電体コンデンサ２６１と２６２は入出力端子２６７が＋ＶＤＤで入出力端子２６８が−ＶＳＳの状況では、入出力端子２６７側のコンデンサの電極側は負極性、入出力端子２６８側のコンデンサの電極側は正極性の分極を強誘電体薄膜の内部に起こす。
次に、電源を切った場合について述べる。以上に説明した分極は図２６において電源を切った場合において、分極電荷量は減少するものの、図３８における特性点３８０２と３８０５における残留分極が残り、記憶される。この電源が切断された状況すなわち、入出力端子２６７と２６８がともにグラウンド電位の０電位になった場合の内部分極の状態を図２８の（２８１Ｂ）と（２８２Ｂ）に表している。なお、図２６の回路図では負極性電源である−ＶＳＳをグラウンド電位としている。さて、電源を切り、しばらくすると各回路の電位はグラウンド電位に落ち着く。ただし、前述したように強誘電体コンデンサの内部分極は残留分極として保存されている。
【００７９】
次に再度、電源を投入した場合について説明する。図２６におけるコンデンサ２６９１と２６９２は電源を切断時には電荷は０となっている。そして、コンデンサの一端は正極性の電源端子＋ＶＤＤに接続されているので、電源の再投入時には入出力端子２６７と２６８は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。すなわち強誘電体コンデンサ２６１と２６２の入出力端子２６７と２６８側のコンデンサの電極は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。一方、コンデンサ２６９３と２６９４は電源を切断時には電荷は０となっているとともに、コンデンサの一端は負極性の電源端子−ＶＳＳに接続されているので、電源の再投入時には強誘電体コンデンサ２６１と２６２の入出力端子と反対側の端子は負極性の電源端子−ＶＳＳ側の電位に追従しようとする。
【００８０】
実際には強誘電体コンデンサ２６１と２６２の静電容量をＣｆ、コンデンサ２６９１と２６９２の静電容量をＣ１、コンデンサ２６９３と２６９４の静電容量をＣ２とすれば、強誘電体コンデンサ２６１と２６２の一端である入出力端子２６７と２６８の電位Ｖ１は電源投入時において、
Ｖ１＝ＶＤＤ・Ｃ１（Ｃｆ＋Ｃ２）／（Ｃ２Ｃｆ＋Ｃ１Ｃ２＋Ｃ１Ｃｆ）
となる。
また、強誘電体コンデンサ２６１と２６２の他端の電位Ｖ２は電源投入時において、
Ｖ２＝ＶＤＤ・（Ｃ１Ｃｆ）／（Ｃ２Ｃｆ＋Ｃ１Ｃ２＋Ｃ１Ｃｆ）
となる。したがって、Ｃｆ、Ｃ１、Ｃ２の値を如何に選択するかによって電源投入時のＶ１、Ｖ２の電位は変わるが、極端な例として、Ｃｆ≪Ｃ１、かつ、Ｃｆ≪Ｃ２、の場合はＶ１≒ＶＤＤ、かつ、Ｖ２≒０、となる。つまり、強誘電体コンデンサ２６１と２６２は電源投入時において、一端は＋ＶＤＤ、他端は−ＶＳＳ（０電位）の電位に近い電位が加えることもできる。したがって、強誘電体コンデンサ電極の両端に電源間の電圧＋ＶＤＤに近い電圧が加わることになる。
【００８１】
これは図３８の図において、電極間の電圧が０である特性点３８０２もしくは３８０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点３８０４の状態にされることに相当する。このとき、特性点３８０５に相当する残留分極であれば電荷の変動量は少なく、３８０２であれば電荷の変動量は大きいことを意味している。ここで、電荷の変動量が少ないということは、電位を加えた電極の他端の電極における電位変動が少ないことを意味し、電荷の変動量が大きいということは電位を加えた電極の他端の電極における電位変動が大きいことを意味している。
【００８２】
したがって、電源再投入時に入出力端子２６７と２６８にコンデンサ２６９１と２６９２の作用により、＋ＶＤＤが加わって動作したかのように作用するが、このとき強誘電体コンデンサ２６１もしくは２６２の内部分極が入出力端子２６７もしくは２６８側の電極において、負の残留分極、すなわち電極の外側に正の電荷を誘起している方は図３８の特性点３８０５に相当し、電荷移動が少なく、他端の電位変動も少ない。また、強誘電体コンデンサ２６１もしくは２６２の内部分極が入出力端子２６７もしくは２６８側の電極において、正の残留分極、すなわち電極の外側に負の電荷を誘起している方は図３８の特性点３８０２に相当し、電荷移動が大きく、他端の電位変動も大きい。
【００８３】
したがって、例えば図２８の（２８１Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ２６９１の作用により、強誘電体コンデンサ２６１の入出力端子２６７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ２６１の入出力端子２６７側の電極は（２６１Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、相対的に電荷移動量が大きく、かつ電位変動が大きい。したがって、強誘電体コンデンサ２６１の他端は０電位から正の電位側へ大きく変動し、インバータ回路２６３５の入力端子に大きな正の電位を加える。
【００８４】
一方、コンデンサ２６９２の作用により、同様に強誘電体コンデンサ２６２の入出力端子２６８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ２６２の入出力端子２６８側の電極は（２６１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、移動電荷量は相対的に少なく、電位変動が少ない。したがって、強誘電体コンデンサ２６２の他端は０電位からの変動は少なく、インバータ回路２６４６の入力端子に０電位に近い電位を加える。以上により、インバータ回路２６３５の入力端子に相対的に大きな正の電位が加わり、インバータ回路２６４６の入力端子には相対的に０電位に近い電位が加わる。この結果、インバータ回路２６３５と２６４６からなるラッチ回路は入出力端子２６７が−ＶＳＳ（０電位）となり、入出力端子２６８が＋ＶＤＤとなる安定状態に落ち着く。これは電源切断前の（２８１Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。
【００８５】
実際にはＣｆとＣ１とＣ２は互いに無視のできない値となるので、Ｖ１は＋ＶＤＤより、低い電位となり、Ｖ２は０より高い電位となって、強誘電体コンデンサ２６１と２６２の電極間には＋ＶＤＤより低い電圧しか加わらないが、残留分極の差異による電荷量の差は図３８、図３９からあることは明確であり、対称形に構成されたラッチ回路が元の状態を選択するには充分な偏りとなる。
【００８６】
また、第２の状態である図２８の（２８２Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ２６９１の作用により、強誘電体コンデンサ２６１の入出力端子２６７側の電極には＋ＶＤＤに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ２６１の入出力端子２６７側の電極は（２８１Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態なので、電位変動が少ない。したがって、強誘電体コンデンサ１１の他端は０電位からの変動は少なく、インバータ回路２６３５の入力端子に０電位に近い電位を加える。
【００８７】
一方、コンデンサ２６９２の作用により、同様に強誘電体コンデンサ２６２の入出力端子２６８側の電極には＋ＶＤＤに近い電位が加わって動作したかのように作用するが、このとき、強誘電体コンデンサ２６２の入出力端子２６８側の電極は（２８２Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態なので、電位変動が大きい。したがって、強誘電体コンデンサ２６２の他端は０電位から正の電位側へ大きく変動し、インバータ回路２６４６の入力端子に大きな正の電位を加える。以上により、インバータ回路２６３５の入力端子に相対的に０電位に近い電位が加わり、インバータ回路２６４６の入力端子には相対的に大きな正の電位が加わる。この結果、インバータ回路２６３５と２６４６からなるラッチ回路は入出力端子２６７が＋ＶＤＤとなり、入出力端子２６８が−ＶＳＳ（０電位）となる安定状態に落ち着く。これは電源切断前の（２８２Ａ）の状態である。すなわち、電源再投入後に電源切断前の状態に復帰したことを意味している。
【００８８】
以上、二つの安定状態のいずれの場合でも、強誘電体コンデンサの残留分極により、電源再投入後に電源切断前の状態に復帰する。また、図２８は以上、述べた電源切断前の安定時における回路の各電位と分極の状態と、電源切断時における回路の各電位と分極の状態を示していると同時に、電源再投入後に電源切断前の状態に復帰する関係を模式的に表現している。
【００８９】
なお、以上の動作が目的通り、かつ、速やかに進行するために図２６において、抵抗手段２６９５、２６９６、２６９７、２６９８を設けている。すなわち、電源再投入後、ラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
【００９０】
また、図２６、図２７における強誘電体コンデンサ２６１、２６２の構造は前述した図３６の構造を持っている。図３６において強誘電体薄膜３６４０は前述したＰＺＴＮやＰＺＴやＳＢＴが適している。このなかでもＰＺＴＮが残留分極の大きさと、角型性のよいヒステリシス特性を持っていることから、より望ましい。また、図３６における金属電極３６４１、３６４２は白金（Ｐｔ）が一般的によく用いられる。
【００９１】
以上、図２６の強誘電体コンデンサラッチ回路により、不揮発性のデータが保持、復帰することが解ったが、図２６のラッチ回路から保持データを読む場合には入出力端子２６７、もしくは入出力端子２６８の電位を読みとればよい。このとき、強誘電体コンデンサ２６１、２６３は格別の動作をする必要はないし、データも破壊されない。また、ラッチ回路に新たなデータを書き込む場合には入出力端子２６７、もしくは入出力端子２６８に低インピーダンスで正の高電位ＶＤＤ、もしくは負の低電位ＶＳＳを加えればよい。低インピーダンスで新たな信号データが加わると、それに対応した状態にラッチ回路は定まり、かつ強誘電体コンデンサ２６１、２６２の内部分極もそれに応じた状態になる。
【００９２】
したがって図２６の構成により、強誘電体コンデンサを用いて、読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現する。
【００９３】
（強誘電体コンデンサラッチ回路の構成例２）
図２９は強誘電体コンデンサラッチ回路の第２の構成例を示す回路図である。図２９において、２６１と２６２は強誘電体コンデンサである。２６３はＮ型ＭＯＳＦＥＴであり、２６５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５によってインバータ回路１３５が構成されている。
【００９４】
また、２６４はＮ型ＭＯＳＦＥＴであり、２６６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６によってインバータ回路２６４６が構成されている。
【００９５】
インバータ回路２６３５の出力はインバータ回路２６４６の入力に接続されている。また、インバータ回路２６４６の出力はインバータ回路２６３５の入力に接続されている。以上により、インバータ回路２６３５とインバータ回路２６４６によってラッチ回路が構成されている。
【００９６】
インバータ回路２６３５の出力は入出力端子２６７に接続されている。強誘電体コンデンサ２６１は第１端子を前記入出力端子２６７に接続され、また第２端子はインバータ回路２６３５の入力に接続されている。コンデンサ２６９１の一端は入出力端子２６７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９３の一端は強誘電体コンデンサ２６１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００９７】
インバータ回路２６４６の出力は入出力端子２６８に接続されている。強誘電体コンデンサ２６２は第１端子を前記入出力端子２６８に接続され、また第２端子をインバータ回路２６４６の入力に接続されている。コンデンサ２６９２の一端は入出力端子２６８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９４の一端は強誘電体コンデンサ２６２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【００９８】
以上において、強誘電体コンデンサ２６１と２６２、Ｎ型ＭＯＳＦＥＴ２６３と２６４、Ｐ型ＭＯＳＦＥＴ２６５と２６６、コンデンサ２６９１と２６９２、コンデンサ２６９３と２６９４、はそれぞれ同一形状であり、同一特性である。かつ以上の素子を配列し、接続したレイアウトパターンも同一もしくは対称形の配置であることが望ましい。
【００９９】
図２９の構成は図２６の回路における抵抗手段２６９５、２６９６、２６９７、２６９８を省略した構成であり、他の構成は図２６の回路と同一である。図２９においてはＮ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のチャネル長等を変えることにより、インバータ回路２６３５の出力インピーダンスを大きくして、図２の抵抗手段２６９５の機能をインバータ回路２６３５に持たせて兼用している。また、同様に図２６の抵抗手段２６９６の機能をインバータ回路２６４６に持たせて兼用している。また、図２６における抵抗手段２６９７や２６９８を図２９のＭＯＳＦＥＴ２６３、２６４、２６５、２６６のゲート電極に使用されるポリシリコンで代用させ、実質的な機能を持たせている。したがって、図２９では図２の抵抗手段２６９５、２６９６、２６９７、２６９８は回路図上ではないが、抵抗手段の機能は代用することにより、図２６の回路と同様の強誘電体コンデンサラッチ回路としての機能を持っている。図２９の場合ではレイアウトパターンの占有面積が少なくてすむという効果がある。
【０１００】
（強誘電体コンデンサラッチ回路の構成例３）
図３０は強誘電体コンデンサラッチ回路の第３の構成例を示す回路図である。
図３０において、２６１と２６２は強誘電体コンデンサである。２６３はＮ型ＭＯＳＦＥＴであり、２６５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５によってインバータ回路２６３５が構成されている。
【０１０１】
また、２６４はＮ型ＭＯＳＦＥＴであり、２６６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６によってインバータ回路２６４６が構成されている。
【０１０２】
インバータ回路２６３５の出力は抵抗手段２６９７を介してインバータ回路２６４６の入力に接続されている。また、インバータ回路２６４６の出力は抵抗手段２６９８を介してインバータ回路２６３５の入力に接続されている。以上により、インバータ回路２６３５とインバータ回路２６４６によってラッチ回路が構成されている。
【０１０３】
インバータ回路２６３５の出力は抵抗手段２６９５を介して入出力端子２６７に接続されている。強誘電体コンデンサ２６１は第１端子を前記入出力端子２６７に接続され、また第２端子はインバータ回路２６３５の入力に接続されている。高誘電体コンデンサ３０９１の一端は入出力端子２６７に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ３０９３の一端は強誘電体コンデンサ２６１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１０４】
インバータ回路２６４６の出力は抵抗手段２６９６を介して入出力端子２６８に接続されている。強誘電体コンデンサ２６２は第１端子を前記入出力端子２６８に接続され、また第２端子はインバータ回路１４６の入力に接続されている。高誘電体コンデンサ３０９２の一端は入出力端子２６８に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ３０９４の一端は強誘電体コンデンサ２６２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１０５】
なお、強誘電体コンデンサ２６１と２６２は図３７（ａ）のシンボルで表現し、高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４は図３７（ｂ）のシンボルで表現している。強誘電体コンデンサ２６１、２６２と高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４はともに図３６に示す同一の構造をしているが、ヒステリシス特性を示す使い方が否かで強誘電体コンデンサになるか、単に比誘電率の高い高誘電体コンデンサとなるかの差が現れることがある。ここでは高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４は構造的には強誘電体コンデンサと同一であるが、コンデンサの一端が正極の電源端子ＶＤＤもしくは負極の電源端子ＶＳＳに接続されているので、端子間の電位の正負が逆転することはなく、したがって、ヒステリシス特性を示すことのない使い方である。したがって図３７（ｂ）の記号を用いている。
【０１０６】
以上の図３０の回路構成は図２６の回路構成と比較すると、図２６におけるコンデンサ２６９１、２６９２、２６９３、２６９４を図３０ではそれぞれ、高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４に置き換えたもので、それ以外の構成は図２６と図３０は同じ構成となっている。図２６において、コンデンサ２６９１、２６９２、２６９３、２６９４は強誘電体コンデンサ２６１と２６２に比較し得る大きな静電容量の値が望ましい。このときに一般的にコンデンサとして用いる二酸化珪素（ＳｉＯ２）や窒素を含むナイトライド系材料を金属電極で挟んだ構造で形成すると、前記物質の比誘電率が強誘電体の比誘電率に比較して非常に小さいので大きな占有面積を必要としてしまう。したがって、図３０では占有面積を小さくする為に比誘電率の大きい高誘電体コンデンサを用いる。なお、前述したように実際には図３０の高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４の構造は強誘電体コンデンサ２６１、２６２と同一の構造で形成する。図３０の回路は図２６の回路のコンデンサ２６９１、２６９２、２６９３、２６９４が図３０において高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４となることにより、占有面積が小さくなるという効果がある。
【０１０７】
（強誘電体コンデンサラッチ回路の構成例４）
図３２は強誘電体コンデンサラッチ回路の第４の構成例を示す回路図である。
図３２において、２６１と２６２は強誘電体コンデンサである。２６３はＮ型ＭＯＳＦＥＴであり、２６５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５によってインバータ回路２６３５が構成されている。
【０１０８】
また、２６４はＮ型ＭＯＳＦＥＴであり、２６６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６によってインバータ回路２６４６が構成されている。
【０１０９】
インバータ回路２６３５の出力はＰ型ＭＯＳＦＥＴ３２５４とＮ型ＭＯＳＦＥＴ３２５３からなるトランスミッションゲートの抵抗手段３２９７を介してインバータ回路２６４６の入力に接続されている。また、インバータ回路２６４６の出力はＰ型ＭＯＳＦＥＴ３２５２とＮ型ＭＯＳＦＥＴ３２５１からなるトランスミッションゲートの抵抗手段３２９８を介してインバータ回路２６３５の入力に接続されている。以上により、インバータ回路２６３５とインバータ回路２６４６によってラッチ回路が構成されている。
【０１１０】
インバータ回路２６３５の出力は抵抗手段２６９５を介して入出力端子２６７に接続されている。強誘電体コンデンサ２６１は第１端子を前記入出力端子２６７に接続され、また第２端子はインバータ回路２６３５の入力に接続されている。コンデンサ２６９１の一端は入出力端子２６７に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９３の一端は強誘電体コンデンサ２６１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１１１】
インバータ回路２６４６の出力は抵抗手段２６９６を介して入出力端子２６８に接続されている。強誘電体コンデンサ２６２は第１端子を前記入出力端子２６８に接続され、また第２端子はインバータ回路２６４６の入力に接続されている。コンデンサ２６９２の一端は入出力端子２６８に接続され、他端は正極の電源端子ＶＤＤに接続されている。コンデンサ２６９４の一端は強誘電体コンデンサ２６２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１１２】
以上、図２６では抵抗手段２６９５、２６９６、２６９７、２６９８を用いていたが、図３２では抵抗手段２６９７と２６９８にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いたトランスミッションゲート３２９７と３２９８を用いている。なお、Ｐ型ＭＯＳＦＥＴ３２５２、３２５４のゲート電極はＶＳＳに接続され、Ｎ型ＭＯＳＦＥＴ３２５１、３２５３のゲート電極はＶＤＤに接続されている。他の構成は図２６と図３２で同じである。
【０１１３】
さて、図３１は一般的なトランスミッションゲートの回路構成を表している。図３１において、３１５１はＮ型ＭＯＳＦＥＴであり、３１５２はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ３１５１とＰ型ＭＯＳＦＥＴ３１５２のソース電極もしくはドレイン電極は互いに接続され、一端は端子３１５３、他端は端子３１５４となっている。Ｎ型ＭＯＳＦＥＴ３１５１のゲート電極はＶＤＤに接続され、Ｐ型ＭＯＳＦＥＴ３１５２のゲート電極はＶＳＳに接続され、共にオン（ＯＮ）している。Ｐ型ＭＯＳＦＥＴ３１５２は高電位側の信号電位を伝達しやすく、Ｎ型ＭＯＳＦＥＴ３１５１は低電位の信号電位を伝達しやすい。したがって、Ｎ型ＭＯＳＦＥＴ３１５１とＰ型ＭＯＳＦＥＴ３１５２は並列に接続されているので、低電位側の信号も高電位側の信号も伝達する。
【０１１４】
図３２においては前述したように抵抗手段としてＭＯＳＦＥＴによるトランスミッションゲート３２９７と３２９８を用いている。ＭＯＳＦＥＴによる抵抗手段の場合にはＭＯＳＦＥＴ２６３、２６５および２６４、２６６によるインバータ回路のインピーダンスとの大小関係を保ちやすく、適切なインピーダンスの抵抗手段を構成しやすいとともに、容易に高抵抗も作りやすいので小さな占有面積で形成できるという効果がある。
【０１１５】
（強誘電体コンデンサラッチ回路の構成例５）
図３３は強誘電体コンデンサラッチ回路の第５の構成例を示す回路図である。
図３３において、２６１と２６２は強誘電体コンデンサである。２６３はＮ型ＭＯＳＦＥＴであり、２６５はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６３のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６５のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６３とＰ型ＭＯＳＦＥＴ２６５によってインバータ回路２６３５が構成されている。
【０１１６】
また、２６４はＮ型ＭＯＳＦＥＴであり、２６６はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６４のソース電極はＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２６６のソース電極はＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６のそれぞれのゲート電極とは互いに接続され、またドレイン電極も互いに接続され、Ｎ型ＭＯＳＦＥＴ２６４とＰ型ＭＯＳＦＥＴ２６６によってインバータ回路２６４６が構成されている。
【０１１７】
インバータ回路２６３５の出力はＰ型ＭＯＳＦＥＴ３２５４とＮ型ＭＯＳＦＥＴ３２５３からなるトランスミッションゲートの抵抗手段３２９７を介してインバータ回路２６４６の入力に接続されている。また、インバータ回路２６４６の出力はＰ型ＭＯＳＦＥＴ３２５２とＮ型ＭＯＳＦＥＴ３２５１からなるトランスミッションゲートの抵抗手段３２９８を介してインバータ回路２６３５の入力に接続されている。以上により、インバータ回路２６３５とインバータ回路２６４６によってラッチ回路が構成されている。
【０１１８】
インバータ回路２６３５の出力は入出力端子２６７に接続されている。強誘電体コンデンサ２６１は第１端子を前記入出力端子２６７に接続され、また第２端子はインバータ回路２６３５の入力に接続されている。高誘電体コンデンサ３０９１の一端は入出力端子２６７に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ３０９３の一端は強誘電体コンデンサ２６１の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１１９】
インバータ回路２６４６の出力は入出力端子２６８に接続されている。強誘電体コンデンサ２６２は第１端子を前記入出力端子２６８に接続され、また第２端子はインバータ回路２６４６の入力に接続されている。高誘電体コンデンサ３０９２の一端は入出力端子２６８に接続され、他端は正極の電源端子ＶＤＤに接続されている。高誘電体コンデンサ３０９４の一端は強誘電体コンデンサ２６２の第２端子に接続され、他端は負極の電源端子ＶＳＳに接続されている。
【０１２０】
以上の図３３の構成は図２６の抵抗手段２６９５と２６９６を除く基本構成と、図３０のコンデンサに高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４を用いた点と、図３２の抵抗手段３２９７、３２９８にＭＯＳＦＥＴによるトランスミッションゲートを用いた点の各特徴を組み合わせたものである。したがって、強誘電体コンデンサラッチ回路としての基本動作と機能は前述した構成例１、２、３、４と同様である。各特徴を活かすことにより、動作の安定を確保しつつ、占有面積を小さくして、実用的な構成としたものである。
【０１２１】
なお、図３３において、図２６の抵抗手段２６９５と２６９６に相当するものがないが、図３２のトランスミッションゲートによる抵抗手段３２９７と３２９８があると、前記抵抗手段２６９５と２６９６は事実上、省くことが可能である。
【０１２２】
また、図３３において、高誘電体コンデンサ３０９１、３０９２、３０９３、３０９４は強誘電体コンデンサ２６１、２６２と同一の構造で形成している。
【０１２３】
（強誘電体コンデンサラッチ回路の構成例６）
図３４は強誘電体コンデンサラッチ回路の第６の構成例を示す回路図である。図３４は図２６の構成からコンデンサ２６９３とコンデンサ２６９４を省いたものである。コンデンサ２６９３、２６９４は寄生静電容量として、必ず小量であってもつくものであり、それで特性的に充分な場合がある。このような場合には図３４の回路図の構成でもよい。
【０１２４】
（強誘電体コンデンサラッチ回路の構成例７）
図３５は強誘電体コンデンサラッチ回路の第７の構成例を示す回路図である。図３５は図２６の構成からコンデンサ２６９１、２６９２、２６９３、２６９４と抵抗手段２６９５、２６９６、２６９７、２６９８を省いたものである。コンデンサは寄生静電容量として、抵抗手段も寄生抵抗で必ず小量であってもつくものであり、それで特性的に充分な場合がある。このような場合には図３５の回路図の構成でもよい。
【０１２５】
（本発明の強誘電体メモリ装置の実施形態例１の回路構成（２））
ふたたび、図１に戻り、本発明の強誘電体メモリ装置の回路の実施形態例１を引き続いて説明する。
【０１２６】
以上で、図１の強誘電体ラッチ回路１０１の構成と機能について述べたが、次に図１における他の回路について説明する。図１において１０２と１０３は制御信号付きインバータバッファ回路である。制御信号付きインバータバッファ回路のシンボルと具体的構成をそれぞれ図２と図３に示す。
【０１２７】
図３が制御信号付きインバータバッファ回路の回路構成である。図３において、３２１と３２２はＮ型ＭＯＳＦＥＴであり、３２３と３２４はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ３２１のソース電極は負極の電源端子−ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ３２４のソース電極は正極の電源端子＋ＶＤＤに接続されている。Ｎ型ＭＯＳＦＥＴ３２２とＰ型ＭＯＳＦＥＴ３２３のゲート電極は互いに接続されて入力信号端子３３１となっており、またドレイン電極は互いに接続され、出力信号端子３３２となっている。また、Ｎ型ＭＯＳＦＥＴ３２２のソース電極はＮ型ＭＯＳＦＥＴ３２１のドレイン電極に接続されている。また、Ｐ型ＭＯＳＦＥＴ３２３のソース電極はＰ型ＭＯＳＦＥＴ３２４のドレイン電極に接続されている。また、Ｎ型ＭＯＳＦＥＴ３２１のゲート電極には制御信号端子３３３が接続され、また制御信号端子３３３はインバータ回路３２５の入力端子に接続され、インバータ回路３２５の出力端子はＰ型ＭＯＳＦＥＴ３２４のゲート電極に接続されている。以上の構成により、制御信号端子３３３が高電位（Ｈｉｇｈ）の場合に、入力信号端子３３１のデータ信号の反転した信号の電位を出力信号端子３３２から出力する。なお、制御信号端子３３３が低電位（Ｌｏｗ）の場合には出力信号端子３３２はフローティング状態となる。
【０１２８】
さて、図１においては強誘電体ラッチ単位回路１２０から１２７の８個の強誘電体ラッチ単位回路がある構成を例示しているが、動作説明の簡易化の為と、他の構成へ展開する基本回路を示す為に、まず、図１１に強誘電体ラッチ単位回路が１２０のみの１個の場合を示し、動作と機能について述べる。
【０１２９】
さて、図１１において、データ入力信号端子１１１は制御信号付きインバータバッファ回路１０２の入力信号端子に接続され、制御信号付きインバータバッファ回路１０２の出力信号端子は強誘電体ラッチ回路１０１の第１の入出力端子に接続され、かつ制御信号付きインバータバッファ回路１０３の入力信号端子にも接続されている。また、前記制御信号付きインバータバッファ回路１０２の制御信号端子にはＮＯＲ回路（非論理和回路）１０４の出力が接続されている。また、前記制御信号付きインバータバッファ回路１０３の制御信号端子にはＮＯＲ回路１０５の出力が接続されている。ＮＡＮＤ回路（非論理積回路）１０７の第１入力ゲートと第２入力ゲートはそれぞれ入力信号端子１１４と１１５になっている。データ制御信号端子１１３と前記ＮＡＮＤ回路１０７の出力端子が前記ＮＯＲ回路１０５の第２入力ゲートと第１入力ゲートにそれぞれ接続されている。また、前記データ制御信号端子１１３はインバータ回路１０６の入力端子に接続され、インバータ回路１０６の出力端子と前記ＮＡＮＤ回路１０７の出力端子が前記ＮＯＲ回路１０４の第２入力ゲートと第１入力ゲートにそれぞれ接続されている。
【０１３０】
以上の構成で、入力信号端子１１４と１１５のどちらかが低電位（Ｌｏｗ）の信号であるとＮＯＲ回路１０４とＮＯＲ回路１０５の出力はともに低電位（Ｌｏｗ）となって、制御信号付きインバータバッファ回路１０２と１０３はともに出力信号がフローティング状態となる。つまり、強誘電体ラッチ回路１０１は切り離された状態となるので、データを記憶し、かつ電源を切断しても強誘電体薄膜に残留分極として記憶が残り、電源再投入後においては前述したように、電源を切断する前のデータ状態に復帰する。つまり不揮発性のラッチ回路となっている。
【０１３１】
また、入力信号端子１１４と１１５がともに高電位（Ｈｉｇｈ）で、かつデータ制御信号端子１１３が高電位（Ｈｉｇｈ）であると、ＮＯＲ回路１０４の出力は高電位（Ｈｉｇｈ）となるので、制御信号付きインバータバッファ回路１０２は活性化され、データ入力信号端子１１１のデータが強誘電体ラッチ回路１０１に書き込まれる。なお、データ入力信号端子１１１のデータを強誘電体ラッチ回路１０１に書き込む為に、制御信号付きインバータバッファ回路１０２の出力インピーダンスは強誘電体ラッチ回路１０１の入出力端子のインピーダンスに比較して充分に低い値に設定しておく。
【０１３２】
また、入力信号端子１１４と１１５がともに高電位（Ｈｉｇｈ）で、かつデータ制御信号端子１１３が低電位（Ｌｏｗ）であると、ＮＯＲ回路１０５の出力は高電位（Ｈｉｇｈ）となるので、制御信号付きインバータバッファ回路１０３は活性化され、強誘電体ラッチ回路１０１のデータがデータ出力信号端子１１２に読み出される。なお、この読み出しの際において、強誘電体ラッチ回路１０１は信号変化をしていないので、強誘電体の状態変位にかかわる信号の遅延はいっさいなく、この動作は制御信号付きインバータバッファ回路１０３の応答性のみに依存するので、高速で行われる。
【０１３３】
さて、以上の図１１の構成においては前述した動作と機能から、制御信号付きインバータバッファ回路１０２がラッチ書き込み回路、制御信号付きインバータバッファ回路１０３がラッチ読み出し回路にそれぞれ相当している。また、ＮＡＮＤ回路１０７、インバータ回路１０６、ＮＯＲ回路１０４、１０５を組み合わせた回路がラッチ制御回路に相当していることが判る。
【０１３４】
なお、以上の図１１の構成においてはラッチ書き込み回路であるインバータバッファ回路１０２と、ラッチ読み出し回路であるインバータバッファ回路１０３と、強誘電体ラッチ回路１０１が、それぞれ１個しかない構成となっている。ここでラッチ書き込み回路１０２、ラッチ読み出し回路１０３、強誘電体ラッチ回路１０１をまとめて、強誘電体ラッチ単位回路と定義する。また、図１１において該強誘電体ラッチ単位回路は一点鎖線１２０に囲まれた内部である。また、前記ＮＡＮＤ回路１０７、インバータ回路１０６、ＮＯＲ回路１０４、１０５を含む１０８の二点鎖線で囲まれた内部の回路を前述したようにラッチ制御回路として定義する。また、図１１のように強誘電体ラッチ単位回路１２０が１個の場合ではデータ入力端子ＤＩとデータ出力端子ＤＯもそれぞれ１個であるので、図１１の回路全体のシンボルは図１２のようになる。
【０１３５】
さて、図１では前記強誘電体ラッチ単位回路を８個に拡張している。したがって、図１では前記ラッチ制御回路１０８が１個に対して、前記強誘電体ラッチ単位回路を１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７の計８個を用いている。前記１２０から１２７までの８個の強誘電体ラッチ単位回路に対して、それぞれＤＩ１からＤＩ７までのデータ入力信号端子を持ち、ＤＯ１からＤＯ８までのデータ出力信号端子を持ち、１０１示す強誘電体ラッチ回路にそれぞれ８個のデータを記憶し、かつ、ラッチ制御回路１０８の制御信号１１６、１１７により、必要に応じて入出力する。図１では図１１に比較して、１個のラッチ制御回路１０８で１２０から１２７の８個の強誘電体ラッチ単位回路をまとめて制御するので制御効率がよく、集積回路化したときのチップ面積の効率がよく、集積度が高くなる。
【０１３６】
また、以上の図１の回路を強誘電体メモリブロック単位セル回路として図５に示すシンボルとして表現する。この強誘電体メモリブロック単位セル回路を複数個使用した実施例を次ぎに示す。図５におけるシンボルでは８本のデータ入力信号端子をＤＩ０からＤＩ７、また、８本のデータ出力信号端子をＤＯ０からＤＯ７と表現している。
【０１３７】
（本発明の強誘電体メモリ装置の実施形態例２）
図６は本発明の強誘電体メモリ装置の第２の実施形態例を示す回路ブロック図である。図５のシンボルで表現される強誘電体メモリブロック単位セル回路を複数個、行列状に配置し、効率よく用いる構成としている。図６において、６２０が強誘電体メモリブロック単位セル回路であり、同一の強誘電体メモリブロック単位セル回路が行列状に配置されている。強誘電体メモリブロック単位セル回路６２０の具体的構成例は前述した図１の回路構成である。図６において、６５１がワード線であり、行毎に複数本ある。６５２がビット線であり、列毎に複数本ある。これら各複数本のワード線６５１とビット線６５２によって前記行列状に配置された強誘電体メモリブロック単位セル回路のなかの特定の強誘電体ラッチ単位回路を選択する。具体的には図６のワード線６５１は図１のＮＡＤＮ回路１０７の第１ゲート１１４に接続され、図６のビット線６５２は図１のＮＡＮＤ回路１０７の第２ゲート１１５に接続されている。したがって、図６における複数のワード線６５１とビット線６５２がともに高電位（Ｈｉｇｈ）の信号が組み合わさった番地の強誘電体メモリブロック単位セル回路のみが活性化する。また、図６の６５３が強誘電体メモリブロック単位セル回路のデータの読み書きを制御する制御信号線である。制御信号線６５３は図１の回路において、制御信号端子１１３に接続され、読み出しか、書き込みかを低電位（Ｌｏｗ）か、高電位（Ｈｉｇｈ）かにより選択する。図６の６５４は８本単位からなるデータ入力線であり、それらの束が、また列毎に複数本並んでいる。８本からなるデータ入力線６５４は図１において、データ入力信号端子１１１のＤＩ０とＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４、ＤＩ５、ＤＩ６、ＤＩ７にそれぞれ接続されていて、書き込みたい入力データ信号を供給する。図６の６５５は８本単位からなるデータ出力線であり、それらの束が、また列毎に複数本並んでいる。８本からなるデータ出力線６５５は図１において、データ出力信号端子１１２のＤＯ０とＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４、ＤＯ５、ＤＯ６、ＤＯ７にそれぞれに接続されていて、読み出した出力データ信号を伝達する。図６において、６４１はロウデコーダ制御回路であって、複数本のワード線６５１をアドレスによって選択制御する。６４２はカラムデコーダ制御回路であって、複数本のビット線６５２をアドレスによって選択制御する。６４３は読み書き制御回路であって、データを読み出す場合と、データを書き込む場合等によって信号を制御する。６４４はデータ入出力制御回路であって、入力データや出力データをデータ入力線やデータ出力線を介して送受する。
【０１３８】
以上の構成によって、強誘電体メモリブロック単位セル回路の不揮発性の信号データを、ロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２によって指定される番地において、１番地あたり８個のデータを読み書き制御回路６４３の信号のもとに、データ入出力制御回路６４４にデータの送受信を行い、強誘電体メモリ装置を制御する。
【０１３９】
（実施形態例２の効果）
以上の構成の強誘電体メモリ装置は強誘電体ラッチ回路を用いているので、不揮発性である。また、読み出しの際には強誘電体に都度、信号を与え、読み出すのではなく、既に安定状態にある強誘電体ラッチ回路の信号状態をＭＯＳＦＥＴを介して見るだけなので、ＭＯＳＦＥＴだけの応答性で決まり、非常に高速な読み出しとなり、かつ寿命が長い。また、書き込みの場合も強誘電体ラッチ回路に内在するＭＦＳＦＥＴもしくはＭＯＳＦＥＴによるラッチ回路の状態を定めるだけでよく、強誘電体薄膜の分極はラッチ回路の状態が定まれば継続して行われるので、強誘電体薄膜の分極が完全にすむのを待つ必要はなく、ＭＦＳＦＥＴもしくはＭＯＳＦＥＴのラッチ回路の応答性時間で決まり、非常に高速な書き込みとなる。また、強誘電体メモリ単位セル回路６２１の制御は低電位（Ｌｏｗ）か、高電位（Ｈｉｇｈ）などの単純なテジタル信号でよく、不揮発性メモリにありがちな高電圧の昇圧した信号や中間電位の信号を必要としない。その為、ロウデコーダ制御回路６４１、カラムデコーダ制御回路６４２は単純な回路でよく、素子数は少なく、占有面積は小さく、かつ高速動作が可能である。また、強誘電体メモリ単位セル回路６２０の出力信号は単純な低電位（Ｌｏｗ）か、高電位（Ｈｉｇｈ）などのロジック回路の電位であるので、不揮発性メモリにありがちな微小な信号を検出する高感度のセンスアンプなどの信号検出回路を必要としない。したがって、データ入出力制御回路６４４は単純な回路構成でよく、素子数は少なく、占有面積は小さく、かつ高速動作が可能であり、消費電力も少ない。
【０１４０】
以上の理由により、高速動作に関してはＳＲＡＭ以上の高速性を有しており、小容量のメモリを集積回路（ＬＳＩ）に埋め込む場合には不揮発性、かつＳＲＡＭの高速性を持ったメモリを内蔵したことに匹敵する効果がある。
【０１４１】
また、前述したように１個のラッチ制御回路１０８で１２０から１２７の８個の強誘電体ラッチ単位回路をまとめて制御するので制御効率がよく、集積回路化したときのチップ面積の効率が更によく、集積度が高くなる。
【０１４２】
（本発明の強誘電体メモリ装置の実施形態例３）
図７は本発明の強誘電体メモリ装置の第３の実施形態例を示す回路ブロック図である。図７はデータ入力信号線とデータ出力信号線の共有化をして、更にチップの占有面積効率の向上を図ったものである。
【０１４３】
図６において、データ入力線６５４とデータ出力線６５５を別々に設けたが、図７ではデータ入出力制御回路７４４に切り替え機能を持つ回路を設けて、データ入出力線７５４として、図６のデータ入力線６５４とデータ出力線６５５を兼用したものである。
【０１４４】
（本発明の強誘電体メモリ装置の実施形態例４）
図８は本発明の強誘電体メモリ装置の第４の実施形態例を示す回路図である。図１の回路において強誘電体ラッチ単位回路１２０が８個で構成されていたのに対し、図８では強誘電体ラッチ単位回路１２０が４個で構成されている。その他の構成は同一である。データが４ビット単位で構成している場合には図８の回路構成の方が無駄もなく、動作時の雑音や消費電力が低減される効果がある。
【０１４５】
なお、図９は以上の図８の回路を強誘電体メモリブロック単位セル回路のシンボルとして表現したものである。図８におけるシンボルでは４本のデータ入力信号端子をＤＩ０からＤＩ３、また、４本のデータ出力信号端子をＤＯ０からＤＯ３と表現している。
【０１４６】
（本発明の強誘電体メモリ装置の実施形態例５）
図１０は本発明の強誘電体メモリ装置の第５の実施形態例を示す回路ブロック図である。図１０では図８の回路構成である図９のシンボルで表現される強誘電体メモリブロック単位セル回路を複数個、行列状に配置した構成としている。
【０１４７】
図１０において、１０２０が強誘電体メモリブロック単位セル回路であり、同一の強誘電体メモリブロック単位セル回路が行列状に配置されている。データ入力信号線１０５４は４本の束であり、データ出力信号線１０５５も４本の束である。その他のロウデコーダ６４１、カラムデコータ６４２、読み書き制御回路６４３は図６の構成と基本的に同一である。また、図１０のデータ入出力制御回路１０４４は制御するデータ入力線やデータ出力線の制御本数単位が変更させる点を除いては図６のデータ入出力制御回路６４４と基本的な構成は同一である。
【０１４８】
図１０は４ビット単位のデータに適した実施例を示している。
【０１４９】
（その他の実施形態）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。
【０１５０】
（その他の実施形態Ａ）
本発明のなかにおいて用いられる強誘電体ラッチ単位回路１２０は図１、図８、図１１では強誘電体ラッチ回路１０１の一端の入出力端子を制御信号付きインバータバッファ回路１０２の出力端子と、制御信号付きインバータバッファ回路１０３の入力端子に接続している。このとき、強誘電体ラッチ回路１０１からみると２ヶ所ある入出力端子の一方のみに信号線が接続され、寄生静電容量がつく。これは本来、回路上の対称性を確保すべき、強誘電体ラッチ回路１０１にとっては望ましいことではない。この点を配慮した対策例を図１４示す。
【０１５１】
さて、図１４における信号線１４１８を除けば図１４は図１１と全く同じ回路構成である。図１４ではラッチ回路１０１の一端の入出力端子は制御信号付きインバータバッファ回路１４０２の出力端子と、制御信号付きインバータバッファ回路１４０３の入力端子に接続している。そして、ラッチ回路１０１の他端の入出力端子にはダミーである信号線１４１８に接続している。信号線１４１８はフローティング状態であって、信号上は意味がない。信号線１４１８に接続するのはラッチ回路１０１に信号線１４１８の寄生静電容量をつけることにより、寄生静電容量としての対称性を確保し、ラッチ回路１０１の電源投入時に電源遮断時の信号状態に復帰させる際の誤動作を防ぐ為のものである。
【０１５２】
（その他の実施形態Ｂ）
図１５はその他の実施形態Ａで述べた強誘電体ラッチ回路の対称性確保を別の手段で行うものである。
図１５において、強誘電体ラッチ回路１５０１は図１では前述したように第１の入出力端子に制御信号付きインバータバッファ回路１０２の出力端子と制御信号付きインバータバッファ回路１０３の入力端子をともに接続していたが、図１５では第１の入出力端子に制御信号付きインバータバッファ回路１５０２の出力端子を接続することは同じであるが、強誘電体ラッチ回路１５０１の第２の入出力端子を制御信号付きインバータバッファ回路１５０３の入力端子に接続している。この接続方法では強誘電体ラッチ回路１５０１の第１の入出力端子と第２の入出力端子をともに用いるので、寄生静電容量のバランスがとりやすくなり、誤動作を防ぎやすくなる。なお、図１５では前述したように強誘電体ラッチ回路１５０１の第１の入出力端子と第２の入出力端子を使いわけた結果、データ出力信号端子１５１２はデータ入力信号端子１５１１の反転信号となる。このデータの正反を配慮して周辺回路で調整すれば図１５で対称性のよい強誘電体ラッチ回路１５０１を実現できて、良好な特性を確保できる。
【０１５３】
（その他の実施形態Ｃ）
図１、図６、図７ではデータの取り扱い単位が８ビット構成、図８、図１０では４ビット構成の例を示したが、これらのビット構成に限らず、１６ビットや３２ビット、あるいはそれ以上の一般的に２の累乗のビット構成が可能であり、便利である。
【０１５４】
（その他の実施形態Ｄ）
図１、図８、図１１、図１４、図１５において、強誘電体ラッチ回路は行列状に並べてＸ、Ｙのアドレス信号によって制御しているが、図６や図７のロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２から供給されるワード線６５１とビット線６５２をすべて低電位（Ｌｏｗ）にすれば、すべての強誘電体メモリブロック単位セル回路６２０は不活性となるので、ロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２に事実上のチップセレクト機能も持たせることも可能である。
【０１５５】
（その他の実施形態Ｅ）
また、図１、図８、図１１、図１４、図１５において、強誘電体ラッチ回路は行列状に並べてＸ、Ｙのアドレス信号によって制御しているが、必ずしもアドレス信号である必要はなく、単に前記強誘電体ラッチ回路を活性化させる信号である回路構成も可能である。
【０１５６】
（その他の実施形態Ｆ）
また、以上において、回路を主として構成するデバイスとしてＭＯＳＦＥＴの場合で述べたが、回路が構成できれば必ずしもＭＯＳＦＥＴである必要はない。バイポーラ素子でもよく、ＴＦＴでも、有機トランジスタでもよい。また、ＭＯＳＦＥＴの場合においてもシリコン（Ｓｉ）基板に限らず、ＧａＡｓやＳｉＧｅを基板に用いてもよい。
【図面の簡単な説明】
【０１５７】
【図１】本発明の強誘電体メモリ装置の第１の実施形態例を示す回路図。
【図２】本発明の強誘電体メモリ装置のなかで用いる制御信号付きインバータバッファ回路のシンボル図。
【図３】本発明の強誘電体メモリ装置のなかで用いる制御信号付きインバータバッファ回路の回路図。
【図４】本発明の強誘電体メモリ装置のなかで用いる強誘電体ラッチ回路のシンボル図。
【図５】本発明の強誘電体メモリ装置の第１の実施形態例を強誘電体メモリブロック単位セル回路とみた場合のシンボル図。
【図６】本発明の強誘電体メモリ装置の第２の実施形態例を示す回路ブロック図。
【図７】本発明の強誘電体メモリ装置の第３の実施形態例を示す回路ブロック図。
【図８】本発明の強誘電体メモリ装置の第４の実施形態例を示す回路図。
【図９】本発明の強誘電体メモリ装置の第４の実施形態例を強誘電体メモリプロック単位セル回路とみた場合のシンボル図。
【図１０】本発明の強誘電体メモリ装置の第５の実施形態例を示す回路ブロック図。
【図１１】本発明の強誘電体メモリ装置の基本構成の第１例を示す回路図。
【図１２】本発明の強誘電体メモリ装置の基本構成例を強誘電体メモリブロック単位セル回路とみた場合のシンボル図。
【図１３】本発明の強誘電体メモリ装置の基本構成の第２例を示す回路ブロック図。
【図１４】本発明の強誘電体メモリ装置の基本構成の第３例を示す回路図。
【図１５】本発明の強誘電体メモリ装置の基本構成の第４例を示す回路図。
【図１６】本発明の強誘電体メモリ装置のなかで用いる強誘電体トランジスタラッチ回路の第１の構成例を示す回路図。
【図１７】本発明に用いるＭＦＳＦＥＴの構造例を示す為のチャネル部におけるソース・ドレイン方向に切断した断面図。
【図１８】本発明に用いる強誘電体トランジスタラッチ回路の第１の構成例における第１の状態の分極の様子を示す模式図。
【図１９】本発明に用いる強誘電体トランジスタラッチ回路の第１の構成例における第２の状態の分極の様子を示す模式図。
【図２０】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図２１】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図２２】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図２３】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図２４】本発明の強誘電体メモリ装置のなかで用いる強誘電体トランジスタラッチ回路の第２の構成例を示す回路図。
【図２５】本発明の強誘電体メモリ装置のなかで用いる強誘電体トランジスタラッチ回路の第３の構成例を示す回路図。
【図２６】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第１の構成例を示す回路図。
【図２７】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第１の構成例を機能面から表現した回路図。
【図２８】本発明のなかで用いる強誘電体コンデンサラッチ回路の第１の構成例の回路における電源供給時と電源オフ時の各電位と分極状態を表した模式図。
【図２９】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第２の構成例を示す回路図。
【図３０】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第３の構成例を示す回路図。
【図３１】本発明の強誘電体メモリ装置のなかで用いるトランスミッションゲート回路の構成例を示す回路図。
【図３２】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第４の構成例を示す回路図。
【図３３】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第５の構成例を示す回路図。
【図３４】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第６の構成例を示す回路図。
【図３５】本発明の強誘電体メモリ装置のなかで用いる強誘電体コンデンサラッチ回路の第７の構成例を示す回路図。
【図３６】従来および本発明に用いる強誘電体コンデンサの構造を示す断面図。
【図３７】従来および本発明に用いる強誘電体コンデンサと高誘電体コンデンサのシンボルを示す回路記号図。
【図３８】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図。
【図３９】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図。
【図４０】従来の強誘電体メモリ装置に用いるメモリセルの構造の第１例を示す回路図。
【図４１】従来の強誘電体メモリ装置に用いるメモリセルの構造の第２例を示す回路図。
【図４２】従来の強誘電体メモリ装置に用いるメモリセルアレイの構成例を示す回路図。
【符号の説明】
【０１５８】
１０１，１４０１，１５０１…強誘電体ラッチ回路、１０２，１０３，１４０２，１４０３，１５０２，１５０３…制御信号付きインバータバッファ回路、１０４，１０５，１４０４，１４０５，１５０４，１５０５…ＮＯＲ回路、１０６，３２５，１４０６，１５０６，２６３５，２６４６…インバータ回路、１０７，１４０７，１５０７…ＮＡＮＤ回路、１０８…ラッチ制御回路、１１１，１４１１，１５１１…データ入力信号端子、１１２，１４１２，１５１２…データ出力信号端子、１１３，１４１３，１５１３…データ制御信号端子、１１４，１１５，３３１，１４１４，１４１５，１５１４，１５１５…入力信号端子、１２０，１２１，１２２，１２３，１２４，１２５，１２６，１２７…強誘電体ラッチ単位回路、２６１，２６２，３６４９，４０１１…強誘電体コンデンサ、３０９１，３０９２，３０９３，３０９４…高誘電体コンデンサ、２６３，２６４，３２１，３２２，２５０１，２５０３，３１５１，３２５１，３２５３，４０１２…Ｎ型ＭＯＳＦＥＴ、２６５，２６６，３２３，３２４，２４０２，２４０４，３１５２，３２５２，３２５４…Ｐ型ＭＯＳＦＥＴ、２６７，２６８，１６０５，１６０６，２４０５，２４０６，２５０５，２５０６，３１５３，３１５４…入出力端子、３３２…出力信号端子、３３３…制御信号端子、６２０，１０２０，１３２０…強誘電体メモリ単位セル回路、６４１…ロウデコーダ制御回路、６４２…カラムデコーダ制御回路、６４３…読み書き制御回路、６４４，７４４，１０４４，１３４４…データ入出力制御回路、６５１，４０１３，４１１５，４２０５…ワード線、６５２，４０１４，４１１３，４１１４，４２１３，４２１４…ビット線、１１６，１１７，６５３…制御信号線、６５４，１０５４，１３５４…データ入力線、６５５，１０５５，１３５５…データ出力線、７５４…データ入出力線、１６０１，１６０３，２４０１，２４０３，４１００，４２０１…Ｎ型ＭＦＳＦＥＴ、１６０２，１６０４，２５０２，２５０４…Ｐ型ＭＦＳＦＥＴ、１７００，２０００，２１００，２２００，２３００，３６４０…強誘電体薄膜、１７０１，２００１，２２０１…ゲート電極、１７０２，１７０３，２００２，２００３…Ｎ＋拡散のソースもしくはドレインとなる電極、１７０９，２００９，２１０９，２２０９，２３０９…基板もしくはチャネル部、２００４，２１０４，２２０４，２３０４，４１０１…ゲート電極端子、２００５，２００６，２１０５，２１０６，２２０５，２２０６，２３０５，２３０６，４１０３，４１０４…ドレイン電極端子もしくはソース電極端子、２２０２，２２０３…Ｐ＋拡散のソースもしくはドレインとなる電極、２６９１，２６９２，２６９３，２６９４…コンデンサ、２６９５，２６９６，２６９７，２６９８…抵抗素子、３２９７，３２９８…トランスミッションゲート、３６４１，３６４２…強誘電体コンデンサ電極、３８０１，３８０２，３８０３，３８０４，３８０５，３８０６…特性点、４０１５…プレート線、４２２０…メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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