(57)【要約】【課題】ゲート絶縁膜に対するプラズマダメージを回避することができ、微細化されても安定に動作可能な半導体装置、テスト回路およびそれを用いた評価方法を提供する。【解決手段】半導体装置は、第１のゲート電極、第１のゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタ４を含む内部回路１と、ＭＯＳトランジスタ４の第１のゲート電極に接続され、第２のゲート電極、第２のゲート絶縁膜、ソース領域およびドレイン領域を有し、内部回路１を保護するための保護用ＭＯＳトランジスタ３と、保護用ＭＯＳトランジスタ３を介して、ＭＯＳトランジスタ４の前記第１のゲート電極に接続される第１の金属膜２と、保護用ＭＯＳトランジスタ３の第１のゲート電極に接続された保護用電極パッド５とを備えている。内部回路１と第１の金属膜２とは、保護用ＭＯＳトランジスタ３を介して接続される。【選択図】図１
2008311285.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極、第１のゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタを含む内部回路と、
前記ＭＯＳトランジスタの前記第１のゲート電極に接続され、第２のゲート電極、第２のゲート絶縁膜、ソース領域およびドレイン領域を有し、前記内部回路を保護するための保護用ＭＯＳトランジスタと、
前記保護用ＭＯＳトランジスタを介して、前記ＭＯＳトランジスタの前記第１のゲート電極に接続される第１の金属膜と、
前記保護用ＭＯＳトランジスタの前記第１のゲート電極に接続された保護用電極パッドとを備えている半導体装置。
【請求項２】
平面的に見て前記第１の金属膜の面積は、前記第１のゲート電極の面積よりも大きい請求項１に記載の半導体装置。
【請求項３】
前記第１の金属膜は、信号の入力または出力に用いられる電極パッドである請求項１または２に記載の半導体装置。
【請求項４】
前記第２のゲート電極に接続され、少なくとも前記第２のゲート電極の上方を覆うように形成された第２の金属膜をさらに備えており、
前記第２の金属膜を介して、前記保護用ＭＯＳトランジスタの前記第２のゲート電極と前記保護用電極パッドは接続されている請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
平面的に見て前記第２のゲート電極の面積は、前記第１のゲート電極の面積よりも大きい請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも大きい請求項１〜５に記載の半導体装置。
【請求項７】
ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する評価用ＭＯＳトランジスタと、
前記評価用ＭＯＳトランジスタの前記ゲート電極に接続され、前記評価用ＭＯＳトランジスタを保護するための保護用ＭＯＳトランジスタと、
前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタの前記ゲート電極に接続される金属膜と、
前記評価用ＭＯＳトランジスタのゲート電極と前記保護用ＭＯＳトランジスタとに接続されたアンテナパターンとを備えており、
前記評価用ＭＯＳトランジスタの特性を測定することで、前記アンテナパターンの特性を評価するテスト回路。
【請求項８】
平面的に見て前記金属膜の面積は、前記評価用ＭＯＳトランジスタの前記ゲート電極の面積よりも大きい請求項７に記載のテスト回路。
【請求項９】
評価用ＭＯＳトランジスタ、保護用ＭＯＳトランジスタ、金属膜、およびアンテナパターンを備えたテスト回路を用いた評価方法であって、
前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタのゲート電極と前記金属膜とが接続され、且つ、前記アンテナパターンが前記保護用ＭＯＳトランジスタと前記評価用ＭＯＳトランジスタの前記ゲート電極とに接続されているテスト回路を準備するステップ（ａ）と、
前記評価用ＭＯＳトランジスタのドレイン電流値を測定することで、前記アンテナパターンの特性を評価するステップ（ｂ）とを備えている評価方法。
【請求項１０】
前記ステップ（ｂ）では、前記評価用ＭＯＳトランジスタのソースを接地し、且つ、前記保護用ＭＯＳトランジスタと前記保護用素子トランジスタのゲート電極および前記評価用ＭＯＳトランジスタのドレインを一定の電位にした状態で測定を行う請求項９に記載の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタなどを備えた半導体装置、テスト回路、およびそれを用いた評価方法に関する。
【背景技術】
【０００２】
従来から半導体製造プロセスにおいては、プラズマプロセスが数多く用いられている。しかしながら、プラズマプロセスでは、電極に電圧を印加することで、ＭＯＳデバイスのゲート絶縁膜へダメージを与えてしまうことがある。その結果、ＬＳＩ（Large Scale Integration）の良品率を低下させる、あるいは信頼性を劣化させるという問題が生じるおそれがある。
【０００３】
この問題に対して、ダイオード保護素子が接続された構造を有するＭＯＳデバイスが提案されている（例えば、特許文献１参照）。図８は、ダイオード保護素子を有する従来の半導体装置を示す断面図である。
【０００４】
図８に示すように、従来の半導体装置は、半導体基板１０１と、半導体基板１０１内に形成された素子分離用絶縁膜１０２と、ソース・ドレインとして機能する半導体拡散領域１０６と、半導体基板１０１上に形成されたゲート絶縁膜１０３およびゲート電極１０４と、ゲート絶縁膜１０３およびゲート電極１０４の側壁上に形成されたサイドウォール１０５とを備えている。さらに、従来の半導体装置は、素子分離用絶縁膜１０２に囲まれて形成されたｐｎ接合を有するダイオードの半導体拡散領域１０６ａと、半導体基板１０１上に形成された絶縁膜１０７と、半導体拡散領域１０６ａ上に形成され、絶縁膜１０７を貫通するプラグ１０８と、プラグ１０８を介して半導体拡散領域１０６ａに接続される配線層１０９とを備えている。
【特許文献１】特開２０００−３２３５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上述の従来の半導体装置では、半導体装置のさらなる微細化に伴い、ゲート絶縁膜が薄膜化されると、ダイオード保護素子に比べてゲート絶縁膜の耐圧が小さくなるため、ダイオード保護素子が保護の役目を果たさず、プラズマプロセス時にゲート絶縁膜がダメージを受けるのを回避することができなくなるおそれがある。
【０００６】
そこで、本発明は、上記課題に鑑み、ゲート絶縁膜に対するプラズマダメージを回避することができ、微細化されても安定に動作可能な半導体装置およびテスト回路と、該テスト回路を用いた評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明に係る半導体装置は、第１のゲート電極、第１のゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタを含む内部回路と、前記ＭＯＳトランジスタの前記第１のゲート電極に接続され、第２のゲート電極、第２のゲート絶縁膜、ソース領域およびドレイン領域を有し、前記内部回路を保護するための保護用ＭＯＳトランジスタと、前記保護用ＭＯＳトランジスタを介して、前記ＭＯＳトランジスタの前記第１のゲート電極に接続される第１の金属膜と、前記保護用ＭＯＳトランジスタの前記第１のゲート電極に接続された保護用電極パッドとを備えている。
【０００８】
この構成によれば、第１の金属膜と内部回路との間に、保護用ＭＯＳトランジスタが設けられているため、プラズマプロセスにより内部回路の外方に、例えば電極パッドとして機能する金属膜を形成する際に、プラズマチャージング電流が保護用ＭＯＳトランジスタを介して内部回路のＭＯＳトランジスタトランジスタに流入してしまうのを抑制できる。そのため、プラズマプロセス中に発生した荷電粒子が、ＭＯＳトランジスタの第１のゲート電極に蓄積される結果、第１のゲート電極下に設けられた第１のゲート絶縁膜が劣化するのを抑えることが可能となる。従って、本発明の半導体装置を用いれば、内部回路内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。
【０００９】
なお、平面的に見て前記第１の金属膜の面積は、前記第１のゲート電極の面積よりも大きくてもよい。この場合、第１の金属膜を形成する際のプラズマプロセスにおいて、多くの荷電粒子が第１のゲート電極に蓄積されるおそれがあるため、第１のゲート絶縁膜に対するプラズマダメージをより効果的に抑制することができる。
【００１０】
また、前記第２のゲート電極に接続され、少なくとも前記第２のゲート電極の上方を覆うように形成された第２の金属膜をさらに備えており、前記第２の金属膜を介して、前記保護用ＭＯＳトランジスタの前記第２のゲート電極と前記保護用電極パッドは接続されていてもよい。
【００１１】
この場合、保護用ＭＯＳトランジスタの上方を覆う第２の金属膜が設けられているため、例えば第２の金属膜の上層に保護用電極パッドを形成する際に、プラズマプロセス中に照射される光が保護用ＭＯＳトランジスタに当たるのを防ぐことができる。そのため、プラズマプロセス中の光の悪影響により、保護用ＭＯＳトランジスタのソース・ドレイン間の抵抗値が減少するのを抑制できる。その結果、保護用ＭＯＳトランジスタを正常に機能させ、内部回路内のＭＯＳトランジスタを保護することできるため、プラズマプロセスによる第１のゲート絶縁膜の劣化を効果的に抑制することができる。
【００１２】
なお、平面的に見て前記第２のゲート電極の面積は、前記第１のゲート電極の面積よりも大きくてもよい。この場合、第２のゲート電極に流入するプラズマチャージング電流の電流密度を小さくすることができ、第２のゲート絶縁膜に対するプラズマダメージを小さくすることができる。従って、保護用ＭＯＳトランジスタが不具合なく動作することができ、内部回路をプラズマダメージから十分に保護することが可能となる。
【００１３】
また、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも大きくてもよい。この場合、十分に大きな膜厚を有する第２の絶縁膜を備えていることで、ゲート絶縁膜の耐圧性を向上させることできる。
【００１４】
次に、本発明のテスト回路は、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する評価用ＭＯＳトランジスタと、前記評価用ＭＯＳトランジスタの前記ゲート電極に接続され、前記評価用ＭＯＳトランジスタを保護するための保護用ＭＯＳトランジスタと、前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタの前記ゲート電極に接続される金属膜と、前記評価用ＭＯＳトランジスタのゲート電極と前記保護用ＭＯＳトランジスタとに接続されたアンテナパターンとを備えており、前記評価用ＭＯＳトランジスタの特性を測定することで、前記アンテナパターンの特性を評価するテスト回路である。
【００１５】
この構成によれば、金属膜が評価用ＭＯＳトランジスタと直接接続されておらず、保護用ＭＯＳトランジスタを介して評価用ＭＯＳトランジスタのゲート電極に接続されている。これにより、金属膜を形成する際にプラズマチャージング電流が発生しても、該プラズマチャージング電流が保護用ＭＯＳトランジスタを介して評価用ＭＯＳトランジスタのゲート電極に流入するのを抑制することができる。その結果、本発明のテスト回路を用いれば、パッドからのプラズマダメージなど、他の要因を考慮することなく、アンテナパターンが評価用ＭＯＳトランジスタに及ぼす影響だけを評価することが可能となる。従って、アンテナパターンの正確な評価を行うことができるため、本発明のテスト回路を回路設計に利用することで、信頼性の高い半導体装置を実現できる。
【００１６】
次に、本発明の評価方法は、評価用ＭＯＳトランジスタ、保護用ＭＯＳトランジスタ、金属膜、およびアンテナパターンを備えたテスト回路を用いた評価方法であって、前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタのゲート電極と前記金属膜とが接続され、且つ、前記アンテナパターンが前記保護用ＭＯＳトランジスタと前記評価用ＭＯＳトランジスタの前記ゲート電極とに接続されているテスト回路を準備するステップ（ａ）と、前記評価用ＭＯＳトランジスタのドレイン電流値を測定することで、前記アンテナパターンの特性を評価するステップ（ｂ）とを備えている。
【００１７】
この評価方法では、保護用ＭＯＳトランジスタを介することで金属膜と直接接続されない評価用ＭＯＳトランジスタの特性を測定することにより、アンテナパターンの特性を評価している。この方法の場合、評価用ＭＯＳトランジスタが、例えば金属膜を形成する際のプラズマダメージの影響をほとんど受けることがないため、アンテナパターンが評価用ＭＯＳトランジスタに及ぼす影響だけを正確に評価することが可能となる。その結果、本発明の評価方法を用いれば、信頼性の高い回路設計を比較的容易に行うことができるため、良好な特性を示す半導体装置を実現できる。
【発明の効果】
【００１８】
本発明の半導体装置によれば、内部回路内のトランジスタにおいて、ゲート絶縁膜に対するプラズマダメージを抑制することができるため、安定した動作が可能で、信頼性の高い半導体装置を実現できる。
【００１９】
また、本発明のテスト回路およびそれを用いた評価方法によれば、評価用ＭＯＳトランジスタを用いて、アンテナパターンの評価を正確に行うことができるため、信頼性が高く、良好な特性を示す半導体装置を比較的容易に設計することが可能となる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本実施形態に係る半導体装置の構成の一部を示す概略図である。
【００２１】
図１に示すように、本実施形態の半導体装置は、半導体基板（図示せず）上に形成され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタ４を含む内部回路１と、内部回路１に接続され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する保護用ＭＯＳトランジスタ３と、金属膜からなり、保護用ＭＯＳトランジスタ３を介して内部回路１に接続され、外部回路からの電気信号の入力および内部回路１からの電気信号の出力を行うためのパッド２と、保護用ＭＯＳトランジスタ３のゲート電極に接続された保護用パッド５とを備えている。より詳細には、保護用ＭＯＳトランジスタ３のソース領域およびドレイン領域の一方が、内部回路１内に形成されたＭＯＳトランジスタ４のゲート電極に接続され、保護用ＭＯＳトランジスタ３のソース領域およびドレイン領域のうち内部回路１に接続されない方の領域が、パッド２に接続される。なお、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。
【００２２】
図１に示す本実施形態の半導体装置では、パッド２と内部回路１との間に、保護用ＭＯＳトランジスタ３が設けられている。この構成によると、プラズマプロセスにより内部回路１の外方にパッド２を形成する際に、プラズマチャージング電流が保護用ＭＯＳトランジスタ３を介して内部回路１のＭＯＳトランジスタ４まで流れてしまうのを抑制することができる。そのため、プラズマプロセス中に発生した荷電粒子が、ＭＯＳトランジスタ４のゲート電極に蓄積される結果、該ゲート電極下に設けられたゲート絶縁膜が劣化するのを抑えることが可能となる。従って、本実施形態の半導体装置によれば、内部回路１内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。
【００２３】
なお、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より抑えることができるため好ましい。また、金属膜からなるパッド２の面積が、内部回路１のＭＯＳトランジスタ４のゲート電極の面積よりも平面的に見て大きいと、内部回路１内のゲート絶縁膜に対するプラズマダメージをより効果的に抑制することができる。
【００２４】
続いて、本実施形態の半導体装置の効果を説明する。本願発明者は、本実施形態の効果を確認するために、図２（ａ）、（ｂ）に示すパターンを有する評価用の半導体装置を作製し、各半導体装置のドレイン電流値を測定した。図２（ａ）は、本実施形態の半導体装置の参考例に係る評価パターンを示す概略図であり、図２（ｂ）は、本実施形態の半導体装置に係る評価パターンを示す概略図である。ここで、図２（ａ）に示す評価パターンを有する参考例の半導体装置は、評価用ＭＯＳトランジスタ７のゲートと直接接続されたパッド６ａと、保護用ＭＯＳトランジスタ８を介して評価用ＭＯＳトランジスタ７のゲートに接続されたパッド６ｂと、保護用ＭＯＳトランジスタ８のゲートに接続された保護用パッド６ｃとを備えている。一方、図２（ｂ）に示す評価パターンを有する半導体装置は、上述の図１に示す半導体装置と同様で、保護用ＭＯＳトランジスタ８を介して評価用ＭＯＳトランジスタ７のゲートに接続されたパッド６ｂと、保護用パッド５とを備えている。なお、図２（ａ）、（ｂ）に示す各評価用半導体装置において、評価用ＭＯＳトランジスタ７のソースおよびドレインは、パッド６ｄにそれぞれ接続されている。
【００２５】
評価方法としては、まず、評価用ＭＯＳトランジスタ７のソースを接地し、保護用ＭＯＳトランジスタ８のゲートおよび評価用ＭＯＳトランジスタ７のドレインをある一定の電位に固定する。次に、前述の状態で、保護用ＭＯＳトランジスタ８のドレインに対して一定の電位を与え、この時に評価用ＭＯＳトランジスタ７を流れるドレイン電流値を測定する。以上の評価方法により測定した結果の度数分布を図２（ｃ）に示す。なお、図２（ｃ）に示す度数分布は、図２（ａ）、（ｂ）に示す評価パターンをそれぞれ２４サンプルずつ準備し、各サンプルに対して同じ測定を行った結果である。                  
【００２６】
図２（ｃ）は、各評価用半導体装置におけるドレイン電流値を測定した結果の度数分布を示す図である。図２（ｃ）より、図２（ａ）に示す半導体装置は、図２（ｂ）に示す半導体装置に比べてドレイン電流値が減少しており、且つ、評価用ＭＯＳトランジスタ７の特性が不安定になっていることがわかる。一方、図２（ｂ）に示す半導体装置では、評価用ＭＯＳトランジスタの特性は安定している。これらの結果より、保護用ＭＯＳトランジスタ８を介してパッド６ｂと評価用ＭＯＳトランジスタ７のゲートとが接続されている場合、評価用ＭＯＳトランジスタ７は良好な特性を示すことがわかった。以上の評価より、本実施形態の半導体装置の効果を確認することができた。
【００２７】
なお、本実施形態の半導体装置では、信号の入力または出力に用いられるパッド２を例に挙げて説明したが、これに限られるものではなく、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極）に比べて十分に大きなサイズの金属膜が設けられる場合にも、上述と同様な効果が得られる。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３を参照しながら説明する。図３は、本実施形態の半導体装置の構成を示す断面図である。
【００２９】
図３に示すように、本実施形態の半導体装置は、半導体基板２０上に形成され、ソース・ドレイン領域４ｄ、ゲート絶縁膜４ａ、ゲート電極４ｂ、およびサイドウォール４ｃを有するＭＯＳトランジスタ４を含む内部回路１と、半導体基板２０上に設けられた絶縁膜１０と、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続され、ソース・ドレイン領域３ｄ、ゲート絶縁膜３ａ、ゲート電極３ｂ、サイドウォール３ｃを有する保護用ＭＯＳトランジスタ３と、金属膜からなり、コンタクトプラグ１１を介して保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続され、ゲート電極３ｂの上方を覆うように設けられた配線層１２ａと、コンタクトプラグ１１および配線層１２ａを介して保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された保護用電極パッド（図示せず）とを備えている。より詳細には、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄの一方は、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続されている。また、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄのうち、ゲート電極４ｂに接続されない方の領域は、コンタクトプラグ１１および配線層１２を介して、金属膜からなり、例えば信号の入力または出力に用いられるパッド（図示せず）に接続されている。なお、内部回路１のＭＯＳトランジスタ４のソース・ドレイン領域４ｄと、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄとは、素子分離用絶縁膜９により分離されている。ここで、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。
【００３０】
本実施形態の半導体装置の特徴は、内部回路１とパッド（図示せず）とが保護用ＭＯＳトランジスタ３を介して接続されており、且つ、保護用ＭＯＳトランジスタ３の上方を覆う配線層１２ａが設けられていることにある。この構成によれば、まず、保護用ＭＯＳトランジスタ３が設けられていることで、パッドを形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを抑制することができる。さらに、配線層１２ａが設けられていると、例えば保護用電極パッドを形成する際のプラズマプロセス中に照射される光が、保護用ＭＯＳトランジスタ３に当たるのを防ぐことができる。ここで、保護用ＭＯＳトランジスタ３にプラズマプロセス中の光が照射されると、保護用ＭＯＳトランジスタ３のソース・ドレイン間の抵抗値が減少し、保護用ＭＯＳトランジスタ３の特性が劣化してしまうおそれがある。そのため、本実施形態の半導体装置では、配線層１２ａを設けることで、保護用ＭＯＳトランジスタ３のソース・ドレイン間の抵抗値の減少を抑制することができる。その結果、保護用ＭＯＳトランジスタ３を正常に機能させ、内部回路１を保護することができるため、内部回路１内のＭＯＳトランジスタ４において、プラズマプロセスによるゲート絶縁膜４ａの劣化を効果的に抑制することができる。
【００３１】
なお、金属膜からなるパッド（図示せず）の面積が、内部回路１のＭＯＳトランジスタ４のゲート電極４ｂの面積よりも平面的に見て大きいと、上述の効果がより顕著に得られるため好ましい。
【００３２】
また、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１に流入するのを、より確実に抑えることができるため好ましい。
【００３３】
なお、本実施形態の半導体装置では、信号の入力または出力に用いられるパッド２を例に挙げて説明したが、これに限られるものではなく、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極４ｂ）に比べて十分に大きなサイズの金属膜が設けられる場合にも、上述と同様な効果が得られる。
【００３４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図４および図５を参照しながら説明する。図４は、本実施形態の半導体装置の構成を示す断面図である。また、図５は、本実施形態の半導体装置の変形例を示す断面図である。なお、本実施形態の半導体装置は、上述の第２の半導体装置と一部の構成を除いて同様であるため、簡略化して説明する。
【００３５】
図４に示すように、本実施形態の半導体装置は、半導体基板２０上に形成されたＭＯＳトランジスタ４を含む内部回路１と、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続された保護用ＭＯＳトランジスタ３と、絶縁膜１０を貫通するコンタクトプラグ１１を介して、保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された配線層１２とを備えている。なお、ＭＯＳトランジスタ４は、ソース・ドレイン領域４ｄ、ゲート絶縁膜４ａ、ゲート電極４ｂ、およびサイドウォール４ｃから構成されている。一方、保護用ＭＯＳトランジスタ３は、ソース・ドレイン領域３ｄ、ゲート絶縁膜３ａ、ゲート電極３ｂ、およびサイドウォール３ｃから構成されている。また、ＭＯＳトランジスタ４のソース・ドレイン領域４ｄと、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄとは、素子分離用絶縁膜９により分離されている。
【００３６】
ここで、本実施形態の半導体装置において、保護用ＭＯＳトランジスタ３のゲート長は、内部回路１のＭＯＳトランジスタ４のゲート長よりも長くなっている。具体的には、平面視した面積がＭＯＳトランジスタ４のゲート電極４ｂの面積に対して例えば１０倍となるように、保護用ＭＯＳトランジスタ３のゲート電極３ｂは十分に大きな面積を有している。
【００３７】
また、本実施形態の半導体装置では、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄの一方は、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続される。また、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄのうちゲート電極４ｂに接続されない方の領域は、コンタクトプラグ１１および配線層１２を介して、金属膜からなる例えばパッド（図示せず）に接続される。さらに、図示は省略するが、コンタクトプラグ１１および配線層１２を介して、保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された保護用パッド（図示せず）が形成されている。ここで、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。
【００３８】
本実施形態の半導体装置の特徴は、内部回路１とパッド（図示せず）との間に、内部回路１に設けられたＭＯＳトランジスタ４よりもゲート長が長い保護用ＭＯＳトランジスタ３が設けられていることにある。ここで、プラズマプロセスを用いて保護用ＭＯＳトランジスタ３の上方に保護用パッド（図示せず）を形成する場合、プラズマチャージング電流が保護用ＭＯＳトランジスタ３のゲート電極３ｂが流れるおそれがある。この時、本実施形態の半導体装置のように、ゲート長が比較的長く、平面視した面積が十分に大きいゲート電極３ｂを備えていると、ゲート電極３ｂに流入するプラズマチャージング電流の電流密度を小さくすることができるため、ゲート電極３ｂ下に設けられたゲート絶縁膜３ａに対してプラズマチャージング電流が及ぼすダメージを小さくすることができる。その結果、プラズマプロセスにより保護用パッドが形成されても、保護用ＭＯＳトランジスタ３が不具合なく動作することができ、内部回路１をプラズマダメージから十分に保護することが可能となる。従って、本実施形態の半導体装置によれば、内部回路１内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。
【００３９】
また、本実施形態の半導体装置の変形例として、図５に示す構成を有する半導体装置を用いてもよい。なお、ゲート絶縁膜３ａ以外の構成については、上述の図３に示す半導体装置と同様であるため、詳細な説明は省略する。
【００４０】
図５に示すように、本実施形態の半導体装置の変形例では、保護用ＭＯＳトランジスタ３のゲート絶縁膜３ａの膜厚が、内部回路１のＭＯＳトランジスタ４のゲート絶縁膜４ａの膜厚よりも大きくなっている。具体的には、ゲート絶縁膜４ａの膜厚の例えば３倍となるように、保護用ＭＯＳトランジスタ３のゲート絶縁膜３ａは、十分に大きな膜厚で形成されている。
【００４１】
本実施形態の半導体装置の変形例では、十分に大きな膜厚を有するゲート絶縁膜３ａを備えていることで、ゲート絶縁膜３ａの耐圧性を向上させることができる。そのため、例えば保護用ＭＯＳトランジスタ３のゲート電極３ｂにプラズマチャージング電流が流れた結果、ゲート絶縁膜３ａに電界が生じても、ゲート絶縁膜３ａに与えるダメージを小さくすることができる。従って、本実施形態の半導体装置の変形例においても、保護用ＭＯＳトランジスタ３が良好に動作できるため、プラズマダメージによる内部回路のゲート絶縁膜の劣化が抑えられ、微細化されても半導体装置の高い信頼性を確保できる。
【００４２】
なお、図４および図５に示す本実施形態の半導体装置では、金属膜からなるパッド（図示せず）の代わりに、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極４ｂ）に比べて十分に大きなサイズの金属膜を設けてもよい。
【００４３】
また、図４および図５に示す本実施形態の半導体装置では、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より確実に抑えることができるため好ましい。
【００４４】
（第４の実施形態）
以下、本発明の第４の実施形態に係るテスト回路およびそれを用いた評価方法について、図６を参照しながら説明する。
【００４５】
図６に示すように、本実施形態のテスト回路は、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する評価用ＭＯＳトランジスタ１４を含む内部回路（図示せず）と、評価用ＭＯＳトランジスタ１４のゲート電極に接続され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有し、内部回路を保護するための保護用ＭＯＳトランジスタ１５と、保護用ＭＯＳトランジスタ１５を介して、評価用ＭＯＳトランジスタ１４のゲート電極に接続され、金属膜からなるパッド１３と、評価用ＭＯＳトランジスタ１４のゲート電極と保護用ＭＯＳトランジスタ１５とに接続されたアンテナパターン１６とを備えている。なお、パッド１３は複数個形成されており、保護用ＭＯＳトランジスタ１５のゲート電極、評価用ＭＯＳトランジスタ１４のソースおよびドレインにもパッド１３がそれぞれ接続されている。ここで、保護用ＭＯＳトランジスタ１５は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。
【００４６】
次に、本実施形態のテスト回路を用いて、アンテナパターン１６の特性を評価する方法を説明する。まず、評価用ＭＯＳトランジスタ１４のソースを接地し、評価用ＭＯＳトランジスタ１４のドレインおよび保護用ＭＯＳトランジスタ１５のゲートを一定の電位にする。次に、前述の状態で、保護用ＭＯＳトランジスタ１５のドレインを一定の電位を与えて、この時に評価用ＭＯＳトランジスタ１４に流れるドレイン電流値を測定する。以上の方法により、本実施形態のテスト回路におけるアンテナパターン１６の特性を評価することができる。
【００４７】
図７は、上述の本実施形態のテスト回路を用いて、評価用ＭＯＳトランジスタ１４のドレイン電流値を測定した結果を示す図である。なお、横軸はドレイン電流値（Ｉｄｓ）、縦軸は累積度数をそれぞれ表している。ここで、図７には、アンテナパターン１６を設けない場合１７、アンテナパターン１６として面積が４００μｍ２のくし型ポリシリコンゲート電極を設けた場合１８、およびアンテナパターン１６として面積が４０００μｍ２のくし型ポリシリコンゲート電極を設けた場合１９の測定結果がそれぞれ示されている。
【００４８】
図７に示すように、アンテナパターン１６のポリシリコンゲート電極の面積が大きくなるに連れ、ドレイン電流値は小さくなっている。ここで、ドレイン電流値が減少するのは、アンテナパターン１６のポリシリコンゲート電極がアンテナとなり、プラズマプロセス中に荷電粒子がポリシリコンゲート電極に蓄積される結果、ゲート絶縁膜にダメージが与えられるからだと考えられる。さらに、アンテナとなる導電膜（ポリシリコンゲート電極）の面積が大きいほど、プラズマ中の荷電粒子が多く蓄積されるため、ゲート絶縁膜の劣化を引き起こすプラズマダメージは発生しやすくなる。従って、図７に示す結果は、プラズマダメージのアンテナ（ゲートポリシリコンゲート電極）の面積に対する依存性を示していることがわかる。以上のことより、本実施形態のテスト回路を用いれば、アンテナパターン１６が評価用ＭＯＳトランジスタ１４に及ぼす影響を正確に評価することができる。
【００４９】
本実施形態のテスト回路の特徴は、パッド１３が評価用ＭＯＳトランジスタ１４と直接接続されておらず、保護用ＭＯＳトランジスタ１５を介して評価用ＭＯＳトランジスタ１４のゲート電極に接続されていることにある。この構成によれば、パッド１３を形成する際にプラズマチャージング電流が発生しても、該プラズマチャージング電流が保護用ＭＯＳトランジスタ１５を介して評価用ＭＯＳトランジスタ１４のゲート電極に流入するのを抑制することができる。そのため、評価用ＭＯＳトランジスタ１４は、パッド１３を形成する際のプラズマダメージの影響をほとんど受けることがない。その結果、本実施形態のテスト回路を用いれば、パッド１３からのプラズマダメージなど、他の要因を考慮することなく、アンテナパターン１６が評価用ＭＯＳトランジスタに及ぼす影響だけを評価することが可能となる。従って、アンテナパターン１６の正確な評価を行うことができるため、本実施形態のテスト回路を回路設計に利用することで、信頼性の高い半導体装置を実現できる。
【００５０】
なお、上述の図２と図７とに示された結果を照らし合わせてみると、図２に示す結果の方がドレイン電流値の減少が顕著に見られる。このことから、保護用ＭＯＳトランジスタが設けられておらず、評価用ＭＯＳトランジスタに直接接続されたパッドを有するテスト回路を用いた場合、パッド形成時のプラズマダメージが評価用ＭＯＳトランジスタに及ぼす影響が大きいため、アンテナパターンの十分な評価ができないことがわかる。
【００５１】
また、本実施形態のテスト回路では、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ１５を用いると、パッド１３を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より確実に抑えることができるため好ましい。
【００５２】
なお、本実施形態の半導体装置では、アンテナパターン１６としてポリシリコンからなるゲート電極を用いて評価を行ったが、これに限定されるものではなく、あらゆるアンテナパターンに対して正確な評価を行うことができる。
【産業上の利用可能性】
【００５３】
本発明に係る半導体装置、テスト回路およびそれを用いた評価方法は、例えばＭＯＳトランジスタなどを有する半導体装置の微細化および信頼性の向上に有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る半導体装置の構成の一部を示す概略図である。
【図２】（ａ）は、第１の実施形態の半導体装置の参考例に係る評価パターンを示す概略図であり、（ｂ）は第１の実施形態の半導体装置に係る評価パターンを示す概略図であり、（ｃ）は、第１の実施形態に係る各評価用半導体装置におけるドレイン電流値を測定した結果の度数分布を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の変形例を示す断面図である。
【図６】本発明の第４の実施形態に係るテスト回路を示す概略図である。
【図７】第４の実施形態に係るテスト回路を用いて、評価用ＭＯＳトランジスタのドレイン電流値を測定した結果を示す図である。
【図８】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００５５】
１      内部回路 
２      パッド 
３      保護用ＭＯＳトランジスタ 
３ａ    ゲート絶縁膜 
３ｂ    ゲート電極 
３ｃ    サイドウォール 
３ｄ    ソース・ドレイン領域 
４      ＭＯＳトランジスタ 
４ａ    ゲート絶縁膜 
４ｂ    ゲート電極 
４ｃ    サイドウォール 
４ｄ    ソース・ドレイン領域 
５      保護用パッド 
６ａ    パッド 
６ｂ    パッド 
６ｃ    保護用パッド 
６ｄ    パッド 
７      評価用ＭＯＳトランジスタ 
８      保護用ＭＯＳトランジスタ 
９      素子分離用絶縁膜 
１０      絶縁膜
１１      コンタクトプラグ 
１２      配線層 
１２ａ    配線層 
１３      パッド 
１４      評価用ＭＯＳトランジスタ 
１５      保護用ＭＯＳトランジスタ 
１６      アンテナパターン 
１７      アンテナパターンを設けない場合
１８      面積が４００μｍ２のポリシリコンゲート電極を設けた場合
１９      面積が４０００μｍ２のポリシリコンゲート電極を設けた場合
２０      半導体基板 
１０１      半導体基板 
１０２      素子分離用絶縁膜 
１０３      ゲート絶縁膜 
１０４      ゲート電極 
１０５      サイドウォール 
１０６      半導体拡散領域 
１０６ａ    半導体拡散領域 
１０７      絶縁膜 
１０８      プラグ 
１０９      配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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