(57)【要約】【課題】複数のチップを実装した場合において、回路構成の増大を抑えて確実且つ十分にピーク電流を抑制可能な半導体記憶システムを提供する。【解決手段】通信線ＭＬは、第１のチップ７１と第２のチップ７２に接続され、第１信号レベルに保持されている。モニタ回路ＭＮＴは、第１、第２のチップ７１、７２の一方が基準電流より大きな電流を使用している間、通信線ＭＬの信号レベルを第１信号レベルから第２信号レベルに変更し、通信線ＭＬの信号レベルが第２レベルの場合、第１、第２のチップ７１、７２の他方を、基準電流より大きな電流を使用する動作状態に遷移しない待ち状態に制御する。【選択図】      図１
2008197807.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体記憶装置と、
第２の半導体記憶装置と、
前記第１の半導体記憶装置と第２の半導体記憶装置に接続され、第１信号レベルに保持された共通の通信線と、
前記第１、第２の半導体記憶装置の一方が基準電流より大きな電流を使用している間、前記通信線の信号レベルを第１レベルから第２レベルに変更し、前記通信線の信号レベルが前記第２レベルの場合、前記第１、第２の半導体記憶装置の他方を、前記基準電流より大きな電流を使用する動作状態に遷移しない待ち状態に制御する制御回路と
を具備することを特徴とする半導体記憶システム。
【請求項２】
前記第１、第２の半導体記憶装置は、前記通信線に接続され、前記第１、第２の半導体記憶装置が基準電流より大きな電流を使用している期間を検出し、前記通信線を前記第１信号レベルから前記第２レベルに変更する検出部をそれぞれ具備し、
前記制御回路は、前記第１、第２の半導体記憶装置にそれぞれ設けられ、前記通信線が前記第２レベルの場合、前記基準電流より大きな電流を使用していない前記第１及び第２の半導体記憶装置のうち他方を、前記基準電流より大きい電流を使用する動作状態に遷移しない待ち状態に保持することを特徴とする請求項１記載の半導体記憶システム。
【請求項３】
前記第１の半導体記憶装置と第２の半導体記憶装置に供給される共通のクロック信号をさらに有し、前記第１の半導体記憶装置と第２の半導体記憶装置は、前記クロック信号により動作することを特徴とする請求項１記載の半導体記憶システム。
【請求項４】
第１の半導体記憶装置と、
第２の半導体記憶装置と、
前記第１、第２の半導体記憶装置に接続された制御回路と、
前記制御回路に設けられ、電圧を発生する電圧発生回路とを具備し、
前記制御回路は、前記第１、第２の半導体記憶装置の一方に電圧発生回路からの電圧を供給することを特徴とする半導体記憶システム。
【請求項５】
前記制御回路は、前記第１、第２の半導体記憶装置からの要求信号に基づき、前記電圧発生回路から前記第１、第２の半導体記憶装置の一方に前記電圧を供給することを特徴とする請求項４記載の半導体記憶システム。
【請求項６】
第３の半導体記憶装置をさらに具備し、前記通信線は、前記第３の半導体記憶装置にも接続され、前記第１、第２、第３の半導体記憶装置の１つが基準電流より大きな電流を使用している間、前記通信線の信号レベルを前記第１レベルから前記第２レベルに変更し、前記通信線の信号レベルが前記第２レベルの場合、前記第１、第２、第３の半導体記憶装置のうちの２つを、前記基準電流より大きな電流を使用する動作状態に遷移しない待ち状態とし、前記基準電流より大きな電流が停止した場合、前記信号レベルを前記第２レベルから前記第１レベルに変更し、待ち状態の前記第１、第２、第３の半導体記憶装置の１つにより、前記通信線の信号レベルを第１レベルから第２レベルに変更することを特徴とする請求項１の半導体記憶システム。
【請求項７】
前記第１、第２、第３の半導体記憶装置は、優先順位を有し、前記優先順位の高い順に、前記待ち状態から前記基準電流より大きな電流を使用する期間に移行することを特徴とする請求項６の半導体記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに係り、特に、複数のフラッシュメモリを実装した半導体記憶システムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、例えば−２Ｖ〜５Ｖの限られた閾値電圧の範囲内に、４値の場合は４つの閾値分布を設定し、８値の場合は８つの閾値分布を設定し、１６値の場合は１６個の閾値分布を設けなければならない。書き込みシーケンスは、プログラム動作と、ベリファイ動作が行なわれ、プログラム電圧を少しずつ上げて、プログラム動作と、ベリファイ動作が繰り返される。このように、プログラム電圧を僅かずつ上げて、プログラム動作と、ベリファイ動作を繰り返すため、書き込み時間が増大する。このため、書き込みパフォーマンスを上げるため、同時に書き込むセルの数が増加されている。
【０００３】
また、プログラム動作の開始時、全ビット線を充電する必要があり、ベリファイリード動作の開始時も、全ビット線を充電し、全ビット線に流れる電流を判定する。このため、非常に大きな電流が必要となり、一時的に大きなピーク電流が発生する。
【０００４】
さらに、ＮＡＮＤ型フラッシュメモリは、記憶容量を増加するため、複数個、例えば２〜４個のチップを同時に実装するマルチチップパッケージ（ＭＣＰ）や、複数のチップを実装したメモリカードとして使用されることが多い。このように、複数のチップを実装した場合、各チップのピーク電流が重なると、さらに大きなピーク電流が発生し、電源断などの信頼性を低下する問題が発生する可能性がある。
【０００５】
そこで、複数個のチップに対して並列的な書き込みを行った場合に発生する電流のピーク値を低減する技術が開発されている（例えば特許文献１参照）。しかし、回路構成の増大を抑えて確実且つ十分にピーク電流を抑制することが要望されている。
【特許文献１】特開平１１−２４２６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のチップを実装した場合において、回路構成の増大を抑えて確実且つ十分にピーク電流を抑制可能な半導体記憶システムを提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶システムの第１の態様は、第１の半導体記憶装置と、第２の半導体記憶装置と、前記第１の半導体記憶装置と第２の半導体記憶装置に接続され、第１信号レベルに保持された共通の通信線と、前記第１、第２の半導体記憶装置の一方が基準電流より大きな電流を使用している間、前記通信線の信号レベルを第１レベルから第２レベルに変更し、前記通信線の信号レベルが前記第２レベルの場合、前記第１、第２の半導体記憶装置の他方を、前記基準電流より大きな電流を使用する動作状態に遷移しない待ち状態に制御する制御回路とを具備することを特徴とする。
【０００８】
本発明の半導体記憶システムの第２の態様は、第１の半導体記憶装置と、第２の半導体記憶装置と、前記第１、第２の半導体記憶装置に接続された制御回路と、前記制御回路に設けられ、電圧を発生する電圧発生回路とを具備し、前記制御回路は、前記第１、第２の半導体記憶装置の一方に電圧発生回路からの電圧を供給することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数のチップを実装した場合において、回路構成の増大を抑えて確実且つ十分にピーク電流を抑制可能な半導体記憶システムを提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
先ず、図２乃至図１３を用いて、１つのＮＡＮＤ型フラッシュメモリの構成及び動作について説明する。
【００１２】
図２は、例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。
【００１３】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１４】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１５】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１６】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。
【００１７】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１８】
図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１９】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００２０】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００２１】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。
【００２２】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２３】
図４は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図３に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図４に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。
【００２４】
尚、以下の説明は、図３に示す構成、及び図４に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。
【００２５】
図５（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図５（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図５（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２６】
図６は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２７】
図７は、図６に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図７に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈはデータの書き込み時にワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ、Ｖｒｅａｄｈは、データの読み出し時にワード線に供給される電圧Ｖｒｅａｄ＋Ｖｔｈである。
【００２８】
図８は、図３に示すデータ記憶回路１０の一例を示す回路図である。
【００２９】
このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００３０】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００３１】
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。
【００３２】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００３３】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００３４】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００３５】
上記各信号及び電圧は、図３に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。
【００３６】
また、図４に示すデータ記憶回路１０は、図８に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図８に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。
【００３７】
本メモリは、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。
【００３８】
図９（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図９（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイレベル“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。
【００３９】
９（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。
【００４０】
図９（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。また、データ“１”、“２”、“３”、“４”は例えば正電圧の閾値電圧である。
【００４１】
（読み出し（リード）動作）
図９に示すように、第１ページ書き込み後、メモリセルのデータは、データ“０”又は“１”に存在するために、レベル“ａ”で読み出し動作をする。また、第２ページ書き込み後、メモリセルのデータは、“０”、“２”、“３”、“４”のいずれかにある。このため、レベル“ｂ”、“ｃ”、“ｄ”のいずれかで読み出し動作をする。
【００４２】
図１０は、リード、ベリファイリード動作の波形を示している。読み出し動作は、先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。
【００４３】
選択ワード線にリード時の電位“ａ”（例えば“ａ”＝０Ｖ）、又は“ｂ”、“ｃ”、“ｄ”を供給する。これと同時に、選択ブロックの非選択ワード線にＶread、選択ブロックのセレクト線ＳＧＤにＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）設定し、セレクト線ＳＧＳをＶｓｓに設定する。図８に示すデータ記憶回路のＶＰＲＥにＶｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ、ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧を一旦供給し、ビット線を例えば０．６Ｖにプリチャージする。
【００４４】
このときに、選択ビット線は０．６Ｖ、非選択ビット線はＶｓｓである。このため、ある１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の容量Ｑは、Ｑ＝Ｃ×Ｖ、Ｑ＝４ｐＦ×０．６Ｖとなる。ここで、例えば８ｋＢ同時に書き込む場合、Ｑ＝８×１０２４×８×４ｐＦ×０．６Ｖとなる。このため、図１０に示すように、大きなピーク電流が発生する。
【００４５】
次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）にする。閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より高い時、セルがオフするため、ビット線はハイレベル（例えば０．６Ｖ）のままであり、閾値電圧が“ａ”又は“ｂ”、“ｃ”、“ｄ”より低いとセルがオンするためビット線は放電され、ソースと同電位つまりＶｓｓとなる。
【００４６】
次いで、図８に示すデータ記憶回路の信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ）の電圧を供給する。ＴＤＣのノードはビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベル、高い場合ＰＤＣはハイレベルとなり、読み出しが行なわれる。
【００４７】
図４に示すように、ロウ方向に並んだ全セルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線を充電すると同時に、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線が充電状態に保持される。ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。したがって、オン状態のセルの数が多い場合、信号ＶＰＲＥが供給されるノードから、ソース線に大電流が流れ、ソース線の電位が浮いた状態となる問題がある。これを抑えるため、複数回の読み出し動作を行い、先ずセルがオンする場合、つまり、ソース線が浮いても電流が流れるセルは、読み出し結果をローレベルとし、次回からビット線は充電せず、１回目の読み出しで、ハイレベルが読み出されたセルに対して、再度読み出しを行う。したがって、１回目の読み出しでは、大きなピーク電流が発生する。
【００４８】
（プログラム及びプログラムベリファイ）
（プログラム）
図１１は、プログラム動作の波形を示し、図１２は、第１ページのプログラム動作を示し、図１３は、第２ページのプログラム動作を示している。図１２、図１３を参照して概略的に説明する。
【００４９】
プログラム動作は、先ずアドレスを指定し、図３で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページを選択する。
【００５０】
次に、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（ステップＳ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（ステップＳ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。
【００５１】
（プログラム動作）
図８に示すデータ記憶回路１０の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓになる。また、選択されたワード線に接続され、非選択ページのセル（ビット線が非選択である）は、書き込まれてはならないため、これらのセルに接続されているビット線もＶｄｄに設定する。
【００５２】
このとき、選択ビット線が書き込みの場合（Ｖｓｓ）、非選択ビット線は非書き込み（Ｖｄｄ）であるため、１本の選択ビット線と非選択ビット線及びウェル、ソース等の容量が例えば４ｐＦとすると、１本のビット線の電荷Ｑは、Ｑ＝Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となる。ここで、例えば８ｋＢのメモリセルを同時に書き込む場合、Ｑ（８ｋＢ）＝８×１０２４×８×Ｃ（４ｐＦ）×Ｖ（２．５Ｖ）となり、大きなピーク電流が発生する。
【００５３】
また、図４に示すように、ロウ方向に並んだ全メモリセルを一括して書き込む場合、全ビット線が選択状態である。特に、書き込みデータが、例えばデータ“１”とデータ“０”が交互となる場合、全ビット線間の容量が最大となり、大きなピーク電流が発生する。
【００５４】
ここで選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線に書き込み電圧ＶＰＧＭ（２０Ｖ）、非選択ワード線にＶＰＡＳＳ（１０Ｖ）を与えるとビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶＰＧＭとなり、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶｄｄであり、カップリングでＶＰＧＭ／２程度となるため、メモリセルはプログラムされない。
【００５５】
第１ページの書き込み（図１２、Ｓ１１〜Ｓ１５）で、メモリセルのデータはデータ“０”とデータ“１”になる。第２ページの書き込み（図１３、Ｓ２１〜Ｓ２８）後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる。
【００５６】
（プログラムベリファイリード）
メモリセルは、閾値電圧の低いレベルより書き込まれるため、第１ページのプログラムベリファイは、レベル“ａ’”でベリファイし、第２ページのプログラムベリファイは、レベル“ｂ’”、“ｃ’”又は“ｄ’”でベリファイする（Ｓ２５〜Ｓ２７）。プログラムベリファイ動作は、前述したリード動作と殆ど同じである。
【００５７】
先ず、選択されているセルのウェル、ソース線、非選択ビット線をＶｓｓに設定する。選択ワード線にリード時の電位“ａ”より少し高い電位“ａ’”、“ｂ’”、“ｃ’”、又は“ｄ’”（例えば“ａ”＝０Ｖとすると“ａ’”＝０．５Ｖ）、以後“’”は、ベリファイ電位を示し、リード電位より若干高い値とする。
【００５８】
次に、図８に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）にそれぞれ設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定する。ウェル及びソース線はＶｓｓとなっている。このため、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い時、セルはオフするため、ビット線はハイレベル（例えば２．２Ｖ）のままであり、閾値電圧が“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い時、セルはオンするため、ビット線は放電されＶｓｓとなる。このビット線の放電時間中に、信号ＶＰＲＥをＶｓｓ、信号ＢＬＰＲＥをＶｄｄとし、ＴＤＣをＶｓｓ、信号ＲＥＧをハイレベル、信号ＶＲＥＧをハイレベルとしてＤＤＣのデータをＴＤＣに移動させる。この後、一旦信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）とし、ＰＤＣのデータをＤＤＣにコピーする。次いで、信号ＢＬＣ１をハイレベルとして、ＴＤＣのデータをＰＤＣに移す。この動作により、ＰＤＣに記憶されていた書き込み又は非書き込みを示すデータはＤＤＣに移り、ＤＤＣのデータは、ＰＤＣに移る。
【００５９】
次に、信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線が０．４５Ｖより低い場合、ローレベルとなり、ビット線が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。次に、信号ＶＲＥＧをＶｄｄ、信号ＲＥＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＤＴＧをＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＰＤＣのデータをＤＤＣに移した後、信号ＢＬＣ１をＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣがローレベル（書き込み）の場合で、セルの閾値電圧が、レベル“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より低い場合、ＰＤＣは再びローレベル（書き込み）となる。また、セルの閾値電圧が、レベル“ａ’”、“ｂ’”、“ｃ’”又は“ｄ’”より高い場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。さらに、元々ＰＤＣがハイレベル（非書き込み）の場合、ＰＤＣはハイレベルとなり、次回のプログラムより非書き込みとなる。
【００６０】
また、第２ページの書き込みにおいて、レベル“ｂ’”のプログラムベリファイは、上記の動作を行なうと、レベル“ｃ”及び“ｄ”への書き込みセルが、レベル“ｂ’”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、レベル“ｃ’”及び“ｄ’”の書き込みの場合、図８に示すデータ記憶回路１０のノードＮ２ａをローレベルに設定し、レベル“ｂ’”の書き込みの場合、ノードＮ２ａをハイレベルに設定する。この状態において、信号ＲＥＧをＶｓｇに設定し、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、レベル“ｃ’”及び“ｄ’”の書き込みの場合、ＴＤＣを強制的にローレベルに設定しておき、レベル“ｂ’”のプログラムベリファイにおいて書き込みが完了しないようにする。
【００６１】
また、第２ページの書き込みにおいて、レベル“ｃ’”のプログラムベリファイは、上記動作を行なうと、レベル“ｄ”への書き込みセルが、レベル“ｃ’”のプログラムベリファイにおいて、非書き込みとなってしまう。このため、例えば、レベル“ｃ”の書き込みの場合、予め図８に示すデータ記憶回路１０のＤＤＣのデータをローレベルに設定しておく。ビット線の放電中に、ＰＤＣのデータとＤＤＣのデータを交換しているため、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１をＶｔｒ（＝０．１Ｖ＋Ｖｔｈ）に設定し、レベル“ｄ’”の書き込みの場合、ＴＤＣを強制的にローレベルに設定し、レベル“ｄ’”でのプログラムベリファイにおいて書き込みが完了しないようにする。
【００６２】
ＰＤＣがローレベルの場合、再び書き込み動作を行ない全てのデータ記憶回路１０のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す。
【００６３】
また、図４に示すように、ロウ方向に並んだ全メモリセルを一括してプログラムベリファイする場合、ロウ方向に並んだ全メモリセルを一括して読み出す場合と同様に、前メモリセルからデータを読み出し、ベリファイする。
【００６４】
（消去動作）
消去動作は、図３、図４に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図９（ｃ）に示すように、メモリセルのデータ“０”と同様となる。
【００６５】
（第１の実施形態）
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリを使用したＭＣＰ又はメモリカードを概略的に示している。図１は、説明を間単にするため、ＮＡＮＤ型フラッシュメモリを２チップ実装した例を示しているが、２チップ以上であってもよい。
【００６６】
図１において、ＭＣＰは、第１、第２のチップ７１、７２、及びコントローラ７３を有している。第１、第２のチップ７１、７２は、上述した構成のＮＡＮＤ型フラッシュメモリを含んでいる。コントローラ７３は、第１、第２のチップ７１、７２にチップイネーブル信号ＣＥ（Ａ）、ＣＥ（Ｂ）を供給するとともに、レディ／ビズィを示す信号Ｒ／Ｂ、前記信号ＡＬＥ、ＣＬＥ、ＷＥ，ＲＥ、アドレス信号、データ等を供給する。また、第１、第２のチップ７１、７２から読み出されたデータを受け、外部に出力する。
【００６７】
また、第１、第２のチップ７１、７２及びコントローラ７３は、モニタ回路ＭＮＴをそれぞれ有している。このモニタ回路ＭＮＴは、第１、第２のチップ７１、７２及びコントローラ７３が、基準電流より大きな電流（ピーク電流）を使用しているかどうかをモニタする。
【００６８】
第１、第２のチップ７１、７２及びコントローラ７３のモニタ回路ＭＮＴは、同一構成であり、例えばＮチャネルＭＯＳトランジスタ７４−１、７４−２、７４−３、及びインバータ回路７５−１、７５−２、７５−３により構成されている。トランジスタ７４−１、７４−２、７４−３のドレインは、通信線ＭＬを介してコントローラ７３に設けられた抵抗７６に接続され、この抵抗を介して電源Ｖｄｄに接続される。トランジスタ７４−１、７４−２、７４−３の各ソースは接地されている。各トランジスタ７４−１、７４−２、７４−３のゲートには、第１、第２のチップ７１、７２及びコントローラ７３においてそれぞれ発生されたピーク信号ＰＥＡＫがそれぞれ供給されている。また、各インバータ回路７５−１、７５−２、７５−３の入力端は、トランジスタ７４−１、７４−２、７４−３のドレインにそれぞれ接続され、出力端は、第１、第２のチップ７１、７２及びコントローラ７３の後述する内部回路に接続されている。
【００６９】
尚、抵抗７６に代えて、ダイオード接続されたＮチャネルディプリション型ＭＯＳトランジスタ７７を使用することも可能である。
【００７０】
また、トランジスタ７４−１、７４−２のドレインをコントローラ７３に接続せず、第１、第２のチップの何れか、又は両方に抵抗７６を配置し、第１、第２のチップ毎にトランジスタ７４−１、７４−２に電源を供給したり、第１又は第２のチップから第２又は第１のチップに電源を供給したりすることも可能である。
【００７１】
また、図２４に示すように、例えば第１のチップ７１において発生されたピーク信号ＰＥＡＫを例えばインバータ回路７１−１により反転して第２のチップ７２のモニタ信号ＭＯＵＴを発生するインバータ回路７２−１の入力端に直接供給し、第２のチップ７２において発生されたピーク信号ＰＥＡＫを例えばインバータ回路７２−２により反転して第１のチップ７１のモニタ信号ＭＯＵＴを発生するインバータ回路７１−２の入力端に直接供給するように構成してもよい。この場合、第１のチップ７１から第２のチップ７２に第１のピーク認識信号が供給され、第２のチップ７２から第１のチップ７１に第２のピーク認識信号が供給される。このため、第１のチップ７１と第２のチップ７２を接続するために２本の通信線が必要となる。
【００７２】
ピーク信号ＰＥＡＫは、後述するように、第１、第２のチップ７１、７２又はコントローラ７３において、ピーク電流の発生タイミングにおいて生成される信号である。つまり、第１、第２のチップ７１、７２の場合、書き込み（プログラム）、ベリファイリード、読み出し（リード）、消去などの大きな電流が発生するタイミングにおいて、ピーク信号ＰＥＡＫが発生する。
【００７３】
また、コントローラ７３は、例えばエラー訂正回路７８を有しており、エラー訂正回路７８が動作する場合、大きな電流が発生する。このため、読み出しデータの出力時など、エラー訂正回路７８が動作するタイミングで、ピーク信号ＰＥＡＫが発生される。
【００７４】
ピーク電流が発生していない場合、ピーク信号ＰＥＡＫは非活性（ローレベル）であり、各トランジスタ７４−１、７４−２、７４−３のドレインの電位（ピーク認識信号）は、ハイレベルとされ、各インバータ回路７５−１、７５−２、７５−３の出力端から出力されるモニタ信号ＭＯＵＴはローレベルとされている。この状態において、例えば第１のチップ７１がプログラム状態となり、ピーク信号ＰＥＡＫが発生されると、トランジスタ７４−１がオンとなり、通信線ＭＬがローレベルとなる。このため、第１、第２のチップ７１、７２及びコントローラ７３のインバータ回路７５−１、７５−２、７５−３の出力端から出力されるモニタ信号ＭＯＵＴがハイレベルとなる。このモニタ信号ＭＯＵＴがハイレベルとなった場合、第２のチップ７２、及びコントローラ７３は、待ち状態となり、第２のチップ７２、及びコントローラ７３により大電流が発生されることが防止される。
【００７５】
図１４は、例えば第１、第２のチップ７１、７２のシーケンスコントローラの一例を示している。このシーケンスコントローラは、例えば図２に示す制御信号及び制御電圧発生回路７に設けられている。
【００７６】
図１４は、複数のフリップフロップ回路８１−１〜８１−ｎ、アンド回路８２−１〜８２−９、及びオア回路８２−１０、８２−１１などにより構成されている。各フリップフロップ回路８１−１〜８１−ｎは、例えば図１１、図１２に示す書き込み動作の各ステップの状態を順次保持する。すなわち、フリップフロップ回路８１−１は、例えばプログラムコマンドＰＧＭＣＯＭに応じて、ＳＤＣからＰＤＣにデータを転送するときセットされ、フリップフロップ回路８１−２は、ＳＤＣからＰＤＣにデータを転送後、プログラム開始時にセットされる。フリップフロップ回路８１−３は、プログラムの待ち状態においてセットされ、フリップフロップ回路８１−ｎは、プログラム終了後、ベリファイ時開始にセットされる。
【００７７】
アンド回路８２−１の入力端には、フリップフロップ回路８１−１から出力される信号ＳＴＰ、ＳＤＣからＰＤＣへのデータ転送が終了したことを示す信号ＳＴＰＥＮＤが供給される。フリップフロップ回路８１−１は、プログラムコマンドＰＧＭＣＯＭによりセットされて、信号ＳＴＰを出力し、アンド回路８２−１の出力信号によりリセットされる。
【００７８】
アンド回路８２−２〜８２−９の入力端には、第１、第２のチップ７１、７２に設けられた前記モニタ回路ＭＮＴを構成するインバータ回路７５−１、７５−２のうち対応するインバータ回路から出力されたモニタ信号ＭＯＵＴが供給される。
【００７９】
さらに、アンド回路８２−２，８２−６の入力端には、信号ＳＴＰ、信号ＳＴＰＥＮＤが供給される。アンド回路８２−３，８２−７は、フリップフロップ回路８１−３のセット出力信号ＷＰＧＭを受ける。アンド回路８１−４、８２−８は、フリップフロップ回路８１−ｎから供給されるベリファイ状態を示すＶＦＹと図示せぬフリップフロップ回路から供給されるベリファイ終了を示す信号ＶＦＹＥＮＤが供給される。
【００８０】
オア回路８２−１０は、アンド回路８２−２、８２−３、８２−４の出力信号を受け、フリップフロップ回路８１−２をセットする。この結果、フリップフロップ回路８１−２は、プログラム状態を示す信号ＰＧＭを出力する。アンド回路８２−５は、フリップフロップ回路８１−２から出力される信号ＰＧＭと、プログラムが終了したことを示す信号ＰＧＭＥＮＤを受け、信号ＰＧＭＥＮＤの入力タイミングで、フリップフロップ回路８１−２をリセットする。
【００８１】
オア回路８２−１１は、アンド回路８２−６、８２−７、８２−８の出力信号を受け、フリップフロップ回路８１−３をセットする。この結果、フリップフロップ回路８１−３は、プログラムの待ち状態を示す信号ＷＰＧＭを出力する。
【００８２】
また、アンド回路８２−９は、フリップフロップ回路８１−２から出力される信号ＰＧＭとプログラムが終了したことを示す信号ＰＧＭＥＮＤを受ける。フリップフロップ回路８１−ｎは、アンド回路８２−９の出力信号によりセットされ、ベリファイ動作状態を示す信号ＶＦＹを出力する。
【００８３】
図１５は、タイミング信号発生回路を示し、図１６は、タイミング信号発生回路の出力信号を示している。
【００８４】
図１５において、クロック発生器８３は、クロック信号ＣＬＫを発生する。クロック発生器８３から出カウンタクロック信号ＣＬＫはカウンタ８４に供給される。このカウンタ８４は、クロック信号ＣＬＫより、図１６カウンタミング信号ＴＭ０、ＴＭ１、…を出力する。立ち上がり認識回路８５には、各フリップフロップ回路８１−１〜８１−ｎのセット出力信号ＳＴＰ、ＰＧＭ、ＷＰＧＭ、ＶＦＹ…が供給される。立ち上がり認識回路８５は、各信号の立ち上がりを認識し、リセット信号を出力する。例えば立ち上がり認識回路８５は、ＰＧＭ（プログラム）、ＶＦＹ（ベリファイ）のシーケンスに入った直後に、リセット信号を出力し、カウンタ８４をリセットする。
【００８５】
図１７は、図１１に示すプログラム動作に適用されるタイミング信号発生回路を示している。このタイミング信号発生回路は、例えば複数のアンド回路８６−０、８６−１…と、複数のフリップフロップ回路８７−０、８７−１…により構成されている。アンド回路８６−０の入力端には、図１４に示すフリップフロップ回路８１−２からカウンタプログラム状態を示す信号ＰＧＭと、図１５に示すカウンタ８４から供給されるタイミング信号ＴＭ０、ＴＭ１、ＴＭ２が反転して供給される。このアンド回路８６−０の出力信号は、フリップフロップ回路８７−０のセット入力端に供給される。フリップフロップ回路８７−０は、プログラム状態においてタイミング信号ＴＭ０、ＴＭ１、ＴＭ２の入力条件が満足された場合セットされ、タイミング信号ＰＣＬＫ０を出力する。また、アンド回路８６−１の入力端には、プログラム状態を示す信号ＰＧＭと、カウンタ８４から供給されるタイミング信号ＴＭ０、ＴＭ１が供給されるとともに、タイミング信号ＴＭ２が反転して供給される。このアンド回路８６−１の出力信号は、フリップフロップ回路８７−１のセット入力端に供給される。フリップフロップ回路８７−１は、プログラム状態においてタイミング信号ＴＭ０、ＴＭ１、ＴＭ２の入力条件が満足された場合セットされ、タイミング信号ＰＣＬＫ１を出力すると共に、タイミング信号ＰＣＬＫ０をリセットする。
【００８６】
図１７に示すタイミング信号ＰＬＣＫ０、ＰＬＣＫ１を発生する回路のみを示しているが、タイミング信号ＰＬＣＫ２〜ＰＬＣＫ４（ＰＧＭＥＮＤ）を発生する回路も同様の構成とされている。さらに、図１０に示すリード及びベリファイリード動作に適用されるタイミング信号ＰＬＣＫ０〜ＰＬＣＫ４（ＲＥＡＤＥＮＤ、ＶＦＹＥＮＤ）を発生する回路も同様の構成とされている。
【００８７】
図１８（ａ）は、図１に示す第１、第２のチップ７１、７２に設けられ、プログラム、リード、又はベリファイリードにおいてピーク信号ＰＥＡＫを発生する回路を示している。この回路は、例えばオア回路８８−１、８８−２、フリップフロップ回路８８−３により構成されている。オア回路８８−１の入力端には、タイミング信号ＰＣＬＫ０とタイミング信号ＲＣＬＫ０が供給され、オア回路８８−２の入力端には、タイミング信号ＰＣＬＫ１とタイミング信号ＲＣＬＫ１が供給される。タイミング信号ＲＣＬＫ０、ＲＣＬＫ１は、リード、ベリファイリードにおいて、前述したプログラムと同様にして発生されるタイミング信号である。これらオア回路８８−１の出力端はフリップフロップ回路８８−３のセット入力端に接続され、オア回路８８−２の出力端はフリップフロップ回路８８−３のリセット入力端に接続される。このフリップフロップ回路８８−３の出力端からピーク信号ＰＥＡＫが出力される。すなわち、図１０、図１１に示すように、リード、ベリファイリード又はプログラムにおいて、タイミング信号ＲＣＬＫ０とＲＣＬＫ１の間又はタイミング信号ＰＣＬＫ０とＰＣＬＫ１の間でピーク電流が発生する。ピーク信号ＰＥＡＫの発生回路は、リード、ベリファイリード又はプログラムにおいて、タイミング信号ＲＣＬＫ０とＲＣＬＫ１の間又はタイミング信号ＰＣＬＫ０とＰＣＬＫ１の間で、ピーク信号ＰＥＡＫを発生する。
【００８８】
また、図１８（ｂ）は、前述したコントローラ７３に設けられるピーク信号の発生回路を示している。この回路は、フリップフロップ回路８８−４により構成されている。フリップフロップ回路８８−４のセット入力端には、タイミング信号ＥＣＣＣＬＫ０が供給され、リセット入力端にはタイミング信号ＥＣＣＣＬＫ１が供給される。タイミング信号ＥＣＣＣＬＫ０、ＥＣＣＣＬＫ１は、コントローラ７３のエラー訂正回路７８の動作期間を示している。エラー訂正回路７８が動作した場合、ピーク電流が発生する。フリップフロップ回路８８−４は、タイミング信号ＥＣＣＣＬＫ０とＥＣＣＣＬＫ１の間でピーク信号ＰＥＡＫを発生する。
【００８９】
図１８（ａ）に示す回路で発生されたピーク信号ＰＥＡＫは、図１に示す第１、第２のチップのモニタ回路ＭＮＴを構成するトランジスタ７４−１又は７４−２のゲートに供給される。図１８（ｂ）に示す回路で発生されたピーク信号ＰＥＡＫは、図１に示すコントローラ７３を構成するトランジスタ７４−３のゲートに供給される。
【００９０】
第１、第２のチップ７１、７２、コントローラ７３のいずれかのモニタ回路ＭＮＴにおいてピーク信号ＰＥＡＫが活性化（ハイレベルと）されると、前述したように、第１、第２のチップ７１、７２、コントローラ７３のトランジスタ７４−１、７４−２、７４−３のいずれかがオンとなり、インバータ回路７５−１、７５−２、７５−３から出力されるモニタ信号ＭＯＵＴが活性化（ハイレベルと）される。このモニタ信号ＭＯＵＴは、図１４に示す各アンド回路８２−１〜８２−４に供給される。この結果、アンド回路アンド回路８２−１〜８２−４の入力条件が成立しないため、ピーク信号ＰＥＡＫが活性されたチップ又はコントローラ以外のチップ又はコントローラは、ピーク電流が発生するプログラム又はリードのシーケンスに移る場合、待ち状態となる。この後、プログラム、リード、ベリファイリード、又はエラー訂正が終了し、図１８に示すアンド回路８８−１，８８−２，８８−４の何れかの入力条件が不成立となると、ピーク信号ＰＥＡＫが非活性（ローレベル）とされる。この結果、モニタ信号ＭＯＵＴがローレベルとなり、待ち状態が解除される。したがって、他のチップ、又はコントローラが、待ち状態である場合、次の電流ピークが発生するプログラム又はリードのシーケンスに移ることができる。
【００９１】
例えば３つのチップが接続されている場合において、先ず、第１のチップが電流ピークモードになり、第２、第３のチップが待ち状態となっているとする。この状態において、第１のチップの電流ピークモード期間が終了した場合、第２のチップと第３のチップが同時に電流ピークモードに入ってしまうことがある。したがって、３チップ以上を含むＭＣＰ又はメモリカードの場合、例えば第１のチップ、第２のチップ、第３のチップの順に優先度を設定する。優先度は、例えば、電流ピークモードに入ることが可能となった時から、実際に電流ピークモードになるまでの時間を、例えば第１のチップは例えば０ｎｓ、第２のチップは例えば１００ｎｓ、第３のチップは例えば２００ｎｓとなるように予め決めておく。このように設定した場合、第１のチップが電流ピークモードから解除された場合、第２のチップは、１００ｎｓ後に電流ピークモードに入り、第３のチップは待ち状態となる。また、第２のチップが電流ピークモードから解除された場合、第１のチップが電流ピークモードに入らない場合、第３のチップは、２００ｎｓ後に電流ピークモードに入ることができる。このため、３つのチップを含む場合においても、ピーク電流の重なりを防止できる。
【００９２】
図２５は、３つのチップを有するＭＣＰ又はメモリカードのさらなる変形例を示すものである。図２５に示すように、この変形例は、ピーク認識信号のほかに、第１のチップ７１から第２のチップ７２と第３のチップ１００に第１の待ち信号を出力し、第２のチップ７２から第３のチップ１００に第２の待ち信号を出力する。第２のチップ７２は、第１のチップ７１から供給される第１の待ち信号がイネーブルの場合、電流ピークモードに入らないようにし、第３のチップ１００は、第１の待ち信号又は第２の待ち信号がイネーブルの場合、電流ピークモードに入らないようにする。このような構成とすることにより、３つのチップに優先順位を付けることが可能である。
【００９３】
図１９は、例えば第１のチップ７１が書き込み動作を開始した後、第２のチップ７２が少し遅れて書き込み動作を行う場合を示している。第１、第２のチップ７１、７２は、図１１乃至図１３の書き込みシーケンスに従って動作する。動作開始時、第１のチップ７１、第２のチップ７２ともピーク電流が発生していないため、ピーク認識信号（トランジスタ７４−１，７４−２，７４−３のドレイン電圧）は、ハイレベルとなっている。この後、第１のチップ７１がプログラム状態に入ると、ピーク電流が発生する。すると、前述した動作によりピーク認識信号がローレベルとなる。この状態において、第２のチップ７２がプログラム状態に移ろうとするが、ピーク認識信号がローレベルであり、モニタ信号ＭＯＵＴがハイレベルであるため、第２のチップ７２は待ち状態とされる。この後、第１のチップ７１の電流がピーク状態を脱すると、上記動作によりピーク認識信号は、ハイレベルになる。すると、モニタ信号ＭＯＵＴがローレベルとなり、第２のチップ７２は待ち状態からプログラム状態に移行可能となる。
【００９４】
上記第１の実施形態によれば、第１、第２のチップ７１，７２、及びコントローラ７３にそれぞれピーク電流を監視するモニタ回路ＭＮＴを設け、各モニタ回路ＭＮＴを接続している。このため、第１、第２のチップ７１，７２、及びコントローラ７３の何れかにおいてピーク電流が発生している場合、他の回路は、待ち状態に設定される。このため、ピーク電流が重なることを防止でき、大規模な電流消費を抑制できる。
【００９５】
また、第１、第２のチップ７１，７２、コントローラ７３は、それぞれモニタ回路ＭＮＴを有し、ピーク電流の発生する期間にピーク信号ＰＥＡＫを発生してモニタ回路ＭＮＴを動作させ、通信線ＭＬにより接続された他のモニタ回路ＭＮＴを同様の状態に設定している。したがって、簡単な構成により、複数のチップやコントローラを待ち状態に設定したり、待ち状態から解除できるため、チップ面積の増大を防止できる。
【００９６】
尚、第１の実施形態は、ピーク電流が発生するとき、ピーク認識信号をローレベルとし、他のチップがピーク電流を発生するシーケンスに移らないようにした。しかし、複数のチップ間の通信に時間がかかる場合、ピーク電流が発生する少し前から、ピーク認識信号をローレベルとし、ピーク電流が発生することを示してもよい。
【００９７】
また、プログラムとリード及びベリファイリードは、ビット線を充電する電圧が異なり、プログラムのときのピーク電流のほうが大きい。このため、リード及びベリファイリードのピーク電流が問題にならない場合、プログラムのときのみ、ピーク電流を監視することも可能である。
【００９８】
さらに、第１の実施形態において、ＮＡＮＤ型フラッシュメモリは２チップとしているが、１チップ、或いは３チップ以上であってもよい。
【００９９】
また、例えば３チップを使用する場合、ピーク認識信号を複数用意し、第１のチップがプログラム状態でピーク電流が発生しているとき、他の２チップは、プログラムの状態には入らないようにする。一方、第１のチップが、リード状態で、ピーク電流が発生しているとき、他の２チップは、プログラム状態に移行しないが、１チップのみは、リード状態に入れるようにすることも可能である。
【０１００】
同様に、複数のＮＡＮＤ型フラッシュメモリとコントローラ間において、ピーク電流の大小に応じて、複数のピーク認識信号を用い、ＭＣＰ又はカードのピーク電流が大きくならないように制御することも可能である。
【０１０１】
さらに、図１は、複数のメモリとコントローラを示しているが、コントローラの電流がピークとならない場合、複数のメモリ間でのみ通信し、ピークを重ならないようにすることも可能である。
【０１０２】
（第２の実施形態）
上記のように、各チップは、内部にプログラム及びリードシーケンスを制御するため、クロック発生回路を有している。クロック発生回路により発生されるクロック信号の周期は、例えばダイソートテスト時において、例えば抵抗値をトリミングすることにより設定される。しかし、各チップのクロック発生回路が発生するクロック信号の周期は、僅かにばらついている。このため、図１９に示すように、第１のチップと第２のチップがプログラム動作と、ベリファイリード動作を繰り返す場合、最初は、ピーク電流の重なりを防止できても、次第にピーク電流が重なってしまう。これにより、待ち状態が頻繁に発生し、書き込みパフォーマンスが劣化してしまうことが考えられる。そこで、第２の実施形態は、１つのクロック信号により複数のチップやコントローラを制御する。
【０１０３】
図２０は、第２の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付している。第２の実施形態は、ＮＡＮＤ型フラッシュメモリからなる第１、第２のチップ７１、７２、又はコントローラ７３のうち１つから、クロック信号ＣＬＫを出力する。例えばコントローラ７３からクロック信号を出力する場合、第１、第２のチップ７１、７２は、コントローラ７３から供給されるクロック信号に基づきプログラム、リード及びベリファイリードなどの動作を実行する。
【０１０４】
第２の実施形態によれば、１つのクロック信号に基づき第１、第２のチップ７１、７２、及びコントローラ７３が動作するため、複数のクロック信号を用いる場合のように、クロック信号同士のずれにより、ピーク電流の発生タイミングが重なることを防止できる。したがって、待ち動作が頻繁に発生しなくなるため、動作速度の低下を防止できる。
【０１０５】
また、第２の実施形態によれば、クロック発生回路の数を削減できるため、チップ面積を削減できる。
【０１０６】
（第３の実施形態）
上記第２の実施形態は、第１、第２のチップ７１、７２、又はコントローラ７３の中の１つから、クロック信号を出力し、このクロック信号に基づき、第１、第２のチップ７１、７２、及びコントローラ７３が動作した。
【０１０７】
これに対して、第３の実施形態は、例えば図２１に示すように、コントローラ７３が、第１、第２のチップ７１、７２のプログラム動作、ベリファイリード動作を制御する。この場合、第１、第２のチップ７１，７２、及びコントローラ７３は、互いの動作状態を監視する必要がない。このため、第１、第２のチップ７１、７２は、モニタ回路ＭＮＴを有する必要がない。したがって、第３の実施形態によれば、第１、第２の実施形態に比べて回路構成を簡単化できる利点を有している。
【０１０８】
尚、第３の実施形態は、コントローラ７３が、第１、第２のチップ７１、７２を制御したが、これに限らず、第１、第２のチップ７１、７２の一方が、第１、第２のチップ７１、７２の他方、及びコントローラ７３の動作を制御してもよい。この場合、第１、第２のチップ７１、７２の一方は、アクセスアドレスが自分のものか他のものかを認識すればよい。
【０１０９】
（第４の実施形態）
上記第１乃至３の実施形態は、ＮＡＮＤ型フラッシュメモリからなる複数チップの内部にそれぞれプログラム動作及びベリファイリード動作のための高電圧発生回路を有している。これに対して、第４の実施形態は、全てのＮＡＮＤ型フラッシュメモリのチップには、高電圧発生回路は存在せず、コントローラ７３、又は複数のＮＡＮＤ型フラッシュメモリのチップのうち、１チップ若しくは数チップのみ高電圧発生回路を有する構成とされている。
【０１１０】
図２２は、第４の実施形態を示すものであり、例えばコントローラ７３が、高電圧発生回路９０を有している場合を示している。コントローラ７３は、第１、第２のチップ７１，７２に供給されるコマンドに基づき、第１、第２のチップ７１、７２の動作を制御する制御信号を供給する。さらに、コントローラ７３の高電圧発生回路９０は、制御信号により動作状態とされる第１、第２のチップ７１、７２の一方へプログラム動作及びベリファイリード動作に必要な電圧を供給する。
【０１１１】
すなわち、コントローラ７３は、コマンドに基づき、第１、第２のチップ７１、７２の一方が、プログラム動作、リード動作又はベリファイリード動作の電流ピークモードになるとき、制御信号により、第１、第２のチップ７１、７２の他方をリード動作又はベリファイリード動作の電流ピークモードに入る場合、待ち状態とする。この状態において、高電圧発生回路９０から動作状態のチップに必要な電圧が供給される。この後、プログラム動作、リード動作又はベリファイリード動作に必要な高電圧を供給し終わったとき、つまりピーク電流が終了した場合、コントローラ７３は、待ち状態であったチップを動作状態として、このチップに必要な電圧を供給する。また、例えば、読み出し動作は、書込み動作より電流ピークが小さいため、読み出し動作の場合は、数個のチップに高電圧発生回路９０から高電圧を供給してもよい。
【０１１２】
上記第４の実施形態によれば、コントローラ７３に設けられた１つの高電圧発生回路９０により第１、第２のチップ７１、７２に高電圧を供給している。このため、ピーク電流の重なりを防止でき、大規模な電流消費を防止できる。一般に、プログラム時に使用するプログラム電圧Ｖｐｇｍ及び非選択セルを導通状態とする電圧Ｖｐａｓｓ、及びリード又はベリファイリード時に使用する読み出し電圧Ｖreadなどの高電圧は、ワード線を立ち上げたときに、負荷が増える。このため、第１、第２のチップ７１、７２が同時に同じ動作状態となった場合、高電圧発生回路９０は、２倍の負荷を充電可能な能力を必要とする。
【０１１３】
しかし、第４の実施形態のように制御すると、ＮＡＮＤ型フラッシュメモリを有する第１、第２のチップ７１、７２が同時に同じ動作状態とならない。このため、高電圧発生回路９０は、１チップ分の負荷を充電できる能力のみで十分で有り、しかも、１つの高電圧発生回路９０のみで構成できるため、回路構成を縮小できる効果を有している。
【０１１４】
図２３は、第４の実施形態の変形例を示している。第４の実施形態は、コントローラ７３から第１、第２のチップ７１、７２に制御信号を供給するとともに、高電圧発生回路９０から第１、第２のチップ７１、７２の一方に必要な高電圧を供給している。この高電圧の供給は、コントローラ７３の制御に基づき供給されている。
【０１１５】
これに対して、本変形例の場合、第１、第２のチップ７１、７２がコントローラ７３に高電圧の供給を要求する要求信号を発生する。コントローラ７３は、要求信号が供給された場合、例えば最先に要求信号を発生した第１、第２のチップ７１、７２の一方に高電圧発生回路９０から高電圧を供給する。このため、高電圧が供給されたチップが動作状態となり、高電圧が供給されないチップは待ち状態となる。この後、高電圧の供給が終了した場合、待ち状態とされていたチップに高電圧が供給される。このような構成によっても、ピーク電圧の重なりを防止でき、大規模な電流消費を防止できる。
【０１１６】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【０１１７】
【図１】第１の実施形態を示すものであり、モニタ回路を示す構成図。
【図２】第１の実施形態に係る半導体記憶装置の概略構成図。
【図３】メモリセルアレイの構成の一例を示す回路図。
【図４】メモリセルアレイの構成の他の例を示す回路図。
【図５】図５（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。
【図６】ＮＡＮＤ型フラッシュメモリを示す断面図。
【図７】図４に示す各領域に供給される電圧の例を示す図。
【図８】図３、図４に示すデータ記憶回路の一例を示す回路図。
【図９】図９（ａ）（ｂ）（ｃ）は、書き込み及び消去動作に伴うメモリセルの閾値電圧分布を示す図。
【図１０】リード、ベリファイリード時の動作を示す波形図。
【図１１】プログラム時の動作を示す波形図。
【図１２】第１ページの書き込み動作を示すフローチャート。
【図１３】第２ページの書き込み動作を示すフローチャート。
【図１４】シーケンスコントローラの一例を示す回路図。
【図１５】タイミング信号発生回路の一例を示す回路図。
【図１６】タイミング信号発生回路の出力信号を示す波形図。
【図１７】タイミング信号発生回路の一例を示す回路図。
【図１８】図１８（ａ）（ｂ）は、ピーク信号発生回路の一例を示す回路図。
【図１９】プログラムシーケンスを示す図。
【図２０】第２の実施形態を示す構成図。
【図２１】第３の実施形態を示す構成図。
【図２２】第４の実施形態を示す構成図。
【図２３】第４の実施形態の変形例を示す構成図。
【図２４】第１の実施形態の変形例を示す構成図。
【図２５】第１の実施形態の他の変形例を示す構成図。
【符号の説明】
【０１１８】
７１、７２、１００…第１、第２、第３のチップ、７３…コントローラ、ＭＮＴ…モニタ回路、ＭＬ、ＭＬ１、ＭＬ２…通信線、９０…高電圧発生回路。
【図１】
2008197807.tif 000003
【図２】
2008197807.tif 000004
【図３】
2008197807.tif 000005
【図４】
2008197807.tif 000006
【図５】
2008197807.tif 000007
【図６】
2008197807.tif 000008
【図７】
2008197807.tif 000009
【図８】
2008197807.tif 000010
【図９】
2008197807.tif 000011
【図１０】
2008197807.tif 000012
【図１１】
2008197807.tif 000013
【図１２】
2008197807.tif 000014
【図１３】
2008197807.tif 000015
【図１４】
2008197807.tif 000016
【図１５】
2008197807.tif 000017
【図１６】
2008197807.tif 000018
【図１７】
2008197807.tif 000019
【図１８】
2008197807.tif 000020
【図１９】
2008197807.tif 000021
【図２０】
2008197807.tif 000022
【図２１】
2008197807.tif 000023
【図２２】
2008197807.tif 000024
【図２３】
2008197807.tif 000025
【図２４】
2008197807.tif 000026
【図２５】
2008197807.tif 000027