(57)【要約】      （修正有）【課題】製造工程における生産性が優れた、積層チップを備えた半導体素子の製造方法を提供する。【解決手段】上部側に第１コンタクトパッド５を有する第１半導体ウェハ８を準備する工程と、第１半導体素子８のコンタクトパッド５に凸状のコンタクトバンプ１２を配設する工程と、スルーホールがコンタクトパッド１８から下部に延びている第２半導体素子１５を準備する工程と、第２半導体素子１５を第１半導体素子に隣り合わせ、凸状のコンタクトバンプ１２をスルーホール内に配置して第２半導体素子１５のコンタクトパッド１８に電気的に接続される工程よりなる半導体素子の製造方法。【選択図】図１６
2008016855.tif 000002
【特許請求の範囲】
【請求項１】
第１の上部と、該第１の上部の反対側に位置する第１の下部とを有するとともに、該第１の上部側に第１コンタクトパッドを有した第１半導体ウェハを準備する第１半導体ウェハ準備工程と、
第２の上部と、該第２の上部の反対側に位置する第２の下部とを有するとともに、該第２の上部側に第２コンタクトパッドを有した、ある厚さを有した第２半導体ウェハを準備する第２半導体ウェハ準備工程と、
該第２半導体ウェハに、第２コンタクトパッドの領域内における該第２の上部から、該第２の下部に延びるスルーホールを形成するスルーホール形成工程と、
該スルーホールの直径よりも短い直径を有する凸状のコンタクトバンプを、該第１コンタクトパッド上に配設するコンタクトバンプ配設工程と、
該第２の下部と該第１の上部との相対位置を変えて、該凸状のコンタクトバンプを該スルーホールに挿入することによって、該第１半導体ウェハ上に該第２半導体ウェハを積層する積層工程と、
該凸状のコンタクトバンプと該第２コンタクトパッドとを電気的に接続する電気接続工程とを含む、積層チップを備えた半導体素子の製造方法。
【請求項２】
上記凸状のコンタクトバンプの高さは、第２半導体ウェハの厚さと第２コンタクトパッドの厚さとの和にほぼ等しい、請求項１に記載の方法。
【請求項３】
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、絶縁性の有機材料を充填する、請求項１に記載の方法。
【請求項４】
上記積層工程の前に、上記第１の上部を液体接着剤によって被覆し、
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、該接着剤を充填する、請求項３に記載の方法。
【請求項５】
上記第２の下部には、上記積層工程の際に該第２の下部を上記第１の上部に接着することができるように、接着層を備えており、
上記積層工程の後に上記第２の上部を感光性誘電体材料によって被覆することにより、上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、該感光性誘電体材料を充填する、請求項３に記載の方法。
【請求項６】
さらに、
上記第２の上部に、めっき基部であるシード層を堆積するシード層堆積工程と、
上記シード層堆積工程によって該第２の上部に堆積したシード層上に、マスク開口部を有するめっきマスクを形成するマスク形成工程と、
上記マスク形成工程の後、該マスク開口部内に導電層を堆積させることにより、上記凸状のコンタクトバンプの上端および上記第２コンタクトパッドを被覆して、該凸状のコンタクトバンプと該第２コンタクトパッドとを電気的に接続することによって該凸状のコンタクトバンプと該第２コンタクトパッドとの間の配線を形成する配線形成工程とを含む、請求項１に記載の方法。
【請求項７】
上記凸状のコンタクトバンプは電気めっきに適した材料を有している、請求項６に記載の方法。
【請求項８】
上記配線は銅配線を有している、請求項６に記載の方法。
【請求項９】
上記コンタクトパッドは金を有している、請求項６に記載の方法。
【請求項１０】
上記配線は、電気めっきに適した導体材料を有しており、上記凸状のコンタクトバンプの上端は、該導体材料によって被覆されている、請求項６に記載の方法。
【請求項１１】
第１の上部と、該第１の上部の反対側に位置する第１の下部と、該第１の上部側に形成された第１コンタクトパッドとを有する、複数の第１チップを備えた第１半導体ウェハを準備する第１半導体ウェハ準備工程と、
第２の上部と、該第２の上部の反対側に位置する第２の下部と、該第２の上部側に形成された第２コンタクトパッドとを有するとともに、ある厚さを有している、複数の第２チップを備えた第２半導体ウェハを準備する第２半導体ウェハ準備工程と、
該第２半導体ウェハに、第２コンタクトパッドの領域内における該第２の上部から、該第２の下部に延びるスルーホールを形成するスルーホール形成工程と、
該スルーホールの直径よりも短い直径を有する凸状のコンタクトバンプを、該第１コンタクトパッドに配設するコンタクトバンプ配設工程と、
該第２半導体ウェハを第２チップにダイシングするダイシング工程と、
上記ダイシング工程によって得られた第２チップの該第２の下部と、該第１チップの該第１の上部との相対位置を変えて、該コンタクトパッドを該スルーホールに差し込むことによって、該第１半導体ウェハの第１チップ上に、第２チップを個々に積層する第２チップ積層工程と、
上記第２チップ積層工程の後、該第２チップと第２チップとの間の隙間を充填する充填工程と、
上記コンタクトバンプ配設工程によって得られた該凸状のコンタクトバンプと、該第２コンタクトパッドとを電気的に接続する電気接続工程とを含む、積層チップを備えた半導体素子の製造方法。
【請求項１２】
さらに、上記第２チップを試験する試験工程を含み、
上記第２チップ積層工程は、該試験工程を通過した第２チップを用いる、請求項１１に記載の方法。
【請求項１３】
上記試験工程を、上記ダイシング工程の前に行う、請求項１２に記載の方法。
【請求項１４】
上記試験工程を、上記ダイシング工程の後に行う、請求項１２に記載の方法。
【請求項１５】
上記試験工程は、少なくとも１つの欠陥のある第２チップを検出し、
上記第２チップ積層工程は、少なくとも１つの欠陥のある第２チップを積層する工程を含む、請求項１２に記載の方法。
【請求項１６】
第１チップが欠陥のあるチップとして検出された場合、該第１チップ上にダミーチップを積層する、請求項１２に記載の方法。
【請求項１７】
上記凸状のコンタクトバンプの高さは、上記第２半導体ウェハと第２コンタクトパッドとの厚さの和にほぼ等しい、請求項１１に記載の方法。
【請求項１８】
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、絶縁材を充填する、請求項１１に記載の方法。
【請求項１９】
上記第２チップ積層工程の前に、上記第１の上部を液体接着剤によって被覆し、上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、該接着剤を充填する、請求項１８に記載の方法。
【請求項２０】
上記第２の下部には、上記第２チップ積層工程の際に該第２の下部を上記第１の上部に接着することができるように、接着層を備えており、
上記第２チップ積層工程によって第２チップを積層した後に、該第２の上部を感光性誘電体材料によって被覆することにより、上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、該感光性誘電体材料を充填する、請求項１８に記載の方法。
【請求項２１】
さらに、
上記第２の上部の表面に、めっき基部であるシード層を堆積するシード層堆積工程と、
該第２の上部のシード層にマスク開口部を有するめっきマスクを形成するマスク形成工程と、
上記マスク形成工程の後、該マスク開口部内に導電層を堆積することにより、上記凸状のコンタクトバンプの上端および上記第２コンタクトパッドを被覆して、該凸状のコンタクトバンプを該第２コンタクトパッドに電気的に接続することによって該凸状のコンタクトバンプと該第２コンタクトパッドとの間の配線を形成する配線形成工程とを含む、請求項１１に記載の方法。
【請求項２２】
上記凸状のコンタクトバンプは電気めっきに適した材料を有している、請求項２１に記載の方法。
【請求項２３】
上記配線は銅を有している、請求項２１に記載の方法。
【請求項２４】
上記コンタクトパッドは金を有している、請求項２１に記載の方法。
【請求項２５】
上記配線は、電気めっきに適した導体材料を有しており、上記凸状のコンタクトバンプの上端は、該導体材料によって被覆されている、請求項２１に記載の方法。
【請求項２６】
第１の上部と、該第１の上部の反対側に位置する第１の下部とを有するとともに、該第１の上部側に第１コンタクトパッドを有した第１半導体素子と、
第２の上部と、該第２の上部の反対側に位置する第２の下部とを有するとともに、該第２の上部側に第２コンタクトパッドを有した第２半導体素子と、
該第２コンタクトパッドと隣り合った該第２の上部から、該第２の下部に延びる、該第２半導体素子に形成されたスルーホールと、
該第１コンタクトパッドに電気的に接続されており、該スルーホールの直径よりも短い直径を有する、凸状のコンタクトバンプとを備えており、
該第２半導体素子は、該第１半導体素子に隣り合うように配置されていて、該凸状のコンタクトバンプが、該スルーホール内に配置していて、該第２コンタクトパッドに電気的に接続されている、積層チップを備えた半導体素子。
【請求項２７】
上記凸状のコンタクトバンプの高さは、上記第２半導体素子の厚さにほぼ等しい、請求項２６に記載の半導体素子。
【請求項２８】
上記凸状のコンタクトバンプの高さは、上記第２半導体素子の厚さと上記第２コンタクトパッドの厚さとの和にほぼ等しい、請求項２６に記載の半導体素子。
【請求項２９】
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、絶縁材が充填されている、請求項２６に記載の半導体素子。
【請求項３０】
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、接着剤が充填されている、請求項２９に記載の半導体素子。
【請求項３１】
上記凸状のコンタクトバンプと上記スルーホールの壁との間に形成される隙間に、感光材が充填されている、請求項２９に記載の半導体素子。
【請求項３２】
上記コンタクトパッドと上記第２コンタクトパッドとの間の配線は、銅から形成されている、請求項２９に記載の半導体素子。
【請求項３３】
上記コンタクトパッドは、金から形成されている、請求項２９に記載の半導体素子。
【請求項３４】
上記第１半導体素子は１つの第１半導体ウェハを有しており、上記第２半導体素子は１つの第２半導体ウェハを有している、請求項２６に記載の半導体素子。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、半導体素子に関するものであり、特に、積層チップを備えた半導体素子、および、その製造方法に関するものである。
【０００２】
〔背景〕
半導体素子の機能性および密度を上げるためには、複数の半導体チップを基板に積層したり、複数の半導体チップを互いに積層したりする。例えば、同じ機能を有するチップ（例えば、メモリチップ）を積層することにより、メモリの密度を上げることができる。また、異なる機能を有するチップ（例えば、プロセッサチップおよびメモリチップ）を積層すれば、処理時間を低減することができる。通常、基板に１つの第１チップが搭載される場合、このチップは、フリップチップ技術を用いてバンプを接着（ボンディング）することにより、あるいは、ワイヤボンディングによって、基板に接続される。さらに、該第１チップの上部に、第２チップを搭載する場合、フリップチップボンディングを用いる場合は、該第２チップは、該第１チップの裏側に（それらの間に挿入された接着テープを用いて）直接搭載される。また、ワイヤボンディングを用いる場合、ボンディングワイヤのあらゆる破損を防止するために、該第１チップと該第２チップとの間にスペーサを配置する。該第２チップは、基板に接続されているか、または、ワイヤボンディングによって該第１チップに接続されている。
【０００３】
しかしながら、これらのチップは、チップレベルで（つまり、該チップをダイシングした後）積層される。したがって、製造プロセスにおいて、チップごとの生産性は低い。尚、ダイシング後のチップは、「ダイ」と呼ばれる場合もあるが、本明細書では、「チップ」という用語のみを用いる。
【０００４】
上記生産性を高めるために、複数の半導体チップを備えたウェハ同士を上下に積層する、というウェハレベルでチップを積層するための積層方法が知られている。各ウェハは、あらゆる従来の半導体製造プロセスによって形成することができる。各半導体チップは、その周辺領域に、複数のスルー電極が配置されており、配線素子として用いられる該スルー電極の少なくとも１つの端面には、バンプが形成されている。
【０００５】
次に、このような複数のウェハを順次積層することにより、隣り合う半導体チップ同士のスルー電極またはバンプ同士が整合されて接触する。この接触を、縦方向に隣り合う半導体チップ同士を電気的に接続するように行う。次に、積層された該ウェハを、個々のチップ実装パッケージに分割する。
【０００６】
上記ウェハのシリコンを貫通する１つのホール内に、複数の上記スルー電極を、直流を発生させるように配置した場合、上記スルーホールの内部表面を不動態化する工程を別途設ける必要がある。
【０００７】
〔発明の概要〕
本発明の一形態は、積層チップを備えた半導体素子の製造方法に関するものである。この方法により、製造工程における生産性が改善される。
【０００８】
本発明の一形態に関する方法は、第１コンタクトパッドを上部に備えた第１半導体ウェハを準備する工程と、第２コンタクトパッドを第２の上部に備えた第２半導体ウェハを準備する工程と、該第２半導体ウェハにスルーホールを取り付ける工程と、該スルーホールの直径よりも短い直径を有し、かつ、該第２半導体ウェハの厚さにほぼ等しい高さを有する凸状のコンタクトバンプを、該第１コンタクトパッド上に配置する工程と、該第１半導体ウェハ上に該第２半導体ウェハを配置し、該凸状のコンタクトバンプを該スルーホールに挿入する工程と、該凸状のコンタクトバンプと、これらのコンタクトパッドとを電気的に接続する工程とを含んでいる。
【０００９】
上記凸状のコンタクトバンプと上記スルーホールの壁との間の空間に有機材料を充填することにより、該凸状のコンタクトバンプは、該有機材料によって該スルーホールから電気的に絶縁される。その結果、毛管充填によって該空間を充填することにより、酸化ケイ素または窒化ケイ素といった不動態化層を用いてホールに不動態化処理を施す必要がなくなるということが、本発明の有効な利点の１つである。
【００１０】
本発明の他の形態は、上部に第１コンタクトパッドを備えた第１半導体ウェハと、第２の上部に第２コンタクトパッドを備えた、ある厚さの第２半導体ウェハと、該第２半導体ウェハのスルーホールと、該スルーホールの直径よりも短い直径を有し、かつ、該第２半導体ウェハの厚さにほぼ等しい高さを有する、該第１コンタクトパッドの凸状のコンタクトバンプとを有する、積層チップを備えた半導体素子に関するものである。該第２半導体ウェハは、該第１半導体ウェハ上に配置されており、該凸状のコンタクトバンプは、該スルーホールに挿入され、該第２の凸状のコンタクトバンプに電気的に接続されている。
【００１１】
以下に記載する詳細な説明に関して、類似または同じ参照符号を用いて類似または対応する構造素子を示した添付図面を追いながら読むと、本発明の模範的な実施形態を容易に理解できるだろう。
【００１２】
尚、図１は、複数のチップを備えたウェハを示す平面図である。
また、図２は、コンタクトパッドを備えた単一のチップを示す平面図である。
また、図３は、スルーシリコン配線領域と、コンタクトパッドとの第１の態様を示す図である。
また、図４は、スルーシリコン配線領域と、コンタクトパッドとの第２の態様を示す図である。
また、図５は、スルーシリコン配線領域と、該領域から離れた位置あるコンタクトパッドとを示す図である。
また、図６は、ウェハレベルにおけるウェハ中のチップを示す平面図である。
また、図７は、コンタクトパッドと、不動態化処理によって形成された層とを示す模式的な断面図である。
また、図８は、第１ウェハのチップ上の、単一のコンタクトパッドを示す断面図である。
また、図９は、凸状のコンタクトバンプを備えた単一のコンタクトパッドを示す断面図である。
また、図１０は、他のパッド封止部を備えた単一のコンタクトパッドを示す断面図である。
また、図１１は、スルーホールを有する第２ウェハのチップ上の単一のコンタクトパッドを示す断面図である。
また、図１２は、スルーホールと下部に沿った接着層とを備えた第２ウェハのチップ上の、単一のコンタクトパッドを示す断面図である。
また、図１３は、ウェハを積層するためにスルーホールを備えた第２半導体ウェハを示す断面図である。
また、図１４は、ボンディングおよび毛管充填を行うために、凸状のコンタクトバンプと液体接着剤とを備えた第１半導体ウェハを示す断面図である。
また、図１５は、上記第１半導体ウェハに接着された第２半導体ウェハの構成を示す断面図である。
また、図１６は、上記凸状のコンタクトバンプと上記第２半導体ウェハ上のチップのコンタクトパッドとが電気的に接続されている、図１５に示す構成を示す断面図である。
また、図１７は、上記第２半導体ウェハのように他の半導体ウェハを実装するために、他の凸状のコンタクトバンプを備えた、図１６に示した構成を示す断面図である。
また、図１８は、ダイシング後の４層の積層チップを示す断面図である。
また、図１９は、基板に取り付けるために内部接続素子を備えた、図１８に示す４層の積層チップを示す断面図である。
また、図２０は、ウェハを積層し、ウェハボンディング接着を行うためのスルーホールを有する第２半導体ウェハを示す断面図である。
また、図２１は、凸状のコンタクトバンプを備えた第１半導体ウェハを示す断面図である。
また、図２２は、上記第１半導体ウェハ上に接着された第２半導体ウェハの構成を示す断面図である。
また、図２３は、感光性誘電体被覆部および毛管隙間充填部を備えた図２２に示した構成を示す断面図である。
また、図２４は、コンタクト領域の開口部を有する図２３の構成を示す断面図である。
また、図２５は、上記第２半導体ウェハのように、他の半導体ウェハを実装するための他の凸状のコンタクトバンプを備えた図２４に示した構成を示す断面図である。
また、図２６は、上記第１半導体ウェハに積層された複数のチップを備えた本発明の他の実施形態を示す断面図である。
【００１３】
〔実施形態の詳細な説明〕
半導体ウェハ１は、図１に示すように複数の半導体チップ２を有している。各チップ２は、１つの電気回路（図示せず）を有している。図２に示すように、チップ２には、上記電気回路と他の電気回路とを、または、上記電気回路と基板とを電気的に接続するためのコンタクトパッド３が配設されている。
【００１４】
コンタクトパッド３の少なくともいくつかには、スルーホールシリコン配線領域４が設けられている。この領域４は、第１半導体ウェハの場合は凸状のコンタクトバンプが実装される領域であり、第２半導体ウェハの場合にはスルーホールが設けられる領域である（これについては以下に詳述する）。図３または図４は、設計の異なるコンタクトパッド３を示している。図３は、中心に円形の領域４を備えた正方形の形状をしたコンタクトパッド３を示している。図４は、中心に円形の領域４を備えた円形のコンタクトパッド３を示している。図４のコンタクトパッド３と、領域４とは同心円になるように配置されている。
【００１５】
図５は、コンタクトパッド３と領域４とが異なる位置にある構成を示している。本発明では、このような構成であっても、以下に記載するように、コンタクトパッド３と上記凸状のコンタクトバンプとを接触させることができる。
【００１６】
図６に示すように、第１半導体ウェハ８の上部７の表面６、または、（チップ端１０に沿ってダイシングすることによってチップ９をまだ一つ一つに切り分けていないので）該第１半導体ウェハの構造内のチップ９の上部７の表面６に、コンタクトパッド５が配置されている。図７は、上部７の表面６にコンタクトパッド５を備えた、図６の線ＶＩＩ-ＶＩＩに沿って切断した断面図を示している。第１半導体ウェハ８または半導体チップの上部７の表面に設けられたコンタクトパッド５同士の間には、不動態化層１１が設けられている。不動態化層１１は、コンタクトパッド５表面にも広がっているが、それはコンタクトパッド５の境界部分のみである。図８は、より詳細な図である。
【００１７】
領域４には、図９に示すように、コンタクトパッド５上に凸状のコンタクトバンプ１２が配置されている。この凸状のコンタクトバンプ１２は、第２半導体ウェハと接着層との厚さに相当する高さを有している（これについては以下に詳述する）。凸状のコンタクトバンプ１２は、Ｃｕ、Ａｕ、または、他の導体材料から形成されている。凸状のコンタクトバンプ１２の下端では、図１０に示すように、コンタクトパッド５に他のパッド封止層１３が設けられていてもよい。このパッド封止層は、図３または図４に示したパッド設計のように、該凸状のコンタクトバンプを該パッドに接続している。パッド封止層１３があることによって、コンタクトパッド５の表面は周囲の影響を受けることがない。導体材料からなるパッド封止層１３の形成には、他の効果もある。それは、図５に例示したコンタクトパッド３のように、領域４の位置が、コンタクトパッド５に対して位置が外れているときであっても、凸状のコンタクトバンプ１２をコンタクトパッド５に電気的に接続することができるという効果である。導体材料からなる封止層１３は、第１半導体ウェハ８のチップ９の上部に位置する再区画層（図示せず）の一部であってもよい。
【００１８】
図１１および図１２に示したように、第２半導体ウェハ１５のチップ１４には、凸状のコンタクトバンプ１２の直径よりも長い直径を有するスルーホール１６が位置している。該スルーホールは、第２コンタクトパッド１８の領域４の、第２半導体ウェハ１５の第２の上部１７から、第２半導体ウェハ１５の第２の下部１９まで延びている。このように構成することにより、第２半導体ウェハ１５は、第１半導体ウェハ８への積層に適した構造となっている。
【００１９】
第１半導体ウェハ８への第２半導体ウェハ１５の実装には、２種類の方法がある。図１３から図１７に示す液体接着剤による実装と、図２０〜図２５に示す第２の下部１９の接着層２０による実装である。液体接着方法を用いる場合、図１１に示すように、第２の下部１９には何もない状態である。また、図１２に示すようにスルーホール１６が接着層２０を貫通して延びている構成の場合は、接着層による方法を用いる。接着層２０が軟質材料からなる場合は、スルーホール１６を、接着層２０を貫通させて延ばす必要はない。その場合は、該凸状のバンプが接着層２０を貫通することができる。
【００２０】
図１３に示したように、薄膜化された第２半導体ウェハ１５には、積層のためのスルーホール１６が形成されている。図１４には、第１半導体ウェハ８に、凸状のコンタクトバンプ１２および液体接着剤２１が備えられている。これは、第２の下部１９を第１の上部７に接着し、凸状のコンタクトバンプ１２と、スルーホール１６との間に積層後に残っている隙間を毛管充填するためである。さらに、この隙間の毛管充填により、凸状のコンタクトバンプ１２が電気的に絶縁される。
【００２１】
その後、第２の上部１７の表面を、めっき基部であるシード層（図示せず）によって被覆する。次に、このシード層を、リソグラフィプロセスによりパターン形成されたマスクによって被覆する。これにより、他のプロセス工程において導電層２２によってめっきされる上記第２半導体ウェハの上部の表面の部分が、露出する。該マスクをパターン形成した後、導電層２２をめっきし、該マスクを除去する。この状態を、図１６に示す。この図では、導電層２２は、凸状のコンタクトバンプ１２の上端を、第２半導体ウェハ１５の第２コンタクトパッド１８に電気的に接続している。これが、コンタクトパッド１２の高さが第２半導体ウェハ１５と接着層２０、２１との厚さにほぼ等しい理由である。これにより、第１コンタクトパッド５は、凸状のコンタクトバンプ１２を介して第２コンタクトパッド１８に電気的に接続される。
【００２２】
２つのウェハだけを積層する場合、上記凸状バンプ配線と、上記配線とは、導電性有機ペーストをステンシル印刷することによって実現してもよい。これにより、電気めっきにかかるコストを低減できる。
【００２３】
２つの半導体ウェハ８、１５のみを積層する場合、半導体ウェハ８と、半導体ウェハ１５とが積層したものを、実装用の完成した半導体素子として個々にダイシングすることができる。
【００２４】
他には、図１７に示すように、第１半導体ウェハ８上への第２半導体ウェハ１５の実装について上記した同じ方法で、第２半導体ウェハ１５上に第３半導体ウェハ（図示せず）を積層するための第２の凸状のコンタクトバンプ２３を、第２コンタクトパッド１８に設けることもできる。同様に、複数の半導体ウェハを互いに積層することもできる。この場合、上記シード層を用いて、該凸状のコンタクトバンプと、それらに対応する該第２パッドと、続く凸状のコンタクトバンプとの間の配線を電気めっきする。積層工程の終わりに、他のプロセス工程（ここでは詳述しない）において半導体素子を完成させるために、積層したものをダイシングによって１つ１つに切り分ける。
【００２５】
４つの半導体ウェハを積層することによって製造された積層体２４を、図１８に示す。この図では、工程を簡素化するべく、第１半導体ウェハ８を、積層前に薄膜化していない。それゆえに、例えば第２チップ１４よりも厚い第１チップ９を用いて、素子を安定させることができる。積層後に該第１ウェハを薄膜化することにより、該積層の高さを低減してもよい。
【００２６】
図１９に示したように、最上部チップ２６の凸状のコンタクトバンプ２５の上端に、インターポーザレベルまたは基板レベルに付着させるためのハンダボール２７を形成している。
【００２７】
図２０〜図２５は、本発明の他の実施形態（つまり、ウェハボンディングおよび隙間充填の第２の態様）を示している。他の図に示したものと同じ部材には、同じ参照符号を付している。
【００２８】
図２０に示す薄膜化された第２半導体ウェハ１５には、積層するためのスルーホール１６を形成する。第２半導体ウェハ１５の下部１９には、接着層２０を取り付ける。スルーホール１６は、接着層２０をも貫通している。図２１では、第１半導体ウェハ８に凸状のコンタクトバンプ１２が設けられている。図２２では、接着層２０を用いて、図２１に示した第１の上部７と、図２０に示した第２の下部１９とを接着し、第２半導体ウェハ１５を第１半導体ウェハ８上に実装する。図２３では、第２半導体ウェハ１５の第２の上部１７は、感光性誘電体被覆部２８によって被覆されている。被覆部２８はまた、凸状のコンタクトバンプ１２と積層後に残っているスルーホール１６との隙間を毛管充填する。この隙間の毛管充填により、凸状のコンタクトバンプ１２は絶縁される。
【００２９】
その後、第２の上部１７のコンタクト領域２９をリソグラフィプロセスによって開口する（図２４）。次に図２５に示すように、コンタクト領域２９と凸状のコンタクトバンプ１２の上端とを、凸状のコンタクトバンプ２５と第２コンタクトパッド１８とを接続（配線）する導電層２２によって被覆する。ここでも、凸状のコンタクトバンプ１２の高さは、第２半導体ウェハ１５および接着層２０の厚さにほぼ等しい。
【００３０】
図２５に示すように、第１半導体ウェハ８上への第２半導体ウェハ１５の実装について上記した場合と同様に、第２半導体ウェハ１５に第３半導体ウェハ（図示せず）を積層するための第２の凸状のコンタクトバンプ２５を、第２コンタクトパッド１８に設ける。同様に、複数の半導体ウェハを互いに積層できる。積層工程の終わりに、他のプロセス工程（ここでは詳述しない）において半導体素子を完成するために、積層体をダイシングによって１つ１つダイシングする。
【００３１】
図２６に示したように、第１半導体ウェハ８のチップ９上に第２半導体ウェハ１５の個々のチップ１４を積層することもできる。この積層プロセスを、上部チップ１４の上に他のチップ３２を積層することにより、数回繰り返してもよい。これにより、スクライブ線で示した領域３０に充填剤３１を充填してシード層用のめっき基部を供給することが、有効である。この場合、破損したチップを実装しないようにするために、実装前にチップ９、１４を試験してもよい。
【００３２】
このプロセスでは、チップ９、１４、３２を積層前に試験でき、実装には望ましいチップのみを用いることができる。第１半導体ウェハ８のチップ９が欠陥のあるチップであると検出された場合、このチップを取り替えることはできない。なぜなら、第１半導体ウェハ８のチップ９は、すでにウェハアセンブリ内に結合されているからである。チップ１４のレベル、または、他のチップ３２の他のレベルにおいて隙間をつくらないようにするために、第１半導体ウェハ８の欠陥のあるチップ９の積層上に他の欠陥のあるチップまたはダミーチップを積層することが、有効である。
【００３３】
また、以上で説明した配線、具体的には、上記第１コンタクトパッドと上記第２コンタクトパッドとの間の配線は、銅から形成されていることが好ましい。また、上記コンタクトパッドは金を有していることが好ましい。
【図面の簡単な説明】
【００３４】
【図１】複数のチップを備えたウェハを示す平面図である。
【図２】コンタクトパッドを備えた単一のチップを示す平面図である。
【図３】スルーシリコン配線領域と、コンタクトパッドとの第１の態様を示す図である。
【図４】スルーシリコン配線領域と、コンタクトパッドとの第２の態様を示す図である。
【図５】スルーシリコン配線領域と、該領域から離れた位置あるコンタクトパッドとを示す図である。
【図６】ウェハレベルにおけるウェハ中のチップを示す平面図である。
【図７】コンタクトパッドと、不動態化処理によって形成された層とを示す模式的な断面図である。
【図８】第１ウェハのチップ上の、単一のコンタクトパッドを示す断面図である。
【図９】凸状のコンタクトバンプを備えた単一のコンタクトパッドを示す断面図である。
【図１０】他のパッド封止部を備えた単一のコンタクトパッドを示す断面図である。
【図１１】スルーホールを有する第２ウェハのチップ上の単一のコンタクトパッドを示す断面図である。
【図１２】スルーホールと下部に沿った接着層とを備えた第２ウェハのチップ上の、単一のコンタクトパッドを示す断面図である。
【図１３】ウェハを積層するためにスルーホールを備えた第２半導体ウェハを示す断面図である。
【図１４】ボンディングおよび毛管充填を行うために、凸状のコンタクトバンプと液体接着剤とを備えた第１半導体ウェハを示す断面図である。
【図１５】上記第１半導体ウェハに接着された第２半導体ウェハの構成を示す断面図である。
【図１６】上記凸状のコンタクトバンプと上記第２半導体ウェハ上のチップのコンタクトパッドとの間が電気的に接続されている、図１５に示す構成を示す断面図である。
【図１７】上記第２半導体ウェハのように他の半導体ウェハを実装するために他の凸状のコンタクトバンプを備えた、図１６に示した構成を示す断面図である。
【図１８】ダイシング後の４層の積層チップを示す断面図である。
【図１９】基板に取り付けるために内部接続素子を備えた、図１８に示す４層の積層チップを示す断面図である。
【図２０】ウェハを積層し、ウェハボンディング接着を行うためにスルーホールを有する第２半導体ウェハを示す断面図である。
【図２１】凸状のコンタクトバンプを備えた第１半導体ウェハを示す断面図である。
【図２２】上記第１半導体ウェハ上に接着された第２半導体ウェハの構成を示す断面図である。
【図２３】感光性誘電体被覆部および毛管隙間充填部を備えた図２２に示した構成を示す断面図である。
【図２４】コンタクト領域の開口部を有する図２３の構成を示す断面図である。
【図２５】上記第２半導体ウェハのように、第１半導体ウェハを実装するために他の凸状のコンタクトバンプを備えた図２４に示した構成を示す断面図である。
【図２６】上記第１半導体ウェハ上に積層されたチップを備えた本発明の他の実施形態を示す断面図である。
【符号の説明】
【００３５】
１        半導体ウェハ
２        半導体チップ
３        コンタクトパッド
４        スルーホールシリコン配線領域
５        第１半導体ウェハのコンタクトパッド
６        上部表面
７        第１半導体ウェハの上部
８        第１半導体ウェハ
９        第１半導体ウェハのチップ
１０      チップ端
１１      不動態化層
１２      凸状のコンタクトバンプ
１３      封止層
１４      第２半導体ウェハのチップ
１５      第２半導体ウェハ
１６      スルーホール
１７      第２の上部
１８      第２コンタクトパッド
１９      第２半導体ウェハの第２の下部
２０      接着層
２１      液体接着剤
２２      導電層
２３      第２の凸状のコンタクトバンプ
２４      積層
２５      凸状のコンタクトバンプ
２６      最上部チップ
２７      ハンダボール
２８      誘電体被覆部
２９      コンタクト領域
３０      スクライブ線によって示された領域
３１      充填剤
３２      他のチップ
【図１】
2008016855.tif 000003
【図２】
2008016855.tif 000004
【図３】
2008016855.tif 000005
【図４】
2008016855.tif 000006
【図５】
2008016855.tif 000007
【図６】
2008016855.tif 000008
【図７】
2008016855.tif 000009
【図８】
2008016855.tif 000010
【図９】
2008016855.tif 000011
【図１０】
2008016855.tif 000012
【図１１】
2008016855.tif 000013
【図１２】
2008016855.tif 000014
【図１３】
2008016855.tif 000015
【図１４】
2008016855.tif 000016
【図１５】
2008016855.tif 000017
【図１６】
2008016855.tif 000018
【図１７】
2008016855.tif 000019
【図１８】
2008016855.tif 000020
【図１９】
2008016855.tif 000021
【図２０】
2008016855.tif 000022
【図２１】
2008016855.tif 000023
【図２２】
2008016855.tif 000024
【図２３】
2008016855.tif 000025
【図２４】
2008016855.tif 000026
【図２５】
2008016855.tif 000027
【図２６】
2008016855.tif 000028