(57)【要約】【課題】組立工程作業において生じるダメージの位置を特定できるようになし、以って、半導体装置の改良・改善を速やかに行うことが出来るようにすることである。特に、マルチチップパッケージのプロセス・材料・構造の設計に活かすことが出来るようにすることである。【解決手段】  半導体装置の組立工程において掛かる負荷を電気的な特性値として測定できる複数のセンサＴＥＧを備えてなり、  前記複数のセンサＴＥＧが三次元的に配置されてなる組立耐性評価用ＴＥＧ装置。【選択図】図４
2008311318.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の組立工程において掛かる負荷を電気的な特性値として測定できる複数のセンサＴＥＧを備えてなり、
前記複数のセンサＴＥＧが三次元的に配置されてなる
ことを特徴とする組立耐性評価用ＴＥＧ装置。
【請求項２】
三次元的に配置されたセンサＴＥＧによって水平方向で作用する負荷および垂直方向で作用する負荷が検出されるよう構成されてなることを特徴とする請求項１の組立耐性評価用ＴＥＧ装置。
【請求項３】
三次元的に配置されたセンサＴＥＧは、その水平方向および垂直方向の位置が特定されてなることを特徴とする請求項１又は請求項２の組立耐性評価用ＴＥＧ装置。
【請求項４】
センサＴＥＧは配線抵抗および／または層間容量を測定できる機能を有するものであることを特徴とする請求項１〜請求項３いずれかの組立耐性評価用ＴＥＧ装置。
【請求項５】
センサＴＥＧは誘電率が２．５以下の絶縁材料を用いて構成されてなることを特徴とする請求項１〜請求項４いずれかの組立耐性評価用ＴＥＧ装置。
【請求項６】
センサＴＥＧは厚みが１００μｍ以下のものであることを特徴とする請求項１〜請求項５いずれかの組立耐性評価用ＴＥＧ装置。
【請求項７】
水平方向において格子状のリード線が設けられ、この格子状リード線の交点位置における複数の箇所にセンサＴＥＧが各々設けられてなり、前記リード線の端子に設けられたパッドに電気的接続することによって前記センサＴＥＧが測定できるよう構成されてなることを特徴とする請求項１〜請求項６いずれかの組立耐性評価用ＴＥＧ装置。
【請求項８】
請求項１〜請求項７いずれかの組立耐性評価用ＴＥＧ装置を用いて組立工程で生ずるダメージを評価する半導体装置における組立耐性評価方法であって、
三次元的に配置されてなる複数のセンサＴＥＧを測定する
ことを特徴とする半導体装置における組立耐性評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、特に、マルチチップパッケージ（ＭＣＰ）の組立工程におけるダメージを評価する技術に関する。
【背景技術】
【０００２】
半導体チップを収納して半導体製品とする為のパッケージ組立工程においては、半導体チップが特性的なダメージを受けないようにしなければならない。このダメージを引き起こす工程は、組立工程そのもので特性不良が生じるものだけでは無く、或る組立工程において多少の損傷が生じ、これが厳しい使用条件に晒されることによって顕在化するダメージも含まれる。
【０００３】
これまで、半導体チップは、シングルチップとして、1個が一つのパッケージに収納されていた。しかしながら、特性的なメリットや小型化のメリットを追求した結果、一つのパッケージに複数個の半導体チップを搭載するようになって来た。
【０００４】
さて、シングルチップの場合には、必要な組立工程を経た半導体製品の電気的な特性を計り、環境を模した温度や湿度下での環境試験によって、ダメージの判定が可能であった。
【０００５】
ところが、マルチチップになると、ダメージの原因が一つとは限らない。かつ、現象が複雑化し、ダメージ原因を特定する為にも、負荷の掛かる工程における負荷の分布や負荷強度を調べることが出来ないので、ダメージの解析が難しい。
【特許文献１】特開２００４−２２８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１にチップをスタックしたマルチチップパッケージ（ＭＣＰ）を示す。尚、図1（ａ）に示すのは上段のチップが下段のチップより小さい亀の子型ＭＣＰ、図１（ｂ）に示すのは上段のチップが下段のチップより大きいオーバーハング型ＭＣＰ、図１（ｃ）に示すのは同じサイズのチップをクロス状に積み上げた積層型ＭＣＰである。この種のＭＣＰの作製は、ＭＣＰの構造によって多少の相違はあるが、複数のチップを高さ方向で積層・接着し、積層したチップをリードフレーム或いは樹脂基板にワイヤーボンディングし、封止樹脂で封止する方法によって作製できる。そして、ＭＣＰにおいては、チップを積層の為にダイボンドする為、通常、ダイアタッチフィルムが使用される。
尚、ＭＣＰにおいて、チップの厚みは、ＭＣＰの仕様や積層数等から決められるが、半導体製品として、薄型化が求められる為、チップを積層した時に全体の厚みを薄くする必要がある。そして、チップの薄型化が進行しており、シリコンのような機械的強度が高いと考えられて来た材料であっても、薄型化でウェハが変形するような２０μｍの厚みも想定される。又、チップの高速動作を可能にする為、配線絶縁層には低誘電率の材料、所謂、Low-k材を用いることが予想されるが、誘電率が２．５以下の絶縁層はポーラス状でなければ実現できないと謂われており、配線絶縁層の機械的強度の低下は避けられない。
【０００７】
従って、このような薄型のチップを積層して組立を行う場合のダメージ評価を行い、プロセス設計や材料設計の指針とすることは非常に重要である。そして、これを実現する為のＴＥＧ（Test Element Group）を如何に構成しておくかが重要なことになる。
【０００８】
例えば、特開２００４−２２８５１０号公報には、ダイシングしてチップとするデバイスの外周部に在るスクライブ領域に電気特性を評価する為のＴＥＧを設けることが開示されており、このＴＥＧを検証することによりプロセスにおけるダメージの検証が出来ると言った点では或る程度の効果が期待できる。
【０００９】
しかしながら、特開２００４−２２８５１０号公報に開示の技術では、ダメージの定量化が出来ない。すなわち、ダメージがどの部分（位置）で生じたのか、そのダメージの真の原因は何かを示唆する記録をＴＥＧ上ないしは特性値として残すことが難しい。すなわち、ダメージが有ったことはチップの電気的な特性不良で検出できるが、その結果を、プロセス・材料・構造の設計にフィードバック出来ず、より一層の改良を進めることが出来ない。
【００１０】
従って、本発明が解決しようとする課題は、上記の問題点を解決することである。すなわち、組立工程作業において生じるダメージの位置を特定できるようになし、以って、半導体装置の改良・改善を速やかに行うことが出来るようにすることである。特に、マルチチップパッケージのプロセス・材料・構造の設計に活かすことが出来るようにすることである。
【課題を解決するための手段】
【００１１】
前記の課題は、半導体装置の組立工程において掛かる負荷を電気的な特性値として測定できる複数のセンサＴＥＧを備えてなり、
前記複数のセンサＴＥＧが三次元的に配置されてなる
ことを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１２】
又、上記の組立耐性評価用ＴＥＧ装置であって、三次元的に配置されたセンサＴＥＧによって水平方向で作用する負荷および垂直方向で作用する負荷が検出されるよう構成されてなることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１３】
又、上記の組立耐性評価用ＴＥＧ装置であって、三次元的に配置されたセンサＴＥＧは、その水平方向および垂直方向の位置が特定されてなることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１４】
又、上記の組立耐性評価用ＴＥＧ装置であって、センサＴＥＧは配線抵抗および／または層間容量を測定できる機能を有するものであることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１５】
又、上記の組立耐性評価用ＴＥＧ装置であって、センサＴＥＧは誘電率が２．５以下の絶縁材料を用いて構成されてなることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１６】
又、上記の組立耐性評価用ＴＥＧ装置であって、センサＴＥＧは厚みが１００μｍ以下のものであることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１７】
又、上記の組立耐性評価用ＴＥＧ装置であって、水平方向において格子状のリード線が設けられ、この格子状リード線の交点位置における複数の箇所にセンサＴＥＧが各々設けられてなり、前記リード線の端子に設けられたパッドに電気的接続することによって前記センサＴＥＧが測定できるよう構成されてなることを特徴とする組立耐性評価用ＴＥＧ装置によって解決される。
【００１８】
又、上記の組立耐性評価用ＴＥＧ装置を用いて組立工程で生ずるダメージを評価する半導体装置における組立耐性評価方法であって、
三次元的に配置されてなる複数のセンサＴＥＧを測定する
ことを特徴とする半導体装置における組立耐性評価方法によって解決される。
【発明の効果】
【００１９】
本発明によれば、ＴＥＧを三次元的（立体的）に複数配置して、場所の記録性を持たせるという基本構成に基づき、プロセスの前後でＴＥＧの特性を測定することにより、或いはプロセスと同時にＴＥＧにより電気特性変化を捉えることにより、ダメージのあったＴＥＧの位置を特定することが出来、従ってこの時のプロセス条件・材料・構造との相関を取ることが出来る。この相関関係を検討することにより、影響を受けるプロセス・材料・構造などの各々の特性因子にフィードバックすることが出来、半導体装置の改良・改善を速やかに行うことが出来る。特に、マルチチップパッケージのプロセス・材料・構造の設計に活かすことが出来る。
【発明を実施するための最良の形態】
【００２０】
本発明の組立耐性評価用ＴＥＧ装置は、半導体装置の組立工程において掛かる負荷を電気的な特性値として測定できる複数のセンサＴＥＧを備えたものである。そして、複数のセンサＴＥＧが三次元的に配置されている。特に、三次元的に配置されたセンサＴＥＧによって水平方向で作用する負荷および垂直方向で作用する負荷が検出されるよう構成されている。そして、三次元的に配置されたセンサＴＥＧは、その水平方向および垂直方向の位置が特定されている。センサＴＥＧは、例えば配線抵抗および／または層間容量を測定できる機能を有するものである。そして、誘電率が２．５以下の絶縁材料を用いて構成されている。又、厚みが１００μｍ以下のものである。又、前記装置は、水平方向において格子状のリード線が設けられ、この格子状リード線の交点位置における複数の箇所にセンサＴＥＧが各々設けられてなり、前記リード線の端子に設けられたパッドに電気的接続することによって前記センサＴＥＧが測定できるよう構成されている。
【００２１】
本発明の組立耐性評価方法は、上記の組立耐性評価用ＴＥＧ装置を用いて組立工程で生ずるダメージを評価する半導体装置における組立耐性評価方法である。特に、上記装置において三次元的に配置されてなる複数のセンサＴＥＧを測定し、評価するものである。
【００２２】
以下、更に詳しく説明する。
本発明の効果的な実施の形態を、ＭＣＰ（Multi-Chip-Package）の一形態であるスタックタイプの場合で説明する。
【００２３】
ＭＣＰのチップ積層形態の中、特にオーバーハング（若しくはクロス）型の場合、ワイヤーボンディング等の工程で上のチップに機械的な荷重が掛かると、チップは恰も梁の先端に荷重が掛かったような状態となる。そして、付け根に該当する箇所には大きな負荷が加わる。特に、上のチップにはチップ表面に引張応力が掛かり、配線破断などの障害を生じる恐れが有る。この傾向は、チップの厚みが薄くなる程、影響が大きくなる。従って、１チップの厚みは任意に選択できるが、ＴＥＧチップとして特に有効に機能するのは〜１００μｍの薄型の場合である。変形の影響が特に大きくなる〜５０μｍの薄い場合には本発明は非常に効果的である。
【００２４】
上記ＴＥＧチップには、センサＴＥＧが平面的（水平面的）ばかりで無く、厚み（垂直）方向に対しても、立体的に、規則正しく配置されている。そして、組立プロセスにおいてダメージが有った場合、配線の変形による抵抗値の変化を利用したもの、層間の変形による静電容量を利用したのものとか、ピエゾ素子のような機能を持った素子で、ダメージの発生する瞬間を記録するばかりでなく、そのダメージによる変形、応力を保持し、ダメージを掛けた時以降も電気特性の変化として捉えられるような記録性を持たせることが出来る。
【００２５】
例えば、センサＴＥＧとして、負荷によりセンサＴＥＧ自身が塑性変形を引き起こすようなものがある。塑性変形を引き起こす要因は、構造的なものでも、ＴＥＧを構成する材料的なものでも良く、又、その双方が組み合わさったものでも良い。図２にセンサＴＥＧの断面構造の模式図を示す。図２では、構造的な要因によって配線容量や層間容量が変化し、これに基づいた記録性を持たせる例を示している。図２（ａ）では、櫛形の配線を対向させることにより、ダメージによる変形で、平面的な櫛形の構造に対して相対的な距離が変化した結果、その容量が変化するので、ダメージが記録されることになる。図２（ｂ）では、同じく、厚み方向に櫛形の構造を配し、層間容量を測定することで、厚み方向のダメージによる変形が記録されることになる。これら配線容量や層間容量を測定する構造をセンサＴＥＧに持たせておけば、二次元方向（水平方向）や厚み方向（垂直方向）のダメージ（変形）を同時に捉えることが可能である。
【００２６】
又、電気抵抗を測定する構造では、容量の場合と同じように、配線材料の塑性変形による抵抗変化を利用できる。そして、ダメージ（変形）による断線を検出するのであれば、ビアチェーンを多数連結し、ビアチェーンの構造を、例えば配線自体の幅を局部的に細くすることによって破壊を起こし易くして、感度を上げるようにしても良い。
【００２７】
上記のセンサＴＥＧを或る規則に則って配置したＴＥＧチップでは、負荷によるダメージの結果として、寸法の変化を測定しても良いが、その変形量は微小であることから、検出が難しい。これに対して、物理量を電気的な値に変換できるものであれば、測定が容易に出来ることから、非常に好ましい。
【００２８】
従って、ＴＥＧチップには、電気的測定用の端子を出しておくことが好ましい。これは、ペリフェラルに引き回しても、各センサＴＥＧの近傍直上に作製してもよい。格子（マトリックス）状の配線網を作製し、格子状配線の両端に端子を設け、かつ、交点にセンサＴＥＧを接続した構造例を図３に示す。配線をマトリックス状にすることによって、電気特性を測定する時、Ｘ，Ｙの一方を固定し、他方を一つずつスキャンすることによって、ダメージによって変化が起きたＴＥＧを簡便に発見することが可能である。
【００２９】
又、これらの端子を用いて電気特性を測定する時、端子にプローブを当て、ダメージが発生する工程の前後で電気特性を測定して、その変化を検出することによって、リアルタイムに工程を通して電気特性を測定することも可能である。
【００３０】
センサＴＥＧの配置は、測定および結果の纏めの便宜の為に、規則的な配置を前提としたが、ここで、規則的とは、必ずしも、等間隔にセンサＴＥＧが配置されている場合に限られるものでは無い。或る規則に則って配置されていれば良い。例えば、負荷の掛かる部分が集中している場合には、その部分の間隔を密に、離れた位置では間隔を疎にしても、測定精度に影響を与えない場合も有るからによる。
【００３１】
ＴＥＧチップ上に形成されたセンサＴＥＧの数は、測定目的に応じて加減できる。尚、ダメージの位置情報を特定する目的から、余り少ない数では測定精度が十分でないことから、ダメージ位置を特定する為には、０．１〜０．２ｍｍ間隔で配置されることが好ましい。
【００３２】
尚、本発明は、ダメージの位置情報に注目しているが、定量的な解析を行うのであれば、負荷の量とセンサＴＥＧで観測される電気量の変化との間でキャリブレーションを行っておくことで定量的な測定も可能である。
【００３３】
以下、更に具体的に本発明を述べる。
［実施例１］
平面的には、配線容量（L/S=110/110  対向長100mm）の櫛形構造、深さ方向には、配線層のメタルＭ１とメタルＭ２の間の層間容量（層間距離210nm）の櫛形構造を有する三次元的センサＴＥＧを、チップサイズ8.6mm□のＴＥＧチップ内（チップ厚75μｍ、20μｍ厚のＡＦ付）に0.2mm間隔で配置したＴＥＧチップを作製した。このＴＥＧチップに配置されたセンサＴＥＧは二次元の格子状の引き回し線を用いてペリフェラルに配置したパッドによって電気特性が測定できるように構成されている。本例では、平面（水平）方向と深さ（垂直）方向とのダメージを分ける為、各々の引き回し配線を別々に分けた。
【００３４】
このチップに使用した絶縁層材料には、ＭＳＱ系のポーラス膜を用いており、その絶縁層のダメージも含めた測定が出来るようにしてある。そして、このＴＥＧチップを8.6×5.4mmのチップ（チップ厚75μm）上にダイボンダーを用いて、オーバーハング状態にダイボンディングして積層した。
【００３５】
このダイボンディングの前後にマニュアルプローバーにて上記センサＴＥＧ全ての電気的特性を測定した結果を比較した。
その結果、オーバーハングしている庇の根元の部分の１mm以内のセンサＴＥＧの配線容量および層間容量に大きな変化が有ることが判った。そして、変化の分布、即ち、ダメージの掛かり方が、比較的、広域に及んでいることが判った。このセンサＴＥＧでは深さ方向に二層分の容量しか測定できないが、これを多層にすることで深さ方向のダメージ分布が判ることは明らかである。従って、この庇の部分における変化量を小さくするようなＭＣＰのチップの積層方法、使用する絶縁層材料やダイボンドテープ材料などパッケージ形態や材料の選択を最適化する検討が可能となった。
【００３６】
［実施例２］
実施例１と同じセンサＴＥＧを用いて、オーバーハングした状態の上段のチップの測定用のパッドにワイヤーボンディングした。用いるパッドは測定用のパッドに限らず、他に設けたダミーのパッドを用いても良く、実際にワイヤボンドするのでは無く、ワイヤボンド時に掛かる荷重を模した荷重を負荷しても良い。測定用パッドにワイヤーボンディングを行った場合、オーバーハングした部分が撓ったが、ワイヤーボンディングは可能だった。この時、オーバーハングの根元の部分に掛かった荷重による容量変化を実施例１と同様な方法で比較することで、変化のあったセンサＴＥＧでダメージ分布が取れた。これにより、ダメージの有った部分を特定できた為、最大の負荷量や負荷の軽減策を積層方法や、使用する材料などの適切な選択を可能になり、ＭＣＰ設計に役立てることが出来た。
【００３７】
［実施例３］
二層配線間におけるつづらビアチェーン抵抗（ビア径110nm  ビア数１Ｍ個  長さ500mm）を有する３次元的センサＴＥＧを、チップサイズ8.6mm□のＴＥＧチップ内（チップ厚75μm、20μm厚のＤＡＦ付）に0.2mm間隔で配置したＴＥＧチップを作製した。このＴＥＧチップに配置されたセンサＴＥＧは二次元の格子状の引き回し線を用いてペリフェラルに配置したパッドによって電気特性を測定できるように構成している。
【００３８】
このチップに使用した絶縁層材料には、ＭＳＱ系のポーラス膜を用いており、その絶縁層のダメージも含めた測定が出来るようにしてある。
【００３９】
そして、このＴＥＧチップを8.6×5.4mmのチップ（チップ厚75μm）上にダイボンダーを用いて、オーバーハング状態にダイボンディングして積層した。
【００４０】
このダイボンディングの前後に、マニュアルプローバーにて上記センサＴＥＧ全ての電気的特性を測定した結果を比較した。
その結果、オーバーハングしている庇の根元の部分の1.2mm以内のセンサＴＥＧの配線容量および層間容量に大きな変化があることが判った。変化の分布、即ち、ダメージの掛かり方が、比較的、広域に及んでいることが判った。このセンサＴＥＧでは深さ方向に二層分の容量しか測定できないが、これを多層にすることで深さ方向のダメージ分布が判ることは明らかである。従って、この庇の部分における変化量を小さくするようなＭＣＰのチップの積層方法、使用する絶縁層材料やダイボンドテープ材料などパッケージ形態や材料の選択を最適化する検討が可能となった。
【図面の簡単な説明】
【００４１】
【図１】マルチチップパッケージの積層の形態図
【図２】配線容量・層間容量を測定するＴＥＧの構造説明図
【図３】ＴＥＧを測定する為の電極への引き回しを示す平面図
【図４】ビアチェーン抵抗を測定するＴＥＧの構造説明図                          特許出願人  次世代半導体材料技術研究組合                            代  理  人      宇    高      克    己
【図１】
2008311318.tif 000003
【図２】
2008311318.tif 000004
【図３】
2008311318.tif 000005
【図４】
2008311318.tif 000006