(57)【要約】【課題】  ローコスト、高密度設計が可能で、トリガ設定レベルやパターンの自由度が向上したデータ取り込み装置を含む半導体テスタを提供する。【解決手段】  ＡＤ変換器２により被測定デバイスからのアナログ信号Ｖinが変換されたディジタルデータの、メモリ４への書き込みを測定信号の電圧Ｖinに対応して開始するデータ取り込み装置を含む半導体テスタにおいて、取り込み開始データを保持する保持手段３３と、前記ディジタルデータを前記取り込み開始データと比較するコンパレータ３２と、コンパレータ３２の出力に基づいてメモリ４への前記ディジタルデータの格納をイネーブルにするゲート手段３４とを備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＤＵＴのアナログ出力信号をディジタルデータに変換してメモリに書き込むように構成されたデータ取り込み装置を含む半導体テスタにおいて、
前記アナログ出力信号のレベルに基づき前記メモリへのデータ書き込みを制御する書き込み制御部を設けたことを特徴とする半導体テスタ。
【請求項２】
前記書き込み制御部は、
取り込み開始データを保持する保持手段と、
前記ディジタルデータを前記取り込み開始データと比較するコンパレータと、
該コンパレータの出力に基づいて前記メモリへの前記ディジタルデータの格納をイネーブルにするゲート手段と
を備えたことを特徴とする請求項１記載の半導体テスタ。
【請求項３】
前記保持手段が複数の前記取り込み開始データをテーブル形式で保持し、
前記ディジタルデータを前記各取り込み開始データと比較する前記コンパレータからの出力が設定された時系列パターンのとき前記ゲート手段をイネーブルにするトリガパターン設定部を備えたことを特徴とする請求項２記載の半導体テスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定デバイスから出力されたアナログ信号をＡＤ変換した測定データの、メモリへの取り込みを前記アナログ信号のレベルに基づいて行うデータ取り込み装置を含む半導体テスタに関する。
【背景技術】
【０００２】
従来から半導体の検査では、ＤＵＴ（被測定デバイス）から出力されるアナログ信号を半導体テスタで測定し、良品かどうかテストする。その際、ＤＵＴから出力されたアナログ信号を、半導体テスタ内部のＡＤ変換器でディジタル信号に変換し、測定データとしてメモリに格納する。
【０００３】
家電製品や携帯電話等に用いられるシステムＬＳＩの試験において、ＤＡ変換部やＲＦ部等から出力されるアナログ信号を取り込む際に、試験のスループットやメモリ容量を考慮すると、無駄なデータを取り込まずに必要なデータのみを取り込むことが好ましい。
【０００４】
例えば、ディジタルピンから出力されるパターンでＤＵＴ内部のスイッチを切り換えて出力を測定する場合、ＤＵＴ出力が回路の配置などの影響を受けて待ち時間を固定的に決められない場合には、スイッチ切り換えのタイミングからデータの取り込みを開始すると、ＤＵＴ出力が立ち上がる部分までのデータは不要なデータとなる。このような場合、半導体テスタ等において、入力されたアナログ信号のレベルによってメモリへの取り込みを開始するデータ取り込み装置を用いる場合がある。
【０００５】
図５はこのような従来のデータ取り込み装置の例を示す構成ブロック図である。ＡＤ変換器２は入力端子１を介してＤＵＴからのアナログ入力信号Ｖinを入力し、ディジタルデータ（測定データ）に変換する。コントローラ２３はディジタル的な制御機能をまとめた部分で、ＡＤ変換器２から出力される測定データを保持し、取り込み開始データを設定し、スタート信号によりＡＤ変換器２の変換開始タイミングを制御する。メモリ４はコントローラ２３から出力された測定データを格納する。コントローラ２３において、レジスタ２３１は取り込み開始データを保持し、ＤＡＣ設定器２３２はレジスタ２３１から出力される取り込み開始データを保持し、ＤＡ変換器５はＤＡＣ設定器２３２から出力される取り込み開始データに対応する取り込み開始電圧Ｖsを出力する。比較器７は入力端子１を介して入力したアナログ入力信号とＤＡ変換器５から出力される取り込み開始電圧Ｖsとを比較する。コントローラ２３のスタート信号発生器２３３は、比較器７から出力されるトリガ信号によりスタート信号を発生し、このスタート信号によりＡＤ変換器２は変換動作を開始する。ＤＡＣ校正回路ブロック６は、ＤＡ変換器５から出力される取り込み開始電圧Ｖsを、半導体テスタの基準電圧と比較することにより、校正する。
【０００６】
レジスタ２３１から出力される取り込み開始データはＤＡＣ設定器２３２を介してＤＡ変換器７で取り込み開始電圧Ｖsに変換される。ＤＵＴから出力されたアナログ信号Ｖinは、入力端子１を介して比較器７で取り込み開始電圧Ｖsと比較され、アナログ入力信号Ｖinが取り込み開始電圧Ｖsに達したとき、比較器７が反転してトリガ信号を発生する。スタート信号発生器２３３はこのトリガによりスタート信号を発生し、ＡＤ変換器２は変換動作を開始する。入力信号ＶinはＡＤ変換器２によりディジタルデータに変換され、測定データとしてレジスタ３１を介してメモリ４に書き込まれる。ＤＡ変換器５から出力される取り込み開始電圧Ｖsは、ＤＡＣ校正回路ブロック６により、半導体テスタの基準電圧と比較され、校正される。
【０００７】
データ取り込み装置に関連する先行技術文献としては次のようなものがある。
【０００８】
【特許文献１】特開平９−３０４１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
最近は多チャンネル、多機能の要求が強く、半導体テスタ内のボード実装はより高密度化される傾向にある。従来のデータ取り込み装置では、取り込み開始電圧Ｖs設定用の専用ＤＡ変換器７及びＤＡＣ校正回路ブロック６のサイズが占めるスペースは無視することができず、非常に大きい。
【００１０】
また、従来のデータ取り込み装置では、ＤＡ変換器７及びＤＡＣ校正回路ブロック６などの専用回路を搭載することはコストアップにもつながる。
【００１１】
また、従来のデータ取り込み装置では、取り込み開始電圧の設定が１つしかできず、複雑なパターンによるトリガ設定をすることができない。従来の方式で複数のデータを持たせるには、取り込み開始電圧設定用のＤＡ変換器が複数必要となり、実装面積やコスト上の問題を生じる。
【００１２】
本発明はこのような課題を解決しようとするもので、ローコスト、高密度設計が可能で、トリガ設定レベルやパターンの自由度が向上したデータ取り込み装置を含む半導体テスタを提供することを目的とする。
【課題を解決するための手段】
【００１３】
このような課題を達成するために、本発明のうち請求項１記載の発明に係る半導体テスタは、
ＤＵＴのアナログ出力信号をディジタルデータに変換してメモリに書き込むように構成されたデータ取り込み装置を含む半導体テスタにおいて、
前記アナログ出力信号のレベルに基づき前記メモリへのデータ書き込みを制御する書き込み制御部を設けたことを特徴とする。
【００１４】
請求項２記載の発明は、
請求項１記載の半導体テスタにおいて、
前記書き込み制御部は、
取り込み開始データを保持する保持手段と、
前記ディジタルデータを前記取り込み開始データと比較するコンパレータと、
該コンパレータの出力に基づいて前記メモリへの前記ディジタルデータの格納をイネーブルにするゲート手段と
を備えたことを特徴とする。
【００１５】
請求項３記載の発明は、
請求項２記載の半導体テスタにおいて、
前記保持手段が複数の前記取り込み開始データをテーブル形式で保持し、
前記ディジタルデータを前記各取り込み開始データと比較する前記コンパレータからの出力が設定された時系列パターンのとき前記ゲート手段をイネーブルにするトリガパターン設定部を備えたことを特徴とする。
【発明の効果】
【００１６】
以上説明したことから明らかなように、本発明によれば、ＤＵＴのアナログ出力信号をディジタルデータに変換してメモリに書き込むように構成されたデータ取り込み装置を含む半導体テスタにおいて、前記アナログ出力信号のレベルに基づき前記メモリへのデータ書き込みを制御する書き込み制御部を設けたことにより、ローコスト、高密度設計が可能で、トリガ設定レベルやパターンの自由度が向上したデータ取り込み装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
図１は本発明の実施の形態に係る半導体テスタにおけるデータ取り込み装置の一実施例を示す構成ブロック図である。図５と同じ部分は同一の記号を付して重複した説明は省略する。
【００１９】
ＡＤ変換器２はコントローラ３からのスタート信号がオンになると変換を開始する。コントローラ３はＡＤ変換器２から出力される測定データのメモリ４への格納をゲートで制御する。コントローラ３において、レジスタ３１はＡＤ変換器２から出力された測定データを保持し、ゲート３４はレジスタ３１から出力された測定データのメモリ４への格納を制御する。レジスタ３３は取り込み開始データを保持し、コンパレータ３２はレジスタ３１から出力される測定データをレジスタ３３から出力される取り込み開始データと比較し、その比較結果でゲート３４を制御する。
【００２０】
ここで、コントローラ３はアナログ出力信号Ｖinのレベルに基づきメモリ４へのデータ書き込みを制御する書き込み制御部を構成し、レジスタ３３は取り込み開始データを保持する保持手段を構成し、ゲート３４はコンパレータ３２の出力に基づいてメモリ４へのディジタルデータの格納をイネーブルにするゲート手段を構成する。
【００２１】
上記のような構成のデータ取り込み装置の動作を以下に説明する。コントローラ３からのスタート信号がオンになると、ＡＤ変換器２は変換を開始し、入力端子１を介して与えられるアナログ入力信号Ｖinをディジタルデータに変換する。ＡＤ変換器２から出力される測定データは、レジスタ３１で保持される。レジスタ３１から出力される測定データはコンパレータ３２で予め設定された取り込み開始データと比較され、その比較出力によりゲート３４はイネーブル又はディスエーブルとされる。取り込み開始データは取り込み開始電圧Ｖsと対応しているので、図６と同様、測定データが取り込み開始データに達すると、コンパレータ３２はイネーブル信号をゲート３４に出力するので、ゲート３４が開き、測定データはメモリ４に書き込まれる。反対に測定データが取り込み開始データに達しないとき、コンパレータ３２はディスエーブル信号を出力するので、ゲート３４は閉じて、測定データはメモリに到達しない。
【００２２】
このような構成のデータ取り込み装置によれば、従来アナログ回路で実現していた比較機能をディジタル的に実現することにより、従来回路で用いられていたＤＡ変換器５，比較器７及びＤＡＣ校正回路ブロック６をコントローラ内部の回路で置き換えることができるので、機能実現のための部品が削減でき、実装面積及びコストの削減が可能となる。
【００２３】
また、空いたスペースを活用してＤＳＰ（Digital Signal Processor）等の他の機能を新たに追加することが可能となる。 
【００２４】
また、家電製品や携帯電話等に用いられるシステムＬＳＩの試験において、ＤＡ変換部やＲＦ部等から出力されるアナログ信号を取り込む際に、無駄なデータを取り込まずに必要なデータのみを取り込むことができるので、メモリ容量を節約でき、試験時間を短縮し、スループットを向上することができる。大量のＤＵＴをテストするＬＳＩテスタなどでこれらの効果は非常に大きい。
【００２５】
また、データ取り込みの開始及び終了をコンパレータ３２からのトリガ信号で制御し、コンパレータ３２からの取り込み開始信号を次の測定の準備を開始するためのタイミング信号として使用することにより、測定時間を短縮して、さらに試験のスループットを向上することができる。
【００２６】
図２は本発明の実施の形態に係る半導体テスタにおけるデータ取り込み装置の第２の実施例を示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複した説明は省略する。
【００２７】
コントローラ１３において、取り込み開始データテーブル１３３はレジスタやメモリなどに複数の取り込み開始データをテーブル化したものである。コンパレータ１３２はレジスタ３１から出力される測定データを取り込み開始データテーブル１３３の複数の取り込み開始データと比較する。トリガパターン設定部１３５はコンパレータ１３２から出力される複数の比較結果を予め設定されたトリガパターンと比較し、一致した場合にメモリ格納開始のイネーブル信号を出力し、ゲートを開く。比較の結果不一致の場合はディスエーブル信号を出力し、ゲート３４を閉じる。
【００２８】
ここで、コントローラ１３はアナログ出力信号Ｖinのレベルに基づきメモリ４へのデータ書き込みを制御する書き込み制御部を構成し、レジスタ１３３は取り込み開始データを保持する保持手段を構成する。
【００２９】
上記のような構成のデータ取り込み装置の動作を以下に説明する。予め、取り込み開始データテーブル１３３に複数の取り込み開始データをテーブル化しておく。レジスタ３１の測定データはコンパレータ１３２において、取り込み開始データテーブル１３３の複数の取り込み開始データと比較され、Ｈ（High）又はＬ（Low）の比較結果がコンパレータ１３２から出力される。これらのＨ又はＬの比較結果はトリガパターン設定部１３５に入力され、予めトリガパターンとして設定されたＨ又はＬの時系列パターンと比較される。比較の結果、時系列パターンが一致した場合にイネーブル信号が出力され、ゲート３４が開き、メモリ４に測定データが格納される。一致しない場合は、ディスエーブル信号が出力され、ゲート３４が閉じるので、メモリ４に測定データは格納されない。
【００３０】
以下、トリガパターンの具体例を用いて動作を説明する。なお、ここでは分かり易さを考慮した、測定データの代わりに対応するアナログ電圧信号に置き換えて説明する。
【００３１】
図３は、一定時間（４サンプル周期）Ｈが継続したときにデータ取り込みを開始する場合を示すタイムチャートである。アナログ入力信号電圧Ｖinがコンパレータ１３２で取り込み開始電圧Ｖsと比較される。Ｈ又はＬの比較出力に対し、トリガパターン設定部１３５はＨの期間を観測してトリガの可否を決定する。入力信号ＶinのＡの付近では３サンプル目でＬになっており、４サンプル以上の保持という条件を満足しないので、トリガとならない。入力信号ＶinのＢの付近では４サンプル以上の期間Ｈを保持しているので、上記の条件を満足し、４サンプル目のタイミングでトリガと認識する。なお、保持期間はここでは４周期以上としたが、プログラマブルであり、ＤＵＴにより最適な値を選択することができる。
【００３２】
図４は、２値の取り込み開始電圧を用いてシュミットトリガ動作を行う場合を示すタイムチャートである。取り込み開始データテーブル１３３に２つの取り込み開始電圧Ｖs1、Ｖs2が設定され、入力信号Ｖinが増加して取り込み開始電圧Ｖs1を越えた後、再び下降して取り込み開始電圧Ｖs1を通り過ぎた直後Ｃのサンプルタイミングでなく、さらに取り込み開始電圧Ｖs2を通り過ぎた直後Ｄのサンプルタイミングでトリガと認識し、メモリ４に測定データを格納する。これにより、入力信号Ｖinにノイズが多い場合などにおけるチャタリング動作を防ぐことができる。ここで、２つの取り込み開始電圧Ｖs1、Ｖs2は自由に設定することができる。
【００３３】
このような構成のデータ取り込み装置を含む半導体テスタによれば、図１の場合と同様な効果のほか、外部回路を削減するだけでなく、多様なトリガパターンに基づいて、測定データの取り込みタイミングを指定することができる。
【００３４】
また、最近のＤＵＴは複雑なトリガパターンを必要とするものがあるので、各種のＤＵＴに対応することができる。
【００３５】
また、取り込み開始テーブルやトリガパターン設定部は拡張が簡単なので、ＤＵＴに合わせて最適化することができる。
【００３６】
なお、上記の各実施例では、ＡＤ変換器２のサンプルレートとメモリ４の動作周波数が異なることを考慮して、ＡＤ変換器２から出力される測定データをレジスタ３１で保持しているが、両周波数が同一の場合など、所定の条件を満足する場合は省略することができる。
【００３７】
また、コントローラ３、１３をＦＰＧＡ（Field Programmable Gate Arrays）で実現してもよい。また、可能な場合はディスクリート素子で実現してもよい。また、ＣＰＵとプログラムで実現することもできる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態に係る半導体テスタにおけるデータ取り込み装置の一実施例を示す構成ブロック図である。
【図２】本発明の実施の形態に係る半導体テスタにおけるデータ取り込み装置の第２の実施例を示す構成ブロック図である。
【図３】図２のデータ取り込み装置の第１の具体例の動作を説明するためのタイムチャートである。
【図４】図２のデータ取り込み装置の第２の具体例の動作を説明するためのタイムチャートである。
【図５】従来のデータ取り込み装置の例を示す構成ブロック図を示す図である。
【図６】図５のデータ取り込み装置の動作を説明するためのタイムチャートである。
【符号の説明】
【００３９】
２  ＡＤ変換器
４  メモリ
３  書き込み制御部
３２，１３２  コンパレータ
３３，１３３  保持手段
３４  ゲート手段
１３５  トリガパターン設定部
Ｖin  アナログ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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