(57)【要約】【課題】ライン毎にピクセルデータを処理する際に、ライン切替待ち時間を短縮する。【解決手段】パイプラインを構成する各機能ブロックは、１ラインの末尾ピクセルデータを処理して出力するタイミングに同期して自身の記憶素子をリセットする。先頭機能ブロック１２０のリセット制御部１２３は、入力される各ピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであるか否かを示すアトリビュート信号を生成するアトリビュート信号生成回路１２６を有し、このアトリビュート信号を、相対応するピクセルデータと同期して転送することによりピクセルデータに付属させる。処理されたピクセルデータが出力される際に、該ピクセルデータのアトリビュート信号を参照して記憶素子のリセットを制御する。他の機能ブロックは、ピクセルデータと同期して前の機能ブロックから伝送されてきたアトリビュート信号を用いて自身の記憶素子のリセットを制御する。【選択図】図５ａ
2008015565.tif 000002
【特許請求の範囲】
【請求項１】
１ラインを構成する各ピクセルデータを順次処理する画像処理回路において、
順次入力される前記ピクセルデータをそれぞれ保持する複数の記憶素子と、
該複数の記憶素子のうちの所定の記憶素子に保持されているピクセルデータを処理対象とする処理部と、
前記１ラインの末尾のピクセルデータが前記処理部により処理されて出力されるタイミングに同期して前記複数の記憶素子をリセットするリセット制御部と、
を有することを特徴とする画像処理回路。
【請求項２】
前記処理部は、連続した複数の前記記憶素子に保持された各ピクセルデータを用いて演算処理することを特徴とする請求項１に記載の画像処理回路。
【請求項３】
１ラインの先頭ピクセルデータが、前記連続した複数の前記記憶素子のうちの所定の記憶素子に保持されたとき、この所定の記憶素子から処理方向に向かっての前記記憶素子に前記先頭ピクセルデータを演算したピクセルデータが格納されることを特徴とする請求項２に記載の画像処理回路。
【請求項４】
前記処理部は、前記記憶素子に保持された前記ピクセルデータを演算したピクセルデータを次段の記憶素子に保持し、順次この処理を繰り返すことを特徴とする請求項２に記載の画像処理回路。
【請求項５】
前記処理部は、前記１ラインの先頭または末尾ピクセルデータが前記記憶素子を順次転送されるタイミングに同期した信号により制御されることを特徴とする請求項２に記載の画像処理回路。
【請求項６】
前記リセット制御部は、末尾ピクセルデータが前記処理部に入力したときに生成され、前記ピクセルデータが前記記憶素子を転送されるタイミングに同期して転送されるアトリビュート信号を参照して、前記記憶素子のリセットを制御することを特徴とする請求項１または２に記載の画像処理回路。
【請求項７】
前記リセット制御部は、
１ラインにおける先頭のピクセルデータを起点として、入力されるピクセルデータの数をカウントする入力ピクセルカウンタと、
該カウンタがカウントした数と、前記１ラインのピクセルデータの総数とを比較する比較器とを備え、
前記比較器の比較結果が一致したことを示すときに入力されるピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであることを示すアトリビュート信号を生成すること特徴とする請求項６に記載の画像処理回路。
【請求項８】
下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを順次処理するように、請求項１または２に記載の画像処理回路が複数接続されてなることを特徴とする画像処理システム。
【請求項９】
最も上位の画像処理回路の前記リセット制御部は、入力される各ピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させ、処理されたピクセルデータが出力される際に、該ピクセルデータの前記アトリビュート信号を参照して前記リセットを制御し、
他の画像処理回路の前記リセット制御部は、当該画像処理回路において処理されたピクセルデータが出力される際に、該ピクセルデータに付属した前記アトリビュート信号を参照して前記リセットを制御することを特徴とする請求項８に記載の画像処理システム。
【請求項１０】
前記最も上位の画像処理回路のリセット制御部は、
１ラインにおける先頭のピクセルデータを起点として、入力されるピクセルデータの数をカウントする入力ピクセルカウンタと、
該入力ピクセルカウンタがカウントした数と、前記１ラインのピクセルデータの総数とを比較する比較器とを備え、
前記比較器の比較結果が比較される両者が一致したことを示すときに入力されるピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであることを示すアトリビュート信号を生成すること特徴とする請求項９に記載の画像処理システム。
【請求項１１】
前記リセット制御部は、
１ラインにおける先頭のピクセルデータを起点として、処理されて出力されたピクセルデータの数をカウントする出力ピクセルカウンタと、
該出力ピクセルカウンタがカウントした数と、前記１ラインのピクセルデータの総数とを比較する比較器とを備え、
前記比較器の比較結果が一致したことを示すときに前記リセットを行うことを特徴とする請求項１または２に記載の画像処理回路。
【請求項１２】
下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを順次処理するように、請求項１１に記載の画像処理回路が複数接続されてなることを特徴とする画像処理システム。
【請求項１３】
１ラインを構成する各ピクセルデータを順次処理する画像処理回路において、
入力される各前記ピクセルデータに対して、該ピクセルデータが先頭のピクセルデータであるか否か、および末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させる制御部を備えることを特徴とする画像処理回路。
【請求項１４】
１ラインを構成する各ピクセルデータを順次処理する画像処理回路が、下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを順次処理するように、複数接続されてなる画像処理システムにおいて、
最も上位の画像処理回路は、請求項１３に記載の画像処理回路であることを特徴とする画像処理システム。
【請求項１５】
１ラインを構成する各ピクセルデータを順次処理する画像処理方法において、
順次入力される前記ピクセルデータを入力順に複数の記憶素子にそれぞれ保持し、
該複数の記憶素子のうちの所定の記憶素子に保持されているピクセルデータを処理して出力し、
前記１ラインの末尾のピクセルデータが処理されて出力されるタイミングに同期して前記複数の記憶素子のリセットを行うことを特徴とする画像処理方法。
【請求項１６】
連続した複数の前記記憶素子に保持された各ピクセルデータを用いて演算処理することを特徴とする請求項１５に記載の画像処理方法。
【請求項１７】
入力される各ピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させ、
処理されたピクセルデータが出力される際に、該ピクセルデータの前記アトリビュート信号が末尾のピクセルデータであることを示すときに前記リセットを行うことを特徴とする請求項１５または１６に記載の画像処理方法。
【請求項１８】
１ラインにおける先頭のピクセルデータを起点として、入力されるピクセルデータの数をカウントし、
カウントした数と、前記１ラインのピクセルデータの総数との比較をし、
前記比較の結果が一致したことを示すときに入力されるピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであることを示すアトリビュート信号を生成すること特徴とする請求項１７に記載の画像処理方法。
【請求項１９】
１ラインを構成する各ピクセルデータを順次処理する複数の画像処理回路が、下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを処理するように接続されてなる画像処理システムにおける画像処理方法であって、
各画像処理回路において、
順次入力されるピクセルデータを入力順に複数の記憶素子にそれぞれ保持し、
該複数の記憶素子のうちの所定の記憶素子に保持されているピクセルデータを処理して出力し、
前記１ラインの末尾のピクセルデータが処理されて出力されるタイミングに同期して前記複数の記憶素子のリセットを行うことを特徴とする画像処理方法。
【請求項２０】
連続した複数の前記記憶素子に保持された各ピクセルデータを用いて演算処理することを特徴とする請求項１９に記載の画像処理方法。
【請求項２１】
最も上位の画像処理回路において、入力される各ピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させ、処理されたピクセルデータが出力される際に、該ピクセルデータの前記アトリビュート信号が末尾のピクセルデータであることを示すときに前記リセットを行い、
他の画像処理回路において、当該画像処理回路において処理されたピクセルデータが出力される際に、該ピクセルデータの前記アトリビュート信号が末尾のピクセルデータであることを示すときに前記リセットを行うことを特徴とする請求項１９または２０に記載の画像処理方法。
【請求項２２】
１ラインにおける先頭のピクセルデータを起点として、処理されて出力されたピクセルデータの数をカウントし、
カウントした数と、前記１ラインのピクセルデータの総数との比較をし、
前記比較の結果が一致したことを示すときに前記リセットを行うことを特徴とする請求項１５または１６に記載の画像処理方法。
【請求項２３】
各画像処理回路において、
１ラインにおける先頭のピクセルデータを起点として、処理されて出力されたピクセルデータの数をカウントし、
カウントした数と、前記１ラインのピクセルデータの総数との比較をし、
前記比較の結果が一致したことを示すときに前記リセットを行うことを特徴とする請求項１９または２０に記載の画像処理方法。
【請求項２４】
１ラインを構成する各ピクセルデータを順次処理する画像処理方法において、
入力される各前記ピクセルデータに対して、該ピクセルデータが先頭のピクセルデータであるか否か、および末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させることを特徴とする画像処理方法。
【請求項２５】
１ラインを構成する各ピクセルデータを順次処理する複数の画像処理回路が、下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを処理するように接続されてなる画像処理システムにおける画像処理方法であって、
最も上位の画像処理回路において、入力される各前記ピクセルデータに対して、該ピクセルデータが先頭のピクセルデータであるか否か、および末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させることを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理技術、特にライン毎にピクセルデータを処理する技術に関する。
【背景技術】
【０００２】
画像データに対してさまざまな画像処理を施して再生することが行われている。これらの画像処理では、例えば１画面をライン毎に分け、各ラインに対してそのピクセルデータを順次処理する。
【０００３】
図１４は、このような処理をする装置の例として、１ラインのピクセルデータに対して水平フィルタリング処理をする水平フィルタ１０を示す。水平フィルタ１０は、５タップのフィルタであり、６つのフリップフロップ（以下Ｆ／Ｆという）２ａ〜２ｅおよびＦ／Ｆ７、５つの乗算器４ａ〜４ｅ、加算器５、除算器６を備える。ピクセルデータが１ラインの左端からの順に水平フィルタ１０に入力され、入力順にＦ／Ｆ２ｅ、Ｆ／Ｆ２ｄ、Ｆ／Ｆ２ｃ、Ｆ／Ｆ２ｂ、Ｆ／Ｆ２ａに格納される。各乗算器は、それぞれ所定のフィルタパラメータ（ここでは乗算係数）を、相対応するフリップフロップに記憶されたピクセルデータに乗算する。加算器５は、乗算器によりフィルタパラメータが乗算された５つのピクセルデータを加算して得た総和を除算器６に入力する。除算器６は、この総和を５で割り、その結果を、５つのフリップフロップ２ａ〜２ｅの中心に位置するＦ／Ｆ２ｃに格納されたピクセルデータに対する処理結果としてＦ／Ｆ７に出力する。この処理を以下水平フィルタリング処理という。Ｆ／Ｆ７は、後の処理のためにこの結果を一時保持する。なお、５つの乗算器４ａ〜４ｅと、加算器５と、除算器６とを合わせて以下処理部８という。
【０００４】
ここでピクセルデータＡ、ピクセルデータＢ、ピクセルデータＣ、ピクセルデータＤ、ピクセルデータＥが順に水平フィルタ１０に入力されたときの処理について説明する。まずピクセルデータＡが水平フィルタ１０に入力されてＦ／Ｆ２ａに格納される。水平フィルタリング処理をする際に、各フリップフロップに格納されたピクセルデータに対して乗算する乗算係数が異なり、たとえばＦ／Ｆ２Ｃに格納されたピクセルデータに最も大きい乗算係数をかけるようにすることがある。Ｆ／Ｆ２Ｃに格納されたピクセルデータが最も大きく重み付けされる意味で、処理部８の処理対象がＦ／Ｆ２ｃに格納されたピクセルデータである言える。このとき、Ｆ／Ｆ２ｃに格納されたピクセルデータに対して処理が行われ、その処理結果がＦ／Ｆ７に格納された後、水平フィルタ１０から出力される。
そして、Ｆ／Ｆ２ａ〜２ｅに格納された各ピクセルデータがそれぞれ１つ前（図１４に示す例においては１つ右）のフリップフロップに移動され、元のピクセルデータを上書する。同時にＦ／Ｆ２ａにピクセルデータＢが入力される。このとき、ピクセルデータＡはＦ／Ｆ２ｂに格納される。
処理が進み、ピクセルデータＡがＦ／Ｆ２ｃに格納されたときは、Ｆ／Ｆ２ｂとＦ／Ｆ２ａにそれぞれピクセルデータＢとピクセルデータＣが格納される。このときに水平フィルタ１０の処理結果はピクセルデータＡに対する処理結果である。
このような処理が繰り返され、１ラインの末尾のピクセルデータがＦ／Ｆ２ｃに格納される。そして、このピクセルデータが処理され、１つ右のフリップフロップに進められる。すなわち、１ラインの末尾のピクセルデータの処理が終わったとき、水平フィルタ１０のＦ／Ｆ２ｄとＦ／Ｆ２ｅには、このラインの末尾のピクセルデータとそれの１つ前のピクセルデータが格納されている。
前述したように、ラインの左端のピクセルデータが、このラインのピクセルデータのうち、最も先に水平フィルタ１０に入力されるので、以下このピクセルデータを先頭ピクセルデータという。先頭ピクセルデータが水平フィルタ１０のＦ／Ｆ２ｃに格納され、水平フィルタ１０はこのピクセルデータの処理結果を得る場合について考える。
このとき、Ｆ／Ｆ２ｂとＦ／Ｆ２ａには、先頭ピクセルデータの次のピクセルデータと、さらに次のピクセルデータが格納されている。一方、Ｆ／Ｆ２ｄとＦ／Ｆ２ｅには、前のラインのピクセルデータが格納されている。この場合、Ｆ／Ｆ２ｃに格納されたピクセルデータが先頭であるか否かにかまわずに前述したフィルタリング処理をすると、Ｆ／Ｆ２ｄとＦ／Ｆ２ｅには、前に処理した他のラインのピクセルデータが残っているため、このラインの先頭ピクセルデータに対する処理結果は、前に処理したラインのピクセルデータに影響されてしまうという問題がある。
【０００５】
また、１ラインの末尾ピクセルデータを処理する際においても同じである。このピクセルデータがＦ／Ｆ２ｃに保持された場合には、Ｆ／Ｆ２ａとＦ／Ｆ２ｂには次に処理するラインのピクセルデータが保持されている。この場合においても、Ｆ／Ｆ２ｃに格納されたピクセルデータが末尾ピクセルデータであるか否かにかまわずに処理してしまうと、末尾ピクセルデータに対する処理結果に、次に処理するラインのピクセルデータに影響されてしまうという問題がある。
【０００６】
一方、近年、ハードウェアを並列化して性能を向上させるための１つの手法としてパイプラインがよく用いられている。具体的には、処理を２つ以上のステージに分け、各ステージが並列に処理できるようにする。以下このようなステージを機能ブロックと呼ぶ。
【０００７】
画像データに対して複数の処理を施す際にもパイプラインが適用される。図１５は、水平フィルタを１つの機能ブロックとして、画像データに対して水平フィルタリング処理を含む画像処理を行うパイプラインの模式図を示す。なお、図１５は、このようなパイプラインにおいて、前述した問題を解決するための手法も示唆している。
【０００８】
図１５に示す例のパイプラインは、複数（ここでは８つ）の機能ブロック２０ａ〜２０ｈかから構成される。これらの機能ブロックの１つ例えば機能ブロック２０ａは、図１４に示す水平フィルタ１０である。ピクセルデータはライン毎に順次入力され、各機能ブロックにより順次処理される。そして、最後尾の機能ブロック（機能ブロック２０ｈ）により１ラインの末尾ピクセルデータを処理して出力するタイミングに同期してラインリセット信号を発生し、各機能ブロック内の記憶素子をリセットする（以下これをラインリセットという）。また、これに同期して、次のラインの先頭ピクセルデータを入力する。こうすることによって、例えば水平フィルタリング処理を行う機能ブロック２０ａ（図１４に示す水平フィルタ１０）は、先頭ピクセルデータに対して処理を行う際に、このピクセルデータを格納したＦ／Ｆ２ｃの後の２つの記憶素子Ｆ／Ｆ２ｄとＦ／Ｆ２ｅがリセットされた状態である。
【０００９】
特許文献１にも、このような手法を適用した画像処理装置を開示している。
【特許文献１】特開２００５−７８６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ここで、図１５に示すパイプラインにより画像データの１つのラインの先頭ピクセルデータおよび末尾ピクセルデータを処理する際の各機能ブロックの状態について考える。
【００１１】
図１６は、図１５に示すパイプラインにより１つのラインの先頭ピクセルデータを処理する際に、処理の進行に伴った各機能ブロックの状態を示す。
【００１２】
前述したように、画像データは１ピクセルずつパイプラインに入力される。１ラインの末尾ピクセルデータの処理が完了しその結果がパイプラインから出力されることに同期してラインリセット信号が発生する。それに応じて各機能ブロックの記憶素子はリセットされる。そして、次のラインを処理するのにあたり、図１６（ａ）に示すように、まず、次のラインの先頭のピクセルデータが機能ブロック２０ａに入力される。このとき、機能ブロック２０ａが動作し、他の機能ブロックは待機状態にある。
【００１３】
ピクセルデータの入力と機能ブロック２０ａによる処理が進み、図１６（ｂ）に示すように、機能ブロック２０ａは先頭ピクセルデータに対して処理を施して得た結果を次の機能ブロック２０ｂに出力し、この結果は機能ブロック２０ｂの記憶素子に格納される。このとき、機能ブロック２０ａには次のピクセルデータが入力されており、機能ブロック２０ａと機能ブロック２０ｂは動作し、他の機能ブロックは待機状態にある。
【００１４】
このように、先頭ピクセルデータに対して処理する際に、パイプラインの下位側の機能ブロックは、上位側の機能ブロックから処理結果が渡されるまで待機しなければならない。そのため、１度のラインリセット後、パイプラインの最も下位側の機能ブロック（機能ブロック２０ｈ）が動作を開始するのは、最も上位側の機能ブロック（機能ブロック２０ａ）が動作を開始した数十クロック後になる。もちろん、パイプラインに含まれる機能ブロックの数が多いほど、１度のラインリセット後、下位側の機能ブロックの待機時間が長くなる。
【００１５】
一方、末尾ピクセルデータの処理時、それを処理した機能ブロックは、自身より下位にある機能ブロックに処理結果を出力してからは、機能ブロック２０ｈによる末尾ピクセルデータの処理が完了し、ラインリセット信号により記憶素子がリセットされるまで待機しなければいけない。
【００１６】
図１７（ａ）は、末尾ピクセルデータについて、機能ブロック２０ａ〜２０ｆの処理が完了した際のパイプラインの状態を示す。このとき、機能ブロック２０ｇと機能ブロック２０ｈは動作しており、機能ブロック２０ａ〜２０ｆは待機状態にある。
【００１７】
また、図１７（ｂ）に示すように、機能ブロック２０ｇは、末尾ピクセルデータについての処理を完了し、その処理結果を機能ブロック２０ｈに出力した後、機能ブロック２０ｈのみは動作し、機能ブロック２０ａ〜２０ｇは待機状態にある。
【００１８】
そして、図１７（ｃ）に示すように、機能ブロック２０ｈによる末尾ピクセルデータの処理が完了し処理結果が出力されると、ラインリセット信号が発生し、各機能ブロック内の記憶素子がリセットされる。
【００１９】
すなわち、複数の機能ブロックから構成されたパイプラインにおいて、最下位の機能ブロックにより末尾ピクセルデータの処理を完了しその処理結果を出力するタイミングに同期してパイプラインに含まれる各機能ブロックの記憶素子を一斉にリセットする手法では、先頭ピクセルデータを処理する場合には下位側の機能ブロックが待機しなければならず、末尾ピクセルデータを処理する場合には上位側の機能ブロックが待機しなければならない。
【００２０】
高解像度や、高画質など再生性能に対する追求がますますなされ、画像処理装置はより多くの処理をすることが予想される。そのため、パイプラインのステージ数も多くなる。前述したラインリセット手法では、追加される段数分だけ待機時間がさらに増えるため、再生の高性能化と処理時間の増加というジレンマが生じてしまう。
【課題を解決するための手段】
【００２１】
本発明の第１の態様は画像処理回路である。この画像処理回路は、１ラインを構成する各ピクセルデータを順次処理する画像処理回路であって、順次入力されるピクセルデータを入力順にそれぞれ保持する複数の記憶素子と、該複数の記憶素子のうちの所定の記憶素子に保持されているピクセルデータを処理対象とする処理部と、１ラインの末尾のピクセルデータが処理部により処理されて出力されるタイミングに同期して複数の記憶素子をリセットするリセット制御部とを有する。
【００２２】
本発明の第２の態様は画像処理システムである。この画像処理システムは、下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを順次処理するように、第１の態様の画像処理回路が複数接続されてなる。
【００２３】
本発明の第３の態様は画像処理回路である。この画像処理回路は、１ラインを構成する各ピクセルデータを順次処理する画像処理回路であって、入力される各ピクセルデータに対して、該ピクセルデータが先頭のピクセルデータであるか否か、および末尾のピクセルデータであるか否かを示すアトリビュート信号を生成して付属させる制御部を備える。
【００２４】
本発明の第４の態様は画像処理システムである。この画像処理システムは、１ラインを構成する各ピクセルデータを順次処理する画像処理回路が、下位の画像処理回路が隣接する上位の画像処理回路から出力されたピクセルデータを順次処理するように複数接続されてなる画像処理システムであって、最も上位の画像処理回路は、第３の態様の画像処理回路である。
なお、本発明の説明において、「アトリビュート信号をピクセルデータに付属させる」とは、このピクセルデータを処理する際にそれに対応するアトリビュート信号を取得することができ、さらにこのピクセルデータが処理されて出力される際に、出力されるピクセルデータに対しても同じアトリビュート信号を取得できるようにすることを意味する。たとえば、アトリビュート信号をピクセルデータに付随させて同じ伝送経路で伝送してもよいし、異なる伝送経路で同期にして伝送してもよい。
【００２５】
なお、上記各構成の組合せ、または画像処理回路ならびに画像処理システムを方法に置き換えたものも、本発明の態様としては有効である。
【発明の効果】
【００２６】
本発明にかかる画像処理回路および画像処理システムによれば、ライン毎にピクセルデータを処理することにおいて、処理速度を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態について説明する。
【００２８】
図１は、本発明の第１の実施の形態にかかるテレビ映像の受信システム１００を示す。受信システム１００は、テレビ映像を受信する受信部１０５と、受信した画像データに対して表示するための処理を施す表示処理部１８０と、表示処理部１８０により処理された画像データを再生するディスプレイなどの表示部１９０を備える。
【００２９】
図２は、図１に示す受信システム１００における表示処理部１８０の構成を示す。表示処理部１８０は、受信部１０５からのフレームデータを一時保存する３つのフレームバッファ１１０と、この３つのフレームバッファにそれぞれ対応しており、対応するフレームバッファからフレームデータを読み出して１フレームずつ画像処理を施す３つのフレーム処理部１６０と、３つのフレーム処理部１６０によりそれぞれ処理された３つのフレームを重ね合わせて表示フレームを得る重ね合わせ処理部１７２と、表示部１９０に出力するまでに表示フレームを一時保存する出力バッファ１７４とを備える。表示処理部１８０は、１枚の画像（すなわち１フレーム）を処理することができる３つのフレーム処理部１６０を有するため、計３枚のフレームを重ね合わせて表示することができる。また、本実施の形態の表示処理部１８０において、３つのフレーム処理部１６０は、同じ機能を有し、並列に動作する。これによって３枚のフレームを同時に同じ加工を施すことができる。なお、ここで例として３枚のフレームを重ね合わせて表示する例を示しているが、重ね合わせて表示するフレームの数ひいてはフレーム処理部の数は、３に限定されない。なお、フレーム処理部１６０は、請求項でいう画像処理システムとして機能する。
【００３０】
各フレームは、ピクセルデータより構成される。フレームバッファからフレーム処理部へのデータの出力は、図示しないドッククロック（ＤｏｔＣＬＫ）に同期して、当該フレームにより表される画像の左上からラスタスキャン順に１ピクセルずつ行われる。ドットクロックは、ピクセルデータを処理するために規格で定められたクロック信号であり、例えば、テレビ受像機などで映像を表示する規格におけるドットクロックは１３．５ＭＨｚ、２７ＭＨｚ、５４ＭＨｚ、７４．２５ＭＨｚなどがあり、最近では、８５ＭＨｚ（ＷＸＧＡ）、１４８．５ＭＨｚ（フルＨＤ）なども登場している。
【００３１】
また、フレーム処理部１６０から重ね合わせ処理部１７２までの処理においては、データパスクロック（ＤＰＣＬＫ）と呼ばれるクロックが用いられる。フレーム処理部１６０により行われる画像処理のうち、例えば２ピクセルを１ピクセルにする縮小する処理が含まれる場合がある。この場合においてドットクロックより高速なクロックで処理しなければドットクロックに同期して処理済みのフレームを出力することができないため、データパスクロックはドットクロックより高速なクロックである。
【００３２】
フレーム処理部１６０を説明する前に、まずフレーム処理部１６０の処理対象となるフレームについて説明する。
【００３３】
映像を表示する規格にてフレームに対して定められるものにはブランキング領域と表示領域がある。図３は、フレームの領域構成を示す。図中領域Ｂと領域Ｃは表示領域であり、それ以外の領域となる領域Ａはブランキング領域である。なお、図中Ｘ軸とＹ軸の単位はそれぞれ画素数とする。
【００３４】
フレーム処理部１６０は、走査部を有し、フレームバッファ１１０に格納されたフレームに対して、左上端（図３に示す例では、領域Ａの左上端）から図中Ｘ軸方向すなわち右に向かってドットクロックのレートで順に１ピクセルずつ走査する。フレームの右端に達すると１ピクセル下の左端から右に向かって走査する。フレーム処理部１６０が走査している領域が表示領域であるときはピクセルデータがフレーム処理部１６０に入力され処理される一方、フレーム処理部１６０が走査している領域がブランキング領域であるときはフレーム処理部１６０に入力されるピクセルデータがない。以下の説明において、Ｘ方向とＹ方向をそれぞれ副走査方向と主走査方向といい、主走査方向の同じ高さにおける、左端から右端までの走査を１回の副走査という。
【００３５】
表示領域の副走査方向に沿った区間は水平表示区間と呼ばれ、表示領域の主走査方向に沿った区間は垂直表示区間と呼ばれる。また、表示領域の外部にあって、副走査方向において表示領域と隣接するブランキング領域の副走査方向における区間は水平ブランキング区間と呼ばれ、表示領域の外部にあって、主走査方向において表示領域と隣接するブランキング領域の主走査方向における区間は垂直ブランキング区間と呼ばれる。フレーム処理部１６０の走査部が水平ブランキング区間と垂直ブランキング区間を走査している際に、フレーム処理部１６０に読み込まれるピクセルデータがない。なお、走査部が水平ブランキング区間を走査している期間を以下「水平ブランキング期間」という。
【００３６】
以下において、フレーム処理部１６０がフレームバッファ１１０から読み出したピクセルデータを処理することについて説明するが、これらの説明におけるピクセルデータは、表示領域を走査して得たピクセルデータであり、１回の副走査により得られたピクセルデータは、同じラインのピクセルデータとする。また、フレーム処理部１６０の走査部は、先頭ピクセルデータを読み出す際に、このラインの水平サイズすなわちこのラインの水平表示区間のピクセル数も取得してフレーム処理部１６０に入力する。
【００３７】
図４は、フレーム処理部１６０の構成を示す。フレーム処理部１６０は、前述した走査部（図示せず）と、複数（ここでは例として８つ）の機能ブロックを有する。これらの機能ブロックは、例えば前述したフィルリング処理やアップサンプリング処理などをそれぞれ行う。最も先頭の機能ブロックを他の機能ブロックと区別するために、先頭機能ブロックに対して符号１２０を付与し、他の機能ブロックに対しては１３０ａ〜１３０ｇの符号を付与する。なお、機能ブロックは、請求項でいう画像処理回路に対応する。
【００３８】
図５ａは、先頭機能ブロック１２０の構成を示す。先頭機能ブロック１２０は、複数ここでは例として８つのフリップフロップＦ／Ｆ１２１ａ〜１２１ｈと、Ｆ／Ｆ１２１ａ〜Ｆ／Ｆ１２１ｇに格納されたピクセルデータを処理する組合回路１２２を有する。最後のフリップフロップＦ／Ｆ１２１ｈは、組合回路１２２により処理されたピクセルデータを順次次の機能ブロックに渡すことを担う。１ラインのピクセルデータは１ピクセルずつ先頭機能ブロック１２０に入力され、Ｆ／Ｆ１２１ａ〜１２１ｇに順次格納され、順次処理される。処理対象のピクセルデータに対する処理は前述した水平フィルタ１０の例のように、このピクセルデータの前後のピクセルデータを用いることがある。
なお、各フリップフロップは、ピクセルデータのビット幅に応じた容量を有し、たとえば８ビットのピクセルデータであれば、フリップフロップは８ビットのフリップフロップとなる。
【００３９】
先頭機能ブロック１２０は、さらにリセット制御部１２３を備える。リセット制御部１２３は、アトリビュート信号生成回路１２６と、アトリビュート信号を伝送するために用いられる８つのフリップフロップ（アトリビュート信号用Ｆ／Ｆ１２４ａ〜１２４ｈ）と、リセット信号出力器１２５を有する。
【００４０】
アトリビュート信号生成回路１２６は、１ラインの末尾ピクセルデータであるか否かを示す信号（以下アトリビュート信号という）を生成するものであり、１ラインの末尾ピクセルデータが先頭機能ブロック１２０に入力されるのと同時にアトリビュート信号をアクティブにする。アトリビュート信号生成回路１２６は、比較器１２７と入力ピクセルカウンタ１２８を有する。入力ピクセルカウンタ１２８は、１ラインの先頭ピクセルデータが入力されたときからフレーム処理部１６０に入力されたピクセルの数をカウントする。比較器１２７は、走査部が先頭ピクセルデータと共に入力した水平サイズと、入力ピクセルカウンタ１２８によりカウントされたピクセル数とを比較し、カウントされたピクセル数が水平サイズに達したときにのみアトリビュート信号をアクティブにする。
【００４１】
アトリビュート信号は、各アトリビュート信号用フリップフロップによってこのアトリビュート信号に対応するピクセルデータと同期して伝送され、当該ピクセルデータの処理結果が最終段のＦ／Ｆ１２１ｈに格納されたときに、対応するアトリビュート信号もアトリビュート信号用Ｆ／Ｆ１２４ｈに格納される。また、Ｆ／Ｆ１２１ｈからピクセルデータの処理結果が次の機能ブロックに出力される際に、アトリビュート信号用Ｆ／Ｆ１２４ｈに格納されたアトリビュート信号も次の機能ブロックに出力される。
【００４２】
リセット信号出力器１２５は、先頭機能ブロック１２０のＦ／Ｆ１２１ｈからピクセルデータの処理結果が次の機能ブロックに出力される際に、アトリビュート信号用Ｆ／Ｆ１２４ｈからのアトリビュート信号がアクティブであれば、リセット信号を出力する。これによって先頭機能ブロック１２０のＦ／Ｆ１２１ａ〜１２１ｈがリセットされる。すなわち、１ラインの末尾ピクセルデータがＦ／Ｆ１２１ｈから出力されるタイミングと同期して、先頭機能ブロック１２０内のＦ／Ｆ１２１ａ〜１２１ｈがリセットされる。
【００４３】
なお、リセット信号出力器１２５は、末尾ピクセルデータが処理され出力されるとき以外に、同期信号リセット信号を受信したときもリセット信号を出力して先頭機能ブロック１２０内のＦ／Ｆ１２１ａ〜１２１ｈをリセットする。同期リセット信号は、外部から表示処理部１８０全体を任意に初期化することができるリセット信号であり、そのために設けられた回路（図示せず）から、表示処理部１８０をリセットしたい場合において入力される。
図５ａは、複数のフリップフロップに記憶されたピクセルデータを処理する組合回路１２２を備えた先頭ブロックの例を示しているが、図５ｂに示すような、フリップフロップ毎に組合回路（図中１２２ａ〜１２２ｈ）が設けられ、これらの組合回路によりそれぞれのフリップフロップに記憶されたピクセルデータを処理する先頭ブロックを用いてもよい。
なお、以下の説明および図示において、複数のフリップフロップに記憶されたピクセルデータを処理する組合回路を備えたすべての機能ブロックも、フリップフロップ毎に組合回路が設けられた機能ブロックであってもよい。
【００４４】
次に先頭機能ブロック１２０以外の機能ブロック１３０ａ〜１３０ｇについて説明する。
【００４５】
図６は、機能ブロック１３０ａの構成を示す。機能ブロック１３０ａは、複数個例として８つのフリップフロップＦ／Ｆ１３１ａ〜１３１ｈと、組合回路１３２を有する。最後のフリップフロップＦ／Ｆ１３１ｈは、組合回路１３２により処理されたピクセルデータを次の機能ブロックに渡すことを担う。１ラインのピクセルデータ（前の機能ブロックにより処理された結果）は１ピクセルずつ機能ブロック１３０ａに入力され、Ｆ／Ｆ１３１ａ〜１３１ｇに順次格納され、順次処理される。
【００４６】
機能ブロック１３０ａは、さらにリセット制御部１３３を備える。リセット制御部１３３は、１つ前の機能ブロックから、ピクセルデータと同期して出力されてきたアトリビュート信号を伝送するために用いられる８つのフリップフロップ（アトリビュート信号用Ｆ／Ｆ１３４ａ〜１３４ｈ）と、リセット信号出力器１３５を有する。各アトリビュート信号用Ｆ／Ｆ１３４ａ〜１３４ｈ、リセット信号出力器１３５は、先頭機能ブロック１２０における相対応する部分と同じであるので、ここで詳細な説明を省略する。
【００４７】
すなわち、先頭機能ブロック１２０のリセット制御部１２３は、アトリビュート信号生成回路１２６を備え、それにより生成したアトリビュート信号を用いて先頭機能ブロック１２０のＦ／Ｆ１２１ａ〜１２１ｈのリセットを制御するのに対して、機能ブロック１３０ａのリセット制御部１３３は、先頭機能ブロック１２０からピクセルデータと共に出力されてきたアトリビュート信号を受けてそれを用いて機能ブロック１３０ａのＦ／Ｆ１３１ａ〜１３１ｈのリセットを制御する。
【００４８】
なお、ここで機能ブロック１３０ａについて説明したが、機能ブロック１３０ｂ〜１３０ｇは、機能ブロック１３０ａと同じ構成を有するので、機能ブロック１３０ｂ〜１３０ｇについての詳細な説明を省略する。
【００４９】
このように、アトリビュート信号は先頭機能ブロック１２０に備えられたアトリビュート信号生成回路１２６により生成され、相対応するピクセルデータと同期して前の機能ブロックから後の機能ブロックへ伝送される。各機能ブロックはこのアトリビュート信号を用いて自身のリセットの制御をする。具体的にはアクティブであるアトリビュート信号に対応するピクセルデータ（すなわち末尾ピクセルデータ）を出力する際に、機能ブロック内の記憶素子の記憶内容をリセットする。
【００５０】
図７は、フレーム処理部１６０による処理の進行に伴った各機能ブロックの状態を示す。
【００５１】
図７（ａ）は、フレーム処理部１６０の各機能ブロックが動作中である状態を示す。この状態では、上位側の機能ブロックと下位側の機能ブロックは、異なるラインのピクセルデータを処理している可能性がある。
【００５２】
図７（ｂ）に示すように、図７（ａ）に示す状態において、先頭機能ブロック１２０は、処理中の１ラインの末尾ピクセルデータを処理して出力すると、自身の各記憶素子をリセットする。
【００５３】
そして、図７（ｃ）に示すように、先頭機能ブロック１２０は次のラインの先頭ピクセルデータの処理を開始し、動作中状態になる。また、次の機能ブロック１３０ａも処理中のラインの末尾ピクセルデータの処理を完了して処理結果を出力すると自身の各記憶素子をリセットする。
【００５４】
処理が進み、同図７（ｄ）に示すように、機能ブロック１３０ａは先頭機能ブロック１２０から出力されてきた次のラインの先頭ピクセルデータを処理する。また、機能ブロック１３０ａの次の機能ブロック１３０ｂも処理中のラインの末尾ピクセルデータの処理を完了して処理結果を出力すると自身の各記憶素子をリセットする。
【００５５】
このように、フレーム処理部１６０の各機能ブロックは、自身が処理したピクセルデータが末尾ピクセルデータであれば、その処理結果を出力するのに同期して自身の記憶素子をリセットする。こうすることによって、図１６と図１７に示すような、先頭ピクセルデータを処理する場合における下位側の機能ブロックの待機時間と、末尾ピクセルデータを処理する場合における上位側の機能ブロックの待機時間を短縮することができ、処理速度を向上させることができる。
【００５６】
テレビの映像信号を受信して表示するシステムにおいて、フレーム処理部１６０において機能ブロックの待機時間の短縮は、特に重大な意味をもたらす。
【００５７】
例えばデジタルハイビジョン放送やさらに上位の解像度を持つ規格（１０８０Ｐ）などに対応する製品が開発されている。このような製品において、高性能な表示に対応するために、図１に示す表示部１９０のドットクロックが高速になっており、表示部１９０の前段の画像データを処理する回路（図２に示す表示処理部１８０ないしフレーム処理部１６０に該当し、以下画像処理装置という）の動作周波数（すなわちデータパスクロック）もそれに追随する必要がある。しかし、画像処理装置の動作周波数を向上させると、回路規模が増大するとともに、制御も複雑になるという問題が生じるため、システムの構築が困難になることが予想される。この問題を避けるために、データパスクロックの周波数を下げ、例えばデータパスクロックとドットクロックの周波数比を２：１から１：１に近付ける方向に変化させる手法を取ることが考えられる。
【００５８】
ここで、複数の機能ブロックから構成されたパイプラインについて、最も上位の機能ブロックが１ラインの末尾ピクセルデータを処理して出力した後に、次のラインの先頭ピクセルデータが入力されるまでの時間について考える。以下、この時間をライン切替待ち時間という。
【００５９】
図８（ａ）は、図１５に示すような各機能ブロックを一斉にラインリセットする手法を用いた場合、データパスクロックとドットクロックの周波数比をそれぞれ２：１、１．５：１、１：１にしたときのライン切替待ち時間を示す。ラインの切替りを行う際に例えば２０サイクルがかかるとすると、どの周波数のデータパスクロックでも同じクロックサイクルが必要であるため、図示のように、データパスクロックがドットクロックに近いほど、ライン切替待ち時間が増加する。
【００６０】
さらに、前述したように、高性能な再生効果を得るためにパイプラインのステージ数が増えることが予想され、これもライン切替待ち時間をさらに増加させる。
【００６１】
ライン切替待ち時間が長くなると、水平ブランキング期間が圧迫される。その結果、画像データを記憶したバッファから、水平表示期間内にデータを出力することができなくなる恐れがあり、表示しようとする画像を入力できず、絵が乱れる現象が起こり得る。
【００６２】
図８（ｂ）は、図２に示す表示処理部１８０の各フレーム処理部１６０のように、各機能ブロックが自身において末尾ピクセルデータの処理を終了すると記憶素子をリセットする手法を用いた場合に、データパスクロックとドットクロックの周波数比をそれぞれ２：１、１．５：１、１：１にしたときのライン切替待ち時間を示す。この手法は機能ブロック毎にリセットを行うため、最も下位の機能ブロックが末尾ピクセルデータを処理して出力することを待たずして次のラインの処理を開始することができるため、図示のように、切替待ち時間を大幅に短縮できる。それによって、切替待ち時間が水平ブランキング期間を圧迫することに起因する画像の乱れなどを防ぐことができる。また、切替待ち時間がデータパスクロックとドットクロックの比率にほとんど影響されないので、この比率を下げても水平ブランキング期間を圧迫することを防ぐことができる。
【００６３】
次に本発明の第２の実施の形態について説明する。なお、この実施の形態も、テレビ映像の受信システムであり、図１に示す実施の形態の受信システム１００と同じように、受信部と、表示処理部、表示部を備える。なお、表示処理部が受信システム１００の表示処理部１８０と異なる点を除き、他の各構成は受信システム１００の相対応する構成と同じである。さらに、表示処理部も、それに含まれるフレーム処理部が表示処理部１８０に含まれるフレーム処理部１６０と異なる点を除き、他の各構成は表示処理部１８０の対応する構成と同じであるので、ここで第２の実施の形態については、フレーム処理部のみを説明し、他の構成については図示および説明を省略する。
【００６４】
図９は、この第２の実施の形態におけるフレーム処理部２６０の構成を示す。フレーム処理部２６０は、複数（ここでも例として８つ）機能ブロックを有する。最も先頭の機能ブロックを他の機能ブロックと区別するために、先頭機能ブロックに対して符号２２０を付与し、他の機能ブロックに対しては２３０ａ〜２３０ｇの符号を付与する。
【００６５】
図１０は、先頭機能ブロック２２０の構成を示す。先頭機能ブロック２２０は、複数ここでも例として８つのフリップフロップＦ／Ｆ２２１ａ〜２２１ｈと、組合回路２２２を有する。最後のフリップフロップＦ／Ｆ２２１ｈは、組合回路２２２により処理されたピクセルデータを次の機能ブロックに渡すことを担う。１ラインのピクセルデータは１ピクセルずつ先頭機能ブロック２２０に入力され、Ｆ／Ｆ２２１ａ〜２２１ｇに順次格納され、順次処理される。
【００６６】
先頭機能ブロック２２０は、さらに制御部２２３を備える。制御部２２３は、アトリビュート信号生成回路２２６と、アトリビュート信号を伝送するために用いられる８組のフリップフロップペア（アトリビュート信号用Ｆ／Ｆペア２２４ａ〜ｈ）とを有する。
【００６７】
アトリビュート信号生成回路２２６は、アトリビュート信号として、１ラインの先頭ピクセルデータであるか否かを示す信号と、末尾ピクセルデータであるか否かを示す信号を生成するものである。具体的には、アトリビュート信号生成回路２２６は、１ラインの先頭ピクセルデータが先頭ブロック２２０に入力されるのと同時に、先頭ピクセルデータであることを示す信号をアクティブにする。また、１ラインの末尾ピクセルデータが先頭ブロック２２０に入力されるのと同時に、末尾ピクセルデータであることを示す信号をアクティブにする。なお、アトリビュート信号生成回路２２６は、先頭ピクセルデータであるか否かを示す信号の生成について、例えばラインが切替った後の１つ目のピクセルデータが入力される際にこのピクセルデータが先頭ピクセルデータとするようにすればよく、末尾ピクセルデータであるか否かを示す信号の生成については、受信システム１００の図５ａに示すアトリビュート信号生成回路１２６と同じようにすればよい。
【００６８】
すなわち、本実施の形態において、各ピクセルデータに対して１対のアトリビュート信号が作成される。この１対のアトリビュート信号は、各アトリビュート信号用フリップフロップペアによって対応するピクセルデータと同期にして伝送される。各組合回路２２２ａ〜ｇは、ピクセルデータを処理する際にこの１対のアトリビュート信号を参照して先頭ピクセルデータであるか否か、および末尾ピクセルデータであるか否かに応じた処理を行う。例えば、先頭ブロック２２０が水平フィルタである場合には、先頭ピクセルデータを処理する際に、先頭ピクセルデータと、先頭ピクセルデータより後に入力されたピクセルデータのみを用いるようにしたり、あるいは先頭ピクセルデータをそのまま出力するなど、前のラインのピクセルデータが混ざらないようにする処理ができる。また、末尾ピクセルデータであれば、このピクセルデータとそれより先に入力されたピクセルデータのみを用いるようにしたり、あるいはそのまま出力するなど、次のラインのピクセルデータが混ざらないようにする処理ができる。
【００６９】
ピクセルデータの処理結果が最終段のＦ／Ｆ２２１ｈに格納されたときに、それの一対のアトリビュート信号もアトリビュート信号用Ｆ／Ｆペア２２４ｈに格納される。また、Ｆ／Ｆ２２１ｈピクセルデータの処理結果が次の機能ブロックに出力される際に、アトリビュート信号用Ｆ／Ｆペア２２４ｈに格納された１対のアトリビュート信号も次の機能ブロックに出力される。
【００７０】
先頭機能ブロック２２０以外の機能ブロック２３０ａ〜２３０ｇについて説明する。
【００７１】
図１１は、機能ブロック２３０ａの構成を示す。機能ブロック２３０ａは、複数個例として８つのフリップフロップＦ／Ｆ２３１ａ〜ｈと、組合回路２３２を有する。最後のフリップフロップＦ／Ｆ２３１ｈは、組合回路２３２により処理されたピクセルデータを次の機能ブロックに渡すことを担う。１ラインのピクセルデータ（前の機能ブロックにより処理された結果）は１ピクセルずつ機能ブロック２３０ａに入力され、Ｆ／Ｆ２３１ａ〜２３１ｇに順次格納され、順次処理される。
【００７２】
機能ブロック２３０ａは、さらに制御部２３３を備える。制御部２３３は、前の機能ブロックから、ピクセルデータと同期して出力されてきた１対のアトリビュート信号を伝送するために用いられる８組のフリップフロップペア（アトリビュート信号用Ｆ／Ｆペア２３４ａ〜２３４ｈ）を有する。
【００７３】
すなわち、先頭機能ブロック２２０の制御部２２３は、アトリビュート信号生成回路２２６を備え、それにより生成した１対のアトリビュート信号を用いて先頭機能ブロック２２０の各々の組合回路２３２の処理を制御する。それに対して、機能ブロック２３０ａの制御部２３３は、先頭機能ブロック２２０から、相対応するピクセルデータと同期して出力されてきた１対のアトリビュート信号を用いて機能ブロック２３０ａの各組合回路２３２の処理を制御する。
【００７４】
なお、ここで機能ブロック２３０ａについて説明したが、機能ブロック２３０ｂ〜２３０ｇは、機能ブロック２３０ａと同じ構成を有するので、機能ブロック２３０ｂ〜２３０ｇについての詳細な説明を省略する。
【００７５】
このように、１対のアトリビュート信号は先頭機能ブロック２２０に備えられたアトリビュート信号生成回路２２６により生成され、相対応するピクセルデータと同期して前の機能ブロックから後の機能ブロックへ伝送される。各機能ブロックの組合回路２３２ａ〜２３２ｇは、この１対のアトリビュート信号を参照して、先頭ピクセルデータであるか否か、および末尾ピクセルデータであるか否かに応じた処理を行う。
【００７６】
図１に示す第１の実施の形態の受信システム１００において、次のラインのピクセルデータの処理を開始するのにあたり、機能ブロック内の記憶素子をリセットすることによって前のラインのピクセルデータが混ざることを防ぐことを実現している。それに対して、本第２の実施の形態では、先頭ピクセルデータであるか否か、および末尾ピクセルデータであるか否かを示す１対のアトリビュート信号を生成してピクセルデータに付属させるようにしている。こうすることによって、水平フィルタのような水平方向の処理を行う機能ブロックはこの１対のアトリビュート信号を参照して、先頭ピクセルデータであれば前のラインのピクセルデータが混ざらないように処理を行い、末尾ピクセルデータであれば次のラインのピクセルデータが混ざらないように処理を行うことができる。すなわち、ライン切替時に記憶素子のリセットをせずに連続した処理を行い、ライン切替待ち時間を無くすことができる。
【００７７】
次いで本発明の第３の実施の形態について説明する。なお、この実施の形態も、テレビ映像の受信システムであり、図１に示す実施の形態の受信システム１００と同じように、受信部と、表示処理部、表示部を備える。なお、表示処理部が受信システム１００の表示処理部１８０と異なる点を除き、他の各構成は受信システム１００の相対応する構成と同じである。さらに、表示処理部も、それに含まれるフレーム処理部が表示処理部１８０に含まれるフレーム処理部１６０と異なる点を除き、他の各構成は表示処理部１８０の対応する構成と同じであるので、ここで第３の実施の形態については、フレーム処理部のみを説明し、他の構成については図示および説明を省略する。
【００７８】
図１２は、この第３の実施の形態におけるフレーム処理部３６０の構成を示す。フレーム処理部３６０は、走査部（図示せず）と、複数（ここでも例として８つ）の機能ブロック３２０ａ〜３２０ｈを有する。なお、フレーム処理部３６０の各機能ブロックは同じ構成を有するので、機能ブロック３２０ａを例にして説明し、他の機能ブロック機能ブロック３２０ｂ〜３２０ｈについての詳細な説明を省略する。
【００７９】
図１３は、機能ブロック３２０ａの構成を示す。機能ブロック３２０ａは、複数ここでも例として８つのフリップフロップＦ／Ｆ３２１ａ〜３２１ｈと、組合回路３２２を有する。最後のフリップフロップＦ／Ｆ３２１ｈは、組合回路３２２により処理されたピクセルデータを次の機能ブロックに渡すことを担う。１ラインのピクセルデータは１ピクセルずつ先頭機能ブロック３２０ａに入力され、Ｆ／Ｆ３２１ａ〜３２１ｇに順次格納され、順次処理される。
【００８０】
機能ブロック３２０ａは、さらに制御部３２３を備える。リセット制御部３２３は、出力ピクセルカウンタ３２８と、比較器３２７と、リセット信号出力器３２５を有する。
【００８１】
出力ピクセルカウンタ３２８は、１ラインの先頭ピクセルデータが処理されて機能ブロック３２０ａから出力されたときから、機能ブロック３２０ａから出力されたピクセルの数をカウントする。比較器３２７は、図示しない走査部が先頭ピクセルデータとともにフレーム処理部３６０に入力した水平サイズと、出力ピクセルカウンタ３２８によりカウントされたピクセル数とを比較して、その結果をリセット信号出力器３２５に出力する。リセット信号出力器３２５は、比較器３２７からの比較結果が、出力ピクセルカウンタ３２８によりカウントされたピクセル数が水平サイズに達したときにリセット信号を出力する。これによって、機能ブロック３２０ａのＦ／Ｆ３２１ａ〜ｈがリセットされる。すなわち、１ラインの末尾ピクセルデータが処理され出力されたときに、機能ブロック３２０ａ内のＦ／Ｆ３２１ａ〜ｈがリセットされる。
【００８２】
なお、リセット信号出力器１２５は、末尾ピクセルデータが処理され出力されたとき以外に、同期信号リセット信号を受信したときもリセット信号を出力して機能ブロック３２０ａ内のＦ／Ｆ３２１ａ〜ｈをリセットする。
【００８３】
このように、この第３の実施の形態において、フレーム処理部３６０の各機能ブロックは、自身が処理したピクセルデータが末尾ピクセルデータであれば、その処理結果を出力するタイミングと同期して自身の記憶素子をリセットする。こうすることによって、図１に示す第１の実施の形態と同じ効果を得ることができる。
【００８４】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減、組合せをしてもよい。これらの変更、増減、組合せが加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態による受信システムの構成を示す図である。
【図２】図１に示す受信システムにおける表示処理部の構成を示す図である。
【図３】フレームの構成を説明するための図である。
【図４】図２に示す表示処理部におけるフレーム処理部の構成を示す図である。
【図５ａ】図４に示すフレーム処理部における先頭機能ブロックの構成を示す図である。
【図５ｂ】図４に示すフレーム処理部における先頭ブロックの他の構成例を示す図である。
【図６】図４に示すフレーム処理部における他の機能ブロックの構成を示す図である。
【図７】図４に示すフレーム処理部による処理の進行に伴った各機能ブロックの状態を示す図である。
【図８】ライン切替待ち時間を説明するための図である。
【図９】本発明の第２の実施の形態による受信システムにおけるフレーム処理部の構成を示す図である。
【図１０】図９に示すフレーム処理部における先頭機能ブロックの構成を示す図である。
【図１１】図９に示すフレーム処理部における他の機能ブロックの構成を示す図である。
【図１２】本発明の第３の実施の形態による受信システムにおけるフレーム処理部の構成を示す図である。
【図１３】図１２に示すフレーム処理部における機能ブロックの構成を示す図である。
【図１４】水平フィルタの構成を示す図である。
【図１５】従来技術の手法を説明するための図である。
【図１６】従来技術の問題点を説明するための図である（その１）。
【図１７】従来技術の問題点を説明するための図である（その２）。
【符号の説明】
【００８６】
１０５  受信部  １１０  フレームバッファ
１２０  先頭機能ブロック  １２１  フリップフロップ
１２２  組合回路  １２３  リセット制御部
１２４  アトリビュート信号用Ｆ／Ｆ  １２５  リセット信号出力器
１２６  アトリビュート信号生成回路  １２７  比較器
１２８  入力ピクセルカウンタ  １３０  機能ブロック
１３１  フリップフロップ  １３２  組合回路
１３３  リセット制御部  １３４  アトリビュート信号用Ｆ／Ｆ
１３５  リセット信号出力器  １４０  出力バッファ
１６０  フレーム処理部  １７２  重ね合わせ処理部
１７４  出力バッファ  １８０  表示処理部
１９０  表示部  ２２０  先頭ブロック
２２１  フリップフロップ  ２２２  組合回路
２２３  制御部  ２２４  アトリビュート信号用Ｆ／Ｆペア
２２６  アトリビュート信号生成回路  ２３０  機能ブロック
２３１  フリップフロップ  ２３２  組合回路
２３３  制御部  ２３４  アトリビュート信号用Ｆ／Ｆペア
２６０  フレーム処理部  ３２０  機能ブロック
３２１  フリップフロップ  ３２２  組合回路
３２５  リセット信号出力器  ３２７  比較器
３２８  出力ピクセルカウンタ  ３６０  フレーム処理部
【図１】
2008015565.tif 000003
【図２】
2008015565.tif 000004
【図３】
2008015565.tif 000005
【図４】
2008015565.tif 000006
【図５ａ】
2008015565.tif 000007
【図５ｂ】
2008015565.tif 000008
【図６】
2008015565.tif 000009
【図７】
2008015565.tif 000010
【図８】
2008015565.tif 000011
【図９】
2008015565.tif 000012
【図１０】
2008015565.tif 000013
【図１１】
2008015565.tif 000014
【図１２】
2008015565.tif 000015
【図１３】
2008015565.tif 000016
【図１４】
2008015565.tif 000017
【図１５】
2008015565.tif 000018
【図１６】
2008015565.tif 000019
【図１７】
2008015565.tif 000020