(57)【要約】【課題】出力ドライバー回路及びそれを備える半導体メモリ装置を提供する。【解決手段】ドレインが互いに共通に連結され、それぞれのソースは、互いに分離された第１パワー供給ノード及び第２パワー供給ノードにそれぞれ連結される第１及び第２トランジスタと、それぞれのソースに連結されるデカップリングキャパシタと、を備えることを特徴とする出力ドライバー回路である。【選択図】図４
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【特許請求の範囲】
【請求項１】
ドレインが互いに共通に連結され、それぞれのソースは、互いに分離された第１パワー供給ノード及び第２パワー供給ノードにそれぞれ連結される第１及び第２トランジスタと、
前記それぞれのソースに連結されるデカップリングキャパシタと、を備えることを特徴とする出力ドライバー。
【請求項２】
前記第１及び第２トランジスタのドレインに連結され、かつ第３パワー供給ノードに連結される第３トランジスタをさらに備えることを特徴とする請求項１に記載の出力ドライバー。
【請求項３】
前記第１及び第２トランジスタのソースに連結される前記分離されたパワー供給ノードは、共通のパワー供給源に連結されることを特徴とする請求項１に記載の出力ドライバー。
【請求項４】
前記第１及び第２トランジスタのソースに連結される前記分離されたパワー供給ノードは、共通の第１パワー供給源に連結され、前記第３パワー供給ノードは、第２パワー供給源に連結されることを特徴とする請求項２に記載の出力ドライバー。
【請求項５】
前記第１及び第２トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載の出力ドライバー。
【請求項６】
前記第３トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項２に記載の出力ドライバー。
【請求項７】
前記共通の第１パワー供給源は、前記第２パワー供給源よりさらに正極性の電圧を提供することを特徴とする請求項４に記載の出力ドライバー。
【請求項８】
前記第１及び第２トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の出力ドライバー。
【請求項９】
複数のドライバーを有し、それぞれのドライバーは、第１タイプのトランジスタと第２タイプのトランジスタとを有すると共に、出力ドライブ信号を提供し、少なくとも一つのデカップリングキャパシタを有する出力ドライバー回路において、
第１電圧供給源に連結される複数の第１電圧供給ノードと、
第２電圧供給源に連結される複数の第２電圧供給ノードと、を備え、
それぞれの奇数番目のドライバーにおいて、前記第１タイプのトランジスタは、二つのトランジスタから形成され、前記二つのトランジスタは、前記第２タイプのトランジスタと共通的に連結されるが、前記二つのトランジスタのそれぞれは、異なる第１パワー供給ノードに分離されて連結されることを特徴とする出力ドライバー回路。
【請求項１０】
それぞれの偶数番目のドライバーにおいて、前記第２タイプのトランジスタは、二つのトランジスタから形成され、前記二つのトランジスタは、前記第１タイプのトランジスタと共通的に連結されるが、前記二つのトランジスタのそれぞれは、異なる第２パワー供給ノードに分離されて連結されることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１１】
前記第１タイプのトランジスタは、ＰＭＯＳトランジスタであり、前記第２タイプのトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１２】
前記それぞれのドライバーは、二つのデカップリングキャパシタを備え、一つのデカップリングキャパシタは、それぞれのドライバーのダウンストリーム方向に連結され、他の一つは、アップストリーム方向に連結されることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１３】
前記それぞれの奇数番目のドライバーにおける前記二つのトランジスタのそれぞれは、前記第１タイプのトランジスタのほぼ半分に該当するサイズを有することを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１４】
前記それぞれの偶数番目のドライバーにおける前記二つのトランジスタのそれぞれは、前記第２タイプのトランジスタのほぼ半分に該当するサイズを有することを特徴とする請求項１０に記載の出力ドライバー回路。
【請求項１５】
前記第１タイプのトランジスタを構成する二つのトランジスタの内のいずれか一つのトランジスタは、前記奇数番目のドライバーのダウンストリームに連結される第１電圧供給ノードに連結され、他の一つのトランジスタは、前記奇数番目のドライバーのアップストリームに連結される第１電圧供給ノードに連結されることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１６】
前記第２タイプのトランジスタを構成する二つのトランジスタの内のいずれか一つのトランジスタは、前記偶数番目のドライバーのダウンストリームに連結される第２電圧供給ノードに連結され、他の一つのトランジスタは、前記偶数番目のドライバーのアップストリームに連結される第２電圧供給ノードに連結されることを特徴とする請求項１０に記載の出力ドライバー回路。
【請求項１７】
前記二つのトランジスタの全体の電流駆動量は、前記第１タイプのトランジスタの電流駆動量とほぼ同じであることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１８】
第１電圧供給ノードは、それぞれの奇数番目のドライバーのダウンストリームに連結され、第２電圧供給ノードは、それぞれの偶数番目のドライバーのダウンストリームに連結されることを特徴とする請求項９に記載の出力ドライバー回路。
【請求項１９】
半導体メモリ装置の出力を駆動する方法において、
出力ドライブ信号を提供するために、第２タイプのトランジスタ対に連結される第１タイプのトランジスタをスイッチングするステップと、
前記出力ドライブ信号を、前記第１及び第２タイプのトランジスタに実質的に並列に連結される少なくとも一つのキャパシタとデカップリングするステップと、
前記第２タイプのトランジスタ対のそれぞれに連結される複数の電圧供給ノードを提供することによって、スイッチングノイズを低下させるステップと、を含むことを特徴とする半導体メモリ装置の出力駆動方法。
【請求項２０】
出力ドライブ信号を提供するために、第２タイプのトランジスタに連結される第１タイプのトランジスタ対をスイッチングするステップと、
前記出力ドライブ信号を、前記第１及び第２タイプのトランジスタに実質的に並列に連結される少なくとも一つのキャパシタとデカップリングするステップと、
前記第１タイプのトランジスタ対のそれぞれに連結される複数の電圧供給ノードを提供することによって、スイッチングノイズを低下させるステップと、をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置の出力駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に出力ドライバー回路を備える半導体メモリ装置に関する。
【背景技術】
【０００２】
一般的なメモリ装置では、メモリ装置の容量が増加するにつれて、入出力されるデータの量も増加する。したがって、さらに多くの入力及び／または出力ピンが必要となる。また、現在のシステムは、さらに速い速度のメモリ装置を要求するので、遅い装置に比べてスイッチングノイズもさらに増加している。
【０００３】
図１は、一般的な半導体メモリ装置の出力ドライバー１００を示す図面である。図１に示したように、一般的な出力ドライバー１００は、データ信号ラインに連結される入出力端子ＤＱ  ＰＩＮを備える。また、出力ドライバー１００は、データ信号ラインと相対的に高い電圧レベルを有するＶＤＤＱとの間に連結されるＰＭＯＳプルアップトランジスタＭＰ１を備え、データ信号ラインと相対的に低い電圧レベルを有するＶＳＳＱとの間に連結されるＮＭＯＳプルダウントランジスタＭＮ１を備える。プルアップトランジスタＭＰ１のゲート端子は、信号ラインＤＡＴＡ＿ＵＰに連結され、プルダウントランジスタＭＮ１のゲート端子は、信号ラインＤＡＴＡ＿ＤＮに連結される。
【０００４】
出力ドライバー１００の動作において、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、前記入力信号ＤＡＴＡ＿ＵＰ及びＤＡＴＡ＿ＤＮに応答して、信号ＤＱをロジックローからロジックハイにスイッチングするか、または信号ＤＱをロジックハイからロジックローにスイッチングする。しかし、スイッチング動作の間、スイッチングノイズが、出力信号経路に存在する。さらに、前記出力ドライバー１００は、速い速度のメモリ装置で速い速度で動作するため、前記スイッチングノイズが、装置の速度に比例してＶＤＤＱ／ＶＳＳＱライン上に増加する。また、ＶＤＤＱ／ＶＳＳＱラインは、出力ドライバーに電気的パワーを供給するため、出力信号が歪曲され、また、スイッチングノイズが増加するにつれてジッタ、スキュー及びスルーレートなどの変化が表れる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記問題点を解決するためのものであって、出力ドライバーの構造を改善することによって、スイッチングノイズを低下させて安定にデータ信号を出力させることができる半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の一実施形態による出力ドライバーは、ドレインが互いに共通に連結され、それぞれのソースは、互いに分離された第１パワー供給ノード及び第２パワー供給ノードにそれぞれ連結される第１及び第２トランジスタと、前記それぞれのソースに連結されるデカップリングキャパシタと、を備えることを特徴とする。
【０００７】
望ましくは、前記出力ドライバーは、前記第１及び第２トランジスタのドレインに連結され、かつ第３パワー供給ノードに連結される第３トランジスタをさらに備えることを特徴とする。
【０００８】
望ましくは、前記第１及び第２トランジスタのソースに連結される前記分離されたパワー供給ノードは、共通のパワー供給源に連結されることを特徴とする。
【０００９】
望ましくは、前記第１及び第２トランジスタのソースに連結される前記分離されたパワー供給ノードは、共通の第１パワー供給源に連結され、前記第３パワー供給ノードは、第２パワー供給源に連結されることを特徴とする。
【００１０】
一方、前記第１及び第２トランジスタは、ＰＭＯＳトランジスタであることを特徴とする。
【００１１】
一方、前記第３トランジスタは、ＮＭＯＳトランジスタであることを特徴とする。
【００１２】
一方、前記共通の第１パワー供給源は、前記第２パワー供給源よりさらに正極性の電圧を提供することを特徴とする。
【００１３】
一方、前記第１及び第２トランジスタは、ＮＭＯＳトランジスタであることを特徴とする。
【００１４】
一方、本発明の一実施形態による出力ドライバー回路によれば、前記出力ドライバー回路は、複数のドライバーを有し、それぞれのドライバーは、第１タイプのトランジスタと第２タイプのトランジスタとを有すると共に、出力ドライブ信号を提供し、少なくとも一つのデカップリングキャパシタを有し、第１電圧供給源に連結される複数の第１電圧供給ノード及び第２電圧供給源に連結される複数の第２電圧供給ノードを備え、それぞれの奇数番目のドライバーにおいて、前記第１タイプのトランジスタは、二つのトランジスタから形成され、前記二つのトランジスタは、前記第２タイプのトランジスタと共通的に連結されるが、前記二つのトランジスタそれぞれは、異なる第１パワー供給ノードに分離されて連結されることを特徴とする。
【００１５】
一方、半導体メモリ装置の出力を駆動する方法において、出力ドライブ信号を提供するために、第２タイプのトランジスタ対に連結される第１タイプのトランジスタをスイッチングするステップと、前記出力ドライブ信号を、前記第１及び第２タイプのトランジスタに実質的に並列に連結される少なくとも一つのキャパシタとデカップリングするステップと、前記第２タイプのトランジスタ対のそれぞれに連結される複数の電圧供給ノードを提供することによって、スイッチングノイズを低下させるステップと、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体メモリ装置に備えられる出力ドライバーの構造及びプルアップ／プルダウン電圧ラインの構造を改善することによって、複数の出力ドライバーの駆動時にスイッチングノイズの発生量を減少させて安定的にデータを出力できる。
【発明を実施するための最良の形態】
【００１７】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１９】
図２は、メモリ装置におけるスイッチングノイズを低下させるための出力ドライバー回路を示す回路図である。前記出力ドライバー回路２００は、相対的に高い電圧を有するＶＤＤＱラインと相対的に低い電圧を有するＶＳＳＱラインとを備える。ＶＤＤＱラインに形成される等価抵抗として複数個の抵抗Ｒが直列連結されたものが示される。また、ＶＳＳＱラインに形成される等価抵抗として複数個の抵抗Ｒが直列連結されたものが示される。
【００２０】
キャパシタＣ１１は、ＶＤＤＱライン上の最初の抵抗ＲとＶＳＳＱライン上の最初の抵抗Ｒとの間に連結される。プルダウンＮＭＯＳトランジスタＭＮ１１に連結されるプルアップＰＭＯＳトランジスタＭＰ１１を備える最初のドライバートランジスタ対は、ＶＤＤＱライン上の二番目の抵抗ＲとＶＳＳＱライン上の二番目の抵抗Ｒとの間に連結される。
【００２１】
ＰＭＯＳトランジスタＭＰ１１のソース端子は、前記ＶＤＤＱに連結され、ドレイン端子は、ＮＭＯＳトランジスタＭＮ１１のドレイン端子に連結される。そして、ＮＭＯＳトランジスタＭＮ１１のソース端子は、ＶＳＳＱに連結される。信号ＤＰ１は、ＰＭＯＳトランジスタＭＰ１１のゲートに印加され、信号ＤＮ１は、ＮＭＯＳトランジスタＭＮ１１のゲートに印加される。そして、出力信号ＤＱ１は、ＮＭＯＳトランジスタＭＮ１１のドレインとＰＭＯＳトランジスタＭＰ１１のドレインとが接する地点で発生する。
【００２２】
キャパシタＣ１２は、ＶＤＤＱライン上の三番目の抵抗ＲとＶＳＳＱライン上の三番目の抵抗Ｒとの間に連結される。他のキャパシタＣ１３は、ＶＤＤＱライン上の四番目の抵抗ＲとＶＳＳＱライン上の四番目の抵抗Ｒとの間に連結される。プルダウンＮＭＯＳトランジスタＭＮ１２に連結されるプルアップＰＭＯＳトランジスタＭＰ１２を備える二番目のドライバートランジスタ対は、ＶＤＤＱライン上の五番目の抵抗ＲとＶＳＳＱライン上の五番目の抵抗Ｒとの間に連結される。前記二番目のドライバートランジスタ対は、前記最初のドライバートランジスタ対と同じ構造を有する。しかし、二番目のドライバートランジスタ対において、ＰＭＯＳのゲートは信号ＤＰ２を受信し、ＮＭＯＳのゲートは信号ＤＮ２を受信し、出力はＤＱ２のように示される。
【００２３】
キャパシタＣ１４は、ＶＤＤＱライン上の六番目の抵抗ＲとＶＳＳＱライン上の六番目の抵抗Ｒとの間に連結される。他のキャパシタＣ１５は、ＶＤＤＱライン上の七番目の抵抗ＲとＶＳＳＱライン上の七番目の抵抗Ｒとの間に連結される。プルダウンＮＭＯＳトランジスタＭＮ１３に連結されるプルアップＰＭＯＳトランジスタＭＰ１３を備える三番目のドライバートランジスタ対は、ＶＤＤＱライン上の八番目の抵抗ＲとＶＳＳＱライン上の八番目の抵抗Ｒとの間に連結される。前記三番目のドライバートランジスタ対は、前記最初のドライバートランジスタ対及び二番目のドライバートランジスタ対と同じ構造を有する。しかし、三番目のドライバートランジスタ対において、ＰＭＯＳのゲートは信号ＤＰ３を受信し、ＮＭＯＳのゲートは信号ＤＮ３を受信し、出力はＤＱ３のように示される。キャパシタＣ１６は、ＶＤＤＱライン上の九番目の抵抗ＲとＶＳＳＱライン上の九番目の抵抗Ｒとの間に連結される。
【００２４】
ここで、前記信号ＤＰ１，ＤＰ２，ＤＰ３ないしＤＰｎ及び前記信号ＤＮ１，ＤＮ２，ＤＮ３ないしＤＮｎは、一般的に出力信号ＤＱ１，ＤＱ２，ＤＱ３ないしＤＱｎを発生させるために適用される内部入力信号である。前記出力ドライバーは、ＶＤＤＱ／ＶＳＳＱラインに連結される。抵抗Ｒは、別に区分される要素というよりはＶＤＤＱ／ＶＳＳＱメタルラインの一部に対する抵抗成分でありうる。
【００２５】
デカップリングキャパシタＣ１１ないしＣ１６は、前記ＶＤＤＱラインと前記ＶＳＳＱラインとの間に連結されてスイッチングノイズを低下させる。高容量のキャパシタが、低容量のキャパシタに比べてスイッチングノイズを低下させるのにさらに効果的である。しかし、半導体メモリ装置の内部空間の制約により、前記キャパシタのサイズを増大させるのには限界がある。
【００２６】
少なくとも一つのデカップリングキャパシタは、それぞれの出力ドライバーに隣接して位置するか、またはそれぞれの出力ドライバーに割り当てられる。例えば、デカップリングキャパシタＣ１１，Ｃ１２は、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１とからなる最初の出力ドライバーに割り当てられる。また、デカップリングキャパシタＣ１３，Ｃ１４は、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２とからなる二番目の出力ドライバーに割り当てられる。
【００２７】
動作の側面で、それぞれ他の出力ドライバーに割り当てられたデカップリングキャパシタンスを共有することによって、スイッチングノイズはさらに低下しうる。例えば、出力信号ＤＱ２を提供するためのＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２とからなる出力ドライバーは、他の出力ドライバーに割り当てられたデカップリングキャパシタから必要な電流を供給されうる。ＶＤＤＱ／ＶＳＳＱラインの抵抗成分により電流損失があるため、動作する出力ドライバーから遠く離れているデカップリングキャパシタは、近くに位置するデカップリングキャパシタに比べて効果的ではない。また、ほとんどまたはあらゆる出力ドライバーが動作する場合に、隣接した出力ドライバーで発生したノイズが伝達されるノイズカップリング現象が発生しうる。すなわち、図２の例では、ノイズカップリングが発生しうる。
【００２８】
図３は、メモリ装置におけるノイズカップリングを低下させるための出力ドライバー回路を示す回路図である。前記出力ドライバー回路３００は、図２に示した出力ドライバー回路と類似している。
【００２９】
キャパシタＣ２１は、ＶＤＤＱライン上の最初の抵抗ＲとＶＳＳＱライン上の最初の抵抗Ｒとの間に連結される。しかし、ＶＳＳＱラインは、最初の抵抗で分離される。プルダウンＮＭＯＳトランジスタＭＮ２１に連結されるプルアップＰＭＯＳトランジスタＭＰ２１を備える最初のドライバートランジスタ対は、ＶＤＤＱライン上の二番目の抵抗ＲとＶＳＳＱライン上の二番目の抵抗Ｒとの間に連結される。
【００３０】
ＰＭＯＳトランジスタＭＰ２１のソース端子は、前記ＶＤＤＱに連結され、ドレイン端子は、ＮＭＯＳトランジスタＭＮ２１のドレイン端子に連結される。そして、ＮＭＯＳトランジスタＭＮ２１のソース端子は、ＶＳＳＱに連結される。信号ＤＰ１は、ＰＭＯＳトランジスタＭＰ２１のゲートに印加され、信号ＤＮ１は、ＮＭＯＳトランジスタＭＮ２１のゲートに印加される。そして、出力信号ＤＱ１は、ＮＭＯＳトランジスタＭＮ２１のドレインとＰＭＯＳトランジスタＭＰ２１のドレインとが接する地点で発生する。
【００３１】
キャパシタＣ２２は、ＶＤＤＱライン上の三番目の抵抗ＲとＶＳＳＱライン上の三番目の抵抗Ｒとの間に連結される。他のキャパシタＣ２３は、ＶＤＤＱライン上の四番目の抵抗ＲとＶＳＳＱライン上の四番目の抵抗Ｒとの間に連結される。しかし、前記ＶＤＤＱラインは、四番目の抵抗で分離される。プルダウンＮＭＯＳトランジスタＭＮ２２に連結されるプルアップＰＭＯＳトランジスタＭＰ２２を備える二番目のドライバートランジスタ対は、ＶＤＤＱライン上の五番目の抵抗ＲとＶＳＳＱライン上の五番目の抵抗Ｒとの間に連結される。前記二番目のドライバートランジスタ対は、前記最初のドライバートランジスタ対と同じ構造を有する。しかし、二番目のドライバートランジスタ対において、ＰＭＯＳのゲートは信号ＤＰ２を受信し、ＮＭＯＳのゲートは信号ＤＮ２を受信し、出力はＤＱ２のように示される。
【００３２】
キャパシタＣ２４は、ＶＤＤＱライン上の六番目の抵抗ＲとＶＳＳＱライン上の六番目の抵抗Ｒとの間に連結される。他のキャパシタＣ２５は、ＶＤＤＱライン上の七番目の抵抗ＲとＶＳＳＱライン上の七番目の抵抗Ｒとの間に連結される。しかし、前記ＶＳＳＱラインは、七番目の抵抗で分離される。プルダウンＮＭＯＳトランジスタＭＮ２３に連結されるプルアップＰＭＯＳトランジスタＭＰ２３を備える三番目のドライバートランジスタ対は、ＶＤＤＱライン上の八番目の抵抗ＲとＶＳＳＱライン上の八番目の抵抗Ｒとの間に連結される。前記三番目のドライバートランジスタ対は、前記最初のドライバートランジスタ対及び二番目のドライバートランジスタ対と同じ構造を有する。しかし、三番目のドライバートランジスタ対において、ＰＭＯＳのゲートは信号ＤＰ３を受信し、ＮＭＯＳのゲートは信号ＤＮ３を受信し、出力はＤＱ３のように示される。キャパシタＣ２６は、ＶＤＤＱライン上の九番目の抵抗ＲとＶＳＳＱライン上の九番目の抵抗Ｒとの間に連結される。
【００３３】
ここで、ＶＤＤＱラインまたはＶＳＳＱラインのうちのいずれか一つは、それぞれの出力ドライバーに基づいて分離される。例えば、ＶＤＤＱラインは、ＤＱ１を出力するための出力ドライバー（トランジスタＭＰ２１，ＭＮ２１）と、ＤＱ２を出力するための出力ドライバー（トランジスタＭＰ２２，ＭＮ２２）との間で分離される。ＶＳＳＱラインは、ＤＱ２を出力するための出力ドライバー（トランジスタＭＰ２２，ＭＮ２２）と、ＤＱ３を出力するための出力ドライバー（トランジスタＭＰ２３，ＭＮ２３）との間で分離される。動作の側面で、前記図３のような出力ドライバー回路は、ノイズカップリングによる望ましくない影響を効果的に低減させる。しかし、共有されるデカップリングキャパシタの数は、図２に示した出力ドライバー回路２００に比べてさらに減少する。
【００３４】
図４は、スイッチングノイズ及びノイズカップリングをさらに低減させるための本発明の一実施形態による出力ドライバー回路を示す回路図である。前記出力ドライバー回路４００は、相対的に高い電圧を有するＶＤＤＱラインと相対的に低い電圧を有するＶＳＳＱラインとを備える。ＶＤＤＱラインに形成される等価抵抗として複数個の抵抗Ｒが直列連結されたものが示される。また、ＶＳＳＱラインに形成される等価抵抗として複数個の抵抗Ｒが直列連結されたものが示される。キャパシタＣ３１は、ＶＤＤＱライン上の最初の抵抗Ｒの後端とＶＳＳＱライン上の最初の抵抗Ｒの後端との間に連結される。
【００３５】
最初のドライバートランジスタトリオ４１０は、二つのプルアップＰＭＯＳトランジスタＰ３１，Ｐ３２とプルダウンＮＭＯＳトランジスタＮ３１とを備え、ＶＤＤＱライン上の二番目の抵抗Ｒの後端とＶＳＳＱライン上の二番目の抵抗Ｒの後端との間に連結される。ＰＭＯＳトランジスタＰ３１のソース端子は、前記ＶＤＤＱライン上の二番目の抵抗Ｒの後端に連結され、ＰＭＯＳトランジスタＰ３１のドレイン端子は、ＮＭＯＳトランジスタＮ３１のドレイン端子に連結され、ＰＭＯＳトランジスタＰ３２のドレイン端子に連結される。
【００３６】
ＰＭＯＳトランジスタＰ３２のソース端子は、ＶＤＤＱライン上の三番目の抵抗Ｒの前端に連結される。また、ＮＭＯＳトランジスタＮ３１のソース端子は、ＶＳＳＱライン上の二番目の抵抗の後端と三番目の抵抗の前端とに連結される。信号ＤＰ１は、ＰＭＯＳトランジスタＰ３１，Ｐ３２のゲートに印加され、信号ＤＮ１は、ＮＭＯＳトランジスタＭ３１のゲートに印加される。そして、出力信号ＤＱ１は、ＰＭＯＳトランジスタＰ３１，Ｐ３２のドレインとＮＭＯＳトランジスタＭ３１のドレインとがいずれも接する地点で発生する。
【００３７】
キャパシタＣ３２は、ＶＤＤＱライン上の三番目の抵抗Ｒの後端とＶＳＳＱライン上の三番目の抵抗Ｒの後端との間に連結される。他のキャパシタＣ３３は、ＶＤＤＱライン上の四番目の抵抗Ｒの後端とＶＳＳＱライン上の四番目の抵抗Ｒの後端との間に連結される。
【００３８】
二番目のドライバートランジスタトリオ４２０は、プルアップＰＭＯＳトランジスタＰ３３と二つのプルダウンＮＭＯＳトランジスタＮ３２，Ｎ３３とを備え、ＶＤＤＱライン上の五番目の抵抗Ｒの後端とＶＳＳＱライン上の五番目の抵抗Ｒの後端との間に連結される。前記二番目のドライバートランジスタトリオ４２０は、前記最初のドライバートランジスタトリオと比較して互いに逆の構造を有する。すなわち、ＰＭＯＳトランジスタＰ３３のソース端子は、ＶＤＤＱライン上の五番目の抵抗Ｒの後端に連結され、ＰＭＯＳトランジスタＰ３３のドレイン端子は、二つのプルダウンＮＭＯＳトランジスタＮ３２，Ｎ３３のドレイン端子に連結される。ＮＭＯＳトランジスタＮ３２のソース端子は、ＶＳＳＱライン上の五番目の抵抗Ｒの後端に連結され、ＮＭＯＳトランジスタＮ３３のソース端子は、ＶＳＳＱライン上の六番目のトランジスタの前端に連結される。
【００３９】
また、ＰＭＯＳトランジスタＰ３３のゲートは、信号ＤＰ２を受信し、ＮＭＯＳトランジスタＮ３２，Ｎ３３のゲートは、信号ＤＮ２を受信し、出力はＤＱ２で示される。キャパシタＣ３４は、ＶＤＤＱライン上の六番目の抵抗Ｒの後端とＶＳＳＱライン上の六番目の抵抗Ｒの後端との間に連結される。他のキャパシタＣ３５は、ＶＤＤＱライン上の七番目の抵抗Ｒの後端とＶＳＳＱライン上の七番目の抵抗Ｒの後端との間に連結される。
【００４０】
三番目のドライバートランジスタトリオ４３０は、二つのプルアップＰＭＯＳトランジスタＰ３４，Ｐ３５とプルダウンＮＭＯＳトランジスタＮ３４とを備え、ＶＤＤＱライン上の八番目の抵抗Ｒの後端とＶＳＳＱライン上の八番目の抵抗Ｒの後端との間に連結される。前記三番目のドライバートランジスタトリオ４３０は、前記最初のドライバートランジスタトリオと比較して同じ構造を有する。しかし、プルアップＰＭＯＳトランジスタＰ３４，Ｐ３５のゲートは、信号ＤＰ３を受信し、ＮＭＯＳトランジスタＮ３４のゲートは、信号ＤＮ３を受信し、出力信号はＤＱ３で示される。キャパシタＣ３６は、ＶＤＤＱライン上の九番目の抵抗Ｒの後端とＶＳＳＱライン上の九番目の抵抗Ｒの後端との間に連結される。
【００４１】
図４の実施形態によれば、図２のドライバー回路２００と図３のドライバー回路３００のそれぞれと比較して、スイッチングノイズをさらに低減させる。例えば、ドライバー回路４００の二番目のドライバートランジスタトリオ４２０が動作すると仮定する。互いに並列に配置されるＮＭＯＳトランジスタＮ３２，Ｎ３３のそれぞれは、ＰＭＯＳトランジスタＰ３３の電流量の半分に該当する量を伝達し、したがって、前記ＮＭＯＳトランジスタＮ３２，Ｎ３３のそれぞれは、ＰＭＯＳトランジスタＰ３３または以前のドライバー回路のトランジスタに比べて半分に該当するサイズを有する。これと同様に、互いに並列に配置されるＰＭＯＳトランジスタＰ３１，Ｐ３２のそれぞれは、ＮＭＯＳトランジスタＮ３１または以前のドライバー回路のトランジスタに比べて半分に該当するサイズを有する。前記出力ドライバー４２０がハイレベルに変化するとき、入力信号ＤＰ２，ＤＮ２のそれぞれに応答して、ＰＭＯＳトランジスタＰ３３はターンオンされ、ＮＭＯＳトランジスタＮ３２，Ｎ３３はターンオフされる。
【００４２】
ここで、前記出力ドライバー４２０が動作するとき、デカップリングキャパシタＣ３２，Ｃ３５が共有される。前記出力ドライバー回路は、共有されたデカップリングキャパシタを利用して十分な電流を提供されるため、スイッチングノイズが低減する。これは、図３に示したＶＤＤＱ／ＶＳＳＱラインがスプリット構造を有する回路３００の場合より、さらに多くのスイッチングノイズが低下する。一方、前記のような図４の場合には、互いに共有されるデカップリングキャパシタの数が、図２に示したＶＤＤＱ／ＶＳＳＱラインがスプリットされない構造を有する回路２００に比べて少ない。しかし、実際に動作する出力ドライバーから遠く離れたデカップリングキャパシタによって提供される電流は、ＶＤＤＱ／ＶＳＳＱラインが有する抵抗成分のためにその大きさが小さい。したがって、互いに共有される電流の量は、図２の回路２００とほぼ類似している。
【００４３】
図５は、図４の出力ドライバー回路におけるノイズカップリングによる影響を示す回路図である。前記回路５００は、図４に示した回路４００とほぼ類似しているので、これについての具体的な説明は省略する。
【００４４】
ノイズカップリングと関連して、もしＤＱ１とＤＱ３とを出力する出力ドライバーにおいてノイズが発生すれば、前記ノイズは、ＤＱ２を出力する出力ドライバーに影響を及ぼす。かかる現象をノイズカップリングという。図４及び図５に示すドライバー回路４００，５００を備える本発明の望ましい実施形態のドライバー回路によれば、直接に隣接する出力ドライバーによる一部のノイズを除いて、他の出力ドライバーに起因するノイズカップリングによる望ましくない影響を除去できる。したがって、かかるドライバー回路は、ノイズカップリングによる望ましくない影響を大幅に低減させる。
【００４５】
図６は、実際の抵抗成分を省略して示した本発明の一実施形態による出力ドライバー回路６００の構造を示す図面である。ここで、最初の出力ドライバー６１０は、Ｐｉｎ  １によりＶＤＤＱ電圧が提供され、Ｐｉｎ  ２によりＶＳＳＱ電圧が提供される。二番目の出力ドライバー６２０は、Ｐｉｎ  ２を最初の出力ドライバー６１０と共有し、Ｐｉｎ  ３によりＶＤＤＱ電圧が提供される。三番目の出力ドライバー６３０は、Ｐｉｎ  ３を二番目の出力ドライバー６２０と共有し、Ｐｉｎ  ４によりＶＳＳＱ電圧が提供される。前記最初及び三番目または奇数番目の出力ドライバー６１０，６３０は、互いに同じ構造を有する一方、二番目または偶数番目の出力ドライバーとは互いに逆の構造を有する。
【００４６】
図７は、本発明の一実施形態によるシミュレーション結果を示すテーブル７００である。前記シミュレーションを行った環境は、２５℃の温度、１．８Ｖの電圧及び当該分野で知られた典型的なトランジスタタイプである。しかし、前記のようなトランジスタタイプにより、本発明の実施形態が限定されるものではなく、多様な変更が可能であるということが当業者には自明である。
【００４７】
ドライバー＃１は、図２のドライバー回路２００で示したように、ＶＤＤＱ／ＶＳＳＱラインがスプリットされない構造を有するドライバー回路である。ドライバー＃２は、図３のドライバー回路３００で示したように、ＶＤＤＱ／ＶＳＳＱラインがスプリットされる構造を有するドライバー回路である。ベストモードは、図４のドライバー回路４００で示したように、制御されたＶＤＤＱ／ＶＳＳＱラインが配置される場合である。
【００４８】
単に一つの出力ドライバーが動作するとき、ドライバー＃１は、ノイズカップリングによる影響が無視されうるので、最も小さいノイズを有する。一方、複数個の出力ドライバーが動作するとき、ベストモードの場合に最も小さいノイズを有し、これは、ノイズカップリングが低減すると共に、ドライバー自体で発生する内部ノイズが低減するためである。
【００４９】
図８は、本発明の一実施形態による出力回路を駆動するための方法８００を示すフローチャートである。前記方法は、開始ブロック８１０から機能ブロック８１２に進む。前記機能ブロック８１２で、出力ドライブ信号を発生させるために、それぞれ半分のサイズを有するＮＭＯＳプルダウントランジスタ対に連結されるフルサイズのＰＭＯＳプルアップトランジスタをスイッチングする。機能ブロック８１４では、出力ドライブ信号を、前記トランジスタと実質的に並列に連結されるキャパシタンスとデカップリングするステップが行われる。一方、機能ブロック８１６では、低い電圧ＶＳＳＱの供給源に連結される複数個の電圧供給ノードを提供することによって、隣接していないドライバーからのスイッチングノイズを除去する。
【００５０】
一方、機能ブロック８１８では、出力ドライブ信号を発生させるために、フルサイズのＮＭＯＳプルダウントランジスタに連結されるそれぞれ半分のサイズを有するＰＭＯＳプルアップトランジスタ対をスイッチングする。次いで、機能ブロック８２０が行われ、前記機能ブロック８２０では、出力ドライブ信号を、前記トランジスタと実質的に並列に連結されるキャパシタンスとデカップリングする。
【００５１】
次いで、機能ブロック８２２が行われ、前記機能ブロック８２２では、高い電圧ＶＤＤＱの供給源に連結される複数個の電圧供給ノードを提供することによって、隣接したドライバーからのスイッチングノイズを除去する。
【００５２】
次いで、決定ブロック８２４が行われ、前記決定ブロック８２４では、前記出力動作が完了したかどうかを決定する。もし完了しなかったならば、前記機能ブロック８１２のステップに戻り、出力動作が完了した場合には、終了ブロック８２６に進む。
【００５３】
一方、図５を再び参照して、半導体メモリ装置の出力を駆動するための図８の駆動方法８００をさらに説明する。前記方法によれば、出力ドライブ信号を提供するために、第２タイプのトランジスタＮ３３に連結される第１タイプのトランジスタＰ３３をスイッチングするステップを含む。また、前記出力ドライブ信号を、前記第１及び第２トランジスタに実質的に並列に連結される少なくとも一つのキャパシタＣ３３とデカップリングするステップを含む。また、第１電圧ＶＤＤＱに連結される複数の第１電圧供給ノードと第２電圧ＶＳＳＱに連結される複数の第２電圧供給ノードとを提供することによって、スイッチングノイズを低下させるステップを含む。また、複数個のトランジスタ（一例として、第１タイプまたは第２タイプの一つのトランジスタＮ３３、第１タイプまたは第２タイプの他の一つのトランジスタＮ３２）のそれぞれに、第２または第１タイプのトランジスタＰ３３と共通的な連結を提供するステップを含む。しかし、前記複数個のトランジスタ（一例として、Ｎ３２，Ｎ３３）は、ＶＳＳＱの異なる第１電圧供給ノードまたは第２電圧供給ノードにそれぞれ分離されて連結される。したがって、ノイズカップリングは、隣接していないドライバーに対しては除去され、隣接したドライバーに起因した電流供給が分けられるため、隣接したドライバーに対するノイズカップリングが実質的に低減する。
【００５４】
本発明の実施形態は、多様な変形が可能である。例えば、出力ドライバーは、二つのトランジスタを備え、前記二つのトランジスタのドレインが互いに連結され、前記二つのトランジスタそれぞれのソースは、互いに分離されたパワー供給ノードに連結され、デカップリングキャパシタが前記それぞれのソースに連結される。他のドライバーは、前記二つのトランジスタのドレインに連結され、かつ第３パワー供給ノードに連結される第３トランジスタを備える。
【００５５】
さらに他のドライバーは、前記二つのトランジスタのソースにそれぞれ連結される互いに分離されたパワー供給ノードを備え、前記分離されたパワー供給ノードは、共通のパワー供給源に連結される。そして、第３パワー供給ノードが第２パワー供給源に連結される。一部の出力ドライバーは、前記二つのトランジスタ（第１、第２トランジスタ）としてＰＭＯＳトランジスタを使用でき、前記第３トランジスタとしてＮＭＯＳトランジスタを使用できる。前記共通のパワー供給源は、前記第２パワー供給源よりさらに正極性の電圧を提供できる。他の一部の出力ドライバーにおいて、前記二つのトランジスタは、ＮＭＯＳトランジスタである。
【００５６】
また、出力ドライバー回路は、複数個のドライバーを備え、それぞれのドライバーは、出力ドライブ信号を提供するために、第２タイプのトランジスタに連結された第１タイプのトランジスタを備える。また、それぞれのドライバーは、少なくとも一つのデカップリングキャパシタを備える。前記出力ドライバー回路は、第１電圧供給源に連結される複数個の第１電圧供給ノードを備え、第２電圧供給源に連結される複数個の第２電圧供給ノードを備える。
【００５７】
奇数番目のドライバーのそれぞれにおいて、第１タイプのトランジスタは、前記第２タイプのトランジスタと共通的に連結される二つのトランジスタからなる。しかし、前記二つのトランジスタは、異なる第１電圧供給ノードにそれぞれ分離されて連結される。また、偶数番目のドライバーのそれぞれにおいて、第２タイプのトランジスタは、前記第１タイプのトランジスタと共通的に連結される二つのトランジスタからなる。しかし、前記二つのトランジスタは、異なる第２電圧供給ノードにそれぞれ分離されて連結される。
【００５８】
ドライバーは、また、第１タイプのトランジスタとしてＰＭＯＳを有し、第２タイプのトランジスタとしてＮＭＯＳを有する。それぞれのドライバーは、二つのデカップリングキャパシタを有し、一例として、一つはダウンストリームで動作し、一つはアップストリームで動作する。また、前記奇数番目のドライバーにおいて、前記二つのトランジスタは、それぞれ第１タイプのトランジスタのサイズのほぼ半分に該当するサイズを有する。また、前記偶数番目のドライバーにおいて、前記二つのトランジスタは、それぞれ第２タイプのトランジスタのサイズのほぼ半分に該当するサイズを有する。
【００５９】
さらに他の出力ドライバー回路は、前記第１タイプのトランジスタを構成する二つのトランジスタとして、奇数番目のドライバーのダウンストリーム方向の第１電圧供給ノードに連結される一つのトランジスタと、奇数番目のドライバーのアップストリーム方向の第１電圧供給ノードに連結される他のトランジスタと、を備える。ここで、第２タイプのトランジスタを構成する二つのトランジスタのうちの一つは、偶数番目のドライバーのダウンストリーム方向に連結される第２電圧供給ノードに連結され、第２タイプのトランジスタを構成する他のトランジスタは、偶数番目のドライバーのアップストリーム方向に連結される第２電圧供給ノードに連結される。
【００６０】
前記第２タイプの二つのトランジスタの全体的な電流駆動量は、前記第１タイプの一つのトランジスタの電流駆動量とほぼ同じである。前記第１電圧供給ノードは、奇数番目のドライバーそれぞれのダウンストリーム方向に連結され、前記第２電圧供給ノードは、偶数番目のドライバーそれぞれのダウンストリーム方向に連結される。
【００６１】
本発明は、図面に示した実施形態を参考にして説明されたが、これは、例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００６２】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６３】
【図１】一般的な半導体メモリ装置の出力ドライバーを示す回路図である。
【図２】メモリ装置におけるスイッチングノイズを低下させるための出力ドライバー回路を示す回路図である。
【図３】メモリ装置におけるノイズカップリングを低下させるための出力ドライバー回路を示す回路図である。
【図４】スイッチングノイズ及びノイズカップリングをさらに低下させるための本発明の一実施形態による出力ドライバー回路を示す回路図である。
【図５】図４の出力ドライバー回路におけるノイズカップリングによる影響を示す回路図である。
【図６】実際の抵抗成分を省略して示した本発明の一実施形態による出力ドライバー回路の構造を示す図面である。
【図７】本発明の一実施形態によるシミュレーション結果を示すテーブルである。
【図８】本発明の一実施形態による出力回路を駆動するための方法を示すフローチャートである。
【符号の説明】
【００６４】
Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５，Ｃ３６    キャパシタ
ＤＰ１，ＤＰ２，ＤＰ３，ＤＮ１，ＤＮ２，ＤＮ３    信号
Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４    プルダウンＮＭＯＳトランジスタ
Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５    プルアップＰＭＯＳトランジスタ
Ｒ    抵抗
４２０    二番目のドライバートランジスタトリオ
４３０    三番目のドライバートランジスタトリオ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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