(57)【要約】【課題】安価で汎用性のあるデータ速度変換集積回路を提供することを目的とする。【解決手段】切替回路への入力選択信号に基づいて、ＬＶＤＳ  Ｉ／ＦおよびＴＴＬ  Ｉ／Ｆのうちいずれかの入力インタフェースを選択し、選択された入力インタフェースを介して入力された入力クロック信号（XSDCLK）、入力クロック信号を逓倍させた逓倍クロック信号（CLK1）、および外部クロック信号（CLK2）のうち、クロック選択回路への出力選択信号に基づいて、一のクロック信号（選択クロック信号）を選択し、選択クロック信号（SCN_CLK）に基づいて出力の速度を変換して画像データ（DE[7:0],DO[7:0]）を画像処理部へ出力する。【選択図】        図８
2008040873.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータの伝送速度を変換して出力するデータ速度変換集積回路において、
データを入力するための少なくとも二種以上の入力インタフェースを有するデータ入力手段と、
前記二種以上の入力インタフェースのうちいずれかの前記入力インタフェースを選択するインタフェース選択手段と、
前記インタフェース選択手段により選択された前記入力インタフェースを介して入力される前記データの伝送速度を変換し、当該変換されたデータを出力するデータ速度変換手段と、
を備えたことを特徴とするデータ速度変換集積回路。
【請求項２】
複数のクロック信号のうちいずれかの前記クロック信号を選択するクロック信号選択手段をさらに備え、
前記データ速度変換手段は、前記クロック信号選択手段により選択された前記クロック信号に基づいて、前記データの伝送速度を変換することを特徴とする請求項１に記載のデータ速度変換集積回路。
【請求項３】
前記データ速度変換手段は、
前記データを格納するメモリと、
前記入力インタフェースを介して入力される同期信号に基づいて、前記メモリへの前記データの書込みを制御するための、および前記クロック信号選択手段により選択された前記クロック信号に基づいて、前記メモリに書込まれている前記データの読み出しを制御するためのメモリ制御信号を生成する制御信号生成手段と、
をさらに含むことを特徴とする請求項１または２に記載のデータ速度変換集積回路。
【請求項４】
前記制御信号生成手段は、前記クロック信号選択手段により選択された前記クロック信号に基づいて周期を変換させた同期信号に基づいて、前記メモリに書き込まれている前記データの読み出し位置をさらに制御するためのメモリ制御信号を生成することを特徴とする請求項３に記載のデータ速度変換集積回路。
【請求項５】
前記インタフェース選択手段により選択された前記入力インタフェースを介して入力される入力クロック信号を逓倍させるクロック信号逓倍手段をさらに備え、
前記クロック信号選択手段は、
前記クロック信号逓倍手段により逓倍された逓倍クロック信号、前記入力クロック信号、および外部クロック信号のうち、いずれかのクロック信号を選択することを特徴とする請求項２から４のいずれか一つに記載のデータ速度変換集積回路。
【請求項６】
外部端子から入力される信号、および／またはレジストに設定される値に基づいて、前記インタフェース選択手段による前記入力インタフェースの選択、および／または前記クロック信号逓倍手段により逓倍される前記入力クロック信号の逓倍数の選択、および／または前記クロック信号選択手段による前記クロック信号の選択を行うことを特徴とする請求項５に記載のデータ速度変換集積回路。
【請求項７】
前記データ入力手段は、少なくともＬＶＤＳインタフェースと、ＬＶＤＳレシーバとを含むことを特徴とする請求項１から６のいずれか一つに記載のデータ速度変換集積回路。
【請求項８】
前記請求項１から７のいずれか一つに記載のデータ速度変換集積回路と、原稿の画像データを光学的に読み取るためのスキャナ部と、前記画像データの処理を行うための画像処理部とを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ速度変換集積回路および画像形成装置に関し、特に、二種以上の入力インタフェースを有するものであって、いずれかの入力インタフェースを介して入力されるデータの速度を変換して出力するデータ速度変換集積回路、および当該データ速度変換集積回路を備えた画像形成装置に関するものである。
【背景技術】
【０００２】
最近、複写機の機種の増加のために、開発効率の向上のために、スキャナ部や画像処理部、プリンタ部などのユニットについては、各ユニット毎に開発が行われ、開発されたこれらユニットを複写機の複数の機種に使用することが多い。
【０００３】
しかしながら、例えば、低速のディジタル複写機用に開発したスキャナ部と、中速のディジタル複写機用に開発された画像処理部とを接続したとき、インタフェース速度が合わないという不具合が生じる。
【０００４】
そこで、いずれか一方のユニットの速度を他方のユニットの速度に合わせるための回路変更を行うことができるが、ユニットに特化した回路構成となるため、汎用性がなく、また設計開発に対する負担も重くなる。そこで、ユニット間のデータ速度を変換することのできる集積回路が開発されている。
【０００５】
ユニット間のデータ速度の変換を行う技術として、書き込み／読み出しの正常動作を行う定常位相状態から、アドレス値が一致した一致位相状態（書き込みアドレスと読み出しアドレスとの両方のアドレス値が一致した位相タイミングになった場合の状態）への移行、または位相変動余裕幅が偏った不安定位相状態（位相変動余裕幅が前側、後側いずれかに偏った位相タイミングになった場合の状態）への移行のいずれかを検出した場合に、書き込みアドレスと読み出しアドレスとの位相関係が最適位相関係になるための再設定信号を出力する集積回路が開示されている（特許文献１）。
【０００６】
【特許文献１】特開２００２−２８１００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、白黒のディジタル複写機で必要とされるＦＩＦＯのメモリ容量は、１ライン分のデータを保存できるものであればよい。ディジタル複写機は、最も一般的には、読取画素密度が６００ｄｐｉであり、最大読取幅がＡ３横（２９．７ｃｍ）であり、ＣＣＤに必要とされる有効画素数は、７３００〜７５００画素になる。従って、ＥＶＥＮ／ＯＤＤの２ｃｈ出力のＣＣＤを使用し、スキャナ部から２ｃｈ出力し、８ｂｉｔデータに変換した場合は、多くても、８０００画素×２ｃｈ×８ｂｉｔの画像データを保存できることが望ましい。しかし、汎用のＦＩＦＯにはこのような容量ものが無くなってきているため、大容量のＦｉｌｄ  ＭｅｍｏｒｙをＦＩＦＯとして使用していることが多く、コストがかかるという問題点がある。
【０００８】
本発明は、上記に鑑みてなされたものであって、安価で汎用性のあるデータ速度変換集積回路および前記データ速度変換集積回路を備えた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかるデータ速度変換集積回路は、入力されるデータの伝送速度を変換して出力するデータ速度変換集積回路において、データを入力するための少なくとも二種以上の入力インタフェースを有するデータ入力手段と、前記二種以上の入力インタフェースのうちいずれかの前記入力インタフェースを選択するインタフェース選択手段と、前記インタフェース選択手段により選択された前記入力インタフェースを介して入力される前記データの伝送速度を変換し、当該変換されたデータを出力するデータ速度変換手段と、を備えたことを特徴とする。
【００１０】
また、本発明にかかるデータ速度変換集積回路は、複数のクロック信号のうちいずれかのクロック信号を選択するクロック信号選択手段をさらに備え、前記データ速度変換手段は、前記クロック信号選択手段により選択された前記クロック信号に基づいて、前記データの伝送速度を変換することを特徴とする。
【００１１】
また、本発明にかかるデータ速度変換集積回路は、前記データ速度変換手段は、前記データを格納するメモリと、前記入力インタフェースを介して入力される同期信号に基づいて、前記メモリへの前記データの書込みを制御するための、および前記クロック信号選択手段により選択された前記クロック信号に基づいて、前記メモリに書込まれている前記データの読み出しを制御するためのメモリ制御信号を生成する制御信号生成手段と、をさらに含むことを特徴とする。
【００１２】
また、本発明にかかるデータ速度変換集積回路は、前記制御信号生成手段は、前記クロック信号選択手段により選択された前記クロック信号に基づいて周期を変換させた同期信号に基づいて、前記メモリに書き込まれている前記データの読み出し位置をさらに制御するためのメモリ制御信号を生成することを特徴とする。
【００１３】
また、本発明にかかるデータ速度変換集積回路は、前記インタフェース選択手段により選択された前記入力インタフェースを介して入力される入力クロック信号を逓倍させるクロック信号逓倍手段をさらに備え、前記クロック信号選択手段は、クロック信号逓倍手段により逓倍された逓倍クロック信号、前記入力クロック信号、および外部クロック信号のうち、いずれかのクロック信号を選択することを特徴とする。
【００１４】
また、本発明にかかるデータ速度変換集積回路は、外部端子から入力される信号、および／またはレジストに設定される値に基づいて、前記インタフェース選択手段による前記入力インタフェースの選択、および／または前記クロック信号逓倍手段により逓倍される前記入力クロック信号の逓倍数の選択、および／または前記クロック信号選択手段による前記クロック信号の選択を行うことを特徴とする。
【００１５】
また、本発明にかかるデータ速度変換集積回路は、前記データ入力手段は、少なくともＬＶＤＳインタフェースと、ＬＶＤＳレシーバとを含むことを特徴とする。
【００１６】
また、本発明にかかる画像形成装置は、請求項１から６のいずれか一つに記載のデータ速度変換集積回路と、原稿の画像データを光学的に読み取るためのスキャナ部と、画像データの処理を行うための画像処理部とを備えたことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、データを入力するための少なくとも二種以上の入力インタフェースを有するデータ入力手段と、二種以上の入力インタフェースのうちいずれかの入力インタフェースを選択するインタフェース選択手段と、インタフェース選択手段により選択された入力インタフェースを介して入力されるデータの伝送速度を変換し、当該変換されたデータを出力するデータ速度変換手段と、を備えているので、安価で汎用性のある集積回路を用いて入力データの速度変換を行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照して、この発明にかかるデータ速度変換集積回路の最良な実施の形態を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、本実施の形態では、データ速度変換集積回路を用いた画像形成装置について説明する。
【００１９】
本発明の実施の形態にかかる画像形成装置１００の全体構成について図１を参照して説明する。図１は、本実施の形態の画像形成装置１００の全体構成の一例を示す図である。本実施の形態の画像形成装置１００は、同図に示すように、原稿の画像データを光学的に読み取るスキャナ部２００と、スキャナ部２００で読み取った画像データの速度を異なる速度に変換する速度変換集積回路３００と、速度変換集積回路３００で異なる速度に変換された画像データに対して画像処理を行う画像処理部４００と、画像処理部４００で画像処理が行われた画像データを印刷媒体に出力するプリンタ部５００とで構成されている。
【００２０】
スキャナ部２００について図２を参照して説明する。図２は、スキャナ部２００の構成の一例を示す図である。スキャナ部２００は、同図に示すように、光学的にアナログの画像データを読み取るためのＣＣＤ２１０と、ＣＣＤ２１０で読み取った画像データの処理を行うためのアナログ処理回路２２０と、アナログ処理回路２２０で処理が施された画像データをディジタル画像に変換するＡ／Ｄコンバータ２３０と、同期信号とクロック信号を生成するタイミング生成回路２４０と、LVDSを伝送するためのＬＶＤＳトランスミッタ２５０とで構成されている。
【００２１】
ＣＣＤ２１０は、イメージセンサであり、出力が奇数相（ＯＤＤ）、偶数相（ＥＶＥＮ）の２系統に分けられて出力される２相出力方式により、光学的に読み取ったアナログの画像データを出力する。
【００２２】
アナログ処理回路２２０は、ＣＣＤ２１０から出力されるアナログ波形の信号部分をサンプリングするとともに、内蔵するアンプでそのゲインを調整する。
【００２３】
Ａ／Ｄコンバータ２３０は、アナログの画像データをディジタルの画像データに変換するためのものである。タイミング信号生成部２４０は、同期信号とクロック信号を生成するためのものである。
【００２４】
ＬＶＤＳトランスミッタ２５０は、画像データや同期信号、クロック信号をLVDS（Low Voltage Differential Signaling）に変換して速度変換集積回路３００に対して、LVDSを伝送するためのものである。なお、本実施の形態のスキャナ部２００は、図３に示すように、ＬＶＤＳトランスミッタ２５０に代替して、ＴＴＬバッファ２６０を含む構成とし、ＴＴＬバッファ２６０が画像データ（SDE[7:0],SDO[7:0]）、同期信号（XSLSYNC）、入力クロック信号（XSDCLK）を速度変換集積回路３００に対して伝送してもよい。
【００２５】
図４は、本実施の形態の速度変換集積回路３００の構成の一例を示す図である。本実施の形態の速度変換集積回路３００は、同図に示すように、入力インタフェースであるＬＶＤＳ  Ｉ／Ｆ３１０およびＴＴＬ  Ｉ／Ｆ３３０と、ＬＶＤＳ  Ｉ／Ｆ３１０を介して入力されるLVDSをＴＴＬデータに変換するためのＬＶＤＳレシーバ３２０と、入力インタフェースを切り替える切替回路３４０と、複数のクロック信号のうちいずれかのクロック信号を選択するクロック選択回路３５０と、画像データの出力速度を変換するための速度変換回路３６０と、で構成されている。
【００２６】
ＬＶＤＳ  Ｉ／Ｆ３１０は、スキャナ部２００からＬＶＤＳトランスミッタ２５０を介して伝送されるLVDS+およびLVDS-をそれぞれ受信する。
【００２７】
ＬＶＤＳレシーバ３２０は、ＬＶＤＳ  Ｉ／Ｆ３１０からのLVDS+およびLVDS-をTTLデータに変換して画像データ（SDE[7:0],SDO[7:0]）、同期信号（XSLSYNC）、入力クロック信号（XSDCLK）を切替回路３４０に対して送る。
【００２８】
ＴＴＬ  Ｉ／Ｆ３３０は、スキャナ部２００からＴＴＬバッファ２６０を介して伝送される画像データ（SDE[7:0],SDO[7:0]）、同期信号（XSLSYNC）、入力クロック信号（XSDCLK）をそれぞれ受信する。
【００２９】
切替回路３４０は、ＬＶＤＳ  Ｉ／ＦおよびＴＴＬ  Ｉ／Ｆのうちいずれかの入力インタフェースを、切替回路３４０に入力される入力選択信号の論理により、選択を行う。なお、入力選択信号は、速度変換集積回路３００の外部端子（図示なし）から入力される構成となっている。
【００３０】
クロック選択回路３５０は、複数のクロック信号のうちいずれかのクロック信号を選択する。図５は、本実施の形態のクロック選択回路３５０の構成の一例を示す図である。本実施の形態のクロック選択回路３５０は、同図に示すように、ＰＬＬ（Phased Locked Loop）３５２と、分周回路３５４と、選択回路３５６と、を備えて構成されている。
【００３１】
ＰＬＬ（Phase Locked Loop）３５２は、スキャナ部２００から伝送されるクロック信号である入力クロック信号（XSDCLK）を逓倍する。分周回路３５４は、ＰＬＬ３５２により逓倍されたクロック信号を１／Ｎに分周して逓倍クロック信号（CLK1）を選択回路３５６に送る。例えば、入力クロック信号の逓倍数を８逓倍、６逓倍の２種類に設定し、分周回路３５４でＮを４として分周数を設定すれば、２倍（8/4=2）、１．５倍（6/4=1.5）に速度変換された逓倍クロック信号（CLK1）をつくりだすことができる。なお、逓倍数および分周数は、速度変換集積回路３００の外部端子（図示なし）から入力される信号に基づいて設定することができる。
【００３２】
選択回路３５６は、分周回路３５４からの逓倍クロック信号（CLK1）、スキャナ部２００から伝送される入力クロック信号（XSDCLK）、さらには外部クロック（CLK2）をそれぞれ入力し、出力選択信号の論理に基づいて、いずれかのクロック信号を選択し、選択クロック信号（SCN_CLK）として出力する。なお、出力選択信号は、速度変換集積回路３００の外部端子（図示なし）から入力される構成となっている。
【００３３】
速度変換回路３６０は、画像データ（SDE[7:0],SDO[7:0]）の速度を変換して出力するためのものである。図６は、本実施の形態の速度変換回路３６０の構成の一例を示す図である。本実施の形態の速度変換回路３６０は、同図に示すように、メモリ３６２と、メモリ制御回路３６４とをさらに含んで構成されている。
【００３４】
メモリ３６２は、画像データを格納するためのもの、具体的には、画像データの書込み、および画像データの読み出しを行うためのものである。メモリ３６２への画像データの書込み及び読み出しは、メモリ制御回路３６４から出力される制御信号に基づいて行われる。
【００３５】
メモリ制御回路３６４は、メモリ３６２への画像データの書込み及び読み出しを制御するためのものである。メモリ制御回路３６４は、スキャナ部２００から出力される同期信号（XSLSYNC）に基づいて、メモリへの書込み開始位置を示すライト制御信号を生成する。このライト制御信号に基づいて、メモリ３６２への画像データ（SDE[7:0],SDO[7:0]）の書込みが行われる。なお、このライト制御信号は、ライトクロック、ライトイネーブル信号、リードカウンタをリセットするリセット信号からなる。
【００３６】
また、メモリ制御回路３６４は、クロック選択回路３５０から出力される選択クロック信号（SCN_CLK）に基づいて、およびスキャナ部２００からの同期信号（XSLSYNC）に基づいて、リード制御信号を生成する。具体的には、画像データの出力速度および画像データの読み出し位置を制御するためのリード制御信号を生成する。画像データの読み出し位置は、スキャナ部２００からの同期信号（XSLSYNC）を当該選択クロック信号（SCN_CLK）に基づいた周期に変換し、当該変換した同期信号に基づくものである。このリード制御信号に基づいて、メモリ３６２から画像データ（SDE[7:0],SDO[7:0]）が読み出される。なお、このリード制御信号は、メモリクロック、メモリイネーブル信号、リードカウンタをリセットするリセット信号からなる。
【００３７】
図７は、本実施の形態の画像処理部４００およびプリンタ部５００の構成の一例を示す図である。本実施の形態の画像処理部４００は、同図に示すように、Ｉ／Ｆ部４０２と、レベル変換部４０４と、シェーディング補正部４０６と、像域分離部４０８と、スキャナγ部４１０と、フィルタ部４１２と、変倍部４１４と、プリンタγ部４１６と、諧調処理部４１８と、を含んで構成されている。
【００３８】
Ｉ／Ｆ部４０２は、速度変換集積回路３００からの画像データ（DE[7:0],DO[7:0]）、同期信号（LSYNC_N）、選択クロック信号（SCN_CLK）受け付けるためのものである。
【００３９】
レベル変換部４０４は、白基準板読み取り時と原稿読取時のレベルを変換し、目標の値となるようにそのレベル補正係数を調整する。
【００４０】
シェーディング補正部４０６は、光学系の濃度ムラやＣＣＤセンサ２１０の感度バラツキを各信号（DE[7:0],DO[7:0],LSYNC_N,SCN_CLK）に対して補正する。
【００４１】
像域分離部４０８は、後段の画像処理において画像の特徴に合った最適な処理を行うために、画像データの各画素が文字領域であるか否かを、または絵柄領域であるか否かを判定して、文字領域、絵柄領域を示す信号をフィルタ部４１２、変倍部４１４、プリンタγ部４１６、および階調処理部４１８に出力する。
【００４２】
スキャナγ部４１０は、画像データは、反射率に関しリニアな特性を有しているので、この画像データを、後段の補正の補正精度が向上するような特性に変換してフィルタ部に出力する。
【００４３】
フィルタ部４１２は、画像データ（DE[7:0],DO[7:0]）に対して、像域分離部４０８からの信号（文字領域、絵柄領域を示す信号）に基づいてフィルタ処理を行い、フィルタ処理後の画像データを変倍部に出力する。具体的には、文字領域についてはシャープにするためにエッジを強調し、絵柄領域については滑らかにするために平滑化処理を行う。
【００４４】
変倍部４１４は、主走査方向の変倍処理を行ってプリンタγ部に出力する。なお、副走査方向に関しては、副走査方向の走査速度を制御することにより行う。
【００４５】
プリンタγ部４１６は、像域分離部４０８からの信号（文字領域、絵柄領域を示す信号）に基づいて、原稿とコピー濃度を一致させるためのγ変換を行い、諧調処理部４１８に出力する。具体的には、原稿とコピー濃度を最終的に一致させるために、原稿とトナーの分光特性の差、グレーバランス、トップ濃度が適正になるように処理を行う。
【００４６】
階調処理部４１８は、像域分離部４０８からの信号（文字領域、絵柄領域を示す信号）に基づいて、８ビットの濃度情報を２値化または多値化してプリンタ部５００に出力する。具体的には、８ビットの濃度情報に対して、文字領域については２値化または数段間の多値化を行い、絵柄領域についてはディザ処理あるいは誤差拡散処理を行う。
【００４７】
プリンタ部５００は、ＬＤ書込み部５０２をさらに含んで構成されており、このＬＤ書込み部５０２を介して、画像データを印刷媒体に印字する。
【００４８】
なお、本実施の形態では、入力選択信号、ＰＬＬ３５２による逓倍の数および分周回路３５４による分周の数を設定するための信号、および出力選択信号は、速度変換集積回路３００の外部端子から入力される構成となっているが、シリアルＩ／Ｆを設け、レジスタに設定する構成であってもよい。
【００４９】
以上の構成において、本実施の形態の速度変換集積回路３００で行われるデータの速度変換処理について図８を参照して説明する。図８は、本実施の形態の速度変換集積回路３００で行われるデータの速度変換処理の手順を示すフローチャートである。
【００５０】
まず、切替回路３４０に入力選択信号を入力し（ステップＳＡ−１）、ステップＳＡ−１で入力された入力選択信号の論理に基づいて、入力インタフェースとしてＬＶＤＳ  Ｉ／Ｆ３１０およびＴＴＬ  Ｉ／Ｆ３３０のうち、いずれかのインタフェースを選択する（ステプＳＡ−２）。
【００５１】
ステップＳＡ−２で選択された入力インタフェースがＬＶＤＳ  Ｉ／Ｆ３１０である場合（ステップＳＡ−３：Ｙｅｓ）、ＬＶＤＳ  Ｉ／Ｆ３１０を介してLVDS+およびLVDS-を入力する（ステップＳＡ−４）。ついで、ステップＳＡ−４で入力されたLVDS+およびLVDS-を、ＬＶＤＳレシーバ３２０により、TTLデータへ変換をする（ステップＳＡ−５）。
【００５２】
一方、ステップＳＡ−２で選択された入力インタフェースがＴＴＬ  Ｉ／Ｆ３３０である場合（ステップＳＡ−３：Ｎｏ）、ＴＴＬ  Ｉ／Ｆを介してTTLデータを入力する（ステップＳＡ−６）。
【００５３】
ついで、クロック選択回路３５０は、複数のクロック信号のうち、いずれかのクロック信号を選択するクロック信号選択処理を行い（ステップＳＡ−７）、速度変換回路３６０は、画像データの書込み、読み出し処理を行う（ステップＳＡ−８）。
【００５４】
次に、クロック選択回路３５０で行われるクロック信号選択処理について図９を参照して説明する。図９は、本実施の形態のクロック選択回路３５０で行われるクロック信号選択処理の手順を示すフローチャートである。
【００５５】
出力選択信号が選択回路３５６に入力され（ステップＳＢ−１）、ステップＳＢ−１で入力された出力選択信号が逓倍クロック信号（CLK1）の選択を示すものである場合（ステップＳＢ−２：Ｙｅｓ）、逓倍回路であるＰＬＬ３５２は、入力クロック信号（XSDCLK）を逓倍する（ステップＳＢ−３）。例えば、入力クロック信号（XSDCLK）の逓倍数を８逓倍や６逓倍などに設定しておくことにより、入力クロック信号（XSDCLK）の逓倍が行われる。ついで、ステップＳＢ−３で逓倍されたクロック信号を分周回路３５４により１／Ｎにする（ステップＢ−４）。例えば、設定された逓倍数が８逓倍または６逓倍である場合、Ｎ＝４とすれば、入力クロック信号（XSDCLK）を２倍または１．５倍に速度変換した逓倍クロック信号（CLK1）をつくりだすことができる。
【００５６】
ついで、逓倍クロック信号（CLK1）は、選択クロック信号（SCN_CLK）として速度変換回路３６０や画像処理部４００に出力される（ステップＳＢ−５）。
【００５７】
一方、ステップＳＢ−１で入力された出力選択信号が逓倍クロック信号（CLK1）の選択を示すものではなく（ステップＳＢ−２：Ｎｏ）、外部クロック信号（CLK2）の選択を示すものである場合（ステップＳＢ−６：Ｙｅｓ）、外部クロック信号（CLK2）は、選択クロック信号（SCN_CLK）として速度変換回路３６０や画像処理部４００に出力される（ステップＳＢ−７）。
【００５８】
また、入力ＳＢ−１で入力された出力選択信号が逓倍クロック信号（CLK1）の選択または外部クロック信号（CLK2）の選択を示すものでない場合（ステップＳＢ−６：Ｎｏ）、入力クロック信号（XSDCLK）は、選択クロック信号として速度変換回路３６０や画像処理部４００に出力される（ステップＳＢ−８）。
【００５９】
次に、本実施の形態の速度変換回路３６０で行われる画像データの書込み、読み出し処理について図１０を参照して説明する。図１０は、本実施の形態の速度変換回路３６０で行われる画像データの書込み、読み出し処理の手順を示すフローチャートである。
【００６０】
スキャナ部２００からの同期信号（XSLSYNC）およびクロック信号（XSDCLK）がメモリ制御回路３６４に入力されると（ステップＳＣ−１）、メモリ制御回路３６４は、ステップＳＣ−１で入力された同期信号（XSLSYNC）に基づいて、メモリ３６２への書込み開始位置を示すライト制御信号を生成する（ステップＳＣ−２）。
【００６１】
ついで、ステップＳＣ−２で生成されたライト制御信号に基づいて、スキャナ部２００からの画像データ（SPE[7:0],SDO[7:0]）がメモリ３６２に書き込まれる（ステップＳＣ−３）。
【００６２】
ついで、クロック選択回路３５０からの選択クロック信号（SCN_CLK）がメモリ制御回路３６４に入力されると（ステップＳＣ−４）、メモリ制御回路３６４は、ステップＳＣ−４で入力された選択クロック信号（SCN_CLK）に基づいて、リード制御信号を生成する（ステップＳＣ−５）。
【００６３】
ついで、ステップＳＣ−５で生成されたリード制御信号に基づいて、画像データ（SPE[7:0],SDO[7:0]）を読み出し（ステップＳＣ−６）、ステップＳＣ−６で読み出された画像データ（DE[7:0],DO[7:0]）を画像処理部４００に出力する（ステップＳＣ−７）。
【００６４】
例えば、ステップＳＣ−４でメモリ制御回路３６４に入力された選択クロック信号（SCN_CLK）が、図１１−１に示す入力クロック信号（XSDCLK）に比して１．５逓倍の逓倍クロック信号（CLK1）である場合、図１１−２に示すように、画像データ（DE[7:0],DO[7:0]）の出力速度は１．５倍になる。また、同様に、ステップＳＣ−４でメモリ制御回路３６４に入力された選択クロック信号（SCN_CLK）が、図１１−１に示す入力クロック信号（XSDCLK）に比して２逓倍の逓倍クロック信号（CLK1）である場合、図１１−３に示すように、画像データ（DE[7:0],DO[7:0]）の出力速度は２倍となる。
【００６５】
以上説明したように、本実施の形態の速度変換集積回路２００は、切替回路３４０への入力選択信号に基づいて、ＬＶＤＳ  Ｉ／ＦおよびＴＴＬ  Ｉ／Ｆのうちいずれかの入力インタフェースを選択し、選択された入力インタフェースを介して入力された入力クロック信号（XSDCLK）、入力クロック信号を逓倍させた逓倍クロック信号（CLK1）、および外部クロック信号（CLK2）のうち、クロック選択回路３５０への出力選択信号に基づいて、一のクロック信号（選択クロック信号）を選択し、選択クロック信号（SCN_CLK）に基づいて出力の速度を変換して画像データ（DE[7:0],DO[7:0]）を画像処理部４００へ出力する。
【００６６】
従って、本実施の形態の速度変換集積回路３００によれば、ＬＶＤＳ  Ｉ／ＦとＴＴＬ  Ｉ／Ｆ（複数の入力インタフェース）を有し、切替回路３４０に入力される入力選択信号に基づいて、一の入力インタフェースを選択し、選択した入力インタフェースを介して入力される画像データの出力速度を変換して出力するので、データの出力速度の変換処理を一つの集積回路によって実現することができ、コストを抑制することができる。
【００６７】
また、本実施の形態の速度変換集積回路３００によれば、入力インタフェースとしてＬＶＤＳ  Ｉ／ＦとＴＴＬ  Ｉ／Ｆを有しているので、汎用性のある集積回路を用いて入力データの速度変換を行うことができる。
【００６８】
また、出力選択信号に基づいて、入力クロック信号（XSDCLK）、逓倍クロック信号（CLK1）、外部クロック信号（CLK2）のうちいずれのかのクロック信号を選択クロック信号（SCN_CLK）として選択し、選択した選択クロック信号（SCN_CLK）に基づいて、画像データの出力速度を変換するので、種々のクロック信号に基づいた出力速度によって画像データの出力を行うことができる。
【００６９】
また、メモリ制御信号であるライト制御信号およびリード制御信号をメモリ制御回路３６４により生成し、生成したライト制御信号に基づいて、画像データをメモリ３６２に書込み、クロック選択回路３５０により選択された選択クロック信号（SCN_CLK）に基づいて、メモリ３６２に書き込まれている画像データを読み取って出力するので、メモリ３６２に書き込まれた画像データの読み出し開始位置を自動的に調整することができる。
【００７０】
また、本実施の形態の速度変換集積回路３００によれば、外部端子から入力選択信号を切替回路３４０に入力し、入力された入力選択信号に基づいて、入力インタフェースを選択するので、利用者は所望の入力インタフェースを選択することができる。
【００７１】
また、本実施の形態の速度変換集積回路３００によれば、外部端子から出力選択信号をクロック選択回路３５０に入力し、入力された出力選択信号に基づいて、複数のクロック信号のうちいずれかのクロック信号を選択するので、利用者は、画像データの所望の出力速度を選択することができる。
【００７２】
また、本実施の形態の速度変換集積回路３００によれば、外部端子から入力クロック信号（XSDCLK）の逓倍数および分周数を設定し、設定された逓倍数および分周数に基づいて、逓倍クロック信号（CLK1）は生成されるので、利用者は、所望のクロック信号を生成することができる。
【００７３】
また、本実施の形態の速度変換集積回路３００によれば、レジスタによっても、入力インタフェースの選択、入力クロック信号（XSDCLK）の逓倍数および分周数の設定、クロック信号の選択を設定することができるので、利用者は、所望のインタフェースの選択、入力クロック信号を所望の逓倍数にした逓倍クロック信号の生成、所望のクロック信号の選択を行うことができる。
【図面の簡単な説明】
【００７４】
【図１】画像形成装置１００の全体構成の一例を示す図である。
【図２】スキャナ部２００の構成の一例を示す図である。
【図３】スキャナ部２００の構成の一例を示す図である。
【図４】速度変換集積回路３００の構成の一例を示す図である。
【図５】クロック選択回路３５０の構成の一例を示す図である。
【図６】速度変換回路３６０の構成の一例を示す図である。
【図７】画像処理部４００およびプリンタ部５００の構成の一例を示す図である。
【図８】速度変換集積回路３００で行われるデータの速度変換処理の手順を示すフローチャートである。
【図９】クロック選択回路３５０で行われるクロック信号選択処理の手順を示すフローチャートである。
【図１０】速度変換回路３６０で行われる画像データの書込み処理、読み出し処理の手順を示すフローチャートである。
【図１１−１】入力クロック信号（XSDCLK）に基づいた画像データの出力を示す図である。
【図１１−２】入力クロック信号（XSDCLK）を１．５逓倍した逓倍クロック信号（CLK1）に基づいた画像データの出力を示す図である。
【図１１−３】入力クロック信号（XSDCLK）を２逓倍した逓倍クロック信号（CLK1）に基づいた画像データの出力を示す図である。
【符号の説明】
【００７５】
１００  画像形成装置
２００  スキャナ部
３００  速度変換集積回路
３１０  ＬＶＤＳ  Ｉ／Ｆ
３２０  ＬＶＤＳ  レシーバ
３３０  ＴＴＬ  Ｉ／Ｆ
３４０  切替回路
３５０  クロック選択回路
３５２  ＰＬＬ
３５４  分周回路
３５６  選択回路
３６０  速度変換回路
３６２  メモリ
３６４  メモリ制御回路
４００  画像処理部
５００  プリンタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１１−３】
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