(57)【要約】【課題】選択エピタキシャル法を用いてソース・ドレイン領域を形成する半導体装置の製造方法において、位置検出精度が高い重ね合わせ位置検出マークを作成する。【解決手段】ＳＯＩ基板１０１のマーク形成領域１２０内に溝１０６を形成し、基板全面にゲート絶縁膜用の絶縁膜１０７およびゲート電極用の導電膜１０８を形成し、ゲート絶縁膜およびゲート電極を形成すべき領域とマーク形成領域１２０とを覆うマスクパターン１０９を形成する。これにより、エッチングによってゲート絶縁膜２０１とゲート電極２０２とを形成したとき、マーク形成領域１２０には導電膜１０８による阻止膜が形成される。その後、基板１１０にシリコンを選択エピタキシャル成長させることにより、ソース・ドレイン領域を形成する。このとき、マーク形成領域１２０には、阻止膜があるためにシリコンが堆積せず、これにより重ね合わせ位置の検出精度が向上する。【選択図】図１
2008016639.tif 000002
【特許請求の範囲】
【請求項１】
マーク形成領域内に形成された凹型または凸型の重ね合わせ位置検出マークを用いて半導体装置を製造する方法であって、
半導体基板の前記マーク形成領域内に、前記重ね合わせ位置検出マークを形成するマーク形成工程と、
前記重ね合わせ位置検出マークおよびその周辺領域に、シリコンのエピタキシャル成長を阻止するための阻止膜を形成する阻止膜形成工程と、
前記半導体基板の、前記阻止膜が形成されていない領域に、シリコンをエピタキシャル成長させる選択エピタキシャル工程と、
前記重ね合わせ位置検出マークを用いて半導体基板上にパターンを形成するフォトリソグラフィ工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記阻止膜形成工程が、
前記半導体基板の表面に、ゲート絶縁膜用の絶縁膜およびゲート電極および前記阻止膜用の導電膜を形成する第１工程と、
前記ゲート絶縁膜および前記ゲート電極を形成すべき領域と、前記重ね合わせ位置検出マークおよびその周辺領域とを覆うマスクパターンを形成する第２工程と、
前記マスクパターンを用いて前記絶縁膜および前記導電膜をエッチングすることにより、前記ゲート絶縁膜と、前記ゲート電極と、前記阻止膜とを形成する第３工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記阻止膜形成工程が、
前記半導体基板の表面に、ゲート絶縁膜用の絶縁膜、ゲート電極用の導電膜およびハードマスク膜を形成する第４工程と、
ゲート絶縁膜およびゲート電極を形成すべき領域と、前記重ね合わせ位置検出マークおよびその周辺領域とを覆うマスクパターンを形成する第５工程と、
前記マスクパターンを用いて前記絶縁膜、前記導電膜および前記ハードマスク膜をエッチングすることにより、前記ゲート絶縁膜と、前記ゲート電極と、前記阻止膜とを形成する第６工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜、前記ゲート電極および前記阻止膜を形成した後に、少なくとも前記ゲート絶縁膜および前記ゲート電極の側面を覆うサイドウォールを形成するとともに、前記重ね合わせ位置検出マークの側面に前記サイドウォールを形成した材料の側面膜を形成する第７工程をさらに有することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記阻止膜形成工程が、
前記半導体基板の表面に、ゲート絶縁膜用の絶縁膜およびゲート電極用の導電膜を形成する第８工程と、
第１マスクパターンを用いて前記絶縁膜および前記導電膜をエッチングすることにより、前記ゲート絶縁膜と前記ゲート電極とを形成する第９工程と、
前記第１マスクパターンを除去する第１０工程と、
前記半導体基板の全表面に、サイドウォール形成材料膜を形成する第１１工程と、
前記前記重ね合わせ位置検出マークおよびその周辺領域を覆う第２マスクパターンを形成する第１２工程と、
前記第２マスクパターンを用いて前記サイドウォール形成材料膜をエッチングすることにより、サイドウォールおよび前記阻止膜を形成する第１３工程と、
前記第２マスクパターンを除去する第１４工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記重ね合わせ位置検出マークが、下地基準マークであり、
前記フォトリソグラフィ工程が、前記半導体基板上の同じレジスト膜を用いてレジストパターンとレジスト基準マークとを形成する工程であり、且つ、
前記フォトリソグラフィ工程後に、前記下地基準マークと前記レジスト基準マークとを用いて前記レジストパターンの位置精度を測定する位置精度測定工程をさらに有する、
ことを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、選択エピタキシャル成長法を用いた半導体装置の製造方法に関する。より詳細には、この発明は、リソグラフィー工程におけるマスクパターンの位置合わせ等に使用される、位置合わせマークおよび位置合わせ精度測定マークの改良に関する。
【背景技術】
【０００２】
半導体製造工程では、フォトリソグラフィ工程で形成したレジストパターンを阻止膜として被処理膜のエッチング加工や不純物導入を行う工程が繰り返され、これにより所望の集積回路が形成される。リソグラフィー工程では、最初に、被処理膜上にレジスト膜を塗布し（塗布工程）、次に、このレジスト膜に対してパターン露光を行い（露光工程）、さらに、このレジスト膜の露光領域あるいは非露光領域を除去する（現像工程）。これにより、被処理膜上に、レジストパターンが形成される。
【０００３】
このうち、露光工程では、フォトマスクを用いて、レジスト膜のうちパターンとして残すべき部分または除去すべき部分のみを感光させる。フォトマスクとは、ガラス基板の表面にクロム等で遮光パターン膜を形成してなる、遮光板である。露光工程では、反射光学系或いは投影光学系とフォトマスクとを用いて生成されたパターン光を、レジスト膜に対し、等倍で或いは縮小して結像させる。
【０００４】
半導体製造工程では、下地（該レジストパターンを用いて加工等される被処理膜の下の膜）に形成された回路パターン等と、該被処理膜に形成される回路パターン等との位置関係を、高精度に制御する必要がある。このため、上述の露光工程では、重ね合わせ位置検出マークを用いて位置合わせが行われ、さらには、重ね合わせ精度測定マークを用いて重ね合わせ精度の測定が行われる場合もある。
【０００５】
重ね合わせ位置検出マークは、例えばウェハ上に形成される。上述の露光工程では、フォトマスクに形成したマーク（上述）の位置を、この重ね合わせ位置検出マークの位置と比較することにより、露光位置が調整される。
【０００６】
また、重ね合わせ精度測定マークは、下地に形成されたマーク（下地基準マーク）とレジストパターンに形成されたマーク（レジスト基準マーク）とで構成される。下地基準マークは、下地のエッチング工程で、素子形成のためのエッチング加工等と同時に形成される。一方、レジスト基準マークは、次の層に対するフォトリソグラフィ工程で、素子形成のためのレジストパターンと同時に形成される。レジストパターン形成後に、下地基準マークとレジスト基準マークとの位置合わせずれを計測することによって、当該レジストパターンの位置合わせずれを検出することができる。位置合わせずれの大きさが所定値以下の場合、そのウェハはエッチング工程等に移行する。また、予備工程で位置ずれを検出し、この検出結果を用いて露光装置の補正パラメータを微調整して、本工程（実際に半導体装置を製造する工程）での位置合わせに使用することもできる。
【０００７】
以下、重ね合わせ位置検出マークおよび重ね合わせ精度測定マークの従来構造例について、図９を用いて説明する。図９は、ＳＯＩ(Silicon On Insulater)基板に、エレベイテッド・ソース・ドレイン・プロセスを用いて集積回路を形成する場合の例である。周知のように、ＳＯＩ基板とは、シリコン基板上に埋込酸化膜を形成し、さらにこの埋込酸化膜上にシリコン膜を形成してなる基板である。ＳＯＩ基板のシリコン膜に素子形成を行うことにより、寄生容量が低く且つ接合リーク電流が小さい、高速且つ低電圧の集積回路を形成することができ、さらには、シリコン膜の薄膜化により、集積率の向上（すなわち、ゲート長の縮小化）に伴うショートチャネル効果を抑制することができる。また、エレベイテッド・ソース・ドレイン・プロセスとは、ソース・ドレイン領域を選択エピタキシャル法で形成するプロセス技術であり（下記特許文献１参照）、素子の寄生容量や接合リーク電流を低減することができる。
【０００８】
図９（Ａ）に示したように、ＳＯＩ基板９０１は、シリコン基板９０２、シリコン酸化膜９０３およびシリコン膜９０４を有する。このＳＯＩ基板９０１のマーク形成領域には、重ね合わせ位置検出マーク用の溝９０６が形成される。この溝９０６は、例えばエッチングにより形成することができる（下記特許文献２の段落００２９〜００３２および図３参照、下記特許文献３の段落００３６および図３参照）。また、溝９０６に代えて、酸化防止膜によって、重ね合わせ位置検出マークを形成する方法も知られている（下記特許文献４の段落００１３および図１参照）。この溝９０６の側面には、集積回路のゲート絶縁膜（図示せず）を形成する際に絶縁膜９０７が形成され、ゲート電極（図示せず）を形成する際に導電膜９０８が形成され、さらに、サイドウォール（図示せず）を形成する際に絶縁膜９０９が形成される。加えて、溝９０６の底面および外周領域には、選択エピタキシャル成長法を用いてソース・ドレイン領域（図示せず）を形成する際に、シリコン膜９１０ａ，９１０ｂが形成される。このようにして形成された重ね合わせ位置検出マーク９０５は、その後の不純物導入工程や、コンタクトホール形成等のエッチング工程で、露光工程の位置合わせに使用される。
【０００９】
図９（Ｂ）に示したように、コンタクトホール形成時には、重ね合わせ位置検出マーク９０５上に層間絶縁膜９１０が形成され、さらに、この層間絶縁膜９１０上にレジスト膜９１１が形成される。そして、重ね合わせ位置検出マーク９０５の位置を検出し、フォトマスクの位置合わせを行う。その後、このフォトマスクを用いて、レジスト膜９１１に対する露光が行われる。
【００１０】
重ね合わせ位置検出マーク９０５の検出は、通常、該重ね合わせ位置検出マーク９０５に、ハロゲン光等の可視光線或いはレーザ光を照射することによって行う。可視光線を使用する場合、重ね合わせ位置検出マーク９０５からの反射光を観察することにより、該重ね合わせ位置検出マーク９０５の位置が検出される。また、レーザ光を使用する場合には、重ね合わせ位置検出マーク９０５による回折光によって、該重ね合わせ位置検出マーク９０５の位置が検出される。反射光、回折光の何れを使用する場合も、溝９０６のエッジ段差から、重ね合わせ位置検出マーク９０５の位置が検出される。
【特許文献１】特開平６−７７２４６号公報
【特許文献２】特開２００２−３５３１２０号公報
【特許文献３】特開２００５−２３６１１８号公報
【特許文献４】特開２００４−３１９６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように、溝９０６の底面や外周領域には、選択エピタキシャル成長によりシリコン膜９１０ａ，９１０ｂが形成される。このため、重ね合わせ位置検出マーク９０５の位置を検出する場合には、シリコン膜９１０ａ，９１０ｂで反射・回折した光により、位置合わせ結果が判断される。
【００１２】
この場合、シリコン膜９１０ａ，９１０ｂの膜厚ばらつきや表面ラフネスに起因して、反射・回折光のコントラストが低下し、このために、重ね合わせ位置検出マーク９０５の位置（すなわち、溝９０６のエッジ位置）の検出誤差が増大する場合がある。さらに、シリコン膜９１０ａ，９１０ｂの成長方向がずれたことに起因して、重ね合わせ位置検出マーク９０５の位置検出誤差が増大する場合もある。
【００１３】
このような課題は、ＳＯＩ基板９０１を使用する場合に限定されるものではなく、選択エピタキシャル法を用いた半導体製造工程においては、常に起こり得る。また、重ね合わせ位置検出マークを形成する場合だけでなく、重ね合わせ精度測定マークの下地基準マーク（上述）を形成する場合にも、同様の課題が起こり得る。
【００１４】
この発明の課題は、選択エピタキシャル法を用いた半導体装置の製造方法において、検出位置の誤差が小さい重ね合わせ位置検出マークおよび重ね合わせ精度測定マークを作成する技術を提供する点にある。
【課題を解決するための手段】
【００１５】
この発明は、マーク形成領域内に形成された凹型または凸型の重ね合わせ位置検出マークを用いて半導体装置を製造する方法に関する。
【００１６】
そして、半導体基板のマーク形成領域内に重ね合わせ位置検出マークを形成するマーク形成工程と、重ね合わせ位置検出マークおよびその周辺領域にシリコンのエピタキシャル成長を阻止するための阻止膜を形成する阻止膜形成工程と、半導体基板の阻止膜が形成されていない領域にシリコンをエピタキシャル成長させる選択エピタキシャル工程と、重ね合わせ位置検出マークを用いて半導体基板上にパターンを形成するフォトリソグラフィ工程とを含む。
【発明の効果】
【００１７】
この発明によれば、重ね合わせ位置検出マークおよびその周辺領域にシリコンの選択エピタキシャル成長を阻止するための阻止膜を形成した後で、シリコンの選択エピタキシャル成長を行うので、これらの領域にシリコン・エピタキシャル膜が形成されるのを阻止することができ、したがって、重ね合わせ位置検出マークの位置検出精度を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１９】
第１の実施形態
以下、この発明の第１の実施形態に係る半導体装置の製造方法について、エレベイテッド・ソース・ドレイン・プロセスを用いてＳＯＩ基板に集積回路を形成する場合を例に採り、図１および図２を用いて説明する。
【００２０】
図１および図２は、この実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
（１）まず、シリコン基板１０２、シリコン酸化膜１０３およびシリコン膜１０４を有するＳＯＩ基板１０１を準備する。そして、通常の素子分離技術を用いて、素子形成領域１１０のシリコン膜１０４に、素子分離用の酸化膜１０５を形成する。また、これに前後して、マーク形成領域１２０に、重ね合わせ位置検出マークのための凹部すなわち溝１０６を形成する（図１（Ａ）参照）。ここで、溝１０６の形成方法は任意であり、例えば従来と同じ方法（上述の特許文献１〜３参照）でもよい。
（２）ＳＯＩ基板１０１の全表面に、通常の薄膜形成技術を用いて、ゲート絶縁膜用の酸化膜１０７およびゲート電極用（且つ阻止膜用）の導電膜１０８を形成する。これらの膜１０７，１０８は、シリコン膜１０４の表面だけでなく、溝１０６の底面および内周面にも形成される（図１（Ｂ）参照）。
（３）ＳＯＩ基板１０１の全表面にレジストを塗布し、さらに、通常のフォトリソグラフィ技術を用いて、ゲート酸化膜およびゲート電極を形成するためのレジストパターン１０９を形成する（図１（Ｃ）参照）。このレジストパターン１０９は、マーク形成領域１２０全域を覆うように（すなわち、溝１０６の周辺領域も覆うように）、形成される。レジストパターン１０９の寸法は、この実施形態の重ね合わせ位置検出マークを用いた位置検出の精度が、その周辺に形成されるエピタキシャル膜によって悪影響を受けないように決定することが望ましい（後述）。
（４）レジストパターン１０９をマスクとし、通常のエッチング技術を用いて、酸化膜１０７および導電膜１０８をエッチングする。これにより、ゲート絶縁膜２０１およびゲート電極２０２が形成される。また、この実施形態では、マーク形成領域１２０全域を覆うようにレジストパターン１０９を形成したので、該マーク形成領域１２０にも膜１０７，１０８が残存する。したがって、重ね合わせ位置検出マークの内周面２０３および外周面２０４が形成されることになる。その後、レジストパターン１０９が、除去される（図２（Ａ）参照）。なお、ここではゲート電極２０２と同時にゲート絶縁膜２０１をパターン加工したが、後のサイドウォール形成工程（図２（Ｂ）参照）のエッチングでゲート絶縁膜を形成してもよい。
（５）ＳＯＩ基板１０１の全面に、通常の薄膜形成技術を用いて、例えばシリコン窒化膜等の絶縁膜を形成する。そして、通常のエッチング技術を用いて全面をエッチングすることにより、サイドウォール２０５を形成する。このとき、膜１０７，１０８の内周面２０３および外周面２０４にも、絶縁膜２０６，２０７が形成される（図２（Ｂ）参照）。これにより、重ね合わせ位置検出マーク２０８が完成する。
（６）続いて、選択エピタキシャル成長技術を用いて、シリコン膜１０４上にのみシリコンを堆積する。これにより、ソース・ドレイン領域２０９ａが形成される。このとき、シリコン膜１０４が露出している他の領域にもシリコン膜２０９ｂが堆積する。一方、マーク形成領域１２０には、ゲート電極用の導電膜１０８が阻止膜となって、シリコンが堆積しない（図２（Ｃ）参照）。
（７）その後、ＳＯＩ基板１０１の表面に、例えば通常の堆積技術等を用いて層間絶縁膜２１０を形成し、さらに、レジスト膜２１１を塗布する（図２（Ｄ）参照）。そして、重ね合わせ位置検出マーク２０８を用いて位置合わせをした後、レジスト膜２１１に対する露光工程、現像工程によりレジストパターン（図示せず）を形成する。その後、このレジストパターンをエッチングマスクとして、層間絶縁膜２１０に対するエッチング加工（例えばコンタクトホールの形成等）が行われる。
【００２１】
次に、重ね合わせ位置検出マーク２０８の寸法について、説明する。
【００２２】
図８は、重ね合わせ位置検出マーク２０８の構成を概念的に示す平面図である。図８において、図１、図２と同じ符号を付した構成部分は、それぞれ図１、図２と同じものである。
【００２３】
重ね合わせ位置検出マーク２０８を用いて位置合わせを行う際、通常は、溝１０６のエッジのうち、ｘ方向に並ぶ２個のエッジ或いはｙ方向に並ぶ２個のエッジの位置を測定する。図８の例では、ｘ方向に並ぶ２個のエッジが測定される。
【００２４】
上述のように、エッジの検出には、重ね合わせ位置検出マーク２０８に照射した可視光線の反射光、または、重ね合わせ位置検出マーク２０８に照射したレーザ光の回折光が使用される。このとき、かかるエッジの反射光や回折光と同時に、重ね合わせ位置検出マーク２０８の周囲に露出しているエピタキシャル成長膜（すなわちシリコン膜２０９ｂ）の反射光や回折光が検出されると、位置検出精度が低下するおそれがある。したがって、被検出エッジとエピタキシャル成長膜２０９ｂとの距離ｘ１，ｘ２は、このような問題が発生しないような距離に設定することが望ましい。例えば、１２μｍピッチの半導体集積回路を製造する場合、距離ｘ１，ｘ２は１５μｍ以上とすることが望ましい。
【００２５】
これに対して、位置検出に使用されないエッジとエピタキシャル成長膜２０９ｂとの距離ｘ３，ｘ４は、特に限定されない。
【００２６】
以上説明したように、この実施形態では、マーク形成領域１２０内に選択エピタキシャル成長によるシリコン膜が形成されないので、膜厚ばらつきや、表面ラフネス、膜成長方向のずれ等に起因する位置検出誤差が小さく、したがって、その後の工程で高精度の位置合わせを行うことができる。
【００２７】
なお、製造条件は、図８で説明した条件を除いて、特に限定されない。例えば、重ね合わせ位置検出マークの形状、個数等は、実施者の任意である。
【００２８】
この実施形態では、凹型（ネガ型）の重ね合わせ位置検出マークを形成する場合を例に採って説明したが、凸型（ポジ型）の重ね合わせ位置検出マークを形成する場合にも、この発明を適用することができる。すなわち、凸型の重ね合わせ位置検出マークを形成する場合にも、ゲート電極をパターン加工するためのレジストパターンでマーク形成領域の全域を覆うことにより（図１（Ｃ）参照）、選択エピタキシャル成長工程でマーク形成領域内にシリコンが堆積しないようにすることができる。
【００２９】
また、この実施形態では、重ね合わせ位置検出マークを形成する場合（すなわち、ＳＯＩ基板１０１の表面にマークを形成する場合）を例に採って説明したが、重ね合わせ精度測定マークの下地基準マークを形成する場合（すなわち、下地にマークを形成する場合）にもこの発明を適用することができる。
【００３０】
さらに、この実施形態では、ＳＯＩ基板に半導体集積回路を形成する場合を例に採って説明したが、選択エピタキシャル成長法を用いてソース・ドレイン領域を形成する場合であれば、通常のシリコンウェハ等に半導体集積回路を形成する場合であってもこの発明を適用することができる。
【００３１】
第２の実施形態
次に、この発明の第２の実施形態に係る半導体装置の製造方法について、エレベイテッド・ソース・ドレイン・プロセスを用いてＳＯＩ基板に集積回路を形成する場合を例に採り、図３および図４を用いて説明する。
【００３２】
図３および図４は、この実施形態に係る製造工程を概略的に示す断面工程図である。図３、図４において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２の場合と同じものを示している。
（１）まず、上述の第１の実施形態と同様にして、素子形成領域１１０のシリコン膜１０４に素子分離用の酸化膜１０５を形成するとともに、マーク形成領域１２０に重ね合わせ位置検出マーク用の溝１０６を形成する。さらに、第１の実施形態と同様にして、ＳＯＩ基板１０１の全表面にゲート絶縁膜用の酸化膜１０７およびゲート電極用の導電膜１０８を形成する。これにより、図１（Ｂ）と同様の状態を得る。
（２）ＳＯＩ基板１０１の全表面にレジストを塗布し、さらに、通常のフォトリソグラフィ技術を用いて、マーク形成領域１２０のみを露出するレジストパターン３０１を形成する（図３（Ａ）参照）。
（３）レジストパターン３０１をマスクとし、通常のエッチング技術を用いて、酸化膜１０７および導電膜１０８をエッチングする。これにより、マーク形成領域１２０に形成された膜１０７，１０８のうち、溝１０６の底面３０２および周辺領域３０３に形成された部分を除去する（図３（Ｂ）参照）。
（４）ＳＯＩ基板１０１の全面に、例えば酸化膜等によりハードマスク膜３０４を形成する（図３（Ｃ）参照）。ハードマスク膜３０４の形成材料は、シリコンが選択エピタキシャル成長されないものであれば何でもよいが、例えばシリコン酸化膜を採用することができる。
（５）続いて、ＳＯＩ基板１０１の全表面にレジストを塗布し、さらに、通常のフォトリソグラフィ技術を用いて、ゲート酸化膜およびゲート電極を形成するためのレジストパターン４０１を形成する（図４（Ａ）参照）。この実施形態でも、マーク形成領域１２０を覆うように、レジストパターン４０１を形成する。
（６）レジストパターン４０１をマスクとし、通常のエッチング技術を用いて、酸化膜１０７、導電膜１０８およびハードマスク膜３０４をエッチングする。これにより、ゲート絶縁膜２０１およびゲート電極２０２が形成される。また、マーク形成領域１２０全域を覆うようにレジストパターン４０１を形成したので、該マーク形成領域１２０には膜１０７，１０８，３０４が残存する。したがって、マーク形成領域１２０は、全域がハードマスク膜３０４で覆われることになる。その後、レジストパターン４０１が、除去される（図４（Ｂ）参照）。なお、ここではゲート電極２０２と同時にゲート絶縁膜２０１を形成したが、後のサイドウォール形成工程（図４（Ｃ）参照）のエッチングでゲート絶縁膜を形成してもよい。
（７）続いて、上述の第１の実施形態と同様にして、サイドウォール４０２を形成する。このとき、マーク形成領域１２０では、ハードマスク膜３０４の側面にも、絶縁膜４０３が形成される（図４（Ｃ）参照）。これにより、重ね合わせ精度測定マーク４０４が完成する。
（８）続いて、選択エピタキシャル成長技術を用いて、シリコン膜１０４上にのみシリコンを堆積する。これにより、ソース・ドレイン領域４０５が形成される（図４（Ｄ）参照）。このとき、シリコン膜１０４が露出している他の領域にもシリコンが堆積する。一方、マーク形成領域１２０には、ハードマスク膜３０４が阻止膜となって、シリコンが堆積しない。
（９）その後の工程では、この重ね合わせ精度測定マーク４０４を用いて、エッチング等のためのフォトリソグラフィ工程が行われる（第１実施形態の図２（Ｄ）参照）。
【００３３】
この実施形態でも、上述の第１の実施形態と同様、マーク形成領域１２０内に選択エピタキシャル成長によるシリコン膜が形成されないので、膜厚ばらつきや、表面ラフネス、膜成長方向のずれ等に起因する位置検出誤差が小さく、したがって、その後の工程で高精度の位置合わせを行うことができる。
【００３４】
加えて、マーク形成領域１２０の底面にゲート電極用の導電膜が形成されないので、反射・回折光のコントラストが非常に高く、したがって、第１の実施形態よりもさらに位置検出精度を向上させることができる。
【００３５】
なお、形状、個数、寸法等の製造条件については、上述の第１の実施形態と同様である。さらに、凸型（ポジ型）の重ね合わせ位置検出マークを形成する場合にもこの発明を適用できる点、重ね合わせ精度測定マークの下地基準マークを形成する場合にもこの発明を適用できる点、および、ＳＯＩ基板以外を用いて半導体集積回路を形成する場合にもこの発明を適用できる点も、上述の第１の実施形態と同様である。
【００３６】
第３の実施形態
以下、この発明の第３の実施形態に係る半導体装置の製造方法について、エレベイテッド・ソース・ドレイン・プロセスを用いてＳＯＩ基板に集積回路を形成する場合を例に採り、図５および図６を用いて説明する。
【００３７】
図５および図６は、この実施形態に係る製造工程を概略的に示す断面工程図である。図５、図６において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２の場合と同じものを示している。
（１）まず、上述の第１の実施形態と同様にして、素子形成領域１１０のシリコン膜１０４に素子分離用の酸化膜１０５を形成するとともに、マーク形成領域１２０に重ね合わせ位置検出マーク用の溝１０６を形成する。さらに、第１の実施形態と同様にして、ＳＯＩ基板１０１の全表面にゲート絶縁膜用の酸化膜１０７およびゲート電極用の導電膜１０８を形成する。これにより、図１（Ｂ）と同様の状態を得る。
（２）ＳＯＩ基板１０１の全表面にレジストを塗布し、さらに、通常のフォトリソグラフィ技術を用いて、ゲート酸化膜およびゲート電極を形成する領域のみを露出するレジストパターン５０１を形成する（図５（Ａ）参照）。
（３）レジストパターン５０１をマスクとし、通常のエッチング技術を用いて、酸化膜１０７および導電膜１０８をエッチングする。これにより、ゲート絶縁膜２０１およびゲート電極２０２が形成される。また、溝１０６の内周面には、膜１０７，１０８が残存する。これにより、溝１０６内には、膜１０７，１０８による内周面５０２が形成されることになる。その後、レジストパターン５０１が、除去される（図５（Ｂ）参照）。
（４）ＳＯＩ基板１０１の全面に、通常の薄膜形成技術を用いて、サイドウォール形成用の絶縁膜（ここではシリコン窒化膜５０３）を形成する。
（５）続いて、ＳＯＩ基板１０１の全表面にレジストを塗布し、さらに、通常のフォトリソグラフィ技術を用いて、マーク形成領域１２０を覆うレジストパターン５０４を形成する（図５（Ｃ）参照）。
（６）レジストパターン５０４をマスクとし、通常のエッチング技術を用いて、シリコン窒化膜５０３をエッチングする。これにより、素子形成領域１１０には、サイドウォール５０５が形成される。このとき、レジストパターン５０４に覆われているため、マーク形成領域１２０のシリコン窒化膜５０３は、残存する。このようにして、重ね合わせ精度測定マーク５０６が完成する。その後、レジストパターン５０４が、除去される（図６（Ａ）参照）。
（７）続いて、選択エピタキシャル成長技術を用いて、シリコン膜１０４上にのみシリコンを堆積する。これにより、ソース・ドレイン領域５０７が形成される（図６（Ｂ）参照）。このとき、シリコン膜１０４が露出している他の領域にもシリコンが堆積する。一方、マーク形成領域１２０は、シリコン窒化膜５０３が阻止膜となって、シリコンが堆積しない。
（８）その後の工程では、この重ね合わせ精度測定マーク５０６を用いて、エッチング等のためのフォトリソグラフィ工程が行われる（第１実施形態の図２（Ｄ）参照）。
【００３８】
この実施形態でも、上述の第１、第２の実施形態と同様、マーク形成領域１２０内に選択エピタキシャル成長によるシリコン膜が形成されないので、膜厚ばらつきや、表面ラフネス、膜成長方向のずれ等に起因する位置検出誤差が小さく、したがって、その後の工程で高精度の位置合わせを行うことができる。
【００３９】
加えて、マーク形成領域１２０の底面にゲート電極用の導電膜が形成されないので、反射・回折光のコントラストが非常に高く、したがって、第１の実施形態よりもさらに位置検出精度を向上させることができる。
【００４０】
さらに、ハードマスク膜を使用しないので、素子形成にハードマスク膜が不要な場合に製造工程を増加させることが無く、したがって、第１の実施形態よりも製造コストを低減できる場合がある。
【００４１】
なお、形状、個数、寸法等の製造条件については、上述の第１の実施形態と同様である。さらに、凸型（ポジ型）の重ね合わせ位置検出マークを形成する場合にもこの発明を適用できる点、重ね合わせ精度測定マークの下地基準マークを形成する場合にもこの発明を適用できる点、および、ＳＯＩ基板以外を用いて半導体集積回路を形成する場合にもこの発明を適用できる点も、上述の第１の実施形態と同様である。
【００４２】
第４の実施の形態
以下、この発明の第４の実施形態に係る半導体装置の製造方法について、エレベイテッド・ソース・ドレイン・プロセスを用いてＳＯＩ基板に集積回路を形成する場合を例に採り、図７を用いて説明する。
【００４３】
この実施形態は、重ね合わせ精度測定マークの下地基準マークに、この発明を適用した例である。
【００４４】
図７は、この実施形態に係る重ね合わせ精度測定マークの構造を示す概念図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。図７において、図１、図２と同じ符号を付した構成要素は、それぞれ図１、図２の場合と同じものを示している。
【００４５】
図７に示したように、この実施形態に係る半導体装置は、重ね合わせ精度測定マーク７００を有している。重ね合わせ精度測定マーク７００は、下地基準マーク７０１とレジスト基準マーク７０２とを含む。
【００４６】
下地基準マーク７０１は、ＳＯＩ基板１０１に、矩形枠状に形成される。下地基準マーク７０１の製造方法は、第１の実施形態に係る重ね合わせ位置検出マーク２０８の製造方法と同様である。
【００４７】
レジスト基準マーク７０２は、矩形の貫通孔で形成される。レジスト基準マーク７０２は、素子形成領域１１０（図７では示さず）に対する回路形成（コンタクトホールの形成等）のためにレジスト膜２１１への露光工程、現像工程を行う際に、当該回路用のレジストパターン（図示せず）と同時に形成される。
【００４８】
下地基準マーク７０１およびレジスト基準マーク７０２を形成した後、これらのマーク７０１，７０２の位置関係を計測することによって、当該回路用レジストパターンの位置合わせずれを検出することができる。
【００４９】
この実施形態によれば、上述の第１の実施形態と同様の理由により、下地基準マーク７０１内に選択エピタキシャル成長によるシリコン膜が形成されないので、膜厚ばらつきや、表面ラフネス、膜成長方向のずれ等に起因する位置検出誤差が小さく、したがって、重ね合わせ精度を測定する際の信頼性を向上、安定化することができる。
【００５０】
なお、形状、個数、寸法等の製造条件については、上述の第１の実施形態と同様である。さらに、凸型（ポジ型）の重ね合わせ位置検出マークを形成する場合にもこの発明を適用できる点、条件（形状、個数、寸法等）が限定されない点、および、ＳＯＩ基板以外を用いて半導体集積回路を形成する場合にもこの発明を適用できる点も、上述の第１の実施形態と同様である。
【００５１】
ここでは、第１の実施形態に係る製造方法を用いて下地基準マークを形成する場合を例に採って説明したが、第２、第３実施形態に係る製造方法を用いて下地基準マークを形成することも可能である。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図２】第１の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図３】第２の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図４】第２の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図５】第３の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図６】第３の実施形態に係る半導体装置の製造工程を概略的に示す断面工程図である。
【図７】第４の実施形態に係る重ね合わせ位置検出マークの構造を説明するための断面図である。
【図８】第１の実施形態に係る重ね合わせ位置検出マークの寸法を説明するための図である。
【図９】従来の重ね合わせ位置検出マークの構造を説明するための断面図である。
【符号の説明】
【００５３】
１０１  ＳＯＩ基板
１０２  シリコン基板
１０３  シリコン酸化膜
１０４  シリコン膜
１０５  素子分離用酸化膜
１０６  溝
１０７  ゲート絶縁膜用の酸化膜
１０８  ゲート電極用の導電膜
１０９  レジストパターン
１１０  素子形成領域
１２０  マーク形成領域
２０１  ゲート絶縁膜
２０２  ゲート電極
２０３  重ね合わせ位置検出マークの内周面
２０４  重ね合わせ位置検出マークの外周面
２０５  サイドウォール
２０６，２０７  絶縁膜
２０８  重ね合わせ位置検出マーク
２０９ａ  ソース・ドレイン領域
【図１】
2008016639.tif 000003
【図２】
2008016639.tif 000004
【図３】
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【図４】
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【図５】
2008016639.tif 000007
【図６】
2008016639.tif 000008
【図７】
2008016639.tif 000009
【図８】
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【図９】
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