(57)【要約】【課題】ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供する。【解決手段】ＭＩＳトランジスタのゲート絶縁膜５０２、ゲート電極５０３及びソース・ドレイン領域５０６を半導体基板５０１に形成し、ソース・ドレイン領域５０６上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜５１１を形成する。そして、ゲート電極上５０３及び拡散抑制膜５１１上に、当該拡散抑制膜５１１が拡散を抑制する金属から成る金属膜５３１を形成する。その後、金属膜５３１とゲート電極５０３とを反応させて、ゲート電極５０３の全領域をシリサイド化するとともに、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とを反応させて、ソース・ドレイン領域を５０６シリサイド化する。【選択図】図５
2008243942.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＭＩＳトランジスタのソース・ドレイン領域が上面内に形成されるとともに、上面上に当該ＭＩＳトランジスタのゲート絶縁膜及びゲート電極がこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記ソース・ドレイン領域上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜を形成する工程と、
（ｃ）前記ゲート電極上及び前記拡散抑制膜上に、前記金属から成る金属膜を形成する工程と、
（ｄ）前記金属膜と前記ゲート電極とを反応させて、前記ゲート電極の全領域をシリサイド化するとともに、前記拡散抑制膜を介して前記金属膜と前記ソース・ドレイン領域とを反応させて、当該ソース・ドレイン領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記金属はニッケルである、半導体装置の製造方法。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、
前記拡散抑制膜はシリコン窒化膜から成る、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｄ）は、
（ｄ−１）第１の処理温度で熱処理を行うことによって、前記金属膜と前記ゲート電極及び前記ソース・ドレイン領域のそれぞれとを反応させて、前記ゲート電極を部分的にシリサイド化するとともに前記ソース・ドレイン領域をシリサイド化する工程と、
（ｄ−２）前記工程（ｄ−１）で未反応の前記金属膜を除去する工程と、
（ｄ−３）前記工程（ｄ−２）の後に、前記第１の処理温度よりも高い第２の処理温度で熱処理を行うことによって、前記ゲート電極内で前記金属を拡散させ、当該ゲート電極の全領域をシリサイド化する工程と
を有する、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ａ）では、シリコン窒化膜から成る第１絶縁膜が前記ゲート電極上に形成された前記半導体基板が準備され、
前記工程（ｂ）は、
（ｂ−１）前記ゲート絶縁膜、前記ゲート電極及び前記第１絶縁膜を覆って前記半導体基板上に全面に前記拡散抑制膜を堆積法で形成する工程と、
（ｂ−２）前記拡散抑制膜上に全面に第２絶縁膜を形成する工程と、
（ｂ−３）前記工程（ｂ−２）で得られた構造をその上面から研磨して、前記第１絶縁膜を露出させる工程と、
（ｂ−４）前記工程（ｂ−３）において露出した前記第１絶縁膜を除去する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、残りの前記第２絶縁膜を除去する工程と
を有する、半導体装置の製造方法。
【請求項６】
（ａ）Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート絶縁膜及びゲート電極が上面上にこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記Ｎ型ＭＩＳトランジスタの前記ゲート電極上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜を形成する工程と、
（ｃ）前記拡散抑制膜上及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極上に、前記金属から成る金属膜を形成する工程と、
（ｄ）前記拡散抑制膜を介して前記金属膜と前記Ｎ型ＭＩＳトランジスタの前記ゲート電極とを反応させるとともに、前記金属膜と前記Ｐ型ＭＩＳトランジスタの前記ゲート電極とを反応させて、前記Ｐ型ＭＩＳトランジスタの前記ゲート電極に形成されるシリサイドの金属組成比が、前記Ｎ型ＭＩＳトランジスタの前記ゲート電極に形成されるシリサイドの金属組成比よりも大きくなるように、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの各々の前記ゲート電極の全領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記金属はニッケルである、半導体装置の製造方法。
【請求項８】
請求項６及び請求項７のいずれか一つに記載の半導体装置の製造方法であって、
前記拡散抑制膜はシリコン窒化膜から成る、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記Ｎ型ＭＩＳトランジスタの前記ゲート電極はＮｉＳｉ2から成る、半導体装置の製造方法。
【請求項１０】
請求項８及び請求項９のいずれか一つに記載の半導体装置の製造方法であって、
前記Ｐ型ＭＩＳトランジスタの前記ゲート電極は、Ｎｉ3ＳｉあるいはＮｉ31Ｓｉ12から成る、半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、シリコン窒化膜から成る前記拡散抑制膜を原子層成長法で形成する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｂ−１）前記工程（ａ）で得られた構造の全面にシリコン窒化膜から成る前記拡散抑制膜を原子層成長法で形成する工程と、
（ｂ−２）前記Ｐ型ＭＩＳトランジスタの前記ゲート電極上の前記拡散抑制膜をフッ酸を用いたウェットエッチングを行って除去する工程と
を備える、半導体装置の製造方法。
【請求項１３】
（ａ）Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート絶縁膜及びゲート電極が上面上にこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタのうち、少なくとも前記Ｎ型ＭＩＳトランジスタの前記ゲート電極をシリサイド化する工程と、
（ｃ）前記工程（ｂ）の後に、前記Ｎ型ＭＩＳトランジスタの前記ゲート電極上に、シリサイド反応に必要な金属の拡散を阻止する拡散阻止膜を形成する工程と、
（ｄ）前記拡散阻止膜上及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極上に、前記金属から成る金属膜を形成する工程と、
（ｅ）前記金属膜と前記Ｐ型ＭＩＳトランジスタの前記ゲート電極とをシリサイド反応させる工程と
を備え、
前記工程（ｅ）の後では、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの各々の前記ゲート電極の全領域がシリサイド化されており、前記Ｐ型ＭＩＳトランジスタに形成されるシリサイドの金属組成比は、前記Ｎ型ＭＩＳトランジスタの前記ゲート電極に形成されるシリサイドの金属組成比よりも大きくなっている、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記工程（ｂ）及び（ｅ）ではニッケルシリサイドが形成される、半導体装置の製造方法。
【請求項１５】
請求項１３及び請求項１４のいずれか一つに記載の半導体装置の製造方法であって、
前記拡散阻止膜はシリコン酸化膜から成る、半導体装置の製造方法。
【請求項１６】
請求項１３乃至請求項１５のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの各々の前記ゲート電極がシリサイド化される、半導体装置の製造方法。
【請求項１７】
請求項１３乃至請求項１５のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｂ−１）前記Ｐ型ＭＩＳトランジスタの前記ゲート電極上に、前記金属の拡散を阻止する第２拡散阻止膜を形成する工程と、
（ｂ−２）前記Ｎ型ＭＩＳトランジスタの前記ゲート電極上及び前記第２拡散阻止膜上に、前記金属から成る第２金属膜を形成する工程と、
（ｂ−３）前記第２金属膜と前記Ｎ型ＭＩＳトランジスタの前記ゲート電極とをシリサイド反応させる工程と
を有する、半導体装置の製造方法。
【請求項１８】
請求項６及び請求項１３のいずれか一つに記載の半導体装置の製造方法であって、
（ｆ）前記工程（ａ）及び（ｂ）の間に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極を覆って前記半導体基板上に全面に第１絶縁膜を形成する工程と、
（ｇ）前記工程（ｂ）の前に、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｈ）前記工程（ｂ）の前に、前記工程（ｇ）で得られた構造をその上面から研磨して、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極の上面上の前記第１絶縁膜を露出させる工程と、
（ｉ）前記工程（ｂ）の前に、前記工程（ｈ）で露出した、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極の上面上の前記第１絶縁膜を除去して、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極を露出させる工程と
をさらに備える、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法であって、
（ｊ）前記工程（ａ）及び（ｆ）の間に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極を覆って前記半導体基板上に全面に第３絶縁膜を形成する工程と、
（ｋ）前記工程（ｆ）の前に、前記第３絶縁膜をエッチングして、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極の側面上に、前記第３絶縁膜から成るサイドウォールを形成する工程と、
（ｌ）前記工程（ｆ）の前に、前記Ｎ型ＭＩＳトランジスタの前記ゲート電極及び当該ゲート電極の側面上の前記サイドウォールをマスクに用いて前記半導体基板内に不純物を導入し、前記Ｎ型ＭＩＳトランジスタのソース・ドレイン領域を前記半導体基板に形成する工程と、
（ｍ）前記工程（ｆ）の前に、前記Ｐ型ＭＩＳトランジスタの前記ゲート電極及び当該ゲート電極の側面上の前記サイドウォールをマスクに用いて前記半導体基板内に不純物を導入し、前記Ｐ型ＭＩＳトランジスタのソース・ドレイン領域を前記半導体基板に形成する工程と、
（ｎ）前記工程（ｌ）及び（ｍ）の後であって前記工程（ｆ）の前に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの前記ゲート電極の側面上の前記サイドウォールを除去する工程と
をさらに備える、半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法であって、
前記第１絶縁膜はシリコン窒化膜から成り、
（ｊ）前記工程（ａ）及び（ｆ）の間に、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタの各々の前記ゲート電極の側面上に、当該ゲート電極側から順にシリコン酸化膜から成る第３絶縁膜とシリコン窒化膜から成る第４絶縁膜とが積層されたサイドウォールを形成する工程と、
（ｋ）前記工程（ｆ）の前に、前記Ｎ型ＭＩＳトランジスタの前記ゲート電極及び当該ゲート電極の側面上の前記サイドウォールをマスクに用いて前記半導体基板内に不純物を導入し、前記Ｎ型ＭＩＳトランジスタのソース・ドレイン領域を前記半導体基板に形成する工程と、
（ｌ）前記工程（ｆ）の前に、前記Ｐ型ＭＩＳトランジスタの前記ゲート電極及び当該ゲート電極の側面上の前記サイドウォールをマスクに用いて前記半導体基板内に不純物を導入し、前記Ｐ型ＭＩＳトランジスタのソース・ドレイン領域を前記半導体基板に形成する工程と、
（ｍ）前記工程（ｋ）及び（ｌ）の後であって前記工程（ｆ）の前に、前記サイドウォールの前記第４絶縁膜を除去する工程と
をさらに備える、半導体装置の製造方法。
【請求項２１】
半導体基板と、
前記半導体基板上に形成され、全領域がシリサイド化されたＭＩＳトランジスタのゲート電極と、
前記半導体基板に形成された、前記ＭＩＳトランジスタのソース・ドレイン領域と、
前記ゲート電極の側面上に形成されたシリコン酸化膜と、
前記シリコン酸化膜及び前記ソース・ドレイン領域に接触するように、前記シリコン酸化膜上から前記ソース・ドレイン領域上にかけて形成された一層のシリコン窒化膜と
を備える、半導体装置。
【請求項２２】
請求項２１に記載の半導体装置であって、
前記ゲート電極の全領域はニッケルシリサイドから成る、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタに代表されるＭＩＳトランジスタでは、ゲート電極の空乏化は、ゲート絶縁膜の実効的な膜厚を増加させるため、トランジスタの性能を向上させるためには、ゲート電極の空乏化を抑えることが望ましい。そこで、ポリシリコンから成るゲート電極の全領域をシリサイド化するフルシリサイド（ＦＵＳＩ : Fully Silicide）化技術が提案されている。この技術は、従来のプロセスフローとの整合性が良く、ゲート電極の空乏化を抑制する有望な手段として考えられている。全領域がシリサイド化されたゲート電極は、ＦＵＳＩゲート電極と呼ばれる。
【０００３】
一般的に、ＦＵＳＩゲート電極を備えるＭＩＳトランジスタでは、そのしきい値電圧の調整が難しいという問題がある。特に、ゲート絶縁膜に高誘電体膜（例えばHfSiON膜）を用いて、ゲート電極の全領域をＮｉＳi（ニッケルシリサイド）で形成すると、しきい値電圧は通常用いられる値よりもかなり高くなるため、実用的なＭＩＳトランジスタを得ることは困難である。
【０００４】
そこで、非特許文献１，２では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで、ゲート電極を構成するシリサイドの金属組成比を変化させることによって、両トランジスタのしきい値電圧を調整する技術が提案されている。非特許文献１，２の技術では、ＮＭＯＳトランジスタでのゲート電極のシリサイドにはＮｉＳｉを使用し、ＰＭＯＳトランジスタでのゲート電極のシリサイドにはＮｉ3Ｓｉを使用している。Ｎｉ3Ｓｉの仕事関数は、ＮｉＳｉと比べて３００ｍＶ程度高いため、ＰＭＯＳトランジスタのしきい値を低減できる。
【０００５】
このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで、ゲート電極を構成するシリサイドの金属組成比が異なった半導体装置については、例えば非特許文献２に開示されている方法で製造することができる。非特許文献２の製造方法では、ＦＵＳＩ化工程の直前に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極のうち、ＰＭＯＳトランジスタのゲート電極だけをエッチングして、その膜厚を小さくすることによって、両トランジスタのゲート電極でのシリサイドの金属組成比を変化させている。
【０００６】
なお特許文献１〜３にも、ＦＵＳＩゲート電極を有するＭＩＳトランジスタに関する技術が開示されている。
【０００７】
また特許文献４，５には、シリサイドを含むゲート電極を有するＭＩＳトランジスタに関する技術が開示されている。
【０００８】
また特許文献６，７には、シリコン窒化膜を利用してＭＩＳトランジスタのチャネル領域に局所的な歪みを発生させることにより、当該ＭＩＳトランジスタの性能を向上させる技術が提案されている。
【０００９】
【非特許文献１】Kensuke Takahashi et al.,“Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices”, IEDM Tech. Dig., 2004, p.91
【非特許文献２】A. Lauwers et al., “CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS (NiSi) and PMOS (Ni-rich silicide) Gates on HfSiON”, IEDM Tech. Dig., 2005, p.661
【特許文献１】特開２００５−１５０２６７号公報
【特許文献２】特開２００６−１１４６８１号公報
【特許文献３】特開２００６−１９６６４６号公報
【特許文献４】特開平１１−１１１９８０号公報
【特許文献５】特開２００４−３９９４３号公報
【特許文献６】特開２００５−５６３３号公報
【特許文献７】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
さて、ＭＩＳトランジスタのソース・ドレイン領域は、半導体装置の微細化のためにできるだけ浅く形成する必要があり、一般的に、６５ｎｍ世代のトランジスタであれば、ソース・ドレイン領域の厚み（深さ）は３０ｎｍよりも大きくすることは困難である。これに対して、ＭＩＳトランジスタのゲート電極の厚みは、ソース・ドレイン領域を形成する際のイオン注入において不純物がゲート電極を突き抜けてその下方のチャネル領域まで侵入するのを防止するためやその他の理由のために、一般的に、６５ｎｍ世代のトランジスタであれば、８０ｎｍ以下に設定するのが困難である。
【００１１】
このように、ソース・ドレイン領域の厚みは、ゲート電極の厚みに比べて非常に小さいため、ゲート電極とソース・ドレイン領域とを同時にシリサイド化することは困難である。つまり、ゲート電極の厚み合わせて両方を同時にシリサイド化すると、ソース・ドレイン領域のシリサイド層が厚くなりすぎてリーク電流が増加し、逆に、ソース・ドレイン領域の深さに合わせて両方を同時にシリサイド化すると、ゲート電極の全領域をシリサイド化できなくなる。
【００１２】
そこで、従来では、ソース・ドレイン領域のシリサイド化を実行した後に、ゲート電極の全領域をシリサイド化している。しかしながら、この方法では、ゲート電極のシリサイド化の際に行われる熱処理によって、ソース・ドレイン領域中のシリサイドが凝集し、当該ソース・ドレイン領域の電気抵抗が上昇したり、当該電気抵抗のばらつきが大きくなったりすることがある。
【００１３】
また上述のように、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとでゲート電極でのシリサイドの金属組成比が異なった半導体装置を製造する際には、従来では、Ｐ型ＭＩＳトランジスタのゲート電極をエッチングしてその膜厚を小さくしている。ゲート電極中にはエッチングストッパとなる構造が存在していないため、Ｐ型ＭＩＳトランジスタのゲート電極に対するエッチング量をウェハ面内あるいはロット間で一定に保つことは困難である。そのため、フルシリサイド化前のＰ型ＭＩＳトランジスタのゲート電極の高さは、ウェハ面内あるいはロット間でばらつきやすくなる。これは、シリサイド化する際に金属と反応するシリコンの量のばらつきを招来し、その結果、Ｐ型ＭＩＳトランジスタのゲート電極でのシリサイドの金属組成比が不安定となる。
【００１４】
また、シリコン窒化膜を利用してＭＩＳトランジスタのチャネル領域に局所的な歪みを発生させる技術においては、チャネル領域での歪み量を大きくして、ＭＩＳトランジスタのさらなる性能向上が望まれている。
【００１５】
そこで、本発明は上述の点に鑑みて成されたものであり、ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供することを目的とする。
【課題を解決するための手段】
【００１６】
この発明の一実施形態に係る半導体装置の製造方法では、半導体基板の上面内にＭＩＳトランジスタのソース・ドレイン領域が形成されるとともに、半導体基板の上面上にＭＩＳトランジスタのゲート絶縁膜及びゲート電極がこの順で積層して形成される。そして、ソース・ドレイン領域上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜が形成される。次に、ゲート電極上及び拡散抑制膜上に、当該拡散抑制膜が拡散を抑制する金属から成る金属膜が形成される。その後、金属膜とゲート電極とを反応させて、ゲート電極の全領域をシリサイド化するとともに、拡散抑制膜を介して金属膜とソース・ドレイン領域とを反応させて、ソース・ドレイン領域をシリサイド化する。
【００１７】
また、この発明の他の一実施形態に係る半導体装置の製造方法では、半導体基板の上面内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのソース・ドレイン領域が形成されるととともに、半導体基板の上面上にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート絶縁膜及びゲート電極がこの順で積層して形成される。次に、Ｎ型ＭＩＳトランジスタのゲート電極上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜が形成される。そして、拡散抑制膜上及びＰ型ＭＩＳトランジスタのゲート電極上に、拡散抑制膜が拡散を抑制する金属から成る金属膜が形成される。その後、拡散抑制膜を介して金属膜とＮ型ＭＩＳトランジスタのゲート電極とを反応させるとともに、金属膜とＰ型ＭＩＳトランジスタのゲート電極とを反応させて、Ｐ型ＭＩＳトランジスタのゲート電極に形成されるシリサイドの金属組成比が、Ｎ型ＭＩＳトランジスタのゲート電極に形成されるシリサイドの金属組成比よりも大きくなるように、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート電極の全領域がシリサイド化される。
【００１８】
また、この発明の他の一実施形態に係る半導体装置の製造方法では、半導体基板の上面上にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート絶縁膜及びゲート電極がこの順で積層して形成される。そして、Ｎ型ＭＩＳトランジスタのゲート電極がシリサイド化される。次に、Ｎ型ＭＩＳトランジスタのゲート電極上に、シリサイド反応に必要な金属の拡散を阻止する拡散阻止膜が形成される。そして、拡散阻止膜上及びＰ型ＭＩＳトランジスタのゲート電極上に、拡散阻止膜が拡散を阻止する金属から成る金属膜が形成される。その後、金属膜とＰ型ＭＩＳトランジスタのゲート電極とをシリサイド反応させる。得られた構造では、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々のゲート電極の全領域がシリサイド化されており、Ｐ型ＭＩＳトランジスタに形成されるシリサイドの金属組成比が、Ｎ型ＭＩＳトランジスタのゲート電極に形成されるシリサイドの金属組成比よりも大きくなっている。
【００１９】
また、この発明の一実施形態に係る半導体装置では、半導体基板上に、全領域がシリサイド化されたＭＩＳトランジスタのゲート電極が形成されている。また半導体基板には、ＭＩＳトランジスタのソース・ドレイン領域が形成されている。ゲート電極の側面上にはシリコン酸化膜が形成されている。そして、シリコン酸化膜及びソース・ドレイン領域に接触するように、シリコン酸化膜上からソース・ドレイン領域上にかけて一層のシリコン窒化膜が形成されている。
【発明の効果】
【００２０】
この発明の一実施形態に係る半導体装置の製造方法によれば、ソース・ドレイン領域上には、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜が形成されているため、比較的浅く形成されるソース・ドレイン領域のシリサイド化と、比較的厚く形成されるゲート電極のフルシリサイド化とを同じ工程で実行することができる。その結果、ゲート電極及びソース・ドレイン領域のシリサイドに不要な熱が加わることを抑制でき、当該シリサイドの特性劣化を抑制することができる。したがって、ＭＩＳトランジスタの性能が向上する。さらに、シリサイド化のために、金属膜からゲート電極及びソース・ドレイン領域に金属を供給する工程が１回で済むため、本半導体装置の製造方法を簡略化できる。
【００２１】
また、この発明の他の一実施形態に係る半導体装置の製造方法によれば、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜を使用することによって、Ｐ型ＭＩＳトランジスタのゲート電極をエッチングすることなく、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで、ゲート電極に形成されるシリサイドの金属組成比を変えることができる。そのため、Ｐ型ＭＩＳトランジスタのゲート電極に対するエッチング量のばらつきに起因する当該ゲート電極でのシリサイドの金属組成比の不安定化を防止することができる。その結果、本半導体装置の性能が向上する。
【００２２】
また、この発明の他の一実施形態に係る半導体装置の製造方法によれば、シリサイド反応に必要な金属の拡散を阻止する拡散阻止膜を使用することによって、Ｐ型ＭＩＳトランジスタのゲート電極をエッチングすることなく、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで、ゲート電極に形成されるシリサイドの金属組成比を変えることができる。そのため、Ｐ型ＭＩＳトランジスタのゲート電極に対するエッチング量のばらつきに起因する当該ゲート電極でのシリサイドの金属組成比の不安定化を防止することができる。その結果、本半導体装置の性能が向上する。
【００２３】
また、この発明の一実施形態に係る半導体装置によれば、一層のシリコン窒化膜が、シリコン酸化膜及びソース・ドレイン領域に接触するように当該シリコン酸化膜上から当該ソース・ドレイン領域上にかけて形成されているため、ソース・ドレイン領域に接触するシリコン窒化膜を、ＭＩＳトランジスタのチャネル領域に近づけて配置することができる。そのため、シリコン窒化膜に起因する、ＭＩＳトランジスタのチャネル領域に形成される歪みの量を大きくすることができる。よって、ＭＩＳトランジスタの性能を向上することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
図１〜８は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１では、ＦＵＳＩゲート電極を有するＭＩＳトランジスタを備える半導体装置の製造方法について説明する。
【００２５】
まず、シリコン基板である半導体基板５０１上にシリコン酸化膜を形成し、当該シリコン酸化膜上に、ポリシリコン膜を例えば厚さ１００ｎｍ程度で形成する。そして、ポリシリコン膜上にシリコン窒化膜を例えば厚さ４０ｎｍ程度で形成する。次に、シリコン窒化膜上に所定の開口パターンを有するフォトレジストを形成して、当該フォトレジストをマスクに用いて、シリコン窒化膜、ポリシリコン膜及びシリコン酸化膜を順次エッチングして部分的に除去する。これにより、図１に示されるように、シリコン酸化膜から成るゲート絶縁膜５０２、ポリシリコン膜から成るゲート電極５０３及びシリコン窒化膜から成るハードマスク膜５０４がこの順で積層されて半導体基板５０１上に形成される。
【００２６】
次に、ゲート絶縁膜５０２、ゲート電極５０３及びハードマスク膜５０４をマスクに用いて、例えばイオン注入法で、ＭＩＳトランジスタの導電型の応じた導電型の不純物を半導体基板５０１に導入する。これにより、図１に示されるように、ＭＩＳトランジスタのソース・ドレイン領域の一部となるエクステンション領域５０６ａが形成される。半導体基板５０１の上面内には、２つのエクステンション領域５０６ａが互い離れて形成される。ゲート絶縁膜５０２、ゲート電極５０３及びハードマスク膜５０４は、２つのエクステンション領域５０６ａの間の半導体基板５０１上に積層されている。
【００２７】
次に、ゲート絶縁膜５０２、ゲート電極５０３及びハードマスク膜５０４を覆って半導体基板５０１上に全面にシリコン窒化膜を形成する。そして、当該シリコン窒化膜に対して、半導体基板５０１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いてエッチングを行う。これにより、図１に示されるように、エクステンション領域５０６ａの端部を覆うようにゲート絶縁膜５０２、ゲート電極５０３及びハードマスク膜５０４の側面上に、シリコン窒化膜から成るサイドウォール５０５が形成される。
【００２８】
次に、ゲート絶縁膜５０２、ゲート電極５０３、ハードマスク膜５０４及びサイドウォール５０５をマスクに用いて、例えばイオン注入法で、ＭＩＳトランジスタの導電型の応じた導電型の不純物を半導体基板５０１に導入する。これにより、半導体基板５０１には、エクステンション領域５０６ａよりも不純物濃度が高く、かつエクステンション領域５０６ａよりも深い不純物領域５０６ｂが、エクステンション領域５０６ａに接続して形成される。これにより、図２に示されるように、エクステンション領域５０６ａ及び不純物領域５０６ｂから成るソース・ドレイン領域５０６が形成される。その後、ソース・ドレイン領域５０６中の不純物の活性化を行うアニール処理を実行する。
【００２９】
次に図２に示されるように、シリサイド反応に必要な金属、例えばニッケル（Ｎｉ）の拡散を抑制する拡散抑制膜５１１を厚さ１ｎｍ〜１５ｎｍ程度（例えば４ｎｍ）で全面に形成する。例えば、拡散抑制膜５１１は、ＣＶＤ（Chemical Vapor Deposition）法などの堆積法を使用して形成される。これにより、ソース・ドレイン領域５０６上には拡散抑制膜５１１が形成される。拡散抑制膜５１１は例えばシリコン窒化膜から成る。
【００３０】
次に図３に示されるように、拡散抑制膜５１１上に、例えばシリコン酸化膜から成る絶縁膜５２１を厚さ５００ｎｍ程度で形成する。そして、ハードマスク膜５０４をストッパ膜とするＣＭＰ（Chemical Mechanical Polishing）法で、絶縁膜５２１をその上面から研磨する。これにより、図４に示されるように、ハードマスク膜５０４が露出する。なお、拡散抑制膜５１１は、ハードマスク膜５０４と同様にシリコン窒化膜で構成されているが、その膜厚が小さいため、ＣＭＰ法でのストッパ膜としては使用できず、ハードマスク膜５０４上の拡散抑制膜５１１は絶縁膜５２１と一緒に研磨される。
【００３１】
次に、露出したハードマスク膜５０４を例えばドライエッチング法で除去して、ゲート電極５０３を露出させる。そして、残りの絶縁膜５１２をフッ酸を使用したウェットエッチングにて除去する。
【００３２】
次に図５に示されるように、拡散抑制膜５１１が拡散を抑制する金属から成る金属膜５３１を厚さ２００ｎｍ程度で全面に形成する。これにより、ゲート電極５０３及び拡散抑制膜５１１上には金属膜５３１が形成される。金属膜５３１は例えばニッケルから成る。
【００３３】
次に、得られた構造に対して、２８０℃〜４００℃程度（例えば３００℃）で数分間、熱処理を行う。これにより、金属膜５３１と、それに接触するゲート電極５０３とがシリサイド反応して、図６に示されるように、ゲート電極５０３の中央部から上端部にかけて、Ｎｉ2Ｓｉから成るシリサイド層５１３が形成される。同時に、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とがシリサイド反応して、図６に示されるように、ソース・ドレイン領域５０６の上端部には、Ｎｉ2Ｓｉから成るシリサイド層５１６が形成される。ソース・ドレイン領５０６上には、拡散抑制膜５１１が厚さ４ｎｍ弱（絶縁膜５２１を除去する際に、フッ酸にさらされているため、堆積直後よりも若干薄くなっている）で存在しており、金属膜５３１を構成するニッケルのソース・ドレイン領域５０６への拡散は拡散抑制膜５１１によって抑制されるため、ソース・ドレイン領域５０６のシリサイド層５１６は、ゲート電極５０３のシリサイド層５１３よりも薄く形成される。したがって、本実施の形態１のように、比較的厚みの大きいゲート電極５０３と、比較的厚みの小さいソース・ドレイン領域５０６とを同時にシリサイド化できる。その後、シリコンとは未反応の金属膜５３１を、例えば燐酸と硝酸との混合液を使用したウェットエッチングにて除去する。このときの燐酸により、シリコン窒化膜から成る拡散抑制膜５１１は除去される。
【００３４】
次に、得られた構造に対して、先のシリサイド化の際の熱処理温度よりも高い４００℃以上の温度で数十秒間熱処理を行う。例えば５００℃で熱処理を行う。これにより、ゲート電極５０３内及びソース・ドレイン領域５０６内ではそれぞれニッケルが拡散してシリサイド反応が生じ、図７に示されるように、ゲート電極５０３の全領域がＮｉＳｉで形成されるようになり、ソース・ドレイン領域５０６にはＮｉＳｉから成るシリサイド層５２６が形成される。シリサイド層５２６の厚みは例えば３５ｎｍ以下である。
【００３５】
次に図８に示されるように、例えばシリコン窒化膜から成る第１層間絶縁膜５６１及び例えばシリコン酸化膜から成る第２層間絶縁膜５６２を順次全面に形成する。そして、第１層間絶縁膜５６１をエッチングストッパとして、第２層間絶縁膜５６２をその上面から部分的にエッチングし、それよって露出した第１層間絶縁膜５６１を除去する。これにより、第１及び第２層間絶縁膜５６１，５６２には、ソース・ドレイン領域５０６のシリサイド層５２６及びゲート電極５０３にそれぞれ達する複数のコンタクトホール５６３が形成される。その後、複数のコンタクトホール５６３をそれぞれ充填する複数のコンタクトプラグ５６４を形成する。
【００３６】
以上のように、本実施の形態１に係る半導体装置の製造方法では、ソース・ドレイン領域５０６上には、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜５１１が形成されているため、比較的浅く形成されるソース・ドレイン領域５０６のシリサイド化と、比較的厚く形成されるゲート電極５０３のフルシリサイド化とを同じ工程で実行することができる。その結果、ゲート電極５０３及びソース・ドレイン領域５０６のシリサイドに不要な熱が加わることを抑制でき、当該シリサイドの特性劣化を抑制することができる。そのため、ＭＩＳトランジスタの性能が向上する。また、シリサイド化のために、金属膜５３１からゲート電極５０３及びソース・ドレイン領域５０６に金属を供給する工程が１回で済むため、本半導体装置の製造方法を簡略化できる。
【００３７】
また本実施の形態１では、堆積法を用いてシリコン窒化膜から成る拡散抑制膜５１１が半導体基板５０１上に形成されるため、半導体基板５０１を熱窒化してシリコン窒化膜から成る拡散抑制膜５１１を形成する場合と比較して、拡散抑制膜５１１を形成する際の処理温度を低温にすることができる。よって、高温の処理温度の影響で、既に形成されているソース・ドレイン領域５０６の特性が劣化することを抑制できる。
【００３８】
なお、本実施の形態１では、金属膜５３１をニッケルで構成したが、コバルト、チタン、モリブデン、タングステン、パラジウム、白金など、他の金属で構成しても良い。
【００３９】
また、本実施の形態１では、拡散抑制膜５１１をシリコン窒化膜で構成していたが、シリサイド反応に必要な金属の拡散を抑制する膜であれば他の膜で構成しても良い。つまり、拡散抑制膜５１１は、ソース・ドレイン領域５０６上に直接金属膜５３１を形成した場合と比較して、ソース・ドレイン領域５０６に対する金属膜５３１からの金属の供給量が少なくなるような膜であれば良い。
【００４０】
また本実施の形態１では、比較的低温での熱処理と、比較的高温での熱処理とを合計２回行うことによって、ゲート電極５０３及びソース・ドレイン領域５０６にＮｉＳｉを形成しているが、１回の熱処理によって、ゲート電極５０３及びソース・ドレイン領域５０６にＮｉＳｉを形成しても良い。つまり、図５のように、金属膜５３１をゲート電極５０３上及び拡散抑制膜５１１上に形成した後に、４００℃以上の高温で熱処理を行うことによって、ゲート電極５０３の全領域とソース・ドレイン領域５０６とにＮｉＳｉを形成しても良い。この場合には、シリサイド化のための熱処理工程が１回で済むため、本半導体装置の製造方法が簡略化される。ただし、シリコン窒化膜から成る拡散抑制膜５１１での、シリサイド反応に必要な金属に対する拡散抑制効果は、低温での熱処理の方が制御しやすいため、本実施の形態のように、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とを比較的低温で反応させる場合の方が、ソース・ドレイン領域５０６に形成されるシリサイドの厚みを容易に調整することができる。
【００４１】
また本実施の形態１では、絶縁膜５２１を除去する際にフッ酸が使用され、このときサイドウォール５０５もフッ酸にさらされることになる。したがって、サイドウォール５０５は、本実施の形態１のように、フッ酸に対して選択性のあるシリコン窒化膜で形成する方が好ましい。しかしながら、シリコン基板から成る半導体基板５０１に直接シリコン窒化膜を形成すると、半導体基板５０１の表面に界面準位が形成され、ＭＩＳトランジスタの性能や信頼性が低下することがある。そこで、シリコン窒化膜から成るサイドウォール５０５を外側のサイドウォール５０５として、図９に示されるように、サイドウォール５０５と半導体基板５０１との間、及びサイドウォール５０５とゲート電極５０３との間に、シリコン酸化膜から成るサイドウォール５７１を形成する。このサイドウォール５７１は堆積法ではなく熱酸化で形成される。具体的には、ゲート絶縁膜５０２、ゲート電極５０３及びハードマスク膜５０４を形成した直後に、露出しているゲート電極５０３の側面と、露出している半導体基板５０１の上面とを熱酸化して、厚さ１〜１０ｎｍ程度のシリコン酸化膜を形成する。その後、全面にシリコン窒化膜を形成する。そして、シリコン窒化膜及びシリコン酸化膜を異方性エッチングすることによって、シリコン窒化膜から成るサイドウォール５０５と、シリコン酸化膜から成るサイドウォール５７１とが形成される。熱酸化で形成されたシリコン酸化膜は、ＣＶＤ法等の堆積法で形成されたシリコン酸化膜よりも、フッ酸に対する選択性が向上することから、堆積法で形成される絶縁膜５２１をフッ酸で除去する際に、サイドウォール５７１が完全に除去されることを防止でき、シリコン窒化膜から成るサイドウォール５０５が直接半導体基板５０１に接触することを防止できる。
【００４２】
実施の形態２．
図１０は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、Ｎ型ＭＩＳトランジスタ１０ｎ及びＰ型ＭＩＳトランジスタ２０ｐを備えており、Ｐ型ＭＩＳトランジスタ１０ｎのゲート電極１２ｎでのシリサイドの金属組成比が、Ｎ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐでのそれよりも大きく設定されている。
【００４３】
図１０に示されるように、シリコン基板である半導体基板１上には素子分離構造２が形成されている。素子分離構造２は例えばシリコン酸化膜であって、半導体基板１に、Ｎ型ＭＩＳトランジスタ１０ｎが形成される活性領域と、Ｐ型ＭＩＳトランジスタ２０ｐが形成される活性領域とを区画している。Ｎ型ＭＩＳトランジスタ１０ｎ及びＰ型ＭＩＳトランジスタ２０ｐはそれぞれ例えばＭＯＳトランジスタである。
【００４４】
半導体基板１の上面内には、Ｎ型ＭＩＳトランジスタ１０ｎの２つのソース・ドレイン領域１４ｎが互いに離れて形成されている。各ソース・ドレイン領域１４ｎには、例えばＮｉＳｉから成るシリサイド層１５ｎが形成されている。また、半導体基板１の上面内には、Ｐ型ＭＩＳトランジスタ２０ｐの２つのソース・ドレイン領域２４ｐが互いに離れて形成されている。各ソース・ドレイン領域２４ｐには、例えばＮｉＳｉから成るシリサイド層２５ｐが形成されている。
【００４５】
２つのソース・ドレイン領域１４ｎの間の半導体基板１上には、Ｎ型ＭＩＳトランジスタ１０ｎのゲート絶縁膜１１ｎ及びゲート電極１２ｎがこの順で積層して形成されている。２つのソース・ドレイン領域２４ｐの間の半導体基板１上には、Ｐ型ＭＩＳトランジスタ２０ｐのゲート絶縁膜２１ｐ及びゲート電極２２ｐがこの順で積層して形成されている。ゲート電極１２ｎ，２２ｐはともにＦＵＳＩゲート電極であり、ゲート電極２２ｐはゲート電極１２ｎよりも厚く形成されている。例えば、ゲート電極１２ｎはＮｉＳｉから成り、ゲート電極２２ｐはＮｉ3ＳｉあるいはＮｉ31Ｓｉ12から成る。ゲート絶縁膜１１ｎ，２１ｐのそれぞれは、例えばシリコン酸化膜から成る。
【００４６】
ゲート絶縁膜１１ｎ及びゲート電極１２ｎの側面上には、ソース・ドレイン領域１４ｎの端部を覆うようにサイドウォール１３ｎが形成されている。ゲート絶縁膜２１ｐ及びゲート電極２２ｐの側面上には、ソース・ドレイン領域２４ｐの端部を覆うようにサイドウォール２３ｐが形成されている。サイドウォール１３ｎ，２３ｐのそれぞれは例えばシリコン酸化膜から成る。
【００４７】
半導体基板１上には、サイドウォール１３ｎ，２３ｐの上面とゲート電極１２ｎ，２２ｐの上面とを露出するように、サイドウォール１３ｎ，２３ｐ及びシリサイド層１５ｎ，２５ｐと接触して、一層のシリコン窒化膜３０が形成されている。シリコン窒化膜３０上と、サイドウォール１３ｎ，２３ｐ及びゲート電極１２ｎ，２２ｐにおけるシリコン窒化膜３０から露出している部分の上には、層間絶縁膜４０が形成されている。層間絶縁膜４０内には、ゲート電極１２ｎ，２２ｐの上面にそれぞれ接触する複数のコンタクトプラグ５０が形成されている。また、層間絶縁膜４０及びシリコン窒化膜３０内には、２つのソース・ドレイン領域１４ｎの一方におけるシリサイド層１５ｎと、２つのソース・ドレイン領域２４ｐの一方におけるシリサイド層２５ｐとにそれぞれ接触する複数のコンタクトプラグ５０が形成されている。例えば、層間絶縁膜４０はシリコン酸化膜から成り、コンタクトプラグ５０は金属から成る。
【００４８】
本実施の形態２に係る半導体装置では、シリコン窒化膜３０に引張応力を発生させると、半導体基板１におけるゲート電極１２ｎの下方部分に形成されるＮ型ＭＩＳトランジスタ１０ｎのチャネル領域にも引張応力が発生する。その結果、Ｎ型ＭＩＳトランジスタ１０ｎの電流駆動能力が向上し、その性能が向上する。これに対して、シリコン窒化膜３０に圧縮応力を発生させると、半導体基板１におけるゲート電極２２ｐの下方部分に形成されるＰ型ＭＩＳトランジスタ２０ｐのチャネル領域にも圧縮応力が発生する。その結果、Ｐ型ＭＩＳトランジスタ２０ｐの電流駆動能力が向上し、その性能が向上する。
【００４９】
なお、ゲート電極がフルシリサイド化されていない通常のＭＩＳトランジスタでは、ゲート電極を覆うシリコン窒化膜には欠損部分が生じないが、本実施の形態２に係る半導体装置では、ゲート電極１２ｎ，２２ｐを完全に覆うはずのシリコン窒化膜３０がゲート電極１２ｎ，２２ｐの上面上で欠如している。これは、後述の説明から明らかになるように、ゲート電極１２ｎ，２２ｐをフルシリサイド化するためには避けられない構造である。ただし、ゲート電極１２ｎ，２２ｐの上面上におけるシリコン窒化膜３０の欠如によってＮ型ＭＩＳトランジスタ１０ｎ及びＰ型ＭＩＳトランジスタ２０ｐのチャネル領域での歪み量が減ることはないことが、シミュレーションなどで確認されている。
【００５０】
本実施の形態２では、一層のシリコン窒化膜３０が、サイドウォール１３ｎ及びソース・ドレイン領域１４ｎに接触するようにサイドウォール１３ｎ上からソース・ドレイン領域１４ｎ上にかけて形成されているため、ソース・ドレイン領域１４ｎに接触するシリコン窒化膜３０のうち、ゲート電極１２ｎの側面上にサイドウォール１３ｎを介して設けられた部分を、ゲート電極１２ｎ下方のチャネル領域に近づけて配置することができる。
【００５１】
これに対して、上述の図９に示される構造のように、サイドウォール１３ｎ上にシリコン窒化膜から成る第２サイドウォールが形成されて、当該第２サイドウォールとソース・ドレイン領域１４ｎに接触するように、当該第２サイドウォール上からソース・ドレイン領域１４ｎ上にかけてシリコン窒化膜３０が形成されている場合には、本実施の形態２に係る半導体装置と比較して、ゲート電極１２ｎとシリコン窒化膜３０の間に存在する膜の厚みが大きくなるため、シリコン窒化膜３０のうちゲート電極１２ｎの側面上の部分と、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域との距離が大きくなる。その結果、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域に発生する歪み量が低減する。
【００５２】
本実施の形態２では、シリコン窒化膜３０のうち、ゲート電極１２ｎの側面上の部分を、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域に近づけて配置できることから、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域での歪み量を大きくすることができる。よって、シリコン窒化膜３０に引張応力が発生している場合には、Ｎ型ＭＩＳトランジスタ１０ｎの性能を向上することができる。
【００５３】
同様に、一層のシリコン窒化膜３０が、サイドウォール２３ｐ及びソース・ドレイン領域２４ｐに接触するようにサイドウォール２３ｐ上からソース・ドレイン領域２４ｐ上にかけて形成されているため、ソース・ドレイン領域２４ｐに接触するシリコン窒化膜３０のうちゲート電極２２ｐの側面上の部分を、Ｐ型ＭＩＳトランジスタ２０ｐのチャネル領域に近づけて配置することができる。そのため、Ｐ型ＭＩＳトランジスタ２０ｐのチャネル領域での歪み量を大きくすることができる。よって、シリコン窒化膜３０に圧縮応力が発生している場合には、Ｐ型ＭＩＳトランジスタ２０ｐの性能を向上することができる。
【００５４】
次に本実施の形態２に係る半導体装置の製造方法について説明する。図１１〜２２は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、半導体基板１上に素子分離構造２を形成して、Ｎ型ＭＩＳトランジスタ１０ｎが形成される活性領域（以後、「Ｎ型ＭＩＳトランジスタ形成領域」と呼ぶ）と、Ｐ型ＭＩＳトランジスタ２０ｐが形成される活性領域（以後、「Ｐ型ＭＩＳトランジスタ形成領域」と呼ぶ）とを半導体基板１に区画する。
【００５５】
次に、半導体基板１上に全面にシリコン酸化膜を形成し、当該シリコン酸化膜上に、ポリシリコン膜を厚さ３０〜６０ｎｍ程度（例えば４０ｎｍ）で形成する。そして、ポリシリコン膜上にシリコン窒化膜を厚さ３０〜９０ｎｍ程度（例えば６０ｎｍ）で形成する。なお、ポリシリコン膜の膜厚とその上のシリコン窒化膜の膜厚とを足し合わせた値は８０ｎｍ以上が望ましい。
【００５６】
次に、シリコン窒化膜上に所定の開口パターンを有するフォトレジストを形成して、当該フォトレジストをマスクに用いて、シリコン窒化膜、ポリシリコン膜及びシリコン酸化膜を順次エッチングして部分的に除去する。これにより、図１１に示されるように、シリコン酸化膜から成るゲート絶縁膜１１ｎ、ポリシリコン膜から成るゲート電極１２ｎ及びシリコン窒化膜から成るハードマスク膜１７ｎがこの順で積層されて半導体基板１上に形成される。同時に、シリコン酸化膜から成るゲート絶縁膜２１ｐ、ポリシリコン膜から成るゲート電極２２ｐ及びシリコン窒化膜から成るハードマスク膜２７ｐがこの順で積層されて半導体基板１上に形成される。
【００５７】
次に、Ｐ型ＭＩＳトランジスタ形成領域上をフォトレジストで覆って、当該フォトレジストと、ゲート絶縁膜１１ｎ、ゲート電極１２ｎ及びハードマスク膜１７ｎとをマスクに用いて、例えばイオン注入法で、Ｎ型ＭＩＳトランジスタ１０ｎの導電型に応じた導電型の不純物を半導体基板１に導入する。これにより、図１１に示されるように、Ｎ型ＭＩＳトランジスタ１０ｎのソース・ドレイン領域１４ｎの一部となるエクステンション領域１１４ｎが形成される。半導体基板１の上面内には、２つのエクステンション領域１１４ｎが互い離れて形成される。ゲート絶縁膜１１ｎ、ゲート電極１２ｎ及びハードマスク膜１７ｎは、２つのエクステンション領域１１４ｎの間の半導体基板１上に積層される。
【００５８】
次に、Ｎ型ＭＩＳトランジスタ形成領域上をフォトレジストで覆って、当該フォトレジストと、ゲート絶縁膜２１ｐ、ゲート電極２２ｐ及びハードマスク膜２７ｐとをマスクに用いて、例えばイオン注入法で、Ｐ型ＭＩＳトランジスタ２０ｐの導電型に応じた導電型の不純物を半導体基板１に導入する。これにより、図１１に示されるように、Ｐ型ＭＩＳトランジスタ２０ｐのソース・ドレイン領域２４ｐの一部となるエクステンション領域１２４ｐが形成される。半導体基板１の上面内には、２つのエクステンション領域１２４ｐが互い離れて形成される。ゲート絶縁膜２１ｐ、ゲート電極２２ｐ及びハードマスク膜２７ｐは、２つのエクステンション領域１２４ｐの間の半導体基板１上に積層される。
【００５９】
次に図１２に示されるように、ゲート絶縁膜１１ｎ，２１ｐ、ゲート電極１２ｎ，２２ｐ及びハードマスク膜１７ｎ，２７ｐを覆って半導体基板１上にシリコン酸化膜６０及びシリコン窒化膜６１をこの順で積層する。このとき、シリコン酸化膜６０は１０ｎｍ程度で形成され、シリコン窒化膜６１は５０ｎｍ程度で形成される。
【００６０】
次に、シリコン窒化膜６１及びシリコン酸化膜６０に対して、半導体基板１の厚さ方向にエッチングレートが高い異方性ドライエッチング法を用いてエッチングを行う。これにより、図１３に示されるように、ゲート絶縁膜１１ｎ、ゲート電極１２ｎ及びハードマスク膜１７ｎの側面上には、エクステンション領域１１４ｎの端部を覆うように、シリコン酸化膜６０から成るサイドウォール１３ｎ（以後、「第１サイドウォール１３ｎ」と呼ぶ）が形成され、第１サイドウォール１３ｎ上にはシリコン窒化膜６１から成るサイドウォール１６ｎ（以後、「第２サイドウォール１６ｎ」と呼ぶ）が形成される。同時に、ゲート絶縁膜２１ｐ、ゲート電極２２ｐ及びハードマスク膜２７ｐの側面上には、エクステンション領域１２４ｐの端部を覆うように、シリコン酸化膜６０から成るサイドウォール２３ｐ（以後、「第１サイドウォール２３ｐ」と呼ぶ）が形成され、第１サイドウォール２３ｐ上にはシリコン窒化膜６１から成るサイドウォール２６ｐ（以後、「第２サイドウォール２６ｐ」と呼ぶ）が形成される。
【００６１】
次に、Ｐ型ＭＩＳトランジスタ形成領域上をフォトレジストで覆って、当該フォトレジストと、ゲート絶縁膜１１ｎ、ゲート電極１２ｎ、ハードマスク膜１７ｎ、第１サイドウォール１３ｎ及び第２サイドウォール１６ｎとをマスクに用いて、例えばイオン注入法で、Ｎ型ＭＩＳトランジスタ１０ｎの導電型の応じた導電型の不純物を半導体基板１に導入する。これにより、半導体基板１には、エクステンション領域１１４ｎよりも不純物濃度が高く、かつエクステンション領域１１４ｎよりも深い不純物領域１１５ｎが、エクステンション領域１１４ｎに接続して形成される。これにより、図１４に示されるように、エクステンション領域１１４ｎ及び不純物領域１１５ｎから成るソース・ドレイン領域１４ｎが形成される。
【００６２】
次に、Ｎ型ＭＩＳトランジスタ形成領域上をフォトレジストで覆って、当該フォトレジストと、ゲート絶縁膜２１ｐ、ゲート電極２２ｐ、ハードマスク膜２７ｐ、第１サイドウォール２３ｐ及び第２サイドウォール２６ｐとをマスクに用いて、例えばイオン注入法で、Ｐ型ＭＩＳトランジスタ２０ｐの導電型の応じた導電型の不純物を半導体基板１に導入する。これにより、半導体基板１には、エクステンション領域１２４ｐよりも不純物濃度が高く、かつエクステンション領域１２４ｐよりも深い不純物領域１２５ｐが、エクステンション領域１２４ｐに接続して形成される。これにより、図１４に示されるように、エクステンション領域１２４ｐ及び不純物領域１２５ｐから成るソース・ドレイン領域２４ｐが形成される。その後、ソース・ドレイン領域１４ｎ，２４ｐ中の不純物の活性化を行うアニール処理を行う。
【００６３】
次に、シリサイド反応に必要なニッケルから成る金属膜を全面に形成する。そして、得られた構造に対して熱処理を行って、金属膜とソース・ドレイン領域１４ｎ，２４ｐのそれぞれとをシリサイド反応させる。その後、未反応の金属膜を除去する。これにより、図１５に示されるように、ソース・ドレイン領域１４ｎにはＮｉＳｉから成るシリサイド層１５ｎが形成され、ソース・ドレイン領域２４ｐにはＮｉＳｉから成るシリサイド層２５ｐが形成される。なお、ゲート電極１２ｎ，２２ｐ上にはシリコン窒化膜から成るハードマスク膜１７ｎ，２７ｐがそれぞれ形成されているため、ゲート電極１２ｎ，２２ｐでのシリサイド反応は抑制される。
【００６４】
次に図１６に示されるように、シリコン窒化膜から成るハードマスク膜１７ｎ，２７ｐと、同じくシリコン窒化膜から成る第２サイドウォール１６ｎ，２６ｐとを除去する。このき、シリコン酸化膜、ＮｉＳｉ及びシリコンに対して選択性のある等方性ドライエッチングが行われる。したがって、露出しているシリコン窒化膜のみが除去される。
【００６５】
なお、上記例では、ソース・ドレイン領域１４ｎ，２４ｐをシリサイド化した後に、ハードマスク膜１７ｎ，２７ｐと第２サイドウォール１６ｎ，２６ｐとをドライエッチングで除去したが、他の方法を用いても良い。例えば、ソース・ドレイン領域１４ｎ，２４ｐをシリサイド化する前に、燐酸を用いてシリコン窒化膜から成る第２サイドウォール１６ｎ，２６ｐを除去し、その後、ソース・ドレイン領域１４ｎ，２４ｐをシリサイド化し、ハードマスク膜１７ｎ，２７ｐを除去しても良い。この場合には、燐酸で第２サイドウォール１６ｎ，２６ｐを除去する際にハードマスク膜１７ｎ，２７ｐが除去されると、その後のソース・ドレイン領域１４ｎ，２４ｐのシリサイド化の際にゲート電極１２ｎ，２２ｐも一緒にシリサイド化されることから、これを防止するために、ハードマスク膜１７ｎ，２７ｐを燐酸に対して選択性のあるシリコン酸化膜で形成する。第２サイドウォール１６ｎ，２６ｐの下層はシリコン酸化膜から成る第１サイドウォール１３ｎ，２３ｐがそれぞれ形成されているため、第２サイドウォール１６ｎ，２６ｐを燐酸で除去した後に、ゲート電極１２ｎ，２２ｐの側面が露出することはない。
【００６６】
次に図１７に示されるように、シリコン窒化膜３０及びシリコン酸化膜４１をこの順で全面に積層する。このとき、シリコン窒化膜３０は厚さ１０〜５０ｎｍ程度（例えば２５ｎｍ）で形成され、シリコン酸化膜４１は厚さ数百ｎｍ（例えば２５０ｎｍ）で形成される。
【００６７】
次に、シリコン窒化膜３０をストッパ膜とするＣＭＰ法で、シリコン酸化膜４１をその上面から研磨する。これにより、図１８に示されるように、第１サイドウォール１３ｎ，２３ｐ上及びゲート電極１２ｎ，２２ｐ上のシリコン窒化膜３０が露出する。なお、ＣＭＰ法を用いてシリコン窒化膜３０を露出する際に、半導体基板１の上面と素子分離構造２の上面とで形成される段差に起因して、ゲート電極１２ｎ，２２ｐ上の一部のシリコン窒化膜３０が露出しない場合には、当該シリコン窒化膜３０上に存在するシリコン酸化膜４１をウェットエッチングにて除去する。
【００６８】
次に図１９に示されるように、ドライエッチング法あるいはウェットエッチング法を用いて、ゲート電極１２ｎ，２２ｐ上のシリコン窒化膜３０を除去して、ゲート電極１２ｎ，２２ｐを露出させる。
【００６９】
次に図２０に示されるように、シリサイド反応に必要な金属、本例ではニッケルの拡散を抑制する拡散抑制膜１００を厚さ１ｎｍ〜１５ｎｍ程度（例えば３ｎｍ）で全面に形成する。例えば、拡散抑制膜１００は、シリコン窒化膜から成り、プラズマＣＶＤ法や原子層成長法（ＡＬＤ：Atomic Layer Deposition）などを使用して形成される。その後、拡散抑制膜１００上に、Ｎ型ＭＩＳトランジスタ形成領域上を覆うフォトレジスト１１０を形成する。
【００７０】
次に、フォトレジスト１１０をマスクに用いて、当該フォトレジスト１１０から露出する拡散抑制膜１００をエッチングして除去する。これにより、図２１に示されるように、ゲート電極１２ｎ，２２ｐのうちゲート電極１２ｎのみの上面上に拡散抑制膜１００が形成される。その後、ニッケルから成る金属膜１２０を厚さ１００ｎｍ程度で全面に形成する。
【００７１】
次に、得られた構造に対して熱処理を行う。これにより、金属膜１２０と、それに接触するゲート電極２２ｐがシリサイド反応して、図２２に示されるように、ゲート電極２２ｐの全領域がシリサイド化される。同時に、拡散抑制膜１００を介して金属膜１２０とゲート電極１２ｎとがシリサイド反応して、図２２に示されるように、ゲート電極１２ｎの全領域がシリサイド化される。
【００７２】
ここで、本実施の形態２では、ゲート電極１２ｎ上には拡散抑制膜１００が形成されているため、金属膜１２０を構成するニッケルのゲート電極１２ｎへの拡散は拡散抑制膜１００で抑制される。したがって、ゲート電極２２ｐに供給されるニッケルの量は、ゲート電極１２ｎに供給されるニッケルの量よりも大きくなる。そのため、ゲート電極２２ｐでは、ゲート電極１２ｎと比較して、多量のニッケルとシリコンとが反応する。その結果、ゲート電極２２ｐでのシリサイドの金属組成比が、ゲート電極１２ｎでのそれよりも大きくなる。つまり、ゲート電極２２ｐはＮｉ3ＳｉあるいはＮｉ31Ｓｉ12で構成され、ゲート電極１２ｎはＮｉＳｉで構成されるようになる。
【００７３】
なお本例のように、拡散抑制膜１００を通じてニッケルとシリコンとを反応させる場合には、通常７００℃以上などの高温アニールでなければ形成されないとされているＮｉＳｉ2を、比較的低温の熱処理によって形成することができる。ＮｉＳｉ2は、仕事関数がＮｉＳｉよりも小さいため、Ｎ型ＭＩＳトランジスタのＦＵＳＩゲート電極に使用する材料としては好ましい材料であるが、通常、層間絶縁膜を形成する工程以降においては、７００℃以上の熱処理は行われないため、Ｎ型ＭＩＳトランジスタのＦＵＳＩゲート電極をＮｉＳｉ2で形成することは困難である。しなしながら、上述のように、拡散抑制膜１００を通じてゲート電極１２ｎにニッケルを供給する場合には、ニッケルの供給量が少ない状態でゲート電極１２ｎではシリサイド反応が進行するため、３００℃〜５５０℃程度の熱処理温度でもゲート電極１２ｎにＮｉＳｉ2を形成することが可能となる。
【００７４】
また、ゲート電極では、反応する金属の量に応じて体積膨張量が大きくなるため、フルシリサイド化された後では、ゲート電極２２ｐはゲート電極１２ｎよりも厚くなる。
【００７５】
次に、シリコンとは未反応の金属膜１２０を、例えば燐酸と硝酸との混合液を使用したウェットエッチングにて除去する。このときの燐酸により、シリコン窒化膜から成る、ゲート電極１２ｎ上の拡散抑制膜１００は除去される。そして、全面にシリコン酸化膜を形成すると、当該シリコン酸化膜とシリコン酸化膜４１から成る層間絶縁膜４０が完成する。その後、層間絶縁膜４０内及びシリコン窒化膜３０内に複数のコンタクトホールを形成し、当該複数のコンタクトホールをそれぞれ充填する複数のコンタクトプラグ５０を形成する。これにより、図１０に示される構造が完成する。
【００７６】
以上のように、本実施の形態２に係る半導体装置の製造方法では、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜１００を使用することによって、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐをエッチングすることなく、Ｎ型ＭＩＳトランジスタ１０ｎとＰ型ＭＩＳトランジスタ２０ｐとで、ゲート電極に形成されるシリサイドの金属組成比を変えることができる。そのため、Ｐ型ＭＩＳトランジスタ１０ｎのゲート電極２２ｐに対するエッチング量のばらつきに起因する当該ゲート電極２２ｐでのシリサイドの金属組成比の不安定化を防止することができる。その結果、本半導体装置の性能が向上する。
【００７７】
また、上述の非特許文献２の技術では、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐをエッチングする必要があることから、Ｎ型ＭＩＳトランジスタ１０ｎ及びＰ型ＭＩＳトランジスタ２０ｐのゲート電極１２ｎ，２２ｐとなるポリシリコン膜を予め厚めに形成する必要がある。
【００７８】
これに対して、本実施の形態２では、ゲート電極２２ｐをエッチングする必要がないことから、ゲート電極１２ｎ，２２ｐとなるポリシリコン膜を薄く形成することができる。そのため、ゲート電極１２ｎ，２２ｐの厚みを小さくすることができる。ゲート電極１２ｎ，２２ｐの厚みが小さくなると、シリコン窒化膜３０で覆われたゲート電極１２ｎ，２２ｐの上面を露出する際に必要なシリコン酸化膜４１の膜厚を小さくすることができる。例えば、上述の実施の形態１のように、ゲート電極１２ｎ，２２ｐの厚みを１００ｎｍ程度に設定すると、シリコン酸化膜４１の厚みは５００ｎｍ程度必要となるが、本実施の形態２のように、ゲート電極１２ｎ，２２ｐの厚みを３０ｎｍ程度に設定すると、シリコン酸化膜４１の厚みは２００ｎｍ程度で済む。さらに、本実施の形態２では、シリコン酸化膜４１を形成する前にハードマスク膜１７ｎ，２７ｐを除去しているため、シリコン酸化膜４１の厚みをさらに小さくすることができる。したがって、成膜直後のシリコン酸化膜４１の膜厚のばらつきを低減できる。さらには、ＣＭＰ法を用いたシリコン酸化膜４１に対する研磨量を少なくすることができ、研磨量のばらつきも低減できる。その結果、研磨後のシリコン酸化膜４１の膜厚のばらつきを低減でき、上述の図１９でのゲート電極１２ｎ，２２ｐの露出度のばらつきを低減できる。ゲート電極１２ｎ，２２ｐの露出度がばらつくと、ゲート電極１２ｎ，２２ｐでのニッケルとの反応量がばらつくことから、本実施の形態２のように、ゲート電極１２ｎ，２２ｐの露出度のばらつきを低減することによって、ゲート電極１２ｎ，２２ｐでのシリサイドの金属組成比が安定する。
【００７９】
また、上述の図１９に示される構造において、非特許文献２の技術のように、ゲート電極２２ｐをエッチングしてその膜厚を小さくしようとすると、ゲート電極２２ｐだけではなく、その周辺の第１サイドウォール２３ｐ、シリコン窒化膜３０及びシリコン酸化膜４１もエッチングされてしまう。したがって、第１サイドウォール２３ｐ、シリコン窒化膜３０及びシリコン酸化膜４１に対するエッチング量のばらつきによっても、ゲート電極２２ｐの露出度がばらつく。さらに、ゲート電極２２ｐをエッチングする際には、Ｎ型ＭＩＳトランジスタ形成領域上の構造はフォトレジストでマスクされ、当該構造はエッチングされないことから、Ｎ型ＭＩＳトランジスタ形成領域上と、Ｐ型ＭＩＳトランジスタ形成領域上との間で、ゲート電極の側面上のサイドウォールの高さや、シリコン窒化膜３０及びシリコン酸化膜４１の厚みが異なるようになる。その結果、層間絶縁膜４０及びシリコン窒化膜３０内において、Ｎ型ＭＩＳトランジスタ形成領域上とＰ型ＭＩＳトランジスタ形成領域上の両方に同時にコンタクトホールを形成しにくくなる。
【００８０】
本実施の形態２では、ゲート電極２２ｐをエッチングする必要がないことから、このような問題が生じることはなく、ゲート電極２２ｐの露出度のばらつきを低減することができる。よって、ゲート電極２２ｐでのシリサイドの金属組成比が安定する。また、Ｎ型ＭＩＳトランジスタ形成領域上と、Ｐ型ＭＩＳトランジスタ形成領域上の両方において、層間絶縁膜４０及びシリコン窒化膜３０にコンタクトホールを形成しやすくなる。
【００８１】
また、第２サイドウォール１６ｎは、シリコン窒化膜６１をエッチングすることによって形成されていることから、第２サイドウォール１６ｎの膜厚は不均一となる。具体的には、第２サイドウォール１６ｎは、半導体基板１の厚み方向にエッチングレートが高い異方性エッチング法を用いてシリコン窒化膜６１をエッチングすることによって形成されていることから、第２サイドウォール１６ｎの膜厚は、ゲート電極１２ｎの上面から底面に向かうほど大きくなっている（図１３等参照）。したがって、図２３に示されるように、ゲート電極１２ｎの側面上に第２サイドウォール１６ｎを残したままで本半導体装置を製造する場合には、ゲート電極１２ｎ上のシリコン窒化膜３０を除去する際に、第２サイドウォール１６ｎに対するエッチング量が多くなると、ゲート電極１２ｎの露出度が大きく変化する。よって、第２サイドウォール１６ｎに対するエッチング量のばらつきによって、ゲート電極１２ｎの露出度が大きくばらつくことになる。なお図２３は、上述の図１９に対応する図である。
【００８２】
本実施の形態２では、第２サイドウォール１６ｎを除去した後に、シリコン窒化膜３０を全面に形成しているため、ゲート電極１２ｎの側面上では、シリコン窒化膜３０の膜厚はほぼ均一となる。したがって、ゲート電極１２ｎ上のシリコン窒化膜３０を除去する際に、ゲート電極１２ｎの側面上のシリコン窒化膜３０に対するエッチング量がばらついた場合であっても、ゲート電極１２ｎの露出度のばらつきを抑えることができる。よって、ゲート電極１２ｎでのシリサイドの金属組成比が安定する。なお、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐについても同様である。
【００８３】
また、図２３に示されるように、第２サイドウォール１６ｎ，２６ｐを除去せずに本半導体装置を製造する場合には、ゲート電極２２ｐの周辺には、シリコン酸化膜から成る第１サイドウォール２３ｐと、シリコン窒化膜から成る第２サイドウォール２６ｐと、シリコン窒化膜３０と、シリコン酸化膜４１とが存在しており、ゲート電極２２ｐの周辺の膜構造は非常に複雑である。シリコン酸化膜とシリコン窒化膜とはエッチングレートが異なり、また同じ材料であっても成膜方法によってエッチングレートが異なることから、ゲート電極２２ｐの周辺の膜構造が図２３のように複雑であると、ゲート電極２２ｐの周辺構造に凹凸を発生させる要因が多いことになる。そのため、ゲート電極２２ｐの周辺構造に形成される凹凸のばらつきが大きくなり、ゲート電極２２ｐの露出度のばらつきが増大する。その結果、ゲート電極２２ｐでのシリサイドの金属組成比が不安定となる。
【００８４】
本実施の形態２では、第２サイドウォール２６ｐを除去した後に、シリコン窒化膜３０を形成しているため、図２３に示される構造と比較して、ゲート電極２２ｐ周辺の膜構造が簡素化される。したがって、ゲート電極２２ｐの周辺構造に凹凸を発生させる要因が少なくなり、ゲート電極２２ｐの周辺構造に形成される凹凸のばらつきを低減できる。よって、ゲート電極２２ｐの露出度のばらつきを低減でき、ゲート電極２２ｐでのシリサイドの金属組成比が安定する。
【００８５】
また本実施の形態２では、第２サイドウォール１６ｎが除去された後に、シリコン窒化膜３０が全面に形成されるため、Ｎ型ＭＩＳトランジスタ１０ｎのソース・ドレイン領域１４ｎと接触するシリコン窒化膜３０のうち、ゲート電極１２ｎの側面上の部分を、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域に近づけて配置することができる。その結果、Ｎ型ＭＩＳトランジスタ１０ｎのチャネル領域での歪み量を大きくすることができる。よって、シリコン窒化膜３０に引張応力が発生している場合には、Ｎ型ＭＩＳトランジスタ１０ｎの性能を向上することができる。
【００８６】
同様に、本実施の形態２では、Ｐ型ＭＩＳトランジスタ２０ｐのソース・ドレイン領域２４ｐと接触するシリコン窒化膜３０のうち、ゲート電極２２ｐの側面上の部分を、Ｐ型ＭＩＳトランジスタ２０ｐのチャネル領域に近づけて配置することができることから、Ｐ型ＭＩＳトランジスタ２０ｐのチャネル領域での歪み量を大きくすることができる。よって、シリコン窒化膜３０に圧縮応力が発生している場合には、Ｐ型ＭＩＳトランジスタ２０ｐの性能を向上することができる。
【００８７】
なお、シリコン窒化膜から成る拡散抑制膜１００は原子層成長法で形成することが望ましい。シリコン窒化膜を原子層成長法を形成する際には、その膜厚を高い精度で制御することができるため、拡散抑制膜１００の膜厚のばらつきを小さくすることができる。拡散抑制膜１００の膜厚のばらつきが大きくなると、当該拡散抑制膜１００での拡散抑制効果がばらつき、ゲート電極１２ｎでのシリサイドの金属組成比がばらつくことになる。よって、本実施の形態２のように、拡散抑制膜１００の膜厚のばらつきを小さくすることによって、ゲート電極１２ｎでのシリサイドの金属組成比が安定する。
【００８８】
また、拡散抑制膜１００を原子層成長法で形成した場合には、当該拡散抑制膜１００をエッチングする際には、フッ酸を用いてウェットエッチングすることが望ましい。原子層成長法で形成したシリコン窒化膜をフッ酸を用いてウェットエッチングする場合には、当該シリコン窒化膜を精度良く加工できるため、拡散抑制膜１００の加工性が向上する。
【００８９】
実施の形態３．
図２４〜２７は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態２では、拡散抑制膜１００を使用することによって、Ｎ型ＭＩＳトランジスタ１０ｎとＰ型ＭＩＳトランジスタ２０ｐとで、ゲート電極に形成されるシリサイドの金属組成比を変えていたが、本実施の形態３では、シリサイド反応に必要な金属の拡散を阻止する拡散阻止膜を使用して、Ｎ型ＭＩＳトランジスタ１０ｎとＰ型ＭＩＳトランジスタ２０ｐとで、ゲート電極でのシリサイドの金属組成比を相違させる。以下に、本実施の形態３に係る半導体装置の製造方法について詳細に説明する。なお、最終的に製造される構造は実施の形態２と同様であって、図１０に示される構造である。
【００９０】
まず、実施の形態２に係る製造方法と同様にして、図１９に示される構造を製作する。次に図２４に示されるように、ニッケルから成る金属膜２００を厚さ１００ｎｍ程度で全面に形成する。そして、得られた構造に対して、例えば３５０℃で１００秒の間、熱処理を行う。これにより、ゲート電極１２ｎとそれに接触する金属膜２００とがシリサイド反応を生じて、図２５に示されるように、ゲート電極１２ｎの上部にＮｉ2Ｓｉから成るシリサイド層１１２ｎが形成される。同時に、ゲート電極２２ｐとそれに接触する金属膜２００とがシリサイド反応を生じて、図２５に示されるように、ゲート電極２２ｐの上部にＮｉ2Ｓｉから成るシリサイド層１２２ｐが形成される。その後、シリコンとは未反応の金属膜２００を、例えば燐酸と硝酸との混合液でウェットエッチングにて除去する。
【００９１】
次に図２５に示されるように、シリサイド反応に必要な金属、本例ではニッケルの拡散を阻止する拡散阻止膜２１０を厚さ１０ｎｍ程度で全面に形成する。拡散阻止膜２１０は例えばシリコン酸化膜から成る。そして、拡散阻止膜２１０上に、Ｎ型ＭＩＳトランジスタ形成領域上を覆うフォトレジスト２２０を形成する。
【００９２】
次に、フォトレジスト２２０をマスクに用いて、当該フォトレジスト２２０から露出する拡散阻止膜２１０をエッチングして除去する。これにより、図２６に示されるように、ゲート電極１２ｎ，２２ｐのうちゲート電極１２ｎのみの上面上に拡散阻止膜２１０が形成される。その後、シリサイド反応に必要なニッケルから成る金属膜２３０を厚さ１００ｎｍ程度で全面に形成する。
【００９３】
次に、得られた構造に対して、例えば５００℃で６０秒間、熱処理を行う。これにより、ゲート電極２２ｐにはそれに接触する金属膜２３０からニッケルが供給され、ゲート電極２２ｐの全領域がシリサイド化され、ゲート電極２２ｐがＮｉ3ＳｉあるいはＮｉ31Ｓｉ12で構成されるようになる。これに対して、ゲート電極１２ｎ上には拡散阻止膜２１０が形成されているため、当該拡散阻止膜２１０の働きにより、ゲート電極１２ｎには金属膜２３０からのニッケルの供給が無い。したがって、ゲート電極１２ｎでは、先の工程で形成された上部のシリサイド層１１２ｎから下部に向かってニッケルが拡散する。その結果、ゲート電極１２ｎの全領域がシリサイド化され、ゲート電極１２ｎがＮｉＳｉで構成されるようになる。なお上述のように、ゲート電極では、反応するシリコンの量に応じて体積膨張量が大きくなることから、フルシリサイド化された後では、ゲート電極２２ｐはゲート電極１２ｎよりも厚くなる。その後、シリコンとは未反応の金属膜２３０を、例えば燐酸と硝酸との混合液でウェットエッチングにて除去する。これにより、図２７に示される構造が得られる。以後、実施の形態２と同様にして、層間絶縁膜４０及びコンタクトプラグ５０を形成する。
【００９４】
このように、本実施の形態３に係る半導体装置の製造方法では、シリサイド反応に必要な金属の拡散を阻止する拡散阻止膜２１０を使用することによって、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐをエッチングすることなく、Ｎ型ＭＩＳトランジスタ１０ｎとＰ型ＭＩＳトランジスタ２０ｐとで、ゲート電極に形成されるシリサイドの金属組成比を変えることができる。そのため、実施の形態２と同様に、Ｐ型ＭＩＳトランジスタ１０ｎのゲート電極２２ｐに対するエッチング量のばらつきに起因する当該ゲート電極２２ｐでのシリサイドの金属組成比の不安定化を防止することができる。その結果、本半導体装置の性能が向上する。
【００９５】
また、本実施の形態３では、ゲート電極２２ｐをエッチングする必要がないことから、実施の形態２と同様に、ゲート電極２２ｐの露出度のばらつきを低減することができる。よって、ゲート電極２２ｐでのシリサイドの金属組成比が安定するとともに、Ｎ型ＭＩＳトランジスタ形成領域上と、Ｐ型ＭＩＳトランジスタ形成領域上の両方において、層間絶縁膜４０及びシリコン窒化膜３０にコンタクトホールを形成しやすくなる。
【００９６】
なお本実施の形態３では、拡散阻止膜２１０をシリコン酸化膜で構成したが、ニッケル等のシリサイド反応に必要な金属がゲート電極に拡散しなくなるような膜であれば、他の膜で構成しても良い。
【００９７】
また本実施の形態３では、２回の熱処理を行うことによって、最終的に、ゲート電極１２ｎにＮｉＳｉを形成し、ゲート電極２２ｐにＮｉ3ＳｉあるいはＮｉ31Ｓｉ12を形成している。ここで、２回目の熱処理において、Ｎｉ3ＳｉあるいはＮｉ31Ｓｉ12が生じるだけのニッケルの量をゲート電極２２ｐに供給する最適な処理温度が３５０℃程度の低温である場合には、ゲート電極１２ｎにはＮｉＳｉが生じない可能性がある。この場合には、未反応の金属膜２３０を除去した後に、５００℃程度のより高い処理温度で３回目の熱処理を行うことによって、ゲート電極１２ｎでは確実にＮｉＳｉが生じるようになる。
【００９８】
また、Ｎ型ＭＩＳトランジスタ１０ｎのゲート電極１２ｎに関しては、１回目の熱処理でその一部にＮｉ2Ｓｉから成るシリサイド層１１２ｎを形成し、２回目の熱処理でシリサイド層１１２ｎのニッケルを拡散させてゲート電極１２ｎの全領域をＮｉＳｉで形成しているが、１回目の熱処理でゲート電極１２ｎの全領域をＮｉＳｉで形成しても良い。この場合には、１回目の熱処理で、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐもその全領域がＮｉＳｉで形成されるようになるが、２回目の熱処理の温度及び時間を調整し、２回目の熱処理でゲート電極２２ｐに供給されるニッケルの量を調整することによって、２回目の熱処理でゲート電極２２ｐの全領域がＮｉ3ＳｉあるいはＮｉ31Ｓｉ12で形成されるようになる。
【００９９】
実施の形態４．
図２８〜３３は本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態３では、Ｎ型ＭＩＳトランジスタ１０ｎとＰ型ＭＩＳトランジスタ２０ｐとで、ゲート電極でのシリサイドの金属組成比を相違させるために、１回目の熱処理では拡散阻止膜を使用せず、２回目の熱処理に拡散阻止膜を使用していたが、本実施の形態４では、１回目と２回目の両方の熱処理において拡散阻止膜を使用する。以下に、本実施の形態４に係る半導体装置の製造方法について詳細に説明する。
【０１００】
まず、実施の形態２に係る製造方法と同様にして、図１９に示される構造を製作する。次に図２８に示されるように、シリサイド反応に必要なニッケルの拡散を阻止する拡散阻止膜３００を厚さ５ｎｍ程度で全面に形成する。拡散阻止膜３００は例えばシリコン酸化膜から成る。そして、拡散阻止膜３００上に、Ｐ型ＭＩＳトランジスタ形成領域上を覆うフォトレジスト３１０を形成する。
【０１０１】
次に、フォトレジスト３１０をマスクに用いて、当該フォトレジスト３１０から露出する拡散阻止膜３００をエッチングして除去する。これにより、図２９に示されるように、ゲート電極１２ｎ，２２ｐのうちゲート電極２２ｐのみの上面上に拡散阻止膜３００が形成される。その後、シリサイド反応に必要なニッケルから成る金属膜３２０を厚さ１００ｎｍ程度で全面に形成する。
【０１０２】
次に、得られた構造に対して、例えば３５０℃で１００秒間、熱処理を行う。これにより、ゲート電極１２ｎにはそれに接触する金属膜３２０からニッケルが供給され、図３０に示されるように、ゲート電極１２ｎの上部がシリサイド化され、当該上部にＮｉ2Ｓｉから成るシリサイド層４１２ｎが形成される。なお、このときに、ゲート電極１２ｎの全領域をＮｉＳｉで形成しても良い。
【０１０３】
これに対して、ゲート電極２２ｐ上には拡散阻止膜３００が形成されているため、当該拡散阻止膜３００の働きにより、ゲート電極２２ｐには金属膜３２０からのニッケルの供給が無い。したがって、この工程では、ゲート電極２２ｐはシリサイド化されない。その後、シリコンとは未反応の金属膜３２０と、ゲート電極２２ｐ上の拡散阻止膜３００を除去する。
【０１０４】
次に図３１に示されるように、シリサイド反応に必要なニッケルの拡散を阻止する拡散阻止膜３３０を厚さ５ｎｍ程度で全面に形成する。拡散阻止膜３３０は例えばシリコン酸化膜から成る。そして、拡散阻止膜３３０上に、Ｎ型ＭＩＳトランジスタ形成領域上を覆うフォトレジスト３４０を形成する。
【０１０５】
次に、フォトレジスト３４０をマスクに用いて、当該フォトレジスト３４０から露出する拡散阻止膜３３０をエッチングして除去する。これにより、図３２に示されるように、ゲート電極１２ｎ，２２ｐのうちゲート電極１２ｎのみの上面上に拡散阻止膜３３０が形成される。その後、シリサイド反応に必要なニッケルから成る金属膜３５０を厚さ１００ｎｍ程度で全面に形成する。
【０１０６】
次に、得られた構造に対して、例えば５００℃で６０秒間、熱処理を行う。これにより、ゲート電極２２ｐにはそれに接触する金属膜３５０からニッケルが供給され、ゲート電極２２ｐの全領域がシリサイド化され、ゲート電極２２ｐがＮｉ3ＳｉあるいはＮｉ31Ｓｉ12で構成されるようになる。これに対して、ゲート電極１２ｎ上には拡散阻止膜３３０が形成されているため、当該拡散阻止膜３３０の働きにより、ゲート電極１２ｎには金属膜３５０からのニッケルの供給が無い。したがって、ゲート電極１２ｎでは、先の工程で形成された上部のシリサイド層４１２ｎから下部に向かってニッケルが拡散する。その結果、ゲート電極１２ｎの全領域がシリサイド化され、ゲート電極１２ｎがＮｉＳｉで構成されるようになる。その後、シリコンとは未反応の金属膜３５０を除去する。これにより、図３３に示される構造が得られる。以後、実施の形態２と同様にして、層間絶縁膜４０及びコンタクトプラグ５０を形成する。
【０１０７】
このように、本実施の形態４に係る製造方法では、Ｎ型ＭＩＳトランジスタ１０ｎのゲート電極１２ｎ上と、Ｐ型ＭＩＳトランジスタ２０ｐのゲート電極２２ｐ上とに、別個独立して拡散阻止膜を形成することによって、ゲート電極１２ｎのシリサイド化と、ゲート電極２２ｐのシリサイド化とを別個に独立して行っている。そのため、ゲート電極１２ｎ，２２ｐでのシリサイドの金属組成比の制御が容易となる。
【０１０８】
これに対して、上述の実施の形態３に係る製造方法では、１回目の熱処理ではゲート電極１２ｎ，２２ｐがともにシリサイド化されるため、１回目の熱処理では拡散阻止膜を形成する必要がない。したがって、本実施の形態４と比較して製造方法を簡略化できる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法の変形例を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法と比較される製造方法を示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１１０】
１，５０１  半導体基板、１０ｎ  Ｎ型ＭＩＳトランジスタ、１１ｎ，２１ｐ，５０２  ゲート絶縁膜、１２ｎ，２２ｐ，５０３  ゲート電極、１３ｎ，２３ｐ  第１サイドウォール、１４ｎ，２４ｐ，５０６  ソース・ドレイン領域、１６ｎ，２６ｐ  第２サイドウォール、２０ｐ  Ｐ型ＭＩＳトランジスタ、３０，６１  シリコン窒化膜、６０  シリコン酸化膜、１００，５１１  拡散抑制膜、１１５ｎ，１２５ｐ  不純物領域、１２０，２３０，３２０，３５０，５３１  金属膜、２１０，３３０  拡散阻止膜、５２１  絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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