(57)【要約】      （修正有）【課題】メモリ状態を変化させるために必要な電力を低減し、より微細な各選択デバイスの使用を可能とするメモリセルの提供。【解決手段】メモリセルは、第１の電極１２０と、対向する第２の電極１２２と、上記第１の電極と上記第２の電極との間にて展開されるメモリスタック１２４とを有している。上記メモリスタックは、上記第１の電極に接触している、熱的絶縁材の第１の層１２６と、上記第２の電極に接触している、熱的絶縁材の第２の層１２８と、上記第１および上記第２の各層間の相変化材料１３０とを有している。上記メモリセルにおいて、上記相変化材料は、アクティブ領域１４０の幅Ｄ３が、上記第１の層および上記第２の層のいずれかの幅Ｄ１、Ｄ２の１つより小さく限定されている。【選択図】図２
2008072088.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
対向する第２の電極と、
上記第１の電極に接触している熱的絶縁材の第１の層、上記第２の電極に接触している熱的絶縁材の第２の層、並びに、熱的絶縁材の上記第１および上記第２の各層間の相変化材料を含むメモリスタックとを有し、
上記相変化材料は、上記相変化材料のアクティブ領域の幅が、上記熱的絶縁材の第１の層、および上記熱的絶縁材の第２の層のいずれかの幅より小さく限定されている、メモリセル。
【請求項２】
上記相変化材料は、所定の反応性エッチング化成品でのエッチング速度が、上記反応性エッチング化成品での熱的絶縁材の上記第１および第２の各層のいずれかのエッチング速度よりも大きいものに限定されている、請求項１に記載のメモリセル。
【請求項３】
上記アクティブ領域の幅は、５ｎｍ〜５０ｎｍの間である、請求項１に記載のメモリセル。
【請求項４】
上記第１の層および上記第２の層は、実質的に同一の材料を含んでいる、請求項１に記載のメモリセル。
【請求項５】
上記相変化材料は、上記第１の層および上記第２の層のいずれかの電気抵抗よりも大きい電気抵抗を有するものに限定されている、請求項１に記載のメモリセル。
【請求項６】
第１の電極と、
対向する第２の電極と、
上記第１の電極および上記第２の電極の間にて展開される相変化材料のスタックとを有し、
上記相変化材料のスタックは、上記第１の電極に接触している第１の相変化材料、上記第２の電極に接触している第２の相変化材料、および上記第１の相変化材料と上記第２の相変化材料との間の第３の相変化材料を含み、
上記第３の相変化材料は、上記第３の相変化材料のアクティブ領域の幅が、上記第１の相変化材料および上記第２の相変化材料のいずれかの幅より小さく限定されている、メモリセル。
【請求項７】
上記第３の相変化材料は、所定の反応性エッチング化成品での上記第３の相変化材料のエッチング速度が、上記反応性エッチング化成品での上記第１および第２の各相変化材料のいずれかのエッチング速度よりも大きいものに限定されている、請求項６に記載のメモリセル。
【請求項８】
上記相変化材料のスタックは、少なくとも２つの各相変化材料のグラディエント構造を有しており、
上記グラディエント構造は、上記少なくとも２つの相変化材料の材料特性および電気特性のいずれか１つにおける変化を含んでいる、請求項６に記載のメモリセル。
【請求項９】
上記アクティブ領域の幅は、約５ｎｍ〜５０ｎｍの間である、請求項６に記載のメモリセル。
【請求項１０】
上記第１の相変化材料および上記第２の相変化材料は、実質的に同一であり、
上記第３の相変化材料は、上記第１および第２の相変化材料とは異なっている、請求項６に記載のメモリセル。
【請求項１１】
上記第３の相変化材料は、上記第１の相変化材料および上記第２の相変化材料のいずれかの電気抵抗より大きい電気抵抗を有するものに限定されている、請求項６に記載のメモリセル。
【請求項１２】
上記第３の相変化材料は、上記第１および第２の相変化材料のいずれかの結晶化温度とは異なる結晶化温度を有している、請求項６に記載のメモリセル。
【請求項１３】
メモリセルを形成する方法であって、
上記メモリセルの上部電極と下部電極との間に、上記下部電極に接触している第１の相変化材料と、上記上部電極に接触している第２の相変化材料と、上記第１の相変化材料および上記第２の相変化材料の間の第３の相変化材料と、を含んだ各相変化材料のスタックを堆積する工程と、
上記各相変化材料のスタックを選択的にエッチングして、上記第１および第２の相変化材料のエッチングされた幅より小さい幅を有する上記第３の相変化材料内にアクティブ領域を規定する工程と、を含むメモリセルを形成する方法。
【請求項１４】
少なくとも上記第３の相変化材料を選択的に結晶化して、上記第３の相変化材料の結晶度を、上記第１および第２の各相変化材料のいずれかの結晶化度より大きくする工程を、さらに含む、請求項１３に記載の方法。
【請求項１５】
上記第３の相変化材料は、エッチャント化成品におけるエッチング速度が、上記エッチャント化成品を用いた上記第１および第２の各相変化材料のいずれかのエッチング速度よりも大きいものである、請求項１３に記載の方法。
【請求項１６】
上記第１の相変化材料および上記第２の相変化材料は、実質的に同一であり、
上記第３の相変化材料は、上記第１および第２の相変化材料とは異なっている、請求項１３に記載の方法。
【請求項１７】
上記各相変化材料のスタックを選択的にエッチングする工程は、上記第１、第２、および第３の各相変化材料を、それぞれほぼ同じ時間、プルバックエッチングする工程を含む、請求項１３に記載の方法。
【請求項１８】
メモリセルを形成する方法であって、
前処理されたウェハのプラグ上に、熱的絶縁材の第１および第２の各層と、上記第１および上記第２の各層の間の相変化材料と、上記第２の層に接触している上部電極とを有するメモリスタックを堆積する工程と、
上記上部電極をマスク層によってコーティングする工程と、
上記マスク層および上記メモリスタックをドライエッチングして、ピラー状のメモリセルを限定する工程と、
上記相変化材料の幅が上記第１および第２の各層のいずれかの幅の１つより小さくなるように、上記メモリスタックをアンダーカットするための処理手段を提供する工程とを含む、方法。
【請求項１９】
上記メモリスタックをアンダーカットするための処理手段は、ウェットエッチング、気相エッチング、プルバックエッチング、ピラードライエッチング、およびプラズマドライエッチングのいずれか１つを含む、請求項１８に記載の方法。
【請求項２０】
上記プルバックエッチングは、ウェットなエッチャント化成品を用いてエッチングする工程を含む、請求項１９に記載の方法。
【請求項２１】
上記メモリセルのエッチングされた部分に絶縁材料を充填する工程をさらに含む、請求項１８に記載の方法。
【請求項２２】
メモリデバイスであって、
分配回路と、
上記分配回路に電気的に結合された書込パルス発生器と、
上記分配回路に電気的に結合されており、かつ信号経路を介して上記書込パルス発生器に電気的に結合された検知回路と、
上記分配回路に電気的に結合された各メモリセルのアレイとを有し、
上記各メモリセルは、第１の電極に接触している、熱的絶縁材の第１の層、第２の電極に接触している、熱的絶縁材の第２の層、並びに上記第１の層および上記第２の層の間の相変化材料を含んだメモリスタックを含み、
上記相変化材料は、上記相変化材料のアクティブ領域の幅が、上記第１の熱的絶縁層および上記第２の熱的絶縁層のいずれかの幅より小さいものである、メモリデバイス。
【請求項２３】
上記第１の熱的絶縁層は、相変化材料である、請求項２２に記載のメモリデバイス。
【請求項２４】
上記第２の熱的絶縁層は、相変化材料である、請求項２２に記載のメモリデバイス。
【請求項２５】
上記相変化材料は、所定の反応性エッチング化成品における上記相変化材料のエッチング速度が、上記反応性エッチング化成品での、上記熱的絶縁材の上記第１および第２の各層のいずれかのエッチング速度よりも大きいものに限定されている、請求項２２に記載のメモリセル。
【請求項２６】
上記アクティブ領域の幅は、約５ｎｍ〜５０ｎｍの間である、請求項２２に記載のメモリセル。
【請求項２７】
上記熱的絶縁材の第１の層および上記熱的絶縁材の第２の層は、実質的に同一の材料を含む、請求項２２に記載のメモリセル。
【請求項２８】
上記相変化材料は、上記熱的絶縁材の第１の層および上記熱的絶縁材の第２の層のいずれかの電気抵抗よりも大きい電気抵抗を有するものに限定されている、請求項２２に記載のメモリセル。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
半導体メモリは、電子デバイスに対して記憶装置を提供しており、電子機器業界において広く普及している。一般的に、数多くの各半導体チップは、シリコンウェハ上に形成（または搭載）されている。各半導体チップは、電子デバイス内において後にメモリとして用いるために、ウェハから個々に分離される。
【０００２】
各半導体チップは、メモリとして用いる点において、０および１の各論理値により特徴付けられる場合が多い、データを検索可能に記憶するように構成されたメモリセルのアレイをそれぞれ備えている。
【０００３】
半導体メモリの一タイプとして、抵抗メモリが挙げられる。抵抗メモリは、一般的には、切り替え可能な抵抗器の２つまたはそれ以上の互いに異なる各抵抗値を用いて、データを記憶するために用いられるメモリ内の各セル状態が規定されるものである。
【０００４】
抵抗値メモリの顕著な例として、相変化メモリが挙げられる。相変化メモリセルの周知の一構造では、メモリセルは、相変化メモリ材料と電極との交点に形成されている。電極に流した適切な値の通過エネルギーによって相変化メモリセルが加熱され、これにより相変化メモリセルの原子構造内における相／状態の変化に影響が及ぼされる。相変化メモリセルは、例えば各論理状態０と１との間において選択的に切り替え可能であり、および／または、多数の各論理状態間において選択的に切り替え可能なものである。
【０００５】
上述した相変化メモリの特性を示す材料としては、周期表の第６族に属する元素（例えば、テルルおよびセレン）を含むものや、上記元素の合金を含むものが挙げられる。これらは、カルコゲナイドまたはカルコゲナイド材料と称される。その他の非カルコゲニド材料もまた、相変化メモリの特性を示すものがある。
【０００６】
相変化メモリセルの一タイプの原子構造としては、アモルファス状態と、１つまたはそれ以上の各結晶状態との間で切り替え可能なものが挙げられる。アモルファス状態は、その電気抵抗が（複数の）結晶状態よりも大きく、また一般的にはショートレンジ秩序のみを有する不規則的な原子構造を有している。対照的に、各結晶状態は、それぞれの結晶状態における原子構造がより規則的であり、上記アモルファス状態と比べて電気抵抗はより低い（電気伝導率はより高い）。
【０００７】
相変化材料の原子構造は、結晶化温度（または結晶化温度よりわずかに高い温度）に維持されているときは、より規則的になる。その後、材料をゆっくりと冷却することによって、高度に規則的な（結晶）状態となる、原子構造の安定な配向性を結果として生じさせる。例えば、カルコゲナイド材料において、元のアモルファス状態に戻すため、あるいはアモルファス状態にリセットするためには、局部温度を融点（摂氏約６００度）より高く上げて、高度に無作為なアモルファス状態の原子構造に到達させ、その後、アモルファス状態での原子構造が「固定」されるように急速に冷却される。
【０００８】
（複数の）メモリセル内において温度により誘導されたセット／リセットの各変化は、各セル内において、局所的な温度上昇またはホットスポットを生じさせる。多くのメモリセルにおけるホットスポットは、メモリセル内のメモリ状態をリセットするために、電流（従って電力）の上昇を必要とする。メモリセル内のメモリ状態を変化させるために必要な電力を低減して、より微細な各選択デバイスの使用を可能にし、これによってメモリデバイスの外形寸法を微細化できることが求められている。
【０００９】
上記および上記以外の各理由により、本発明が必要とされる。
【００１０】
〔概要〕
本発明の一形態は、第１の電極と、対向する第２の電極と、上記第１の電極と第２の電極との間のメモリスタックと、を含むメモリセルを提供する。このメモリスタックは、上記第１の電極に接触している、熱的絶縁材の第１の層、上記第２の電極に接触している、熱的絶縁材の第２の縁層、並びに上記第１の層および上記第２の層の間の相変化材料を含む。上記第１の層および上記第２の層を含む上記構成において、上記相変化材料は、そのアクティブ領域の幅が、上記第１の層および上記第２の層のいずれかの幅より小さく限定されている。
【００１１】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子の相対的なスケール（各寸法）は、必ずしも、実際のスケールとはなっていない。各図面における同様の部材符号は、互いに対応する同様の部材を示している。
【００１２】
図１は、本発明の一実施形態による、メモリセルを有したメモリデバイスの簡略ブロック図である。図２は、本発明の一実施形態によるメモリセルの断面図である。図３は、本発明の一実施形態による、前処理されたウェハ上に堆積された相変化材料のスタック（積層体）の断面図である。
【００１３】
図４は、本発明の一実施形態による、相変化材料のスタック上に堆積された電極層の断面図である。図５は、本発明の一実施形態による、メモリセルの電極層上に堆積されたレジストおよびマスクの断面図である。図６は、本発明の一実施形態による、ドライエッチング後における相変化材料のスタックの断面図である。
【００１４】
図７は、本発明の一実施形態による、ウェットによるプルバックエッチング後における相変化材料のスタックの断面図である。図８は、本発明の一実施形態による、相変化材料のスタックを囲んでいる絶縁材料の断面図である。図９は、本発明の一実施形態によるメモリセルの平坦化された絶縁材料を示す断面図である。
【００１５】
図１０は、本発明の一実施形態による、相変化材料のスタックとプラグランディングパッドとを有したメモリセルの断面図である。図１１は、本発明の別の実施形態によるメモリセルの断面図である。図１２は、本発明の別の実施形態による、メモリセル内における相変化材料のスタックの断面図である。
【００１６】
図１３は、本発明のさらに別の実施形態による、メモリセル内における相変化材料のスタックの断面図である。図１４は、本発明の一実施形態による、メモリセル内における相変化材料のグラディエント構造部を示す断面図である。
【００１７】
〔詳細な説明〕
図１は、本発明の一実施形態によるメモリデバイス１００の簡略ブロック図である。メモリデバイス１００は、書込パルス発生器１０２と、分配回路１０４と、各メモリセル１０６ａ，１０６ｂ，１０６ｃ，１０６ｄと、検知回路１０８とを備えている。
【００１８】
一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリ内にデータを記憶させるためのセル内にあるメモリ材料が、アモルファス相および結晶相との間にて遷移することを有益に利用する相変化メモリセルである。
【００１９】
書込パルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、各信号経路１１２ａ〜１１２ｄをそれぞれ介して各メモリセル１０６ａ〜１０６ｄへ、また、信号経路１１４を介して検知回路１０８へ電気的に結合されている。
【００２０】
書込パルス発生器１０２は、信号経路１１６を介して検知回路１０８へ電気的に結合されている。各メモリセル１０６ａ〜１０６ｄは、特定の抵抗値に対応させたメモリ状態にプログラムすることができ、この抵抗値は、適切な電気的書込方式を用いて制御される。
【００２１】
本明細書において、「電気的に結合」という表現が使用される場合は、各素子同士が直接的に結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態であってもよい。
【００２２】
一実施形態では、各相変化メモリセル１０６ａ〜１０６ｄは、それぞれ、データ記憶場所を提供する相変化材料を含んでいる。相変化メモリセルのためのアクティブ領域は、１ビット、１．５ビット、２ビット、あるいは数ビットのデータを記憶するために、結晶状態とアモルファス状態との間で相変化材料が相遷移する場所である。
【００２３】
一実施形態では、書込パルス発生器１０２は、各メモリセル１０６ａ〜１０６ｄへ制御可能なように与えられる電流パルスまたは電圧パルスを、分配回路１０４を介して発生させる。一実施形態では、分配回路１０４は、電流パルスまたは電圧パルスをメモリセルに制御可能なように与える、複数の各トランジスタを有している。
【００２４】
一実施形態では、各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下においてアモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化可能な、相変化材料を含んでいる。これらの結晶性の各メモリ状態は、メモリデバイス１００内にデータを記憶させるために有用である。
【００２５】
（複数の）メモリ状態は、ビット値（例えばビット値「０」および「１」）に割り当てることができる。各メモリセル１０６ａ〜１０６ｄの各ビット状態は、それらの電気抵抗値が大幅に異なる。アモルファス状態での相変化材料は、結晶状態においてよりも極めて高い抵抗値を示す。このように、検知用アンプ１０８は、特定のメモリセル１０６ａ〜１０６ｄに対し割り当てられたビット値が判別されるように、セル抵抗値を読み出すものである。
【００２６】
メモリデバイス１００内において各メモリセル１０６ａ〜１０６ｄの１つをプログラム（書込）するために、書込パルス発生器１０２は、標的とするメモリセル内の相変化材料を加熱するための電流パルスまたは電圧パルスを発生させる。
【００２７】
一実施形態では、書込パルス発生器１０２は、適切な電流パルスまたは電圧パルスを発生させる。そしてこの電流パルスまたは電圧パルスは、分配回路１０４に供給されて、適切な標的メモリセル１０６ａ〜１０６ｄに分配される。
【００２８】
電流パルスまたは電圧パルスの振幅および時間幅は、メモリセルがセットされているのか、あるいはリセットされているのかに依存して制御される。一般的に、メモリセルの「セット」動作によって、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態に達するまで十分な時間加熱される。一般的に、メモリセルの「リセット」動作によって、標的メモリセルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態が達成される。
【００２９】
本発明の形態は、例えばエッチング速度がそれぞれ異なる相変化材料からなる多層を含んだメモリセルスタックを供給する。スタック内における各層の厚さを選択的に制御することと、スタック内の各層間におけるエッチング速度に変化をつけることとを組み合わせて行うことにより、制御されたアンダーカットエッチングをスタックの一部に施すことができ、スタックの各層の配置、寸法、および形状を正確に制御することができる。
【００３０】
スタック内の様々な相変化材料に対して、制御されたアンダーカットエッチングを施すことによって、スタック内の電流経路は、その流れ方向に対する幅が適切に狭く、メモリセル内のメモリ状態を変化させるために必要な電力が低減されたメモリセルが提供される。これにより、より微細な選択デバイスの使用が可能になり、メモリデバイスの外形寸法を微細化することができる。
【００３１】
図２〜図１１は、低電力メモリセルの様々な実施形態を示している。この低電力メモリセルは、メモリセルの寿命および耐久性を改善するために、対向する各電極から離間した位置に、メモリにおける温度変化の大きな部位となるアクティブ領域を有している。
【００３２】
一般的には、対向する電極間に配置されている、相変化材料のスタックは、そのスタックの第１の相変化材料または第２の相変化材料のいずれかの幅より狭いアクティブ領域幅を規定している。
【００３３】
得られる相変化メモリセルは、メモリセル内のメモリ状態を変化させるために必要な電力が低減されており、これによって、より微細な選択デバイスの使用が可能になり、従って、メモリデバイスの外形寸法を微細化することができる。低電力相変化メモリセルは、一般的には、制御されたアンダーカットエッチングを様々な相変化材料に施すことによって形成された、各メモリ素子を有している。
【００３４】
図２は、本発明の一実施形態によるメモリセル１０６の断面図である。本一実施形態では、メモリセル１０６は、第１の電極１２０と、第１の電極１２０に対向する第２の電極１２２と、第１の電極１２０と第２の電極１２２との間にて展開される各相変化材料のスタック１２４と、を有している。本一実施形態では、第１の電極１２０とスタック１２４との間に、別の導電層（図示しないが、例えば図１１の層２２０を参照）が備えられている。上記別の導電層とスタック１２４との間に形成される界面は、本一実施形態では、本来の意味での界面である。
【００３５】
本一実施形態では、各相変化材料のスタック１２４は、第１の電極１２０に接触している第１の絶縁層１２６と、第２の電極１２２に接触している第２の絶縁層１２８と、第１の絶縁層１２６および第２の絶縁層１２８の間の相変化材料１３０とを有している。これらの各層１２６，１２８は相変化材料を有することができる。
【００３６】
相変化材料１３０は、各層１２６，１２８のいずれかよりも高い電気抵抗値を有するように選択される。本一実施形態では、各層１２６，１２８は、各相変化材料のスタック１２４が、第１の電極１２０に接触している第１の相変化材料１２６と、第２の電極１２２に接触している第２の相変化材料１２８と、第１の相変化材料１２６および第２の相変化材料１２８の間にある第３の相変化材料１３０とを有するように、相変化材料を有している。別の実施形態では、スタック１２４は、図１４に最もよく示されているように、連続的なグラディエント構造部を有した各相変化材料を有している。
【００３７】
本一実施形態では、絶縁材料１３２は、相変化材料のスタック１２４および第２の電極１２２を囲んでいる。絶縁材料１３２は絶縁誘電体であり、例えば二酸化ケイ素（ＳｉＯ2）、多孔性酸化物絶縁体、低誘電率絶縁材料、またはその他の適切な絶縁材料を含んでいる。
【００３８】
本一実施形態では、プラグランディングパッド１３４が、後にメモリセル１０６に結合されている。これによって、例えばメモリセル１０６が分配回路１０４（図１）に電気的に接続可能となる。本一実施形態では、プラグランディングパッド１３４は、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）を含有した金属パッド、銅パッド、あるいはその他の適切な電極材料を含有したパッドである。
【００３９】
本一実施形態では、メモリセル１０６は、図２および図１０によく示されているように、前処理されたウェハ１３６の構成部材として設けられた電極プラグ１２０上に直接的に形成されている。本一実施形態では、前処理されたウェハ１３６は、誘電体場１３８内に配置された電極プラグ１２０を有している。
【００４０】
本一実施形態では、相変化材料のスタック１２４は、アクティブ領域１４０を限定している。アクティブ領域１４０の幅Ｄ３は、第１の相変化材料１２６の幅Ｄ１または第２の相変化材料１２８の幅Ｄ２のいずれかよりも小さい。具体的には、第３の相変化材料１３０は、第１の相変化材料１２６の幅Ｄ１または第２の相変化材料１２８の幅Ｄ２のいずれかよりも小さいアクティブ領域の幅Ｄ３を規定している。
【００４１】
アクティブ領域１４０によって、メモリセル１０６の電力／電流消費が低減される。アクティブ領域１４０は、セル１０６内の最大温度変化度がアクティブ領域１４０内において生じるように、幅Ｄ１および幅Ｄ２よりも小さい幅Ｄ３を限定している。従って、アクティブ領域１４０は、セル１０６内において最大温度変化度が生じる上記領域を各電極１２０，１２２から離間して配置し、この結果としてメモリの寿命および耐久性が改善される。
【００４２】
本一実施形態では、幅Ｄ３は幅Ｄ１よりも小さく、幅Ｄ１は幅Ｄ２よりも狭い。別の実施形態では、幅Ｄ３は幅Ｄ２よりも小さく、幅Ｄ２は幅Ｄ１よりも狭い。一般的には、幅Ｄ１および幅Ｄ２は、約１０ｎｍ〜１００ｎｍであり、幅Ｄ３は幅Ｄ１および幅Ｄ２よりも小さく、幅Ｄ３は約５ｎｍ〜５０ｎｍである。
【００４３】
第１の電極１２０および第２の電極１２２は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、あるいはその他の適切な電極材料を含んでいる。本一実施形態では、電極プラグ１２０は、ＴｉＮプラグ、タングステンプラグ、銅プラグ、あるいはその他の適切な電極材料のプラグである。本一実施形態では、各プラグ１２０，１２２は、様々な互いに異なる各材料のスタック（例えば、Ｗ上に配置されたＴｉＮを有したスタック）を有している。
【００４４】
本一実施形態では、各相変化材料１２６，１２８，１３０のそれぞれは、周期表の第６族に属する元素（例えば、テルル、および／またはセレン、および／または硫黄、およびこれらの合金）を１つ以上含有したカルコゲナイド合金を含んでいる。本一実施形態では、各相変化材料１２６，１２８，１３０の少なくとも１つは、周期表の第６族に属する元素（例えば、テルル、および／またはセレン、および／または硫黄、およびこれらの合金）を１つ以上含有したカルコゲナイド合金を含んでいる。
【００４５】
別の実施形態では、各相変化材料１２６，１２８，１３０の１つまたは２つ以上は、カルコゲンを含有していない、つまりテルル、セレン、または硫黄、あるいは、テルル、セレン、または硫黄の合金を含有していない。相変化材料のスタック１２４としての適切な材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、ＧｅＧａＩｎＳｂを含んでいる。
【００４６】
別の実施形態では、スタック１２４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つまたは２つ以上含有している。さらに、別の実施形態では、スタック１２４は、上述の連続的なグラディエント構造部を備えた各相変化材料を有している。その上、１つまたは２つ以上の各相変化材料１２６，１２８，１３０に対し、窒素、酸素、シリコン、またはその他の適切な材料が選択的にドープされていてもよい。
【００４７】
相変化材料のスタック１２４は、第１の相変化材料１２６と第２の相変化材料１２８との間に配置された、第３の相変化材料１３０を有している。また、図８に最もよく示されているように、一般的には、第３の相変化材料１３０は、反応性エッチング用化成品におけるエッチング速度が、上記反応性エッチング用化成品における第１の相変化材料１２６または第２の相変化材料１２８のいずれかのエッチング速度よりも大きくなるように限定するものが選択されている。
【００４８】
例えば、本一実施形態では、第３の相変化材料１３０は、所定のエッチャントに対して約５ｎｍ／ｈ〜約３０ｎｍ／ｈのエッチング速度を有している。本一実施形態では、上記所定のエッチャントのアルカリ性ｐＨが約１１のとき、第３の相変化材料１３０のエッチング速度は、上記エッチャントを用いて約２０ｎｍ／ｈであり、第１の相変化材料１２６および第２の相変化材料１２８のエッチング速度は、上記エッチャントを用いて５ｎｍ／ｈ未満である。
【００４９】
この結果、上記所定のエッチャントによるエッチング中において、第３の相変化材料１３０は、第１の相変化材料１２６または第２の相変化材料１２８よりも大きい程度にてエッチングされる。このようにして、第３の相変化材料１３０は、第１の相変化材料１２６の幅Ｄ１、あるいは第２の相変化材料１２８の幅Ｄ２よりも小さい幅Ｄ３まで小さく設定される。
【００５０】
本一実施形態では、第１の相変化材料１２６は第２の相変化材料１２８とは異なっており、また、第２の相変化材料１２８は第３の相変化材料１３０とは異なっている。別の実施形態では、第１の相変化材料１２６は第２の相変化材料１２８と実質的に同じであり、第３の相変化材料１３０は第１の相変化材料１２６と異なっている。
【００５１】
第３の相変化材料１３０の電気抵抗値は、第１の相変化材料１２６の電気抵抗値、および第２の相変化材料１２８の電気抵抗値より大きいことが望ましい。
【００５２】
一般的に、結晶性の相変化材料のエッチング速度は、非晶質の相変化材料のエッチング速度より大きい。これに関し、アクティブ領域１４０も規定している第３の相変化材料１３０の結晶化温度は、第１の相変化材料１２６の結晶化温度、および第２の相変化材料１２８の結晶化温度とは異なっていることが望ましい。
【００５３】
アニーリングプロセス中に、第３の相変化材料１３０がアニーリングされて高い結晶化度が得られるように、第３の相変化材料１３０の結晶化温度は、第１の相変化材料１２６および第２の相変化材料１２８より低いことが好ましい。このようにして、アニーリング時において、第３の相変化材料１３０のエッチング速度が、第１の相変化材料１２６および第２の相変化材料１２８より大きいものになる。
【００５４】
図３〜図１０は、低電力メモリセルの形成方法に関連した様々な実施形態を示している。この低電力メモリセルは、メモリセルの寿命および耐久性を改善するために、メモリにおける、他の部位よりも大きな温度変化を示す部位を備えたアクティブ領域を上記対向した各電極から離間した位置に有している。
【００５５】
一般的には、材料のスタックは、例えばエッチング速度の異なる各相変化材料からなる多数の層を含むように設けられる。スタック内における各層の厚さを選択的に制御することと、スタック内の各層間におけるエッチング速度に変化をつけることとを組み合わせて行い、制御されたアンダーカットエッチングをスタックの一部に施すことによって、スタックの各層の配置、寸法、および形状を正確に制御することができる。
【００５６】
スタック内の様々な各相変化材料に対して、制御されたアンダーカットエッチングを施すことによって、スタック内の電流経路が適切に狭くなり、メモリセル内のメモリ状態を変化させるために必要な電力の少ないメモリセルが提供される。これにより、より微細な選択デバイスの使用が可能になり、従ってメモリデバイスの外形寸法を微細化することができる。
【００５７】
図３は、本発明の一実施形態による、前処理されたウェハ１３６上に堆積により配置された各相変化材料のスタック１４４の断面図である。スタック１４４は、第１の電極１２０に接触していると共に相変化材料からなる第１の層１２６ａと、相変化材料からなる第２の層１２８ａと、相変化材料からなる第１の層１２６ａと相変化材料からなる第２の層１２８ａとの間にて展開される相変化材料からなる第３の層１３０ａとを有している。
【００５８】
一実施形態では、相変化材料からなる第１の層１２６ａは、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＰＶＤ）、ジェット気相堆積（ＪＶＤ）、あるいはその他の適切な堆積技術を用いて堆積することができる。
【００５９】
一実施形態では、相変化材料からなる第３の層１３０ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術の１つを用いて、相変化材料からなる第１の層１２６ａ上に堆積される。
【００６０】
一実施形態では、相変化材料からなる第２の層１２８ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術の１つを用いて、相変化材料からなる第３の層１３０ａ上に堆積される。
【００６１】
図４は、本発明の一実施形態による、相変化材料のスタック１４４上に堆積された電極層１２２ａの断面図である。本一実施形態では、電極層１２２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術の１つを用いて、相変化材料からなる第２の層１２８ａ上に堆積される。
【００６２】
図５は、本発明の一実施形態による、電極層１２２ａ上に堆積されたマスク層１４８の断面図である。一実施形態では、マスク層１４８は、電極層１２２ａ上にコーティングされるフォトレジストとアークとの組み合わせにより形成されている。フォトレジストとアークとの組み合わせは、例えばピラードライエッチング後、あるいはプルバックエッチング後に剥離される。
【００６３】
別の実施形態では、マスク層１４８は、電極層１２２ａ上に堆積されるハードマスクであり、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、および／またはＪＶＤなどの適切な堆積技術の１つを用いて堆積される、例えば窒化ケイ素を含む。本一実施形態では、マスク層１４８は、窒化ケイ素（例えばＳｉＮまたはＳｉＯＮ）またはその他の適切なエッチストップ材料を含んだエッチストップ層である。この点に関し、ハードマスクであるマスク層１４８は、従来技術による剥離処理を行わずに、化学的機械的研磨／平坦化などの適切な機械的処理において除去または平坦化される。一実施形態では、マスク層１４８は、第１の相変化材料１２６および第２の相変化材料１２８のいずれか１つまたは両方の幅の１つを限定するように選択される（図２）。
【００６４】
図６は、本発明の一実施形態による、各相変化材料のスタック１４４（図５）に対し、ドライエッチングを施した後の断面図である。本一実施形態では、電極層１２２ａおよびスタック１４４（図５）のドライエッチングは、各相変化材料からなるスタック１２４を有するピラーを規定するために開始される。各相変化材料のスタック１２４は、マスク層１４８の幅によって限定される幅とほぼ等しい幅を有する、第１の相変化材料１２６、第２の相変化材料１２８、および第３の相変化材料１３０を有している。
【００６５】
本一実施形態では、各相変化材料のスタック１２４は、各相変化材料１２６，１２８，１３０の１つまたは２つ以上を選択的に結晶化するためにアニーリングされる。本一実施形態では、第３の相変化材料１３０の結晶化温度は、その結晶化度がアニーリング後に上がるように、第１の相変化材料１２６および第２の相変化材料１２８の結晶化度より低くなるように選択される。
【００６６】
第３の相変化材料１３０の結晶化度が選択的に高くなることによって、反応性エッチング用化成品における第３の相変化材料１３０のエッチング速度は、上記反応性エッチング用化成品と同一のものを用いたときの、第１の相変化材料１２６または第２の相変化材料１２８のいずれかのエッチング速度より大きくなる。
【００６７】
図７は、本発明の一実施形態による、アンダーカットエッチングを施した後のスタック１２４の断面図を示している。一実施形態では、アンダーカットエッチングは、ハードマスク層１４８（図６）をプルバックエッチングし、第３の相変化材料１３０をアンダーカットエッチングする、ウェットケミカルなプルバックエッチングである。
【００６８】
本一実施形態では、図７に示されているアンダーカットエッチングは、気相エッチング反応炉内のガス相において完了されるか、あるいはアンダーカットエッチングはプラズマドライエッチングである。
【００６９】
いずれの場合においても、第３の相変化材料１３０は、エッチング用化成品を用いたエッチング速度が、上記と同一のエッチング用化成品を用いたときの第１の相変化材料１２６または第２の相変化材料１２８のいずれかに対するエッチング速度より高くなるように選択される。このように、第３の相変化材料１３０の幅Ｄ３は、アンダーカットエッチング完了後における第２の相変化材料１２８の幅Ｄ２より小さくなる。
【００７０】
図８は、本発明の一実施形態に従って、メモリセル１０６を絶縁させるためにスタック１２４の周囲に堆積された絶縁材料１３２の断面図を示している。本一実施形態では、絶縁材料１３２は低誘電率な（low-k）絶縁材料である。適切な絶縁材料は、二酸化ケイ素、窒化ケイ素、多孔性酸化物、あるいはその他の適切な酸化物絶縁材料である。
【００７１】
本一実施形態では、絶縁材料１３２は、高密度プラズマ化学気相成長法（ＨＤＰＣＶＤ）プロセスによって堆積される。本一実施形態では、二酸化ケイ素からなる絶縁材料１３２を、スタック１２４などの高アスペクト比の構造体に沿って堆積するために、高周波バイアスＨＤＰＣＶＤプロセスが用いられる。
【００７２】
図９は、本発明の一実施形態による平坦化された絶縁層１３２を有するメモリセル１０６を示している。本一実施形態では、絶縁層１３２は、化学的機械的研磨（ＣＭＰ）プロセスを用いて平坦化されるが、その他の適切な平坦化プロセスを用いてもよい。本一実施形態では、ＣＭＰプロセスは、ＣＭＰプロセスが最上部電極の金属に対して選択性を有している位置の最上部の電極１２２内において停止する。
【００７３】
図１０は、本発明の一実施形態によるメモリセル１０６上のプラグランディングパッド１３４の形成を示している。本一実施形態では、プラグランディングパッド１３４は、リソグラフィおよびエッチングプロセス後にブランケット金属堆積された、例えば窒化チタン（ＴｉＮ）を含んでいる。本一実施形態では、プラグランディングパッド１３４は、デュアルダマシンプロセスを用いて金属化されたＡｌ／Ｃｕを含んでいる。別の実施形態では、プラグランディングパッド１３４は、プラグ形成プロセスにおいて堆積されたタングステンパッドである。
【００７４】
図２〜図１０は、メモリセル１０６の形成に適した典型的な実施形態を示している。メモリセル１０６は、第１の電極１２０と、対向する第２の電極１２２と、第１の電極１２０と第２の電極１２２との間に広がる相変化材料のスタック１２４とを有している。メモリセル１０６が分配回路１０４（図１）に電気的接続可能となるように、プラグランディングパッド１３４が備えられている。
【００７５】
第３の相変化材料１３０の幅Ｄ３は、スタック１２４のその他の層よりも狭く、またアクティブ領域１４０（図２）を規定している。メモリセル１０６は、メモリセルの寿命および耐久性を改善するために、メモリにおける大きな温度変化度を有する部位を、上記各電極１２０，１２２から離間して配置した低電力セルである。
【００７６】
図１１は、メモリセルの寿命および耐久性を改善するために、メモリにおける大きな温度変化度を有する部位であるアクティブ領域を、上記各電極１２０，１２２から離間して配置した低電力メモリセルの別の実施形態を示している。一般的には、相変化材料のスタックは、そのスタックの第１の相変化材料または第２の相変化材料のいずれかの幅より小さいアクティブ領域幅を規定する、対向する各電極間に配置されている。
【００７７】
図１１は、本発明の別の実施形態によるメモリセル２０６の断面図を示している。本実施形態では、メモリセル２０６は、前処理されたウェハ１３６内に備えられたプラグ１２０上に形成されており、プラグ１２０と接触している専用電極２２０を有している。
【００７８】
メモリセル２０６は、第１の電極２２０と、対向する第２の電極２２２と、第１の電極２２０と第２の電極２２２との間に広がる相変化材料のスタック２２４とを有している。一実施形態では、相変化材料のスタック２２４は、第１の電極２２０に接触している第１の相変化材料２２６と、第２の電極２２２に接触している第２の相変化材料２２８と、第１の相変化材料２２６と第２の相変化材料２２８との間の第３の相変化材料２３０とを有している。別の実施形態では、スタック２２４は、図１４に最もよく示されているように、連続的なグラディエント構造部を有する各相変化材料を有している。
【００７９】
絶縁材料２３２は、相変化材料のスタック２２４および各電極２２０，２２２を囲んでいる。本一実施形態では、絶縁材料２３２は絶縁誘電体であり、例えば二酸化ケイ素（ＳｉＯ2）、多孔性酸化物絶縁体、低誘電率絶縁材料、またはその他の適切な絶縁材料を含んでいる。
【００８０】
本一実施形態では、パッド、その他の上層（図示せず）、さらに下層（図示せず）は、例えばメモリセル２０６が分配回路１０４と電気的に接続可能となるように、メモリセル２０６に対し、後に続いて結合される。
【００８１】
本一実施形態では、第１の相変化材料２２６は第２の相変化材料２２８とは異なっており、第２の相変化材料２２８は第３の相変化材料２３０とは異なっている。別の実施形態では、第１の相変化材料２２６は第２の相変化材料２２８と実質的に同じであり、第３の相変化材料２３０は第１の相変化材料２２６とは異なっている。
【００８２】
図１２〜図１４は、メモリセルの寿命および耐久性を改善するために、メモリにおける、大きな温度変化度を示す部位であるアクティブ領域が対向する各電極から離間して配置されて有した、低電力メモリセルの別の実施形態を示している。一般的には、相変化材料のスタックは、そのスタックの第１の相変化材料または第２の相変化材料のいずれかの幅より小さいアクティブ領域幅を規定する、対向する各電極間に配置されている。
【００８３】
図１２は、本発明の別の実施形態による、メモリセル３０６内における、各相変化材料のスタック３２４の断面図を示している。メモリセル３０６は、第１の電極３２０と、対向する第２の電極３２２と、第１の電極３２０と第２の電極３２２との間にて展開される各相変化材料のスタック３２４とを有している。
【００８４】
本実施形態では、各相変化材料のスタック３２４は、第１の電極３２０に接触している第１の相変化材料３２６と、第２の電極３２２に接触している第２の相変化材料３２８と、第１の相変化材料３２６と第２の相変化材料３２８との間にある第３の相変化材料３３０とを有している。絶縁材料３３２は、相変化材料のスタック３２４および各電極３２０，３２２を囲んでいる。
【００８５】
本実施形態では、第１の相変化材料３２６は第２の相変化材料３２８とは異なっており、第２の相変化材料３２８は第３の相変化材料３３０とは異なっているが、その他の適切な組み合わせも可能である。
【００８６】
本実施形態では、図１２に最もよく示されているように、第１の相変化材料３２６および第３の相変化材料３３０は、それぞれ、反応性エッチング化成品におけるエッチング速度が、上記同一の反応性エッチング化成品を用いたときの第２の相変化材料３２８のエッチング速度より大きくなるように限定されている。
【００８７】
この結果、プルバックエッチングまたはウェット反応性エッチング中において、第１の相変化材料３２６の幅Ｄ１および第３の相変化材料３３０の幅Ｄ３は、第２の相変化材料３２８の幅Ｄ２より小さくなる。
【００８８】
第３の相変化材料３３０の幅Ｄ３は、スタック３２４内の幅の中で最も小さいため、メモリセル３０６のメモリ状態を変化させるために消費される電力は小さく、また、メモリにおける、最も大きな温度変化度を示す部位が、対向する各電極３２０，３２２から離間されて配置される。
【００８９】
図１３は、本発明のさらに別の実施形態による、メモリセル４０６内における、各相変化材料のスタック４２４の断面図を示している。メモリセル４０６は、第１の電極４２０と、対向する第２の電極４２２と、第１の電極４２０と第２の電極４２２との間にて展開される各相変化材料のスタック４２４とを有している。
【００９０】
本実施形態では、各相変化材料のスタック４２４は、第１の電極４２０に接触している第１の相変化材料４２６と、第２の電極４２２に接触している第２の相変化材料４２８と、第１の相変化材料４２６と第２の相変化材料４２８との間にある第３の相変化材料４３０とを有している。絶縁材料４３２は、相変化材料のスタック４２４および各電極４２０，４２２を囲んでいる。
【００９１】
本実施形態では、第１の相変化材料４２６は第２の相変化材料４２８とは異なっており、第２の相変化材料４２８は第３の相変化材料４３０とは異なっているが、その他の適切な組み合わせも可能である。
【００９２】
本実施形態では、第２の相変化材料４２８および第３の相変化材料４３０は、それぞれ、反応性エッチング用化成品におけるエッチング速度が、上記同一の反応性エッチング用化成品における第１の相変化材料４２６のエッチング速度より大きくなるように限定されている。
【００９３】
この結果、プルバックエッチングまたはウェット反応性エッチング中に、第２の相変化材料４２８の幅Ｄ２および第３の相変化材料４３０の幅Ｄ３は、第１の相変化材料４２６の幅Ｄ１より小さくなる。
【００９４】
第３の相変化材料４３０の幅Ｄ３は、スタック４２４内の幅の中で最も小さいため、メモリセル４０６のメモリ状態を変化させるために消費される電力は小さく、また、メモリにおける、大きな温度変化度を示す部位が、対向する各電極４２０，４２２から離間した位置に配置される。
【００９５】
図１４は、本発明の一実施形態によるメモリセル５０６内における、各相変化材料のグラディエント構造部５２４の断面図を示している。メモリセル５０６は、第１の電極５２０と、対向する第２の電極５２２と、第１の電極５２０および第２の電極５２２の間に展開される各相変化材料のスタックであるグラディエント構造部５２４と、を有している。
【００９６】
本実施形態では、各相変化材料のスタックであるグラディエント構造部５２４は、第１の電極５２０に接触している第１の相変化材料５２６と、第２の電極５２２に接触している第２の相変化材料５２８と、第１の相変化材料５２６および第２の相変化材料５２８の間にある第３の相変化材料５３０とを有している。絶縁材料５３２は、相変化材料のスタック５２４および各電極５２０，５２２を囲んでいる。
【００９７】
本実施形態では、各相変化材料のスタックであるグラディエント構造部５２４は、電気的特性および材料特性の傾斜部を規定する相変化材料の連続的に太さが変化するピラー部（柱状部）を規定する。具体的には、スタックであるグラディエント構造部５２４の中心部分は第３の相変化材料５３０を有している。
【００９８】
また、第３の相変化材料５３０は、反応性エッチング用化成品におけるエッチング速度が、上記同一の反応性エッチング用化成品を用いたときの、第１の相変化材料５２６または第２の相変化材料５２８のいずれかのエッチング速度よりも大きく限定するように、選択および堆積されることが望ましい。
【００９９】
別の実施形態では、第３の相変化材料５３０は、第１の相変化材料５２６および第２の相変化材料５２８のいずれかの電気抵抗よりも大きい電気抵抗を規定するものであることが望ましい。
【０１００】
本実施形態では、第１の相変化材料５２６および第３の相変化材料５３０は、それぞれ、反応性エッチング用化成品におけるエッチング速度が、上記同一の反応性エッチング用化成品を用いたときの第２の相変化材料５２８のエッチング速度より、大きくなるように限定される。
【０１０１】
この結果、プルバックエッチングまたはウェットな反応性エッチング中に、第１の相変化材料５２６の幅Ｄ１および第３の相変化材料５３０の幅Ｄ３は、第２の相変化材料５２８の幅Ｄ２より小さくできる。
【０１０２】
第３の相変化材料５３０の幅Ｄ３がスタック５２４内の幅の中で最も小さいため、メモリセル５０６のメモリ状態を変化させるために消費される電力は小さく、また、メモリにおける、大きな温度変化度を示す部位が、対向する各電極５２０，５２２から離間して配置される。
【０１０３】
以上のように、メモリセルの寿命および耐久性を改善するために、メモリにおける、大きな温度変化度を示すアクティブ領域が、対向する各電極から離間して配置されて有した低電力メモリセルの様々な実施形態について説明してきた。
【０１０４】
一般的には、各相変化材料のスタックは、そのスタックの第１の相変化材料および第２の相変化材料のいずれかの幅より小さいアクティブ領域の幅を有するように限定されて、互いに対向する各電極間に配置されている。
【０１０５】
上記のような、各相変化材料のスタックを有する相変化メモリセルは、メモリセル内のメモリ状態を変化させるための電力が低減されており、これによって、より微細な選択デバイスの使用が可能になり、従って、メモリデバイスの外形寸法を微細化することができる。上記低電力相変化メモリセルは、制御されたアンダーカットエッチングを、メモリ素子内部の様々な各相変化材料に施すことによって形成された各メモリ素子を有している。
【０１０６】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０１０７】
【図１】本発明の一実施形態による、メモリセルを有したメモリデバイスの簡略ブロック図である。
【図２】本発明の一実施形態によるメモリセルの断面図である。
【図３】本発明の一実施形態による、前処理されたウェハ上に堆積された相変化材料のスタックの断面図である。
【図４】本発明の一実施形態による、相変化材料のスタック上に堆積された電極層の断面図である。
【図５】本発明の一実施形態による、メモリセルの電極層上に堆積されたレジストおよびマスクの断面図である。
【図６】本発明の一実施形態による、ドライエッチング後における相変化材料のスタックの断面図である。
【図７】本発明の一実施形態による、ウェットなプルバックエッチング後における相変化材料のスタックの断面図である。
【図８】本発明の一実施形態による、相変化材料のスタックを囲んでいる絶縁材料の断面図である。
【図９】本発明の一実施形態によるメモリセルの平坦化された絶縁材料を示す断面図である。
【図１０】本発明の一実施形態による、相変化材料のスタックとプラグランディングパッドとを有したメモリセルの断面図である。
【図１１】本発明の別の実施形態によるメモリセルの断面図である。
【図１２】本発明の別の実施形態による、メモリセル内における相変化材料のスタックの断面図である。
【図１３】本発明のさらに別の実施形態による、メモリセル内における相変化材料のスタックの断面図である。
【図１４】本発明の一実施形態による、メモリセル内における相変化材料のグラディエント構造部を示す断面図である。
【図１】
2008072088.tif 000003
【図２】
2008072088.tif 000004
【図３】
2008072088.tif 000005
【図４】
2008072088.tif 000006
【図５】
2008072088.tif 000007
【図６】
2008072088.tif 000008
【図７】
2008072088.tif 000009
【図８】
2008072088.tif 000010
【図９】
2008072088.tif 000011
【図１０】
2008072088.tif 000012
【図１１】
2008072088.tif 000013
【図１２】
2008072088.tif 000014
【図１３】
2008072088.tif 000015
【図１４】
2008072088.tif 000016
【外国語明細書】
2008072088000001.pdf