(57)【要約】【課題】トリミングを用いず、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化してゲート電極または配線を形成できる半導体装置の製造方法を提供する。【解決手段】チャネル形成領域を有する半導体基板１０のチャネル形成領域上にゲート絶縁膜１２を形成し、その上層に第１導電層２０を形成し、第１導電層にゲート電極のパターンに対応し第１の幅２０ｗを有する第１凹部２０ｔを形成し、その内壁を被覆して、第１の幅より狭い第２の幅３１ｗの第２凹部３１ｔを有する第２導電層３１を形成し、第２凹部を埋め込んでマスク層３２を形成し、第１凹部の外部における第２導電層及びマスク層を除去し、第１凹部に残されたマスク層をマスクとして第２導電層及び第１導電層をパターン加工してゲート電極Ｇを形成し、ゲート電極Ｇの両側部における半導体基板中にソース・ドレイン領域１３を形成する。【選択図】図４
2008311567.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体基板の前記チャネル形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層に第１導電層を形成する工程と、
前記第１導電層にゲート電極のパターンに対応し第１の幅を有する第１凹部を形成する工程と、
前記第１凹部の内壁を被覆して、前記第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する工程と、
前記第２凹部を埋め込んでマスク層を形成する工程と、
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程と、
前記第１凹部に残された前記マスク層をマスクとして前記第２導電層及び前記第１導電層をパターン加工して、ゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程において、前記マスク層の上方からの研磨により前記第２導電層及び前記マスク層を除去する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程において、前記マスク層の上方からのドライエッチング加工により前記第２導電層及び前記マスク層を除去する
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１導電層を形成する工程において、前記第１導電層の途中の深さにエッチングストッパを有する第１導電層を形成し、
前記第１凹部を形成する工程において、前記エッチングストッパに達する凹部を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する工程の後に、ゲート電極のパターンに加工された前記第２度導電層を除去する工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マスク層を形成する工程において、前記第１導電層及び前記第２導電層に対してエッチング選択比を取ることができる材料によりマスク層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１導電層及び第２導電層がシリコンを含有し、前記マスク層が酸化シリコン、窒化シリコン及び／またはレジスト材料を含有する
請求項１に記載の半導体装置の製造方法。
【請求項８】
基板に第１導電層を形成する工程と、
前記第１導電層に配線のパターンに対応し第１の幅を有する第１凹部を形成する工程と、
前記第１凹部の内壁を被覆して、前記第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する工程と、
前記第２凹部を埋め込んでマスク層を形成する工程と、
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程と、
前記第１凹部に残された前記マスク層をマスクとして前記第２導電層及び前記第１導電層をパターン加工して、配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程において、前記マスク層の上方からの研磨により前記第２導電層及び前記マスク層を除去する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程において、前記マスク層の上方からのドライエッチング加工により前記第２導電層及び前記マスク層を除去する
請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電層を形成する工程において、前記第１導電層の途中の深さにエッチングストッパを有する第１導電層を形成し、
前記第１凹部を形成する工程において、前記エッチングストッパに達する凹部を形成する
請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記配線を形成する工程の後に、配線のパターンに加工された前記第２度導電層を除去する工程をさらに有する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記マスク層を形成する工程において、前記第１導電層及び前記第２導電層に対してエッチング選択比を取ることができる材料によりマスク層を形成する
請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第１導電層及び第２導電層がシリコンを含有し、前記マスク層が酸化シリコン、窒化シリコン及び／またはレジスト材料を含有する
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、配線を有する半導体装置または配線であるゲート電極が形成されたＭＯＳトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴って、微細パターンを高精度かつ高選択比でエッチング加工することが求められている。高精度を実現するためには、エッチングの前工程である写真製版技術を用いたフォトリソグラフィ工程でのフォトレジストマスク形成の精度を上げる必要がある。ところで、最小加工寸法０．１μｍ世代以降のプロセスにおける微細なゲート電極加工においては、フォトリソグラフィ技術はすでに限界に達していると考えられている。
【０００３】
このフォトリソグラフィ技術の限界を補う技術として、レジストマスクをパターン形成し、得られたレジストマスクを酸素含有プラズマによって細らせ、その後でゲート電極材料をエッチングする、いわゆるトリミング技術が知られている。
【０００４】
上記のトリミング技術では、レジストマスクの寸法自体は縮小できるものの、疎密の差によるトリミング量のバラツキが大きいという問題がある。また、プロセス世代によって変わるレジスト材料によりトリミング特性が異なるので、トリミング量の制御は今後大きな問題となる。
【０００５】
１９３ｎｍの光を用いるフォトリソグラフィで使用されるレジスト材料は、一般にトリミング特性が良好ではない。特に、垂直方向の高いレジスト侵食率（Ｒｖ）、水平方向の低いトリミング率（Ｒｈ）、及び、ラインの両端側の高い侵食率（Ｒｅ）において問題がある。
【０００６】
ＶＬＳＩの製造プロセスにおいて必要とされる最小寸法加工はますます微細化していき、レジストマスクのトリミングにより微細化を進めようとすると、所望の水平方向の大きさに達する前にレジストマスクの一部分が完全に侵食されてしまうという垂直方向の侵食率の問題が発生する。また、レジストマスクの厚さを薄くできないといった問題も知られている。
【０００７】
例えば特許文献１には、ＭＯＳトランジスタのゲート電極をパターン作成する際、先に所望の幅を有するサイドウォールスペーサを作成しておき、後からゲート電極を作成する手法が開示されている。
【０００８】
また、特許文献２には、ゲート電極となるポリシリコン膜の上に絶縁膜を形成し、絶縁膜に凹部を形成し、凹部の内壁に沿ってサイドウォールを作成し、その間の領域にフォトレジストを形成し、このフォトレジストをマスクにしてゲート電極を加工する方法が開示されている。
【０００９】
しかしながら、特許文献１の手法では、既存のプロセスから変更する部分が多く、さらにエクステンション領域やハロ（ポケット領域）が既存のイオン注入技術で形成することができないという問題がある。
また、特許文献２の手法では、絶縁膜に凹部を形成し、凹部の内壁にサイドウォールを作成することにより、工程数が大きく増加するという問題が生じる。また、サイドウォールの幅の精度を高めることが非常に難しく、ゲート電極長となるサイドウォールの内側の幅を精度良くコントロールすることが大変困難となっている。
【特許文献１】特開２００２−３３４９９２号公報
【特許文献２】特開平１０−１５００４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする課題は、トリミング技術を用いずに、ＭＯＳトランジスタのゲート電極などの配線をパターン形成する際に、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化して形成することが困難であることである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板の前記チャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に第１導電層を形成する工程と、前記第１導電層にゲート電極のパターンに対応し第１の幅を有する第１凹部を形成する工程と、前記第１凹部の内壁を被覆して、前記第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する工程と、前記第２凹部を埋め込んでマスク層を形成する工程と、前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程と、前記第１凹部に残された前記マスク層をマスクとして前記第２導電層及び前記第１導電層をパターン加工して、ゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程とを有することを特徴とする。
【００１２】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板のチャネル形成領域上にゲート絶縁膜を形成し、ゲート絶縁膜の上層に第１導電層を形成し、第１導電層にゲート電極のパターンに対応し第１の幅を有する第１凹部を形成する。次に、第１凹部の内壁を被覆して、第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する。次に、第２凹部を埋め込んでマスク層を形成し、第１凹部の外部における第２導電層及びマスク層を除去し、第１凹部に残されたマスク層をマスクとして第２導電層及び第１導電層をパターン加工して、ゲート電極を形成し、ゲート電極の両側部における半導体基板中にソース・ドレイン領域を形成する。
【００１３】
また、本発明の半導体装置の製造方法は、基板に第１導電層を形成する工程と、前記第１導電層に配線のパターンに対応し第１の幅を有する第１凹部を形成する工程と、前記第１凹部の内壁を被覆して、前記第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する工程と、前記第２凹部を埋め込んでマスク層を形成する工程と、前記第１凹部の外部における前記第２導電層及び前記マスク層を除去する工程と、前記第１凹部に残された前記マスク層をマスクとして前記第２導電層及び前記第１導電層をパターン加工して、配線を形成する工程とを有することを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、基板に第１導電層を形成し、第１導電層に配線のパターンに対応し第１の幅を有する第１凹部を形成する。次に、第１凹部の内壁を被覆して、第１の幅より狭い第２の幅の第２凹部を有する第２導電層を形成する。次に、第２凹部を埋め込んでマスク層を形成し、第１凹部の外部における第２導電層及びマスク層を除去し、第１凹部に残されたマスク層をマスクとして第２導電層及び第１導電層をパターン加工して、配線を形成する。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、ＭＯＳトランジスタのゲート電極などの配線をパターン形成する際に、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化して形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の半導体装置とその形成方法の実施の形態について、図面を参照して説明する。
【００１７】
第１実施形態
図１は、本実施形態に係る半導体装置の模式断面図である。
例えば、シリコン基板などの半導体基板１０に、チャネル形成領域を有する活性領域を区分するためにＬＯＣＯＳ（local oxidation of silicon）法あるいはＳＴＩ（shallow trench isolation）法などによる素子分離絶縁膜１１が形成されており、上記のチャネル形成領域上において、酸化シリコンからなるゲート絶縁膜１２が形成され、その上層にポリシリコンなどの第１導電層２０ａとポリシリコンまたはアモルファスシリコンなどの第２導電層３１ａからなるゲート電極Ｇが形成されている。
さらに、ゲート電極Ｇの両側部における半導体基板１０中に、ソース・ドレイン領域１３が形成されている。
上記のようにして、ＭＯＳトランジスタが構成されている。
【００１８】
また、例えば、ゲート電極Ｇ上に酸化シリコンなどのマスク層３２ｍが形成されており、ＭＯＳトランジスタ全体を被覆して酸化シリコンなどの層間絶縁膜３３が形成されている。また、例えば、層間絶縁膜３３にはソース・ドレイン領域１３に達するコンタクトホール３３ｃが開口されており、コンタクトホール３３ｃ内に導電性材料が埋め込まれ、プラグなどを含む上層配線３４が形成されている。
【００１９】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
図２〜図４は、本実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
まず、図２（ａ）に示すように、例えば、シリコン基板などの半導体基板１０に、チャネル形成領域を有する活性領域を区分するためにＬＯＣＯＳ法あるいはＳＴＩ法などにより素子分離絶縁膜１１を形成する。
次に、例えば、熱酸化処理などによりチャネル形成領域を被覆して全面に、０．５〜２０ｎｍの膜厚の酸化シリコンからなるゲート絶縁膜１２を形成する。
【００２０】
次に、例えば、ＣＶＤ（chemical vapor deposition）法によりポリシリコンなどの導電体を１００〜２００ｎｍの膜厚で堆積させて、第１導電層２０を形成する。
次に、例えば、フォトリソグラフィ工程により、ゲート電極のパターンの開口部３０ｐを有するレジスト膜３０をパターン形成する。
【００２１】
次に、図２（ｂ）に示すように、例えば、レジスト膜３０をマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、第１導電層２０にゲート電極のパターンに対応し第１の幅２０ｗを有する第１凹部２０ｔを形成する。ここで、ゲート電極のパターンに対応するとは、このパターンのままでゲート電極のパターンとなるのではなく、後工程においてこのパターンから幅を狭められた結果ゲート電極のパターンとなることを指す。
このときのエッチングは、例えば、残される第１導電層２０の高さがゲート電極としての所望の高さとなるように、時間制御によって行う。
【００２２】
次に、図３（ａ）に示すように、例えば、ＣＶＤ法により第１凹部２０ｔの内壁を被覆して全面にポリシリコンまたはアモルファスシリコンを堆積させ、第１の幅２０ｗより狭い第２の幅３１ｗの第２凹部３１ｔを有する第２導電層３１を形成する。
【００２３】
次に、図３（ｂ）に示すように、例えば、ＴＥＯＳ（tetraethylorthosilicate）を原料ガスとする減圧ＣＶＤ法により第２凹部３１ｔを埋め込んで全面に酸化シリコンを堆積させ、マスク層３２を形成する。
ここで、マスク層３２を形成するには、第１導電層２０及び第２導電層３１に対してエッチング選択比を取ることができる材料により形成する。例えば、上記のポリシリコンあるいはアモルファスシリコンなどのシリコンを含有する導電材料からなる第１及び第２導電層（２０，３１）に対して、マスク層としては、酸化シリコン、窒化シリコン及び／またはレジスト材料を含有する材料で形成する。
【００２４】
次に、図４（ａ）に示すように、第１凹部２０ｔの外部における第２導電層３１及びマスク層３２を除去することにより、第１凹部２０ｔ内に埋め込まれた第２導電層３１及びマスク層３２ｍとする。
ここでは、例えば、マスク層の上方からのＣＭＰ（化学機械研磨）などの研磨あるいはＲＩＥ（反応性イオンエッチング）などのエッチバックにより行う。
【００２５】
次に、図４（ｂ）に示すように、マスク層３２ｍをハードマスクとして、ＲＩＥなどのエッチングを行って第２導電層３１及び第１導電層２０をＲＩＥ（反応性イオンエッチング）などのドライエッチング加工し、ゲート電極のパターンの第１導電層２０ａと第２導電層３１ａとする。これにより、第１導電層２０ａと第２導電層３１ａからなるゲート電極Ｇが形成される。上記において、ゲート電極Ｇは、第１の幅２０ｗから第２の幅３１ｗに狭められて形成される。
【００２６】
以降の工程としては、例えば、ゲート電極Ｇ（またはマスク層３２ｍ）をマスクとして導電性不純物をイオン注入して、ゲート電極Ｇの両側部における半導体基板１０中に、ソース・ドレイン領域１３を形成する。上記でＭＯＳトランジスタが形成される。
以降において、マスク層３２ｍと第２導電層３１ａは除去してもよいが、本実施形態においてはそのまま残している例を示している。
【００２７】
さらに、例えば、ＣＶＤ法によりＭＯＳトランジスタ全体を被覆して酸化シリコンを堆積させて層間絶縁膜３３を形成し、層間絶縁膜３３にはソース・ドレイン領域１３に達するコンタクトホール３３ｃを開口して、コンタクトホール３３ｃ内に導電性材料を埋め込んでプラグなどを形成して上層配線３４とする。
以上で、図１に示す半導体装置を製造することができる。
【００２８】
上記の本実施形態に係る半導体装置の製造方法によれば、ＭＯＳトランジスタのゲート電極をパターン形成する際に、トリミング技術を用いず、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化して形成することができる。
【００２９】
特に、第２導電層３１に設けられる第２凹部の幅（第２の幅）３１ｗは、レジスト膜の開口幅に相当する第１の幅２０ｗに対して、第２導電層３１の膜厚の２倍分、高精度に狭められていることになり、ゲート電極や微細な配線である細線などを、高精度に制御して細く形成することができる。第２導電層の膜厚を高精度に制御できるので、第２凹部の幅を高精度に制御することが可能となっている。
例えば、レジスト膜のゲート電極としての開口幅、即ち、第１凹部の幅が１００ｎｍであったとして、第２導電層の膜厚を２０ｎｍとすると、ゲート電極の幅(ゲート長)に相当する第２凹部の幅を６０ｎｍにまで狭めることができる。
【００３０】
第２実施形態
図５は、本実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態の半導体装置と同様の構成であるが、第１導電層２１ａのみでゲート電極Ｇが構成されている。
【００３１】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
図６〜図８は、本実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
まず、図６（ａ）に示すように、例えば、シリコン基板などの半導体基板１０に、チャネル形成領域を有する活性領域を区分するためにＬＯＣＯＳ法あるいはＳＴＩ法などにより素子分離絶縁膜１１を形成する。
次に、例えば、熱酸化処理などによりチャネル形成領域を被覆して全面に、０．５〜２０ｎｍの膜厚の酸化シリコンからなるゲート絶縁膜１２を形成する。
【００３２】
次に、例えば、ＣＶＤ（chemical vapor deposition）法によりポリシリコンなどの導電体を１００〜２００ｎｍの膜厚で堆積させて、第１導電層を形成する。
ここでは、例えば、下部第１導電層２１、エッチングストッパ２２、上部第１導電層２３を順に成膜し、下部第１導電層２１と上部第１導電層２３からなる第１導電層の途中の深さにエッチングストッパ２２を有する構造とする。
次に、例えば、フォトリソグラフィ工程により、ゲート電極のパターンの開口部３０ｐを有するレジスト膜３０をパターン形成する。
【００３３】
次に、図６（ｂ）に示すように、例えば、レジスト膜３０をマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、上部第１導電層２３にゲート電極のパターンに対応し第１の幅２３ｗを有し、エッチングストッパ２２に達する第１凹部２３ｔを形成する。
本実施形態においては、上部第１導電層はゲート電極を構成せず、下部第１導電層２１のみがゲート電極となる。所望のゲート電極高さとなるように、下部第１導電層２１を形成する。
上記のエッチングはエッチングストッパで停止するので、エッチング処理の時間制御は不要となる。
【００３４】
次に、図７（ａ）に示すように、例えば、ＣＶＤ法により第１凹部２３ｔの内壁を被覆して全面にポリシリコンまたはアモルファスシリコンを堆積させ、第１の幅２３ｗより狭い第２の幅３１ｗの第２凹部３１ｔを有する第２導電層３１を形成する。
【００３５】
次に、図７（ｂ）に示すように、例えば、ＴＥＯＳを原料ガスとする減圧ＣＶＤ法により第２凹部３１ｔを埋め込んで全面に酸化シリコンを堆積させ、マスク層３２を形成する。
ここで、マスク層３２を形成するには、第１導電層（２１，２３）及び第２導電層３１に対してエッチング選択比を取ることができる材料により形成する。例えば、上記のポリシリコンあるいはアモルファスシリコンなどのシリコンを含有する導電材料からなる第１導電層（２１，２３）及び第２導電層３１に対して、マスク層としては、酸化シリコン、窒化シリコン及び／またはレジスト材料を含有する材料で形成する。
【００３６】
次に、図８（ａ）に示すように、第１凹部２３ｔの外部における第２導電層３１及びマスク層３２を除去することにより、第１凹部２３ｔ内に埋め込まれた第２導電層３１及びマスク層３２ｍとする。
ここでは、例えば、マスク層の上方からのＣＭＰなどの研磨あるいはＲＩＥなどのエッチバックにより行う。
【００３７】
次に、図８（ｂ）に示すように、マスク層３２ｍをハードマスクとして、ＲＩＥなどのエッチングを行って第２導電層３１及び第１導電層（２１，２３）をＲＩＥなどのドライエッチング加工し、ゲート電極のパターンの第１導電層２１ａ、第２導電層３１ａと、エッチングストッパ２２ａとする。これにより、第１導電層２１ａからなるゲート電極Ｇが形成される。上記において、ゲート電極Ｇは、第１の幅２３ｗから第２の幅３１ｗに狭められて形成される。
上記の第１導電層（２１，２３）のエッチング途中、エッチングストッパ２２でエッチングが停止する場合にはエッチングストッパ２２をエッチングする条件に変更し、エッチングストッパが除去されたら再びエッチング条件をポリシリコン（アモルファスシリコン）用の条件に戻してエッチングを行う。
【００３８】
以降の工程としては、例えば、ゲート電極Ｇ（またはマスク層３２ｍ）をマスクとして導電性不純物をイオン注入して、ゲート電極Ｇの両側部における半導体基板１０中に、ソース・ドレイン領域１３を形成する。上記でＭＯＳトランジスタが形成される。
次に、例えば、マスク層３２ｍ、第２導電層３１ａ及びエッチングストッパ２２ａをエッチング処理により除去する。
【００３９】
さらに、例えば、ＣＶＤ法によりＭＯＳトランジスタ全体を被覆して酸化シリコンを堆積させて層間絶縁膜３３を形成し、層間絶縁膜３３にはソース・ドレイン領域１３に達するコンタクトホール３３ｃを開口して、コンタクトホール３３ｃ内に導電性材料を埋め込んでプラグなどを形成して上層配線３４とする。
以上で、図５に示す半導体装置を製造することができる。
【００４０】
上記の本実施形態に係る半導体装置の製造方法によれば、ＭＯＳトランジスタのゲート電極をパターン形成する際に、トリミング技術を用いず、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化して形成することができる。
【００４１】
特に、第２導電層３１に設けられる第２凹部の幅（第２の幅）３１ｗは、レジスト膜の開口幅に相当する第１の幅２３ｗに対して、第２導電層３１の膜厚の２倍分、高精度に狭められていることになり、ゲート電極や微細な配線である細線などを、高精度に制御して細く形成することができる。第２導電層の膜厚を高精度に制御できるので、第２凹部の幅を高精度に制御することが可能となっている。また、下部第１導電層２１のみがゲート電極となるので、所望のゲート電極高さとなるように下部第１導電層の膜厚を制御して形成することで、ゲート電極の高さを高精度に形成することが可能である。
例えば、レジスト膜のゲート電極としての開口幅、即ち、第１凹部の幅が１００ｎｍであったとして、第２導電層の膜厚を２０ｎｍとすると、ゲート電極の幅(ゲート長)に相当する第２凹部の幅を６０ｎｍにまで狭めることができる。
【００４２】
上記の第１及び第２実施形態においては、ＭＯＳトランジスタのゲート電極として、微細化して形成するための半導体装置の製造方法を説明しているが、ゲート電極に限らず、微細な配線（細線）を形成する方法として本発明を適用することができる。
この場合には、第１及び第２実施形態においてチャネル形成領域を有する半導体基板の代わりに、細線を形成する基板を用いて形成すればよい。
【００４３】
本発明は上記の説明に限定されない。
例えば、ソース・ドレイン領域のプロファイルやゲート電極の両側部に形成されるサイドウォールの構造、シリサイドの有無なども任意である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００４４】
本発明の半導体装置の製造方法は、ＭＯＳトランジスタや微細な配線である細線を有する半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００４５】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）〜（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図３】図３（ａ）〜（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図４】図４（ａ）〜（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図５】図５は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図６】図６（ａ）〜（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図７】図７（ａ）〜（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図８】図８（ａ）〜（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【符号の説明】
【００４６】
１０…半導体基板、１１…素子分離絶縁膜、１２…ゲート絶縁膜、１３…ソース・ドレイン領域、２０，２０ａ…第１導電層、２０ｔ…第１凹部、２０ｗ…第１の幅、２１，２１ａ…下部第１導電層、２２，２２ａ…エッチングストッパ、２３…上部第１導電層、２３ｔ…第１凹部、２３ｗ…第１の幅、３０…レジスト膜、３１…第２導電層、３１ｔ…第２凹部、３１ｗ…第２の幅、３２，３２ｍ…マスク層、３３…層間絶縁膜、３４…上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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