(57)【要約】【課題】半導体集積回路装置のレイアウト設計の作業時間の長時間化を抑制しつつ、２つの層の同一ノードを形成する両配線間の配線抵抗をより低減することができるレイアウト装置及びレイアウト方法を提供する。【解決手段】レイアウト装置は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行う。レイアウト装置は、各２つの層の図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出し、第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出し、論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成する。【選択図】図２
2008040678.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、
前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出手段と、
前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを特徴とするレイアウト装置。
【請求項２】
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、
前記抽出された第１パターン図形を、該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大手段と、
前記抽出された第２パターン図形を、該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大手段と、
前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大手段と、
前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出手段と、
前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出手段と、
前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを特徴とするレイアウト装置。
【請求項３】
請求項２に記載のレイアウト装置において、
前記拡大論理和図形及び前記第１拡張可能領域図形を論理積処理した第１論理積図形を算出する第１論理積図形算出手段と、
前記拡大論理和図形及び前記第２拡張可能領域図形を論理積処理した第２論理積図形を算出する第２論理積図形算出手段と、
前記第１論理積図形内で、前記第１パターン図形を一方向に所定間隔をおいて順次平行移動させてなる第１パターン図形群を生成する第１生成手段と、
前記第１論理積図形内で、前記第２パターン図形を前記一方向とは異なる他方向に所定間隔をおいて順次平行移動させてなる第２パターン図形群を生成する第２生成手段とを備え、
前記ビア生成手段が前記コンタクトビアを生成する論理積図形は、前記第１パターン図形群及び前記第２パターン図形群を論理積処理した図形であることを特徴とするレイアウト装置。
【請求項４】
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、
前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出段階と、
前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを特徴とするレイアウト方法。
【請求項５】
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、
前記抽出された第１パターン図形を、該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大段階と、
前記抽出された第２パターン図形を、該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大段階と、
前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大段階と、
前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出段階と、
前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出段階と、
前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置及びレイアウト方法に関するものである。
【０００２】
近年、半導体集積回路装置（ＬＳＩ）は大規模・高集積化が進められ、設計データのデータ量が多くなってきている。そのため、半導体集積回路装置のレイアウト設計に多くの時間がかかる傾向にあり、その作業時間を短縮する技術が要求されている。
【０００３】
また、半導体集積回路装置は、微細化に伴って配線（メタル配線）の積層化がますます促進されており、２つの層の同一ノードを形成する両配線間の接触不良による配線抵抗の増加が懸念されている。このため、当該配線抵抗をより低減することが可能なレイアウト設計が必要とされている。
【背景技術】
【０００４】
従来、半導体集積回路装置（ＬＳＩ）のレイアウト設計において、例えばネットドリブンツールを用いた環境でのコンタクトビアの自動生成は既存の技術となっている。このようにレイアウト設計された半導体集積回路装置は、例えばレイアウト検証ツールにより各種検証が実行される。
【０００５】
例えば特許文献１では、寄生容量が遅延に与える影響の大きい配線を抽出し、配線幅を再算出し、配線幅を他の配線と接触しない範囲で自動的に変更することが記載されている。
【０００６】
また、例えば特許文献２では、設計基準違反のコンタクトビアを検出し、そのコンタクトビアに関連する配線層を変更しコンタクトビアを取り除いたり、コンタクトビアの位置を移動したりして基準違反をなくすことが記載されている。
【特許文献１】特開平８−８３８４７号公報（第２図）
【特許文献２】特開平１０−６５００７号公報（第５−６図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、２つの層の同一ノードを形成する両配線間の配線抵抗の低減にあたっては、該両配線間をより多くのコンタクトビアで接続することが好ましい。あるいは、こうしたコンタクトビアを配置し得る各配線の面積をより大きく確保することが好ましい。しかしながら、このような修正を行うためには、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要があり、その作業時間の長時間化を余儀なくされる。
【０００８】
本発明の目的は、半導体集積回路装置のレイアウト設計の作業時間の長時間化を抑制しつつ、２つの層の同一ノードを形成する両配線間の配線抵抗をより低減することができるレイアウト装置及びレイアウト方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、請求項１に記載の発明は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出手段と、前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを要旨とする。
【００１０】
同構成によれば、前記抽出された論理積図形内に、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビアを生成することができる。従って、このようなコンタクトビアの追加によりレイアウトの修正された半導体集積回路装置は、前記論理積図形に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、前記抽出された第１及び第２パターン図形等を用いた図形的な処理でより多くのコンタクトビアを生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【００１１】
請求項２に記載の発明は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、前記抽出された第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大手段と、前記抽出された第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大手段と、前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大手段と、前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出手段と、前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出手段と、前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを要旨とする。
【００１２】
同構成によれば、前記第１拡大手段により、前記第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形が算出される。また、前記第２拡大手段により、前記第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形が算出される。そして、前記拡大手段により、これら第１及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形が算出される。一方、前記第１算出手段により、前記第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形が算出される。また、前記第２算出手段により、前記第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形が算出される。そして、前記ビア生成手段により、前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内にコンタクトビアが生成される。このように、同一ノードを形成する前記第１及び第２パターン図形を拡大してコンタクトビアを生成したことで、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビアを生成することができる。従って、このようなコンタクトビアの追加によりレイアウトの修正された半導体集積回路装置は、前記論理積図形に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、前記抽出された第１及び第２パターン図形等を用いた図形的な処理でより多くのコンタクトビアを生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【００１３】
請求項３に記載の発明は、請求項２に記載のレイアウト装置において、前記拡大論理和図形及び前記第１拡張可能領域図形を論理積処理した第１論理積図形を算出する第１論理積図形算出手段と、前記拡大論理和図形及び前記第２拡張可能領域図形を論理積処理した第２論理積図形を算出する第２論理積図形算出手段と、前記第１論理積図形内で、前記第１パターン図形を一方向に所定間隔をおいて順次平行移動させてなる第１パターン図形群を生成する第１生成手段と、前記第１論理積図形内で、前記第２パターン図形を前記一方向とは異なる他方向に所定間隔をおいて順次平行移動させてなる第２パターン図形群を生成する第２生成手段とを備え、前記ビア生成手段が前記コンタクトビアを生成する論理積図形は、前記第１パターン図形群及び前記第２パターン図形群を論理積処理した図形であることを要旨とする。
【００１４】
同構成によれば、前記ビア生成手段は、前記第１パターン図形を一方向に所定間隔をおいて順次平行移動させてなる縞状の第１パターン図形群及び前記第２パターン図形を前記一方向とは異なる他方向に所定間隔をおいて順次平行移動させてなる縞状の第２パターン図形群を論理積処理した図形内に前記コンタクトビアを生成する。このように、前記第１及び第２パターン図形を、その線幅を変えることなく前記第１及び前記第２パターン図形群としてそれぞれ拡大したことで、線幅に係る設計ルールに違反することなくより多くのコンタクトビアを生成することができる。
【００１５】
請求項４に記載の発明は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出段階と、前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを要旨とする。
【００１６】
同構成によれば、前記抽出された論理積図形内に、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビアを生成することができる。従って、このようなコンタクトビアの追加によりレイアウトの修正された半導体集積回路装置は、前記論理積図形に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、前記抽出された第１及び第２パターン図形等を用いた図形的な処理でより多くのコンタクトビアを生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【００１７】
請求項５に記載の発明は、少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、前記抽出された第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大段階と、前記抽出された第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大段階と、前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大段階と、前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出段階と、前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出段階と、前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを要旨とする。
【００１８】
同構成によれば、前記第１拡大段階において、前記第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形が算出される。また、前記第２拡大段階において、前記第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形が算出される。そして、前記拡大段階において、これら第１及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形が算出される。一方、前記第１算出段階において、前記第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形が算出される。また、前記第２算出段階において、前記第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形が算出される。そして、前記ビア生成段階において、前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内にコンタクトビアが生成される。このように、同一ノードを形成する前記第１及び第２パターン図形を拡大してコンタクトビアを生成したことで、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビアを生成することができる。従って、このようなコンタクトビアの追加によりレイアウトの修正された半導体集積回路装置は、前記論理積図形に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、前記抽出された第１及び第２パターン図形等を用いた図形的な処理でより多くのコンタクトビアを生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【発明の効果】
【００１９】
本発明では、半導体集積回路装置のレイアウト設計の作業時間の長時間化を抑制しつつ、２つの層の同一ノードを形成する両配線間の配線抵抗をより低減することができるレイアウト装置及びレイアウト方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明を具体化した第１の実施形態について図面に従って説明する。
図１は、本実施形態に係るレイアウト装置の概略構成図である。同図に示されるように、レイアウト装置は、中央制御装置１１と、ワーキングエリア（メモリ）１２と、図形演算器１３と、図形発生器１４と、判定処理装置１５とを備えて構成される。そして、レイアウト装置は、例えば磁気ディスク装置などの記憶装置（図示略）に格納された入力ポリゴンデータ１６ａを入力するとともに、その処理後のポリゴンデータ１６ｂを同様の記憶装置に出力・格納する。また、レイアウト装置は、入力ポリゴンデータ１６ａや各種処理データに基づく画像をＣＲＴなどの表示装置（図示略）に表示する。
【００２１】
なお、入力ポリゴンデータ１６ａは、例えば汎用のＣＡＤ(Computer Aided Design) 装置が備える自動レイアウトツールにより半導体集積回路装置（以下、「ＬＳＩ」という）の回路情報（ネットリスト）に基づいて自動的に作成されたデータファイル又はこれに基づくフォーマットデータであって、ＬＳＩの配置・配線のレイアウトパターンを少なくとも１つのパターン図形（ポリゴン）を有する複数層の図形データで表現する。すなわち、このデータファイルは、例えばＬＳＩの各配線層（メタル層）の配線に対応するパターン図形に対し、その形状を規定する座標値列、その配置される層を規定する層番号及びそのノードを規定するテキスト等の各情報を有する。一方、処理後のポリゴンデータ１６ｂも、入力ポリゴンデータ１６ａと同様の情報を有する。
【００２２】
中央制御装置１１は、前記図形演算器１３、図形発生器１４及び判定処理装置１５に制御信号を出力してこれらを統括制御し、前記ワーキングエリア１２に読み込まれた入力ポリゴンデータ１６ａを処理させるとともに、その処理動作時に生成した処理データを一時的にワーキングエリア１２に格納させ、あるいは該処理データを図形演算器１３及び図形発生器１４間でやりとりさせる。なお、ワーキングエリア１２に格納された最終的な処理データは、処理後のポリゴンデータ１６ｂとして出力される。
【００２３】
図形演算器１３は、中央制御装置１１からの制御信号により制御されており、ワーキングエリア１２に格納された処理データ（入力ポリゴンデータ１６ａ等）又は前記図形発生器１４の処理データを入力して、図形の論理演算処理（論理積処理、論理和処理等）や、該図形のシフト処理（拡張処理、移動処理、削除処理等）を行う。そして、図形演算器１３は、その処理データをワーキングエリア１２に格納し、あるいは図形発生器１４に出力する。
【００２４】
図形発生器１４は、中央制御装置１１からの制御信号により制御されており、ワーキングエリア１２に格納された処理データ又は前記図形演算器１３の処理データを入力して、コンタクトビアや配線（メタル配線）等のパターン図形を生成する。そして、図形発生器１４は、その処理データをワーキングエリア１２に格納し、あるいは図形演算器１３に出力する。
【００２５】
判定処理装置１５は、中央制御装置１１及び図形演算器１３からの各制御信号により制御されており、前記ワーキングエリア１２に制御信号を出力してこれを制御し、該ワーキングエリア１２に入力ポリゴンデータ１６ａを入力・格納するとともに、ワーキングエリア１２に格納された最終的な処理データを処理後のポリゴンデータ１６ｂとして出力する。
【００２６】
次に、レイアウト装置（中央制御装置１１）の処理動作について説明する。図２は、レイアウト装置の処理動作を示すフローチャートであり、図３〜図１０は、該処理動作に応じた各層の図形データの一例を段階的に示す画像例である。以下では、図２に示した各処理段階（ステップ）について、図３〜図１０で示した具体的な画像例を参照しつつ説明する。
【００２７】
この処理が開始されると、まず、ＬＳＩのレイアウトパターン（入力ポリゴンデータ１６ａ）が入力される（ステップ１）。
図３では、レイアウトパターンを表す複数層の図形データとして、最上層の図形データ２１及びその１つ下の層、即ち隣り合う層の図形データ２２等が形成されている。なお、図形データ２１は、グランド電位ＧＮＤのノードを形成する長方形のパターン図形２３と、該パターン図形２３の一側（図３の上側）に離隔配置された長方形の各種パターン図形２４，２５とを有する。一方、図形データ２２は、グランド電位ＧＮＤのノードを形成する略四角枠状のパターン図形２６と、該パターン図形２６の内側に離隔配置された長方形の各種パターン図形２７，２８とを有する。そして、同一ノード（グランド電位ＧＮＤ）を形成するパターン図形２３と重なるパターン図形２６の一側（図３の下側）の長尺状の図形部２６ａの位置に合わせて、所定面積を有する正方形のコンタクトビア２９が等間隔で複数配置されている。これらコンタクトビア２９は、自動レイアウトツールにより自動配置（仮配置）されたものである。また、前記図形部２６ａの長手方向中間部からは、これに直交する態様で延出図形部２６ｂが延出形成されている。
【００２８】
ここで、チェックするノード名が付加され特定ノードが指定されると、配線を表す当該ノードの全層のパターン図形が抽出される（ステップ２：ノード抽出手段、ノード抽出段階）。図４では、特定ノードとしてグランド電位ＧＮＤのノードの指定によりパターン図形２３，２６が抽出されている。
【００２９】
次に、各隣り合う２つの層の図形データにおいて、抽出された特定ノードの両パターン図形（第１パターン図形及び第２パターン図形）を論理積処理した図形（論理積図形）が抽出される（ステップ３：論理積図形抽出手段、論理積図形抽出段階）。この処理において最初に注目される隣り合う２つの層は、最上層及びその１つ下の層に設定されている。
【００３０】
図５では、抽出されたパターン図形２３，２６の論理積処理により、論理積図形３１が抽出されている。この論理積図形３１は、前記図形部２６ａ及び延出図形部２６ｂのそれぞれに対応する図形部３１ａ及び延出図形部３１ｂを有する。なお、延出図形部３１ｂの基端部は、縮幅されてネック部３１ｃを形成する。また、上記論理積図形３１は、前記図形部３１ａの長手方向両端部からこれに直交する態様で延出形成された延出片３１ｄ，３１ｅを有する。
【００３１】
なお、処理するエリアが広い場合には、範囲が分割されて複数回処理が実行される（ステップ４）。
次に、抽出された論理積図形のうち、コンタクトビア配置不可なパターン、即ちコンタクトビア配置可能最小配線幅未満のパターンがシフト処理で除外される（ステップ５）。このとき、少なくとも１つの閉領域図形が形成される。図６では、ネック部３１ｃ及び延出片３１ｄ，３１ｅ（破線で囲んだ領域）が除外されている。これに伴い、論理積図形３１は、図形部３１ａに対応する閉領域図形３２と、延出図形部３１ｂに準じた閉領域図形３３とに分割される。
【００３２】
次に、閉領域図形ごとに、直上直下を接続するコンタクトビア（仮配置されたコンタクトビア）が存在するか否かが判断される（ステップ６）。図７では、コンタクトビア２９の存在する一方の閉領域図形３２を実線で、コンタクトビア２９の存在しない他方の閉領域図形３３を破線で囲んで明示している。
【００３３】
そして、コンタクトビアの存在しない閉領域図形（非存在領域図形）内には、所定の内包基準に従ってコンタクトビアが生成される（ステップ７：ビア生成手段、ビア生成段階）。具体的には、当該閉領域図形の境界位置及び隣り合うコンタクトビアとの間に、設計ルールを満足する所定間隔が確保されるようにその制限一杯にコンタクトビアが生成される。図８では、コンタクトビア２９の存在しない閉領域図形３３内に、上記所定の内包基準に従ってコンタクトビア２９が制限一杯に生成されている。
【００３４】
一方、コンタクトビアの存在する閉領域図形（存在領域図形）に対しては、その面積に対する仮配置されたコンタクトビアの総面積の割合（面積比）が算出される（ステップ８）。そして、コンタクトビアの総面積の割合が所定閾値を超えるか否かが判断される（ステップ９）。図９では、閉領域図形３２の両端部（破線で囲んだ領域）にコンタクトビア２９が存在しないことで、その総面積の割合が所定閾値を超えない状態、即ちコンタクトビア２９を配置する余剰スペースがある状態を図示している。なお、前記閉領域図形３３内には、前述の態様でコンタクトビア２９が制限一杯に生成されていることで、コンタクトビア２９の総面積の割合が所定閾値を超えることはいうまでもない。
【００３５】
コンタクトビアの総面積の割合が所定閾値を超えない閉領域図形に対しては、現在のコンタクトビアが一旦消去され、改めて前記所定の内包基準に従ってコンタクトビアが生成される（ステップ１０：ビア生成手段、ビア生成段階）。図１０では、閉領域図形３２内に、上記所定の内包基準に従ってコンタクトビア２９が制限一杯に生成されている。
【００３６】
ステップ７又はステップ１０の処理後、ステップ３に戻って処理が繰り返され、全ての閉領域図形においてコンタクトビアの総面積の割合が所定閾値を超えると（ステップ９でＹＥＳ）、エリア内の処理全てが完了したか否かが判断される（ステップ１１）。そして、エリア内の処理全てが完了していないと判断されると、ステップ３に戻ってエリア内の処理全てが完了するまで処理が繰り返され、一方、エリア内の処理全てが完了したと判断されると、全層の処理が完了したか否かが判断される（ステップ１２）。
【００３７】
そして、全層の処理が完了していないと判断されると、注目する２つの層をそれぞれ１層下にした後、ステップ３に戻って全層の処理が完了するまで処理が繰り返され、全層の処理が完了したと判断されると、全ノードの処理が完了したか否かが判断される（ステップ１３）。そして、全ノードの処理が完了していないと判断されると、ステップ２においてチェックする新たなノード名が付加されて全ノードの処理が完了するまで処理が繰り返され、全ノードの処理が完了したと判断されると、この最終的な処理データが処理後のポリゴンデータ１６ｂとして出力される（ステップ１４）。
【００３８】
このポリゴンデータ１６ｂでは、全ノードにおいて同一ノードを形成するパターン図形（第１及び第２パターン図形）の形状を変えることなく制限一杯にコンタクトビア２９が生成されている。このポリゴンデータ１６ｂは、例えば電子ビーム描画データに変換されてＬＳＩ製造用の描画マスクの作成に供される。従って、このポリゴンデータ１６ｂに基づきレイアウトの修正されたＬＳＩは、前記閉領域図形（３２，３３）に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗が低減される。
【００３９】
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、抽出された論理積図形３１（閉領域図形３２，３３）内に、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビア２９を生成することができる。従って、このようなコンタクトビア２９の追加によりレイアウトの修正されたＬＳＩは、前記論理積図形３１（閉領域図形３２，３３）に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、抽出されたパターン図形２３，２６等を用いた図形的な処理でより多くのコンタクトビア２９を生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【００４０】
（２）本実施形態では、閉領域図形３３（非存在領域図形）内に、前記所定の内包基準に従ってその制限一杯にコンタクトビア２９を生成・追加することができる。
（３）本実施形態では、閉領域図形３２（存在領域図形）内、即ち非効率的に前記コンタクトビア２９の仮配置された該閉領域図形３２内に、前記所定の内包基準に従ってその制限一杯にコンタクトビア２９を生成・追加することができる。
【００４１】
（４）本実施形態では、抽出された論理積図形３１から、前記コンタクトビア２９の生成に必要な最小線幅未満の領域図形（ネック部３１ｃ、延出片３１ｄ，３１ｅ）が除去されることで、前記コンタクトビア２９が生成される論理積図形の領域が削減される分、演算負荷を軽減することができる。
【００４２】
（５）本実施形態では、入力ポリゴンデータ１６ａの入力により、コンタクトビア２９をその制限一杯に自動的に生成することができる。これらコンタクトビア２９は、設計ルールを満足するように生成されるため、従来例（特許文献２）のように、コンタクトビアのエラー判定を行う必要はない。
【００４３】
（第２の実施形態）
以下、本発明を具体化した第２の実施形態について図面に従って説明する。なお、第２の実施形態は、各隣り合う２つの層の図形データにおいて、同一ノードを形成するパターン図形（第１及び第２パターン図形）の形状を設計ルールで許容される範囲で最大限に拡張し、該拡張されたパターン図形内に制限一杯にコンタクトビアを生成するものである。従って、第１の実施形態と同様の部分についてはその詳細な説明は省略する。
【００４４】
図１１は、本実施形態に係るレイアウト装置（中央制御装置１１）の処理動作を示すフローチャートであり、図１２〜図２１は、該処理動作に応じた各層の図形データの一例を段階的に示す画像例である。以下では、図１１に示した各処理段階（ステップ）について、図１２〜図２１で示した具体的な画像例を参照しつつ説明する。
【００４５】
この処理が開始されると、まず、ＬＳＩのレイアウトパターン（入力ポリゴンデータ１６ａ）が入力される（ステップ２１）。
図１２では、レイアウトパターンを表す複数層の図形データとして、最上層の図形データ４１及びその１つ下の層の図形データ４２が形成されている。なお、図形データ４１は、基準電位ＶＲＥＦのノードを形成する長方形のパターン図形４３と、該パターン図形４３から離隔配置された長方形の各種パターン図形４４〜４８とを有する。パターン図形４３は、図１２において左右方向に延びる長尺形状を呈している。一方、図形データ４２は、基準電位ＶＲＥＦのノードを形成する長方形のパターン図形５１と、該パターン図形５１から離隔配置された長方形の各種パターン図形５２〜５４とを有する。パターン図形５１は、図１２において上下方向に延びる長尺形状を呈している。配線となる両パターン図形４３，５１の線幅は、設計ルールを満足するように互いに同等に設定されている。
【００４６】
ここで、チェックするノード名が付加され特定ノードが指定されると、配線を表す当該ノードの全層のパターン図形が抽出される（ステップ２２：ノード抽出手段、ノード抽出段階）。なお、処理するエリアが広い場合には、範囲が分割されて複数回処理が実行される（ステップ２３）。
【００４７】
そして、各隣り合う２つの層の図形データにおいて、抽出された特定ノードの両パターン図形（第１パターン図形及び第２パターン図形）の面積がそれぞれ最大になるように頂点数を変えることなく縦方向及び横方向に平行移動させた拡大パターン図形（第１拡大パターン図形及び第２拡大パターン図形）が算出される（ステップ２４：第１拡大手段及び第２拡大手段、第１拡大段階及び第２拡大段階）。この処理において最初に注目される隣り合う２つの層は、最上層及びその１つ下の層に設定されている。
【００４８】
図１３（ａ）（ｂ）では、特定ノードとして基準電位ＶＲＥＦのノードの指定により抽出されたパターン図形４３，５１のそれぞれを上述の態様で縦方向及び横方向（図１３において上下方向及び左右方向）に平行移動させた拡大パターン図形５５，５６が算出されている。なお、各拡大パターン図形５５，５６は、例えばその配置される層の他のパターン図形４４〜４８，５２〜５４から所定距離だけ離すなど、設計ルールを満足するように算出される。
【００４９】
次に、ステップ２４で算出された両拡大パターン図形を論理和処理した論理和拡大パターン図形内で、抽出された特定ノードの両パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく縦方向及び横方向に平行移動させた拡大論理和図形が算出される（ステップ２５：拡大手段、拡大段階）。
【００５０】
図１４では、両拡大パターン図形５５，５６を論理和処理した論理和拡大パターン図形５７が算出されており、図１５では、該論理和拡大パターン図形５７内で、両パターン図形４３，５１を論理和処理した論理和パターン図形５８を上述の態様で縦方向及び横方向（図１５において上下方向及び左右方向）に平行移動させた拡大論理和図形５９が算出されている。
【００５１】
続いて、抽出された特定ノードの両パターン図形の、それぞれの配置される層における拡張可能領域を表す拡張可能領域図形（第１拡張可能領域図形及び第２拡張可能領域図形）が既存図形に基づき算出・出力される（ステップ２６：第１算出手段及び第２算出手段、第１算出段階及び第２算出段階）。
【００５２】
図１６（ａ）（ｂ）では、既存のパターン図形４４〜４８，５２〜５４を除いた白抜きの部分が、それぞれの拡張可能領域図形６１，６２として算出されている。
次に、ステップ２６で算出された各々の拡張可能領域図形及びステップ２５で算出された拡大論理和図形を論理積処理した論理積図形（第１論理積図形及び第２論理積図形）内で、抽出された各層のパターン図形を一方向又は該一方向に直交する他方向に所定間隔をおいて順次平行移動させてなるパターン図形群（第１パターン図形群及び第２パターン図形群）が生成される（ステップ２７：第１論理積図形算出手段及び第２論理積図形算出手段、第１生成手段及び第２生成手段）。これらパターン図形群は、束配線を表す。
【００５３】
図１７（ａ）では、拡張可能領域図形６１及び拡大論理和図形５９を論理積処理した論理積図形６３内で、パターン図形４３を一方向（図１７（ａ）において上下方向）に所定間隔をおいて順次平行移動させてなる横縞状のパターン図形群６４が生成されており、図１７（ｂ）では、拡張可能領域図形６２及び拡大論理和図形５９を論理積処理した論理積図形６５内で、パターン図形５１を他方向（図１７（ｂ）において左右方向）に所定間隔をおいて順次平行移動させてなる縦縞状のパターン図形群６６が生成されている。
【００５４】
なお、パターン図形群６４，６６をそれぞれ構成する各パターン図形４３，５１は、例えばその配置される層の他のパターン図形４４〜４８，５２〜５４から所定距離だけ離すなど、設計ルールを満足するように論理積図形６５の境界部まで延出する態様で生成されている。図１８（ａ）（ｂ）では、上述の態様で生成されたパターン図形群６４，６６を取り出してそれぞれの形状を明示している。
【００５５】
次に、ステップ２７で生成された両パターン図形群を論理和処理した図形及び論理積処理した図形がそれぞれ算出・出力される（ステップ２８）。
図１９では、両パターン図形群６４，６６の論理和処理により、部分的に格子形状を呈する図形６７が生成されている。また、両パターン図形群６４，６６を論理積処理により、格子形状の各交点において、正方形の図形６９が生成されている。
【００５６】
そして、両パターン図形群を論理和処理した図形の冗長部が既存のコンタクトビア（図示略）とともに削除され、両パターン図形群を論理積処理した図形内に、所定の内包基準に従って所定形状のコンタクトビアが生成される（ステップ２９：ビア生成手段、ビア生成段階）。具体的には、両パターン図形群を論理積処理した当該図形の境界位置及び隣り合うコンタクトビアとの間に、設計ルールを満足する所定間隔が確保されるようにその制限一杯にコンタクトビアが生成される。なお、既存のコンタクトビアは、自動レイアウトツールにより自動配置（仮配置）されたものである。
【００５７】
図２０では、図形６７の冗長部、例えばパターン図形群６４，６６のいずれか一方から櫛形に突出するいずれか他方の部分が削除された図形６８となっている。そして、図２０において、各図形６９内に上記所定の内包基準に従って所定面積を有する正方形のコンタクトビア（図示略）が制限一杯に生成される。図２１では、上述の態様で処理の終了した状態を、他のパターン図形４４〜４８，５２〜５４とともに図示している。
【００５８】
次に、エリア内の処理全てが完了したか否かが判断される（ステップ３０）。そして、エリア内の処理全てが完了していないと判断されると、ステップ２４に戻ってエリア内の処理全てが完了するまで処理が繰り返され、一方、エリア内の処理全てが完了したと判断されると、全層の処理が完了したか否かが判断される（ステップ３１）。
【００５９】
そして、全層の処理が完了していないと判断されると、注目する２つの層をそれぞれ１層下にした後、ステップ２４に戻って全層の処理が完了するまで処理が繰り返され、全層の処理が完了したと判断されると、全ノードの処理が完了したか否かが判断される（ステップ３２）。そして、全ノードの処理が完了していないと判断されると、ステップ２２においてチェックする新たなノード名が付加されて全ノードの処理が完了するまで処理が繰り返され、全ノードの処理が完了したと判断されると、この最終的な処理データが処理後のポリゴンデータ１６ｂとして出力される（ステップ３３）。
【００６０】
このポリゴンデータ１６ｂでは、全ノードにおいて同一ノードを形成するパターン図形（第１及び第２パターン図形）の形状が設計ルールで許容される範囲で最大限に拡張され、該拡張されたパターン図形内に制限一杯にコンタクトビアが生成される。このポリゴンデータ１６ｂは、例えば電子ビーム描画データに変換されてＬＳＩ製造用の描画マスクの作成に供される。従って、このポリゴンデータ１６ｂに基づきレイアウトの修正されたＬＳＩは、ステップ２８で生成された図形（６９）に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗が低減される。
【００６１】
以上詳述したように、本実施形態によれば、以下に示す効果が得られるようになる。
（１）本実施形態では、同一ノードを形成するパターン図形４３，５１をそれぞれパターン図形群６４，６６として拡大してコンタクトビアを生成したことで、前記所定の内包基準に従ってその制限一杯により多くのコンタクトビアを生成することができる。従って、このようなコンタクトビアの追加によりレイアウトの修正されたＬＳＩは、図形６９に相当する両配線においてより多くのコンタクトビアで接続されることになり、これらの間の配線抵抗を低減することができる。また、抽出されたパターン図形４３，５１等を用いた図形的な処理でより多くのコンタクトビアを生成することができるため、例えば回路定数等の見直しにより一からやり直してレイアウト設計を行う必要はなく、該レイアウト設計の作業時間をより短縮することができる。
【００６２】
（２）本実施形態では、縞状のパターン図形群６４，６６を論理積処理した図形６９内にコンタクトビアが生成される。このように、パターン図形４３，５１を、その線幅を変えることなくパターン図形群６４，６６としてそれぞれ拡大したことで、線幅に係る設計ルールに違反することなくより多くのコンタクトビアを生成することができる。そして、例えば銅製の配線を形成する場合であっても、その線幅の拡大を回避することで、該配線に凹みなどの変形が生じることを抑制できる。
【００６３】
（３）本実施形態では、パターン図形群６４，６６（図形６７）に形成される冗長部が削除されることで、それぞれの配置される層における近傍のパターン図形４４〜４８，５２〜５４との干渉をより確実に抑制することができる。
【００６４】
（４）本実施形態では、入力ポリゴンデータ１６ａの入力により、配線のパターン図形４３，５１を自動的に拡張するとともに、コンタクトビアをその制限一杯に自動的に生成することができる。これらコンタクトビアは、設計ルールを満足するように生成されるため、従来例（特許文献２）のように、コンタクトビアのエラー判定を行う必要はない。
【００６５】
なお、上記実施形態は以下のように変更してもよい。
・前記第１の実施形態においては、コンタクトビアの総面積の割合が所定閾値を超えない閉領域図形に対し、現在のコンタクトビアを一旦消去して、改めて前記所定の内包基準に従ってコンタクトビアを生成したが、例えば現在のコンタクトビアを残したまま、余剰スペースを利用してコンタクトビアを追加・生成してもよい。
【００６６】
・前記第２の実施形態において、ステップ２８で算出された両パターン図形群を論理積処理した図形のうち、コンタクトビア配置不可なパターン、即ちコンタクトビア配置可能最小配線幅未満のパターンは、シフト処理で除外してもよい。
【００６７】
・前記第２の実施形態において、同一ノードの形成する配線のパターン図形に最大配線幅の制約がないのであれば、ステップ２５で算出された拡大論理和図形及びステップ２６で算出された両拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを制限一杯に生成してもよい。
【００６８】
・前記各実施形態において、コンタクトビアは、長方形や円などの所定形状であってもよい。
・前記各実施形態において、ポリゴンデータ１６ａ，１６ｂ等の格納場所は、メモリカード、フレキシブルディスク、光ディスク(CD-ROM,DVD-ROM,… )、光磁気ディスク等の外部記録媒体であってもよいし、ネットワークを通じて接続された磁気ディスク装置などの外部記憶装置であってもよい。
【００６９】
次に、上記実施形態及び別例から把握できる技術的思想について以下に追記する。
（付記１）
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、
前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出手段と、
前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを特徴とするレイアウト装置。
（付記２）
付記１に記載のレイアウト装置において、
前記抽出された論理積図形は、複数の閉領域図形からなり、
前記ビア生成手段は、前記複数の閉領域図形のうち、仮配置されたコンタクトビアの存在しない非存在領域図形内に、前記所定の内包基準に従って前記コンタクトビアを生成することを特徴とするレイアウト装置。
（付記３）
付記１又は２に記載のレイアウト装置において、
前記抽出された論理積図形は、少なくとも１つの閉領域図形からなり、
前記ビア生成手段は、前記閉領域図形のうち、仮配置されたコンタクトビアの存在する存在領域図形であって該存在領域図形の面積に対する該存在領域図形内に存在する前記仮配置されたコンタクトビアの総面積の割合が所定閾値に達していない前記存在領域図形内に、前記仮配置されたコンタクトビアに代え、前記所定の内包基準に従って前記コンタクトビアを生成することを特徴とするレイアウト装置。
（付記４）
付記１〜３のいずれか一項に記載のレイアウト装置において、
前記抽出された論理積図形から、前記コンタクトビアの生成に必要な最小線幅未満の領域図形を除去する除去手段を備えたことを特徴とするレイアウト装置。
（付記５）
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト装置において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出手段と、
前記抽出された第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大手段と、
前記抽出された第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大手段と、
前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大手段と、
前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出手段と、
前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出手段と、
前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成手段とを備えたことを特徴とするレイアウト装置。
（付記６）
付記５に記載のレイアウト装置において、
前記拡大論理和図形及び前記第１拡張可能領域図形を論理積処理した第１論理積図形を算出する第１論理積図形算出手段と、
前記拡大論理和図形及び前記第２拡張可能領域図形を論理積処理した第２論理積図形を算出する第２論理積図形算出手段と、
前記第１論理積図形内で、前記第１パターン図形を一方向に所定間隔をおいて順次平行移動させてなる第１パターン図形群を生成する第１生成手段と、
前記第１論理積図形内で、前記第２パターン図形を前記一方向とは異なる他方向に所定間隔をおいて順次平行移動させてなる第２パターン図形群を生成する第２生成手段とを備え、
前記ビア生成手段が前記コンタクトビアを生成する論理積図形は、前記第１パターン図形群及び前記第２パターン図形群を論理積処理した図形であることを特徴とするレイアウト装置。
（付記７）
付記６に記載のレイアウト装置において、
前記第１及び前記第２パターン図形群にそれぞれ形成される冗長部を削除する削除手段を備えたことを特徴とするレイアウト装置。
（付記８）
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、
前記抽出された第１パターン図形及び第２パターン図形を論理積処理した論理積図形を抽出する論理積図形抽出段階と、
前記抽出された論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを特徴とするレイアウト方法。
（付記９）
少なくとも１つのパターン図形を有する複数層の図形データを用いて半導体集積回路装置のレイアウト設計を行うレイアウト方法において、
各２つの層の前記図形データから同一ノードを形成する第１パターン図形及び第２パターン図形をそれぞれ抽出するノード抽出段階と、
前記抽出された第１パターン図形を、その配置される層の他のパターン図形からの離隔距離が所定距離を下回らない範囲で該第１パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第１拡大パターン図形を算出する第１拡大段階と、
前記抽出された第２パターン図形を、その配置される層の他のパターン図形からの離隔距離が前記所定距離を下回らない範囲で該第２パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた第２拡大パターン図形を算出する第２拡大段階と、
前記算出された第１拡大パターン図形及び第２拡大パターン図形を論理和処理した論理和拡大パターン図形内で、前記抽出された第１パターン図形及び第２パターン図形を論理和処理した論理和パターン図形の面積が最大になるように頂点数を変えることなく平行移動させた拡大論理和図形を算出する拡大段階と、
前記抽出された第１パターン図形の、その配置される層における拡張可能領域を表す第１拡張可能領域図形を算出する第１算出段階と、
前記抽出された第２パターン図形の、その配置される層における拡張可能領域を表す第２拡張可能領域図形を算出する第２算出段階と、
前記拡大論理和図形、前記第１拡張可能領域図形及び前記第２拡張可能領域図形を論理積処理した論理積図形内に、所定の内包基準に従って所定形状のコンタクトビアを生成するビア生成段階とを備えたことを特徴とするレイアウト方法。
【図面の簡単な説明】
【００７０】
【図１】本発明に係るレイアウト装置の構成を示すブロック図。
【図２】第１の実施形態の処理態様を示すフローチャート。
【図３】第１の実施形態の処理態様を示す画像例。
【図４】第１の実施形態の処理態様を示す画像例。
【図５】第１の実施形態の処理態様を示す画像例。
【図６】第１の実施形態の処理態様を示す画像例。
【図７】第１の実施形態の処理態様を示す画像例。
【図８】第１の実施形態の処理態様を示す画像例。
【図９】第１の実施形態の処理態様を示す画像例。
【図１０】第１の実施形態の処理態様を示す画像例。
【図１１】第２の実施形態の処理態様を示すフローチャート。
【図１２】第２の実施形態の処理態様を示す画像例。
【図１３】（ａ）（ｂ）は、第２の実施形態の処理態様を示す画像例。
【図１４】第２の実施形態の処理態様を示す画像例。
【図１５】第２の実施形態の処理態様を示す画像例。
【図１６】（ａ）（ｂ）は、第２の実施形態の処理態様を示す画像例。
【図１７】（ａ）（ｂ）は、第２の実施形態の処理態様を示す画像例。
【図１８】（ａ）（ｂ）は、第２の実施形態の処理態様を示す画像例。
【図１９】第２の実施形態の処理態様を示す画像例。
【図２０】第２の実施形態の処理態様を示す画像例。
【図２１】第２の実施形態の処理態様を示す画像例。
【符号の説明】
【００７１】
１１  中央制御装置（ノード抽出手段、論理積図形抽出手段、ビア生成手段、第１及び第２拡大手段、拡大手段、第１及び第２算出手段、第１及び第２論理積図形算出手段、第１及び第２生成手段）
１２  ワーキングエリア
１３  図形演算器（論理積図形抽出手段、第１及び第２拡大手段、拡大手段、第１及び第２論理積図形算出手段）
１４  図形発生器（ビア生成手段、第１及び第２生成手段）
１５  判定処理装置
１６ａ  入力ポリゴンデータ
１６ｂ  処理後のポリゴンデータ
２１，２２，４１，４２  図形データ
２３，４３  パターン図形（第１パターン図形）
２６，５１  パターン図形（第２パターン図形）
２９  コンタクトビア
３１  論理積図形
５５  拡大パターン図形（第１拡大パターン図形）
５６  拡大パターン図形（第２拡大パターン図形）
５７  論理和拡大パターン図形
５８  論理和パターン図形
５９  拡大論理和図形
６１…拡張可能領域図形（第１拡張可能領域図形）
６２…拡張可能領域図形（第２拡張可能領域図形）
６３  論理積図形（第１論理積図形）
６４  パターン図形群（第１パターン図形群）
６５  論理積図形（第２論理積図形）
６６  パターン図形群（第２パターン図形群）
６９  図形（第１及び第２パターン図形群を論理積処理した図形）
【図１】
2008040678.tif 000003
【図２】
2008040678.tif 000004
【図３】
2008040678.tif 000005
【図４】
2008040678.tif 000006
【図５】
2008040678.tif 000007
【図６】
2008040678.tif 000008
【図７】
2008040678.tif 000009
【図８】
2008040678.tif 000010
【図９】
2008040678.tif 000011
【図１０】
2008040678.tif 000012
【図１１】
2008040678.tif 000013
【図１２】
2008040678.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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