(57)【要約】【課題】製造コストの増加を抑制すると共に容量値のバラツキを少なくする。【解決手段】１,２層目の電極膜厚Ｔ1,Ｔ2が、２００nmであって、３〜５層目の電極膜厚Ｔ3〜Ｔ5である３５０nmよりも薄い場合には、１,２層目の電極間距離Ｓ1,Ｓ2を、３〜５層目の電極間距離Ｓ3〜Ｓ5である２５０nmよりも短い１５０nmから２５０nmよりも長い２９０nmに調整して、１,２層目における総容量値の単位容量当たりのバラツキＦ1,Ｆ2と、３〜５層目における総容量値の単位容量当たりのバラツキＦ3〜Ｆ5とを、略同一にすることによって、全容量素子における積算容量値の単位容量当りのバラツキＦTOTALの値を５９.１％改善することができる。したがって、工程の追加をなくして製造コストの増加を抑制すると共に、容量値のバラツキを少なくすることができる。【選択図】図２
2008172135.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が印加される複数の第１電極と第２の電圧が印加される複数の第２電極とが平行に且つ交互に長手方向と略直交する方向に配列され、上記第１電極と上記第２電極との間に上記両電極を電気的に分離する複数の電極間絶縁膜が設けられると共に、上記各電極間絶縁膜を上記第１電極と上記第２電極とで挟んでなる複数の容量素子を含み、基板上に積層された複数の配線層と、
上記各配線層の間に介設された層間絶縁膜と、
上記各層間絶縁膜に形成されると共に、夫々の層間絶縁膜の上下に位置する２つの上記配線層における上記第１電極同士を接続する複数の第１ビアコンタクトと、
上記各層間絶縁膜に形成されると共に、夫々の層間絶縁膜の上下に位置する２つの上記配線層における上記第２電極同士を接続する複数の第２ビアコンタクトと
を備え、
上記各配線層の全容量素子における総容量値の標準偏差を上記総容量値で除した値が、総ての配線層に関して略同じ値になっている
ことを特徴とする容量素子を有する半導体装置。
【請求項２】
請求項１に記載の容量素子を有する半導体装置において、
同一の上記配線層に含まれる上記第１電極と上記第２電極とは同じ電極膜厚および同じ電極間距離を有しており、
ある配線層における上記電極膜厚と上記電極間距離との何れかが、他の配線層における上記電極膜厚および上記電極間距離よりも小さい場合には、当該配線層における上記電極膜厚と上記電極間距離との電極寸法うち、上記他の配線層における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくすることによって、当該配線層と上記他の配線層とにおける上記総容量値の標準偏差を上記総容量値で除した値が略同じ値になっている
ことを特徴とする容量素子を有する半導体装置。
【請求項３】
請求項１に記載の容量素子を有する半導体装置において、
上記第１電極および上記第２電極における電極膜厚および電極間距離が同一電極膜厚および同一電極間距離である複数の配線層からなる第１配線層群と、
上記第１電極および上記第２電極における上記電極膜厚および上記電極間距離が、上記第１配線層群とは異なる同一電極膜厚および同一電極間距離である複数の配線層からなる第２配線層群と
を含み、
上記第１配線層群における上記電極膜厚と上記電極間距離との何れかが、上記第２配線層群における上記電極膜厚および上記電極間距離よりも小さい場合には、上記第１配線層群における上記電極膜厚と上記電極間距離との電極寸法うち、上記第２配線層群における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくすることによって、上記第１配線層群と上記第２配線層群とにおける上記総容量値の標準偏差を上記総容量値で除した値が略同じ値になっている
ことを特徴とする容量素子を有する半導体装置。
【請求項４】
請求項１に記載の容量素子を有する半導体装置において、
上記第１電極および上記第２電極における電極膜厚および電極間距離が同一電極膜厚および同一電極間距離である複数の配線層からなる第１配線層群と、
上記第１電極および上記第２電極における上記電極膜厚および上記電極間距離が、上記第１配線層群とは異なる同一電極膜厚および同一電極間距離である複数の配線層からなる第２配線層群と
を含み、
上記第１配線層群における上記第１電極および第２電極の長手方向と、上記第２配線層群における上記第１電極および第２電極の長手方向とは、互いに直交している
ことを特徴とする容量素子を有する半導体装置。
【請求項５】
請求項１に記載の容量素子を有する半導体装置において、
上記第１電極および上記第２電極は、金属である
ことを特徴とする容量素子を有する半導体装置。
【請求項６】
請求項１に記載の容量素子を有する半導体装置において、
上記第１電極および第２電極は、不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンである
ことを特徴とする容量素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
容量素子を有する半導体装置として、基板上に、下部電極,容量絶縁膜および上部電極を順次積層してＭＩＭ(Metal-Insulator-Metal)キャパシタと呼ばれる容量素子を形成したものがある。以下、上記容量素子を有する半導体装置を第１従来例とする。図４は、上記第１従来例における縦断面図である。
【０００３】
図４において、基板１上に形成された第１層間絶縁膜２上に、部分的に下部電極３が形成されている。そして、下部電極３上および下部電極３が形成されていない領域の第１層間絶縁膜２上に容量絶縁膜４が形成され、さらに容量絶縁膜４の直上であって且つ下部電極３の上方に部分的に上部電極５が形成されている。そうした後、全体に第２層間絶縁膜６が形成されて平坦化され、第２層間絶縁膜６に、下部電極３と電気的に接続される第１ビアコンタクト７および上部電極５と電気的に接続される第２ビアコンタクト８が形成されている。そして、第２層間絶縁膜６上に、夫々のビアコンタクト７,８に接続する配線９,１０が形成されている。
【０００４】
また、容量素子を有する半導体装置として、特開２００１‐１２７２４７号公報(特許文献１)に開示された半導体装置がある。以下、上記特許文献１に開示された半導体装置を第２従来例とする。図５は、上記第２従来例の半導体装置における容量素子の電極構造を示す斜視図である。また、図６は、上記第２従来例の半導体装置における縦断面図である。
【０００５】
図５および図６において、基板１１上に形成された第１層間絶縁膜１２上に、ラインアンドスペース構造を呈する第１配線層として電極１３a,１３bが形成されている。尚、これらの電極１３aと電極１３bとは交互に配置されると共に、異なる電位を有している。そして、電極１３aと電極１３bとの間には絶縁膜１４が形成され、両電極１３a,１３b間の絶縁膜１４を容量絶縁膜として、電極１３aと絶縁膜１４と電極１３bとで容量素子が構成されている。さらに、電極１３a,電極１３bおよび絶縁膜１４を有する上記第１配線層の上に、第２層間絶縁膜１５を介して、ラインアンドスペース構造を呈する第２配線層としての電極１６a,１６bが形成され、電極１６aと電極１６bとの間に絶縁膜１７が形成されている。そして、第２層間絶縁膜１５に、上記第１配線層の電極１３a,１３bと上記第２配線層の電極１６a,１６bとを接続するビアコンタクト１８が形成されている。以下、同様の構造がさらに数層に亘って形成されている。
【０００６】
尚、１９,２３,２７は第３層間絶縁膜〜第５層間絶縁膜であり、２０a,２０b,２４a,２４b,２８a,２８bは第３配線層〜第５配線層の電極であり、２１,２５,２９は容量絶縁膜としての絶縁膜であり、２２,２６,３０はビアコンタクトである。
【０００７】
しかしながら、上記各従来例には、以下のような問題がある。
【０００８】
先ず、上記第１従来例においては、上記下部電極３,容量絶縁膜４および上部電極５でなる容量素子を形成しない半導体装置の場合と比較して、少なくとも上部電極３を形成するための追加のフォトエッチング工程が必要となり、半導体装置の製造コストが増加するという問題がある。
【０００９】
次に、上記第２従来例においては、各配線層における電極間のスペースを利用して容量素子を形成するために、追加の工程は不要である。しかしながら、上記容量素子の容量値を大きくするためには、各配線層における両電極間の距離をできるだけ小さくし、然も両電極の膜厚をできるだけ大きくすることが必要である。ところが、それらのサイズは、露光技術やエッチング技術に依存して限界値が決定される。つまり、上記容量値のバラツキの原因としては、両電極の膜厚バラツキと両電極間の距離バラツキとがあることになる。
【００１０】
前者の上記電極１３a,１６a,２０a,２４a,２８aと電極１３b,１６b,２０b,２４b,２８bとの膜厚バラツキは、絶縁膜１４,１７,２１,２５,２９に溝を形成した後に、銅等の導電性の金属で上記溝を埋め込んで上記電極を形成するダマシン法において顕著に発生する。その場合、製造ロット間やウェハー間のみならず、エッチング時のマイクロローディング効果によって、両電極間の距離に依存して上記膜厚のバラツキが発生する。
【００１１】
また、後者の上記電極１３a,１６a,２０a,２４a,２８aと上記電極１３b,１６b,２０b,２４b,２８bとの間の距離バラツキは、露光時やエッチング時の加工バラツキによるものが大きく、製造ロット間およびウェハー間の差と上記電極を含む配線間および周囲のパターン形状とを受けてバラツキが発生する。そして、加工寸法の微細化によって電極間距離を小さくしたり、上記電極の膜厚を薄くしたりした場合には、さらにバラツキは顕著になる。さらに、上記第２従来例のように、複数の配線層によって容量素子を形成する場合には、電極の加工寸法が小さい配線層における容量バラツキが半導体装置全体の容量バラツキに与える影響が大きくなるのである。
【００１２】
上述したような容量値のバラツキは、ＬＳＩ(Large Scale Integrated Circuit)における回路を構成する場合において、２つの素子容量の容量比を活用するスィッチト・キャパシタ回路等では問題視される。
【特許文献１】特開２００１‐１２７２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、この発明の課題は、製造コストの増加を抑制すると共に容量値のバラツキが少ない容量素子を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、この発明の容量素子を有する半導体装置は、
第１の電圧が印加される複数の第１電極と第２の電圧が印加される複数の第２電極とが平行に且つ交互に長手方向と略直交する方向に配列され、上記第１電極と上記第２電極との間に上記両電極を電気的に分離する複数の電極間絶縁膜が設けられると共に、上記各電極間絶縁膜を上記第１電極と上記第２電極とで挟んでなる複数の容量素子を含み、基板上に積層された複数の配線層と、
上記各配線層の間に介設された層間絶縁膜と、
上記各層間絶縁膜に形成されると共に、夫々の層間絶縁膜の上下に位置する２つの上記配線層における上記第１電極同士を接続する複数の第１ビアコンタクトと、
上記各層間絶縁膜に形成されると共に、夫々の層間絶縁膜の上下に位置する２つの上記配線層における上記第２電極同士を接続する複数の第２ビアコンタクトと
を備え、
上記各配線層の全容量素子における総容量値の標準偏差を上記総容量値で除した値が、総ての配線層に関して略同じ値になっている
ことを特徴としている。
【００１５】
各配線層における複数の容量素子を構成する第１電極および第２電極に関して、電極膜厚および電極間距離が小さい程、総容量値における単位容量当りの標準偏差値が大きくなり、さらに加工バラツキも大きくなる可能性も高くなる。したがって、設計寸法が異なる容量素子を有する配線層を混在させて各配線層を形成した場合には、電極膜厚および電極間距離の小さい容量素子を有する配線層における総容量値のバラツキが、総ての配線層における積算容量値のバラツキに大きな影響を与えることなる。
【００１６】
上記構成によれば、各配線層の全容量素子における総容量値の標準偏差を上記総容量値で除した値が、総ての配線層に関して略同じ値になっている。したがって、ある配線層の各容量素子における電極膜厚あるいは電極間距離が小さい場合であっても、全配線層の全容量素子における積算容量値のバラツキが大きくなることが抑制される。
【００１７】
その場合、上記各配線層における総容量値の標準偏差を上記総容量値で除した値の均一化は、各配線層における各容量素子の電極寸法を調整することによって行うことが可能である。したがって、工程を追加する必要がなく、製造コストの増加を抑制することができるのである。
【００１８】
また、１実施の形態の容量素子を有する半導体装置では、
同一の上記配線層に含まれる上記第１電極と上記第２電極とは同じ電極膜厚および同じ電極間距離を有しており、
ある配線層における上記電極膜厚と上記電極間距離との何れかが、他の配線層における上記電極膜厚および上記電極間距離よりも小さい場合には、当該配線層における上記電極膜厚と上記電極間距離との電極寸法うち、上記他の配線層における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくすることによって、当該配線層と上記他の配線層とにおける上記総容量値の標準偏差を上記総容量値で除した値が略同じ値になっている。
【００１９】
この実施の形態によれば、上記電極膜厚あるいは上記電極間距離の値が他の配線層よりも小さい配線層において、上記電極膜厚と上記電極間距離とのうち、上記他の配線層における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくするという簡単な方法によって、当該配線層と上記他の配線層とにおける上記総容量値の標準偏差を上記総容量値で除した値を、略同じ値にすることができる。したがって、工程を追加する必要がなく、製造コストの増加を抑制することができる。
【００２０】
また、１実施の形態の容量素子を有する半導体装置では、
上記第１電極および上記第２電極における電極膜厚および電極間距離が同一電極膜厚および同一電極間距離である複数の配線層からなる第１配線層群と、
上記第１電極および上記第２電極における上記電極膜厚および上記電極間距離が、上記第１配線層群とは異なる同一電極膜厚および同一電極間距離である複数の配線層からなる第２配線層群と
を含み、
上記第１配線層群における上記電極膜厚と上記電極間距離との何れかが、上記第２配線層群における上記電極膜厚および上記電極間距離よりも小さい場合には、上記第１配線層群における上記電極膜厚と上記電極間距離との電極寸法うち、上記第２配線層群における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくすることによって、上記第１配線層群と上記第２配線層群とにおける上記総容量値の標準偏差を上記総容量値で除した値が略同じ値になっている。
【００２１】
この実施の形態によれば、上記電極膜厚あるいは上記電極間距離の値が第２配線層群よりも小さい第１配線層群において、上記電極膜厚と上記電極間距離とのうち、上記第２配線層群における上記電極膜厚および上記電極間距離よりも小さい方の電極寸法とは異なる方の電極寸法の値を大きくするという簡単な方法によって、当該第１配線層群と上記第２配線層群とにおける上記総容量値の標準偏差を上記総容量値で除した値を、略同じ値にすることができる。したがって、工程を追加する必要がなく、製造コストの増加を抑制することができる。
【００２２】
また、１実施の形態の容量素子を有する半導体装置では、
上記第１電極および上記第２電極における電極膜厚および電極間距離が同一電極膜厚および同一電極間距離である複数の配線層からなる第１配線層群と、
上記第１電極および上記第２電極における上記電極膜厚および上記電極間距離が、上記第１配線層群とは異なる同一電極膜厚および同一電極間距離である複数の配線層からなる第２配線層群と
を含み、
上記第１配線層群における上記第１電極および第２電極の長手方向と、上記第２配線層群における上記第１電極および第２電極の長手方向とは、互いに直交している。
【００２３】
この実施の形態によれば、例えば、上記第１配線群における総ての配線層における電極膜厚,電極間距離あるいは電極本数等を一律に変える場合には、上記第２配線層群との境界に形成される上記第１ビアコンタクトおよび上記第２ビアコンタクトの位置をずらしたり本数を増加するだけでよい。したがって、上記電極膜厚,電極間距離あるいは電極本数等を、上記第２配線層群の構造に関係なく自由に設定することができるのである。
【００２４】
また、１実施の形態の容量素子を有する半導体装置では、
上記第１電極および上記第２電極は、金属である。
【００２５】
この実施の形態によれば、上記第１電極と上記第２電極とを他の配線と同じ金属を用いて形成することが可能になり、上記容量素子の電極と上記配線との素材を同じにして製造コストの低減を図ることができる。さらに、上記容量素子における金属でなる上記第１電極,第２電極と絶縁膜でなる上記電極間絶縁膜との接触面において、電圧が印加されていても反転層が生ずることが無く、上記容量素子の容量値が変動(特に、低下)することはない。
【００２６】
また、１実施の形態の容量素子を有する半導体装置では、
上記第１電極および第２電極は、不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンである。
【００２７】
この実施の形態によれば、上記第１電極と上記第２電極とをトランジスタのゲート電極と同じ不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンを用いて形成することが可能になり、上記容量素子の電極と上記ゲート電極との素材を同じにして製造コストの低減を図ることができる。さらに、上記多結晶シリコンあるいは上記非晶質シリコンに導入される不純物の濃度は極めて高濃度である。したがって、上記容量素子における不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンでなる上記第１,第２電極と絶縁膜でなる上記電極間絶縁膜との接触面において、電圧が印加されていても反転層が生ずることが無く、上記容量素子の容量値が変動(特に、低下)することがない。
【発明の効果】
【００２８】
以上より明らかなように、この発明の容量素子を有する半導体装置は、各配線層の全容量素子における総容量値の標準偏差値を上記総容量値で除した値が、略同じ値になっている。したがって、ある配線層の各容量素子における電極間距離あるいは電極膜厚が小さくても、全配線層の全容量素子における積算容量値のバラツキが大きくなることを抑制することができる。
【００２９】
その場合に、各配線層における総容量値の標準偏差値を上記総容量値で除した値の均一化は、各配線層における各容量素子の電極寸法を調整することによって行うことが可能である。したがって、工程を追加する必要がなく、製造コストの増加を抑制することができる。すなわち、この発明によれば、低コストで回路の安定性や歩留まりの良いＬＳＩを提供することができるのである。
【発明を実施するための最良の形態】
【００３０】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３１】
・第１実施の形態
図１は、本実施の形態の容量素子を有する半導体装置における上記容量素子の電極構造を示す斜視図である。また、図２は、図１に示すような電極構造の容量素子を有する半導体装置の断面構造を示す。
【００３２】
図１および図２において、基板３１上に第１層間絶縁膜３２が形成され、この第１層間絶縁膜３２上にラインアンドスペース構造が形成される。このラインアンドスペース構造は、同一の厚みを有すると共に、長手方向に同一の長さを有する第１電極３３aおよび第２電極３３bと、この２つの電極３３a,３３bを分離する第１電極間絶縁膜３４とが、繰り返して配置されてなる構造である。
【００３３】
尚、上記第１電極３３aと第２電極３３bとは、例えば銅等の導電性を有する金属で形成されている。また、第１電極間絶縁膜３４は、例えばシリコン酸化膜等の絶縁膜で形成されている。そして、第１電極３３aと第２電極３３bとに別電圧Ｖ1,Ｖ2が印加されることにより、第１電極間絶縁膜３４を容量絶縁膜として、第１配線層の容量素子を構成するのである。
【００３４】
さらに、上記第１配線層の各容量素子上に第２層間絶縁膜３５が形成され、上述と同様に、第２層間絶縁膜３５上にラインアンドスペース構造が形成される。このラインアンドスペース構造は、同一の厚みを有すると共に、長手方向に同一の長さを有する第３電極３６aおよび第４電極３６bと、この２つの電極３６a,３６bを分離する第２電極間絶縁膜３７とが、繰り返して配置されてなる構造である。また、第２層間絶縁膜３５には、第１電極３３aと第３電極３６aとをおよび第２電極３３bと第４電極３６bとを電気的に接続する第１ビアコンタクト３８が形成されている。ここで、第１ビアコンタクト３８は、例えば銅等の導電性を有する金属で形成されている。
【００３５】
尚、上記第３電極３６aと第４電極３６bとは、例えば銅等の導電性を有する金属で形成されている。また、第２電極間絶縁膜３７は、例えばシリコン酸化膜等の絶縁膜で形成されている。そして、第３電極３６aと第４電極３６bとに別電圧Ｖ1,Ｖ2が印加されることにより、第２電極間絶縁膜３７を容量絶縁膜として、第２配線層の容量素子を形成するのである。
【００３６】
上述のごとく、上記第１電極３３aと第３電極３６a、および、第２電極３３bと第４電極３６bは、第１ビアコンタクト３８を介して電気的に接続されている。したがって、第１配線層の容量素子の容量と第２配線層の容量素子の容量とは、積算されることになる。
【００３７】
以下、同様にして、ビアコンタクトで電気的に接続された複数の配線層の容量素子を形成する。尚、図１および図２に示す電極構造は５層構造の場合を示している。また、３９,４３,４７は第３層間絶縁膜〜第５層間絶縁膜であり、４０a,４０b,４４a,４４b,４８a,４８bは第５電極〜第１０電極であり、４１,４５,４９は第３電極間絶縁膜〜第５電極間絶縁膜であり、４２,４６,５０は第２ビアコンタクト〜第４ビアコンタクトである。
【００３８】
ところで、上記各配線層においては、電極幅と電極間距離との最小寸法、および、電極膜厚が、設計ルールによって規定されている。例えば、図１および図２に示す電極構造には、１層目と２層目の配線層における電極幅と電極間距離との最小寸法、および、電極膜厚は、３層目から５層目の配線層の場合よりも小さくなっている。
【００３９】
以上のごとく、本実施の形態においては、上記第１電極３３a,第３電極３６a,第５電極４０a,第７電極４４aおよび第９電極４８aによって、特許請求の範囲における第１電極および第２電極の何れか一方を構成し、第２電極３３b,第４電極３６b,第６電極４０b,第８電極４４bおよび第１０電極４８bによって、特許請求の範囲における第１電極および第２電極の他方を構成している。さらに、第１電極３３a,第３電極３６a,第５電極４０a,第７電極４４aおよび第９電極４８aを接続する第１ビアコンタクト３８〜第４ビアコンタクト５０によって、特許請求の範囲における第１ビアコンタクトおよび第２ビアコンタクトの何れか一方を構成し、第２電極３３b,第４電極３６b,第６電極４０b,第８電極４４bおよび第１０電極４８bを接続する第１ビアコンタクト３８〜第４ビアコンタクト５０によって、特許請求の範囲における第１ビアコンタクトおよび第２ビアコンタクトの他方を構成しているのである。
【００４０】
ここで、任意のＸ層目の配線層において、電極の長手方向の長さをＬx、電極の総本数をＮx、電極膜厚をＴx、電極間距離をＳx、電極間絶縁膜の比誘電率をＫx、真空の誘電率をε0とすると、Ｘ層目の配線層における総容量値Ｃxは、
Ｃx＝Ｋx×ε0×Ｌx×(Ｎx−１)×(１/Ｓx)×Ｔx      …（１）
と表すことができる。
【００４１】
また、上記総容量値Ｃxのバラツキの標準偏差σＣｘは、加工バラツキによる上記電極間距離Ｓxのバラツキの標準偏差をσＳｘ、加工バラツキによる電極膜厚Ｔxのバラツキの標準偏差をσＴｘとすれば(ここで、配線の長手方向の長さＬxは充分に長いために加工バラツキは無視する)、
σＣｘ＝｛Ｋx×ε0×Ｌx×(Ｎx−１)｝
×｛Ｔx2×σＳｘ2/Ｓx4＋σＴｘ2/Ｓx2＋σＳｘ2×σＴｘ2/Ｓx3｝1/2…（２）
と概算できる。
【００４２】
その場合における単位容量当たりの標準偏差σＣｘ(以下、総容量値Ｃxの単位容量当たりのバラツキと言う)を表すＦxは、標準偏差の伝播式を用いて、
Ｆx＝σＣｘ/Ｃx＝｛(σＳｘ/Ｓx)2＋(σＴｘ/Ｔx)2
＋(σＳｘ/Ｓx)2×(σＴｘ/Ｔx)2｝1/2    …（３）
と表すことができる。
【００４３】
また、最上層であるＺ層目の配線層において、１層目の容量素子から積算された積算容量値Ｃtotalおよび積算容量値Ｃtotalのバラツキの標準偏差σＣtotalは、
Ｃtotal＝Ｃ1＋Ｃ2＋Ｃ3＋…Ｃ(z-1)＋Ｃz                …（４）
σＣtotal＝(σＣ12＋σＣ22＋σＣ32＋…σＣ(z-1)2＋σＣZ2)1/2      …（５）
となる。そして、その場合における積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALは、
ＦTOTAL＝σＣtotal/Ｃtotal＝(σＣ12＋σＣ22＋σＣ32＋…σＣ(z-1)2＋σＣZ2)1/2
/(Ｃ1＋Ｃ2＋Ｃ3＋…Ｃ(z-1)＋Ｃz)  …（６）
のように表すことができる。
【００４４】
例えば、各層における容量素子の総容量値Ｃxとそのバラツキの標準偏差σＣｘとが一定であるとし、夫々の値を「Ｃ」および「σＣ」とした場合、全層数「ｎ」の配線層で構成された全容量素子における積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALは、上記式(６)より
ＦTOTAL＝１/ｎ1/2×σＣ/Ｃ                                …（７）
となり、配線層数ｎが多くなる程積算容量値Ｃtotalが大きくなるだけでなく、単位容量当りのバラツキＦTOTALは小さくなるため、より高精度な容量素子を得ることができるのである。
【００４５】
しかしながら、上記式(３)から分かるように、電極膜厚Ｔxおよび電極間距離Ｓxが小さい程、単位容量当りのバラツキＦxが大きくなり、さらに加工バラツキも大きくなる可能性も高くなる。したがって、設計寸法が異なる容量素子を有する配線層を混在させて各配線層を形成した場合は、電極膜厚あるいは電極間距離の小さい容量素子を有する配線層における総容量値のバラツキが、総ての配線層の容量素子における積算容量値のバラツキに大きな影響を与えることなる。すなわち、不用意に電極膜厚あるいは電極間距離が小さい配線層を含めると、積算容量値のバラツキを大きくする原因になる。そこで、本実施の形態においては、各配線層の容量素子における総容量値の単位容量当りのバラツキＦxの値の各配線層間の差を少なくすることによって、この問題を回避するのである。
【００４６】
任意の配線層ａとこの配線層ａとは別の任意の配線層ｂとに形成される容量素子における総容量値の単位容量当りのバラツキを一定にする場合には、上記式(３)から次の関係式(８)を得、
｛(σＳa/Ｓa)2＋(σＴa/Ｔa)2＋(σＳa/Ｓa)2×(σＴa/Ｔa)2｝1/2
＝｛(σＳb/Ｓb)2＋(σＴb/Ｔb)2＋(σＳb/Ｓb)2×(σＴb/Ｔb)2｝1/2…（８）
上記(８)の両辺を二乗して整理すると、次の関係式(９)
｛(σＳa/Ｓa)2＋１｝×｛(σＴa/Ｔa)2＋１｝
＝｛(σＳb/Ｓb)2＋１｝×｛(σＴb/Ｔb)2＋１｝        …（９）
が得られる。
【００４７】
例えば、上記配線層ａの電極膜厚Ｔaが配線層ｂの電極膜厚Ｔbよりも小さい場合に、つまり、上記関係式(９)における左辺が右辺より大きい場合に、上記関係式(９)を満たすためには、以下の３つの条件のうちの少なくとも１つの条件を満たす必要がある。
（ａ）第１の条件：電極膜厚Ｔaの加工バラツキの標準偏差σＴaを、電極膜厚Ｔbの加工バラツキの標準偏差σＴbよりも小さくする。
（ｂ）第２の条件：配線層ａの電極間距離Ｓaを、配線層ｂの電極間距離Ｓbよりも大きくする。
（ｃ）第３の条件：電極間距離Ｓaの加工バラツキの標準偏差σＳaを、電極間距離Ｓbの加工バラツキの標準偏差σＳbよりも小さくする。
【００４８】
但し、上記第１の条件において、単位膜厚当たりの電極膜厚Ｔの加工バラツキは、電極膜厚Ｔが小さいほど起こり易い。したがって、現実には、配線層ａの単位膜厚当たりの加工バラツキσＴa/Ｔaが、配線層ｂの単位膜厚当たりの加工バラツキσＴb/Ｔbより小さくなることは無い。また、上記第３の条件においても、現実には、電極間距離Ｓの加工バラツキは、電極膜厚Ｔが薄くなっても略同等のままである。これに対して、上記第２の条件である電極間距離Ｓを広くすることは加工上の制限がなく、設計ルールで規定されている範囲においての調整は可能である。
【００４９】
また、各配線層における電極膜厚Ｔおよび電極間距離Ｓのバラツキの標準偏差の値は、製造工程途中における電子顕微鏡や原子間力顕微鏡等の電極膜厚測定および電極間距離測定によって容易に抽出することはできる。しかしながら、これらのバラツキの標準偏差値は露光条件,エッチング条件および成膜条件等のプロセス条件に依存したものとなるために、容易に変更することはできず、略固定化された値となる。
【００５０】
したがって、以上のことから、上記関係式(９)を満たして、各配線層における上記総容量値の単位容量当りのバラツキＦxの値の各配線層間の差を少なくするためには、電極間距離Ｓを調整することが最適なのである。
【００５１】
以下、一例を挙げて本実施の形態における効果について説明する。本例における容量素子を有する半導体装置は、図１および図２に示す容量素子を有する半導体装置であり、５層の配線層からなる容量素子を有している。
【００５２】
１層目および２層目に関しては、電極膜厚Ｔ1,Ｔ2は２００nmであり、そのバラツキの標準偏差σＴ1,σＴ2は５nmである。また、電極間距離Ｓ1,Ｓ2は設計ルール上での最小寸法である１５０nmである。また、電極間距離Ｓ1,Ｓ2のバラツキの標準偏差σＳ1,σＳ2は７.５nmである。
【００５３】
次に、３層目,４層目および５層目に関しては、電極膜厚Ｔ3〜Ｔ5は３５０nmであり、そのバラツキの標準偏差σＴ3〜σＴ5は７nmである。また、電極間距離Ｓ3〜Ｓ5は設計ルール上での最小寸法(＞上記１,２層目の最小寸法)である２５０nmである。また、電極間距離Ｓ3〜Ｓ5のバラツキの標準偏差σＳ3〜σＳ5は７.５nmである。
【００５４】
また、各配線層において電極の長手方向の長さＬ1〜Ｌ5は５００００nmであり、電極の総本数Ｎ1〜Ｎ5は１２４本である。さらに、電極間絶縁膜をシリコン酸化膜で形成し、その比誘電率Ｋ1〜Ｋ5は共通に３.９である。
【００５５】
先ず、上記設定値での５層構造における積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALを求める。
【００５６】
１層目および２層目の配線層における各容量素子の総容量値Ｃ1,Ｃ2は、上記式(１)より
Ｃ1＝Ｃ2＝２.８３Ｅ−１３  Ｆarad
となる。次に、総容量値Ｃ1,Ｃ2のバラツキの標準偏差σＣ1,σＣ2は、上記式(２)より
σＣ1＝σＣ2＝１.５８Ｅ−１４  Ｆarad
となる。また、各配線層における総容量値の単位容量当たりのバラツキＦ1,Ｆ2は、上記式(３)より
Ｆ1＝Ｆ2＝０.０５５９
となる。
【００５７】
同様に、３層目〜５層目の各配線層における各容量素子の総容量値Ｃ3〜Ｃ5は、上記式(１)より
Ｃ3＝Ｃ4＝Ｃ5＝３.００Ｅ−１３  Ｆarad
となる。次に、総容量値Ｃ3〜Ｃ5のバラツキの標準偏差σＣ3〜σＣ5は、上記式(２)より
σＣ3＝σＣ4＝σＣ5＝１.０８Ｅ−１４  Ｆarad
となる。また、各配線層における総容量値の単位容量当たりのバラツキＦ3〜Ｆ5は、上記式(３)より
Ｆ3＝Ｆ4＝Ｆ5＝０.０３６１
となる。
【００５８】
その結果、５層の配線層における総容量値を積算してなる積算容量値Ｃtotalは、上記式(４)より
Ｃtotal＝１.４７Ｅ−１２  Ｆarad
となる。また、積算容量値Ｃtotalのバラツキの標準偏差σＣtotalは、上記式(５)より
σＣtotal＝２.２４Ｅ−１４  Ｆarad
となる。そして、本例の場合における全容量素子の積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALは、上記式(６)より、
ＦTOTAL＝０.０１５３
となるのである。
【００５９】
上述したように、各配線層における総容量値の単位容量当りのバラツキＦxの値に各配線層間の差があると、積算容量値のバラツキＦTOTALが大きくなる。そこで、バラツキＦxの値における各配線層間の差を無くすようにする必要がある。
【００６０】
本例の場合には、上記のごとく、１層目および２層目の配線層における単位容量当たりのバラツキＦ1,Ｆ2は、共に０.０５５９である。また、３層目〜５層目の配線層における単位容量当たりのバラツキＦ3〜Ｆ5は、共に０.０３６１である。したがって、１,２層目と３〜５層目とに単位容量当たりのバラツキＦに差があり、積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALが大きくなっていると予想される。そこで、次に、１層目および２層目の配線層における電極間距離Ｓ1,Ｓ2を調整することによって、上記関係式(９)を満たすようにするのである。
【００６１】
上記１,２層目の配線層の代表として１層目の配線層を選出し、３〜５層目の配線層の代表として３層目の配線層を選出し、両配線層に関する各設定値を用いて上記関係式(９)を満たす１層目の配線層における電極間距離Ｓ1を求める。そして、この値を１,２層目の配線層における電極間距離Ｓ1,Ｓ2とするのである。以下、詳細に説明する。
【００６２】
先ず、１層目の配線層における調整後の電極間距離Ｓ1aのバラツキの標準偏差σＳ1が上記「７.５nm」のままであるとして、上記式(９)に各設定値を代入して
｛(７.５/Ｓ1a)2＋１｝×｛(５/２００)2＋１｝
＝｛(７.５/２５０)2＋１｝×｛(７/３５０)2＋１｝…（１０）
式(１０)を得る。但し、変数「Ｓ1a」における添字「ａ」は調整後の値であることを表しており、他の変数の場合も同様である。そして、上記(１０)を解いて、Ｓ1a＝２９０nmが得られる。
【００６３】
次に、得られた１層目および２層目の配線層における調整後の電極間距離Ｓ1a,Ｓ2aの値「２９０nm」を用いて、調整後の全容量素子における積算容量値Ｃtotal aの単位容量当りのバラツキＦTOTAL aを求めてみる。
【００６４】
１層目および２層目の配線層における調整後の各容量素子の総容量値Ｃ1a,Ｃ2aは、上記式(１)より
Ｃ1a＝Ｃ2a＝１.４６Ｅ−１３  Ｆarad
となる。次に、調整後における総容量値Ｃ1a,Ｃ2aのバラツキの標準偏差σＣ1a,σＣ2aは、上記式(２)より
σＣ1a＝σＣ2a＝５.２７Ｅ−１５  Ｆarad
となる。また、上記各配線層における調整後の総容量値Ｃ1a,Ｃ2aの単位容量当たりのバラツキＦ1a,Ｆ2aは、上記式(３)より
Ｆ1a＝Ｆ2a＝０.０３６０
となる。
【００６５】
また、３〜５層目の配線層の各容量素子の総容量値Ｃ,総容量値Ｃの標準偏差σＣおよび単位容量当たりのバラツキＦの値は、先に求めた通りである。その結果、各配線層における総容量値の単位容量当たりのバラツキＦの値は、調整後の１層目および２層目における値「０.０３６０」は、３層目〜５層目における値「０.０３６１」と略同じになっていることが分かる。
【００６６】
そして、５層の配線層における調整後の各容量素子の容量値を積算してなる積算容量値Ｃtotal aは、上記式(４)より
Ｃtotal a＝１.１９Ｅ−１２  Ｆarad
となる。また、調整後における積算容量値Ｃtotal aのバラツキの標準偏差σＣtotal aは、上記式(５)より
σＣtotal a＝５.２７Ｅ−１５  Ｆarad
となる。そして、調整後の全容量素子における積算容量値Ｃtotal aの単位容量当りのバラツキＦTOTAL aは、上記式(６)より、
ＦTOTAL a＝０.００６２５
となる。
【００６７】
以上のことより、調整前における積算容量値の単位容量当りのバラツキＦTOTALの値が上述のように「０.０１５３」であるの対して、調整後における積算容量値の単位容量当りのバラツキＦTOTAL aの値が「０.００６２５」であり、５９.１％の改善ができることが分かる。
【００６８】
上述したように、本実施の形態においては、第１ビアコンタクト３８〜第４ビアコンタクト５０によって電気的に接続されて電圧Ｖ1が印加される第１電極３３a,第３電極３６a,第５電極４０a,第７電極４４aおよび第９電極４８aと、第１ビアコンタクト３８〜第４ビアコンタクト５０によって電気的に接続されて電圧Ｖ2が印加される第２電極３３b,第４電極３６b,第６電極４０b,第８電極４４bおよび第１０電極４８bとで、第１層間絶縁膜３４〜第５層間絶縁膜４９を挟んで、層状に配列された複数の容量素子を形成し、各配線層の容量素子における総容量値Ｃxの単位容量当りのバラツキＦxの値が、略同じ値になるようにしている。したがって、ある配線層の各容量素子における電極膜厚Ｔxあるいは電極間距離Ｓxが小さい場合であっても、全配線層の全容量素子における積算容量値Ｃtotalの単位容量当りのバラツキＦTOTALが大きくなることを抑制することができる。
【００６９】
その場合、各配線層における総容量値Ｃxの単位容量当たりのバラツキＦxの均一化は、例えば、任意の配線層における各容量素子の電極膜厚Ｔxが、他の配線層における電極膜厚Ｔxよりも小さい場合には、当該配線層における電極膜厚Ｔxと電極間距離Ｓxとの電極寸法のうち、上記他の配線層における電極膜厚Ｔxおよび電極間距離Ｓxよりも小さい方の電極寸法Ｔxとは異なる方の電極寸法Ｓxの値を大きくすることによって行うことが可能である。したがって、工程を追加する必要がなく、製造コストの増加を抑制することができるのである。
【００７０】
また、上記第１電極３３a,第３電極３６a,第５電極４０a,第７電極４４aおよび第９電極４８aと、第２電極３３b,第４電極３６b,第６電極４０b,第８電極４４bおよび第１０電極４８bとを、銅等の金属で形成している。したがって、上記各電極を他の配線と同じ金属を用いて形成することにより、上記容量素子の電極と上記配線との素材を同じにして製造コストの低減を図ることができる。さらに、上記容量素子における金属でなる上記電極と絶縁膜でなる上記電極間絶縁膜との接触面において、電圧が印加されていても反転層が生ずることが無く、上記容量素子の容量値が変動(特に、低下)することを抑制することができる。
【００７１】
尚、本実施の形態においては、上記電極膜厚Ｔの小さい配線層が含まれているために低下している積算容量値の単位容量当りのバラツキＦTOTALの値を、電極間距離Ｓを調整することによって改善する場合を例に説明している。しかしながら、この発明は、電極間距離Ｓの小さい配線層が含まれているために低下している積算容量値の単位容量当りのバラツキＦTOTALの値を、電極膜厚Ｔを調整することによって改善することも可能である。
【００７２】
・第２実施の形態
図３は、本実施の形態の容量素子を有する半導体装置における上記容量素子の電極構造を示す斜視図である。本実施の形態においては、同一電極膜厚および同一電極間距離を有する複数の配線層からなる配線層群では、各電極の長手方向を同一方向にしている。そして、異なる電極膜厚および異なる電極間距離を有する配線層群とは、電極の長手方向を９０度ずれた(つまり、互いに直交する)方向にしている。
【００７３】
すなわち、図３においては、第１配線層における第１電極５１aと第２電極５１b、および、第２配線層における第３電極５２aと第４電極５２bは、同一構造を有し、同一の配線構造を有している。また、第３配線層における第５電極５３aと第６電極５３b、第４配線層における第７電極５４aと第８電極５４b、および、第５配線層における第９電極５５aと第１０電極５５bは、同一構造を有し、同一の配線構造を有している。
【００７４】
そして、上記各配線層における同電圧が印加される電極５１a,５２a,５３a,５４aおよび５５a、電極５１b,５２b,５３b,５４bおよび５５bは、第１ビアコンタクト５６,第２ビアコンタクト５７,第３ビアコンタクト５８および第４ビアコンタクト５９によって接続されている。
【００７５】
以上のごとく、本実施の形態においては、上記第１電極５１a,第３電極５２a,第５電極５３a,第７電極５４aおよび第９電極５５aによって、特許請求の範囲における第１電極および第２電極の何れか一方を構成し、第２電極５１b,第４電極５２b,第６電極５３b,第８電極５４bおよび第１０電極５５bによって、特許請求の範囲における第１電極および第２電極の他方を構成している。さらに、第１電極５１a,第３電極５２a,第５電極５３a,第７電極５４aおよび第９電極５５aを接続する第１ビアコンタクト５６〜第４ビアコンタクト５９によって、特許請求の範囲における第１ビアコンタクトおよび第２ビアコンタクトの何れか一方を構成し、第２電極５１b,第４電極５２b,第６電極５３b,第８電極５４bおよび第１０電極５５bを接続する第１ビアコンタクト５６〜第４ビアコンタクト５９によって、特許請求の範囲における第１ビアコンタクトおよび第２ビアコンタクトの他方を構成しているのである。
【００７６】
上記構成の容量素子を有する半導体装置によれば、同一電極膜厚および同一電極間距離を有する１つの配線層群を構成する総ての配線層における電極膜厚,電極間距離あるいは電極本数等を一律に変える場合には、上下の配線層群との境界に形成されるビアコンタクトの位置をずらしたり本数を増加するだけでよい。したがって、上記電極膜厚,電極間距離および電極本数を、上下の配線層群の構造に関係なく自由に設定することができるのである。
【００７７】
尚、上記各実施の形態においては、２つの上記配線層群の間での上記総容量値の単位容量当たりのバラツキ値Ｆを揃える場合を例に説明しているが、３つ以上の配線層群の場合にも適用できることは言うまでもない。その場合には、上記２つの配線層群の間での上記総容量値の単位容量当たりのバラツキ値Ｆを揃える動作を、繰り返して行えばよい。
【００７８】
また、上記各実施の形態においては、上記各電極を、例えば銅等の導電性を有する金属で構成している。しかしながら、この発明における上記各電極は金属のみに限定されるものではなく、不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンで構成しても差し支えない。
【００７９】
その場合には、上記各電極をトランジスタのゲート電極と同じ不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンを用いて形成することによって、上記容量素子の電極と上記ゲート電極との素材を同じにして製造コストの低減を図ることができる。さらに、上記容量素子における不純物が導入された多結晶シリコンあるいは不純物が導入された非晶質シリコンでなる上記電極と絶縁膜でなる上記電極間絶縁膜との接触面において、電圧が印加されていても反転層が生ずることが無く、上記容量素子の容量値が変動(特に、低下)することを抑制することができる。
【図面の簡単な説明】
【００８０】
【図１】この発明の容量素子を有する半導体装置における容量素子の電極構造を示す斜視図である。
【図２】図１に示す電極構造の容量素子を有する半導体装置の断面構造を示す図である。
【図３】図１とは異なる容量素子の電極構造を示す斜視図である。
【図４】従来の容量素子を有する半導体装置の縦断面図である。
【図５】図４とは異なる従来の容量素子を有する半導体装置における容量素子の電極構造を示す斜視図である。
【図６】図５に示す電極構造の容量素子を有する半導体装置の縦断面図である。
【符号の説明】
【００８１】
３１…基板、
３２,３５,３９,４３,４７…層間絶縁膜、
３３a,３３b,３６a,３６b,４０a,４０b,４４a,４４b,４８a,４８b,
５１a,５１b,５２a,５２b,５３a,５３b,５４a,５４b,５５a,５５b…電極、
３４,３７,４１,４５,４９…電極間絶縁膜、
３８,４２,４６,５０,５６,５７,５８,５９…ビアコンタクト。
【図１】
2008172135.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008172135.tif 000007
【図６】
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