(57)【要約】【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、ＰＬＬで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ２、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器７、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路３、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路４、制御パルス信号の到来時に微分パルスを出力するゲート回路６、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路８を備え、この保持信号を次段のループフィルタに供給する。【選択図】図１
2008072637.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と位相比較器とループフィルタと基準信号発生器とからなるＰＬＬにおける前記位相比較器と前記ループフィルタとの間に接続され、前記位相比較器から出力される矩形波信号を処理する位相比較信号処理回路であって、前記矩形波信号を双極性信号に変換する電圧シフタと、前記矩形波信号または前記双極性信号のいずれかのレベル変化時に制御パルス信号を発生する制御パルス信号発生器と、前記電圧シフタと処理信号出力端子との間に従属接続された積分回路と微分回路とゲート回路と電圧保持回路とを備え、前記積分回路は前記制御パルス信号の到来時に積分値のリセットが行われ、その直後に前記双極性信号を積分してその積分値を出力し、前記微分回路は前記積分値のリセット時のレベル変化分を微分パルスとして出力し、前記ゲート回路は前記制御パルス信号の到来時に前記微分パルスを出力し、前記電圧保持回路は入力された最新の微分パルスレベルを保持し、前記微分パルスレベルが更新されたとき、更新した微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成し、この保持信号が次段のループフィルタに供給されることを特徴とする位相比較信号処理回路。
【請求項２】
請求項１に記載の位相比較信号処理回路の出力側に接続され、第２保持回路と平均回路と遅延回路とからなり、前記遅延回路は前記制御パルス信号発生器から出力される制御パルス信号をそのパルス周期の２分の１周期遅らせた遅延制御パルス信号を形成し、前記第２保持回路は前記遅延制御パルス信号により前記位相比較信号処理回路から出力された保持信号をその２分の１周期遅らせた遅延保持信号を形成し、前記平均回路は前記出力された保持信号と前記遅延保持信号との平均を取ることにより前記出力された保持信号のレベル変動周期の２倍のレベル変動周期を持ち、レベル変動部分のレベル差が前記出力された保持信号の２分の１になる平均保持信号を形成し、この平均保持信号が次段のループフィルタに供給されることを特徴とする位相比較信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較信号処理回路に係り、特に、位相同期ループ（ＰＬＬ）における位相比較器とループフィルタとの間に接続され、位相比較器から出力されてループフィルタに供給される周波数比較用矩形波信号を処理するもので、ＰＬＬにおける引込み周波数幅を拡大し、同期時間を短縮する等の同期特性の改善を図れる位相比較信号処理回路に関する。
【背景技術】
【０００２】
近年になって、ＰＬＬは、比較的簡単な構成手段を用いることにより、電圧制御発振器の発振周波数を自動的に所定周波数に制御することができるために、発振器必要とする多くの電子機器に使用されており、多チャネルアクセス（ＭＣＡ）用受信機における第１局部発振回路や、周波数走査形受信機における第１局部発振回路に使用する場合には、周波数シンセサイザに組み込んだ状態として使用されることが多い。そして、ＰＬＬを多チャネルアクセス用受信機または周波数走査形受信機の第１局部発振回路に使用する場合は、ＰＬＬの位相同期時間をできるだけ短くすることが望まれている。また、一般的に未知の受信信号の探索を行うような受信機の第１局部発振回路に使用する場合は、出来るだけ引き込み周波数幅が広いことが望まれている。
【０００３】
ＰＬＬおけるこのような相反する技術手段を解決するための最も簡単な方法は、原理的にＰＬＬの位相比較時に用いられる基準信号発生器の基準周波数を高い周波数に設定すれば足りるものである。そして、ＰＬＬの基準周波数を高くすれば、ループフィルタの減衰特性を示す周波数も高く設定できるので、ループフィルタの時間応答を短縮することができる。
【０００４】
しかしながら、実際にはこのような設定を採用することができない場合が多い。その理由として、周波数割り当てによって決められる送信電波は、特定の周波数間隔、例えば２５ｋＨｚの周波数間隔または１２．５ｋＨｚの周波数間隔のいずれかになるように割り当てられているので、ＰＬＬに用いられる基準周波数は、この周波数間隔に等しく選ぶ必要があり、この点から前述のようにその基準周波数を自由に設定することができないものである。
【０００５】
そこで、ＰＬＬにおいては、通常、基準周波数をそのままの周波数に設定し、ループフィルタの減衰特性を示す周波数をできるだけ高く設定することによって前記の点を解決しようとしている。ところが、ループフィルタの減衰特性を示す周波数を高くした場合、それが高くなればなるほど位相比較器の出力比較信号中に含まれるリップル成分を抑圧することが難しくなり、その結果、残留リップル成分によって電圧制御発振器（ＶＣＯ）の出力搬送波信号が周波数変調され、出力搬送波信号に含まれるスプリアス成分が増加するようになる。このように、ＰＬＬにおける応答速度の改善と出力搬送波信号の純度の向上とは相反関係にある。
【０００６】
ところで、ＰＬＬに用いられる位相比較器は、リング変調器やアナログ乗算器等のアナログ回路の構成のものを用いるよりも、ＩＣ化されたデジタル回路、すなわち、排他的論理和（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）ゲート回路、ＲＳフリップフロップ回路や、位相周波数比較器（ＰＦＣ）等のデジタル回路の構成のものを用いるのが一般的になっている。
【０００７】
このような技術的背景から、本件出願人は、ＰＬＬにデジタル形位相比較回路を用いるとともに、このデジタル形位相比較回路から出力される位相比較信号（矩形波信号）を直接ループフィルタに加えずに、その位相比較信号（矩形波信号）を変形処理することによって位相比較信号に含まれるリップル成分を減少させた後でループフィルタに加えることを特願２００６−２００７４２号の位相比較信号処理回路として提案している。この提案による位相比較信号処理回路は、位相比較信号に含まれるリップル成分の周波数を高周波方向へ移行させもので、それによってループフィルタの減衰特性を高い周波数になるように設定可能になり、ＰＬＬのループ利得を増大させ、引き込み周波数幅を拡げ、同期時間も短縮することができるものである。
【０００８】
前記提案による位相比較信号処理回路は、次のような動作原理を有するものである。
【０００９】
まず、デジタル形位相比較回路の出力位相比較信号（矩形波信号）は、論理「１」すなわちＨ（高）レベルと論理「０」すなわちＬ（低）レベルの２値レベルからなっている単極性パルス列であって、論理「１」が基準周波数信号と被比較周波数信号との瞬時位相差に相当する長さのパルス幅を有するものとすれば、論理「０」がそれらの瞬時位相差の補数値（位相比較回路の形式により、３６０゜−位相差または１８０゜−位相差）に相当する長さのパルス幅を有するもので、この矩形波信号が前記提案の位相比較信号処理回路に入力される。
【００１０】
前記提案による位相比較信号処理回路において、入力された単極性矩形波信号は、電圧シフトされて正極性及び負極性からなる双極性矩形波信号に変換され、並列配置された第１信号路及び第２信号路に供給される。第１信号路及び第２信号路は、それぞれ、整流回路と積分保持回路と微分回路とゲート回路と電圧ホールド回路との従属接続回路であって、それぞれ次のように動作する。
【００１１】
まず、第１信号路は、整流回路が双極性矩形波信号の正極性部分を選択抽出し、積分保持回路が選択抽出した正極性部分を積分保持し、微分回路が積分保持値をリセットした時の変化レベルを微分して負極性インパルスを形成し、ゲート回路と電圧ホールド回路が負極性インパルス振幅に対応した電圧値を保持した負極電圧値を形成する。一方、第２信号路は、整流回路が双極性矩形波信号の負極性部分を選択抽出し、積分保持回路が選択抽出した負極性部分を積分保持し、微分回路が積分保持値をリセットした時の変化レベルを微分して正極性インパルスを形成し、ゲート回路と電圧ホールド回路が正極性インパルス振幅に対応した電圧値を保持した正極電圧値を形成する。この後、第１信号路の負極電圧値と第２信号路の正極電圧値が両信号路に共通の加算回路で加算され、負極電圧値と正極電圧値の差電圧値を示す処理信号が得られるものである。
【００１２】
この場合、第１信号路と第２信号路においては、それぞれの積分保持回路における電圧保持が時間的に重なり合った状態で行われるため、それらの電圧保持を単一の積分保持回路を用いて行うことは不可能であり、必然的に積分保持回路を有する第１信号路と第２信号路とを用いる必要がある。
【特許文献１】特願２００６−２００７４２号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前記提案による位相比較信号処理回路は、信号処理を行うために、整流回路と積分保持回路と微分回路とゲート回路と電圧ホールド回路と両信号路に共通の加算回路とを備えた第１信号路及び第２信号路を用いる必要があり、その上、第１信号路及び第２信号路における積分、保持、放電の各動作を適切なタイミングで実行させるための制御系統も必要になり、結果的に、位相比較信号処理回路の回路構成が複雑になってしまい、回路を小型化することが難しく、製造コストも上昇してしまう。
【００１４】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、デジタル位相比較回路から出力される矩形波信号を処理してループフィルタに供給する際に、矩形波信号の処理を簡単な回路構成を有し、ＰＬＬで引込み可能は周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供するものである。
【課題を解決するための手段】
【００１５】
前記目的を達成するために、本発明による位相比較信号処理回路は、電圧制御発振器と位相比較器とループフィルタと基準信号発生器とからなるＰＬＬにおける位相比較器とループフィルタとの間に接続され、位相比較器から出力される矩形波信号を処理するものであって、矩形波信号を双極性信号に変換する電圧シフタと、矩形波信号または双極性信号のいずれかのレベル変化時に制御パルス信号を発生する制御パルス信号発生器と、電圧シフタと処理信号出力端子との間に従属接続された積分回路と微分回路とゲート回路と電圧保持回路とを備え、積分回路は制御パルス信号の到来時に積分値のリセットが行われ、その直後に双極性信号を積分してその積分値を出力し、微分回路は積分値のリセット時のレベル変化分を微分パルスとして出力し、ゲート回路は制御パルス信号の到来時に微分パルスを出力し、電圧保持回路は入力された最新の微分パルスレベルを保持し、微分パルスレベルが更新されたとき、更新した微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成し、この保持信号が次段のループフィルタに供給される第１の構成手段を具備する。
【００１６】
また、前記第１の構成手段における位相比較信号処理回路の出力側に接続されるもので、第２保持回路と平均回路と遅延回路とからなり、遅延回路は制御パルス信号発生器から出力される制御パルス信号をそのパルス周期の２分の１周期遅らせた遅延制御パルス信号を形成し、第２保持回路は遅延制御パルス信号により位相比較信号処理回路から出力された保持信号をその２分の１周期遅らせた遅延保持信号を形成し、平均回路は出力された保持信号と遅延保持信号との平均を取ることにより出力された保持信号のレベル変動周期の２倍のレベル変動周期を持ち、レベル変動部分のレベル差が出力された保持信号の２分の１になる平均保持信号を形成し、この平均保持信号が次段のループフィルタに供給される第２の構成手段を具備する。
【発明の効果】
【００１７】
以上説明したように、本発明の位相比較信号処理回路によれば、前記提案による位相比較信号処理回路と同様に、ＰＬＬにおける位相比較回路から出力される矩形波信号を処理することにより、矩形波信号中の直流成分を増加させるとともに、矩形波信号中の高周波スペクトル成分を抑圧することができるので、ループフィルタの遮断特性を高周波領域へ移行させることができ、その結果、ＰＬＬの応答が速くなり、ＰＬＬの同期範囲を拡げることができるという効果を奏する。
【００１８】
それと同時に、本発明の位相比較信号処理回路によれば、前記提案による位相比較信号処理回路が個別に積分−微分−電圧保持を行う第１信号路及び第２信号路からなる２つの処理系統を用いて信号処理を行うのに対し、本発明の位相比較信号処理回路は、実質的に１つの処理系統を用いて信号処理を行っているので、前記提案による位相比較信号処理回路に比べて、位相比較信号処理回路の構成が簡素化されるだけでなく、全体として回路規模の小型化が可能になり、かつ、製造コストも安価になるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明による位相比較信号処理回路の実施の形態について説明する。
【００２０】
図１は、本発明の位相比較信号処理回路における第１の実施の形態であって、その要部回路構成を示すブロック構成図である。
【００２１】
図１において、１は矩形波信号入力端子、２は電圧シフタ、３は積分回路、４は微分回路、５は駆動回路、６はゲート回路、７は制御パルス発生器、８はホールド回路（電圧保持回路）、９はバッファ回路、１０は処理信号出力端子である。そして、電圧シフタ２は、入力端が矩形波信号入力端子１に接続され、出力端が積分回路３の入力端に接続される。積分回路３は、制御端が制御パルス発生器７の出力端に接続され、出力端が微分回路４の入力端に接続される。微分回路４は出力端が駆動回路５の入力端に接続され、駆動回路５は出力端がゲート回路６の第１入力端に接続される。ゲート回路６は、第２入力端が制御パルス発生器７の出力端に接続され、出力端がホールド回路８の入力端に接続される。制御パルス発生器７は入力端が矩形波信号入力端子１に接続される。バッファ回路９は、入力端がホールド回路８の入力端に接続され、出力端が処理信号出力端子１０に接続される。
【００２２】
また、図２は、第１の実施の形態による位相比較信号処理回路において各部に生じる信号波形を示す波形図である。
【００２３】
図２に示す信号波形図において、ａは矩形波信号入力端子１に供給される矩形波信号（単極性信号）波形、ｂは電圧シフタ２によって基準レベルが中間位置にシフトされた矩形波信号（双極性信号）波形、ｃは制御パルス発生器７の出力端から出力される制御パルス波形、ｄは積分回路４から出力される積分電圧波形、ｅは微分回路５から出力されるインパルス信号波形、ｆはホールド回路８から出力される保持電圧波形である。
【００２４】
ここで、第１の実施の形態による位相比較信号処理回路の動作を、図２に図示した波形図を併用して説明する。
【００２５】
位相比較器から出力される矩形波信号は、正極性パルスからなる矩形波信号（図２、波形ａ）であって、ＰＬＬに用いられる基準信号周波数と電圧制御発振器の発振信号周波数（通常、その分周信号）との位相差を表す論理「１」の正極性部分と、その位相差の補数値を表す論理「０」の基準レベル部分とからなる信号波形を有するもので、その矩形波信号が矩形波信号入力端子１を通して電圧シフタ２及び制御パルス発生器７にに供給される。電圧シフタ２は、供給された矩形波信号の基準レベルを正極性パルスの中間レベルまで上昇させ、正負両極性を有する双極性パルス（図２、波形ｂ）を発生し、その双極性パルスを積分回路３の入力端に供給する。一方、制御パルス発生器７は、供給された矩形波信号の一方のレベル変化部を微分、図１の例では矩形波信号の立下り部が到来したときにその立下り部を微分し、インパルス状の制御パルス信号（図２、波形ｃ）を発生し、その出力端に供給する。
【００２６】
積分回路３は、制御パルス信号が供給されると、積分値が基準レベルにリセットされ、その直後に入力端に供給された双極性パルスをその１周期にわたって積分し、その積分によって順次変化（図２、波形ｄの太線部分）する積分値（図２、波形ｄの太線部分）が得られ、その積分値が次続の微分回路４に供給される。微分回路４は、供給された積分値のリセット時のレベル変化時を微分し、そのレベル変化を表す振幅を持ったインパルス信号（図２、波形ｅ）を出力し、次続の駆動回路５に供給する。駆動回路５は、供給されたインパルス信号をゲート回路６の第１入力端に供給する。ゲート回路６は、第１入力端にインパルス信号が供給され、第２入力端に制御パルス信号が供給されるが、通常、インパルス信号の供給時点と制御パルス信号の供給時点とがほぼ一致するので、インパルス信号はそのままゲート回路６を通過し、次続のホールド回路８に供給される。ホールド回路８は、供給されたインパルス信号のレベルを保持するもので、次のインパルス信号が供給されるまでの矩形波信号の１周期の期間、直前に供給されたインパルス信号のレベルを保持した保持電圧（図２、波形ｆ）を形成し、次続のバッファ回路９に供給する。バッファ回路９は、供給された保持電圧を処理信号出力端子１０に伝送し、処理信号として処理信号出力端子１０から図示していないループフィルタに出力する。
【００２７】
この場合、駆動回路５には、入力抵抗ができるだけ高く、出力抵抗が極めて低いものを用い、ゲート回路６には、そのオン時の内部抵抗が極めて低いものを用いるのが好適である。このような構成にすると、微分回路４から出力されたインパルス信号が低抵抗状態の駆動回路５、ゲート回路６を通して保持回路８に供給され、次のインパルス信号が到来する度に保持回路８は、それまでの保持電圧値の大きさに係りなく新しいインパルス信号に対応した保持電圧値に設定される。なお、保持回路８は、通常、キャパシタ自体で構成されているため、バッファ回路９として入力抵抗ができるだけ高く、出力抵抗が極めて低いものを用いれば、バッファ回路９の影響を受けることなく、保持電圧を処理信号出力端子１０に供給することができる。
【００２８】
次に、図３は、本発明の位相比較信号処理回路における第２の実施の形態であって、その要部回路構成を示すブロック構成図である。
【００２９】
この第２の実施の形態による位相比較信号処理回路と図１に図示した第１の実施の形態による位相比較信号処理回路とを比べると、後述するように、各部に生じる信号波形の一部に違いがあるだけで、見掛け上、同じ回路構成及び同じ接続構成を有している。このため、第２の実施の形態におけるブロック構成図については、それぞれのブロックに対して、第１の実施の形態によるブロック構成図の対応した各ブロックに付した記号と同じ記号を付し、第２の実施の形態によるブロック構成図についての構成及び接続状態の説明は省略する。
【００３０】
次に、図４は、第２の実施の形態による位相比較信号処理回路において各部に生じる信号波形を示す波形図である。
【００３１】
図４に示す信号波形図において、ａは矩形波信号入力端子１に供給される矩形波信号（正極性信号）波形、ｂは電圧シフタ２によって基準レベルが中間位置にシフトされた矩形波信号（双極性信号）波形であり、これらは、図２に図示したものと同じである。これに対し、ｃ’は制御パルス発生器７の出力端から出力される制御パルス波形、ｄ’は積分回路４から出力される積分電圧波形、ｅ’は微分回路５から出力されるインパルス信号波形、ｆ’はホールド回路８から出力される保持電圧波形であり、これらは、図２に図示したものと若干異なっている。
【００３２】
ここで、第２の実施の形態による位相比較信号処理回路の動作を、図４に図示した波形図を併用して説明する。
【００３３】
位相比較器から出力される矩形波信号（図４、波形ａ）は、矩形波信号入力端子１を通して電圧シフタ２及び制御パルス発生器７に供給される。電圧シフタ２は、矩形波信号の基準レベルを正極性パルスの中間レベルまで上昇させて正負極性を持った双極性パルス（図４、波形ｂ）に変更し、その双極性パルスを積分回路３に供給する。制御パルス発生器７は、供給された矩形波信号の他の一方のレベル変化部を微分、図３の例では矩形波信号の立上り部が到来したときにその立上り部を微分し、インパルス状の制御パルス信号（図４、波形ｃ’）を発生する。
【００３４】
積分回路３は、制御パルス信号（図４、波形ｃ’）の供給時にその積分値が基準レベルにリセットされ、その直後に供給された双極性パルスをその１周期にわたって積分し、その積分により順次変化する積分値（図４、波形ｄ’の太線部分）が形成され、その積分値が次続の微分回路４に供給される。微分回路５は、供給された積分値のリセット時のレベル変化を微分し、そのレベル変化が振幅となるインパルス信号（図４、波形ｅ’）を出力する。駆動回路５は、このインパルス信号をゲート回路６に供給する。このとき、ゲート回路６は、インパルス信号とともに制御パルス信号が供給され、インパルス信号の供給時点と制御パルス信号の供給時点とがほぼ一致することにより、インパルス信号がゲート回路６をそのまま通過し、ホールド回路８に供給される。ホールド回路８は、次のインパルス信号が供給されるまでの矩形波信号の１周期の期間、直前に供給されたインパルス信号のレベルを保持した保持電圧（図４、波形ｆ’）を形成する。バッファ回路９は、ホールド回路８で形成した保持電圧を処理信号として処理信号出力端子１０からループフィルタに出力する。
【００３５】
第２の実施の形態において、駆動回路５、ゲート回路６、バッファ回路９における入出力抵抗の好適な設定状態は、前述のように、第１の実施の形態において駆動回路５、ゲート回路６、バッファ回路９における入出力抵抗の好適な設定状態と同じである。
【００３６】
このように、第１の実施の形態による位相比較信号処理回路及び第２の実施の形態による位相比較信号処理回路によれば、位相比較信号処理回路から出力される処理信号としてホールド回路８で形成した保持電圧を用いているので、この保持電圧と入力された矩形波信号とを比べた場合、保持電圧は、明らかに直流成分が増大していることが判り、それによって矩形波信号中の高周波スペクトル成分が抑圧され、ループフィルタの遮断特性を高周波領域へ移行させることができる。
【００３７】
ところで、第１の実施の形態による保持電圧（図２、波形ｆ）と第２の実施の形態による保持電圧（図４、波形ｆ’）とを比較した場合、それらの保持電圧は、少々異なっているように見える。しかしながら、基準周波数信号と被比較信号である発振周波数信号（その分周信号）との位相差の変化に対応して保持電圧（図２、波形ｆ）が変化することを示すために、当該位相差の変化がかなり速い場合を例示したことによるもので、現実には、保持電圧（図２、波形ｆ）と保持電圧（図４、波形ｆ’）との間にこのような目立った違いが発生することは殆どない。
【００３８】
また、前記第１の実施の形態及び前記第２の実施の形態においては、制御パルス発生器７は、入力される正極性の矩形波信号が直接供給され、その正極性の矩形波信号の立下り部または立上り部の到来時点に制御パルス信号を発生させる例について説明した。しかしながら、正極性の矩形波信号の立下り部または立上り部の到来時点と、電圧シフタ２において基準レベルを変換した双極性の矩形波信号の立下り部または立上り部の到来時点とは、ともに一致しているので、制御パルス発生器７に正極性の矩形波信号を供給する代わりに、電圧シフタ２から出力される双極性の矩形波信号を供給するようにしても、同じ機能を発揮させることができる。
【００３９】
次いで、図５は、本発明の位相比較信号処理回路とともに用いる電圧平均化回路を示すものであって、その要部回路構成を示すブロック構成図であり、第１の実施の形態による位相比較信号処理回路または第２の実施の形態による位相比較信号処理回路の出力側に接続されて使用されるものである。
【００４０】
図５に示すように、この電圧平均化回路は、処理信号入力端子１１と、制御パルス信号入力端子１２と、第２ホールド回路１３と、平均化回路１４と、遅延回路１５と、処理信号出力端子１６とからなっている。そして、第２ホールド回路１３は、入力端が処理信号入力端子１１に接続され、制御端が遅延回路１５の出力端に接続され、出力端が平均化回路１４の第２入力端に接続される。平均化回路１４は、第１入力端が処理信号入力端子１１に接続され、出力端が処理信号出力端子１６に接続される。遅延回路１５は、入力端が制御パルス信号入力端子１２に接続される。この場合、処理信号入力端子１１及び制御パルス信号入力端子１２は、例えば、第１の実施の形態による位相比較信号処理回路のバッファ回路９の出力端及び制御パルス発生器７の出力端に接続される。
【００４１】
また、図６は、図５に図示された電圧平均化回路において各部に生じる信号波形を示す波形図である。
【００４２】
図６に示す信号波形図において、ｃは制御パルス発生器７の出力端から出力される制御パルス波形で、図２の波形ｃと同じものであり、ｆはホールド回路８から出力される保持電圧波形で、図２の波形ｆと同じものである。また、ｇは遅延回路１５から出力される遅延制御パルス波形、ｈは第２ホールド回路１３から出力される遅延保持電圧波形で、ｉは平均化回路１４から出力される平均化された処理電圧波形である。
【００４３】
前記構成による電圧平均化回路は、次のように動作する。
【００４４】
処理信号入力端子１１にはバッファ回路９から出力された保持電圧（図６、波形ｆ）が供給され、その保持電圧はそれぞれ第２ホールド回路１３及び平均化回路１４に伝送供給される。また、制御パルス信号入力端子１２には制御パルス発生器７から出力された制御パルス信号（図６、波形ｃ）が供給され、その制御パルス信号は遅延回路１５に供給される。遅延回路１５は、供給された制御パルス信号（図６、波形ｃ）をその信号発生周期の１／２周期遅延させた遅延制御パルス信号（図６、波形ｇ）を発生し、得られた遅延制御パルス信号を次続の第２ホールド回路１３に供給する。第２ホールド回路１３は、遅延制御パルス信号（図６、波形ｇ）の供給時に、そのときの保持電圧（図６、波形ｆ）を次の遅延制御パルス信号の供給時まで保持させ、制御パルス信号発生周期の１／２周期遅延させた遅延保持電圧（図６、波形ｈ）を形成し、次続の平均化回路１４に供給する。平均化回路１４は、それぞれ供給された保持電圧（図６、波形ｆ）と遅延保持電圧（図６、波形ｈ）との平均を求めた平均保持電圧（図６、波形ｉ）を形成し、この平均保持電圧を処理信号として処理信号出力端子１６からループフィルタに出力する。
【００４５】
この場合、電圧平均化回路から出力される平均保持電圧（図６、波形ｉ）と、電圧平均化回路を配置していない出力保持電圧（図６、波形ｆ）とを比べると、振幅変化部が２倍に増え、振幅変化部のレベル変化が２分の１になり、その結果、平均保持電圧が有するそれぞれのスペクトル成分は、元の保持電圧が有するそれぞれのスペクトル成分に比べて約２倍なっている。
【００４６】
このように、出力側に電圧平均化回路を配置した位相比較信号処理回路によれば、電圧平均化回路を配置しない位相比較信号処理回路に比べて、出力される処理信号中の直流成分がより増加し、その処理信号中の高周波スペクトル成分がさらに抑圧されるので、ループフィルタの遮断特性をさらに高周波領域へ移行させることができ、その分ループフィルタの応答特性を速めることができる。
【００４７】
前記の例は、第１の実施の形態による位相比較信号処理回路の出力側に電圧平均化回路を配置したものであるが、第２の実施の形態による位相比較信号処理回路の出力側に電圧平均化回路を配置するようにしても同じような機能を発揮させることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の位相比較信号処理回路における第１の実施の形態であって、その要部回路構成を示すブロック構成図である。
【図２】第１の実施の形態による位相比較信号処理回路において各部に生じる信号波形を示す波形図である。
【図３】本発明の位相比較信号処理回路における第２の実施の形態であって、その要部回路構成を示すブロック構成図である。
【図４】第２の実施の形態作による位相比較信号処理回路において各部に生じる信号波形を示す波形図である。
【図５】本発明の位相比較信号処理回路とともに用いる電圧平均化回路を示すものであって、その要部回路構成を示すブロック構成図である。
【図６】図５に図示された電圧平均化回路において各部に生じる信号波形を示す波形図である。
【符号の説明】
【００４９】
１  矩形波信号入力端子
２  電圧シフタ
３  積分回路
４  微分回路
５  駆動回路
６  ゲート回路
７  制御パルス発生器
８  ホールド回路
９  バッファ回路
１０  処理信号出力端子
１１  処理信号入力端子
１２  制御パルス信号入力端子
１３  第２ホールド回路
１４  平均化回路
１５  遅延回路
１６  処理信号出力端子
【図１】
2008072637.tif 000003
【図２】
2008072637.tif 000004
【図３】
2008072637.tif 000005
【図４】
2008072637.tif 000006
【図５】
2008072637.tif 000007
【図６】
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