(57)【要約】【課題】半導体装置の設計において、電源への誤接続や論理変更に伴ってトランジスタのソースを主電源配線から疑似電源配線に又はその逆に切り替える作業を容易に行うことを可能とする。【解決手段】インバータ１１，１３を疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続し、インバータ１２，１４を主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続する。トランジスタ１１ｐ〜１４ｐのソースには、接続を主電源配線ＶＤＤ又は疑似電源配線ＶＤＤＺに切り替えるための切り替え領域１１１・・が接続されている。トランジスタ１１ｎ〜１４ｎのソースには、接続を主電源配線ＶＳＳ又は疑似電源配線ＶＳＳＺに切り替えるための切り替え領域１１２・・が接続されている。これにより、誤接続が発見された場合や論理変更が必要となった場合であっても、ソースの接続先を簡単に切り替えることができる。【選択図】図１
2008072005.tif 000002
【特許請求の範囲】
【請求項１】
主電源配線と、アクティブ時において前記主電源配線に接続され、スタンバイ時において前記主電源配線から切断される疑似電源配線と、ソースが前記主電源配線及び前記疑似電源配線の一方に接続されたトランジスタとを有する半導体装置であって、
前記トランジスタの前記ソースに接続された引き出し導体と、一端が前記引き出し導体に接続され、他端が前記主電源配線と前記疑似電源配線との間に導出するスルーホール導体と、前記スルーホール導体の前記他端と前記主電源配線及び前記疑似電源配線の一方とを接続する電源用接続導体とを備えることを特徴とする半導体装置。
【請求項２】
前記スルーホール導体の前記他端は、前記主電源配線と前記疑似電源配線との略中心部分に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記主電源配線、前記疑似電源配線及び前記電源用接続導体がいずれも同一の配線層に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ソースが前記疑似電源配線に接続されたトランジスタの基板を前記主電源配線に接続する基板電位供給導体をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記基板電位供給導体の少なくとも一部は、前記トランジスタのゲート電極と同一の配線層に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記トランジスタの前記基板は、前記主電源配線の下部に位置する第１のコンタクトを介して前記主電源配線に接続されているとともに、前記基板電位供給導体及び前記トランジスタから見て前記第１のコンタクトとは反対側に位置する第２のコンタクトを介して前記主電源配線に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記トランジスタが一方向に複数個配列されており、前記主電源配線及び前記疑似電源配線が前記一方向に一直線に形成されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
主電源配線と、アクティブ時において前記主電源配線に接続され、スタンバイ時において前記主電源配線から切断される疑似電源配線と、ソースが前記主電源配線及び前記疑似電源配線の一方に接続された複数のトランジスタとを有する半導体装置であって、
前記複数のトランジスタのうち、ソースが前記主電源配線に接続されたトランジスタの基板及びソースが前記疑似電源配線に接続されたトランジスタの基板の両方が、前記主電源配線に接続されていることを特徴とする半導体装置。
【請求項９】
前記トランジスタの前記基板は、前記主電源配線の下部に位置する第１のコンタクトを介して前記主電源配線に接続されているとともに、前記トランジスタのゲート電極と同一の配線層に設けられた基板電位供給導体及び前記トランジスタから見て前記第１のコンタクトとは反対側に位置する第２のコンタクトを介して前記主電源配線に接続されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記複数のトランジスタが一方向に配列されており、前記主電源配線及び前記疑似電源配線が前記一方向に一直線に形成されていることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
主電源配線と、アクティブ時において前記主電源配線に接続され、スタンバイ時において前記主電源配線から切断される疑似電源配線と、ソースが前記主電源配線及び前記疑似電源配線の一方に接続されたトランジスタとを有する半導体装置の設計方法であって、
平行な前記主電源配線及び前記疑似電源配線を同一の配線層にレイアウトするステップと、前記主電源配線と前記疑似電源配線との間に、前記トランジスタの前記ソースに接続される電源接続用導体をレイアウトするステップと、前記電源接続用導体を前記主電源配線側及び前記疑似電源配線側の一方に伸延させることにより、前記電源接続用導体を前記主電源配線及び前記疑似電源配線の一方に接続させるステップとを備えることを特徴とする半導体装置の設計方法。
【請求項１２】
設計変更を行う場合、前記主電源配線及び前記疑似電源配線の一方に接続させた前記電源接続用導体を前記主電源配線側及び前記疑似電源配線側の他方に伸延させることにより、前記電源接続用導体を前記主電源配線及び前記疑似電源配線の他方に接続させることを特徴とする請求項１１に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその設計方法に関し、特に、スタンバイ時における消費電力を低減するための疑似電源配線を有する半導体装置及びその設計方法に関する。
【背景技術】
【０００２】
近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１，２には、電源配線を主電源配線と疑似電源配線に分ける方法が提案されている。
【０００３】
図１０は、疑似電源配線を用いた一般的な半導体装置の回路図である。
【０００４】
図１０に示す回路は、４段のインバータ１１〜１４からなる回路ブロック１０を備えている。回路ブロック１０は、スタンバイ時において論理が固定される回路ブロックであり、本例では、スタンバイ時においてその入力信号ＩＮがハイレベルに固定される。当然ながら、アクティブ時においては入力信号ＩＮの論理値は随時変動する。
【０００５】
図１０に示す回路には４つの電源配線、つまり、電源電位が供給される主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺと、接地電位が供給される主電源配線ＶＳＳ及び疑似電源配線ＶＳＳＺが設けられている。主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間には、Ｎチャンネル型ＭＯＳトランジスタ２１が設けられており、そのゲート電極にはスタンバイ信号ＳＴＴが供給される。また、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間には、Ｐチャンネル型ＭＯＳトランジスタ２２が設けられており、そのゲート電極にはスタンバイ信号ＳＴＢが供給される。
【０００６】
スタンバイ信号ＳＴＴは、回路ブロック１０をスタンバイ状態とする場合にローレベルとなる信号であり、回路ブロック１０がアクティブ状態である場合にはハイレベルに維持される。このため、アクティブ時においては、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺはトランジスタ２１を介して短絡される。一方、スタンバイ時においては、トランジスタ２１が非導通状態となることから、疑似電源配線ＶＤＤＺは主電源配線ＶＤＤから切り離され、ほとんど電源電位が供給されなくなる。
【０００７】
一方、スタンバイ信号ＳＴＢは、スタンバイ信号ＳＴＴの逆相信号である。つまり、回路ブロック１０をスタンバイ状態とする場合にはハイレベルとなり、回路ブロック１０がアクティブ状態である場合にはローレベルに維持される。このため、アクティブ時においては、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺはトランジスタ２２を介して短絡される。一方、スタンバイ時においては、トランジスタ２２が非導通状態となることから、疑似電源配線ＶＳＳＺは主電源配線ＶＳＳから切り離され、ほとんど電源電位が供給されなくなる。
【０００８】
また、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている。上述の通り、アクティブ時においては主電源配線ＶＤＤと疑似電源配線ＶＤＤＺは短絡され、且つ、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺは短絡されることから、全てのインバータ１１〜１４の両電源端には電源電圧が正しく印加される。これにより、回路ブロック１０は正常に動作を行うことができ、回路ブロック１０の出力信号ＯＵＴは、入力信号ＩＮの論理値に応じた正しい値となる。
【０００９】
これに対し、スタンバイ時においては、疑似電源配線ＶＤＤＺが主電源配線ＶＤＤから切り離されるとともに、疑似電源配線ＶＳＳＺが主電源配線ＶＳＳから切り離される。このため、初段のインバータ１１及び３段目のインバータ１３に含まれるＰチャンネル型ＭＯＳトランジスタ１１ｐ，１３ｐのソースには電源電位がほとんど供給されなくなるとともに、２段目のインバータ１２及び４段目のインバータ１４に含まれるＮチャンネル型ＭＯＳトランジスタ１２ｎ，１４ｎのソースには電源電位がほとんど供給されなくなる。
【００１０】
しかしながら、スタンバイ時においては入力信号ＩＮがハイレベルに固定されることから、各インバータ１１〜１４において導通状態となるトランジスタは、図１０に示すＮチャンネル型ＭＯＳトランジスタ１１ｎ、Ｐチャンネル型ＭＯＳトランジスタ１２ｐ、Ｎチャンネル型ＭＯＳトランジスタ１３ｎ、Ｐチャンネル型ＭＯＳトランジスタ１４ｐに固定される。そして、これらトランジスタのソースは主電源配線ＶＤＤ又は主電源配線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。
【００１１】
一方、スタンバイ時において非導通状態となるＰチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐのソースについては、主電源配線ＶＤＤから切り離された疑似電源配線ＶＤＤＺに接続されていることから、サブスレッショールド電流はほとんど流れなくなる。同様に、スタンバイ時において非導通状態となるＮチャンネル型ＭＯＳトランジスタ１２ｎ、１４ｎのソースについても、主電源配線ＶＳＳから切り離された疑似電源配線ＶＳＳＺに接続されていることから、サブスレッショールド電流はほとんど流れない。これにより、回路ブロック１０のスタンバイ時における消費電力を低減することが可能となる。
【特許文献１】特開２０００−１３２１５号公報
【特許文献２】特開２０００−４８５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、電源配線を主電源配線と疑似電源配線に分ける方法は、スタンバイ時において論理が固定される回路ブロックにおいて有効であり、スタンバイ時における消費電力を大幅に低減することが可能となる。
【００１３】
しかしながら、回路ブロックの論理が複雑であると、スタンバイ時において固定される論理の検証作業も複雑となる。つまり、回路ブロックを構成する各トランジスタのソースを主電源配線に接続すべきか、疑似電源配線に接続すべきかの判断が複雑となってしまう。仮に、主電源配線に接続すべきトランジスタのソースを誤って疑似電源配線に接続した場合、スタンバイ時における論理が不定となり、次段以降の回路のリーク電流が増大してしまう。
【００１４】
このような誤接続が発見された場合、設計段階においてマスクを修正する必要があるが、レイアウトによっては誤接続が発見された領域のみならず、その周辺のエリアに亘って大幅に修正する必要が生じ、修正作業に時間がかかるという問題があった。同様に、論理変更が必要になった場合にも修正が大規模となるという問題も生じる。
【００１５】
したがって、本発明は、電源への誤接続や論理変更に伴ってトランジスタのソースを主電源配線から疑似電源配線に又はその逆に切り替える作業を容易に行うことが可能な半導体装置及びその設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明による半導体装置は、主電源配線と、アクティブ時において主電源配線に接続され、スタンバイ時において主電源配線から切断される疑似電源配線と、ソースが主電源配線及び疑似電源配線の一方に接続されたトランジスタとを有する半導体装置であって、トランジスタのソースに接続された引き出し導体と、一端が引き出し導体に接続され、他端が主電源配線と疑似電源配線との間に導出するスルーホール導体と、スルーホール導体の他端と主電源配線及び疑似電源配線の一方とを接続する電源用接続導体とを備えることを特徴とする。
【００１７】
また、本発明による半導体装置の設計方法は、主電源配線と、アクティブ時において主電源配線に接続され、スタンバイ時において主電源配線から切断される疑似電源配線と、ソースが主電源配線及び疑似電源配線の一方に接続されたトランジスタとを有する半導体装置の設計方法であって、平行な主電源配線及び疑似電源配線を同一の配線層にレイアウトするステップと、主電源配線と疑似電源配線との間に、トランジスタのソースに接続される電源接続用導体をレイアウトするステップと、電源接続用導体を主電源配線側及び疑似電源配線側の一方に伸延させることにより、電源接続用導体を主電源配線及び疑似電源配線の一方に接続させるステップとを備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、トランジスタのソースに接続された電源接続用導体を主電源配線と疑似電源配線との間にレイアウトしていることから、これを主電源配線側に伸延させて主電源配線に接続すればトランジスタのソースは主電源配線に接続されることになり、逆に、疑似電源配線側に伸延させて疑似電源配線に接続すればトランジスタのソースは疑似電源配線に接続されることになる。
【００１９】
これにより、誤接続が発見された場合や論理変更が必要となった場合であっても、ソースの接続先を簡単に切り替えることができることから、設計時におけるマスクの修正作業を容易に行うことが可能となる。したがって、マスク作成から選別、評価、不良解析までを含めた設計工数並びに設計コストを削減することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図１は、本発明の好ましい実施形態による半導体装置の特徴を概念的に示す回路図である。
【００２２】
図１に示すように、本実施形態による半導体装置は、回路構成としては図１０に示した回路と同じである。つまり、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＤＺと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと疑似電源配線ＶＳＳＺとの間に接続されている。また、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間には、Ｎチャンネル型ＭＯＳトランジスタ２１が設けられており、そのゲート電極にはスタンバイ信号ＳＴＴが供給される。また、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間には、Ｐチャンネル型ＭＯＳトランジスタ２２が設けられており、そのゲート電極にはスタンバイ信号ＳＴＢが供給される。
【００２３】
しかしながら、本実施形態による半導体装置においては、各ＰチャンネルＭＯＳトランジスタ１１ｐ〜１４ｐのソースと主電源配線ＶＤＤ又は疑似電源配線ＶＤＤＺとが切り替え領域１１１，１２１，１３１，１４１を介して接続されている。同様に、各ＮチャンネルＭＯＳトランジスタ１１ｎ〜１４ｎのソースと主電源配線ＶＳＳ又は疑似電源配線ＶＳＳＺとが切り替え領域１１２，１２２，１３２，１４２を介して接続されている。
【００２４】
切り替え領域１１１，１２１，１３１，１４１は、各トランジスタ１１ｐ〜１４ｐのソースを主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺのいずれか一方に接続するための回路領域である。本例では、切り替え領域１１１，１３１については疑似電源配線ＶＤＤＺ側に接続され、切り替え領域１２１，１４１については主電源配線ＶＤＤ側に接続されている。同様に、切り替え領域１１２，１２２，１３２，１４２は、各トランジスタ１１ｎ〜１４ｎのソースを主電源配線ＶＳＳ及び疑似電源配線ＶＳＳＺのいずれか一方に接続するための回路領域であり、本例では、切り替え領域１１２，１３２については主電源配線ＶＳＳ側に接続され、切り替え領域１２２，１４２については疑似電源配線ＶＳＳＺ側に接続されている。
【００２５】
後述するように、これら切り替え領域は、通常の電子スイッチのように半導体装置の作製後において電気的に切り替え可能な回路ではなく、設計時におけるマスクの変更によって接続を切り替えるための領域である。したがって、半導体装置が完成した後においては、これら切り替え領域を用いた接続の変更はできない。
【００２６】
図２は、切り替え領域１１１のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。本図は、トランジスタ１１ｐのソースを主電源配線ＶＤＤ又は疑似電源配線ＶＤＤＺに接続する前の状態を仮想的に示しており、実際のデバイス構造を示すものではない。つまり、マスクの設計段階において、主電源配線ＶＤＤ又は疑似電源配線ＶＤＤＺへの接続処理を行う前の状態を、仮想的にデバイス構造として示しているに過ぎない。
【００２７】
図２に示すように、マスクの設計段階においては、主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺを同一の配線層に平行にレイアウトするとともに、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間に電源接続用導体２００を配置する。電源接続用導体２００は、主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺと同一の配線層に形成される導体であり、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの略中心部分に位置している。
【００２８】
電源接続用導体２００は、複数のスルーホール導体２２０を介して下層の引き出し導体２１０に接続される。引き出し導体２１０は、トランジスタ１１ｐのソースに接続される導体である。つまり、スルーホール導体２２０の一端は、引き出し導体２１０に接続され、他端は主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの略中心部分に導出している。
【００２９】
尚、切り替え領域１２１，１３１，１４１のデバイス構造も、引き出し導体２１０がそれぞれトランジスタ１２ｐ〜１４ｐのソースに接続される他は、図２に示す構造と同じである。また、トランジスタ１１ｎ〜１４ｎに対応する切り替え領域１１２，１２２，１３２，１４２についても、引き出し導体２１０がそれぞれトランジスタ１１ｎ〜１４ｎのソースに接続されるとともに、主電源配線ＶＤＤ及び疑似電源配線ＶＤＤＺの代わりに主電源配線ＶＳＳと疑似電源配線ＶＳＳＺが用いられる他は、図２に示す構造と同じである。
【００３０】
図３は、切り替え領域１１１を主電源配線ＶＤＤに接続した場合のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図である。
【００３１】
図３に示すように、切り替え領域１１１を主電源配線ＶＤＤに接続する場合、電源接続用導体２００を主電源配線ＶＤＤ側に伸延させることによって、電源接続用導体２００を主電源配線ＶＤＤに接続させる。実際の設計においては、電源接続用導体２００と主電源配線ＶＤＤとの間に矩形状の導体２０１を付加し、これによって電源接続用導体２００と主電源配線ＶＤＤとを短絡させればよい。
【００３２】
これにより、トランジスタ１１ｐのソースは、引き出し導体２１０、スルーホール導体２２０及び電源接続用導体２００を介して主電源配線ＶＤＤに接続されることになる。尚、切り替え領域１２１，１３１，１４１を主電源配線ＶＤＤに接続する場合や、切り替え領域１１２，１２２，１３２，１４２を主電源配線ＶＳＳに接続する場合も、図３に示すように、電源接続用導体２００を主電源配線ＶＤＤ側又はＶＳＳ側に伸延させればよい。
【００３３】
図４は、切り替え領域１１１を疑似電源配線ＶＤＤＺに接続した場合のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【００３４】
図４に示すように、切り替え領域１１１を疑似電源配線ＶＤＤＺに接続する場合、電源接続用導体２００を疑似電源配線ＶＤＤＺ側に伸延させることによって、電源接続用導体２００を疑似電源配線ＶＤＤＺに接続させる。実際の設計においては、電源接続用導体２００と疑似電源配線ＶＤＤＺとの間に矩形状の導体２０２を付加し、これによって電源接続用導体２００と疑似電源配線ＶＤＤＺとを短絡させればよい。
【００３５】
これにより、トランジスタ１１ｐのソースは、引き出し導体２１０、スルーホール導体２２０及び電源接続用導体２００を介して疑似電源配線ＶＤＤＺに接続されることになる。切り替え領域１２１，１３１，１４１を疑似電源配線ＶＤＤＺに接続する場合や、切り替え領域１１２，１２２，１３２，１４２を疑似電源配線ＶＳＳＺに接続する場合も、図４に示すように、電源接続用導体２００を疑似電源配線ＶＤＤＺ側又はＶＳＳＺ側に伸延させればよい。
【００３６】
このように、本実施形態において用いられる切り替え領域は、電源接続用導体２００を主電源配線側及び疑似電源配線側の一方に伸延させることにより、トランジスタのソースを主電源配線及び疑似電源配線の一方に接続している。このため、トランジスタのソースを主電源配線及び疑似電源配線の一方に接続した後、設計変更によって、主電源配線及び疑似電源配線の他方に接続し直す必要が生じた場合であっても、マスクの修正作業が極めて容易となる。つまり、マスク上において矩形状の導体２０１と２０２を交換するだけで接続の切り替え作業が完了し、他の配線やスルーホールなどの位置をずらす必要が全く生じない。
【００３７】
次に、本実施形態による半導体装置のデバイス構造について、従属接続された２段インバータ回路を例により具体的に説明する。
【００３８】
図５は、従属接続された２段インバータ回路の拡散層におけるレイアウトを模式的に示す略平面図である。
【００３９】
図５に示すように、２段インバータ回路のレイアウト領域３００は、ＰチャンネルＭＯＳトランジスタを形成すべき領域Ｐと、ＮチャンネルＭＯＳトランジスタを形成すべき領域Ｎとを有しており、これらは素子分離領域３０３によって分離されている。領域Ｎに比べて領域Ｐの面積が大きいのは、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの能力差を考慮した結果である。
【００４０】
領域Ｐは、Ｎウェル３０１と、１段目のインバータを構成するＰチャンネルＭＯＳトランジスタのソース領域３１１ｓ及びドレイン領域３１１ｄと、２段目のインバータを構成するＰチャンネルＭＯＳトランジスタのソース領域３１３ｓ及びドレイン領域３１３ｄが設けられている。２段目のインバータのソース領域３１３ｓ及びドレイン領域３１３ｄが２つずつ設けられているのは、１段目に比べて２段目のインバータの駆動能力を大きく設計したためである。Ｎウェル３０１の両端部には、不純物濃度の高いウェルコンタクト領域３０１ａ，３０１ｂが設けられている。
【００４１】
同様に、領域Ｎには、Ｐウェル３０２と、１段目のインバータを構成するＮチャンネルＭＯＳトランジスタのソース領域３１２ｓ及びドレイン領域３１２ｄと、２段目のインバータを構成するＮチャンネルＭＯＳトランジスタのソース領域３１４ｓ及びドレイン領域３１４ｄが設けられている。Ｐウェル３０２の両端部には、不純物濃度の高いウェルコンタクト領域３０２ａ，３０２ｂが設けられている。
【００４２】
図５において、ウェルコンタクト領域３０１ａ，３０２ａ内に示されているコンタクト３０８及びウェルコンタクト領域３０１ｂ，３０２ｂ内に示されているコンタクト３０９は、後述する上層の配線層とウェルコンタクト領域とを接続するためのコンタクトである。このように、トランジスタを挟んで互いに対向する位置にベースコンタクトを配置しているのは、各トランジスタの両端部側から基板電位を供給することによって、基板電位をより安定させるためである。
【００４３】
図６は、図５に示した拡散層上に形成するゲート配線層のレイアウトを模式的に示す略平面図である。
【００４４】
図６に示すように、ゲート配線層には、ゲート電極３１１ｇ〜３１４ｇと基板用接続導体３２１，３２２が形成される。ゲート電極３１１ｇ〜３１４ｇは、それぞれ対応するソース領域３１１ｓ〜３１４ｓとドレイン領域３１１ｄ〜３１４ｄとの間に設けられ、これにより４つのＭＯＳトランジスタが形成される。図６において、ゲート電極３１１ｇ〜３１４ｇにそれぞれ設けられたコンタクト３１９は、後述する上層の配線層とゲート電極３１１ｇ〜３１４ｇとを接続するためのコンタクトである。
【００４５】
一方、基板用接続導体３２１は、ＰチャンネルＭＯＳトランジスタの基板（ベース）に基板電位を供給するための導体であり、ゲート電極３１１ｇ，３１３ｇを三方から取り囲む形状を有している。図６において、基板用接続導体３２１の上側に示されているコンタクト３２１ａ及び下側両端部に示されているコンタクト３２１ｂは、後述する上層の配線層と基板用接続導体３２１を接続するためのコンタクトである。
【００４６】
同様に、基板用接続導体３２２は、ＮチャンネルＭＯＳトランジスタの基板（ベース）に基板電位を供給するための導体であり、ゲート電極３１２ｇ，３１４ｇを三方から取り囲む形状を有している。図６において、基板用接続導体３２２の下側に示されているコンタクト３２２ａ及び上側両端部に示されているコンタクト３２２ｂは、後述する上層の配線層と基板用接続導体３２２を接続するためのコンタクトである。
【００４７】
図７は、図６に示した拡散層上に形成する金属配線層のレイアウトを模式的に示す略平面図であり、（ａ）はゲート配線層の上層に位置するタングステン配線層のレイアウトを示し、（ｂ）はタングステン配線層の上層に位置するアルミ配線層のレイアウトを示している。図面を見やすくするため、図７（ａ），（ｂ）においては、下層の配線層や拡散層のレイアウトは表示していない。
【００４８】
図７（ａ）に示すように、タングステン配線層には、入力信号が供給される導体３３０ｉｎ及び出力信号が供給される導体３３０ｏｕｔが設けられる。導体３３０ｉｎは、コンタクト３１９を介して下層に位置するゲート電極３１１ｇ，３１２ｇに共通接続され、導体３３０ｏｕｔは、コンタクト３３０ａを介してドレイン領域３１３ｄ，３１４ｄに共通接続される。導体３３０ｏｕｔは、コンタクト３３０ｂを介して上層のアルミ配線層に接続され、ここから出力信号が引き出される。
【００４９】
さらに、タングステン配線層には導体３３１〜３３５が設けられている。導体３３１は、１段目のインバータを構成するＰチャンネルＭＯＳトランジスタにソース電位を供給するための導体であり、コンタクト３３１ａを介してソース領域３１１ｓに接続されるとともに、コンタクト３３１ｂを介して上層のアルミ配線層と接続される。また、導体３３２は、１段目のインバータを構成するＮチャンネルＭＯＳトランジスタにソース電位を供給するための導体であり、コンタクト３３２ａを介してソース領域３１２ｓに接続されるとともに、コンタクト３３２ｂを介して上層のアルミ配線層と接続される。
【００５０】
また、導体３３３は、コンタクト３３３ａを介してドレイン領域３１１ｄに接続されるとともに、コンタクト３３３ｂを介してドレイン領域３１２ｄに接続される。さらに、コンタクト３１９を介して下層のゲート電極３１３ｇ，３１４ｇに接続され、１段目のインバータと２段目のインバータを接続する役割を果たす。
【００５１】
さらに、導体３３４は、２段目のインバータを構成するＰチャンネルＭＯＳトランジスタにソース電位を供給するための導体であり、コンタクト３３４ａを介してソース領域３１３ｓに接続されるとともに、コンタクト３３４ｂを介して上層のアルミ配線層と接続される。また、導体３３５は、２段目のインバータを構成するＮチャンネルＭＯＳトランジスタにソース電位を供給するための導体であり、コンタクト３３５ａを介してソース領域３１４ｓに接続されるとともに、コンタクト３３５ｂを介して上層のアルミ配線層と接続される。
【００５２】
タングステン配線層には、さらに導体３４１，３４２が設けられている。導体３４１は、コンタクト３２１ｂを介して下層の基板用接続導体３２１に接続されるとともに、コンタクト３０９を介してウェルコンタクト領域３０１ｂに接続される。これにより、基板用接続導体３２１とウェルコンタクト領域３０１ｂとは、導体３４１を介して短絡されることになる。同様に、導体３４２は、コンタクト３２２ｂを介して下層の基板用接続導体３２２に接続されるとともに、コンタクト３０９を介してウェルコンタクト領域３０２ｂに接続される。これにより、基板用接続導体３２２とウェルコンタクト領域３０２ｂとは、導体３４２を介して短絡されることになる。
【００５３】
タングステン配線層には、さらに導体３５１，３５２も設けられている。導体３５１は、コンタクト３５１ａを介して上層の主電源配線ＶＤＤ及び下層のウェルコンタクト領域３０１ａに接続されるとともに、コンタクト３２１ａを介して下層の基板用接続導体３２１に接続される。これにより、ウェルコンタクト領域３０１ａには、導体３５１を介して主電源配線ＶＤＤの電位が供給されるとともに、導体３５１，基板接続用導体３２１，導体３４１を介して、ウェルコンタクト領域３０１ｂにも主電源配線ＶＤＤの電位が供給されることになる。
【００５４】
同様に、導体３５２は、コンタクト３５２ａを介して上層の主電源配線ＶＳＳ及びウェルコンタクト領域３０２ａに接続されるとともに、コンタクト３２２ａを介して下層の基板用接続導体３２２に接続される。これにより、ウェルコンタクト領域３０２ａには、導体３５２を介して主電源配線ＶＳＳの電位が供給されるとともに、導体３５２、基板接続用導体３２２、導体３４２を介して、ウェルコンタクト領域３０２ｂにも主電源配線ＶＳＳの電位が供給されることになる。
【００５５】
このように、本実施形態では、ウェルコンタクト領域３０１ａ，３０１ｂが主電源配線ＶＤＤに接続され、ウェルコンタクト領域３０２ａ，３０２ｂが主電源配線ＶＳＳに接続される。換言すれば、ウェルコンタクト領域３０１ａ，３０１ｂが疑似電源配線ＶＤＤＺに接続されることはなく、ウェルコンタクト領域３０２ａ，３０２ｂが疑似電源配線ＶＳＳＺに接続されることはない。本実施形態による半導体装置では、図１に示したように、各インバータが主電源配線と疑似電源配線との間に接続されているが、基板電位については、インバータを構成する各トランジスタとも、主電源配線の電位に固定される。
【００５６】
また、図７（ｂ）に示すように、アルミ配線層には、主電源配線ＶＤＤ、疑似電源配線ＶＤＤＺ、主電源配線ＶＳＳ及び疑似電源配線ＶＳＳＺが設けられている。主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間にはコンタクト３３１ｂ，３３４ｂが設けられており、ここに充填されるスルーホール導体の端部が主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間に導出している。そして、コンタクト３３１ｂと主電源配線ＶＤＤは、電源用接続導体４０１を介して接続され、コンタクト３３４ｂと疑似電源配線ＶＤＤＺは、電源用接続導体４０２を介して接続されている。これにより、下層の導体３３１は主電源配線ＶＤＤに接続され、下層の導体３３４は疑似電源配線ＶＤＤＺに接続されることになる。
【００５７】
同様に、主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間にはコンタクト３３２ｂ，３３５ｂが設けられており、ここに充填されるスルーホール導体の端部が主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間に導出している。そして、コンタクト３３２ｂと疑似電源配線ＶＳＳＺは、電源用接続導体４０３を介して接続され、コンタクト３３５ｂと主電源配線ＶＳＳは、電源用接続導体４０４を介して接続されている。これにより、下層の導体３３２は疑似電源配線ＶＳＳＺに接続され、下層の導体３３５は主電源配線ＶＳＳに接続されることになる。
【００５８】
アルミ配線層には、コンタクト３３０ｂを介して導体３３０ｏｕｔに接続された導体４０５がさらに設けられる。導体４０５は、図示しないコンタクトを介してさらに上層の金属配線層に接続され、ここから出力信号が引き出される。
【００５９】
以上の構成により、図５に示したレイアウト領域３００には２段のインバータ回路が形成され、初段のインバータを構成するＰチャンネルＭＯＳトランジスタのソースは主電源配線ＶＤＤに接続され、ＮチャンネルＭＯＳトランジスタのソースは疑似電源配線ＶＳＳＺに接続される。一方、２段目のインバータを構成するＰチャンネルＭＯＳトランジスタのソースは疑似電源配線ＶＤＤＺに接続され、ＮチャンネルＭＯＳトランジスタのソースは主電源配線ＶＳＳに接続される。
【００６０】
ここで、各トランジスタのソースを主電源配線に接続するか疑似電源配線に接続するかは、これらの間に設ける電源接続用導体４０１〜４０４のレイアウトのみによって決まる。したがって、電源への誤接続や論理変更に伴ってトランジスタのソースを主電源配線から疑似電源配線へ又はその逆に切り替える作業を行う場合、マスク上における電源接続用導体４０１〜４０４の位置を変更するだけで良く、他の部分を変更する必要がない。
【００６１】
図８は、電源接続用導体４０１，４０２のレイアウトを変更した例を示す図である。
【００６２】
図８に示すように、電源接続用導体４０１の位置を図面下方にずらすことによってコンタクト３３１ｂと疑似電源配線ＶＤＤＺとを接続し、電源接続用導体４０２の位置を図面上方にずらすことによってコンタクト３３４ｂと主電源配線ＶＤＤとを接続すれば、図７（ｂ）に示した接続とは逆の接続に切り替えることができる。
【００６３】
また、本実施形態による半導体装置では、各トランジスタのソースが主電源配線に接続されているか、疑似電源配線に接続されているかにかかわらず、基板（ベース）を主電源配線に固定的に接続していることから、トランジスタのソースを主電源配線から疑似電源配線へ又はその逆に切り替える作業を行った場合であっても、基板への接続を全く変更する必要がない。
【００６４】
つまり、通常の設計においては、トランジスタの基板はソースと短絡するため、これらを直接短絡する導体を設けることが一般的である。しかしながら、本実施形態では、ソースを主電源配線にも疑似電源配線にも接続可能に構成されており、且つ、接続先を容易に変更することができることから、この点を考慮して、基板を必ず主電源配線に接続している。これを実現すべく、トランジスタの基板とソースを直接短絡させる導体を廃止し、基板電位供給導体を用いて主電源配線と各トランジスタの基板とを接続している。基板電位供給導体は、上述の通りゲート電極層を利用していることから、面積の増大や配線層の増大は全く生じない。
【００６５】
図９は、回路ブロックを構成するトランジスタの好ましい配列方法を説明するための模式的な平面図である。
【００６６】
好ましい配列方法では、図９に示すように、まず主電源配線ＶＤＤ、疑似電源配線ＶＤＤＺ、主電源配線ＶＳＳ、疑似電源配線ＶＳＳＺを一方向に一直線にレイアウトする。これにより形成される細長い領域に、トランジスタが形成されるレイアウト領域５０１，５０２，５０３・・・を長手方向に配列する。各レイアウト領域に形成する回路としては、疑似電源配線ＶＤＤＺ又はＶＳＳＺを使用する回路のみならず、主電源配線ＶＤＤ，ＶＳＳのみを使用する回路が含まれていても良く、図１に示すトランジスタ２１，２２が含まれていても構わない。
【００６７】
図９に示すように、各レイアウト領域の幅Ｗについては、トランジスタサイズや回路構成の違いによってまちまちである。しかしながら、電源配線が一方向に一直線にレイアウトされていることから、各レイアウト領域の高さＨについては一定となる。
【００６８】
通常の設計方法であれば、トランジスタのソースを主電源配線及び疑似電源配線のいずれに接続するかによって各レイアウト領域の高さを調整し、これに合わせて主電源配線及び疑似電源配線を一部蛇行させることが一般的であるが、このようなレイアウトでは、トランジスタのソースを主電源配線から疑似電源配線へ又はその逆に切り替えようとすると、他のレイアウト領域に大きな影響を与えてしまう。これにより、マスクの修正作業が大がかりとなってしまう。
【００６９】
しかしながら、図９に示したように、主電源配線ＶＤＤ、疑似電源配線ＶＤＤＺ、主電源配線ＶＳＳ、疑似電源配線ＶＳＳＺを一方向に一直線にレイアウトしておけば、上記の切り替えが生じた場合であっても他のレイアウト領域に全く影響が及ばなくなることから、マスクの修正作業を非常に簡単に行うことが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００７１】
【図１】本発明の好ましい実施形態による半導体装置の特徴を概念的に示す回路図である。
【図２】切り替え領域１１１のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。
【図３】切り替え領域１１１を主電源配線ＶＤＤに接続した場合のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図である。
【図４】切り替え領域１１１を疑似電源配線ＶＤＤＺに接続した場合のデバイス構造を模式的に示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図５】従属接続された２段インバータ回路の拡散層におけるレイアウトを模式的に示す略平面図である。
【図６】図５に示した拡散層上に形成するゲート配線層のレイアウトを模式的に示す略平面図である。
【図７】図６に示した拡散層上に形成する金属配線層のレイアウトを模式的に示す略平面図であり、（ａ）はゲート配線層の上層に位置するタングステン配線層のレイアウトを示し、（ｂ）はタングステン配線層の上層に位置するアルミ配線層のレイアウトを示している。
【図８】電源接続用導体４０１，４０２のレイアウトを変更した例を示す図である。
【図９】回路ブロックを構成するトランジスタの好ましい配列方法を説明するための模式的な平面図である。
【図１０】疑似電源配線を用いた一般的な半導体装置の回路図である。
【符号の説明】
【００７２】
１０          回路ブロック
１１〜１４    インバータ
１１ｐ〜１４ｐ，２２    ＰチャンネルＭＯＳトランジスタ
１１ｎ〜１４ｎ，２１    ＮチャンネルＭＯＳトランジスタ
１１１，１１２，１２１，１２２，１３１，１３２，１４１，１４２，３４１，３４２，３５１，３５２    切り替え領域
２００，４０１〜４０４    電源接続用導体
２０１，２０２  ３３０ｉｎ，３３０ｏｕｔ，３３１〜３３５，４０５    導体
２１０        引き出し導体
２２０        スルーホール導体
３００        レイアウト領域
３０１        Ｎウェル
３０２        Ｐウェル
３０１ａ，３０１ｂ，３０２ａ，３０２ｂ    ウェルコンタクト領域
３０３        素子分離領域
３０８，３０９，３１９，３２１ａ，３２１ｂ，３２２ａ，３２２ｂ，３３０ａ，３３０ｂ，３３１ａ，３３１ｂ，３３２ａ，３３２ｂ，３３３ａ，３３３ｂ，３３４ａ，３３４ｂ，３３５ａ，３３５ｂ，３５１ａ，３５１ｂ    コンタクト
３１１ｇ〜３１４ｇ    ゲート電極
３１１ｓ〜３１４ｓ    ソース領域
３１１ｄ〜３１４ｄ    ドレイン領域
３２１，３２２    基板用接続導体
４０１〜４０４    電源用接続導体
５０１〜５０６    レイアウト領域
ＶＤＤ，ＶＳＳ    主電源配線
ＶＤＤＺ，ＶＳＳＺ    疑似電源配線
【図１】
2008072005.tif 000003
【図２】
2008072005.tif 000004
【図３】
2008072005.tif 000005
【図４】
2008072005.tif 000006
【図５】
2008072005.tif 000007
【図６】
2008072005.tif 000008
【図７】
2008072005.tif 000009
【図８】
2008072005.tif 000010
【図９】
2008072005.tif 000011
【図１０】
2008072005.tif 000012