(57)【要約】      （修正有）【課題】誤放電が生じても入力映像信号に基づく正しい画像を表示させることが可能なプラズマディスプレイパネルの駆動方法を提供する。【解決手段】放電セル内に二次電子放出材料を含む蛍光体層を備えたＰＤＰに駆動パルスを印加することにより表示光に対応したサスティン放電を繰り返し生起させるにあたり、各放電セルにおいて生起されたサスティン放電の総数に応じて駆動パルスのパルス波形を調整する。【選択図】図１０
2008286932.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料及び二次電子放出材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極対に駆動パルスを印加することにより、前記サブフィールド各々において前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方に設定するアドレス処理、及び前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン処理を夫々実行する駆動制御行程と、
所定期間内において前記放電セル各々で生起された前記サスティン放電の総数を点灯サスティン総数として求める点灯サスティン総数算出行程と、を備え、
前記駆動制御行程は、前記点灯サスティン総数に応じて前記駆動パルスにおけるパルス波形を調整すべきパルス波形調整処理を更に実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス処理では、前記駆動パルスとしての走査パルスを前記行電極対各々の一方の行電極に順次印加すると共に前記駆動パルスとしての画素データパルスを前記画素データに応じて選択的に前記列電極に印加することにより前記アドレス放電を生起せしめ、
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多い程、前記走査パルス及び前記画素データパルスのパルス幅を大きくすべき調整を行う、及び／又は前記一方の行電極と前記列電極間の電圧が大きくなるべく前記走査パルス又は前記画素データパルスのピーク電位の調整を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記所定期間とは、前記単位表示期間各々における直前の単位表示期間であり、
前記パルス波形調整処理では、前記単位表示期間毎にこの単位表示期間内で印加すべき前記走査パルス及び前記画素データパルスのパルス幅及び／又はピーク電位を前記点灯サスティン総数に応じて調整することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記所定期間とは、前記サブフィールド各々における直前のサブフィールド又は直前のサブフィールド群であり、
前記パルス波形調整処理では、前記サブフィールド毎にこのサブフィールド内で印加すべき前記走査パルス及び前記画素データパルスのパルス幅及び／又はピーク電位を前記点灯サスティン総数に応じて調整することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記サスティン処理では、前記サブフィールド各々毎にそのサブフィールドの輝度重みに対応した回数だけ繰り返し前記駆動パルスとしてのサスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみに前記サスティン放電を生起せしめ、
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多いほど、前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルスにおけるピーク電位の維持期間を長くすべき調整を行うことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記所定期間とは、前記サブフィールド各々における直前のサブフィールド又は直前のサブフィールド群であることを特徴とする請求項５に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記サスティン処理では、前記サブフィールド各々毎にそのサブフィールドの輝度重みに対応した回数だけ繰り返し前記駆動パルスとしてのサスティンパルスを前記行電極対に印加することにより前記点灯モードの状態にある前記放電セルのみに前記サスティン放電を生起せしめ、前記サブフィールド各々で繰り返し印加される前記サスティンパルス各々の内の最終のサスティンパルの印加直後に前記駆動パルスとしての壁電荷調整パルスを前記行電極対各々の一方の行電極に印加し、
前記最終のサスティンパルスの後縁部は、前記行電極に印加される電位が時間経過に伴い徐々に低下する第１電位低下区間と、前記第１電位低下区間に後続して前記行電極に印加される電位が所定の第１電位に維持される電位一定区間と、前記一定区間に後続して前記行電極に印加される電位が時間経過に伴い徐々に低下して所定の第２電位に到る第２電位低下区間と、を含み、
前記壁電荷調整パルスは、前記行電極に印加される電位が前記第２電位の状態から時間経過に伴い徐々に低下して所定のピーク電位に到った後、前記ピーク電位の状態から時間経過に伴い徐々に電位が上昇するパルス波形を有することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多いほど、前記第１電位を高くすべき調整を行うことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多いほど、前記電位一定区間の期間長を長くすべき調整を行うことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多いほど、前記壁電荷調整パルスのピーク電位を０ボルトに近づくべき調整を行うことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記パルス波形調整処理では、前記所定期間毎に求められた前記点灯サスティン総数が多いほど、前記壁電荷調整パルスのパルス幅を大きくすべき調整を行うことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記所定期間とは、前記サブフィールド各々における直前のサブフィールド又は直前のサブフィールド群であることを特徴とする請求項８〜１１のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記サブフィールド各々の内の１のサブフィールドの前記アドレス処理では、前記放電セルを前記消灯モードの状態から前記点灯モードの状態に遷移させる書込アドレス放電を前記アドレス放電として生起させ、前記１のサブフィールドに後続するサブフィールドの前記アドレス処理では、前記放電セルを前記点灯モードの状態から前記消灯モードの状態に遷移させる消去アドレス放電を前記アドレス放電として生起させることを特徴とする請求項２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記駆動制御行程は、前記１のサブフィールドにおける前記アドレス処理の直前に、全ての前記放電セルを前記消灯モードに初期化するリセット処理を実行することを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記リセット処理では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１４に記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記１のサブフィールドは前記単位表示期間の先頭に設けられたサブフィールドであり、前記リセット処理は前記先頭のサブフィールドのみで実行することを特徴とする請求項１４に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記１のサブフィールドの直前に設けられた直前サブフィールドの前記アドレス処理では前記画素データに応じて選択的に前記放電セルを書込アドレス放電せしめることにより前記放電セルを前記点灯モードの状態に遷移させ、
前記直前サブフィールドにおける前記アドレス処理の直前において、全ての前記放電セルを前記消灯モードに初期化するリセット処理を実行することを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記リセット処理では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記直前サブフィールドは前記単位表示期間の先頭に設けられたサブフィールドであり、前記リセット処理は前記単位表示期間内の複数のサブフィールド各々の内の前記直前サブフィールド及び前記１のサブフィールドのみで実行することを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記直前のサブフィールドにおいて、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記点灯モードの状態に設定されている前記放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光処理を更に実行することを特徴とする請求項１９記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項２０記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項２２記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項２３記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記酸化マグネシウム結晶体は粒径が2000Å以上であることを特徴とする請求項２３記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記１のサブフィールドでの前記アドレス処理に費やされる期間が、前記１のサブフィールドに後続するサブフィールドでの前記アドレス処理に費やされる期間よりも短いことを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記駆動制御行程は、前記点灯サスティン総数が所定数よりも大の場合に、前記１のサブフィールドの前記アドレス処理に費やす期間を、前記１のサブフィールドに後続するサブフィールドの前記アドレス処理に費やす期間よりも短くすることを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
近年、自発光型で発光輝度の高い表示装置としてプラズマディスプレイパネル（以下、ＰＤＰと称する）が脚光を浴びている。ＰＤＰは、アドレス電極としての複数の列電極と、列電極各々と交叉して配列された複数の行電極との各交叉部に画素に対応した放電セルが形成される構造となっている。
【０００３】
又、ＰＤＰを駆動する方法の一つとしてサブフィールド法が知られている。サブフィールド法に基づく駆動では、１フィールド表示期間毎に、複数のサブフィールド各々において、入力映像信号に基づく各画素毎の画素データに応じてＰＤＰの各放電セルを点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、点灯モードの状態にある放電セルのみを、繰り返しサスティン放電させるサスティン行程とを実行する。
【０００４】
尚、上記アドレス行程として、負極性の走査パルスを行電極各々に順次択一的に印加しつつ、画素データに応じた正極性の画素データパルスを列電極に印加することにより、各行電極に属する放電セルを選択的にアドレス放電させ、この放電セルを点灯モードから消灯モードの状態に遷移させるようにした駆動方法が知られている（例えば、特許文献１の図７参照）。この際、かかる駆動では、アドレス行程の実行期間に亘り、画素データパルスＤＰと同極性のベースパルスＢＰを行電極Ｙに印加しておくことにより、走査パルスＳＰの印加が為されていない行電極Ｙと列電極Ｄとの間での誤放電を防止するようにしている。
【０００５】
ところが、ＰＤＰとして放電確率が高い表示パネルを採用した場合には、走査パルスＳＰの非印加時においても、ベースパルスＢＰが印加開始されただけで行電極Ｙ及び列電極Ｄ間で誤った放電が生起されてしまい、かかる誤放電により、本来、放電セル内に残留しているべき壁電荷の一部が消去されてしまう虞があった。よって、例えその直後に、走査パルスＳＰ及び画素データパルスＤＰの印加が為されてもアドレス放電を確実に生起させることができず、それ故、入力映像信号によって表される画像を正しく表示することが出来なくなるという問題が生じた。
【特許文献１】特開２００５−０４３４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、誤放電が生じても正しい表示画像を提供することが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成された蛍光体材料及び二次電子放出材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極対に駆動パルスを印加することにより、前記サブフィールド各々において前記画素データに応じて選択的に前記放電セル各々をアドレス放電せしめて前記放電セルを点灯モード及び消灯モードの内の一方に設定するアドレス処理、及び前記点灯モードの状態にある前記放電セルのみを前記サブフィールドの輝度重みに対応した回数だけ繰り返しサスティン放電せしめるサスティン処理を夫々実行する駆動制御行程と、所定期間内において前記放電セル各々で生起された前記サスティン放電の総数を点灯サスティン総数として求める点灯サスティン総数算出行程と、を備え、前記駆動制御行程は、前記点灯サスティン総数に応じて前記駆動パルスにおけるパルス波形を調整すべきパルス波形調整処理を更に実行する。
【発明を実施するための最良の形態】
【０００８】
放電セル内に二次電子放出材料を含む蛍光体層を備えたＰＤＰに駆動パルスを印加することにより表示光に対応したサスティン放電を繰り返し生起させるにあたり、各放電セルにおいて生起されたサスティン放電の総数に応じて駆動パルスのパルス波形を調整する。この際、かかるサスティン放電の総数に応じて、各種駆動パルスのピーク電位及び又はパルス幅を調整することにより、各種放電によって形成される壁電荷量を増加、或いは各種放電によって消去される壁電荷の量を減らす。これにより、例え誤放電が生起されたが故に壁電荷の一部が消滅してしまっても、入力映像信号に応じたアドレス放電を確実に生起させることが可能となるので、正しい表示画像が提供されるようになる。
【実施例】
【０００９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１０】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１に示す如く、かかるプラズマディスプレイ装置は、Ａ／Ｄ変換器１、メモリ４、画素駆動データ生成回路３０、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、及び点灯サスティン総数算出回路５７から構成される。
【００１２】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣ1,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１３】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１４】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１５】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１６】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１７】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００１８】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１９】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２０】
各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２１】
蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２２】
すなわち、ＰＤＰ５０は、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体が含まれている。
【００２３】
以下に、かかる構成を採用したことによる作用効果について図６及び図７を参照しつつ説明する。
【００２４】
尚、図６は、酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰの行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。一方、図７は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０の行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【００２５】
すなわち、従来のＰＤＰでは、図６に示す如く放電開始時点から比較的強い放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図７に示す如く、微弱な放電が放電開始時点から約0.04［ｍｓ］以内に終息する。よって、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、従来のＰＤＰに比して放電遅れ時間の大幅な短縮化、及び放電の微弱化が図られるのである。
【００２６】
図１において、Ａ／Ｄ変換器１は、入力映像信号を各画素毎にその輝度レベルを例えば２５６階調にて表現する８ビットの画素データＰＤに変換する。画素駆動データ生成回路３０は、この画素データＰＤに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、画素駆動データ生成回路３０は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。画素駆動データ生成回路３０は、かかるディザ加算画素データの上位４ビット分を図８に示す如き全輝度範囲（輝度０〜２５５）を１５段階にて表す４ビットの多階調化画素データＰＤSとする。そして、画素駆動データ生成回路３０は、この多階調化画素データＰＤSを図８に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換して、メモリ４及び点灯サスティン総数算出回路５７に供給する。尚、画素駆動データＧＤの第１〜第１４ビットは、夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）に対応しており、各ビット桁の論理レベルが、そのビット桁に対応したサブフィールドＳＦにおいて各放電セルの状態（点灯モード、消灯モード）を設定するアドレス放電（後述する）を生起させるか否かを決定するものとなる。
【００２７】
点灯サスティン総数算出回路５７は、先ず、画素駆動データＧＤに基づき、単位表示期間毎に、その単位表示期間内において各放電セルＰＣに繰り返し印加されるサスティンパルス（後述する）の内で、点灯モード（後述する）状態にある放電セルＰＣに印加されるサスティンパルスの数を、１画面分の放電セルＰＣ1,1〜ＰＣn,m各々毎に求める。尚、単位表示期間内のサブフィールドＳＦ１〜ＳＦ１４各々において、各放電セルＰＣに印加すべきサスティンパルスの数は、各サブフィールドの輝度重みに基づき予め設定されている。そこで、点灯サスティン総数算出回路５７は、この予め設定されている各サブフィールド毎のサスティンパルス数を示す情報と画素駆動データＧＤとに基づき、点灯モード状態にある放電セルＰＣに印加されるサスティンパルスの数を各放電セル毎に算出するのである。すなわち、点灯サスティン総数算出回路５７は、予め設定されている各サブフィールド毎のサスティンパルス数を示す情報と画素駆動データＧＤとに基づき、単位表示期間内において各放電セルＰＣで繰り返し生起されることになるサスティン放電（後述する）の合計回数を求めるのである。そして、点灯サスティン総数算出回路５７は、１画面分の放電セルＰＣn,1〜ＰＣn,m各々毎に求めたサスティン放電の合計回数の総和を算出し、これを点灯サスティン総数として表す点灯ＳＵＳ総数信号ＬＯＤを駆動制御回路５６に供給する。尚、点灯サスティン総数算出回路５７において上記点灯サスティン総数を求めるにあたり、必ずしも全ての放電セルＰＣn,1〜ＰＣn,mを対象としなくても良い。例えば、隣接する複数の放電セルＰＣからなる放電セルブロック毎に１つの代表放電セルを選出し、１画面内の全ての代表放電セルを対象として点灯サスティン総数を求めるようにしても良い。又、点灯サスティン総数算出回路５７では、入力映像信号によって表される画像の平均輝度レベル、或いは点灯モード状態にある放電セルの総数（発光負荷量）に基づいて、点灯サスティン総数を求めるようにしても良い。例えば、各種平均輝度レベル（又は発光負荷量）毎に、その値に対応した点灯サスティン総数を表すデータを、予めルックアップテーブルメモリ（図示せぬ）に記憶させておく。そして、かかるルックアップテーブルメモリから、現時点での平均輝度レベル（又は発光負荷量）に対応した点灯サスティン総数を表すデータを読み出し、これを点灯ＳＵＳ総数信号ＬＯＤとして駆動制御回路５６に供給するのである。
【００２８】
メモリ４は、上記画素駆動データＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＤ(1,1)〜ＧＤ(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。
【００２９】
先ず、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第１ビット目を画素駆動データビットＤＢ１(1,1)〜ＤＢ１(n,m)と捉え、これらをサブフィールドＳＦ１（後述する）において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第２ビット目を画素駆動データビットＤＢ２(1,1)〜ＤＢ２(n,m)と捉え、これらをサブフィールドＳＦ２（後述する）において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第３ビット目を画素駆動データビットＤＢ３(1,1)〜ＤＢ３(n,m)と捉え、これらをサブフィールドＳＦ３（後述する）において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第４ビット〜第１４ビットを夫々画素駆動データビットＤＢ４〜ＤＢ１４と捉え、各画素駆動データビットＤＢに対応したサブフィールドＳＦ（後述する）にて、１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。
【００３０】
駆動制御回路５６は、ＰＤＰ５０を図９に示す如き発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６は、１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）毎に、その先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３１】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種制御信号に応じて、図１０に示す如き各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。尚、図１０は、図９に示されるサブフィールドＳＦ１〜ＳＦ１４の内から、先頭のサブフィールドＳＦ１及びそれに後続するサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３２】
図１０において、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有し且つ正極性のピーク電位を有するリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、図１０に示す如く、リセットパルスＲＰ１Y1の正極性ピーク電位は、後述するサスティンパルスＩＰにおける正極性ピーク電位以下の電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Y1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３３】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、このリセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性のピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３４】
次に、第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１０に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。この際、かかるリセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ１Y2の負極性ピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Y2の負極性ピーク電位は、後述する書込走査パルスＳＰWの負極性ピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Y2の負極性ピーク電位を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３５】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１０に示す如き負極性のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ1〜Ｘn各々に印加する。更に、第１選択書込アドレス行程Ｗ１Wでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じたパルス電圧を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第１リセット行程Ｒ１において初期化された消灯モードの状態を維持する。
【００３６】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１０に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間には放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰの正極性ピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位である。又、図１０に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００３７】
上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００３８】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかであり且つ正極性ピーク電位を有するリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性ピーク電位を有するリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。ここで、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１０に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2の負極性ピーク電位及びベースパルスＢＰ+の正極性ピーク電位は、行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、上記第１リセット放電に応じて行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負極性ピーク電位は、書込走査パルスＳＰWの負極性ピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、以下の第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。
【００３９】
第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１０に示す如き負極性のピーク電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００４０】
尚、図１０に示す如く、書込走査パルスＳＰW及び画素データパルスＤＰ各々のパルス幅は互いに同一であり、駆動制御回路５６によって指定（後述する）されたパルス幅Ｗ１に設定されている。
【００４１】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１０に示す如き時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４２】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１０に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+の正極性ピーク電位は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に固定されている。又、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたピーク電位を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４３】
尚、図１０に示す如く、消去走査パルスＳＰD及び画素データパルスＤＰ各々のパルス幅は互いに同一であり、駆動制御回路５６によって指定（後述する）されたパルス幅Ｗ２に設定されている。
【００４４】
サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１０に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は偶数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰは行電極Ｘに印加され、最終のサスティンパルスＩＰは行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各放電セルＰＣ内の壁電荷形成状態は、第１リセット放電終了直後と同一となる。
【００４５】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４６】
以上の如き駆動を、図８に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００４７】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図８に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００４８】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００４９】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００５０】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【００５１】
従って、図８〜図１０に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図８に示す如き１６段階にて表すことが可能となるのである。
【００５２】
この際、かかる駆動では、最も輝度重みが小なるサブフィールドＳＦ１において、表示画像に寄与する放電としてサスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図８に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００５３】
ここで、図１に示すプラズマディスプレイ装置では、ＰＤＰ５０として、図２〜図５に示す如く酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた構造を採用することにより、従来のＰＤＰに比して大幅に放電確率を高めて、放電遅れ時間の短縮化及び放電の微弱化を実現している。よって、微弱化したリセット放電を確実に生起させることが可能となるので、表示画像には関与しないリセット放電に伴う発光を抑えて、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００５４】
ところが、このように放電確率の高いＰＤＰ５０は放電が生起され易いので、図１０に示す如き駆動を実施した場合には、放電セル内の壁電荷量調整の為の微弱な放電を生起させるべく印加されるリセットパルスＲＰ２Y1の直後に、列電極Ｄ及び行電極Ｙ間において誤放電が生起される可能性が高まる。特に、その直前のフィールド（又はフレーム）表示期間においてサスティン放電が生起される回数が多くなるほど放電空間内に残留する荷電粒子の量が多くなり、誤放電が生起され易くなる。かかる誤放電が生起されると、放電セル内の行電極Ｙ近傍に残留する負極性の壁電荷及び列電極Ｄ近傍に残留する正極性の壁電荷の一部が消滅してしまう為、その直後の第２選択書込アドレス行程Ｗ２Wにおいて確実にアドレス放電を生起させることができなくなってしまう。
【００５５】
そこで、かかる誤放電が生起されてしまっても第２選択書込アドレス行程Ｗ２Wにおいて確実にアドレス放電を生起させるべく、駆動制御回路５６は、画素データパルスＤＰ、書込走査パルスＳＰWのパルス幅Ｗ１を以下の如く調整するようにしている。
【００５６】
先ず、駆動制御回路５６は、点灯サスティン総数算出回路５７から供給された点灯ＳＵＳ総数信号ＬＯＤを単位表示期間毎に取り込む。すなわち、駆動制御回路５６は、この点灯ＳＵＳ総数信号ＬＯＤにて示される点灯サスティン総数、つまり単位表示期間内において全放電セルに対して繰り返し印加されるサスティンパルスＩＰの内で、実際にサスティン放電に寄与するサスティンパルスＩＰの総数を示す情報を取得する。そして、駆動制御回路５６は、この点灯サスティン総数に応じて、画素データパルスＤＰ及び書込走査パルスＳＰW各々のパルス幅Ｗ１を調整する。すなわち、駆動制御回路５６は、点灯ＳＵＳ総数信号ＬＯＤにて示される点灯サスティン総数が多いほど、パルス幅が大なるパルス幅Ｗ１を有する画素データパルスＤＰ及び書込走査パルスＳＰWを生成させるべき制御信号をＹ電極ドライバ５３及びアドレスドライバ５５に供給するのである。  例えば、画素データパルスＤＰ及び書込走査パルスＳＰWのパルス幅Ｗ１を３段階（パルス幅ａ〜ｃ：ａ＜ｂ＜ｃ）で調整する場合には、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤにて示される点灯サスティン総数を、所定の第１閾値ＳＲ１、及びこのＳＲ１より大なる第２閾値ＳＲ２各々と比較する。この際、点灯サスティン総数が第１閾値ＳＲ１未満の場合には、駆動制御回路５６は、最小のパルス幅ａをパルス幅Ｗ１とした画素データパルスＤＰ及び書込走査パルスＳＰWを生成させるべき制御信号をＹ電極ドライバ５３及びアドレスドライバ５５に供給する。又、点灯サスティン総数が第２閾値ＳＲ２以上である場合には、駆動制御回路５６は、最大のパルス幅ｃをパルス幅Ｗ１とした画素データパルスＤＰ及び書込走査パルスＳＰWを生成させるべき制御信号をＹ電極ドライバ５３及びアドレスドライバ５５に供給する。又、点灯サスティン総数が第１閾値ＳＲ１より大であり且つ第２閾値ＳＲ２より小である場合には、駆動制御回路５６は、中間のパルス幅ｂをパルス幅Ｗ１とした画素データパルスＤＰ及び書込走査パルスＳＰWを生成させるべき制御信号をＹ電極ドライバ５３及びアドレスドライバ５５に供給する。
【００５７】
このように、点灯サスティン総数が多い程、つまり直前のフィールド（又はフレーム）で生起されたサスティン放電の回数が多いほど、放電セル内に残留する荷電粒子の量が多くなるので、リセットパルスＲＰ２Y1の印加直後に列電極Ｄ及び行電極Ｙ間で誤放電が生起される可能性が高まる。すると、かかる誤放電により、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wの開始時点で放電セル内に形成されていた壁電荷の一部が消滅してしまい、選択書込アドレス放電が生起されにくくなる。そこで、例えかかる誤放電によって壁電荷の一部が消滅してしまっても、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wにおいて確実に選択書込アドレス放電を生起させるべく、画素データパルスＤＰ及び書込走査パルスＳＰW各々のパルス幅Ｗ１を大にすべき調整を行うのである。
【００５８】
よって、かかるパルス幅調整によれば、放電確率の高いＰＤＰ５０を駆動する際にも、確実にアドレス放電を生起させることが可能となり、入力映像信号に対応した正しい画像を表示することができるようになる。
【００５９】
又、上述した如き放電確率の高いＰＤＰ５０に対して図１０に示す如き駆動を実施した場合には、サブフィールドＳＦ２〜ＳＦ１３各々のサスティン行程Ｉの最後尾で壁電荷量調整の為の微弱な放電を生起させるべく印加される壁電荷調整パルスＣＰの直後において、列電極Ｄ及び行電極Ｙ間で誤放電が生起される可能性がある。特に、そのサブフィールドのサスティン行程Ｉにおいてサスティン放電が生起される回数が多いと放電空間内に残留する荷電粒子の量が多くなるので、誤放電が生起され易くなる。かかる誤放電が生起されると、放電セル内に形成されていた壁電荷の一部が消滅してしまう為、その直後の選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させることができなくなってしまう。
【００６０】
そこで、かかる誤放電が生起されてしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させるべく、上記の如きパルス幅の調整を、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDでの画素データパルスＤＰ及び消去走査パルスＳＰD各々に対して同様に施すようにしても良い。
【００６１】
この際、点灯サスティン総数算出回路５７は、サブフィールドＳＦ３〜ＳＦ１４各々毎に、そのサブフィールドＳＦまで（ＳＦ２から）に印加されたサスティンパルスＩＰの内で実際にサスティン放電に寄与したサスティンパルスＩＰの総数を算出し、これらを表す点灯ＳＵＳ総数信号ＬＯＤを駆動制御回路５６に供給する。駆動制御回路５６は、例えばサブフィールドＳＦ５の選択消去アドレス行程ＷDにおいてパルス幅調整を行う場合には、その直前のサブフィールド、つまりＳＦ２〜ＳＦ４までの期間内で算出された点灯サスティン総数に応じて、ＳＦ５で印加すべき画素データパルスＤＰ及び消去走査パルスＳＰD各々のパルス幅Ｗ２を調整する。すなわち、駆動制御回路５６は、上述した如き第２選択書込アドレス行程Ｗ２Wの場合と同様に、その点灯サスティン総数が多いほど、パルス幅が大なるパルス幅Ｗ２を有する画素データパルスＤＰ及び消去走査パルスＳＰDを生成させるべき制御信号をＹ電極ドライバ５３及びアドレスドライバ５５に供給するのである。
【００６２】
尚、上記実施例では、行電極Ｙ1〜Ｙn各々に印加される全ての走査パルス（ＳＰW、ＳＰD）を一律に同じ幅に調整する例を示したが、以下の如き方法によってパルス幅の調整を行うようにしても良い。
【００６３】
例えば、行電極Ｙ1〜Ｙnを３つの行電極群Ａ〜Ｃに群分けし、行電極群Ａに属する行電極Ｙ各々に対してはパルス幅ａをそのパルス幅（Ｗ１、Ｗ２）とした走査パルス（ＳＰW、ＳＰD）を印加させる。又、行電極群Ｂに属する行電極Ｙ各々に対してはパルス幅ａよりも大なるパルス幅ｂをそのパルス幅（Ｗ１、Ｗ２）とした走査パルス（ＳＰW、ＳＰD）を印加させる。又、行電極群Ｃに属する行電極Ｙ各々に対してはパルス幅ｂよりも大なるパルス幅ｃをそのパルス幅（Ｗ１、Ｗ２）とした走査パルス（ＳＰW、ＳＰD）を印加させる。この際、駆動制御回路５６は、上述した如き点灯サスティン総数が大なるほど、行電極群Ａに属する行電極Ｙの数を減らし、その減らした分だけ行電極群Ｂ又はＣに属する行電極Ｙの数を増やすように制御するのである。
【００６４】
又、点灯サスティン総数算出回路５７では、所定期間に亘り１画面分の点灯サスティンパルスの総数を算出するようにしているが、各表示ライン毎に個別に点灯サスティンパルスの総数を算出するようにしても良い。この際、駆動制御回路５６は、各表示ライン毎に算出された点灯サスティン総数に応じて、上述した如き画素データパルスＤＰ及び走査パルス（ＳＰW、ＳＰD）各々に対するパルス幅調整を、各表示ライン毎に個別に実行する。
【００６５】
又、上記実施例においては、点灯サスティン総数に応じて画素データパルスＤＰ及び走査パルス（ＳＰW、ＳＰD）のパルス幅（Ｗ１、Ｗ２）を調整するようにしているが、それに代わり、画素データパルスＤＰ及び走査パルス（ＳＰW、ＳＰD）各々のピーク電位を調整するようにしても良い。すなわち、駆動制御回路５６は、上記点灯ＳＵＳ総数信号ＬＯＤにて示される点灯サスティン総数が多いほど、行電極Ｙと列電極Ｄ間の電圧が大きくなるべく、画素データパルスＤＰの正極性ピーク電位を高く（又は書込走査パルスＳＰWの負極性ピーク電位を低く）すべき調整をＹ電極ドライバ５３及びアドレスドライバ５５に施すのである。これにより、点灯サスティン総数が多くなるほど、画素データパルスＤＰ及び走査パルス（ＳＰW、ＳＰD）の同時印加によって列電極Ｄ及び行電極Ｙ間に印加される電圧が高くなり、アドレス放電が生起され易くなる。よって、アドレス行程（Ｗ２W、ＷD）の開始時点において誤放電に伴う壁電荷の消失が生じてしまっても、確実にアドレス放電を生起させることが可能となる。尚、上記の如き画素データパルスＤＰ及び走査パルス（ＳＰW、ＳＰD）に対するピーク電位の調整、及び前述した如きパルス幅（Ｗ１、Ｗ２）の調整を併用して実行するようにしても良い。
【００６６】
又、上記実施例では、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDにおいてアドレス放電を確実に生起させるべく、画素データパルスＤＰ及び消去走査パルスＳＰDのパルス幅Ｗ２を調整するようにしているが、その他の駆動パルスに対して以下の如き調整（１）〜（３）を施すようにしても良い。
【００６７】
（１）各サスティン行程Ｉにおいて繰り返し印加されるサスティンパルスＩＰの内で最後に印加されるサスティンパルスＩＰEのみ、点灯サスティン総数に応じてそのパルス幅、つまり正極性ピーク電位を維持する期間を調整する。
【００６８】
この際、点灯サスティン総数算出回路５７は、画素駆動データＧＤに基づき、サブフィールドＳＦ３〜ＳＦ１４各々毎に、そのサブフィールド（又はそのサブフィールド及び直前のサブフィールド）において各放電セルに繰り返し印加されるサスティンパルスＩＰの内でサスティン放電に寄与するサスティンパルスＩＰの各放電セル毎の総和を点灯サスティン総数として求める。そして、点灯サスティン総数測定回路５７は、サブフィールドＳＦ３〜ＳＦ１４各々毎に求めた点灯サスティン総数を表す点灯ＳＵＳ総数信号ＬＯＤを駆動制御回路５６に供給する。駆動制御回路５６は、点灯ＳＵＳ総数信号ＬＯＤにて示される各サブフィールド（ＳＦ３〜ＳＦ１４）毎の点灯サスティン総数に基づき、各サブフィールド（ＳＦ３〜ＳＦ１４）毎にそのサスティン行程Ｉの最後尾に印加されるサスティンパルスＩＰEに対してのみ、そのパルス幅Ｗ３を調整する。すなわち、かかる点灯サスティン総数が多いほど正極性ピーク電位の維持期間を長くしたサスティンパルスＩＰEを生成させるべき制御信号をＹ電極ドライバ５３に供給するのである。例えば、サブフィールドＳＦ４のサスティンパルスＩＰEのパルス幅Ｗ３を調整する場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ４及びその直前のサブフィールドＳＦ３での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど大なるパルス幅Ｗ３を有するサスティンパルスを、サブフィールドＳＦ４のサスティン行程Ｉにおける最終サスティンパルスＩＰEとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。又、サブフィールドＳＦ５のサスティンパルスＩＰEのパルス幅Ｗ３を調整する場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ５及びその直前のサブフィールドＳＦ４での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど大なるパルス幅Ｗ３を有するサスティンパルスを、サブフィールドＳＦ５のサスティン行程Ｉにおける最終サスティンパルスＩＰEとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。要するに、各サブフィールド毎に、そのサブフィールド（又は直前のサブフィールドをも含む）で生起されるサスティン放電の回数が多いことに起因して壁電荷調整パルスＣＰの直後に誤放電が生起される確率が高くなる場合には、そのサブフィールドのサスティン行程Ｉの最終サスティンパルスＩＰEのみその正極性ピーク電位を維持する期間を長くすべき調整を施すのである。かかる調整によれば、この最終のサスティンパルスＩＰEの印加に応じて比較的大きなサスティン放電が生起されるようになる。よって、この放電に伴い比較的多めの壁電荷が放電セル内に形成されるので、その後（選択消去アドレス行程ＷDの直前の段階）、例え誤放電が生起されて壁電荷の一部が消滅してしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させ得るのに十分な壁電荷を残留させることが可能となる。
【００６９】
（２）最終サスティンパルスＩＰEの立ち下がりエッジ部の波形を点灯サスティン総数に応じて調整する。
【００７０】
この際、点灯サスティン総数算出回路５７は、画素駆動データＧＤに基づき、サブフィールドＳＦ３〜ＳＦ１４各々毎に、そのサブフィールド（又はそのサブフィールド及び直前のサブフィールド）において各放電セルに繰り返し印加されるサスティンパルスＩＰの内でサスティン放電に寄与するサスティンパルスＩＰの各放電セル毎の総和を点灯サスティン総数として求める。そして、点灯サスティン総数測定回路５７は、サブフィールドＳＦ３〜ＳＦ１４各々毎に求めた点灯サスティン総数を表す点灯ＳＵＳ総数信号ＬＯＤを駆動制御回路５６に供給する。駆動制御回路５６は、点灯ＳＵＳ総数信号ＬＯＤにて示される各サブフィールド（ＳＦ３〜ＳＦ１４）毎の点灯サスティン総数に基づき、各サブフィールド（ＳＦ３〜ＳＦ１４）毎に、サスティン行程Ｉでの最終サスティンパルスＩＰEに対してのみ、その立ち下がりエッジ部の波形を以下の如く調整する。尚、最終サスティンパルスＩＰEは図１１に示す如きパルス波形を有する。図１１に示すように、最終サスティンパルスＩＰEの立ち下がりエッジ部（後縁部）は、正極性ピーク電位の状態から時間経過に伴い徐々に電位が低下する第１電位低下区間Ｔb1、その電位低下が停止して停止した時点での電位ＶＺの状態が期間長Ｗ４に亘り維持される電位一定区間Ｔb2、かかる電位ＶＺの状態から時間経過に伴い徐々に電位が低下して０ボルトに到る第２電位低下区間Ｔb3からなる。すなわち、駆動制御回路５６は、点灯サスティン総数が多いほど、図１１に示す如き最終サスティンパルスＩＰEにおける電位一定区間Ｔb2での正極性の電位ＶＺが高い電位となるようなパルス波形を有するサスティンパルスＩＰEを生成させるべき制御信号をＹ電極ドライバ５３に供給するのである。尚、図１１は、図１０に示す如くサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉにおいて行電極Ｙ1〜Ｙn各々に印加される最終サスティンパルスＩＰE及び壁電荷調整パルスＣＰの波形を抜粋して示す図である。ここで、例えば、サブフィールドＳＦ４のサスティンパルスＩＰEに対してかかる調整を施す場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ４及びその直前のサブフィールドＳＦ３での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど電位一定区間Ｔb2での電位ＶＺが高い電位となる立ち下がりエッジ波形を有するサスティンパルスを、サブフィールドＳＦ４のサスティン行程Ｉにおける最終サスティンパルスＩＰEとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。又、サブフィールドＳＦ５のサスティンパルスＩＰEに対して上記調整を施す場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ５及びその直前のサブフィールドＳＦ４での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど電位一定区間Ｔb2での電位ＶＺが高い電位となる立ち下がりエッジ波形を有するサスティンパルスを、サブフィールドＳＦ５のサスティン行程Ｉにおける最終サスティンパルスＩＰEとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。要するに、各サブフィールド毎に、そのサブフィールド（又は直前のサブフィールドをも含む）で生起されるサスティン放電の回数が多いことに起因して壁電荷調整パルスＣＰの直後に誤放電が生起される確率が高くなる場合には、そのサブフィールドの最終サスティンパルスＩＰEにおける立ち下がりエッジ部の電位一定区間Ｔb2での電位ＶＺを高い電位にすべき調整を施すのである。かかる調整によれば、最終のサスティンパルスＩＰEの立ち下がりエッジ部で生起される放電が微弱化し、この放電によって消去される壁電荷の量も少なくなる。よって、この際、比較的多めの壁電荷が放電セル内に残留することになるので、その後、前述した如き誤放電が生起されて壁電荷の一部が消滅してしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させ得るのに十分な壁電荷を残留させることが可能となる。
【００７１】
尚、最終サスティンパルスＩＰEの立ち下がりエッジ部の波形を調整するにあたり、図１１に示す如き電位一定区間Ｔb2での正極性の電位ＶＺに代わり、電位一定区間Ｔb2の期間長Ｗ４を調整するようにしても良い。すなわち、駆動制御回路５６は、各サブフィールド毎に、そのサブフィールド（又は直前のサブフィールドをも含む）で生起されるサスティン放電の回数、つまり点灯サスティン総数が多いほど、そのサブフィールドの最終サスティンパルスＩＰEの立ち下がりエッジ部での電位一定区間Ｔb2の期間長Ｗ４を短くする調整を施すのである。かかる調整によれば、かかる点灯サスティン総数が多いほど、最終のサスティンパルスＩＰEの立ち下がりエッジ部で生起される放電が微弱化し、この放電によって消去される壁電荷の量が少なくなる。よって、この際、比較的多めの壁電荷が放電セル内に残留することになるので、その後、上述した如き誤放電が生起されて壁電荷の一部が消滅してしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させ得るのに十分な壁電荷を残留させることが可能となる。
【００７２】
又、最終サスティンパルスＩＰEの立ち下がりエッジ部の波形を調整するにあたり、図１１に示す如き電位一定区間Ｔb2での正極性の電位ＶＺと共に、電位一定区間Ｔb2の期間長Ｗ４を、前述した如く、点灯サスティン総数に応じて調整するようにしても良い。
【００７３】
（３）壁電荷調整パルスＣＰのパルス波形を点灯サスティン総数に応じて調整する。
【００７４】
この際、点灯サスティン総数算出回路５７は、画素駆動データＧＤに基づき、サブフィールドＳＦ３〜ＳＦ１４各々毎に、そのサブフィールド（又はそのサブフィールド及び直前のサブフィールド）において各放電セルに繰り返し印加されるサスティンパルスＩＰの内でサスティン放電に寄与するサスティンパルスＩＰの各放電セル毎の総和を点灯サスティン総数として求める。そして、点灯サスティン総数測定回路５７は、サブフィールドＳＦ３〜ＳＦ１４各々毎に求めた点灯サスティン総数を表す点灯ＳＵＳ総数信号ＬＯＤを駆動制御回路５６に供給する。駆動制御回路５６は、点灯ＳＵＳ総数信号ＬＯＤにて示される各サブフィールド（ＳＦ３〜ＳＦ１４）毎の点灯サスティン総数に基づき、各サブフィールド（ＳＦ３〜ＳＦ１４）毎に、サスティン行程Ｉにおいて最後尾に印加される壁電荷調整パルスＣＰの負極性ピーク電位を以下の如く調整する。すなわち、駆動制御回路５６は、点灯サスティン総数が多いほど、図１１に示す如き壁電荷調整パルスＣＰの負極性ピーク電位ＶＰが高い電位、つまり０ボルトに近い電位となるパルス波形を有する壁電荷調整パルスＣＰを生成させるべき制御信号をＹ電極ドライバ５３に供給するのである。例えば、サブフィールドＳＦ４のサスティン行程Ｉの最後尾で印加すべき壁電荷調整パルスＣＰに対してかかる調整を施す場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ４及びその直前のサブフィールドＳＦ３での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど負極性ピーク電位ＶＰが高い電位となるパルス波形を有する壁電荷調整パルスを、サブフィールドＳＦ４での壁電荷調整パルスＣＰとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。又、サブフィールドＳＦ５のサスティン行程Ｉの最後尾で印加すべき壁電荷調整パルスＣＰに対してかかる調整を施す場合、駆動制御回路５６は、先ず、点灯ＳＵＳ総数信号ＬＯＤ中からサブフィールドＳＦ５及びその直前のサブフィールドＳＦ４での点灯サスティン総数を示す情報を取り込む。そして、駆動制御回路５６は、この点灯サスティン総数が多いほど負極性ピーク電位ＶＰが高い電位となる、すなわち、ピーク電位ＶＰが０ボルトへ近づく電位となるパルス波形を有する壁電荷調整パルスを、サブフィールドＳＦ５での壁電荷調整パルスＣＰとして生成させるべき制御信号をＹ電極ドライバ５３に供給する。要するに、各サブフィールド毎に、そのサブフィールド（又は直前のサブフィールドをも含む）で生起されるサスティン放電の回数が多いことに起因して壁電荷調整パルスＣＰの直後に誤放電が生起される確率が高くなる場合には、この壁電荷調整パルスＣＰの負極性ピーク電位を高くすべき調整を施すのである。かかる調整によれば、壁電荷調整パルスＣＰの印加に応じて生起される放電が微弱化し、この放電によって消去される壁電荷の量も少なくなる。よって、この際、比較的多めの壁電荷が放電セル内に残留することになるので、その後、例え誤放電が生起されて壁電荷の一部が更に消去されてしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させ得るのに十分��壁電荷を残留させることが可能となる。
【００７５】
尚、壁電荷調整パルスＣＰのパルス波形を調整するにあたり、図１１に示す如き壁電荷調整パルスＣＰの負極性ピーク電位ＶＰに代わり、そのパルス幅Ｗ５を調整するようにしても良い。すなわち、駆動制御回路５６は、各サブフィールド毎に、そのサブフィールド（又は直前のサブフィールドをも含む）で生起されるサスティン放電の回数、つまり点灯サスティン総数が多いほど、そのサブフィールドの壁電荷調整パルスＣＰのパルス幅Ｗ５を短くすべき調整を施すのである。かかる調整によれば、壁電荷調整パルスＣＰに応じて生起される放電が微弱化し、この放電によって消去される壁電荷の量が少なくなる。よって、この際、比較的多めの壁電荷が放電セル内に残留することになるので、その後、上述した如き誤放電が生起されて壁電荷の一部が消滅してしまっても、選択消去アドレス行程ＷDにおいて確実に消去アドレス放電を生起させ得るのに十分な壁電荷を残留させることが可能となる。
【００７６】
又、壁電荷調整パルスＣＰのパルス波形を調整するにあたり、図１１に示す如き負極性ピーク電位ＶＰと共にそのパルス幅Ｗ５を、前述した如く、点灯サスティン総数に応じて調整するようにしても良い。
【００７７】
ここで、上述した如き調整（１）〜（３）を実行するにあたり、点灯サスティン総数算出回路５７では、所定期間（少なくとも１のサブフィールドの期間）に亘り１画面分の点灯サスティンパルスの総数を算出するようにしているが、各表示ライン毎に個別に点灯サスティンパルスの総数を算出するようにしても良い。この際、駆動制御回路５６は、各表示ライン毎に算出された点灯サスティン総数に応じて、上述した如き調整（１）〜（３）を、各表示ライン毎に個別に実行する。
【００７８】
以上の如く、上記調整（１）〜（３）及び前述した如き走査パルス（ＳＰW、ＳＰD）に対するパルス幅調整の内の１つを単独で実行する、或いは、少なくとも２つを組み合わせて実行することにより、例え誤放電が生起されて壁電荷の一部が消失してしまっても、アドレス行程（Ｗ２W、ＷD）において確実にアドレス放電を生起させることが可能となる。よって、入力映像信号に対応した正しい画像を表示することができるようになる。
【００７９】
ところで、上述した如き誤放電は、壁電荷調整パルスＣＰ又はリセットパルスＲＰ２Y2の印加後、アドレス行程（Ｗ２W、ＷD）の実行期間中に亘り継続的に発生する。よって、壁電荷調整パルスＣＰ又はリセットパルスＲＰ２Y2が印加されてから走査パルス（ＳＰW、ＳＰD）が印加されるまでの期間が長くなるほど、消滅する壁電荷の量が多くなり、アドレス放電が生起しづらくなる。つまり、アドレス行程（Ｗ２W、ＷD）の開始直後、例えば行電極Ｙ1に属する放電セルに対しては壁電荷調整パルスＣＰ又はリセットパルスＲＰ２Y2が印加されてから走査パルス（ＳＰW、ＳＰD）が印加されるまでの期間が短いので、確実にアドレス放電を生起させることができる。ところが、行電極Ｙnに属する放電セルに対しては壁電荷調整パルスＣＰ又はリセットパルスＲＰ２Y2が印加されてから走査パルス（ＳＰW、ＳＰD）が印加されるまでの期間が最大となり、その期間長の分だけ壁電荷量が少なくなるので、アドレス放電を生起させることが困難となる。特に、壁電荷を形成させる為の書込アドレス放電を生起させる第２選択書込アドレス行程Ｗ２Wでは、図１０に示す如く行電極Ｙに負極性のベースパルスＢＰ-が常時印加されているため、行電極Ｙ及び列電極Ｄ間で誤放電が生起され易くなっている。
【００８０】
そこで、第２選択書込アドレス行程Ｗ２Wにおいて、リセットパルスＲＰ２Y2が印加されてから書込走査パルスＳＰWが印加されるまでの最大期間を短縮すべく、行電極Ｙ1〜Ｙnを少なくとも２つの行電極群に分け、第２リセット行程Ｒ２及び第２選択書込アドレス行程Ｗ２Wなる一連の動作を、各行電極群毎に時間的に分散させて実行させるようにしても良い。
【００８１】
例えば、行電極Ｙ1〜Ｙnを、行電極Ｙ1、Ｙ3、Ｙ5、・・・、Ｙn-1からなる奇数行電極群と、行電極Ｙ2、Ｙ4、Ｙ6、・・・、Ｙnからなる偶数行電極群とに分け、図１０中におけるサブフィールドＳＦ２に代わり、図１２のサブフィールドＳＦ２にて示される駆動を実行する。
【００８２】
すなわち、先ず、奇数行電極群のみを対象として前述した如き第２リセット行程Ｒ２を実行し（Ｒ２1）、引き続き、かかる奇数行電極群のみを対象として前述した如き第２選択書込アドレス行程Ｗ２Wを実行する（Ｗ２W1）。その後、偶数行電極群のみを対象として前述した如き微小発光行程ＬＬを実行した直後に、偶数行電極群のみを対象として上記第２リセット行程Ｒ２を実行し（Ｒ２2）、引き続き、かかる偶数行電極群のみを対象として上記第２選択書込アドレス行程Ｗ２Wを実行する（Ｗ２W2）。その後、全行電極Ｙ1〜Ｙnを対象としてサスティン行程Ｉを実行する。
【００８３】
図１２に示される駆動によれば、サブフィールドＳＦ２内において、リセットパルスＲＰ２Y2が印加されてから書込走査パルスＳＰWが印加されるまでの最大の期間が、図１０に示される駆動を実施した場合の約１／２となる。これにより、例え、断続的に生起される誤放電によって放電セル内に残留する壁電荷の量が徐々に少なくなってきても、その壁電荷がアドレス放電を確実に生起させる為に必要となる量を下回る前に、全放電セルに対する選択書込アドレス放電を完了させることが可能となる。
【００８４】
尚、図１２に示す実施例では、行電極Ｙ1〜Ｙnを、奇数行電極群(Y1、Y3、Y5、・・・、Yn-1)と、偶数行電極群(Y2、Y4、Y6、・・・、Yn)とに分けたが、それには限らず、例えば画面の上半分に属する画面上行電極群(Ｙ1〜Ｙn/2)と、画面の下半分に属する画面下行電極群(行電極Ｙ(1+n/2)〜Ｙn）とに分けるようにしても良い。又、行電極Ｙ1〜Ｙnを群分けする数は２つに限らず、２つ以上であっても構わない。
【００８５】
又、サブフィールドＳＦ２での駆動として図１２に示されるが如き駆動を各フィールド（又はフレーム）毎に実施するのではなく、点灯ＳＵＳ総数信号ＬＯＤにて示される点灯サスティン総数が所定数以上である場合、つまり前述した如き誤放電が生じる可能性が高い場合にのみ実施するようにしても良い。
【００８６】
又、上記実施例に示されているリセットパルスＲＰ１Y1及びＲＰ１Y2の波形としては、図１０に示されるが如き波形に限定されるものではなく、例えば図１３に示す如き、時間経過に伴い徐々にその電圧推移時の傾きが変化するものであっても良い。更に、図１０に示されるリセット行程（Ｒ１、Ｒ２）では、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００８７】
又、図１０に示される第１リセット行程Ｒ１では、その前半部においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。
【００８８】
例えば、図１０に示される第１リセット行程Ｒ１に代わり、図１４に示す如き第１リセット行程Ｒ１を採用する。すなわち、図１４に示すように、第１リセット行程Ｒ１の前半部では行電極Ｙ1〜Ｙnを接地電位に固定するのである。つまり、第１リセット行程Ｒ１の前半部における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Wでの書込放電を安定化させる為の荷電粒子を放出させることにある。しかしながら、例えば図５に示すように、ＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構造を採用したＰＤＰを駆動する場合には、このような構造をもたない従来のＰＤＰを駆動する場合に比して書込アドレス放電が安定化する。従って、第１リセット行程Ｒ１の前半部では、行電極Ｙ及び列電極Ｄ共に接地電位として列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図１４の如く接地電位レベルとする。
【００８９】
又、図８〜図１０に示される駆動では、黒表示（輝度レベル０）を表す第１階調よりも１段階だけ高輝度を表す第２階調において、１回分のサスティン放電よりも放電強度が弱い微小発光放電を生起させることにより、このサスティン放電に伴う発光輝度レベルよりも低い輝度レベルαを表現している。この際、第２階調において、かかる輝度レベルαに代わり１回分のサスティン放電に伴う発光輝度レベルを表現するのであれば、図８〜図１０に示されるサブフィールドＳＦ１〜ＳＦ１４の内の先頭のＳＦ１自体を省略した発光駆動シーケンスに従ってＰＤＰ５０を駆動するようにしても良い。
【００９０】
又、図５に示されるＰＤＰ５０の構造では、背面基板１４側に設けられている蛍光体層１７内にＭｇＯ結晶体を含ませるようにしているが、図１５に示す如く、蛍光体粒子からなる蛍光体粒子層１７ａと、二次電子放出材からなる二次電子放出層１８とを積層したもので蛍光体層１７を形成するようにしても良い。この際、二次電子放出層１８としては、蛍光体粒子層１７ａの表面上に、二次電子放出材からなる結晶（例えば、ＣＬ発光ＭｇＯ結晶体を含んだＭｇＯ結晶）を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
【図面の簡単な説明】
【００９１】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰの行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【図７】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本実施例によるＰＤＰ５０の行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【図８】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図９】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１０】図９に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１１】各サスティン行程Ｉにおいて印加される最終サスティンパルスＩＰE及び壁電荷調整パルスＣＰのパルス波形を示す図である。
【図１２】図１０に示されるサブフィールドＳＦ２での他の駆動形態を表す図である。
【図１３】リセットパルスＲＰ１Y1（ＲＰ１Y2）の他の波形を表す図である。
【図１４】第１リセット行程Ｒ１でのリセットパルスの他の印加例を示す図である。
【図１５】蛍光体粒子層１７ａの表面に二次電子放出層１８を積層して蛍光体層１７を構築させた場合の形態を模式的に表す図である。
【符号の説明】
【００９２】
１３          酸化マグネシウム層
１７          蛍光体層
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ
５６          駆動制御回路
５７          点灯ＳＵＳパルス総数算出回路
【図１】
2008286932.tif 000003
【図２】
2008286932.tif 000004
【図３】
2008286932.tif 000005
【図４】
2008286932.tif 000006
【図５】
2008286932.tif 000007
【図６】
2008286932.tif 000008
【図７】
2008286932.tif 000009
【図８】
2008286932.tif 000010
【図９】
2008286932.tif 000011
【図１０】
2008286932.tif 000012
【図１１】
2008286932.tif 000013
【図１２】
2008286932.tif 000014
【図１３】
2008286932.tif 000015
【図１４】
2008286932.tif 000016
【図１５】
2008286932.tif 000017