(57)【要約】【課題】  外部装置との間で通信を行う半導体装置において、消費電力の増大を一定程度に抑制しつつ記憶領域の増大を可能にする半導体装置を提供する。【解決手段】  非接触型外部装置５０と非接触で通信されることで、情報の授受及び電磁結合による電力供給が行われる構成であり、整流回路１２が、外部装置５０から受信される交流電圧を整流して整流基準電圧以下の第１直流電圧を出力し、第１レギュレータ１３及び第２レギュレータ１４に供給する。第１レギュレータ１３は、第１直流電圧に基づいて整流基準電圧より低電圧の第２直流電圧を安定的に出力し、ＣＰＵコア２に対して電源電圧Ｖｃｃとして供給する。第２レギュレータ１４は、第１直流電圧に基づいて第２直流電圧より高電圧の第３直流電圧を安定的に出力し、更に第１昇圧回路４によって第４直流電圧に昇圧してフラッシュメモリ９に対して動作用電源Ｖｐｐとして供給する。【選択図】        図１
2008129947.tif 000002
【特許請求の範囲】
【請求項１】
非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、
所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、
前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第１直流電圧を出力する整流回路と、
前記第１直流電圧に基づいて前記整流基準電圧より低電圧の第２直流電圧を安定的に出力する第１レギュレータと、
前記第１直流電圧に基づいて前記第２直流電圧より高電圧の第３直流電圧を安定的に出力する第２レギュレータと、
前記第３直流電圧を昇圧して第４直流電圧を生成する第１昇圧回路と、を備え、
前記制御回路が、前記第２直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が前記第２直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする半導体装置。
【請求項２】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第５直流電圧を昇圧して前記第３直流電圧を出力する第２昇圧回路を備えており、
前記第１昇圧回路が、前記第２レギュレータ又は前記第２昇圧回路から出力される前記第３直流電圧を昇圧して前記第４直流電圧を生成し、
前記制御回路が、前記第２直流電圧又は前記第５直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第２直流電圧又は前記第５直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第５直流電圧を昇圧して前記第３直流電圧を出力する第２昇圧回路と、
前記第５直流電圧を降圧して前記第２直流電圧を生成する降圧回路と、を備えており、
前記第１昇圧回路が、前記第２レギュレータ又は前記第２昇圧回路から出力される前記第３直流電圧を昇圧して前記第４直流電圧を生成し、
前記制御回路が、前記第１レギュレータ又は前記降圧回路から出力される前記第２直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第１レギュレータ又は前記降圧回路から出力される前記第２直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶領域として不揮発性半導体記憶装置を内蔵し、外部装置との間で情報及び電力の授受が行われる半導体装置に関するものである。
【背景技術】
【０００２】
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対し、従前は情報を記憶するために磁気カードが利用されていたが、個人情報に関する取り扱いをより慎重に行う観点から、近年、磁気カードに替わってセキュリティ対策を取り易いＩＣカードが利用されるようになって来ている。ＩＣカードには、通常、情報を記憶するために電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用されており、この不揮発性半導体記憶装置としてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）を用いたＩＣカードが従来より提供されている（例えば特許文献１、特許文献２参照）。
【０００３】
図７は、典型的な従来構成のＩＣカードの概略的構成を示すブロック図である。図７に示されるＩＣカード９１は、ＣＰＵコア９２と非接触インタフェース９３と昇圧回路９４とを備えるＬＳＩ、並びにアンテナ５によって構成され、これらがカード状基材に内装されている。
【０００４】
ＣＰＵコア９２は、制御回路６、ＲＯＭ７、ＲＡＭ８、及び不揮発性の記憶領域であるＥＥＰＲＯＭ９５を備えて構成される。ＲＯＭ７は、ＩＣカード９１に要求される機能のプログラムを格納しており、ＲＡＭ８は、そのプログラムでの演算中にワーキングメモリとして使用される。又、ＥＥＰＲＯＭ９５は、データを保持するために使用される。
【０００５】
非接触インタフェース９３は、アンテナ５を介してＩＣリーダライタ等の非接触型外部装置５０との信号の送受信を行う送受信回路１１、外部装置５０から供給される電力を整流する整流回路９６、及び整流回路９６の出力電力を安定化してＣＰＵコア９２或いは昇圧回路９４に対して安定的な電力供給を行うためのレギュレータ９７を備えて構成される。
【０００６】
図８は、図７における送受信回路１１の概略的構成を示すブロック図である。図８に示されるように、送受信回路１１は、アンテナ５を介して外部装置５０に対して送信すべき信号を作成する変調回路２１、外部装置５０から受信された信号を復調する復調回路２２、及び受信された信号よりクロック信号ＣＬＫを分離するクロック分離回路２３を備えて構成される。
【０００７】
このように構成されるＩＣカード９１は、アンテナ５を介して受信される電磁波を復調して得られる信号をＣＰＵコア９２に与え、又、ＣＰＵコア９２から送出される信号を変調してアンテナ５より電磁波として送信することで外部装置５０とのアクセスを可能に構成されている。又、ＲＯＭ７に格納されたプログラムがＣＰＵコア９２内で実行されることで、メモリ領域たるＥＥＰＲＯＭ９５に対するアクセスが行われる。又、ＲＯＭ７には、外部からの不正アクセスを制限するためのプログラムが格納されており、万一外部から不正なアクセスが行われた場合においてもＣＰＵコア９２内において当該プログラムが実行されることでＥＥＰＲＯＭ９５に対する不正なアクセスを制限でき、ＥＥＰＲＯＭ９５内に格納されている情報に対する高い機密性が確保されている。
【０００８】
図９は、ＥＥＰＲＯＭ９５を構成するメモリセルアレイ１００及びメモリセルアレイを構成する一メモリセルの概略的構造を示す回路ブロック図である。図９（ａ）がメモリセルアレイ１００全体の概略構造を、図９（ｂ）がメモリセルアレイ１００を構成する複数のメモリセルの内の一のメモリセル１１０の概略構造を夫々示している。メモリセルアレイ１００は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、セル選択用のアクセストランジスタと情報蓄積用のメモリセルトランジスタとを備える２セル／１ビット構成であり、両トランジスタの一の拡散領域が電気的に直列接続される構成である。
【０００９】
図９（ａ）に示されるように、同一行にあるメモリセルにおいて、アクセストランジスタのゲート電極が同一のワード線に接続され、メモリセルトランジスタのゲート電極が同一のコントロール線に接続される。又、同一列にあるメモリセルにおいて、アクセストランジスタの一方の拡散領域（ドレイン拡散領域）には同一のビット線が接続され、他方の拡散領域（ソース拡散領域）は上述のようにメモリセルトランジスタの一方の拡散領域（ドレイン拡散領域）と電気的に接続される。又、メモリセルトランジスタの他方の拡散領域（ソース拡散領域）は、共通のソース線に接続される。
【００１０】
例えば、図９（ｂ）に示される一のメモリセル１１０に着目すると、メモリセル１１０は、アクセストランジスタ１１１とメモリセルトランジスタ１１２とを有し、アクセストランジスタ１１１のゲート電極１１４がワード線ＷＬ１１０に、メモリセルトランジスタ１１２のゲート電極（コントロールゲート電極）１１７がコントロール線ＣＬ１１０に、夫々接続されている。又、アクセストランジスタ１１１のドレイン拡散領域１１３がビット線ＢＬ１１０に接続され、アクセストランジスタ１１１のソース拡散領域１１５とメモリセルトランジスタ１１２のドレイン拡散領域１１６とが互いに接続され、メモリセルトランジスタ１１２のソース拡散領域１１９がソース線ＳＬ１００（グランド線として良い）に接続される。
【００１１】
ＥＥＰＲＯＭ９５は、上記のように各メモリセル毎にアクセストランジスタを備える構成であるため、１ビット毎の書き込み或いは消去が可能であるという特徴を有している。例えば、図９におけるメモリセル１１０に対して情報の書き込みを行う場合には、ワード線ＷＬ１１０、コントロール線ＣＬ１１０、ビット線ＢＬ１１０に対して夫々高電圧（例えば２０Ｖ程度）を印加し、他のワード線、コントロール線及びビット線に対しては夫々低電圧（例えば０Ｖ程度）を印加する。このとき、メモリセル１１０と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル１１０と同一行に位置するメモリセルの内、メモリセル１１０以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル１１０のメモリセルトランジスタ１１２に対してのみ高電圧が発生する。これによって、ドレイン拡散領域１１６近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域１１６近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生し、ホットエレクトロンが生成される。又、コントロールゲート電極１１７には正電圧が印加されているため、このチャネルホットエレクトロンがコントロールゲート電極１１７側に引き付けられ、フローティングゲート電極１１８内に取り込まれる。これによって、メモリセルトランジスタ１１２の閾値電圧が上昇し、情報が書き込まれる。
【００１２】
又、メモリセル１１０に対して情報の消去を行う場合には、ワード線ＷＬ１１０、ビット線ＢＬ１１０に対して夫々高電圧（例えば２０Ｖ程度）を印加し、他のワード線、コントロール線ＣＬ１１０を含むコントロール線及び他のビット線に対しては夫々低電圧（例えば０Ｖ程度）を印加する。又、ソース線ＳＬ１００を開放する。このとき、メモリセル１１０と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル１１０と同一行に位置するメモリセルの内、メモリセル１１０以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル１１０のメモリセルトランジスタ１１２に対してのみ高電圧が発生する。このとき、メモリセル１１０のドレイン拡散領域１１６とフローティングゲート電極１１８との間に高電界が発生し、絶縁膜をトンネルして流れるＦＮ（Fowler-Nordheim）電流を生じさせることでフローティングゲート電極１１８内に保持されていた電子がドレイン拡散領域１１６側に引き抜かれ、メモリセルトランジスタ１１２の閾値電圧が低下して情報が消去される。
【００１３】
又、メモリセル１１０に対して情報の読み出しを行う場合には、ワード線ＷＬ１１０、コントロール線ＣＬ１１０、及びビット線ＢＬ１１０に対して、書き込み電圧より低い所定の電圧（例えば５Ｖ程度）を印加し、他のワード線、コントロール線及びビット線に対して夫々低電圧（例えば０Ｖ程度）を印加する。このとき、書き込み時と同様、メモリセル１１０以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル１１０のメモリセルトランジスタ１１２に対してのみ電位差が発生する。このとき、フローティングゲート電極１１８内に電子が蓄積されているか否かで閾値電圧が変化するため、これによってメモリセルトランジスタ１１２を流れる電流が変化する。従って、メモリセルトランジスタ１１２を流れる電流、即ち、ソース線ＳＬ１００を流れる電流量を検知することで、メモリセルトランジスタ１１２内に記憶されている情報が書き込み状態である「１」か消去状態である「０」かを判別することができる。
【００１４】
このように、ＥＥＰＲＯＭは各メモリセル毎にアクセストランジスタを備える構成であるため、各メモリセル毎に情報の書き込み、消去或いは読み出しが可能であるという特徴を有する。
【００１５】
一方で、ＣＰＵコア９２内のＥＥＰＲＯＭ９５のデータの書き込みや消去には上述のように高電圧（例えば２０Ｖ程度）の印加が必要である。即ち、制御回路６の電源電圧Ｖｃｃ（３Ｖ程度）よりも高い書き込み用電圧、或いは消去用電圧（以下、これらを「動作用電圧Ｖｐｐ」と総称する）が必要となるため、昇圧回路９４によってレギュレータ９７から供給される電源電圧Ｖｃｃを動作用電圧Ｖｐｐに昇圧してＥＥＰＲＯＭ９５に供給している。
【００１６】
ところで、ＩＣカードは使用者によって常時携帯される可能性の高い半導体装置であるところ、実使用環境状態において曲げストレス、捩れストレス、或いは衝撃ストレス等の各種ストレスを受けやすいという性質がある。そして、チップ面積が増大すればするほど、ＩＣカード内に搭載されるチップはこれらの各種ストレスを受けやすくなり、又、その大きさも大きくなる傾向にある。かかるストレスが大きくなると、これに伴ってチップの損傷等の問題を誘発し、ＩＣカードの機能を奏しなくなる恐れがある。即ち、ＩＣカード９１は、その性質上大きさにある程度に制約が課される。
【００１７】
しかしながら、上述したように、ＩＣカードの機能を実現するためには、昇圧回路９４やレギュレータ９７等の構成要素が必須であるため、所定のチップ面積以内に収めるためにはＥＥＰＲＯＭ９５の占有可能面積には一定の制約が掛かり、このことは記憶容量に制約が掛かることを意味する。特に、上述したように、ＥＥＰＲＯＭ９５は２セル／１ビット構造であり、記憶容量を増加させるとその占有面積が大きく増大してしまうため、ＩＣカード９１の記憶容量としては１６ｋバイトから６４ｋバイト程度の制約が課せられていた。
【００１８】
これに対し、不揮発性半導体記憶装置としてＥＥＰＲＯＭ９５の代わりに１セル／１ビット構造であるフラッシュメモリを利用することで、同程度の占有面積であっても記憶容量を１Ｍバイト以上に設定することが可能となる。
【００１９】
図１０は、フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図である。図１０（ａ）がメモリセルアレイ１３０全体の概略構造を、図１０（ｂ）がメモリセルアレイ１３０を構成する複数のメモリセルの内の一のメモリセル１４０の概略構造を夫々示している。フラッシュメモリのメモリセルアレイ１３０は、ＥＥＰＲＯＭのメモリセルアレイ１００と同様、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。尚、ＥＥＰＲＯＭとは異なり、アクセストランジスタを備えず、各メモリセルは夫々一のトランジスタ（フローティングゲート型ＭＯＳＦＥＴ）で構成される。
【００２０】
図１０（ａ）に示されるように、同一行にあるメモリセルにおいて、コントロールゲート電極は同一のワード線に接続される。又、同一列にあるメモリセルにおいて、ドレイン拡散領域が同一のビット線に接続される。又、各メモリセルのソース拡散領域は、複数のメモリセルで構成されるブロック単位で共通のソース線に接続される。
【００２１】
例えば、図１０（ｂ）に示される一のメモリセル１４０（以下、メモリセルトランジスタ１４０と記載）に着目すると、コントロールゲート電極１４５がワード線ＷＬ１４０に接続され、フローティングゲート電極１４４はフローティング状態が確保されており、ドレイン拡散領域がビット線ＢＬ１４０に接続され、ソース拡散領域１４３がソース線ＳＬ１３０に接続される。
【００２２】
このように構成されるとき、例えば、メモリセルトランジスタ１４０に対して情報の書き込みを行う場合には、ワード線ＷＬ１４０に対して高電圧（例えば１２Ｖ程度）、ビット線ＢＬ１４０に対してワード線ＷＬ１４０に印加した電圧より低い範囲内の高電圧（例えば７Ｖ程度）、ソース線ＳＬ１３０に対して低電圧（例えば０Ｖ程度）を夫々印加する。このとき、フローティングゲート電極１４４下部領域にチャネル領域が形成される。又、ドレイン拡散領域１４１近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域１４１近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生しホットエレクトロンが生成される。又、コントロールゲート電極１４５には高い正電圧が印加されているため、当該チャネルホットエレクトロンがコントロールゲート電極１４５側に引き付けられ、フローティングゲート電極１４４内に取り込まれることで情報が書き込まれる。
【００２３】
又、メモリセルトランジスタ１４０に対して情報の消去を行う場合には、ソース線ＳＬ１３０を開放し、ワード線ＷＬ１４０に対して低電圧（例えば０Ｖ程度、或いは−５Ｖ程度）を、ビット線ＢＬ１４０に対して高電圧（例えば１２Ｖ程度）を夫々印加する。これによって、コントロールゲート電極１４５とドレイン拡散領域１４１との間に高電位差が生じることより、両者の間に高電界が発生し、当該高電界によって絶縁膜をトンネルして流れる電流（ＦＮ電流）を生じさせてフローティングゲート電極１４４内に保持されている電子がドレイン拡散領域１４１側に引き抜かれ、メモリセルトランジスタ１４０の閾値電圧が低下して情報が消去される。
【００２４】
又、メモリセルトランジスタ１４０に対して情報の読み出しを行う場合にはワード線ＷＬ１４０に対して高電圧（例えば５Ｖ程度）、ビット線ＢＬ１４０に対して低電圧（たとえば１Ｖ）を、ソース線ＳＬ１３０に対してビット線ＢＬ１４０に印加される電圧より低い電圧（例えば０Ｖ程度）を夫々印加し、この時にメモリセルトランジスタ１４０を流れる電流の大小を内部のセンスアンプで増幅して、所定の閾値以上であるか以下であるかによってメモリセルトランジスタ１４０内に記憶されている情報が書き込み状態である「１」か消去状態である「０」かを判別することで行われる。
【００２５】
尚、書き込み時にビット線ＢＬ１４０の印加電圧をワード線ＷＬ１４０の印加電圧よりも低く設定しているのは、フラッシュメモリがＥＥＰＲＯＭのように各メモリセルを選択するためのアクセストランジスタを備えていない構成であることを鑑み、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）が行われることを極力回避する目的である。
【００２６】
このように、フラッシュメモリを備えるＩＣカードにおいては、書き込み、消去、読み出し（以下、「書き込み等」と総称する）を行う場合に電圧印加制御が複雑であるため、かかる制御を行うためのステートマシンと呼ばれる制御回路を内蔵して自動的に書き込み等を行わせることでユーザビリティを高めている。
【００２７】
図１１は、上記ステートマシンを備えるフラッシュメモリの概略構成を示すブロック図である。図１１に示されるフラッシュメモリ９は、メモリセルアレイ１３０、カラムデコーダ１７１、ロウデコーダ１７２、センスアンプ１７３、入出力バッファ１７４、アドレスレジスタ１７５、及び電圧発生回路１７６を備えて構成される。
【００２８】
メモリセルアレイ１３０内の各ビット線は、カラムデコーダ１７１及びセンスアンプ１７３と接続されており、これらによってビット線の選択とデータの検出が行われる。センスアンプ１７１で検出されたデータは入出力バッファ１７４を介して外部入出力端子（不図示）に与えられるか、或いは、書き込み・消去等の各モードにおける検証処理（ベリファイ）に使用される。又、メモリセルアレイ１３０内の各ワード線は、ロウデコーダ１７２が接続されており、ロウデコーダ１７２によってワード線の選択が行われる。
【００２９】
アドレスレジスタ１７５は、入力されたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ１７１及びロウデコーダ１７２に各別に入力する。カラムデコーダ１７１及びロウデコーダ１７２は、夫々与えられたカラムアドレス及びロウアドレスに該当するワード線或いはビット線を選択し、電圧発生回路１７６から供給される電圧を当該選択線に対して印加する。
【００３０】
制御回路６は、通常動作時に制御バス１７７を介して、昇圧回路９４、電圧発生回路１７６、カラムデコーダ１７１、ロウデコーダ１７２、センスアンプ１７３、入出力バッファ１７４、及びアドレスレジスタ１７５を必要に応じて制御する。昇圧回路９４は、データの書き込み等の実行時に動作することで電源電圧Ｖｃｃから上記１２Ｖ程度の動作用電圧Ｖｐｐを生成する。電圧発生回路１７６は、昇圧回路９４から供給される高電圧から書き込み、消去、或いは読み出しの各動作に要する電圧を生成する回路であり、例えばメモリセルトランジスタ１４０に対して情報の書き込みを行う場合において、ワード線ＷＬ１４０に対して印加すべき電圧（７Ｖ程度）は、昇圧回路９４から供給される電圧（１２Ｖ程度）を内蔵するレギュレータ回路によって降圧することで生成する。尚、センスアンプ１７３等の他の周辺回路の電源電圧は、電圧発生回路１７６からの出力電圧とは異なる系統から供給される構成である。
【００３１】
【特許文献１】特開平８−０３０７５２号公報
【特許文献２】特開２００５−３１８０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
図７のＩＣカード９１において、前記ＥＥＰＲＯＭ９５に替えてフラッシュメモリ９を利用する場合、ＥＥＰＲＯＭ９５の記憶容量が１６ｋバイトから６４ｋバイト程度であるのに対して、同程度の占有面積で構成されるフラッシュメモリ９の記憶容量としては１Ｍバイト以上が実現可能であり、ＥＥＰＲＯＭ９５を利用する場合と比較して多くの情報量を記録することができる。従って、ＩＣカード９１にフラッシュメモリ９を利用すると、情報量の大きい画像データ等を記録させることができるようになるため、指紋認証、静脈認証、網膜認証等のセキュリティ対策機能を搭載することができる。
【００３３】
しかしながら、フラッシュメモリ９を利用する場合、メモリ容量が増大することによりメモリ内の消費電力が増大し、又、メモリに対して電圧供給を行うための昇圧回路９４内における消費電力も増大する。例えば、１６ｋバイトから６４ｋバイト程度の容量のＥＥＰＲＯＭ９５における電力消費が１０ｍＷ程度であるのに対して、１Ｍバイト程度のフラッシュメモリ９では電力消費がその倍程度になる。即ち、レギュレータ９７の出力電圧Ｖｃｃ系統（電源電圧系統）の電力消費よりも昇圧回路９４の出力電圧Ｖｐｐ系統の電力消費が大きくなる。従って、昇圧回路９４における電力消費、制御回路６内のレギュレータにおける電力消費、及びメモリ内の電力消費が併合される結果、ＩＣカード９１全体における電力消費が非常に大きくなってしまうという問題がある。
【００３４】
又、非接触インタフェース９３内のレギュレータ９７で生成される電源電圧Ｖｃｃは主として制御回路６内で消費され、その消費に追従して電圧Ｖｃｃが一定レベルに保持されるので、フラッシュメモリ９内での電力消費が増加すると、電源電圧Ｖｃｃが不安定になると共に、昇圧回路９４での消費電力の変化が電源電圧Ｖｃｃにノイズとなって侵入し、整流回路９６を介して通信にまで悪影響を及ぼしてしまうという問題もある。
【００３５】
本発明は、上記の問題点に鑑み、電気的に書き換えが可能な不揮発性半導体記憶領域を備え、外部装置との間で通信を行う半導体装置において、消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３６】
上記目的を達成するための本発明に係る半導体装置は、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第１直流電圧を出力する整流回路と、前記第１直流電圧に基づいて前記整流基準電圧より低電圧の第２直流電圧を安定的に出力する第１レギュレータと、前記第１直流電圧に基づいて前記第２直流電圧より高電圧の第３直流電圧を安定的に出力する第２レギュレータと、前記第３直流電圧を昇圧して第４直流電圧を生成する第１昇圧回路と、を備え、前記制御回路が、前記第２直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が前記第２直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを第１の特徴とする。
【００３７】
本発明に係る半導体装置の上記第１の特徴構成によれば、第１レギュレータから出力される第２直流電圧を制御回路の電源電圧及び不揮発性半導体記憶装置の読み出し動作用電圧とし（以下、単に「電源電圧」と称する）、第２レギュレータから出力される第４直流電圧を不揮発性半導体記憶装置の書き込み又は消去動作用電圧（以下、単に「動作用電圧」と称する）とすることで、電源電圧の供給ラインと電源電圧より高電圧の動作用電圧の供給ラインとを別系統にすることができる。従って、不揮発性半導体記憶装置内における電力消費の変動に起因して一時的に前記動作用電圧が不安定となった場合であっても、電源電圧を昇圧して不揮発性半導体記憶装置の動作用電圧としていた従来構成のように波及的に電源電圧が不安定になるということがない。従って不揮発性半導体記憶装置内の電力消費に応じて電源電圧にノイズが侵入することがなく、従来構成と比較して良好な通信を確保することができる。
【００３８】
又、整流回路が、予め設定されている整流基準電圧以下の第１直流電圧を出力する構成とし、この整流基準電圧が、第２直流電圧以上で第４直流電圧以下の電圧値であり、第１直流電圧が入力される第２レギュレータによって安定的に第３直流電圧を出力させ、更に第１昇圧回路によって第３直流電圧を第４直流電圧（動作用電圧）に昇圧させる構成とすることで、電源電圧から動作用電圧まで昇圧させていた従来構成の昇圧回路と比較して昇圧回路における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【００３９】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第５直流電圧を昇圧して前記第３直流電圧を出力する第２昇圧回路を備えており、前記第１昇圧回路が、前記第２レギュレータ又は前記第２昇圧回路から出力される前記第３直流電圧を昇圧して前記第４直流電圧を生成し、前記制御回路が、前記第２直流電圧又は前記第５直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第２直流電圧又は前記第５直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを第２の特徴とする。
【００４０】
本発明に係る半導体装置の上記第２の特徴構成によれば、第１の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。又、このとき、第１の特徴構成が有する前記第１昇圧回路をそのまま利用することができるため、接触型外部装置から供給される第５直流電圧を直接動作用電圧まで昇圧する必要がなく、第３直流電圧程度に昇圧すれば良い。従って、第２昇圧回路の昇圧幅を小さくすることができ、これによって第２昇圧回路の消費電力を抑制することができると共に、第２昇圧回路の構成規模を小さくすることができる。
【００４１】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第５直流電圧を昇圧して前記第３直流電圧を出力する第２昇圧回路と、前記第５直流電圧を降圧して前記第２直流電圧を生成する降圧回路と、を備えており、前記第１昇圧回路が、前記第２レギュレータ又は前記第２昇圧回路から出力される前記第３直流電圧を昇圧して前記第４直流電圧を生成し、前記制御回路が、前記第１レギュレータ又は前記降圧回路から出力される前記第２直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第１レギュレータ又は前記降圧回路から出力される前記第２直流電圧に基づいて読み出し動作を行い、前記第４直流電圧に基づいて書き込み又は消去動作を行うことを第３の特徴とする。
【００４２】
本発明に係る半導体装置の上記第３の特徴構成によれば、第１の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。特に、接触型外部装置から供給される第５直流電圧が電源電圧（第２直流電圧）より大きい場合であっても、制御回路に対して電源電圧を確実に供給することができる。
【００４３】
又、本発明に係る半導体装置は、上記第１〜第３の何れか一の特徴構成において、前記第３電圧が３．５Ｖ以上７．５Ｖ以下であるものとしても構わない。
【００４４】
又、本発明に係る半導体装置は、上記第１〜第３の何れか一の特徴構成に加えて、前記不揮発性半導体記憶装置がフラッシュメモリで構成されるものとしても構わない。
【００４５】
又、上記第１〜第３の何れか一の特徴構成を有する半導体装置をカード状基材に内装してなるＩＣカードも本発明の権利範囲内に属する。かかるＩＣカードによって、消費電力の増大を一定程度に抑制しつつ記憶領域を増大したＩＣカードを実現することができる。これによって、多くのセキュリティ情報を記憶領域に記録させることができるため、セキュリティ性の高いＩＣカードを実現することができる。尚、ＩＣカード以外と同様のＲＦＩＤ（Radio Frequency IDentification：無線周波数による非接触自動識別）技術を用いる半導体装置であれば、その名称には拘泥されない。即ち、ＩＣタグ、ＲＦＩＤカード、ＲＦＩＤタグ、ＲＦＩＤチップ等も同様に本発明の権利範囲内である。
【発明の効果】
【００４６】
本発明の構成によれば、記憶領域内の消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４７】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と呼称する）の各実施形態について図面を参照して説明する。
【００４８】
［第１実施形態］
本発明装置の第１実施形態（以下、適宜「本実施形態」と称する）について、図１〜図４を参照して説明する。尚、本実施形態における本発明装置は、図７における非接触型のＩＣカード９１と比較して、ＥＥＰＲＯＭ９５の代わりに図１１に示されるフラッシュメモリ９を利用し、このフラッシュメモリ９に対する書き込み又は消去動作を行うための動作用電圧Ｖｐｐを供給するための構成、及びＩＣカード全体の制御を行う制御回路６に電源電圧Ｖｃｃを供給するための構成が異なるものである（尚、電源電圧Ｖｃｃは制御回路６のみならずＣＰＵコア２全体に電源電圧として供給される他、フラッシュメモリ９に対する読み出し動作用の電圧としても利用される）。以下では、上述した従来構成と同一の構成要素については同一の符号を付してその説明を省略し、従来構成と異なる構成要素についてのみその説明を行う。
【００４９】
図１は、本実施形態における本発明装置１の概略的構成を示すブロック図である。図１に示される本発明装置１は、ＣＰＵコア２、非接触インタフェース３、第１昇圧回路４（以下では単に「昇圧回路４」と称する）、及びアンテナ５を備えるＬＳＩによって構成され、これらがカード状基材に内装されている。ＣＰＵコア２は、制御回路６、ＲＯＭ７、ＲＡＭ８、及びフラッシュメモリ９を備えて構成される。
【００５０】
非接触インタフェース３は、アンテナ５を介してＩＣリーダライタ等の非接触型外部装置５０との信号の送受信を行う送受信回路１１、外部装置５０から供給される電力を整流する整流回路１２、整流回路１２の出力電圧を安定化して制御回路６を含むＣＰＵコア２に対して直流電圧を供給するための第１レギュレータ１３（以下では単に「レギュレータ１３」と称する）、及び整流回路１２の出力電圧を安定化して第１昇圧回路４に対して直流電圧を供給するための第２レギュレータ１４（以下では単に「レギュレータ１４」と称する）を備える。又、昇圧回路４は、レギュレータ１４から供給された直流電圧を昇圧してフラッシュメモリ９に対して書き込み又は消去動作のための動作用電圧として供給する。
【００５１】
ここで、整流回路１２は、非接触型外部装置５０から電磁結合によってアンテナ５を介して供給される交流の電圧を、所定の整流基準電圧以下の直流電圧（以下、「第１直流電圧」と称する）となるように整流して出力する。この整流基準電圧は、後述する電源電圧Ｖｃｃより高く、フラッシュメモリ９に対する動作用電圧Ｖｐｐとして必要な最大の電圧（例えば書き込み時にワード線に対して印加される１２Ｖ程度の電圧）より低い電圧であるものとし、更に、非接触型外部装置５０との間で正しく電磁結合が形成された場合における電圧がレギュレータ１４から出力される電圧（後述する第３直流電圧）より低い電圧（例えば７Ｖ程度）であるとする。
【００５２】
レギュレータ１３は、整流回路１２から供給される第１直流電圧に対して、前記整流基準電圧より低電圧の直流電圧（以下、「第２直流電圧」と称する）を安定的に出力する。制御回路６を含むＣＰＵコア２は、このレギュレータ１３から出力される第２直流電圧を電源電圧Ｖｃｃとして利用する構成であり、この第２直流電圧としては例えば３Ｖ程度の電圧とすることができる。
【００５３】
レギュレータ１４は、整流回路１２から供給される第１直流電圧に対して、前記第２直流電圧より高電圧の直流電圧（以下、「第３直流電圧」と称する）を安定的に出力する。そして、昇圧回路４は、このレギュレータ１４から出力される第３直流電圧を昇圧して直流電圧（以下、「第４直流電圧」と称する）を出力し、この第４直流電圧をフラッシュメモリ９に対して動作用電圧Ｖｐｐとして供給する。ここで、レギュレータ１４から出力される第３直流電圧は３．５Ｖ以上７．５Ｖ以下程度（例えば５Ｖ程度）であり、昇圧回路４から出力される第４直流電圧は例えば１２Ｖ程度であるとする。
【００５４】
図２は、整流回路１２の構成を概念的に示す回路ブロック図の一例である。図２に示される整流回路１２は、非接触型外部装置５０から発振された電磁波によってアンテナ５に誘起された電圧に対してダイオードＤ２〜Ｄ５で構成されるブリッジ回路によって全波整流を施す。このとき、全波整流されることで得られる第１直流電圧（Ｖ１２）をリミッタとして介装されているツェナダイオードＤ１を介して出力する。このツェナダイオードによって第１直流電圧が前記整流基準電圧を超えないように抑制されている。尚、図２の構成はあくまで一例であって、必ずしもこの回路構成に限定されるものではなく、特にリミッタ機能を実現するための構成要素としてはツェナダイオードに限定されるものではない。
【００５５】
図３は、レギュレータ１３の構成を概念的に示す回路ブロック図の一例である。図４に示されるレギュレータ１３は、パワートランジスタＱ１、分圧抵抗Ｒ１及びＲ２、基準電圧発生回路６２、並びに誤差アンプ６１を備えて構成されるシリーズ型レギュレータである。基準電圧発生回路６２の出力電圧が上記第２直流電圧（例えば３Ｖ程度）を分圧抵抗Ｒ１及びＲ２によって分圧されて得られる抵抗Ｒ２両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路６２の出力電圧を設定しておくことで、レギュレータ１３の出力電圧を安定的に第２直流電圧を維持することができる。
【００５６】
図４は、レギュレータ１４の構成を概念的に示す回路ブロック図の一例である。図４に示されるレギュレータ１４は、パワートランジスタＱ２、分圧抵抗Ｒ３及びＲ４、基準電圧発生回路６４、誤差アンプ６３、並びに電流制限抵抗Ｒ５を備えて構成されるシャント型レギュレータである。基準電圧発生回路６４の出力電圧が上記第３直流電圧（例えば５Ｖ程度）を分圧抵抗Ｒ３及びＲ４によって分圧されて得られる抵抗Ｒ４両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路６４の出力電圧を設定しておくことで、レギュレータ１４の出力電圧を安定的に第３直流電圧を維持することができる。尚、図３及び図４はレギュレータの構成例であってこの構成に限定されるものではない。従ってレギュレータ１３をシャント型レギュレータとしても構わないし、逆にレギュレータ１４をシリーズ型レギュレータとしても構わないし、更に他のレギュレータを利用する構成としても構わない。
【００５７】
このように構成されるとき、電源電圧Ｖｃｃがレギュレータ１３から、動作用電圧Ｖｐｐが昇圧回路４から夫々各別に供給される構成であるため、フラッシュメモリ９内の電力消費の変動に起因して一時的に動作用電圧Ｖｐｐが不安定となった場合であっても波及的に電源電圧Ｖｃｃが不安定になるということがない。従ってフラッシュメモリ９内の電力消費に応じて電源電圧Ｖｃｃにノイズが侵入することがないため、従来構成と比較して良好な通信を確保することができる。
【００５８】
又、整流回路１２が、電源電圧Ｖｃｃより大きく動作用電圧Ｖｐｐより小さい値である整流基準電圧以下の第１直流電圧を出力する構成とし、この整流回路１２の出力電圧が入力されるレギュレータ１４によって安定的に第３直流電圧を出力させ、更に昇圧回路４によってこのレギュレータ１４から出力される第３直流電圧を動作用電圧Ｖｐｐに昇圧させる構成とすることで、電源電圧Ｖｃｃから動作用電圧Ｖｐｐまで昇圧させていた従来構成の昇圧回路９４と比較して昇圧回路４における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【００５９】
尚、上述した各電圧の数値例は一例であって、これらの値に限定されるものではない。以下の各実施形態においても同様とする。
【００６０】
［第２実施形態］
本発明装置の第２実施形態（以下、適宜「本実施形態」と称する）について、図５及び図６を参照して説明する。尚、本実施形態は、第１実施形態と比較して、更に接触型の外部装置と接触することで情報の授受及び電力供給を受けることが可能になっている点が異なるのみであり、他は第１実施形態と同じ構成である。以下では、第１実施形態と異なる部分についてのみ説明を行い、第１実施形態における構成要素と同一の箇所については同一の符号を付してその説明を省略する。
【００６１】
図５は、本実施形態における本発明装置１ａの概略的構成を示すブロック図である。図５に示される本発明装置１ａは、図１に示される第１実施形態の本発明装置１と比較して、接触型の外部装置との間で情報の授受を行うための情報授受用接触点３１、及び接触型の外部装置から電力供給を受けるための電力供給用接触点３２を更に備える（これらが接触型通信インタフェースを構成する）。又、非接触型の外部装置からの信号と接触型の外部装置からの信号の何れか一方を選択するためのスイッチ３４〜３６、及び電力供給用接触点３２から供給される直流電圧（以下、「第５直流電圧」と称する）を昇圧するための第２昇圧回路３３（以下では単に「昇圧回路３３」と称する）を備える。
【００６２】
本発明装置１ａは、接触型の外部装置と接触すると、情報授受用接触点３１から情報信号を受信し、この信号をスイッチ３４を介してＣＰＵコア２に送出する。又、電力供給用接触点３２から第５直流電圧が供給されると、当該第５直流電圧を直接スイッチ３５に供給すると共に、当該第５直流電圧に対して昇圧回路３３によって昇圧した電圧をスイッチ３６に供給する。尚、このとき、電力供給用接触点３２から供給される第５直流電圧は電源電圧Ｖｃｃ（即ち第２直流電圧）に等しいか略同等の直流電圧が供給されるものとし、昇圧回路３３は、電力供給用接触点３２から供給される第５直流電圧を上記第３直流電圧に昇圧して出力するものとする。
【００６３】
各スイッチ３４〜３６は、所定値以上の情報信号或いは電力信号を感知すると、導通して後段の回路に入力信号を供給する。即ち、情報授受用接触点３１から情報信号を受信すると、スイッチ３４を介してＣＰＵコア２に対して当該信号が送出され、電力供給用接触点３２から第５直流電圧が供給されると、スイッチ３５を介して当該第５直流電圧が電源電圧ＶｃｃとしてＣＰＵコア２に対して供給される。更に、第５直流電圧が昇圧回路３３で昇圧されて生成される第３直流電圧がスイッチ３６を介して昇圧回路４に供給され、当該昇圧回路４によって更に第４直流電圧に昇圧されて動作用電圧Ｖｐｐとしてフラッシュメモリ９に対して供給される。
【００６４】
このように構成されるとき、第１実施形態で上述した機能を保持したまま接触型の外部装置との間でも情報授受を可能にすることができる。又、このとき、第１実施形態における昇圧回路４をそのまま利用することができるため、電力供給用接触点３２から供給される第５直流電圧（電源電圧Ｖｃｃ）を直接動作用電圧Ｖｐｐに昇圧する必要がなく、昇圧回路３３の昇圧幅を小さくすることができ、これによって昇圧回路３３内の消費電力を抑制することができると共に、昇圧回路３３の構成規模を小さくすることができる。
【００６５】
尚、電力供給用接触点３２から供給される第５直流電圧が電源電圧Ｖｃｃ（第２直流電圧）より大きい場合には、第５直流電圧から電源電圧Ｖｃｃを生成するための降圧回路を更に備える構成としても良い（図６参照）。
【００６６】
図６は、本実施形態における本発明装置の別の回路構成例である。図６に示される本発明装置１ｂは、図５に示される本発明装置１ａに加えて更に降圧回路３７を備える構成である。この降圧回路３７は、電力供給用接触点３２から供給される第５直流電圧が電源電圧Ｖｃｃより大きい場合に、当該第５直流電圧を電源電圧Ｖｃｃに降圧してスイッチ３５に供給する。又、昇圧回路３３は、上述した図５の構成の場合と同様、電力供給用接触点３２から供給される第５直流電圧を第３直流電圧に昇圧してスイッチ３６に供給する。このように構成することで、電力供給用接触点３２から供給される第５直流電圧が電源電圧Ｖｃｃより大きい場合においても、ＣＰＵコア２に対して電源電圧Ｖｃｃを確実に供給することができる。
【００６７】
尚、電力供給用接触点３２から供給される第５直流電圧が電源電圧Ｖｃｃに満たない場合には、同様に昇圧回路を介してスイッチ３５に供給するものとしても良い。更に、スイッチ３５に対しては電源電圧Ｖｃｃと略同等の電圧が、スイッチ３６に対しては第３直流電圧と略同等の電圧が夫々供給されるように、電力供給用接触点３２から供給される第５直流電圧の電圧値に応じて降圧回路或いは昇圧回路の昇降圧比率が自動的或いは半自動的に変更可能に構成されているものとしても構わない。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体装置の第１実施形態の概略的構成を示すブロック図
【図２】整流回路の構成を概念的に示す回路ブロック図の一例
【図３】第１レギュレータの構成を概念的に示す回路ブロック図の一例
【図４】第２レギュレータの構成を概念的に示す回路ブロック図の一例
【図５】本発明に係る半導体装置の第２実施形態の概略的構成を示すブロック図
【図６】本発明に係る半導体装置の第２実施形態の概略的構成を示す別のブロック図
【図７】典型的な従来構成のＩＣカードの概略的構成を示すブロック図
【図８】送受信回路の概略的構成を示すブロック図
【図９】ＥＥＰＲＯＭを構成するメモリセルアレイの概略的構造を示す回路ブロック図
【図１０】フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図
【図１１】フラッシュメモリの概略構成を示すブロック図
【符号の説明】
【００６９】
１、１ａ、１ｂ：    本発明に係る半導体装置
２：    ＣＰＵコア
３：    非接触インタフェース
４：    第１昇圧回路
５：    アンテナ
６：    制御回路
７：    ＲＯＭ
８：    ＲＡＭ
９：    フラッシュメモリ
１１：    送受信回路
１２：    整流回路
１３：    第１レギュレータ
１４：    第２レギュレータ
２１：    変調回路
２２：    復調回路
２３：    クロック分離回路
３１：    情報授受用接触点
３２：    電力供給用接触点
３３：    第２昇圧回路
３４〜３６：    スイッチ
３７：    降圧回路
５０：    非接触型外部装置
６１：    誤差アンプ
６２：    基準電圧発生回路
６３：    誤差アンプ
６４：    基準電圧発生回路
９１：    ＩＣカード
９２：    ＣＰＵコア
９３：    非接触インタフェース
９４：    昇圧回路
９５：    ＥＥＰＲＯＭ
９６：    整流回路
９７：    レギュレータ
１００：    ＥＥＰＲＯＭのメモリセルアレイ
１１０：    メモリセル
１１１：    アクセストランジスタ  
１１２：    メモリセルトランジスタ
１１３：    アクセストランジスタのドレイン拡散領域
１１４：    アクセストランジスタのゲート電極
１１５：    アクセストランジスタのソース拡散領域
１１６：    メモリセルトランジスタのドレイン拡散領域
１１７：    メモリセルトランジスタのコントロールゲート電極
１１８：    メモリセルトランジスタのフローティングゲート電極
１１９：    メモリセルトランジスタのソース拡散領域
１３０：    フラッシュメモリのメモリセルアレイ
１４０：    メモリセル
１４１：    ドレイン拡散領域
１４３：    ソース拡散領域
１４４：    フローティングゲート電極
１４５：    コントロールゲート電極
１７１：    カラムデコーダ
１７２：    ロウデコーダ
１７３：    センスアンプ
１７４：    入出力バッファ
１７５：    アドレスレジスタ
１７６：    電圧発生回路
１７７：    制御バス
ＷＬ１１０、ＷＬ１４０：    ワード線
ＣＬ１１０：    コントロール線
ＢＬ１１０、ＢＬ１４０：    ビット線
ＳＬ１００、ＳＬ１３０：    ソース線
Ｄ１：    ツェナダイオード
Ｄ２〜Ｄ５：    ダイオード
Ｑ１、Ｑ２：    パワートランジスタ
Ｒ１〜Ｒ４：    分圧抵抗
Ｒ５：    電流制限抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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