(57)【要約】【課題】遅延時間を所望の値に容易に設定することが可能な遅延回路を提供する。【解決手段】遅延回路１００は、入力端子１に入力が接続された第１のインバータ３と、この第１のインバータ３の出力に一端が接続された抵抗４と、この抵抗４の他端と接地電位ＶＳＳとの間に接続された容量５と、抵抗４の他端に入力が接続され、出力端子２に出力が接続された第２のインバータ６と、を備える。第２のインバータ６は、切り替え可能な２つの異なる回路しきい値を有する。【選択図】図１
2008028752.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された信号を所望の時間遅延させて出力端子に出力する遅延回路であって、
前記入力端子に入力が接続された第１のインバータと、
前記第１のインバータの出力に一端が接続された抵抗と、
前記抵抗の他端と電源電位または接地電位との間に接続された容量と、
前記抵抗の他端に入力が接続され、前記出力端子に出力が接続された第２のインバータと、を備え、
前記第２のインバータが、切り替え可能な２つの異なる回路しきい値を有する
ことを特徴とする遅延回路。
【請求項２】
前記第２のインバータは、
前記第１のインバータに入力される信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになり、前記第１のインバータにより前記容量が充電されるときに、回路しきい値を第１の回路しきい値に切り替え、
前記第１のインバータに入力される信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになり、前記第１のインバータにより前記容量が放電されるときに、回路しきい値を前記第１の回路しきい値よりも高い第２の回路しきい値に切り替える
ことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第２のインバータは、
第１の電位に一端が接続され、前記出力端子に他端が接続され、ゲートが前記抵抗の他端に接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端に一端が接続され、ゲートが前記抵抗の他端に接続された第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、第２の電位に他端が接続され、ゲートに第１の制御信号が入力される第２導電型の第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端に一端が接続され、ゲートが前記抵抗の他端に接続された第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端に一端が接続され、第２の電位に他端が接続され、ゲートに前記第１の制御信号を反転させた第２の制御信号が入力される第２導電型の第５のＭＯＳトランジスタと、を有し、
前記第４のＭＯＳトランジスタは、少なくとも前記第２のＭＯＳトランジスタとサイズが異なるように設定され、
前記第１、第２の制御信号により、前記第３のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとをオン/オフすることにより、前記第１の回路しきい値と前記第２の回路しきい値とを切り替える
ことを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記第２のインバータは、
第１の電位に一端が接続され、前記出力端子に他端が接続され、ゲートが前記抵抗の他端に接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端に一端が接続され、ゲートが前記抵抗の他端に接続された第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、第２の電位に他端が接続され、前記第１の電位にゲートが接続された第２導電型の第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端に一端が接続され、ゲートが前記抵抗の他端に接続された第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端に一端が接続され、第２の電位に他端が接続され、ゲートに制御信号が入力される第２導電型の第５のＭＯＳトランジスタと、を有し、
前記制御信号により、前記第５のＭＯＳトランジスタをオン/オフすることにより、前記第１の回路しきい値と前記第２の回路しきい値とを切り替える
ことを特徴とする請求項２に記載の遅延回路。
【請求項５】
入力端子に入力された信号を所望の時間遅延させて第１の出力端子に出力する遅延回路であって、前記入力端子に入力が接続された第１のインバータと、前記第１のインバータの出力に一端が接続された抵抗と、前記抵抗の他端と電源電位または接地電位との間に接続された容量と、前記抵抗の他端に入力が接続され、前記出力端子に出力が接続された第２のインバータと、を備え、前記第２のインバータが、切り替え可能な２つの異なる回路しきい値を有する遅延回路と、
前記入力端子に接続され、前記信号を処理し第２の出力端子に処理信号を出力する、ＭＯＳトランジスタを含む回路で構成されたＭＯＳ回路と、を備える
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗および容量を有する遅延回路に関するものである。
【背景技術】
【０００２】
従来、抵抗、容量を有する遅延回路が用いられる。この従来の遅延回路は、例えば、第１の回路動作の完了を待って第２の回路動作を行う場合に、第１の回路動作に相当する時間以上の遅延時間を待って、第２の回路動作を行うのに用いられる（例えば、特許文献１参照。）。
【０００３】
この時、上記遅延回路は、第１の回路動作で用いるのと同じ回路を動作させる、または同様の回路で同じ大きさのトランジスタ/同じ回路段数、同じ回路負荷を用意するのが理想である。
【０００４】
しかし、この様な方法を用いた場合、遅延回路の回路素子数が増加し、必要なレイアウト面積が増大する。
【０００５】
ここで、抵抗、容量を用いた遅延回路では、並列に接続されるＭＯＳトランジスタを含む回路で構成されたＭＯＳ回路に比べて、遅延時間がフラットになる傾向がある。また、該容量に接続された充放電ノードを充電する時と放電する時とは、電源電圧に対する依存性が変わる。
【０００６】
該ＭＯＳ回路の遅延時間は、電源電圧が高くなる程、時間が短くなる。これに対し、従来の遅延回路の遅延時間は、充電時は、電源電圧が高くなるにつれて短くなるが、その傾きは、該ＭＯＳ回路に比べて傾きが緩やかとなる。一方、放電時には、遅延回路の遅延時間は、電源電圧が高くなるにつれて伸びてしまう。
【０００７】
すなわち、該容量に接続される出力側のインバータの回路しきい値（回路VT）が、VDD/2よりもフラットな特性を示すため、充電時には、電源電圧の最小値側と電源電圧の最大値側で、回路VTまで充電すべき電位差が縮まる。また、放電時には、電源電圧の最小値側と電源電圧の最大値側で、回路VTまで放電すべき電位差が広がる。これにより、同じRCの充放電でも、充電と放電で電特が変わる。
【０００８】
したがって、遅延時間に対して、それよりも多い時間を遅延回路にて保証しようとすると、特に放電側では、電源電圧の動作保障範囲で、電源電圧の最小値側でも、遅延回路の遅延時間＞ＭＯＳ回路の遅延時間を保障する必要性が生じる。これにより、電源電圧の高い側で、遅延時間終了に時間が必要以上に掛かり、動作マージンを削っていた。
【０００９】
また、従来の遅延回路では、入力信号を高レベルから低レベルに遷移させる動作と入力信号を低レベルから高レベルに遷移させる動作の両方の遅延時間を、所望の時間に設定する回路設定が難しいという問題があった。
【特許文献１】特開平９−１８３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、遅延時間を所望の値に容易に設定することが可能な遅延回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る実施例に従った遅延回路は、
入力端子に入力された信号を所望の時間遅延させて出力端子に出力する遅延回路であって、
前記入力端子に入力が接続された第１のインバータと、
前記第１のインバータの出力に一端が接続された抵抗と、
前記抵抗の他端と電源電位または接地電位との間に接続された容量と、
前記抵抗の他端に入力が接続され、前記出力端子に出力が接続された第２のインバータと、を備え、
前記第２のインバータが、切り替え可能な２つの異なる回路しきい値を有することを特徴とする。
【００１２】
本発明の一態様に係る実施例に従った半導体集積回路は、
入力端子に入力された信号を所望の時間遅延させて第１の出力端子に出力する遅延回路であって、前記入力端子に入力が接続された第１のインバータと、前記第１のインバータの出力に一端が接続された抵抗と、前記抵抗の他端と電源電位または接地電位との間に接続された容量と、前記抵抗の他端に入力が接続され、前記出力端子に出力が接続された第２のインバータと、を備え、前記第２のインバータが、切り替え可能な２つの異なる回路しきい値を有する遅延回路と、
前記入力端子に接続され、前記信号を処理し第２の出力端子に処理信号を出力する、ＭＯＳトランジスタを含む回路で構成されたＭＯＳ回路と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１５】
図１は、本発明の一態様である実施例１に係る遅延回路１００の要部の構成を示す回路図である。なお、本実施例においては、第１の電位を電源電位、第２の電位を接地電位とし、ＭＯＳトランジスタの導電型である第１導電型をｐ型、第２導電型をｎ型として説明する。
【００１６】
図１に示すように、入力端子１に入力された信号Ｓを所望の時間遅延させて出力端子２に出力する遅延回路１００は、入力端子１に入力が接続された第１のインバータ３と、この第１のインバータ３の出力に一端が接続された抵抗４と、この抵抗４の他端と接地電位ＶＳＳとの間に接続された容量５と、抵抗４の他端に入力が接続され、出力端子２に出力が接続された第２のインバータ６と、を備える。
【００１７】
なお、容量５は、抵抗４の他端と電源電位ＶＤＤとの間に接続されてもよい。
【００１８】
第２のインバータ６は、第１の電位（電源電位ＶＤＤ）に一端（ソース）が接続され、出力端子２に他端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第１導電型（ｐ型）の第１のＭＯＳトランジスタ７と、この第１のＭＯＳトランジスタ７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｎ型）の第２のＭＯＳトランジスタ８と、この第２のＭＯＳトランジスタ８の他端（ソース）に一端（ドレイン）が接続され、第２の電位（接地電位ＶＳＳ）に他端（ソース）が接続され、ゲートに所望のレベルの第１の制御信号Ｓｃ１が入力される第２導電型（ｎ型）の第３のＭＯＳトランジスタ９とを有する。
【００１９】
第２のインバータ６は、第１のＭＯＳトランジスタ７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｎ型）の第４のＭＯＳトランジスタ１０と、第４のＭＯＳトランジスタ１０の他端（ソース）に一端（ドレイン）が接続され、第２の電位（接地電位ＶＳＳ）に他端（ソース）が接続され、ゲートに第１の制御信号Ｓｃ１を反転させた第２の制御信号Ｓｃ２が入力される第２導電型（ｎ型）の第５のＭＯＳトランジスタ１１とをさらに有する。
【００２０】
第４のＭＯＳトランジスタ１０は、第２のＭＯＳトランジスタ８よりもチャネル幅が小さくなるように設定されまたはチャネル長が長くなるように設定されている。すなわち、第４のＭＯＳトランジスタ１０は、第２のＭＯＳトランジスタ８よりもサイズが小さく設定され流れる電流量が小さい。
【００２１】
遅延回路１００は、第１のインバータ３の出力に入力が接続され、第５のＭＯＳトランジスタ１１のゲートに出力が接続された第３のインバータ１２をさらに備える。この第３のインバータ１２は、第１のインバータ３の出力から得られた第１の制御信号Ｓｃ１を反転させた第２の制御信号Ｓｃ２を出力する。
【００２２】
遅延回路１００は、第１、第２の制御信号Ｓｃ１、Ｓｃ２により第３のＭＯＳトランジスタ９と第５のＭＯＳトランジスタ１１とをオン/オフすることにより、第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替える。すなわち、第２のインバータ６は、切り替え可能な２つの異なる回路しきい値を有する。
【００２３】
ここで、上記のような構成を有する遅延回路１００の動作について説明する。
【００２４】
まず、第１のインバータ３に入力される信号Ｓが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになると、第１の制御信号Ｓｃ１が“Ｈｉｇｈ”レベル、第２の制御信号Ｓｃ２が“Ｌｏｗ”レベルになる。これにより、第３のＭＯＳトランジスタ９がオンするとともに、第５のＭＯＳトランジスタ１１がオフする。
【００２５】
したがって、第１のインバータ３の出力が“Ｌｏｗ”になり第１のインバータ３により容量５が充電されるときに、第１のＭＯＳトランジスタ７、第２のＭＯＳトランジスタ８、および、第３のＭＯＳトランジスタ９に電流が流れ、第２のインバータ６の回路しきい値が第１の回路しきい値ＶＴ１に切り替る。
【００２６】
一方、第１のインバータ３に入力される信号Ｓが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると、第１の制御信号Ｓｃ１が“Ｌｏｗ”レベル、第２の制御信号Ｓｃ２が“Ｈｉｇｈ”レベルになる。これにより、第３のＭＯＳトランジスタ９がオフするとともに、第５のＭＯＳトランジスタ１１がオンする。
【００２７】
したがって、第１のインバータ３の出力が“Ｈｉｇｈ”になり第１のインバータ３により容量５が放電されるときに、第１のＭＯＳトランジスタ７、第４のＭＯＳトランジスタ１０、および、第５のＭＯＳトランジスタ１１に電流が流れ、第２のインバータ６の回路しきい値が第２の回路しきい値ＶＴ２に切り替る。
【００２８】
既述のように、第４のＭＯＳトランジスタ１０は、第２のＭＯＳトランジスタ８よりもサイズが小さく流れる電流量が小さくなるように設定されているため、第２のインバータ６の第３のＭＯＳトランジスタ９と第５のＭＯＳトランジスタ１１とをオン/オフすることにより、第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替えることができる。
【００２９】
図２は、図１の遅延回路に適用される第２のインバータの回路しきい値と電源電圧との関係を示す図である。図２に示すように、第１のインバータ６による容量５の充電時は第１の回路しきい値ＶＴ１に切り替えられ、第１のインバータ６による容量５の放電時は第２の回路しきい値ＶＴ２に切り替えられる。
【００３０】
これにより、放電時および充電時の遅延回路１００の遅延時間をそれぞれ調整することができる。
【００３１】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例２】
【００３２】
実施例１では、第１の電位を電源電位、第２の電位を接地電位とし、ＭＯＳトランジスタの導電型である第１導電型をｐ型、第２導電型をｎ型として説明した。
【００３３】
しかし、これらの極性を逆にしても、同様の作用・効果を奏することは可能である。
【００３４】
そこで、本実施例では、第１の電位を接地電位、第２の電位を電源電位とし、ＭＯＳトランジスタの導電型である第１導電型をｎ型、第２導電型をｐ型とした場合について述べる。
【００３５】
図３は、本発明の一態様である実施例２に係る遅延回路２００の要部の構成を示す回路図である。なお、実施例１と同じ符合を付された構成は実施例１と同様の構成である。
【００３６】
図３に示すように、入力端子１に入力された信号Ｓを所望の時間遅延させて出力端子２に出力する遅延回路２００は、入力端子１に入力が接続された第１のインバータ３と、この第１のインバータ３の出力に一端が接続された抵抗４と、この抵抗４の他端と接地電位ＶＳＳとの間に接続された容量５と、抵抗４の他端に入力が接続され、出力端子２に出力が接続された第２のインバータ２０６と、を備える。
【００３７】
なお、容量５は、抵抗４の他端と電源電位ＶＤＤとの間に接続されてもよい。
【００３８】
第２のインバータ２０６は、第１の電位（接地電位ＶＳＳ）に一端（ソース）が接続され、出力端子２に他端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第１導電型（ｎ型）の第１のＭＯＳトランジスタ２０７と、この第１のＭＯＳトランジスタ２０７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｐ型）の第２のＭＯＳトランジスタ２０８と、この第２のＭＯＳトランジスタ２０８の他端（ソース）に一端（ドレイン）が接続され、第２の電位（電源電位ＶＤＤ）に他端（ソース）が接続され、ゲートに所望のレベルの第１の制御信号Ｓｃ１が入力される第２導電型（ｐ型）の第３のＭＯＳトランジスタ２０９とを有する。
【００３９】
また、第２のインバータ２０６は、第１のＭＯＳトランジスタ２０７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｐ型）の第４のＭＯＳトランジスタ２１０と、第４のＭＯＳトランジスタ２１０の他端（ソース）に一端（ドレイン）が接続され、第２の電位（電源電位ＶＤＤ）に他端（ソース）が接続され、ゲートに第１の制御信号Ｓｃ１を反転させた第２の制御信号Ｓｃ２が入力される第２導電型（ｐ型）の第５のＭＯＳトランジスタ２１１とをさらに有する。
【００４０】
第４のＭＯＳトランジスタ２１０は、少なくとも第２のＭＯＳトランジスタ２０８よりもチャネル幅が大きくなるように設定されまたはチャネル長が短くなるように設定されている。すなわち、第４のＭＯＳトランジスタ２１０は、第２のＭＯＳトランジスタ２０８よりもサイズが大きく流れる電流量が大きい。
【００４１】
遅延回路２００は、第１のインバータ３の出力に入力が接続され、第３のＭＯＳトランジスタ２０９のゲートに出力が接続された第３のインバータ２１２をさらに備える。この第３のインバータ２１２は、第１のインバータ３の出力から得られた第２の制御信号Ｓｃ２を反転させた第１の制御信号Ｓｃ１を出力する。
【００４２】
遅延回路２００は、第１、第２の制御信号Ｓｃ１、Ｓｃ２により第３のＭＯＳトランジスタ２０９と第５のＭＯＳトランジスタ２１１とをオン/オフすることにより、第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替える。すなわち、第２のインバータ２０６は、切り替え可能な２つの異なる回路しきい値を有する。
【００４３】
ここで、上記のような構成を有する遅延回路２００の動作について説明する。
【００４４】
まず、第１のインバータ３に入力される信号Ｓが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになると、第１の制御信号Ｓｃ１が“Ｌｏｗ”レベル、第２の制御信号Ｓｃ２が“Ｈｉｇｈ”レベルになる。これにより、第３のＭＯＳトランジスタ２０９がオンするとともに、第５のＭＯＳトランジスタ２１１がオフする。
【００４５】
したがって、第１のインバータ３の出力が“Ｈｉｇｈ”レベルになり第１のインバータ３により容量５が充電されるときに、第１のＭＯＳトランジスタ２０７、第２のＭＯＳトランジスタ２０８、および、第３のＭＯＳトランジスタ２０９に電流が流れ、第２のインバータ２０６の回路しきい値が第１の回路しきい値ＶＴ１に切り替る。
【００４６】
一方、第１のインバータ３に入力される信号Ｓが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると、第１の制御信号Ｓｃ１が“Ｈｉｇｈ”レベル、第２の制御信号Ｓｃ２が“Ｌｏｗ”レベルになる。これにより、第３のＭＯＳトランジスタ２０９がオフするとともに、第５のＭＯＳトランジスタ２１１がオンする。
【００４７】
したがって、第１のインバータ３の出力が“Ｌｏｗ”レベルになり第１のインバータ３により容量５が放電されるときに、第１のＭＯＳトランジスタ２０７、第４のＭＯＳトランジスタ２１０、および、第５のＭＯＳトランジスタ２１１に電流が流れ、第２のインバータ２０６の回路しきい値が第２の回路しきい値ＶＴ２に切り替る。
【００４８】
既述のように、第４のＭＯＳトランジスタ２１０は、第２のＭＯＳトランジスタ２０８よりもサイズが大きく流れる電流量が大きくなるように設定されているため、第２のインバータ２０６の第３のＭＯＳトランジスタ２０９と第５のＭＯＳトランジスタ２１１とをオン/オフすることにより、第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替えることができる。
【００４９】
これにより、放電時および充電時の遅延回路２００の遅延時間を実施例１と同様にそれぞれ調整することができる。
【００５０】
以上のように、本実施例に係る遅延回路によれば、実施例１と同様に、遅延時間を所望の値に容易に設定することができる。
【実施例３】
【００５１】
実施例１、２では、入力信号に基づいて生成された第１、第２の制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について説明した。
【００５２】
本実施例では、この実施例１、２を合成した構成について述べる。
【００５３】
図４は、本発明の一態様である実施例３に係る遅延回路３００の要部の構成を示す回路図である。なお、実施例１、２と同じ符合を付された構成は実施例１、２と同様の構成である。
【００５４】
図４に示すように、入力端子１に入力された信号Ｓを所望の時間遅延させて出力端子２に出力する遅延回路３００は、入力端子１に入力が接続された第１のインバータ３と、この第１のインバータ３の出力に一端が接続された抵抗４と、この抵抗４の他端と接地電位ＶＳＳとの間に接続された容量５と、抵抗４の他端に入力が接続され、出力端子２に出力が接続された第２のインバータ３０６と、を備える。
【００５５】
なお、容量５は、抵抗４の他端と電源電位ＶＤＤとの間に接続されてもよい。
【００５６】
また、実施例１と同様に、ＭＯＳトランジスタ２１０は、ＭＯＳトランジスタ２０８よりもチャネル幅が小さくなるように設定されまたはチャネル長が長くなるように設定されている。すなわち、ＭＯＳトランジスタ２１０は、ＭＯＳトランジスタ２０８よりもサイズが小さく設定され流れる電流量が小さい。
【００５７】
また、実施例２と同様に、ＭＯＳトランジスタ２１０は、少なくともＭＯＳトランジスタ２０８よりもチャネル幅が大きくなるように設定されまたはチャネル長が短くなるように設定されている。すなわち、ＭＯＳトランジスタ２１０は、ＭＯＳトランジスタ２０８よりもサイズが大きく流れる電流量が大きい。
【００５８】
遅延回路３００は、第１のインバータ３の出力に入力が接続され、ＭＯＳトランジスタ１１、２０９のゲートに出力が接続されたインバータ１２、２１２をさらに備える。このインバータ１２、２１２は、第１のインバータ３の出力から得られた制御信号を反転させた制御信号を出力する。
【００５９】
遅延回路３００は、制御信号によりＭＯＳトランジスタ９、２０９とＭＯＳトランジスタ１１、２１１とをオン/オフすることにより、第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替える。すなわち、第２のインバータ３０６は、切り替え可能な２つの異なる回路しきい値を有する。
【００６０】
なお、上記のような構成を有する遅延回路３００の動作は実施例１、２と同様である。
【００６１】
以上のように、本実施例に係る遅延回路によれば、実施例１、２と同様に、遅延時間を所望の値に容易に設定することができる。
【実施例４】
【００６２】
実施例１では、入力信号に基づいて生成された第１、第２の制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について説明した。
【００６３】
本実施例では、外部から第１、第２の制御信号を別途入力し、第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について述べる。なお、本実施例においては、実施例１と同様に、第１の電位を電源電位、第２の電位を接地電位とし、ＭＯＳトランジスタの導電型である第１導電型をｐ型、第２導電型をｎ型としている。
【００６４】
図５は、本発明の一態様である実施例４に係る遅延回路４００の要部の構成を示す回路図である。なお、実施例１と同じ符合を付された構成は実施例１と同様の構成である。
【００６５】
図５に示すように、遅延回路４００は、第１の制御信号Ｓｃ１を入力するための外部入力端子１３と、この外部入力端子１３に入力が接続された第３のインバータ４１２とを備える。
【００６６】
外部入力端子１３は、第３のＭＯＳトランジスタ９のゲートに接続され、第１の制御信号Ｓｃ１がこの第３のＭＯＳトランジスタ９のゲートに供給されるようになっている。
【００６７】
また、第３のインバータ４１２の出力は第５のＭＯＳトランジスタ１１のゲートに接続され、第２の制御信号Ｓｃ２がこの第５のＭＯＳトランジスタ１１のゲートに供給されるようになっている。
【００６８】
実施例１と異なり、第１、第２の制御信号Ｓｃ１、Ｓｃ２を所望のタイミングで遅延回路４００に入力することができる。なお、第１、第２の制御信号Ｓｃ１、Ｓｃ２による第２のインバータ６の動作は、実施例１と同様である。これにより、遅延回路４００は、所望のタイミングで遅延時間を所望の値に容易に設定することができる。
【００６９】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例５】
【００７０】
実施例２では、入力信号に基づいて生成された第１、第２の制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について説明した。
【００７１】
本実施例では、外部から第１、第２の制御信号を別途入力し、第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について述べる。なお、本実施例では、実施例２と同様に、第１の電位を接地電位、第２の電位を電源電位とし、ＭＯＳトランジスタの導電型である第１導電型をｎ型、第２導電型をｐ型としている。
【００７２】
図６は、本発明の一態様である実施例５に係る遅延回路５００の要部の構成を示す回路図である。なお、実施例２と同じ符合を付された構成は実施例２と同様の構成である。
【００７３】
図６に示すように、遅延回路５００は、第１の制御信号Ｓｃ１を入力するための外部入力端子１４と、この外部入力端子１４に入力が接続された第３のインバータ５１２とを備える。
【００７４】
外部入力端子１４は、第５のＭＯＳトランジスタ２１１のゲートに接続され、第２の制御信号Ｓｃ２がこの第５のＭＯＳトランジスタ２１１のゲートに供給されるようになっている。
【００７５】
また、第３のインバータ５１２の出力は第３のＭＯＳトランジスタ２０９のゲートに接続され、第１の制御信号Ｓｃ１がこの第３のＭＯＳトランジスタ２０９のゲートに供給されるようになっている。
【００７６】
実施例２と異なり、第１、第２の制御信号Ｓｃ１、Ｓｃ２を所望のタイミングで遅延回路５００に入力することができる。なお、第１、第２の制御信号Ｓｃ１、Ｓｃ２による第２のインバータ２０６の動作は、実施例２と同様である。これにより、遅延回路５００は、所望のタイミングで遅延時間を所望の値に容易に設定することができる。
【００７７】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例６】
【００７８】
実施例３では、実施例１、２を組み合わせた構成について説明した。本実施例では、実施例４、５を組み合わせた構成について述べる。
【００７９】
図７は、本発明の一態様である実施例６に係る遅延回路６００の要部の構成を示す回路図である。なお、実施例３、４、５と同じ符合を付された構成は実施例３、４、５と同様の構成である。
【００８０】
図７に示すように、遅延回路６００は、制御信号を入力するための外部入力端子１５と、この外部入力端子１５に入力が接続されたインバータ４１２、５１２とを備える。
【００８１】
外部入力端子１５は、ＭＯＳトランジスタ９、２１１のゲートに接続され、制御信号がＭＯＳトランジスタ９、２１１のゲートに供給されるようになっている。
【００８２】
また、インバータ４１２の出力はＭＯＳトランジスタ１１のゲートに接続され、制御信号を反転させた信号がＭＯＳトランジスタ１１のゲートに供給されるようになっている。
【００８３】
また、インバータ５１２の出力はＭＯＳトランジスタ２０９のゲートに接続され、制御信号を反転させた信号がＭＯＳトランジスタ２０９のゲートに供給されるようになっている。
【００８４】
実施例３と異なり、制御信号を所望のタイミングで遅延回路５００に入力することができる。なお、制御信号による第２のインバータ３０６の動作は、実施例３と同様である。これにより、遅延回路６００は、所望のタイミングで遅延時間を所望の値に容易に設定することができる。
【００８５】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例７】
【００８６】
実施例１では、入力信号に基づいて生成された第１、第２の制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について説明した。
【００８７】
本実施例では、入力信号に基づいて生成された制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える他の構成について述べる。なお、本実施例においては、実施例１と同様に、第１の電位を電源電位、第２の電位を接地電位とし、ＭＯＳトランジスタの導電型である第１導電型をｐ型、第２導電型をｎ型としている。
【００８８】
図８は、本発明の一態様である実施例７に係る遅延回路７００の要部の構成を示す回路図である。なお、実施例１と同じ符合を付された構成は実施例１と同様の構成である。
【００８９】
図８に示すように、第２のインバータ７０６は、第１の電位（電源電位ＶＤＤ）に一端（ソース）が接続され、出力端子２に他端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第１導電型（ｐ型）の第１のＭＯＳトランジスタ７０７と、この第１のＭＯＳトランジスタ７０７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｎ型）の第２のＭＯＳトランジスタ７０８と、この第２のＭＯＳトランジスタ７０８の他端（ソース）に一端（ドレイン）が接続され、第２の電位（接地電位ＶＳＳ）に他端（ソース）が接続され、ゲートが第１の電位（電源電位ＶＤＤ）に接続された第２導電型（ｎ型）の第３のＭＯＳトランジスタ７０９とを有する。
【００９０】
また、第２のインバータ７０６は、第１のＭＯＳトランジスタ７０７の他端（ドレイン）に一端（ドレイン）が接続され、ゲートが抵抗４の他端に接続された第２導電型（ｎ型）の第４のＭＯＳトランジスタ７１０と、第４のＭＯＳトランジスタ７１０の他端（ソース）に一端（ドレイン）が接続され、第２の電位（接地電位ＶＳＳ）に他端（ソース）が接続され、ゲートに所望のレベルの制御信号Ｓｃが入力される第２導電型（ｎ型）の第５のＭＯＳトランジスタ７１１とをさらに有する。
【００９１】
第３のＭＯＳトランジスタ７０９は、既述のように、ゲートが第１の電位（電源電位ＶＤＤ）に接続され、常時オンの状態である。
【００９２】
遅延回路７００は、制御信号Ｓｃにより、放電時は第５のＭＯＳトランジスタ７１１をオフし、充電時は第５のＭＯＳトランジスタ７１１をオンすることにより、第３、第５のＭＯＳトランジスタ７０８、７１０に流れる合計の電流量を調整する。これにより、第２のインバータ７０６の第１の回路しきい値ＶＴ１と第２の回路しきい値ＶＴ２とを切り替える。これにより、放電時および充電時の遅延回路７００の遅延時間をそれぞれ調整することができる。
【００９３】
なお、実施例２と同様に、第１の電位を接地電位、第２の電位を電源電位とし、ＭＯＳトランジスタの導電型である第１導電型をｎ型、第２導電型をｐ型としても同様の作用・効果を奏することができる。
【００９４】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例８】
【００９５】
実施例７では、入力信号に基づいて生成された制御信号で第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える他の構成について述べた。
【００９６】
本実施例では、外部から制御信号を別途入力し、第３、第５のＭＯＳトランジスタを、オン/オフして、第２のインバータの回路しきい値を切り替える構成について述べる。なお、本実施例においては、実施例１と同様に、第１の電位を電源電位、第２の電位を接地電位とし、ＭＯＳトランジスタの導電型である第１導電型をｐ型、第２導電型をｎ型としている。
【００９７】
図９は、本発明の一態様である実施例８に係る遅延回路８００の要部の構成を示す回路図である。なお、実施例７と同じ符合を付された構成は実施例７と同様の構成である。
【００９８】
図９に示すように、遅延回路８００は、制御信号Ｓｃを入力するための外部入力端子１６を備える。
【００９９】
外部入力端子１６は、第５のＭＯＳトランジスタ７１１のゲートに接続され、制御信号Ｓｃがこの第５のＭＯＳトランジスタ７１１のゲートに供給されるようになっている。
【０１００】
実施例７と異なり、制御信号Ｓｃを所望のタイミングで遅延回路８００に入力することができる。なお、制御信号Ｓｃによる第２のインバータ７０６の動作は、実施例７と同様である。これにより、遅延回路８００は、所望のタイミングで遅延時間を所望の値に容易に設定することすることができる。
【０１０１】
なお、実施例２と同様に、第１の電位を接地電位、第２の電位を電源電位とし、ＭＯＳトランジスタの導電型である第１導電型をｎ型、第２導電型をｐ型としても同様の作用・効果を奏することができる。
【０１０２】
以上のように、本実施例に係る遅延回路によれば、遅延時間を所望の値に容易に設定することができる。
【実施例９】
【０１０３】
以上の各実施例においては、遅延時間を所望の値に設定する遅延回路の構成について述べた。
【０１０４】
そこで、本実施例では、ＭＯＳ回路を有する半導体集積回路に適用した例について述べる。なお、本実施例においては、実施例１の遅延回路１００を適用した例について述べるが、他の実施例についても同様に適用が可能である。
【０１０５】
図１０は、本発明の一態様である実施例９に係る半導体集積回路１０００の要部の構成を示すブロック図である。なお、実施例１と同じ符合を付された構成は実施例１と同様の構成である。
【０１０６】
図１０に示すように、半導体集積回路１０００は、入力端子１に入力された信号Ｓを所望の時間遅延させて第１の出力端子２に出力する遅延回路１００と、入力端子１に接続され、信号Ｓを処理し第２の出力端子１００１に処理信号を出力する、ＭＯＳトランジスタを含む回路で構成されたＭＯＳ回路９００とを備える。
【０１０７】
既述のように、遅延回路１００は、遅延時間を所望の値に容易に設定することすることができるので、半導体集積回路１０００は、従来技術のように遅延時間終了に時間が必要以上に掛かることがなく、動作マージンを増加することができる。
【０１０８】
以上のように、本実施例に係る半導体集積回路によれば、遅延時間を所望の値に容易に設定することができ、動作マージンを増加することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一態様である実施例１に係る遅延回路１００の要部の構成を示す回路図である。
【図２】図１の遅延回路に適用される第２のインバータの回路しきい値と電源電圧との関係を示す図である。
【図３】本発明の一態様である実施例２に係る遅延回路２００の要部の構成を示す回路図である。
【図４】本発明の一態様である実施例３に係る遅延回路３００の要部の構成を示す回路図である。
【図５】本発明の一態様である実施例４に係る遅延回路４００の要部の構成を示す回路図である。
【図６】本発明の一態様である実施例５に係る遅延回路５００の要部の構成を示す回路図である。
【図７】本発明の一態様である実施例６に係る遅延回路６００の要部の構成を示す回路図である。
【図８】本発明の一態様である実施例７に係る遅延回路７００の要部の構成を示す回路図である。
【図９】本発明の一態様である実施例８に係る遅延回路８００の要部の構成を示す回路図である。
【図１０】本発明の一態様である実施例９に係る半導体集積回路１０００の要部の構成を示すブロック図である。
【符号の説明】
【０１１０】
１  入力端子
２  出力端子
３  第１のインバータ
４  抵抗
５  容量
６  第２のインバータ
７  第１のＭＯＳトランジスタ
８  第２のＭＯＳトランジスタ
９  第３のＭＯＳトランジスタ
１０  第４のＭＯＳトランジスタ
１１  第５のＭＯＳトランジスタ
１２  第３のインバータ
１３  外部入力端子
１４  外部入力端子
１５  外部入力端子
１６  外部入力端子
１００  遅延回路
２００  遅延回路
２０６  第２のインバータ
２０７  第１のＭＯＳトランジスタ
２０８  第２のＭＯＳトランジスタ
２０９  第３のＭＯＳトランジスタ
２１０  第４のＭＯＳトランジスタ
２１１  第５のＭＯＳトランジスタ
３００  遅延回路
３０６  第２のインバータ
４００  遅延回路
４０６  第２のインバータ
５００  遅延回路
６００  遅延回路
７００  遅延回路
７０６  第２のインバータ
７０７  第１のＭＯＳトランジスタ
７０８  第２のＭＯＳトランジスタ
７０９  第３のＭＯＳトランジスタ
７１０  第４のＭＯＳトランジスタ
７１１  第５のＭＯＳトランジスタ
８００  遅延回路
８０６  第２のインバータ
９００  ＭＯＳ回路
１０００  半導体集積回路
１００１  出力端子
【図１】
2008028752.tif 000003
【図２】
2008028752.tif 000004
【図３】
2008028752.tif 000005
【図４】
2008028752.tif 000006
【図５】
2008028752.tif 000007
【図６】
2008028752.tif 000008
【図７】
2008028752.tif 000009
【図８】
2008028752.tif 000010
【図９】
2008028752.tif 000011
【図１０】
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