(57)【要約】【課題】欠陥準位を取り込んだ物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置を提供する。【解決手段】入力装置１１、記憶装置１２、演算装置１６、制御装置１５及び出力装置１７を備えるシミュレーション装置が開示されている。入力装置から入力されたＴＦＴにおけるゲート電極端に対応する多結晶シリコン薄膜のゲート電極側表面のソース領域端の第１電位φＳ０、多結晶シリコン薄膜におけるゲート電極が形成された表面に対向する裏面側のソース領域端の第２電位φｂ０、ＴＦＴにおけるゲート電極端に対応する多結晶シリコン薄膜のゲート電極側表面のドレイン領域端の第３電位φＳＬ、及び多結晶シリコン薄膜におけるゲート電極が形成された表面に対向する裏面側の前記ドレイン領域端の第４電位φｂＬに基づいて演算を行ってドレイン電流Ｉｄｓを算出し、欠陥準位を含めてモデル化する。【選択図】      図１
2008028328.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値、及び前記トランジスタの所望する電圧−電流特性を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出し、これら第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置と、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置とを具備し、
前記デバイスモデル式は下式で表され、
【数１】
2008028328.tif 000036
【数２】
2008028328.tif 000037
但し、ソース領域端での電荷量ｑｉ（０）は
【数３】
2008028328.tif 000038
ドレイン領域端での電荷量ｑｉ（Ｌ）は
【数４】
2008028328.tif 000039
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、ＩＤＤは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板不純物濃度、ＮｔＳ０はソース領域端でのトラップされたキャリア密度、ＮｔＤ０はドレイン領域端でのトラップされたキャリア密度、γは基板バイアス効果の係数、
前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものであることを特徴とするシミュレーション装置。
【請求項２】
前記欠陥準位の中のアクセプタ準位ＮＴＡ（Ｅ）の分布は下式で表され、
【数５】
2008028328.tif 000040
前記欠陥準位の中のドナー準位ＮＴＤ（Ｅ）の分布は下式で表される
【数６】
2008028328.tif 000041
但し、ＮｔＳ０＝∫ＮＴＡ（Ｅ）・ｆ（Ｅ）ｄＥ、又はＮｔＳ０＝∫ＮＴＤ（Ｅ）・ｆ（Ｅ）ｄＥ、
ここで、ｇＣ１はアクセプタ形欠陥濃度分布ピーク値、Ｅはエネルギー、ＥＣは伝導体エネルギー、Ｅ１はアクセプタ形欠陥濃度分布傾き、ｇＣ２はドナー形欠陥濃度分布ピーク値、ＥＶは価電子帯エネルギー、Ｅ２はドナー形欠陥濃度分布傾き、ｆ（Ｅ）はフェルミ分布関数である
ことを特徴とする請求項１に記載のシミュレーション装置。
【請求項３】
前記所望の電圧−電流特性は、試作したトランジスタを実測した電圧−電流特性を前記入力装置から入力し、前記記憶装置に記憶させたものであることを特徴とする請求項１に記載のシミュレーション装置。
【請求項４】
前記所望の電圧−電流特性は、前記記憶装置に予め記憶させた複数の電圧−電流特性の中から、前記入力装置から入力したデバイスパラメータの初期値に基づいて前記制御装置で選択したものであることを特徴とする請求項１に記載のシミュレーション装置。
【請求項５】
前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、
前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項１に記載のシミュレーション装置。
【請求項６】
絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップとを具備し、
前記デバイスモデル式は下式で表され、
【数７】
2008028328.tif 000042
【数８】
2008028328.tif 000043
但し、ソース領域端での電荷量ｑｉ（０）は
【数９】
2008028328.tif 000044
ドレイン領域端での電荷量ｑｉ（Ｌ）は
【数１０】
2008028328.tif 000045
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、ＩＤＤは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板不純物濃度、ＮｔＳ０はソース領域端でのトラップされたキャリア密度、ＮｔＤ０はドレイン領域端でのトラップされたキャリア密度、γは基板バイアス効果の係数、
前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものであることを特徴とするシミュレーション方法。
【請求項７】
前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とすることを特徴とする請求項６に記載のシミュレーション方法。
【請求項８】
製造する半導体装置の目標性能を決める工程と、
前記目標性能を実現するための概略設計を行う工程と、
個々の要素設計を行う工程と、
デバイスモデル式を使用して回路設計シミュレーションを行う工程と、
回路設計シミュレーションによる予測結果に基づいて回路の種々のパラメータを変更し、前記目標性能を得るようにして半導体装置を製造する工程とを具備し、
前記製造する半導体装置は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタを備え、
前記デバイスモデル式を使用して回路設計シミュレーションを行う工程は、
記憶装置に、制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
入力装置から前記トランジスタのデバイスモデル式を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタのデバイスパラメータの初期値を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタの所望する電圧−電流特性を入力して前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて前記演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出するステップと、
これら算出した第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶されたデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流に基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと、
前記制御装置の制御により、前記記憶装置に記憶されたプログラムに従って、前記モデルパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートするステップとを具備し、
前記デバイスモデル式は下式で表され、前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものである
【数１１】
2008028328.tif 000046
【数１２】
2008028328.tif 000047
但し、ソース領域端での電荷量ｑｉ（０）は
【数１３】
2008028328.tif 000048
ドレイン領域端での電荷量ｑｉ（Ｌ）は
【数１４】
2008028328.tif 000049
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、ＩＤＤは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板不純物濃度、ＮｔＳ０はソース領域端でのトラップされたキャリア密度、ＮｔＤ０はドレイン領域端でのトラップされたキャリア密度、γは基板バイアス効果の係数、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの特性や回路設計に用いるシミュレーション装置、シミュレーション方法、及びこのシミュレーション方法を用いた半導体装置の製造方法に関するもので、例えば絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成した薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）や、絶縁基板上に設けた多結晶シリコンの島状領域（ＳＯＩ:Silicon On Insulator）中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタなどのように、欠陥準位を含んだ基板中に形成されるトランジスタのシミュレーション技術、及びこのシミュレーション技術を用いた半導体装置の製造技術に関する。
【背景技術】
【０００２】
半導体デバイスの回路設計の際には、一般に回路解析シミュレータを用いて回路特性の予測が行われている。回路シミュレーションに使用されるソフトウエアツールとして最も多く利用されるのがＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）であり、ＵＣＢ（University of California, Berkeley）によって作られた。このシミュレータに用いられるデバイスモデルは、通称コンパクト（Compact）モデルと言われるもので、比較的短時間で計算結果が得られるように簡略化したモデルが使われている。
【０００３】
このような事情から、ゲート電圧により半導体層の表面の電位を変化させて、その表面電荷密度を制御することでソース、ドレイン領域間のインピーダンスを変える所謂ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ゲート電圧が比較的低くドレイン電流が流れ始める弱反転領域（Subthreshold〜Weak Inversion領域）と、ゲート電圧が十分高くなってドレイン電流が大きくなった強反転領域（Strong Inversion領域）とで異なる電圧−電流関係式を用いるのが一般的であった。
【０００４】
このような技術アプローチから導かれたトランジスタモデルとして代表的なものがＢＳＩＭ（Berkeley Short-Channel IGFET Model）と言われるシリーズである（非特許文献１参照）。これらのモデルでは拡散電流とドリフト電流の和であるドレイン電流のうち、弱反転領域では拡散電流成分が支配的であるため拡散電流のみを扱い、ドリフト電流が支配的な強反転領域ではドリフト電流のみを扱う。
【０００５】
即ち、弱反転領域では下式のように拡散電流近似を行い、
【数１５】
2008028328.tif 000003
【０００６】
強反転領域では下式のようにドリフト電流近似を行う。
【数１６】
2008028328.tif 000004
【０００７】
ここで、ＩＤはドレイン電流、Ｉｏｎは拡散電流指数関数係数、ＶＧＳはゲート・ソース間電圧、Ｖｏｎは拡散電流オフセット電圧、ζは拡散電流熱電圧係数、ＶＴは熱電圧、μはキャリアの移動度、Ｃｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＴＨ０は閾値電圧、ＶＤＳはドレイン・ソース間電圧、γは基板バイアス効果の係数、ＶＢＳは基板（バルク）・ソース間電圧、φＦはフェルミ準位である。
【０００８】
このように動作領域で電流を求める式を変えると式が簡単になるため解析が容易となり、計算時間が短縮できるという利点がある。
【０００９】
しかしながら、動作領域により電圧−電流関係式を変える所謂ピースワイズ（Piece-wise）モデル（Level 2 Spice model、以下ドリフトモデルと呼ぶ）では、図２０（ａ）に示すように弱反転領域と強反転領域の境界（トランジスタの閾値電圧ＶＴＨ近傍のハッチングを付けた領域）で電流の微分値が不連続になる。この結果、境界で図２０（ｂ）に示すような大きなエラー（Large error）を生ずる恐れがあり、図２０（ｃ）に示すように定性的な修正カーブ（A qualitatively correct curve）で近似している。
【００１０】
このため、ピースワイズモデルは、弱反転領域から強反転領域に跨って動作するアナログ回路動作などの解析には不都合があった。また、近年のようにチャネル長が１００ｎｍ程度にまで短チャネル化してくると、ドリフトモデルではモデルの信憑性が低くなるという問題も生じている。
【００１１】
そこで、電流の基本式であるドリフト拡散モデル式を動作領域により分離せずに解く試みがなされている。その代表的なものがＨｉＳＩＭ（Hiroshima-Univ. STARC IGFET Model）と呼ばれるモデルである。本モデルは、トランジスタ（ＭＯＳＦＥＴ）の弱反転から強反転までの動作を単一式（拡散―ドリフト式）により表面ポテンシャルを導いて表面電荷を算出し、電流を求める手法を採用している。非特許文献２には、この手法より得られたＭＯＳＦＥＴの電圧−電流特性が実測値を極めて良く再現できることが記載されている。
【００１２】
ところで、近年はガラス基板などの絶縁基板上にアモルファスシリコン（Amorphous-Si）を形成した後、レーザ結晶化技術を用いて単結晶シリコンに近い多結晶シリコンを形成する技術が発達してきた。そして、この多結晶シリコン基板やアモルファスシリコン基板中に機能回路を集積化する試みが盛んに行われている。多結晶シリコン基板やアモルファスシリコン基板中に回路を内蔵することより、回路接続点での断線などがなくなって信頼性が高まり、製造コストも削減できるなどの利点がある。
【００１３】
しかし、現時点では、レーザ結晶化技術を用いても完全な単結晶シリコンを得ることはまだ困難である。多結晶シリコンには、図２１（ａ）に示すように様々な面方位の多数の単結晶シリコン粒（Grain）が混在し、結晶粒界（Grain boundary）にはキャリアを捕獲するトラップ準位（欠陥準位ないしは局在準位）が存在する。また、アモルファスシリコンには多くの局在準位がある。そして、シリコン層とこれに接する酸化膜の界面にはシリコン結晶のダングリングボンドに起因する界面準位が存在する。しかも、ガラス基板上の多結晶シリコンやアモルファスシリコンに形成する酸化膜の形成温度は、５００°Ｃ程度と低いため通常のＭＯＳＦＥＴに比べて界面準位の数は桁違いに多い。
【００１４】
このような局在準位或いは界面準位があると、デバイス動作の物理機構が複雑となる。そして、現状の多結晶シリコンやアモルファスシリコンを用いた絶縁ゲート形トランジスタの回路解析モデルは、これらの物理機構をモデル化したものではなく、デバイスの物性を単にフィッティングするためのフィッティングパラメータを導入しただけのモデルであり、モデルの精度が低く必ずしも満足できるものではなかった。
【００１５】
その背景には、局在準位を含んだ絶縁ゲート形トランジスタの動作モデルが必ずしも物理モデルに基づいたものではなく、実測したデバイス特性を模擬するための単純なフィッティングパラメータを当て嵌めていたという事情がある。
【００１６】
物理モデルに基づかないため、例えばチャネル長が変わった場合などはその都度同じチャネル長を持つデバイスを試作し、そのデバイスパラメータを抽出していた。このような手順を踏むため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やしている。また、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンやアモルファスシリコンを利用した絶縁ゲート形トランジスタではデバイスモデルのパラメータの数が多くなる傾向があり、使い勝手の良いデバイスモデルがなかった。
【非特許文献１】BSIM 4.0.0 MOSFET Model, User’s Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000)
【非特許文献２】M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans. CAD/ICAS vol.15, pp.1-7 (1966)
【非特許文献３】M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol.55, p.3831 (1984)
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述したように、絶縁基板上の多結晶シリコン層中に形成したＴＦＴや、ＳＯＩ基板に形成したトランジスタなどでは、欠陥準位を取り込んだ物理モデルに基づいた回路モデルがなかった。また、多くのフィッティングパラメータが必要であった。このため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やし、多結晶シリコンやアモルファスシリコン中に形成したトランジスタではデバイスモデルのパラメータ数が多くなって使い勝手も良くない。
【００１８】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、欠陥準位を取り込んだ物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置及びシミュレーション方法を提供することにある。
【００１９】
また、比較的少ないフィッティングパラメータで実測のトランジスタ特性を模擬でき、使い勝手を向上できるシミュレーション装置及びシミュレーション方法を提供することにある。
【００２０】
本発明の別の目的は、上記シミュレーション方法を用いて回路設計シミュレーションを行うことにより、絶縁基板上の多結晶シリコン層中に形成したトランジスタ及びこのトランジスタを含む回路の最適な性能が得られる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一態様に係るシミュレーション装置は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値、及び前記トランジスタの所望する電圧−電流特性を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出し、これら第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉｄｓを算出する演算装置と、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置とを具備し、
前記デバイスモデル式は下式で表され、前記トランジスタが形成される多結晶シリコン層の欠陥準位を含めてモデル化したものである
【数１７】
2008028328.tif 000005
【００２２】
【数１８】
2008028328.tif 000006
【００２３】
但し、ソース領域端での電荷量ｑｉ（０）は
【数１９】
2008028328.tif 000007
【００２４】
ドレイン領域端での電荷量ｑｉ（Ｌ）は
【数２０】
2008028328.tif 000008
【００２５】
ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、ＩＤＤは表面電荷総量、βは熱電圧の逆数、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板不純物濃度、ＮｔＳ０はソース領域端でのトラップされたキャリア密度、ＮｔＤ０はドレイン領域端でのトラップされたキャリア密度、γは基板バイアス効果の係数。
【００２６】
本発明の他の一態様に係るシミュレーション方法は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出するステップと、
これらの算出した第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流Ｉｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップとを具備し、
前記デバイスモデル式を用いてシミュレーションを行う。
【００２７】
本発明の更に他の一態様に係る半導体装置の製造方法は、製造する半導体装置の目標性能を決める工程と、
前記目標性能を実現するための概略設計を行う工程と、
個々の要素設計を行う工程と、
デバイスモデル式を使用して回路設計シミュレーションを行う工程と、
回路設計シミュレーションによる予測結果に基づいて回路の種々のパラメータを変更し、前記目標性能を得るようにして半導体装置を製造する工程とを具備し、
前記製造する半導体装置は、絶縁基板上の多結晶シリコン層中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタを備え、
前記デバイスモデル式を使用して回路設計シミュレーションを行う工程は、
記憶装置に、制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
入力装置から前記トランジスタのデバイスモデル式を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタのデバイスパラメータの初期値を入力して前記記憶装置に記憶させるステップと、
前記入力装置から前記トランジスタの所望する電圧−電流特性を入力して前記記憶装置に記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶されたデバイスパラメータの初期値に基づいて前記演算装置で演算を行って、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したソース領域端の第１電位φＳ０、前記多結晶シリコン層の前記絶縁基板側表面における前記ソース領域端の第２電位φｂ０、前記トランジスタにおける多結晶シリコン層のゲート電極側表面のゲート電極端に隣接したドレイン領域端の第３電位φＳＬ、及び前記多結晶シリコン層の前記絶縁基板側表面における前記ドレイン領域端の第４電位φｂＬをそれぞれ算出するステップと、
これら算出した第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを前記記憶装置に記憶されたデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉｄｓを算出するステップと、
前記トランジスタの所望の電圧−電流特性と、演算によって求めたドレイン電流に基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと、
前記制御装置の制御により、前記記憶装置に記憶されたプログラムに従って、前記モデルパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートするステップとを具備し、
前記デバイスモデル式を用いてシミュレーションを行う。
【発明の効果】
【００２８】
本発明によれば、欠陥準位を取り込んだ物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置及びシミュレーション方法を提供できる。
【００２９】
また、比較的少ないフィッティングパラメータ（キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及び欠陥濃度分布傾き）で絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴやＳＯＩ基板に形成したトランジスタを含む半導体デバイスや回路特性を模擬でき、使い勝手を向上できるシミュレーション装置及びシミュレーション方法を提供できる。
【００３０】
更に、上記シミュレーション方法を用いて回路設計シミュレーションを行うことにより、絶縁基板上の多結晶シリコン層中に形成したトランジスタ及びこのトランジスタを含む回路特性を最適化できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図面を参照して説明する。  
先ず、本発明の実施形態に係るシミュレーション装置及びシミュレーション方法で用いるデバイスモデルに至る考察課程について説明し、その後このデバイスモデルを用いた種々の実施形態を説明する。
【００３２】
本発明の実施形態に係るシミュレーション装置及びシミュレーション方法は、絶縁基板上の半導体薄膜、例えば多結晶シリコン薄膜中に形成したＴＦＴ（以後、単にＴＦＴと称する）、或いはＳＯＩ基板に形成したトランジスタ（ＳＯＩトランジスタと称する）を備えた回路設計のシミュレーションに好適なものである。例えば、多結晶シリコンには、図２１（ａ）を参照して説明したように、様々な面方位の微小な単結晶シリコン粒が多数集まっている。この多結晶シリコンには隣接する単結晶の境界、即ち結晶粒界に結晶欠陥に基づく局在準位が多く存在する。このように多結晶シリコンには内部に材料の不均一があるが、回路モデルの作成に当たってはこの不均一を無視して均一な材料として扱っていた。この仮定は、デバイスの寸法に対して結晶粒が十分小さいときには有効と考えられる。
【００３３】
本発明によるシミュレーションの対象となる薄膜半導体デバイスは、Ｎチャネル素子では電子が、Ｐチャネル素子では正孔が電流の支配的な担い手である所謂ユニポーラ素子であると仮定する。また、表面のみに電流が流れると仮定すると、デバイスの電圧−電流特性はゲート下のシリコン層表面の電荷分布により決まる。そして、表面電荷はシリコン層の表面電位によって決まる。これよりトランジスタの電圧−電流特性を求めることは、シリコン層表面の電位分布を求めることに帰着される。
【００３４】
本発明で用いるデバイスモデルを導く手法は、上記の表面電位を求めることに基本を置くものである。デバイスの電位分布を与えるのはポアソン方程式である。デバイスは本来３次元構造であるが、チャネル幅方向では電流が一様に流れると仮定すると２次元構造に還元できる。また、電流がチャネルの長さに比べて極めて薄い表面層のみに流れると仮定した所謂チャージシートモデルが成り立つとすると１次元構造に還元できる。
【００３５】
本デバイスモデルは、これらの仮定に基づいて１次元のポアソン方程式を解くことが基本となる。以下に本デバイスモデルによりデバイス表面の電荷を求める手順の要点を述べる。
【００３６】
図２及び図３（ａ），（ｂ）はそれぞれ、本シミュレーション装置と解法する方程式との関係について説明するための図である。図２はデバイス（トランジスタ）の動作時の模式図であり、図３（ａ），（ｂ）はシミュレーションモデルと解法方程式の関係を示した模式図である。表面電荷は表面電位分布から求まる。この場合、ソース電極からドレイン電極までの電位の変化は緩やかであると仮定する所謂グラヂュアルチャネル（Gradual channel）近似を用いる（図２参照）。この近似を用いることでチャネル領域の電位分布はソース領域端の表面電位φＳ０とドレイン領域端の表面電位φＳＬの２点の電位から推定できる。そして、ソース領域端とドレイン領域端の表面電位φＳ０，φＳＬはそれぞれソース領域端とドレイン領域端の深さ方向の１次元ポアソン式及びガウスの法則を解くことで求められる（図３（ａ）参照）。
【００３７】
一方、シミュレーションモデルの対象としているデバイスは、絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴ、或いはＳＯＩ基板に形成したトランジスタである。これらのデバイスは、厚さが数十〜数百ｎｍと薄いことが特徴である。シリコン層が薄いために、動作時にデバイス全体が空乏化している完全空乏化（Fully Depleted）、或いは部分空乏化（Partially Depleted）状態となっている。
【００３８】
即ち、シリコン層の裏面の電位は零電位ではなく、ある値を持つ。この裏面電位はシリコン層の厚さ、不純物濃度、ゲート酸化膜の厚さなどのデバイス構造、及びゲート電圧によって決まる。これらにより表面電位と裏面電位は独立ではなく一定の関係を持ち、図３（ｂ）に示すようにゲート電極に誘起される電荷ＱＧは、半導体表面に誘起される反転層電荷ＱＩ、半導体層の空乏層電荷ＱＢ、及び欠陥準位に捕獲された電荷（トラップ電荷）Ｑｔｒａｐの和で表される（下式参照）。
【数２１】
2008028328.tif 000009
【００３９】
また、ゲート電圧ＶＧＳと半導体表面電位φＳは下式の電荷平衡条件で関係付けられる。
【数２２】
2008028328.tif 000010
【００４０】
ここで、Ｃｏｘはゲート酸化膜容量、Ｖｆｂはフラットバンド電圧である。
【００４１】
上記のような関係式を用いてソース領域端での表面電位φＳ０と裏面電位φｂ０が求められる。
【００４２】
ドレイン領域端での表面電位φＳＬと裏面電位φｂＬは、ＱＦＬ（Quasi-Fermi Level）表示での電流連続式からソース領域端での電位とドレイン電圧と関係付けて表すことができる
即ち、ソース領域端での表面電子電荷Ｑｉ（０）は次式で与えられる。
【数２３】
2008028328.tif 000011
【００４３】
ここで、ｎｉは真性キャリア濃度、φＳ０はソース領域端での電位、ψ０はソース領域端での電子の疑似フェルミ電位（Quasi-Fermi）である。
【００４４】
同様に、ドレイン領域端での表面電子電荷Ｑｉ（Ｌ）は、
【数２４】
2008028328.tif 000012
【００４５】
である。
【００４６】
ここで、φＳＬはドレイン領域端での電位、ψＬはドレイン領域端での電子の疑似フェルミ電位。
【００４７】
Ｑｉ（０）とＱｉ（Ｌ）の比を取ると、
【数２５】
2008028328.tif 000013
【００４８】
となる。
【００４９】
一方、ψＬ−ψ０＝Ｖｄｓであるから、ドレイン領域端での表面電位φＳＬと裏面電位φｂＬは次式のように表すことができる。
【数２６】
2008028328.tif 000014
【００５０】
但し、β＝ｑ／ｋＴである。
【００５１】
以上の手順で求められたソース領域端、ドレイン領域端での表面電位φＳ０，φＳＬ、裏面電位φｂ０，φｂＬの４点の電位からドレイン電流Ｉｄｓが求まる。
【００５２】
本発明は、図２１（ａ）に示したような、シリコン中に存在する欠陥準位をデバイスモデルに組み込み、図２１（ｂ）に示すようにトランジスタが形成されるシリコンの欠陥準位を含めて平均化するものである。
【００５３】
即ち、回路モデルの基本式となるポアソン式に欠陥準位の効果を導入する。Ｎチャネル形のデバイスを例に取ると、
ポアソン式は
【数２７】
2008028328.tif 000015
【００５４】
であり、上式におけるトラップされたキャリア密度Ｎｔｒａｐ−に下式の欠陥（トラップ）準位の効果を導入する。
【数２８】
2008028328.tif 000016
【００５５】
ここで
【数２９】
2008028328.tif 000017
【００５６】
と書き換えられる。
【００５７】
上式では、種々の近似によりトラップ準位密度を図４（ａ）に示すようなエネルギーの指数関数で表している。
【００５８】
また、トラップ準位に捕獲されるキャリア密度（Ｎｔｒａｐ−）は、図４（ｂ）に示すようにトラップ準位密度ＮＴＡ（Ｅ）と分布関数（フェルミ・デイラック分布）ｆ（Ｅ）の積として求めることができる。図４（ｂ）は、トラップ準位密度及び分布関数と、捕獲されたキャリアとの関係を示している。
【００５９】
上記分布関数ｆ（Ｅ）は、次式で示される。
【数３０】
2008028328.tif 000018
【００６０】
ここで、Ｅｆはフェルミエネルギー、ＶＴは熱電圧である。
【００６１】
なお、多結晶シリコン中の欠陥分布の例としては、図５（ａ）に示すような２つの指数関数の和で表されるＤＯＳ（Density Of State）分布がよく知られており、次式で表すことができる。
【００６２】
ｇＡ（Ｅ）＝ｇ１ｅｘｐ（Ｅ／Ｅ１）＋ｇ２ｅｘｐ（Ｅ／Ｅ２）    …（１．０）
図５（ｂ）に示すドナー（Donor）型トラップは正に帯電し、図５（ｃ）に示すアクセプタ（Acceptor）型トラップは負に帯電する。これらドナー準位とアクセプタ準位の２つの指数関数の和で多結晶シリコン中の欠陥分布を表すことができる。
【００６３】
しかし、このようなＤＯＳ分布を解析式としてモデル化すると処理時間の増大を招く。そこで２つの指数関数分布を１つの指数関数で表した図６に示したような簡略化モデルにより解析式が得られることが例えば非特許文献３などにより知られている。Ｎチャネル型デバイスでは、電子がキャリアとして支配的であるからアクセプタ型トラップのみで近似する。
【００６４】
本シミュレーションモデルは、このＤＯＳ分布モデルを利用し、且つトランジスタが形成される基板（多結晶シリコン層）の欠陥準位を含めてモデル化している。
【００６５】
次に、上記シミュレーションモデルを求める手順について詳しく説明する。
【００６６】
（１）  ソース領域端での計算（表面ポテンシャルφＳ０［Ｖ］、裏面ポテンシャルφｂ０［Ｖ］）
下式（１．１）においてイタレーションの計算を行い、表面ポテンシャルφＳ０［Ｖ］を決定する。
【数３１】
2008028328.tif 000019
【００６７】
但し
【数３２】
2008028328.tif 000020
【００６８】
【数３３】
2008028328.tif 000021
【００６９】
であり、Ｃｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板不純物濃度、βは熱電圧の逆数でありｑ／ｋＴ（＠３００Ｋ）、ＮｔＳ０はソース領域端でのトラップされたキャリア密度、γは基板バイアス効果の係数、Ｖｇｓはゲート・ソース間電圧、Ｖｆｂはフラットバンド電圧、ｎｉは真性キャリア密度、ｔｏｘは酸化膜厚、εｏｘはゲート酸化膜の誘電率、ｇＣ１はアクセプタ形欠陥濃度分布ピーク値、ＥＣは伝導体エネルギー、Ｅ１はアクセプタ形欠陥濃度分布傾きである。但し、ｋはボルツマン定数、Ｔは絶対温度、Ｋはケルビン温度である。また、ソース側のフェルミエネルギーＥＦＳは、ＥＦＳ＝ＥＦＮ＋ｑφで表される。ここで、ＥＦＮは電子（Ｎチャネル型トランジスタの場合）のフェルミエネルギーである。
【００７０】
次に、上式（１．１）から得られた表面ポテンシャルφＳ０［Ｖ］を下式に代入し、裏面ポテンシャルφｂ０［Ｖ］を計算する。
【数３４】
2008028328.tif 000022
【００７１】
以上の計算からソース領域端の表面ポテンシャルφＳ０［Ｖ］と裏面ポテンシャルφｂ０［Ｖ］を得る。
【００７２】
（２）  ドレイン領域端での計算（表面ポテンシャルφＳＬ［Ｖ］、裏面ポテンシャルφｂＬ［Ｖ］）
上式（１．１），（１．２）から得られる表面ポテンシャルφＳ０［Ｖ］と裏面ポテンシャルφｂ０［Ｖ］を用いて、下式（１．３）においてイタレーションの計算を行い、表面ポテンシャルφＳＬ［Ｖ］を決定する。
【数３５】
2008028328.tif 000023
【００７３】
但し、
【数３６】
2008028328.tif 000024
【００７４】
【数３７】
2008028328.tif 000025
【００７５】
【数３８】
2008028328.tif 000026
【００７６】
であり、Ｖｄｓ［Ｖ］はドレイン・ソース間電圧、ＮｔＤ０はドレイン領域端でのトラップされたキャリア密度である。また、ドレイン側のフェルミエネルギーＥＦＤは、ＥＦＤ＝ＥＦＮ＋ｑφで表される。
【００７７】
次に、上式（１．３）から得られた表面ポテンシャルφＳＬ［Ｖ］を下式に代入し、裏面ポテンシャルφｂＬ［Ｖ］を計算する。
【数３９】
2008028328.tif 000027
【００７８】
以上の計算からドレイン領域端の表面ポテンシャルφＳＬ［Ｖ］と裏面ポテンシャルφｂＬ［Ｖ］を得る。
【００７９】
（３）  ドレイン電流式
ドレイン電流をＩｄｓ［Ａ］とすると、（１），（２）節で計算した４つのポテンシャル（φＳ０［Ｖ］，φｂ０［Ｖ］，φＳＬ［Ｖ］，φｂＬ［Ｖ］）を用いて次式のように算出できる。
【数４０】
2008028328.tif 000028
【００８０】
【数４１】
2008028328.tif 000029
【００８１】
但し、ソース領域端での電荷量ｑｉ（０）は
【数４２】
2008028328.tif 000030
【００８２】
ドレイン領域端での電荷量ｑｉ（Ｌ）は
【数４３】
2008028328.tif 000031
【００８３】
である。
【００８４】
上式において、ｑは電気素量、εｓｉはシリコンの誘電率、εｏｘは酸化膜の誘電率、Ｎｓｕｂは基板不純物濃度、βは熱電圧の逆数、ｎｉは真性キャリア密度、ｔｓｉはシリコン層厚、ｔｏｘは酸化膜厚、Ｌはチャネル長、Ｗはチャネル幅、μはキャリアの移動度、Ｖｆｂはフラットバンド電圧、Ｅｇはバンドギャップ、ｇＣ１は欠陥濃度ピーク値、φＳ０はソース領域端表面電位、φＳＬはドレイン領域端表面電位、φｂ０はソース領域端裏面電位、φｂＬはドレイン領域端裏面電位である。
【００８５】
図７及び図８はそれぞれ、上述したデバイスモデルによる多結晶シリコン層中のＮチャネル型ＴＦＴのフィッティング結果を示している。図７はＶｇ−Ｉｄ特性であり、ゲート電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍ、ドレイン電圧Ｖｄは０．１［Ｖ］と３．１［Ｖ］、キャリアの移動度μは１９０（ｃｍ２／Ｖｓ）、フラットバンド電圧Ｖｆｂは−１．８［Ｖ］、アクセプタ形欠陥濃度分布ピーク値ｇｃ１は４×１０１９、アクセプタ形欠陥濃度分布傾きＥ１は０．１３、基板不純物濃度Ｎｓｕｂは１×１０１６の条件である。
【００８６】
図８はＶｄ−Ｉｄ特性であり、ドレイン電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍであり、ゲート電圧Ｖｇを１［Ｖ］、２［Ｖ］、３［Ｖ］、４［Ｖ］、５［Ｖ］の条件で変化させている。
【００８７】
図７の伝達特性を見ると、弱反転領域から強反転領域まで実測結果をよく模擬できていることが分かる。また、図８の出力特性の結果も実測値と計算値（シミュレーション値）がほぼ一致していることが分かる。フィッティングの際に調整したデバイスパラメータはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、欠陥（局在準位）分布に係わるパラメータｇｃ１（欠陥濃度分布を与えるピーク濃度）、アクセプタ形欠陥濃度分布傾きＥ１の合計４個のみであり、従来モデルが数十個程度あるのに比べて格段に少ない。この他のデバイス構造に係わるチャネル幅Ｗ、チャネル長Ｌ、基板（ドーピング）濃度Ｎａには既知の値を用いる。
【００８８】
図９（ａ），（ｂ）はそれぞれ、Ｎチャネル型ＴＦＴの欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示している。この図９（ａ），（ｂ）は基板濃度を１×１０１６（ｃｍ−３）と３×１０１６（ｃｍ−３）の２水準に、ピーク濃度ｇｃ１を０，１×１０１８（ｃｍ−３），２×１０１８（ｃｍ−３）の３水準に変化させた場合を示している。基板濃度Ｎａは、３×１０１６（ｃｍ−３）と１×１０１６（ｃｍ−３）である。
【００８９】
ピーク濃度ｇｃ１の値が大きくなるほどゲート電圧の増加による表面電位の立ち上がりが緩やかになって行くことが分かる。また、基板濃度Ｎａが大きな３×１０１６（ｃｍ−３）の方が１×１０１６（ｃｍ−３）の場合に比べて同じゲート電圧に対する表面電位は小さい。これは基板濃度が大きいほど半導体表面に反転層が形成される電圧が高くなることに対応している。
【００９０】
このように、本シミュレーションモデルは、トランジスタの直流特性を弱反転領域から強反転領域まで高い精度で表すことができ、特に多結晶シリコン（Polysilicon）ＴＦＴに固有な結晶欠陥に起因する弱反転領域での電圧−電流特性を正確に模擬することができる。また、本デバイスモデルは物理モデルに基づくため、チャネル幅やチャネル長が変わった場合でも利用でき、汎用性が高い設計用ツールとして使用できる。更に、上記デバイスモデルは、実デバイスの特性とのフィッティングに用いられるパラメータの数が従来モデルに比べて少ないため、短時間でのデバイスパラメータ抽出が可能となる。
【００９１】
なお、上述した説明では２つの指数関数分布を１つの指数関数で表した簡略化モデルを用いる場合について説明した。しかし、計算処理時間が長くなっても良い場合には、２つの指数関数の和で多結晶シリコン中の欠陥分布を表すことにより高精度化が図れる。
【００９２】
欠陥準位の中のアクセプタ準位ＮＴＡ（Ｅ）の分布は下式で表すことができるのに対して、
【数４４】
2008028328.tif 000032
【００９３】
欠陥準位の中のドナー準位ＮＴＤ（Ｅ）の分布は下式で表すことができる。
【数４５】
2008028328.tif 000033
【００９４】
但し、ＮｔＳ０＝∫ＮＴＡ（Ｅ）・ｆ（Ｅ）ｄＥ、又はＮｔＳ０＝∫ＮＴＤ（Ｅ）・ｆ（Ｅ）ｄＥである。
【００９５】
ここで、ｇＣ１はアクセプタ形欠陥濃度分布ピーク値、Ｅはエネルギー、ＥＣは伝導体エネルギー、Ｅ１はアクセプタ形欠陥濃度分布傾き、ｇＣ２はドナー形欠陥濃度分布ピーク値、ＥＶは価電子帯エネルギー、Ｅ２はドナー形欠陥濃度分布傾きである。
【００９６】
そして、多結晶シリコン中の欠陥分布を、（１．０）式に示したように、深い欠陥分布と浅い欠陥分布に対応させて２つの指数関数の和で表すと、ソース領域端での電荷量ｑｉ（０）は下式のようになり、
【数４６】
2008028328.tif 000034
【００９７】
ここで、ＮｔＳ１０はソース領域端での第１の欠陥分布にトラップされたキャリア密度、ＮｔＳ２０はソース領域端での第２の欠陥分布にトラップされたキャリア密度、
一方、ドレイン領域端での電荷量ｑｉ（Ｌ）は下式のようになる。
【数４７】
2008028328.tif 000035
【００９８】
但し、ＮｔＤ１０はドレイン領域端での第１の欠陥分布にトラップされたキャリア密度、ＮｔＤ２０はドレイン領域端での第２の欠陥分布にトラップされたキャリア密度。
【００９９】
どちらのモデルを選択するかは、処理時間と精度のどちらを優先するかで必要に応じて決定すれば良い。
【０１００】
以下、上記デバイスモデルを用いたシミュレーション装置、シミュレーション方法、及び半導体装置の製造方法について第１乃至第５の実施形態により詳しく説明する。
【０１０１】
［第１の実施形態］
次に、ＴＦＴやＳＯＩトランジスタのデバイス特性をシミュレートするシミュレーション装置の実施形態を図１を参照して説明する。このシミュレーション装置１は、シミュレーション専用に構成しても良いが、例えばコンピュータの各装置を対応させて実現することもでき、本実施形態ではパーソナルコンピュータを用いる場合を例にとって説明する。
【０１０２】
シミュレーション装置１は、入力装置１１、記憶装置（メモリ）１２、中央処理装置１４及び出力装置１７を備えており、これらの装置をバスライン１３などの信号伝送路で共通接続している。
【０１０３】
入力装置１１は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置からなるものである。
【０１０４】
記憶装置１２は、例えば半導体メモリやハードディスクなどからなり、第１、第２、第３ファイル１２１〜１２４を記憶している。第１ファイル１２１には、上述した１．５式、１．６式などのデバイスモデル式、デバイスパラメータの初期値、実測Ｖ−Ｉ特性などのデータが記録されている。第２ファイル１２２には、ＴＦＴやＳＯＩトランジスタなどのデバイスの表面電位、裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などのデータが記録されている。
【０１０５】
第３のファイル１２３には、ＴＦＴやＳＯＩトランジスタなどのデバイスのドレイン電圧Ｖｄ−ドレイン電流Ｉｄ特性のデータが記録されている。第４のファイル１２４には、多種のＴＦＴやＳＯＩトランジスタなどデバイスのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性のデータが記録されている。
【０１０６】
中央処理装置（ＣＰＵ）１４は、制御装置１５及び演算装置１６などを備え、これらが相互に接続されて構成されている。
【０１０７】
出力装置１７は、モニタ、プリンタ及び記録装置などにより構成される。
【０１０８】
次に、上記図１に示したシミュレーション装置におけるデバイスパラメータの抽出方法を説明する。
【０１０９】
キーボードや種々のデータ読み取り装置などの入力装置１１から、例えばデバイスモデル式、デバイスパラメータの初期値及び実測したデバイスの特性、例えばＶ−Ｉ特性のデータを入力し、中央処理装置１４の制御によりバスライン１３を介して記憶装置１２、例えばパーソナルコンピュータ内の半導体メモリやハードディスクに記憶する。
【０１１０】
これら入力されたデータ群は、中央処理装置１４によりＶ−Ｉ特性を計算するためにバスライン１３を介して中央処理装置１４中の制御装置１５と演算装置１６へ送られる。
【０１１１】
そして、中央処理装置１４中の制御装置１５は、ドレイン電圧、ゲート電圧を変化させたときのソース領域、ドレイン領域端の表面電位、裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）などを演算装置１６を制御して計算させる。その後、中央処理装置１４は、得られた計算結果を第２ファイル１２２のテーブル（表面電位、裏面電位テーブル）に保存制御する。
【０１１２】
次に、中央処理装置１４は、第２のファイル１２２に記録されたテーブルを読み出し、第１ファイル１２１からデバイスモデル式（１．５）式及び（１．６）式を読み出して演算装置１６により演算し、出力特性のＶｄ−Ｉｄ特性、並びに伝達特性のＶｇ−Ｉｄ特性を求め出力する。中央処理装置１４は、得られた結果を入力データに関連付けて第３、４のファイル１２３，１２４のテーブルに保存制御する。
【０１１３】
中央処理装置１４は、最後に、得られたＶ−Ｉ特性をモニタやプリンタなどの出力装置１７に出力制御する。また、中央処理装置１４は、抽出されたデバイスパラメータを出力装置１７から導出する制御をする。この際、中央処理装置１４は、必要に応じて実測したＶ−Ｉ特性と共に同一表示面内にシミュレーション結果を対比させ、モニタに図７に示したようなグラフをカラー表示させる制御をすることもできる。
【０１１４】
このようなデバイスパラメータの抽出方法を用いるシミュレーション装置によれば、回路モデルの基本式となるポアソン式に欠陥準位の効果を導入したデバイスモデル式を用いて、欠陥準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１１５】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１１６】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１１７】
なお、上記第１の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明した。しかし、上記Ｖ−Ｉ特性は、半導体メモリやハードディスクなどの記憶装置１２に予め所望の目標値を記憶させておいても良く、予め複数の目標値を記憶させておき、これらの特性の中から上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で所望の目標値を選択しても良い。
【０１１８】
［第２の実施形態］
図１０は、本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャートである。この図１０では、デバイスパラメータの抽出に着目して手順を示しており、図１に示したような構成のシミュレーション装置の動作を例にとっている。
【０１１９】
先ず、入力装置１１から入力データとしてデバイスモデル式である（１．５）式及び（１．６）式、デバイスパラメータの初期値、実測したＶ−Ｉ特性を入力し、バスライン１３を介して記憶装置１２に記憶する（ＳＴＥＰ１）。上記デバイスパラメータの初期値には、デバイス構造によって決まっているチャネル幅Ｗ、チャネル長Ｌ、酸化膜厚ｔｏｘ及びシリコン層厚ｔｓｉと、実測したＶ−Ｉ特性のフィッティングパラメータであるキャリアの移動度μや、欠陥濃度パラメータ（欠陥濃度分布を与えるピーク濃度）ｇｃ１などがある。また、実測したＶ−Ｉ特性は、Ｖｇ−Ｉｄ特性とＶｄ−Ｉｄ特性である。これらのデータは、例えば半導体メモリやハードディスクなどからなる記憶装置１２に第１、第２、第３ファイルとして記憶する。
【０１２０】
次に、入力装置１１からデバイス（トランジスタ）の各電極（ソース、ドレイン、ゲート）に与える電圧Ｖｄ，Ｖｇを入力して電圧条件を設定する（ＳＴＥＰ２）。この電圧条件も記憶装置１２に記憶する。
【０１２１】
この電圧条件のもとで、中央処理装置１４中の演算装置１６によりソース領域端、ドレイン領域端の表面電位と裏面電位（第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬ）を算出する（ＳＴＥＰ３）。
【０１２２】
これら第１電位φＳ０、第２電位φｂ０、第３電位φＳＬ及び第４電位φｂＬを、前述したデバイスモデル式に従って演算装置１６で演算し、ドレイン電流Ｉｄｓを求める（ＳＴＥＰ４）。
【０１２３】
次に、トランジスタに与える電圧条件をΔＶだけ変更し、Ｖ＝Ｖ＋ΔＶにした場合について同様な手順でドレイン電流Ｉｄｓを求める（ＳＴＥＰ５）。
【０１２４】
このようにして、目標電圧範囲（Ｖ＝Ｖｍａｘ）のＶ−Ｉ特性が得られるまで計算を繰り返す（ＳＴＥＰ６）。
【０１２５】
続いて、本シミュレーションにより得られたＶ−Ｉ特性を、実測したＶ−Ｉ特性と比較する（ＳＴＥＰ７）。
【０１２６】
この比較で実測値とシミュレーション値の誤差が目標範囲に入っているか否かを判定し、目標誤差を上回った場合にはキャリアの移動度μ、フラットバンド電圧Ｖｆｂ、欠陥分布パラメータ（欠陥濃度ピーク値）ｇＣ１、及びアクセプタ形欠陥濃度分布傾きＥ１などのパラメータを変更して再度、電圧−電流特性を求める（ＳＴＥＰ８）。
【０１２７】
この手順を誤差が目標範囲に入るまで繰り返す。
【０１２８】
そして、目標範囲に入ったとき、そのとき使用したデバイスパラメータが抽出するパラメータとなり、このパラメータμ１，Ｖｆｂ１，ｇｃ１，Ｅ１，…を出力する（ＳＴＥＰ９）。
【０１２９】
このようなデバイスパラメータの抽出方法を用いるシミュレーション方法によれば、回路モデルの基本式となるポアソン式に欠陥準位の効果を導入したデバイスモデル式を用いて、欠陥準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１３０】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１３１】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１３２】
なお、本第２の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、上記第１の実施形態と同様に記憶装置１２に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で選択しても良い。
【０１３３】
［第３の実施形態］
図１１は、本発明の第３の実施形態について説明するためのもので、上述したシミュレーション装置及びシミュレーション方法を回路解析シミュレータに適用する場合の概略構成を模式的に示している。
【０１３４】
回路解析シミュレータ３１は、例えばコンピュータの各装置を対応させて実現しており、ここではパーソナルコンピュータを用いた例について説明する。即ち、図１に示した装置と同様に、回路解析シミュレータ３１は入力装置１１、記憶装置（メモリ）１２、中央処理装置１４（制御装置１５、演算装置１６）及び出力装置１７などを備え、これらの装置をバスライン１３で共通接続した構成になっている。
【０１３５】
上記入力装置１１から、トランジスタのデバイスモデル式とデバイスパラメータの初期値に加えて、デバイスパラメータ、回路図及び回路駆動条件を入力する。上記記憶装置１２には、上記入力装置１１から入力したデバイスモデル式とデバイスパラメータの初期値、トランジスタの所望するＶ−Ｉ特性に加えて、制御装置１５を制御するための命令を記述したプログラムも予め記憶する。
【０１３６】
上記記憶装置１２に記憶したプログラムに従って制御装置１５で上記演算装置１６を制御し、上記入力装置１３から入力したデバイスパラメータ、回路図及び回路駆動条件に基づいて演算を行う。上記出力装置１７は、上記演算装置１６で演算した結果をモニタやプリンタなどから出力する。
【０１３７】
上記のような構成の回路解析シミュレータ３１には、回路解析用デバイスモデル３２の他に回路図３３をネットリストまたは図形の形で入力する。上記デバイスモデル３２には、第２，第３の実施形態で説明したようにして抽出されたデバイスパラメータ３４を入力し、デバイスモデルを回路解析シミュレータ３１に入力するようになっている。
【０１３８】
この他に、回路解析シミュレータ３１には、回路の駆動条件３５を決めるデータが必要である。これらの入力条件を与えた後、所定の回路シミュレーションを行い、回路動作波形３６を得る。この回路動作波形３６は、目的によりグラフィック出力や時間対電流或いは電圧の出力データの形で与える。
【０１３９】
上記のような構成並びに方法によれば、回路モデルの基本式となるポアソン式に欠陥準位の効果を導入したデバイスモデル式を用いて、欠陥準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。
【０１４０】
しかも、トランジスタの物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１４１】
更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコン層中にソース、ドレイン領域を形成したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。
【０１４２】
［第４の実施形態］
図１２及び図１３（ａ），（ｂ）はそれぞれ、本発明の第４の実施形態について説明するためのもので、図１２は上述した回路解析シミュレータを回路設計に適用する場合の概略的な手順を示すフローチャート、図１３（ａ），（ｂ）は概略構成を示すブロック図及び出力波形図である。図１２では、画素表示パネルの設計からパネル製作までの流れを例にとって示している。この例では、駆動回路を設計する段階で図１３（ａ）に示すようなシミュレーション装置を用いて回路性能予測を行う。
【０１４３】
駆動回路を、ガラス基板上に形成した多結晶シリコンまたはアモルファスシリコン上に形成するシステムオンガラス或いはシステムオンパネルの技術においては、ガラス基板上に形成したシリコン薄膜には欠陥準位の存在が避けられない。このため、欠陥準位を考慮したシミュレーションモデルによる回路性能予測が重要となる。レーザ結晶化技術の進展と共に、駆動回路のみならず入力シリアル信号をパラレル信号に変換し、更に画像アナログ信号へと変換する各種変換回路も取り込んで入力信号から画像表示までの全ての回路を基板上のシリコン薄膜上に内蔵することが最終的な目標である。
【０１４４】
まず、製造する半導体装置であるパネルの目標性能を決め（ＳＴＥＰ１）、この目標性能を実現するためのパネル全体の概略設計を行う（ＳＴＥＰ２）。パネル全体の概略設計が終わると、パネルの個々の要素設計を行う（ＳＴＥＰ３）。要素設計にはパネル内のレイアウト設計（ＳＴＥＰ３−１）、画素設計（ＳＴＥＰ３−２）及び駆動回路設計（ＳＴＥＰ３−３）などがある。駆動回路設計においては、上述したデバイスモデル式を使用して回路設計シミュレーションを行う（ＳＴＥＰ４）。
【０１４５】
そして、この予測結果に基づいて駆動回路の種々のパラメータを変更し、目標性能、換言すれば最適な性能を得るようにしてパネル製作を行う（ＳＴＥＰ５）。
【０１４６】
次に、駆動回路の設計を行うためのシミュレーション装置について図１３（ａ）により詳しく説明する。シミュレーション装置は、キーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などの入力装置４１、制御装置４３と演算装置４４を含む中央処理装置（ＣＰＵ）４５、半導体メモリ或いはハードディスクなどの記憶装置４６、及びモニタ、プリンタ及び記録装置などの出力装置４７を備えている。これらの装置を、バスライン４８などの信号伝送路で共通接続している。このシミュレーション装置は、例えばコンピュータの各装置を対応させて実現でき、パーソナルコンピュータを用いることもできる。
【０１４７】
上記制御装置４３と演算装置４４は種々の処理を行う中央処理装置４５を構成している。上記制御装置４３で入力装置４１、演算装置４４、記憶装置４６及び出力装置４７などの動作を制御する。また、上記記憶装置４６には、表面ポテンシャルや閾値電圧の演算式、デバイス特性の演算式、ＭＯＳＦＥＴの演算式などに加えて、制御装置４３を制御するための命令を記述したプログラムを記憶している。このプログラムに従って、デバイスパラメータ、回路図及び回路駆動条件に基づいて演算装置４４で演算し、回路特性をシミュレートする。
【０１４８】
先ず、デバイスモデル式、デバイスパラメータの初期値、回路図、駆動回路条件などの入力データを入力装置４１から入力し、中央処理装置４５の制御に基づいて記憶装置４６にそれぞれファイル４６１，４６２，４６３，４６４，４６５として記憶する。例えばファイル４６１はデバイスモデル式、ファイル４６２はデバイスパラメータとその初期値、ファイル４６３は実測Ｖ−Ｉ特性、ファイル４６４は回路図、ファイル４６５は回路駆動条件に対応する。これらの入力データはバスライン４８を介して制御装置４３及び演算装置４４に供給し、演算装置４４で目的とする回路の出力特性を計算する。この出力特性は、例えば各ノード（ノードＡ、ノードＢ、…）の電圧、電流の時間変化で表したファイル４６６として記憶装置４６に記憶する。
【０１４９】
そして、図１３（ｂ）に示すように、出力装置４７から上記記憶装置４６に記憶したファイル４６６で表した電源電圧や各ノードの電圧、電流の時間変化などのシミュレーション結果を出力する。
【０１５０】
そして、上記計算によって得た入力データと出力特性の関係を駆動回路設計のデータとして利用し、目標性能（最適な性能）を得るようにパネル製作を行う。
【０１５１】
上記のような製造方法並びにシミュレーション装置によれば、回路設計シミュレーションにより試作段階での回路性能の検証を効率的に行うことができる。これによって、絶縁基板上の多結晶シリコン層中に形成したトランジスタ及びこのトランジスタを含む回路の特性を最適化できる。
【０１５２】
なお、上記第４の実施形態では、入力装置４１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、記憶装置４６に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置４１から入力したデバイスパラメータの初期値に基づいて中央処理装置４５で選択しても良いのは勿論である。
【０１５３】
［第５の実施形態］
図１４乃至図１９はそれぞれ、本発明の第５の実施形態について説明するためのもので、半導体装置の製造工程を順次示す断面図である。ここでは、ＳＯＩ基板に形成されるトランジスタの製造工程を例にとって示している。
【０１５４】
先ず、図１４に示すように、Ｐ型シリコン基板５１の主表面上にＢＯＸ−ＳｉＯ２膜５２を形成する。このＢＯＸ−ＳｉＯ２膜５２上に、例えばＬＰ−ＣＶＤ法によりアモルファスシリコン層５３を形成し、このアモルファスシリコン層５３上にキャップＳｉＯ２膜５４を形成する。このように形成した半導体基板上に、ＰＭ−ＥＬＡ（Phase Modulation Excimer Laser Annealing）マスク５５を配置し、ＰＭ−ＥＬＡマスク５５を介して上記半導体基板にエキシマレーザを照射してアニールする。このアニールによって、上記アモルファスシリコン層５３は、単結晶シリコンに近い多結晶シリコン層５３’となる。上記アモルファスシリコン層５３の厚さは、上述した回路設計シミュレーションに基づいてデバイス特性や回路性能の検証を行って決定する。
【０１５５】
次に、図１５に示すように、トランジスタを形成するためのシリコンの島状領域（シリコンアイランド）を形成するために、上記多結晶シリコン層５３’上にスピンコート法などによりフォトレジストを塗布し、露光と現像を行ってレジストマスク５６を形成する。このレジストマスク５６を用いて、ＲＩＥ法などの異方性エッチングにより上記多結晶シリコン層５３’を選択的に除去し、シリコンアイランド５３’を形成する。その後、このシリコンアイランド５３’中にトランジスタの閾値電圧を制御するためのチャネルイオン注入を行う。このチャネルイオン注入に際しては、上述した回路設計シミュレーションに基づいてデバイス特性や回路性能の検証を行って不純物のドーズ量を決定する。
【０１５６】
引き続き、図１６に示すように、上記シリコンアイランド５３’の露出面を熱酸化してトランジスタのゲート絶縁膜５７を形成する。その後、上記ゲート絶縁膜５７上に金属などのゲート電極材料層を形成し、パターニングしてゲート電極５８を形成する。
【０１５７】
その後、図１７に示すように、上記ゲート電極５８をマスクにして上記シリコンアイランド５３’中にリンをイオン注入し、ソース、ドレイン領域５３Ｓ，５３Ｄを形成する。
【０１５８】
次に、図１８に示すように、上記ゲート電極５８上、上記ゲート絶縁膜５７上及び上記ＢＯＸ−ＳｉＯ２膜５２上の全面に、第２の絶縁層５９を形成する。その後、ＲＩＥ法などの異方性エッチングにより、上記ソース、ドレイン領域５３Ｓ，５３Ｄ上に対応する第２の絶縁層５９及びゲート絶縁膜５７に、少なくとも上記ソース、ドレイン領域５３Ｓ，５３Ｄに達するコンタクトホール６０を開口する。
【０１５９】
続いて、図１９に示すように、上記第２の絶縁層５９上及び上記コンタクトホール６０内に金属などの電極材料層を形成し、パターニングしてソース、ドレイン電極６１Ｓ，６１Ｄを形成する。そして、上記第２の絶縁層５９上、上記ソース、ドレイン電極６１Ｓ，６１Ｄ上、及びＢＯＸ−ＳｉＯ２膜５２上の全面にパッシベーション膜６２を形成する。
【０１６０】
上記のような半導体装置の製造方法において、アモルファスシリコン層５３の厚さや、図１５に示した工程においてシリコンアイランド５３’へのチャネルイオン注入時の不純物のドーズ量を、前述したデバイスモデル式を用いて設定することにより、物理モデルに基づいた電気特性を備えた優れた半導体装置を形成できる。また、必要に応じて、半導体装置の他の種々のパラメータを前述したデバイスモデル式を用いて設定しても良いのは勿論である。
【０１６１】
従って、本発明の１つの側面によれば、回路モデルの基本式となるポアソン式に欠陥準位の効果を導入したデバイスモデル式を用いて、欠陥準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができるシミュレーション装置及びシミュレーション方法が得られる。
【０１６２】
しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。
【０１６３】
また、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できるシミュレーション装置及びシミュレーション方法が得られる。
【０１６４】
更に、上記シミュレーション方法を用いて回路設計シミュレーションを行うことにより、絶縁基板上の多結晶シリコン層中に形成したトランジスタ及びこのトランジスタを含む回路特性を最適化できる半導体装置の製造方法が得られる。
【０１６５】
以上第１乃至第５の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【産業上の利用可能性】
【０１６６】
本発明は、ガラス基板上の擬似単結晶中に形成された駆動回路を持つ液晶表示装置や有機ＥＬ表示装置などに適用が可能である。また、入力デイジタル信号を画像表示信号に変換する変換回路や種々の信号変換回路をガラス基板上に形成した所謂システムオンパネルにも適用できる。更に、ＳＯＩ基板に形成された半導体集積回路装置にも適用が可能である。
【図面の簡単な説明】
【０１６７】
【図１】本発明の第１の実施形態に係るシミュレーション装置の概略構成を示す模式図。
【図２】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイス（トランジスタ）の動作時の模式図。
【図３】本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイスモデルと解法方程式の関係を示した模式図。
【図４】デバイスモデルに用いる欠陥濃度分布と、トラップ準位と捕獲されたキャリアとの関係を示す図。
【図５】多結晶シリコン中の欠陥分布の例を示す図。
【図６】２つの指数関数分布を１つの指数関数で表した簡略化モデルを示す図。
【図７】本発明で用いるデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｇ−Ｉｄ特性図。
【図８】本発明のデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶｄ−Ｉｄ特性図。
【図９】欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示す図。
【図１０】本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャート。
【図１１】本発明の第３の実施形態について説明するためのもので、シミュレーションモデルを回路解析シミュレータに適用する場合の概略構成を示すブロック図。
【図１２】本発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、回路設計シミュレーションを利用した画像表示パネルの設計から製作までの流れを示す図。
【図１３】図１２における駆動回路の設計シミュレーションを実現するシミュレーション方法とその装置について説明するための模式図。
【図１４】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第１の製造工程を示す断面図。
【図１５】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第２の製造工程を示す断面図。
【図１６】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第３の製造工程を示す断面図。
【図１７】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第４の製造工程を示す断面図。
【図１８】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第５の製造工程を示す断面図。
【図１９】本発明の第５の実施形態に係る半導体装置の製造方法について説明するためのもので、トランジスタの第６の製造工程を示す断面図。
【図２０】ピースワイズモデルの問題点について説明するための図。
【図２１】多結晶シリコンの実体図（粒／粒界）とモデル化した構造を比較して示す図。
【符号の説明】
【０１６８】
１１，４１…入力装置、１２，４６…記憶装置、１３，４８…バスライン（信号伝送路）、１４，４５…中央処理装置、１５，４３…制御装置、１６，４４…演算装置、１７，４７…出力装置、φＳ０…ソース領域端の表面電位（第１電位）、φｂ０…ソース領域端の裏面電位（第２電位）、φＳＬ…ドレイン領域端の表面電位（第３電位）、φｂＬ…ドレイン領域端の電位裏面（第４電位）、Ｗ…トランジスタのチャネル幅、Ｌ…トランジスタのチャネル長、μ…キャリアの移動度、ＩＤＤ…表面電荷総量、β…熱電圧の逆数、Ｃｏｘ…ゲート酸化膜容量、ｑ…電気素量、εｓｉ…シリコンの誘電率、Ｎｓｕｂ…基板不純物濃度、ＮｔＳ０…ソース領域端でのトラップされたキャリア密度、ＮｔＤ０…ドレイン領域端でのトラップされたキャリア密度、Ｖｇ’…ゲート・ソース間電圧からフラットバンド電圧を引いた電圧、γ…基板バイアス効果の係数、εｏｘ…酸化膜の誘電率、ｎｉ…真性キャリア密度、ｔｓｉ…シリコン層厚、ｔｏｘ…酸化膜厚、Ｖｆｂ…フラットバンド電圧、ＮＴＡ（Ｅ）…アクセプタ準位、ＮＴＤ（Ｅ）…ドナー準位、Ｅｇ…バンドギャップ、ｇＣ１…アクセプタ形欠陥濃度分布ピーク値、Ｅ…エネルギー、ＥＣ…伝導体エネルギー、Ｅ１…アクセプタ形欠陥濃度分布傾き、ｇＣ２…ドナー形欠陥濃度分布ピーク値、ＥＶ…価電子帯エネルギー、Ｅ２…ドナー形欠陥濃度分布傾き。
【図１】
2008028328.tif 000050
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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