(57)【要約】【課題】画質を劣化せずにダイナミックレンジの広いＸＹアドレス方式の撮像素子を得る。【解決手段】撮像素子は受光面に複数の画素２０を有する。画素２０にはＰＤ２１、第１、第２のコンデンサ２２ａ、２２ｂ、第１〜第４の転送トランジスタ２４ａ〜２４ｄ、およびＦＤ２３を有する。第１のコンデンサ２２ａの静電容量は第２のコンデンサ２２ｂの静電容量の９倍である。ＰＤ２１は受光量に応じた信号電荷を生成する。第１、第２の転送トランジスタ２４ａ、２４ｂは静電容量の比に応じた信号電荷を第１、第２のコンデンサ２２ａ、２２ｂに転送する。第３、第４の転送トランジスタ２４ｃ、２４ｄは第１、第２のコンデンサ２２ａ、２２ｂから信号電荷を順番にＦＤ２３に転送する。ＦＤ２３は転送された信号電荷に応じた信号電位を出力する。【選択図】図２
2008028678.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子において発生した前記電荷を受取り、蓄積する第１のキャパシタと、
前記第１のキャパシタより小さな静電容量に定められ、前記光電変換素子において発生した前記電荷を受取り、蓄積する第２のキャパシタと、
前記光電変換素子において発生した電荷を前記第１、第２のキャパシタに同時に転送する第１、第２の転送素子と、
前記第１のキャパシタまたは前記第２のキャパシタが蓄積した前記電荷を受取り、受取った前記電荷に応じて電位が変わる第３のキャパシタと、
前記第１のキャパシタに蓄積された前記電荷を前記第３のキャパシタに転送する第３の転送素子と、
前記第２のキャパシタに蓄積された前記電荷を前記第３の転送素子とは異なるタイミングで前記第３のキャパシタに転送する第４の転送素子と、
前記第３のキャパシタの電荷をリセットするリセット素子と、
前記第３のキャパシタの電位に基づいて画素信号を出力する増幅素子とを備える
ことを特徴とする撮像素子。
【請求項２】
前記光電変換素子と、前記第１〜第３のキャパシタと、前記第１〜第４の転送素子と、前記リセット素子と、前記増幅素子とを有する画素が、前記撮像素子の受光面に２次元状に配列されることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第１、第２のキャパシタは、ＭＯＳキャパシタであることを特徴とする請求項１または請求項２に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全画素同時電子シャッタ動作を実行可能なＸＹアドレス方式の撮像素子に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ撮像素子などのＸＹアドレス方式の撮像素子が注目されている。ＣＭＯＳ撮像素子は、ＣＣＤ撮像素子などの電荷転送型の撮像素子に比べて、消費電力の低減化や製造コストの低減化が可能な点で優れた素子である。
【０００３】
しかし、ＣＣＤ撮像素子によって従来実行される全画素同時電子シャッタ動作を、従来のＣＭＯＳ撮像素子に実行させることは出来なかった。そこで、全画素同時電子シャッタ動作の実行可能なＣＭＯＳ撮像素子が提案されている（特許文献１参照）。
【０００４】
特許文献１に記載のＣＭＯＳ撮像素子では、全画素同時電子シャッタ動作の実行のみならず、ダイナミックレンジを増加させることも可能である。ダイナミックレンジの増加は、露光を２段階に分けて行い、短時間露光時に生成される信号と長時間露光時に生成される信号を加算することにより実行される。
【０００５】
しかし、露光を２段階に分けることによる時間的なズレが在るため、動きの早い被写体を撮像するときには、画質の劣化が生じることが問題であった。
【特許文献１】特開２００２−６４７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明では、全画素同時電子シャッタ動作の実行が可能で画質を劣化させること無く広いダイナミックレンジを有するＸＹアドレス方式の撮像素子の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の撮像素子は、受光量に応じた電荷を発生する光電変換素子と、光電変換素子において発生した電荷を受取り蓄積する第１のキャパシタと、第１のキャパシタより小さな静電容量に定められ光電変換素子において発生した電荷を受取り蓄積する第２のキャパシタと、光電変換素子において発生した電荷を第１、第２のキャパシタに同時に転送する第１、第２の転送素子と、第１のキャパシタまたは第２のキャパシタが蓄積した電荷を受取り受取った電荷に応じて電位が変わる第３のキャパシタと、第１のキャパシタに蓄積された電荷を第３のキャパシタに転送する第３の転送素子と、第２のキャパシタに蓄積された電荷を第３の転送素子とは異なるタイミングで第３のキャパシタに転送する第４の転送素子と、第３のキャパシタの電荷をリセットするリセット素子と、第３のキャパシタの電位に基づいて画素信号を出力する増幅素子とを備えることを特徴としている。
【０００８】
なお、光電変換素子と第１〜第３のキャパシタと第１〜第４の転送素子とリセット素子と増幅素子とを有する画素が、撮像素子の受光面に２次元状に配列されることが好ましい。
【０００９】
また、第１、第２のキャパシタはＭＯＳキャパシタであることが好ましい。
【発明の効果】
【００１０】
本発明によれば、受光量に応じた信号電荷に基づいて異なる感度で２回に分けて画素信号を出力することが可能になる。したがって、全画素同時電子シャッタを実行する撮像素子のダイナミックレンジを、画質を劣化させること無く広くすることが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【００１２】
ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路３０、水平シフトレジスタ１３、水平読出し線１４によって構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１４はＣＤＳ／ＳＨ回路３０を介して撮像部１１に接続される。
【００１３】
撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び水平シフトレジスタ１３により直接的あるいは間接的に選択される。
【００１４】
垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号が、垂直読出し線（図１において図示せず）を介してＣＤＳ／ＳＨ回路３０により相関二重サンプリングされる。
【００１５】
さらにＣＤＳ／ＳＨ回路３０に保持される画素信号は水平シフトレジスタ１３により選択され、水平読出し線１４に出力される。水平読出し線１４に出力された画素信号は例えば、信号処理を行う信号処理回路４０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
【００１６】
画素の構成についてさらに詳細に説明する。図２は第１の実施形態の撮像部における画素の構成を示す回路図である。画素２０にはフォトダイオード（ＰＤ）２１、第１、第２のコンデンサ２２ａ、２２ｂ、フローティングディフュージョン（ＦＤ）２３、第１〜第４の転送トランジスタ２４ａ、２４ｂ、２４ｃ、２４ｄ、第１、第２のリセットトランジスタ２５ａ、２５ｂ、増幅トランジスタ２６、及び行選択トランジスタ２７が設けられる。
【００１７】
ＰＤ２１では画素２０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＰＤ２１は、第１、第２の転送トランジスタ２４ａ、２４ｂを介して第１、第２のコンデンサ２２ａ、２２ｂに接続される。また、ＰＤ２１は、第１のリセットトランジスタ２５ａを介して電圧源Ｖｄｄに接続される。
【００１８】
第１、第２の転送トランジスタ２４ａ、２４ｂのゲートは、第１の転送信号線に接続される。第１の転送信号線には、ＨＩＧＨ、ＬＯＷが切替わる第１の転送信号Φｔ１が流される。第１、第２の転送トランジスタ２４ａ、２４ｂがＯＮになるときに、ＰＤ２１に蓄積された信号電荷が第１、第２のコンデンサ２２ａ、２２ｂに転送される。なお、全画素２０における第１、第２の転送トランジスタ２４ａ、２４ｂのゲートは、同じ第１の転送信号線に接続される。
【００１９】
なお、第１のコンデンサ２２ａには、第２のコンデンサ２２ｂの静電容量Ｃ２の９倍の静電容量Ｃ１のコンデンサが用いられる。したがって、ＰＤ２１に蓄積された信号電荷Ｑｐｄは転送により、第１のコンデンサ２２ａにＱｐｄ×Ｃ１／（Ｃ１＋Ｃ２）、すなわちＱｐｄ×９／１０の電荷、第２のコンデンサ２２ｂにＱｐｄ×Ｃ２／（Ｃ１＋Ｃ２）、すなわちＱｐｄ／１０の電荷が蓄積される。なお、第１、第２のコンデンサ２２ａ、２２ｂの静電容量は、それぞれのコンデンサの面積を調整することにより、調整される。
【００２０】
第１のリセットトランジスタ２５ａのゲートは、第１のリセット信号線に接続される。第１のリセット信号線には、ＨＩＧＨ、ＬＯＷの切替わる第１のリセット信号Φｒ１が流される。第１のリセットトランジスタ２５ａがＯＮになるときに、ＰＤ２１に蓄積された信号電荷がリセットされる。なお、全画素２０における第１のリセットトランジスタ２５ａのゲートは、同じ第１のリセット信号線に接続される。
【００２１】
ＦＤ２３は、第３、第４の転送トランジスタ２４ｃ、２４ｄを介して第１、第２のコンデンサ２２ａ、２２ｂに接続される。第３、第４の転送トランジスタ２４ｃ、２４ｄのゲートは、それぞれ第２、第３の転送信号線に接続される。第２、第３の転送信号線には、それぞれＨＩＧＨ、ＬＯＷが切替わる第２、第３の転送信号Φｔ２、Φｔ３が流される。
【００２２】
なお、第２、第３の転送信号線は画素２０の並ぶ行毎に設けられ、行毎に異なるタイミングでＨＩＧＨ、ＬＯＷの切替わる第２、第３の転送信号Φｔ２、Φｔ３が流される。同じ行に配置される画素２０の第３、第４の転送トランジスタ２４ｃ、２４ｄは、同じ第２、第３の転送信号線に接続される。
【００２３】
第３の転送トランジスタ２４ｃがＯＮになるときに、第１のコンデンサ２２ａに蓄積された信号電荷がＦＤ２３に転送される。また、第４の転送トランジスタ２４ｄがＯＮになるときに、第２のコンデンサ２２ｄに蓄積された信号電荷がＦＤ２３に転送される。ＰＤ２１から転送される信号電荷がＦＤ２３に受取られると、ＦＤ２３の電位は受取られた電荷に応じた電位に変わる。
【００２４】
ＦＤ２３は、第２のリセットトランジスタ２５ｂを介して電圧源Ｖｄｄに接続される。第２のリセットトランジスタ２５ｂのゲートは、第２のリセット信号線に接続される。第２のリセット信号線には、ＨＩＧＨ、ＬＯＷの切替わる第２のリセット信号Φｒ２が流される。
【００２５】
なお、第２のリセット信号線は画素２０の並ぶ行毎に設けられ、行毎に異なるタイミングでＨＩＧＨ、ＬＯＷの切替わる第２のリセット信号Φｒ２が流される。同じ行に配置される画素２０の第２のリセットトランジスタ２５ｂは同じ第２のリセット信号線に接続される。
【００２６】
第２のリセットトランジスタ２５ｂがＯＮになるときに、ＦＤ２３蓄積された電荷は電圧源Ｖｄｄに掃き出されてリセットされる。また、ＦＤ２３の電位は電圧源Ｖｄｄの電位から第２のリセットトランジスタ２５ｂの閾値電圧Ｖｔｈｒｓを引いた電位（Ｖｄｄ−Ｖｔｈｒｓ）にリセットされる。
【００２７】
また、ＦＤ２３は増幅トランジスタ２６のゲートに接続される。増幅トランジスタ２６のドレインは、電圧源Ｖｄｄに接続される。また増幅トランジスタ２６のソースは、行選択トランジスタ２７を介して垂直読出し線１５に接続される。増幅トランジスタ２６により出力インピーダンスが調整され、ＦＤ２３の電位に応じた信号電位が画素信号として出力される。
【００２８】
行選択トランジスタ２７のゲートは、行選択信号線に接続される。行選択信号線には、ＨＩＧＨ、ＬＯＷが切替わる行選択信号Φｓｌが流される。行選択トランジスタ２７がＯＮになるときに、画素信号が垂直読出し線１５に出力可能となる。
【００２９】
なお、行選択信号線は画素２０の並ぶ行毎に設けられ、行毎に異なるタイミングでＨＩＧＨ、ＬＯＷの切替わる選択信号Φｓｌが流される。同じ行に配置される画素２０の行選択トランジスタ２７は同じ行選択信号線に接続される。
【００３０】
なお、第１〜第３の転送信号線、第１、第２のリセット信号線、及び行選択信号線は、撮像部１１を水平に延びる線であり、垂直シフトレジスタ１２に接続される。第１〜第３の転送信号Φｔ１〜Φｔ３、第１、第２のリセット信号Φｒ１、Φｒ２、及び行選択信号Φｓｌは、垂直シフトレジスタ１２から出力される。
【００３１】
垂直読出し線１５は、撮像部１１を垂直に延びる線であり、同じ列の複数の画素２０における行選択トランジスタ２７に接続される。垂直読出し線１５は、撮像面の上方において電流源Ｉｓｓに接続される。垂直読出し線１５は、撮像面の下方においてＣＤＳ／ＳＨ回路３０に接続される。
【００３２】
ＣＤＳ／ＳＨ回路３０には、クランプコンデンサ３１、サンプルホールドコンデンサ３２、第３のリセットトランジスタ３３、サンプルホールドトランジスタ３４が設けられる。
【００３３】
クランプコンデンサ３１の入力端子ｃ１ａが垂直読出し線１５に接続される。クランプコンデンサ３１の出力端子ｃ１ｂが第３のリセットトランジスタ３３を介して基準電圧源Ｖｒｅｆに接続される。
【００３４】
クランプコンデンサ３１の出力端子ｃ１ｂはサンプルホールドトランジスタ３４を介してサンプルホールドコンデンサ３２の一方の端子ｃ２ａに接続される。なお、サンプルホールドコンデンサ３２の他方の端子は接地される。
【００３５】
第３のリセットトランジスタ３３およびサンプルホールドトランジスタ３４のゲートは、それぞれ第３のリセット信号線およびサンプルホールド信号線に接続される。第３のリセット信号線およびサンプルホールド信号線には、それぞれＨＩＧＨ、ＬＯＷが切替わる第３のリセット信号Φｒ３およびサンプルホールド信号Φｓｈが流される。
【００３６】
なお、ＣＤＳ／ＳＨ回路３０は、垂直読出し線１５毎に設けられる。すべてのＣＤＳ／ＳＨ回路３０における第３のリセットトランジスタ３３およびサンプルホールドトランジスタ３３は、同じ第３のリセット信号線およびサンプルホールド信号線に接続される。
【００３７】
後述するように、所定のタイミングで第３のリセット信号Φｒ３およびサンプルホールド信号ΦｓｈのＨＩＧＨとＬＯＷとを切替えることにより、画素２０から出力される画素信号がＣＤＳ／ＳＨ回路３０において相関二重サンプリング・サンプルホールドされる。
【００３８】
サンプルホールドコンデンサ３２の端子ｃ２ａは、列選択トランジスタ１６を介して水平読出し線１４に接続される。列選択トランジスタ１６のゲートは、列選択信号線に接続される。列選択信号線にはＨＩＧＨ、ＬＯＷが切替わる列選択信号Φｓｃが接続される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。
【００３９】
上述のような構成であるＣＭＯＳ撮像素子１０の動作について、図３のタイミングチャートを用いて説明する。
【００４０】
撮影待機状態であるＴ０のタイミングにおいて、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに維持される。第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに維持されることにより、ＦＤ２３およびクランプコンデンサ３１がリセットされる。したがって、ＦＤ２３およびクランプコンデンサ３１の出力端ｃ１ｂの電位は、それぞれ（Ｖｄｄ−Ｖｔｈｒｓ）およびＶｒｅｆに維持される。
【００４１】
使用者による撮像操作入力がなされると、ＣＭＯＳ撮像素子１０の撮像動作が開始される。まずＴ１のタイミングにおいて、第１のリセット信号Φｒ１がＨＩＧＨに切替えられ、ＰＤ２１に蓄積された電荷がリセット電圧源Ｖｄｄに掃き出される。
【００４２】
Ｔ２のタイミングにおいて、第１のリセット信号Φｒ１がＬＯＷに切替えられ、ＰＤ２１は信号電荷を生成し、蓄積する。Ｔ３のタイミングにおいて、第１の転送信号Φｔ１がＨＩＧＨに切替えられ、全画素２０のＰＤ２１に蓄積された信号電荷が第１、第２のコンデンサ２２ａ、２２ｂに転送される。
【００４３】
なお、ＣＭＯＳ撮像素子１０の露光時間は、第１のリセット信号Φｒ１がＬＯＷに切替えられてから第１の転送信号Φｔ１がＨＩＧＨに切替えられるまでの時間である。この間隔を調整することにより、露光時間の調整が可能である。
【００４４】
Ｔ３のタイミングの後、上から下に向けて順番に画素信号を出力させる行が選択される。すなわち、第２、第３の転送信号Φｔ２、Φｔ３、行選択信号ΦｓｌのＨＩＧＨ、ＬＯＷの切替えは、各行毎に行なわれる。
【００４５】
以後、特定の行の画素２０からの画素信号の出力について説明する。なお、他の行で行なわれる動作も同じである。
【００４６】
Ｔ４のタイミングにおいて、行選択信号ΦｓｌがＨＩＧＨに切替えられ、画素２０から画素信号が出力可能となる。また、同じＴ４のタイミングにおいて、サンプルホールド信号ΦｓｈがＨＩＧＨに切替えられ、サンプルホールドコンデンサ３２がリセットされ、サンプルホールドコンデンサ３２の端子ｃ２ａの電位はＶｒｅｆにリセットされる。
【００４７】
Ｔ５のタイミングでは、第３のリセット信号Φｒ３がＨＩＧＨに維持されたまま、第２のリセット信号Φｒ２がＬＯＷに切替えられ、ＦＤ２３のリセット動作が完了する。このとき、ＦＤ２３の電位はｋｔｃノイズの影響により（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ）に変化する。
【００４８】
また、垂直読出し線１５および入力端子ｃ１ａには、ＦＤ２３の電位から増幅トランジスタ２６の閾値電圧Ｖｔｈａｍを減じた電位（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ）が出力される。サンプルホールド信号ΦｓｈがＨＩＧＨに維持されているので、クランプコンデンサ３１には（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ−Ｖｒｅｆ）の電位差がかかることになる。
【００４９】
Ｔ６のタイミングにおいて、第３のリセット信号Φｒ３がＬＯＷに切替えられ、クランプコンデンサ３１の出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａを電気的に浮遊させる。
【００５０】
次のＴ７のタイミングにおいて、第２の転送信号Φｔ２がＨＩＧＨに切替えられ、第１のコンデンサ２２ａに蓄積されていた信号電荷がＦＤ２３に転送される。ＦＤ２３には第１のコンデンサ２２ａから転送された信号電荷に応じた電位変化ΔＶ１が生じ、ＦＤ２３の電位は（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ＋ΔＶ１）に変化する。
【００５１】
ＦＤ２３の電位変化により、クランプコンデンサ３１の入力端子ｃ１ａの電位は（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ＋ΔＶ１）に変化する。したがって、入力端子ｃ１ａにおいて（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ＋ΔＶ１）−（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ）＝ΔＶ１の電位変化が生じる。
【００５２】
入力端子ｃ１ａにおけるΔＶ１の電位変化により、電気的に浮遊状態である出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａには、Ｖｒｅｆ＋｛ΔＶ１×Ｃｓｈ／（Ｃｃｌ＋Ｃｓｈ）｝の電位変化が生じる。
【００５３】
Ｔ８のタイミングで、サンプルホールド信号ΦｓｈがＬＯＷに切替えられ、サンプルホールドコンデンサ３２には、端子ｃ２ａにおける電位変化量Ｖｒｅｆ＋｛ΔＶ１×Ｃｓｈ／（Ｃｃｌ＋Ｃｓｈ）｝がサンプルホールドされ、相関二重サンプリング・サンプルホールドが実行される。
【００５４】
なお、同じ行に配列されたすべての画素２０のサンプルホールドコンデンサ３２に電位変化量に相当する画素信号がサンプルホールドされる。
【００５５】
Ｔ９のタイミングで再び、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに切替えられ、ＦＤ２３およびクランプコンデンサ３１がリセットされる。Ｔ４のタイミングと同様に、ＦＤ２３およびクランプコンデンサ３１の出力端の電位は、（Ｖｄｄ−Ｖｔｈｒｓ）およびＶｒｅｆにリセットされる。
【００５６】
Ｔ９のタイミングの後、左から右に向かって順番に列選択信号ΦｓｃがＨＩＧＨに切替えられ（タイミングＴ１０参照）、サンプルホールドコンデンサ３２にサンプルホールドされた画素信号が順番に水平読出し線１４を介してＣＭＯＳ撮像素子１０の外部に出力される。
【００５７】
最後の列の画素２０からの画素信号の出力後のＴ１１のタイミングにおいて、サンプルホールド信号ΦｓｈがＨＩＧＨに切替えられる。サンプルホールド信号ΦｓｈがＨＩＧＨに切替えられることにより、サンプルホールドコンデンサ３２がリセットされ、サンプルホールドコンデンサ３２の端子ｃ２ａの電位はＶｒｅｆにリセットされる。
【００５８】
Ｔ１２のタイミングにおいて、第３のリセット信号Φｒ３がＨＩＧＨに維持されたまま、第２のリセット信号Φｒ２がＬＯＷに切替えられ、ＦＤ２３のリセット動作が完了する。タイミングＴ５と同様に、クランプコンデンサ３１に（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ−Ｖｔｈａｍ−Ｖｒｅｆ）の電位差がかかる。
【００５９】
Ｔ１３のタイミングにおいて、第３のリセット信号Φｒ３がＬＯＷに切替えられ、クランプコンデンサ３１の出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａを電気的に浮遊させる。
【００６０】
Ｔ１４のタイミングにおいて、第３の転送信号Φｔ３がＨＩＧＨに切替えられ、第２のコンデンサ２２ｂに蓄積されていた信号電荷がＦＤ２３に転送される。ＦＤ２３には第２のコンデンサ２２ｂから転送された信号電荷に応じた電位変化ΔＶ２が生じ、ＦＤ２３の電位は（Ｖｄｄ−Ｖｔｈｒｓ＋Ｖｋｔｃ＋ΔＶ２）に変化する。
【００６１】
Ｔ７のタイミングと同様にして、出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａには、Ｖｒｅｆ＋｛ΔＶ２×Ｃｓｈ／（Ｃｃｌ＋Ｃｓｈ）｝の電位変化が生じる。
【００６２】
Ｔ１５のタイミングにおいて、サンプルホールド信号ΦｓｈがＬＯＷに切替えられ、サンプルホールドコンデンサ３２には、端子ｃ２ａにおける電位変化量Ｖｒｅｆ＋｛ΔＶ２×Ｃｓｈ／（Ｃｃｌ＋Ｃｓｈ）｝がサンプルホールドされ、相関二重サンプリング・サンプルホールドが実行される。
【００６３】
Ｔ１６のタイミングで再び、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに切替えられ、ＦＤ２３およびクランプコンデンサ３１がリセットされる。Ｔ４のタイミングと同様に、ＦＤ２３およびクランプコンデンサ３１の出力端の電位は、（Ｖｄｄ−Ｖｔｈｒｓ）およびＶｒｅｆにリセットされる。
【００６４】
Ｔ１６のタイミングの後、左から右に向かって順番に列選択信号ΦｓｃがＨＩＧＨに切替えられ（タイミングＴ１７参照）、サンプルホールドコンデンサ３２にサンプルホールドされた画素信号が順番に水平読出し線１４を介してＣＭＯＳ撮像素子１０の外部に出力される。
【００６５】
最後の列の画素２０からの画素信号の出力後のＴ１８のタイミングにおいて、行選択信号ΦｓｌがＬＯＷに切替えられ、特定の行に並ぶ画素２０からの画素信号の出力を終了する。以後、他の行についてもタイミングＴ３〜Ｔ１８と同様にして画素信号の出力が実行される。
【００６６】
以上のようなタイミングで駆動されるＣＭＯＳ撮像素子１０の画素２０の受光量と画素信号の信号強度の関係について図４〜図６を用いて説明する。図４は第１のコンデンサ２２ａに蓄積された信号電荷に基づく画素信号の信号強度と受光量との関係を示すグラフである。図５は第２のコンデンサ２２ｂに蓄積された信号電荷に基づく画素信号の信号強度と受光量との関係を示すグラフである。図６は第１、第２のコンデンサ２２ａ、２２ｂに蓄積された信号電荷に基づく画素信号の信号強度の和と受光量との関係を示すグラフである。
【００６７】
電圧源Ｖｄｄの電圧値によって、行選択トランジスタ２７から出力される信号電位の上限値が定まる。その結果、画素信号に変換可能な信号電荷の最大値ＱｍａｘおよびＣＭＯＳ撮像素子１０から出力可能な画素信号の信号強度の最大値Ｖｍａｘが定まる。
【００６８】
前述のように第１のコンデンサ２２ａには、ＰＤ２１で蓄積した信号電荷の９０％が転送される。受光量が第１の受光量ＬＩ１未満では第１のコンデンサ２２ａに蓄積される信号電荷はＱｍａｘ未満であり、画素信号の信号強度は受光量に応じて増加する（図４参照）。
【００６９】
第１の受光量ＬＩ１以上の光を受光した場合には第１のコンデンサ２２ａにＱｍａｘ以上の信号電荷が蓄積される。Ｑｍａｘ以上の信号電荷が蓄積された場合の画素信号の信号強度は最大値Ｖｍａｘになる。
【００７０】
一方、前述のように第２のコンデンサ２２ｂには、ＰＤ２１で蓄積した信号電荷の１０％が転送される。受光量が第１の受光量ＬＩ１を超えて第２の受光量ＬＩ２のときに第２のコンデンサ２２ｂに蓄積される信号電荷がＱｍａｘとなる。したがって、第２の受光量ＬＩ２までの範囲内で受光量に応じた画素信号を生成可能である。
【００７１】
ＣＭＯＳ撮像素子１０の後段に設けられる信号処理回路４０（図１参照）などにおいて同一の画素２０における２つの画素信号の信号強度ΔＶ１、ΔＶ２との和ΔＶ１＋ΔＶ２が算出される。図６に示すように、画素２０における受光量が０〜第１の受光量ＬＩ１までの間では、高い感度の画素信号が得られる。一方、画素における受光量が第１の受光量ＬＩ１〜第２の受光量ＬＩ２の間では、低感度であるが広範囲の光量を検出可能な画素信号が得られる。
【００７２】
したがって、ＣＭＯＳ撮像素子１０により、ある程度の輝度までは高感度で撮影し、それを超える輝度に対しては、感度を落としてダイナミックレンジの拡大化が図られる。
【００７３】
以上のような構成である第１の実施形態のＣＭＯＳ撮像素子１０によれば、全画素同時電子シャッタを実行しながら、画質を劣化させること無く広いダイナミックレンジを備えることが可能になる。
【００７４】
次に、本発明の第２の実施形態を適用したＣＭＯＳ撮像素子について説明する。第２の実施形態は、第１、第２のコンデンサの代わりに、ＭＯＳキャパシタを用いる点において第１の実施形態と異なる。すなわち、図７に示すように、画素２００における第１、第３の転送トランジスタ２４ａ、２４ｃの間に第１のＭＯＳゲート２８ａが設けられ、第２、第４の転送トランジスタ２４ｂ、２４ｄの間に第２のＭＯＳゲート２８ｂが設けられる。
【００７５】
第１、第２のＭＯＳゲート２８ａ、２８ｂに電圧を印加することにより、第１、第２のＭＯＳゲート２８ａ、２８ｂがキャパシタとして機能する。第１、第２のＭＯＳゲート２８ａ、２８ｂへの電圧の印加のＯＮ／ＯＦＦの切替えは垂直シフトレジスタ１２によって行なわれる。
【００７６】
なお、第１、第２のＭＯＳゲート２８ａ、２８ｂには、静電容量の比率が９：１となるように電圧が印加される。したがって、第１の実施形態と同じくＰＤ２１に蓄積された信号電荷Ｑｐｄは転送により、第１のＭＯＳゲート２８ａ容量にＱｐｄ×９／１０の電荷、第２のＭＯＳゲート２８ｂ容量にＱｐｄ／１０の電荷が蓄積される。
【００７７】
第１、第２のＭＯＳゲート２８ａ、２８ｂおよび垂直シフトレジスタ１２以外の構成および機能は、第１の実施形態と同じである。
【００７８】
次に、第２の実施形態のＣＭＯＳ撮像素子の動作について、図８のタイミングチャートを用いて説明する。
【００７９】
撮影待機状態であるＴ０のタイミングにおいて、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに維持され、ＦＤ２３およびクランプコンデンサ３１がリセットされる。
【００８０】
使用者による撮像操作入力がなされると、ＣＭＯＳ撮像素子の撮像動作が開始される。まずＴ１のタイミングにおいて、第１のリセット信号Φｒ１がＨＩＧＨに切替えられ、ＰＤ２１に蓄積された電荷がリセット電圧源Ｖｄｄに掃き出される。
【００８１】
Ｔ２のタイミングにおいて、第１のリセット信号Φｒ１がＬＯＷに切替えられ、ＰＤ２１は信号電荷を生成し、蓄積する。
【００８２】
Ｔ３のタイミングにおいて、第１、第２のＭＯＳゲート２８ａ、２８ｂへの電圧印加がＯＮになり、第１、第２のＭＯＳゲート２８ａ、２８ｂがキャパシタとして機能可能になる。また、Ｔ３のタイミングにおいて、第１の転送信号Φｔ１がＨＩＧＨに切替えられ、全画素２００のＰＤ２１に蓄積された信号電荷が第１、第２のＭＯＳゲート２８ａ、２８ｂ容量に転送される。なお、第１の実施形態と同様にして、露光時間の調整が可能である。
【００８３】
第１の実施形態と同じく、Ｔ３のタイミングの後、上から下に向けて順番に画素信号を出力させる行が選択される。Ｔ４のタイミングにおいて、行選択信号ΦｓｌがＨＩＧＨに切替えられ、画素２００から画素信号が出力可能となる。
【００８４】
また、Ｔ４のタイミングにおいて、サンプルホールド信号ΦｓｈがＨＩＧＨに切替えられ、サンプルホールドコンデンサ３２がリセットされる。
【００８５】
Ｔ５のタイミングでは、第３のリセット信号Φｒ３がＨＩＧＨに維持されたまま、第２のリセット信号Φｒ２がＬＯＷに切替えられ、ＦＤ２３のリセット動作が完了する。Ｔ６のタイミングにおいて、第３のリセット信号Φｒ３がＬＯＷに切替えられ、クランプコンデンサ３１の出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａを電気的に浮遊させる。
【００８６】
次のＴ７のタイミングにおいて、第２の転送信号Φｔ２がＨＩＧＨに切替えられ、第１のＭＯＳゲート２８ａ容量に蓄積されていた信号電荷がＦＤ２３に転送される。ＦＤ２３に信号電荷が転送されると、第１の実施形態と同様に、サンプルホールドコンデンサ３２の端子ｃ２ａにおいて、電位変化が生じる。
【００８７】
Ｔ８のタイミングで、サンプルホールド信号ΦｓｈがＬＯＷに切替えられ、サンプルホールドコンデンサ３２には、電位変化量がサンプルホールドされ、相関二重サンプリング・サンプルホールドが実行される。
【００８８】
Ｔ９のタイミングで再び、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに切替えられ、ＦＤ２３およびクランプコンデンサ３１がリセットされる。Ｔ９のタイミングの後、左から右に向かって順番に列選択信号ΦｓｃがＨＩＧＨに切替えられ（タイミングＴ１０参照）、サンプルホールドコンデンサ３２にサンプルホールドされた画素信号が順番に水平読出し線１４を介してＣＭＯＳ撮像素子の外部に出力される。
【００８９】
Ｔ１１のタイミングにおいて、サンプルホールド信号ΦｓｈがＨＩＧＨに切替えられ、サンプルホールドコンデンサ３２がリセットされる。Ｔ１２のタイミングにおいて、第３のリセット信号Φｒ３がＨＩＧＨに維持されたまま、第２のリセット信号Φｒ２がＬＯＷに切替えられ、ＦＤ２３のリセット動作が完了する。
【００９０】
Ｔ１３のタイミングにおいて、第３のリセット信号Φｒ３がＬＯＷに切替えられ、クランプコンデンサ３１の出力端子ｃ１ｂおよびサンプルホールドコンデンサ３２の端子ｃ２ａを電気的に浮遊させる。Ｔ１４のタイミングにおいて、第３の転送信号Φｔ３がＨＩＧＨに切替えられ、第２のＭＯＳゲート２８ｂ容量に蓄積されていた信号電荷がＦＤ２３に転送される。
【００９１】
ＦＤ２３に信号電荷が転送されると、第１の実施形態と同様に、サンプルホールドコンデンサ３２の端子ｃ２ａにおいて、電位変化が生じる。Ｔ１５のタイミングにおいて、サンプルホールド信号ΦｓｈがＬＯＷに切替えられ、サンプルホールドコンデンサ３２には、端子ｃ２ａにおける電位変化量がサンプルホールドされ、相関二重サンプリング・サンプルホールドが実行される。
【００９２】
Ｔ１６のタイミングで再び、第２、第３のリセット信号Φｒ２、Φｒ３がＨＩＧＨに切替えられ、ＦＤ２３およびクランプコンデンサ３１がリセットされる。Ｔ１６のタイミングの後、左から右に向かって順番に列選択信号ΦｓｃがＨＩＧＨに切替えられ（タイミングＴ１７参照）、サンプルホールドコンデンサ３２にサンプルホールドされた画素信号が順番に水平読出し線１４を介してＣＭＯＳ撮像素子の外部に出力される。
【００９３】
最後の列の画素２００からの画素信号の出力後のＴ１８のタイミングにおいて、行選択信号ΦｓｌがＬＯＷに切替えられ、特定の行に並ぶ画素２００からの画素信号の出力を終了する。以後、他の行についてもタイミングＴ３〜Ｔ１８と同様にして画素信号の出力が実行される。
【００９４】
以上のような構成である第２の実施形態のＣＭＯＳ撮像素子によっても、全画素同時電子シャッタを実行しながら、画質を劣化させること無く広いダイナミックレンジを備えることが可能である。
【００９５】
なお、第１、第２の実施形態において、第１、第２のコンデンサ２２ａ、２２ｂまたは第１、第２のＭＯＳゲート２８ａ、２８ｂ容量の静電容量の比を９：１に定めたが、特にこの比率に限定されるわけではない。両者の静電容量が互いに異なれば、本実施形態と同様の効果を得ることが可能である。
【００９６】
また、第１、第２の実施形態において、ＰＤ２１に第１のリセットトランジスタ２５ａを接続する構成であるが、第１のリセットトランジスタ２５ａが無くても、本実施形態における画質を劣化させずにダイナミックレンジを広くすることは可能である。
【００９７】
また、第１、第２の実施形態において、フローティングディフュージョン２３を用いたが、フローティングゲートであってもよく、第１、第２のキャパシタ２２ａ、２２ｂまたは第１、第２のＭＯＳゲート２８ａ、２８ｂ容量に蓄積された信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。
【００９８】
また、第１、第２の実施形態において、撮像面における画素の配列はマトリックス状であるが、２次元状のいかなる配列であってもよい。また、本実施形態における撮像素子はＣＭＯＳ固体撮像素子であるが、他のＸＹアドレス方式の撮像素子にも適用可能である。
【００９９】
また、第１、第２の実施形態において、撮像部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【図２】第１の実施形態の撮像部における画素の構成を示す回路図である。
【図３】第１の実施形態のＣＭＯＳ撮像素子の動作を説明するタイミングチャートである。
【図４】第１のコンデンサに蓄積された信号電荷に基づく画素信号の信号強度と受光量との関係を示すグラフである。
【図５】第２のコンデンサに蓄積された信号電荷に基づく画素信号の信号強度と受光量との関係を示すグラフである。
【図６】第１、第２のコンデンサに蓄積された信号電荷に基づく画素信号の信号強度の和と受光量との関係を示すグラフである。
【図７】第２の実施形態の撮像部における画素の構成を示す回路図である。
【図８】第２の実施形態のＣＭＯＳ撮像素子の動作を説明するタイミングチャートである。
【符号の説明】
【０１０１】
１０  ＣＭＯＳ固体撮像素子
１４  水平読出し線
１５  垂直読出し線
２０  画素
２２ａ、２２ｂ  第１、第２のコンデンサ
２３  フローティングディフュージョン（ＦＤ）
２４ａ、２４ｂ、２４ｃ、２４ｄ  第１、第２、第３、第４の転送トランジスタ
２５ａ、２５ｂ  第１、第２のリセットトランジスタ
３０  相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路
３１  クランプコンデンサ
３２  サンプルホールドコンデンサ
３３  第３のリセットトランジスタ
３４  サンプルホールドトランジスタ
Ｉｓｓ  電流源
Ｖｄｄ  電圧源
Ｖｒｅｆ  基準電圧源
Φｒ１〜Φｒ３  第１〜第３のリセット信号
Φｓｈ  サンプルホールド信号
Φｔ１〜Φｔ４  第１〜第４の転送信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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