(57)【要約】【課題】故障解析において、故障が発生する恐れのある配線の組み合わせである近接配線ペアを抽出する際に必要となる時間およびメモリ量を削減する。【解決手段】  故障解析装置に入力された配線レイアウトデータは、配線層別に分割される。そして各配線層ごとに、配線パターン間の故障発生確率を算出することでクリティカルエリア（ＣＡ）を抽出し、そのＣＡを生じさせている配線パターンの組を近接ペアとして抽出する。この配線層ごとの処理は互いに並列処理する。その後、配線層ごとに得られた近接ペアのデータに対してマージ処理を行い、半導体装置全体についての近接ペアおよびその各々の故障発生確率のデータを得る。そして近接ペアのデータが故障発生確率の高い順にソーティングされた近接ペアリストが作成される。【選択図】図２
2008311478.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体装置の配線レイアウトのデータに基づいて、配線パターン間の異物による故障発生確率を算出することにより、故障が生じ得る前記配線パターンの組み合わせである近接配線ペアを抽出する工程と、
（ｂ）前記故障発生確率に基づく前記近接配線ペアの優先度に従って、前記半導体装置の故障解析を行う工程とを備え、
前記工程（ａ）は、
（ａ−１）前記配線レイアウトを仮想的に複数の領域に分割し、当該領域ごとに前記近接配線ペアを抽出する工程と、
（ａ−２）前記領域ごとに得られた前記近接配線ペアおよびその故障発生確率のデータをマージして、前記半導体装置全体における前記近接配線ペアおよびその故障発生確率を得る工程とを備える
ことを特徴とする故障解析方法。
【請求項２】
請求項１記載の故障解析方法であって、
前記工程（ａ−１）において、前記領域ごとに行われる前記近接配線ペアの抽出処理は、それぞれ互いに並列処理される
ことを特徴とする故障解析方法。
【請求項３】
請求項１または請求項２記載の故障解析方法であって、
前記配線レイアウトは複数の配線層から構成されており、
前記工程（ａ−１）においては、前記配線レイアウトが前記配線層ごとに分割される
ことを特徴とする故障解析方法。
【請求項４】
請求項３記載の故障解析方法であって、
前記工程（ａ−１）においては、互いに接続して同一の配線を構成する配線パターンに対して同一の識別子が付与され、
前記工程（ａ−２）においては、同一の識別子の組を有する近接配線ペア同士の故障発生確率が加算されることで、前記半導体装置全体における当該近接配線ペアの故障発生確率が算出される
ことを特徴とする故障解析方法。
【請求項５】
請求項３または請求項４記載の故障解析方法であって、
前記工程（ａ−１）においては、各配線層ごとに分割された前記配線レイアウトがさらに複数のブロックごとに分割され、
前記工程（ａ−２）は、
前記ブロックごとに得られた前記近接配線ペアおよびその故障発生確率のデータをマージして、前記配線層ごとの前記近接配線ペアおよびその故障発生確率を得る工程を含む
ことを特徴とする故障解析方法。
【請求項６】
請求項５記載の故障解析方法であって、
前記配線層の各々における前記ブロックの数は、多くの前記配線パターンが含まれる前記配線層ほど多く設定される
ことを特徴とする故障解析方法。
【請求項７】
請求項５または請求項６記載の故障解析方法であって、
前記ブロック同士の境界は、前記ブロックの各々に含まれる配線パターンの数が互いにほぼ等しくになるように設定される
ことを特徴とする故障解析方法。
【請求項８】
請求項５から請求項７のいずれか記載の故障解析方法であって、
隣接する前記ブロック同士は、少なくとも発生し得る異物の最大径だけオーバラップしており、
前記工程（ａ−２）においては、前記ブロックごとに得られた前記近接配線ペアおよびその故障発生確率のデータをマージする際に、複数のブロックがオーバラップした領域の故障発生確率が重複加算されないよう処理が成される
ことを特徴とする故障解析方法。
【請求項９】
請求項８記載の故障解析方法であって、
前記工程（ａ）は、
（ａ−３）前記近接配線ペアの前記故障発生確率に対し、当該近接配線ペアの属する回路の種類に応じた係数を乗ずる工程をさらに備え、
前記工程（ｂ）における前記優先度は、前記係数を乗じた後の前記故障発生確率の値に基づいて決定される
ことを特徴とする故障解析方法。
【請求項１０】
請求項９記載の故障解析方法であって、
前記（ａ−３）においては、ダミーパターンとしての配線パターンを含む近接配線ペアの少なくとも一部について、前記係数は０が設定される
ことを特徴とする故障解析方法。
【請求項１１】
請求項１から請求項９のいずれか記載の故障解析方法であって、
前記レイアウトデータのうち、ダミーパターンとしての配線パターンのデータは、少なくともその一部が無視される
ことを特徴とする故障解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の故障解析方法に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large-Scale Integration）等の半導体装置の故障解析においては、例えばテスタを用いたＩＤＤＱ（Integrated Circuit Quiescent Current）テスト等により検出されたエラー出力が当該ＬＳＩ内のどの部分の故障に由来するものであるか、を突きとめることは重要である。
【０００３】
その技術としては、ＬＳＩの論理ネット上の複数の箇所について、その箇所が故障したときのエラー出力の波形（エラー出力パターン）を、回路の論理情報に基づき予め仮定しておき、故障の位置とそのときのエラー出力パターンとを関連付けした故障パターンのデータを、データベース化しておく技術がある。そして故障解析は、実際に得られたエラーパターンをデータベース内の故障パターンとを照らし合わせて、ＬＳＩ内部における故障の位置を特定することによって行われる。
【０００４】
しかし、近年の半導体装置の高集積化に伴い回路が大規模化したＬＳＩに対しては、故障を想定すべき箇所の数が莫大となり、論理ネット上の全ての箇所についての故障パターンを仮定するのは現実的ではない。
【０００５】
そこで、ＬＳＩの製造過程における異物のサイズ分布および配線のレイアウトパターンの情報を基づいて、ＬＳＩ内の位置ごとの故障発生確率を求め、その確率が高い箇所から優先順位をつけて解析を行うＩＦＡ（Inductive Fault Analysis）が広く用いられている（例えば下記の非特許文献１）。ＩＦＡにおいては、異物の発生により配線間ショートが起こる危険性のある領域（クリティカルエリア（Critical Area）、以下「ＣＡ」と称す）を求め、各ＣＡを生じさせている配線パターンの組み合わせである「近接配線ペア」を、上記の故障発生確率に応じた優先度を付してリスト化する手法がとられている（詳細は後述する）。
【０００６】
【非特許文献１】V. Krishnaswamy, A.B. Ma, P. Vishakantaiah, "A Study of Bridging Defect Probabilities on a Pentium (tm) 4 CPU", International Test Conference 2001 (ITC'01), 2001, pp688-694.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のＩＦＡでは、回路に含まれる配線パターン数がｎであるとき、それらの中から全ての近接配線ペアを優先度をつけて抽出する処理をほぼΟ（ｎlogｎ）の計算量にて行うことが可能であるが、それでもＳｏＣ（System On A Chip）のような大規模ＬＳＩを扱うとなると、必要となる時間およびメモリ量が現実的ではなくなるという問題が生じる。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、故障解析において近接配線ペアを抽出する際に必要となる時間およびメモリ量を削減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る故障解析方法は、配線のレイアウトデータを配線層ごとに仮想的に分割し、各配線層ごとに配線パターン間の故障発生確率を算出することでＣＡを抽出して、そのＣＡを生じさせている配線パターンの組を近接配線ペアとして抽出するものである。その後、配線層ごとに得られた近接ペアのデータに対してマージ処理を行い、半導体装置全体についての近接配線ペアおよびその各々の故障発生確率のデータを得る。そして近接配線ペアのデータが故障発生確率の高い順にソーティングされた近接ペアリストが作成される。
【発明の効果】
【００１０】
本発明によれば、近接配線パターンの抽出を、配線パターンを配線層ごとに分割して行うため、このとき同時に扱う配線パターンの数ｎを小さくできる。近接配線ペアを抽出するための計算量はほぼΟ（ｎlogｎ）であるので、それによって近接ペアの抽出に要する時間およびメモリ量を少なくすることができる。
【発明を実施するための最良の形態】
【００１１】
まず本発明の説明に先立って、ＩＦＡにおけるＣＡ、近接配線ペア（以下「近接ペア」と称す）およびその優先度について説明する。上記のように、ＣＡは、異物の発生により配線間ショートすなわち故障が起こる危険性のある領域として定義される。
【００１２】
例えば図１のように、並んで配設された２本の配線Ａ，Ｂを想定する。配線Ａ，Ｂの間隔をＳ、両者が対向する部分の長さ（対向長）をＬ、発生し得る異物の最大径をｒとする。このときｒ≧Ｓの関係にあれば、異物の発生によって配線Ａ，Ｂ間がショートする故障が発生する可能性がある。つまり近接ペアは、異物の最大径よりも狭い間隔で隣接する配線のペアとして定義される。
【００１３】
異物によりショートが生じる確率はｒがＳに比べて大きいほど高くなる。例えばｒ＝Ｓであれば、異物がその中心（図１において「ｘ」で示す）の位置を配線Ａ，Ｂ間の中央とするように発生した場合にしかショートは生じないが、ｒがＳに対して大きくなれば異物の中心位置が配線Ａ，Ｂ間の中央からある程度ずれてもショートが生じるようになることから明らかである。
【００１４】
つまりｒがＳに対して大きくなるほど、配線Ａ，Ｂ間をショートさせる異物の発生領域すなわち配線Ａ，Ｂ間のＣＡの幅が広くなるので、ショートの発生確率が高くなる。また配線Ａ，Ｂの対向長Ｌが長くなった場合も、配線Ａ，Ｂ間のＣＡが長くなるのでショートの発生確率が高くなる。つまり広い面積のＣＡほど、その領域における故障の発生確率が高くなる。
【００１５】
ＩＦＡでは、近接ペアを、その間における故障発生確率に応じた優先度を付してリスト化する手法がとられているが、以上の理由から、通常その優先度はＣＡの面積に基づいて決定される。つまり広いＣＡを形成している近接ペアほど、優先度の高いものとして取り扱われる。そして故障解析（エラー出力パターンの照らし合わせ）を、優先度の高いものから順に行うことにより、短時間での故障箇所の特定を可能にしている。
【００１６】
先に述べたように、回路に含まれる配線パターン数がｎであるとき、全ての近接ペアをその優先度（故障発生確率）と共に抽出する処理をほぼΟ（ｎlogｎ）の計算量にて行うことができるが、故障解析の対象が大規模ＬＳＩになると、必要となる時間およびメモリ量が現実的ではなくなる。以下、この問題を解決することが可能な、本発明に係る故障解析方法について説明する。
【００１７】
本発明においては、ＬＳＩの回路（論理ネット）のレイアウトを所定の規則に基づいて、仮想的に複数の領域に分割し、近接ペアの抽出処理をそれら分割された領域ごとに分けて行う。近接ペアを抽出する計算量はほぼΟ（ｎlogｎ）であるので、分割処理によって同時に取り扱うｎ（配線パターンの数）を少なくすることで全体としての計算量を減らすことができる。より好ましくは、そのように分割して行う複数の処理を、互いに並列処理して近接ペアの抽出に要する時間をさらに削減する。
【００１８】
ここで半導体装置の故障解析は、次に示すような特徴を有している。
（特徴１）製造過程で発生した一の異物は、それが発生したのと同一の配線層内でショートを発生させるのみであり、その他の配線層での故障には影響しない
（特徴２）製造過程で発生する異物の最大の大きさ（径）はほぼ決まっているため、故障解析ではその最大径以下の異物のみを考慮すれば足りる
（特徴３）回路の特性により、異物による影響の度合いが異なる
本発明では、これら３つの特徴のうち１つ以上を考慮して、上記の分割に係る一定の規則が規定される。以下、本発明に係る実施の形態を具体的に説明する。
【００１９】
＜実施の形態１＞
実施の形態１では上記の「特徴１」を考慮し、近接ペアの抽出を配線層ごとに分割して処理する。
【００２０】
図２は、実施の形態１に係る故障解析装置が備えるプログラム（故障解析プログラム）の一部を示す機能ブロック図である。同図では特に、当該プログラムにおける本発明が適用される部分、すなわち配線レイアウトのデータに基づいて近接ペアを抽出し、それに優先度を付したリスト（近接ペアリスト）を得るまでの過程が示されている。
【００２１】
まず故障解析装置に、解析の対象となるＬＳＩ（半導体装置）の配線レイアウトデータ（配線データ）が入力される（ステップＳ１）。配線データの形式としては任意のものでよいが、例えば、配線同士の接続情報を表すＤＥＦ（design-exchange format）および各配線パターンの形状情報を表すＬＥＦ（library-exchange format）の組み合わせを用いることができる。
【００２２】
入力された配線データは、故障解析プログラム中に規定された分割処理部にて、配線層ごとに分けられる（ステップＳ２）。その結果、第１層〜第ｍ層（ｍは配線層数）の配線データがそれぞれデータベース化される（ステップＳ３）。このとき配線パターンの一つ一つにはＩＤ（識別子）が付与される。但し、後に行うデータのマージ処理を容易に行う目的で、互いに電気的に接続されて同一の配線を構成する配線パターンについては、それが属する配線層に関係なく、全て同一のＩＤを付与しておく。
【００２３】
そして各配線層ごとに、配線パターン間の故障発生確率を算出することでＣＡを抽出し、それにより当該ＣＡを形成している配線パターンの組を近接ペアとして抽出する（ステップＳ４）。この抽出処理は、従来のＩＦＡによる手法と同じでよい。
【００２４】
その結果、第１層〜第ｍ層それぞれにおける近接ペアのデータが得られる（ステップＳ５）。このとき近接ペアの各データは、その故障発生確率（すなわちＣＡの面積）と関連付けして保存される。なお本実施の形態では、上記のステップＳ４，Ｓ５における配線層ごとの処理を、互いに並列処理させている。
【００２５】
全ての配線層についての近接ペアのデータが得られると、故障解析プログラム中に規定されたマージ処理部にて、配線層ごとの近接ペアのデータを多層配線層全体についてのものへと纏め上げるマージ処理が行われる（ステップＳ６）。通常、配線は１つの配線層内で完結することは少なく、上下の配線層を接続するコンタクトを通して複数の配線層にまたがっている。当該マージ処理では、複数の配線層にまたがる近接ペアにおける故障発生確率が再計算される。
【００２６】
上記「特徴１」のため、複数の配線層にまたがる近接ペアの故障発生確率は、その近接ペアに関して各配線層で得られた故障発生確率の和となる。本実施の形態では、データの分割処理を行う際（ステップＳ２）、互いに接続されて同一の配線を構成する配線パターンには、それが属する配線層に関係なく同一のＩＤを付与した。従って、このマージ処理においては、同一のＩＤのペアを持っている近接ペアの故障発生確率を全て加算する処理が行われる。
【００２７】
その結果、多層配線層全体（ＬＳＩ全体）についての、近接ペアおよびその各々の故障発生確率のデータが得られる。そしてそれに基づき、近接ペアのデータが故障発生確率の高い順にソーティングされた近接ペアリストが作成される。
【００２８】
先に述べたように、ｎ個の配線パターンから全ての近接ペアを抽出するための計算量はほぼΟ（ｎlogｎ）である。よって本実施の形態のように、配線データを配線層ごとの複数に分割し、同時に取り扱うｎの値を小さくすれば、全体として、近接ペアの抽出に要する時間およびメモリ量を少なくすることができる。
【００２９】
また本実施の形態のように、配線層ごとに分割して行う処理（上記のステップＳ４，Ｓ５）を互いに並列処理することで、近接ペアの抽出に要する時間をさらに大幅短縮することができる。
【００３０】
＜実施の形態２＞
実施の形態１においては、近接ペアの抽出処理を配線層ごとに分けて行ったが、本実施の形態においては、同一の配線層内における処理をさらに分割して行う。但し、一の配線層を単純に複数の領域（以下「ブロック」と称す）に分割し、そのブロックごとに故障発生確率を独立して計算したのでは、複数のブロックにまたがって生じているＣＡが存在した場合にそれが抽出されず、故障発生確率にマイナスの誤差が発生する。
【００３１】
本実施の形態では、この誤差を発生させないように、配線層を複数のブロックに分割する際、各ブロックを一定量ずつ互いにオーバラップさせる。そうすれば抽出されないＣＡが生じることは無くなる。しかしそれだけではオーバラップ領域で同じＣＡが重複して抽出される可能性があるので、故障発生確率にプラスの誤差が発生する。そのため本実施の形態では、各ブロックにおけるＣＡのデータをマージする際に、オーバラップ領域のＣＡが重複してカウントされないようにする。
【００３２】
ここで上記「特徴２」から、ブロックをオーバラップさせる量は、発生し得る異物の最大径でよい。ＣＡは、異物の最大径よりも狭い間隔で隣接する配線の間に形成されるため、隣接するブロックを少なくとも異物の最大径だけオーバラップさせれば、その２つのブロックの境界において、どちらのブロックでも抽出されないＣＡを無くすことができる。
【００３３】
図３は、実施の形態２に係る故障解析装置が備えるプログラム（故障解析プログラム）の一部を示す機能ブロック図である。同図においても、当該プログラムにおける本発明が適用される部分、すなわち配線データに基づいて近接ペアを抽出し、それに優先度を付した近接ペアリストを得るまでの過程が示されている。
【００３４】
故障解析装置に、解析の対象となるＬＳＩの配線データ（例えばＤＥＦおよびＬＥＦ）が入力される（ステップＳ１１）。当該配線データは、故障解析プログラム中に規定された分割処理部にて、まずは配線層ごとに分けられ（ステップＳ１２）、第１層〜第ｍ層（ｍは配線層数）の配線データがそれぞれデータベース化される（ステップＳ１３）。このとき配線パターンの一つ一つにはＩＤが付与される。但し、後に行うデータマージ処理を容易に行うために、互いに電気的に接続されて同一の配線を構成する配線パターンについては、それが属する配線層に関係なく、全て同一のＩＤを付与しておく。
【００３５】
本実施の形態では各配線層ごとに分けられた配線データを、さらに複数個のブロックごとに分割する（ステップＳ１４）。その結果、各配線層ごとに、第１〜第ｋブロック（ｋは各配線層におけるブロック数）の配線データがそれぞれデータベース化される（ステップＳ１５）。このとき、複数のブロックにまたがった配線パターンに対しては、当該配線パターンをブロックごとの部分に分けて考え、その部分ごとに補助的なＩＤ（以下「補助ＩＤ」）を付与する。なお、補助ＩＤを付与する際には、ブロック間のオーバラップ領域も１つのブロックとみなし、オーバラップ領域に属する部分にも個別の補助ＩＤを付与する。
【００３６】
図４（ａ）に補助ＩＤの付与例を示す。説明の簡単のため、３つの配線Ｌ１〜Ｌ３が存在する配線層を２つのブロック（第１、第２ブロック）に分割する例を示す。同図の如く、第１ブロックと第２ブロックとの間は、当該配線層に発生し得る異物の最大径ｘだけオーバラップさせている。つまりこのオーバラップ領域は、第１ブロックにも第２ブロックにも属する領域である。
【００３７】
配線Ｌ１は、第１ブロックとオーバラップ領域にまたがっているので、例えばその第１ブロックのみに属する部分に補助ＩＤ(1-1)を、オーバラップ領域に属する部分に補助ＩＤ(1-2)を、それぞれ付与する。同様に、第１ブロック、オーバラップ領域、第２ブロックにまたがる配線Ｌ２に対しては、その第１ブロックのみに属する部分に補助ＩＤ(2-1)を、オーバラップ領域に属する部分に補助ＩＤ(2-2)を、第２ブロックのみに属する部分に補助ＩＤ(2-3)を、それぞれ付与する。また、オーバラップ領域および第２ブロックにまたがる配線Ｌ３には、そのオーバラップ領域に属する部分に補助ＩＤ(3-1)を、第２ブロックのみに属する部分に補助ＩＤ(3-2)を、それぞれ付与する。
【００３８】
そして各ブロックごとに、配線パターン間の故障発生確率を算出することでＣＡを抽出し、当該ＣＡを形成している配線パターンの組を近接ペアとして抽出する（ステップＳ１６）。この抽出処理は、従来のＩＦＡによる手法と同じでよい。
【００３９】
その結果、各配線層の第１〜第ｋブロックそれぞれについて、近接ペアのデータが得られる。このとき各近接ペアのデータは、その故障発生確率（すなわちＣＡの面積）と関連付けして保存される。
【００４０】
全てのブロックについての近接ペアのデータが得られると、故障解析プログラム中に規定されたマージ処理部にて、ブロックごとに得られた近接ペアのデータを、配線層全体のものとして纏め上げるマージ処理が行われる（ステップＳ１７）。このマージ処理では、複数のブロックにまたがる近接ペアにおける故障発生確率が再計算される。その結果、各配線層における近接ペアのデータが得られる（ステップＳ１８）。
【００４１】
本実施の形態では、配線データをブロックごとに分割する際（ステップＳ１４）、隣接ブロック間のオーバラップ領域に属する配線の部分にも個別に補助ＩＤを付していた。当該マージ処理においては、同一の補助ＩＤのペアを持っている近接ペアの故障発生確率を重複して加算しないようにする処理が行われる。
【００４２】
上記の図４（ａ）の例であれば、図４（ｂ）に示す処理が行われる。即ち、図４（ａ）の例では、オーバラップ領域を含む第１ブロック内で抽出される近接ペアは、補助ＩＤ(1-1)-(2-1)のペアと、補助ＩＤ(1-2)-(2-2)のペアと、補助ＩＤ(2-2)-(3-1)のペアとの３つである。またオーバラップ領域を含む第２ブロック内で抽出される近接ペアは、補助ＩＤ(1-2)-(2-2)のペアと、補助ＩＤ(2-2)-(3-1)のペアと、補助ＩＤ(2-3)-(3-2)のペアとの３つである。このようにオーバラップ領域に属する補助ＩＤ(1-2)-(2-2)のペアおよび補助ＩＤ(2-2)-(3-1)のペアは、第１ブロックと第２ブロックとで重複して抽出される。
【００４３】
そこで第１および第２ブロックのデータを纏めるマージ処理では、図４（ｂ）の如く、それら重複した補助ＩＤのペアを１回のみカウントするようにする。その結果、図４（ａ）の配線層全体における近接ペアとして、補助ＩＤ(1-1)-(2-1)のペアと、補助ＩＤ(1-2)-(2-2)のペアと、補助ＩＤ(2-2)-(3-1)のペアと、補助ＩＤ(2-3)-(3-2)のペアとの４つが重複せずに得られる。
【００４４】
最終的には、それらのうち補助ＩＤ(1-1)-(2-1)のペアおよび補助ＩＤ(1-2)-(2-2)のペアの故障発生確率の和が近接ペアＬ１，Ｌ２の故障発生確率として算出され、補助ＩＤ(2-2)-(3-1)のペアおよび補助ＩＤ(2-3)-(3-2)のペアの故障発生確率の和が、近接ペアＬ２，Ｌ３の故障発生確率として算出される。このようなマージ処理を行うことによって、オーバラップ領域内の故障発生確率が重複して加算されることが回避でき、ブロック同士をオーバラップさせることによる故障発生確率の誤差は生じない。
【００４５】
なお本実施の形態では、上記のステップＳ１４〜Ｓ１８における配線層ごとおよびブロックごとの処理を、並列して処理させている。
【００４６】
ステップＳ１８にて全ての配線層についての近接ペアのデータが得られると、その後は実施の形態１のステップＳ６と同様に、配線層ごとに得られた近接ペアのデータに対するマージ処理が行われる（ステップＳ２９）。つまり、複数の配線層にまたがる近接ペアにおける故障発生確率が再計算される。
【００４７】
その結果、多層配線層全体に関しての、近接ペアおよびその各々の故障発生確率のデータが得られる。そしてそれに基づき、近接ペアのデータが故障発生確率の高い順にソーティングされた近接ペアリストが作成される。
【００４８】
先に述べたように、ｎ個の配線パターンから全ての近接ペアを抽出するための計算量はほぼΟ（ｎlogｎ）である。よって本実施の形態のように、配線データを配線層ごとの複数に分割し、さらにそれを複数のブロックに分割することで、同時に取り扱うｎの値が実施の形態１よりもさらに小さくなり、全体として、近接ペアの抽出に要する時間およびメモリ量を少なくすることができる。
【００４９】
また本実施の形態のように、配線層ごとおよびブロックごとに分割して行う処理（上記のステップＳ１４〜Ｓ１９）を並列処理にて行うことで、近接ペアの抽出に要する時間をさらに大幅短縮することができる。
【００５０】
＜実施の形態３＞
実施の形態２においては、同一の配線層を所定のブロックに分け、近接ペアの抽出処理をそのブロック単位に分割して行うことで、同時に取り扱うｎの数を小さくして近接ペアの抽出の計算量を小さくする手法を示した。実施の形態２では各配線層におけるブロックの数をどの配線層でも同じ（ｋ個）にしていたが、本実施の形態では、配線層に含まれる配線パターンの数に応じて、当該配線層におけるブロックの数を適切に定める。
【００５１】
ＬＳＩの配線層それぞれにおける配線パターンの数は一定ではなく、一般的に上層に比べて下層の方が配線パターン数が多い。つまり、各配線層におけるブロック数が等しい場合、上層のブロックよりも下層のブロックの方が、多くの配線パターンを有することになる。よって上層の処理に比べて下層の処理に時間がかかるようになる。例えば実施の形態２のように配線層ごとおよびブロックごとの処理を並列して行った場合、全体の処理速度が下層の処理速度に律速されると共に、必要となるメモリ量も下層の処理により多く必要になるため処理効率が低下する。そこで本実施の形態においては、各配線層におけるブロック数を、その配線層に含まれる配線パターン数に応じて設定する。
【００５２】
図５は、実施の形態３に係る故障解析装置が備えるプログラム（故障解析プログラム）の一部を示す機能ブロック図である。同図においては、図３に示したものと同様の要素には同一符号を付してあるので、それらのここでの説明は省略する。
【００５３】
本実施の形態では、入力された配線データが配線層別に分けられると（ステップＳ１３）、それら各配線層それぞれの配線パターン数に基づいて、各配線層ごとにブロック数（分割数ｋ1，ｋ2，…，ｋm）が決定される（ステップＳ２０）。このとき、各ブロックに含まれる配線パターン数のばらつきが小さくなるように、配線パターン数の多い層ほどブロック数（分割数）が多く設定される。
【００５４】
このようにブロック数が配線層ごとに異なることを除いては、実施の形態３と同様であるので、以降の処理については説明を省略する。
【００５５】
本実施の形態によれば、配線層に含まれる配線パターン数に応じてブロック数が決定されるため、実施の形態２のように配線層ごとのブロック数が一定の場合に比べ、各ブロックに属する配線パターン数のばらつきは少なくなる。つまり配線パターン数の少ない配線層の処理速度と配線パターン数の多い配線層の処理速度との差が小さくなる。従って、配線層ごとの近接ペアの抽出を並列処理する場合の処理効率が、実施の形態３よりも向上するという効果が得られる。
【００５６】
＜実施の形態４＞
上記の実施の形態３においては、各配線層のブロック数を定めるときに、配線パターン数の多い層ほどブロック数を多くした。それにより、各ブロックに含まれる配線パターン数のばらつきは小さくなる。しかし配線パターンの密度は常に均一ではないため、各ブロックに含まれる配線パターン数がほぼ均等になるとは限らない。配線パターンの密度が不均一なために各ブロックに含まれる配線パターン数にばらつきが生じた場合にも、処理効率の低下の問題は生じる。
【００５７】
そこで本実施の形態では、実施の形態３において配線データをブロックごとに分割する際（ステップＳ１３）に、配線パターンの密度分布を考慮して、各ブロックに属する配線パターン数が均等になるように各ブロック間の境界位置を定めた上で分割する。それにより、各ブロックでの近接ペアの抽出処理に必要な時間およびメモリ量が常にほぼ均等になるので、処理効率が非常に高くなる。
【００５８】
なお、含まれる配線パターン数が均等になるようにブロックを定める手法は、任意のものでよいが、通常、配線データには、各配線パターンの位置を表す座標情報（ｘ座標、ｙ座標）が含まれているのでそれを利用することが考えられる。例えば、座標情報をｘ座標を小さい順にソートすれば、配線パターン数をｘ方向に均等に（１／２ずつに）分割できる境界のｘ座標を容易に求めることができる。そしてそれを繰り返すことにより、配線パターン数を１／４ずつ、１／８ずつ・・・とさらに細かく均等に分割できる境界の座標も容易に得ることができる。
【００５９】
但し、実施の形態２で説明したように、隣接ブロック間にはオーバラップ領域を設ける必要がある。そのため、上記の手法で求めた境界によって規定される各ブロックを、異物の最大径の１／２ずつ広げる処理を行う必要がある。
【００６０】
＜実施の形態５＞
先に述べた「特徴３」のとおり、異物による影響の度合いは、回路ごとの特性により異なる。例えば、アナログＩＰ（Intellectual Property）などの回路には、異物により完全にショートが発生せずともそれに近い状態になっただけでその性能に致命的な影響を受けるものがある。一方、冗長回路などの救済機能を有する例えばメモリセルにおいては、複数のセルの一部に故障が発生しても、冗長セルを利用することで事後的にその故障を回避できる。
【００６１】
上記のとおりＩＦＡは、故障発生確率が高い近接ペアに高い優先度を与え、優先度の高いものから順に解析を行うことで、故障箇所の特定に要する時間の短縮化を図っている。本実施の形態では、この優先度を決定するために、各近接ペアの故障発生確率のみならず、その近接ペアが異物による影響を受けやすい回路に属しているものかどうかも考慮に加える。即ち、異物による影響を受け易い回路に属する近接ペアの優先度を上げることにより、救済の余地のない故障を逸早く検出することができるようになり、より効率的な故障解析を実現できる。
【００６２】
図６は、実施の形態５に係る故障解析プログラムの主要部を示す機能ブロック図である。本実施の形態は、上記の実施の形態１〜４のいずれにも適用可能であるが、ここでは簡単のため、実施の形態１（図２）に適用した例を示す。なお図６においては、図３に示したものと同様の要素には同一符号を付してあるので、それらのここでの説明は省略する。
【００６３】
本実施の形態において、ステップＳ１にて入力される配線レイアウトデータには、配線パターンが属する回路の種類の情報（即ち、配線パターンが如何なる種類の回路に属しているかの情報）が含まれるものとする。
【００６４】
図６に示すように、配線層ごとに得られた近接ペアのデータに対するマージ処理（ステップＳ６）に先立って、各近接ペアの故障発生確率に対し、それぞれの近接ペアが属する回路の種類に応じた係数掛けを行う。例えば、アナログＩＰなど異物の影響を受け易い回路に属する近接ペアの故障発生確率には、１よりも大きい係数を掛けて通常よりも優先度が高く見積もられるようにする。また例えば、メモリセルなど事後的に故障を救済可能な回路に属する近接ペアの故障発生確率には、１よりも小さい係数を掛けて通常よりも優先度が低く見積もられるようにする。
【００６５】
なお、上記係数のデータ（すなわち回路の種類と係数の値との関係を示すデータ）は、予め当該故障解析装置が保持しているものであってもよいし、ステップＳ１にて入力される配線レイアウトデータと共に入力されるものであってもよい。
【００６６】
本実施の形態によれば、近接ペアの優先度が、当該近接ペアにおける異物による影響の度合いが考慮されたものとなる。即ち、従来のＩＦＡの場合と比較して、異物による影響を受け易い近接ペアの優先度が高くなり、異物による影響を受け難い又は事後的に回避可能な近接ペアの優先度が低くなる。その結果、救済の余地のない故障を逸早く検出することができるようになり、より効率的な故障解析を実現できる。
【００６７】
以上の説明においては本実施の形態を実施の形態１に適用した例を示したが、先に述べたように本実施の形態は実施の形態２〜４も適用可能である。実施の形態２〜４に適用する場合は、上記の係数掛けを、ブロックごとに得られた近接ペアに対するマージ処理（図３および図５のステップＳ１７）の前に行う。あるいは、そのマージ処理の結果として配線層ごとに得られた近接ペアのデータに対するマージ処理（ステップＳ１９）の前に行ってもよい。
【００６８】
＜実施の形態６＞
実施の形態５においては、近接ペアの優先度の決定の際に、その異物による影響の度合いを考慮したが、配線パターンによっては異物の影響を全く受けないものもある。例えば、専ら他の配線の形状を維持する目的や、配線層内における配線の密度（占有率）を均一に保つ目的で配設される配線パターン、いわゆる「ダミーパターン」がそれである。ダミーパターンは、他の回路と接続しない孤立した配線であるため、ダミーパターン同士はもちろんダミーパターンと通常の配線（信号伝達用の配線）がショートしても回路の故障は生じない。但し、アナログＩＰなど異物の影響を受け易い回路では、ダミーパターンとのショートも許容されない場合もある。
【００６９】
本実施の形態は実施の形態５の変形例であり、異物の影響を受け易い回路を除いて、ダミーパターン同士およびダミーパターンと通常の配線パターンとの間における故障発生確率を０にする。即ち、本実施の形態では、原則として、ダミーパターンを含む近接ペアの故障発生確率に対し、係数として０を乗ずる。それにより、ダミーパターンを含む近接ペアの優先度は最も低くなる。但し、異物の影響を受け易い回路に属する配線パターンを含む近接ペアについては、実施の形態５の場合と同様の係数を乗ずる。
【００７０】
本実施の形態では、異物の影響を考慮する必要のないダミーパターンを含む近接ペアの故障発生確率を０にすることで、その優先度は最も低く設定される。よって故障解析では、そのようなダミーパターンは事実上無視されることとなる。つまり考慮する必要のない箇所の解析処理を省略することができ、より効率的な故障解析を実現できる。
【００７１】
なお上記の説明では、考慮の必要のないダミーパターンを含む近接ペアの故障発生確率に乗ずる係数を０にする手法を示したが、本実施の形態はそれに限定されるものではない。即ち、そのようなダミーパターンのデータ自体を無視する、あるいはダミーパターンにはＩＤを付与しないなど、近接ペアを抽出する段階でそのようなダミーパターンの存在自体を無視してもよい。その場合、近接ペアの抽出処理において同時に取り扱われる配線パターン数ｎが小さくなるため、近接ペアの抽出に要する時間の短縮化にも寄与できる。
【００７２】
また以上の説明では、故障解析の対象としてＳｏＣのような大規模ＬＳＩをターゲットとしたが、本発明はその他の一般的な半導体装置についても適用可能である。
【図面の簡単な説明】
【００７３】
【図１】ＩＦＡにおけるＣＡ、近接ペアについて説明するための図である。
【図２】実施の形態１に係る故障解析プログラムの主要部を示す機能ブロック図である。
【図３】実施の形態２に係る故障解析プログラムの主要部を示す機能ブロック図である。
【図４】実施の形態２に係る故障解析方法を説明するための図である。
【図５】実施の形態３に係る故障解析プログラムの主要部を示す機能ブロック図である。
【図６】実施の形態５に係る故障解析プログラムの主要部を示す機能ブロック図である。
【符号の説明】
【００７４】
ＣＡ  クリティカルエリア、Ｌ  配線Ａと配線Ｂとの対向長、ｒ  異物の最大径。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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