(57)【要約】【課題】シリコン酸化膜換算膜厚が薄く且つリーク電流密度等の電気的特性に優れたＭＯＳ型半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上に形成され、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜が積層されてなるゲート絶縁膜１５ａと、ゲート絶縁膜１５ａの上に形成されたフルシリサイドゲート電極２４とを備えている。複数の高誘電体膜のうちゲート電極側の高誘電体膜３２ａは、基板側の高誘電体膜３１ａと比べて窒素の組成が高い。【選択図】図１
2008072001.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成され、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜が積層されてなるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたフルシリサイドゲート電極とを備え、
前記複数の高誘電体膜のうち前記ゲート電極側の高誘電体膜は、前記基板側の高誘電体膜と比べて窒素の組成が高いことを特徴とする半導体装置。
【請求項２】
前記複数の高誘電体膜のうち前記ゲート電極側の高誘電体膜は、前記基板側の高誘電体膜と比べて誘電率が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の高誘電体膜のうちの最もゲート電極側の高誘電体膜は、窒素を１０原子パーセント以上含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記フルシリサイドゲート電極は、チタン、コバルト、ニッケル、白金、イットリビウム及び遷移金属のうちの少なくとも１つを含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記各高誘電体膜は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ランタン及び希土類元素のうちの少なくとも１つと、シリコン及び窒素とを含むことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の高誘電体膜のうち前記ゲート電極側の高誘電体膜は、前記基板側の高誘電体膜と比べてシリコンの組成が低いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板の上に、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜を順次積層することにより、ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上に、フルシリサイドゲート電極を形成する工程（ｂ）とを備え、
前記工程（ａ）において、前記複数の高誘電体膜のうち前記ゲート電極側の高誘電体膜の窒素の組成は、前記基板側の高誘電体膜の窒素の組成よりも高くすることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、
前記半導体基板の上にシリコンの組成が互いに異なる複数の金属シリケート膜を順次堆積する工程（ａ１）と、
前記複数の金属シリケート膜のうち前記ゲート電極側の金属シリケート膜に、前記半導体基板側の金属シリケート膜よりも濃度が高くなるように窒素を導入する工程（ａ２）とを含み、
前記工程（ａ１）において、前記複数の金属シリケート膜のうち前記ゲート電極側の金属シリケート膜のシリコンの組成は、前記基板側の金属シリケート膜のシリコンの組成よりも低くすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ２）において、前記窒素の導入は、プラズマ又は紫外光により励起した窒化種を用いて行うことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ２）において、前記窒素の導入は、４００℃以下の温度で行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ２）において、前記窒素の導入は、水素を含む雰囲気において行うことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）において、前記各高誘電体膜は、化学気相堆積法、原子層堆積法又は物理的堆積法を用いて形成することを特徴とする請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高誘電体材料からなるゲート絶縁膜と、金属シリサイド膜からなるゲート電極を有するＭＯＳ型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、金属−酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化してくる。
【０００３】
この問題を抑制するために、ゲート絶縁膜にハフニウムオキサイド（ＨｆＯ2）又はジルコニウムオキサイド（ＺｒＯ2）等の金属酸化物からなる高誘電体材料を用いることが試みられている。ゲート絶縁膜に金属酸化物を用いることにより、シリコン酸化膜換算膜厚を薄くしつつ、物理的な膜厚を厚くすることができるのでリーク電流を低減する効果が期待されている。
【０００４】
しかし、金属酸化物、例えばハフニウム（Ｈｆ）と酸素（Ｏ）との化合物であるＨｆＯ2は、７００℃程度の熱処理によって結晶化する特徴がある。結晶化により膜中に結晶粒界が形成されると、リーク電流のパスが形成され、物理的な膜厚が厚くてもリーク電流が増加してしまう。
【０００５】
そこで、金属酸化物にシリコンや窒素を含有させ、金属シリケート膜、金属酸窒化膜又は金属窒化シリケート（例えばＨｆＳｉＯＮ膜）とすることにより、ゲート絶縁膜を結晶化しにくくする方法が提案されている（例えば、非特許文献１を参照。）。金属酸窒化膜又は金属シリケート膜では、金属原子と酸素原子との間に窒素原子又はシリコン原子が挿入されることにより原子同士の結合が強まるため、結晶化が抑制されると考えられる。
【０００６】
しかし、金属酸化膜にシリコンを含有させ、金属シリケート膜とすると、シリコンを含まない金属酸化膜と比べて比誘電率が低下するため、ゲート絶縁膜の物理的な膜厚を薄くする必要性がある。従って、結晶粒界を抑制することによるリーク電流の改善と、物理的な膜厚が薄くなることによるリーク電流の増大とがトレードオフの関係となる。
【０００７】
また窒素を含まない金属シリケート膜では、金属とシリコンとの相分離によって、比誘電率に空間的な揺らぎが生じる。比誘電率の空間的な揺らぎは、トランジスタ動作時におけるキャリア散乱源となるため、キャリアの移動度が低下し、駆動電流能力が低下することになる。このため、金属シリケート膜に窒素を導入して窒化物とすることが好ましい。
【０００８】
しかし、過度の窒素導入は、ゲート絶縁膜中に欠陥を誘発する原因となるため、ゲート絶縁膜中に導入する窒素濃度の最適化が必要である。結晶化を抑えるためには、金属シリケート膜に導入する窒素が多い方がよく、窒素の組成を少なくとも１０原子％程度とすることが好ましい。しかし、シリコン基板まで達した窒素原子は、キャリアのトラップ準位を形成し、ＭＯＳＦＥＴの動作においてキャリアの移動度を劣化させ、さらには、ゲート絶縁膜の信頼性も劣化させてしまう。このため、ゲート絶縁膜直下のシリコン基板への窒素の拡散をできるだけ少なくすることが必要となる。従って、ゲート絶縁膜の比誘電率の低下を抑制し且つ結晶化を抑制するために、窒素添加量及び添加した窒素の深さ方向のプロファイルが最適化された金属窒化シリケート膜が必要とされている。
【０００９】
一方、ゲート電極は、動作速度を向上させるために電極抵抗を低くすることが求められている。このため、ポリシリコン電極の上部を部分的にシリサイド（ＣｏＳｉ又はＮｉＳｉ等）化する手法が用いられてきた。しかし、ゲート絶縁膜に金属酸化物を用いる場合には、トランジスタ動作時の閾値電圧の絶対値が大きくなってしまうという問題が生じる。閾値電圧の値が大きくなる原因は明確ではないが、トランジスタ製造プロセスにおいて、基板が１０００℃程度の高温に曝される結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまう、フェルミレベルピンニングと呼ばれる現象が報告されている。
【００１０】
例えば、非特許文献２には、ゲート電極材料をポリシリコンとした場合に、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのバンドギャップエネルギーの中間値（ミッドギャップ）よりもややＮ+ポリシリコン寄りに固定される結果、特にｐ型ＭＯＳＦＥＴの閾値電圧の絶対値が相当に大きくなることが報告されている。
【００１１】
フェルミレベルピンニング現象に起因した閾値電圧の絶対値の増大を抑える方法としては、ゲート電極とゲート絶縁膜との界面にシリコン窒化膜等からなる薄い緩衝層を介在させる又は金属濃度を全体に低減したシリケート構造のゲート絶縁膜とする等の方法が検討されている。しかし、緩衝層を設ける場合には、緩衝層の誘電率が高誘電体膜と比べて低く且つ緩衝層が島状に成長するため、緩衝層の膜厚が厚くなる。また、ゲート絶縁膜を金属濃度が低い金属シリケート構造とする場合には、ゲート絶縁膜の実効的な誘電率が極端に低下する。このように、ポリシリコン電極は高誘電体膜をゲート酸化膜とするＭＯＳＦＥＴの電極材料には適していない。
【００１２】
ポリシリコン電極に代わるゲート電極として、フルシリサイドゲート電極が提案されている。フルシリサイド電極は、ゲート絶縁膜上に堆積したポリシリコン膜の上に、ソースドレイン領域の活性化処理等のプロセスの後に、直接金属を堆積し、熱処理によってポリシリコン層全体を金属シリサイド化することにより形成できる（例えば、特許文献１を参照。）。つまり、ポリシリコンゲート電極の形成プロセスの後に、電極のシリサイド化工程を追加することにより、フルシリサイドゲート電極を形成できる。従って、従来プロセスの延長線上にあるため、製造プロセスが比較的容易である。さらには、ゲート電極は導電性金属であり、キャリアの空乏化が生じるポリシリコン電極に比べて、反転層容量が増大するので、トランジスタの電流駆動力が改善されるという利点もある。
【非特許文献１】K.Sekine，他，“Nitrogen profile control by plasma nitridation technique for poly-Si gate HfSiON CMOSFET with excellent interface property and ultra-low leakage current”，IEDM Tech.Dig.，２００３，ｐ．１０３−１０５
【非特許文献２】C.Hobbs，他，“Fermi level pinning at the poly Si/metaloxide interface”，Proceedings of the 2003 Symposium on VLSI Technology，２００３，ｐ．９−１０
【特許文献１】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の金属窒化シリケート膜からなるゲート絶縁膜の形成においては、
窒素導入量及び導入した窒素の深さ方向のプロファイルの制御が不十分であるという問題がある。
【００１４】
シリコンの組成に関しては、化学的気相体積（ＣＶＤ）法、原子層堆積法又は物理的堆積法を用いることにより、組成比を比較的良好に制御することができる。しかし、窒素の導入はアンモニア雰囲気における高温熱窒化により通常行われているため、窒素の組成、特に深さ方向のプロファイルを十分に制御することが困難である。アンモニア熱窒化処理は、高温での熱処理を伴うため、窒素の拡散長を伸ばすことになり、金属シリケート膜だけでなくシリコン基板にまで窒素が導入されてしまう。シリコン基板への窒素の導入を避けるためには、できるだけ低温での熱処理を行うことが望ましいが、熱処理温度を低くすると窒化種が不活性となり窒素の導入量が低下してしまう。
【００１５】
低温におても窒素の導入量を確保するために、プラズマ等によって活性化した窒素を用いることが試みられているが、結晶化を抑えるために必要な窒化量を達成するにはプラズマ等による活性化だけでは不十分である。このため、窒化時間を長くしたり、プラズマ励起出力を高くしたりする必要があるが、今度は、荷電粒子の蓄積による電気的破壊又は物理的なスパッタリングによる欠陥発生などのプラズマによるダメージが発生しやすくなる。
【００１６】
一方、フルシリサイドゲート電極を、金属窒化シリケート膜等のシリコンを含むゲート絶縁膜上に形成する場合には、フルシリサイド化に用いる金属が、金属窒化シリケート膜中のシリコンと反応してしまう。金属窒化シリケート膜中のシリコンが反応した反応量に応じてゲート絶縁膜のシリコン酸化膜換算膜厚及びリーク電流密度等の電気的特性が変化するため、金属窒化シリケート膜中のシリコンの最適化も必要である。
【００１７】
本発明は、前記従来の問題を解決し、シリコン酸化膜換算膜厚が薄く且つリーク電流密度が低い等の電気的特性が優れたＭＯＳ型半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は半導体装置を、互いに誘電率が異なる複数の高誘電体膜が積層されたゲート絶縁膜を備えた構成とする。
【００１９】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の上に形成され、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜が積層されてなるゲート絶縁膜と、ゲート絶縁膜の上に形成されたフルシリサイドゲート電極とを備え、複数の高誘電体膜のうちゲート電極側の高誘電体膜は、基板側の高誘電体膜と比べて窒素の組成が高いことを特徴とする。
【００２０】
本発明に係る半導体装置によれば、複数の高誘電体膜のうちゲート電極側の高誘電体膜は、基板側の高誘電体膜と比べて窒素の組成が高いため、ゲート絶縁膜の結晶化を抑えると共に、基板への窒素の導入を抑えることができる。従って、ゲート絶縁膜のシリコン酸化膜換算膜厚を薄く保つことができるので、リーク電流が小さい半導体装置を実現することができる。また、基板への窒素の導入が少ないので、キャリアの移動度の劣化が少ない半導体装置を実現できる。
【００２１】
本発明の半導体装置において、複数の高誘電体膜のうちゲート電極側の高誘電体膜は、基板側の高誘電体膜と比べて誘電率が高いことが好ましい。
【００２２】
本発明の半導体装置において、複数の高誘電体膜のうちの最もゲート電極側の高誘電体膜は、窒素を１０原子パーセント以上含むことが好ましい。このような構成とすることにより、ゲート絶縁膜の結晶化を確実に低減することができる。
【００２３】
本発明の半導体装置において、フルシリサイドゲート電極は、チタン、コバルト、ニッケル、白金、イットリビウム及び遷移金属のうちの少なくとも１つを含むことが好ましい
本発明の半導体装置において、各高誘電体膜は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ランタン及び希土類元素のうちの少なくとも１つと、シリコン及び窒素とを含むことが好ましい。
【００２４】
この場合において、複数の高誘電体膜のうちゲート電極側の高誘電体膜は、基板側の高誘電体膜と比べてシリコンの組成が低いことが好ましい。このような構成とすることにより、ゲート電極側において窒素の組成が高く且つ基板側において窒素の組成が低い窒素プロファイルを有するゲート電極を確実に実現できる。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板の上に、少なくとも一層が窒素を含み、誘電率が互いに異なる複数の高誘電体膜を順次積層することにより、ゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上に、フルシリサイドゲート電極を形成する工程（ｂ）とを備え、工程（ａ）において、複数の高誘電体膜のうちゲート電極側の高誘電体膜の窒素の組成は、基板側の高誘電体膜の窒素の組成よりも高くすることを特徴とする。
【００２６】
本発明の半導体装置の製造方法によれば、ゲート電極側の高誘電体膜の窒素の組成は、基板側の高誘電体膜の窒素の組成よりも高くするため、ゲート絶縁膜の結晶化を抑えるのに十分な窒素をゲート絶縁膜に導入することができると共に、基板への窒素の導入を抑えることができる。従って、ゲート絶縁膜のシリコン酸化膜換算膜厚を薄く保つことができるので、リーク電流が小さい半導体装置を実現することができる。また、基板への窒素の導入が少ないので、キャリアの移動度の劣化が少ない半導体装置を実現できる。
【００２７】
本発明の半導体装置の製造方法において、工程（ａ）は、半導体基板の上にシリコンの組成が互いに異なる複数の金属シリケート膜を順次堆積する工程（ａ１）と、複数の金属シリケート膜のうちゲート電極側の金属シリケート膜に、半導体基板側の金属シリケート膜よりも濃度が高くなるように窒素を導入する工程（ａ２）とを含み、工程（ａ１）において、複数の金属シリケート膜のうちゲート電極側の金属シリケート膜のシリコンの組成は、基板側の金属シリケート膜のシリコンの組成よりも低くすることが好ましい。このような構成とすることにより、ゲート電極側の高誘電体膜の窒素の組成を、基板側の高誘電体膜の窒素の組成よりも確実に高くすることができる。
【００２８】
本発明の半導体装置の製造方法では、工程（ａ２）において、窒素の導入は、プラズマ又は紫外（ＵＶ）光により励起した窒化種を用いて行うことが好ましい。このような構成とすることにより、ゲート絶縁膜が還元性の高温の気体に曝されることがなくなるため、ゲート絶縁膜の劣化によるリーク電流の増大を防ぐことができる。
【００２９】
本発明の半導体装置の製造方法では、工程（ａ２）において、窒素の導入は、４００℃以下の温度で行うことが好ましい。このような構成とすることにより、窒素の拡散長を短くすることができるので、基板への窒素の導入を確実に抑えることができる。
【００３０】
本発明の半導体装置の製造方法では、工程（ａ２）において、窒素の導入は、水素を含む雰囲気において行うことを特徴とする。このような構成とすることにより、水素が金属シリケート膜を還元して、金属原子とシリコン原子との結合強度を弱めるので、窒素をより多く導入することができる。また、プラズマを励起する際の出力を低くすることができ且つプラズマ照射時間を短くすることができるので、プラズマによる電気的なダメージを低減することができる。
【００３１】
本発明の半導体装置の製造方法では、工程（ａ）において、各高誘電体膜は、化学気相堆積法、原子層堆積法又は物理的堆積法を用いて形成することが好ましい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、シリコン酸化膜換算膜厚が薄く且つリーク電流密度が低い等の電気的特性が優れたＭＯＳ型半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３３】
本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、シリコンからなる半導体基板１１の素子分離膜１２に囲まれた素子形成領域１３に形成されたＭＯＳトランジスタである。
【００３４】
ＭＯＳトランジスタのゲート絶縁膜１５ａは、半導体基板１１の上に形成されたゲート絶縁膜下地膜１４ａの上に順次形成された第１の高誘電体膜３１ａと第２の高誘電体膜３２ａとからなる。本実施形態においては、第１の高誘電体膜３１ａ及び第２の高誘電体膜３２ａは、互いに窒素の組成及びシリコンの組成が異なる窒化ハフニウムシリケートからなる。第２の高誘電体膜３２ａは第１の高誘電体膜よりも窒素の組成が高く且つシリコンの組成が低い。このため、第２の高誘電体膜３２ａは第１の高誘電体膜３１ａよりも誘電率が高い。
【００３５】
ゲート絶縁膜１５ａの上には、フルシリサイドゲート電極２４が形成され、ゲート電極下地膜１４ａ、ゲート絶縁膜１５ａ及びフルシリサイドゲート電極２４の側面上にはサイドウォール１９が形成されている。
【００３６】
素子形成領域１３におけるフルシリサイドゲート電極２４の両側方の領域にはエクステンション領域２０が形成され、サイドウォール１９の両側方の領域にはソースドレイン領域２１が形成されている。ソースドレイン領域２１の上部には、金属シリサイドソースドレイン２２が形成されている。
【００３７】
半導体基板１１の全面を覆う層間膜２３が形成されており、図示していないが、フルシリサイドゲート電極２４及び金属シリサイドソースドレイン２２等と接続されたコンタクトプラグ及び配線等が形成されている。
【００３８】
なお、本実施形態の半導体装置は、ｎ型ＭＯＳトランジスタであっても、ｐ型ＭＯＳトランジスタであってもよい。
【００３９】
以下に、一実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２及び図３は一実施形態に係る半導体装置の製造方法を工程順に示している。
【００４０】
まず、図２（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコンからなる半導体基板１１の上部に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。続いて、半導体基板１１の上部に、イオン注入法により、ｎ型ＭＯＳＦＥＴの場合はｐ型のウエルを形成し、ｐ型ＭＯＳＦＥＴの場合はｎ型のウエルを形成する。これにより、半導体基板１１の主面に複数の素子形成領域１３を形成する。
【００４１】
続いて、半導体基板１１の表面に対して公知の標準ＲＣＡ洗浄（アンモニア過酸化水素水洗浄と塩酸過酸化水素水洗浄を基本とするウエット洗浄である。）及び希釈フッ酸洗浄を順次行う。その後、洗浄した半導体基板１１を、例えば温度が６００℃〜１０００℃程度の酸化性雰囲気において熱処理する。これにより、半導体基板１１における素子形成領域１３の上に、酸化シリコンからなる下地膜１４を形成する。下地膜１４は、膜厚は１．０ｎｍ以下であることが望ましい。また、下地膜１４はウエット処理により形成した、ケミカルなシリコン酸化膜でもよい。
【００４２】
次に、例えば有機金属気相堆積（ＭＯＣＶＤ）法を用いて、下地膜１４の上にゲート絶縁膜形成膜１５を形成する。本実施形態においては、ゲート絶縁膜形成膜１５は、膜厚が２ｎｍのハフニウムシリケートからなる第１の高誘電体膜３１と膜厚が１ｎｍのハフニウムシリケートからなる第２の高誘電体膜３２とが積層されて形成されている。第１の高誘電体膜３１と第２の高誘電体膜３２とは、シリコンの組成が互いに異なっている。
【００４３】
第１の高誘電体膜３１は、例えば、液体のハフニウム源（Ｈｆソース）であるＨｆ（Ｏ−ｔ−Ｃ3Ｈ7）4及び液体のシリコン源（Ｓｉソース）であるＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4に窒素等からなるキャリアガスを吹き込んでバブリングを行う。これにより、Ｈｆソース及びＳｉソースを気体状にしたソースガスを発生させ、発生させたソースガスをキャリアガスと共に反応炉に導入する。これにより、ハフニウムシリケートからなる第１の高誘電体膜３１を堆積する。なお、反応炉内の温度は５００℃程度の温度に設定すればよい。堆積するハフニウムシリケートのシリコンに対するハフニウムの濃度は、Ｈｆソース及びＳｉソースの供給量により調整することが可能である。
【００４４】
本実施形態においては、第１の高誘電体膜３１である酸化ハフニウム膜のハフニウム組成は５０％であることが望ましい。ハフニウム組成が５０％であれば成膜直後に結晶化しない安定相を得ることができると共に、比誘電率を大きく維持できるからである。また窒素の拡散に対する耐性も得られる。
【００４５】
続いて、原料ガスの供給を一旦停止した後、第１の高誘電体膜３１の上に、第２の高誘電体膜３２を同様の方法により堆積する。
【００４６】
第２の高誘電体膜３２は、ハフニウムの組成が８０％以上のハフニウムシリケートとすればよい。ハフニウムを過剰とすることにより、シリコンの比率が高いハフニウムシリケート膜に比べて窒化されやすく、後の工程において、ゲート絶縁膜の基板から離れた部分に窒素をより多く局在させることが可能となる。また誘電率が高いのでシリコン酸化膜換算膜厚を薄くすることができる。
【００４７】
なお、第１の高誘電体膜３１及び第２の高誘電体膜３２はＭＯＣＶＤ法に代えて、物理的堆積法（スパッタ法）、原子層堆積法、レーザーアブレーション法又は分子線エピタキシ法により堆積してもよい。
【００４８】
その後、炭素又は水素等の残留不純物の除去を行うために、７００〜１０００℃程度の熱処理を行う。この際の加熱雰囲気は、半導体基板１１と第１の高誘電体膜３１、第２の高誘電体膜３２及び下地膜１４の膜厚が大きく変化しないように、微量の酸素を含んだ窒素とすることが望ましい。
【００４９】
次に、ゲート絶縁膜形成膜１５へ窒素の導入を行う。ゲート絶縁膜形成膜１５の窒化処理は、プラズマにより活性化した窒素をゲート絶縁膜形成膜１５に供給することにより行う。具体的には、１Ｐａ〜１０Ｐａ以下に減圧した雰囲気に窒素を供給し、プラズマにより窒素を励起して窒素ラジカルを発生させ、ゲート絶縁膜形成膜１５と反応させる。圧力が１０Ｐａ以上の雰囲気において励起した窒素ラジカルは、平均自由行程が短く、ゲート絶縁膜形成膜１５と反応する前にエネルギーを消失するため、ゲート絶縁膜形成膜１５の窒化量を高くすることができない。また、１Ｐａ以下の雰囲気において励起した窒素ラジカルは、エネルギーが強すぎるために、半導体基板１１に導入される窒素の量が増加してしまう。このため、窒化の際の圧力は１Ｐａ〜１０Ｐａとすることが好ましい。
【００５０】
なお、窒化の際のウエハ温度は４００℃以下とすることが望ましい。ウェハ温度が４００℃以下であれば、窒素の拡散長が短く、半導体基板１１へ導入される窒素の量を低減できる。
【００５１】
本実施形態においてはプラズマにより窒素を励起して窒素ラジカルを発生させる例を示したが、紫外（ＵＶ）光を照射することにより窒素ラジカルを発生させてもよい。
【００５２】
また、窒化処理は、水素を添加した雰囲気で行うことがより望ましい。プラズマにより水素分子は電気的に励起された水素ラジカルとなって金属酸化膜及び金属酸化膜中の不純物を還元する。水素によって還元された金属酸化膜中のサイトは窒素により終端されるために、窒素単独で窒化するよりも多くの窒素を導入することができる。これにより、プラズマ照射の時間を短縮できるため、プラズマにより金属酸化膜等が受ける電気的な損傷を低減することができる。この場合、水素濃度は５０％〜７５％とすることが望ましいという知見を本願発明者らは得ている。水素濃度が２５％程度の場合には、窒素単独の場合と、ほとんど変わらなかった。なお、水素を添加した場合にも窒化の際の圧力は１Ｐａ〜１０Ｐａとし、ウェハ温度は４００℃以下とすることが好ましい。
【００５３】
その後、ＣＶＤ法により、ゲート絶縁膜形成膜１５の上に膜厚が、１００ｎｍ程度のシリコン電極形成膜１６を堆積する。シリコン電極形成膜１６は、ドーピングされていても構わない。さらにシリコン酸化膜からなるハードマスク形成膜１７を堆積する。続いて、リソグラフィー技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク１８を形成する。
【００５４】
次に、図２（ｂ）に示すように、例えば塩素ガスを主成分とするドライエッチャントを用いて、ハードマスク形成膜１７から下地膜１４までを順次パターニングする。これによりハードマスク１７ａ、シリコン電極１６ａ、ゲート絶縁膜１５ａ及びゲート絶縁膜下地膜１４ａが形成される。
【００５５】
次に、図２（ｃ）に示すように、半導体基板１１の上部にハードマスク１７ａを用いてイオン注入を行い、エクステンション領域２０を形成する。続いて、ハードマスク１７ａ、シリコン電極１６ａ、ゲート絶縁膜１５ａ及びゲート絶縁膜下地膜１４ａからなる積層体の両側面上にシリコン窒化膜からなるサイドウォール１９を形成する。次に、サイドウォール１９及びハードマスク１７ａをマスクとして、半導体基板１１の上部に再度イオン注入を行って、ソースドレイン領域２１を形成する。続いて、１０００℃以上の熱処理によって、イオン注入された不純物を電気的に活性化させる。
【００５６】
次に、半導体基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、ソースドレイン領域２１の上部に金属シリサイドソースドレイン２２を形成する。シリコン電極１６ａはハードマスク１７ａに覆われているため、金属ニッケルとは反応しない。次に、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００５７】
次に、図３（ａ）に示すように、シリコン酸化膜からなる層間膜２３をハードマスク１７ａが十分に覆われるまで堆積する。次に、層間膜２３を、化学的機械研磨（ＣＭＰ）法を用いて平坦化しながらハードマスク１７ａに達しないように研磨した後、ドライエッチングにより層間膜２３とハードマスク１７ａとをエッチバック除去し、シリコン電極１６ａを露出させる。
【００５８】
次に、図３（ｂ）に示すように半導体基板１１上に金属ニッケルを堆積し、次に３００℃以上の温度で熱処理を行う。これによりシリコン電極１６ａがシリサイド化されて、フルシリサイドゲート電極２４となる。次に、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００５９】
本実施形態は、ゲート絶縁膜形成膜１５をシリコンの組成が高い第１の高誘電体膜３１とシリコンの組成が低い第２の高誘電体膜３２とを積層して形成した後、ゲート絶縁膜形成膜１５を窒化している。ハフニウムシリケート等のシリコンを含む金属酸化物からなる絶縁膜を、窒化する場合には、シリコンの組成が低い方が窒化されやすい。
【００６０】
図４はシリコンの組成が異なるハフニウムシリケートをアンモニア熱窒化した場合における、得られた窒化ハフニウムシリケートの窒素の組成を示している。図４に示すように、元のハフニウムシリケートのハフニウムの組成が高い場合ほど、得られた窒化ハフニウムシリケートの窒素の組成が高くなっている。つまり、ハフニウム組成が高くシリコンの組成が低いハフニウムシリケートほど窒化されやすく、窒素の組成が高い窒化ハフニウムシリケートとなる。これは、アンモニア熱窒化の場合も、プラズマ励起した窒素により窒化する場合も同じである。
【００６１】
従って、ハフニウムの組成が高くシリコンの組成が低い第２の高誘電体膜３２は窒化されやすく、ハフニウムの組成が低くシリコンの組成が高い第１の高誘電体膜３１は窒化されにくい。このため、本実施形態の半導体装置のゲート絶縁膜は、ゲート電極側においては、ゲート絶縁膜の結晶化を防止する１０原子％以上の窒素濃度を達成しつつ、基板側への窒素の拡散を抑えることが可能となる。
【００６２】
また、本実施形態においては、窒化をアンモニア熱窒化ではなく、窒素プラズマを用いたプラズマ窒化により行っている。プラズマ窒化は、アンモニア熱窒化と比べて低温の温度条件で窒化を行うことができる。このため、基板側への窒素の拡散をアンモニア熱窒化を用いた場合よりも抑えることができる。
【００６３】
図５は、ハフニウムシリケート膜に対してアンモニア窒化又はプラズマ窒化を行うことにより形成した窒化ハフニウムシリケート膜について、窒素の深さ方向のプロファイルを二次イオン質量分析（ＳＩＭＳ）により測定した結果を示している。シリコン基板の表面に形成した下地膜厚の上に、厚さが５ｎｍでハフニウム組成が５０％のハフニウムシリケート膜を形成した後、アンモニア雰囲気において８００℃の温度で１分間の熱処理、あるいは４００℃の温度で８０秒間のプラズマ窒化処理を行い窒化ハフニウムシリケート膜を形成した。図５に示すようにアンモニア窒化の場合には、窒素濃度が表面側からなだらかに変化している。一方、プラズマ窒化の場合には、表面付近の窒素濃度は、アンモニア熱窒化を行った場合とほとんど変わらないが、基板側に向かって窒素濃度が大きく低下しており、表面側の窒素濃度を高くしつつ、基板側への窒素の拡散が抑えられていることが明らかである。
【００６４】
一方、プラズマ窒化は、アンモニア熱窒化の場合よりも窒素の導入量が低くなる傾向がある。図６は厚さが３ｎｍのハフニウムシリケート膜を窒化した際の処理温度と、得られた窒化膜の窒素の組成との関係を示している。図６に示すように通常行われている、７００℃〜８００℃で１分間のアンモニア熱窒化を行った場合と比べて、４００℃で４０秒のプラズマ窒化処理を行った場合には、窒素の導入量が不足している。しかし、プラズマ窒化の場合には処理温度が４００℃と低いため、処理時間を長くすることが可能である。例えば、１２０秒の処理を行った場合には、窒素の組成が約１０原子％となり、ゲート絶縁膜の結晶化の防止に十分である。
【００６５】
図７はアンモニア熱窒化により窒化ハフニウムシリケート膜からなるゲート絶縁膜を形成したＭＯＳＦＥＴと、プラズマ窒化により窒化ハフニウムシリケート膜からなるゲート絶縁膜を形成したＭＯＳＦＥＴについて、ゲート絶縁膜のシリコン酸化膜換算膜厚とリーク電流密度との関係を示している。シリコン酸化膜換算膜厚は、ゲート絶縁膜中に導入された窒素の量が高くなるほど薄くなる。従って、図７においてアンモニア熱窒化の場合には、シリコン酸化膜換算膜厚が薄いほど熱処理温度が高いことを示しており、プラズマ窒化の場合には、シリコン酸化膜換算膜厚が薄いほど処理時間が長いことを示している。なお、図７において比較を単純化するために、物理的な膜厚が３ｎｍでハフニウム組成が５０％のハフニウムシリケート膜をそれぞれの方法により窒化した窒化ハフニウムシリケート膜をゲート絶縁膜としている。
【００６６】
アンモニア熱窒化によりゲート絶縁膜を形成した場合には、処理温度が高くなり窒素導入量が増えてシリコン酸化膜換算膜厚が薄くなるに従い、リーク電流密度が上昇している。これは以下のような理由によると考えられる。金属シリケート膜を高温でアンモニアのような還元性のガスに曝すと、金属シリケート膜は還元されて酸素を失う。また、ＭＯＣＶＤ法により形成した膜のような水素及び有機物等の炭素を不純物として含む膜の場合には、不純物が還元されて金属シリケート膜中に欠陥が生成される。欠陥サイトは酸素等によって終端されない場合、未結合手を通じたキャリアの伝導が生じるため、ゲート絶縁膜中にリーク電流が流れる原因となる。
【００６７】
一方、プラズマ窒化の場合には、処理時間を長くしてシリコン酸化膜換算膜厚が薄くなるに従い、リーク電流密度が低くなっている。このことは、プラズマ窒化の場合には、処理時間を長くしても、ゲート絶縁膜にダメージを与えないことを示している。
【００６８】
図７ではゲート電極をポリシリコンゲートとした場合も示している。この場合には、ゲート絶縁膜とゲート電極との界面において窒化ハフニウムシリケート膜よりも比誘電率が低いシリコン酸化膜が形成されるため、フルシリサイドゲート電極の場合よりもシリコン酸化膜換算膜厚が厚くなっている。
【００６９】
図８はシリコン基板とゲート絶縁膜との断面を透過型電子顕微鏡により観察した一例を示している。図８に示すようにゲート絶縁膜下地膜１４ａの厚さは、プラズマ窒化によりゲート絶縁膜を形成した場合には、アンモニア熱窒化によりゲート絶縁膜を形成した場合よりも薄くなっている。これは、アンモニア熱窒化の場合には、拡散によりシリコン基板に到達した窒素によりシリコン基板が窒化されたためであると考えられる。このことからも、プラズマ窒化の場合には、基板への窒素の拡散を抑えることができることを示している。
【００７０】
以上説明したように、本実施形態の半導体装置及びその製造方法は、より多くの窒素を低温で導入することができ且つシリコン基板への窒素の拡散を抑えることができる。また高温において強い還元性雰囲気に曝されることがないので、金属酸化膜が還元されにくく、リーク電流が増加することがない。また金属酸化膜の窒化とフルシリサイド反応とを組み合わせることで、シリコン酸化膜換算膜厚をより薄くできるので、物理的な膜厚を厚くでき、よりリーク電流を低減することができる。
【００７１】
なお、本実施形態においては、ゲート絶縁膜が２つの高誘電体膜からなる例を示したが、３層以上の高誘電体膜が積層されていてもよい。また、高誘電体膜をハフニウムシリケートを窒化して形成したが、ジルコニウム、チタン、タンタル、アルミニウム、ランタン及び希土類元素のうちの少なくとも１つの硅化物に窒素を導入してもよい。
【産業上の利用可能性】
【００７２】
本発明に係る半導体装置及びその製造方法によれば、シリコン酸化膜換算膜厚が薄く且つリーク電流密度等の電気的特性に優れたＭＯＳ型半導体装置を実現でき、高誘電体材料からなるゲート絶縁膜と、金属シリサイド膜からなるゲート電極とを有する半導体装置とその製造方法等として有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法においてゲート絶縁膜の窒素組成とハフニウム組成との相関を示すグラフである。
【図５】プラズマ窒化により形成した窒化ハフニウムシリケート膜と、アンモニア窒化により形成した窒化ハフニウムシリケート膜との深さ方向の窒素プロファイルを比較して示すグラフである。
【図６】本発明の一実施形態に係る半導体装置の製造方法において、プラズマ窒化を用いた場合に窒素組成を向上させる方法を説明するグラフである。
【図７】本発明の一実施形態に係る半導体装置におけるゲート絶縁膜のシリコン酸化膜換算膜厚とリーク電流密度との相関を示すグラフである。
【図８】本発明の一実施形態に係る半導体装置のゲート絶縁膜下地膜の厚さと、従来のアンモニア熱窒化法により形成した半導体装置のゲート絶縁膜下地膜の厚さとを比較して示す電子顕微鏡写真である。
【符号の説明】
【００７４】
１１    半導体基板
１２    素子分離膜
１３    素子形成領域
１４    下地膜
１４ａ  ゲート絶縁膜下地膜
１５    ゲート絶縁膜形成膜
１５ａ  ゲート絶縁膜
１６    シリコン電極形成膜
１６ａ  シリコン電極
１７    ハードマスク形成膜
１７ａ  ハードマスク
１８    レジストマスク
１９    サイドウォール
２０    エクステンション領域
２１    ソースドレイン領域
２２    金属シリサイドソースドレイン
２３    層間膜
２４    フルシリサイドゲート電極
３１    第１の高誘電体膜
３２    第２の高誘電体膜
【図１】
2008072001.tif 000003
【図２】
2008072001.tif 000004
【図３】
2008072001.tif 000005
【図４】
2008072001.tif 000006
【図５】
2008072001.tif 000007
【図６】
2008072001.tif 000008
【図７】
2008072001.tif 000009
【図８】
2008072001.tif 000010