(57)【要約】【課題】チャネル層の反転分布を起こりやすくし、オン抵抗を小さくすることができるＧａＮ系半導体素子を提供する。【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系多層膜チャネル層６が積層されており、ｐ型ＧａＮ系多層膜チャネル層６は、例えば、ｐ型ＧａＮ層とアンドープＧａＮ層を交互に積層した多層膜構造となっており、不純物をドープしないＧａＮ層を中間層として用いることで空乏層領域を横方向に拡大させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、
前記チャネル層はアンドープＧａＮ系層を中間に含む多層膜構造で形成されていることを特徴とするＧａＮ系半導体素子。
【請求項２】
前記チャネル層の多層膜のうち、電極が接する側にＧａＮ層が形成されていることを特徴とする請求項１に記載のＧａＮ系半導体素子。
【請求項３】
前記チャネル層は、不純物がドープされたＡｌＧａＮ層を含むことを特徴とする請求項２記載のＧａＮ系半導体素子。
【請求項４】
前記アンドープＧａＮ系層は、アンドープＧａＮ層又はアンドープＡｌＧａＮ層からなることを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子に関する。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
上記ＧａＮ系半導体素子は、例えば、図５に示すように、半絶縁性のサファイア基板５１上に、ＧａＮバッファ層５２、アンドープＧａＮ層５３、ｎ＋型ＧａＮドレイン層５４、ｎ−型ＧａＮ層５、ｐ型ＧａＮチャネル層５６が積層されており、ｐ型ＧａＮチャネル層５６の上には、ストライプ状のリッジ形状を有するｎ型ＧａＮソース層５７が形成されている。また、ｎ型ＧａＮソース層５７のリッジ形状の全面とｐ型ＧａＮチャネル層５６の表面の一部に渡ってソース電極６０が形成されている。
【０００４】
他方、ｐ型ＧａＮチャネル層５６表面に積層された絶縁膜５８上にゲート電極５９が形成され、メサエッチングされたｎ＋型ＧａＮドレイン層５４の露出した表面にドレイン電極６１が形成されている。
【特許文献１】特開２００４−２６０１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来のＧａＮ系半導体素子では、ゲート電極５９にバイアス電圧を印加したとき、図５に示すようにｐ型ＧａＮチャネル層５６内に空乏層が発生するが、この空乏層が横（図の左右方向）に拡がりにくい。空乏層の横への拡がりがないと、空乏層がｎ型ＧａＮソース層５７の近くにまで達することができず、反転分布が起こりにくくなり、オン抵抗が高くなって、ドレイン電極６１とソース電極６０との間に電流が流れないという問題があった。
【０００６】
本発明は、上述した課題を解決するために創案されたものであり、チャネル層の反転分布を起こりやすくし、オン抵抗を小さくすることができるＧａＮ系半導体素子を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の発明は、ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、前記チャネル層はアンドープＧａＮ系層を中間に含む多層膜構造で形成されていることを特徴とするＧａＮ系半導体素子である。
【０００８】
また、請求項２記載の発明は、前記チャネル層の多層膜のうち、電極が接する側にＧａＮ層が形成されていることを特徴とする請求項１に記載のＧａＮ系半導体素子である。
【０００９】
また、請求項３記載の発明は、前記チャネル層が、不純物がドープされたＡｌＧａＮ層を含むことを特徴とする請求項２記載のＧａＮ系半導体素子である。
【００１０】
また、請求項４記載の発明は、前記アンドープＧａＮ系層が、アンドープＧａＮ層又はアンドープＡｌＧａＮ層からなることを特徴とする請求項１〜請求項３のいずれか１項に記載のＧａＮ系半導体素子である。
【発明の効果】
【００１１】
本発明によれば、チャネル層を多層膜構造とし、中間層として不純物がドープされていないアンドープＧａＮ系層を挿入しているので、ｎ型又はｐ型のＧａＮ層を１層のみ設けている場合と比較して、空乏層が横方向に拡がり、反転分布が発生しやすくなって、オン抵抗を小さくすることができる。
【００１２】
また、上記アンドープＧａＮ系層をアンドープＡｌＧａＮで構成したり、中間層に不純物がドープされたＡｌＧａＮ層を挿入することで、すべてＧａＮ層を基本とした多層膜構造とするよりも、チャネル層におけるクラックの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の一実施形態を説明する。図１は本発明のＧａＮ系半導体素子の断面構造を示し、図２は、図１のＧａＮ系半導体素子を上から見た上面図であり、図２のＡ−Ａ断面が図１の断面図に相当する。本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１、２はＮＰＮ構造の例を示すが、本発明は、ＰＮＰ構造にも適用することができる。
【００１４】
サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系多層膜チャネル層６が積層されており、ｐ型ＧａＮ系多層膜チャネル層６の上には、リッジ形状を有するｎ型ＧａＮソース層８が形成されている。また、ｎ型ＧａＮソース層８は、リッジ部Ａとリッジ部Ｂと２つのリッジ部を有し、このリッジ部Ａとリッジ部Ｂの上面から側面にかけて、さらにリッジ部Ａ、Ｂ間のｐ型ＧａＮ系多層膜チャネル層６の表面に渡ってソース電極１０が形成されている。絶縁物からなる選択成長用マスク７がリッジ部Ａ及びＢを挟むようにして形成されており、選択成長用マスク７の上にゲート電極９が形成されている。
【００１５】
また、メサエッチングされて形成された溝内部において、露出したｎ＋型ＧａＮドレイン層４にはドレイン電極１２が形成されており、ドレイン電極１２によってリークが発生しないように、ｐ型ＧａＮ系多層膜チャネル層６からｎ−型ＧａＮ層５とｎ＋型ＧａＮドレイン層４の側面の一部にかけて絶縁膜１１が設けられている。後述するように、ｎ型ＧａＮソース層８は選択成長によって形成されるが、そのときに用いられる選択成長用マスク７をゲート電極９のための絶縁膜として使用する。
【００１６】
選択成長用マスク７には、ＳｉＯ２、Ｓｉ３Ｎ４、ＺｒＯ２、Ａｌ２Ｏ３等の透明絶縁物が用いられる。また、ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。ソース電極１０、ドレイン電極１２には、ＴａＳｉ／Ａｕからなる多層金属膜等が、ゲート電極にはＮｉ／Ａｕからなる多層金属膜等が用いられる。
【００１７】
ｎ＋型ＧａＮドレイン層４は、ドレイン電極１２とのオーミック接触を取るために、例えば、キャリア濃度が１×１０１８ｃｍ−３となるように不純物Ｓｉがドーピングされており、ｎ−型ＧａＮ層５は、ｎ型層とｐ型層との接合界面でのエネルギー障壁を下げて電流を流れやすくするために設けられる中間層であり、１×１０１７ｃｍ−３となるように不純物Ｓｉがドーピングされている。
【００１８】
また、ｐ型ＧａＮ系多層膜チャネル層６は、いくつかの半導体層が積層されて形成されており、その一例を図３、４に示す。図３は、ｐ型ＧａＮ系多層膜チャネル層６が、ｐ型ＧａＮ層６ａとアンドープＧａＮ系層との多層膜構造となっている例を示す。アンドープＧａＮ系層としてアンドープＧａＮ層６ｂを用いている。
【００１９】
ｎ−型ＧａＮ層５と接触する側（最下層）には、ｐ型ＧａＮ層６ａが配置され、その上にアンドープＧａＮ層６ｂが、さらにその上にはｐ型ＧａＮ層６ａと、ｐ型ＧａＮ層６ａとアンドープＧａＮ層６ｂとが交互に繰り返して積層されており、ｎ型ＧａＮソース層８及びソース電極１０と接触する側の半導体層（最上層）をｐ型ＧａＮ層６ａとした積層構造となっている。
【００２０】
すなわち、最上層と最下層とはｐ型ＧａＮ層６ａで構成し、中間層として不純物をドープしていないアンドープＧａＮ層６ｂを挿入して、アンドープＧａＮ層６ｂをｐ型ＧａＮ層６ａでサンドイッチ状に挟みこんだ構造としたものである。
【００２１】
このようにすることで、不純物をドープしていないアンドープＧａＮ層６ｂは、不純物をドープしてキャリア濃度を高めたｐ型ＧａＮ層６ａよりも空乏層の範囲が横方向（図の矢印方向）に拡がりやすいので、チャネル層全体としてｎ型ＧａＮソース層８の直下まで空乏層を伸ばすことができ、反転分布を起こしやすくすることができる。
【００２２】
また、ｐ型ＧａＮ系多層膜チャネル層６の最上層は、ソース電極１０とのオーミック接触をとる必要があるので、ｐ型ＧａＮ層６ａにしておく必要がある。そして、ｐ型ＧａＮ層６ａは、ソース電極１０とオーミック接触をとるため、またゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、キャリア濃度４×１０１６〜１×１０１８ｃｍ−３となるように不純物Ｍｇがドーピングされている。
【００２３】
一方、図４は、ｐ型ＧａＮ系多層膜チャネル層６の他の構成を示す。図３と同じく、最上層はｐ型ＧａＮ層で、不純物がドープされた半導体層でサンドイッチ状に挟んだ中間層は、アンドープＧａＮ層６ｂで変わらないが、中間層のうち、ｐ型にドープされた半導体層がｐ型ＧａＮ層ではなく、ｐ型ＡｌＧａＮ層６ｃになっている。このように、最上層以外のｐ型ドープ層をｐ型ＡｌＧａＮ層とすることによって、強度を強くすることができ、クラックの発生を抑制することができるという利点がある。
【００２４】
また、図示はしていないが、図３又は図４の構成において、アンドープＧａＮ層６ｂをアンドープＡｌＧａＮ層に代えて構成するようにしても良い。この効果は、上述したように、クラックの発生を抑制することができるということである。
【００２５】
ところで、図３、４の多層膜の積層数は、多くしすぎると、１層の厚みが薄くなりすぎてアンドープＧａＮ層又はアンドープＡｌＧａＮ層における空乏層の横方向への拡がりが得られない場合があるので、不純物がドープされていないアンドープＧａＮ系層は、１層〜２層程度としておくのが望ましい。また、ＰＮＰ構造のＭＯＳＦＥＴでは、チャネル層がｎ型になるので、上記のｐ型ＧａＮ層６ａはｎ型ＧａＮ層に、ｐ型ＡｌＧａＮ層６ｃはｎ型ＡｌＧａＮ層に置き換えて構成することができる。
【００２６】
次に、図１、２に示されるＧａＮ系半導体素子の製造方法について述べる。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、その上に、ＧａＮバッファ層２を６００〜７００℃の低温で成長させる。その後、１０００℃以上に基板温度を上げてＧａＮバッファ層２上にアンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系多層膜チャネル層６を順にエピタキシャル成長させる。ｐ型ＧａＮ系多層膜チャネル層６の構造は、上述したとおりである。
【００２７】
各半導体層の製造については、例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。ＡｌＧａＮ層を作製する場合は、ＴＭＧａ、ＮＨ３にトリメチルアルミニウム（ＴＭＡ）を加える。
【００２８】
このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。
【００２９】
次に、積層されたウエハをＭＯＣＶＤ装置から取り出して、選択成長用マスクをＣＶＤ、プラズマＣＶＤ、スパッタ等によりｐ型ＧａＮ系多層膜チャネル層６上に積層し、選択成長用マスク上にレジストを所定形状にパターニングした後、エッチングにより選択成長用マスクの全体形状を形成するとともに、選択的にエッチング除去して開口部を形成し、その後、レジストを除去する。
【００３０】
選択成長用マスク７の開口部は、図１、２では、ｎ型ＧａＮソース層８が形成されている領域にほぼ一致し、選択成長用マスクが除去された領域（図２の破線部分）が、円形の中央マスク部に相当し、ここを中心として、同心円状に開口部を設けたパターンとなる。この開口部から結晶成長を行わせると、形成されるエピタキシャル層は、ドーナツ状に連なったリッジ部を有する形状となる。
【００３１】
ところで、サファイア基板等の成長用基板とＧａＮとでは、格子定数が異なるため、成長用基板上に成長させたＧａＮ系半導体層においては、基板から上下方向に伸びる転位（格子欠陥）が存在している。このような転位を低減する方法として、選択横方向成長（ＥＬＯ：Epitaxial Lateral Overgrowth）が良く知られている。本発明では、上記選択成長を用いた。
【００３２】
この選択成長は、誘電体マスク等による選択成長用マスク７でｐ型ＧａＮ系多層膜チャネル層６を覆うことにより、最初に選択成長用マスク７の開口部から成長が起こり（選択成長）、その後選択成長用マスク７の上にも成長層が拡がることで横方向に結晶成長が形成される。
【００３３】
次に、再び、ＭＯＣＶＤ装置内で結晶成長を開始し、選択成長用マスク７の開口部から結晶成長が行われる選択成長により、ｎ型ＧａＮソース層８が形成される。ｎ型ＧａＮソース層８は、リッジ部Ａ、リッジ部Ｂと左右にリッジ形状を有する構造となる。より具体的には、リッジ部Ａ、Ｂに挟まれた中央の窪みを中心として、その周囲をリッジ形状が取り囲むようにして環状に連なって形成されている。
【００３４】
その後、リッジ部Ａ、Ｂに挟まれた中央の窪みに存在する選択成長用マスクをフッ酸（ＨＦ）系溶液等を用いたウエットエッチングにより、剥離除去する。図２の破線で囲まれた部分が、上記選択成長用マスクが除去された領域に相当する。
【００３５】
次に、ソース電極１０を蒸着、スパッタ等により、ｎ型ＧａＮソース層８における左右のリッジ部側面と選択成長用マスクが除去されたｐ型ＧａＮ系多層膜チャネル層６表面に渡って形成する。また、残された選択成長用マスク７の上にゲート電極９を蒸着、スパッタ等により形成する。
【００３６】
ソース電極１０は、ｎ型ＧａＮソース層８でドーナツ状に連なったリッジ部の内側側面とリッジ部上面の一部、選択成長用マスクが除去された領域に渡って形成されている。また、図２のように、ソース電極１０、ｎ型ＧａＮソース層８、ゲート電極９、選択成長用マスク７等は、上から見て同心円状に形成される。
【００３７】
次に、メサエッチングを行って、ｐ型ＧａＮ系多層膜チャネル層６からｎ＋型ＧａＮドレイン層４にかけて溝部分を形成し、ｎ＋型ＧａＮドレイン層４を露出させ、ＳｉＯ２等の絶縁膜１１をＣＶＤ、プラズマＣＶＤ、スパッタ等でメサエッチングによって形成された溝部分に積層し、露出したｎ＋型ＧａＮドレイン層４の表面と側面の一部を残して、レジストで覆い、エッチングを行って絶縁膜１１の一部（レジストで覆われていない部分）を除去し、絶縁膜１１が除去された領域にドレイン電極１２を蒸着、スパッタ等で形成する。このようにして、図１、２に示すＧａＮ系半導体素子が完成する。
【００３８】
なお、以上の実施例では、選択成長を用いてｎ型ＧａＮソース層８を形成する構成のＧａＮ系半導体素子について説明したが、本発明の図３、４に示すｐ型ＧａＮ系多層膜チャネル層の積層構造は、図５の選択成長を用いない従来のＧａＮ系半導体素子構造にも適用できるものであり、ｐ型ＧａＮチャネル層５６の代わりに、図３、図４のｐ型ＧａＮ系多層膜チャネル層構造を適用すれば良い。
【図面の簡単な説明】
【００３９】
【図１】本発明のＧａＮ系半導体素子の断面構造を示す図である。
【図２】図１のＧａＮ系半導体素子を上面から見た図である。
【図３】本発明におけるＧａＮ系多層膜チャネル層の積層構造を示す図である。
【図４】本発明におけるＧａＮ系多層膜チャネル層の他の積層構造を示す図である。
【図５】従来のＧａＮ系半導体素子の断面構造を示す図である。
【符号の説明】
【００４０】
１    サファイア基板
２    ＧａＮバッファ層
３    アンドープＧａＮ層
４    ｎ＋型ＧａＮドレイン層
５    ｎ−型ＧａＮ層
６    ｐ型ＧａＮ系多層膜チャネル層
７    選択成長用マスク
８    ｎ型ＧａＮソース層
９    ゲート電極
１０  ソース電極
１１  絶縁膜
【図１】
2008071877.tif 000003
【図２】
2008071877.tif 000004
【図３】
2008071877.tif 000005
【図４】
2008071877.tif 000006
【図５】
2008071877.tif 000007