(57)【要約】【課題】無駄なポーリング処理によるＣＰＵの負荷を削減することができる半導体試験装置を提供する。【解決手段】所定のパターン走行によって半導体デバイスの機能動作を試験する回路と、回路にパターン走行を開始(S202)させるとともに、パターン走行の終了を判別(S207)するデバイス試験プログラム、及び他のプログラムを有しており、各プログラムを動作させるＣＰＵと、パターン走行の期間を格納するローカルメモリと、パターン走行の開始時点から格納されたパターン走行の期間(S203)が経過するまでは、パターン走行の終了判別を待機(S205)させてＣＰＵの占有を解除するＣＰＵ開放手段とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定のパターン走行によって半導体デバイスの機能動作を試験する回路と、
該回路に前記パターン走行を開始させるとともに、前記パターン走行の終了を判別するデバイス試験プログラム、及び他のプログラムを有しており、該各プログラムを動作させるＣＰＵと、
前記パターン走行の期間を格納するローカルメモリと、
前記パターン走行の開始時点から前記格納されたパターン走行の期間が経過するまでは、前記パターン走行の終了判別を待機させて前記ＣＰＵの占有を解除するＣＰＵ開放手段と
を含むことを特徴とする半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置において、
前記ローカルメモリは、前記パターン走行の期間として、前記半導体デバイスの過去の試験期間を格納していることを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記パターン走行の期間は、前記過去の試験期間のうち最も短い試験期間に更新されていることを特徴とする半導体試験装置。
【請求項４】
請求項１から３のいずれか一項に記載の半導体試験装置において、
前記他のプログラムは、前記デバイス試験プログラムよりも優先度の低いプログラムであることを特徴とする半導体試験装置。
【請求項５】
請求項１から３のいずれか一項に記載の半導体試験装置において、
前記回路は、非同期で他の半導体デバイスの機能動作を試験する複数の回路であり、
前記他のプログラムは、前記複数の回路にそれぞれ対応する複数のデバイス試験プログラムであって、該回路に前記パターン走行を開始させるとともに、前記パターン走行の終了を判別する他のデバイス試験プログラムであることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスやＩＣデバイス等の半導体デバイスを試験する半導体試験装置に関するものである。
【背景技術】
【０００２】
この種の半導体試験装置は半導体デバイスの製造ラインに配置されており、デバイスの機能動作を試験する。詳しくは、この試験装置は、デバイスに予め決められた試験用パターンを所定期間入力させ、このパターンに対してデバイスから出力された信号を評価している（特許文献１参照）。
【０００３】
この種の試験装置１００の内部には、図７に示されるように、デバイス試験プログラム（以下、ＪＯＢプロセスと称する）１２１を始め、複数のプロセスを動作させるＣＰＵ１２０を備えている。ＣＰＵ１２０では、バス１５０を介してローカルメモリ１３０やＡＬＰＧ回路１４０との間でデータを交換する。このメモリ１３０には、種々の機能動作を試験するためのＡＬＰＧパターンイメージ１３１が保持されている。また、回路１４０の波形生成部１４１では、このイメージに基づいて所定のパターンを生成し、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）及び消去（Ｅｒａｓｅ）等の各機能を動作させる試験信号をデバイスに出力する。そして、プロセス１２１ではデバイスからの出力信号に応じてデバイスの良否を判定している。
【０００４】
より詳しくは、図８に示される如く、ＪＯＢプロセス１２１は当該試験に必要な条件設定を行い（ステップＳ８０１）、次いで、回路１４０に試験のパターン走行を命令する（ステップＳ８０２）。これにより、回路１４０では、メモリ１３０にロード済みのパターンイメージにしたがってデバイスにパターンを出力する。
【０００５】
次いで、プロセス１２１は回路１４０のパターン状態を確認し（ステップＳ８０３）、パターン走行の終了を判別する（ステップＳ８０４）。具体的には、プロセス１２１が内部レジスタ１４３に繰り返しアクセスし、パターン走行が終了しているか否かを判別している（ポーリング処理）。そして、パターン走行が終了している場合、すなわち、ＹＥＳと判定された場合には、プロセス１２１はデバイスの良否を判定し（ステップＳ８０５）、一連のルーチンを抜ける。
【０００６】
【特許文献１】特開２００３−６６１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述したプロセス１２１はレジスタ１２４にアクセスし続けている。すなわち、回路１４０のパターン走行中にはポーリング処理が繰り返されており、これでは、ＣＰＵ１２０のリソースはプロセス１２１に占有されてしまい、ＣＰＵ１２０上で動作する他のプロセス１２２が実行困難になるとの問題がある。
特に、上記デバイスがＦＬＡＳＨメモリのようなパターン走行に長期間要するデバイスの場合には、ＣＰＵ１２０のリソースが数分間も無駄に占有され、他のプロセス１２２のパフォーマンスにより一層大きな影響を与えることになる。
【０００８】
そこで、本発明の目的は、上記課題を解消し、無駄なポーリング処理によるＣＰＵの負荷を削減することができる半導体試験装置を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するための第１の発明は、所定のパターン走行によって半導体デバイスの機能動作を試験する回路と、回路にパターン走行を開始させるとともに、パターン走行の終了を判別するデバイス試験プログラム、及び他のプログラムを有しており、各プログラムを動作させるＣＰＵと、パターン走行の期間を格納するローカルメモリと、パターン走行の開始時点から格納されたパターン走行の期間が経過するまでは、パターン走行の終了判別を待機させてＣＰＵの占有を解除するＣＰＵ開放手段とを含む。
【００１０】
第１の発明によれば、デバイス試験プログラムは、回路にパターン走行を開始させ、このパターン走行が終了しているか否かを判別する。この走行開始から走行終了までの間は、ＣＰＵはデバイス試験プログラムに占有され得ることになる。しかしながら、ＣＰＵ開放手段が、パターン走行の開始時点から格納されているパターン走行の期間が経過するまでは、パターン走行の終了判別を待機させている。
よって、格納されているパターン走行の期間が経過するまではデバイス試験プログラムによるＣＰＵの占有が解除され、パターン走行の終了判別が必要最小限度内に抑えられる。すなわち、ポーリング処理は、パターン走行が終了しないことが明らかな期間内では実行されず、この無駄なポーリング処理によるＣＰＵの負荷（ソフトウェアのオーバヘッド）が削減可能となる。この結果、当該デバイス試験プログラムがＣＰＵのリソースを占有し難くなり、このＣＰＵ上で動作する他のプログラムが実行可能となる。
【００１１】
第２の発明は、第１の発明の構成において、ローカルメモリは、パターン走行の期間として、半導体デバイスの過去の試験期間を格納していることを特徴とする。
第２の発明によれば、第１の発明の作用に加えてさらに、デバイス試験プログラムによるＣＰＵの占有を解除する期間には過去の試験期間を利用しており、パターン走行の期間が予測できることから、ポーリング処理の適切な実行時期が得られる。
【００１２】
第３の発明は、第２の発明の構成において、パターン走行の期間は、過去の試験期間のうち最も短い試験期間に更新されていることを特徴とする。
第３の発明によれば、第２の発明の作用に加えてさらに、デバイス試験プログラムによるＣＰＵの占有を解除する期間が過去の試験期間のうち最も短い試験期間に更新されているので、パターン走行の開始からポーリング処理が実行されるまでの期間が短縮され、パターン走行の終了判定を早急に得ることが可能となる。
【００１３】
第４の発明は、第１から第３の発明の構成において、他のプログラムは、デバイス試験プログラムよりも優先度の低いプログラムであることを特徴とする。
第４の発明によれば、第１から第３の発明の作用に加えてさらに、デバイス試験プログラムによるＣＰＵの占有を解除する期間では、当該試験プログラムよりも優先度の低いプログラムが動作可能となり、従来の如く当該試験プログラムによる回路のパターン走行の終了後に、優先度の低い他のプログラムを始めて動作させなくて済む。よって、半導体試験装置に要する全試験期間の短縮化にも寄与する。
【００１４】
第５の発明は、第１から第３の発明の構成において、回路は、非同期で他の半導体デバイスの機能動作を試験する複数の回路であり、他のプログラムは、複数の回路にそれぞれ対応する複数のデバイス試験プログラムであって、回路にパターン走行を開始させるとともに、パターン走行の終了を判別する他のデバイス試験プログラムであることを特徴とする。
第５の発明によれば、第１から第３の発明の作用に加えてさらに、非同期で動作する複数の回路を有しており、この回路に対して１対１で処理可能な複数のデバイス試験プログラムを有する場合には、所定のデバイス試験プログラムによるＣＰＵの占有を解除する期間では、他のデバイス試験プログラムのパフォーマンスに影響を与えず、この他のデバイス試験プログラムが、パターン走行の開始の他、パターン状態の確認やパターン走行の終了判別をも実行可能となる。よって、各々のデバイス試験プログラムにて無駄なポーリング処理が実行されないことから、この場合にも半導体試験装置に要する全試験期間の短縮化に寄与する。
【発明の効果】
【００１５】
本発明によれば、無駄なポーリング処理によるソフトウェアのオーバヘッドが削減可能な半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１はメモリテスタ（半導体試験装置）１０の概略構成図であり、このテスタ１０は被試験対象（ＤＵＴ）であるメモリデバイスの製造ラインに配置されている。
テスタ１０の内部には、ＣＰＵ２０、ローカルメモリ３０、及び例えばＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）回路４０が備えられており、各種のデータがバス５０を介して相互に交換可能に構成されている。
【００１７】
このメモリ３０にはＡＬＰＧパターンイメージ３１が保持され、当該イメージに基づいて回路４０ではＡＬＰＧパターンがＤＵＴに出力される。また、本実施例のメモリ３０にはパターン走行期間の実績テーブル３２が備えられており、このテーブル３２に格納された期間が同種試験のパターン走行の期間として予測される。
【００１８】
回路４０は波形生成部４１を有している。この生成部４１では、上記パターンを生成して所定のパターン走行を実施する。具体的には、生成部４１は、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）及び消去（Ｅｒａｓｅ）等の各機能を動作させるＡＬＰＧパターンをＤＵＴに出力する。このパターン走行に要した期間はタイマー４２にて計測される。
なお、本実施例のテスタ１０は４個のＤＵＴを１度のタッチダウンで測定可能に構成されており（図４）、ＤＵＴとウェハプローバ６０のピン６１とが電気的に接触することにより、各ＤＵＴの機能動作が同時期に試験される。
【００１９】
このＤＵＴの機能試験はＣＰＵ２０からの命令に基づいて実行される。
詳しくは、本実施例のＣＰＵ２０には１つのＪＯＢプロセス（デバイス試験プログラム）２１が備えられている。このプロセス２１では、波形生成部４１にパターン走行の開始を命令し、開始されたパターン走行の状態を確認している。また、プロセス２１はパターン走行中には回路４０の内部レジスタ４３にアクセスしており、パターン走行が終了しているか否かを判別している（ポーリング処理）。そして、上述した各機能のパターン走行の終了に伴い、ＤＵＴの良否を判定する。
【００２０】
ここで、本実施例のＣＰＵ２０には、無駄なポーリング処理をなくす機能が備えられている。詳しくは、ＣＰＵ２０はスリープ実行部（ＣＰＵ開放手段）２３を有し、パターン走行の開始時点からテーブル３２に格納されている期間が経過するまでは、上述したポーリング処理を待機させ、プロセス２１によるＣＰＵ２０の占有を解除している。より具体的には、本実施例のスリープ実行部２３は、パターン走行の開始時点から予測されるパターン走行の期間が経過するまでは、プロセス２１によるＣＰＵ２０の実行権を監視プロセス（他のプログラム）２２に譲り渡している。なお、この監視プロセス２２は、プロセス２１の状況を監視するプログラムであり、上記プロセス２１よりは優先度が低いものの、このプロセス２１と同様にＣＰＵ２０上で動作するプログラムである。
【００２１】
また、本実施例のＣＰＵ２０はタイマー比較判定部２４を有しており、この判定部２４の判定結果に基づいてプロセス２１がメモリ３０にアクセスする。これにより、本実施例では、上記テーブル３２に格納される期間がＤＵＴの過去の試験期間のうち最も短い試験期間に更新されている。
図２を参照すると、テスタ１０におけるＤＵＴの機能試験のフローチャートが示されており、以下、上記のように構成されたテスタ１０の作用について説明する。
【００２２】
本実施例では、図４に示されるように、ウェハ７０上に形成されたＤＵＴを４個ずつ試験しており、マルチＤＵＴ７１に対する機能試験（１ｓｔ  Ｓｈｏｔ）、次いで、マルチＤＵＴ７２に対する機能試験（２ｎｄ  Ｓｈｏｔ）、そして、マルチＤＵＴ７３に対する機能試験（３ｒｄ  Ｓｈｏｔ）・・・の順に実行される。そして、これら各機能試験は、まず始めにＴｅｓｔ１００のパターンを実行する。このＴｅｓｔ１００の終了後にＴｅｓｔ１０１のパターンを実行し、その後、Ｔｅｓｔ１０２のパターンを実行している。なお、ＤＵＴは個々にパッケージ化された後のものであっても良い。
【００２３】
図２のステップＳ２０１では、プロセス２１がマルチＤＵＴ７１のＴｅｓｔ１００に必要な条件設定を行い、次いで、ステップＳ２０２にて回路４０に当該試験のパターン走行を命令してステップＳ２０３に進む。なお、回路４０はこのパターン走行直前にタイマー４２にて計測を開始する。
ステップＳ２０３では、スリープ実行部２３が当該試験のパターン走行期間をテーブル３２から読み出してステップＳ２０４に進み、読み出し可能な走行期間があるか否かを判別する。そして、既に当該試験の実績がある場合、すなわちＹＥＳと判定された場合には、ステップＳ２０５に進む。
【００２４】
一方、ステップＳ２０３にて、このマルチＤＵＴ７１に対する機能試験の如く、過去の試験実績のない場合には直ちにステップＳ２０６に進む。当該試験のパターン走行期間がテーブル３２から未だ読み出せないからである（図５の上表）。
このステップＳ２０６では、プロセス２１がパターン状態を確認し、ステップＳ２０７ではポーリング処理が行われる。詳しくは、プロセス２１がレジスタ２４にアクセスし、当該試験のパターン走行が終了しているか否かを判別する。そして、このパターン走行が終了している場合、すなわちＹＥＳと判定されるまではポーリング処理を継続する。パターン走行が終了した場合には、回路４０がタイマー４２による計測を終了する。
【００２５】
そして、ステップＳ２０８に進み、本実施例ではプロセス２１がマルチＤＵＴ７１のＴｅｓｔ１００に要した試験期間をテーブル３２に更新する。より詳しくは、上述したタイマー４２による計測開始から終了までの期間がマルチＤＵＴ７１のＴｅｓｔ１００に要した試験期間に該当し、過去に当該試験の実績がなかった場合には、この期間がテーブル３２にそのまま更新され、後述するマルチＤＵＴ７２のＴｅｓｔ１００に要するパターン走行の期間として予測されることになる。次いで、ステップＳ２０９では、プロセス２１が当該試験に関するマルチＤＵＴ７１の良否を判定して一連のルーチンを抜ける。
【００２６】
続いて、マルチＤＵＴ７１のＴｅｓｔ１０１がステップＳ２０１から順に実行され、このＴｅｓｔ１０１に要した試験期間をテーブル３２に更新し、当該試験に関するマルチＤＵＴ７１の良否を判定する。なお、この試験期間が後述するマルチＤＵＴ７２のＴｅｓｔ１０１に要するパターン走行の期間として予測される。
さらに、マルチ７１のＴｅｓｔ１０２もステップＳ２０１から順に実行され、更新された試験期間がマルチＤＵＴ７２のＴｅｓｔ１０２に要するパターン走行の期間として予測される。以降、マルチＤＵＴ７１に対する総ての機能試験が終了するまで継続される。
【００２７】
このＤＵＴ７１に対する総ての機能試験が終了すると、マルチＤＵＴ７２のＴｅｓｔ１００が開始される。この場合にも上述のように、ステップＳ２０１から順に実行され、当該試験期間の計測を開始する。
次いで、ステップＳ２０３にて当該試験の過去のパターン走行期間をテーブル３２から読み出してステップＳ２０４に進む。具体的には、図５の中表に示されるように、過去の試験期間に相当する、マルチＤＵＴ７１のＴｅｓｔ１００に要したパターン走行期間が実績として残されている。そこで、スリープ実行部２３は、当該試験期間のうち５６．１秒（図中、太字で示す）を選択してステップＳ２０６に進む。この選択された期間はＴｅｓｔ１００のポーリング処理を実行するまでに最小限必要な期間であると予測されるからである。
【００２８】
そして、ステップＳ２０６では、スリープ実行部２３が、マルチＤＵＴ７２のＴｅｓｔ１００の計測開始から上記選択された期間（５６．１秒）が経過するまでは、プロセス２１によるパターン走行の終了判別を待機させる。当該期間が経過した後にはステップＳ２０６から順に進み、試験期間の計測が終了する。続いて、ステップＳ２０８では、マルチＤＵＴ７１のＴｅｓｔ１００に要した試験期間とマルチＤＵＴ７２のＴｅｓｔ１００に要した試験期間とを比較する。
【００２９】
より具体的には、図３に示されるように、ステップＳ３０１では、タイマー比較判定部２４がマルチＤＵＴ７２のＴｅｓｔ１００に要した試験期間を読み出してステップＳ３０２に進み、これらの試験期間を比較する。そして、マルチＤＵＴ７２のＴｅｓｔ１００に要した試験期間がマルチＤＵＴ７１のＴｅｓｔ１００に要した試験期間よりも短いか否かが判別され、マルチＤＵＴ７２の試験期間が短いと判定された場合には、ステップＳ３０３に進み、プロセス２１がマルチＤＵＴ７２の試験期間をテーブル３２に更新し、さらに、ステップＳ３０４にてプロセス２１がタイマー４２の値をクリアしてステップＳ２０９に進む。
【００３０】
これに対し、ステップＳ３０２にて、マルチＤＵＴ７２の試験期間がマルチＤＵＴ７１の試験期間よりも長いと判定された場合には、テーブル３２を更新することなくステップＳ３０４を経てステップＳ２０９に進むことになる。例えば、本実施例の如くＴｅｓｔ１００の機能試験では、マルチＤＵＴ７２の試験期間の方が長いと判定されているので、図５の下表に示される如く、Ｔｅｓｔ１００に関する試験期間はマルチＤＵＴ７１の試験期間のまま維持されている。
【００３１】
続いて、マルチＤＵＴ７２のＴｅｓｔ１０１がステップＳ２０１から順に実行される。この場合のスリープ実行部２３は、当該試験期間のうち３５０．１秒（図中、太字で示す）を選択し、この期間の経過後にポーリング処理が実行される。
【００３２】
ここで、仮に、このマルチＤＵＴ７２のＴｅｓｔ１０１では３４８．２秒で終了したとする。この場合のタイマー比較判定部２４は、マルチＤＵＴ７２の試験期間がマルチＤＵＴ７１の試験期間（３５０．１秒）よりも短いと判定するので、図５の下表に示されるように、プロセス２１がマルチＤＵＴ７２の試験期間（３４８．２秒）をテーブル３２に更新し（図中、太字で示す）、ステップＳ２０９に進む。その後、マルチＤＵＴ７２のＴｅｓｔ１０２がステップＳ２０１から順に実行され、スリープ実行部２３が当該試験期間のうち１７７．２秒（図５中表にて太字で示す）を選択する。以降、マルチＤＵＴ７２に対する総ての機能試験が終了するまで継続される。
【００３３】
次いで、マルチＤＵＴ７３のＴｅｓｔ１００に移行する。この場合のスリープ実行部２３は、マルチＤＵＴ７２のＴｅｓｔ１００と同様に、当該試験期間のうち５６．１秒を選択し、この期間の経過後にプロセス２１はポーリング処理を実行する。そして、仮に、このマルチＤＵＴ７３のＴｅｓｔ１００の試験期間がマルチＤＵＴ７２の試験期間よりも短いと判定された場合にはテーブル３２を更新する。
【００３４】
一方、マルチＤＵＴ７３のＴｅｓｔ１０１では３４８．２秒が選択され、この期間の経過後にポーリング処理を実行し、仮に、このマルチＤＵＴ７３のＴｅｓｔ１０１の試験期間がマルチＤＵＴ７２の試験期間よりも短いと判定された場合にはテーブル３２を更新する。さらに、マルチＤＵＴ７３のＴｅｓｔ１０２では１７７．２秒が選択され、この期間の経過後にポーリング処理を実行する。そして、仮に、このマルチＤＵＴ７３のＴｅｓｔ１０２の試験期間がマルチＤＵＴ７２の試験期間よりも短いと判定された場合にはテーブル３２を更新することになる。
【００３５】
なお、マルチＤＵＴ７３にてテーブル３２に格納された試験期間は、マルチＤＵＴ７３の後に実行されるマルチＤＵＴのＴｅｓｔ１００，１０１，１０２・・・の各試験期間として予測され、ＣＰＵ２０の占有を解除するための期間にそれぞれ利用される。
以上のように、本発明は、パターン走行の終了のないことが明らかな期間内で実行され得るポーリング処理（無駄なポーリング処理）をなくすことに着目したものである。
【００３６】
そして、本実施例によれば、ＪＯＢプロセス２１は、ＡＬＰＧ回路４０にパターン走行を開始させ、このパターン走行が終了しているか否かを判別する（ポーリング処理）。この走行開始から走行終了までの間は、ＣＰＵ２０はプロセス２１に占有され得ることになるが、スリープ実行部２３が、試験期間のうち、パターン走行の開始時点から格納されているパターン走行の期間が経過するまでは、パターン走行の終了判別を待機させている。
【００３７】
よって、メモリ３０に格納されているパターン走行の期間が経過するまではプロセス２１によるＣＰＵ２０の占有が解除され、パターン走行の終了判別が必要最小限度内に抑えられる。換言すれば、ポーリング処理は、パターン走行が終了しないことが明らかな期間内では実行されず、パターン走行の終了し得る期間にのみ実行されることから、無駄なポーリング処理によるＣＰＵ２０の負荷（ソフトウェアのオーバヘッド）が削減可能となる。この結果、当該プロセス２１がＣＰＵ２０のリソースを占有し難くなり、このＣＰＵ２０上で動作する監視プロセス２２が実行可能となる。
【００３８】
また、ＣＰＵ２０の占有を解除する期間には、同種試験の過去の試験期間を利用しており、今回のパターン走行の期間が予測できることから、ポーリング処理の適切な実行時期が得られる。
さらに、このＣＰＵ２０の占有を解除する期間が過去の試験期間のうち最も短い試験期間に更新されているので、パターン走行の開始からポーリング処理が実行されるまでの期間は短縮され、パターン走行の終了判定を早急に得たいとの要求にも対応可能となる。
【００３９】
さらにまた、このＣＰＵ２０の占有を解除する期間では、プロセス２１よりも優先度の低い監視プロセス２２が動作されており、従来の如くデバイス試験プログラムによる回路のパターン走行の終了を待ってから、優先度の低い他のプログラムを始めて動作させることもない。よって、メモリテスタに要する全試験期間の短縮化にも寄与する。
本発明は、上記実施の形態に限定されず、特許請求の範囲を逸脱しない範囲で種々の変更を行うことができる。
【００４０】
例えば、上記実施例では、ＣＰＵ２０に１つのＪＯＢプロセス２１が備えられているが、必ずしもこの形態に限定されるものではなく、いわゆるパーサイトテスタであっても良い。
詳しくは、図６に示されるように、このテスタ１０Ａは、１つのＣＰＵ２０Ａに対してｎ個のＡＬＰＧ回路４０，４０Ａ，４０Ｂを備えており、これら各回路４０，４０Ａ，４０Ｂは非同期で各ＤＵＴの機能動作が試験可能である。つまり、ＣＰＵ２０Ａには、各回路４０，４０Ａ，４０Ｂに対応したｎ個のプロセス２１，２１Ａ，２１Ｂが備えられており、プロセス２１は回路４０にパターン走行の開始し、そのパターン走行の終了を判別する。また、プロセス（他のプログラム）２１Ａは回路４０Ａへのパターン走行の開始と、その終了の判別とを行い、さらに、プロセス（他のプログラム）２１Ｂもまた回路４０Ｂへのパターン走行の開始と、その終了の判別とを行っている。なお、このマルチプロセスの他、マルチスレッドであっても良い。
【００４１】
当該テスタ１０Ａの場合には、回路４０のパターン走行中であってもプロセス２１によるＣＰＵ２０Ａの占有が解除され、このＣＰＵ２０Ａの占有が解除される期間では、プロセス２１Ａやプロセス２１Ｂが、各パターン走行をそれぞれ開始可能であるし、ポーリング処理もそれぞれ実行可能となる。換言すれば、回路４０がＤＵＴの機能試験を実行している間にも、他の回路４０Ａ，４０Ｂは、この回路４０の試験期間の終了を待つことなく、他のＤＵＴの機能試験が実行することができる。
よって、各々のプロセス２１，２１Ａ，２１Ｂにて無駄なポーリング処理が実行されず、各ＤＵＴを完全に非同期で試験可能になることから、テスタに要する全試験期間の短縮化に寄与するとの効果を奏する。
【００４２】
また、上記実施例ではメモリデバイスをＤＵＴの例として挙げ、このデバイスを試験するテスタについて説明されているが、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）デバイスを試験するＩＣテスタであっても良い。
さらに、上記実施例のパターン走行の期間は、プロセス２１にて過去の試験期間のうち最も短い試験期間に更新されているが、この構成に替えて、ＡＬＰＧ回路４０にて最短の試験期間に更新される、或いは、過去の試験期間のうち平均の試験期間に更新されていても良く。これらの場合にも、無駄なポーリング処理によるＣＰＵの負荷が削減可能となる。
【図面の簡単な説明】
【００４３】
【図１】本実施例における半導体試験装置の概略構成図である。
【図２】図１の半導体試験装置による動作フローチャートである。
【図３】図２のＪＯＢプロセスによる動作フローチャートである。
【図４】図１のウェハプローバによる試験の説明図である。
【図５】図２のＪＯＢプロセスによるテーブル更新の説明図である。
【図６】他の実施例における半導体試験装置の概略構成図である。
【図７】従来の半導体試験装置の概略構成図である。
【図８】図７の半導体試験装置による動作フローチャートである。
【符号の説明】
【００４４】
１０  メモリテスタ（半導体試験装置）
１０Ａ  パーサイトテスタ（半導体試験装置）
２０，２０Ａ  ＣＰＵ
２１  ＪＯＢプロセス（デバイス試験プログラム）
２１Ａ，２１Ｂ  他のＪＯＢプロセス（他のプログラム）
２２  監視プロセス（他のプログラム）
２３  スリープ実行部（ＣＰＵ開放手段）
３０  ローカルメモリ
３２  実績テーブル
４０，４０Ａ，４０Ｂ  ＡＬＰＧ回路（回路）
７１，７２，７３  被試験対象（半導体デバイス）
【図１】
2008197041.tif 000003
【図２】
2008197041.tif 000004
【図３】
2008197041.tif 000005
【図４】
2008197041.tif 000006
【図５】
2008197041.tif 000007
【図６】
2008197041.tif 000008
【図７】
2008197041.tif 000009
【図８】
2008197041.tif 000010