(57)【要約】【課題】  処理対象データが固定小数点フォーマットで浮動小数点フォーマットに変換する必要があってもフィルタ演算全体の処理時間を短縮可能とする。【解決手段】  入力直後のフィルタ演算を固定小数点演算で実施し、その演算結果を浮動小数点フォーマットに変換する構成とする。ここで、浮動小数点演算を扱えるＤＳＰでは、計算と浮動小数点変換を同時に実行することが可能であることに着目し、計算命令、メモリアクセス命令、浮動小数点変換命令を最適に組み合わせ、従来、入力直後に独立して行っていた浮動小数点変換処理をその後のフィルタ演算で同時に実行する。この構成により、浮動小数点変換処理の効率が高められ、処理時間が極小となる。【選択図】      図１
2008071170.tif 000002
【特許請求の範囲】
【請求項１】
固定小数点フォーマットによる演算と浮動小数点フォーマットへの変換を同時に行うプロセッサを初段に配置し、
前記プロセッサで、前回の固定小数点フォーマットによる演算結果を浮動小数点フォーマットに変換している期間に次の固定小数点フォーマットによる演算を実行することを特徴とする浮動小数点演算装置。
【請求項２】
固定小数点フォーマットによる演算と浮動小数点フォーマットへの変換を同時に行うプロセッサを初段に配置し、前回の固定小数点フォーマットによる演算結果を浮動小数点フォーマットに変換している期間に次の固定小数点フォーマットによる演算を実行する浮動小数点演算装置を備え、
前記浮動小数点演算装置にレーダ信号を入力して係数乗算及び位相シフトによるフィルタ処理を演算することを特徴とするレーダ信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＳＰ（デジタル・シグナル・プロセッサ）やＣＰＵ（コントロール・プロセッシング・ユニット）を用いて、ソフトウェア信号処理により浮動小数点演算を行う浮動小数点演算装置とこの装置を用いて高速処理を実現するレーダ信号処理装置に関する。
【背景技術】
【０００２】
レーダ信号処理装置において、例えばＭＴＩ（Moving Target Indicator：移動目標指示装置）等のフィルタ処理では、広いダイナミックレンジが要求され、固定小数点フォーマットでは処理途中で桁あふれが生じてしまう。このため、浮動小数点フォーマットで演算を行うのが一般的である。尚、有効桁数が決まっている複雑な関数演算を高速に演算する浮動小数点演算装置の演算手法については、特許文献１に記載されている。
【０００３】
ところが、通常、処理対象データは固定小数点フォーマットであり、処理の最初に固定小数点から浮動小数点へフォーマット変換を行う必要がある。この変換処理は、処理対象の全データについてフィルタ処理とは独立して行われるため、全体の処理に時間がかかる。また、固定小数点フォーマットによるデータ長は８〜１６ビットが一般的である。この場合、単純に浮動小数点フォーマットに変換すると、単精度浮動小数点フォーマットでも３２ビット長になってしまう。このように、必要とされる入力バッファメモリが固定小数点フォーマットのデータに対して倍以上のサイズが必要になる。
【特許文献１】特開平０４−６７９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上述べたように従来の浮動小数点演算装置では、固定小数点フォーマットの処理対象データに対し、処理の最初に固定小数点から浮動小数点へフォーマット変換を行うが、全データに対しての浮動小数点変換に要する処理時間が一連の処理中で独立して必要で、さらに次の処理ための入力バッファメモリは入力した固定小数点フォーマットのデータに対して倍以上のサイズを必要としていた。
【０００５】
本発明は上記の問題を解決するためになされたもので、処理対象データが固定小数点フォーマットで浮動小数点フォーマットに変換する必要があっても全体の処理時間を短縮することができ、さらに浮動小数点での処理に要する入力バッファメモリのメモリサイズを削減することのできる浮動小数点演算装置とこの装置を用いて処理速度の高速化、小型化及び省電力化を実現することのできるレーダ信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る浮動小数点演算装置は、固定小数点フォーマットによる演算と浮動小数点フォーマットへの変換を同時に行うプロセッサを初段に配置し、前記プロセッサで、前回の固定小数点フォーマットによる演算結果を浮動小数点フォーマットに変換している期間に次の固定小数点フォーマットによる演算を実行することを特徴とする。
【０００７】
また、本発明に係るレーダ信号処理装置は、固定小数点フォーマットによる演算と浮動小数点フォーマットへの変換を同時に行うプロセッサを初段に配置し、前回の固定小数点フォーマットによる演算結果を浮動小数点フォーマットに変換している期間に次の固定小数点フォーマットによる演算を実行する浮動小数点演算装置を備え、前記浮動小数点演算装置にレーダ信号を入力して係数乗算及び位相シフトによるフィルタ処理を演算することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、処理対象データが固定小数点フォーマットで浮動小数点フォーマットに変換する必要があっても全体の処理時間を短縮することができ、さらに浮動小数点での処理に要する入力バッファメモリのメモリサイズを削減することのできる浮動小数点演算装置と、この装置を用いて処理速度の高速化、小型化及び省電力化を実現することのできるレーダ信号処理装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について説明する。
【００１０】
図１は本発明に係る浮動小数点演算装置が適用される、レーダ信号処理装置のＭＴＩフィルタ部の構成を示すブロック図である。図１において、固定小数点フォーマットの処理対象入力データ（ここではデータ長を１６ビットとする）はデジタル化されたレーダパルス受信信号であり、この入力データはＭＴＩフィルタ処理部１１に入力される。このＭＴＩフィルタ処理部１１は、浮動小数点演算を扱えるＤＳＰを用いて固定小数点フォーマットの状態で入力データのＭＴＩフィルタ演算を行ってクラッタ成分を除去し、目標信号を抽出する。この浮動小数点演算を扱えるＤＳＰは、演算と同時に浮動小数点フォーマットに変換する機能を有する。ＭＴＩフィルタ処理部１１で得られた目標信号は目標表示部１２に送られ、目標位置が表示される。
【００１１】
上記ＭＴＩフィルタ処理部１１に使用されるＤＳＰは、具体的には図２に示すように構成される。図２において、１１１はＡＬＵ（Arithmetic and Logic Unit：論理演算ユニット）、１１２は乗算器、１１３はシフタ、１１４は演算データファイルを一時保管用のレジスタ、１１５は係数（ウェイト）を格納するためのＤＡＢ（Data Buffer：データバッファ）である。レジスタ１１４はバス１１６を通じて送られてくる演算対象データ、ＤＡＢ１１５に予め格納される係数データをそれぞれ取り込んで、演算プログラムに沿って、ＡＬＵ１１１、乗算器１１２、シフタ１１３に指定データを送り、それぞれの処理結果を取り込む処理を繰り返し実行し、最終の演算結果を、バス１１６を通じて目標表示部１２に送出する。
【００１２】
ここで、上記乗算器１１２では、指定された係数と入力演算対象とを順次乗算し、その繰り返しによって累積加算を実行する。また、ＡＬＵ１１１は、乗算器１１２の演算中にその１ステージ前の処理結果について、固有小数点を浮動小数点に変換する機能を備える。シフタ１１３は、レジスタ１１４の入力メモリリードに対してメモリライトのタイミングを調整する。
【００１３】
上記構成において、以下、図３及び図４を参照してその実施例を説明する。
【００１４】
図３は上記ＭＴＩフィルタ処理部１１で行われるＭＴＩフィルタ処理例を示している。ＭＴＩフィルタ処理は固定目標（位相変化のないＩ／Ｑデータ）を除去し、移動目標（位相変化のあるＩ／Ｑデータ）のみを抽出する処理で、ＰＲＩ（Pulse Repeat Interval：パルス繰り返し間隔）間で位相を反転させて加算する処理である。図３では、ＰＲＩに相当する遅延時間τの遅延器Ａ１，Ａ２と遅延前後を減算する演算器（Σ）Ｂ１，Ｂ２の組み合わせで構成される。ここでは、ＭＴＩ係数Ｗ1 ，Ｗ2 ，Ｗ3 をそれぞれ１，−２，１と規定し、これらの係数をＰＲＩ毎に掛け合わせて加算する。但し、信号レベルの正規化は行わないものとする。このときのＭＴＩ計算方法は、ＭＴＩに利用する１〜３回目の受信パルスデータをＰ1 ，Ｐ2 ，Ｐ3 、各受信パルスデータに対するウェイトをＷ1 ,Ｗ2 ,Ｗ3 として、  
ＭＴＩout ＝（Ｗ1 Ｐ1 ＋Ｗ2 Ｐ2 ＋Ｗ3 Ｐ3 ）・α  
Ｐi ＝Ｉ／Ｑデータ（ｉはＰＲＩ番号）
Ｗi ＝ＭＴＩ係数（ｉはＰＲＩ番号）
α＝ＭＴＩゲイン調整係数（初期設定パラメータ）
で与えられる。
【００１５】
図４は、上記ＭＴＩフィルタ処理において、図２に示すＭＴＩに利用するＰＲＩ番号１〜３の受信パルスデータをＰ1 ，Ｐ2 ，Ｐ3 、ＭＴＩ係数をＷ1 ,Ｗ2 ,Ｗ3 として、  
ＭＴＩout ＝Ｗ1 Ｐ1 ＋Ｗ2 Ｐ2 ＋Ｗ3 Ｐ3 
を演算する場合の処理の流れを示している。尚、図中（  ）は不要な動作であるが、プログラムの単純化のために実行させるものとする。また、ここでは説明を簡単にするため、α＝１とする。
【００１６】
まず、レジスタ１１４による入力メモリリードにおいて、［１］番目のリード時には、乗算器１１２では、［０］番目のリード時に得たデータを用いて  
ＭＴＩout ［０］＝Ｗ1 Ｐ1 ［０］＋Ｗ2 Ｐ2 ［０］＋Ｗ3 Ｐ3 ［０］  
を演算する。
【００１７】
続いて、［２］番目のリード時には、乗算器１１２では、［１］番目のリード時に得たデータを用いて  
ＭＴＩout ［１］＝Ｗ1 Ｐ1 ［１］＋Ｗ2 Ｐ2 ［１］＋Ｗ3 Ｐ3 ［１］  
を演算する。このとき、ＡＬＵ１１１では、［１］リードの時の乗算器１１２の乗算結果ＭＴＩout ［０］（この状態では固定小数点）を取り込んで浮動小数点に変換する。
【００１８】
以下同様に、ｉ＝２〜Ｎまでループを組み、［ｉ＋１］番目のリード時には、乗算器１１２では、  
ＭＴＩout ［ｉ］＝Ｗ1 Ｐ1 ［ｉ］＋Ｗ2 Ｐ2 ［ｉ］＋Ｗ3 Ｐ3 ［ｉ］  
を演算する。このとき、ＡＬＵ１１１では、［ｉ−１］リードの時の乗算器１１２の乗算結果ＭＴＩout ［ｉ−１］（この状態では固定小数点）を取り込んで浮動小数点に変換する。この時点で、シフタ１１３により浮動小数点のＭＴＩout ［ｉ−２］がメモリライト処理される。
【００１９】
次に、［ｉ＋２］番目のリード時には、乗算器１１２では、  
ＭＴＩout ［ｉ＋１］＝Ｗ1 Ｐ1 ［ｉ＋１］＋Ｗ2 Ｐ2 ［ｉ＋１］＋Ｗ3 Ｐ3 ［ｉ＋１］  
を演算する。このとき、ＡＬＵ１１１では、［ｉ］リードの時の乗算器１１２の乗算結果ＭＴＩout ［ｉ］（この状態では固定小数点）を取り込んで浮動小数点に変換する。この時点で、シフタ１１３により浮動小数点のＭＴＩout ［ｉ−１］がメモリライト処理される。
【００２０】
以上の処理をｉ＝Ｎまで繰り返し実行する。
【００２１】
すなわち、本発明に係る浮動小数点演算装置では、入力直後のフィルタ演算を固定小数点演算で実施し、その演算結果を浮動小数点フォーマットに変換する構成としている。ここで、浮動小数点演算を扱えるＤＳＰでは、計算と浮動小数点変換を同時に実行することが可能で、計算命令、メモリアクセス命令、浮動小数点変換命令を最適に組み合わせることが可能である。そこで、従来、入力直後に独立して行っていた浮動小数点変換処理をその後のフィルタ演算で同時に実行する。このように構成することにより、浮動小数点変換処理の効率が高められ、処理時間が極小となる。
【００２２】
したがって、上記の処理構成によれば、浮動小数点演算に要する処理時間を極小化することができる。また、固定小数点フォーマットによるメモリサイズの削減もできる。その結果、上記構成による浮動小数点演算装置を用いたレーダ信号処理装置は、従来と比較してより少ないプロセッサ数で構成することができ、処理の高速化、小型化・省電力化の効果が得られる。
【００２３】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、上記実施形態では、ＭＴＩフィルタ処理を行う場合について説明したが、他の浮動小数点演算を行うフィルタ処理においても同様に実施可能である。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る浮動小数点演算装置が適用される、レーダ信号処理装置のＭＴＩフィルタ部の構成を示すブロック図。
【図２】図１に示すＭＴＩフィルタ処理部に使用されるＤＳＰの具体的な構成を示すブロック回路図。
【図３】上記ＭＴＩフィルタ処理部で行われるＭＴＩフィルタ処理例を示す概念図。
【図４】上記ＭＴＩフィルタ処理を演算する場合の処理の流れを説明するための図。
【符号の説明】
【００２５】
１１…ＭＴＩフィルタ処理部、１２…目標表示部、１１１…ＡＬＵ（論理演算ユニット）、１１２…乗算器、１１３…シフタ、１１４…レジスタ、１１５…ＤＡＢ（データバッファ）。
【図１】
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【図２】
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【図３】
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【図４】
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