(57)【要約】【課題】窒化物半導体を用いた半導体装置におけるソースインダクタンスの低減を図ることが可能な半導体装置およびその製造方法を提供する。【解決手段】化合物半導体からなる基板１と、基板１の表面上に形成され、基板１と異なる窒化物半導体からなる半導体層２と、基板１の裏面側から半導体層２に到達するバイアホール６と、バイアホール６内壁に形成されるグランド電極７と、半導体層２表面からグランド電極７に到達するコンタクト層８と、それぞれ半導体層２上に形成されるゲート電極３、ドレイン電極５、およびコンタクト層８を介してグランド電極７と接続されるソース電極４を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
化合物半導体からなる基板と、
前記基板の表面上に形成され、前記基板と異なる窒化物半導体からなる半導体層と、
前記基板の裏面側から前記半導体層に到達するバイアホールと、
前記バイアホール内壁に形成されるグランド電極と、
前記半導体層表面から前記グランド電極に到達するコンタクト層と、
それぞれ前記半導体層上に形成されるゲート電極、ドレイン電極、および前記コンタクト層を介して前記グランド電極と接続されるソース電極を備えることを特徴とする半導体装置。
【請求項２】
前記基板はＳｉＣ基板を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
化合物半導体からなる基板上に、前記基板と異なる窒化物半導体からなる半導体層を形成し、
前記半導体層側から前記基板に到達するコンタクトを形成し、
前記基板側から前記コンタクトに到達するバイアホールを形成し、
前記バイアホールの内壁に、前記コンタクトと接続されるグランド電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記基板を、前記半導体層に対して選択的にエッチングすることにより前記バイアホールを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板はＳｉＣ基板を含むことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波電力増幅素子として用いられる電界効果トランジスタなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、大電力用のインバータ回路やスイッチング素子などの高機能化に伴い、電界効果トランジスタ（以下Field Effect Transistor：ＦＥＴと記す）において、さらなる高周波特性、信頼性の向上が要求されている。
【０００３】
特に、ＧａＮを主成分とする窒化物系III−V族化合物半導体（以下ＧａＮ系半導体と記す）は、高い飽和電子速度、大きな破壊耐圧を有することから注目されている。このようなＧａＮ系半導体の持つ優れた特性をデバイスに適用するためには、実装時における寄生インピーダンス、とりわけソースインダクタンスの低減が重要となる。
【０００４】
一般に、ＧａＡｓ系など従来の半導体装置においては、ソース電極とグランド電極とをバイアホールを通して接続する方法により、ソースインダクタンスの低減を図っている。例えば、特許文献１[００２６]などに記載されているように、ＧａＡｓ基板上にＧａＡｓ半導体層が形成され、このＧａＡｓ半導体層の表面にソース電極、ゲート電極、ドレイン電極がそれぞれ形成されている。ＧａＡｓ基板およびＧａＡｓ半導体層には、連続エッチングによりソース電極に到達するバイアホールが形成されており、ソース電極は、このバイアホールを介して、ＧａＡｓ基板裏面に形成されるグランド電極と接続されている。
【０００５】
このようなバイアホールの形成によりソースインダクタンスの低減を図る手法を、ＧａＮ系半導体に適用するためには、ＧａＮ系半導体層の基板として用いられるＳｉＣ基板の加工が必要である。しかしながら、ＳｉＣ基板の加工には、フッ素系のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法が用いられるが、ＧａＮ系半導体との選択比が大きく、ＧａＡｓ基板を用いたときと同様に加工することが困難であるという問題がある。
【特許文献１】特開２００３−２５８００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、窒化物半導体を用いた半導体装置におけるソースインダクタンスの低減を図ることが可能な半導体装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、化合物半導体からなる基板と、基板の表面上に形成され、基板と異なる窒化物半導体からなる半導体層と、基板の裏面側から半導体層に到達するバイアホールと、バイアホール内壁に形成されるグランド電極と、半導体層表面からグランド電極に到達するコンタクト層と、それぞれ半導体層上に形成されるゲート電極、ドレイン電極、およびコンタクト層を介してグランド電極と接続されるソース電極を備えることを特徴とする半導体装置が提供される。
【０００８】
本発明の一態様によれば、化合物半導体からなる基板上に、基板と異なる窒化物半導体からなる半導体層を形成し、半導体層側から基板に到達するコンタクトを形成し、基板側からコンタクトに到達するバイアホールを形成し、バイアホールの内壁に、コンタクトと接続されるグランド電極を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、窒化物半導体を用いた半導体装置におけるソースインダクタンスの低減を図ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
（実施形態１）
図１に本実施形態の半導体装置であるＦＥＴ素子の断面図を示す。図に示すように、ＳｉＣからなる基板１に、例えばＧａＮからなる半導体層２が形成されており、その表面にゲート電極３、ソース電極４、ドレイン電極５が形成されている。基板１には、半導体層２に到達するバイアホール６が形成されており、その内壁および基板１裏面にはグランド電極７が形成されている。そして、半導体層２には、ソース電極４とグランド電極７を接続するコンタクト８が形成されている。
【００１２】
このような半導体装置は以下のようにして形成される。先ず、図２に示すように、基板１上に、半導体層２を形成する。次いで、図３に示すように、例えば素子分離工程と同時に、半導体層２の所定の領域に、例えばＣｌ２を用いたＲＩＥにより、表面より基板１に到達するコンタクトホールを形成し、コンタクトホール内を例えばＮｉあるいはＡｌを含む金属層で充填し、コンタクト８を形成する。
【００１３】
そして、図４に示すように、半導体層２及びコンタクト８に到達するように、例えばＳＦ６、ＣＦ４などフッ素系のガスを用いたＲＩＥにより、基板１にバイアホール６を形成し、その内壁および基板１裏面に、例えば数μｍ程度の厚さを持ったＡｕ層からなるグランド電極７を形成する。
【００１４】
さらに、能動素子領域（図示せず）を形成した後、半導体層表面に、コンタクト８と接続するソース電極４と、ドレイン電極５を形成するとともに、ソース電極４とドレイン電極５間にゲート電極を形成し、図１に示すようなＦＥＴ素子が形成される。
【００１５】
このような構成により、各ソース電極４は、コンタクト８を介してグランド電極７と接続され、ソースインダクタンスの低減を図ることが可能となる。また、例えば素子分離工程と同時に半導体層２にコンタクトホールを形成することができるため、基板１裏面から半導体層２が露出した時点でエッチングガスを替えるなどの複雑なプロセスを要することなく、バイアホール６を形成することができる。また、フッ素系ガスを用いたＲＩＥによりバイアホール６を形成することにより、基板１と半導体層２との選択比を十分取ることができるため、半導体層２をストッパとして用いることが可能である。
【００１６】
このような構成は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）の他、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）や、ＭＯＳＦＥＴ（Metal oxide、semiconductor field effect transistor）などのＦＥＴ素子に用いられる。そして、これらＦＥＴ素子を構成要素とするモノシリックマイクロ波集積回路に適用し、例えば電力変換装置として用いられる。
【００１７】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様によるＦＥＴ素子の断面図。
【図２】図１のＦＥＴ素子の製造工程を示す図。
【図３】図１のＦＥＴ素子の製造工程を示す図。
【図４】図１のＦＥＴ素子の製造工程を示す図。
【符号の説明】
【００１９】
１…基板、２…半導体層、３…ゲート電極、４…ソース電極、５…ドレイン電極、６…バイアホール、７…グランド電極、８…コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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