(57)【要約】【課題】本発明は、ディジタル／アナログ変換回路を構成するスイッチ素子の不良検出試験を行うことが可能な半導体集積回路装置を提供することを目的とする。【解決手段】本発明に係る半導体集積回路装置１００は、ｎビット（図１ではｎ＝２）のディジタル入力信号ＤＩに応じて、複数のスイッチ素子（２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ）から成るセレクタ２０を制御することにより、抵抗ストリング１０で生成される４（＝２2）値のアナログ電圧Ｖ１〜Ｖ４を択一的に出力するディジタル／アナログ変換回路１を備えた半導体集積回路装置であって、各スイッチ素子の出力端と装置外部とを電気的に接続する第１の接続経路Ｌ１ｘ、Ｌ１ｙ、Ｌ１ｚと、これを導通／遮断する第１のスイッチ手段（図１ではスイッチ２）と、を有して成る構成とされている。【選択図】図１
2008199248.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（ｎは正の整数）のディジタル入力信号に応じて、複数のスイッチ素子から成るセレクタを制御することにより、抵抗ストリングで生成される２n値のアナログ電圧を択一的に出力するディジタル／アナログ変換回路を備えた半導体集積回路装置であって、
各スイッチ素子の出力端と装置外部とを電気的に接続する第１の接続経路と、第１の接続経路を導通／遮断する第１のスイッチ手段と、を有して成ることを特徴とする半導体集積回路装置。
【請求項２】
前記抵抗ストリングの一端と所定の第１基準電圧の印加端との間、及び、前記抵抗ストリングの他端と所定の第２基準電圧の印加端との間を各々電気的に接続する第２の接続経路の他に、前記抵抗ストリングの両端と装置外部とを電気的に接続する第３の接続経路を有して成り、さらに、第２の接続経路を導通／遮断する手段、若しくは、第２の接続経路と第３の接続経路とを排他的に導通／遮断する手段として、第２のスイッチ手段を有して成ることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
装置外部からの制御信号に基づいて、第１、第２のスイッチ手段を制御するデコーダを有して成ることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記セレクタは、出力端が互いに接続された一対のスイッチ素子から成る二入力選択部を（２n−１）個用いてｎ段のツリー構造を形成しており、通常動作時には、前記ディジタル入力信号に応じて、前記二入力選択部毎に前記一対のスイッチ素子を排他的論理でオン／オフさせることにより、前記抵抗ストリングで生成される２n値のアナログ電圧をトーナメント方式で択一的に出力する一方、前記スイッチ素子の不良検出試験時には、所定の試験信号に応じて、前記二入力選択部毎に前記一対のスイッチ素子を同論理でオン／オフさせることを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置の不良検出方法であって、
前記抵抗ストリングの両端に通常の基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を測定する第１のステップと；
第１のステップで測定されたリーク電流の電流量に基づいて、各スイッチ素子の不良検出を行う第２のステップと；
を有して成ることを特徴とする半導体集積回路装置の不良検出方法。
【請求項６】
請求項２に記載の半導体集積回路装置の不良検出方法であって、
第２の接続経路を介して、前記抵抗ストリングの両端に第１，第２基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を測定する第１のステップと；
第３の接続経路を介して、前記抵抗ストリングの両端に第１の加速試験電圧を印加するとともに、第１の接続経路を介して、各スイッチ素子の出力端に第２の加速試験電圧を印加する第２のステップと；
第１のステップと同様に、第２の接続経路を介して、前記抵抗ストリングの両端に第１，第２基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を再測定する第３のステップと；
第１のステップと第３のステップで各々測定されたリーク電流の変化量に基づいて、各スイッチ素子の不良検出を行う第４のステップと；
を有して成ることを特徴とする半導体集積回路装置の不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、特に、ディジタル／アナログ変換回路を構成するスイッチ素子の不良検出技術に関するものである。
【背景技術】
【０００２】
近年、ＬＣＤ［Liquid Crystal Display］ドライバやＬＥＤ［Light Emitting Diode］ドライバなどの半導体集積回路装置では、その低消費電流化を図るべく、ディジタル入力信号ＤＩをアナログ出力信号ＡＯに変換する手段として、抵抗ストリングとセレクタで構成されたディジタル／アナログ変換回路（いわゆる抵抗ストリング型ディジタル／アナログ変換回路）を採用した構成が主流となっている（例えば、特許文献１を参照）。
【０００３】
図４は、ディジタル／アナログ変換回路の一従来例を示す回路図である。
【０００４】
図４に示すように、従来の抵抗ストリング型ディジタル／アナログ変換回路は、電源／グランド間に接続された抵抗ストリング（抵抗素子Ｒ１〜Ｒ５）と、ディジタル入力信号ＤＩに応じて前記抵抗ストリングの各端子電圧を択一的に出力するセレクタ（スイッチ素子ＳＷ１〜ＳＷ６）と、前記セレクタの出力電圧を緩衝増幅することでアナログ出力信号ＡＯを生成するバッファＢＵＦと、を有して成る。
【０００５】
なお、上記従来の抵抗ストリング型ディジタル／アナログ変換回路の不良検出試験は、ひと通りのディジタル入力信号ＤＩ（本図の場合２ビット）を入力し、所望のアナログ出力信号ＡＯが得られるか否かを確認するというものであった。
【０００６】
【特許文献１】特開昭６２−２２７２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
確かに、上記従来のディジタル／アナログ変換回路であれば、必要最低限の不良検出試験（動作確認試験）を行うことが可能である。
【０００８】
しかしながら、上記従来のディジタル／アナログ変換回路では、セレクタを構成するスイッチ素子ＳＷ１〜ＳＷ６のリーク電流を測定することができないため、各々の酸化膜不良等を検出することが困難であった。
【０００９】
また、上記従来のディジタル／アナログ変換回路では、スイッチ素子ＳＷ１〜ＳＷ６に対して任意の加速試験電圧（壊れかけのスイッチ素子ＳＷ１〜ＳＷ６を意図的に破壊するための高電圧であり、例えば、スイッチ素子の絶対最大定格電圧）を印加することができないため、潜在する素子不良を出荷前の試験段階で検出することができなかった。
【００１０】
特に、ＬＣＤドライバやＬＥＤドライバなどの半導体集積回路装置では、ディジタル／アナログ変換回路の高ビット化（階調数の増大）に対する要求が強まっており、今後、回路の大規模化（素子数の増大）に伴って、素子不良の発生数も増えると考えられるため、製品の信頼性を維持・向上するには、ディジタル／アナログ変換回路の動作確認を行うだけでなく、これを構成するスイッチ素子の不良検出試験を行うことが非常に重要となる。
【００１１】
本発明は、上記の問題点に鑑み、ディジタル／アナログ変換回路を構成するスイッチ素子の不良検出試験を行うことが可能な半導体集積回路装置、及び、その不良検出方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る半導体集積回路装置は、ｎビット（ｎは正の整数）のディジタル入力信号に応じて、複数のスイッチ素子から成るセレクタを制御することにより、抵抗ストリングで生成される２n値のアナログ電圧を択一的に出力するディジタル／アナログ変換回路を備えた半導体集積回路装置であって、各スイッチ素子の出力端と装置外部とを電気的に接続する第１の接続経路と、第１の接続経路を導通／遮断する第１のスイッチ手段と、を有して成る構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成る半導体集積回路装置は、前記抵抗ストリングの一端と所定の第１基準電圧の印加端との間、及び、前記抵抗ストリングの他端と所定の第２基準電圧の印加端との間を各々電気的に接続する第２の接続経路のほかに、前記抵抗ストリングの両端と装置外部とを電気的に接続する第３の接続経路を有して成り、さらに、第２の接続経路を導通／遮断する手段、若しくは、第２の接続経路と第３の接続経路とを排他的に導通／遮断する手段として、第２のスイッチ手段を有して成る構成（第２の構成）にするとよい。
【００１４】
また、上記第１または第２の構成から成る半導体集積回路装置は、装置外部からの制御信号に基づいて、第１、第２のスイッチ手段を制御するデコーダを有して成る構成（第３の構成）にするとよい。
【００１５】
また、上記第１〜第３いずれかの構成から成る半導体集積回路装置において、前記セレクタは、出力端が互いに接続された一対のスイッチ素子から成る二入力選択部を（２n−１）個用いてｎ段のツリー構造を形成しており、通常動作時には、前記ディジタル入力信号に応じて、前記二入力選択部毎に前記一対のスイッチ素子を排他的論理（相補的論理）でオン／オフさせることにより、前記抵抗ストリングで生成される２n値のアナログ電圧をトーナメント方式で択一的に出力する一方、前記スイッチ素子の不良検出試験時には、所定の試験信号に応じて、前記二入力選択部毎に前記一対のスイッチ素子を同論理でオン／オフさせる構成（第４の構成）にするとよい。
【００１６】
また、上記第１の構成から成る半導体集積回路装置の不良検出方法については、前記抵抗ストリングの両端に通常の基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を測定する第１のステップと；第１のステップで測定されたリーク電流の電流量に基づいて、各スイッチ素子の不良検出を行う第２のステップと；を有して成る構成（第５の構成）にするとよい。
【００１７】
また、上記第２の構成から成る半導体集積回路装置の不良検出方法については、第２の接続経路を介して、前記抵抗ストリングの両端に第１，第２基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を測定する第１のステップと；第３の接続経路を介して、前記抵抗ストリングの両端に第１の加速試験電圧を印加するとともに、第１の接続経路を介して、各スイッチ素子の出力端に第２の加速試験電圧を印加する第２のステップと；第１のステップと同様、第２の接続経路を介して、前記抵抗ストリングの両端に第１，第２基準電圧を印加した状態で、各スイッチ素子を順次オフさせていき、第１の接続経路を介して、各スイッチ素子のリーク電流を再測定する第３のステップと；第１のステップと第３のステップで各々測定されたリーク電流の変化量に基づいて、各スイッチ素子の不良検出を行う第４のステップと；を有する構成（第６の構成）にするとよい。
【発明の効果】
【００１８】
本発明に係る半導体集積回路装置及びその不良検出方法であれば、ディジタル／アナログ変換回路を構成するスイッチ素子の不良をテスト段階で検出することができるので、半導体集積回路装置の信頼性を高めることが可能となる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明に係る半導体集積回路装置の一実施形態を示す回路図である。
【００２０】
図１に示すように、本実施形態の半導体集積回路装置１００は、ｎビット（図１ではｎ＝２）のディジタル入力信号ＤＩに応じたアナログ出力電圧ＡＯを生成するディジタル／アナログ変換回路１を有するほか、これを構成するスイッチ素子の不良検出手段として、スイッチ２と、スイッチ３ａ〜３ｂと、デコーダ４と、を集積化して成る。
【００２１】
また、本実施形態の半導体集積回路装置１００は、試験装置２００との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を有して成る。
【００２２】
ディジタル／アナログ変換回路１は、抵抗ストリング１０と、セレクタ２０と、バッファ３０と、を有して成る。
【００２３】
抵抗ストリング１０は、第１の電圧印加端（スイッチ３ａの出力端）と第２の電圧印加端（スイッチ３ｂの出力端）との間に、同一の抵抗値を有する抵抗素子１１〜１５を直列に接続して成り、各抵抗素子相互間の接続ノードから４（＝２2）値のアナログ電圧Ｖ１〜Ｖ４を出力する抵抗分圧回路である。
【００２４】
セレクタ２０は、ディジタル入力信号ＤＩに応じて、抵抗ストリング１０で生成される４値のアナログ電圧Ｖ１〜Ｖ４を択一的に出力する手段であり、３（＝２2−１）個の二入力選択部２１〜２３と、スイッチ制御部２４と、有して成る。
【００２５】
二入力選択部２１は、スイッチ素子としてＮチャネル型電界効果トランジスタ２１ａ、２１ｂを有して成る。二入力選択部２２は、スイッチ素子としてＮチャネル型電界効果トランジスタ２２ａ、２２ｂを有して成る。二入力選択部２３は、スイッチ素子としてＮチャネル型電界効果トランジスタ２３ａ、２３ｂを有して成る。
【００２６】
トランジスタ２１ａのソースは、抵抗１１と抵抗１２の接続ノード（アナログ電圧Ｖ１の出力端）に接続されている。トランジスタ２１ｂのソースは、抵抗１２と抵抗１３の接続ノード（アナログ電圧Ｖ２の出力端）に接続されている。トランジスタ２２ａのソースは、抵抗１３と抵抗１４の接続ノード（アナログ電圧Ｖ３の出力端）に接続されている。トランジスタ２２ｂのソースは、抵抗１４と抵抗１５の接続ノード（アナログ電圧Ｖ４の出力端）に接続されている。トランジスタ２１ａ、２１ｂのドレインは、いずれもトランジスタ２３ａのソースに接続されている。トランジスタ２２ａ、２２ｂのドレインは、いずれもトランジスタ２３ｂのソースに接続されている。トランジスタ２３ａ、２３ｂのドレインは互いに接続されており、その接続ノードは、セレクタ２０の出力端として、バッファ３０の入力端（非反転入力端（＋））に接続されている。トランジスタ２１ａ、２１ｂ、トランジスタ２２ａ、２２ｂ、並びに、トランジスタ２３ａ、２３ｂのゲートは、それぞれ、スイッチ制御部２４に接続されている。
【００２７】
すなわち、本実施形態のディジタル／アナログ変換回路１において、セレクタ２０は、３個の二入力選択部２１〜２３を用いて２段のツリー構造を形成しており、ディジタル入力信号ＤＩに応じて、抵抗ストリング１０で生成される４値のアナログ電圧Ｖ１〜Ｖ４をトーナメント方式で択一的に出力する構成とされている。
【００２８】
このような構成とすることにより、上記のツリー構造を採用しない構成に比べて、１つの信号経路に付随する寄生容量を低減することができるので、セレクタ２０のセトリング時間（アナログ出力信号ＡＯが所望値に達するまでの時間）を短縮して、その応答性を高めることが可能となる。
【００２９】
ただし、本実施形態の構成では、上記のツリー構造を採用しない構成に比べて、より多くのスイッチ素子が必要となるため、製品の信頼性を維持・向上するには、後述する素子不良の検出試験を行うことが重要となる。
【００３０】
スイッチ制御部２４は、通常動作時には、ディジタル入力信号ＤＩに応じて、二入力選択部２１〜２３毎に一対のスイッチ素子を排他的論理（相補的論理）でオン／オフさせることにより、抵抗ストリング１０で生成される４値のアナログ電圧Ｖ１〜Ｖ４をトーナメント方式で択一的に出力する一方、スイッチ素子の不良検出試験時には、外部端子Ｔ２を介して試験装置２００から入力される試験信号Ｓｔｅｓｔに応じて、二入力選択部２１〜２３毎に一対のスイッチ素子を同論理でオン／オフさせる構成とされている。なお、スイッチ制御部２４の具体的な動作については、後ほど詳細に説明する。
【００３１】
バッファ３０は、セレクタ２０の出力電圧を緩衝増幅することで、アナログ出力信号ＡＯを生成する手段である。
【００３２】
スイッチ２は、セレクタ２０を構成するスイッチ素子（トランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ）の出力端と装置外部との電気的な接続経路Ｌ１ｘ、Ｌ１ｙ、Ｌ１ｚをそれぞれ導通／遮断するスイッチ手段であり、スイッチＳＷｘ、ＳＷｙ、ＳＷｚを有して成る。スイッチＳＷｘ、ＳＷｙ、ＳＷｚの一端は、いずれも外部端子Ｔ４に接続されている。スイッチＳＷｘの他端は、接続経路Ｌ１ｘを介してトランジスタ２１ａ、２１ｂのドレインに接続されている。スイッチＳＷｙの他端は、接続経路Ｌ１ｙを介してトランジスタ２２ａ、２２ｂのドレインに接続されている。スイッチＳＷｚの他端は接続経路Ｌ１ｚを介してトランジスタ２３ａ、２３ｂのドレインに接続されている。このようなスイッチ２を設けたことにより、後述するスイッチ素子（トランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ）の不良検出試験に際して、リーク電流ＩＯの測定や加速試験電圧Ｖｔｅｓｔ２の印加を行うことが可能となる。なお、スイッチ２は、不良検出試験時にのみ使用されるものであり、通常動作時にはオフとされている。
【００３３】
スイッチ３ａは、抵抗ストリング１０の一端（抵抗素子１１の一端）と基準電圧Ｖｒｅｇａの印加端とを電気的に接続する接続経路Ｌ２ａと、抵抗ストリング１０の一端と装置外部とを電気的に接続する接続経路Ｌ３ａと、を排他的（相補的）に導通／遮断するスイッチ手段である。また、スイッチ３ｂは、抵抗ストリング１０の他端（抵抗素子１５の一端）と基準電圧Ｖｒｅｇｂ（＜基準電圧Ｖｒｅｇａ）の印加端とを電気的に接続する接続経路Ｌ２ｂと、抵抗ストリング１０の他端と装置外部とを電気的に接続する接続経路Ｌ３ｂと、を排他的（相補的）に導通／遮断するスイッチ手段である。
【００３４】
スイッチ３ａの第１入力端は、接続経路Ｌ２ａを介して、半導体集積回路装置１００の内部で生成される基準電圧Ｖｒｅｇａの印加端に接続されている。スイッチ３ａの第２入力端は、接続経路Ｌ３ａを介して、外部端子Ｔ３に接続されている。スイッチ３ａの出力端は、抵抗ストリング１０の一端（抵抗素子１１の一端）に接続されている。スイッチ３ｂの第１入力端は、接続経路Ｌ２ｂを介して、半導体集積回路装置１００内部で生成される基準電圧Ｖｒｅｇｂの印加端に接続されている。スイッチ３ｂの第２入力端は、接続経路Ｌ３ｂを介して、外部端子Ｔ３に接続されている。スイッチ３ｂの出力端は、抵抗ストリング１０の他端（抵抗素子１５の一端）に接続されている。
【００３５】
このようなスイッチ３ａ及びスイッチ３ｂを設けたことにより、後述するスイッチ素子（トランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ）の不良検出試験に際して、全てのスイッチ素子に任意の加速試験電圧Ｖｔｅｓｔ１を印加することが可能となる。なお、スイッチ３ａ及びスイッチ３ｂは、いずれも不良検出試験時にのみ使用されるものであり、通常時には基準電圧Ｖｒｅｇａ、Ｖｒｅｇｂを選択した状態とされている。
【００３６】
デコーダ４は、外部端子Ｔ１を介して試験装置２００から入力される制御信号ＣＴＲＬ（例えば３ビットのパラレル信号）に基づいて、スイッチ２、スイッチ３ａ、及び、スイッチ３ｂのスイッチング制御を行う手段である。このようなデコーダ４を設けたことにより、後述するスイッチ素子の不良検出試験（トランジスタ２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ）が複雑になっても、外部端子数の増大を抑えることが可能となる。
【００３７】
まず、上記構成から成る半導体集積回路装置１００の通常動作（ディジタル／アナログ変換動作）について詳細に説明する。なお、以下の説明では、２ビットのディジタル入力信号ＤＩのうち、下位ビットの値をＤ０と表記し、上位ビットの値をＤ１と表記する。
【００３８】
ディジタル入力信号ＤＩ＝「１１」である場合、スイッチ制御部２４は、Ｄ０＝「１」であることに基づいて、トランジスタ２１ａ、２２ａをオンとする一方、トランジスタ２１ｂ、２２ｂを排他的にオフとする。また、スイッチ制御部２４は、Ｄ１＝「１」であることに基づいて、トランジスタ２３ａをオンとする一方、トランジスタ２３ｂを排他的にオフとする。このようなスイッチング制御により、セレクタ２０では、アナログ電圧Ｖ１が択一的に出力される。
【００３９】
ディジタル入力信号ＤＩ＝「１０」である場合、スイッチ制御部２４は、Ｄ０＝「０」であることに基づいて、トランジスタ２１ｂ、２２ｂをオンとする一方、トランジスタ２１ａ、２２ａを排他的にオフとする。また、スイッチ制御部２４は、Ｄ１＝「１」であることに基づいて、トランジスタ２３ａをオンとする一方、トランジスタ２３ｂを排他的にオフとする。このようなスイッチング制御により、セレクタ２０では、アナログ電圧Ｖ２が択一的に出力される。
【００４０】
ディジタル入力信号ＤＩ＝「０１」である場合、スイッチ制御部２４は、Ｄ０＝「１」であることに基づいて、トランジスタ２１ａ、２２ａをオンとする一方、トランジスタ２１ｂ、２２ｂを排他的にオフとする。また、スイッチ制御部２４は、Ｄ１＝「０」であることに基づいて、トランジスタ２３ｂをオンとする一方、トランジスタ２３ａを排他的にオフとする。このようなスイッチング制御により、セレクタ２０では、アナログ電圧Ｖ３が択一的に出力される。
【００４１】
ディジタル入力信号ＤＩ＝「００」である場合、スイッチ制御部２４は、Ｄ０＝「０」であることに基づいて、トランジスタ２１ｂ、２２ｂをオンとする一方、トランジスタ２１ａ、２２ａを排他的にオフとする。また、スイッチ制御部２４は、Ｄ１＝「０」であることに基づいて、トランジスタ２３ｂをオンとする一方、トランジスタ２３ａを排他的にオフとする。このようなスイッチング制御により、セレクタ２０では、アナログ電圧Ｖ４が択一的に出力される。
【００４２】
次に、上記構成から成る半導体集積回路装置１００の不良検出試験について、図２を参照しながら詳細に説明する。
【００４３】
図２は、本発明に係る不良検出試験の一工程例を説明するための図である。
【００４４】
上記構成から成る半導体集積回路装置１００の不良検出試験に際して、まずステップ１Ａでは、接続経路Ｌ２ａ、Ｌ２ｂを介して、抵抗ストリング１０の両端に基準電圧Ｖｒｅｇａ、Ｖｒｅｇｂを印加した状態で、二入力選択部２１を構成するトランジスタ２１ａ、２１ｂがいずれもオフとされる。また、スイッチ２については、スイッチＳＷｘがオンとされ、スイッチＳＷｙ、ＳＷｚがいずれもオフとされる。このようなスイッチング制御により、試験装置２００では、接続経路Ｌ１ｘを介して、トランジスタ２１ａ、２１ｂのリーク電流ＩＯ１が測定される。なお、図２では、二入力選択部２２、２３を構成するトランジスタ２２ａ、２２ｂ及びトランジスタ２３ａ、２３ｂもオフとされているが、これらのオン／オフ状態は任意である。
【００４５】
次に、ステップ１Ｂでは、接続経路Ｌ２ａ、Ｌ２ｂを介して、抵抗ストリング１０の両端に基準電圧Ｖｒｅｇａ、Ｖｒｅｇｂを印加した状態で、二入力選択部２２を構成するトランジスタ２２ａ、２２ｂがいずれもオフとされる。また、スイッチ２については、スイッチＳＷｙがオンとされ、スイッチＳＷｘ、ＳＷｚがいずれもオフとされる。このようなスイッチング制御により、試験装置２００では、接続経路Ｌ１ｙを介して、トランジスタ２２ａ、２２ｂのリーク電流ＩＯ２が測定される。なお、図２では二入力選択部２１、２３を構成するトランジスタ２１ａ、２１ｂ及びトランジスタ２３ａ、２３ｂもオフとされているが、これらのオン／オフ状態は任意である。
【００４６】
次に、ステップ１Ｃでは、接続経路Ｌ２ａ、Ｌ２ｂを介して、抵抗ストリング１０の両端に基準電圧Ｖｒｅｇａ、Ｖｒｅｇｂを印加した状態で、二入力選択部２１を構成するトランジスタ２１ａ、２１ｂ、及び、二入力選択部２２を構成するトランジスタ２２ａ、２２ｂがいずれもオンとされ、二入力選択部２３を構成するトランジスタ２３ａ、２３ｂがいずれもオフとされる。また、スイッチ２については、スイッチＳＷｚがオンとされ、スイッチＳＷｘ、ＳＷｙがいずれもオフとされる。このようなスイッチング制御により、試験装置２００では、接続経路Ｌ１ｚを介して、トランジスタ２３ａ、２３ｂのリーク電流ＩＯ３が測定される。
【００４７】
次に、ステップ２Ａでは、二入力選択部２１を構成するトランジスタ２１ａ、２１ｂと二入力選択部２２を構成するトランジスタ２２ａ、２２ｂがいずれもオフとされ、二入力選択部２３を構成するトランジスタ２３ａ、２３ｂがいずれもオンとされる。一方、スイッチ２については、スイッチＳＷｘ、ＳＷｙ、ＳＷｚがいずれもオンとされる。また、抵抗ストリング１０の両端には、外部端子Ｔ３から接続経路Ｌ３ａ及び接続経路Ｌ３ｂを介して加速試験電圧Ｖｔｅｓｔ１が印加され、トランジスタ２１ａ、２１ｂのドレイン、及び、トランジスタ２２ａ、２２ｂのドレインには、外部端子Ｔ４から接続経路Ｌ１ｘ及び接続経路Ｌ１ｙを介して加速試験電圧Ｖｔｅｓｔ２が印加される。なお、本例の不良検出試験では、上記の加速試験電圧Ｖｔｅｓｔ１、Ｖｔｅｓｔ２として、トランジスタの絶対最大定格電圧Ｖｍａｘと接地電圧ＧＮＤが交互に印加される。このようなスイッチング制御により、トランジスタ２１ａ、２１ｂ及びトランジスタ２２ａ、２２ｂのゲート・ソース間、ゲート・ドレイン間、及び、ドレイン・ソース間に、素子の絶対最大定格電圧Ｖｍａｘ（素子の最大耐圧）を印加することができるので、壊れかけているトランジスタが存在する場合には、これを意図的に破壊することが可能となる。
【００４８】
次に、ステップ２Ｂでは、二入力選択部２１を構成するトランジスタ２１ａ、２１ｂと二入力選択部２２を構成するトランジスタ２２ａ、２２ｂがいずれもオンとされ、二入力選択部２３を構成するトランジスタ２３ａ、２３ｂがいずれもオフとされる。一方、スイッチ２については、スイッチＳＷｚがオンとされ、スイッチＳＷｘ、ＳＷｙがいずれもオフとされる。また、抵抗ストリング１０の両端には、外部端子Ｔ３から接続経路Ｌ３ａ及び接続経路Ｌ３ｂを介して加速試験電圧Ｖｔｅｓｔ１が印加され、トランジスタ２３ａ、２３ｂのドレインには、外部端子Ｔ４から接続経路Ｌ１ｚを介して加速試験電圧Ｖｔｅｓｔ２が印加される。なお、本例の不良検出試験では、上記の加速試験電圧Ｖｔｅｓｔ１、Ｖｔｅｓｔ２として、トランジスタの絶対最大定格電圧Ｖｍａｘと接地電圧ＧＮＤが交互に印加される。このようなスイッチング制御により、トランジスタ２３ａ、２３ｂのゲート・ソース間、ゲート・ドレイン間、及び、ドレイン・ソース間に、素子の絶対最大定格電圧Ｖｍａｘ（素子の最大耐圧）を印加することができるので、壊れかけているトランジスタが存在する場合には、これを意図的に破壊することが可能となる。
【００４９】
次に、ステップ３Ａ〜３Ｃでは、ステップ１Ａ〜１Ｃと同様に、接続経路Ｌ２ａ、Ｌ２ｂを介して、抵抗ストリング１０の両端に基準電圧Ｖｒｅｇａ、Ｖｒｅｇｂを印加した状態で各スイッチ素子が順次オフされ、試験装置２００により、接続経路Ｌ１ｘ〜Ｌ１ｚを介して、各トランジスタのリーク電流ＩＯ１’、ＩＯ２’、ＩＯ３’が再測定される。
【００５０】
次に、ステップ４では、ステップ１Ａ〜１Ｃとステップ３Ａ〜３Ｃで各々測定されたリーク電流の変化量ΔＩＯ１（＝ＩＯ１’−ＩＯ１）、ΔＩＯ２（＝ＩＯ２’−ＩＯ２）、ΔＩＯ３（＝ＩＯ３’−ＩＯ３）に基づいて、各トランジスタの不良検出が行われる。すなわち、ステップ２における加速試験の前後でリーク電流が大きく変化したトランジスタについては、これを不良と判断することができるので、潜在する素子不良を出荷前の試験段階で検出することが可能となる。
【００５１】
なお、図２では示していないが、ステップ１Ａ〜１Ｃ（或いはステップ３Ａ〜３Ｃ）で測定されたリーク電流ＩＯ１〜ＩＯ３の電流量（絶対値）に基づいて、各トランジスタの不良検出を行うステップを組み込んでも構わない。このような不良検出試験を行う構成であれば、各トランジスタの酸化膜不良等を検出することができるので、不良検出率を向上することが可能となる。
【００５２】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００５３】
例えば、上記実施形態では、セレクタ２０を複数段のツリー構造とした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、スイッチ素子の削減を優先するのであれば、上記のツリー構造を採用しなくても構わない。
【００５４】
また、上記実施形態では、スイッチ３ａ、３ｂにて、接続経路Ｌ２ａ、Ｌ２ｂと接続経路Ｌ３ａ、Ｌ３ｂとを排他的（相補的）に導通／遮断する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図３に示した変形例のように、接続経路Ｌ２ａ、Ｌ２ｂのみを導通／遮断する構成としても構わない。
【産業上の利用可能性】
【００５５】
本発明は、半導体集積回路装置の不良検出精度を高める上で有用な技術であり、特に、ディジタル／アナログ変換回路の高ビット化（階調数の増大）が要求されているＬＣＤドライバやＬＥＤドライバなどに好適な技術である。
【図面の簡単な説明】
【００５６】
【図１】は、本発明に係る半導体集積回路装置の一実施形態を示す回路図である。
【図２】は、本発明に係る不良検出試験の一工程例を説明するための図である。
【図３】は、本発明に係る半導体集積回路装置の一変形例を示す回路図である。
【図４】は、ディジタル／アナログ変換回路の一従来例を示す回路図である。
【符号の説明】
【００５７】
１    ディジタル／アナログ変換回路
２    スイッチ（第１のスイッチ手段）
３ａ、３ｂ    スイッチ（第２のスイッチ手段）
４    デコーダ
１０    抵抗ストリング
１１、１２、１３、１４、１５    抵抗素子
２０    セレクタ
２１〜２３    二入力選択部
２１ａ、２１ｂ    スイッチ素子（Ｎチャネル型電界効果トランジスタ）
２２ａ、２２ｂ    スイッチ素子（Ｎチャネル型電界効果トランジスタ）
２３ａ、２３ｂ    スイッチ素子（Ｎチャネル型電界効果トランジスタ）
２４    スイッチ制御部
３０    バッファ
１００    半導体集積回路装置
２００    試験装置
ＳＷｘ、ＳＷｙ、ＳＷｚ    スイッチ
Ｌ１ｘ、Ｌ１ｙ、Ｌ１ｚ    第１の接続経路
Ｌ２ａ、Ｌ２ｂ    第２の接続経路
Ｌ３ａ、Ｌ３ｂ    第３の接続経路
ＤＩ    ディジタル入力信号
ＡＯ    アナログ出力信号
Ｖ１、Ｖ２、Ｖ３、Ｖ４    アナログ電圧
ＣＴＲＬ    制御信号
Ｓｔｅｓｔ    試験信号
ＩＯ、ＩＯ１〜ＩＯ３、ＩＯ１’〜ＩＯ３’    リーク電流
Ｖｔｅｓｔ１    第１加速試験電圧
Ｖｔｅｓｔ２    第２加速試験電圧
【図１】
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【図２】
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【図３】
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【図４】
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