(57)【要約】【課題】半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供する。  【解決手段】領域ＢのＥＳＤ保護素子は、ｐ型ベース層１４の表面にｐ＋型コンタクト領域１６Ｅ及びｎ＋型ソース領域１７Ｅを備えている。ｎ＋型ソース領域１７Ｅの直下には、領域Ａのｎ＋型ソース領域１７と異なり、ｐ＋型拡散層１５は形成されておらず、ｎ＋型ソース領域１７Ｅのシート抵抗Ｒ１は、ｎ＋型ソース領域１７のシート抵抗Ｒ２よりも大きい（Ｒ１＞Ｒ２）。また、領域Ｂのｐ型ベース層１４から離間した領域には、ｎ＋型ドレイン領域１８Ｅと、このドレイン領域１８Ｅからｐ型ベース層１４の方向に向かって伸びるｎ−型拡張領域１９Ｅとが形成されている。ｎ−型拡張領域１９Ｅの横方向の長さＬ１は、ｎ−型拡張領域１９の横方向の長さＬ２より小さくされている（Ｌ１＜Ｌ２）。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１拡散層と第１導電型の第２拡散層との間の第２導電型のチャネル上にゲート絶縁膜を介して第１ゲート電極を形成された絶縁ゲート型半導体素子と、
第１導電型の第３拡散層と第１導電型の第４拡散層との間の第２導電型のチャネル上にゲート絶縁膜を介して第２ゲート電極を形成され前記絶縁ゲート型半導体素子と並列に接続されて前記絶縁ゲート型半導体素子を静電放電から保護する静電放電保護素子と
を備えた半導体装置において、
前記第１拡散層及び前記第３拡散層は、第１の不純物濃度を有する低抵抗領域と、前記第１の不純物濃度より小さい第２の不純物濃度を有し前記チャネルと前記低抵抗領域の間に配置される拡張領域とを備え、
前記第２拡散層及び前記第４拡散層は、第２導電型の半導体層上にそれぞれ形成され、前記第２拡散層の直下における前記第２導電型の半導体層のシート抵抗は、前記第４拡散層の直下における前記第２導電型の半導体層のシート抵抗よりも低くされ、  静電放電保護素子のスナップバック電圧が、前記絶縁ゲート型半導体素子のアバランシェ降伏電圧よりも小さい
ことを特徴とする半導体装置。
【請求項２】
前記絶縁ゲート型半導体素子の素子長は、前記静電放電保護素子の素子長と等しく、
前記第１拡散層の拡張領域のチャネル長方向の長さは、前記第３拡散層の拡張領域のチャネル長方向の長さよりも大きい
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３拡散層の拡張領域のチャネル長方向の長さは、前記第４拡散層の拡張領域のチャネル長方向の長さよりも短くされていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２ゲート電極と前記４拡散層とは電気的に短絡されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電放電（ＥＳＤ：Electro Static Discharge）耐量を向上した半導体装置に関する。
【背景技術】
【０００２】
一般に、パワーＩＣは低電圧デバイス及び高耐圧デバイスの両方で構成され、様々な電気製品で広く用いられている。パワーＩＣは、それに用いる電気製品の組立て工程時や使用時に静電放電に晒されるために、静電放電(ＥＳＤ)に晒されても破壊されないことが求められる。
【０００３】
例えばｎチャネル型の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ；Lateral Double Diffusion ＭＯＳ transistor）においては、ＥＳＤは次のような原理により、素子破壊を生じさせ得る。すなわち、ＥＳＤによりＬＤＭＯＳトランジスタのｎ型ドレイン層に高い電圧が印加されると、ｎ型ドレイン層の端部でインパクトイオン化による電子とホールが発生する。このｎ型ドレイン層の端部で発生した電子はｎ型ドレイン層に流れ込み、ホールはｎ型ソース層が形成されるｐ型ベース層に流れ込む。このため、ｎ型ドレイン層、ｐ型ベース層、ｎ型ソース層による寄生バイポーラトランジスタがオン状態となる。この寄生バイポーラトランジスタがオン状態になることにより、寄生バイポーラトランジスタがオンした場所に電流が集中し、ｎ型ドレイン層の端部において熱的な暴走が生じ、ＬＤＭＯＳトランジスタは破壊に至る。
【０００４】
このようなＬＤＭＯＳトランジスタにおいてＥＳＤ耐量を向上させるため、例えばｎチャネル型ＬＤＭＯＳトランジスタのｎ型ドレイン層に隣接してｐ＋型のアノード層を形成するＬＤＭＯＳトランジスタが、特許文献１、２により提案されている。このｐ＋型アノード層は、その長さ等が適切に設定されることにより、定格電圧ではＬＤＭＯＳトランジスタの動作に何ら寄与しない。しかし、ＥＳＤ時にはこのｐ＋型アノード層はホールを注入し、このホールはｐ型ベース層に流れ、ｎ型ソース層からｎ型ドレイン層には電子が流れる。これにより、ｎ型ソース層、ｐ型ベース層、その下のｎ型エピタキシャル層及びｐ＋型アノード層により構成される寄生サイリスタが動作する。これにより、ＥＳＤ時にドレイン層の端部における電界を緩和することができ、ＥＳＤ耐量が向上する。
【０００５】
ところで、パワーＩＣの微細化の要請に従い、上記のアノード層も微細化した場合、その下部のｎ型エピタキシャル層の長さが短くなり、寄生サイリスタの一部を構成するシート抵抗が低下する。シート抵抗の低下は、ＥＳＤ時に寄生サイリスタのターンオンのタイミングが遅れることを意味し、ＥＳＤ耐量を低下させる。このように、上記従来技術の構成では、パワーＩＣの微細化の要請と、ＥＳＤ耐量の向上とを同時に達成することが困難となってきている。
【特許文献１】米国特許第６１４４０７０号公報
【特許文献２】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る半導体装置は、第１導電型の第１拡散層と第１導電型の第２拡散層との間の第２導電型のチャネル上にゲート絶縁膜を介して第１ゲート電極を形成された絶縁ゲート型半導体素子と、第１導電型の第３拡散層と第１導電型の第４拡散層との間の第２導電型のチャネル上にゲート絶縁膜を介して第２ゲート電極を形成され前記絶縁ゲート型半導体素子と並列に接続されて前記絶縁ゲート型半導体素子を静電放電から保護する静電放電保護素子とを備えた半導体装置において、前記第１拡散層及び前記第３拡散層は、第１の不純物濃度を有する低抵抗領域と、前記第１の不純物濃度より小さい第２の不純物濃度を有し前記チャネルと前記低抵抗領域の間に配置される拡張領域とを備え、前記第２拡散層及び前記第４拡散層は、第２導電型の半導体層上にそれぞれ形成され、前記第２拡散層の直下における前記第２導電型の半導体層のシート抵抗は、前記第４拡散層の直下における前記第２導電型の半導体層のシート抵抗よりも低くされ、静電放電保護素子のスナップバック電圧が、前記絶縁ゲート型半導体素子のアバランシェ降伏電圧よりも小さいことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆に第１導電型をｐ型、第２導電型をｎ型としてもかまわない。また、以下において、「ｎ＋型」は「ｎ型」よりも不純物濃度が高く、「ｎ型」は「ｎ−型」よりも不純物濃度が高いことを意味する。ｐ型についても同様であり、「ｐ＋型」は「ｐ型」よりも不純物濃度が高く、「ｐ型」は「ｐ−型」よりも不純物濃度が高いことを意味する。
【００１０】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体装置の平面図であり、図２（ａ）及び図２（ｂ）は、それぞれ図１におけるＸ１−Ｘ２、及びＸ３−Ｘ４断面図である。
【００１１】
図１に示すように、この半導体装置は、領域Ａと領域Ｂとを備えている。領域Ａには、ソース電極３１とドレイン電極３２との間に、保護対象（被保護素子）としてのＬＤＭＯＳトランジスタが形成され、ゲート電極３３により導通制御が可能なように構成されている。
【００１２】
一方領域Ｂには、この被保護素子であるＬＤＭＯＳトランジスタを静電破壊から保護するためのＥＳＤ保護素子が同様にソース電極３１とドレイン電極３２との間に形成される。ここでのＥＳＤ保護素子は、後述するように、ゲートがソースと共に接地電位に接続されたＬＤＭＯＳトランジスタである。
【００１３】
領域Ａに形成されるＬＤＭＯＳトランジスタと、領域Ｂに形成されるＥＳＤ保護素子とは、ソース電極３１、ドレイン電極３２を共有している。従って、ＬＤＭＯＳトランジスタの素子長とＥＳＤ保護素子の素子長とは略等しい。そして、このソース電極３１、ドレイン電極３２の間に、被保護素子としてのＬＤＭＯＳトランジスタとＥＳＤ保護素子とが並列接続されている。なお、領域Ａと領域Ｂの配列や面積割合は、図１に示したものに限られず、被保護素子であるＬＤＭＯＳトランジスタとＥＳＤ保護素子とが並列接続される限り、仕様に応じて様々に変更が可能である。
【００１４】
図２（ａ）（ｂ）に示すように、この半導体装置は、ｐ型半導体基板１１上に、ｎ＋型埋め込み層１２、ｐ型エピタキシャル層１３を順に堆積して構成されている。また、領域Ａ、領域Ｂともに、ｐ型ベース層１４がｐ型エピタキシャル層１３に形成されている。
【００１５】
領域Ａでは、図２（ａ）に示すように、さらにこのｐ型ベース層１４に、ｐ＋型拡散層１５が形成されている。このｐ＋型拡散層１５は、ｐ型ベース層１４よりも高い不純物濃度を有している。そして、領域Ａでは、このｐ＋型拡散層１５の上にｐ＋型コンタクト領域１６と、ｎ＋型ソース領域１７とが形成されている。このｐ＋型コンタクト領域１６とｎ＋型ソース領域１７とは、前述のソース電極３１に接続される。
【００１６】
また、このｐ型ベース層１４と離間した位置には、ｎ＋型ドレイン領域１８と、このドレイン領域１８からｐ型ベース層１４の方向に向かって伸びるｎ−型拡張領域１９とが形成されている。このｎ＋型ドレイン領域１８とｎ−型拡張領域１９とによりＬＤＭＯＳトランジスタのドレイン領域が形成されている。ｎ＋型ドレイン領域１８は、前述のドレイン電極３２に接続されている。
【００１７】
そして、このｎ−型拡張領域１９とｎ＋型ソース領域１７との間のｐ型エピタキシャル層１３の表面上に、ゲート絶縁膜２０を介してゲート電極３３が形成されている。なお、ゲート絶縁膜２０の直下のチャネル領域には、閾値電圧の調整のためにｐ型拡散層２１が形成されている。
【００１８】
一方、図２（ｂ）に示すように、領域Ｂにも、ｐ型ベース層１４の表面にｐ＋型コンタクト領域１６Ｅ及びｎ＋型ソース領域１７Ｅが形成されている。これらは、前述のｐ＋型コンタクト領域１６及びｎ＋型ソース領域１７と同様にソース電極３１に接続され、ｐ＋型コンタクト領域１６及びｎ＋型ソース領域１７と同電位を与えられている。ただし、ｎ＋型ソース領域１７Ｅの直下には、領域Ａと異なり、ｐ＋型拡散層１５は形成されていない。従って、ｐ型ベース層１４のシート抵抗Ｒ１は、ｐ＋型拡散層１５のシート抵抗Ｒ２よりも大きい（Ｒ１＞Ｒ２）。このようにされているのは、領域ＢのＥＳＤ保護素子のスナップバック電圧Ｖｔ１が、被保護素子である領域ＡのＬＤＭＯＳトランジスタの耐圧Ｖｄｓよりも小さくなるようにするためである。
【００１９】
また、領域Ｂのｐ型ベース層１４から離間した領域には、ｎ＋型ドレイン領域１８Ｅと、このドレイン領域１８Ｅからｐ型ベース層１４の方向に向かって伸びるｎ−型拡張領域１９Ｅとが形成されている。このｎ＋型ドレイン領域１８Ｅは、領域Ａのｎ＋型ドレイン領域１８と同様にドレイン電極３２に接続され、ドレイン領域１８と同電位に保持される。
【００２０】
また、このｎ−型拡張領域１９Ｅとｎ＋型ソース領域１７Ｅとの間のｐ型エピタキシャル層１３及びｐ型ベース層１４の表面上に、ゲート絶縁膜２０Ｅを介してゲート電極３３Ｅが形成されている。このゲート電極３３Ｅは、ソース電極３１と共に接地電位に接続される。また、ｎ−型拡張領域１９Ｅの横方向の長さ（ＬＤＭＯＳトランジスタのチャネル長方向の長さ）Ｌ１は、ｎ−型拡張領域１９の横方向の長さＬ２より小さくされている（Ｌ１＜Ｌ２）。
【００２１】
本実施の形態では、上述の構成により、Ｒ１＞Ｒ２、Ｌ１＜Ｌ２とされ、これにより、図３に示すように領域ＢのＥＳＤ保護素子のスナップバック電圧Ｖｔ１が、被保護素子である領域ＡのＬＤＭＯＳトランジスタのアバランシェ降伏電圧Ｖｄｓよりも小さくなるようにし、領域ＡのＬＤＭＯＳトランジスタをＥＳＤ保護素子に比べスナップバックし難いようにしている。
【００２２】
また、ＥＳＤ保護素子のスナップバック電流Ｉｔ１が、領域ＡのＬＤＭＯＳトランジスタのスナップバック電流Ｉｔ２よりも小さくなるようにし、ＬＤＭＯＳトランジスタがスナップバックすることを防止している。
【００２３】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図４を参照して説明する。平面図は、第１の実施の形態と同様（図１）であるので説明を省略する。図４は、この実施の形態の領域ＢのＸ３−Ｘ４断面図を示す。領域ＡのＸ１−Ｘ２断面図は第１の実施の形態と同様（図２（ａ））であるので、説明は省略する。
【００２４】
この実施の形態では、領域ＢのＥＳＤ保護素子においても、ゲート電極２０Ｅ直下に、閾値電圧を調整するため、ｐ型拡散層２１Ｅが形成されている点で、第１の実施の形態と異なっている。それ以外の点は、Ｒ１＞Ｒ２、Ｌ１＜Ｌ２の関係が成立する点も含め、第１の実施の形態と同様である。
【００２５】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図５（ａ）（ｂ）を参照して説明する。図５（ａ）（ｂ）は、この実施の形態の領域ＡのＸ１−Ｘ２断面図、及び領域ＢのＸ３−Ｘ４断面図を示している。平面図は第１の実施の形態（図１）と同様である。
【００２６】
この実施の形態は、ｐ型ベース層１４が設けられていない点で、第１の実施の形態と異なっている。領域Ａのｎ＋型ソース領域１７は、ｐ型エピタキシャル層１３に形成されたｐ＋型拡散層１５の上に形成される。そして、領域Ｂのｎ＋型ソース領域１７Ｅは、ｐ型エピタキシャル層１３上に直接形成される。
【００２７】
ｎ＋型ソース領域１７、１７Ｅのそれぞれのシート抵抗Ｒ１及びＲ２は、ｐ型エピタキシャル層１３及びｐ＋型拡散層１５の不純物濃度により決定されるが、Ｒ１＞Ｒ２の関係が得られるように調整することは、第１の実施の形態と同様である。また。ｎ−型拡張領域１９、１９Ｅについても、第１の実施の形態と同様に、横方向の長さＬ１、Ｌ２がＬ１＜Ｌ２の関係となるように形成される。
【００２８】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図６（ａ）（ｂ）を参照して説明する。図６（ａ）（ｂ）は、この実施の形態の領域ＡのＸ１−Ｘ２断面図、及び領域ＢのＸ３−Ｘ４断面図を示している。平面図は第１の実施の形態（図１）と同様である。
【００２９】
この実施の形態では、ｎ−型拡張領域１９、１９Ｅの横方向の長さＬ１、Ｌ２（Ｌ１＜Ｌ２）だけでなく、ｎ＋型ソース領域１７、１７Ｅの横方向の長さＬ３、Ｌ４について、Ｌ３＞Ｌ４の関係となるようにされている点で、第１の実施の形態と異なっている。このように、ｎ＋型ソース領域１７、１７Ｅの横方向の長さＬ３、Ｌ４を異ならせることにより、シート抵抗Ｒ１、Ｒ２を変化させることが可能である。なお、図６ではｐ＋型拡散層１５を第１の実施の形態と同様に形成しているが、Ｌ３＞Ｌ４とすることにより十分にシート抵抗Ｒ１、Ｒ２の差を大きくすることができるのであれば、ｐ＋型拡散層１５は省略してもよい。
【００３０】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図７（ａ）（ｂ）を参照して説明する。図７（ａ）（ｂ）は、この実施の形態の領域ＡのＸ１−Ｘ２断面図、及び領域ＢのＸ３−Ｘ４断面図を示している。平面図は第１の実施の形態（図１）と同様である。
【００３１】
この実施の形態では、領域Ａ、領域Ｂはｐ型ベース層１４を共有せず、領域Ａには不純物濃度Ｄａのｐ型ベース層１４が形成され、領域Ｂには、Ｄａより小なる不純物濃度Ｄｂのｐ型ベース層１４Ｅが形成されている点で、第１の実施の形態と異なっている。これ以外は、第１の実施の形態と同様である。
【００３２】
本実施の形態では、ｐ型ベース層１４、１４Ｅの不純物濃度Ｄａ、Ｄｂが異ならされていることにより、第１の実施の形態と同様に、シート抵抗Ｒ１、Ｒ２の関係をＲ１＞Ｒ２とすることができ、第１の実施の形態と同様の効果を得ることができる。
【００３３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、被保護素子であるＬＤＭＯＳトランジスタとＥＳＤ保護素子とが１つの半導体基板上において拡散領域も共有する形式のものを説明したが、これに限らず、例えばＬＤＭＯＳトランジスタとＥＳＤ保護素子とが、１つの半導体基板上で素子分離領域で分離された領域Ｃ、Ｄに形成され、ＬＤＭＯＳトランジスタとＥＳＤ保護素子とをメタル配線により接続したものにも、本発明を適用することが可能である。また、被保護素子は、ＬＤＭＯＳトランジスタに限らず、ＥＳＤからの保護が必要な絶縁ゲート型半導体素子に本発明は適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図２】図１におけるＸ１−Ｘ２、及びＸ３−Ｘ４断面図である。
【図３】第１の実施の形態に係る半導体装置に含まれるＬＤＭＯＳトランジスタ、及びＥＳＤ保護素子の電圧―電流特性を示している。ｌ
【図４】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図７】本発明の第５の実施の形態に係る半導体装置の断面図である。
【符号の説明】
【００３５】
１１・・・ｐ型半導体基板、  １２・・・ｎ＋型埋め込み層、  １３・・・ｐ型エピタキシャル層、  １４、１４Ｅ・・・ｐ型ベース層、  １５・・・ｐ＋型拡散層、  １６、１６Ｅ・・・ｐ＋型コンタクト領域、  １７、１７Ｅ・・・ｎ＋型ソース領域、  １８、１８Ｅ・・・ｎ＋型ドレイン領域、  １９、１９Ｅ・・・ｎ−型拡張領域、  ２０、２０Ｅ・・・ゲート絶縁膜、  ２１・・・ｐ型拡散層、  ３１・・・ソース電極、  ３２・・・ドレイン電極、  ３３、３３Ｅ・・・ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
2008172112.tif 000006
【図５】
2008172112.tif 000007
【図６】
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【図７】
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