(57)【要約】【課題】半導体記憶装置から出力される信号を用いて、制御装置に対する半導体記憶装置の装着位置が正しいか否かを判定すること、制御装置における半導体記憶装置の装着位置の判定処理に用いられる半導体記憶装置を提供すること。【解決手段】半導体記憶装置１０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接地端子ＧＴ、検出信号入力端子ＣＩＴ、検出信号出力端子ＣＯＴ、内部回路２０を備えている。検出信号入力端子ＣＩＴおよび検出信号出力端子ＣＯＴは、それぞれ、検出信号入力信号線ＣＩＬおよび検出信号出力信号線ＣＯＬを介して、内部回路２０と接続されている信号切替回路３０に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
前記半導体記憶装置の装着位置を検出するための検出信号を制御するために用いられる制御情報を格納するための制御情報格納アドレスを有する記憶素子と、
第１の検出端子と、
前記記憶素子に接続されている第２の検出端子と、
前記制御情報格納アドレスの値が入力される第１の入力端子と、前記第２の検出端子に電気的に接続されている第２の入力端子と、前記第１の検出端子に電気的に接続されている出力端子とを備え、前記第１および第２の入力端子に対する各入力値の論理和信号を出力する論理回路と、
前記第１の検出端子と前記論理回路との間において、前記第１および第２の検出端子とを電気的に接続または切断することにより、前記第１の検出端子に出力される信号値を、前記論理和信号の信号値、または前記第２の検出端子に入力されている信号値のいずれかに切り替える切替部とを備える半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置はさらに、
前記半導体記憶装置に電力を供給するための電源端子であって、前記切替部と電気的に接続されている電源端子を備え、
前記切替部は前記電源端子に入力される電位に基づいて前記第１の検出端子と前記第２の検出端子との接続状態を切り替える半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置はさらに、
前記記憶素子の前記制御情報格納アドレスに信号値を書き込み可能なデータ端子を備え、
前記半導体記憶装置は制御装置に装着して用いられ、
前記データ端子を介して前記制御情報格納アドレスに書き込まれる信号値は、前記制御装置に対して前記半導体記憶装置が正しい装着位置に装着されたか否かを示す半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記記憶素子は、隣接して装着されている他の半導体記憶装置の前記第１の検出端子から出力され、前記第２の検出端子に入力されている信号値を格納する検出信号情報格納アドレスを有する半導体記憶装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体記憶装置において、
前記第１および第２の検出端子とが電気的に切断されている場合には、前記論理和信号の信号値が前記第２の検出端子に出力される半導体記憶装置。
【請求項６】
半導体記憶装置であって、
前記半導体記憶装置が正しい位置に装着されている場合に値が第１の値から第２の値に変更される制御情報格納アドレスを有する記憶素子と、
第１の検出端子と、
装着位置の判定時には、信号値が第１の値から第２の値に切り替えられる検出信号が入力され得る第２の検出端子と、
前記記憶装置の制御情報格納アドレスの値と前記第２の検出端子に対する前記検出信号の値との論理和または論理積を前記第１の検出端子に検出結果信号として出力する論理回路とを備える半導体記憶装置。
【請求項７】
請求項１から請求項６のいずれかに記載の半導体記憶装置と、
印刷記録材を収容するための収容部とを備える印刷記録材収容体。
【請求項８】
複数の半導体記憶装置が搭載され得る制御装置であって、
前記複数の半導体記憶装置が所定の順序でそれぞれ装着され得る複数の装着部であって、それぞれが、装着されている前記半導体記憶装置の第１の検出端子と接続され得る第１の被接触端子を有する複数の装着部と、
各前記半導体記憶装置に対応する前記第１の被接触端子に入力される検出結果信号値の組合せに基づいて、前記各半導体記憶装置が前記複数の装着部に所定の順序で装着されているか否かを判定する装着位置判定部とを備える制御装置。
【請求項９】
請求項８に記載の制御装置において、
各前記装着部はさらに、前記各半導体記憶装置の検出信号情報格納アドレスに対して信号値を書き込み可能な第２の検出端子と接続され得る第２の被接触端子を有し、
前記複数の装着部のうち、最初の装着部の第２の被接触端子および最後の装着部の前記第１の被接触端子を除き、隣接する２つの前記装着部の前記第１の被接触端子と前記第２の被接触端子とはそれぞれ電気的に接続されており、
前記装着位置判定部は、最後の装着部の前記第１の被接触端子の信号値と、最初の装着部を除く装着部に装着されている前記各半導体記憶装置の前記検出信号情報格納アドレスから読み出した信号値とを用いて前記判定を実行する制御装置。
【請求項１０】
請求項９に記載の制御装置において、
前記各半導体記憶装置は、
前記各装着部はさらに、前記各半導体記憶装置の制御情報格納アドレスに対して信号値を書き込み可能データ端子と接続され得る被接触データ端子を有し、
前記制御装置はさらに、
前記各装着部の前記被接触データ端子をバス方式にて接続するデータ信号線を備え、
前記装着位置判定部は、判定開始時に、前記最初の装着部の第２の被接触端子に第１の値の検出信号を入力する検出信号入力手段と、
前記データ信号線および各前記被接触データ端子を介して前記各半導体記憶装置の制御情報格納アドレスに対して検出用初期値を書き込む書込手段と、
対象となる半導体記憶装置が所定の順序で正しい装着部に装着されている場合に、前記データ信号線および各前記被接触データ端子を介して前記対象となる半導体記憶装置の制御情報格納アドレスの値を前記検出用初期値から第２の値に変更する変更手段と、
を備える制御装置。
【請求項１１】
請求項８に記載の制御装置において、
各前記装着部はさらに、前記各半導体記憶装置の第２の検出端子と接続され得る第２の被接触端子を有し、
前記複数の装着部のうち、最初の装着部の第２の被接触端子および最後の装着部の前記第１の被接触端子を除き、隣接する２つの前記装着部の前記第１の被接触端子と前記第２の被接触端子とはそれぞれ電気的に接続されており、
前記制御装置はさらに、
前記最初の装着部における第２の被接触端子に第１の値の信号値を入力し、前記最後の装着部の前記第１の被接触端子の信号値が前記第１の値を示す場合には前記各半導体記憶装置が全て装着されていると判定する装着判定部を備える制御装置。
【請求項１２】
請求項１０に記載の制御装置において、
前記各半導体記憶装置は、電源が入力されると、前記第１の検出端子に入力されている信号値と、前記制御情報格納アドレスに格納されている信号値との論理和信号または論理積信号を検出結果信号として前記第２の検出端子から出力し、
前記複数の装着部はさらに、前記半導体記憶装置の電源端子と接続され得る電源を供給するための電源被接触端子であって、電源供給線にバス接続されている電源被接触端子を備え、
前記装着判定部は、前記電源供給線に電力を供給した状態において、前記判定を実行する制御装置。
【請求項１３】
請求項８から請求項１２のいずれかに記載の制御装置において、
前記制御装置の複数の装着部が備える他の１または複数の被接触端子は、他の１または複数の信号線とバス方式にて接続されている制御装置。
【請求項１４】
複数の半導体記憶装置が所定の順序でそれぞれ装着され得る複数の装着部を備える制御装置における半導体記憶装置の装着位置判定方法であって、
最後の装着部が備える第１の被接触端子の信号値を取得し、
最初の装着部を除く装着部に装着されている前記半導体記憶装置の検出信号情報格納アドレスから、隣接する半導体記憶装置の第２の検出端子の信号値をそれぞれ取得し、
前記取得された第１の被接触端子の信号値と、前記取得された検出信号情報格納アドレスの各信号値の組合せに基づいて、前記各半導体記憶装置が前記複数の装着部に所定の順序で装着されているか否かを判定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置に装着されて用いられる半導体記憶装置、並びに制御装置における半導体記憶装置の装着位置の検出技術に関する。
【背景技術】
【０００２】
半導体記憶装置を制御する制御装置に対して、複数の半導体記憶装置が用いられる場合に、各半導体記憶装置を決められた位置に装着させるための技術として、半導体記憶装置毎に被接触端子群の配置位置を変える方法が知られている。
【０００３】
また、制御装置に対して複数の半導体記憶装置が用いられる場合に、各半導体記憶装置の接触端子群に対応して制御装置が備える各被接触端子群と制御装置の制御回路とを接続するための配線数を低減するために、制御装置の制御回路と各被接触端子群とをバス接続する技術が提案されている。
【０００４】
【特許文献１】特開２００２−１２０３７９号公報
【特許文献２】特開２００２−１４８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体記憶装置毎に被接触端子群の配置位置を変えることは煩雑であり、制御装置の複雑化を招くおそれがある。また、バス接続によって各半導体記憶装置と制御装置とが接続される場合には、例えば、識別情報を用いて各半導体記憶装置の識別が行われるが、各半導体記憶装置の装着位置が正しいか否かまで判定することはできなかった。
【０００６】
本発明は、上記した従来の課題の少なくとも一部を解決するためになされた発明であり、半導体記憶装置から出力される信号を用いて、制御装置に対する半導体記憶装置の装着位置が正しいか否かを判定すること、制御装置における半導体記憶装置の装着位置の判定処理に用いられる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題の少なくとも一部を解決するための本願発明は以下の態様を採る。
【０００８】
本発明の第１の態様は、半導体記憶装置を提供する。本発明の第１の態様に係る半導体記憶装置は、前記半導体記憶装置の装着位置を検出するための検出信号を制御するために用いられる制御情報を格納するための制御情報格納アドレスを有する記憶素子と、第１の検出端子と、前記記憶素子に接続されている第２の検出端子と、前記制御情報格納アドレスの値が入力される第１の入力端子と、前記第２の検出端子に電気的に接続されている第２の入力端子と、前記第１の検出端子に電気的に接続されている出力端子とを備え、前記第１および第２の入力端子に対する各入力値の論理和信号を出力する論理回路と、前記第１の検出端子と前記論理回路との間において、前記第１および第２の検出端子とを電気的に接続または切断することにより、前記第１の検出端子に出力される信号値を、前記論理和信号の信号値、または前記第２の検出端子に入力されている信号値のいずれかに切り替える切替部とを備える。
【０００９】
本発明の第１の態様に係る半導体記憶装置によれば、第１および第２の入力端子に対する各入力値の論理和信号を出力する論理回路と、第１の検出端子と論理回路との間において、第１および第２の検出端子とを電気的に接続または切断することにより、第１の検出端子に出力される信号値を、論理和信号の信号値、または第２の検出端子に入力されている信号値のいずれかに切り替える切替部とを備えるので、制御装置における半導体記憶装置の装着位置の判定処理に用いることができる半導体記憶装置を提供することができる。
【００１０】
本発明の第１の態様に係る半導体記憶装置はさらに、前記半導体記憶装置に電力を供給するための電源端子であって、前記切替部と電気的に接続されている電源端子を備え、前記切替部は前記電源端子に入力される電位に基づいて前記第１の検出端子と前記第２の検出端子との接続状態を切り替えても良い。この場合には、電源端子の電位によって、第１の検出端子と第２の検出端子との接続状態を切り替えることができる。
【００１１】
本発明の第１の態様に係る半導体記憶装置はさらに、前記記憶素子の前記制御情報格納アドレスに信号値を書き込み可能なデータ端子を備え、前記半導体記憶装置は制御装置に装着して用いられ、前記データ端子を介して前記制御情報格納アドレスに書き込まれる信号値は、前記制御装置に対して前記半導体記憶装置が正しい装着位置に装着されたか否かを示しても良い。この場合には、制御情報格納アドレスに書き込まれる信号値を用いて、半導体記憶装置が制御装置に対して正しい装着位置に装着されたか否かを判断することができる。
【００１２】
本発明の第１の態様に係る半導体記憶装置において、前記記憶素子は、隣接して装着されている他の半導体記憶装置の前記第１の検出端子から出力され、前記第２の検出端子に入力されている信号値を格納する検出信号情報格納アドレスを有しても良い。この場合には、検出信号情報格納アドレスに格納されている信号値に基づいて、第２の検出端子に入力されている信号値を判別することができる。
【００１３】
本発明の第１の態様に係る半導体記憶装置において、前記第１および第２の検出端子とが電気的に切断されている場合には、前記論理和信号の信号値が前記第２の検出端子に出力されても良い。この場合には、論理和信号値を用いて、半導体記憶装置が制御装置における正しい位置に装着されているか否かを判定することができる。
【００１４】
本発明の第２の態様は、半導体記憶装置を提供する。本発明の第２の態様に係る半導体記憶装置は、前記半導体記憶装置が正しい位置に装着されている場合に値が第１の値から第２の値に変更される制御情報格納アドレスを有する記憶素子と、第１の検出端子と、装着位置の判定時には、信号値が第１の値から第２の値に切り替えられる検出信号が入力され得る第２の検出端子と、前記記憶装置の制御情報格納アドレスの値と前記第２の検出端子に対する前記検出信号の値との論理和または論理積を前記第１の検出端子に検出結果信号として出力する論理回路とを備える。
【００１５】
本発明の第２の態様に係る半導体記憶装置によれば、第１の検出端子から、記憶装置におけるの制御情報格納アドレスの値と第２の検出端子に対する検出信号の値との論理和または論理積が出力されるので、制御装置における半導体記憶装置の装着位置の判定処理に用いることができる半導体記憶装置を提供することができる。
【００１６】
本発明の第３の態様に係る印刷記録材収容体は、第１または第２の態様に係る半導体記憶装置記憶装置と、印刷記録材を収容するための収容部とを備える。本発明の第３の態様に係る印刷記録材収容体によれば、印刷装置における装着位置の判定に用いることができる印刷記録材収容体を提供することができる。
【００１７】
本発明の第４の態様は、複数の半導体記憶装置が搭載され得る制御装置を提供する。本発明の第４の態様に係る制御装置は、前記複数の半導体記憶装置が所定の順序でそれぞれ装着され得る複数の装着部であって、それぞれが、装着されている前記半導体記憶装置の第１の検出端子と接続され得る第１の被接触端子を有する複数の装着部と、各前記半導体記憶装置に対応する前記第１の被接触端子に入力される検出結果信号値の組合せに基づいて、前記各半導体記憶装置が前記複数の装着部に所定の順序で装着されているか否かを判定する装着位置判定部とを備える。
【００１８】
本発明の第４の態様に係る制御装置によれば、各半導体記憶装置に対応する第１の被接触端子に入力される検出結果信号値の組合せに基づいて、各半導体記憶装置が複数の装着部に所定の順序で装着されているか否かを判定することができる。
【００１９】
本発明の第４の態様に係る制御装置において、各前記装着部はさらに、前記各半導体記憶装置の検出信号情報格納アドレスに対して信号値を書き込み可能な第２の検出端子と接続され得る第２の被接触端子を有し、前記複数の装着部のうち、最初の装着部の第２の被接触端子および最後の装着部の前記第１の被接触端子を除き、隣接する２つの前記装着部の前記第１の被接触端子と前記第２の被接触端子とはそれぞれ電気的に接続されており、前記装着位置判定部は、最後の装着部の前記第１の被接触端子の信号値と、最初の装着部を除く装着部に装着されている前記各半導体記憶装置の前記検出信号情報格納アドレスから読み出した信号値とを用いて前記判定を実行しても良い。この場合には、最後の装着部の第１の被接触端子の信号値と、最初の装着部を除く装着部に装着されている各半導体記憶装置の検出信号情報格納アドレスから読み出した信号値とを用いて、各半導体記憶装置が複数の装着部に所定の順序で装着されているか否かを判定することができる。
【００２０】
本発明の第４の態様に係る制御装置において、前記各半導体記憶装置は、前記各装着部はさらに、前記各半導体記憶装置の制御情報格納アドレスに対して信号値を書き込み可能データ端子と接続され得る被接触データ端子を有し、前記制御装置はさらに、前記各装着部の前記被接触データ端子をバス方式にて接続するデータ信号線を備え、前記装着位置判定部は、判定開始時に、前記最初の装着部の第２の被接触端子に第１の値の検出信号を入力する検出信号入力手段と、前記データ信号線および各前記被接触データ端子を介して前記各半導体記憶装置の制御情報格納アドレスに対して検出用初期値を書き込む書込手段と、対象となる半導体記憶装置が所定の順序で正しい装着部に装着されている場合に、前記データ信号線および各前記被接触データ端子を介して前記対象となる半導体記憶装置の制御情報格納アドレスの値を前記検出用初期値から第２の値に変更する変更手段とを備えても良い。この場合には、制御情報格納アドレスの値を用いて、検出信号を制御することができる。
【００２１】
本発明の第４の態様に係る制御装置において、各前記装着部はさらに、前記各半導体記憶装置の第２の検出端子と接続され得る第２の被接触端子を有し、前記複数の装着部のうち、最初の装着部の第２の被接触端子および最後の装着部の前記第１の被接触端子を除き、隣接する２つの前記装着部の前記第１の被接触端子と前記第２の被接触端子とはそれぞれ電気的に接続されており、前記制御装置はさらに、前記最初の装着部における第２の被接触端子に第１の値の信号値を入力し、前記最後の装着部の前記第１の被接触端子の信号値が前記第１の値を示す場合には前記各半導体記憶装置が全て装着されていると判定する装着判定部を備えても良い。この場合には、最初の装着部における第２の被接触端子に入力された第１の値の信号値が、最後の装着部の第１の被接触端子の信号値として出力される場合には、各半導体記憶装置が全て装着されていると判定することができる。
【００２２】
本発明の第４の態様に係る制御装置において、前記各半導体記憶装置は、電源が入力されると、前記第１の検出端子に入力されている信号値と、前記制御情報格納アドレスに格納されている信号値との論理和信号を前記第２の検出端子から出力し、前記複数の装着部はさらに、前記半導体記憶装置の電源端子と接続され得る電源を供給するための電源被接触端子であって、電源供給線にバス接続されている電源被接触端子を備え、前記装着判定部は、前記電源供給線に電力を供給した状態において、前記判定を実行しても良い。
【００２３】
本発明の第４の態様に係る制御装置において、前記制御装置の複数の装着部が備える他の１または複数の被接触端子は、他の１または複数の信号線とバス方式にて接続されていても良い。この場合には、信号線数を低減することができる。
【００２４】
本発明の第５の態様は、複数の半導体記憶装置が所定の順序でそれぞれ装着され得る複数の装着部を備える制御装置における半導体記憶装置の装着位置判定方法を提供する。本発明の第５の態様に係る装着位置判定方法は、最後の装着部が備える第１の被接触端子の信号値を取得し、最初の装着部を除く装着部に装着されている前記半導体記憶装置の検出信号情報格納アドレスから、隣接する半導体記憶装置の第２の検出端子の信号値をそれぞれ取得し、前記取得された第１の被接触端子の信号値と、前記取得された検出信号情報格納アドレスの各信号値の組合せに基づいて、前記各半導体記憶装置が前記複数の装着部に所定の順序で装着されているか否かを判定することを備える。
【００２５】
本発明の第５の態様に係る装着位置判定方法によれば、本発明の第３の態様に係る制御装置と同様の作用効果を得ることができる。また、本発明の第５の態様に係る装着位置判定方法は、本発明の第３の態様に係る制御装置と同様にして種々の態様にて実現され得る。さらに、本発明の第５の態様に係る装着位置判定方法は、コンピュータプログラム、コンピュータプログラムを記録したコンピュータ読み取り可能な記録媒体としても実現され得る。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体記憶装置について、図面を参照しつつ、実施例に基づいて説明する。
【００２７】
図１〜図３を参照して本実施例に係る半導体記憶装置について説明する。図１は本実施例に係る半導体記憶装置および制御装置を含むシステムの構成を模式的に説明するための説明図である。図２は本実施例に係る半導体記憶装置の内部構成を模式的に示す説明図である。図３は本実施例に係る半導体記憶装置が備える記憶素子のアドレスマップを模式的に示す説明図である。
【００２８】
図１には、本実施例に係る半導体記憶装置１０および本実施例に係る半導体記憶装置１０が装着されて用いられる制御装置５０を含むシステムが記載されている。
【００２９】
半導体記憶装置の構成：
本実施例に係る半導体記憶装置１０は、制御装置５０に装着されて用いられる。本実施例において、装着とは、半導体記憶装置１０の接点と制御装置５０の接点とが接触して用いられ得る態様を意味し、搭載、配置といった用語が用いられても良い。図１では、複数の半導体記憶装置１０１〜１０ｎが備えられているが、各半導体記憶装置１０１〜１０ｎの構成は基本的に共通しているので、以下では、単に半導体記憶装置１０として説明する。
【００３０】
本実施例に係る半導体記憶装置１０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、接地端子ＧＴ、検出信号入力端子ＣＩＴ、検出信号出力端子ＣＯＴ、内部回路２０を備えている。電源端子ＶＴは電源線ＶＬを介して、リセット端子ＲＴはリセット信号線ＲＬを介してそれぞれ内部回路２０と接続されている。クロック端子ＣＴはクロック信号線ＣＬを介して、データ端子ＤＴはデータ信号線ＤＬを介して、接地端子ＧＴは接地線ＧＬを介してそれぞれ内部回路２０と接続されている。検出信号入力端子ＣＩＴおよび検出信号出力端子ＣＯＴは、それぞれ、検出信号入力信号線ＣＩＬおよび検出信号出力信号線ＣＯＬを介して、内部回路２０と接続されている信号切替回路３０に接続されている。なお、検出信号入力端子ＣＩＴを第２の検出端子、検出信号出力端子ＣＯＴを第１の検出端子と呼んでも良い。
【００３１】
信号切替回路３０について、図２を参照して詳述する。信号切替回路３０は、トランジスタＴ１、論理和回路Ｌ１を備えている。トランジスタＴ１は、ゲートが電源線ＶＬに接続され、ソースが検出信号入力信号線ＣＩＬに、ドレインが検出信号出力信号線ＣＯＬに接続されている。また、ゲートは抵抗Ｒ１によってプルダウンされている。トランジスタＴ１は、電源がオンされると、検出信号入力信号線ＣＩＬと検出信号出力信号線ＣＯＬ、すなわち、検出信号入力端子ＣＩＴと検出信号出力端子ＣＯＴ、とを電気的に遮断（トランジスタはオフ）し、電源がオフされると、検出信号入力信号線ＣＩＬと検出信号出力信号線ＣＯＬ、すなわち、検出信号入力端子ＣＩＴと検出信号出力端子ＣＯＴ、とを短絡（トランジスタはオン）する。本実施例において用いられるトランジスタＴ１は、Ｐ型ＭＯＳトランジスタであるが、本実施例において要求されるスイッチ機能を有すれば良く、Ｎ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。
【００３２】
論理和回路Ｌ１は、出力端子が検出信号出力信号線ＣＯＬ、第１の入力端子が第１の検出信号入力検出線ＣＯＬ１を介して検出信号入力信号線ＣＩＬ、第２の入力端子が第２の検出信号入力検出線ＣＯＬ２を介して記憶素子２５に接続されている。より詳細には、第２の入力端子には、記憶素子２５のアドレスのうち、制御情報格納アドレスの値が入力されるよう構成されている。また、第１の入力端子には、トランジスタＴ１がオフされている場合に、検出信号が入力される。したがって、トランジスタＴ１がオフされている場合には、検出信号ＣＯＩと制御情報格納アドレスの値（ＣＯ＿ＣＫＦ）の値の論理和が検出結果信号として、検出信号出力信号線ＣＯＬを介して、論理和回路Ｌ１から検出信号出力端子ＣＯＴに出力される。なお、検出信号入力信号線ＣＩＬは、記憶素子２５のアドレスのうち、検出信号情報格納アドレスに値を書き込むよう構成されている。
【００３３】
図３に示すように、記憶素子２５は、特定のアドレスに、制御情報ＣＯ＿ＣＫＦ、および検出信号情報ＣＯＩを格納している。なお、制御情報ＣＯ＿ＣＦＫは、半導体記憶装置１０の装着位置判定の開始時に、第１の値、すなわち、「ハイ（Ｈ）」または「１」の値に設定され、半導体記憶装置１０が正しい位置に装着されていることが確認されると、第２の値、すなわち、「ロー（Ｌ）」または「０」の値に変更される。
【００３４】
検出信号情報ＣＯＩは、既述の通り、検出信号入力端子ＣＩＴに入力された検出信号の値を取るが、この検出信号は、隣接する半導体記憶装置１０から出力された検出結果信号と同値である。すなわち、後述するように、ｎ−１番目の半導体記憶装置の検出信号出力端子ＣＯＴは、制御装置５０の検出信号検出端子および検出信号供給端子を介してｎ番目の半導体記憶装置の検出信号入力端子ＣＯＩと接続されている。したがって、検出信号情報ＣＯＩは、検出信号出力端子ＣＯＴから出力されている信号値を表している。
【００３５】
以上の構成を備える信号切替回路３０は、電源端子ＶＴに入力される電源信号ＶＤＤ＝０（オフ）の場合には、検出信号出力端子ＣＯＴに対して出力される信号を、検出信号ＣＯＩと制御情報ＣＯ＿ＣＫＦの論理和信号に切り替える。一方、電源信号ＶＤＤ＝１（オン）の場合には、検出信号入力信号線ＣＩＬと検出信号出力信号線ＣＯＬとが短絡されるので、信号切替回路３０は、検出信号出力端子ＣＯＴに対して検出信号ＣＯＩを出力させる。
【００３６】
内部回路２０は、記憶素子２５、図示しない記憶素子２５の駆動回路、その他の論理回路を備えていても良い。内部回路２０には、制御装置５０から送られてくるデータ列に含まれる識別情報が、記憶素子２５に格納されている識別情報と一致するか否かを判定するＩＤコンパレータが含まれており、記憶素子２５に対する読み書き（アクセス）は、受信した識別情報が記憶素子２５に格納されている識別情報と一致する場合にのみ許容される。すなわち、本実施例に係る半導体記憶装置１０１〜１０ｎは、後述するようにデータ端子ＤＴが共通の信号線に接続（バス接続）されているため、半導体記憶装置１０は、自身宛のデータ列を識別しなければならない。そこで、本実施例においては、データ列に識別情報を加え、半導体記憶装置１０は、識別情報を用いて自身宛のデータ列であるか否かを識別する。また、本実施例に係る半導体記憶装置１０は、リセット端子ＲＴに入力されるリセット信号ＲＳＴがオフの場合に限って、記憶素子２５に対する読み書き（アクセス）が可能な構成を備えている。
【００３７】
制御装置の構成：
図４を用いて本実施例に係る半導体記憶装置１０の制御装置５０について説明する。図４は本実施例に係る制御装置５０の内部構成を模式的に示す説明図である。制御装置５０は、半導体記憶装置１０を装着するための装着部５１、制御回路５５を備えており、本実施例では各半導体記憶装置１０１〜１０ｎに対応する複数の装着部５１１〜５１ｎを備えている。各装着部５１１〜５１ｎには、半導体記憶装置１０が備える端子群（端子ＶＴ、ＲＴ、ＣＴ、ＤＴ、ＧＴ、ＣＩＴ、ＣＯＴ）と接触する装置側端子群（端子ＶＴｄ、ＲＴｄ、ＣＴｄ、ＤＴｄ、ＧＴｄ、ＣＩＴｄ、ＣＯＴｄ）が備えられている。制御装置５０が備える装置側端子群には、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄ、検出信号供給端子ＣＩＴｄ、検出信号検出端子ＣＯＴｄが含まれている。なお、検出信号供給端子ＣＩＴｄを第２の被接触端子、検出信号検出端子ＣＯＴｄを第１の被接触端子と呼ぶことがある。
【００３８】
隣接する装着部の検出信号供給端子ＣＩＴｄと検出信号検出端子ＣＯＴｄとは、信号線によって電気的に接続されている。すなわち、ｎ−１番目の装着部５１ｎ−１の検出信号検出端子ＣＯＴｄとｎ番目の装着部５１ｎの検出信号供給端子ＣＩＴｄとが信号線によって接続されており、各半導体記憶装置１０１〜１０ｎは所定の順序でカスケード接続されている。換言すれば、最初の装着部５１１の検出信号供給端子ＣＩＴｄおよび最後の装着部５１ｎの検出信号検出端子ＣＯＴｄを除き、隣接する２つの装着部の検出信号供給端子ＣＩＴｄと検出信号検出端子ＣＯＴｄとはそれぞれ電気的に接続されている。したがって、ｎ番目の半導体記憶装置１０が備える記憶素子２５の検出信号情報格納アドレスには、ｎ−１番目の半導体記憶装置１０の検出信号出力端子ＣＯＴに出力される検出結果信号が格納される。
【００３９】
制御回路５５は、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄを含むフラットフレキシブルケーブルＦＦＣを介して、各装着部５１１〜５１ｎに備えられている装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄと電気的に接続されている。制御回路５５はまた、検出信号供給線ＣＩＬｄを介して最初の装着部５１１が備える検出信号供給端子ＣＩＴｄと、検出信号検出線ＣＯＬｄを介して最後の装着部５１ｎが備える検出信号検出端子ＣＯＴｄとそれぞれ電気的に接続されている。
【００４０】
また、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄはそれぞれ、共通の外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄ、外部データ信号線ＤＬｄ、外部接地線ＧＬｄとバス接続されている。
【００４１】
なお、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄ、装置側接地端子ＧＴｄは、半導体装置１０に対して外部に存在する端子なので、外部電源端子ＶＴｄ、外部リセット端子ＲＴｄ、外部クロック端子ＣＴｄ、外部データ端子ＤＴｄ、外部接地端子ＧＴｄと呼んでも良い。
【００４２】
制御回路５５内には、図４に示すように、演算処理を実行するための中央演算装置（ＣＰＵ）５５１、演算結果および装着位置検出処理実行プログラム等を記憶するメモリ５５２、ＣＰＵ５５１およびメモリ５５２と、外部電源線ＶＬｄ、外部リセット信号線ＲＬｄ、外部クロック信号線ＣＬｄおよび外部データ信号線ＤＬｄとを電気的に接続する入出力インターフェース５５３が備えられている。また、ＣＰＵ５５１、メモリ５５２および入出力インターフェースは内部バス５５４によって相互に接続されている。
【００４３】
メモリ５５２は、装着位置判定モジュールＭ１、検出信号入力モジュールＭ２、検出用初期値書込モジュールＭ３、変更モジュールＭ４、装着判定モジュールＭ５を備えている。装着位置判定モジュールＭ１は、半導体記憶装置１０が適正な装着位置に装着されているか否かを判定するためにＣＰＵ５５１によって実行される。検出信号入力モジュールＭ２は、半導体記憶装置１０の検出信号入力端子ＣＩＴに対して検出信号を入力するためにＣＰＵ５５１によって実行される。検出用初期値書込モジュールＭ３は、データ端子ＤＴを介して半導体記憶装置１０が備える記憶素子２５の制御情報格納アドレスに対して検出用初期値を書き込むためにＣＰＵ５５１によって実行される。変更モジュールＭ４は、判定対象となる半導体記憶装置の正しい装着が判定された場合に、対象となった半導体記憶装置の制御情報格納アドレスの値を変更するためにＣＰＵ５５１によって実行される。装着判定モジュールＭ５は、全ての半導体記憶装置１０１〜１０ｎが装着部５１１〜５１ｎに装着されているか否かを判定するためにＣＰＵ５５１によって実行される。
【００４４】
本実施例では、制御回路５５は、外部電源信号線ＶＬｄに対して電源信号ＶＤＤを出力し、外部リセット信号線ＲＬｄに対してリセット信号ＲＳＴを出力し、外部クロック信号線ＣＬｄに対してクロック信号ＳＣＫを出力し、外部データ信号線ＤＬｄを介してデータ信号ＳＤＡを出力する。さらに、制御回路５５は、検出信号供給線ＣＩＬｄに対して検出信号ＣＯＩを出力し、検出信号検出線ＣＯＬｄから検出結果信号ＣＯＯを得る。
【００４５】
ここで、リセット信号ＲＳＴの出力とは、外部リセット信号線ＲＬｄの信号レベルをロー（０）またはハイ（１）に切り替えることを意味する。また、電源信号ＶＤＤの出力とは外部電源信号線ＶＬｄの電位をＶ（１）または０に切り替えることを意味する。
【００４６】
半導記憶体装置の装着位置検出処理：
図５および図６を参照して本実施例に係る制御装置５０において実行される、半導体記憶装置１０の装着検出処理について説明する。図５は本実施例に係る制御装置によって実行される装着位置検出処理における処理ルーチンを示すフローチャートである。図６は半導体記憶装置から得られた検出結果信号ＣＯＯの組合せに基づいて、半導体記憶装置１０が正しい位置に装着されているか否かを判定するために用いられるテーブルの一例を示す説明図である。
【００４７】
本処理ルーチンは、例えば、制御装置５０の電源がオンされるタイミング、あるいは、半導体記憶装置１０の脱着、交換が実行されるタイミングにて実行される。なお、本実施例における正しい装着順序、装着位置は、第１番目の半導体記憶装置１０１〜第ｎ番目の半導体記憶装置１０ｎが、第１番目の装着部５１１〜第ｎ番目の装着部５１ｎにそれぞれ装着されるている状態を示す。
【００４８】
本処理ルーチンが開始されると、制御回路５５は、検出信号供給線ＣＩＬｄ上に検出信号ＣＯＩ＝Ｈを供給する（ステップＳ１００）。すなわち、検出信号供給線ＣＩＬｄ上の信号値（信号レベル）を第１の信号値、すなわち、ハイ（Ｈ）に切り替える。この処理は、ＣＰＵ５５１が検出信号入力モジュールＭ２を実行することによって実行される。
【００４９】
制御回路５５は、検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）であるか否かを判定する（ステップＳ１０２）。制御回路５５は、検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）であれば全ての装着部５１１〜５１ｎに半導体記憶装置１０が装着されていると判定し、検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）でなければ少なくとも装着部５１１〜５１ｎのうちの一の装着部には半導体記憶装置１０が装着されていないると判定する。検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）でない場合とは、例えば、ロー（Ｌ）、あるいは不定となる。
【００５０】
すなわち、上述の通り、本実施例にかかる制御装置５０の装着部５１１〜５１ｎは、カスケード接続されている検出信号供給端子ＣＩＴｄと検出信号検出端子ＣＯＴｄとを備えている。また、本実施例に係る半導体記憶装置１０１〜１０ｎは、電源がオフの場合に、検出信号入力端子ＣＩＴと検出信号出力端子ＣＯＴとが短絡される構成を備えている。したがって、全ての装着部５１１〜５１ｎに半導体記憶装置１０が装着されている場合には、ステップＳ１００で第１の半導体記憶装置１０１の検出信号入力端子ＣＩＴに入力された検出信号（Ｈ）が、最後の半導体記憶装置１０ｎの検出信号出力端子ＣＯＴに出力される。
【００５１】
制御回路５５は、検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）でない場合には（ステップＳ１０２：Ｎｏ）、半導体記憶装置１０が装着されていない装着部５１が存在すると判断し（ステップＳ１０４）、本処理ルーチンを終了する。なお、制御回路５５は、装着部５１のいずれかに半導体記憶装置１０が装着されていない旨を、例えば、表示ディスプレイ、表示灯を介して報知しても良い。
【００５２】
制御回路５５は、検出信号検出線ＣＯＬｄの信号値がハイ（Ｈ）である場合には（ステップＳ１０２：Ｙｅｓ）、ＶＤＤをオンする（ステップＳ１０６）。すなわち、制御回路５５は、外部電源線ＶＬｄ上の電位を電源電位ＶＤＤに切り替える。制御回路５５は、リセット信号ＲＳＴをオフ（解除）し（ステップＳ１０８）、検出信号供給線ＣＩＬｄ上の信号値をハイ（Ｈ）から、第２の値、すなわち、ロー（Ｌ）に切り替える（ステップＳ１１０）。ここで、リセット信号ＲＳＴをオフするとは、リセット信号ＲＳＴの値（レベル）をハイからロー、または、ローからハイに切り替えることを意味する。既述のとおり、本実施例に係る半導体記憶装置１０は、リセット信号ＲＳＴがオフされている場合に限って、記憶素子２５に対する読み書きが可能な構成を備えており、また、以下の処理では、記憶素子２５に対するデータの読み書きが実行されるので、リセット信号ＲＳＴがオフされる。
【００５３】
制御回路５５は、全半導体記憶装置１０１〜１０ｎの制御情報格納アドレスに対して制御情報ＣＯ＿ＣＫＦ＝ハイ（Ｈ）を書き込む（ステップＳ１１２）。具体的には、ＣＰＵ５５１が検出用初期値書込モジュールＭ３を実行し、全ての半導体記憶装置１０１〜１０ｎを指定する識別情報、制御情報格納アドレスを指定する情報および書き込むべきデータ値「Ｈ」を含むデータ列を外部データ信号線ＤＬｄに出力する。この結果、装置側データ端子ＤＴｄ、データ端子ＤＴを介して、記憶素子２５の制御情報格納アドレスに制御情報ＣＯ＿ＣＫＦ＝ハイが書き込まれる。
【００５４】
制御回路５５は、半導体記憶装置１０１〜１０ｎから得られる検出結果信号ＣＯＯ１〜ＣＯＯｎ＝Ｈであるか否かを判定する（ステップＳ１１４）。具体的には、ＣＰＵ５５１が装着位置判定モジュールＭ１を実行し、最後の半導体記憶装置１０ｎの検出信号出力端子ＣＯＴから出力されている検出結果信号ＣＯＯｎを取得し、半導体記憶装置１０２〜１０ｎの検出信号情報格納アドレスから格納されている検出信号ＣＯＩ２〜ＣＯＩｎの値をそれぞれ読み出す。すなわち、本実施例において、第１番目の半導体記憶装置１０１から第ｎ−１番目の半導体記憶装置１０ｎ−１の検出信号出力端子ＣＯＴから出力されている検出結果信号ＣＯＯ１〜ＣＯＯｎ−１を直接取得することはできない。一方、既述の通り、第１番目の半導体記憶装置１０１から第ｎ−１番目の半導体記憶装置１０ｎ−１の検出信号出力端子ＣＯＴから出力されている検出結果信号ＣＯＯ１〜ＣＯＯｎ−１の値は、第２番目の半導体記憶装置１０２から第ｎ番目の半導体記憶装置１０ｎがそれぞれ備える記憶素子２５の検出信号情報格納アドレスに検出信号の値として格納されている。そこで、本実施例では、検出信号ＣＯＩ２〜ＣＯＩｎの値を検出結果信号ＣＯＯ１〜ＣＯＯｎ−１として利用し、ステップＳ１１４の判定を実行する。
【００５５】
制御回路５５は、ＣＯＯ１〜ＣＯＯｎ＝Ｈではないと判定した場合には（ステップＳ１１４：Ｎｏ）、エラーを報知して（ステップＳ１１６）、本処理ルーチンを終了する。すなわち、制御回路５５は、全ての半導体記憶装置１０１〜１０ｎに対して検出信号ＣＯＩ＝ローが入力されている条件下で、制御情報格納アドレスの値をハイ（Ｈ）とする処理を行っている。したがって、この時点では、半導体記憶装置１０１〜１０ｎの装着順序（装着位置）に関係なく、全ての半導体記憶装置１０１〜１０ｎから、検出信号ＣＯＩ＝ローと制御情報格納アドレスの値ハイとの論理和である、検出結果信号ＣＯＯ１〜ＣＯＯｎ＝Ｈが得られるはずである。したがって、制御回路５５は、接点不良等、他の理由によって、検出結果信号ＣＯＯ１〜ＣＯＯｎ＝Ｌまたは不定といった検出結果が得られたと判定し、エラーの報知を実行する。
【００５６】
制御回路５５は、ＣＯＯ１〜ＣＯＯｎ＝Ｈであると判定した場合には（ステップＳ１１４：Ｙｅｓ）、半導体記憶装置カウンタｋ＝１とし（ステップＳ１１８）、ｋ番目の半導体記憶装置１０ｋの制御情報格納アドレスに対して制御情報ＣＯ＿ＣＫＦ＝ロー（Ｌ）を書き込む（ステップＳ１２０）。具体的には、ＣＰＵ５５１が変更モジュールＭ４を実行し、ｋ番目の半導体記憶装置１０ｋを指定する識別情報、制御情報格納アドレスを指定する情報および書き込むべきデータ値「Ｌ」を含むデータ列を外部データ信号線ＤＬｄに出力する。この結果、装置側データ端子ＤＴｄ、データ端子ＤＴを介して、ｋ番目の装着部５１ｋに装着されている半導体記憶装置１０が備える記憶素子２５の制御情報格納アドレスに制御情報ＣＯ＿ＣＫＦ＝ローが書き込まれる。
【００５７】
制御回路５５は、制御情報ＣＯ＿ＣＫＦの値と検出結果信号ＣＯＯ１〜ＣＯＯｎの値の組合せが、図６に示す組合せに一致するか否かを判定する（ステップＳ１２２）。図６において、ＳＤｎ＝Ｌとは、第１番目の半導体記憶装置１０１から第ｎ−１番目の半導体記憶装置１０ｎ−１の制御情報格納アドレスに対して制御情報ＣＯ＿ＣＫＦ＝ローの書き込み処理が実行済みであることを意味する。例えば、第１番目の半導体記憶装置１０１に対して制御情報ＣＯ＿ＣＫＦ＝ローの書込が行われた場合（ＳＤ１＝Ｌ）、第１番目の半導体記憶装置１０１が正しい順序で装着されていれば、すなわち、第１番目の装着部５１１に装着されていれば、ＣＯＯ１＝Ｌ、ＣＯＯ２〜ＣＯＯｎ＝Ｈの検出結果信号が得られる。また、第４番目の半導体記憶装置１０４に対して制御情報ＣＯ＿ＣＫＦ＝ローの書込が行われた場合（ＳＤ４＝Ｌ）、第４番目の半導体記憶装置１０４が、第４番目の装着部５１４に装着されていれば、ＣＯＯ１〜ＣＯＯ４＝Ｌ、ＣＯＯ５〜ＣＯＯｎ＝Ｈの検出結果信号が得られる。
【００５８】
すなわち、半導体記憶装置１０に対しては検出信号（ロー）が入力されており、制御情報格納アドレスの値（制御情報ＣＯ＿ＣＫＦ）の値がローを取ると、半導体記憶装置１０から得られる検出結果信号の値は、検出信号ＣＯＩ＝ローとＣＯ＿ＣＫＦ＝ローの論理和であるローとなるはずである。一方、例えば、第４の装着部５１４に装着されるべき第４の半導体記憶装置１０４が第３の装着部５１３に装着されている場合には、第３の半導体記憶装置１０３の制御情報格納アドレスに対して制御情報ＣＯ＿ＣＫＦ＝ローを入力した後の検出結果信号の組合せ判定において、本来、ＣＯＯ１〜ＣＯＯ３＝Ｌ、ＣＯＯ４〜ＣＯＯｎ＝Ｈとなるべき組合せが、ＣＯＯ１、ＣＯＯ２＝Ｌ、ＣＯＯ３〜ＣＯＯｎ＝Ｈとなる。したがって、第３の装着部５１３には正しい半導体記憶装置１０が装着されてない、あるいは第３の装着部５１３に装着されている第４の半導体記憶装置１０４は適切な半導体記憶装置１０でないと判定することができる。
【００５９】
制御回路５５は、組合せが一致しないと判定した場合には（ステップＳ１２２：Ｎｏ）、エラーを報知して（ステップＳ１１６）、本処理ルーチンを終了する。組合せが一致しない場合には、対象となる半導体記憶装置１０の装着順序（装着位置）が正しくないことを意味し、使用者に対して装着位置エラーを報知する。
【００６０】
制御回路５５は、組合せが一致すると判定した場合には（ステップＳ１２２：Ｙｅｓ）半導体記憶装置カウンタｋ＝ｎであるか否か、すなわち、全ての半導体記憶装置１０１〜１０ｎに対して装着位置判定処理を実行したか否かを判定する（ステップＳ１２４）。制御回路５５は、半導体記憶装置カウンタＫ＝ｎでない、すなわち、全ての半導体記憶装置１０１〜１０ｎに対して装着位置判定処理を実行していないと判定した場合には（ステップＳ１２４：Ｎｏ）、半導体記憶装置カウンタをインクリメント（ｋ＝ｋ＋１）し（ステップＳ１２６）、ステップＳ１２０に移行する。
【００６１】
制御回路５５は、以降、半導体記憶装置カウンタｋ＝ｎとなるまで、ステップＳ１２０〜Ｓ１２４を繰り返し実行する。すなわち、第１番目の装着部５１１〜第ｎ番目の装着部５１ｎにそれぞれ装着されるべき第１番目の半導体記憶装置１０１〜第ｎ番目の半導体記憶装置１０ｎが装着されているか否かを判定する。
【００６２】
制御回路５５は、半導体記憶装置カウンタｋ＝ｎである、すなわち、全ての半導体記憶装置１０１〜１０ｎに対して装着位置判定処理を実行したと判定した場合には（ステップＳ１２４：Ｙｅｓ）、配置順序は正確であると判定し（ステップＳ１２８）、本処理ルーチンを終了する。制御回路５５は、各半導体記憶装置１０１〜１０ｎが、正しい位置に配置されている旨を表示しても良い。
【００６３】
以上説明したように、本実施例に係る半導体記憶装置１０および制御装置５０によれば、制御装置５０の各装着部５１１〜５１ｎに対して半導体記憶装置１０１〜１０ｎが正しい順序で、あるいは、正しい位置に装着されているか否かを判定することができる。また、正しい半導体記憶装置１０、あるいは、装着されるべき半導体記憶装置１０が装着されていない装着部５１を特定することができる。
【００６４】
また、本実施例に係る半導体記憶装置１０および制御装置５０によれば、半導体記憶装置１０に対して電源を供給する前に、検出信号ＣＯＩを用いて、全ての装着部５１１〜５１ｎに半導体記憶装置１０１〜１０ｎが装着されているか否かを判定することができる。
【００６５】
図７および図８を参照して、本実施例に係る半導体記憶装置１０および制御装置５０の応用例について説明する。図７は本実施例に係る半導体記憶装置を備えるインクカートリッジを示す説明図である。図８は本実施例に係る制御装置としての印刷装置の機能構成を模式的に示す説明図である。
【００６６】
インクカートリッジ（印刷記録材収容体）ＣＡ１〜ＣＡ４には、本実施例に係る半導体記憶装置１０ａ〜１０ｄがそれぞれ装着されている。インクカートリッジＣＡ１〜ＣＡ４は、内部にインクを格納するためのインク収容部を有し、インク収容部に収容されているインクに関する情報は、半導体記憶装置１０ａ〜１０ｄの記憶素子２５に格納されている。
【００６７】
印刷装置５００は、図５に示すように、制御回路５１０、操作部５２０、印刷部とを備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。
【００６８】
キャリッジ５０１にはインクカートリッジＣＡ１〜ＣＡ４が装着される装着部が形成されている。インクカートリッジＣＡ１には黒（Ｋ）インクが収容され、インクカートリッジＣＡ２にはシアン（Ｃ）インク、インクカートリッジＣＡ３にはマゼンタ（Ｍ）インク、インクカートリッジＣＡ４にはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジＣＡが装着されても良い。
【００６９】
キャリッジ５０１の各装着部には上述の外部端子群が備えられており、インクカートリッジＣＡに備えられている半導体記憶装置１０の端子群と接触することによって、制御回路５１０は、記憶素子２５に対するデータの書き込み、記憶素子２５からのデータの読み出しが可能となる。
【００７０】
制御回路５１０は、印刷装置５００における印刷処理、記憶素子２５に対するデータの読み書きを実行する。制御回路５１０は、制御回路５５が備えるように、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。
【００７１】
操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。制御回路５１０は、正しいインクカートリッジＣＡ（半導体記憶装置１０）が装着されていない装着部を特定する表示を表示部５２１上に表示しても良い。あるいは、印刷装置５００が装着部に対応する表示灯を備えている場合には、制御回路５１０は、正しいインクカートリッジＣＡ（半導体記憶装置１０）が装着されていない装着部に対応する表示灯を点灯、点滅、消灯させても良い。
【００７２】
・その他の実施例：
（１）上記各実施例では、半導体記憶装置１０が備える論理回路として、論理和回路を備える例を用いて説明したが、論理積回路を用いても良い。この場合には、半導体記憶装置の装着位置判定処理に用いられる各信号を、次のようにすればよい。すなわち、ステップＳ１００を省略し、ステップＳ１１０においてＣＯＩ＝ハイ、ステップＳ１１２においてＣＯ＿ＣＫＦ＝Ｌ、ステップＳ１２０においてＣＯ＿ＣＫＦ＝Ｈとして、図６に示す組合せのＬとＨとを反転させれば良い。
【００７３】
（２）上記実施例では、半導体記憶装置１０が脱着されるタイミングで、装着位置の検出処理を実行しているが、例えば、制御装置５０が制御情報格納アドレスに格納されている制御情報ＣＯ＿ＣＫＦを記憶しておき、一度、装着位置の検出処理を実行した後に、半導体記憶装置１０が脱着された場合には、記憶している制御情報ＣＯ＿ＣＫＦと読み出した検索信号情報ＣＯＩとを用いて装着位置が正しいか否かの判定を行っても良い。この場合には、制御装置５０において、制御情報ＣＯ＿ＣＫＦと読み出した検索信号情報ＣＯＩとの論理和を算出し、制御情報ＣＯ＿ＣＫＦと検出結果信号ＣＯＯｎとの組合せに基づいて、装着位置の適否が判定される。
【００７４】
さらに、全ての半導体記憶装置１０について、制御情報ＣＯ＿ＣＫＦと検出結果信号ＣＯＯｎを取得し、制御情報ＣＯ＿ＣＫＦの値として取り得る値であるか否かに基づいて、半導体記憶装置１０に対する装着位置の検出処理が実行されたか否かを判定しても良い。例えば、装着位置の検出処理の実行前は、半導体記憶装置１０において、制御情報ＣＯ＿ＣＫＦ＝ハイ、検出結果信号ＣＯＯ＝ハイであり、また、装着位置の検出処理の実行後は、制御情報ＣＯ＿ＣＫＦ＝ロー、検出結果信号ＣＯＯ＝ローとなる。したがって、例えば、第３の半導体記憶装置１０３として検出結果信号ＣＯＯ＝ハイ、制御情報ＣＯ＿ＣＫＦ＝ローの半導体記憶装置が用いられた場合には、第３の半導体記憶装置１０３に対する装着位置の検出処理は実行されていないと判定することができる。この場合には、既に装着位置の検出処理が実行されている場合であっても、装着位置の検出処理が再度実行される。
【００７５】
（３）上記実施例では、半導記憶体装置１０の適用例として、インクカートリッジを例にとって説明したが、この他にもトナーカートリッジ、インクリボンカートリッジ等に適用可能である。また、制御装置５０としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等として実現されても良い。
【００７６】
以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。
【図面の簡単な説明】
【００７７】
【図１】本実施例に係る半導体記憶装置および制御装置を含むシステムの構成を模式的に説明するための説明図である。
【図２】本実施例に係る半導体記憶装置の内部構成を模式的に示す説明図である。
【図３】本実施例に係る半導体記憶装置が備える記憶素子のアドレスマップを模式的に示す説明図である。
【図４】本実施例に係る制御装置の内部構成を模式的に示す説明図である。
【図５】本実施例に係る制御装置によって実行される装着位置検出処理における処理ルーチンを示すフローチャートである。
【図６】半導体記憶装置から得られた検出結果信号ＣＯＯの組合せに基づいて、半導体記憶装置が正しい位置に装着されているか否かを判定するために用いられるテーブルの一例を示す説明図である。
【図７】本実施例に係る半導体記憶装置を備えるインクカートリッジを示す説明図である。
【図８】本実施例に係る制御装置としての印刷装置の機能構成を模式的に示す説明図である。
【符号の説明】
【００７８】
１０（１０１〜１０ｎ）…半導体記憶装置
２０…内部回路
２５…記憶素子
３０…信号切替回路
５０…制御装置
５５…制御回路
５５１…中央処理装置（ＣＰＵ）
５５２…メモリ
５５３…入出力インターフェース
５５４…内部バス
Ｍ１…装着位置判定モジュール
Ｍ２…検出信号入力モジュール
Ｍ３…検出用初期値書込モジュール
Ｍ４…変更モジュール
Ｍ５…装着判定モジュール
ＶＴ…電源端子
ＶＴｄ…外部電源端子
ＲＴ…リセット端子
ＲＴｄ…外部リセット端子
ＣＴ…クロック端子
ＣＴｄ…外部クロック端子
ＤＴ…データ端子
ＤＴｄ…外部データ端子
ＧＴ…接地端子
ＧＴｄ…外部接地端子
ＣＩＴ…検出信号入力端子
ＣＩＴｄ…検出信号供給端子
ＣＯＴ…検出信号出力端子
ＣＯＴｄ…検出信号検出端子
ＶＬ…電源線
ＶＬｄ…外部電源線
ＲＬ…リセット信号線
ＲＬｄ…外部リセット信号線
ＣＬ…クロック信号線
ＣＬｄ…外部クロック信号線
ＤＬ…データ信号線
ＤＬｄ…外部データ信号線
ＧＬ…接地線
ＣＩＬ…検出信号入力信号線
ＣＩＬｄ…検出信号供給線
ＣＯＬ…検出信号出力信号線
ＣＯＬ１…第１の検出信号入力検出線
ＣＯＬ２…第２の検出信号出力信号線
ＣＯＬｄ…検出信号検出線
Ｒ１…抵抗
Ｔ１…トランジスタ
Ｌ１…論理回路
ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４…インクカートリッジ
５００…印刷装置
５１０…制御回路
５２０…操作部
５２１…表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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