(57)【要約】【課題】インタリーブおよびデインタリーブにおける遅延時間を極力減らし、更にブロックの最後データと開始データに分散間隔を持たせるようなデータ伝送装置を提供する。【解決手段】送信メモリブロックの１列目と２列目のデータを置換えて書込みを行い、連続する複数データが全て書込まれる前に既に書込みを完了しているデータを読出し、送信メモリブロック最終列目から開始３列目までの連続する任意の複数列について各行のデータを１行前のデータに置換えて読出し出力させるようなインタリーブ処理が行なえる送信装置と、受信メモリブロックに受信した所定の順序で行方向に順次書込みを行い、受信メモリブロックの１列目と２列目を置換え、メモリブロック最終列目から開始３列目までの連続する任意の複数列について各列のデータを１行後のデータに置換えて読み出し、出力させるようなデインタリーブ処理が行なえる受信装置とにより構成されている。【選択図】図1
2008072190.tif 000002
【特許請求の範囲】
【請求項１】
伝送データをインタリーブ処理して送信する送信装置と、前記送信装置から送信されたデータを受信してデインタリーブ処理する受信装置とを備えたデータ伝送装置において、
前記送信装置は、
ｎ行（ｎ≧４）ｍ列（ｎ≧ｍ≧４）の複数のブロックからなる送信側メモリと、
前記伝送データを前記送信側メモリの各ブロックに対して第２列、第１列、第３列から最終列の順序で列方向に順次書き込む送信データ書き込み手段と、
前記送信側メモリの各ブロックに書き込まれた伝送データを行方向に順次読み出して送信すると共に、その読み出し時に、前記最終列または前記最終列から前記第３列までの間の前記最終列から連続する任意の複数列のデータを１行前のデータに置き換える送信データ読み出し手段と、
を備え、
前記受信装置は、
前記送信側メモリの各ブロックと同行同列の複数のブロックからなる受信側メモリと、
前記送信装置から送信された伝送データを受信して前記受信側メモリの各ブロックに対して行方向に順次書き込む受信データ書き込み手段と、
前記受信側メモリの各ブロックに書き込まれた伝送データを第２列、第１列、第３列から最終列の順序で列方向に順次読み出すと共に、その読み出し時に、前記最終列から前記第３列のうち前記送信側メモリで読み出しデータが１行前のデータに置き換えられた列と同じ列のデータを１行後のデータに置き換える受信データ読み出し手段と、
を備えることを特徴とするデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報データの伝送において、伝送路上の符号配列を分散化するインタリーブに関する。
【背景技術】
【０００２】
近年、画像圧縮技術が目覚しい発展を遂げており、膨大な量の画像データを元の数十分の一に圧縮することが可能であり、記録媒体に記録できる画像フレーム数の総量を増加させるなど、比較的伝送レートの低い伝送装置を用いて画像データの伝送を行う場合でも、実質的にはリアルタイムに伝送可能とする技術として用いられている。
【０００３】
ところで、画像データの伝送に使用される伝送路においては、外来雑音が付加されるために伝送データの一部が誤ったデータとなり、受信側に正しいデータが伝送されず、画像に乱れを発生する場合がある。
【０００４】
そのため伝送機能に誤り訂正機能を付加している。誤り訂正には、訂正効率の高い、リードソロモン、畳込み符号・ビタビ復号等の誤り訂正符号が用いられている。ただし、誤りがバースト状に発生する場合には、インタリーブ処理機能を設け、複数の単位ブロックに分割されたデータを所定の間隔で分散配置したデータ列を連続して作成し、これによって伝送を行い、長いバースト誤りを分散させて訂正符号の最大可能訂正数以下の短いバースト誤りにすることで、復号器の訂正能力を向上させている。（例えば、特許文献１参照）。
【０００５】
ここで本発明者が検討したデータ伝送装置について、図６から図１０を参照して説明する。これらは、時間的に分散させるデータをメモリ手段の複数行・複数列のメモリブロックに記憶し、行方向にデータ間隔を持たせるようにして順次出力させ、時間的に分散させたデータとするインタリーブ方式となっている。
【０００６】
図６はインタリーブ機能を備えたデータ送信装置、図７はデインタリーブ機能を備えたデータ受信装置の構成の一例を示すブロック図である。
【０００７】
図８はインタリーブ処理、および図９はデインタリーブ処理において、それぞれデータの書込み順序および読出し順序を示した図である。
【０００８】
図１０は、インタリーブとデインタリーブ処理におけるデータの並べ替えと並べ直しのタイムチャートを示す図である。図８〜図１０においては、インタリーブの入出力動作は、ｎ(行数)＝５、ｍ(列数)＝４の場合について示す。
【０００９】
図６に示すように、送信情報データ601は符号化器602で符号化され、誤り訂正のための冗長データが付加される。
【００１０】
メモリ１（604）に備えた複数のメモリブロック、例として２つのブロックを有するメモリブロックＡとメモリブロックＢの場合について示す。ここでｎ行ｍ列のブロック単位で符号化したシンボルデータ（符号化データ６０３）を交互に入出力しインタリーブを行う。
【００１１】
インタリーブ行列アドレスカウント制御回路610からの制御指令により、列方向に1行ずつカウントするアドレスをインタリーブ書込みアドレス発生回路608から出力し、送信すべき符号化データ603を各列のｎ行に１データずつｍ列についてメモリ１（604）に順次入力する（図８（ａ）参照）。
【００１２】
インタリーブ出力データ605は、インタリーブ行列アドレスカウント制御回路610によるインタリーブ読出しアドレス発生回路609からのアドレスカウントに従い、1行目1列目の先頭データから開始し、行方向に順次出力する。（図８（ｂ）参照）
【００１３】
このようにすることで(ｎ＝５)の行数のデータ間隔に分散したデータをインタリーブ出力データ605出力として出力することができる。インタリーブ出力データ605はデータ変調器606でデータ変調され送信信号607が出力される。
【００１４】
図７に示すように、データ受信装置では、受信信号701をデータ復調器702で受信データ703に復調する。受信データ703は、メモリ２（704）に備えた複数のメモリブロック、例として２つのブロックを有するメモリブロックＡとメモリブロックＢの場合に入力される。
【００１５】
図９に示すようにｍ列(ｍ＝４)ｎ行(ｎ＝５)のブロック単位で受信データを交互に入力と出力が繰り返されてデインタリーブを行う。
【００１６】
デインタリーブ行列アドレスカウント制御回路710により行方向に1列ずつカウントするアドレスをデインタリーブ書込みアドレス発生回路708から出力し、受信データ703を各行のｍ列に１データずつｎ行についてメモリ２（704）のメモリブロックＡとメモリブロックＢに順次入力する。
【００１７】
デインタリーブ出力データ705は、デインタリーブ行列アドレスカウント制御回路710によるデインタリーブ読出しアドレス発生回路709から出力されるアドレスカウントに従い、1列目1行目の先頭データから開始し、列方向に順次出力する。
【００１８】
このようにすることによりインタリーブ処理で列行の並べ替えされたデータは、符号化データ６０３と同じ元のデータ順序に復元される。
【００１９】
ただし、インタリーブ処理された送信データは行数(ｎ＝５)データ間隔で分散されているので、伝送路上で付加されたバースト雑音は、デインタリーブ処理により元のデータ順序に戻すことで行数(ｎ＝５)データの間隔で分散した雑音にされる。
【００２０】
デインタリーブされたデインタリーブ出力データを復号器706で復号し、バースト雑音が分散されていることで訂正能力を向上させて誤り訂正された受信情報データ707が出力される。
【００２１】
図１０は上記で説明した、インタリーブ処理の並べ替え、デインタリーブ処理の並べ直しの関係を示すタイムチャートである。送信側のインタリーブ処理においてｎ行ｍ列のデータブロックがメモリ１（604）に入力されるのに要する時間は、１データ当りに要する時間をＴとすると、ｍｎＴとなる。ブロック単位のデータが全て入力された後に、データ読出しを行い、データを出力するため、インタリーブ遅延時間はｍｎＴとなる。
【００２２】
更に、受信側においても、受信したデータをメモリ２（704）に入力し、デインタリーブされたデータを出力するのに要する時間は、ｍｎＴとなるので、デインタリーブ処理における遅延時間はｍｎＴとなる。
【００２３】
したがって、上記ブロックデータが送信側インタリーブと受信側デインタリーブで処理されるのに要する遅延時間の合計は、２ｍｎＴとなる。
ｍ列(ｍ＝４)、ｎ行(ｎ＝５)の場合、合計遅延時間は４０Ｔとなる。
【特許文献１】特開２００２−２１７７４１号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上記のインタリーブとデインタリーブを用いた送受信装置を使用し、例えばスポーツ中継等のＴＶ信号伝送を行った場合に、同時に実況中継を行っている複数のカメラからの画像信号を、受信画像を見ながら切換え制御しようとすると、上記の遅延時間が長いことが影響するために中継状況の場面に合せて切換えることが困難となり、運用上の大きな問題が生じる。
【００２５】
また、隣り合うブロックの最終データと開始データは、インタリーブ後の出力においても分散間隔の無い連続したデータの部分が生じて、この部分の訂正能力を損なう欠点がある。
【００２６】
そこで、本発明の目的は、上記した課題を解決し、インタリーブ処理およびデインタリーブ処理における遅延時間を減少させると共に、ブロックの最終データと開始データに分散間隔を持たせるようにしたデータ伝送装置を提供することにある。
【課題を解決するための手段】
【００２７】
この目的を達成するために、本発明のデータ送信装置は、伝送データをインタリーブ処理して送信する送信装置と、前記送信装置から送信されたデータを受信してデインタリーブ処理する受信装置とを備えたデータ伝送装置において、
【００２８】
前記送信装置は、
ｎ行（ｎ≧４）ｍ列（ｎ≧ｍ≧４）の複数のブロックからなる送信側メモリと、
前記伝送データを前記送信側メモリの各ブロックに対して第２列、第１列、第３列から最終列の順序で列方向に順次書き込む送信データ書き込み手段と、
前記送信側メモリの各ブロックに書き込まれた伝送データを行方向に順次読み出して送信すると共に、その読み出し時に、前記最終列または前記最終列から前記第３列までの間の前記最終列から連続する任意の複数列のデータを１行前のデータに置き換える送信データ読み出し手段と、
を備え、
前記受信装置は、
前記送信側メモリの各ブロックと同行同列の複数のブロックからなる受信側メモリと、
前記送信装置から送信された伝送データを受信して前記受信側メモリの各ブロックに対して行方向に順次書き込む受信データ書き込み手段と、
前記受信側メモリの各ブロックに書き込まれた伝送データを第２列、第１列、第３列から最終列の順序で列方向に順次読み出すと共に、その読み出し時に、前記最終列から前記第３列のうち前記送信側メモリで読み出しデータが１行前のデータに置き換えられた列と同じ列のデータを１行後のデータに置き換える受信データ読み出し手段と、
を備えるように構成されたものである。
【発明の効果】
【００２９】
本発明にあっては、データの欠落を生じない時間の範囲において、インタリーブ処理およびデインタリーブ処理の合計遅延時間を減少させることができる。
【００３０】
また、インタリーブ処理した後の送信データの配列が隣り合うブロックの最終データと開始データにおいても連続することが無く、ｎ行ｍ列のブロックインタリーブにおいては(ｎ−１)データ以上の分散間隔が確保され、一部のデータに対するバースト誤りの訂正能力を損なうことがない。
【発明を実施するための最良の形態】
【００３１】
以下、本発明のインタリーブ処理およびデインタリーブ処理を行うデータ伝送装置の実施形態について、第１の実施形態として図１、図２、図３、図４、図５を、第２の実施形態として図１１、図１２、図１３を示して説明する。
【００３２】
第１の実施形態として、図１は、インタリーブ処理機能を備え、伝送データをインタリーブ処理して送信する送信装置および、図２は、デインタリーブ処理機能を備え、送信装置から送信されたデータを受信してデインタリーブ処理する受信装置の構成の一例を示すブロック図である。本発明のデータ伝送装置は前記送信装置と前記受信装置とを備えたものである。
【００３３】
図３はインタリーブ処理における、および図４はデインタリーブ処理における、データの書込み順序および読出し順序を示す図である。
【００３４】
図５はインタリーブとデインタリーブ処理におけるデータの並べ替えと並べ直しのタイムチャートを示す図である。
【００３５】
図３〜図５においては、ｎ行(ｎ＝５)、ｍ列(ｍ＝４)のブロックサイズに書き込み、読み出しを行うデータにおける動作例を示す。
【００３６】
先ず、本発明では、インタリーブブロックにおいては、１列目（A０〜A４、B０〜B４）と２列目（A５〜A９、B５〜B９）を置換え、最終列（メモリブロックの右列）から１列あるいは複数列について前（左）から３列目までを１行前のデータに置換えを行うので、仮に、ｍ=３列にすると、隣合うメモリブロックの最終データと開始データが隣接してしまうので、これを避けるために、データブロックの行列数は(ｎ≧ｍ≧４)とする。（詳細は後述する。）
【００３７】
以下に、第１の実施形態の詳細説明を行なう。
送信装置（以下データ送信装置という。）では、図１に示すように、入力された伝送データである送信情報データ101が符号化器102で符号化され、次に誤り訂正のための冗長データを付加して符号化データ１０３が生成される。
【００３８】
送信側メモリであるメモリ１（104）の複数のブロック（以下メモリブロックという。）、例として２つのブロックより成る、メモリブロックＡとメモリブロックＢの場合について示す。メモリブロックＡおよびメモリブロックＢのそれぞれのメモリの記憶部の構成はｎ行（ｎ≧４）ｍ列（ｎ≧ｍ≧４）であり、このブロック単位で交互に符号化したシンボルデータ（符号化データ１０３）を入力し、インタリーブ処理して出力とするインタリーブが行われる。
【００３９】
第１の実施形態として、メモリブロックＡとメモリブロックＢによるインタリーブの入出力動作を、ｎ(行数)＝５、ｍ(列数)＝４の場合について図３を参照して説明する。
【００４０】
インタリーブ行列アドレスカウント制御回路110の制御動作により、列方向に順次カウントするアドレスが出力される。
【００４１】
このアドレスが入力された列データ置換え制御回路112により１列目と２列目を置換え、置換えられたアドレス出力を入力とし、これをインタリーブ書込みアドレス発生回路108にて書込み用アドレスにして出力し、図３(a)のメモリブロックＡとメモリブロックＢに示すように、符号化データ103に対して２列目１行目から２列目と１列目は置換えて列方向に書込み、３列目以後は列方向に順次データの書込みを行う。（置換え列数：ｋ＝１）。
【００４２】
即ち、送信情報データ101をメモリ１（104）の各メモリブロックに対し、第２列、第１列、第３列からｍ＝４の最終列である第４列の順序で列方向に順次書き込んで行く。
データの読出しも同様に、置換え列数：ｋ＝１の場合について図３(b)に示す。
【００４３】
インタリーブ行列アドレスカウント制御回路110の制御動作により、行方向に順次カウントするアドレスが出力され、これが入力される行データ置換え制御回路111によりメモリブロック最後の１列について１行前に置換えたアドレスが出力され、更に、このアドレスがインタリーブ読出しアドレス発生回路109からデータ読出し用としてアドレス出力されて、図３(b)に示すような順序でデータ読出しが行われ、ｎ(行数)以上の分散間隔とされたインタリーブ出力データ１０５が出力される。
【００４４】
このインタリーブ出力データ105はデータ変調器106でデータ変調され送信信号107が出力される。
【００４５】
このように、メモリ１（104）の各ブロックに書き込まれた符号化データ103である伝送データは、行方向に順次読み出されて送信されると共に、その読み出し時に、最終列（第４列）のデータを１行前のデータに置き換える。
【００４６】
受信装置（以下データ受信装置という。）では、図２に示すように、伝送されてきた送信装置から送信されたデータである送信信号107を受信し、受信信号201として入力し、この受信信号201をデータ復調器202で受信データ203に復調する。
【００４７】
受信データ203は、受信側メモリであるメモリ２（204）のメモリ１の各ブロックと同行同列とされた複数のメモリブロック、例として送信側に対応するように、２つのブロックより成る、メモリブロックＡとメモリブロックＢの場合について示す。
【００４８】
メモリブロックＡおよびメモリブロックＢのそれぞれのメモリの記憶部の構成は、図４(a)に示すようにｍ列(ｍ＝４)ｎ行(ｎ＝５)のブロック単位からなり、これは交互に受信データ２０３を入力し、デインタリーブ処理してデインタリーブされたデータを出力する。
【００４９】
最後（メモリブロックの右列）の列から複数列について前入力のブロックのデータが一部置換えられているので、図４の例では後入力ブロックであるメモリブロックＢからのデインタリーブ開始の動作を示す。
【００５０】
デインタリーブ行列アドレスカウント制御回路210の制御動作により行方向にカウントするアドレスをデインタリーブ書込みアドレス発生回路208から出力し、これがデインタリーブ書込みアドレスとしてメモリブロックＡおよびメモリブロックＢにアドレス入力され、図４(a)に示すように受信データ203を各行に１データずつｎ行についてメモリ２（204）のメモリブロックＡおよびメモリブロックＢに順次データ入力する。
【００５１】
このように、データ送信装置から送信された伝送データを受信し、受信側メモリであるメモリ２の各ブロックに対して行方向に順次書き込んで行く。
【００５２】
データの読出しは、送信側に対応するように、置換え列数：ｋ＝１の場合について図４(b)に示す。デインタリーブ行列アドレスカウント制御回路210の制御動作により列方向に順次カウントするアドレスが出力され、これが列データ置換え制御回路211により１列目と２列目を置換え、メモリブロック最後の１列について１行前に置換えたアドレスが出力され、デインタリーブ読み出しアドレス発生回路209から読み出しアドレスが出力されて、図４(b)に示すような順序でデータの読出しが行われ、送信側のインタリーブ処理で並べ替えされたデータは、インタリーブされる前の符号化データ１０３と同じ配列となる元のデータ順序に復元されてデインタリーブ出力データ２０５を得る。
【００５３】
このように、メモリ２の各ブロックに書き込まれた伝送データは、第２列、第１列、第３列から最終列（第４列）の順序で列方向に順次読み出されると共に、その読み出し時に、最終列のデータを１行後のデータに置き換える。
【００５４】
デインタリーブされたデータ205を復号器206で復号し、誤り訂正された受信情報データ207が最終的に出力される。
【００５５】
図５は上記で説明した、インタリーブ処理の並べ替え、デインタリーブ処理の並べ直しの時間軸上での関係を示す第１の実施形態のデータ伝送装置のタイムチャートである。
【００５６】
メモリ１，２にデータを書込んで読出すデータ単位の入出力の遅延時間を、各データにおける伝送データの遅延時間Ｔに注目して、以下説明する。
【００５７】
送信側におけるインタリーブデータは、図５に示されたインタリーブ出力データ(読出しデータ)のデータ配列で分かるように、１列目と２列目を書込み時に列を置換えたことにより、隣合うブロックの最終データ（例えばB１９）と開始データ（例えばＡ０）において行数ｎデータ以上の分散間隔となり、インタリーブ出力においても(ｎ−1)データ以上の分散間隔となる。
【００５８】
インタリーブにおける最大の入出力遅延時間は、ブロックの１行ｍ列目データ、図３の例では、(Ａ１５)(Ｂ１５)の読出しタイミングであり、[{ｎ・(ｍ−１)＋１}−(２ｍ−ｐｉ)]・Ｔ、[ｐｉ＝１(右記以外の場合)、ｐｉ＝２(ｍ＝ｎ、置換え列数ｋ=1)]の関係式が得られる。
【００５９】
上記の例においてはｎ＝５、ｍ＝４を代入すると９Ｔとなる。ｐｉ＝２(ｍ＝ｎ、置換え列数ｋ=1)の場合については、後述例において説明する。
【００６０】
一方、受信側では、受信データ２０３即ちデインタリーブ入力データ（書込みデータ）におけるデインタリーブの並べ直しにおいて、データが行方向に書込まれ列方向に読出されるので、入出力の遅延時間はブロックデータの１列目のｎ個データ（Ａ０〜ＡｎあるいはＢ０〜Ｂｎ）が書込まれるまでの時間であり、[{ｍ・(ｎ−１)＋２}−(ｎ−１)]・Ｔの関係式が得られる。上記の例においては、ｎ＝５、ｍ＝４を代入すると１４Ｔとなる。
【００６１】
以上の結果から、インタリーブ前からデインタリーブ後までの遅延時間の合計は、{２・ｍ・ｎ−(３ｍ＋２ｎ−ｐｉ−４)}・Ｔ、[ｐｉ＝１(右記以外の場合)、ｐｉ＝２(ｍ＝ｎ、置換列数ｋ=1)]となり、上記の例においてはｎ＝５、ｍ＝４を代入すると２３Ｔとなる。
【００６２】
この結果、図６から図１０を参照して説明したインタリーブ方式の遅延時間の合計２・ｍ・ｎ・Ｔ＝４０Ｔに対し、本発明技術を用いることにより(３ｍ＋２ｎ−ｐｉ−４)・Ｔ＝１７Ｔの時間分の短縮化が図られる。
【００６３】
第２の実施形態の説明を行なう。図１１〜図１３は、ｎ行(ｎ＝４)、ｍ列(ｍ＝４)のｎ行＝ｍ列の最小行列数のブロックデータにおける動作例について、図１１はインタリーブ処理における、データの書込み順序および読出し順序を示す図、図１２はデインタリーブ処理における、データの書込み順序および読出し順序を示す図、図１３はインタリーブとデインタリーブ処理におけるデータの並べ替えと並べ直しのタイムチャートを示すそれぞれの図である。
【００６４】
インタリーブブロックの行数と列数が等しく、かつ行数および列数が最小値を採用したメモリのブロック構成の場合であり、ｎ(行数)＝４、ｍ(列数)＝４における、置換え列数(ｋ＝１) の場合、(ｋ＝２)の場合のそれぞれの条件下における、インタリーブ処理の並べ替え、デインタリーブ処理の並べ直しの動作を行なったデータ伝送装置の実施形態について、図１１〜図１３を参照して説明する。
【００６５】
インタリーブにおいては、図１１(ａ)に示すように、２列目１行目から入力を開始し２列目と１列目を置換えて列方向に書込まれ、３列目以後は列方向に順次書込みが行われる。
【００６６】
データを読み出し出力する際は、図１１（ｂ）に示すように行方向に順次読出しが行われ、置換え列数(ｋ＝１)の場合は、図１１（ｂ）左図に示すように、最後の１列について１行前のデータが読出され、置換え列数(ｋ＝２)の場合は、図１１（ｂ）右図に示すように、最後の２列について１行前のデータが読出される。
【００６７】
デインタリーブにおける置換え列数(ｋ＝１)、(ｋ＝２)の場合は、図１２(ａ１)、(ａ２)に示すように、それぞれ１行目の１列目から行方向に順次書込みが行われる。
【００６８】
デインタリーブのデータ読み出し出力は、図１２(ｂ１)、(ｂ２)に示すように、２列目１行目から開始し２列目と１列目を置換えて読出され、３列目以後は列方向に順次読出される。
【００６９】
置換え列数(ｋ＝１)の場合は図１２(ｂ１)に示すように、最後の１列について１行後のデータを読出され、置換え列数(ｋ＝２)の場合は図１２(ｂ２) に示すように、最後の２列について１行後のデータを読出される。送信側においてインタリーブ処理で並べ替えされたデータは、以上のデインタリーブを行なうことによって、送信データと同じ元のデータ順序に復元されデインタリーブ出力データとして受信出力される。
【００７０】
インタリーブ処理の並べ替え、デインタリーブ処理の並べ直しの関係は、図１３（ａｂ１）に書換え列数：ｋ＝１の場合、図１３（ａｂ２）に書換え列数：ｋ＝２の場合として示すそれぞれのタイムチャート動作のようになる。
【００７１】
メモリにデータを書込んで読出すデータ単位の入出力の遅延時間を、各データにおける伝送データの遅延時間Ｔとし、以下説明する。
【００７２】
インタリーブデータは図１１のインタリーブ出力データ(読出しデータ)で分かるように、１列目と２列目を書込み時に列を置換えたことにより、隣り合うブロックの最終データと開始データにおいて、行数ｎデータ以上の分散間隔となり、インタリーブ出力においても(ｎ−１)データ以上の分散間隔となる。
【００７３】
インタリーブにおける最大の入出力遅延時間は、ブロックの１行ｍ列目データ、図１３
（ａｂ１）、（ａｂ２）の例では、(Ａ１２)(Ｂ１２)の読出しタイミングが基準であり、[{ｎ・(ｍ−１)＋１}−(２ｍ−ｐｉ)]・Ｔ、[ｐｉ＝１(右記以外の場合)、ｐｉ＝２(ｍ＝ｎ、置換え列数ｋ=1)]の関係式となり、図１３(ａｂ１)の置換え列数(ｋ＝１)の場合は、(ｐｉ＝２)であり７Ｔ、図１３(ａｂ２)の置換え列数(ｋ＝２)の場合は、(ｐｉ＝１)であり６Ｔとなる。
【００７４】
１行ｍ列目データ、即ち、図１３（ａｂ１）、（ａｂ２）の例では、いずれも(Ａ１２)(Ｂ１２)の読出しタイミングが、インタリーブにおける入出力遅延時間の基準となる。
【００７５】
入出力遅延時間の基準である１行ｍ列目データに対する書込み行方向の１データ前の１行(ｍ−１)列目データ[図１３の例では(Ａ８)(Ｂ８)]のデータ入力順序の時間差はｎ・Ｔとなる。
【００７６】
ところが、読出し順序は、図１３(ａｂ１)例の置換え列数(ｋ＝１)の場合においては最終列のｍ列で１行の置換えが行われるため、１行ｍ列目データに対する読出し順序の時間差は(ｍ＋１)・Ｔの時間差となり、行数と列数が等しい(図1３の例ｍ＝ｎ＝４)場合は、(ｎ＋１)・Ｔの時間差となるため、インタリーブ読出し遅延を１・Ｔ増やすことになり(ｐｉ＝２)となる。
【００７７】
図１３(ａｂ２)の例、ｋ＝２＞１の場合は、１行ｍ列目データと行方向に１データ前のデータは一緒に１行の置換えが行われるため、１行ｍ列目データに対する読出し順序の時間差は１・Ｔとなり、インタリーブ読出し遅延は増加させる必要がないので(ｐｉ＝１)となる。
【００７８】
実施形態１のように、ｎ＞ｍの場合は、置換え列数(ｋ＝１)において、１行ｍ列目データに対する読出し順序の時間差が(ｍ＋１)・Ｔの時間差となっても、ｎ≧(ｍ＋１)となるため、インタリーブ読出し遅延を増やす必要は無く(ｐｉ＝１)となる。
【００７９】
尚、図１３（ａｂ１）、（ａｂ２）におけるデインタリーブの例では、その遅延時間は図中の式から共に１１Ｔとなり、図１３（ａｂ１）における合計の遅延時間は１８Ｔ、図１３（ａｂ２）における合計の遅延時間は１７Ｔとなる。
【００８０】
図６から図１０を参照して説明したインターリーブ方式の場合、ｍ＝ｎ＝４のときの遅延時間の合計は３２Ｔ（２・ｍ・ｎ・Ｔ＝３２Ｔ）となる。これに対し、上述したように本発明によれば、(３ｍ＋２ｎ−ｐｉ−４)・Ｔの時間分（３２Ｔ−１８Ｔ＝１４Ｔ、３２Ｔ−１７Ｔ＝１５Ｔ）だけ短縮され、データ欠落を生じない時間の範囲での符号処理であれば遅延時間を減少させた伝送を実現できる。
【００８１】
また、インタリーブ処理した後の送信データは、隣り合うブロックの最終データと開始データにおいても連続することが無く、ｎ行ｍ列のブロックインタリーブにおいては(ｎ−１)データ以上の分散間隔となり、バースト誤りの訂正能力を損なうことがない。
【００８２】
尚、上記各実施例では、メモリブロックが４行５列の場合と４行４列の場合を例示したが、メモリブロックの行数および列数はそれに限られるものではない。
【００８３】
また、第１の実施の形態において、送信側メモリの各ブロックに書き込まれた伝送データを行方向に読み出す際、最終列のデータのみを１行前のデータに置き換えるようにしたが、最終列から第３列までの間の、最終列から連続する任意の複数列（第１の実施形態で言えば第３列と第４列）のデータを１行前のデータに置き換えるようにしてもよい。
【００８４】
そして、受信側メモリの各ブロックに書き込まれた伝送データを読み出す際は、最終列から第３列のうち、送信側メモリで読み出しデータが１行前のデータに置き換えられた列と同じ列のデータを１行後のデータに置き換えればよい。これにより、インターリーブ前の伝送データと同じ順序のデインターリーブ出力を得ることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施形態のデータ送信装置の構成を示すブロック図である。
【図２】本発明の一実施形態のデータ受信装置の構成を示すブロック図である。
【図３】本発明のデータ伝送装置のデータ送信装置のインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１)の場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図４】本発明のデータ伝送装置のデータ受信装置のデインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１)の場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図５】本発明のデータ伝送装置のインタリーブとデインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１)の場合のデータの並べ替えと並べ直しの符号の時系列を示すタイムチャート図である。
【図６】本発明者が検討したデータ伝送装置の構成の一例を示すブロック図である。
【図７】本発明者が検討したデータ伝送装置の構成の一例を示すブロック図である。
【図８】本発明者が検討したデータ伝送装置のインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロックの場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図９】本発明者が検討したデータ伝送装置のデインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロックの場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図１０】本発明者が検討したデータ伝送装置のインタリーブとデインタリーブ処理における、ｎ行(ｎ＝５)ｍ列(ｍ＝４)ブロックの場合のデータの並べ替えと並べ直しの符号の時系列を示すタイムチャート図である。
【図１１】本発明の第２実施形態のデータ送信装置のインタリーブ処理における、ｎ行(ｎ＝４)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１、２)の場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図１２】本発明の第２実施形態のデータ受信装置のデインタリーブ処理における、ｎ行(ｎ＝４)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１、２)の場合のデータの書込み順序および読出し順序を示すメモリブロック構成図である。
【図１３】本発明の第２実施形態のインタリーブとデインタリーブ処理における、ｎ行(ｎ＝４)ｍ列(ｍ＝４)ブロック、置換え列数(ｋ＝１、２)の場合のデータの並べ替えと並べ直しの符号の時系列を示すタイムチャート図である。
【符号の説明】
【００８６】
101，601  ：送信情報データ
102，602  ：符号化器（冗長データ付加）
103，603  ：符号化データ
104，604  ；メモリ１（送信側インタリーブ用）
105，605  ：インタリーブ出力データ
106，606  ：データ変調器
107，607  ：送信信号
108，608  ：インタリーブ書込みアドレス発生回路
109，609  ：インタリーブ読出しアドレス発生回路
110，610  ：インタリーブ行列アドレスカウント制御回路
111       ：行データ置換え制御回路（インタリーブ読出し用）
112       ：列データ置換え制御回路（インタリーブ書込み用）
201，701  ：受信信号
202，702  ：データ復調器
203，703  ：受信データ
204，704  ：メモリ２（送信側インタリーブ用）
205，705  ：デインタリーブ出力データ
206，706  ：復号器（誤り訂正）
207，707  ：受信情報データ
208，708  ：デインタリーブ書込みアドレス発生回路
209，709  ：デインタリーブ読出しアドレス発生回路
210，710  ：デインタリーブ行列アドレスカウント制御回路
211       ：列データ置換え制御回路（デインタリーブ読出し用）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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