(57)【要約】【課題】性能の低下を抑えつつ微細化に対応可能な半導体装置及びその製造方法を提供する。【解決手段】共通の支持体上に設けられたトランジスタとキャパシタとを備え、トランジスタは、表層部に選択的に設けられたソース領域とドレイン領域とを有する第１の半導体フィンと、第１の半導体フィンにおけるソース領域とドレイン領域との間の部分の少なくとも側面に対向して設けられたゲート電極と、ゲート電極と第１の半導体フィンとの間に介在された絶縁膜とを有し、キャパシタは、隣り合うものどうしが互いに側面を対向させている複数の第２の半導体フィンと、第２の半導体フィン間に埋め込まれた誘電体膜とを有する。【選択図】図１
2008172103.tif 000002
【特許請求の範囲】
【請求項１】
共通の支持体上に設けられたトランジスタとキャパシタとを備え、
前記トランジスタは、
表層部に選択的に設けられたソース領域とドレイン領域とを有し、前記支持体の主面より上方に突出して設けられた第１の半導体フィンと、
前記第１の半導体フィンにおける前記ソース領域と前記ドレイン領域との間の部分の少なくとも側面に対向して設けられたゲート電極と、
前記ゲート電極と前記第１の半導体フィンとの間に介在された絶縁膜と、を有し、
前記キャパシタは、
前記支持体の主面より上方に突出して設けられ、隣り合うものどうしが互いに側面を対向させている複数の第２の半導体フィンと、
前記第２の半導体フィン間に埋め込まれた誘電体膜と、を有する
ことを特徴とする半導体装置。
【請求項２】
前記第２の半導体フィンの上面に、金属との化合物膜が設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体フィンの上面及び側面に、金属との化合物膜が設けられたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の半導体フィンに、不純物が導入されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体層をフィン状に加工して複数の半導体フィンを形成する工程と、
前記複数の半導体フィンのうちトランジスタ形成部に設けられた第１の半導体フィンの少なくとも側面に絶縁膜を介して対向するゲート電極を形成する工程と、
前記第１の半導体フィンの表層部に、前記ゲート電極を挟んで位置するソース領域及びドレイン領域を形成する工程と、
前記複数の半導体フィンのうちキャパシタ形成部に設けられ、互いに対向する複数の第２の半導体フィン間に誘電体膜を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトランジスタとキャパシタとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、同じ基板上にトランジスタとキャパシタとを設けた構造がある。例えば、特許文献１には、フィン状に加工された半導体層と、それをまたぐように形成されたゲート電極とを有するフィンＦＥＴ（Field Effect Transistor）と、電極と誘電体膜とを高さ方向に積層させたキャパシタとを同じ基板上に備えた集積回路構造が開示されている。
【０００３】
近年、半導体装置においては平面方向サイズの微細化が進んでいる。特許文献１のように高さ方向に電極と誘電体膜とを積層させてキャパシタを構成した場合、平面方向サイズの微細化が進むとキャパシタ電極の面積が小さくなりキャパシタの容量低下をまねく。電極と誘電体膜との積層数を増やすことで容量の増大を図ることも考えられるが、この場合、半導体装置の高さ方向の小型化を妨げ、また工程数も多くなる。
【特許文献１】特開２００６−５０３４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、性能の低下を抑えつつ微細化に対応可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、共通の支持体上に設けられたトランジスタとキャパシタとを備え、前記トランジスタは、表層部に選択的に設けられたソース領域とドレイン領域とを有し、前記支持体の主面より上方に突出して設けられた第１の半導体フィンと、前記第１の半導体フィンにおける前記ソース領域と前記ドレイン領域との間の部分の少なくとも側面に対向して設けられたゲート電極と、前記ゲート電極と前記第１の半導体フィンとの間に介在された絶縁膜と、を有し、前記キャパシタは、前記支持体の主面より上方に突出して設けられ、隣り合うものどうしが互いに側面を対向させている複数の第２の半導体フィンと、前記第２の半導体フィン間に埋め込まれた誘電体膜と、を有することを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、半導体層をフィン状に加工して複数の半導体フィンを形成する工程と、前記複数の半導体フィンのうちトランジスタ形成部に設けられた第１の半導体フィンの少なくとも側面に絶縁膜を介して対向するゲート電極を形成する工程と、前記第１の半導体フィンの表層部に、前記ゲート電極を挟んで位置するソース領域及びドレイン領域を形成する工程と、前記複数の半導体フィンのうちキャパシタ形成部に設けられ、互いに対向する複数の第２の半導体フィン間に誘電体膜を埋め込む工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、性能の低下を抑えつつ微細化に対応可能な半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置における要部の断面構造を表す模式図である。  
図２は、同半導体装置におけるトランジスタ１０のゲート電極１３と半導体フィン１１との配置関係を表す模式斜視図である。  
図３は、同トランジスタ１０のゲート電極１３と半導体フィン１１との配置関係を表す模式平面図である。なお、図１に表すトランジスタ１０の断面は、図３におけるＡ−Ａ線断面に対応する。  
図４は、図３におけるＢ−Ｂ線断面図である。  
図５は、図３におけるＣ−Ｃ線断面図である。  
図６は、同半導体装置におけるキャパシタの平面構造を表す模式図である。
【００１０】
本実施形態に係る半導体装置は、トランジスタ１０とキャパシタ５０とを備える。トランジスタ１０とキャパシタ５０とは、共通の支持体（本実施形態では絶縁層３）上に設けられている。絶縁層３は、例えば、シリコンからなる半導体基板２上に形成されたシリコン酸化膜である。
【００１１】
絶縁層３上には、絶縁層３の主面より上方に突出した複数の半導体フィン１１、５１が設けられ、そのうちトランジスタ形成部に設けられた第１の半導体フィン１１には、トランジスタの主電流経路が形成される。キャパシタ形成部に設けられた第２の半導体フィン５１は、隣り合うものどうしで互いに側面を対向させており、キャパシタ５０の電極として機能する。第１の半導体フィン１１及び第２の半導体フィン５１は、共に例えばシリコンからなる。なお、第１の半導体フィン１１、第２の半導体フィン５１の本数は、図示した数に限られるものではない。
【００１２】
図５に表すように、第１の半導体フィン１１の表層部には、ソース領域Ｓとドレイン領域Ｄとが選択的に形成されている。ソース領域Ｓのまわりにはソースエクステンション領域ＳＥが形成され、ドレイン領域ＤのまわりにはドレインエクステンションＤＥ領域が形成されている。
【００１３】
第１の半導体フィン１１におけるソースエクステンション領域ＳＥとドレインエクステンション領域ＤＥとの間のチャネル形成部をまたぐように、ゲート電極１３が設けられている。ゲート電極１３は、例えば多結晶シリコンからなる。ゲート電極１３は、図２、３に表すように、上から見ると、第１の半導体フィン１１の延在方向に対して略直交している。
【００１４】
ソース領域Ｓとドレイン領域Ｄとは、ゲート電極１３を挟んで位置する。ソース領域Ｓはソース電極２１ａ（図２参照）に接続され、ドレイン領域Ｄはドレイン電極２１ｂ（図２参照）に接続される。
【００１５】
第１の半導体フィン１１の側面には、ゲート絶縁膜として機能する絶縁膜１２が設けられている。絶縁膜１２は、例えば熱酸化法により形成されるシリコン酸化膜である。また、図４、５に表すように、第１の半導体フィン１１のチャネル形成部の上には絶縁膜５が設けられている。絶縁膜５は、例えば窒化シリコンからなる。ゲート電極１３は、絶縁膜１２、５を介して第１の半導体フィン１１のチャネル形成部の上面及び側面に対向している。
【００１６】
第１の半導体フィン１１においてゲート電極１３で覆われていない部分の側面及び長手方向の端面には、側壁絶縁膜１４が設けられている。側壁絶縁膜１４は、例えば酸化シリコン、窒化シリコンなどからなる。側壁絶縁膜１４は、ゲート電極１３の側面及び長手方向の端面にも設けられている。
【００１７】
キャパシタ形成部には、第２の半導体フィン５１を覆い、且つ側面を対向させて隣り合っている第２の半導体フィン５１間に埋め込まれた誘電体膜５３が設けられている。誘電体膜５３は、例えば、窒化シリコン、酸化タンタル、酸化アルミニウムなどからなる。
【００１８】
誘電体膜５３を挟んで対向する一組の第２の半導体フィン５１において、図６に表されるように、一方は正電圧が印加される引き出し電極５５ａに接続され、他方は負電圧が印加される引き出し電極５５ｂに接続されている。すなわち、第２の半導体フィン５１は、隣り合って対向するものどうしで逆極性の電圧が印加される。
【００１９】
第１の半導体フィン１１においてゲート電極１３で覆われていない部分の上面、ゲート電極１３の上面、および第２の半導体フィン５１の上面には、これらを構成する半導体（本実施形態では例えばシリコン）と、金属との反応により得られた化合物膜１５が設けられている。この化合物膜１５は、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜などである。
【００２０】
図７〜図１３は、本実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【００２１】
まず、図７に表すように、半導体基板２上に絶縁層３を介して半導体層２０を形成する。半導体基板２と半導体層２０は例えばシリコンからなり、絶縁層３は例えば酸化シリコンからなる。
【００２２】
次に、半導体層２０表面上に、例えば、窒化シリコンからなる絶縁膜５を選択的に形成した後、それをマスクとしてＲＩＥ（reactive ion etching）を行う。これにより、図８に表すように、絶縁層３上に複数の半導体フィン１１、５１が形成される。
【００２３】
次に、図９に表すように、例えば熱酸化法により、半導体フィン１１、５１の側面に絶縁膜（シリコン酸化膜）１２を形成する。
【００２４】
次に、図１０に表すように、半導体フィン１１、５１及び絶縁膜５を覆うように多結晶シリコン層２３を絶縁層３上に堆積した後、その多結晶シリコン層２３を、半導体フィン１１、５１上の絶縁膜５上面が露出するまで研磨して平坦化する。
【００２５】
その後、さらに多結晶シリコン層２３を堆積した後、その多結晶シリコン層２３上に、例えばレジスト膜を堆積し、そのレジスト膜のパターニングを行う。このレジスト膜は、トランジスタ形成部に設けられた第１の半導体フィン１１上のみに選択的に設けられる。そのレジスト膜をマスクとして、多結晶シリコン層２３をエッチングすることで、図２に表すように、第１の半導体フィン１１をまたぐように設けられたゲート電極１３が形成される。キャパシタ形成部に設けられた第２の半導体フィン５１を覆う多結晶シリコン層２３は、図１１に表すように除去され、第２の半導体フィン５１の上面に設けられた絶縁膜５が露出する。また、第１の半導体フィン１１におけるゲート電極１３で覆われていない部分の上面に設けられた絶縁膜５も露出する。
【００２６】
次に、第１の半導体フィン１１におけるゲート電極１３で覆われていない部分の上面および第２の半導体フィン５１の上面に設けられた絶縁膜５を、例えばウェットエッチング法により除去する。
【００２７】
その後、例えばイオン注入法、プラズマドープ法などを用いて、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の表層部に不純物を導入して、ソースエクステンション領域ＳＥとドレインエクステンション領域ＤＥを形成する。
【００２８】
次に、第１の半導体フィン１１、ゲート電極１３および第２の半導体フィン５１を覆うように、絶縁層３全面に例えば酸化シリコン、窒化シリコンなどからなる絶縁膜を堆積し、その絶縁膜をＲＩＥ法によりエッチングする。これにより、図３、１２に表すように、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の側面及び長手方向の端面、ゲート電極１３の側面及び長手方向の端面、および第２の半導体フィン５１の側面及び長手方向の端面に、側壁絶縁膜１４が形成される。
【００２９】
次に、その側壁絶縁膜１４をマスクとして、イオン注入法もしくはプラズマドープ法を用いて、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の表層部に不純物を導入し、ソース領域Ｓとドレイン領域Ｄを形成する。
【００３０】
前述したソースエクステンション領域ＳＥ、ドレインエクステンション領域ＤＥ、ソース領域Ｓ、ドレイン領域Ｄを形成する際の不純物導入工程時、キャパシタ５０の電極として機能する第２の半導体フィン５１にも、ｎ型またはｐ型の不純物が導入され、第２の半導体フィン５１はｎ型またはｐ型のいずれか一方の導電型にされ、低抵抗化される。
【００３１】
次に、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の上面、ゲート電極１３上面、および第２の半導体フィン５１の上面に金属膜を成膜した後、熱処理を行って金属とシリコンとを反応させ、続いて例えば薬液等で余剰な未反応金属を除去する。これにより、図１３に表すように、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の上面、ゲート電極１３上面、および第２の半導体フィン５１の上面にシリサイド膜１５が形成される。シリサイド膜１５は、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜等である。シリサイド膜１５によって、ソース領域Ｓ、ドレイン領域Ｄ、ゲート電極１３、およびキャパシタの電極として機能する第２の半導体フィン５１が低抵抗化される。
【００３２】
次に、第１の半導体フィン１１、ゲート電極１３および第２の半導体フィン５１を覆うように絶縁層３全面に誘電体膜を堆積した後、例えばＲＩＥ法によりその誘電体膜を選択的に除去する。図１に表されるように、トランジスタ形成部における誘電体膜はすべて除去され、キャパシタ形成部の一部分に誘電体膜５３は残される。その誘電体膜５３は、第２の半導体フィン５１を覆い、隣り合って対向する第２の半導体フィン５１間に埋め込まれる。これにより、第２の半導体フィン５１からなる対向電極間に誘電体膜５３が介在されたキャパシタ５０が得られる。
【００３３】
近年、半導体装置においては平面方向サイズの微細化が進んでいる。上記特許文献１のように高さ方向に電極と誘電体膜とを積層させてキャパシタを構成した場合、平面方向サイズの微細化が進むとキャパシタ電極の面積が小さくなりキャパシタの容量低下をまねく。電極と誘電体膜との積層数を増やすことで容量の増大を図ることも考えられるが、この場合、半導体装置の高さ方向の小型化の妨げになり、また工程数も多くなり、さらにトランジスタ部とキャパシタ部との間で段差が大きくなると、両素子に共通なプロセス（例えばＲＩＥによるビア形成など）で条件の合わせ込みが難しくなることも考えられる。
【００３４】
これに対して、本実施形態の半導体装置では、平面方向サイズの微細化が進めば、第２の半導体フィン５１間の間隔が縮小でき、またさらに単位面積あたりの第２の半導体フィン５１の本数も増加でき電極面積の増大が図れる。すなわち、本実施形態の半導体装置は、平面方向サイズの微細化が進むほど、単位面積あたりのキャパシタ容量の増大が期待できる。
【００３５】
また、本実施形態では、いわゆるフィンＦＥＴ構造のトランジスタの第１の半導体フィン１１を形成する工程と同工程にて、キャパシタの電極となる第２の半導体フィン５１を形成するため、特にフィンＦＥＴとは別工程にて積層構造のキャパシタの積層数を増やす場合に比べて、工程数をより少なくでき、製造コストの低減が図れる。
【００３６】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、上記第１の実施形態と同じ構成部分には同一の符号を付し、その詳細な説明は省略する。
【００３７】
図１４は、本発明の第２の実施形態に係る半導体装置における要部の断面構造を表す模式図である。
【００３８】
本実施形態に係る半導体装置は、共通の支持体（本実施形態では絶縁層３）上に設けられたトランジスタ１０とキャパシタ６０とを備える。トランジスタ１０は、前述した第１の実施形態に係るトランジスタと同じ構成である。本実施形態では、キャパシタ６０の第２の半導体フィン５１において、その上面だけでなく側面にもシリサイド膜１５を設けている。
【００３９】
上記第１の実施形態において図１２を参照して説明した側壁絶縁膜１４の形成工程の後、さらにその側壁絶縁膜１４をマスクとして、イオン注入法もしくはプラズマドープ法を用いて、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の表層部に不純物を導入し、ソース領域Ｓとドレイン領域Ｄを形成した後、本実施形態では、第２の半導体フィン５１の側面の側壁絶縁膜１４を除去する。
【００４０】
図１５に表すように、トランジスタ形成部における第１の半導体フィン１１、ゲート電極１３および側壁絶縁膜１４を、レジスト膜６２で覆った状態で、例えば熱燐酸等を用いてエッチングを行うことで、第２の半導体フィン５１の側面の側壁絶縁膜１４を除去する。その後、第２の半導体フィン５１の側面の絶縁膜１２（熱酸化膜）も除去する。
【００４１】
次いで、レジスト膜６２を除去した後、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の上面、ゲート電極１３上面、第２の半導体フィン５１の上面及び側面に金属膜を成膜した後、熱処理を行って金属とシリコンとを反応させ、続いて例えば薬液等で余剰な未反応金属を除去する。これにより、図１６に表すように、第１の半導体フィン１１においてゲート電極１３で覆われていない部分の上面、ゲート電極１３上面、第２の半導体フィン５１の上面及び側面にシリサイド膜１５が形成される。
【００４２】
本実施形態によれば、キャパシタの電極として機能する第２の半導体フィン５１をシリサイド膜１５で覆うことで、キャパシタ電極の寄生抵抗を低減して、より低抵抗化できる。
【００４３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４４】
前述した実施形態では、半導体フィンの支持体を絶縁層３としたが、図１７に表すように、半導体基板２を直接加工して半導体フィン７１を形成してもよい。この場合、半導体基板２が、半導体フィン７１の支持体となる。
【００４５】
また、この場合、キャパシタ電極として用いられる半導体フィン７１においては、隣り合って対向する半導体フィン７１間での短絡を防ぐ必要がある。例えば、半導体フィン７１において、絶縁層３から突出している上部のみに不純物を導入し、絶縁層３で覆われた下部には不純物を導入せず抵抗を高めることが考えられる。あるいは、半導体フィン７１の上部と下部とを逆の導電型にしてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る半導体装置における要部の断面構造を表す模式図である。
【図２】同半導体装置におけるトランジスタのゲート電極と半導体フィン１１との配置関係を表す模式斜視図である。
【図３】同半導体装置におけるトランジスタのゲート電極と半導体フィンとの配置関係を表す模式平面図である。
【図４】図３におけるＢ−Ｂ線断面図である。
【図５】図３におけるＣ−Ｃ線断面図である。
【図６】同半導体装置におけるキャパシタの平面構造を表す模式図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【図８】図７に続く工程を表す模式図である。
【図９】図８に続く工程を表す模式図である。
【図１０】図９に続く工程を表す模式図である。
【図１１】図１０に続く工程を表す模式図である。
【図１２】図１１に続く工程を表す模式図である。
【図１３】図１２に続く工程を表す模式図である。
【図１４】本発明の第２の実施形態に係る半導体装置における要部の断面構造を表す模式図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【図１６】図１５に続く工程を表す模式図である。
【図１７】本発明の実施形態に係る半導体装置における半導体フィンの支持構造の他の具体例を表す模式断面図である。
【符号の説明】
【００４７】
２…半導体基板、３…絶縁層、５…絶縁膜、１０…トランジスタ、１１…第１の半導体フィン、１２…絶縁膜、１３…ゲート電極、１４…側壁絶縁膜、１５…シリサイド膜、５０…キャパシタ、５１…第２の半導体フィン、５３…誘電体膜
【図１】
2008172103.tif 000003
【図２】
2008172103.tif 000004
【図３】
2008172103.tif 000005
【図４】
2008172103.tif 000006
【図５】
2008172103.tif 000007
【図６】
2008172103.tif 000008
【図７】
2008172103.tif 000009
【図８】
2008172103.tif 000010
【図９】
2008172103.tif 000011
【図１０】
2008172103.tif 000012
【図１１】
2008172103.tif 000013
【図１２】
2008172103.tif 000014
【図１３】
2008172103.tif 000015
【図１４】
2008172103.tif 000016
【図１５】
2008172103.tif 000017
【図１６】
2008172103.tif 000018
【図１７】
2008172103.tif 000019