(57)【要約】【課題】本発明は、高出力化及び高耐圧化が可能なヘテロ接合電界効果型トランジスタの半導体装置及びその製造方法を提供することを目的とする。【解決手段】本発明は、基板上に形成されたＡｌの組成比ｘ（０＜ｘ＜１）とするＡｌxＧａ1-xＮのチャネル層３と、チャネル層３上に形成されたＡｌの組成比ｙ（０＜ｙ≦１）とするＡｌyＧａ1-yＮのバリア層４と、バリア層４上に形成されたソース／ドレイン電極６及びゲート電極７とを備えるヘテロ接合電界効果型トランジスタの半導体装置であって、組成比ｙは、組成比ｘより大きい。【選択図】図１
2008243881.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたＡｌの組成比ｘ（０＜ｘ＜１）とするＡｌxＧａ1-xＮのチャネル層と、
前記チャネル層上に形成されたＡｌの組成比ｙ（０＜ｙ≦１）とするＡｌyＧａ1-yＮのバリア層と、
前記バリア層上に形成されたソース／ドレイン電極及びゲート電極とを備えるヘテロ接合電界効果型トランジスタの半導体装置であって、
前記組成比ｙは、前記組成比ｘより大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バリア層は、ＡｌＮであることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記バリア層の厚さt（ｎｍ）は、
（１）前記組成比ｘ及び前記組成比ｙが表１に記載されている場合、前記表１中のt（ｘ，ｙ）の値以上の厚さにし、
（２）前記組成比ｘ及び前記組成比ｙが前記表１に記載されておらず、且つｘ＋０．０５≦ｙ＜ｘ＋０．１の関係を有している場合、
前記組成比ｘ以下の０．０５ステップの範囲内において前記表１記載の最大値をｘ１とし、前記ｘ１に０．０５を加えた値をｘ２とし、前記組成比ｙ以下の０．０５ステップの範囲内において前記表１記載の最大値をｙ１とし、前記ｙ１に０．０５を加えた値をｙ２とし、
前記表１のt（ｘ１，ｙ１）及びt（ｘ１，ｙ２）の値から、ｙ２×t（ｘ１，ｙ１）−ｙ１×t（ｘ１，ｙ２）＋｛t（ｘ１，ｙ２）−t（ｘ１，ｙ１）｝×ｙ］／０．０５＝ｔ（ｘ１，ｙ）の値を求め、
前記表１のt（ｘ２，ｙ２）の値と、前記ｔ（ｘ１，ｙ）の値とから求めた［ｘ２×t（ｘ１，ｙ）−ｘ１×t（ｘ２，ｙ２）＋｛t（ｘ２，ｙ２）−t（ｘ１，ｙ）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ）の値以上の厚さにし、
（３）前記組成比ｘ及び前記組成比ｙが前記表１に記載されておらず、且つｙ≧ｘ＋０．１の関係を有している場合、
前記組成比ｘより０．０５ステップ小さい範囲内において前記表１記載の最大値をｘ１とし、前記ｘ１に０．０５を加えた値をｘ２とし、前記組成比ｙより０．０５ステップ小さい範囲内において前記表１記載の最大値をｙ１とし、前記ｙ１に０．０５を加えた値をｙ２とし、
前記表１のt（ｘ１，ｙ１）及びt（ｘ２，ｙ１）の値から［ｘ２×t（ｘ１，ｙ１）−ｘ１×t（ｘ２，ｙ１）＋｛t（ｘ２，ｙ１）−t（ｘ１，ｙ１）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ１）の値を求め、
前記表１のt（ｘ１，ｙ２）及びt（ｘ２，ｙ２）の値から［ｘ２×t（ｘ１，ｙ２）−ｘ１×t（ｘ２，ｙ２）＋｛t（ｘ２，ｙ２）−t（ｘ１，ｙ２）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ２）の値を求め、
前記ｔ（ｘ，ｙ１）の値と、前記ｔ（ｘ，ｙ２）の値とから求めた［ｙ２×t（ｘ，ｙ１）−ｙ１×t（ｘ，ｙ２）＋｛t（ｘ，ｙ２）−t（ｘ，ｙ１）｝×ｙ］／０．０５＝ｔ（ｘ，ｙ）の値以上の厚さにすることを特徴とする半導体装置。
【表１】
2008243881.tif 000008
【請求項４】
基板上にＡｌの組成比ｘ（０＜ｘ＜１）とするＡｌxＧａ1-xＮのチャネル層を形成するステップと、
前記チャネル層上にＡｌの組成比ｙ（０＜ｙ≦１）とし、且つ組成比ｙが組成比ｘより大きいＡｌyＧａ1-yＮのバリア層を形成するステップと、
前記バリア層上にソース／ドレイン電極及びゲート電極を形成するステップとを備えるヘテロ接合電界効果型トランジスタの半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、ヘテロ接合電界効果型トランジスタの半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の窒化物を含む半導体装置のヘテロ接合電界効果型トランジスタでは、チャネル層にＧａＮ層が用いられていた。具体的な構成については、非特許文献１に開示されている。非特許文献１では、ＳｉＣ基板上のＬ帯高出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴが開示されており、チャネル層にＧａＮ層を用いた窒化物半導体からなるヘテロ接合電界効果型トランジスタである。
【０００３】
【非特許文献１】岡本康宏、外５名、「ＳｉＣ基板上のＬ帯高出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ」、信学技報、電子情報通信学会、２００２年、ED2002-94、pp.85-88
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の窒化物半導体からなるヘテロ接合電界効果型トランジスタでは、所望の出力が得られず、高出力化が必要であった。また、ヘテロ接合電界効果型トランジスタを高出力化するためには、デバイスを高耐圧化することが有効な手段の１つであった。
【０００５】
そこで、本発明は、高出力化及び高耐圧化が可能なヘテロ接合電界効果型トランジスタの半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る解決手段は、基板上に形成されたＡｌの組成比ｘ（０＜ｘ＜１）とするＡｌxＧａ1-xＮのチャネル層と、チャネル層上に形成されたＡｌの組成比ｙ（０＜ｙ≦１）とするＡｌyＧａ1-yＮのバリア層と、バリア層上に形成されたソース／ドレイン電極及びゲート電極とを備えるヘテロ接合電界効果型トランジスタの半導体装置であって、組成比ｙは、組成比ｘより大きい。
【発明の効果】
【０００７】
本発明に記載の半導体装置は、チャネル層にＧａＮよりバンドギャップが大きく、絶縁破壊電界が大きいＡｌxＧａ1-xＮ（０＜ｘ＜１）用いているので、高出力化及び高耐圧化が可能なヘテロ接合電界効果型トランジスタの半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
（実施の形態１）
図１は、本実施の形態に係るヘテロ接合電界効果型トランジスタの構造を示す断面図である。図１に示すヘテロ接合電界効果型トランジスタでは、最下層に半絶縁性のＳｉＣ基板１を設け、その上にバッファ層２を介してＡｌ0.6Ｇａ0.4Ｎからなる厚さ１μｍのチャネル層３を設けている。さらに、図１に示すヘテロ接合電界効果型トランジスタでは、チャネル層３とヘテロ接合するＡｌＮからなる厚さ１０ｎｍのバリア層４を設けている。また、図１に示すヘテロ接合電界効果型トランジスタは、図中の両側の領域に素子分離領域５を設け、バリア層４上にＴｉ／Ａｌからなるソース／ドレイン電極６と、Ｎi／Ａｕからなるゲート電極７とを設けている。
【０００９】
ヘテロ接合電界効果型トランジスタのオフ耐圧は、チャネル層３の絶縁破壊電界に依存する。そのため、ヘテロ接合電界効果型トランジスタを高耐圧化するには、絶縁破壊電界の大きな材料をチャネル層３に使う必要がある。以下に、ヘテロ接合電界効果型トランジスタのオフ耐圧について詳しく説明する。
【００１０】
まず、ゲート電極７の直下にあるチャネル層３が空乏化された後に、当該空乏層はチャネル層３の横方向（ドレイン電極側）にのみ伸びると仮定した場合、生じる電界がチャネル層３を構成する材料の絶縁破壊電界に達するときの電圧を、電界効果型トランジスタのオフ耐圧として計算することができる。以下に、その計算方法を示す。空乏層の長さをｘ、チャネル層３のキャリア濃度をＮｄとすると、空乏層の長さがｘの場合に生じる電界Ｅ（ｘ）と電位差Ｖ（ｘ）とは、以下の数１に示すポアソンの方程式を用いて解くことができる。
【００１１】
【数１】
2008243881.tif 000003
【００１２】
空乏層が伸びていない（ｘ＝０）ときは、電界Ｅ（０），電位差Ｖ（０）ともに発生していないため（Ｅ（０）＝０，Ｖ（０）＝０）であり、これを境界条件として数１を解くと、電界Ｅ（ｘ），Ｖ（ｘ）は、数２及び数３のように求まる。
【００１３】
【数２】
2008243881.tif 000004
【００１４】
【数３】
2008243881.tif 000005
【００１５】
発生する電界Ｅ（ｘ）がチャネル層３を構成する材料の絶縁破壊電界（Ｅa）に達したときにオフ状態の破壊が生じるので、そのときの電圧（オフ耐圧）ＶBDは、数４のように計算される。
【００１６】
【数４】
2008243881.tif 000006
【００１７】
数４に従うとオフ耐圧は、チャネル層３を構成する材料の絶縁破壊電界の２乗に比例することになる。半導体材料の絶縁破壊電界はバンドギャップに依存し、バンドギャップが大きいほど絶縁破壊電界が高い。従って、ＡｌＮの絶縁破壊電界はＧａＮのそれよりも高く、ＧａＮの絶縁破壊電界が５．０×１０6（Ｖ／ｃｍ）であるのに対して、ＡｌＮの絶縁破壊電界は１．２×１０7（Ｖ／ｃｍ）と高い。
【００１８】
一般的に、ＡｌＧａＮの絶縁破壊電界は、ＧａＮの絶縁破壊電界とＡｌＮの絶縁破壊電界とをＡｌ組成比で線形に内挿して求める。従って、ＡｌＧａＮの絶縁破壊電界は、Ａｌ組成比が高いほど絶縁破壊電界が高く、当該ＡｌＧａＮをチャネル層３に用いたヘテロ接合電界効果型トランジスタのオフ耐圧は高くなる。例えば、図１に示すチャネル層３にＡｌ組成比が０．８となるＡｌＧａＮを使用すると、絶縁破壊電界は９．２×１０6（Ｖ／ｃｍ）なり、ＧａＮの絶縁破壊電界の約２倍となる。そのため、ヘテロ接合電界効果型トランジスタのオフ耐圧は、チャネル層３にＧａＮを使用した場合に比べて約４倍になると考えられる。
【００１９】
なお、本発明に係るヘテロ接合電界効果型トランジスタは、図１に示すヘテロ接合電界効果型トランジスタに限られず、以下に述べる構造であっても同様の効果が得られる。まず、図１に示すＳｉＣ基板１に代えて、Ｓｉ，サファイア，ＧａＮ，ＡｌＮ等を基板に用いても良い。また、図１に示すチャネル層３及びバリア層４は、必ずしも上述したＡｌの組成比に限定されない。チャネル層３を構成するＡｌＧａＮのＡｌ組成比をｘ、バリア層４を構成するＡｌＧａＮのＡｌ組成比をｙとした場合に、ｘ＜ｙの関係が成り立つように構成すれば本発明に係るヘテロ接合電界効果型トランジスタは、どのような組成比であっても良い。但し、組成比ｘは０＜ｘ＜１で、組成比ｙは０＜ｙ≦１とする。
【００２０】
なお、上述したように、チャネル層３のＡｌ組成比ｘが高いほど絶縁破壊電界が高くなり、それに伴ってオフ耐圧も向上することから、チャネル層３のＡｌ組成比ｘはより高い方が好ましい。また、バリア層４を形成するＡｌＧａＮもＡｌ組成比ｙがより高い方がバンドギャップが大きくなるため、ゲート電極７からドレイン電極６に流れるリーク電流を抑制することができる。なお、Ａ組成比ｙが最も大きいＡｌＮにおいてバンドギャップが最も大きくなる。従って、バリア層４のＡｌ組成比ｙは、チャネル層３のＡｌ組成比ｘより高い方が好ましい。これらの層は、必ずしも同一組成の１層から構成する必要はなく、Ａｌ組成比の異なる多層膜で構成しても良い。また、これらの層にｎ型又はｐ型の不純物が含まれていても良い。
【００２１】
さらに、図１に示すバリア層４の膜厚は、２次元電子ガスが発生する厚さであれば、必ずしも１０ｎｍにする必要はない。なお、２次元電子ガスが発生するためのバリア層４の膜厚については、実施の形態２で詳しく述べる。また、図１に示すチャネル層３の厚さは、必ずしも１μｍにする必要はなく、０．００５μｍ〜４μｍであっても良い。
【００２２】
また、図１に示すソース／ドレイン電極６は、必ずしもＴｉ／Ａｌで形成する必要はなく、オーミック特性が得られるのであれば、Ｔｉ，Ａｌ，Ｎi，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属、或いはこれらから構成される多層膜で形成しても良い。
【００２３】
また、図１に示すゲート電極７は、必ずしもＮi／Ａｕで形成する必要はなく、Ａｌ，Ｐｔ，Ａｕ，Ｎi，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮiＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属などで形成しても良い。
【００２４】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図２のヘテロ接合電界効果型トランジスタを示す。図２に示すヘテロ接合電界効果型トランジスタでは、チャネル層３とバリア層４との間に、膜厚が０．１ｎｍ〜５ｎｍのＧａＮ或いはＡｌＮからなるスペーサ層１０を形成している。図２に示すように２元系の半導体（スペーサ層１０）を挿入することによって、ヘテロ界面の電子移動度を向上させ大きなドレイン電流を流すことができる。
【００２５】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図３のヘテロ接合電界効果型トランジスタを示す。図３に示すヘテロ接合電界効果型トランジスタでは、バリア層４上に膜厚が０．１ｎｍ〜５ｎｍのＧａＮからなるキャップ層１１を形成している。図３に示すようにキャップ層１１を設けることで、ゲート電極７のショットキー障壁が高くなり、オフ耐圧を高くすることができる。
【００２６】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図４のヘテロ接合電界効果型トランジスタを示す。図４に示すヘテロ接合電界効果型トランジスタでは、ソース／ドレイン電極６の直下のバリア層４及びチャネル層３の一部に、Ｓｉ等でｎ型となる不純物を高濃度に含む領域１２を形成している。図５に示す領域１２を形成することで、コンタクト抵抗を低くすることができる。
【００２７】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図５のヘテロ接合電界効果型トランジスタを示す。図５に示すヘテロ接合電界効果型トランジスタは、ソース／ドレイン電極６の直下のバリア層４の一部又は全てを除去する構成である。さらに、本変形例では、ソース／ドレイン電極６の直下のバリア層４の全て及びチャネル層３の一部を除去する構成でも良い。なお、図５に示す例では、ソース／ドレイン電極６の直下のバリア層４の一部を除去した構成である。図５に示すような構成にすることで、コンタクト抵抗を低くすることができる。
【００２８】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図６のヘテロ接合電界効果型トランジスタを示す。図６に示すヘテロ接合電界効果型トランジスタでは、ゲート電極７の直下を含むバリア層４上に、ＡｌＯｘ，ＳｉＮｘ，ＳｉＯｘ，ＨｆＯｘ，ＴｉＯｘ等の絶縁膜層１３を形成する。図６に示す例では、ソース／ドレイン電極６が形成されたバリア層４以外の部分と、素子分離領域５上に絶縁膜層１３が形成されている。図６に示すように、絶縁膜層１３を設けることで、ゲートリーク電流を低減し、またゲート−ドレイン間の耐圧を向上させることができる。
【００２９】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図７のヘテロ接合電界効果型トランジスタを示す。図７に示すヘテロ接合電界効果型トランジスタでは、ゲート電極構造がプレーナ構造ではなく、ソース／ドレイン電極６間のバリア層４の一部をエッチングした領域の内側にゲート電極７を形成するリセスゲート構造を採用している。図７に示すようにゲート電極構造をリセスゲート構造にすることで、プレーナ構造の場合に比べてソース抵抗の低減ができる。
【００３０】
次に、図１に示すヘテロ接合電界効果型トランジスタの変形例として、図８のヘテロ接合電界効果型トランジスタを示す。図８に示すヘテロ接合電界効果型トランジスタでは、ゲート電極構造がプレーナ構造ではなく、ソース／ドレイン電極６間のバリア層４の一部をエッチングした領域を覆うようにゲート電極７を形成する埋め込みゲート構造を採用している。図８に示すようにゲート電極構造を埋め込みゲート構造にすることによって、プレーナ構造の場合に比べてソース抵抗の低減ができる。また、高電圧動作時においてゲート電極７のドレイン電極側のエッジ部分に集中する電界を緩和することができ、耐圧を高くできる。
【００３１】
なお、上述した変形例の構成は、必ずしも個々別々に採用する必要はなく、それぞれを組み合わせてヘテロ接合電界効果型トランジスタを構成しても良い。
【００３２】
（実施の形態２）
図９に、図１で示したヘテロ接合電界効果型トランジスタのバリア層４及びチャネル層３の深さ方向（ｄｅｐｔｈ（ｎｍ））におけるエネルギーバンド構造（Ｅｎｅｒｇｙ（ｅＶ））及びキャリア濃度（Ｃａｒｒｉｅｒ  ｃｏｎｃｅｎｔｒａｔｉｏｎ（ｃｍ-3））の計算結果を示す。当該計算結果は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。なお、上記の計算に用いた物性値は、一般的に用いられる値を使用している。
【００３３】
図９に示すグラフでは、キャリア濃度を深さ方向で積分した値をシートキャリア濃度（Ｎｓ）とし、図１に示すヘテロ接合電界効果型トランジスタのシートキャリア濃度が１．６×１０13（ｃｍ-2）と求められる。
【００３４】
同様に、チャネル層３のＡｌ組成比ｘと、バリア層４のＡｌ組成比ｙとを組み合わせ他場合のシートキャリア濃度（Ｎｓ）（Ｓｈｅｅｔ  ｃａｒｒｉｅｒ  ｄｅｎｓｉｔｙ（ｃｍ-2））とバリア層４の膜厚（ｔ）（Ｂａｒｒｉｅｒ  ｌａｙｅｒ  ｔｈｉｃｋｎｅｓｓ（ｎｍ））との関係を図１０〜図１４に示す。図１０は、チャネル層３のＡｌ組成比ｘを０に固定し、バリア層４のＡｌ組成比ｙを０．２〜１．０まで変化したグラフである。図１１は、チャネル層３のＡｌ組成比ｘを０．２に固定し、バリア層４のＡｌ組成比ｙを０．４〜１．０まで変化したグラフである。図１２は、チャネル層３のＡｌ組成比ｘを０．４に固定し、バリア層４のＡｌ組成比ｙを０．６〜１．０まで変化したグラフである。図１３は、チャネル層３のＡｌ組成比ｘを０．６に固定し、バリア層４のＡｌ組成比ｙを０．８〜１．０まで変化したグラフである。図１４は、チャネル層３のＡｌ組成比ｘを０．８に、バリア層４のＡｌ組成比ｙを１．０にしたグラフである。
【００３５】
図１０〜図１４のグラフから分かるように、バリア層４がある膜厚になるとシートキャリア濃度が急激に増加し始める。この急激にシートキャリア濃度が増加するバリア層４の膜厚を、Ａｌ組成比ｘ及びＡｌ組成比ｙの組み合わせ毎に示した結果が表１である。
【００３６】
【表１】
2008243881.tif 000007
【００３７】
表１では、例えばチャネル層３のＡｌ組成比ｘを０．２、バリア層４のＡｌ組成比ｙを０．４とした場合、バリア層４の膜厚を５ｎｍ以上の厚さにすれば良いことが分かる。バリア層４が表１に示す値（上記の例では５ｎｍ）以上の厚さにすることで、十分に高いシートキャリア濃度が得られ、電界効果型トランジスタを作製した際に十分に高いドレイン電流が得られる。
【００３８】
なお、本実施の形態では、表１に基づく値からバリア層４の膜厚を決定するが、表１に示されていないＡｌ組成比ｘ，ｙの部分については、当該部分に隣接する値を内分することで求める。つまり、あるＡｌ組成比ｘがｘ１とｘ２との間、Ａｌ組成比ｙがｙ１とｙ２との間である場合、まずｔ（ｘ１，ｙ１）とｔ（ｘ１，ｙ２）とを内分し、ｔ（ｘ２，ｙ１）とｔ（ｘ２，ｙ２）とを内分する。そして、上記内分で得られたｔ（ｘ１，ｙ）とｔ（ｘ２，ｙ）をさらに内分することで得たｔ（ｘ，ｙ）の値以上のバリア層４の膜厚を形成する。
【００３９】
より具体的に説明すると、バリア層の厚さt（ｎｍ）は、Ａｌ組成比ｘ及びＡｌ組成比ｙが表１に記載されている場合、表１中のt（ｘ，ｙ）の値よりも厚くする。例えば、Ａｌ組成比ｘが０．１で、Ａｌ組成比ｙが０．２の場合、表１からバリア層の厚さtは８ｎｍ以上にすればよいことが分かる。
【００４０】
また、Ａｌ組成比ｘ及びＡｌ組成比ｙが表１に記載されておらず、且つｘ＋０．０５≦ｙ＜ｘ＋０．１の関係を有している場合、Ａｌ組成比ｘ以下の０．０５ステップの範囲内において表１記載の最大値をｘ１とし、ｘ１に０．０５を加えた値をｘ２とし、Ａｌ組成比ｙ以下の０．０５ステップの範囲内において表１記載の最大値をｙ１とし、ｙ１に０．０５を加えた値をｙ２とする。そして、表１のt（ｘ１，ｙ１）及びt（ｘ１，ｙ２）の値から、ｙ２×t（ｘ１，ｙ１）−ｙ１×t（ｘ１，ｙ２）＋｛t（ｘ１，ｙ２）−t（ｘ１，ｙ１）｝×ｙ］／０．０５＝ｔ（ｘ１，ｙ）の値を求める。さらに、表１のt（ｘ２，ｙ２）の値と、前記ｔ（ｘ１，ｙ）の値とから［ｘ２×t（ｘ１，ｙ）−ｘ１×t（ｘ２，ｙ２）＋｛t（ｘ２，ｙ２）−t（ｘ１，ｙ）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ）の値を求め、バリア層の厚さt（ｎｍ）は、当該ｔ（ｘ，ｙ）の値以上の厚さとする。
【００４１】
例えば、Ａｌ組成比ｘが０．１３で、Ａｌ組成比ｙが０．１９の場合、上記の関係を満たしている。そのため、０．１３のＡｌ組成比ｘ以下の０．０５ステップの範囲内（０．１３〜０．０８）において表１に記載されている最大値は０．１となり、当該値をｘ１とする。そして、ｘ１である０．１に０．０５を加えた０．１５がｘ２となる。同様に、０．１９のＡｌ組成比ｙ以下の０．０５ステップの範囲内（０．１９〜０．１４）において表１に記載されている最大値は０．１５となり、当該値をｙ１とする。そして、ｙ１である０．１５に０．０５を加えた０．２がｙ２となる。
【００４２】
そして、ｔ（ｘ１，ｙ）は、ｔ（０．１，０．１９）＝［０．２×t（０．１，０．１５）−０．１５×t（０．１，０．２）＋｛t（０．１，０．２）−t（０．１，０．１５）｝×０．１９］／０．０５＝［０．２×１５−０．１５×８＋｛８−１５｝×０．１９］／０．０５＝９．４と求まる。さらに、ｔ（ｘ，ｙ）は、ｔ（０．１３，０．１９）＝［０．１５×t（０．１，０．１９）−０．１×t（０．１５，０．２）＋｛t（０．１５，０．２）−t（０．１，０．１９）｝×０．１３］／０．０５＝［０．１５×９．４−０．１×１６＋｛１６−９．４｝×０．１３］／０．０５＝１３．３６と求まる。その結果、バリア層の厚さt（ｎｍ）は、当該ｔ（０．１３，０．１９）＝１３．３６ｎｍ以上の厚さとすることになる。
【００４３】
また、Ａｌ組成比ｘ及びＡｌ組成比ｙが表１に記載されておらず、且つｙ≧ｘ＋０．１の関係を有している場合、Ａｌ組成比ｘより０．０５ステップ小さい範囲内において表１記載の最大値をｘ１とし、ｘ１に０．０５を加えた値をｘ２とし、Ａｌ組成比ｙより０．０５ステップ小さい範囲内において表１記載の最大値をｙ１とし、ｙ１に０．０５を加えた値をｙ２とする。そして、表１のt（ｘ１，ｙ１）及びt（ｘ２，ｙ１）の値から［ｘ２×t（ｘ１，ｙ１）−ｘ１×t（ｘ２，ｙ１）＋｛t（ｘ２，ｙ１）−t（ｘ１，ｙ１）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ１）の値を求める。表１のt（ｘ１，ｙ２）及びt（ｘ２，ｙ２）の値から［ｘ２×t（ｘ１，ｙ２）−ｘ１×t（ｘ２，ｙ２）＋｛t（ｘ２，ｙ２）−t（ｘ１，ｙ２）｝×ｘ］／０．０５＝ｔ（ｘ，ｙ２）の値を求める。さらに、ｔ（ｘ，ｙ１）の値と、ｔ（ｘ，ｙ２）の値とから求めた［ｙ２×t（ｘ，ｙ１）−ｙ１×t（ｘ，ｙ２）＋｛t（ｘ，ｙ２）−t（ｘ，ｙ１）｝×ｙ］／０．０５＝ｔ（ｘ，ｙ）の値を求め、バリア層の厚さt（ｎｍ）は、当該ｔ（ｘ，ｙ）の値以上の厚さとする。
【００４４】
例えば、Ａｌ組成比ｘが０．２２で、Ａｌ組成比ｙが０．４２の場合、上記の関係を満たしている。そのため、０．２２のＡｌ組成比ｘより０．０５ステップ小さい範囲内（０．２２〜０．１７）において表１に記載されている最大値は０．２となり、当該値をｘ１とする。そして、ｘ１である０．２に０．０５を加えた０．２５がｘ２となる。同様に、０．４２のＡｌ組成比ｙより０．０５ステップ小さい範囲内（０．４２〜０．３７）において表１に記載されている最大値は０．４となり、当該値をｙ１とする。そして、ｙ１である０．４に０．０５を加えた０．４５がｙ２となる。
【００４５】
そして、ｔ（ｘ，ｙ１）は、ｔ（０．２２，０．４）＝［０．２５×t（０．２，０．４）−０．２×t（０．２５，０．４）＋｛t（０．２５，０．４）−t（０．２，０．４）｝×０．２２］／０．０５＝［０．２５×５−０．２×８＋｛８−５｝×０．２２］／０．０５＝６．２と求まる。ｔ（ｘ，ｙ２）は、ｔ（０．２２，０．４５）＝０．２５×t（０．２，０．４５）−０．２×t（０．２５，０．４５）＋｛t（０．２５，０．４５）−t（０．２，０．４５）｝×０．２２］／０．０５＝０．２５×４−０．２×６＋｛６−４｝×０．２２］／０．０５＝４．８と求まる。
【００４６】
さらに、ｔ（ｘ，ｙ）は、ｔ（０．２２，０．４２）＝［０．４５×t（０．２２，０．４）−０．４×t（０．２２，０．４５）＋｛t（０．２２，０．４５）−t（０．２２，０．４）｝×０．４２］／０．０５＝［０．４５×６．２−０．４×４．８＋｛４．８−６．２｝×０．４２］／０．０５＝５．６４と求まる。その結果、バリア層の厚さt（ｎｍ）は、当該ｔ（０．２２，０．４２）＝５．６４ｎｍ以上の厚さとすることになる。
【００４７】
なお、表１に記載されていない部分の求め方は、上述の方法に限られず当該部分に適用できる関数を求め、当該関数を用いてバリア層の膜厚ｔの値を補完する方法等でも良い。
【００４８】
（実施の形態３）
図１５〜図１８に、図１に示したヘテロ接合電界効果型トランジスタの製造プロセスを示す。なお、図１５〜図１８において、図１に示す構成要素と同じ構成要素については、同一の符号を付し詳細な説明は省略する。
【００４９】
まず、図１５では、ＳｉＣ基板１上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaｘｙ）法などのエピタキシャル成長法を適用し、バッファ層２、Ａｌ0.6Ｇａ0.4Ｎからなるチャネル層３及びＡｌＮからなるバリア層４を順にエピタキシャル成長させる。
【００５０】
次に、図１６では、例えばＴｉ，Ａｌ，Ｎi，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属層を蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などによりソース／ドレイン電極６に形成する。
【００５１】
次に、図１７では、ヘテロ接合電界効果型トランジスタを作製する領域外のチャネル層３及びバリア層４に、イオン注入法やエッチング法などを用いて素子分離領域５を形成する。図１７に示す素子分離領域５では、イオン注入法を用いて形成した。
【００５２】
次に、図１８では、例えばＡｌ，Ｐｔ，Ａｕ，Ｎi，Ｐｄ等の金属、或いはＩｒＳｉ，ＰｔＳｉ，ＮiＳｉ2等のシリサイド、或いはＴｉＮ，ＷＮ等の窒化物金属からなる層を蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などによりゲート電極７を形成する。
【００５３】
以上に示す製造プロセスを行うことで、図１に示すヘテロ接合電界効果型トランジスタを作製できる。なお、上述の製造プロセスでは、トランジスタとして動作する必要最小限のプロセスしか記載していないが、最終的には保護膜、配線、バイアホール等を形成するプロセスを経てデバイスとして完成する。
【００５４】
なお、上記では代表的な条件について述べたが、下記に示すような条件でも本発明の効果が得られるヘテロ接合電界効果型トランジスタを作製することができる。
【００５５】
まず、図１５に示すチャネル層３及びバリア層４のエピタキシャル成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度を調整し、チャネル層３及びバリア層４を所望のＡｌ組成比にすることができる。これにより、実施の形態１で示したＡｌ組成比の条件を満足するヘテロ接合電界効果型トランジスタを作製することができる。
【００５６】
また、図１５に示すチャネル層３をエピタキシャル成長した後に、厚さ０．１〜５ｎｍのＧａＮ或いはＡｌＮからなる薄い層（スペーサ層１０）をエピタキシャル成長させ、当該スペーサ層１０上にバリア層４をエピタキシャル成長させても良い。これにより、実施の形態１で説明した図２に示すヘテロ接合電界効果型トランジスタを作製することができ、電子の移動度を向上させ、大きなドレイン電流を流すことができるヘテロ接合電界効果型トランジスタを得ることができる。
【００５７】
また、図１５に示すバリア層４をエピタキシャル成長した後に、厚さ０．１〜５ｎｍのＧａＮからなる薄い層（キャップ層１１）をエピタキシャル成長させても良い。これにより、実施の形態１で説明した図３に示すヘテロ接合電界効果型トランジスタを作製することができ、オフ耐圧を高くすることができる。
【００５８】
また、図１６に示すソース／ドレイン電極６の形成、図１７に示す素子分離領域５の形成、図１８に示すゲート電極７の形成は、必ずしも上述の順で行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極６を形成する前に、素子分離領域５を形成する製造プロセスであっても良い。
【００５９】
また、図１６に示すソース／ドレイン電極６の形成では、Ｓｉ等の半導体でｎ型となるイオンをイオン注入法などを用いて高濃度にドーピングした領域１２を形成し、当該領域１２上にソース／ドレイン電極６を形成しても良い。これにより、実施の形態１で説明した図４に示すヘテロ接合電界効果型トランジスタを作製することができ、コンタクト抵抗を低減することができる。
【００６０】
また、図１６に示すソース／ドレイン電極６の形成では、例えばＣｌ2等を使用するドライエッチング法などを用いて、ソース／ドレイン電極６直下のバリア層４の一部又は全てを除去した後に、ソース／ドレイン電極６を形成しても良い。なお、上述の例以外に、ソース／ドレイン電極６直下のバリア層４の全てを除去し、且つチャネル層３の一部を除去した後に、ソース／ドレイン電極６を形成しても良い。これにより、実施の形態１で説明した図５に示すヘテロ接合電界効果型トランジスタを作製することができ、コンタクト抵抗を低減することができる。
【００６１】
また、図１７に示すゲート電極７の形成では、例えば蒸着法やプラズマＣＶＤ法などを用いて、バリア層４上にＡｌＯｘ，ＳｉＮｘ，ＳｉＯｘ，ＨｆＯｘ，ＴｉＯｘ等の絶縁膜１３を堆積させ、当該絶縁膜１３上にゲート電極７を形成しても良い。これにより、実施の形態１で説明した図６に示すヘテロ接合電界効果型トランジスタを作製することができ、ゲートリーク電流を低減し、且つゲート−ドレイン間の耐圧を向上させることができる。なお、最終的にデバイスとして使用するためには、絶縁膜１３で覆われたソース／ドレイン電極６の一部を、例えばフッ酸等を用いてウェットエッチングして除去し、当該部分に配線を形成する必要がある。
【００６２】
また、図１７に示すゲート電極７の形成では、例えばＣｌ2等を使用するドライエッチング法などを用いて、ソース／ドレイン電極６間の一部のバリア層４を除去し、予めリセスを形成してからゲート電極７を形成しても良い。これにより、実施の形態１で説明した図７，８に示すヘテロ接合電界効果型トランジスタを作製することができ、プレーナ構造の場合に比べてソース抵抗の低減ができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタの断面図である。
【図２】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図３】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図４】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図５】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図６】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図７】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図８】本発明の実施の形態１の変形例に係るヘテロ接合電界効果型トランジスタの断面図である。
【図９】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのバリア層及びチャネル層の深さ方向におけるエネルギーバンド構造及びキャリア濃度の計算結果を示す図である。
【図１０】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのシートキャリア濃度とバリア層の膜厚との関係を示す図である。
【図１１】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのシートキャリア濃度とバリア層の膜厚との関係を示す図である。
【図１２】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのシートキャリア濃度とバリア層の膜厚との関係を示す図である。
【図１３】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのシートキャリア濃度とバリア層の膜厚との関係を示す図である。
【図１４】本発明の実施の形態２に係るヘテロ接合電界効果型トランジスタのシートキャリア濃度とバリア層の膜厚との関係を示す図である。
【図１５】本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタの製造プロセスを説明するための図である。
【図１６】本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタの製造プロセスを説明するための図である。
【図１７】本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタの製造プロセスを説明するための図である。
【図１８】本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタの製造プロセスを説明するための図である。
【符号の説明】
【００６４】
１  ＳｉＣ基板、２  バッファ層、３  チャネル層、４  バリア層、５  素子分離領域、６  ソース／ドレイン電極、７  ゲート電極、１０  スペーサ層、１１  キャップ層、１２  領域、１３  絶縁膜層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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