(57)【要約】【課題】チップ内で隣接していない電源分離領域相互間で信号の伝達が行われる場合であっても内部回路をＥＳＤから保護する。【解決手段】共通グランド電位放電線１１と、通常動作時に電源電位供給ノードとして機能する共通電源電位放電線１２と、複数の電源ノード１３、１４と、複数の電源ノード及び共通電源電位放電線と共通グランド電位放電線との間に接続された複数の第１の静電保護回路２１〜２３と、複数の各電源ノードと共通電源電位放電線との間に接続された複数の第２の静電保護回路３１、３２と、複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路から出力されて、複数の電源ノードのうち第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力される信号の伝達経路の途中に挿入され、共通電源電位放電線の電位を電源電位とするバッファ回路５１を具備する。【選択図】図１
2008311433.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、
通常動作時に電源電位供給ノードとして機能する共通電源電位放電線と、
互いに分離されかつ前記共通電源電位放電線とも分離され、それぞれ通常動作時に電源電位が供給される複数の電源ノードと、
前記複数の電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続された複数の第１の静電保護回路と、
前記複数の各電源ノードと前記共通電源電位放電線との間に接続された複数の第２の静電保護回路と、
前記複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路から出力されて、前記複数の電源ノードのうち前記第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力される信号の伝達経路の途中に挿入され、前記共通電源電位放電線の電位を電源電位とするバッファ回路
を具備したことを特徴とする半導体集積回路。
【請求項２】
通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、
通常動作時に電源電位が供給される互いに分離された複数の電源ノードと、
前記複数の電源ノードと前記共通グランド電位放電線との間に接続された複数の第１の静電保護回路と、
前記複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路の出力信号が入力され、前記複数の電源ノードのうち前記第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力信号を供給するバッファ回路と、
前記第１の回路から前記バッファ回路及び前記第２の回路に至る信号の伝達経路と並列状態となるように、前記複数の電源ノード相互間に直列に挿入される複数の第２の静電保護回路
を具備したことを特徴とする半導体集積回路。
【請求項３】
半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、通常動作時に電源電位が供給される電源ノードとして機能する共通電源電位放電線、及び互いに分離されかつ前記共通電源電位放電線とも分離された電源ノードにそれぞれ供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第１のステップと、
前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続する複数の第１の静電保護回路、及び前記複数の電源分離領域の前記電源ノードと前記共通電源電位放電線との間に接続する複数の第２の静電保護回路の配置計画を行なう第２のステップと、
前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第３のステップと、
前記第３のステップで信号伝達があると判定された場合に、この信号伝達を行なう伝達経路の途中に、前記共通電源電位放電線の電位を電源電位とするバッファ回路を挿入するように前記半導体集積回路チップ上の回路を修正する第４のステップ
を具備したことを特徴とする半導体集積回路の設計方法。
【請求項４】
半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、及び互いに分離された電源ノードに供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第１のステップと、
前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノードと前記共通グランド電位放電線との間に接続する複数の第１の静電保護回路、及び前記複数の電源分離領域の前記電源ノード相互間に接続する複数の第２の静電保護回路の配置計画を行なう第２のステップと、
前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第３のステップと、
前記第３のステップで信号伝達があると判定された場合に、前記第２の静電保護回路が接続されている前記電源ノード間で前記信号伝達が行われるように前記電源分離領域にバッファ回路を配置して前記半導体集積回路チップ上の回路を修正する第４のステップ
を具備したことを特徴とする半導体集積回路の設計方法。
【請求項５】
前記複数の電源分離領域は、前記電源ノードに供給される電源電位が遮断されるものを含み、
前記第４のステップの後に、前記バッファ回路が配置された電源分離領域が、前記電源ノードに供給される電源電位が遮断されるものであるか否かを判定する第５のステップをさらに具備し、前記バッファ回路が配置された電源分離領域が、電源電位が遮断される電源分離領域の場合には、さらに前記第４のステップが繰り返して行われることを特徴とする請求項４記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（Electro Static Discharge: ＥＳＤ）から内部回路を保護する静電気保護回路（ＥＳＤ保護回路）を内蔵した半導体集積回路に係り、特に異なる電源ノードに供給される電源電位によって動作する内部回路相互で信号が授受される半導体集積回路及びその設計方法に関する。
【背景技術】
【０００２】
半導体集積回路（以下、ＬＳＩと称する）の内部では、様々な理由から内部の電源ノードが分離されている。
【０００３】
電源ノードを分離する第１の理由は、複数の電源電圧を必要とすることである。ＬＳＩのＩ／Ｏ部（入出力回路部）では、ＬＳＩチップ外部に信号が出力され、またチップ外部からの信号が入力される。このため、異なるＬＳＩチップ間で信号の授受が行えるようにＩ／Ｏ部の規格が定められており、Ｉ／Ｏ部の電源電圧も定められている。一方、ＬＳＩの低消費電力化、高速化にとって低電圧化は有効な手段であり、Ｉ／Ｏ部以外の内部ロジック回路は、通常、Ｉ／Ｏ部よりも低電圧の電源により駆動される。したがって、電源ノードの分離が必要となる。
【０００４】
電源ノードを分離する第２の理由はノイズ対策である。アナログ回路、高周波（ＲＦ）回路などが内蔵される場合、これらの回路以外の回路、例えばデジタル回路が動作することによって発生するノイズが、これらアナログ回路、ＲＦ回路に悪影響を及ぼすことがある。ノイズの伝播経路は種々考えられるが、そのうちの主な経路として電源配線を介する経路が挙げられる。回路の誤動作を防止するために、アナログ回路、ＲＦ回路をその他の回路の電源から分離することが行われる。
【０００５】
電源ノードを分離する第３の理由は、低消費電力対策のためである。通常のシステムＬＳＩでは、ＬＳＩチップ内部の回路全てが同時に、通常動作することはない。そのため、ＬＳＩ内部回路を機能ブロックに分け、動作させる必要のない期間にはその機能ブロックに電源電圧を供給しないようにすることで、消費電力を抑制する技術が提案されている。これを実現するために、機能ブロック毎に電源ノードを分離する必要がある。
【０００６】
一方、ＭＯＳ型ＬＳＩ、例えばＣＭＯＳ型ＬＳＩでは、ＥＳＤによる過電流から内部回路を保護するために、ＥＳＤ保護回路が内蔵されている。上記のように内部で電源ノードが分離されているＬＳＩをＥＳＤから保護するものとして、従来では、電源端子に接続されている全ての電源ノードを、それぞれＥＳＤ保護回路を介して共通のノードに接続する共通放電線保護方式、及び分離された電源ノード相互間をＥＳＤ保護回路で接続する電源−電源間保護方式の両方式を採用したものが提案されている。図１３は両方式を採用した従来のＬＳＩの回路構成の一例を模式的に示している。
【０００７】
図１３において、１０１、１０２、１０３はそれぞれ異なる電源端子に接続されており、互いに分離された電源ノード、１０４は接地用の電源端子に接続されている共通放電線、２０１、２０２、２０２は電源ノード１０１、１０２、１０３と共通放電線１０４との間に接続された共通放電線保護方式のＥＳＤ保護回路、２０４は電源ノード１０１、１０２相互間に接続された電源−電源間保護方式のＥＳＤ保護回路、３０１、３０２、３０３は電源ノード１０１、１０２、１０３それぞれの電源電圧により動作する内部回路を構成するＣＭＯＳ型のインバータ回路である。なお、インバータ回路３０１の出力信号は、インバータ回路３０２及び３０３にそれぞれ入力信号として供給される。
【０００８】
図１３のＬＳＩでは、電源ノード１０１、１０２、１０３のいずれかにＥＳＤを引き起こすようなサージ電圧が印加されると、いずれか１つのＥＳＤ保護回路を介在する放電経路が形成されて電源ノード１０１、１０２、１０３における電圧が低い値に制限され、内部回路を構成するＭＯＳトランジスタに高電圧が印加されることによるゲート酸化膜の破壊が防止される。
【０００９】
しかしながら、図１３のＬＳＩでは、電源ノード１０２、１０３相互間には電源−電源間保護方式のＥＳＤ保護回路が設けられてない。その理由は以下の通りである。
【００１０】
図１４は、図１３に示すＬＳＩのチップの平面図である。ＬＳＩチップ３００は、図１３中の電源ノード１０１に供給される電源電位により動作する内部回路が形成されている電源分離領域３０１、図１３中の電源ノード１０２に供給される電源電位により動作する内部回路が形成されている電源分離領域３０２、及び、図１３中の電源ノード１０３に供給される電源電位により動作する内部回路が形成されている電源分離領域３０３を含む。
【００１１】
図１４に示すように、電源分離領域３０１と３０２はチップ内で隣り合っているので、図１３中に示すＥＳＤ保護回路２０４をその境界部分に配置形成することができる。しかし、電源分離領域３０１と３０３はチップ内で隣り合っていないので、電源ノード１０１、１０３相互間を接続する電源−電源間保護方式のＥＳＤ保護回路を配置形成することができない。そこで、互いの電源ノード１０１、１０３が隣り合うようにチップ内で配線を引き回せばよいが、チップレイアウト設計上の制約からほとんどの場合は実現が困難である。
【００１２】
この場合、図１３中の電源ノード１０１が正極性でかつ電源ノード１０３が接地電位となるようなサージ電圧が印加されると、ＥＳＤ保護回路２０１、共通放電線１０４及びＥＳＤ保護回路２０３を経由する放電経路が形成される。しかし、チップサイズが大きい場合や、共通放電線１０４に使用する配線材料のシート抵抗率が高い場合には、共通放電線１０４の寄生抵抗Ｒbusの抵抗値を十分に小さくすることが困難である。すると、電源ノード１０１における電圧は、ＥＳＤ保護回路２０１のクランプ電圧、共通放電線１０４の寄生抵抗Ｒbusにおける降下電圧、及びＥＳＤ保護回路２０３のクランプ電圧の和の電圧以下には下がらず、インバータ回路３０３の入力ノード、つまりインバータ回路３０３を構成するＰチャネルＭＯＳトランジスタのゲートに、電源ノード１０１に接続されているインバータ回路３０１を経由して高電位が印加される可能性がある。例えば、インバータ回路３０１の入力ノードが接地電位になっていると仮定すると、インバータ回路３０１内のＰチャネルＭＯＳトランジスタがオン状態になり、インバータ回路３０３を構成するＰチャネルＭＯＳトランジスタのゲートに電源ノード１０１の電圧が印加される。このとき、電源ノード１０３に接続されているインバータ回路３０３内のＰチャネルＭＯＳトランジスタのソースは接地電位なので、このＭＯＳトランジスタのゲート・ソース間に高電圧が印加される。したがって、共通放電線１０４の寄生抵抗Ｒbusの抵抗値が高い場合には、被保護酸化膜であるインバータ回路３０３内のＰチャネルＭＯＳトランジスタのゲート酸化膜の破壊が引き起こされる。
【００１３】
なお、特許文献１には、ＶＤＤ１端子・ＧＮＤ１端子間に接続された第１のＥＳＤ保護回路と、ＶＤＤ２端子・ＧＮＤ２端子間に接続され、第１のＥＳＤ保護回路と同様の構成を有する第２のＥＳＤ保護回路と、任意のＥＳＤ保護回路のサージ検出出力を残りのＥＳＤ保護回路にトリガ信号して伝達させるトリガ信号線と、複数のＥＳＤ保護回路で共通に使用される共通放電線とを具備することにより、低電圧トリガで良好な保護特性を実現するものが開示されている。
【特許文献１】特開２００２−２２８１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記のような事情を考慮してなされたものであり、その目的は、チップ内で隣接していない電源分離領域相互間で信号の伝達が行われる場合であっても内部回路をＥＳＤから保護することができ、かつチップ内の全ての回路を１つの静電保護回路によりＥＳＤから保護することができる半導体集積回路及びその設計方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路は、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、通常動作時に電源電位供給ノードとして機能する共通電源電位放電線と、互いに分離されかつ前記共通電源電位放電線とも分離され、それぞれ通常動作時に電源電位が供給される複数の電源ノードと、前記複数の電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続された複数の第１の静電保護回路と、前記複数の各電源ノードと前記共通電源電位放電線との間に接続された複数の第２の静電保護回路と、前記複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路から出力されて、前記複数の電源ノードのうち前記第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力される信号の伝達経路の途中に挿入され、前記共通電源電位放電線の電位を電源電位とするバッファ回路を具備したことを特徴とする。
【００１６】
本発明の半導体集積回路は、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線と、通常動作時に電源電位が供給される互いに分離された複数の電源ノードと、前記複数の電源ノードと前記共通グランド電位放電線との間に接続された複数の第１の静電保護回路と、前記複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路の出力信号が入力され、前記複数の電源ノードのうち前記第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力信号を供給するバッファ回路と、前記第１の回路から前記バッファ回路及び前記第２の回路に至る信号の伝達経路と並列状態となるように、前記複数の電源ノード相互間に直列に挿入される複数の第２の静電保護回路を具備したことを特徴とする。
【００１７】
本発明の半導体集積回路の設計方法は、半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、通常動作時に電源電位が供給される電源ノードとして機能する共通電源電位放電線、及び互いに分離されかつ前記共通電源電位放電線とも分離された電源ノードにそれぞれ供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第１のステップと、前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノード及び前記共通電源電位放電線と前記共通グランド電位放電線との間に接続する複数の第１の静電保護回路、及び前記複数の電源分離領域の前記電源ノードと前記共通電源電位放電線との間に接続する複数の第２の静電保護回路の配置計画を行なう第２のステップと、前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第３のステップと、前記第３のステップで信号伝達があると判定された場合に、この信号伝達を行なう伝達経路の途中に、前記共通電源電位放電線の電位を電源電位とするバッファ回路を挿入するように前記半導体集積回路チップ上の回路を修正する第４のステップを具備したことを特徴とする。
【００１８】
本発明の半導体集積回路の設計方法は、半導体集積回路チップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、及び互いに分離された電源ノードに供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域の配置計画を行なう第１のステップと、前記半導体集積回路チップ上で、前記複数の電源分離領域の前記電源ノードと前記共通グランド電位放電線との間に接続する複数の第１の静電保護回路、及び前記複数の電源分離領域の前記電源ノード相互間に接続する複数の第２の静電保護回路の配置計画を行なう第２のステップと、前記半導体集積回路チップ上で互いに隣接しない前記複数の電源分離領域の回路相互間における信号伝達の有無を判定する第３のステップと、前記第３のステップで信号伝達があると判定された場合に、前記第２の静電保護回路が接続されている前記電源ノード間で前記信号伝達が行われるように前記電源分離領域にバッファ回路を配置して前記半導体集積回路チップ上の回路を修正する第４のステップを具備したことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、チップ内で隣接していない電源分離領域相互間で信号の伝達が行われる場合であっても内部回路をＥＳＤから保護することができ、かつチップ内の全ての回路を１つの静電保護回路によりＥＳＤから保護することができる半導体集積回路及びその設計方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００２１】
＜第１の実施形態のＬＳＩ＞
図１は本発明の第１の実施形態に係るＬＳＩの回路図である。図１において、１１は、接地（グランド）電位が供給される接地端子に接続され、通常動作時に接地ノードとして機能する共通グランド電位放電線、１２は、通常動作時に電源電位が供給される電源端子に接続され、サージ電圧印加時に共通電源電位放電線として機能する電源ノードである。また、１３、１４は、それぞれ通常動作時に電源電位が供給される電源端子に接続され、かつ互いに分離されており、かつ電源ノード１２とも分離されている電源ノードである。
【００２２】
上記電源ノード１３、１２、１４と共通グランド電位放電線１１との間には共通放電線保護方式のＥＳＤ保護回路２１、２２、２３が接続されており、電源ノード１３と１２の相互間には電源−電源間保護方式のＥＳＤ保護回路３１が、電源ノード１２と１４の相互間には電源−電源間保護方式のＥＳＤ保護回路３２がそれぞれ接続されている。
【００２３】
電源ノード１３には、この電源ノード１３に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４１はこの電源分離領域内に形成される回路の一部を例示している。同様に、電源ノード１２には、この電源ノード１２に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４２はこの電源分離領域内に形成される回路の一部を例示している。同様に、電源ノード１４には、この電源ノード１４に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４３はこの電源分離領域内に形成される回路の一部を例示している。
【００２４】
上記インバータ回路４１の出力信号は、インバータ回路４２及び４３にそれぞれ入力信号として供給される。
【００２５】
また、インバータ回路４１から出力されて、インバータ回路４３に入力される信号の伝達経路の途中には、例えばＣＭＯＳインバータ回路によって構成されたバッファ回路５１が挿入されている。このバッファ回路５１は共通電源電位放電線として機能する電源ノード１２の電位が電源電位として供給される。
【００２６】
なお、この場合にも共通グランド電位放電線１１には寄生抵抗が存在しており、図１ではこれをＲbusで示している。
【００２７】
図２は、図１に示すＬＳＩのチップの平面図である。ＬＳＩチップ６０は、図１中の電源ノード１３に供給される電源電位により動作し、図１中のインバータ回路４１を含む内部回路が形成されている電源分離領域６１、図１中の電源ノード１２に供給される電源電位により動作し、図１中のインバータ回路４２及びバッファ回路５１を含む内部回路が形成されている電源分離領域６２、図１中の電源ノード１４に供給される電源電位により動作し、図１中のインバータ回路４３を含む内部回路が形成されている電源分離領域６３を含む。電源分離領域６１と６２はチップ６０内で隣り合っており、図１中に示すＥＳＤ保護回路３１はその境界部分に配置形成されている。同様に、電源分離領域６２と６３はチップ６０内で隣り合っており、図１中に示すＥＳＤ保護回路３２はその境界部分に配置形成されている。
【００２８】
図３は、図１中のインバータ回路４１、４２、４３、及びバッファ回路５１の具体的な回路構成の一例を示している。図示するように、これらインバータ回路及びバッファ回路は、ソースが電源ノード１３、１２、１４のいずれかに接続されたＰチャネルＭＯＳトランジスタＰＭＯＳと、ドレインが上記ＰチャネルＭＯＳトランジスタＰＭＯＳのドレインに接続され、ソースが共通グランド電位放電線１１に接続され、ゲートが上記ＰチャネルＭＯＳトランジスタＰＭＯＳのゲートに共通に接続されたＮチャネルＭＯＳトランジスタＮＭＯＳとから構成されている。
【００２９】
上記のような構成のＬＳＩにおいて、電源ノード１３、１２、１４のいずれか１つの電源ノードと共通グランド電位放電線１１との間に、共通グランド電位放電線１１が接地電位となるようなサージ電圧が印加された場合には、共通放電線保護方式のＥＳＤ保護回路２１、２２、２３のうちのいずれか１つのＥＳＤ保護回路によって放電経路が形成され、各電源分離領域内に形成されている内部回路のゲート酸化膜がＥＳＤによる過電流から保護される。また、電源ノード１３、１２、１４のうちいずれか２つの電源ノード間にサージ電圧が印加された場合には、電源−電源間保護方式のＥＳＤ保護回路３１または３２によって放電経路が形成され、各電源分離領域内に形成されている内部回路のゲート酸化膜がＥＳＤによる過電流から保護される。
【００３０】
ここで、例えば、図１中の電源ノード１３が正極性で電源ノード１４が接地電位となるようなサージ電圧が印加された場合には、ＥＳＤ保護回路２１、共通グランド電位放電線１１、及びＥＳＤ保護回路２３を経由する放電経路が形成される。チップサイズが大きい場合や、共通グランド電位放電線１１に使用する配線材料のシート抵抗率が高い場合には、共通グランド電位放電線１１の寄生抵抗Ｒbusの抵抗値を十分に小さくすることができない。この場合、電源ノード１３における電圧は、ＥＳＤ保護回路２１のクランプ電圧、共通グランド電位放電線１１の寄生抵抗Ｒbusにおける降下電圧、及びＥＳＤ保護回路２３のクランプ電圧の和の電圧以下には低下しない。そして、例えば、インバータ回路４１の入力ノードが接地電位であると仮定すると、インバータ回路４１の出力ノードからは電源ノード１３における電圧が出力される。バッファ回路５１が設けられておらず、インバータ回路４１、４３相互間が単に配線により接続されていると、電源ノード１３の電圧がインバータ回路４３の入力ノードにそのまま伝わり、インバータ回路４３を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間にゲート酸化膜の耐圧以上の電圧が加わるおそれがある。
【００３１】
しかし、本実施形態のＬＳＩでは、インバータ回路４１、４３の信号の伝達経路の途中にバッファ回路５１が挿入されている。そして、電源ノード１２の電圧は、共通グランド電位放電線１１との間の寄生容量によって、サージが逃がされた後の電源ノード１３の電圧と電源ノード１４の中間電圧に設定される。このため、この電源ノード１２に接続されているバッファ回路５１が動作し、その出力ノードは共通グランド電位放電線１１の電圧、つまり接地電圧に近い値に設定される。この電圧がインバータ回路４３の入力ノードに入力されるので、このインバータ回路４３を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間にはゲート酸化膜の耐圧以上の電圧が加わることがなく、被保護酸化膜であるインバータ回路４３内のＰチャネルＭＯＳトランジスタのゲート酸化膜の破壊が防止できる。
【００３２】
なお、上記のように電源ノード１３、１４間にサージ電圧が印加された時、インバータ回路４１及びバッファ回路４２の入力ノードにもインバータ回路４１の出力電圧が印加される。しかし、この場合にゲート酸化膜の破壊が問題となる両回路内のＮチャネルＭＯＳトランジスタについては、それぞれのゲート・ソース間電圧が、ＥＳＤ保護回路１個分（ＥＳＤ保護回路２１）のクランプ電圧と共通グランド電位放電線１１の寄生抵抗Ｒbusの一部における降下電圧との和の電圧以上とはならないので、ゲート酸化膜の破壊が生じるおそれはない。
【００３３】
図４乃至図７はそれぞれ、図１中の電源−電源間保護方式のＥＳＤ保護回路３１、３２の具体的な回路構成の一例を示している。
【００３４】
図４のＥＳＤ保護回路は、それが接続される２つの電源ノードに対して同値の電源電位が供給され、かつ電源の部分的遮断が行われない場合のものであり、アノード・カソード間の向きが逆にされて並列に接続されたそれぞれ１個のダイオードＤ１、Ｄ２によって構成されている。
【００３５】
図５のＥＳＤ保護回路は、それが接続される２つの電源ノードに対して異なる値の電源電位が供給される場合や、電源の部分的遮断が行われる場合のものであり、アノード・カソード間の向きが互いに異なるそれぞれ複数個のダイオードからなり、並列に接続されたダイオードストリングＤＳ１、ＤＳ２によって構成されている。
【００３６】
図６のＥＳＤ保護回路は、それが接続される２つの電源ノードに対して異なる値の電源電位が供給される場合や、電源の部分的遮断が行われる場合のものであり、２つの電源ノード間で互いに異なる向きに接続されたサイリスタＳＣＲ１、ＳＣＲ２によって構成されている。
【００３７】
図７のＥＳＤ保護回路は、それが接続される２つの電源ノードに対して異なる値の電源電位が供給される場合や、電源の部分的遮断が行われる場合のものであり、図４に示すダイオードＤ２と図５に示すダイオードストリングＤＳ１を組み合わせたものである。なお、図７の例は、図中左側の電源ノードに供給される電源電位が図中右側の電源ノードに供給される電源電位よりも高い場合であるが、これと反対の場合には、図４に示すダイオードＤ１と図５に示すダイオードストリングＤＳ２を組み合わせたものを使用するようにしてもよい。
【００３８】
＜第１の実施形態の変形例のＬＳＩ＞
図８は、第１の実施形態の変形例に係るＬＳＩの回路図である。図１に示す第１の実施形態のＬＳＩでは、共通グランド電位放電線１１がチップ内で１つのみ設けられる場合について説明した。しかし、図８に示すように、共通グランド電位放電線１１を例えば２つの共通グランド電位放電線１１ａ、１１ｂに分割し、それぞれを接地電位が供給される独立した接地端子に接続すると共に、共通グランド電位放電線１１ａ、１１ｂ間をＥＳＤ保護回路７１により接続するように変形してもよい。この場合、上記ＥＳＤ保護回路７１として、例えば図４に示すような構成のものを使用することができる。
【００３９】
本変形例においても、第１の実施形態の場合と同様の効果を得ることができる。
【００４０】
＜第１の実施形態のＬＳＩの設計方法＞
次に、第１の実施形態に係るＬＳＩの設計方法について説明する。図９はこの設計方法のフローチャートを示している。
【００４１】
まず、ステップＳ１により、ＬＳＩチップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、通常動作時に電源電位が供給される電源ノードとして機能する共通電源電位放電線、及び互いに分離されかつ共通電源電位放電線とも分離された電源に供給される電源電位によって動作する回路をそれぞれ有する複数の電源分離領域（図２中の領域６１、６２、６３）の配置計画が行われる。
【００４２】
次に、ステップＳ２により、ＬＳＩチップ上で、複数の電源分離領域の電源ノード及び共通電源電位放電線と共通グランド電位放電線との間に接続する複数の第１の静電保護回路（power to ground ＥＳＤ保護回路）（２１、２２、２３）、及び複数の電源分離領域の電源ノードと共通電源電位放電線との間に接続する複数の第２の静電保護回路（power to power ＥＳＤ保護回路）（３１、３２）の配置計画が行われる。
【００４３】
続いて、ステップＳ３により、ＬＳＩチップ上で互いに隣接しない電源分離領域の回路相互間における信号伝達の有無の判定が行われる。このステップＳ３において、「無し」と判定されると、その後、ステップＳ６において、回路のプレース／ルート（Ｐ and Ｒ）処理が行われ、設計が終了する。
【００４４】
図１に示す第１の実施形態のＬＳＩの場合には、ＬＳＩチップ上で互いに隣接しない電源分離領域６１内の回路（インバータ回路４１）と電源分離領域６３内の回路（インバータ回路４３）との間で信号伝達が有るので、ステップＳ３において、「有り」と判定され、次のステップＳ４において、この信号伝達を行なう伝達経路の途中に、共通電源電位放電線を電源とする電源分離領域で信号をバッファリング（buffering）するように回路データが修正される。つまり、共通電源電位放電線１２の電位を電源電位とするバッファ回路５１を挿入するようにＬＳＩチップ上の回路データが修正される。
【００４５】
データ修正後は、次のステップＳ５において、実際に回路が修正可能であるか否かが判定される。修正可能（yes）であれば、ステップＳ６において、回路のプレース／ルート（Ｐ and Ｒ）処理が行われ、修正不可（no）であれば、最初のステップＳ１に戻って、始めから、ＬＳＩチップ上で共通グランド電位放電線、共通電源電位放電線及び複数の電源分離領域の配置計画が行われる。
【００４６】
このようにして、複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路から出力されて、複数の電源ノードのうち第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力される信号の伝達経路の途中に、共通電源電位放電線の電位を電源電位とするバッファ回路が挿入されるＬＳＩチップを設計することができる。
【００４７】
なお、複数の電源分離領域が、その電源ノードに供給される電源電位が遮断されるものを含む場合、ステップＳ４の後でかつステップＳ５の前に、バッファ回路が配置された電源分離領域が電源ノードに供給される電源電位が遮断されるものであるか否かを判定するステップを追加し、バッファ回路が配置された電源分離領域が、電源電位が遮断される電源分離領域であると判定された場合には、さらに前のステップＳ４が繰り返して行われるようにフローチャートを変更してもよい。
【００４８】
＜第２の実施形態のＬＳＩ＞
図１０は本発明の第２の実施形態に係るＬＳＩの回路図である。図１０において、１１は、接地電位が供給される接地端子に接続され、通常動作時に接地ノードとして機能する共通グランド電位放電線、１３〜１６は、それぞれ通常動作時に電源電位が供給される電源端子に接続され、かつ互いに分離されている電源ノードである。
【００４９】
上記電源ノード１３〜１６と共通グランド電位放電線１１との間には共通放電線保護方式のＥＳＤ保護回路２１〜２４が接続されており、電源ノード１３と１４の相互間には電源−電源間保護方式のＥＳＤ保護回路３１が、電源ノード１４と１５の相互間には電源−電源間保護方式のＥＳＤ保護回路３２が、電源ノード１５と１６の相互間には電源−電源間保護方式のＥＳＤ保護回路３３がそれぞれ接続されている。
【００５０】
電源ノード１３には、この電源ノード１３に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４１はこの電源分離領域内に形成される内部回路の一部を例示している。電源ノード１４には、この電源ノード１４に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４２はこの電源分離領域内に形成される内部回路の一部を例示している。電源ノード１５には、この電源ノード１５に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４３はこの電源分離領域内に形成される内部回路の一部を例示している。電源ノード１６には、この電源ノード１６に供給される電源電位により動作する回路を有する電源分離領域が配置形成されており、ＣＭＯＳ型のインバータ回路４４はこの電源分離領域内に形成される内部回路の一部を例示している。
【００５１】
上記インバータ回路４１の出力信号は、インバータ回路４２、４３及び４４にそれぞれ入力信号として供給される。この場合、インバータ回路４１から出力されてインバータ回路４３に入力される信号の伝達経路の途中には、例えばＣＭＯＳインバータ回路によって構成されたバッファ回路５１が挿入されている。さらに、インバータ回路４１から出力されてインバータ回路４４に入力される信号の伝達経路の途中には、上記バッファ回路５１及びＣＭＯＳインバータ回路によって構成されたバッファ回路５２が直列に挿入されている。バッファ回路５１には電源ノード１４の電位が電源電位として供給され、バッファ回路５２には電源ノード１５の電位が電源電位として供給される。
【００５２】
なお、この場合にも共通グランド電位放電線１１には寄生抵抗が存在しており、図１０ではこれをＲbusで示している。
【００５３】
図１０中のインバータ回路４１〜４４、及びバッファ回路５１、５２はそれぞれ、図３に示す場合と同様にＰチャネルＭＯＳトランジスタＰＭＯＳとＮチャネルＭＯＳトランジスタＮＭＯＳとから構成されている。さらに、図１０中の電源−電源間保護方式のＥＳＤ保護回路３１〜３３はそれぞれ、図４乃至図７に示す場合と同様に構成されている。
【００５４】
図１１は、図１０に示すＬＳＩのチップの平面図である。ＬＳＩチップ６０は、図１０中の電源ノード１３に供給される電源電位により動作し、図１０中のインバータ回路４１を含む内部回路が形成されている電源分離領域６１、図１０中の電源ノード１４に供給される電源電位により動作し、図１０中のインバータ回路４２及びバッファ回路５１を含む内部回路が形成されている電源分離領域６２、図１０中の電源ノード１５に供給される電源電位により動作し、図１０中のインバータ回路４３及びバッファ回路５２を含む内部回路が形成されている電源分離領域６３、図１０中の電源ノード１６に供給される電源電位により動作し、図１０中のインバータ回路４４を含む内部回路が形成されている電源分離領域６３を含む。電源分離領域６１と６２はチップ６０内で隣り合っており、図１０中に示すＥＳＤ保護回路３１はその境界部分に配置形成されている。同様に、電源分離領域６２と６３はチップ６０内で隣り合っており、図１０中に示すＥＳＤ保護回路３２はその境界部分に配置形成されている。さらに、電源分離領域６３と６４はチップ６０内で隣り合っており、図１０中に示すＥＳＤ保護回路３３はその境界部分に配置形成されている。
【００５５】
すなわち、バッファ回路５１は、電源ノード１３に供給される電源電位によって動作するインバータ回路４１の出力信号が入力され、上記電源ノード１３とは異なる電源ノード１５に供給される電源電位によって動作するインバータ回路４３に入力信号を供給し、ＥＳＤ保護回路３１、３２は、インバータ回路４１からバッファ回路５１及びインバータ回路４３に至る信号の伝達経路と並列状態となるように、電源ノード１３と１４の相互間及び電源ノード１４と１５の相互間に接続されている。
【００５６】
また、バッファ回路５１及び５２は、電源ノード１３に供給される電源電位によって動作するインバータ回路４１の出力信号が入力され、上記電源ノード１３とは異なる電源ノード１６に供給される電源電位によって動作するインバータ回路４４に入力信号を供給し、ＥＳＤ保護回路３１、３２、３３は、インバータ回路４１からバッファ回路５１、５２及びインバータ回路４４に至る信号の伝達経路と並列状態となるように、電源ノード１３と１６と間に直列に挿入されている。
【００５７】
上記のような構成のＬＳＩにおいて、電源ノード１３〜１６のいずれか１つの電源ノードと共通グランド電位放電線１１との間に、共通グランド電位放電線１１が接地電位となるようなサージ電圧が印加された場合には、共通放電線保護方式のＥＳＤ保護回路２１〜２４のうちのいずれか１つのＥＳＤ保護回路によって放電経路が形成され、各電源分離領域内に形成されている内部回路のゲート酸化膜がＥＳＤによる過電流から保護される。また、電源ノード１３〜１６のうちいずれか２つの電源ノード間にサージ電圧が印加された場合には、電源−電源間保護方式のＥＳＤ保護回路３１、または３２、または３３によって放電経路が形成され、各電源分離領域内に形成されている内部回路のゲート酸化膜がＥＳＤによる過電流から保護される。
【００５８】
ここで、例えば、図１０中の電源ノード１３が正極性で電源ノード１６が接地電位となるようなサージ電圧が印加された場合には、ＥＳＤ保護回路２１、共通グランド電位放電線１１、及びＥＳＤ保護回路２４を経由する放電経路が形成される。チップサイズが大きい場合や、共通グランド電位放電線１１に使用する配線材料のシート抵抗率が高い場合には、共通グランド電位放電線１１の寄生抵抗Ｒbusの抵抗値を十分に小さくすることができない。この場合、電源ノード１３における電圧は、ＥＳＤ保護回路２１のクランプ電圧、共通グランド電位放電線１１の寄生抵抗Ｒbusにおける降下電圧、及びＥＳＤ保護回路２４のクランプ電圧の和の電圧以下には低下しない。そして、例えば、インバータ回路４１の入力ノードが接地電位であると仮定すると、インバータ回路４１の出力ノードからは電源ノード１３における電圧が出力される。バッファ回路５１、５２が設けられておらず、インバータ回路４１と４３との間、及びインバータ回路４１と４４との間が単に配線により接続されていると、電源ノード１３の電圧がインバータ回路４３、４４の入力ノードに伝わり、インバータ回路４３、４４を構成するＰチャネルＭＯＳトランジスタのゲート・ソース間にゲート酸化膜の耐圧以上の電圧が加わるおそれがある。
【００５９】
ところが、本実施形態のＬＳＩでは、インバータ回路４１と４３及び４４の信号の伝達経路の途中にバッファ回路５１、５２が挿入されているので、第１の実施形態の場合と同様に、インバータ回路４４の出力ノードの電圧を接地電圧に近い値に設定することができる。従って、インバータ回路４４内のＰチャネルＭＯＳトランジスタのゲート・ソース間には高電圧が印加されることがなく、被保護酸化膜であるインバータ回路４３内のＰチャネルＭＯＳトランジスタのゲート酸化膜の破壊が防止できる。
【００６０】
＜第２の実施形態のＬＳＩの設計方法＞
次に、第２の実施形態に係るＬＳＩの設計方法について説明する。図１２はこの設計方法のフローチャートを示している。
【００６１】
まず、ステップＳ１により、ＬＳＩチップ上で、通常動作時にグランド電位供給ノードとして機能する共通グランド電位放電線、及び複数の電源分離領域（図１１中の領域６１〜６４）の配置計画が行われる。
【００６２】
次に、ステップＳ２により、ＬＳＩチップ上で、複数の電源分離領域の電源ノードと共通グランド電位放電線との間に接続する複数の第１の静電保護回路（power to ground ＥＳＤ保護回路）（２１〜２４）、及び複数の電源分離領域の電源ノード間に接続する複数の第２の静電保護回路（power to power ＥＳＤ保護回路）（３１〜３３）の配置計画が行われる。
【００６３】
続いて、ステップＳ３により、チップ上で互いに隣接しない複数の電源分離領域の回路相互間における信号伝達の有無の判定が行われる。このステップＳ３において、「無し」と判定されると、その後、ステップＳ６において、回路のプレース／ルート（Ｐ and Ｒ）処理が行われ、設計が終了する。
【００６４】
図１０に示す第２の実施形態のＬＳＩの場合には、チップ上で互いに隣接しない電源分離領域６１内の回路（インバータ回路４１）と電源分離領域６３内の回路（インバータ回路４３）との間、及び電源分離領域６１内の回路（インバータ回路４１）と電源分離領域６４内の回路（インバータ回路４４）との間で信号伝達が有るので、上記ステップＳ３において、「有り」と判定され、その後のステップＳ４において、ＥＳＤ保護回路３１、３２が接続されている電源ノード１３、１５間で信号伝達が行われるように電源分離領域６２にバッファ回路５１を配置してバッファリング（buffering）し、かつＥＳＤ保護回路３２、３３が接続されている電源ノード１４、１６間で信号伝達が行われるように電源分離領域６３にバッファ回路５１を配置してバッファリング（buffering）するように回路データが修正される。
【００６５】
データ修正後は、次のステップＳ５において、実際に回路が修正可能であるか否かが判定される。修正可能（yes）であれば、ステップＳ６において、回路のプレース／ルート（Ｐ and Ｒ）処理が行われ、修正不可（no）であれば、最初のステップＳ１に戻って、始めから、ＬＳＩチップ上で共通グランド電位放電線、及び複数の電源分離領域の配置計画が行われる。
【００６６】
このようにして、複数の電源ノードのうちいずれか１つの電源ノードに供給される電源電位によって動作する第１の回路の出力信号が入力され、複数の電源ノードのうち第１の回路が動作する電源電位が供給される電源ノードとは異なる電源ノードに供給される電源電位によって動作する第２の回路に入力信号を供給するバッファ回路が配置され、第１の回路からバッファ回路及び第２の回路に至る信号の伝達経路と並列状態となるように、複数の電源ノード間に電源−電源間保護方式のＥＳＤ護回路が直列に挿入されたＬＳＩチップを設計することができる。
【００６７】
なお、本実施形態の場合にも、複数の電源分離領域が、その電源ノードに供給される電源電位が遮断されるものを含む場合、ステップＳ４の後でかつステップＳ５の前に、バッファ回路が配置された電源分離領域が電源ノードに供給される電源電位が遮断されるものであるか否かを判定するステップを追加し、バッファ回路が配置された電源分離領域が、電源電位が遮断される電源分離領域であると判定された場合には、さらに前のステップＳ４が繰り返して行われるようにフローチャートを変更してもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係るＬＳＩの回路図。
【図２】図１に示すＬＳＩのチップの平面図。
【図３】図１中のインバータ回路及びバッファ回路の具体的な構成を示す回路図。
【図４】図１中の電源−電源間保護方式のＥＳＤ保護回路の具体的な構成を示す回路図。
【図５】図１中の電源−電源間保護方式のＥＳＤ保護回路の具体的な構成を示す回路図。
【図６】図１中の電源−電源間保護方式のＥＳＤ保護回路の具体的な構成を示す回路図。
【図７】図１中の電源−電源間保護方式のＥＳＤ保護回路の具体的な構成を示す回路図。
【図８】第１の実施形態の変形例に係るＬＳＩの回路図。
【図９】第１の実施形態に係るＬＳＩの設計方法のフローチャート。
【図１０】本発明の第２の実施形態に係るＬＳＩの回路図。
【図１１】図１０に示すＬＳＩのチップの平面図。
【図１２】第２の実施形態に係るＬＳＩの設計方法のフローチャート。
【図１３】従来のＬＳＩの回路図。
【図１４】図１３に示す従来のＬＳＩのチップの平面図。
【符号の説明】
【００６９】
１１…共通グランド電位放電線、１２…共通電源電位放電線として機能する電源ノード、１３〜１６…電源ノード、２１〜２４…共通放電線保護方式のＥＳＤ保護回路、３１〜３３…電源−電源間保護方式のＥＳＤ保護回路、４１〜４４…インバータ回路、５１〜５２…バッファ回路、６０…ＬＳＩチップ、６１〜６４…電源分離領域。
【図１】
2008311433.tif 000003
【図２】
2008311433.tif 000004
【図３】
2008311433.tif 000005
【図４】
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【図５】
2008311433.tif 000007
【図６】
2008311433.tif 000008
【図７】
2008311433.tif 000009
【図８】
2008311433.tif 000010
【図９】
2008311433.tif 000011
【図１０】
2008311433.tif 000012
【図１１】
2008311433.tif 000013
【図１２】
2008311433.tif 000014
【図１３】
2008311433.tif 000015
【図１４】
2008311433.tif 000016