(57)【要約】【課題】ウェハチェック時に探針の押し付け力によって裏面電極に傷がつくのを防ぐこと。【解決手段】ウェハチェック時に、チップの表面電極に対する探針４２の押し付け力の合計を、５０ｇｆ以下にする。それによって、ウェハチェックステージ４１の上にある異物４３などによってコレクタ電極３５にできる傷３６が、コレクタ電極３５を貫通するのを防ぐ。【選択図】図５
2008071916.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、
前記探針を前記表面電極に押し付ける力の合計を５０ｇｆ以下にすることを特徴とする半導体装置の試験方法。
【請求項２】
第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、
前記探針の総断面積を１５００００μｍ2以下にすることを特徴とする半導体装置の試験方法。
【請求項３】
第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、
前記探針を前記表面電極に押し付ける力の合計を５０ｇｆ以下とし、かつ前記探針の総断面積を１５００００μｍ2以下にすることを特徴とする半導体装置の試験方法。
【請求項４】
前記半導体装置は、前記第１の主面側から順に、前記表面電極に電気的に接続する第１導電型のエミッタ領域および第２導電型のベース領域、第１導電型のドリフト層、並びに前記裏面電極に電気的に接続し、かつ前記ドリフト層の下部および側部を囲む第２導電型のコレクタ領域を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の試験方法。
【請求項５】
前記半導体装置は、前記第１の主面側から順に、前記表面電極に電気的に接続する第１導電型のエミッタ領域および第２導電型のベース領域、第１導電型のドリフト層、前記ドリフト層よりも不純物濃度の高い第１導電型のバッファ層、並びに前記裏面電極に電気的に接続する第２導電型のコレクタ領域を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の試験方法に関し、特に電力変換装置などに用いられるパワー半導体装置の試験方法に関する。
【背景技術】
【０００２】
近年、フィールドストップ型の絶縁ゲート型バイポーラトランジスタ（以下、ＦＳ型ＩＧＢＴとする）が主流になりつつある。ＦＳ型ＩＧＢＴは、例えばｎチャネル型の場合、低濃度のｎ型ドリフト層と裏面の高濃度のｐ型コレクタ層の間に高濃度のｎ型バッファ層を有しており、裏面側に電界がかかってもブレークダウンを起こし難い構造となっている。そのため、ＦＳ型ＩＧＢＴは、低損失で、かつ高耐圧であるという特性を有する。
【０００３】
ＦＳ型ＩＧＢＴの製造方法として、エピタキシャルウェハを用いる方法がある。エピタキシャルウェハは、コレクタ層となる半導体基板上に、バッファ層およびドリフト層となる半導体層をエピタキシャル成長させたウェハである。別の方法として、フローティングゾーン（ＦＺ）法により作製されたＦＺ結晶からウェハを切り出して用いる方法がある。この製造方法では、ＦＺウェハに表面素子構造を形成した後にウェハの裏面をグラインドして削り、その削った面に対してイオン注入と熱処理を行うことによって、バッファ層とコレクタ層を形成する。そして、蒸着またはスパッタによりコレクタ電極を形成する。ＦＺウェハを用いる方法では、コレクタ層の総ドーズ量を容易に制御できるので、スイッチング損失の少ないＩＧＢＴを製造できるという長所がある。
【０００４】
一方、マトリクスコンバータ等の用途に適したＩＧＢＴとして、逆耐圧を有するＩＧＢＴ（以下、逆阻止型ＩＧＢＴとする）が市場で求められている。例えばｎチャネル型の逆阻止型ＩＧＢＴは、通常のｎチャネル型ＩＧＢＴの側部に高濃度のｐ型分離領域を形成し、このｐ型分離領域をコレクタ層に接続した構成となっている。ＦＺウェハを用いて逆阻止型ＩＧＢＴを製造する際には、まず、不純物を選択的に拡散させて分離領域を形成する。その後、ＦＳ型ＩＧＢＴの場合と同様に、表面素子構造の形成、ウェハ裏面のグラインド、およびウェハ裏面へのイオン注入と活性化熱処理を順に行い、蒸着またはスパッタによりコレクタ電極を形成する。
【０００５】
ＦＳ型ＩＧＢＴでは、順方向バイアスの印加時にバッファ層に強電界がかかる。また、逆阻止型ＩＧＢＴでは、逆バイアスの印加時に裏面側のＰＮ接合部に強電界がかかる。しかし、これらの半導体装置では、裏面側のＰＮ接合深さが０．３μｍと薄いため、裏面側の表面にわずかな傷が入ると、容易にパンチスルーを生じ、半導体装置本来の機能が損なわれてしまう。一方、コレクタ電極としてＡｌ等の金属を蒸着またはスパッタすると、図６に示すように、コレクタ層３となるシリコン（Ｓｉ）とコレクタ電極４となる金属電極との界面に、シリコン中に突出する金属のスパイク５が生じやすい。
【０００６】
ＦＳ型ＩＧＢＴにおいて、このスパイク５がバッファ層２に達すると、漏れ電流不良を引き起こす。また、逆阻止型ＩＧＢＴにおいて、スパイク５が裏面側のＰＮ接合部６に達すると、逆耐圧不良や逆漏れ電流不良を引き起こす。従って、これらの半導体装置を製造する際には、裏面電極を貫通する傷が生じないようにすることが、不良低減を図る上で重要である。なお、図６において、符号１は、ドリフト層である。
【０００７】
一般に、半導体装置の製造プロセスにおいては、素子構造の完成後、ダイシングを行う前に、ウェハチェックステージ上に裏面電極を下にしてウェハを載せ、表面電極に探針を接触させて、電気的特性を測定するウェハチェックが行われる。ウェハチェック時には、数十μｍサイズのウェハ裏面の突起部や、ウェハチェックステージの突起部や、ウェハチェックステージ上の異物などが存在することがある。
【０００８】
通常のＩＧＢＴなどの大電流チップのウェハチェックを行う際には、オン電圧などの特性を測る必要があるため、チップに多ピンの探針をあてて大電流を流す。そのため、探針の押し付け力の合計が数百ｇｆ〜数ｋｇｆになる。しかし、上述したＦＳ型ＩＧＢＴや逆阻止型ＩＧＢＴでは、裏面電極に傷があると容易に不良が発生してしまうため、ウェハチェック時や組み立て時に不良が発生しやすい。
【０００９】
発明者らがＦＳ型ＩＧＢＴや逆阻止型ＩＧＢＴで実験を行ったところ、チップへの過大な押し付け力によって裏面電極に傷ができ、それが原因で不良が発生することが確認された。また、不良に至らないチップでも、ダメージを受け、その後の試験において不良に至る場合があることがわかった。直径３００μｍの探針１本当たりの押し付け力は、プローブカードの構造にもよるが、おおむね２５ｇｆ程度である。また、一般的には、探針１本当たり２．５Ａ相当の電流が流れる。
【００１０】
さらに、ゲートおよびエミッタに４本の探針を接続して探針と電極パッドのコンタクトを確認するので、これだけで１００ｇｆの力がチップにかかることになる。ただし、探針を細くすれば、５０ｇｆ程度に軽減される。１００Ａ素子の場合には、全部で４０本の探針が必要であるため、約１ｋｇｆの力がチップにかかることになる。そのため、ウェハチェックステージに突起部があると、その突起部に対応する位置のチップで不良が発生することが確認された。また、従来の押し付け力では不良にならないようなわずかな傷でも、その後の組み立て工程において不良を発生させることがあるということが確認された。
【００１１】
ところで、近時、フォトリソグラフィに代わる技術として、凹凸パターンを有する硬質なモールドをレジストや基板に押し付け、圧痕を残すことによってパターン形成をするナノインプリントリソグラフィが提案されている。このナノインプリントリソグラフィにおいて、均一な押し付けを行うため、モールドとウェハの対向していない部分（ウェハ外周部）に同一高さの面一板を設けることでモールドパターン面の全面を加圧する、もしくはモールドへの加圧重心が実際にモールドとウェハが対向している領域の内部に位置するよう加圧制御することが提案されている（例えば、特許文献１参照。）。
【００１２】
【特許文献１】特開２００５−２６８６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記特許文献１に開示された方法は、基板にモールドを均一に押し付けることによって圧痕を残す技術であり、半導体装置の裏面電極に傷が生じるのを防ぐこととは何ら関係がない。従って、特許文献１に開示された方法では、ウェハチェック時に裏面電極に傷がつくのを防ぐことができないという問題点がある。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、ウェハチェック時に裏面電極に傷がつくのを防ぐことができる半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するため、本発明らは鋭意研究を重ねた結果、ウェハチェック時に、チップの表面電極に探針を押し付ける力を従来よりも小さくした方が裏面電極に傷がつきにくく、また再現性も良好であるとの知見を得た。さらに研究を進めることによって、チップの表面電極に押し付けられるすべての探針の押し付ける力の合計がおおむね５０ｇｆ以下であれば、良品率と再現性が顕著に向上することがわかった。また、探針の押し付け力が探針の断面積に比例するので、すべての探針の断面積の合計が１５００００μｍ2以下であれば、良好なウェハチェックが可能であることがわかった。
【００１６】
この発明は上記知見に基づきなされたものであり、請求項１の発明は、第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、前記探針を前記表面電極に押し付ける力の合計を５０ｇｆ以下にすることを特徴とする。
【００１７】
また、請求項２の発明は、第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、前記探針の総断面積を１５００００μｍ2以下にすることを特徴とする。
【００１８】
また、請求項３の発明は、第１の主面および第２の主面を有する半導体ウェハの前記第１の主面に表面電極が形成され、かつ前記第２の主面に裏面電極が形成された半導体装置の前記表面電極に複数の探針を接触させて該半導体装置の電気的特性の試験を行う半導体装置の試験方法において、前記探針を前記表面電極に押し付ける力の合計を５０ｇｆ以下とし、かつ前記探針の総断面積を１５００００μｍ2以下にすることを特徴とする。
【００１９】
また、請求項４の発明は、請求項１〜３のいずれか一つに記載の発明において、前記半導体装置は、前記第１の主面側から順に、前記表面電極に電気的に接続する第１導電型のエミッタ領域および第２導電型のベース領域、第１導電型のドリフト層、並びに前記裏面電極に電気的に接続し、かつ前記ドリフト層の下部および側部を囲む第２導電型のコレクタ領域を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【００２０】
また、請求項５の発明は、請求項１〜３のいずれか一つに記載の発明において、前記半導体装置は、前記第１の主面側から順に、前記表面電極に電気的に接続する第１導電型のエミッタ領域および第２導電型のベース領域、第１導電型のドリフト層、前記ドリフト層よりも不純物濃度の高い第１導電型のバッファ層、並びに前記裏面電極に電気的に接続する第２導電型のコレクタ領域を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタであることを特徴とする。
【００２１】
この発明によれば、ウェハチェック時に探針がチップの表面電極に、裏面電極に傷がつかない程度の力で押し付けられる。
【発明の効果】
【００２２】
本発明にかかる半導体装置の試験方法によれば、ウェハチェック時に探針の押し付け力によって裏面電極に傷がつくのを防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照して、この発明にかかる半導体装置の試験方法の好適な実施の形態を詳細に説明する。ここでは、ＦＺウェハを用いてｎチャネル型の逆阻止型ＩＧＢＴを製造する場合に本発明方法を適用した例について説明する。
【００２４】
図１〜図４は、逆阻止型ＩＧＢＴを製造する方法を説明するための断面図である。まず、図１に示すように、ドリフト層１１となる低濃度ｎ-ＦＺウェハの上から選択的にｐ型イオンを熱拡散させてｐ型の分離領域１２を形成する。例えば定格１２００Ｖの素子を製造する場合には、ｐ型イオンを２００μｍ程度、拡散させる。
【００２５】
次いで、図２に示すように、ＦＺウェハの、分離領域１２で囲まれる領域の表面側に、選択的なイオン注入、熱処理（アニール）および絶縁層の堆積によって、ｐ型のベース領域１３、ｎ型のエミッタ領域１４、ゲート酸化膜１５、ゲート電極１６、層間絶縁膜１７、エミッタ電極１８および図示省略した絶縁保護膜よりなる表面側素子構造部を形成する。次いで、図２に点線で示すように、分離領域１２が現れるまで、バックグラインド等によりウェハの裏面を研削する。
【００２６】
次いで、図３に示すように、ウェハの裏面から、ｐ型イオンを注入し、熱処理（アニール）を行って、ウェハ裏面側にｐ型のコレクタ層１９を形成する。このコレクタ層１９と前記分離領域１２がつながることによって、ドリフト層１１の下部および側部を囲むコレクタ領域が形成される。その後、コレクタ層１９の表面に、多層膜よりなるコレクタ電極（裏面電極）の第１層目の導電膜として、蒸着またはスパッタによりアルミニウム膜２０を例えば０．６μｍの厚さに形成する。続いて、図４に示すように、チタン、ニッケルおよび金などの複数の金属膜２１を蒸着またはスパッタにより形成し、コレクタ電極２２を形成する。
【００２７】
以上のようにしてデバイスの製作が完了した後、ウェハをフローバーにセットし、ウェハチェックを行う。その際、すべての探針の押し付け力の合計を５０ｇｆ以下とする。あるいは、すべての探針の断面積の合計を１５００００μｍ2以下とする。探針の押し付け力は、探針の径の２乗と押し付け量（歪み量）に比例し、ばね長に反比例する。また、押し付ける力の合計は、探針の本数に比例して大きくなる。そこで、実施の形態では、直径１３０μｍの探針を４本（押し付け量１５０μｍ）用い、押し付け力の合計を２０ｇｆにしてウェハチェックを行い、耐圧、漏れ電流、閾値電圧Ｖｔｈおよびゲートショックなどの試験を行う。
【００２８】
このようにすることによって、従来の条件でウェハチェックを行う場合に比べて、機械的不良が削減された。なお、従来のウェハチェックでは、直径３００μｍの探針を４０本（押し付け量２００μｍ）用いており、押し付け力の合計は、約１ｋｇであった。最後に、ダイシングを行って複数のチップに分割する。
【００２９】
図５は、この発明にかかる試験方法を適用したウェハチェックの概略を示す断面図である。図５において、符号３１は、デバイス作製完了後のウェハであり、このウェハ３１には、例えば、上から順にドリフト層３２、バッファ層３３、コレクタ層３４およびコレクタ電極３５を有するＦＳ型ＩＧＢＴが作製されている。符号４１は、ウェハチェックステージであり、符号４２は、探針である。図示省略した表面電極に対する探針４２の押し付け力の合計は、５０ｇｆ以下である。この場合、ウェハチェックステージ４１の上に異物４３などがあり、それが原因でコレクタ電極３５に傷３６ができても、その傷３６がコレクタ電極３５を貫通することはない。
【００３０】
以上説明したように、実施の形態によれば、チップの表面電極に押し付ける探針の数とその径を細くして、押し付け力の合計を小さくしたので、ウェハチェック時に裏面電極に傷がつくのを防ぐことができる、従って、ウェハチェック時に不良が発生するのを防ぐことができる。また、従来、ウェハチェック時に裏面電極に小さな傷ができ、それが原因で後の組み立て工程において不良が発生することがあったが、このような不良の発生を減らすことができる。さらに、実施の形態によれば、裏面金属電極のスパイキングが原因で発生する、ＦＳ型ＩＧＢＴの漏れ電流不良および逆阻止型ＩＧＢＴの逆耐圧不良や逆漏れ電流不良を抑制することができる。
【００３１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、その逆でも同様である。
【産業上の利用可能性】
【００３２】
以上のように、本発明にかかる半導体装置の試験方法は、電力変換装置などに用いられるパワー半導体装置の試験に有用であり、特に、逆阻止型やフィールドストップ型のＩＧＢＴの試験に適している。
【図面の簡単な説明】
【００３３】
【図１】逆阻止型ＩＧＢＴの製造方法を説明する断面図である。
【図２】逆阻止型ＩＧＢＴの製造方法を説明する断面図である。
【図３】逆阻止型ＩＧＢＴの製造方法を説明する断面図である。
【図４】逆阻止型ＩＧＢＴの製造方法を説明する断面図である。
【図５】この発明にかかる試験方法を適用したウェハチェックの概略を示す断面図である。
【図６】金属電極からシリコン中へ伸びるスパイクを説明する断面図である。
【符号の説明】
【００３４】
１１，３２  ドリフト層
１２  分離領域
１３  ベース領域
１４  エミッタ領域
１８  エミッタ電極
１９，３４  コレクタ層
２２  コレクタ電極
３１  ウェハ
３３  バッファ層
４２  探針
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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