(57)【要約】【課題】  出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能な出力バッファ回路を提供する。【解決手段】  出力信号Ｖｏｕｔを出力する出力端子１３を具備する出力バッファ回路であって、出力端子１３と電源ＶＤＤとの間に並列に接続され、ゲート電圧に応じて導通する複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、出力端子１３とグランドとの間に並列に接続され、ゲート電圧に応じて導通する複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａと、出力信号Ｖｏｕｔをモニタし、モニタされた出力信号Ｖｏｕｔに応じて、複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａのうち動作させるハイサイドトランジスタを選択するとともに、複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａのうち動作させるローサイドトランジスタを選択する制御回路１４ａとを備える。【選択図】  図１
2008028565.tif 000002
【特許請求の範囲】
【請求項１】
出力信号を出力する出力端子を具備する出力バッファ回路であって、
前記出力端子と電源との間に並列に接続され、ゲート電圧に応じて導通する複数のハイサイドトランジスタと、
前記出力端子とグランドとの間に並列に接続され、前記ゲート電圧に応じて導通する複数のローサイドトランジスタと、
前記出力信号をモニタし、前記モニタされた出力信号に応じて、前記複数のハイサイドトランジスタのうち動作させるハイサイドトランジスタを選択するとともに、前記複数のローサイドトランジスタのうち動作させるローサイドトランジスタを選択する制御回路と
を備えることを特徴とする出力バッファ回路。
【請求項２】
前記制御回路は、前記モニタされた出力信号が所定の電圧範囲内であるとき、前記動作させるハイサイドトランジスタおよび前記動作させるローサイドトランジスタのそれぞれの個数を減少させることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記複数のハイサイドトランジスタは、
第１ハイサイドトランジスタと、
前記第１ハイサイドトランジスタよりも出力オン抵抗の大きい第２ハイサイドトランジスタとを含み、
前記複数のローサイドトランジスタは、
第１ローサイドトランジスタと、
前記第１ローサイドトランジスタよりも出力オン抵抗の大きい第２ローサイドトランジスタとを含み、
前記制御回路は、前記モニタされた出力信号が所定の電圧範囲内であるとき、前記動作させるハイサイドトランジスタとして前記第２ハイサイドトランジスタを選択するとともに、前記動作させるローサイドトランジスタとして前記第２ローサイドトランジスタを選択することを特徴とする請求項１に記載の出力バッファ回路。
【請求項４】
差動出力を行う出力装置に用いられることを特徴とする請求項１〜３のいずれか１項に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号を外部に出力する出力バッファ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、内部回路で処理したデジタル信号を、出力バッファ回路を介して外部に出力する。また、電子機器間を接続する接続規格としてＵＳＢ（Universal Serial Bus）が広く普及している。ＵＳＢインタフェースの出力段に設けられるＵＳＢドライバ回路は、図７に示すように、互いに逆位相の出力信号を出力する２つの出力バッファ回路１００ａ，１００ｂを備える。出力バッファ回路１００ａは、入力端子１０ａと、バッファ回路１１ａ，１２ａと、出力トランジスタＴｒ１０１，Ｔｒ２０１と、出力端子１３ａとを備える。
【０００３】
バッファ回路１１ａ，１２ａは、入力信号Ｖｉｎ１に応じて、出力トランジスタＴｒ１０１，Ｔｒ２０１をそれぞれフルドライブする。出力トランジスタＴｒ１０１，Ｔｒ２０１は、相補のタイミングで導通し、出力信号Ｖｏｕｔ１を生成する。出力バッファ回路１００ｂは、出力バッファ回路１００ａと同様に構成されている。
【０００４】
一方、ＵＳＢ規格においては、出力バッファ回路１００ａ，１００ｂの出力抵抗（外付け込み）が２８Ω〜４４Ωであり、出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の立ち上がり・立ち下がり時間が４ｎｓ〜２０ｎｓであることが規定されている。したがって、出力トランジスタＴｒ１０１，Ｔｒ２０１，Ｔｒ１０２，Ｔｒ２０２の出力抵抗（出力オン抵抗Ｒｏｎ）は、フルドライブの状態で上記の制約を満たすように設計される。
【特許文献１】特開平４−３３２２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図７に示す出力トランジスタＴｒ１０１，Ｔｒ２０１，Ｔｒ１０２，Ｔｒ２０２の出力抵抗を上記の制約を満たすように設計した場合、図８に示すように、差動出力信号Ｖｏｕｔ１，Ｖｏｕｔ２の立ち上がり・立ち下がり時間Ｔは２ｎｓ程度となる。したがって、出力バッファ回路の出力抵抗の制約を満たしつつ、出力信号の立ち上がり・立ち下がり時間の制約を満たすことが困難であった。
【０００６】
上記問題点を鑑み、本発明は、出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能な出力バッファ回路を提供する。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の特徴は、出力信号を出力する出力端子を具備する出力バッファ回路であって、出力端子と電源との間に並列に接続され、ゲート電圧に応じて導通する複数のハイサイドトランジスタと、出力端子とグランドとの間に並列に接続され、ゲート電圧に応じて導通する複数のローサイドトランジスタと、出力信号をモニタし、モニタされた出力信号に応じて、複数のハイサイドトランジスタのうち動作させるハイサイドトランジスタを選択するとともに、複数のローサイドトランジスタのうち動作させるローサイドトランジスタを選択する制御回路とを備えることを要旨とする。
【０００８】
この特徴によれば、制御回路が、出力信号をモニタし、モニタ結果に基づいて複数のハイサイドトランジスタのうち動作させるハイサイドトランジスタを選択するとともに、複数のローサイドトランジスタのうち動作させるローサイドトランジスタを選択することによって、出力信号の立ち上がり・立ち下がり時間を高精度に調整可能となる。このため、出力バッファ回路の出力抵抗と出力信号の立ち上がり・立ち下がり時間とを所望の値に設定可能できるので、出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことの可能な出力バッファ回路を提供できる。
【０００９】
第２の特徴は、第１の特徴に係る出力バッファ回路において、制御回路は、モニタされた出力信号が所定の電圧範囲内であるとき、動作させるハイサイドトランジスタおよび動作させるローサイドトランジスタのそれぞれの個数を減少させることを要旨とする。
【００１０】
この特徴によれば、制御回路が、出力信号が所定の電圧範囲内であるとき、動作させるハイサイドトランジスタおよび動作させるローサイドトランジスタのそれぞれの個数を減少させることによって、ハイサイドトランジスタの合成出力抵抗およびローサイドトランジスタの合成出力抵抗を増加させるので、出力信号の立ち上がり・立ち下がり時間を増加させることができる。
【００１１】
第３の特徴は、第１の特徴に係る出力バッファ回路において、複数のハイサイドトランジスタは、第１ハイサイドトランジスタと、第１ハイサイドトランジスタよりも出力オン抵抗の大きい第２ハイサイドトランジスタとを含み、複数のローサイドトランジスタは、第１ローサイドトランジスタと、第１ローサイドトランジスタよりも出力オン抵抗の大きい第２ローサイドトランジスタとを含み、制御回路は、モニタされた出力信号が所定の電圧範囲内であるとき、動作させるハイサイドトランジスタとして第２ハイサイドトランジスタを選択するとともに、動作させるローサイドトランジスタとして第２ローサイドトランジスタを選択することを要旨とする。
【００１２】
この特徴によれば、出力信号が所定の電圧範囲内であるとき、ハイサイドトランジスタの出力抵抗およびローサイドトランジスタの出力抵抗を増加させるので、出力信号の立ち上がり・立ち下がり時間を増加させることができる。
【００１３】
第４の特徴は、第１〜第３のいずれかの特徴に係る出力バッファ回路において、差動出力を行う出力装置に用いられることを要旨とする。
【００１４】
この特徴によれば、差動出力を行う出力装置（例えばＵＳＢドライバ回路）で規定される出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能となる。
【発明の効果】
【００１５】
本発明によれば、出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能な出力バッファ回路を提供できる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施形態を説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１７】
また、以下の実施形態においては、ＵＳＢドライバ回路に用いられる出力バッファ回路を例に説明する。ただし、ＵＳＢドライバ回路においては同一の構成を有する２つの出力バッファ回路が設けられるため、１つの出力バッファ回路についてのみ説明し、重複する説明を省略する。
【００１８】
［第１実施形態］
（出力バッファ回路の構成例）
第１実施形態に係る出力バッファ回路は、図１に示すように、例えばＣＰＵ等の内部回路からの入力信号Ｖｉｎを増幅（波形整形）し、出力信号Ｖｏｕｔとして外部に出力する。
【００１９】
第１実施形態に係る出力バッファ回路は、入力端子１０と、第１および第２バッファ回路１１，１２と、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａと、第１およびスイッチ回路ＳＷ１１，ＳＷ２１と、制御回路１４ａと、出力端子１３とを備える。
【００２０】
第１および第２バッファ回路１１，１２の入力は入力端子１０に接続される。第１バッファ回路１１は、入力信号Ｖｉｎを入力として、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａにゲート電圧を供給する。第２バッファ回路１２は、入力信号Ｖｉｎを入力として、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａにゲート電圧を供給する。
【００２１】
第１および第２バッファ回路１１，１２のそれぞれは、例えば１つのインバータ回路又は２つのインバータ回路等によって構成されている。以下においては、第１および第２バッファ回路１１，１２のそれぞれが１つのインバータ回路によって構成されている場合について説明する。
【００２２】
第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａは、出力端子１３と電源ＶＤＤとの間に並列に接続され、第１バッファ回路１１からのゲート電圧に応じて導通する。第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａは、出力端子１３とグランドとの間に並列に接続され、第２バッファ回路１２からのゲート電圧に応じて導通する。
【００２３】
制御回路１４ａは、出力信号Ｖｏｕｔをモニタし、出力信号Ｖｏｕｔが所定の電圧範囲内であるか否かによって、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａのうち動作させるハイサイドトランジスタを選択し、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａのうち動作させるローサイドトランジスタを選択する。
【００２４】
制御回路１４ａは、出力信号Ｖｏｕｔが所定の電圧範囲外であるときは、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａとを動作させる。これに対して、出力信号Ｖｏｕｔが所定の電圧範囲内であるときは、制御回路１４ａは、第１ハイサイドトランジスタＴｒ１１ａと、第１ローサイドトランジスタＴｒ２１ａとを動作させて、第２ハイサイドトランジスタＴｒ１２ａと第２ローサイドトランジスタＴｒ２２ａを非導通として動作を停止させる。
【００２５】
なお、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａのそれぞれとしては、例えばｐ型チャネルのＭＯＳトランジスタが使用できる。第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａのそれぞれとしては、例えばｎ型チャネルのＭＯＳトランジスタが使用できる。電源ＶＤＤは、例えば３．３Ｖの電源電圧を供給している。
【００２６】
次に、第１ハイサイドトランジスタＴｒ１１ａ、第２ハイサイドトランジスタＴｒ１２ａ、およびスイッチ回路ＳＷ１１の構成について詳細に説明する。
【００２７】
第１ハイサイドトランジスタＴｒ１１ａは、ソースが電源ＶＤＤに接続され、ゲートが第１バッファ回路１１の出力に接続され、ドレインが出力端子１３に接続される。第２ハイサイドトランジスタＴｒ１２ａは、ソースが電源ＶＤＤに接続され、ゲートがスイッチ回路ＳＷ１１に接続され、ドレインが出力端子１３に接続される。
【００２８】
スイッチ回路ＳＷ１１は、第１バッファ回路１１の出力と、電源ＶＤＤと、第２ハイサイドトランジスタＴｒ１２ａのゲートとに接続される。スイッチ回路ＳＷ１１は、制御回路１４ａからの切り替え制御信号Ｖｃｎｔに応じて、第２ハイサイドトランジスタＴｒ１２ａのゲートを電源ＶＤＤおよび第１バッファ回路１１のいずれかに接続する。
【００２９】
第２ハイサイドトランジスタＴｒ１２ａのゲートが電源ＶＤＤに接続されている状態では、第２ハイサイドトランジスタＴｒ１２ａは非導通となる。第２ハイサイドトランジスタＴｒ１２ａのゲートが第１バッファ回路１１に接続されている状態では、第２ハイサイドトランジスタＴｒ１２ａは、第１バッファ回路１１から供給されるゲート電圧に応じて導通する。
【００３０】
次に、第１ローサイドトランジスタＴｒ２１ａ、第２ローサイドトランジスタＴｒ２２ａ、およびスイッチ回路ＳＷ２１の構成について詳細に説明する。
【００３１】
第１ローサイドトランジスタＴｒ２１ａは、ソースが接地され、ゲートが第２バッファ回路１２の出力に接続され、ドレインが出力端子１３に接続される。第２ローサイドトランジスタＴｒ２２ａは、ソースが接地され、ゲートがスイッチ回路ＳＷ２１に接続され、ドレインが出力端子１３に接続される。
【００３２】
スイッチ回路ＳＷ２１は、第２バッファ回路１２の出力と、グランドと、第２ローサイドトランジスタＴｒ２２ａのゲートとに接続される。スイッチ回路ＳＷ２１は、制御回路１４ａからの切り替え制御信号Ｖｃｎｔに応じて、第２ローサイドトランジスタＴｒ２２ａのゲートをグランドおよび第２バッファ回路１２のいずれかに接続する。
【００３３】
第２ローサイドトランジスタＴｒ２２ａのゲートがグランドに接続されている状態では、第２ローサイドトランジスタＴｒ２２ａは非導通となる。第２ローサイドトランジスタＴｒ２２ａのゲートが第２バッファ回路１２に接続されている状態では、第２ローサイドトランジスタＴｒ２２ａは、第２バッファ回路１２から供給されるゲート電圧に応じて導通する。
【００３４】
なお、ＵＳＢドライバ回路に用いる出力バッファ回路においては、上述したように、出力抵抗（出力オン抵抗Ｒｏｎ）が２８Ω〜４４Ωであることが規定されている。このため、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａの合成出力抵抗は、フルドライブの状態で２８Ω〜４４Ωの範囲内となるように設計されている。同様に、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａの合成出力抵抗は、フルドライブの状態で２８Ω〜４４Ωの範囲内となるように設計されている。
【００３５】
（制御回路の構成例）
制御回路１４ａは、図２に示すように、例えば第１コンパレータ１４１と、第２コンパレータ１４２と、ＡＮＤ回路１４３とを備える。第１コンパレータ１４１および第２コンパレータ１４２には、第１および第２閾値ＴＨ１，ＴＨ２がそれぞれ供給されている。第１閾値ＴＨ１は第２閾値ＴＨ２よりも大きい値に設定されている。一例として、第１閾値ＴＨ１は３Ｖ程度に設定され、第２閾値ＴＨ２は０．３Ｖ程度に設定されている。
【００３６】
第１コンパレータ１４１は、出力信号Ｖｏｕｔを第１閾値ＴＨ１と比較し、出力信号Ｖｏｕｔが第１閾値ＴＨ１よりも大きいときにＬレベルの信号を出力し、出力信号Ｖｏｕｔが第１閾値ＴＨ１以下であるときにＨレベルの信号を出力する。
【００３７】
第２コンパレータ１４２は、出力信号Ｖｏｕｔを第２閾値ＴＨ２と比較し、出力信号Ｖｏｕｔが第２閾値ＴＨ２よりも小さいときにＬレベルの信号を出力し、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上であるときにＨレベルの信号を出力する。
【００３８】
ＡＮＤ回路１４３は、第１および第２コンパレータ１４１，１４２の出力信号が共にＨレベルであるとき、Ｈレベルの信号を切り替え制御信号Ｖｃｎｔとして出力する。また、ＡＮＤ回路１４３は、第１および第２コンパレータ１４１，１４２の少なくとも一方の出力信号がＬレベルであるとき、Ｌレベルの信号を切り替え制御信号Ｖｃｎｔとして出力する。
【００３９】
したがって、制御回路１４ａは、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下であるときはＨレベルの切り替え制御信号Ｖｃｎｔを出力し、それ以外のときはＬレベルの信号を切り替え制御信号Ｖｃｎｔとして出力する。
【００４０】
図２に示す制御回路１４ａを使用する場合、図１に示すスイッチ回路ＳＷ１１は、切り替え制御信号ＶｃｎｔがＨレベルのときは、第２ハイサイドトランジスタＴｒ１２ａのゲートを電源ＶＤＤに接続し、切り替え制御信号ＶｃｎｔがＬレベルのときは、第２ハイサイドトランジスタＴｒ１２ａのゲートを第１バッファ回路１１に接続する。
【００４１】
また、スイッチ回路ＳＷ２１は、切り替え制御信号ＶｃｎｔがＨレベルのときは、第２ローサイドトランジスタＴｒ２２ａのゲートをグランドに接続し、切り替え制御信号ＶｃｎｔがＬレベルのときは、第２ローサイドトランジスタＴｒ２２ａのゲートを第２バッファ回路１２に接続する。
【００４２】
（出力バッファ回路の動作例）
以下に、図３および図４に示すタイムチャートを参照して、第１実施形態に係る出力バッファ回路の動作例を説明する。
【００４３】
先ず、出力信号Ｖｏｕｔの立ち下がり時の動作について、図３を用いて詳細に説明する。
【００４４】
図３（ａ）の時刻ｔ１において、入力信号ＶｉｎがＨレベルからＬレベルに立ち下がる。この時点では、図３（ｂ）に示す出力信号Ｖｏｕｔが第１閾値ＴＨ１よりも大きいため、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａとは、動作可能な状態に保たれている。
【００４５】
入力信号ＶｉｎがＨレベルからＬレベルに立ち下がると、第１バッファ回路１１からのゲート電圧がＬレベルからＨレベルに立ち上がり、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａがターン・オフを開始する。また、第２バッファ回路１２からのゲート電圧がＬレベルからＨレベルに立ち上がり、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａがターン・オンを開始する。この結果、出力信号Ｖｏｕｔの立ち下がりが開始する。
【００４６】
図３（ｂ）の時刻ｔ１〜ｔ２の期間においては、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａとは、動作可能な状態に保たれているので、出力信号Ｖｏｕｔが急峻に立ち下がる。
【００４７】
図３（ｂ）の時刻ｔ２〜ｔ３の期間においては、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下であるため、制御回路１４ａは、第２ハイサイドトランジスタＴｒ１２ａおよび第２ローサイドトランジスタＴｒ２２ａを非導通として動作を停止させる。したがって、時刻ｔ２〜ｔ３の期間では、出力信号Ｖｏｕｔが緩やかに立ち下がる。
【００４８】
図３（ｂ）の時刻ｔ３〜ｔ４の期間においては、出力信号Ｖｏｕｔが第２閾値ＴＨ２より小さいために、第２ハイサイドトランジスタＴｒ１２ａおよび第２ローサイドトランジスタＴｒ２２ａの動作を再開させる。よって、時刻ｔ３〜ｔ４の期間では、出力信号Ｖｏｕｔが急峻に立ち下がる。
【００４９】
次に、出力信号Ｖｏｕｔの立ち上がり時の動作について、図４を用いて詳細に説明する。
【００５０】
図４（ａ）の時刻ｔ１において、入力信号ＶｉｎがＬレベルからＨレベルに立ち上がる。この時点では、図４（ｂ）に示す出力信号Ｖｏｕｔが第２閾値ＴＨ２よりも小さいため、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａとは、動作可能な状態に保たれている。
【００５１】
入力信号ＶｉｎがＬレベルからＨレベルに立ち上がると、第１バッファ回路１１からのゲート電圧がＨレベルからＬレベルに立ち下がり、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａがターン・オンを開始する。また、第２バッファ回路１２からのゲート電圧がＨレベルからＬレベルに立ち下がり、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａがターン・オフを開始する。この結果、出力信号Ｖｏｕｔの立ち上がりが開始する。
【００５２】
図４（ｂ）の時刻ｔ１〜ｔ２の期間においては、第１および第２ハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａと、第１および第２ローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａとは、動作状態に保たれているので、出力信号Ｖｏｕｔが急峻に立ち上がる。
【００５３】
図４（ｂ）の時刻ｔ２〜ｔ３の期間においては、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下であるため、制御回路１４ａは、第２ハイサイドトランジスタＴｒ１２ａおよび第２ローサイドトランジスタＴｒ２２ａを非導通として動作を停止させる。したがって、時刻ｔ２〜ｔ３の期間では、出力信号Ｖｏｕｔが緩やかに立ち上がる。
【００５４】
図４（ｂ）の時刻ｔ３〜ｔ４の期間においては、出力信号Ｖｏｕｔが第１閾値ＴＨ１よりも大きいために、第２ハイサイドトランジスタＴｒ１２ａおよび第２ローサイドトランジスタＴｒ２２ａの動作を再開させる。よって、時刻ｔ３〜ｔ４の期間では、出力信号Ｖｏｕｔが急峻に立ち上がる。
【００５５】
（作用および効果）
第１実施形態によれば、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下であるとき、制御回路１４ａは、動作させるハイサイドトランジスタおよび動作させるローサイドトランジスタのそれぞれの個数を減少させる。この結果、出力信号Ｖｏｕｔが第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下であるとき、複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａの合成出力抵抗と、複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａの合成出力抵抗を増加させて、出力信号Ｖｏｕｔの立ち上がり・立ち下がり時間を増加させることができる。
【００５６】
ＵＳＢドライバ回路に用いる出力バッファ回路においては、図６に示すように、出力信号Ｖｏｕｔがフルスイングする場合の１０％（０．３Ｖ程度）〜９０％（３Ｖ程度）までの電圧範囲において、出力信号Ｖｏｕｔの立ち上がり・立ち下がり時間が４ｎｓ〜２０ｎｓであることが規定されている。このため、出力信号Ｖｏｕｔが０．３Ｖ〜３Ｖ程度の範囲にて、出力信号Ｖｏｕｔの立ち上がり・立ち下がりを緩やかにすることによって、上記の制約を確実に満たすことが可能となる。
【００５７】
さらに、第１実施形態によれば、出力信号Ｖｏｕｔが、第１閾値ＴＨ１よりも大きい、又は第２閾値ＴＨ２よりも小さい場合には、動作させるハイサイドトランジスタおよび動作させるローサイドトランジスタのそれぞれの個数を通常時に戻すことで、複数のハイサイドトランジスタＴｒ１１ａ，Ｔｒ１２ａの合成出力抵抗と、複数のローサイドトランジスタＴｒ２１ａ，Ｔｒ２２ａの合成出力抵抗とを所望の値に維持することが可能となる。
【００５８】
したがって、第１実施形態によれば、出力抵抗の制約と出力信号の立ち上がり・立ち下がり時間の制約とを同時に満たすことが可能な出力バッファ回路を提供できる。
【００５９】
［第２実施形態］
以下の第２実施形態においては、第１実施形態と異なる点を主に説明し、重複する説明を省略する。
【００６０】
第２実施形態に係る出力バッファ回路は、図５に示すように、第１および第２ハイサイドトランジスタＴｒ１１ｂ，Ｔｒ１２ｂの各ゲートにスイッチ回路ＳＷ１１，ＳＷ１２がそれぞれ接続されている。また、第１および第２ローサイドトランジスタＴｒ２１ｂ，Ｔｒ２２ｂの各ゲートにスイッチ回路ＳＷ２１，ＳＷ２２がそれぞれ接続されている。
【００６１】
さらに、第２ハイサイドトランジスタＴｒ１２ｂの出力抵抗（出力オン抵抗Ｒｏｎ）は、第１ハイサイドトランジスタＴｒ１１ｂの出力抵抗よりも大きい。例えば、第２ハイサイドトランジスタＴｒ１２ｂのサイズは、第１ハイサイドトランジスタＴｒ１１ｂのサイズよりも小さく設計されている。
【００６２】
第２ローサイドトランジスタＴｒ２２ｂの出力抵抗は、第１ローサイドトランジスタＴｒ２１ｂの出力抵抗よりも大きい。例えば、第２ローサイドトランジスタＴｒ２２ｂのサイズは、第１ローサイドトランジスタＴｒ２１ｂのサイズよりも小さく設計されている。
【００６３】
制御回路１４ｂは、出力信号Ｖｏｕｔが所定の電圧範囲内（第２閾値ＴＨ２以上、且つ第１閾値ＴＨ１以下）であるとき、第２ハイサイドトランジスタＴｒ１２ｂを動作させるとともに、第２ローサイドトランジスタＴｒ２２ｂを動作させる。
【００６４】
これに対して、制御回路１４ｂは、出力信号Ｖｏｕｔが所定の電圧範囲外であるとき、第１ハイサイドトランジスタＴｒ１１ｂを動作させるとともに、第１ローサイドトランジスタＴｒ２１ｂを動作させる。
【００６５】
（作用および効果）
第２実施形態によれば、出力信号Ｖｏｕｔが所定の電圧範囲内であるとき、制御回路１４ｂが、出力抵抗の大きい第２ハイサイドトランジスタＴｒ１２ｂおよび第２ローサイドトランジスタＴｒ２２ｂを動作させるので、出力バッファ回路の出力抵抗を増加させて、出力信号Ｖｏｕｔの立ち上がり・立ち下がり時間を増加させることができる。
【００６６】
出力信号Ｖｏｕｔが所定の電圧範囲外であるときには、出力抵抗の小さい第１ハイサイドトランジスタＴｒ１１ｂおよび第１ローサイドトランジスタＴｒ２１ｂを動作させるので、出力バッファ回路の出力抵抗を低下させて、出力バッファ回路の出力抵抗を所望の値に維持することが可能となる。
【００６７】
［第３実施形態］
以下の第３実施形態においては、第１実施形態と異なる点を主に説明し、重複する説明を省略する。
【００６８】
第３実施形態に係る出力バッファ回路は、図６に示すように、第１および第２ハイサイドトランジスタＴｒ１１ｃ，Ｔｒ１２ｃに加えて、第３ハイサイドトランジスタＴｒ１３ｃを備えている点で、図１とは異なっている。さらに、第１および第２ローサイドトランジスタＴｒ２１ｃ，Ｔｒ２２ｃに加えて、第３ハイサイドトランジスタＴｒ２３ｃを備えている点で、図１とは異なっている。
【００６９】
第１〜第３ハイサイドトランジスタＴｒ１１ｃ，Ｔｒ１２ｃ，Ｔｒ１３ｃの各ゲートには、スイッチ回路ＳＷ１１，ＳＷ１２，ＳＷ１３がそれぞれ接続されている。第１〜第３ローサイドトランジスタＴｒ２１ｃ，Ｔｒ２２ｃ，Ｔｒ２３ｃの各ゲートには、スイッチ回路ＳＷ２１，ＳＷ２２，ＳＷ２３がそれぞれ接続されている。
【００７０】
スイッチ回路ＳＷ１１，ＳＷ２１は、切り替え制御信号Ｖｃｎｔ１によって制御される。スイッチ回路ＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３は、切り替え制御信号Ｖｃｎｔ２によって制御される。
【００７１】
また、第１〜第３ハイサイドトランジスタＴｒ１１ｃ，Ｔｒ１２ｃ，Ｔｒ１３ｃのそれぞれの出力抵抗は等しく設計される。第１〜第３ローサイドトランジスタＴｒ２１ｃ，Ｔｒ２２ｃ，Ｔｒ２３ｃのそれぞれの出力抵抗は等しく設計される。
【００７２】
制御回路１４ｃは、出力信号Ｖｏｕｔが所定の電圧範囲内であるとき、第１ハイサイドトランジスタＴｒ１１ｃを動作させるとともに、第２ローサイドトランジスタＴｒ２１ｃを動作させる。
【００７３】
これに対して、制御回路１４ｃは、出力信号Ｖｏｕｔが所定の電圧範囲外であるとき、第２および第３ハイサイドトランジスタＴｒ１２ｃ，Ｔｒ１３ｃを動作させるとともに、第２および第３ローサイドトランジスタＴｒ２２ｃ，Ｔｒ２３ｃを動作させる。
【００７４】
（作用および効果）
第１ハイサイドトランジスタＴｒ１１ｃの出力抵抗は、第２および第３ハイサイドトランジスタＴｒ１２ｃ，Ｔｒ１３ｃの合成出力抵抗よりも大きい。同様に、第１ローサイドトランジスタＴｒ２１ｃの出力抵抗は、第２および第３ローサイドトランジスタＴｒ２２ｃ，Ｔｒ２３ｃの合成出力抵抗よりも大きい。
【００７５】
このため、出力信号Ｖｏｕｔが所定の電圧範囲内であるとき、制御回路１４ｃが、第１ハイサイドトランジスタＴｒ１１ｃおよび第１ローサイドトランジスタＴｒ２１ｃを動作させることによって、出力バッファ回路の出力抵抗を増加させて、出力信号Ｖｏｕｔの立ち上がり・立ち下がり時間を増加させることができる。
【００７６】
これに対して、出力信号Ｖｏｕｔが所定の電圧範囲外であるときには、第２および第３ハイサイドトランジスタＴｒ１２ｃ，Ｔｒ１３ｃと、第２および第３ローサイドトランジスタＴｒ２２ｃ，Ｔｒ２３ｃとを動作させるので、出力バッファ回路の出力抵抗を低下させて、出力バッファ回路の出力抵抗を所望の値に維持することが可能となる。
【００７７】
［その他の実施形態］
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例および運用技術が明らかとなる。
【００７８】
例えば、上述した実施形態に係る出力バッファ回路は、ＵＳＢドライバ回路に使用されるとして説明したが、他のインタフェース（例えばＩＥＥＥ１３９４）等に適用してもよい。
【００７９】
上述した実施形態においては、２つのバッファ回路１１，１２を設ける一例を説明したが、１つのバッファ回路を設ける構成としてもよい。この場合、バッファ回路が十分な駆動能力を有していることが必要である。
【００８０】
また、制御回路１４ａ〜１４ｃがコンパレータを使用する構成例を説明したが、コンパレータを使用する構成に限らず、アンプ等を用いたアナログ回路として構成してもかまわない。
【００８１】
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００８２】
【図１】本実施形態に係る出力バッファ回路の構成を示す回路図である。
【図２】本実施形態に係る制御回路の構成を示す回路図である。
【図３】本実施形態に係る出力バッファ回路の動作を説明するための図である（その１）。
【図４】本実施形態に係る出力バッファ回路の動作を説明するための図である（その２）。
【図５】本実施形態の第１変形例に係る出力バッファ回路の構成を示す回路図である。
【図６】本実施形態の第２変形例に係る出力バッファ回路の構成を示す回路図である。
【図７】背景技術に係る出力バッファ回路の構成を示す回路図である。
【図８】本発明が解決しようとする課題を説明するための図である。
【符号の説明】
【００８３】
１０，１０ａ，１０ｂ…入力端子
１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ…バッファ回路
１３，１３ａ，１３ｂ…出力端子
１４ａ，１４ｂ，１４ｃ…制御回路
１００ａ，１００ｂ…出力バッファ回路
１４１…第１コンパレータ
１４２…第２コンパレータ
１４３…ＡＮＤ回路
ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ２１，ＳＷ２２，ＳＷ２３…スイッチ回路
Ｔｒ１１ａ，Ｔｒ１２ａ，Ｔｒ１１ｂ，Ｔｒ１２ｂ，Ｔｒ１１ｃ，Ｔｒ１２ｃ，Ｔｒ１３ｃ，Ｔｒ１０１，Ｔｒ１０２…ハイサイドトランジスタ
Ｔｒ２１ａ，Ｔｒ２２ａ，Ｔｒ２１ｂ，Ｔｒ２２ｂ，Ｔｒ２１ｃ，Ｔｒ２２ｃ，Ｔｒ２３ｃ，Ｔｒ２０１，Ｔｒ２０２…ハイサイドトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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