(57)【要約】【課題】フリップチップ実装に用いられる半田電極に亀裂が発生することが抑制された半導体装置およびその製造方法を提供すること。【解決手段】本形態の半導体装置１０は、実装基板１２と、実装基板１２の表面に形成されたパッド１３（導電パターン）と、フリップチップ実装される半導体素子１１と、半導体素子１１の下面に形成されたボンディング電極１６と、ボンディング電極１６の表面に形成されたポスト１５と、ポスト１５の下面とパッド１３の上面との間に位置して両者を接続する半田電極１４とを主要に具備している。更に、パッド１３の表面はメッキ膜により被覆されず、半田電極１４はパッド１３に直に接触している。【選択図】図１
2008028135.tif 000002
【特許請求の範囲】
【請求項１】
一主面に多数の電極を有してフリップチップ実装される半導体素子と、
前記半導体素子の電極に対応した位置に設けられて、前記電極と電気的に接続された導電パターンとを具備し、
前記導電パターンに直に接触する半田電極を介して、前記半導体素子の前記電極と前記導電パターンとが接続することを特徴とする半導体装置。
【請求項２】
厚み方向に突出する複数個の電極が一主面に設けられてフリップチップ実装される半導体素子と、
前記半導体素子の電極の位置に対応して実装基板上に設けられ、前記電極と電気的に接続された導電パターンと、
前記半導体素子と前記実装基板との間に充填される充填樹脂とを具備し、
前記導電パターンに直に接触する半田電極を介して、前記半導体素子の前記電極と前記導電パターンとが接続することを特徴とする半導体装置。
【請求項３】
前記半田電極は、前記導電パターンの上面のみに接触することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記半田電極は、前記導電パターンの上面および側面の一部に接触することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記半田電極は、鉛フリー半田から成ることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
半田電極は、電解メッキにより形成されることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項７】
厚み方向に突出する電極を具備する半導体素子を用意する工程と、
半田電極を介してフリップチップ接続により前記半導体素子の前記電極を導電パターンに接続する工程を具備し、
前記導電パターンに直に接触する前記半田電極を介して、前記電極と前記導電パターンとを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項８】
前記電極を前記導電パターンに接続する工程では、実装基板上に形成された導電パターンに、前記半導体素子の前記電極が接続され、
前記半導体素子と前記実装基板との間に、充填樹脂を充填することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記半田電極を、前記導電パターンの上面のみに付着させて前記半田電極の横方向への広がりを抑制し、
前記電極同士の間隙から前記半導体素子と前記実装基板の間に前記充填樹脂を充填させることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子の前記電極の先端部に形成された半田電極を、フラックスを介して前記導電パターンに当接させた後に、前記半田電極を溶融させて、前記電極と前記導電パターンとを接続することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記電極および前記半田電極は、電解メッキ法により形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、フリップチップ実装される半導体素子を具備する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩに代表される半導体素子の接続方法としては、フェイスアップで接続する方法とフェイスダウンで接続する方法（フリップチップ実装）がある。
【０００３】
半導体素子をフェイスアップで接続すると、半導体素子の上面に形成された電極と外部の導電パターンとを金属細線等の接続手段で接続する必要がある。このことから、金属細線を接続するための領域を半導体素子の周辺部に設ける必要があり、このことにより、半導体素子を実装するために必要とされる面積が増大してしまう問題があった。
【０００４】
一方、フリップチップ実装を行うと、半導体素子の下面に配置されるバンプを接続手段として用いることから、実装される半導体素子の周辺に接続のための領域を設ける必要が無い。結果的に、半導体素子の実装に必要とされる面積を狭くすることができ、高密度実装が実現される（例えば下記特許文献１を参照）。
【０００５】
図９を参照して、フリップチップ実装が採用された半導体素子の実装方法の一例を説明する。
【０００６】
図９（Ａ）を参照して、先ず、ＬＳＩである半導体素子１００の主面に、接続手段として機能するバンプ１０２を形成する。半導体素子１００には、周知の拡散技術を用いて所定の機能を実現するための電気回路が構成されており、この電気回路と電気的に接続されたパッド１０１が半導体素子１００の表面に形成されている。接続手段として機能するバンプ１０２は、パッド１０１の上面に形成される。バンプ１０２は、ワイヤボンディングに使用されるボンダーを用いて、例えば金から成る半田ボールをパッド１０１の上面に配置して形成される。
【０００７】
図９（Ｂ）を参照して、次に、バンプ１０２が形成された主面を下面にして、半導体素子１００を実装基板１０３に実装する。実装基板１０３の上面には、半導体素子１００のバンプ１０２に対応した位置に、パッド１０４が形成されている。半導体素子１００を実装基板１０３の上面に載置した後に、半導体素子１００のバンプ１０２と実装基板１０３のパッド１０４を接続するために、半導体素子１００を上面から押圧する。
【０００８】
図９（Ｃ）に、上記工程により実装された半導体素子１００の断面を示す。ここでは、バンプ１０２の下端がパッド１０４の上面に圧着されることで、実装基板１０３に半導体素子１００が実装されていた。また、両者の接続信頼性を向上させるために、半導体素子１００と実装基板１０３との間にアンダーフィルを充填しても良い。
【特許文献１】特開平５−１３６２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記したフリップチップ実装が適用された半導体素子の実装方法では、バンプ１０２をパッド１０４の表面に圧着させるために、半導体素子１００を上方から下方に押圧する工程がある。半導体素子１００に対する亀裂の発生等の不具合を抑制するために、半導体素子１００の押圧は均等な圧力で行う必要があり、このことが半導体素子１００のフリップチップ実装に係るコストを高くしていた。また、ワイヤボンディング技術を用いて形成されるバンプ１０２に替えて、略球形状に形成された金ボールを用いる方法もあるが、金ボールを用いた場合でも、半導体素子１００を上方から押圧する工程が必要となり、上述したコスト高の問題を解決することは困難である。
【００１０】
上記問題の対策として、バンプ１０２を半田で構成すると、２００℃程度に加熱することでバンプ１０２を溶融してフリップチップ実装することが可能となり、上記した押圧工程を排除することができる。しかしながら、バンプ１０２の材料として半田を採用すると、バンプ１０２に亀裂が発生する問題が発生する。
【００１１】
図１０に、半田から成るバンプ１０２に亀裂が発生した状態を撮影した画像の図を示す。この図では、半導体素子１００、パッド１０１、バンプ１０２、パッド１０４、実装基板１０３が映し出されている。この画像から、半田から成るバンプ１０２に左側面から亀裂が生じていることが観察できる。このようにバンプ１０２に亀裂が生じると、半導体素子１００に形成されたパッド１０１と、実装基板１０３上のパッド１０４とが乖離してしまう問題が発生する。
【００１２】
バンプ１０２に亀裂が発生する原因は次の通りである。先ず、パッド１０４の表面（上面と側面）は無電解のニッケルメッキ膜により被覆され、更にこのニッケルメッキ膜の表面は無電解の金メッキ膜により被覆されている。このようにすることで、パッド１０４の半田の濡れ性が向上され、パッド１０４と半田から成るバンプ１０２との密着強度を向上させることができる。しかしながら、無電解メッキにより形成されるニッケルメッキ膜および金メッキ膜は、触媒であるリンが混入されており、これらの膜はポーラスな状態であり、溶出しやすい環境になっている。従って、リフロー工程により半田から成るバンプ１０２をパッド１０４に溶着すると、パッド１０４を被覆するメッキ膜に含まれるニッケルと半田に含まれる錫とから成る金属間化合物（合金）が生成され、バンプ１０２の機械的強度が劣化する。更に、バンプ１０２を構成する半田は極めて少量であるので、半田から成るバンプ１０２の殆どが上記した金属間化合物と成ってしまうことも、亀裂の発生を助長している。結果的に、バンプ１０２を溶着するリフロー工程または使用状況下に於いて、図に示すようにバンプ１０２に亀裂が生じてしまう。このような問題は、鉛を含む鉛共晶半田をバンプ１０２として採用しても発生し、鉛を含まない鉛フリー半田をバンプ１０２として採用しても発生していた。
【００１３】
特に、鉛を含まない鉛フリー半田をバンプ１０２の材料として採用すると、一般的な鉛フリー半田の大部分は錫から成るので、上記した金属間化合物の生成速度が速くなり、バンプ１０２に発生する亀裂の問題が依り顕著に発生していた。
【００１４】
更に、図１０に示すパッド１０４の表面を電解メッキ膜により被覆すると、上述した問題は回避される可能性もある。しかしながら、フリップチップ実装の為に形成されたパッド１０４は非常に密に配置されているので、電解メッキを行う為のメッキ線を実装基板１０３上に形成することは容易ではなかった。このことから、パッド１０４の表面に電解メッキ膜を形成することは困難であった。
【００１５】
従って、本発明の主な目的は、フリップチップ実装に用いられる半田電極に亀裂が発生することが抑制された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、一主面に多数の電極を有してフリップチップ実装される半導体素子と、前記半導体素子の電極に対応した位置に設けられて、前記電極と電気的に接続された導電パターンとを具備し、前記導電パターンに直に接触する半田電極を介して、前記半導体素子の前記電極と前記導電パターンとが接続することを特徴とする。
【００１７】
更に、本発明の半導体装置は、厚み方向に突出する複数個の電極が一主面に設けられてフリップチップ実装される半導体素子と、前記半導体素子の電極の位置に対応して実装基板上に設けられ、前記電極と電気的に接続された導電パターンと、前記半導体素子と前記実装基板との間に充填される充填樹脂とを具備し、前記導電パターンに直に接触する半田電極を介して、前記半導体素子の前記電極と前記導電パターンとが接続することを特徴とする。
【００１８】
本発明の半導体装置の製造方法は、厚み方向に突出する電極を具備する半導体素子を用意する工程と、半田電極を介してフリップチップ接続により前記半導体素子の前記電極を導電パターンに接続する工程を具備し、前記導電パターンに直に接触する前記半田電極を介して、前記電極と前記導電パターンとを電気的に接続することを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置に依れば、導電パターンに直に接触する半田電極を介して、フリップチップ実装される半導体素子の電極と導電パターンとが電気的に接続される。従って、背景技術のように、半田電極の内部に金属間化合物が大量に形成されない。従って、半田電極の機械的強度が劣化することによる亀裂の発生を抑制することができる。
【００２０】
更に、半田電極の濡れ性を向上させるためのメッキ膜が導電パターンの表面に形成されていないので、半田電極の横方向への広がりが抑制される。このことから、半導体素子のボンディング電極を密に配置した場合でも、各々のボンディング電極の先端に付着される半田電極が樽状に膨らまない。従って、各電極同士の間の間隙が充分に確保され、この間隙から充填樹脂を容易に充填させることができる。
【発明を実施するための最良の形態】
【００２１】
本形態では、図１から図４を参照して、半導体装置１０の構成を説明する。
【００２２】
図１（Ａ）は半導体装置１０の断面図であり、図１（Ｂ）は半導体装置１０の一部分を拡大した断面図である。
【００２３】
図１（Ａ）を参照して、本形態の半導体装置１０は、実装基板１２と、実装基板１２の表面に形成されたパッド１３（導電パターン）と、フリップチップ実装される半導体素子１１と、半導体素子１１の下面に形成されたボンディング電極１６と、ボンディング電極１６の表面に形成されたポスト１５（電極）と、ポスト１５の下面とパッド１３の上面との間に位置して両者を接続する半田電極１４とを主要に具備している。
【００２４】
半導体素子１１は、所定の機能が実現されるように周知の拡散工程により電気回路が構成されたＬＳＩであり、その表面（下面）には多数のボンディング電極１６が形成されている。例えば、デジタルテレビの画像処理を行うＡＳＩＣ（Application Specific Integrated Circuit）が半導体素子１１として採用された場合、大きさが数ミリ角程度の半導体素子１１の周辺部付近に、２００個〜３００個程度のボンディング電極１６が密に設けられる。従って、小型のＬＳＩチップである半導体素子１１の周辺部に多数のボンディング電極１６を設けるため、ボンディング電極１６同士が離間する距離は短くなる。具体的には、ボンディング電極１６同士が離間する距離Ｌ１は、例えば、１００μｍ〜２００μｍ（例えば１３０μｍ）程度である。また、半導体素子１１の厚みは、例えば５００μｍ〜８００μｍ程度である。
【００２５】
ポスト１５は、半導体素子１１のボンディング電極１６に形成された突起状の電極であり、円柱状または角柱状の形状を有する。ポスト１５は、電解メッキ法により形成された銅等の導電材料から成る。図１（Ｂ）を参照して、ポスト１５が、半導体素子１１の厚み方向に対して突出する長さ（Ｌ４）は、例えば２０μｍ〜４０μｍ程度である。このように、半導体素子１１の厚み方向に突出するポスト１５を設けることにより、フリップチップ実装される半導体素子１１の下面と実装基板１２とを充分に離間することができ、両者の間にアンダーフィル１７（充填樹脂）が充填される空間を充分に確保することができる。更に、半導体素子１１と実装基板１２との熱膨張係数が異なることにより熱応力が発生しても、ポスト１５が変形することによりこの熱応力を軽減させることができる。
【００２６】
また、ポスト１５の下面は、半田電極１４を構成する錫のポスト１５への拡散を防止するために、ニッケル等から成るメッキ膜が形成されている。このメッキ膜は、電解メッキ法により形成されるメッキ膜である必要がある。その理由は、ポスト１５の下面に形成されるメッキ膜を無電解メッキ法により形成すると、上述したように、メッキ膜を構成するニッケルと、半田電極１４を構成する錫との金属間化合物が大量に形成され、結果的に半田電極１４の機械的強度が劣化するからである。それに対して、電解メッキ法によるメッキ膜は、結晶構造が強固なため、上記した金属間化合物の生成量が少なく、結果的に半田電極１４の機械的強度が所定の値以上に保持される。
【００２７】
半田電極１４は、鉛共晶半田または鉛フリー半田から成る電極であり、半導体素子１１側のポスト１５と、実装基板１２側のパッド１３とを接続させる機能を有する。本形態では、基本的には、半田電極１４は、ポスト１５の下面とパッド１３の上面に接触するように形成されている。このようにすることで、半田電極１４の横方向への広がりを抑制して、アンダーフィル１７の充填を容易にすることができる利点がある。また、半田電極１４の厚み（Ｌ５）は、例えば１０μｍ〜２０μｍ程度である。具体的な半田電極１４の材料としては、例えば、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｂｉ、Ｓｎ／Ｃｕ、Ｓｎ／Ｚｎ、Ｓｎ／Ｚｎ／Ｂｉ等が採用できる。
【００２８】
実装基板１２は、樹脂、セラミック、金属等から成る基板であり、多層または単層の導電パターンがその表面に形成されている。ここでは、実装基板１２の上面に導電パターンから成る多数のパッド１３が形成され手いる。
【００２９】
パッド１３の位置は、半導体素子１１の下面に形成されたボンディング電極１６の位置に対応しており、銅等の導電パターンから成る。パッド１３の平面的な形状は、円形又は四角形であり、その幅は例えば４０〜５０μｍ程度である。パッド１３の表面には金メッキやニッケルメッキ等を形成することも可能であるが、本形態では、パッド１３の表面はメッキ膜により被覆されず、主材料である銅等の導電材料が露出している。そして、パッド１３の上面には半田電極１４が付着している。ここで、パッド１３の厚み（Ｌ６）は、例えば１０μｍ〜２０μｍ程度である。
【００３０】
アンダーフィル１７は、少なくとも半導体素子１１の下面と実装基板１２の上面との間に形成された間隙に充填されている。アンダーフィル１７は、エポキシ樹脂等の絶縁性を有する樹脂材料から成る。半導体素子１１と実装基板１２との間の間隙にアンダーフィル１７を充填させることで、熱応力等に対する両者の接続信頼性を向上させることができる。
【００３１】
本形態では、半田の濡れ性を向上させるメッキ膜を敢えてパッド１３の表面に形成していない。このことにより、半田電極１４の機械的強度の劣化を防止できる。更に、半田電極１４の横方向への広がりを抑制できる利点もある。
【００３２】
背景技術で説明したように、パッド１３の表面を無電解メッキ法により形成されるメッキ膜により形成すると、金属間化合物が大量に生成されて、半田電極１４の機械的強度が劣化してしまう問題が発生する。本形態では、導電材料が露出するパッド１３の上面に半田電極１４が直に接触している。従って、半田電極１４は本来の機械的強度を保ったまま、半導体素子１１の接続手段として機能しており、半田電極１４へのクラックの発生が抑制されている。
【００３３】
特に、鉛フリー半田を半田電極１４の材料として採用すると、鉛共晶半田と比較して鉛フリー半田は機械的強度に劣り、更に錫の含有量が非常に多いので、半田電極１４にクラックが発生しやすい状態になる。本形態では、上述したように、無電解メッキ法により形成されて金属間化合物を生成しやすいメッキ膜がパッド１３の表面に形成されていない。このことから、半田電極１４をパッド１３の上面に溶着しても、半田電極１４に金属間化合物が大量に生成されないので、鉛フリー半田から成る半田電極１４の強度は劣化しない。
【００３４】
更に、パッド１３の表面をメッキ膜により被覆しない本形態の構成により、半田電極１４の横方向への広がりを抑制して、アンダーフィル１７の充填を容易にできる利点がある。具体的には、上述したように実装基板１２に形成されたパッド１３の上面及び側面はメッキ膜により被覆されていないので、半田の濡れ性がそれほど良くない。従って、半田電極１４をパッド１３の上面に溶着させると、半田電極１４はパッド１３の上面のみに付着して、パッド１３の側面には半田電極１４が付着しない。更に、ポスト１５の側面もメッキ膜により被覆されていないので、半田電極１４の上部はポスト１５の上面のみに付着している。このことにより、半田電極１４が過度に樽状に膨らまず、横方向への広がりが抑制される。結果的に、図１（Ａ）を参照して、ポスト１５同士の間隙が半田電極１４により塞がれず、充分に広く確保される。このことから、ポスト１５同士の間から、半導体素子１１と実装基板１２との間に容易にアンダーフィル１７を充填可能となる。
【００３５】
図１（Ｂ）を参照して、半田電極１４がパッド１３の終端部よりも横側にはみ出す長さＬ２は、例えば１μｍ〜５μｍ程度である。それに対して、パッド１３の側面が半田電極１４に被覆されると、半田電極１４が横方向にはみ出す長さＬ３は、例えば５μｍ〜１０μｍ程度になると予測される。このように半田電極１４が横方向に過度に突出すると、ポスト１５同士の間隙の幅が減少して、アンダーフィル１７の充填が困難になり、半導体素子１１と実装基板１２との間に、アンダーフィル１７が充填されない未充填領域（ボイド）が形成される恐れがある。
【００３６】
また、半田電極１４によりパッド１３の側面が被覆される場合もあるが、この場合でもパッド１３の側面は一部分のみが半田電極１４により被覆される。
【００３７】
図２は、本形態の半田電極１４の状態を示す図である。この図では、上部から、半導体素子１１、ポスト１５、半田電極１４、パッド１３、実装基板１２が示されている。この写真から明らかなように、半田電極１４はパッド１３の上面のみに付着して、パッド１３の側面を被覆していない。この事項は、半田電極１４とポスト１５についても同様である。結果的に、ポスト１５同士の間の空間が半田電極１４により塞がれていない。
【００３８】
図３を参照して、次に、半導体装置１０の構造を詳述する。図３（Ａ）は半導体装置１０を示す斜視図であり、図３（Ｂ）はその代表的な断面図である。
【００３９】
図３（Ａ）を参照して、実装基板１２の上面には導電パターン１９が形成され、この導電パターン１９と電気的に接続された多数の回路素子が実装基板１２上に実装されている。実装基板１２に実装される回路素子としては、ＬＳＩやトランジスタ等の能動素子や、チップコンデンサやチップ抵抗等の受動素子が全般的に採用される。この図では、実装基板１２の上面に、樹脂封止型のパッケージ１８および半導体素子１１が実装されている。また、実装基板１２の周辺部の側面には、導電パターン１９と電気的に接続された側面電極２０が形成されている。この側面電極２０は、半導体装置１０と外部とを電気的に接続する外部接続電極として機能する。側面電極２０と外部とは、半田等の導電性接着材を介して接続される。
【００４０】
図３（Ｂ）を参照して、実装基板１２は、積層された４層の配線から成る多層の配線構造が構成されている。また、最上層の配線層には、半導体素子１１およびパッケージ１８が実装されている。半導体素子１１はフリップチップ実装され、パッケージ１８は半田電極等を介して面実装されている。このように多層の配線層を形成することで、実装基板１２に実装される多数の回路素子を互いに接続して、所定の機能を実現するシステムを半導体装置１０に組み込むことができる。例えば、デジタルテレビの映像を処理するためのシステムを、半導体装置１０に内蔵させることができる。
【００４１】
ここでは、最上層の配線層によりパッドが形成され、このパッドに半導体素子１１がフリップチップ実装されている。そして、不図示の半田電極を介して、半導体素子１１のポスト１５は、実装基板１２側のパッドに接続される。また、半導体素子１１と実装基板１２との間には、アンダーフィルが充填されている。
【００４２】
図４を参照して、次に、本形態の半導体装置１０が実装された基板２４の構成を説明する。図４（Ａ）は半導体装置１０が基板２４に実装される状態を示す図であり、図４（Ｂ）は、半導体装置１０が基板２４に実装された状態を示す代表的な断面図である。
【００４３】
図４（Ａ）を参照して、半導体素子１１等の回路素子が実装された実装基板１２は、基板２４の上面に貼着される。
【００４４】
基板２４の表面および裏面には、第１導電路２３および第２導電路２８が形成されており、樹脂材料、セラミックまたは金属等が基材として採用される（図４（Ｂ）参照）。第１導電路２３と第２導電路２８とは、基板２４を貫通する貫通接続部２９により互いに電気的に接続される。
【００４５】
基板２４の上面には、第１導電路２３と電気的に接続された回路素子３０が配置されている。この回路素子３０としては、上述した能動素子および受動素子が採用される。また、これらの素子が樹脂封止されたパッケージを回路素子３０として採用することできる。
【００４６】
収納部２５は、基板２４を部分的にくりぬいて設けた部位であり、実装基板１２の下面に実装されたパッケージ等が収納可能な大きさとなっている。更に、収納部２５の平面的な大きさは、実装基板１２よりも小さくなっている。また、収納部２５の周辺部付近の基板２４の上面には、第１導電路２３から成るパッドが形成される。そしてこのパッドは、実装基板１２の側面電極２０と半田等の固着材２７を介して接続される。
【００４７】
図４（Ｂ）を参照して、実装基板１２の裏面に固着されたパッケージ２６は、基板２４に設けた収納部２５に収納される。このようにすることで、厚みの増加を抑制して、多数の回路素子を実装可能となる。
【００４８】
また、ファインピッチに形成された配線層が積層された実装基板１２を、基板２４に貼着することにより、基板２４の層数を増加させることなく実装密度を向上させることができる。例えば、実装基板１２に多層に形成される導電パターン１９のピッチは６０μｍ程度と非常に狭い。それに対して、基板２４の上面に形成される第１導電路２３のピッチは、例えば２００μｍ〜３００μｍ程度である。このことから、数十μｍピッチで数百個程度の多数の電極が形成された半導体素子１１を、基板２４に直に実装するのは非常に困難である。また、半導体素子１１を基板２４に直に実装するために、基板２４上の第１導電路２３をファインピッチに形成すると、製造コストが高くなってしまう。本形態のように、半導体素子１１がフリップチップされる箇所のみに、ファインピッチな導電パターン１９が形成された実装基板１２を適用させることで、製造コストの上昇を抑制して、多数個の電極が密に形成された半導体素子１１を間接的に基板２４に実装することができる。
【００４９】
次に、図５〜図８を参照して、上記した構成の半導体装置の製造方法を説明する。
【００５０】
図５は、半導体素子にポスト等を形成する方法を示す断面図である。
【００５１】
図５（Ａ）を参照して、先ず、シリコン等の半導体材料から成る半導体ウェハ（半導体基板）４０の表面には、周知の拡散工程により所定の電気回路が構成されている。更に、半導体ウェハ４０の表面（ここでは下面）には、半導体ウェハ４０に形成された電気回路と電気的に接続されたボンディング電極１６が形成されている。
【００５２】
本工程では、ボンディング電極１６が形成された半導体ウェハ４０の下面全域に、Ｔｉ層４１およびシード層４２を、無電解メッキ法等の金属を成膜させる方法を用いて形成する。Ｔｉ層４１は、銅から成る他の層が、例えばアルミニウムから成るボンディング電極１６に拡散するのを抑制するために設けられる層であり、その厚みは数μｍ程度である。シード層４２は、例えば厚みが数μｍ程度の銅から成る金属膜でありＴｉ層４１の略全面を被覆するように形成されている。シード層４２は、後の工程にで、ポスト等を電解メッキ法により形成するための電極として機能する。
【００５３】
次に、シード層４２の表面にメッキレジスト４３を選択的に形成する。具体的には、後の工程でポストが形成される部分を除外した領域のシード層４２が被覆されるように、メッキレジスト４３が形成される。
【００５４】
図５（Ｂ）を参照して、次に、シード層４２を共通の電極として用いる電解メッキを行うことで、ポスト１５を形成する。ポスト１５は各ボンディング電極１６の位置に対応して設けられ、厚みが２０μｍ〜３０μｍ程度の銅を主材料とする金属から成る。このようにポスト１５は電解メッキ法により形成されるので、半田電極にこれらの部位が接触しても金属間化合物はそれほど生成されない。更に、半田の濡れ性を向上させるために、厚みが数μｍ程度のニッケル膜をポスト１５の下面に電解メッキ法により形成しても良い。
【００５５】
図５（Ｃ）を参照して、次に、ポスト１５の下面に半田電極１４を電解メッキ法により形成する。半田電極１４の材料としては、鉛共晶半田または鉛フリー半田の両方を採用可能であり、例えば、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｂｉ、Ｓｎ／Ｃｕ、Ｓｎ／Ｚｎ、Ｓｎ／Ｚｎ／Ｂｉ等が採用できる。半田電極１４は、電解メッキ法により形成されるので、有害な金属間化合物は生成されがたい。
【００５６】
図５（Ｄ）および図５（Ｅ）を参照して、メッキレジスト４３を剥離して除去した後に、
各ポスト１５間に位置しているＴｉ層４１およびシード層４２を除去する。Ｔｉ層４１およびシード層４２の部分的な除去は、ポスト１５および半田電極１４が被覆されるようにエッチングレジスト（不図示）を形成し、このエッチングレジストをマスクとしたウェットエッチングにより行われる。このことにより、各ポスト１５が電気的に分離される。
【００５７】
上記工程が終了した後に、図５（Ｅ）に示す一点鎖線にて半導体ウェハ４０は、各半導体素子に分離される。
【００５８】
図６の各断面図を参照して、次に、上記した工程にて製造される半導体素子が実装される実装基板の製造方法を説明する。
【００５９】
図６（Ａ）を参照して、先ず、層間絶縁膜４４の表面および裏面に銅等の金属から成る導電膜４５、４６を積層させる。ここで、層間絶縁膜４４の厚みは６０μｍ程度であり、熱可塑性樹脂または熱硬化性樹脂に、フィラーやガラスクロスが混入されたものである。導電膜４５、４６の厚みは例えば１０μｍ程度である。
【００６０】
図６（Ｂ）を参照して、次に、導電膜４５、４６を選択的にエッチングすることにより、第２導電パターン４７および第３導電パターン４８を形成する。また、第２導電パターン４７と第３導電パターン４８とは、層間絶縁膜４４を貫通する貫通接続部５５により所定の箇所にて接続される。貫通接続部５５の形成は、所定の箇所の導電膜および層間絶縁膜４４を除去して貫通孔を形成した後に、この貫通孔にメッキ膜を形成することで行うことができる。
【００６１】
図６（Ｃ）を参照して、次に、第２導電パターン４７を被覆するように形成された層間絶縁膜４９を介して、導電膜５１を積層させる。更に、第３導電パターン４８を被覆するように形成された層間絶縁膜５０を介して、導電膜５２を積層させる。また、形成予定の実装基板の周辺部に対応する領域には、各導電膜および絶縁膜を貫通する貫通孔５６が、ドリル等により形成される。この貫通孔５６が、図３（Ａ）に示す側面電極２０となる。
【００６２】
図６（Ｄ）を参照して、次に、層間絶縁膜４９を貫通する貫通接続部５５を形成して、導電膜５１と第２導電パターン４７とを所定の箇所にて接続する。更に、層間絶縁膜５０を貫通して形成された貫通接続部５５を介して、導電膜５２と第３導電パターン４８とを所定の箇所にて接続する。また、貫通接続部５５をメッキ処理にて形成する工程にて、貫通孔５６の内壁にも金属膜から成る側面電極２０が形成される。
【００６３】
図６（Ｅ）を参照して、次に、導電膜５１および導電膜５２を選択的にエッチングすることにより、第１導電パターン５３および第４導電パターン５４が形成される。
【００６４】
図６（Ｆ）を参照して、次に、最上層の第１導電パターン５３および最下層の第４導電パターン５４を、レジスト５７により被覆する。回路素子と接続される箇所の第１導電パターン５３、第４導電パターン５４は、レジスト５７から露出させる。
【００６５】
上記の工程により、ファインピッチに形成された４層の配線構造を有する実装基板が製造される。ここで、導電パターンの層数は必要とされる回路の複雑さや規模に従って調節され、３層以下でも良いし５層以上でも良い。
【００６６】
図７を参照して、次に、実装基板１２に半導体素子１１をフリップチップ実装する。
【００６７】
図７（Ａ）を参照して、先ず、ポスト１５が形成された面を下面にして、半導体素子１１を実装基板１２の上面に載置する。実装基板１２の最上層に形成された導電パターンから成るパッド１３は、実装基板１２の上面に形成されている。このパッド１３の位置は、半導体素子１１のポスト１５と正確に対応している。
【００６８】
ここで、一般的には、半田を用いた微細な半田接続を行う場合は、パッド１３の表面は、例えばニッケルや金から成る無電解メッキ膜が形成されるが、本形態ではパッド１３はメッキ膜により被覆されていない。パッド１３の表面には、パッド１３を構成する導電材料が露出している。無電解メッキ膜をパッド１３の表面に形成しないことにより、後の工程にてパッド１３の上面に溶着される半田電極１４に金属間化合物が形成されることを防止することができる。結果的に、金属間化合物が大量に生成されることに起因した半田電極１４の破壊を防止することができる。
【００６９】
パッド１３の上面には、水溶性あるいはロジン系のフラックス５８が塗布されている。上述したように、パッド１３の表面はメッキ膜により被覆されていないので、パッド１３の表面は、半田の濡れ性が若干劣る場合が考えられる。フラックス５８の採用により、パッド１３の半田の濡れ性を向上させて、半田電極１４とパッド１３との付着強度を向上させている。ここで、フラックス５８は、半導体素子１１側の半田電極１４の下面に付着して用意されても良いし、実装基板１２側のパッド１３に付着して用意されても良い。
【００７０】
更に、半田電極１４の材料として、銅を含む金属を採用しても良い。例えば、Ｓｎ−３Ａｇ−０．５Ｃｕの組成を有する半田を半田電極１４の材料として採用可能である。半田電極１４が銅を含むことにより、半田電極１４が溶融した際に銅を含むバリア膜が形成され、このバリア膜により上記金属間化合物の生成を抑制することができる。特に、本形態のように、フリップチップ実装のために用いられる微細な半田電極１４の場合は、金属間化合物が形成されることによる半田電極１４の強度劣化が大きくなるので、半田電極１４に銅を含有させて金属間化合物の生成を抑制することは、クラック発生を防止するために非常に有効である。
【００７１】
図７（Ｂ）を参照して、半導体素子１１を実装基板１２の上部に載置した状態で、リフロー工程により例えば２００℃〜３００℃に外部雰囲気を加熱する。このことにより、半田電極１４は溶融され、半導体素子１１は実装基板１２にフリップチップ実装される。
【００７２】
上述したように、本工程では有害な金属間化合物の生成量が少ないため、機械的強度に優れて熱応力等の外力に対する接続信頼性が高い半田電極１４が得られる。本工程により形成される半田電極１４の詳細は、例えば図１（Ｂ）を参照して説明した。
【００７３】
更に、パッド１３の表面がメッキ膜により覆われていないため、半田電極１４がパッド１３の上面のみに付着する。従って、半田電極１４の側面が過度に横方向に膨らまず、ポスト１５同士の間隙が、半田電極１４により塞がれない。このことから、ポスト１５同士の間隙が十分に確保され、後の工程であるアンダーフィルの形成が容易になる。
【００７４】
図７（Ｃ）を参照して、次に、半導体素子１１と実装基板１２との間にアンダーフィル１７を充填させる。アンダーフィル１７は、例えばエポキシ樹脂等の樹脂材料から成り、半導体素子１１と実装基板１２との間に充填され、更に半導体素子１１の側面も被覆している。本形態では、パッド１３がメッキ膜により被覆されないことで、半田電極１４の横方向への広がりが抑制されてポスト１５同士の間の間隙が十分に確保されている。従って、ポスト１５同士のピッチが数十μｍ程度と狭くても、ポスト１５同士の間からアンダーフィル１７を容易に充填させることができる。このことから、半導体素子１１と実装基板１２との間の空間にはアンダーフィル１７が充填され、アンダーフィル１７が充填されない未充填領域（ボイド）が形成されない。結果的に、半導体素子１１と実装基板１２との接続信頼性を向上させることができる。
【００７５】
本工程では、フリップチップ実装される半導体素子１１の他にも、実装されるべき他の回路素子も実装基板１２上に実装される。
【００７６】
図８を参照して、次に、点線で示した箇所にて積層された層間絶縁膜等を切断することで、実装基板１２を得る。また、貫通孔５６が形成された箇所にて実装基板１２が分離されるので、側面電極２０は、実装基板１２の側面に露出する。この分離は、ルーターを用いた分離またはダイシングにより行うことができる。
【００７７】
上記の様な工程にて製造された実装基板１２は、図４に示すように、基板２４の表面に半田等の固着材を介して貼着される。また、ここでは実装基板１２の片面のみに回路素子が実装されているが、実装基板１２の両面に回路素子を実装することも可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の半導体装置を示す図であり、（Ａ）は断面図、（Ｂ）は断面図である。
【図２】本発明の半導体装置の断面を撮影した画像を示す図である。
【図３】本発明の半導体装置を示す図であり、（Ａ）は斜視図、（Ｂ）は断面図である。
【図４】本発明の半導体装置の製造方法を示す図であり、（Ａ）は斜視図、（Ｂ）は断面図である。
【図５】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｅ）は断面図である。
【図６】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｆ）は断面図である。
【図７】本発明の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図８】本発明の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。
【図１０】従来の半導体装置の断面を撮影した画像を示す図である。
【符号の説明】
【００７９】
１０            半導体装置
１１            半導体素子
１２            実装基板
１３            パッド
１４            半田電極
１５            ポスト
１６            ボンディング電極
１７            アンダーフィル
１８            パッケージ
１９            導電パターン
２０            側面電極
２３            導電路
２４            基板
２５            収納部
２６            パッケージ
２７            固着材
２８            第２導電路
２９            貫通接続部
３０            回路素子
４０            半導体ウェハ
４１            Ｔｉ層
４２            シード層
４３            メッキレジスト
４４            層間絶縁膜
４５、４６      導電膜
４７            第２導電パターン
４８            第３導電パターン
４９、５０      層間絶縁膜
５１、５２      導電膜
５３            第１導電パターン
５４            第４導電パターン
５５            貫通接続部
５６            貫通孔
５７            レジスト
５８            フラックス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008028135.tif 000008
【図７】
2008028135.tif 000009
【図８】
2008028135.tif 000010
【図９】
2008028135.tif 000011
【図１０】
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