(57)【要約】【課題】低消費電力状態の解除に伴う誤動作を解消する。【解決手段】動作電源の供給と遮断が制御される内部回路と、動作モードに応じて記内部回路に対する動作電源の供給と遮断を制御する電源制御回路（３０）とを有する。電源制御回路は、記憶回路（３５，３６）及び電源制御シーケンス回路（３９）を有する。記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持する。電源制御シーケンス回路は、前記記憶回路が保持する切換え指示データと低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、低消費電力モードデータに応ずる動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路の動作が保証されるまで前記低消費電力モードデータの新たな参照を抑制する。【選択図】図４
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【特許請求の範囲】
【請求項１】
動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有する半導体集積回路であって、
前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有し、
前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、前記低消費電力モードデータに応ずる動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路の動作が保証されるまで前記低消費電力モードデータの新たな参照を抑制する、半導体集積回路。
【請求項２】
前記電源制御シーケンス回路は、前記切換え指示データに応じて動作電源の供給遮断状態への遷移制御を開始したとき、動作電源の供給遮断を完了するまで前記切換え指示データの新たな参照を抑制する請求項１記載の半導体集積回路。
【請求項３】
前記記憶回路が保持する切換え指示データを入力して前記電源制御シーケンス回路が参照する切換え指示データバッファを更に有し、
前記電源制御シーケンス回路は、前記動作電源の供給遮断を完了するのを待って前記切換え指示データバッファに対する保持データの更新を許可する請求項１記載の半導体集積回路。
【請求項４】
前記記憶回路が保持する低消費電力モードデータを入力して前記電源制御シーケンス回路が参照する低消費電力モードデータバッファを更に有し、
前記電源制御シーケンス回路は、前記動作電源の供給を受ける内部回路の動作が保証される期間に前記低消費電力モードデータバッファに対する保持データの更新を許可する請求項３記載の半導体集積回路。
【請求項５】
前記内部回路は中央処理装置を有し、
前記記憶回路は前記切換え指示データを出力するフリップフロップと、前記低消費電力モードデータを保持する低消費電力モードレジスタを有し、
前記フリップフロップは、前記中央処理装置がスリープ命令を実行することによってセットされ、割り込みに応答してリセットされ、外部リセット要求に応答してリセットされ、セット状態で電源供給遮断を指示し、リセット状態で電源供給を指示し、前記フリップフロップの出力が切換え指示データとして前記切換え指示データバッファに供給され、
前記低消費電力モードレジスタは前記中央処理装置によってリード・ライトアクセスされ、低消費電力モードレジスタが保持する低消費電力モードデータが前記低消費電力モードデータバッファに供給される、請求項4記載の半導体集積回路。
【請求項６】
前記内部回路は夫々個別に動作電源の供給と遮断が可能にされた複数の電源領域を有し、一の電源領域から他の電源領域への信号伝播経路には、上流側の電源領域における動作電源の遮断時に下流側の電源領域に至る信号伝播経路への出力を所定の論理値に固定する不定伝播防止回路を有し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して前記不定伝播防止回路による出力論理値の固定と解除の遷移制御を行う、請求項２記載の半導体集積回路。
【請求項７】
前記低消費電力モードデータの新たな参照を抑制する条件である前記動作電源の供給を受ける内部回路の動作が保証される状態は、前記不定伝播防止回路による出力論理値の固定解除を完了する状態である請求項６記載の半導体集積回路。
【請求項８】
外部から供給される外部電源に基づいて前記内部回路に供給する動作電源を生成する電源回路を有し、前記電源回路は、前記電源領域毎に降圧回路を有し、
前記降圧回路は、ドレイン電圧が参照電圧に一致するようにクランプＭＯＳトランジスタのコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧に等しい電圧にクランプするクランプ回路と、クランプＭＯＳトランジスタのドレインを選択的にグランド電位に導通させるディスチャージＭＯＳトランジスタと、前記クランプＭＯＳトランジスタを選択的にオフ状態に制御するカットオフＭＯＳトランジスタとを有し、
前記電源制御シーケンス回路は、前記切換え指示データを順に遅延した複数の信号論理演算結果に従って前記クランプＭＯＳトランジスタ及びディスチャージＭＯＳトランジスタのスイッチ制御タイミングを生成し、前記切換え指示データの動作電源供給遮断を指示する変化に対して、前記カットオフＭＯＳトランジスタによって前記クランプＭＯＳトランジスタをオフ状態にしてから前記ディスチャージＭＯＳトランジスタをオン状態にして電源遮断を行なうスイッチ制御タイミングを生成する請求項７記載の半導体集積回路。
【請求項９】
前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の低消費電力モードデータに応ずる所定の低消費電力モードの状態に到達する、請求項２記載の半導体集積回路。
【請求項１０】
前記電源制御シーケンス回路は、前記所定のプログラム実行状態に到達するまで、前記内部回路から前記記憶回路に対する低消費電力モードデータの入力を非活性化する請求項９記載の半導体集積回路。
【請求項１１】
前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路及び半導体集積回路の外部から前記記憶回路に対する切換え指示データの入力を非活性化する請求項１０記載の半導体集積回路。
【請求項１２】
前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置を有し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する、請求項２記載の半導体集積回路。
【請求項１３】
前記電源制御シーケンス回路は、前記インアクティブモードにおいて前記記憶回路に対する書き込みイネーブル信号を非活性にする請求項１２記載の半導体集積回路。
【請求項１４】
動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有する半導体集積回路であって、
前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有し、
前記記憶回路は動作電源の供給と遮断の切換えを制御するための制御データを入力して保持し、保持された前記制御データは外部からのリセット指示に応答して初期化され、初期化された前記制御データは前記内部回路への動作電源の供給を指示し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記制御データを参照して動作電源の遮断と供給の遷移制御を行い、
前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の制御データが指示するのと同じ所定の低消費電力モードの状態に到達する、半導体集積回路。
【請求項１５】
前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路から前記記憶回路に対する前記制御データの入力を非活性化する請求項１４記載の半導体集積回路。
【請求項１６】
前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記半導体集積回路の外部から前記記憶回路に対する前記制御データの入力を非活性化する請求項１５記載の半導体集積回路。
【請求項１７】
動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有する半導体集積回路であって、
前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有し、
前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示し、
前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、
前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置を有し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化し、
前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する、半導体集積回路。
【請求項１８】
前記電源制御シーケンス回路は、前記インアクティブモードにおいて前記記憶回路に対する書き込みイネーブル信号を非活性にする、請求項１７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給と遮断の電源制御を伴う低消費電力モードを有する半導体集積回路に関し、特に、個別に動作電源の供給と遮断が可能にされた複数の電源領域を待つマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
多くのマイクロコンピュータにおいては低消費電力の低減を目的としてプログラム実行状態から低消費電力状態へ遷移する機能を有している。低消費電力状態としてはＣＰＵスリープモード、全モジュールストップモード、ソフトウェアスタンバイモード、ハードウェアスタンバイモードなどがある。各モードでは、モジュールへのクロック供給の停止や、発振器を停止することで内部回路の動作を停止して、待機状態とすることにより消費電力の低減を図っている。
【０００３】
一方、半導体集積回路の製造プロセスにおいては回路素子の微細化に伴ってトランジスタの耐圧低下により動作電源電圧が低電圧化され、これに伴ってＭＯＳトランジスタのゲート閾値電圧も低下される傾向にある。この動作電圧の低電圧化と閾値電圧の低下は低消費電力と動作の高速化にとって望ましいため、外部デバイスとのインタフェース信号振幅の整合性を図ることを要しない内部回路については、外部電源電圧を降圧した降圧電圧を動作電源とされる傾向にある。しかしながら、閾電圧の低下はＭＯＳトランジスタのサブスレッショルドリーク電流等のリーク電流の増大に繋がり、上記低消費電力状態における待機電流が増大することになる。電源電圧の遮断を行なっていないからである。
【０００４】
そこで、低消費電力状態に遷移するときに内部回路の一部、または、全部への動作電源の供給を遮断（供給の停止）し、待機電流の低減を図る回路方式を採用することができる。例えば、ソフトウェアスタンバイモードのような所定の低消費電力モードにおいて、電源供給を必要としない内蔵ＲＯＭの電源を遮断し、また、ディープスタンバイモードのような所定の低消費電力モードにおいて、内蔵ＲＯＭに加えてＣＰＵ等の内部ロジックの全部又は一部の動作電源を遮断し、さらにはＲＡＭのデータを保持する必要がない場合には当該ＲＡＭの動作電源も遮断したりすることができる。
【０００５】
マイクロコンピュータに対するリセットの指示や割り込み要求は低消費電力状態の解除要因とされる。これら解除要因はマイクロコンピュータとは非同期で発生されるから、低消費電力状態に遷移する途中でリセット（初期化）指示や割り込み要求によってその動作が中断されると、電源遮断シーケンスが乱れて、不所望な動作を生ずる虞がある。例えばクランプＭＯＳトランジスタの負帰還制御によって降圧した動作電源を生成する電源回路に対し、クランプＭＯＳトランジスタをカットオフしてからクランプＭＯＳトランジスタの出力ノードをグランド電圧にディスチャージして電源遮断を行なう場合、電源遮断シーケンスの途中で初期化の指示があると、クランプＭＯＳトランジスタのカットオフが不完全な状態でディスチャージが行われることにより、電源回路に貫通電流を生ずる。また、設定されている低消費電力状態によっては、リセットの指示に応答して電源遮断が解除されたとき回路に不定信号が供給されて誤動作若しくはデータ破壊を生ずる虞がある。例えば電源遮断が解除される前に不定伝播防止回路が非活性化されて電源遮断が解除されると、其の瞬間に回路に不定信号が供給されて誤動作若しくはデータ破壊を生ずる。
【０００６】
電源遮断状態を解除するための割り込み等の非同期解除要因の受付けを制御する技術に関連する文献として特許文献１がある。これには、消費電流の低減を目的とした複数の低消費電力動作モードを有するデバイス（ＤＭＡＣ、ＣＰＵ等）において、低消費電力モードの遷移期間と、低消費電力モードへの遷移から所定期間には割り込みを禁止し、その期間経過後に割り込みを許容することについて記載される。特許文献２には、電源供給再開時に電源制御可能な回路へのリセット信号の固定解除が最後になるような遅延手段を消費電力低減回路に設けたことが記載される。
【０００７】
【特許文献１】特開平０９−０６９０５２号公報
【特許文献２】特開２００３−３１６４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一定期間割り込みを抑制する特許文献１の技術では、リセットによる初期化の応答性が悪くなる。更に、リセット指示に応答する初期化動作に伴って不定伝播防止回路が非活性化された後に電源遮断が解除されるときの不都合等に対する解決にはならない。
【０００９】
特許文献２では、単なる遅延回路でリセット信号の伝播を遅延させるだけであり、その遅延量が小さ過ぎればデータ破壊等を生じ、大き過ぎればリセットの応答性が低下する。
【００１０】
本発明の目的は、低消費電力状態の解除要求に対する応答性が良好であって、低消費電力状態の解除に伴う誤動作を解消できる半導体集積回路を提供することにある。
【００１１】
言い換えれば、本発明の目的は、低消費電力状態を解除する要因の発生に即座に応答して低消費電力状態から定常状態に復帰して正常動作を継続可能なことを保証することができる半導体集積回路を提供することにある。
【００１２】
更に外部電源投入時や瞬断発生時の電源の異常動作を回避し、安定動作することを可能とする。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
〔１〕＜リセットによる低消費電力モードの解除＞
本発明に係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路（２）と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路（３０）とを有する。前記電源制御回路は、記憶回路（３５，３６）及び電源制御シーケンス回路（３９，３９Ａ）を有する。前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行い、前記低消費電力モードデータに応ずる動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路の動作が保証されるまで前記低消費電力モードデータの新たな参照を抑制する。
【００１６】
上記手段によれば、動作電源の供給遮断状態において前記切換え指示データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路の動作が保証されるまで前記低消費電力モードデータの新たな参照を抑制するから、動作電源の供給遮断状態が解除される直前まで維持されている低消費電力モードデータに応じた解除動作を保証でき、しかも、切換え指示データによる解除動作の指示に対して遅延無く解除動作を開始することができる。例えば、内部回路が複数の電源領域を有し、電源遮断された電源領域から電源遮断されていない電源領域への信号の不定伝播を防止する回路が配置されているとき、不定伝播防止回路の設定を行ってから電源遮断を行なうシーケンスを採用する低消費電力モードデータが記憶回路に設定されて低消費電力状態にされた場合を考えると、電源遮断解除の指示に応答するとき電源制御シーケンス回路は先に設定されている低消費電力モードデータを引き続き参照することにより、電源遮断を解除した後に、不定伝播防止回路を非活性にすることが保証される。したがって、電源遮断されている電源領域に再投入される動作電源が安定化されるまでに、後段の電源遮断されていなかった電源領域に不定な信号が伝播して内部に保持されているデータが破壊されることを抑制することができる。電源供給が再開された後の内部回路の正常動作を保証することができる。
【００１７】
＜低消費電力モードへの遷移とリセットとの競合＞
本発明の一つの具体的な形態として、前記電源制御シーケンス回路は、前記切換え指示データに応じて動作電源の供給遮断状態への遷移制御を開始したとき、動作電源の供給遮断を完了するまで前記切換え指示データの新たな参照を抑制する。動作電源の供給遮断を完了するまで前記切換え指示データの新たな参照が抑制されるから、電源遮断状態に遷移する途中でリセット指示や割り込み要求によって記憶回路の切換え指示データ及び低消費電力モードデータが変更されても、動作電源の供給遮断動作は中断されず、電源遮断シーケンスは途中で乱れず、電源遮断シーケンスの乱れに起因する不所望な動作を生ずることはない。例えばクランプＭＯＳトランジスタの負帰還制御によって降圧した動作電源を生成する電源回路に対し、クランプＭＯＳトランジスタをカットオフしてからクランプＭＯＳトランジスタの出力ノードをグランド電圧にディスチャージして電源遮断を行なう場合、電源遮断シーケンスの途中で初期化の指示があると、クランプＭＯＳトランジスタのカットオフが不完全な状態でディスチャージが行われることにより、電源回路に貫通電流を生ずるが、そのような状態が回避される。電源遮断動作が完了されたとき、前記リセット指示や割り込み要求に従って記憶回路の切換え指示データ及び低消費電力モードデータは既に変更されているので、電源遮断後は、それに従って即座に次の動作モードへの遷移が可能にされる。
【００１８】
＜参照の抑制：バッファの更新許可＞
本発明の更に具体的な形態として、前記記憶回路が保持する切換え指示データを入力して前記電源制御シーケンス回路が参照する切換え指示データバッファ（３７）を更に有する。前記電源制御シーケンス回路は、前記動作電源の供給遮断を完了するのを待って前記切換え指示データバッファに対する保持データの更新を許可する。
【００１９】
本発明の更に具体的な形態として、前記記憶回路が保持する低消費電力モードデータを入力して前記電源制御シーケンス回路が参照する低消費電力モードデータバッファ（３８）を更に有する。前記電源制御シーケンス回路は、前記動作電源の供給を受ける内部回路の動作が保証される期間に前記低消費電力モードデータバッファに対する保持データの更新を許可する。
【００２０】
＜記憶回路；Ｆ／Ｆ・モードレジスタ＞
本発明の更に具体的な形態として、前記内部回路は中央処理装置を有し、前記記憶回路は前記切換え指示データを出力するフリップフロップと、前記低消費電力モードデータを保持する低消費電力モードレジスタを有する。前記フリップフロップは、前記中央処理装置がスリープ命令を実行することによってセットされ、割り込みに応答してリセットされ、外部リセット要求に応答してリセットされ、セット状態で電源遮断を指示し、リセット状態で電源供給を指示し、前記フリップフロップの出力が切換え指示データとして前記切換え指示データバッファに供給される。前記低消費電力モードレジスタは前記ＣＰＵによってリード・ライトアクセスされ、低消費電力モードレジスタが保持する低消費電力モードデータが前記低消費電力モードデータバッファに供給される。
【００２１】
＜不定伝播防止＞
本発明の更に具体的な形態として、前記内部回路は夫々個別に動作電源の供給と遮断が可能にされた複数の電源領域（１１，１２，１３）を有し、一の電源領域から他の電源領域への信号伝播経路には、上流側の電源領域における動作電源の遮断時に下流側の電源領域に至る信号伝播経路への出力を所定の論理値に固定する不定伝播防止回路（１４，１５）を有する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して前記不定伝播防止回路による出力論理値の固定と解除の遷移制御を行う。
【００２２】
例えば、前記低消費電力モードデータの新たな参照を抑制する条件である前記動作電源の供給を受ける内部回路の動作が保証される状態は、前記不定伝播防止回路による出力論理値の固定解除を完了する状態である。
【００２３】
＜クランプ電源＞
本発明の更に具体的な形態として、外部から供給される外部電源に基づいて前記内部回路に供給する動作電源を生成する電源回路を有し、前記電源回路は、前記電源領域毎に降圧回路を有し、前記降圧回路は、ドレイン電圧が参照電圧に一致するようにクランプＭＯＳトランジスタ（Ｍ１）のコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧に等しい電圧にクランプするクランプ回路（ＯＰＡ）と、クランプＭＯＳトランジスタのドレインを選択的にグランド電位に導通させるディスチャージＭＯＳトランジスタ（Ｍ３）と、前記クランプＭＯＳトランジスタを選択的にオフ状態に制御するカットオフＭＯＳトランジスタ（Ｍ２）とを有する。前記電源制御シーケンス回路は、前記切換え指示データを順に遅延した複数の信号論理演算結果に従って前記クランプＭＯＳトランジスタ及びディスチャージＭＯＳトランジスタのスイッチ制御タイミングを生成し、前記切換え指示データの動作電源供給遮断を指示する変化に対して、前記カットオフＭＯＳトランジスタによって前記クランプＭＯＳトランジスタをオフ状態にしてから前記ディスチャージＭＯＳトランジスタをオン状態にして電源遮断を行なうスイッチ制御タイミングを生成する。電源遮断状態とは、例えば、前記のように、前記カットオフＭＯＳトランジスタと前記ディスチャージＭＯＳトランジスタとによって電源回路の出力を停止することである。
【００２４】
＜電源投入時の状態固定＞
本発明の一つの具体的な形態として、前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の低消費電力モードデータに応ずる所定の低消費電力モードの状態に到達する。電源シーケンス制御回路は電源投入時に内部は不定にならないから、外部からのリセット指示があれば、それに応答して動作電源の遮断を解除するために必要な記憶回路の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
【００２５】
＜動作電源の瞬断対策＞
本発明の更に具体的な形態として、前記電源制御シーケンス回路（３９Ａ）は、前記所定のプログラム実行状態に到達するまで、前記内部回路から前記記憶回路に対する低消費電力モードデータの入力を非活性化する。動作電源の瞬間的な切断（瞬断）によって不安定になった内部回路が低消費電力モードデータを不定状態にすることによって前記電源制御シーケンス回路の状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路が不定な状態にされる場合にも電源制御シーケンス回路を介してプログラム実行状態もしくは所定の低消費電力モードに応じた電源供給状態に安定化させることが可能になる。
【００２６】
更に上記制御を確実化するには、前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路及び半導体集積回路の外部から前記記憶回路に対する切換え指示データの入力を非活性化するのがよい。
【００２７】
＜誤動作防止＞
本発明の一つの具体的な形態として、前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置（ＣＰＵ）を有する。前記電源制御シーケンス回路（３９Ａ）は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する。内部回路の不定な動作によって低消費電力モードが不所望に変更される虞を未然に防止することができる。
【００２８】
更にそれを確実化するには、前記電源制御シーケンス回路は、前記インアクティブモードにおいて前記記憶回路に対する書き込みイネーブル信号を非活性にするのがよい。
【００２９】
〔２〕＜電源投入時の状態固定＞
本発明の別の観点による係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有し、前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有する。前記記憶回路は動作電源の供給と遮断の切換えを制御するための制御データを入力して保持し、保持された前記制御データは外部からのリセット指示に応答して初期化され、初期化された前記制御データは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記制御データを参照して動作電源の遮断と供給の遷移制御を行う。前記半導体集積回路の外部から動作電源が投入されて安定するまでに、前記電源制御シーケンス回路は所定のプログラム実行状態もしくは所定の制御データが指示するのと同じ所定の低消費電力モードの状態に到達する。電源シーケンス制御回路は電源投入時に内部は不定にならないから、外部からのリセット指示があれば、それに応答して動作電源の遮断を解除するために必要な記憶回路の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
【００３０】
＜動作電源の瞬断対策＞
本発明の一つの具体的な形態として、前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路から前記記憶回路に対する前記制御データの入力を非活性化する。動作電源の瞬断によって不安定になった内部回路が低消費電力モードデータを不定状態にすることによって前記電源制御シーケンス回路の状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路が不定な状態にされる場合にも電源制御シーケンス回路を介してプログラム実行状態もしくは所定の低消費電力モードに応じた電源状態に安定化させることが可能になる。
【００３１】
更に上記制御を確実化するには、前記電源制御シーケンス回路は、前記所定のプログラム実行状態もしくは低消費電力モードの状態に到達するまで、前記内部回路及び半導体集積回路の外部から前記記憶回路に対する切換え指示データの入力を非活性化するのがよい。
【００３２】
〔３〕＜誤動作防止＞
本発明の更に別の観点による係る半導体集積回路は、動作電源の供給と遮断が制御される内部回路と、動作モードに応じて前記内部回路に対する動作電源の供給と遮断を制御する電源制御回路とを有し、前記電源制御回路は、記憶回路及び電源制御シーケンス回路を有する。前記記憶回路は動作電源の供給と遮断を切換え指示する切換え指示データと動作電源の遮断及び解除の動作モードを決める低消費電力モードデータを入力して保持し、保持された前記切換え指示データと前記低消費電力モードデータは外部からのリセット指示に応答して初期化され、初期化された前記切換え指示データと前記低消費電力モードデータは前記内部回路への動作電源の供給を指示する。前記電源制御シーケンス回路は、前記記憶回路が保持する前記切換え指示データと前記低消費電力モードデータを参照して動作電源の遮断と供給の遷移制御を行う。前記内部回路は前記記憶回路に低消費電力モードデータを書き込み可能な中央処理装置を有する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス可能なアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断指示の入力を活性化する。前記電源制御シーケンス回路は、前記中央処理装置が前記記憶回路にアクセス不可能なインアクティブモードにおいては前記記憶回路に対し、前記切換え指示データによる動作電源遮断解除指示の入力を活性化する。内部回路の不定な動作によって低消費電力モードが不所望に変更される虞を未然に防止することができる。
【００３３】
更にそれを確実化するには、前記電源制御シーケンス回路は、前記インアクティブモードにおいて前記記憶回路に対する書き込みイネーブル信号を非活性にするのがよい。
【発明の効果】
【００３４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３５】
すなわち、低消費電力状態の解除要求に対する応答性が良好であって、低消費電力状態の解除に伴う誤動作を解消できる。言い換えれば、低消費電力状態を解除する要因の発生に即座に応答して低消費電力状態から定常状態に復帰して正常動作を継続可能なことを保証することができる。
【００３６】
更に外部電源投入時や瞬断発生時の電源の異常動作を回避し、安定動作することを保証することができる。
【発明を実施するための最良の形態】
【００３７】
《マイクロコンピュータ》
図１には本発明に係る半導体集積回路の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１は、単結晶シリコンなどの１個の半導体基板に例えば相補型ＭＯＳ集積回路の製造技術によって形成される。マイクロコンピュータ１は、動作電源の供給と遮断が制御される内部回路（ＣＯＲ）２、内部回路２に動作電源を供給する電源回路（ＰＯＷＳ）３、マイクロコンピュータのリセットや低消費電力状態等を全体的に制御するシステム制御回路（ＳＹＳＣＮＴ）４を有する。前記内部回路２は、それぞれ個別に動作電源の供給と遮断が可能にされた複数の電源領域を有する。第１の電源領域には例えばＲＯＭ等の第１回路（１ｓｔＣＴ）１１が形成される。第２の電源領域には、中央処理装置（ＣＰＵ）、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、割込みコントローラ（ＩＲＣＮＴ）、バスコントローラ（ＢＳＣＮＴ）、タイマなどの入出力制御回路、及びその他の周辺回路等がバス等で接続されたロジック回路（ＬＯＧ）のような第２回路（２ｎｄＣＴ）１２が形成される。第３の電源領域には例えばＲＡＭ等の第３回路（３ｒｄＣＴ）１３が形成される。第１回路１１及び第３回路１３は第２回路１２に含まれるＣＰＵやＤＭＡＣなどのバスマスタモジュールによってアクセスされる。
【００３８】
外部インタフェース回路として総称的に示された外部出力回路（ＥＸＯＵＴ）５と外部入力回路（ＥＸＩＮ）６は、アドレス出力、データ入出力、外部割込み要求信号の入力、外部バスアクセス制御信号の出力等に用いられる。ＰＯＵＴは外部出力端子を総称し、ＰＩＮは外部入力端子を総称する。外部入力端子ＰＩＮには外部割り込み端子を含んでいる。クロック発振器（ＯＳＣ）７は外部クロック端子ＰＣＫから入力されるクロック信号に同期する内部クロック信号ＣＫを生成する。
【００３９】
電源回路３は外部電源端子ＰＶＣＣから供給される外部電源電圧ＶＣＣを降圧して内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３を生成する。外部電源電圧は例えば５Ｖ又は３．３Ｖである。内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３は例えば１．５Ｖである。内部電源電圧ｖｄｄ１は第１回路１１の動作電源、内部電源電圧ｖｄｄ２は第２回路１２の動作電源、内部電源電圧ｖｄｄ３は第３回路１３の動作電源にされる。内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３は低消費電力モードに応じて供給と遮断が制御されるので、第１回路１１の動作電源が遮断される低消費電力モードにおいて第１回路１１から第２回路１２への不定な信号の伝播を選択的に防止する不定伝播防止回路１４と、第２回路の動作電源が遮断される低消費電力モードにおいて第２回路１２から第３回路１３への不定な信号の伝播を選択的に防止する不定伝播防止回路１５が配置される。尚、不定伝播防止回路１４，１５が介在されない第１回路１１乃至第３回路１３の間のインタフェース信号は図示を省略している。
【００４０】
レベルダウンシフタ（ＬＤＳ）１６は外部電源電圧ＶＣＣの信号振幅を内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の信号振幅にレベルダウンシフトする。レベルダウンシフタ１６はシステム制御回路４、クロック発振器７及び外部入力回路６と第２回路１２との間に配置される。レベルアップシフタ（ＬＵＳ）１７は内部電源電圧の信号振幅を外部電源電圧の信号振幅にレベルアップシフトする。レベルアップシフタ１７は外部出力回路５及びシステム制御回路４と第２回路１２との間に配置される。
【００４１】
システム制御回路４は、外部リセット端子ＰＲＥＳから供給されるリセット信号ＲＥＳ、第２回路１２からレベルアップシフタ１７を介して供給されるソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹ、ソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹ、レジスタリード・ライト信号ＲＲ／Ｗ等を入力し、それら入力信号の状態に従って、マイクロコンピュータ１のリセット処理や低消費電力状態の制御等を行う。その制御の一つとして、電源回路３に対する電源回路制御信号２０による内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の供給遮断及び解除の制御を行う。この内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の供給及び遮断制御に伴ってレベルアップシフタ１７及び不定伝播防止回路１４，１５に対して出力固定制御信号２１〜２３による出力固定の制御を行う。更に、リセット処理や設定される低消費電力状態に応じたクロック発振器７に対する発振回路制御信号２５による発振停止及び解除の制御、外部出力回路５及び外部入力回路６に対する外部出力制御信号２６及び外部入力制御信号２７による外部インタフェース制御、内部回路制御信号２８による第２回路１２に対する初期化制御等を行う。前記電源回路制御信号２１及び出力固定制御信号２１〜２４は電源制御回路（ＰＯＷＣＮＴ）３０が生成する。
【００４２】
マイクロコンピュータ１の内部状態は、リセット状態、ＣＰＵプログラム実行状態、低消電力状態に大別される。リセット状態はリセット信号ＲＥＳによりマイクロコンピュータ１の内部を初期化する初期化動作状態を意味する。ＣＰＵプログラム実行状態は第２回路１２のＣＰＵが動作プログラムを実行する状態を意味する。
【００４３】
《低消費電力状態》
図２には低消費電力状態の具体例が示される。低消電力状態はＣＰＵスリープモード、全モジュールクロックストップモード、ソフトウェアスタンバイモード、ディープソフトウェアスタンバイモード、ハードウェアスタンバイモードに大別される。
【００４４】
ハードウェアスタンバイモードはスタンバイ端子（ＳＴＢＹ）等の外部端子（図示せず）の状態に従って設定され、システム制御回路４以外の全ての回路に対する電源供給が停止され、リセット信号ＲＥＳにより解除される。その他の低消費電力モードは、ＣＰＵがスリープ命令を実行したとき、スタンバイコントロールレジスタＳＢＹＣＲ、モジュールストップコントロールレジスタＭＳＴＰＣR及びディープスタンバイコントロールレジスタＤＰＳＢＹＣＲのような制御レジスタの設定状態に従って選択される。例えばＳＢＹＣＲ及びＭＳＴＰＣRは第２回路１２に配置され、ＤＰＳＢＹＣＲはシステム制御回路４の内部に配置され、ＣＰＵによってリードライト可能にされ、また、リセットの指示に応答して初期化される。
【００４５】
ＣＰＵスリープモードでは第２回路１２のＣＰＵ及びその他の周辺モジュールに対するクロック信号の供給が停止され、動作電源の供給は全ての回路に対して維持される。図において“停止（保持）”とは、クロック供給が停止されても動作電源が供給されていて回路の内部状態がスタティックに保持されていることを意味する。ＣＰＵスリープモードは第２回路１２の割り込みコントローラは動作可能であるから内部或いは外部からの割り込みによって解除可能にされる。
【００４６】
全モジュールクロックストップモードでは第２回路１２においてウォッチドックタイマ等の一部の周辺回路を除いてクロックの供給が停止され、動作電源の供給は全ての回路に対して維持される。全モジュールクロックストップモードは第２回路１２の割り込みコントローラは動作可能であるから内部或いは外部からの割り込み要求に応じて生成されるソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹによって解除可能にされる。
【００４７】
ソフトウェアスタンバイモードはクロック生成と供給を全て停止し、第１回路１１（ＲＯＭ）に対する電源供給を停止し、第２回路１２及び第３回路１３等、その他の回路に対する電源供給を維持して停止（保持）の状態にする。ソフトウェアスタンバイモードにおいて第２回路へのクロック供給は停止しているが、第２回路１２に含まれる前記割り込みコントローラ（ＩＲＣＮＴ）はクロックが供給されていなくても動作電源が供給されていれば外部からの割り込み要求信号に応答してソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹを生成することができ、これによってソフトウェアスタンバイモードの解除が可能にされる。
【００４８】
ディープソフトウェアスタンバイモードは第３回路（ＲＡＭ）１３に対して動作電源の供給又は遮断が選択可能にされ、その他の回路に対する動作電源の供給が遮断される。第２回路１２が動作不可能にされているディープソフトウェアスタンバイモードにおいては、外部割り込み端子の内の所定の割り込み端子（解除要因端子）が直接システム制御回路４に供給され、当該解除要因端子を介してディープソフトウェアスタンバイモードを解除可能にされる。
【００４９】
特に制限されないが、スタンバイコントロールレジスタＳＢＹＣＲはソフトウェアスタンバイビット（ＳＳＢＹ）等を有する。ＳＳＢＹ＝０のとき、ＣＰＵによるスリープ命令の実行後にＣＰＵスリープモードに遷移することを指示し、ＳＳＢＹ＝１のとき、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードに遷移することを指示する。ディープスタンバイコントロールレジスタＤＰＳＢＹＣＲは、ディープスタンバイビット（ＤＰＳＢＹ）及びＲＡＭオフビット（ＲＡＭＣＵＴ）を有する。ディープスタンバイビット（ＤＰＳＢＹ）は、ＳＳＢＹ＝１のときＤＰＳＢＹ＝０でソフトウェアスタンバイモードを指示し、ＳＳＢＹ＝１のときＤＰＳＢＹ＝１でディープソフトウェアスタンバイモードを指示する。ＲＡＭＣＵＴ＝０で第３回路１３（ＲＡＭ）の動作電源を遮断しないことを指示し、ＲＡＭＣＵＴ＝１で第３回路１３（ＲＡＭ）の動作電源を遮断することを指示する。
【００５０】
前記ディープスタンバイモードはソフトウェアスタンバイモードに比べて電源遮断される範囲が広くされ、更に低消費電力が強化されている。また、前記ディープスタンバイモードはハードウェアスタンバイモードに比べてＲＡＭに復帰用データをストアする動作形態を選択して解除後に直前の状態に即座に復帰する動作を可能にする。
【００５１】
図３はマイクロコンピュータ１の内部状態に応じた内部回路２への動作電源の供給及び遮断状態を示す。図においてＯＮ［ＶＤＤ］は降圧された対応する動作電源（ｖｄｄ１、ｖｄｄ２又はｖｄｄ３）が供給されることを意味する。ＯＦＦ［ＧＮＤ］は対応する動作電源（ｖｄｄ１、ｖｄｄ２又はｖｄｄ３）が遮断されることを意味する。特にインアクティブ状態において“（保持）”とはＣＰＵのレジスタ等に内部のデータがスタティックに保持されていることを意味する。“（リセット）”は内部データが初期化されることを意味する。“（不定）”とは内部データが不定であることを意味する。
【００５２】
《システム制御回路》
図４にはシステム制御回路４が例示される。システム制御回路４は、リセット信号生成回路３１、外部入出力制御回路３２、内部回路リセット信号生成回路３３、発振制御回路３４、及び電源制御回路（ＰＯＷＣＮＴ）３０を有する。リセット信号生成回路３１は外部リセット端子ＰＲＥＳから入力されたリセット信号ＲＥＳによる初期化指示に従って内部リセット制御信号ｒｅｓ１〜ｒｅｓ４を生成する。外部入出力制御回路３２は内部リセット制御信号ｒｅｓ１に応答して外部入力回路６及び外部出力回路５の動作を可能にする。内部回路リセット信号生成回路３３は内部リセット制御信号ｒｅｓ２に応答して内部回路制御信号２８により内部回路２を初期化する。
【００５３】
前記電源制御回路３０は、記憶回路としてソフトウェアスタンバイ保持回路３５及び電源制御レジスタ（ＤＰＳＢＹＣＲ）３６を有し、その記憶回路３５，３６の出力を入力する電源制御状態バッファ３７及び電源制御レジスタバッファ３８を備え、電源制御状態バッファ３７及び電源制御レジスタバッファ３８の出力に基づいて電源制御を行う電源制御シーケンス回路３９を有する。
【００５４】
ソフトウェアスタンバイ保持回路３５は例えばセット・リセット型のフリップフロップにより構成され、ソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹによってセットされ（出力信号４０＝ハイレベル）、ソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹ又は所定の外部割込み端子ＰＩＲＱｉからの割り込み信号又は内部リセット信号ｒｅｓ３によりリセットされる（出力信号４０=ローレベル）。ソフトウェアスタンバイ保持回路３５の出力信号４０はハイレベルによりソフトウェアスタンバイモード又はディープスタンバイモードが指示されたことを意味し、信号４０のローレベルはソフトウェアスタンバイモード又はディープスタンバイモードが解除されていることを意味する。発振制御回路３４は信号４０のハイレベル変化に応答して、所定のタイミングでクロック発信器７に対する発振動作を停止させ、信号４０のローレベル変化に応答して、所定のタイミングでクロック発信器７に対する発振動作を再開させる。
【００５５】
電源制御レジスタ（ＤＰＳＢＹＣＲ）３６は、レジスタリード・ライト信号ＲＲ／Ｗによって書き込みイネーブルにされたときＣＰＵ等によって任意に制御データ（低消費電力モードデータ）の書込みが可能にされ、内部リセット信号ｒｅｓ４によりリセットが指示されると制御データは初期化される。初期化された制御データはソフトウェアスタンバイモードを指示する値にされる。
【００５６】
電源制御状態バッファ３７はソフトウェアスタンバイ保持回路３５の出力信号４０を入力して保持する。保持動作は電源制御シーケンス回路３９から出力される更新許可信号４１によって更新が許可されているとき（４１＝ハイレベル）に制限される。
【００５７】
電源制御レジスタバッファ３８は電源制御レジスタ３６に設定された制御データを入力して保持する。保持動作は電源制御シーケンス回路３９から出力される更新許可信号４２によって更新が許可されているとき（４２＝ハイレベル）に制限される。
【００５８】
前記電源制御シーケンス回路３９は、前記電源制御レジスタ３６が保持する制御データを電源制御レジスタバッファ３８経由で参照し、ソフトウェアスタンバイ保持回路３５が保持する信号４０を電源制御状態バッファ３７経由で参照し、それによって、電源制御信号２０により動作電源Ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の遮断と供給の遷移制御を行い、また、出力固定制御信号２１〜２３により不定伝播防止回路１４，１５及びレベルアップシフタ１７の出力固定の遷移制御を行う。更に前記電源制御シーケンス回路３９は、所定の外部割込み端子ＰＩＲＱｉからの割り込み信号によりディープソフトウェアスタンバイモードが解除されたときは、内部リセット信号ｒｅｓ５を生成し、信号２８によって内部回路を初期化させる。
【００５９】
電源制御状態バッファ３７の保持する値がローレベルからハイレベルへの変化が電源遮断動作開始のトリガとされ、ハイレベルからローレベルへの変化が電源遮断を解除する動作のトリガとされる。そして、電源遮断及び遮断解除の制御シーケンスは電源制御レジスタバッファ３８が保持する制御データによって決定される。その制御データがソフトウェアスタンバイモードを指示していれば、内部回路２に対する電源遮断は行なわれないから、電源遮断の解除が指示されたときその制御データがソフトウェアスタンバイモードを示せば、電源制御シーケンス回路３９は即座に内部回路２全体に対して電源供給を開始する。一方、ディープスタンバイモードが指示されていてれば、そのとき、動作電源の供給が維持されて内部データを保持することが可能にされている第３回路（ＲＡＭ）１３に関しては、電源遮断状態の第１回路（ＲＯＭ）１１に対する電源遮断を解除して動作電源が安定化するまで、不定伝播防止回路１５の出力固定を解除しないように制御される。したがって、電源制御シーケンス回路３９は、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードへの遷移が完了された後、外部リセットによりその動作モードが解除されるときは、解除終了の動作シーケンスが完了されるまで、電源制御レジスタ３６の参照を抑制する（電源制御レジスタバッファ３８への取り込みを許可しない）。また、電源制御シーケンス回路３９は、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードへの遷移途上で、外部リセットによりその動作モードが解除されるときは、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードへの遷移を完了するまで、ソフトウェアスタンバイ保持回路３５の保持データの参照を抑制する（電源制御状態バッファ３７への取り込みを許可しない）。
【００６０】
図５には電源回路３の一例が示される。電源回路３は基準電圧Ｖｒｅｆを発生する基準電圧発生回路５０と、電源電圧ｖｄｄ１を発生する降圧回路５１、電源電圧ｖｄｄ２を発生する降圧回路５２、及び電源電圧ｖｄｄ３を発生する降圧回路５３を備える。前記降圧回路５１はオペアンプＯＰＡの出力にゲートが接続されｐチャネル型のクランプＭＯＳトランジスタＭ１１ドレイン電圧が参照電圧Ｖｒｅｆに一致するようにＭＯＳトランジスタＭ１のコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧Ｖｒｅｆに等しい電圧にクランプするクランプ回路と、クランプＭＯＳトランジスタＭ１のドレインを選択的にグランド電位に同通させるｎチャネル型のディスチャージＭＯＳトランジスタＭ３と、前記クランプＭＯＳトランジスタＭ１を選択的にオフ状態に制御するｐチャンネル型のカットオフＭＯＳトランジスタＭ２とを有する。降圧電源制御信号φＡ１はオペアンプＯＰＡの活性化制御とカットオフＭＯＳトランジスタＭ２のスイッチ制御を行う。降圧電源制御信号φＡ１のハイレベルによってオペアンプＯＰＡを非活性化し、且つカットオフＭＯＳトランジスタＭ２をオン状態に制御する。降圧電源制御信号φＢ１はＭＯＳトランジスタＭ３をスイッチ制御する。クランプ回路を用いた降圧回路５１の性質上、電源遮断では最初にＭＯＳトランジスタＭ２をオンさせてＭＯＳトランジスタＭ１をカットオフしてからＭＯＳトランジスタＭ３をオンにする。電源遮断を解除するときはそれとは逆に、ＭＯＳトランジスタＭ３をオフにしてからＭＯＳトランジスタＭ２をオフしてオペアンプＯＰＡによる負帰還制御を開始させることが必要である。逆になると、電源電圧ＶＣＣからグランドＧＮＤに貫通電流が流れ、無駄な電力消費が増大してしまう。その他の降圧回路５２，５３も同様に構成される。
【００６１】
電源制御シーケンス回路３９は、電源制御信号φＡ１（φＡ２、φＡ３）とφＢ１（φＢ２、φＢ３）の遷移順序を規定したり、電源制御信号と出力固定制御信号２１〜２３との遷移順序を規定するのに、例えば図６に例示されるように、ローレベルからハイレベルに変化する信号を順次遅延した複数信号に対する論理和信号を用いて、ローレベルからハイレベルへの遷移を漸次遅延させ、その遷移の遅延の大きい信号から順次先にローレベルに戻すように制御信号を生成する。図６において、例えば信号ＳＩＧ２〜ＳＩＧ５は信号ＳＩＧ１の順次遅延信号であり、信号ＳＩＧ６は信号ＳＩＧ１とＳＩＧ５の論理和信号、ＳＩＧ７は信号ＳＩＧ２とＳＩＧ４の論理和信号であるとする。このとき、信号ＳＩＧ１を電源制御状態バッファ３７が保持する信号とすると、信号ＳＩＧ６を不定伝播防止回路の出力固定制御信号、ＳＩＧ７を電源制御信号φＡ１（φＡ２、φＡ３）、ＳＩＧ３を電源制御信号φＢ１（φＢ２、φＢ３）として用いるようにすればよい。このようなタイミング制御により、不定伝播防止回路の出力を固定した後に電源遮断が行なわれ、電源遮断解除を行なった後に不定伝播防止回路の出力固定が解除されるので電源遮断及び遮断解除に際して電源が維持されている回路において保持すべき内部データが不所望に破壊されない。また、ＭＯＳトランジスタＭ２のカットオフの後のＭＯＳトランジスタＭ３がオンにされて電源遮断され、電源遮断の解除では先にＭＯＳトランジスタＭ３がカットオフされてからＭＯＳトランジスタＭ１を介するクランプ動作が開始されるから不所望な貫通電流を生じない。
【００６２】
前記電源制御シーケンス回路３９における制御において、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードへの遷移途上で、外部リセットによりその動作モードが解除されるときは、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードへの遷移を完了するまで、ソフトウェアスタンバイ保持回路３５の保持データの参照を抑制する（電源制御状態バッファ３７への取り込みを許可しない）制御により、図６に示されるように、信号ＳＩＧ１の立ち上がり変化によって始まった遅延と論理和演算による内部の電源遮断タイミングの生成が途中で途切れないようになる。信号ＳＩＧ１の立ち上がりから信号ＳＩＧ３の立ち上がり変化までの間に、信号ＳＩＧ１が不所望に変化されると、ＳＩＧ６、ＳＩＧ７、ＳＩＧ３の波形が乱れて制御順序を正規の順序に保てなくなる虞を生ずる。
【００６３】
《電源制御シーケンス》
図７にはソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングが例示される。時刻ｔ０でソフトウェアスタンバイが発生（ＳＳＢＹ＝１、ＤＰＳＢＹ＝０、スリープ命令実行）すると、それに従って電源制御シーケンス回路３９は、クロック停止、不定伝播防止回路１４の出力固定、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のカットオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオンを順次行って、第１回路１１等に対する電源遮断を行ない、ソフトウェアスタンバイモードに遷移する。時刻ｔ１に割り込み要求があると、ソフトウェアスタンバイ保持回路の３５出力変化が電源制御状態バッファ３７を介して電源制御シーケンス回路３９に伝達され、電源制御レジスタバッファ３８の制御データ（ＳＳＢＹ＝１、ＤＰＳＢＹ＝０）に従って、クロック供給再開、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のターンオン、不定伝播防止回路１４の出力固定解除を順次行って、ソフトウェアスタンバイモードが解除される。不定伝播防止回路１４の出力固定解除は、動作電圧ｖｄｄ１が動作保証電圧に到達したこと（Ｈ検知）を条件としている。
【００６４】
図８にはディープソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングが例示される。時刻ｔ０でディープソフトウェアスタンバイが発生（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０、スリープ命令実行）すると、それに従って電源制御シーケンス回路３９は、クロック停止、不定伝播防止回路１４、１５の出力固定、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のカットオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のカットオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオン、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオンを順次行って、第１回路１１及び第２回路１２に対する電源遮断を行ない、ディープソフトウェアスタンバイモードに遷移する。時刻ｔ１に割り込み要求があると、ソフトウェアスタンバイ保持回路３５の出力変化が電源制御状態バッファ３７を介して電源制御シーケンス回路３９に伝達され、電源制御レジスタバッファ３８の制御データ（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０）に従って、クロック供給再開、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のターンオン、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のターンオン、不定伝播防止回路１４、１５の出力固定解除を順次行って、ディープソフトウェアスタンバイモードが解除される。尚、この例では内部電源電圧ｖｄｄ１、ｖｄｄ２の双方を電源遮断の対象としているので、理論的には第１回路１１から第２回路１２への不定伝播防止回路１４は出力固定することを要しないが、電源制御シーケンサの制御論理を簡素化するために不定伝播防止回路１４と１５を一緒に制御対象にしている。
【００６５】
図９にはディープソフトウェアスタンバイモードの遷移とリセットによる解除の制御タイミングが例示される。時刻ｔ０でディープソフトウェアスタンバイが発生（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０、スリープ命令実行）すると、それに従って電源制御シーケンス回路３９は、クロック停止、不定伝播防止回路１４、１５の出力固定、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のカットオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のカットオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオン、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオンを順次行って、第１回路１１及び第２回路１２に対する電源遮断を行ない、ディープソフトウェアスタンバイモードに遷移する。時刻ｔ１にリセット信号ＲＥＳによる初期化指示があると、ソフトウェアスタンバイ保持回路３５はリセットされ、電源制御レジスタ３６はソフトウェアスタンバイモードを指示する状態に初期化される（ＤＰＳＢＹ＝０）。この場合も、ソフトウェアスタンバイ保持回路３５の出力変化が電源制御状態バッファ３７を介して電源制御シーケンス回路３９に伝達され、電源制御レジスタバッファ３８の制御データ（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０）に従って、クロック供給再開、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のターンオン、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のターンオン、不定伝播防止回路１４、１５の出力固定解除を順次行って、時刻t２にディープソフトウェアスタンバイモードが解除される。時刻ｔ２まで更新許可信号４２が更新禁止のローレベルにされており、この間、電源制御レジスタバッファ３８の値が初期化された電源制御レジスタ３６の値によって更新されることが抑止されている。その後、電源制御レジスタバッファ３８の値は、初期化された電源制御レジスタ３６の値によって更新される。図７及び図８では特に図示はしていないが、更新許可信号４２による制御は図９の場合と同じように行なわれている。
【００６６】
図１０には電源制御レジスタバッファ３８に対する更新許可制御を行わない場合（当該バッファを設けなかった場合）の比較例を示す。その他の条件は図９と同じとする。リセット（時刻ｔ１）に応答してソフトウェアスタンバイモードの設定値に初期化された電源制御レジスタ３６の設定値が直接電源制御シーケンス回路に参照されると、シーケンス回路３９はソフトウェアスタンバイ保持回路のリセット指示をトリガとして、ソフトウェアスタンバイモードからプログラム実行状態に遷移するための内部制御を開始し、第１回路１１乃至第２回路１２に対して動作電源を一斉に供給開始し、これと同時に不定伝播防止回路１５の出力固定状態を解除する動作を開始する。そうすると、ディープソフトウェアスタンバイモードにおいて第３回路（ＲＡＭ）１３は、第２回路の動作電源が安定化するまでに固定出力が解除された不定伝播防止回路１５から不定伝播を受けて、ＲＡＭの保持データが不所望に破壊される虞を生ずる。
【００６７】
図１１にはディープソフトウェアスタンバイモードへの遷移とリセットによる解除が競合したときの制御タイミングが例示される。時刻ｔ０でディープソフトウェアスタンバイが発生（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０、スリープ命令実行）すると、それに従って電源制御シーケンス回路３９は、クロック停止、不定伝播防止回路１４、１５の出力固定、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のカットオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のカットオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオン、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオンを順次行って、第１回路１１及び第２回路１２に対する電源遮断を行ない、ディープソフトウェアスタンバイモードに遷移する。この遷移途上の時刻ｔ１にリセット信号ＲＥＳによる初期化指示があると、ソフトウェアスタンバイ保持回路３５はリセットされ、電源制御レジスタ３６はソフトウェアスタンバイモードを指示する状態に初期化される（ＤＰＳＢＹ＝０）。このとき、ソフトウェアスタンバイ保持回路３５の出力変化が電源制御状態バッファ３７に取り込まれるのは、第１回路１１及び第２回路１２に対する電源遮断が完了された後のタイミングとされる（時刻ｔ２）。これは、そのタイミングまで更新許可信号４１が電源制御状態バッファ３７の更新を抑制しているからである。時刻ｔ２に電源制御状態バッファ３７が更新されると、それに従って電源制御シーケンス回路３９は、図９の時刻ｔ１以降で説明したのと同様に、電源制御レジスタバッファ３８の制御データ（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０）に従って、クロック供給再開、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のターンオン、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のターンオン、不定伝播防止回路１４、１５の出力固定解除を順次行う。これにより時刻t３にディープソフトウェアスタンバイモードが解除される。時刻ｔ３まで更新許可信号４２が更新禁止のローレベルにされており、この間、電源制御レジスタバッファ３８の値が初期化された電源制御レジスタ３６の値によって更新されることが抑止されている。その後、電源制御レジスタバッファ３８の値は、初期化された電源制御レジスタ３６の値によって更新される。
【００６８】
図１２には電源制御状態バッファに対する更新許可制御を行わない場合（当該バッファを設けなかった場合）の比較例を示す。その他の条件は図１１と同じとする。ディープソフトウェアスタンバイモードへの遷移途上の時刻ｔ１にリセット信号ＲＥＳによる初期化指示があると、ソフトウェアスタンバイ保持回路３５はリセットされ、電源制御レジスタ３６はソフトウェアスタンバイモードを指示する状態に初期化される（ＤＰＳＢＹ＝０）。このとき、ソフトウェアスタンバイ保持回路の３５出力変化の参照に更新許可制御を行わず直接電源制御シーケンス回路３９に取り込まれると、図６の説明から明らかなように、ソフトウェアスタンバイ保持回路の３５出力変化がそのまま固定制御信号２２、２３及び電源制御信号２０の波形に影響し、例えば、図５の降圧回路５１において、φＡ１のローレベルによってクランプＭＯＳトランジスタＭ１がオン状態にされているとき、φＢ１のハイレベルによってディスチャージＭＯＳトランジスタＭ３がターンオンされて、電源ＶＣＣからグランドＧＮＤに貫通電流が流れる事態を生ずる。第２回路の１２のための降圧回路５２においても同じように貫通電流が流れる。
【００６９】
以上説明した電源制御シーケンスによれば、動作電源の供給遮断状態において前記制御状態バッファ３７の保持データにより動作電源の供給遮断状態を解除するとき、動作電源の供給を受ける内部回路１の動作が保証されるまで、すなわち動作電源の電圧が規定の動作保証電圧に到達し、不定伝播を受ける虞がなくなるまで、電源制御レジスタバッファ３８への前記低消費電力モードデータの新たな参照を抑制するから、動作電源の供給遮断状態が解除される直前まで維持されている低消費電力モードデータに応じた解除動作を保証できる。しかも、ソフトウェアスタンバイ保持回路３５に対する電源遮断解除の動作の指示に対して遅延無く解除動作を開始することができる。
【００７０】
また、動作電源の供給遮断を完了するまでソフトウェアスタンバイ保持回路３５の出力を前記電源制御状態バッファに取り込むことが抑制されるから、電源遮断状態に遷移する途中でリセット指示や割り込み要求によってソフトウェアスタンバイ保持回路３５及び電源制御レジスタ３６が保持するデータが変更されても、動作電源の供給遮断動作は中断されず、電源遮断シーケンスは途中で乱れず、電源遮断シーケンスの乱れに起因してクランプＭＯＳトランジスタＭ１からディスチャージＭＯＳトランジスタＭ３に不所望な貫通電流を生ずることはない。電源遮断動作が完了されたとき、前記リセット指示や割り込み要求に従ってソフトウェアスタンバイ保持回路３５及び電源制御レジスタ３６の必要なデータは既に変更されているので、電源遮断後は、それに従って即座に次の動作モードへの遷移が可能にされる。
【００７１】
≪電源投入時の状態固定≫
図１３には電源制御回路３０から見たマイクロコンピュータ１の状態遷移を示す。ここでは、／ＳＴＢＹはローイネーブルのハードウェアスタンバイ端子、／ＲＥＳはローイネーブルのリセット端子を意味する。外部電源ＶＣＣが投入されたとき、電源制御状態バッファ３７及び電源制御レジスタバッファ３８の値はリセットの指示によっては一意に確定しない。更新許可信号４１，４２の影響を受けるからである。ここでは、電源投入時にハードウェアスタンバイモードが指示されていなければ、電源アクティブ状態又は電源インアクティブ状態を採る。特に、電源インアクティブ状態を採る場合には、電源制御シーケンス回路３９は、外部電源ＶＣＣが投入されて安定するまでに、ソフトウェアスタンバイ、ＲＡＭを有効とするディープソフトウェアスタンバイ、又はＲＡＭを無効とするディープソフトウェアスタンバイモードの状態に到達するように回路が構成されている。要するに、電源シーケンス制御回路３９は、ＤＰＳＢＹ，ＲＡＭＣＵＴの各ビットが論理値０又は１の何れかで得られる内部状態に到達するように論理構成されている。例えば、図３０において、外部電源ＶＣＣの投入によって電源制御シーケンス回路３９がＲＡＭを有効とするディープソフトウェアスタンバイモードに到達する場合、その後のリセット指示によって、電源アクティブ状態に遷移し、マイクロコンピュータ１はＣＰＵによるプログラム実行可能な状態にされる。このように、電源シーケンス制御回路３９は外部電源ＶＣＣの投入時に内部が不定にならないから、外部からのリセット指示があれば、それに応答して動作電源遮断を解除するために必要なソフトウェアスタンバイ保持回路３５の参照がいつまでも抑制される事態は生ぜず、電源投入によって半導体集積回路の内部を正常状態に遷移させることができる。
【００７２】
≪動作電源の瞬断対策と誤動作防止≫
図１４には電源制御回路３０Ａの別の例が示される。図４の構成に対して、ソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹの入力を選択的に無効なレベル（ディスエーブルレベル）に固定する信号固定回路６０、ソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹの入力を選択的に無効なレベルに固定する信号固定回路６１、電源制御レジスタ３６のレジスタリード・ライト信号ＲＲ／Ｗの入力を選択的に無効なレベルに固定する信号固定回路６２を配置した点が相違される。信号固定回路６０，６２は電源制御シーケンス回路３９Ａから出力される固定制御信号６３によって入力の固定と解除が制御される。信号固定回路６１は電源制御シーケンス回路３９Ａから出力される固定制御信号６４によって入力の固定と解除が制御される。前記電源制御シーケンス回路３９Ａは、外部電源ＶＣＣが投入されて、図１３で説明したようにソフトウェアスタンバイ、ＲＡＭを有効とするディープソフトウェアスタンバイ、又はＲＡＭを無効とするディープソフトウェアスタンバイモードの状態に到達するまでの間、信号固定回路６０〜６２の出力を所定のレベルに固定する。例えば信号固定回路６０、６１は入力するソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹを無効（非活性）に固定し、ソフトウェアスタンバイ解除信号Ｓ＿ＳＴＢＹを無効（非活性）に固定し、レジスタリード・ライト信号ＲＲ／Ｗをリード指示に固定する。これにより、動作電源の瞬間的な切断（瞬断）によって不安定になった内部回路２が低消費電力モードデータを不定状態にしたりソフトウェアスタンバイ保持回路３５がセット状態とリセット状態を繰り返したりすることによって、前記電源制御シーケンス回路３９Ａの状態が一意に定まらなくなるような状態を回避するのに役立つ。これは、電源投入時にリセットが指示されずに内部回路２が不定な状態にされる場合にも電源制御シーケンス回路３９Ａを介して所定のプログラム実行状態もしくは低消費電力モードに応じた電源状態に安定化させることを可能にする。
【００７３】
また、前記電源制御シーケンス回路３９は、第２回路１２のＣＰＵが電源制御レジスタ３６に対してアクセス可能であって且つ前記信号Ｓ＿ＳＴＢＹ又はＲ＿ＳＴＢＹによりソフトウェアスタンバイ保持回路３５をセット及びリセット可能なアクティブモード（電源アクティブ状態）では、信号固定回路６０，６２の出力固定機能を非活性化し、且つ信号固定回路６１の出力固定機能を活性化する。逆に、ＣＰＵが電源制御レジスタ３６に対してアクセス不可能であって且つ前記信号Ｓ＿ＳＴＢＹによりソフトウェアスタンバイ保持回路３５をセット不可能なインアクティブモード（電源インアクティブ状態）では、信号固定回路６０，６２の出力固定機能を活性化し、且つ信号固定回路６１の出力固定機能を非活性化する。電源投入後における内部回路２の不定な動作によって低消費電力モードが不所望に変更される虞を未然に防止することができる。電源制御回路３０Ａのその他の機能は図４で説明した機能と同じであるからその詳細な説明は省略する。
【００７４】
図１５にはマイクロコンピュータの別の例が示される。同図に示されるマイクロコンピュータ１Ｂは、電源回路３で降圧された内部電源電圧ｖｄｄ１の供給経路とｖｄｄ２の供給経路を選択的に導通させるｐチャネル型のスイッチＭＯＳトランジスタＭ１０と、内部電源電圧ｖｄｄ３の供給経路とｖｄｄ２の供給経路を選択的に導通させるｐチャネル型のスイッチＭＯＳトランジスタＭ１１とを設け、そのスイッチ制御信号７０、７１をシステム制御回路４Ｂで生成するようにした点が図１と相違される。その他の構成は図１と同じであるからその詳細な説明は省略する。尚、スイッチM１０、１１は、ｐチャネル型のスイッチＭＯＳトランジスタに限定されない。マイクロコンピュータ１Ｂにおいては、図３のスリープモードにおいて電源回路３は電源電圧ｖｄｄ１、ｖｄｄ２の供給が停止され、スイッチＭＯＳトランジスタＭ１０，Ｍ１１がオン状態にされ、内部回路２には電源電圧ｖｄｄ３が全体的に供給される。スリープモードにおいて内部回路２のデータ保持機能を達成するのに電源電圧ｖｄｄ３による電流供給機能だけで充分であるから、ｖｄｄ１、ｖｄｄ２の供給を停止して低消費電力を実現している。ソフトウェアスタンバイモードにおいてもｖｄｄ３による電源供給機能だけを用いて低消費電力を図る。このときはスイッチＭＯＳトランジスタＭ１１をオン、Ｍ１０をオフに制御する。第３回路１３のＲＡＭを有効とするディープソフトウェアスタンバイモードにおいてはｖｄｄ３による電源供給だけを生かし、スイッチＭＯＳトランジスタＭ１０，Ｍ１１はオフにする。低消費電力状態への遷移及び解除の制御において、スイッチＭＯＳトランジスタＭ１０，Ｍ１１は必要な電源供給と遮断の制御と一緒に行なえばよい。尚、ＰＶＣＬは電源を平滑化する平滑容量素子が接続される外部端子である。
【００７５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７６】
例えば、内部回路の電源領域は３分割に限定されず、２分割又は４分割以上であってよい。また、ＲＯＭはマスクＲＯＭであってもよいし、記憶情報の書き込みや消去に外部電源電圧ＶＣＣよりも絶対値的に電圧レベルの高い電圧を要するフラッシュメモリ等であってもよい。フラッシュメモリ等において、そのような高電圧を生成するチャージポンプ回路やその他外部電源電圧ＶＣＣを動作電源とする回路については、その動作電源の遮断を行なわなくてもよい。また、電源制御レジスタ３６は複数に分割されていなくてもよい。制御レジスタＳＢＹＣＲは半導体集積回路内の別の場所にレイアウトしてもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータを示すブロック図である。
【図２】低消費電力状態の具体例を示すモード説明図である。
【図３】マイクロコンピュータの内部状態に応じた内部回路への動作電源の供給及び遮断状態を示すモード説明図である。
【図４】システム制御回路を例示するブロック図である。
【図５】電源回路の一例を示す回路図である。
【図６】電源制御シーケンス回路におけるタイミング信号の生成手法の一例を示すタイミング波形図である。
【図７】ソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングを例示するタイミングチャートである。
【図８】ディープソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングを例示するタイミングチャートである。
【図９】ディープソフトウェアスタンバイモードの遷移とリセットによる解除の制御タイミングを例示するタイミングチャートである。
【図１０】電源制御レジスタバッファに対する更新許可制御を行わない場合（当該バッファを設けなかった場合）の比較例を示すタイミングチャートである。
【図１１】ディープソフトウェアスタンバイモードへの遷移とリセットによる解除が競合したときの制御タイミングを例示するタイミングチャートである。
【図１２】電源制御状態バッファに対する更新許可制御を行わない場合（当該バッファを設けなかった場合）の比較例を示すタイミングチャートである。
【図１３】電源制御回路から見たマイクロコンピュータの状態遷移図である。
【図１４】電源制御回路の別の例を示すブロック図である。
【図１５】マイクロコンピュータの別の例を示すブロック図である。
【符号の説明】
【００７８】
１、１Ｂ  マイクロコンピュータ（ＭＣＵ）
２  内部回路（ＣＯＲ）
３  電源回路（ＰＯＷＳ）
４、４Ａ  システム制御回路（ＳＹＳＣＮＴ）
１１  第１回路（１ｓｔＣＴ）
１２  第２回路（２ｎｄＣＴ）
１３  第３回路（３ｒｄＣＴ）
５  外部出力回路（ＥＸＯＵＴ）
６  外部入力回路（ＥＸＩＮ）
ＰＯＵＴ  外部出力端子
ＰＩＮ  外部入力端子
７  クロック発振器（ＯＳＣ）
ＰＣＫ  外部クロック端子ＰＣＫ
ＰＶＣＣ  外部電源端子
ＶＣＣ  外部電源電圧
ｖｄｄ１、ｖｄｄ２、ｖｄｄ３  内部電源電圧
１４，１５  不定伝播防止回路
１６  レベルダウンシフタ（ＬＤＳ）
１７  レベルアップシフタ（ＬＵＳ）
ＰＲＥＳ  外部リセット端子
ＲＥＳ  外部リセット信号
Ｓ＿ＳＴＢＹ  ソフトウェアスタンバイ遷移信号
Ｒ＿ＳＴＢＹ  ソフトウェアスタンバイ解除信号
ＲＲ／Ｗ  レジスタリード・ライト信号
２０  電源回路制御信号
２１〜２３出力固定制御信号
２５  発振回路制御信号
２６  外部出力制御信号
２７  外部入力制御信号
２８内部回路制御信号
２９，２９Ａ  電源制御シーケンス回路
３０  電源制御回路（ＰＯＷＣＮＴ）
３１  リセット信号生成回路
３２  外部入出力制御回路
３３  内部回路リセット信号生成回路
３４  発振制御回路
３５  ソフトウェアスタンバイ保持回路
３６電源制御レジスタ（ＳＢＹＣＲ、ＤＰＳＢＹＣＲ）
３７  電源制御状態バッファ
３８  電源制御レジスタバッファ
３９  電源制御シーケンス回路
４１  電源制御状態バッファの更新許可信号
４２  電源制御レジスタバッファの更新許可信号
５１，５２，５３  降圧回路
ＯＰＡ  オペアンプ
Ｍ１  クランプＭＯＳトランジスタ
Ｍ２  カットオフＭＯＳトランジスタ
Ｍ３  ディスチャージＭＯＳトランジスタ
φＡ１〜φＡ３、φＢ１〜φＢ３  電源制御信号
６０〜６２  信号固定回路
６３，６４  固定制御信号
【図１】
2008040559.tif 000003
【図２】
2008040559.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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