(57)【要約】【課題】ゲート長を増加させずにゲート電極の低抵抗化を可能にする。【解決手段】半導体基板１１上の絶縁膜１２に形成されたゲート形成溝１３の内部にゲート絶縁膜１６を介してゲート電極１７が形成され、前記ゲート電極１７の一方側の前記半導体基板１１にソース領域１４が形成され、他方側の前記半導体基板１１にドレイン領域１５が形成された半導体装置１において、前記ゲート電極１７は、前記ゲート形成溝１３内から前記絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、前記ゲート電極本体部３０の前記絶縁膜１２表面より突出した部分の側壁に形成された導電性のサイドウォール１８とを有することを特徴とする。【選択図】図１
2008311324.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に形成されたゲート形成溝の内部にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の一方側の前記半導体基板にソース領域が形成され、前記ゲート電極の他方側の前記半導体基板にドレイン領域が形成された半導体装置において、
前記ゲート電極は、
前記ゲート形成溝内から前記絶縁膜表面より突出して形成されたゲート電極本体部と、
前記ゲート電極本体部の前記絶縁膜表面より突出した部分の側壁に形成された導電性のサイドウォールとを有する
ことを特徴とする半導体装置。
【請求項２】
半導体基板上にダミーゲートを形成した後、前記ダミーゲートの両側における前記半導体基板にソース領域とドレイン領域を形成し、前記ダミーゲートを第１絶縁膜で埋め込む工程と、
前記第１絶縁膜の表面を除去して前記ダミーゲート表面を露出させた後、前記ダミーゲートを除去してゲート形成溝を形成する工程と、
前記ゲート形成溝の内面にゲート絶縁膜を形成した後、前記ゲート形成溝を埋め込むようにゲート電極本体部を形成する工程と、
前記ゲート電極本体部の上部が突出するように前記第１絶縁膜を除去する工程と、
前記第１絶縁膜上に突出させたゲート電極本体部を覆うように導電膜を形成した後、前記導電膜をエッチバックして、前記突出させたゲート電極本体部の側壁に前記導電膜からなる導電性のサイドウォールを形成する工程と
を順に行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記ダミーゲートをダミーゲート絶縁膜とダミーゲート本体部とを積層させて形成し、
前記ダミーゲートを除去して前記ゲート形成溝を形成するときに、前記ダミーゲート絶縁膜を除去せずそのまま残して前記ゲート絶縁膜とする
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極本体部を形成する工程は、
前記ゲート形成溝の内面に仕事関数制御用の導電膜を形成する工程と、
前記仕事関数制御用の導電膜を介して前記ゲート形成溝を埋め込むように前記ゲート電極本体部の主要部を成す導電膜を形成する工程と
を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記導電性のサイドウォールをタングステンで形成する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属ゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
金属ゲート電極は従来のポリシリコン電極に代わる技術として研究が進められている。金属ゲート素子のしきい値電圧は金属材料の仕事関数で決定されるため、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのそれぞれに適した仕事関数を持つ金属材料を用いることが最も重要である。ただし、仕事関数制御用の金属は必ずしも低抵抗であるとは限らない。このため仕事関数制御用の金属のみでゲート電極を構成すると、ゲート抵抗の高抵抗化に伴い回路特性が劣化することが予想される。この問題を避けるため、ゲート絶縁膜上に仕事関数制御用のメタルを薄く成膜した後、タングステン（Ｗ）やルテニウム（Ｒｕ）などの低抵抗な金属を上部電極として厚く成膜し、しきい値電圧を適切に保ったままゲート抵抗を下げる方法が一般的に用いられている（例えば、非特許文献１参照。）。
【０００３】
しかし、ゲート長が短くなるに従ってメタルの抵抗率の上昇がおき、ゲートのシート抵抗が上昇してしまう問題がある。特に、ダマシンゲートプロセスではゲート側壁部にも仕事関数制御用のメタルが形成されるため、ゲートファーストプロセスで形成したゲート電極と比較すると、同一のゲート長でも低抵抗金属が占めるボリュームが小さくなる。したがってゲート抵抗上昇の問題はダマシンゲートプロセスにおいて特に深刻である。
【０００４】
また、電界メッキにより低抵抗金属をゲート電極側壁部に形成する構成のものが開示されている（例えば、特許文献１参照。）。しかし、この構成を用いた場合、特許文献１に述べられているように、ゲート長が増加するという問題がある。
【０００５】
【特許文献１】特開２００３-１００７５０号公報
【非特許文献１】S．Yamaguchi 他著「High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Application to Bulk CMOS Technology」2006 Symposium on VLSI Technology Digest of technical Papers p.192-193  ２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、ゲート電極の側壁部に低抵抗金属を形成した場合、ゲート長が増加する点である。
【０００７】
本発明は、ゲート長を増加させずにゲート電極の低抵抗化を可能にする。
【課題を解決するための手段】
【０００８】
請求項１に係る本発明は、半導体基板上の絶縁膜に形成されたゲート形成溝の内部にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の一方側の前記半導体基板にソース領域が形成され、前記ゲート電極の他方側の前記半導体基板にドレイン領域が形成された半導体装置において、前記ゲート電極は、前記ゲート形成溝内から前記絶縁膜表面より突出して形成されたゲート電極本体部と、前記ゲート電極本体部の前記絶縁膜表面より突出した部分の側壁に形成された導電性のサイドウォールとを有することを特徴とする。
【０００９】
請求項１に係る本発明では、前記ゲート形成溝内から前記絶縁膜表面より突出して形成されたゲート電極本体部と、前記ゲート電極本体部の前記絶縁膜表面より突出した部分の側壁に形成された導電性のサイドウォールとを有することから、絶縁膜上のゲート電極のゲート長方向の幅が導電性のサイドウォールの分だけ広くなっているので、ゲート電極の電気抵抗が低減される。
【００１０】
請求項２に係る本発明は、半導体基板上にダミーゲートを形成した後、前記ダミーゲートの両側における前記半導体基板にソース領域とドレイン領域を形成し、前記ダミーゲートを第１絶縁膜で埋め込む工程と、前記第１絶縁膜の表面を除去して前記ダミーゲート表面を露出させた後、前記ダミーゲートを除去してゲート形成溝を形成する工程と、前記ゲート形成溝の内面にゲート絶縁膜を形成した後、前記ゲート形成溝を埋め込むようにゲート電極本体部を形成する工程と、前記ゲート電極本体部の上部が突出するように前記第１絶縁膜を除去する工程と、前記第１絶縁膜上に突出させたゲート電極本体部を覆うように導電膜を形成した後、前記導電膜をエッチバックして、前記突出させたゲート電極本体部の側壁に前記導電膜からなる導電性のサイドウォールを形成する工程とを順に行うことを特徴とする。
【００１１】
請求項２に係る本発明では、ゲート電極本体部の上部が絶縁膜の表面上より突出するように絶縁膜を除去した後、この絶縁膜上に突出させたゲート電極本体部を覆うように導電膜を形成してから、この導電膜をエッチバックして、上記絶縁膜表面より突出するゲート電極本体部の側壁に導電性のサイドウォールを形成することから、絶縁膜上のゲート電極のゲート長方向の幅が導電性のサイドウォールの分だけ広くなるので、ゲート電極の電気抵抗が低減される。
【発明の効果】
【００１２】
請求項１に係る本発明によれば、埋め込みゲート電極構造のゲート長を増加させることなく、ゲート抵抗を低減できるので、回路性能の劣化を防ぐことができるという利点がある。
【００１３】
請求項２に係る本発明によれば、埋め込みゲート電極構造のゲート長を増加させることなく、ゲート抵抗を低減できるので、回路性能の劣化を防ぐことができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置の一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００１５】
図１に示すように、半導体基板１１上には絶縁膜１２が形成されている。この絶縁膜１２は、半導体基板１１上に形成されたダミーゲート（図示せず）を被覆するように形成し、ダミーゲート上が露出するまで研磨により絶縁膜１２を除去した後、そのダミーゲートを除去してなるゲート形成溝１３が形成されている。
【００１６】
ゲート形成溝１３の両側における半導体基板１１にはソース領域１４とドレイン領域１５が形成されている。
【００１７】
上記ゲート形成溝１３の両側にはサイドウォールスペーサ２１、２２が形成され、ゲート形成溝１３の両側の半導体基板１１には、上記サイドウォールスペーサ２１、２２の厚み分を介して、ソース領域１４のエクステンション領域（図示せず）とドレイン領域１５のエクステンション領域（図示せず）のそれぞれが形成されている。そして、上記ゲート形成溝１３の両側に上記サイドウォールスペーサ２１、２２をそれぞれに介して、サイドウォール２３、２４が形成され、ゲート形成溝１３の両側の半導体基板１１には、上記サイドウォールスペーサ２１、２２およびサイドウォール２３、２４の厚み分を介して、ソース領域１４とドレイン領域１５のそれぞれが形成されている。
【００１８】
また、上記ソース領域１４、ドレイン領域１５上にシリサイド層（図示せず）が形成されていてもよい。
【００１９】
上記絶縁膜１２は、上記サイドウォールスペーサ２１、２２、サイドウォール２３、２４等を含む絶縁膜、例えばエッチングストッパ層２５、第１層間絶縁膜２６からなっている。この絶縁膜１２は、上記構造に限定されることはない。ここでは一例として、上記エッチングストッパ層２５を、例えば窒化シリコン膜で形成し、その膜厚を５０ｎｍとした。また上記第１層間絶縁膜２６を、例えば酸化シリコン膜で形成し、例えばその膜厚を５００ｎｍとして形成した。なお、この第１層間絶縁膜２６の膜厚は最終的には絶縁膜１２の除去工程により成膜時より薄くなっている。
【００２０】
上記ゲート形成溝１３の内面にはゲート絶縁膜１６が形成されている。このゲート絶縁膜１６には、例えば、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）など一般的に用いられているゲート絶縁膜材料の他に、高誘電率膜である、酸化ハフニウム（ＨｆＯ2）、酸化チタン（ＴｉＯ2）、酸化タンタル（ＴａＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化ランタンハフニウム（ＨｆＬａＯ）などの金属酸化物、ハフニウムシリケート（ＨｆＳｉＯ）、チタンシリケート（ＴｉＳｉＯ）、タンタルシリケート（ＴａＳｉＯ）、ランタンシリケート（ＬａＳｉＯ）、ランタンハフニウムシリケート（ＨｆＬａＳｉＯ）などの金属シリケートおよびその窒化物などを用いることができる。その成膜方法は、例えば物理的気相成長（ＰＶＤ）法、化学的気相成長（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法などを採用することができる。
【００２１】
上記ゲート絶縁膜１６を介してゲート形成溝１３の内部には、ゲート電極本体部３０が形成されている。このゲート電極本体部３０には、いわゆる金属ゲート電極を採用し、例えば仕事関数制御用の導電膜３１上にゲート電極本体部の主要部を成す導電膜３２を形成した構造が採用されている。上記仕事関数制御用の導電膜３１には、例えば、ＮＭＯＳＦＥＴ用の電極材料として、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ランタン（Ｌａ）などの金属、およびそれらの合金、またはそれらのシリサイドや窒化物などがある。またＰＭＯＳＦＥＴ用の電極材料としては、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭoＮ）、窒化チタン（ＴｉＮ）、酸化ルテニウム（ＲｕＯｘ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）などがある。その膜厚は、いずれも、例えば３ｎｍ〜１０ｎｍとしてある。
【００２２】
上記ゲート電極本体部３０の主要部を成す導電膜３２は、上記仕事関数制御用の導電膜３１よりも電気抵抗が低抵抗ならば、その材料は問わない。例えば、代表的なものとしてタングステン（Ｗ）がある。
【００２３】
そして、上記ゲート電極本体部３０は、絶縁膜１２表面に上部が突出するように形成されている。これは、ゲート電極本体部３０の上部が絶縁膜１２の表面上より突出するように絶縁膜１２を除去して形成したものである。さらに、上記絶縁膜１２表面より突出させたゲート電極本体部３０の側壁には、導電性のサイドウォール１８が形成されている。導電性のサイドウォール１８は、上記絶縁膜１２上に突出させたゲート電極本体部３０を覆うように導電膜（図示せず）を形成してから、この導電膜をエッチバックして形成されたものである。この導電性のサイドウォール１８は、上記ゲート電極本体部３０と電気的に接続されている。以下、ゲート電極本体部３０と導電性のサイドウォール１８を合わせてゲート電極１７という。
【００２４】
上記絶縁膜１２上には、ゲート電極１７を被覆するように、第２層間絶縁膜４１が形成されている。この第２層間絶縁膜４１には、ゲート電極１７、ソース領域１４、ドレイン領域１５のそれぞれに通じる接続孔４２、４３、４４が形成されている。図示はしていないが、各接続孔４２、４３、４４には、コンタクトプラグ、配線（図示せず）等が形成される。
【００２５】
上記半導体装置１では、ゲート形成溝１３内から絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、絶縁膜１２表面より突出したゲート電極本体部３０の側壁に形成された導電性のサイドウォール１８とを有することから、絶縁膜１２上のゲート電極１７のゲート長方向の幅が導電性のサイドウォール１８の分だけ広くなっているので、ゲート電極１７の電気抵抗が低減される。よって、埋め込みゲート電極構造であるゲート電極１７のゲート長を増加させることなく、ゲート抵抗を低減できるので、回路性能の劣化を防ぐことができるという利点がある。
【００２６】
次に、本発明の半導体装置の製造方法の一実施の形態（実施例）を、図２〜図６の製造工程断面図によって説明する。
【００２７】
図２（１）に示すように、半導体基板１１にダミーゲート５１を形成する。このダミーゲート５１の形成方法は、まず半導体基板１１上にダミーゲート絶縁膜５２を形成した後、ダミーゲート電極形成膜を形成する。通常のリソグラフィー技術とエッチング技術によって、上記ダミーゲート電極形成膜、ダミーゲート絶縁膜５２を加工して、ダミーゲート絶縁膜５２上にダミーゲート本体部（ダミーゲート電極形成膜）５３が形成されたダミーゲート５１を得る。例えば、ダミーゲート本体部５３はポリシリコン、ダミーゲート絶縁膜５２は酸化シリコン（ＳｉＯ2）を用いる。なお、ダミーゲート絶縁膜５２は、後の工程にて除去し、再度、高誘電率膜を形成してゲート絶縁膜とするが、別の製法として、このダミーゲート絶縁膜５２自体に高誘電率膜を用い、後の工程で除去せずにゲート絶縁膜としてもよい。ゲート絶縁膜に用いることができる高誘電率膜としては、酸化ハフニウム（ＨｆＯ2）、酸化チタン（ＴｉＯ2）、酸化タンタル（ＴａＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化ランタンハフニウム（ＨｆＬａＯ）などの金属酸化物、ハフニウムシリケート（ＨｆＳｉＯ）、チタンシリケート（ＴｉＳｉＯ）、タンタルシリケート（ＴａＳｉＯ）、ランタンシリケート（ＬａＳｉＯ）、ランタンハフニウムシリケート（ＨｆＬａＳｉＯ）などの金属シリケートおよびその窒化物などがある。
【００２８】
次に、上記ダミーゲート５１の両側における半導体基板１１にソース領域１４とドレイン領域１５を形成する。
【００２９】
まず、上記ソース領域１４とドレイン領域１５は、上記ダミーゲートゲート５１の両側にサイドウォールスペーサ２２、２３を形成した後に、例えばイオン注入により、ソース領域１４のエクステンション領域（図示せず）とドレイン領域１５のエクステンション領域（図示せず）のそれぞれを形成する。
【００３０】
次いで、上記ダミーゲート５１の両側に上記サイドウォールスペーサ２１、２２をそれぞれに介して、サイドウォール２３、２４を形成した後に、例えばイオン注入により、ソース領域１４およびドレイン領域１５を形成する。
【００３１】
また、上記ソース領域１４、ドレイン領域１５上にシリサイド層（図示せず）を形成してもよい。
【００３２】
次に、図２（２）に示すように、半導体基板１１上に形成されたダミーゲート５１、サイドウォールスペーサ２１、２２、サイドウォール２３、２４等を被覆するように、エッチングストッパ層２５、第１層間絶縁膜２６を順に形成する。このようにして、ダミーゲート１２を被覆するように、サイドウォール２３、２４、エッチングストッパ層２５、第１層間絶縁膜２６からなる絶縁膜１２を形成する。この絶縁膜１２は、上記構造に限定されることはなく、上記ダミーゲート５１を被覆するように、このダミーゲート５１よりも厚く形成された絶縁膜であればよい。ここでは一例として、上記エッチングストッパ層２５を、例えば窒化シリコン膜で形成し、その膜厚を５０ｎｍとした。また上記第１層間絶縁膜２６を、例えば酸化シリコン膜で形成し、例えばその膜厚を５００ｎｍとした。なお、エッチングストッパ層２５を窒化シリコン膜とした場合は、チャネルの移動度を向上させるストレスライナー膜としても作用する。
【００３３】
次に、図２（３）に示すように、上記ダミーゲート５１表面が露出するまで、上記第１層間絶縁膜２６と上記エッチングストッパ層２５を除去する。このとき、ダミーゲート５１、サイドウォールスペーサ２１、２２、サイドウォール２３、３４の上部も除去されてもよい。この除去加工には、例えば化学的機械研磨（以下、ＣＭＰという）法を用いる。これにより、除去加工表面は平坦化される。
【００３４】
次に、図３（４）に示すように、上記ダミーゲート５１（前記図２（３）参照）を除去して、絶縁膜１２にゲート形成溝１３を形成する。この除去加工には、例えばドライエッチングを用いる。また、ウエットエッチングであってもよい。
【００３５】
さらに、図３（５）に示すように、上記ダミーゲート絶縁膜５２（前記図２（１）参照）を除去する。このようにして、絶縁膜１２にゲート形成溝１３が完成される。この除去加工には、例えば緩衝フッ酸を用いたウエットエッチングを用いる。また、フッ酸系のガスを用いたドライエッチングであってもよい。また、別の製法として、ダミーゲート絶縁膜５２を除去せず残して、ゲート絶縁膜として用いてもよい。この場合は、先のダミーゲート絶縁膜５２を形成する工程で、酸化ランタン等の前記説明した高誘電率膜を用いてゲート絶縁膜を形成する。
【００３６】
次に、図３（６）に示すように、上記ゲート形成溝１３の内面にゲート絶縁膜１６を形成する。このゲート絶縁膜１６には、例えば、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）など一般的に用いられているゲート絶縁膜材料の他に、酸化ハフニウム（ＨｆＯ2）、酸化チタン（ＴｉＯ2）、酸化タンタル（ＴａＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化ランタンハフニウム（ＨｆＬａＯ）などの金属酸化物、ハフニウムシリケート（ＨｆＳｉＯ）、チタンシリケート（ＴｉＳｉＯ）、タンタルシリケート（ＴａＳｉＯ）、ランタンシリケート（ＬａＳｉＯ）、ランタンハフニウムシリケート（ＨｆＬａＳｉＯ）などの金属シリケートおよびその窒化物などを用いることができる。その成膜方法は、例えば物理的気相成長（ＰＶＤ）法、化学的気相成長（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法などを採用することができる。
【００３７】
次に、図４（７）に示すように、上記ゲート絶縁膜１６表面にゲート電極本体部３０を形成する。このゲート電極本体部３０には、いわゆる金属ゲート電極を採用し、例えば仕事関数制御用の導電膜３１上に、仕事関数制御用の導電膜３１よりも低抵抗なゲート電極本体部の主要部を成す導電膜（次図参照）を形成した構造を採用する。上記仕事関数制御用の導電膜３１は、例えば、ＮＭＯＳＦＥＴ用の電極材料としては、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ランタン（Ｌａ）などの金属、およびそれらの合金、またはそれらのシリサイドや窒化物などがある。ＰＭＯＳＦＥＴ用の電極材料としては、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭoＮ）、窒化チタン（ＴｉＮ）、酸化ルテニウム（ＲｕＯｘ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）などがある。成膜方法は、例えば物理的気相成長（ＰＶＤ）法、化学的気相成長（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法などを採用することができる。また、膜厚は、例えば３ｎｍ〜１０ｎｍとする。
【００３８】
次に、図４（８）に示すように、仕事関数制御用の導電膜３１上に、仕事関数制御用の導電膜３１よりも低抵抗なゲート電極本体部の主要部を成す導電膜３２を成膜し、ゲート形成溝１３を埋め込む。ゲート電極本体部の主要部を成す導電膜３２は上記仕事関数制御用の導電膜３１よりも低抵抗ならば、その材料は問わない。例えば、代表的なものとしてタングステン（Ｗ）がある。このタングステン膜の成膜方法は、化学的気相成長（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法、物理的気相成長（ＰＶＤ）法などを採用することができる。また、膜厚は、上記ゲート形成溝１３を完全に埋め込む膜厚とし、上記例えば３００ｎｍとする。
【００３９】
次に、図５（９）に示すように、化学的機械研磨（ＣＭＰ）法によって、絶縁膜１２上の余剰な上記ゲート電極本体部の主要部を成す導電膜３２、仕事関数制御用の導電膜３１を除去して、平坦化する。そして、ゲート形成溝１３の内部にゲート絶縁膜１６を介して各導電膜３１、３２からなるゲート電極本体部３０を形成する。
【００４０】
次に、図５（１０）に示すように、ドライエッチングによって、サイドウォールスペーサ２１、２２、サイドウォール２３、３４、ゲート絶縁膜１６、第１層間絶縁膜２６およびエッチングストッパ層２５の絶縁膜１２を、例えばゲート電極本体部３０の高さの１／２程度まで除去する。したがって、ゲート電極本体部３０の上半分程度が突出した状態となる。ここで、ゲート電極本体部３０上部のゲート絶縁膜１６を除去しておくことが重要である。上記絶縁膜１２の除去は、例えばドライエッチングにより行う。このドライエッチング条件は、例えばエッチング装置にマグネトロンエッチング装置を用いた場合、一例として、エッチングガスにトリフロロメタン（ＣＨＦ3）と一酸化炭素（ＣＯ）とを用い、それぞれの流量を、２０ｃｍ3／ｍｉｎ、１８０ｃｍ3／ｍｉｎに設定した。また、エッチング装置の基板ＲＦパワーを１．５ｋＷに設定し、エッチング雰囲気の圧力を５．３Ｐａ、基板温度を２０℃に設定した。上記別の製法として、ダミーゲート絶縁膜５２を除去せずゲート絶縁膜１６として用いた場合は、このゲート絶縁膜１６は半導体基板１１上にのみ形成されているため（ゲート形成溝１３の側壁には存在しないため）、上記ドライエッチングにおいてこのゲート絶縁膜１６を除去する工程は行わない。
【００４１】
次に、図５（１１）に示すように、上記ゲート電極１７を覆う状態に、ゲート電極１７よりも電気抵抗が低い導電膜３３を成膜する。導電膜３３には、上述のタングステン（Ｗ）がある。また、膜厚は、例えば５０ｎｍ程度である。このタングステン膜の成膜方法は、化学的気相成長（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法、物理的気相成長（ＰＶＤ）法などを採用することができる。
【００４２】
次に、図６（１２）に示すように、異方性ドライエッチングによって、上記導電膜３３をエッチバックして、ゲート電極本体部３０の側部にサイドウォール１８を形成する。このサイドウォール１８は、上記ゲート電極本体部３０と電気的に接続している。以下、ゲート電極本体部３０とサイドウォール１８を合わせてゲート電極１７という。上記導電膜３３のエッチバックは、例えばドライエッチングにより行う。このドライエッチング条件は、例えばエッチング装置にＩＣＰ（Inductively Coupled Plasma）エッチング装置を用いた場合、一例として、エッチングガスに塩素（Ｃｌ2）と３塩化ホウ素（ＢＣｌ3）とアルゴン（Ａｒ）とを用い、それぞれの流量を、３５ｃｍ3／ｍｉｎ、５ｃｍ3／ｍｉｎ、１００ｃｍ3／ｍｉｎに設定した。また、エッチング装置のソースパワー（上部）を５００Ｗ，バイアスパワーを１００Ｗに設定し、エッチング雰囲気の圧力を１．３Ｐａ、基板温度を４５℃に設定した。
【００４３】
次に、図６（１３）に示すように、上記ゲート電極１７を被覆するように、絶縁膜１２上に第２層間絶縁膜４１を形成する。この第２層間絶縁膜４１を形成した後、例えば、化学的機械研磨（ＣＭＰ）法によって、表面を平坦化する。次いで、通常のリソグラフィー技術とエッチング技術によって、第２層間絶縁膜４１よりゲート電極１７、ソース領域１４、ドレイン領域１５のそれぞれに通じる接続孔４２、４３、４４を形成し、通常の配線形成技術によって、各接続孔４２、４３、４４にコンタクトプラグ、配線（図示せず）等を形成する。このようにして、半導体装置１が完成する。
【００４４】
上記半導体装置１の製造方法では、ゲート電極１７上部には、ゲート電極本体部３０の上部が絶縁膜１２の表面上より突出するように絶縁膜１２を除去した後、この絶縁膜１２上に突出させたゲート電極本体部３０を覆うように導電膜３３を形成してから、この導電膜３３をエッチバックして、上記絶縁膜１２表面より突出するゲート電極本体部３０の側壁に導電性のサイドウォール１８を形成することから、絶縁膜１２上のゲート電極１７のゲート長方向の幅が導電性のサイドウォール１８の分だけ広くなるので、ゲート電極１７の電気抵抗が低減される。よって、埋め込みゲート電極構造のゲート電極１７のゲート長を増加させることなく、ゲート抵抗を低減できるので、回路性能の劣化を防ぐことができるという利点がある。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体装置の一実施の形態（実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法の一実施の形態（実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法の一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法の一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法の一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法の一実施の形態（実施例）を示した製造工程断面図である。
【符号の説明】
【００４６】
１…半導体装置、１１…半導体基板、１２…絶縁膜、１３…ゲート形成溝、１４…ソース領域、１５…ドレイン領域、１６…ゲート絶縁膜、１７…ゲート電極、１８…導電性のサイドウォール、３０…ゲート電極本体部
【図１】
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【図２】
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【図３】
2008311324.tif 000005
【図４】
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【図５】
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【図６】
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