(57)【要約】【課題】ＣＰＵが異常状態に陥ってもＣＰＵを介することなく内部情報を取得可能で、さらに、他のカスタム集積回路の内部情報もＣＰＵを介することなく取得可能なカスタム集積回路及びカスタム集積回路を備えた画像形成装置を提供する。【解決手段】コントローラ１００により制御データが設定されるレジスタ１２０と、前記レジスタ１２０に設定された制御データに基づいて所定の処理を実行する単一または複数の機能ブロック１３０と、前記コントローラ１００により前記レジスタ１２０に制御データを書込みまたは前記レジスタ１２０から制御データを読出す第一アクセス回路１４０を備えているカスタム集積回路１１０であって、第二のコントローラ１０４により前記レジスタ１２０に制御データを書込みまたは前記レジスタ１２０から制御データを読出す第二アクセス回路１５０を備えている。【選択図】図１
2008198000.tif 000002
【特許請求の範囲】
【請求項１】
コントローラにより制御データが設定されるレジスタと、前記レジスタに設定された制御データに基づいて所定の処理を実行する単一または複数の機能ブロックと、前記コントローラにより前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出す第一アクセス回路を備えているカスタム集積回路であって、
第二のコントローラにより前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出す第二アクセス回路を備えているカスタム集積回路。
【請求項２】
前記第二アクセス回路は、入力クロック信号に同期して入力されるシリアルアドレスデータをパラレルアドレスデータに変換するシリアル／パラレル変換回路と、変換されたパラレルアドレスデータに基づいて所定のレジスタをアクセスするデコーダと、アクセスされたレジスタの値をパラレル／シリアル変換したシリアル制御データを前記入力クロック信号に同期して出力するパラレル／シリアル変換回路を備えている請求項１記載のカスタム集積回路。
【請求項３】
前記第二アクセス回路を備えた他のカスタム集積回路とデータを送受信するインタフェース回路をさらに備え、前記第二のコントローラから入力されるモード切替信号により前記インタフェース回路を介して前記入力クロック信号、前記シリアルアドレスデータ、前記シリアル制御データ及び前記モード切替信号を送受信可能に前記インタフェース回路の動作モードを切り替えるインタフェース切替回路を備えている請求項２記載のカスタム集積回路。
【請求項４】
請求項１から３の何れかに記載のカスタム集積回路を備えた制御回路により制御される画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントローラにより制御データが設定されるレジスタと、前記レジスタに設定された制御データに基づいて所定の処理を実行する単一または複数の機能ブロックと、前記コントローラにより前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出す第一アクセス回路を備えているカスタム集積回路及びカスタム集積回路を備えた画像形成装置に関する。
【背景技術】
【０００２】
従来、画像形成装置等に搭載されているＦＰＧＡ(Field Programmable Gate Array)やＡＳＩＣ(Application Specific Integrated Circuit)等のカスタム集積回路をデバッグする場合は以下のような手順で行なわれていた。
【０００３】
つまり、デバッグ作業に用いられるパーソナルコンピュータ等の外部ツールから、前記カスタム集積回路に接続された外付けコントローラを介して、カスタム集積回路内に設けられたデバッガ回路に命令（例えば所望レジスタに格納されたデータの読み出し命令）を送信し、命令を受けた前記デバッガ回路が前記カスタム集積回路を制御しているＣＰＵにレジスタ読み出し要求の割り込みをかけ、要求を受けたＣＰＵが所望のレジスタにアクセスして、アクセス結果を前記デバッガ回路および前記外付けコントローラ経由で前記外部ツールに出力していた。
【０００４】
そのため、上述したデバッグでレジスタ等の読出しや書込みを行なう場合、前記カスタム集積回路内のレジスタ等であっても、前記ＣＰＵがアクセスすることができないレジスタ等、例えば、前記カスタム集積回路とは異なるカスタム集積回路であって、異なるＣＰＵによって制御されているカスタム集積回路内のレジスタ等の読出しや書込みは不可能であった。
【０００５】
上述の問題を解決するシステムとして、特許文献１では、外部装置との通信を行なうための接続手段を備える第一のＣＰＵユニットと、前記接続手段を備えない一つ以上の第二のＣＰＵユニットとを有し、前記第一のＣＰＵユニットは、前記外部装置から送信されたコマンドを受信するコマンド受信手段と、前記受信したコマンドの内容を前記第二のＣＰＵユニットに転送するコマンド転送手段とを備え、前記第二のＣＰＵユニットは、前記コマンド転送手段により受信したコマンドの内容に応じてデバッグ機能を実行する実行手段とを備えたマルチプロセッサシステムが提案されている。
【０００６】
前記マルチプロセッサシステムでは、前記外部装置は前記第一のＣＰＵユニットに接続されているのであるが、前記第二のＣＰＵユニットは、前記コマンド転送手段を介して前記外部装置よりコマンドを受信してデバッグを実行することができるので、前記第一のＣＰＵユニットがアクセスすることができない前記第二のＣＰＵユニットのレジスタ等の読出しや書込みが可能である。
【特許文献１】特開２００５−１０７９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような従来技術では、ＣＰＵを介してレジスタ等の読出しや書込みを行なっているため、回路の異常等に起因してＣＰＵ自体がフリーズ状態や無限ループ動作といった異常動作状態に陥ってしまった場合に、レジスタ等の読出しや書込みといったデバッグを行なうことが不可能となり、電源を再投入する等の方法によって、デバッグを行なうことが可能な状態に復帰する必要があった。
【０００８】
つまり、デバッグは、上述のような異常状態を解消するために行なうものであるにも係わらず、当該異常状態に陥った状態でのレジスタ等の読出しや書込みが不可能であった。
【０００９】
また、ＪＴＡＧ(Joint Test Action Group)と呼ばれる集積回路等の内部の情報を読み出す技術が存在するが、この技術は、チップのプリント基板への実装時の状態確認や、集積回路等における内部回路の動作確認のためにテストパターンを外部から入力して所望の挙動を示すか否かを確認する方法であるため、制御プログラムが実行されている状態で前記カスタム集積回路のレジスタ等の読み出しや書込みを行なうことはできなかった。
【００１０】
本発明の目的は、上記の問題点に鑑み、ＣＰＵが異常状態に陥ってもＣＰＵを介することなく内部情報を取得可能で、さらに、他のカスタム集積回路の内部情報もＣＰＵを介することなく取得可能なカスタム集積回路及びカスタム集積回路を備えた画像形成装置を提供する点にある。
【課題を解決するための手段】
【００１１】
上述の目的を達成するために、本発明に係るカスタム集積回路の第一の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、コントローラにより制御データが設定されるレジスタと、前記レジスタに設定された制御データに基づいて所定の処理を実行する単一または複数の機能ブロックと、前記コントローラにより前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出す第一アクセス回路を備えているカスタム集積回路であって、第二のコントローラにより前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出す第二アクセス回路を備えている点にある。
【００１２】
上述の構成によれば、コントローラが異常状態に陥って第一アクセス回路を介してのレジスタへの制御データの書込みまたは前記レジスタからの制御データの読出しが不可能となっても、第二のコントローラから第二アクセス回路を介して前記レジスタに制御データを書込みまたは前記レジスタから制御データを読出すことができる。
【００１３】
同第二の特徴構成は、同請求項２に記載した通り、上述の第一特徴構成に加えて、入力クロック信号に同期して入力されるシリアルアドレスデータをパラレルアドレスデータに変換するシリアル／パラレル変換回路と、変換されたパラレルアドレスデータに基づいて所定のレジスタをアクセスするデコーダと、アクセスされたレジスタの値をパラレル／シリアル変換したシリアル制御データを前記入力クロック信号に同期して出力するパラレル／シリアル変換回路を備えている点にある。
【００１４】
上述の構成によれば、カスタム集積回路の外部とのデータの送受信ではデータをシリアル転送することによって、配線数を少なくすることができ、カスタム集積回路の内部でのデータの送受信ではデータをパラレル転送することによって、処理を高速に実行することができる。
【００１５】
同第三の特徴構成は、同請求項３に記載した通り、上述の第二特徴構成に加えて、前記第二アクセス回路を備えた他のカスタム集積回路とデータを送受信するインタフェース回路をさらに備え、前記第二のコントローラから入力されるモード切替信号により前記インタフェース回路を介して前記入力クロック信号、前記シリアルアドレスデータ、前記シリアル制御データ及び前記モード切替信号を送受信可能に前記インタフェース回路の動作モードを切り替えるインタフェース切替回路を備えている点にある。
【００１６】
上述の構成によれば、カスタム集積回路は、第二のコントローラから、当該カスタム集積回路の第二アクセス回路とインタフェース回路を介して、他のカスタム集積回路との間で信号の送受信を行なうことができる。つまり、当該カスタム集積回路は、当該カスタム集積回路のコントローラを介することなく、他のカスタム集積回路との間で信号の送受信を行なって他のカスタム集積回路の内部情報を取得することができる。
【００１７】
また、他のカスタム集積回路も当該カスタム集積回路と同様の構成をすることによって、当該カスタム集積回路は、他のカスタム集積回路のコントローラも介することなく、他のカスタム集積回路との間で信号の送受信を行なって他のカスタム集積回路の内部情報を取得することができる。
【００１８】
さらに、第二のコントローラとの接続が容易なプリント基板上に第二のコントローラを接続して、前記プリント基板上のカスタム集積回路から、コネクタの位置や搭載場所等の原因で第二のコントローラとの接続が困難なプリント基板上のカスタム集積回路の内部情報を取得することができる。
【００１９】
上記目的を達成するために、本発明に係る画像形成装置の特徴構成は、特許請求の範囲の書類の請求項４に記載した通り、請求項１から３の何れかに記載のカスタム集積回路を備えた制御回路により制御される点にある。
【００２０】
上述の構成によれば、画像形成装置は、制御回路としてのメインコントローラやエンジンコントローラ等のコントローラを複数有する複雑な構成であり、前記制御回路には複数のカスタム集積回路が搭載されていることが一般的であることから、本発明に係るカスタム集積回路を画像形成装置に適用することは好適な適用例となる。
【発明の効果】
【００２１】
本発明によれば、ＣＰＵが異常状態に陥ってもＣＰＵを介することなく内部情報を取得可能で、さらに、他のカスタム集積回路の内部情報もＣＰＵを介することなく取得可能なカスタム集積回路及びカスタム集積回路を備えた画像形成装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明によるカスタム集積回路を、画像形成装置としてのデジタル複写機に適用した実施形態について説明する。
【００２３】
前記デジタル複写機１は、図２（ａ）及び図２（ｂ）に示すように、原稿としての用紙をセットする原稿載置部２と、前記原稿から読み込んだデータを電子データに変換する画像読取部３と、前記画像読取部３によって電子データに変換された画像データに基づいて用紙上にトナー像を形成して出力する画像形成部４と、用紙上に出力されたトナー像を加熱して用紙上に定着させる定着部５と、用紙を搬送する搬送部６と、用紙が収容された給紙部７及び機械左側部に設けられた手差し給紙口（図示せず）と、各種のメニューを設定する複数のメニュー設定キー等が配置された操作部８とを備えて構成されている。
【００２４】
前記画像形成部４は、図２（ｂ）に示すように、像担持体４１と、前記像担持体４１の周囲に順に配置され、前記像担持体４１を帯電処理する帯電部材４２と、帯電された前記像担持体４１を露光して静電潜像を形成する露光部４３と、前記像担持体４１に形成された静電潜像にトナーを静電付着させてトナー像を顕像化する現像部４４と、現像された前記トナー像を用紙に転写する転写部４６と、転写後に前記像担持体４１に残留するトナーを除去して回収するクリーナ部４７と、前記像担持体４１表面の残留電位を落して均一にする除電ランプ４８とを備えて構成されている。
【００２５】
また、前記デジタル複写機１には、上述の各機能ブロックを制御するための複数のコントローラが設けられている。具体的には、図１に示すように、当該デジタル複写機１のシステムを統括するメインコントローラ１００と、上述の各機能ブロックを構成する駆動系を制御するエンジンコントローラ２００等を備えて構成されている。
【００２６】
前記メインコントローラ１００や前記エンジンコントローラ２００は、単一または複数の制御基板上に単一または複数のＣＰＵ１０１と、前記ＣＰＵ１０１により実行される制御プログラム等が格納されたＲＯＭ１０２と、制御データを格納するＲＡＭ１０３と、周辺回路としてのカスタム集積回路１１０等とを備えた制御回路として構成されており、前記ＣＰＵ１０１により実行される制御プログラム及び前記カスタム集積回路１１０等の関連するハードウェアにより前記デジタル複写機１に画像形成処理を実行させるための所定の機能が実現されるように構成されている。なお、本実施形態では、各コントローラは、単一の制御基板上に、夫々単一の前記ＣＰＵ１０１、前記ＲＯＭ１０２、前記ＲＡＭ１０３、及び前記カスタム集積回路１１０を備えている構成について説明する。
【００２７】
以下、本発明に係るカスタム集積回路１１０について説明する。なお、以下の説明では、コントローラとしてのメインコントローラ１００に備えられているカスタム集積回路１１０について説明する。
【００２８】
前記カスタム集積回路１１０は、コントローラ１００により制御データが設定されるレジスタ１２０と、前記レジスタ１２０に設定された制御データに基づいて所定の処理を実行する単一または複数の機能ブロック１３０と、前記レジスタ１２０から制御データを読出す第一アクセス回路１４０と、第二のコントローラ１０４により前記レジスタ１２０から制御データを読出す第二アクセス回路１５０を備えて構成されている。
【００２９】
前記レジスタ１２０は、以下で説明する機能ブロック１３０の各々について少なくとも一つ設けられており、自身と接続されている機能ブロック１３０についての動作条件やステータス等の制御データが格納されている。
【００３０】
前記機能ブロック１３０は、所定の処理として、前記デジタル複写機１に画像形成処理を実行させるための所定の機能のうち、前記コントローラ１００によって制御される機能に関する処理を実行する。
【００３１】
例えば、ある機能ブロック１３０Ａは、前記画像読取部３における画像処理制御を行なうブロックとして構成されており、前記画像読取部３のスキャナから読み込まれた画像データを圧縮して自身に備えられている画像メモリに格納する処理、濃度補正、カラー補正、拡縮処理等の画像処理、及び前記画像メモリに格納されている画像データを伸張して前記画像形成部４へ出力する処理等を行なう。このとき、前記機能ブロック１３０Ａは、レジスタ１２０Ａに格納されている動作条件データやステータスデータ等を参照して、前記画像メモリに格納されている画像データのうちの出力する画像データの特定や、画像データを出力するタイミング等を決定する。
【００３２】
また、他の機能ブロック１３０としては、前記デジタル複写機１が外部と通信を行なうためのネットワーク通信制御を行なう機能ブロック１３０Ｂや、ＵＳＢメモリといった可搬性メモリのデータ入出力等のメモリインタフェースに関する制御を行なう機能ブロック１３０ｎ等があり、例えば、前記機能ブロック１３０Ｂはレジスタ１２０Ｂに格納されている動作条件データやステータスデータ等を参照し、前記機能ブロック１３０ｎはレジスタ１２０ｎに格納されている動作条件データやステータスデータ等を参照する。
【００３３】
なお、前記機能ブロック１３０及び前記レジスタ１２０と他のコントローラ（例えば、エンジンコントローラ２００）との間でのデータの送受信は、インタフェースコントローラ１９０と後述するインタフェース回路１７０を介することで行なわれる。
【００３４】
前記第一アクセス回路１４０は、前記ＣＰＵ１０１の命令を受け取るとセレクタ１６０を制御して、複数のレジスタ１２０のうちの前記ＣＰＵ１０１からの命令で指定されたレジスタ１２０と前記第二アクセス回路１５０とを導通させることによって、前記レジスタ１２０から前記第二アクセス回路１５０とコネクタ１８０を介しての制御データの外部への出力を実行させる。
【００３５】
ところが、前記ＣＰＵ１０１に異常が発生した場合は、前記ＣＰＵ１０１は前記第一アクセス回路１４０に命令を送ることができなくなり、制御データの読出しができなくなる。
【００３６】
その場合、前記第二のコントローラ１０４を、前記コネクタ１８０を介して接続することによって、前記レジスタ１２０に格納されている制御データの読出しを行なう。
【００３７】
前記第二のコントローラ１０４は、前記コントローラ１００と同様に、ＣＰＵ、ＲＯＭ、ＲＡＭ、及び周辺回路等を備えて構成されており、前記ＲＯＭに格納された制御データの読出し等のデバッグ用の制御プログラムが前記ＣＰＵによって実行されることによって、制御データの読出しが実行される。
【００３８】
また、前記第二のコントローラ１０４は、外部ツール１０５（例えば、パーソナルコンピュータ）と接続され、前記外部ツール１０５は、前記第二のコントローラ１０４のデバッグによって読み取られた前記レジスタ１２０の制御データを前記外部ツール１０５の表示部に表示させ、デバッグに関する種々のコマンドやデータをキーボードやマウスといった入力部から入力する。
【００３９】
前記第二アクセス回路１５０は、入力クロック信号に同期して入力されるシリアルアドレスデータをパラレルアドレスデータに変換するシリアル／パラレル変換回路１５１と、変換されたパラレルアドレスデータに基づいて所定のレジスタをアクセスするデコーダ１５２と、アクセスされたレジスタの値をパラレル／シリアル変換したシリアル制御データを前記入力クロック信号に同期して出力するパラレル／シリアル変換回路１５３を備えて構成されている。
【００４０】
以下に詳述する。前記コントローラ１００に第二のコントローラ１０４が接続されると、前記第二のコントローラ１０４と前記第二アクセス回路１５０とが導通状態となって、前記第二のコントローラ１０４から前記カスタム集積回路１１０の制御データの読出しが可能となる、つまりデバッグモードに入る。なお、前記コントローラ１００に第二のコントローラ１０４が接続されたときの、他のカスタム集積回路２１０のデバッグモードへの切替については後述する。
【００４１】
デバッグモードに入ると、読出す制御データが格納されているレジスタ１２０のアドレスを示すシリアルアドレスデータが、信号線Ｌ２を通ってシリアル／パラレル変換回路１５１に入力してくる。前記シリアル／パラレル変換回路１５１は、信号線Ｌ１を通って入力してくる前記入力クロック信号に同期して、前記シリアルアドレスデータをパラレルアドレスデータに変換し、前記デコーダ１５２に出力する。
【００４２】
前記パラレルアドレスデータを受け取った前記デコーダ１５２は、前記セレクタ１６０を制御して、複数のレジスタ１２０のうちの前記パラレルアドレスデータで指定されたレジスタ１２０と前記パラレル／シリアル変換回路１５３とを導通させる。すると、当該レジスタ１２０に格納された制御データは、前記パラレル／シリアル変換回路１５３にてパラレル制御データからシリアル制御データに変換された後、前記コネクタ１８０を介して前記第二のコントローラ１０４へ出力される。
【００４３】
なお、図１では、前記第二アクセス回路１５０は、前記パラレル／シリアル変換回路１５３にて変換されたシリアル制御データと、他のカスタム集積回路２１０から入力してきたシリアル制御データとを選択入力させるセレクタ１５４を備えているが、前記セレクタ１５４について以下で説明する。また、前記パラレル／シリアル変換回路１５３におけるデータ変換は、前記入力クロック信号に同期して実行される。
【００４４】
ところで、前記カスタム集積回路１１０は、前記第二アクセス回路１５０を備えた他のカスタム集積回路２１０とデータを送受信するインタフェース回路１７０をさらに備え、前記第二のコントローラ１０４から入力されるモード切替信号により前記インタフェース回路１７０を介して前記入力クロック信号、前記シリアルアドレスデータ、前記シリアル制御データ及び前記モード切替信号を送受信可能に前記インタフェース回路１７０の動作モードを切り替えるインタフェース切替回路１７１を備えて構成されている。
【００４５】
以下に詳述する。前記カスタム集積回路１１０と前記他のカスタム集積回路２１０は、夫々に備えられているコネクタ１８１とコネクタ２８１、並びに各コネクタ間のケーブル３００によって接続されている。
【００４６】
また、前記他のカスタム集積回路２１０は、前記カスタム集積回路１１０と同様に構成されており、前記他のカスタム集積回路２１０のブロックで前記カスタム集積回路１１０のブロックと同じものについては、その符号の百の位を「１」から「２」に変更することで表している。例えば、前記他のカスタム集積回路２１０は、前記カスタム集積回路１１０のインタフェース回路１７０と同様の構成であるインタフェース回路２７０と、前記カスタム集積回路１１０のインタフェース切替回路１７１と同様の構成であるインタフェース切替回路２７１とを備えて構成されている。
【００４７】
なお、前記他のカスタム集積回路２１０の機能ブロック２３０としては、前記像担持体４１や前記搬送部６等を駆動させるためのモータの制御を行なう単数または複数の機能ブロック２３０Ａや、前記定着部５のヒータの温度制御を行なう機能ブロック２３０Ｂ等がある。
【００４８】
信号線Ｌ４を通って送信される前記モード切替信号は、前記コントローラ１００に前記第二のコントローラ１０４が接続されていない場合には抵抗Ｒ１によってプルダウンさせられローレベルに維持されているが、前記第二のコントローラ１０４が接続されると、前記第二のコントローラ１０４に備えられている基準電源Ｖｒｅｐによってハイレベルに強制的に変化させられる。
【００４９】
前記インタフェース切替回路１７１は、前記モード切替信号の信号レベルに基づいて、前記インタフェース回路１７０を介して前記他のカスタム集積回路２２０との送受信を行なう信号線を切り替える。詳述すると、前記インタフェース切替回路１７１は、前記モード切替信号がローレベルの場合、通常モードであると判断して前記インタフェースコントローラ１９０からの信号を選択し、前記モード切替信号がハイレベルの場合、デバッグモードであると判断して前記第二のコントローラ１０４からの信号を選択する。
【００５０】
前記第二のコントローラ１０４からの信号が選択されると、ハイレベルの前記モード切替信号が前記コネクタ１８１、２８１を介して前記インタフェース切替回路２７１に達し、ハイレベルの前記モード切替信号を受け取った前記インタフェース切替回路２７１は、デバッグモードであると判断して、前記第二のコントローラ１０４からの信号を選択する。
【００５１】
前記他のカスタム集積回路２１０においてデバッグモードであると判断されて、前記第二のコントローラ１０４からの信号が選択されると、前記第二のコントローラ１０４から前記入力クロック信号と前記シリアルアドレスデータが第二アクセス回路２５０に入力させられて、前記シリアルアドレスデータ（正確にはシリアル／パラレル変換回路２５１によって変換させられたパラレルアドレスデータ）によって指定されたレジスタ２２０に格納されている制御データが、前記第二アクセス回路２５０及び前記コネクタ２８１を介して、前記カスタム集積回路１１０へ送信される。
【００５２】
前記他のカスタム集積回路２１０からの制御データは、前記カスタム集積回路１１０において、前記インタフェース回路１７０、前記第二アクセス回路１５０、及び前記コネクタ１８０を介して、前記第二のコントローラ１０４へ送信される。
【００５３】
なお、前記第二アクセス回路１５０は、セレクタ１５４を備えて構成されており、前記セレクタ１５４は、前記カスタム集積回路１１０のレジスタ１２０に格納されている制御データと前記他のカスタム集積回路２１０のレジスタ２２０に格納されている制御データのうちの何れの制御データを前記第二のコントローラ１０４へ送信するかを、前記第二のコントローラからのシリアルアドレスデータに基づいて決定する。
【００５４】
つまり、前記シリアルアドレスデータが、前記レジスタ１２０を示すアドレスである場合は、前記レジスタ１２０に格納されている制御データを前記第二のコントローラ１０４へ送信し、前記シリアルアドレスデータが、前記レジスタ２２０を示すアドレスである場合は、前記レジスタ２２０に格納されている制御データを前記第二のコントローラ１０４へ送信する。
【００５５】
以上より、前記カスタム集積回路１１０に接続されている前記第二のコントローラ１０４によって、前記カスタム集積回路１１０とは異なる集積回路である前記他のカスタム集積回路２１０のデバッグが実行される。
【００５６】
以下、別実施形態について説明する。上述の実施形態では、カスタム集積回路１１０は、コントローラ１００のＣＰＵ１０１に異常が発生した場合に、第二のコントローラ１０４を接続することによってデバッグを行なう構成について説明したが、前記ＣＰＵ１０１の異常の有無に係わらず、前記第二のコントローラ１０４を接続することによってデバッグを行なう構成であってもよい。
【００５７】
例えば、図３に示すように、前記ＣＰＵ１０１及びＣＰＵ２０１を前記第二のコントローラ１０４と接続する新たな信号線Ｌ０を設けて、前記ＣＰＵ１０１は、自身が正常動作中であってもレジスタ１２０の読出しが可能な状態になったら、レディー信号（例えばハイレベル）を前記第二のコントローラ１０４に送る。また、前記レジスタ１２０の読出しが不可能ならビジー信号（例えばローレベル）を送る。なお、図３では図１と異なる箇所を破線で示している。
【００５８】
前記第二のコントローラ１０４は、レディー信号を受け取るとモード切替信号をプルアップさせてデバッグモードに切り替え、ビジー信号を受け取ると前記モード切替信号をプルダウンさせて通常モードに切り替える。
【００５９】
また、別の例として、カスタム集積回路１１０は、図４に示すように、第二アクセス回路１５０にスイッチ回路１５５を備えており、前記スイッチ回路１５５は、前記ＣＰＵ１０１からのレディー信号が入力された場合に、入力クロック信号、シリアルアドレスデータ、シリアル制御データ、及びモード切替信号の送受信を、前記第二のコントローラ１０４ではなく、前記ＣＰＵ１０１との間で行なう構成であってもよい。なお、図４では図１と異なる箇所を破線で示している。
【００６０】
上述の実施形態では、カスタム集積回路１１０は、前記カスタム集積回路１１０に他のカスタム集積回路２１０を接続した構成、つまり他のカスタム集積回路２１０を一個だけ接続した構成において、レジスタ１１０またはレジスタ２２０から制御データを読出す第二アクセス回路１５０を備えた構成について説明したが、前記カスタム集積回路１１０に接続される他のカスタム集積回路は一個に限らない。
【００６１】
詳述すると、図５に示すように、他のカスタム集積回路が二個以上接続されている構成であっても、インタフェース回路とインタフェース切替回路を備えたカスタム集積回路１１０〜ｎ１０の各々を数珠上に接続することによって、第二のコントローラ１０４が全てのカスタム集積回路１１０〜ｎ１０からレジスタ１２０〜ｎ２０に格納されている制御データを読み出すことが可能となるネットワークを構築する。
【００６２】
上述の実施形態では、第一アクセス回路１４０及び第二アクセス回路１５０は、レジスタ１２０から制御データを読出す構成について説明したが、前記第一アクセス回路１４０及び前記第二アクセス回路１５０は、前記制御データを前記レジスタ１２０へ書込むことも可能な構成であってもよい。
【００６３】
このような構成は、例えば、図６に示すように、前記第二アクセス回路１５０が、第二のコントローラ１０４から入力される制御データの書込みと読出しを指定する制御信号ＲＷに基づき、制御データの書込みが指定された場合は入力クロック信号に同期して前記第二のコントローラ１０４から入力されるシリアル制御データをパラレル制御データに変換してレジスタ１２０に出力し、制御データの読出しが指定された場合はレジスタ１２０から入力されるパラレル制御データをシリアル制御データに変換して前記第二のコントローラ１０４に出力する変換回路１５６を備え、前記レジスタ１２０と前記第二のコントローラ１０４との間で制御データを送受信させることによって実現される。
【００６４】
なお、上述の実施形態は何れも本発明の一実施例に過ぎず、当該記載により本発明の範囲が限定されるものではなく、各部の具体的構成は本発明による作用効果を奏する範囲において適宜変更することができることは言うまでもない。
【図面の簡単な説明】
【００６５】
【図１】本発明を適用したカスタム集積回路のブロック構成図
【図２】（ａ）は、本発明を適用したデジタル複写機の外観を示し、（ｂ）は、本発明を適用したデジタル複写機の内部を示す説明図
【図３】本発明を適用したカスタム集積回路に信号線を追加した場合のブロック構成図
【図４】本発明を適用したカスタム集積回路にスイッチ回路を追加した場合のブロック構成図
【図５】本発明を適用したカスタム集積回路を複数接続してネットワークを構築した場合のブロック構成図
【図６】制御データのレジスタへの書込みを可能としたカスタム集積回路のブロック構成図
【符号の説明】
【００６６】
１：デジタル複写機
１００：コントローラ
１０４：第二のコントローラ
１１０：カスタム集積回路
１２０：レジスタ
１３０：機能ブロック
１４０：第一アクセス回路
１５０：第二アクセス回路
１５１：シリアル／パラレル変換回路
１５２：デコーダ
１５３：パラレル／シリアル変換回路
１７０：インタフェース回路
１７１：インタフェース切替回路
２１０：他のカスタム集積回路
【図１】
2008198000.tif 000003
【図２】
2008198000.tif 000004
【図３】
2008198000.tif 000005
【図４】
2008198000.tif 000006
【図５】
2008198000.tif 000007
【図６】
2008198000.tif 000008