(57)【要約】【課題】複数の非同期の転送要求がどのようなタイミングで入っても、アービタ部を安定動作させる。【解決手段】アービタ回路は、ライト転送用とリード転送用のアービタ部４０−１，４０−２と、その間をつなぐディレイ部５０とにより構成されている。各アービタ部４０−１，４０−２は、転送要求信号arbWT，arbRTを反転するインバータ４１と、その反転信号をセットしてセット信号setW，setRを出力するFF４２と、転送終了信号arbENDによりFF４２をリセットするNANDゲート４３と、他のアービタ部からのセット信号setRb，setWで自己のセット信号setW，setRの出力に制限をかけるNANDゲート４４と、このNANDゲート４５の出力信号のパルス幅を補正してセット信号setR，setWを出力するパルス幅補正回路４５と、補正されたセット信号setR，setWのふらつきを吸収して転送信号AOWT，AORTを端子AOTへ出力するフィルタ回路４６とにより構成されている。【選択図】図１
2008015964.tif 000002
【特許請求の範囲】
【請求項１】
転送要求信号をセットして内部セット信号を生成するセット回路と、
転送の終了によって前記セット回路をリセットするリセット回路と、
前記内部セット信号を入力して第１のセット信号を出力し、他の転送要求の第２のセット信号が与えられると、前記第１のセット信号の出力を制限するセット信号出力回路と、
前記セット信号出力回路から出力される前記第１のセット信号を入力し、この第１のセット信号のパルス幅が所定幅以下のときには一定時間以上のパルス幅に補正して前記第１のセット信号を出力するパルス幅補正回路と、
前記パルス幅補正回路から出力される前記第１のセット信号のふらつきを吸収して転送信号を出力するフィルタ回路と、
を有することを特徴とするアービタ部。
【請求項２】
前記パルス幅補正回路は、
前記セット信号出力回路から出力される前記第１のセット信号によりセットされて、補正された前記第１のセット信号を出力するフリップフロップ回路と、
前記フリップフロップ回路の出力信号に対応した信号を前記一定時間以上遅延して前記フリップフロップ回路をリセットする遅延回路と、
を有することを特徴とする請求項１記載のアービタ部。
【請求項３】
転送要求信号をセットして内部セット信号を生成するセット回路と、
転送の終了によって前記セット回路をリセットするリセット回路と、
前記内部セット信号が生成されると、所定時間、他の転送要求の第２のセット信号をラッチし、前記所定時間が経過すると、前記ラッチを解除して前記第２のセット信号を受け付けるセット信号ラッチ回路と、
前記内部セット信号を入力して第１のセット信号を出力し、前記セット信号ラッチ回路から前記第２のセット信号が与えられると、前記第１のセット信号の出力を制限するセット信号出力回路と、
前記セット信号出力回路から出力される前記第１のセット信号のふらつきを吸収して転送信号を出力するフィルタ回路と、
を有することを特徴とするアービタ部。
【請求項４】
前記セット信号ラッチ回路は、
前記内部セット信号が生成されると、前記所定時間のパルス幅を有するワンショットパルスを発生するワンショットパルス回路と、
前記第２のセット信号をラッチし、前記所定時間が経過すると、前記ラッチを解除して前記第２のセット信号を受け付けるラッチ部と、
を有することを特徴とする請求項３記載のアービタ部。
【請求項５】
優先順位の異なる複数の転送要求信号を受け入れて優先順位付けを行い、この優先順位付けの行われた複数の転送信号を順に出力するアービタ回路において、
前記アービタ回路は、
優先順位の高い前記転送要求信号を受け入れてこれに対応する第１のセット信号及び前記転送信号を出力する第１のアービタ部と、
優先順位の低い１つ又は複数の前記転送要求信号をそれぞれ受け入れてこれに対応する第２のセット信号及び前記転送信号を出力する１つ又は複数の第２のアービタ部と、
前記１つ又は複数の第２のアービタ部からそれぞれ出力される前記第２のセット信号を遅延して第３のセット信号を前記第１のアービタ部及び他の前記第２のアービタ部にそれぞれ与える１つ又は複数の遅延部とを備え、
前記第１及び第２のアービタ部はそれぞれ、
前記転送要求信号をセットして内部セット信号を生成するセット回路と、
転送の終了によって前記セット回路をリセットするリセット回路と、
前記内部セット信号を入力して前記第１又は第２のセット信号を出力し、他の転送要求の前記第１又は第３のセット信号が与えられると、前記第１又は第２のセット信号の出力を制限するセット信号出力回路と、
前記セット信号出力回路から出力される前記第１又は第２のセット信号を入力し、この第１又は第２のセット信号のパルス幅が所定幅以下のときには一定時間以上のパルス幅に補正して前記第１又は第２のセット信号を出力するパルス幅補正回路と、
前記パルス幅補正回路から出力される前記第１又は第２のセット信号のふらつきを吸収して前記転送信号を出力するフィルタ回路と、
を備えたことを特徴とするアービタ回路。
【請求項６】
優先順位の異なる複数の転送要求信号を受け入れて優先順位付けを行い、この優先順位付けの行われた複数の転送信号を順に出力するアービタ回路において、
前記アービタ回路は、
優先順位の高い前記転送要求信号を受け入れてこれに対応する第１のセット信号及び前記転送信号を出力する第１のアービタ部と、
優先順位の低い１つ又は複数の前記転送要求信号をそれぞれ受け入れてこれに対応する第２のセット信号及び前記転送信号を出力する１つ又は複数の第２のアービタ部と、
前記１つ又は複数の第２のアービタ部からそれぞれ出力される前記第２のセット信号を遅延して第３のセット信号を前記第１のアービタ部及び他の前記第２のアービタ部にそれぞれ与える１つ又は複数の遅延部とを備え、
前記第１及び第２のアービタ部はそれぞれ、
前記転送要求信号をセットして内部セット信号を生成するセット回路と、
転送の終了によって前記セット回路をリセットするリセット回路と、
前記内部セット信号が生成されると、所定時間、他の転送要求の前記第１又は第３のセット信号をラッチし、前記所定時間が経過すると、前記ラッチを解除して前記他の転送要求の第１又は第３のセット信号を受け付けるセット信号ラッチ回路と、
前記内部セット信号を入力して前記第１又は第２のセット信号を出力し、前記セット信号ラッチ回路から前記他の転送要求の第１又は第３のセット信号が与えられると、前記第１又は第２のセット信号の出力を制限するセット信号出力回路と、
前記セット信号出力回路から出力される前記第１又は第２のセット信号のふらつきを吸収して前記転送信号を出力するフィルタ回路と、
を備えたことを特徴とするアービタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ファーストイン・ファーストアウト・メモリ（以下「FIFOメモリ」という。）等で使われているアービタ部とそれを有するアービタ回路、特に、非同期でリード動作（読み出し動作）、ライト動作（書き込み動作）等を行った際の誤動作を防止できるアービタ部とそれを有するアービタ回路に関するものである。
【背景技術】
【０００２】
図２は、従来のFIFOメモリを示す概略の構成図である。
このFIFOメモリは、ライトデータDinを入力するデータ入力バッファ（Dinバッファ）１と、このデータ入力バッファ１に入力されたライトデータDinをシリアルライト形式で読み出して記憶する例えば２面のメモリバンク１０−１，１０−２と、このメモリバンク１０−１，１０−２からシリアルリード形式で読み出されたリードデータDoutを外部へ出力する出力バッファ（Doutバッファ）２とを備えている。
【０００３】
各メモリバンク１０−１，１０−２は、入力バッファ１から入力されたライトデータDinを一時保持して所定のタイミングで転送（ライト転送）するライトレジスタ１１−１，１１−２と、転送されたライトデータDinを格納する複数のダイナミック・ランダム・アクセス・メモリセル（以下「DRAMセル」という。）が配列されたメモリアレイ１２−１，１２−２と、このメモリアレイ１２−１，１２−２から、書き込まれた順に読み出されて転送（リード転送）されたリードデータDoutを一時保持するリードレジスタ１３−１，１３−２とを備えている。リードレジスタ１３−１，１３−２に一時保持されたリードデータDoutは、シリアルリード形式で出力バッファ２に読み出され、外部へ出力される。
【０００４】
図３は、図２のFIFOメモリのライト動作及びリード動作を示すタイミングチャートである。
【０００５】
FIFOメモリのメモリアレイ１２−１，１２−２は、DRAMセルで構成されており、リード動作とライト動作が非同期であり、リードとライトが同時に行われるとデータが破壊されるため、メモリアレイ１２−１，１２−２に直接アクセスすることができない。そこで、リードレジスタ１３−１，１３−２とライトレジスタ１１−１，１１−２を介してメモリアレイ１２−１，１２−２にアクセスするようになっている。
【０００６】
メモリバンク１０−１のレジスタ１３−１，１１−１にリード動作やライト動作を行っている時には、メモリバンク１０−２で転送動作を行うようになっている。リード用、ライト用それぞれのレジスタ１３−１，１３−２，１１−１，１１−２が用意されているため、同じメモリバンク１０−１又は１０−２へのリード、ライト同時アクセスも可能である。これにより、非同期のリード動作、ライト動作を同時に連続して行うことが可能となっている。
【０００７】
例えば、メモリバンク１０−１において、リードレジスタ１３−１がシリアルリード状態になると、リード転送要求信号arbRTが出力され、メモリアレイ１２−１からリードレジスタ１３−１へリード転送が行われる。又、ライトレジスタ１１−１がシリアルライト状態になると、ライト転送要求信号arbWTが出力され、ライトレジスタ１１−１からメモリアレイ１２−１へライト転送が行われる。
【０００８】
このように、FIFOメモリの場合、リード動作とライト動作が完全非同期で行われるため、内部のリード転送動作（メモリアレイ１２−１，１２−２からリードレジスタ１３−１，１３−２にデータを転送する動作）、ライト転送動作（ライトレジスタ１１−１，１１−２に書き込まれたデータをメモリアレイ１２−１，１２−２に転送する動作）も完全に非同期で行われる。
【０００９】
しかし、メモリアレイ１２−１，１２−２へのリード動作、ライト動作を同時に行うことができないため、リード動作とライト動作のタイミングをずらしてメモリアレイ１２−１，１２−２ヘのアクセスを行うようになっている。そのメモリアレイ１２−１，１２−２へのアクセスのタイミング及び優先順位を決める回路としてFIFOメモリに、例えば、下記の特許文献等に記載されたアービタ回路が搭載されている。
【００１０】
【特許文献１】特開２００４−３４８４６３号公報
【００１１】
図４は、特許文献１等に記載された従来のアービタ回路の構成図である。
通常のアービタ回路では、ライト転送、リード転送、ライトリセット転送、リードリセット転送、リフレッシュ動作等の複数の転送動作を制御（コントロール）しているが、ここでは説明を簡単にするために、ライト転送とリード転送の２つの転送に絞って説明する。
【００１２】
アービタ回路は、ライト転送用とリード転送用の２つのアービタ部２０−１，２０−２と、その間をつなぐ信号遅延用のディレイ部（Delay部）３０とにより構成されている。各アービタ部２０−１，２０−２には、ライト転送要求信号arbWT又はリード転送要求信号arbRTと、転送動作の終了を知らせる転送終了信号arbENDを入力とし、ライト転送信号AOWT又はリード転送信号AORTを出力としている。
【００１３】
又、転送動作がそれぞれのアービタ部２０−１，２０−２にセットされたことを示すライトセット信号setW又はリードセット信号setRが出力され、他のアービタ部の入力端子o_setbに接続されている。尚、ライト転送の優先順位を上げるため、リード転送用アービタ部２０−２のリードセット信号setRの端子setbからライト転送用アービタ部２０−１の入力端子o_setb間には、リードセット信号setRを遅延して遅延されたリードセット信号setRbを入力端子o_setbに与えるディレイ部３０が接続されている。
【００１４】
FIFOメモリの場合、リード動作とライト動作が完全非同期となっており、何時転送要求が発生するか分からないので、１つのクロック（共通クロック）に同期させることができない。又、リフレッシュ用の要求もあり、これはリード動作とライト動作とも違うタイミングで発生する。
【００１５】
このような完全非同期の要求に対して、優先順位を決められるように、個別の例えばライト転送用アービタ部２０−１とリード転送用アービタ部２０−２とを互いの信号（即ち、リードセット信号setR、ライトセット信号setW）で押さえ込むような回路にし、その押さえ込む信号（即ち、リードセット信号setR）にディレイ部３０を設けて、差別化をして優先順位を決めるような回路構成となっている。
【００１６】
図５は、図４中のアービタ部２０−１，２０−２の構成例を示す回路図である。
各アービタ部２０−１，２０−２は、同一の回路構成である。各アービタ部２０−１，２０−２は、端子arbTから入力される転送要求信号（ライト転送要求信号arbWT又はリード転送要求信号arbRT）を反転するインバータ２１と、その反転信号をセットしてセット信号setW又はsetRを出力するための２つの否定論理積ゲート（以下「NANDゲート」という。）からなるフリップフロップ回路（以下「FF」という。）２２と、端子arbEから入力される転送終了信号arbENDによりFF２２をリセットするためのNANDゲート２３と、他のアービタ部からのセット信号setW又はsetRbで自己のセット信号setW，setRの出力に制限をかけるNANDゲート２４と、このNANDゲート２４から出力されるセット信号（ライトセット信号setW又はリードセット信号setR）のふらつきを吸収し、転送信号（ライト転送信号AOWT又はリード転送信号AORT）を出力するためのフィルタ回路２５とにより構成されている。
【００１７】
図６は、図４中のディレイ部３０の構成例を示す回路図である。
このディレイ部３０は、入力端子INに接続された信号反転用の１段目のインバータ３１と、このインバータ３１の出力電荷を蓄積するコンデンサ３２と、このコンデンサ３２の端子電圧を反転して出力端子OUTから出力する２段目のインバータ３３とにより構成されている。
【００１８】
１段目のインバータ３１は、チャネル幅Ｗの小さなPチャネル型MOSトランジスタ（以下「PMOS」という。）３１ａと、チャネル幅Ｗの大きなNチャネル型MOSトランジスタ（以下「NMOS」という。）３１ｂとを有し、これらのPMOS３１ａ及びNMOS３１ｂが、電源端子VDDと接地端子GNDとの間に直列に接続されている。このインバータ３１の出力側のノードnodeAは、コンデンサ３２を介して接地端子GNDに接続されると共に、２段目のインバータ３３の入力側に接続されている。２段目のインバータ３２は、チャネル幅Ｗの大きなPMOS３３ａとチャネル幅Ｗの小さなNMOS３３ｂとを有し、これらのPMOS３３ａ及びNMOS３３ｂが、電源端子VDDと接地端子GNDとの間に直列に接続され、この出力側に出力端子OUTが接続されている。
【００１９】
入力端子INから入力された信号は、１段目のインバータ３１で反転され、この出力電圧の電荷がコンデンサ３２に蓄積され、このコンデンサ３２の端子電圧が２段目のインバータ３３で反転される。これにより、入力信号が所定時間遅延されて出力端子OUTから出力される。
【００２０】
図７は、図５中のフィルタ回路２５の構成例を示す回路図である。
このフィルタ回路２５は、入力端子INから入力される入力信号を反転するインバータ２５ａと、このインバータ２５ａの出力信号を遅延するインバータ２５ｂ−１、コンデンサ２５ｂ−２及びインバータ２５ｂ−３からなる遅延回路２５ｂと、この遅延回路２５ｂの出力信号とインバータ２５ａの出力信号との否定論理積を求めるNANDゲート２５ｃと、このNANDゲート２５ｃの出力信号を反転して出力端子OUTから出力するインバータ２５ｄとにより構成されている。このような構成により、入力信号のふらつきが吸収される。
【００２１】
図８は、図４の従来のアービタ回路の動作を示すタイミングチャートである。
先ず、リード転送要求信号arbRT（＝論理“Ｈ”）が入ると、リード転送用アービタ部２０−２内のFF２２にセットされ、セット信号setRが論理“Ｌ”となる。このままであれば、フィルタ回路２５での遅延時間後に、端子AOTから出力されるリード転送信号AORTが“Ｈ”となり、リード転送が行われるが、アービタ部２０−１，２０−２の動作説明のため、リード転送要求直後に、より優先順位の高いライト転送要求が入ったとして説明する。
【００２２】
ライト転送要求信号arbWT（＝“Ｈ”）が入ると、ライト転送用アービタ部２０−１内のFF２２がセットされ、ライト用セット信号setWが論理“Ｌ”となる。リードセット信号setRの端子setbからライト転送用アービタ部２０−１には、ディレイ部３０を通して接続されているため、ライト用セット信号setWが先に効いて、リード用セット信号setRは“Ｈ”となる。その後、フィルタ回路２５での遅延時間後に、端子AOTから出力されるライト転送信号AOWTが“Ｈ”となって、ライト転送が行われる。ライト転送が終了すると、転送終了信号arbENDが“Ｈ”となり、ライト転送用アービタ部２０−１がリセットされ、ライト用セット信号setWが“Ｈ”となり、それを受けて、リード用セット信号setRが“Ｌ”となって、次にリード転送が行われる。
【００２３】
以上のように、２つの転送要求が同時に入った場合には、その優先順位から、どちらか一方の転送動作を先に行い、その後に他方の転送動作を行うようになっている。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、従来方式のアービタ回路の場合、一方のセット信号で他方のセット信号出力を止めに行く方式となっているため、２つの転送要求のタイミングによっては、セット信号が“Ｈ”、“Ｌ”を繰り返し、安定しなくなる危険性がある。この課題を以下（１）、（２）で詳細に説明する。
【００２５】
（１）  従来のアービタ回路の課題１
図９は図４の従来のアービタ回路の課題１を示すタイミングチャート、及び、図１０は図６のディレイ部３０の動作を示すタイミングチャートである。
【００２６】
図９に示すように、リードセット信号setRがライト転送用アービタ部２０−１のセット信号出力を止めに行くタイミングと、ライトセット信号setWがリード転送用アービタ部２０−２のセット信号出力を止めに行くタイミングとが、ちょうど半周期ずれてしまうと、セット信号setR，setWが発振してしまい、フィルタ回路２５で吸収しきれなくなって、ライト、リード用の転送信号AOWT，AORTがどちらも“Ｈ”となったりして、誤動作を引き起こすこととなる。
【００２７】
それを防ぐためにディレイ部３０は、図１０に示すように、入力に対して“Ｌ”パルス幅が短くなるように設定されており、タイミングが合ってしまった場合でも、リードセット信号setRが“Ｈ”、“Ｌ”を繰り返すうちに、パルス幅が減衰して安定するような回路構成となっている。しかし、この場合にも、次の（２）の課題２、３がある。
【００２８】
（２）  従来のアービタ回路の課題２、３
図１１は図４の従来のアービタ回路の課題２を示すタイミングチャート、図１２は図４の従来のアービタ回路の課題３を示すタイミングチャート、及び、図１３は図６においてパルス幅が短い場合のディレイ部３０の動作を示すタイミングチャートである。
【００２９】
前記（１）の様な回路的工夫をしていても、図１２に示すようなタイミングで転送要求が入った場合には、セット信号setR，setWが発振して、安定しない危険性が残っている。この課題を図１２と図１３に示すパルス幅が短い場合のディレイ部３０の動作を使って説明する。
【００３０】
転送要求のタイミングによっては、図１２に示すように、セット信号setR，setWの“Ｌ”又は“Ｈ”のパルス幅が極端に短くなる場合がある。その場合、図１３に示すように、ディレイ部３０内のノードnodeAはフル振幅せず、入力に対して出力のパルス幅がほとんど変わらなくなってしまい、パルス幅が減衰しないため、セット信号setR，setWが発振し、安定しなくなってしまう。
【００３１】
以上のように、非同期で動作するリード及びライトの転送要求のタイミングによっては、アービタ回路のセット信号setR，setWのパルス幅が極端に短くなり、セット信号setR，setWが発振して安定しなくなり、転送動作の誤動作を招く危険性があった。
【課題を解決するための手段】
【００３２】
本発明のうちの第１の発明のアービタ部は、転送要求信号をセットして内部セット信号を生成するセット回路と、転送の終了によって前記セット回路をリセットするリセット回路と、前記内部セット信号を入力して第１のセット信号を出力し、他の転送要求の第２のセット信号が与えられると、前記第１のセット信号の出力を制限するセット信号出力回路と、前記セット信号出力回路から出力される前記第１のセット信号を入力し、この第１のセット信号のパルス幅が所定幅以下のときには一定時間以上のパルス幅に補正して前記第１のセット信号を出力するパルス幅補正回路と、前記パルス幅補正回路から出力される前記第１のセット信号のふらつきを吸収して転送信号を出力するフィルタ回路とを有している。
【００３３】
第２の発明のアービタ部は、転送要求信号をセットして内部セット信号を生成するセット回路と、転送の終了によって前記セット回路をリセットするリセット回路と、前記内部セット信号が生成されると、所定時間、他の転送要求の第２のセット信号をラッチし、前記所定時間が経過すると、前記ラッチを解除して前記第２のセット信号を受け付けるセット信号ラッチ回路と、前記内部セット信号を入力して第１のセット信号を出力し、前記セット信号ラッチ回路から前記第２のセット信号が与えられると、前記第１のセット信号の出力を制限するセット信号出力回路と、前記セット信号出力回路から出力される前記第１のセット信号のふらつきを吸収して転送信号を出力するフィルタ回路とを有している。
【００３４】
第３の発明のアービタ回路は、優先順位の異なる複数の転送要求信号を受け入れて優先順位付けを行い、この優先順位付けの行われた複数の転送信号を順に出力するアービタ回路において、前記アービタ回路は、優先順位の高い前記転送要求信号を受け入れてこれに対応する第１のセット信号及び前記転送信号を出力する第１のアービタ部と、優先順位の低い１つ又は複数の前記転送要求信号をそれぞれ受け入れてこれに対応する第２のセット信号及び前記転送信号を出力する１つ又は複数の第２のアービタ部と、前記１つ又は複数の第２のアービタ部からそれぞれ出力される前記第２のセット信号を遅延して第３のセット信号を前記第１のアービタ部及び他の前記第２のアービタ部にそれぞれ与える１つ又は複数の遅延部とを備えている。前記第１及び第２のアービタ部は、それぞれ第１の発明のアービタ部により構成されている。
【００３５】
第４の発明のアービタ回路は、第３のアービタ回路において、前記第１及び第２のアービタ部は、それぞれ第２の発明のアービタ部により構成されている。
【発明の効果】
【００３６】
第１、第３の発明によれば、各アービタ部内にパルス補正回路を設けたので、複数の非同期の転送要求がどのようなタイミングで入っても、セット信号はある一定以上のパルス幅を確保することができ、アービタ部を安定動作させることができる。
【００３７】
第２、第４の発明によれば、各アービタ部内にセット信号ラッチ回路を設けたので、前記第１、第３の発明の効果に加え、アービタ部が安定するまでの時間を短くできる。
【発明を実施するための最良の形態】
【００３８】
アービタ回路は、優先順位の異なる複数の転送要求信号を受け入れて優先順位付けを行い、この優先順位付けの行われた複数の転送信号を順に出力する回路であり、第１のアービタ部と、１つ又は複数の第２のアービタ部と、１つ又は複数の遅延部とを備えている。
【００３９】
前記第１のアービタ部は、優先順位の高い前記転送要求信号を受け入れてこれに対応する第１のセット信号及び前記転送信号を出力する。前記第２のアービタ部は、優先順位の低い１つ又は複数の前記転送要求信号をそれぞれ受け入れてこれに対応する第２のセット信号及び前記転送信号を出力する。前記遅延部は、前記１つ又は複数の第２のアービタ部からそれぞれ出力される前記第２のセット信号を遅延して第３のセット信号を前記第１のアービタ部及び他の前記第２のアービタ部にそれぞれ与える。
【００４０】
前記第１及び第２のアービタ部はそれぞれ、セット回路と、リセット回路と、セット信号出力回路と、パルス幅補正回路と、フィルタ回路とを備えている。前記セット回路は、記転送要求信号をセットして内部セット信号を生成する。前記リセット回路は、転送の終了によって前記セット回路をリセットする。前記セット信号出力回路は、前記内部セット信号を入力して前記第１又は第２のセット信号を出力し、他の転送要求の前記第１又は第３のセット信号が与えられると、前記第１又は第２のセット信号の出力を制限する。
【００４１】
前記パルス幅補正回路は、前記セット信号出力回路から出力される前記第１又は第２のセット信号を入力し、この第１又は第２のセット信号のパルス幅が所定幅以下のときには一定時間以上のパルス幅に補正して前記第１又は第２のセット信号を出力する。更に、前記フィルタ回路は、前記パルス幅補正回路から出力される前記第１又は第２のセット信号のふらつきを吸収して前記転送信号を出力する。
【実施例１】
【００４２】
（実施例１の構成）
図１（ａ）〜（ｃ）は、本発明の実施例１を示すアービタ回路の構成図であり、同図（ａ）は全体の構成図、同図（ｂ）はアービタ部の構成例を示す回路図、及び、同図（ｃ）はパルス幅補正回路の構成例を示す回路図である。
【００４３】
図１（ａ）に示すアービタ回路は、例えば、従来の図２のようなFIFOメモリに設けられる回路であり、従来の図４のアービタ回路と同様に、ライト転送、リード転送、ライトリセット転送、リードリセット転送、リフレッシュ動作等の複数の転送動作をコントロールしているが、説明を簡単にするために、リード転送とライト転送の２つの転送に絞って図示されている。
【００４４】
図１（ａ）のアービタ回路は、従来の図４と同様に、ライト転送用とリード転送用の２つのアービタ部４０−１，４０−２と、その間をつなぐ信号遅延用の遅延部（例えば、ディレイ部）５０とにより構成されている。各アービタ部４０−１，４０−２には、ライト転送要求信号arbWT又はリード転送要求信号arbRTを入力する端子arbTと、転送動作の終了を知らせる転送終了信号arbENDを入力する端子arbEと、ディレイ部５０により遅延されたリードセット信号setRb又はライトセット信号setWを入力する端子o_setbと、ライト転送信号AOWT又はリード転送信号AORTを出力する端子AOTと、ライトセット信号setW又はリードセット信号setRを出力する端子setbとを有している。
【００４５】
各アービタ部４０−１，４０−２の端子setbからは、転送動作がそれぞれのアービタ部４０−１，４０−２にセットされたことを示すライトセット信号setW又はリードセット信号setRが出力され、他のアービタ部４０−２又は４０−１の端子o_setbに入力される。ライト転送の優先順位を上げるため、リード転送用アービタ部４０−２のリードセット信号setRの端子setbからライト転送用アービタ部４０−１の入力端子o_setb間には、ディレイ部５０が接続されている。
【００４６】
FIFOメモリの場合、従来と同様に、リード動作とライト動作が完全非同期となっており、このような完全非同期の要求に対して、優先順位を決められるように、個別の例えばライト転送用アービタ部４０−１とリード転送用アービタ部４０−２を互いの信号（即ち、遅延されたリードセット信号setRb、ライトセット信号setW）で押さえ込むような回路にし、その押さえ込む信号（即ち、リードセット信号setR）にディレイ部５０を設けて、差別化をして優先順位を決めるような回路構成となっている。ディレイ部５０は、例えば、従来の図６のディレイ部３０と同様の構成である。
【００４７】
図１（ｂ）に示す各アービタ部４０−１，４０−２は、同一の回路構成であり、端子arbTから入力される転送要求信号（ライト転送要求信号arbWT又はリード転送要求信号arbRT）を反転するインバータ４１と、その反転信号をセットしてセット信号setW又はsetRを出力するためのセット回路（例えば、２つのNANDゲート４２ａ，４２ｂからなるFF４２）と、端子arbEから入力される転送終了信号arbENDによりFF４２をリセットするためのリセット回路（例えば、NANDゲート４３）と、端子o_setbから入力される他のアービタ部からのセット信号setRb又はsetWで自己のセット信号setW又はsetRの出力に制限をかけるセット信号出力回路（例えば、NANDゲート４４）と、このNANDゲート４５の出力信号を入力端子INから入力してその出力信号のパルス幅を補正して補正されたセット信号（リードセット信号setR又はライトセット信号setW）を出力端子OUTから端子setbへ出力するパルス幅補正回路４５と、補正されたセット信号setbR又はsetWのふらつきを吸収して転送信号（ライト転送信号AOWT又はリード転送信号AORT）を端子AOTへ出力するフィルタ回路４６とにより構成されている。
【００４８】
フィルタ回路４６は、例えば、従来の図７のフィルタ回路２５と同様の構成である。本実施例１のアービタ部４０−１，４０−２の特徴は、従来の図５のアービタ部２０−１，２０−２に対して、アービタ部内のセット信号出力の前に、パルス幅補正回路４５を追加した構成となっている。
【００４９】
図１（ｃ）に示すパルス幅補正回路４５は、入力端子INから入力されるNANDゲート４４の出力信号によりセットされる２つのNANDゲート４５ａ−１，４５ａ−２からなるFF４５ａと、このFF４５ｂの出力信号を反転して補正後のセット信号setR又はsetWを出力端子OUTから出力するインバータ４５ｂと、その補正後のセット信号setR又はsetWを遅延してFF４５ａをリセットする遅延回路４５ｃとにより構成されている。遅延回路４５ｃは、２段のインバータ４５ｃ−１，４５ｃ−３間にコンデンサ４５ｃ−２が分岐接続された構成になっている。
【００５０】
このパルス幅補正回路４５では、入力端子INが“Ｌ”になるとFF４５ａがセットされ、遅延回路４５ｃを介した帰還（フィードバック）によりFF４５ａがリセットするまで、出力端子OUTを“Ｌ”に保持する回路構成となっている。尚、出力端子OUTの“Ｌ”期間は、遅延回路４５ｃにて決まるものであり、アービタ部４０−１，４０−２が安定動作するのに必要な時間が確保されているものとする。
【００５１】
（実施例１の動作）
図１４は、図１のアービタ回路の動作を示すタイミングチャートである。
先ず、リード転送要求信号arbRT（＝“Ｈ”）が入ると、リード転送用アービタ部４０−２内において、そのリード転送要求信号arbRTの“Ｈ”がインバータ４１で反転されてFF４２にセットされ、このFF４２から出力されるリード用セット信号setRが“Ｌ”となる。このままであれば、NANDゲート４４の出力信号が“Ｈ”となり、この“Ｈ”のパルス幅がパルス幅補正回路４５で補正され、フィルタ回路４６での遅延時間後に、端子AOTから出力されるリード転送信号AORTが“Ｈ”となり、リード転送が行われるが、アービタ部４０−１，４０−２の動作説明のため、リード転送要求の一定時間後に、より優先順位の高いライト転送要求が入ったとして説明する。
【００５２】
ライト転送要求信号arbWT（＝“Ｈ”）が入ると、ライト転送用アービタ部４０−１内において、そのライト転送要求信号arbWTの“Ｈ”がインバータ４１で反転されてFF４２がセットされ、このFF４２から出力されるライト用セット信号setWが“Ｌ”になると共に、パルス幅補正回路４５の入力が“Ｌ”になる。ディレイ部５０で遅延されたリード用セット信号setRbがライト用アービタ部４０−１の端子o_setbから入力されるので、このライト用アービタ部４０−１内のNANDゲート４４により、パルス幅補正回路４５の入力が、最小の“Ｌ”パルス幅となる。
【００５３】
しかし、パルス補正回路４５にて“Ｌ”パルス幅が補正されるため、ライト用セット信号setWはある一定時間以上の“Ｌ”パルス幅を確保できる。それを受けて、リード転送用アービタ部４０−２内のNANDゲート４４により、リード用セット信号setRもある一定以上の“Ｈ”パルス幅を確保できるため、ディレイ部５０のパルス幅減衰効果により、ライト用セット信号setWは安定していき、フィルタ回路４６でふらつきが吸収され、端子AOTから出力されるライト転送信号AOWTが先に“Ｈ”にセットされて正常動作となり、ライト転送が行われる。
【００５４】
ライト転送が終了すると、従来と同様に、転送終了信号arbENDが“Ｈ”となり、ライト転送用アービタ部４０−１内の端子arbE及びNANDゲート４３を介してFF４２がリセットされ、ライト用セット信号setWが“Ｈ”となり、それを受けて、リード用セット信号setRが“Ｌ”となって、次にリード転送が行われる。
【００５５】
（実施例１の効果）
実施例１によれば、各アービタ部４０−１，４０−２内にパルス補正回路４５を設けたので、非同期のリード、ライト転送要求がどのようなタイミングで入っても、セット信号setR，setWはある一定以上のパルス幅を確保することができ、アービタ部４０−１，４０−２を安定動作させることができる。
【実施例２】
【００５６】
（実施例２の構成）
図１５（ａ）、（ｂ）は、本発明の実施例２を示すアービタ回路におけるアービタ部の構成図であり、同図（ａ）はアービタ部の構成例を示す回路図、及び、同図（ｂ）はセット信号ラッチ回路の構成例を示す回路図である。この図１５（ａ）、（ｂ）において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５７】
本実施例２のアービタ回路の全体の構成は、実施例１の図１（ａ）と同様であるが、このアービタ回路を構成する各アービタ部４０−１，４０−２の回路構成が実施例１と異なっている。
【００５８】
図１５（ａ）に示す本実施例２の各アービタ部４０−１，４０−２では、実施例１のパルス幅補正回路４５に代えて、他のアービタ部のセット信号（ライトセット信号setW又はリードセット信号setRb）をラッチするためのセット信号ラッチ回路４７を設けている。端子o_setb及びFF４２の出力端子は、セット信号ラッチ回路４７の入力端子INに接続され、このセット信号ラッチ回路４７の出力端子OUTとセット回路（例えば、FF４２）の出力端子とが、セット信号出力回路（例えば、NANDゲート４４）の入力端子に接続され、このNANDゲート４４の出力端子が、端子setbに接続されると共に、フィルタ回路４６を介して端子AOTに接続されている。
【００５９】
セット信号ラッチ回路４７は、FF４２を介して転送要求が入ると、ワンショットパルスを生成し、この期間、FF４２から出力されるセット信号setR又はsetWをラッチし、端子o_setbから入力される他のアービタ部からのセット信号setRb又はsetWを受け付けない構成になっている。
【００６０】
図１５（ｂ）に示すセット信号ラッチ回路４７では、入力端子INにワンショットパルス回路４７ａが接続され、このワンショットパルス回路４７ａの出力端子と端子o_setとが、ラッチ部４７ｂに接続され、このラッチ部４７ｂの出力端子OUTが、NANDゲート４４の入力端子に接続されている。
【００６１】
ワンショットパルス回路４７ａは、入力端子INの信号を遅延するためのインバータ４７ａ−１、コンデンサ４７ａ−２、及びインバータ４７ａ−３，４７ａ−４からなる遅延回路と、この遅延回路の出力信号と入力端子INの信号との否定論理積を求めるNANDゲート４７ａ−５とにより構成されている。
【００６２】
ラッチ部４７ｂは、ワンショットパルス回路４７ａの出力信号を反転するインバータ４７ｂ−１と、このインバータ４７ｂ−１の出力信号の反転信号によりオン状態になって端子o_setから入力されるセット信号（リードセット信号setRb又はライトセット信号setW）を反転するトライステート用インバータ４７ｂ−２と、このインバータ４７ｂ−２の出力信号を反転して出力端子OUTから出力するインバータ４７ｂ−３と、インバータ４７ｂ−１の出力信号の反転信号によりオン状態になり、インバータ４７ｂ−３の出力信号を反転してこのインバータ４７ｂ−３の入力端子にフィードバック入力することにより信号を保持するトライステート用インバータ４７ｂ−４とにより構成されている。
【００６３】
（実施例２の動作）
図１６は、図１５のアービタ部を含めた本実施例２のアービタ回路の動作を示すタイミングチャートであり、実施例１を示す図１４中の要素と共通の要素には共通の符号が付されている。
【００６４】
本実施例２のアービタ回路の動作は、基本的には実施例１と同様であるため、異なる箇所のみ説明する。
【００６５】
リード転送要求後、ライト転送要求信号arbWTがライト転送用アービタ部４０−１内の端子arbTに入ると、そのライト転送要求信号arbWTがインバータ４１を介してFF４２がセットされ、このセット信号setWがセット信号ラッチ回路４７にラッチされ、一定時間、端子o_setから入力される他のリード転送用ラッチ部４０−１からのセット信号（即ち、ディレイ部５０で遅延されたリードセット信号setRb）の変化を受け付けない。これにより、ラッチ期間中に、リード用セット信号setRbが“Ｌ”に変化しても、ラッチが解除されるまでは、ディレイ部５０で遅延されたリードセット信号setRbが取り込まれないため、ライト用セット信号setWの“Ｌ”パルス幅を、そのラッチ期間以上に確保することができる。
【００６６】
これ以降の動作については、実施例１と同様であるので省略する。尚、セット信号setWのある一定時間以上のパルス幅確保は、転送要求があった最初だけにしか関係しないため、それ以降のセット信号setWの“Ｈ”、“Ｌ”繰り返しのパルス幅に影響せず、アービター部４０−１，４０−２が安定するまでの時間を早くすることが可能となる。
【００６７】
（実施例２の効果）
本実施例２によれば、各アービタ部４０−１，４０−２内にセット信号ラッチ回路４７を設けたので、実施例１の効果に加え、アービタ部４０−１，４０−２が安定するまでの時間を短くできる。
【実施例３】
【００６８】
実施例１、２では、リード転送とライト転送の２つの転送に絞って説明しているが、複数個あった場合でも同様の接続を行うことにより、本発明を適用できる。
【００６９】
図１７は、複数要求のある構成例を示す本発明の実施例３のアービタ回路の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７０】
本実施例３のアービタ回路では、優先順位の高いものから低いものの順に、ライト転送要求信号arbWTを入力してライト転送信号AOWTを出力するライト転送用アービタ部４０−１と、リード転送要求信号arbRTを入力してリード転送信号AORTを出力するリード転送用アービタ部４０−２と、ライトリセット転送要求信号arbWRTを入力してライトリセット転送信号AOWRTを出力するライトリセット転送用アービタ部４０−３と、リードリセット転送要求信号arbRRTを入力してリードリセット転送信号AORRTを出力するリードリセット転送用アービタ部４０−４と、リフレッシュ要求信号arbRFを入力してリフレッシュ信号AORFを出力するリフレッシュ用アービタ部４０−５とが設けられている。
【００７１】
これらのアービタ部４０−１〜４０−５間の接続関係は、図１の２要求の場合と同様に、優先順位の低い側のアービタ部のセット信号が各ディレイ部５０−１〜５０−４を通して、優先順位の高いアービタ部に入力される。
【００７２】
各ディレイ部５０−１〜５０−４の遅延量は、ディレイ部５０−１＜ディレイ部５０−２＜ディレイ部５０−３＜ディレイ部５０−４の関係となっており、優先順位の低い側はディレイ量が多く、高い側はディレイ量の少ないという関係になっている。このような構成により、上位側の要求が優先順位が高く、下位側ほど優先順位が低くなる。この場合、各アービタ部４０−１〜４０−５は、図１（ｂ）に示す端子o_setbの信号を入力とする２入力NANDゲート４４に代えて、５入力NANDゲートが設けられ、この入力に端子o_setb1〜o_setb4の信号が入ることになる。これにより、実施例１とほぼ同様の作用効果を奏することができる。
【００７３】
（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ａ）、（Ｂ）のようなものがある。
【００７４】
（Ａ）  図２のFIFOメモリは、３面以上の構成にしたり、他の回路を付加する等、図示以外の構成に変更しても良い。
【００７５】
（Ｂ）  図１（ａ）のアービタ回路において、ディレイ部５０は、図６以外の回路構成に変更しても良い。又、図１（ｂ）、図１５（ａ）のアービタ部において、例えば、フィルタ回路４６を図７以外の回路構成に変更したり、あるいは、図１（ｃ）のパルス幅補正回路４５や図１５（ｂ）のセット信号ラッチ回路４７を図示以外の回路構成に変更しても良い。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１を示すアービタ回路の構成図である。
【図２】従来のFIFOメモリを示す概略の構成図である。
【図３】図２のFIFOメモリのライト動作及びリード動作を示すタイミングチャートである。
【図４】従来のアービタ回路の構成図である。
【図５】図４中のアービタ部２０−１，２０−２の構成例を示す回路図である。
【図６】図４中のディレイ部３０の構成例を示す回路図である。
【図７】図５中のフィルタ回路２５の構成例を示す回路図である。
【図８】図４の従来のアービタ回路の動作を示すタイミングチャートである。
【図９】図４の従来のアービタ回路の課題１を示すタイミングチャートである。
【図１０】図６のディレイ部３０の動作を示すタイミングチャートである。
【図１１】図４の従来のアービタ回路の課題２を示すタイミングチャートである。
【図１２】図４の従来のアービタ回路の課題３を示すタイミングチャートである。
【図１３】図６においてパルス幅が短い場合のディレイ部３０の動作を示すタイミングチャートである。
【図１４】図１のアービタ回路の動作を示すタイミングチャートである。
【図１５】本発明の実施例２を示すアービタ回路におけるアービタ部の構成図である。
【図１６】図１５のアービタ部を含めた本実施例２のアービタ回路の動作を示すタイミングチャートである。
【図１７】複数要求のある構成例を示す本発明の実施例３のアービタ回路の構成図である。
【符号の説明】
【００７７】
１０−１，１０−２      メモリバンク
１１−１，１１−２      ライトレジスタ
１２−１，１２−２      メモリアレイ
１３−１，１３−２      リードレジスタ
４０−１〜４０−５      アービタ部
４２，４５ａ      FF
４３，４４      NANDゲート
４５      パルス幅補正回路
４５ｃ      遅延回路
４６      フィルタ回路
４７      セット信号ラッチ回路
４７ａ      ワンショットパルス回路
４７ｂ        ラッチ部
【図１】
2008015964.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008015964.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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