(57)【要約】【課題】穴径が上部と底部とで一定に近い形状のホールを形成することのできるホール形成方法を提供する。【解決手段】基板上に形成された第１膜をエッチングしてホールを形成するホール形成ステップと、前記第１膜上に、前記ホールの上部側が厚く底部側が薄くなるように、第２膜を堆積させる第２膜堆積ステップと、前記第１膜及び前記第２膜をエッチングして前記ホールの形状を補正する形状補正ステップと、を具備する。【選択図】図３
2008016656.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１膜を貫通するようにエッチングしてホールを形成するホール形成ステップと、
前記第１膜上に第２膜を堆積させる第２膜堆積ステップと、
前記第１膜及び前記第２膜をエッチングして前記ホールの形状を補正する形状補正ステップと、
を具備し、
前記第２膜堆積ステップにおいて堆積される前記第２膜の膜厚は、前記ホールの上部側で厚く、底部側で薄い
ホール形成方法。
【請求項２】
請求項１に記載されたホール形成方法であって、
前記基板は、半導体装置用の配線が形成されたシリコン基板であり、
前記第１膜及び前記第２膜はシリコン酸化膜である
ホール形成方法。
【請求項３】
請求項１又は２に記載されたホール形成方法であって、
前記ホール形成ステップにおいて前記ホールを形成するに際し、異方性のドライエッチングにより前記ホールが形成され、
前記形状補正ステップにおいて前記ホールの形状を補正するに際し、等方性エッチングにより前記ホールの形状が補正される
ホール形成方法。
【請求項４】
請求項１乃至３のいずれかに記載されたホール形成方法であって、
前記ホールのアスペクト比は１３以上である
ホール形成方法。
【請求項５】
請求項１乃至４のいずれかに記載されたホール形成方法であって、
前記第２膜堆積ステップは、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によって行われる
ホール形成方法。
【請求項６】
請求項１乃至５のいずれかに記載されたホール形成方法であって、
前記第２膜堆積ステップにおいて、前記第２膜が５０％〜６０％のカバレッジで堆積される
ホール形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール形成方法に関し、特に半導体装置の製造時におけるホール形成方法に関する。
【背景技術】
【０００２】
半導体装置等の製造時においては、基板上に製膜された膜に対してホールを形成することがある。そのホールとしては、例えばシリンダー型のキャパシタや、スルーホールが挙げられる。半導体装置等の製造プロセスでは、配線の微細化に伴ない、キャパシタやスルーホールなどのホールの穴径も小さくなってきている。
【０００３】
ホールの形成法としては、膜の上部に開口を有するマスクを形成して、その開口部で露出した部分の膜を下方向へエッチングする方法が知られている。このようにエッチングによりホールを形成する場合、ホールの上部では穴の側壁方向へのエッチングが進行するが、ホールの底部側では側壁方向へのエッチングの進行は少ない。従って、穴の底部に向けて除々に穴径が狭まっていく形状（テーパ形状）となり易い。尚、穴の最上部（開口部）から中腹部にかけては、穴径が広がるボーイング形状となることもある。
【０００４】
ホールのテーパ形状化は、例えばキャパシタの場合にはシリンダー間隔マージンを狭め、容量の低下をもたらすことがある。また、ホールに電極を埋めこんだ後に、その電極の周囲の膜はウェットエッチングにより除去されるが、このウェットエッチングの際に、底部の機械的強度の不足により電極が傾いたり、群ビット倒壊などの原因となることがある。
【０００５】
また、スルーホールの場合では、ホール中に形成された導電材料同士が接触していなくても、周辺パターンとの間での寄生容量成分が増加してしまう。またコンタクト底部での接触面積が減少するので、デバイスの動作速度低下の要因となることがある。
【０００６】
即ち、穴径が上部と底部とで一定に近い形状のホールを形成する方法の提供が望まれる。
【０００７】
上記と関連して、特許文献１には、基板表面の絶縁膜上に製膜されたポリシリコン膜にホール開口部を形成し、そのホール開口部の内側面にポリシリコンを堆積してホール開口部の径を狭めた後、ポリシリコン膜をマスクとしてドライエッチングを行い、絶縁膜に対してコンタクトホールなどの開口部を形成する方法において、エッチングガスにＣＨＦ３とＣＯとの混合ガスを用い、かつその絶縁膜にｎｏｎ−ｄｏｐｅの酸化シリコン膜を用いることが記載されている。
【０００８】
また、特許文献２には、図５に示されるように、ホールの側面に側壁２０７を設ける方法が記載されている。即ち、特許文献２には、基板上に第１の絶縁膜を形成する工程と、その第１の絶縁膜上に第２の絶縁膜を形成する工程と、その第２の絶縁膜に開口を形成する工程と、その開口を介してその第１の絶縁膜をボーイングが発生しない深さまでエッチング除去し開孔部を形成する第１の除去工程と、全面にその第１の絶縁膜よりもエッチング速度が遅い第３の絶縁膜を形成する工程と、その第２の絶縁膜上及びその開孔部の底面に形成された第３の絶縁膜をエッチング除去し、その開孔部の壁面にその第３の絶縁膜からなる側壁を形成する第２の除去工程と、その開口を介しその第１の絶縁膜をその基体に達するまでエッチング除去し開孔を形成する第３の除去工程とを有する半導体装置の製造方法、が開示されている。
【０００９】
また、図６に示されるように、基板上に形成される膜を、下層側がＢＰＳＧ（ボロン・リン・ドープ酸化膜）（３０５ａ）、上層側がプラズマ−ＳｉＯ２（３０５ｂ）の二層構造にし、ホール形成後にＡＰＭ（アンモニア−過酸化水素混合液）を用いて底部のＢＰＳＧを選択的にエッチングして底部における孔径を広げる技術が知られている。
【００１０】
【特許文献１】特開平１１−３５４４９９号  公報
【特許文献２】特開２００４−３３５５２６号  公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、穴径が上部と底部とで一定に近い形状のホールを形成することのできるホール形成方法を提供することにある。
【課題を解決するための手段】
【００１２】
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
【００１３】
本発明にかかるホール形成方法は、基板上に形成された第１膜（５）を貫通するようにエッチングしてホールを形成するホール形成ステップ（ステップＳ４０）と、第１膜（５）上に、第２膜（７）を堆積させる第２膜堆積ステップ（ステップＳ５０）と、第１膜（５）及び第２膜（７）をエッチングしてそのホールの形状を補正する形状補正ステップ（ステップＳ７０）と、を具備する。第２膜堆積ステップ（Ｓ５０）において堆積される第２膜（７）の膜厚は、ホールの上部側で厚く、底部側で薄い。
ホール形成ステップ（Ｓ４０）において形成されるホールは、穴底に向かって狭まる形状である。第２膜堆積ステップ（Ｓ５０）によって、ホールの上部側が厚く底部側が薄くなるように第２膜が堆積されるので、上部側と底部側との間の穴径の差を小さくすることができる。形状補正ステップ（Ｓ７０）において、第２膜（７）の薄い穴底部では、第２膜（７）が完全にエッチングされた後に第１膜（５）もエッチングされる。一方、穴上部では、第２膜（７）が厚いので、第１膜（５）のエッチング量は少ないか、又は全くエッチングされない。従って、穴底部の穴径のみを広げて、穴底に向かって狭まる形状を、上部と底部で穴径が一定に近い形状に補正することができる。
【００１４】
上記のホール形成方法において、その基板は、半導体装置用の配線が形成されたシリコン基板であり、第１膜（５）及び第２膜（７）はシリコン酸化膜であることが好ましい。
【００１５】
上記のホール形成方法では、ホール形成ステップ（Ｓ４０）においてホールを形成するに際し、異方性エッチングによりそのホールが形成される。また、形状補正ステップ（Ｓ７０）においてホールの形状を補正するに際し、等方性エッチングによりそのホールの形状が補正される。
【００１６】
上記のホール形成方法において、そのホールのアスペクト比は１３以上である。
【００１７】
上記のホール形成方法において、第２膜堆積ステップ（Ｓ５０）は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によって行われることが好ましい。
【００１８】
上記のホール形成方法では、第２膜堆積ステップ（Ｓ５０）において、第２膜（５）が５０〜６０％のカバレッジで堆積されることが好ましい。
【発明の効果】
【００１９】
本発明に依れば、穴径が上部と底部とで一定に近い形状のホールを形成することのできるホール形成方法が提供される。
【発明を実施するための最良の形態】
【００２０】
図面を参照して、実施の形態について説明する。本実施の形態で形成されるホールは、ＤＲＡＭ用の半導体装置に含まれるシリンダー型のキャパシタ形成用のホール等が例として挙げられる。ＤＲＡＭ製造プロセスは近年微細化しており、シリンダー型キャパシタの占有面積も狭まる方向に進んでいる。しかしながら、ソフトエラーの懸念があることから、キャパシタ容量は微細化に応じて小さくすることができない。微細化に対して、シリンダーのアスペクト比を高くして（例えばアスペクト比１３以上）、キャパシタ容量を維持することが行われている。高アスペクト比化により、シリンダーあるいはこれと平行して伸びる周辺回路部分のスルーホールについて、エッチング条件を変更しただけでは形状を所望のものにできなくなりつつある。
【００２１】
図７は、本発明にかかるホール形成方法のフローチャートである。ホール形成方法は、下地基板に配線等を形成するステップ（ステップＳ１０）、シリンダストッパ窒化膜、酸化膜を製膜するステップ（ステップＳ２０）、レジストをパターニングするステップ（ステップＳ３０）、ホールを形成するステップ（ステップＳ４０）、酸化膜（第２膜）を製膜するステップ（ステップＳ５０）、アニールを行うステップ（ステップＳ６０）、及び等方性エッチングを行うステップ、を有している。各ステップの詳細について、以下に説明する。
【００２２】
ステップＳ１０；下地基板に配線等を形成
まず、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の形成されたシリコン基板（図では省略されている）を用意する。このシリコン基板上に層間酸化膜１を製膜する。続いて、層間酸化膜１に、ＭＯＳからの配線を取り出す為のホール（後述するホールと区別する為に取出用ホールと記載する）を形成する。取出用ホールの形成はリソグラフィー技術などの方法により形成することができる。更に、配線保護として、取出用ホール及び層間酸化膜１を被覆するように、絶縁膜２を製膜する。エッチバックにより、層間絶縁膜１上、及び取出用ホール底部の絶縁膜２を除去して開口させる。そして、取出用ホールに導電体３を埋め込む。導電体３としては、ポリシリコンや窒化チタン、タングステン等の材料を用いることができる。
【００２３】
ステップＳ２０；シリンダストッパ及び第１膜の製膜
続いて、取出用ホール及び層間酸化膜１上にシリンダストッパ窒化膜４を製膜する。シリンダストッパ窒化膜４は、後述するホール形成時でのエッチング面内ばらつき抑制のために設けられる。更に、シリンダストッパ窒化膜４上にシリコン酸化膜（第１膜）５を製膜する。
【００２４】
ステップＳ３０；レジストのパターニング
続いて、第１膜５上にレジストを形成する。そしてこのレジストをパターニング（露光・現像）して、ホールを形成する位置に開口を設ける。開口が形成された後の断面図が図１に示されている。尚、レジストの代わりに、ハードマスクとしてポリシリコンやアモルファスカーボンを製膜し、リソグラフィ技術によりパターニングしてホールを形成する位置に開口を設けてもよい。
【００２５】
ステップＳ４０；ホールの形成
Ｓ３０においてパターニングされたレジスト又はハードマスクをマスクとして、第１膜５及びシリンダストッパ窒化膜４をドライエッチングする。このエッチングにより、第１膜５の上部に開口を有し、シリンダストッパ窒化膜４下部に底部を有するホールが形成される。この時のエッチングは、異方性のドライエッチングである。ホールが形成された後に、レジスト又はハードマスクが除去される。レジスト又はハードマスクが除去された後の断面図が、図２に示されている。尚、第１膜５とシリンダストッパ窒化膜４のエッチングとを別工程で行い、シリンダストッパ窒化膜４のエッチングは、レジスト又はハードマスクを除去した後に行ってもよい。
【００２６】
Ｓ４０の処理によって形成されたホールの形状は、穴底部に向かって穴径の狭まる形状となる。また、穴底部の形状は、楕円形状となりやすい。穴径の狭まりは、穴底部になるほど横方向へのエッチングが進行しにくいためである。穴底部の形状が楕円形状となるのは、パターン等の影響によりエッチング時のビームの入射角度が変化（ツイスティング）するためであると考えられる。例えば、ホールの深さが３μｍであり、ホール上部の開口径が２００ｎｍであった場合、エッチング圧力等のエッチング条件によっても変動するが、穴底部の短径は６０ｎｍ程度にまで狭まってしまうことがある。尚、ホールの上部においては、ボウイングした形状となることがある。これは、異方性エッチングにより形成されるといえども、若干は横方向へもエッチングされるためである。例えば、ホールの深さが３μｍであり、ホール上部の開口径が２００ｎｍであった場合、エッチング圧力等のエッチング条件によっても変動するが、上部から深さ１５０〜２００ｎｍほどの位置までは除々に穴径が広がった形状となることがある。
【００２７】
ステップＳ５０；第２膜の形成
ＬＰＣＶＤ法により、第１膜５上にシリコン酸化膜（第２膜）７を製膜する。この時、第２膜７の厚みは、ホール上部で厚く底部へ向けて除々に薄くなるようにする。第２膜７のカバレッジ（ホール底部に形成された第２膜の膜厚と、第１膜５の上部に形成された第２膜７の膜厚の比）としては、約５０〜６０％であることが好ましく、より好ましくは６０％である。製膜時の原料ガスとしては、例えば、ＴＥＯＳ（Ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）及びＯ２を用いることができる。また、製膜温度としては、６３０℃〜６８０℃が例示される。カバレッジが６０％よりも大きいと、ボウイングした形状がそのまま第２膜７の形状に反映され、後述の形状補正ステップにおいてホール形状が十分に補正されない。一方、５０％よりも小さいと、後述の形状補正ステップにおいて、ホール底部での穴径が広がりすぎてしまう場合がある。
【００２８】
第２膜７のカバレッジは、原料ガスの圧力と流量に依存しており、これらにより調節可能である。例えば、ホールの深さ２．８μｍの場合、圧力を０．４Ｔｏｒｒとすると、カバレッジは４８％程度になる。圧力を０．７Ｔｏｒｒまで高めると、カバレッジは６３％にまで向上する。６０％のカバレッジを得る為の第２膜７の製膜条件としては、原料ガスの圧力が０．７Ｔｏｒｒ、ガス流量が２００ｃｃ／ｍｉｎ、という条件が挙げられる。
【００２９】
第２膜７の膜厚は、上部と底部とで穴径を一定にする観点からは、膜厚は厚くすることが好ましい。しかしながら、ホールの開口が塞がらないような厚さにする必要がある。従って、第２膜７の膜厚は、ホール上部の穴径や、底部の穴径（短径）の観察結果により決定されることが好ましい。例えば、既述したように、底部の楕円形状の短径が６０ｎｍであった場合には、底部が完全に埋まらないようにする為に、底部に形成される第２膜７の厚みは、ホール内側壁からみて対面の側壁にも製膜されることを考えると、３０ｎｍよりも十分に小さいことが好ましい。具体的には、第１膜を貫通して設けられたホールの穴径に対して、２５％以下の厚みであることが好ましい。
【００３０】
ステップＳ６０；アニール
Ｓ５０により第２膜７を製膜した後に、７００℃程度でアニール処理を実施する。
【００３１】
ステップＳ７０；等方性エッチング
続いて、第２膜７及び第１膜５を等方性エッチングにより除去する。このときの等方性エッチングとしては、希フッ酸によるウェットエッチングや、等方性のドライエッチングを用いることができる。
【００３２】
Ｓ７０でのエッチング量としては、ホール上部に製膜された第２膜７がエッチングされ終わる程度であることが好ましい。このような量のエッチングを行うと、ホールの底部側では、膜厚の比較的薄い第２膜７が完全に除去された上に、下地の第１膜５までも一部除去される。従って、ホール底部において、横方向（ホール深さ方向に対して直交方向）へ穴径が広がる。
【００３３】
尚、本実施の形態では第１膜５及び第２膜７としてシリコン酸化膜を例示したが、必ずしもシリコン酸化膜である必要はない。Ｓ７０の等方性エッチングにおいて、第１膜５と第２膜７の双方がエッチングされる条件であれば、シリコンやシリコン窒化膜等も用いることができる。ここで、第１膜５に対して、第２膜７のエッチングレートが低い条件でＳ７０の等方性エッチングを行うと、ホール底部における穴径を広げる効果が大きくなる。一方、第２膜７のエッチングレートが高い条件にすると、穴径を広げる効果が小さくなるので、Ｓ７０におけるエッチング条件を適切に設定する必要がある。
【００３４】
以上説明したように、本実施の形態に依れば、ホールを形成した後に、第２膜７を上部が厚く底部が薄くなるように製膜してから異方性エッチングを行うので、底部の穴径を広げて、底部側に向かって狭まったテーパ形状を補正することができる。即ち、ホールの形状を上部と底部とで一定に近い形状に補正することが出きる。
【００３５】
ホール形成直後のホール形状はテーパ形状を有していたとしても、Ｓ７０の処理により形状が補正されるので、ホール形成時における異方性エッチングの条件を厳密な監視のもと制御する必要はない。
【００３６】
また、ホール形成時における異方性エッチングでは、第１膜とその下地のシリンダストッパ窒化膜とをエッチングするだけでよい。図５に示される従来例では、ホール形成途中でＬＰＣＶＤ法により高温（４５０℃〜６３０℃）の熱を加え、更に窒化膜の製膜前にコンタミ除去としてＡＰＭ等で洗浄する必要があるので、エッチングマスクは苛酷な環境に曝される。従って、エッチングマスクの素材として使用できる素材は、限定されていた。これに対して、本実施の形態において用いられるマスク素材は、少なくとも第１膜とシリンダストッパ窒化膜とを除去するエッチング条件下で耐えることのできるものであればよく、使用できる素材の幅が広がる。
【００３７】
更に、本実施の形態では、図６に示される従来例のように、第１膜５を２層構造とする必要が無い。第１膜５を２層構造にした場合には、レジスト剥離時等に行われるウエェット処理により、ホール内部に段差などが生じることがある。ホール内部に段差が生じた場合、キャパシタ電極や容量膜を薄膜化した際に、段切れによる容量低下やリーク電流増加が発生することがある。しかしながら、本実施の形態に依れば、第１膜５を２層構造にする必要が無いので、容量低下やリーク電流増加を防止することができる。
【図面の簡単な説明】
【００３８】
【図１】ホール形成方法の途中における半導体装置の断面図である。
【図２】ホール形成方法の途中における半導体装置の断面図である。
【図３】ホール形成方法の途中における半導体装置の断面図である。
【図４】ホール形成方法の途中における半導体装置の断面図である。
【図５】従来法の途中における半導体装置の断面図である。
【図６】従来法の途中における半導体装置の断面図である。
【図７】ホール形成方法の動作フローである。
【符号の説明】
【００３９】
１    層間酸化膜
２    絶縁膜
３    導電体
４    シリンダストッパ窒化膜
５    シリコン酸化膜（第１膜）
６    レジスト（ハードマスク）
７    シリコン酸化膜（第２膜）
【図１】
2008016656.tif 000003
【図２】
2008016656.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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