(57)【要約】【課題】比較的簡単な回路構成で、温度、電源及びプロセス変動に依存せずに信号のピーク値を正確に保持することができるピークホールド回路と、これを用いた信号強度検出回路を提供する。【解決手段】初段の増幅回路１から出力される信号Ｓ１は、ピークホールド回路４に与えられて下限付きのピーク値の信号Ｓ４が検出される。また、次段の増幅回路３から出力される信号Ｓ３は、ピークホールド回路７に与えられて上限付きのピーク値の信号Ｓ７が検出される。信号Ｓ４，Ｓ７は加算器９１で加算され、入力信号ＩＮの信号強度を示す出力信号ＯＵＴとして出力される。【選択図】図１
2008172311.tif 000002
【特許請求の範囲】
【請求項１】
差動対を構成する第１及び第２のトランジスタを有し、該第１のトランジスタの制御電極に入力信号が与えられる差動アンプと、
前記第２のトランジスタの制御電極が接続される出力ノードと第１の電源電位との間に接続され、前記差動アンプの出力信号によって導通状態が制御される第３のトランジスタと、
前記出力ノードと第２の電源電位の間に接続されたピーク電圧保持用のキャパシタと、
前記キャパシタに並列に接続された電荷放電用の抵抗と、
前記第１のトランジスタに並列に接続され、制御電極に電圧制限用の基準電圧が与えられる第４のトランジスタとを、
備えたことを特徴とするピークホールド回路。
【請求項２】
入力信号を増幅して第１の信号を出力する第１の増幅回路と、
前記第１の信号を増幅して第２の信号を出力する第２の増幅回路と、
前記第１の信号が第１の基準電圧以下のときは該第１の基準電圧を出力し、該第１の信号が該第１の基準電圧を超えたときには該第１の信号のピーク値を保持して出力する第１のピークホールド回路と、
前記第２の信号が前記第１の基準電圧よりも高い第２の基準電圧を超えたときには該第２の基準電圧を出力し、該第２の信号が該第２の基準電圧以下のときには該第２の信号のピーク値を保持して出力する第２のピークホールド回路と、
前記第１及び第２のピークホールド回路の出力電圧を加算して前記入力信号の強度に対応する信号を出力する加算回路とを、
備えたことを特徴とする信号強度検出回路。
【請求項３】
縦続接続されて入力信号を増幅する初段、中間段及び終段の増幅回路からなる増幅部と、
前記初段の増幅回路から出力される信号が第１の基準電圧以下のときは該第１の基準電圧を出力し、該初段の増幅回路から出力される信号が該第１の基準電圧を超えたときには該初段の増幅回路から出力される信号のピーク値を保持して出力する第１のピークホールド回路と、
前記中間段の増幅回路から出力される信号が前記第１の基準電圧よりも高い第２の基準電圧以下のときには該第２の基準電圧を出力し、該中間段の増幅回路から出力される信号が該第２の基準電圧よりも高い第３の基準電圧を超えたときには該第３の基準電圧を出力し、該中間段の増幅回路から出力される信号が該第２の基準電圧よりも高くかつ該第３の基準電圧以下のときには信号が該中間段の増幅回路から出力される信号のピーク値を保持して出力する第２のピークホールド回路と、
前記終段の増幅回路から出力される信号が前記第３の基準電圧よりも高い第４の基準電圧を超えたときには該第４の基準電圧を出力し、該終段の増幅回路から出力される信号が該第４の基準電圧以下のときには該終段の増幅回路から出力される信号のピーク値を保持して出力する第３のピークホールド回路と、
前記第１、第２及び第３のピークホールド回路の出力電圧を加算して前記入力信号の強度に対応する信号を出力する加算回路とを、
備えたことを特徴とする信号強度検出回路。
【請求項４】
前記中間段の増幅回路は複数の増幅回路を縦続接続して構成し、該縦続接続された複数の中間段の増幅回路に対応して前記第２のピークホールド回路を複数個設けたことを特徴とする請求項３記載の信号強度検出回路。
【請求項５】
請求項２、３または４における各ピークホールド回路は、請求項１に記載された構成のピークホールド回路であることを特徴とする信号強度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のピーク値を保持するピークホールド回路と、これを用いた信号強度検出回路に関するものである。
【背景技術】
【０００２】
図２は、下記特許文献１に記載された従来の信号強度検出回路の構成図である。
この信号強度検出回路は、無線通信機器等において送信信号や受信信号の強度を検出するためのもので、４段に縦続接続された飽和増幅器１０１〜１０４の各出力信号に基づいて信号強度ＲＳＳを出力するものである。
【０００３】
各飽和増幅器１０１〜１０４は、２つの利得制御端子ＶＣ１，ＶＣ２を有している。利得制御端子ＶＣ１には、各段の飽和増幅器１０１〜１０４が温度によらず一定の増幅度で増幅するように、定ｇｍバイアス生成部１５１で生成されたバイアス信号が与えられている。一方、利得制御端子ＶＣ２には、各飽和増幅器１０１〜１０４の出力信号がそれぞれ全波整流器１１１〜１１４、ローパスフィルタ１２１〜１２４、及び振幅制御用バイアス生成部１３１〜１３４を介して与えられるようになっている。各振幅制御用バイアス生成部１３１〜１３４は、それぞれ飽和増幅器１０１〜１０４の出力信号が一定の振幅値を越えることがないように、振幅制御用バイアス信号を生成するものである。
【０００４】
そして、各ローパスフィルタ１２１〜１２４から出力される信号が、加算回路１４１に入力されて加算され、総合的な信号強度ＲＳＳとして出力されるようになっている。
【０００５】
【特許文献１】特開２００３−１６３５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記信号強度検出回路は、飽和増幅器１０１〜１０４の利得補償手段と飽和制限振幅の調整手段を設けることにより、外付け部品を用いることなく１チップで信号強度ＲＳＳの温度依存、電源依存及びプロセス依存を補正するように構成されている。
【０００７】
しかしながら、利得補償手段と飽和制限振幅の調整手段である振幅制御用バイアス生成部１３１〜１３４は、前記特許文献１に具体的な回路例が記載されているように、回路の構成素子数を多く要するという課題があった。
【０００８】
本発明は、比較的簡単な回路構成で、温度、電源及びプロセスに依存せずに入力信号のピーク値を正確に保持することができるピークホールド回路と、これを用いた信号強度検出回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明のピークホールド回路は、差動対を構成する第１及び第２のトランジスタを有し、該第１のトランジスタの制御電極に入力信号が与えられる差動アンプと、前記第２のトランジスタの制御電極が接続される出力ノードと第１の電源電位との間に接続され、前記差動アンプの出力信号によって導通状態が制御される第３のトランジスタと、前記出力ノードと第２の電源電位の間に接続されたピーク電圧保持用のキャパシタと、前記キャパシタに並列に接続された電荷放電用の抵抗と、前記第１のトランジスタに並列に接続され、制御電極に電圧制限用の基準電圧が与えられる第４のトランジスタを備えたことを特徴としている。
【００１０】
また、本発明の信号強度検出回路は、入力信号を増幅して第１の信号を出力する第１の増幅回路と、前記第１の信号を増幅して第２の信号を出力する第２の増幅回路と、前記第１の信号が第１の基準電圧以下のときは該第１の基準電圧を出力し、該第１の信号が該第１の基準電圧を超えたときには該第１の信号のピーク値を保持して出力する第１のピークホールド回路と、前記第２の信号が前記第１の基準電圧よりも高い第２の基準電圧を超えたときには該第２の基準電圧を出力し、該第２の信号が該第２の基準電圧以下のときには該第２の信号のピーク値を保持して出力する第２のピークホールド回路と、前記第１及び第２のピークホールド回路の出力電圧を加算して前記入力信号の強度に対応する信号を出力する加算回路を備えたことを特徴としている。
【発明の効果】
【００１１】
本発明のピークホールド回路は、差動アンプの差動対のトランジスタに対して並列に、電圧制限用のトランジスタを付加しているので、簡単な回路構成で電源電圧や周囲温度及び製造プロセスの変動に依存しない特性を有するという効果がある。
【００１２】
また、本発明の信号強度検出回路は、第１の増幅回路から出力される信号に基づいて下限付きのピーク値を検出する第１のピークホールド回路と、第２の増幅回路から出力される信号に基づいて上限付きのピーク値を検出する第２のピークホールド回路と、これらの第１及び第２のピークホールド回路で検出された電圧を加算して入力信号の強度に対応する信号を出力する加算回路を有している。これにより、ダイナミックレンジの広い信号強度を検出して出力することができるという利点がある。更に、各ピークホールド回路を第１の発明のピークホールド回路のように構成することにより、単純な回路構成で電源電圧、周囲温度、及び製造プロセスに依存しない高精度な出力が得られるという効果がある。
【発明を実施するための最良の形態】
【００１３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１４】
図１は、本発明の実施例１を示す信号強度検出回路の構成図である。
この信号強度検出回路は、２段に縦続接続された増幅回路１，３と、各増幅回路１，３の出力信号のピーク値を保持するピークホールド回路４，７と、これらのピークホールド回路４，７の出力信号を加算する加算器９１を備えている。
【００１５】
増幅回路１は、入力信号ＩＮが与えられる入力端子を有し、この入力端子が直列接続されたキャパシタ１１と抵抗１２を介して反転増幅器１３の負極入力端子に接続されている。反転増幅器１３の正極入力端子には基準電圧ＶＲ１が与えられ、この反転増幅器１３の出力端子から出力される信号Ｓ１は、抵抗１４を介して負極入力端子にフィードバックされるようになっている。増幅回路３は、増幅回路１から与えられる信号Ｓ１を増幅して信号Ｓ３を出力するもので、増幅回路１と同様に、直列接続されたキャパシタ３１と抵抗３２、反転増幅器３３及びフィードバック用の抵抗３４で構成されている。
【００１６】
ピークホールド回路４は、差動増幅部を構成するＮチャネルＭＯＳトランジスタ(以下、「ＮＭＯＳ」という)４１ａ，４２ａを有しており、このＮＭＯＳ４１ａのゲートには信号Ｓ１が与えられ、ＮＭＯＳ４２ａのゲートはノードＮ４に接続されている。ＮＭＯＳ４１ａ，４２ａのドレインは、それぞれＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)４３，４４を介して電源電位ＶＤＤに接続されている。ＮＭＯＳ４１ａ，４２ａのソースは共通接続され、定電流部４５を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ４３，４４のゲートは、ＮＭＯＳ４１ａのドレインに接続されている。
【００１７】
また、ＮＭＯＳ４１ａのドレインとソースには、ＮＭＯＳ４１ｂのドレインとソースがそれぞれ接続され、このＮＭＯＳ４１ｂのゲートには基準電圧ＶＲ２（但し、ＶＲ２＞ＶＲ１）が与えられている。ＮＭＯＳ４２ａのドレインとソースには、ＮＭＯＳ４２ｂのドレインとソースがそれぞれ接続され、このＮＭＯＳ４２ｂのゲートは接地電位ＧＮＤに接続されている。
【００１８】
更に、このピークホールド回路４は、ノードＮ４と電源電位ＶＤＤの間に接続されたＮＭＯＳ４６を有しており、このＮＭＯＳ４６のゲートは、ＮＭＯＳ４２ａのドレインに接続されている。ノードＮ４と接地電位ＧＮＤの間には、ピーク電圧保持用の抵抗４７とキャパシタ４８が並列に接続されている。そして、ノードＮ４の信号がボルテージフォロア４９を介して信号Ｓ４として出力されるようになっている。
【００１９】
ピークホールド回路７は、差動増幅部を構成するＮＭＯＳ７１，７２を有しており、このＮＭＯＳ７１のゲートに信号Ｓ３が与えられ、ＮＭＯＳ７２のゲートはノードＮ７に接続されている。ＮＭＯＳ７１，７２のドレインは、それぞれＰＭＯＳ７３，７４を介して電源電位ＶＤＤに接続され、ソースは共通接続されて定電流部７５を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ７３，７４のゲートは、ＮＭＯＳ７１のドレインに接続されている。
【００２０】
更に、ノードＮ７と電源電位ＶＤＤの間はＮＭＯＳ７６が接続され、このＮＭＯＳ７６のゲートが、ＮＭＯＳ７２のドレインに接続されている。また、ノードＮ７と接地電位ＧＮＤの間には、ピーク電圧保持用の抵抗７７とキャパシタ７８が並列に接続されている。そして、ノードＮ７の信号が、差動増幅部を構成するＰＭＯＳ８１ａ，８２ａの内の、ＰＭＯＳ８１ａのゲートに与えられている。また、ＰＭＯＳ８２ａのゲートは、ノードＮ８に接続されている。
【００２１】
ＰＭＯＳ８１ａ，８２ａのドレインは、それぞれＮＭＯＳ８３，８４を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ８１ａ，８２ａのソースは共通接続され、定電流部８５を介して電源電位ＶＤＤに接続されている。ＮＭＯＳ８３，８４のゲートは、ＰＭＯＳ８２ａのドレインに接続されている。
【００２２】
更に、ＰＭＯＳ８１ａのドレインとソースには、ＰＭＯＳ８１ｂのドレインとソースがそれぞれ接続され、このＰＭＯＳ８１ｂのゲートには基準電圧ＶＲ３(但し、ＶＲ３＞ＶＲ２)が与えられている。ＰＭＯＳ８２ａのドレインとソースには、ＰＭＯＳ８２ｂのドレインとソースがそれぞれ接続され、このＰＭＯＳ８２ｂのゲートは電源電位ＶＤＤに接続されている。
【００２３】
ノードＮ８と接地電位ＧＮＤの間にはＮＭＯＳ８６が接続され、このＮＭＯＳ８６のゲートはＰＭＯＳ８１ａのドレインに接続されている。また、ノードＮ８と電源電位ＶＤＤの間に定電流部８７が接続され、このノードＮ８から信号Ｓ７が出力されるようになっている。更に、ピークホールド回路４，７からそれぞれ出力される信号Ｓ４，Ｓ７は、加算器９１で加算され、信号強度を示す出力信号ＯＵＴとして出力されるようになっている。
【００２４】
次に、この信号強度検出回路の動作を、ピークホールド回路４の動作（１）、ピークホールド回路７の動作（２）、及び全体の動作（３）の順に説明する。
【００２５】
（１）  ピークホールド回路４の動作
図３は、図１中のピークホールド回路４の動作を示す信号波形図である。
入力される信号Ｓ１の電圧が基準電圧ＶＲ２よりも高い場合、ＮＭＯＳ４１ａのゲート・ソース間電圧はＮＭＯＳ４１ｂのゲート・ソース間電圧よりも大きくなる。従って、これらのＮＭＯＳ４１ａ，４１ｂのｇｍ（相互コンダクタンス）が十分大きい場合、ＰＭＯＳ４３のソース・ドレイン電流はすべてＮＭＯＳ４１ａに流れる。一方、ＮＭＯＳ４２ｂは差動のバランスを取るためのもので、常にオフの状態である。従って、ＰＭＯＳ４４のソース・ドレイン電流は、すべてＮＭＯＳ４２ａに流れる。つまり、信号Ｓ１の電圧が基準電圧ＶＲ２よりも高い場合、ＮＭＯＳ４１ａ，４２ａを差動対とした差動回路構成となる。
【００２６】
ここで、信号Ｓ１の電圧が上昇すると、ＮＭＯＳ４２ａのドレイン電圧も上昇し、これに接続されるＮＭＯＳ４６のゲート電圧も上昇する。ＮＭＯＳ４６は抵抗４７と共にソースフォロワを構成しているので、そのドレイン電圧（即ち、ノードＮ４の電圧）はゲート電圧に追従して上昇する。ノードＮ４に接続されたＮＭＯＳ４２ａのゲート電圧が上昇することにより、このノードＮ４の電圧は信号Ｓ１の電圧に等しくなるように追従する。そして、ボルテージフォロワ４９から信号Ｓ１と同じ電圧の信号Ｓ４が出力される。
【００２７】
一方、信号Ｓ１の電圧が下降すると、ＮＭＯＳ４２ａのドレイン電圧も下降し、これに接続されるＮＭＯＳ４６のゲート電圧も下降する。ＮＭＯＳ４６は抵抗４７と共にソースフォロワを構成しているが、このＮＭＯＳ４６のドレインにキャパシタ４８が接続されているので、このキャパシタ４８には下降前の信号Ｓ１と同じ電圧が保持される。この時点では、ＮＭＯＳ４１ａのゲート電圧よりもＮＭＯＳ４２ｂのゲート電圧の方が高いので、このＮＭＯＳ４２ｂのドレイン電圧は更に下降し、このＮＭＯＳ４２ｂのドレインの接続されているＮＭＯＳ４６のゲート電圧も更に下降する。これにより、ＮＭＯＳ４６はカットオフ状態となり、キャパシタ４８は、その容量値Ｃ４８と抵抗４７の抵抗値Ｒ４７で決まる時定数で放電を行う。この放電は、ノードＮ４の電圧よりも信号Ｓ１の電圧が低い状態が続いている間、行われる。ノードＮ４の電圧は、ボルテージフォロワ４９から信号Ｓ４として出力される。つまり、このピークホールド回路４は、信号Ｓ１の電圧が基準電圧ＶＲ２よりも高い場合、ＮＭＯＳ４１ａのゲートを入力とするピークホールド回路として動作する。
【００２８】
これに対して、信号Ｓ１の電圧が基準電圧ＶＲ２よりも低い場合、ＮＭＯＳ４１ａのゲート・ソース間電圧はＮＭＯＳ４１ｂのゲート・ソース間電圧よりも小さくなる。従って、ＰＭＯＳ４３のソース・ドレイン電流はすべてＮＭＯＳ４１ｂに流れる。このとき、ＮＭＯＳ４１ａには電流が全く流れないので、ＮＭＯＳ４１ｂ，４２ａを差動対とした差動回路構成となる。つまり、ピークホールド回路４は、ＮＭＯＳ４１ｂのゲートを入力とするピークホールド回路の構成となる。ＮＭＯＳ４１ｂのゲートには常に基準電圧ＶＲ２が印加されるので、ＮＭＯＳ４２ａのゲートは、信号Ｓ１の電圧によらず基準電圧ＶＲ２に等しい一定電圧となり、このＮＭＯＳ４２ａのゲート電圧がボルテージフォロワ４９から信号Ｓ４として出力される。
【００２９】
即ち、ピークホールド回路４は、入力される信号Ｓ１が基準電圧ＶＲ２以下のときはこの基準電圧ＶＲ２を出力し、基準電圧ＶＲ２を超えたときにはそのピーク値を保持して出力するように構成されている。言い換えると、基準電圧ＶＲ２を下限とする下限付きピークホールド回路である。
【００３０】
（２）  ピークホールド回路７の動作
図４は、図１中のピークホールド回路７の動作を示す信号波形図である。
このピークホールド回路７で、ＮＭＯＳ７１，７２を差動対とする差動増幅部と、ＮＭＯＳ７６、抵抗７７及びキャパシタ７８で構成されるピークホールド部は、前述のピークホールド回路４で信号Ｓ１が基準電圧ＶＲ２よりも高い場合と同様の動作をする。また、ＰＭＯＳ８１ａ，８１ｂ，８２ａ，８２ｂを差動対とする差動増幅部は、ピークホールド回路４を上下反転してＰＭＯＳとＮＭＯＳを入れ替えた構成となっている。更に、前記差動増幅部は、ＮＭＯＳ８６と定電流部８７で構成されるソース接地増幅回路とボルテージフォロワを構成している。
【００３１】
ＰＭＯＳ８１ａのゲート電圧（即ち、ノードＮ７の電圧）が基準電圧ＶＲ３よりも低い場合、ＰＭＯＳ８１ａのゲート・ソース間電圧はＰＭＯＳ８１ｂのゲート・ソース間電圧よりも大きくなる。従って、これらのＰＭＯＳ８１ａ，８１ｂのｇｍが十分大きい場合、ＮＭＯＳ８３のドレイン・ソース電流はすべてＰＭＯＳ８１ａから流れる。一方、ＰＭＯＳ８２ｂは差動のバランスを取るためのもので、常にオフの状態である。従って、ＮＭＯＳ８４のドレイン・ソース電流は、すべてＰＭＯＳ８２ａから流れる。つまり、ノードＮ７の電圧が基準電圧ＶＲ３よりも低い場合、ＰＭＯＳ８１ａ，８２ａを差動対とした差動回路構成となる。この差動回路には、ＮＭＯＳ８６と定電流部８７によるソース接地増幅回路が接続されているので、ノードＮ８には常にノードＮ７の電圧と等しい電圧の信号Ｓ７が出力される。
【００３２】
一方、ＰＭＯＳ８１ａのゲート電圧が基準電圧ＶＲ３よりも高い場合、ＰＭＯＳ８１ａのゲート・ソース間電圧はＰＭＯＳ８１ｂのゲート・ソース間電圧よりも小さくなり、ＮＭＯＳ８３のドレイン・ソース電流はすべてＰＭＯＳ８１ｂから流れる。このとき、ＰＭＯＳ８１ａには電流が全く流れないので、ＰＭＯＳ８１ｂ，８２ａを差動対とした差動増幅回路の構成となる。つまり、この差動増幅回路を含むボルテージフォロワの入力端子はＰＭＯＳ８１ｂのゲートとなる。ＰＭＯＳ８１ｂのゲートには常に基準電圧ＶＲ３が印加されるので、ボルテージフォロワの出力端子であるノードＮ８には、ノードＮ７の電圧にかかわらず、基準電圧ＶＲ３と等しい一定電圧の信号Ｓ７が出力される。
【００３３】
以上のことに基づいてピークホールド回路７の動作を説明すると、入力される信号Ｓ３の電圧が上昇した場合、ノードＮ７の電圧は信号Ｓ３に追従してこの信号Ｓ３と等しい電圧になる。ここで、ノードＮ７の電圧が基準電圧ＶＲ３よりも低い場合は、ＰＭＯＳ８１ａのゲート電圧は基準電圧ＶＲ３よりも低くなるので、ノードＮ８の信号Ｓ７は、信号Ｓ３に追従してこの信号Ｓ３と同じ電圧となる。また、ノードＮ７の電圧が基準電圧ＶＲ３よりも高い場合は、ＰＭＯＳ８１ａのゲート電圧は基準電圧ＶＲ３よりも高くなるので、ノードＮ８の信号Ｓ７は、基準電圧ＶＲ３で制限された一定の電圧となる。
【００３４】
一方、入力される信号Ｓ３の電圧が下降した場合、ノードＮ７の電圧はキャパシタ７８に保持されている下降前の電圧に維持される。このとき、ノードＮ７の電圧が基準電圧ＶＲ３よりも低い場合、ＰＭＯＳ８１ａのゲートには基準電圧ＶＲ３よりも低い電圧が印加されるので、ノードＮ８には信号Ｓ３の下降前の電圧に等しい電圧の信号Ｓ７が出力される。また、ノードＮ７の電圧が基準電圧ＶＲ３よりも高い場合、ＰＭＯＳ８１ａのゲートには基準電圧ＶＲ３よりも高い電圧が印加されるので、ノードＮ８には基準電圧ＶＲ３で制限された一定電圧の信号Ｓ７が出力される。
【００３５】
即ち、ピークホールド回路７は、入力される信号Ｓ３が基準電圧ＶＲ３を超えるときはこの基準電圧ＶＲ３を出力し、基準電圧ＶＲ３以下のときにはそのピーク値を保持して出力するように構成されている。言い換えると、基準電圧ＶＲ３を上限とする上限付きピークホールド回路である。
【００３６】
（３）  全体の動作
図５はピークホールド回路４，７の入出力特性を表すグラフであり、図６は図１の信号強度検出回路の入出力特性を表すグラフである。何れも横軸にデシベル表示の入力電力を示し、縦軸に出力電圧を示している。
【００３７】
信号強度検出回路の入力信号ＩＮは、縦続接続された増幅回路１，３によって増幅される。ここで、増幅回路１の増幅率Ａ１と増幅回路３の増幅率Ａ３は、抵抗１２，１４，３２，３４の抵抗値をそれぞれＲ１２，Ｒ１４，Ｒ３２，Ｒ３４とすると、それぞれ次式で表される。
Ａ１＝Ｒ１４／Ｒ１２
Ａ３＝Ｒ３４／Ｒ３２
【００３８】
また、入力信号ＩＮの交流信号の振幅をＶＩp-pとすると、増幅回路１，３から出力される信号Ｓ１，Ｓ３の振幅ＶＯ１p-p，ＶＯ３p-pは、それぞれ次式で表される。
ＶＯ１p-p＝Ａ１・ＶＩp-p
ＶＯ３p-p＝Ａ１・Ａ３・ＶＩp-p
【００３９】
増幅回路１，３の入力側は、それぞれキャパシタ１１，３１によって交流結合されているので、これらの増幅回路１，３の出力の動作点は、反転増幅器１３，３３の正極入力端子に印加されている基準電圧ＶＲ１となる。従って、信号Ｓ１，Ｓ３は、基準電圧ＶＲ１を中心とする振幅ＶＯ１p-p，ＶＯ３p-pの交流信号となり、これらの信号Ｓ１，Ｓ３のピーク電圧ＶＰ１，ＶＰ３は、それぞれ次式で表される。
ＶＰ１＝ＶＲ１＋ＶＯ１p-p／２
ＶＰ３＝ＶＲ１＋ＶＯ３p-p／２
【００４０】
入力信号ＩＮを単位ｄＢμＶの電力ＰＩとした場合、上記ピーク電圧ＶＰ１，ＶＰ３はそれぞれ次式で表され、入力信号ＩＮとの関係は図５中に破線で示す指数曲線となる。
【００４１】
【数１】
2008172311.tif 000003
【００４２】
初段の増幅回路１から出力される信号Ｓ１は、下限付きのピークホールド回路４に入力されているので、この信号Ｓ１が基準電圧ＶＲ２を超えるとピーク検出が行われ、ピークホールド回路４から出力される信号Ｓ４は、図５のｂ−ｃ間の範囲の実線で示す特性となる。一方、信号Ｓ１が基準電圧ＶＲ２以下のときには、ピークホールド回路４では基準電圧ＶＲ２が入力信号としてピーク検出が行われるので、信号Ｓ４は、図５のａ−ｂ間の範囲の実線で示す特性となる。
【００４３】
また、次段の増幅回路３から出力される信号Ｓ３は、上限付きのピークホールド回路７に入力されているので、この信号Ｓ３が基準電圧ＶＲ３以下のときにピーク検出が行われ、ピークホールド回路７から出力される信号Ｓ７は、図５のａ−ｂ間の範囲の実線で示す特性となる。一方、信号Ｓ３が基準電圧ＶＲ３を超えるときには、ピークホールド回路７では基準電圧ＶＲ３が入力信号としてピーク検出が行われるので、信号Ｓ７は、図５のｂ−ｃ間の範囲の実線で示す特性となる。
【００４４】
ピークホールド回路４，７から出力される信号Ｓ４，Ｓ７は、加算器９１に入力されて加算される。ここで図５に示すように、ピークホールド回路４，７の出力特性の曲線部分が重ならないように、基準電圧ＶＲ２，ＶＲ３を設定すると、加算器９１から出力される出力信号ＯＵＴは、図６に示すように２階建てとなり、線形性の良い特性が得られる。
【００４５】
以上のように、この実施例１の信号強度検出回路は、初段の増幅回路１から出力される信号Ｓ１に基づいて下限付きのピーク値を検出するピークホールド回路４と、次段の増幅回路３から出力される信号Ｓ３に基づいて上限付きのピーク値を検出するピークホールド回路７と、これらのピークホールド回路４，７で検出された信号Ｓ４，Ｓ７を加算して信号強度を示す出力信号ＯＵＴを出力する加算器９１を有している。これにより、ダイナミックレンジの広い信号強度を検出して出力することができるという利点がある。更に、各回路要素が単純な負帰還回路で構成されているので、電源電圧、周囲温度、及び製造プロセスに依存しない高精度な出力を少ない素子数で実現することができるという利点がある。
【実施例２】
【００４６】
図７は、本発明の実施例２を示す信号強度検出回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
この信号強度検出回路は、図１中の２段に縦続接続された増幅回路１，３の間に中間段の増幅回路２を挿入して３段構成にすると共に、この挿入した増幅回路２の出力信号のピーク値を保持するピークホールド回路５を設けている。また、図１中の加算器９１に代えて、ピークホールド回路４，５，７の出力信号を加算する加算器９２を設けている。
【００４８】
増幅回路２は、増幅回路１，３と同様の構成で、増幅回路１から与えられる信号Ｓ１を増幅して信号Ｓ２として出力するものである。信号Ｓ２は、増幅回路３に与えられると共に、ピークホールド回路５にも与えられるようになっている。
【００４９】
一方、ピークホールド回路５は、ピークホールド回路４，７を組み合わせたもので、上限と下限を有するピーク値を検出する上下限付きのピークホールド回路である。実施例１でピークホールド回路４，７の詳細説明をしたのでここでは繰り返さないが、このピークホールド回路５では、ピークホールド回路４と同様の回路により、入力される信号Ｓ２が基準電圧ＶＲ４（但し、ＶＲ３＞ＶＲ４＞ＶＲ２）以下のときはこの基準電圧ＶＲ４を出力するように構成されている。更に、このピークホールド回路５では、ピークホールド回路７と同様の回路により、入力される信号Ｓ２が基準電圧ＶＲ５（但し、ＶＲ３＞ＶＲ５＞ＶＲ４）を超えたときはこの基準電圧ＶＲ５を出力するように構成されている。即ち、このピークホールド回路５は、基準電圧ＶＲ４を下限とし、基準電圧ＶＲ５を上限とする信号Ｓ５を出力するようになっている。
【００５０】
図８は、図７中の各ピークホールド回路の入出力特性を表すグラフであり、図９は、図７の信号強度検出回路の入出力特性を表すグラフである。以下、これらの図８と図９を参照しつつ、図７の信号強度検出回路の概略の動作を説明する。
【００５１】
入力信号ＩＮは、縦続接続された増幅回路１，２，３によって増幅され、それぞれの増幅回路から信号Ｓ１，Ｓ２，Ｓ３が出力される。信号Ｓ１はピークホールド回路４に与えられ、このピークホールド回路４でピーク電圧ＶＰ１が検出され、基準電圧ＶＲ２を下限とする信号Ｓ４が出力される。この信号Ｓ４は、図８に実線で示されるように、入力電力ＰＩがａ−ｃの間で基準電圧ＶＲ２となり、ｃ−ｄの間ではピーク電圧ＶＰ１となる信号である。
【００５２】
信号Ｓ２はピークホールド回路５に与えられ、このピークホールド回路５でピーク電圧ＶＰ２が検出され、基準電圧ＶＲ４を下限とし基準電圧ＶＲ５を上限とする信号Ｓ５が出力される。この信号Ｓ５は、図８に実線で示されるように、入力電力ＰＩがａ−ｂの間で基準電圧ＶＲ４となり、ｂ−ｃの間でピーク電圧ＶＰ２となり、ｃ−ｄの間では基準電圧ＶＲ５となる信号である。
【００５３】
信号Ｓ３はピークホールド回路７に与えられ、このピークホールド回路７でピーク電圧ＶＰ３が検出され、基準電圧ＶＲ３を上限とする信号Ｓ７が出力される。この信号Ｓ７は、図８に実線で示されるように、入力電力ＰＩがａ−ｂの間でピーク電圧ＶＰ３となり、ｂ−ｄの間では基準電圧ＶＲ３となる信号である。
【００５４】
信号Ｓ４，Ｓ５，Ｓ７は、加算器９２で加算される。ここで図８に示すように、ピークホールド回路４，５，７の出力特性の曲線部分が重ならないように、基準電圧ＶＲ２〜ＶＲ５を設定すると、加算器９２から出力される出力信号ＯＵＴは、図９に示すように３階建てとなり、図６の２階建てよりも線形性の良い特性が得られる。
【００５５】
以上のように、この実施例２の信号強度検出回路は、実施例１における増幅回路１，３の中間に中間段の増幅回路２を設け、この増幅回路２から出力される信号Ｓ２に基づいて上下限付きのピーク値を検出するピークホールド回路５を追加している。これにより、実施例１と同様に、単純な回路構成で電源電圧、周囲温度及び製造プロセスに依存しない高精度な出力が得られるという利点に加えて、実施例１よりも更に線形性の良い特性の信号強度を検出して出力することができるという利点がある。
【００５６】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば次のようなものがある。
（ａ）  実施例２における中間段の増幅回路を２つ以上設け、それらの中間段の増幅回路の出力信号に対してそれぞれ上下限付きのピークホールド回路を設けることができる。これにより、更に線形性の良い特性を得ることができる。
（ｂ）  ピークホールド回路４，５，７の回路構成は、例示したものに限定されない。同様の機能を有する回路であれば、どのような回路構成でも適用可能である。
（ｃ）  複数のピークホールド回路の出力信号を加算して入力信号の信号強度を出力する信号強度検出回路について説明したが、例えば下限付きのピークホールド回路４のように、差動アンプの差動対トランジスタに並列に電圧制限用のトランジスタを付加したピークホールド回路は、電源電圧や周囲温度及び製造プロセスの変動に依存しない特性を有するピークホールド回路として、信号強度検出回路以外の用途にも適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１を示す信号強度検出回路の構成図である。
【図２】従来の信号強度検出回路の構成図である。
【図３】図１中のピークホールド回路４の動作を示す信号波形図である。
【図４】図１中のピークホールド回路７の動作を示す信号波形図である。
【図５】ピークホールド回路４，７の入出力特性を表すグラフである。
【図６】図１の信号強度検出回路の入出力特性を表すグラフである。
【図７】本発明の実施例２を示す信号強度検出回路の構成図である。
【図８】図７中の各ピークホールド回路の入出力特性を表すグラフである。
【図９】図７の信号強度検出回路の入出力特性を表すグラフである。
【符号の説明】
【００５８】
１，２，３    増幅回路
４，５，７    ピークホールド回路
９１，９２    加算器
【図１】
2008172311.tif 000004
【図２】
2008172311.tif 000005
【図３】
2008172311.tif 000006
【図４】
2008172311.tif 000007
【図５】
2008172311.tif 000008
【図６】
2008172311.tif 000009
【図７】
2008172311.tif 000010
【図８】
2008172311.tif 000011
【図９】
2008172311.tif 000012
【手続補正書】
【提出日】平成19年2月20日(2007.2.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
一方、信号Ｓ１の電圧が下降すると、ＮＭＯＳ４２ａのドレイン電圧も下降し、これに接続されるＮＭＯＳ４６のゲート電圧も下降する。ＮＭＯＳ４６は抵抗４７と共にソースフォロワを構成しているが、このＮＭＯＳ４６のドレインにキャパシタ４８が接続されているので、このキャパシタ４８には下降前の信号Ｓ１と同じ電圧が保持される。この時点では、ＮＭＯＳ４１ａのゲート電圧よりもＮＭＯＳ４２ａのゲート電圧の方が高いので、このＮＭＯＳ４２ａのドレイン電圧は更に下降し、このＮＭＯＳ４２ａのドレインに接続されているＮＭＯＳ４６のゲート電圧も更に下降する。これにより、ＮＭＯＳ４６はカットオフ状態となり、キャパシタ４８は、その容量値Ｃ４８と抵抗４７の抵抗値Ｒ４７で決まる時定数で放電を行う。この放電は、ノードＮ４の電圧よりも信号Ｓ１の電圧が低い状態が続いている間、行われる。ノードＮ４の電圧は、ボルテージフォロワ４９から信号Ｓ４として出力される。つまり、このピークホールド回路４は、信号Ｓ１の電圧が基準電圧ＶＲ２よりも高い場合、ＮＭＯＳ４１ａのゲートを入力とするピークホールド回路として動作する。