(57)【要約】    【課題】製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置を、提供する。    【解決手段】印刷装置１０の制御部１３を、共通データバス，Ｎ組のコントロールバス及びアドレスバスにより、２個のＣＰＵと接続される、バス使用要求を出したＣＰＵに、バス使用許可を与える接続制御ＡＳＩＣ２０であって、２個のＣＰＵによって同時にバス使用要求が出された場合には、各バス使用要求を出したＣＰＵが出力するアドレスから１個のＣＰＵを特定し、特定したＣＰＵに、バス使用許可を与える接続制御ＡＳＩＣ２０が用いられているものとしておく。    【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎ（≧２）個のＣＰＵと他デバイスとを接続するための接続制御用半導体集積回路であって、
共通データバスと，Ｎ組のコントロールバス及びアドレスバスとにより、前記Ｎ個のＣＰＵと接続可能であり、
前記Ｎ個のＣＰＵの中のバス使用要求を出したＣＰＵに、バス使用許可を与えるバス使用許可回路であって、複数のＣＰＵによってバス使用要求が出された場合には、各バス使用要求を出したＣＰＵが出力するアドレスから１個のＣＰＵを特定し、特定したＣＰＵに、バス使用許可を与えるバス使用許可回路を、備える
ことを特徴とする接続制御用半導体集積回路。
【請求項２】
或るアドレスへアクセスするために出されたバス使用要求を，アドレスによって優先度の異なるＭ（≧２）種のバス使用要求への分類法を指定する分類法指定情報を記憶しておくための、分類法指定情報の外部から設定可能な分類法指定情報記憶回路を、更に備え、
前記バス使用許可回路が、
複数のＣＰＵによってバス使用要求が出された場合、各バス使用要求を出したＣＰＵが出力するアドレスに基づき、前記分類法指定情報記憶回路に記憶されている前記分類法指定情報が指定する分類法によって最も優先度のものに分類されるバス使用要求を出したＣＰＵを特定し、特定したＣＰＵにバス使用許可を与える回路である
ことを特徴とする請求項１記載の接続制御用半導体集積回路。
【請求項３】
前記バス使用許可回路が、
複数のＣＰＵによってバス使用要求が出された場合、各ＣＰＵに、各ＣＰＵについて定められている連続回数以上、バス使用許可を連続して与えない回路である。
ことを特徴とする請求項１又は請求項２に記載の接続制御用半導体集積回路。
【請求項４】
前記バス使用許可回路が、
各ＣＰＵに関する前記連続回数を外部から設定可能な回路である
ことを特徴とする請求項３記載の接続制御用半導体集積回路。
【請求項５】
印刷エンジンと、
前記印刷エンジンに印刷を行わせるための、請求項１乃至請求項４のいずれかに記載の接続制御用半導体集積回路と，Ｎ個のＣＰＵとを備えた制御部と
を有すること特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵと他デバイスとを接続するための接続制御用半導体集積回路と，複数のＣＰＵを搭載した印刷装置とに、関する。
【背景技術】
【０００２】
現在、市販されている印刷装置は、１つのＣＰＵによって、印刷を行うために必要な各種処理（印刷データを解釈する処理等）が行われるものとなっているが、１ＣＰＵにより実現可能な性能には限界がある。このため、コンピュータに採用されている，図４（ａ）〜図４（ｃ）に示したようなマルチＣＰＵ構成を採用することによって、より高性能な印刷装置を実現することが考えられる。
【０００３】
ただし、図４（ａ）に示した，各ＣＰＵと接続制御用ＩＣ（各ＣＰＵと他デバイスとを接続するためのＩＣ；ノースブリッジ等）とが、専用のデータバス，アドレスバス及びコントロールバスで接続されるマルチＣＰＵ構成は、パフォーマンスは高いが、ピン数が多い接続制御用ＩＣ（製造コストがかかる接続制御用ＩＣ）を必要とするものとなっている。
【０００４】
また、図４（ｂ），図４（ｃ）に示したマルチＣＰＵ構成は、安価な接続制御用ＩＣ（ピン数が少ない接続制御用ＩＣ）を利用できるものとなっている。ただし、図４（ｂ），図４（ｃ）に示したマルチＣＰＵ構成は、２つのＣＰＵが１つのアドレスバスを使用するものであるため、バス使用要求の競合時に，バスの使用許可を出すＣＰＵをアドレスによって定めるといったことが行えない（各ＣＰＵに効率的に処理を行わせることが出来ない）ものとなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の課題は、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置と、それを用いることにより、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの装置を製造できる接続制御用半導体集積回路とを、提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、Ｎ（≧２）個のＣＰＵと他デバイスとを接続するための接続制御用半導体集積回路を、共通データバスと，Ｎ組のコントロールバス及びアドレスバスとにより、Ｎ個のＣＰＵと接続可能であり、Ｎ個のＣＰＵの中のバス使用要求を出したＣＰＵに、バス使用許可を与えるバス使用許可回路であって、複数のＣＰＵによってバス使用要求が出された場合には、各バス使用要求を出したＣＰＵが出力するアドレスから１個のＣＰＵを特定し、特定したＣＰＵに、バス使用許可を与えるバス使用許可回路を、備える回路として構成（設計、製造）しておく。
【０００７】
すなわち、本発明の接続制御用半導体集積回路は、データバスが１つで済む分、図４（ａ）に示した形で使用される接続制御用半導体集積回路（接続制御用ＩＣ）よりも安価に製造できる回路となっている。さらに、本発明の接続制御用半導体集積回路は、複数のバス使用要求が出された場合、各バス使用要求に関するアドレスから特定したＣＰＵにバスの使用許可を出す回路となっている。このため、この接続制御用半導体集積回路を用いておけば、図４（ｂ），図４（ｃ）に示したマルチＣＰＵ構成を採用した装置よりも性能が良く、図４（ａ）に示したマルチＣＰＵ構成を採用した装置よりも安価な装置（つまり、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置等）を、実現できることになる。
【０００８】
本発明の接続制御用半導体集積回路を実現するに際しては、各種装置の構成要素として使用できるようにするために、或るアドレスへアクセスするために出されたバス使用要求を，アドレスによって優先度の異なるＭ（≧２）種のバス使用要求への分類法を指定する分類法指定情報を記憶しておくための、分類法指定情報の外部から設定可能な分類法指定情報記憶回路を付加しておくと共に、バス使用許可回路を、複数のＣＰＵによってバス使用要求が出された場合、各バス使用要求を出したＣＰＵが出力するアドレスに基づき、分類法指定情報記憶回路に記憶されている分類法指定情報が指定する分類法によって最も優先度のものに分類されるバス使用要求を出したＣＰＵを特定し、特定したＣＰＵにバス使用許可を与える回路としておくことが、望ましい。
【０００９】
また、特定のＣＰＵが出したバス使用要求に対するバス使用許可が長時間にわたって出されないといったようなことが生じないようにするために、本発明の接続制御用半導体集積回路を実現するに際しては、バス使用許可回路を、複数のＣＰＵによってバス使用要求が出された場合、各ＣＰＵに、各ＣＰＵについて定められている連続回数以上、バス使用許可を連続して与えない回路としておくことが望ましい。
【００１０】
また、そのようなバス使用許可回路を備えた回路として本発明の接続制御用半導体集積回路を実現する場合には、さらに、バス使用許可回路を、各ＣＰＵに関する連続回数を外部から設定可能な回路としておくことが、望ましい。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１２】
まず、図１を用いて、本発明の一実施形態に係る印刷装置１０の概要（ハードウェア構成）を、説明する。
【００１３】
図示してあるように、本実施形態に係る印刷装置１０は、操作パネル１１と印刷エンジン１２と制御部１３とを備えた装置（いわゆるプリンタ）である。
【００１４】
この印刷装置１０が備える印刷エンジン１２は、用紙上に印刷を行うためのユニットである。操作パネル１１は、ユーザと印刷装置１０（制御部１３）との間のインタフェースユニット（マン・マシン・インタフェースユニット）である。この操作パネル１１は、ＬＣＤ，押しボタンスイッチ，ＬＥＤ等から構成されたユニットとなっている。
【００１５】
制御部１３は、印刷装置１０をプリンタとして機能させるためのユニットである。この制御部１３は、図示してあるように、２つのＣＰＵ（ＣＰＵ_Ａ及びＣＰＵ_Ｂ），接続制御ＡＳＩＣ２０，ＩＯ制御ＡＳＩＣ，ＲＯＭ，ＲＡＭ，画像処理ＡＳＩＣ，パラレルＩ／Ｆ回路，ネットワークＩ／Ｆ回路等で構成されたユニットとなっている。また、制御部１３は、接続制御ＡＳＩＣ２０と２つのＣＰＵとが，共通のデータバスで接続されたユニット（接続制御ＡＳＩＣ２０と各ＣＰＵとの間に専用のデータバスが設けられていないユニット）となっている。
【００１６】
以上のことを前提に、以下、本実施形態に係る印刷装置１０の構成及び動作を、さらに具体的に説明する。
【００１７】
本印刷装置１０（制御部１３）に用いられている接続制御ＡＳＩＣ２０は、各ＣＰＵと他デバイス（制御部１３内のＲＡＭ，ＲＯＭ等）とを接続する（各ＣＰＵに他デバイスを利用させる）ためのＡＳＩＣである。
【００１８】
この接続制御ＡＳＩＣ２０は、図２に示したように、データバス調停回路２１，連続回数レジスタ２２，４つの比較回路２３1〜２３4，優先ＣＰＵ決定回路２４，高優先度領域アドレス用レジスタ２５，低優先度領域アドレス用レジスタ２６，バスサイクルコントローラ２７，各種デバイス（ＲＡＭ，画像処理ＡＳＩＣ等）用の各種インタフェース回路（“Ｉ／Ｆ”）等で構成されたＡＳＩＣとなっている。
【００１９】
この接続制御ＡＳＩＣ２０内に設けられている連続回数レジスタ２２は、連続回数ｍ及び連続回数ｎ（用途は後述）を記憶しておくためのレジスタである。高優先度領域アドレス用レジスタ２５は、各ＣＰＵが高速にアクセスできることが望ましいアドレス範囲の開始アドレス及び終了アドレスを，複数組（本実施形態では、最大３組），記憶可能なレジスタである。低優先度領域アドレス用レジスタ２６は、各ＣＰＵが高速にアクセスできなくても良いアドレス範囲〔高優先度領域アドレス用レジスタ２５上の各情報が示している各アドレス範囲と重複部分がないもの〕の開始アドレス及び終了アドレスを，複数組（本実施形態では、最大３組），記憶可能なレジスタである。
【００２０】
これらのレジスタは、ＣＰＵ（ＣＰＵ_Ａ或いはＣＰＵ_Ｂ）によって、データ（連続回数ｍ等）の書き込みを行えるレジスタとなっている。
【００２１】
比較回路２３1は、ＣＰＵ_Ａが出力したアドレス（ＣＰＵ_Ａ_Ａｄｄｒ）が、高優先度領域アドレス用レジスタ２５上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先ＣＰＵ決定回路２４への信号のレベルをハイレベルに変更する回路である。比較回路２３2は、ＣＰＵ_Ａが出力したアドレスが、低優先度領域アドレス用レジスタ２６上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先ＣＰＵ決定回路２４への信号のレベルをハイレベルに変更する回路である。比較回路２３3は、ＣＰＵ_Ｂが出力したアドレス（ＣＰＵ_Ｂ_Ａｄｄｒ）が、高優先度領域アドレス用レジスタ２５上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先ＣＰＵ決定回路２４への信号のレベルをハイレベルに変更する回路である。比較回路２３4は、ＣＰＵ_Ｂが出力したアドレスが、低優先度領域アドレス用レジスタ２６上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先ＣＰＵ決定回路２４への信号のレベルをハイレベルに変更する回路である。
【００２２】
バスサイクルコントローラ２７は、接続制御ＡＳＩＣ２０内の各部を統合的に制御する回路（接続制御ＡＳＩＣ２０内の各部の動作タイミングに関する各種制御を行う回路）である。
【００２３】
優先ＣＰＵ決定回路２４は、優先ＣＰＵがＣＰＵ_Ａであることを示す優先ＣＰＵ通知信号，優先ＣＰＵがＣＰＵ_Ａであることを示す優先ＣＰＵ通知信号，優先ＣＰＵを変更することがないことを示す優先ＣＰＵ通知信号のいずれかを出力する優先ＣＰＵ通知信号出力処理を，バスサイクルコントローラ２７と連携して行う回路である。
【００２４】
この優先ＣＰＵ決定回路２４（及びバスサイクルコントローラ２７）が行う優先ＣＰＵ通知信号出力処理は、いずれか一方のＣＰＵによってバス使用要求（ＣＰＵ_Ａ_ＤＢＲ，ＣＰＵ_Ｂ_ＤＢＲ）が出された場合には、優先ＣＰＵを変更することがないことを示す優先ＣＰＵ通知信号を出力する処理となっている。また、優先ＣＰＵ通知信号出力処理は、双方のＣＰＵによってバス使用要求が出された場合には、以下の表に示してある形で、比較回路２３1〜２４4から入力されている４種の信号のレベルに基づき、優先ＣＰＵがＣＰＵ_Ａであることを示す優先ＣＰＵ通知信号（表では、“優先ＣＰＵ＝ＣＰＵ_Ａ”），優先ＣＰＵがＣＰＵ_Ａであることを示す優先ＣＰＵ通知信号（表では、“優先ＣＰＵ＝ＣＰＵ_Ａ”），優先ＣＰＵを変更することがないことを示す優先ＣＰＵ通知信号（表では、“優先ＣＰＵ変更不要”）のいずれを出力するかを決定して出力する処理となっている。
【００２５】
【表１】
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【００２６】
データバス調停回路２１は、その内部に、現在の優先ＣＰＵがＣＰＵ_Ａ，ＣＰＵ_Ｂのいずれであるかを示す現優先ＣＰＵ識別子と、数値情報であるｍｃ及びｎｃとを記憶可能な回路（現優先ＣＰＵ識別子用のレジスタ等を備えた回路）である。
【００２７】
また、データバス調停回路２１は、優先ＣＰＵ通信信号が入力される度に、図３に示した手順の処理を行う回路となっている。
【００２８】
すなわち、データバス調停回路２１は、優先ＣＰＵ通信信号が入力された場合、まず、入力された優先ＣＰＵ通信信号の種類と現優先ＣＰＵ識別子とから、現優先ＣＰＵ識別子の変更が必要であるか否かを判断する（ステップＳ１０１）。なお、このステップＳ１０１の処理は、入力された優先ＣＰＵ通信信号が，ＣＰＵ_Ａ或いはＣＰＵ_Ｂが優先ＣＰＵであることを示すものであり，かつ，当該優先ＣＰＵ通信信号が優先ＣＰＵであることとを示しているＣＰＵと，現優先ＣＰＵ識別子が示しているＣＰＵとが一致していない場合に、現優先ＣＰＵ識別子の変更が必要であると判断されるものとなっている。
【００２９】
現優先ＣＰＵ識別子の変更が必要であった場合（ステップＳ１０１；ＹＥＳ）、データバス調停回路２１は、優先ＣＰＵ識別子を変更する処理（ステップＳ１０２）と、ｍｃ、ｎｃの値を，それぞれ，“０”に変更する処理（ステップＳ１０３）とを行ってから、現在、受け付けているバス使用要求数が“１”であるか“２”であるかを判断する（ステップＳ１０４）。また、データバス調停回路２１は、現優先ＣＰＵ識別子の変更が必要でなかった場合（ステップＳ１０１；ＮＯ）には、ステップＳ１０２及びＳ１０３の処理を行うことなく、ステップＳ１０４の判断を行う。
【００３０】
現在、受け付けているバス使用要求数が“１”であった場合（ステップＳ１０４；１）、データバス調停回路２１は、受け付けているバス使用要求の出力元ＣＰＵに、データバスの使用許可（図２におけるＣＰＵ_Ａ_ＤＢＧ，ＣＰＵ_Ｂ_ＤＢＧ）を与える処理（ステップＳ１０５）を行う。そして、データバス調停回路２１は、ｍｃ、ｎｃの値を，それぞれ，“０”に変更（ステップＳ１０６）してから、この図の処理を終了する。
【００３１】
一方、現在、受け付けているバス使用要求数が“２”であった場合（ステップＳ１０４；２）、データバス調停回路２１は、“０＜ｍｃ≦ｍ”が成立しているか否かを判断（ステップＳ１０７）し、“０＜ｍｃ≦ｍ”が成立していた場合（ステップＳ１０７；ＹＥＳ）には、現優先ＣＰＵ識別子が示しているＣＰＵ（以下、現優先ＣＰＵと表記する）に，バスの使用許可を与える処理（ステップＳ１０８）を行う。そして、データバス調停回路２１は、ｍｃの値を“１”インクリメント（ステップＳ１０９）してから、この図の処理を終了する。
【００３２】
また、データバス調停回路２１は、“０＜ｍｃ≦ｍ”が成立していなかった場合（ステップＳ１０７；ＮＯ）には、“０＜ｎｃ≦ｎ”が成立しているか否かを判断する（ステップＳ１１０）。そして、データバス調停回路２１は、“０＜ｎｃ≦ｎ”が成立していた場合（ステップＳ１１０；ＹＥＳ）には、現優先ＣＰＵではない方のＣＰＵ（以下、非優先ＣＰＵと表記する）に，バスの使用許可を与える処理（ステップＳ１１１）を行う。そして、データバス調停回路２１は、ｎｃの値を“１”インクリメント（ステップＳ１１２）してから、この図の処理を終了する。
【００３３】
また、データバス調停回路２１は、“０＜ｎｃ≦ｎ”が成立していなかった場合（ステップＳ１１０；ＮＯ）には、“ｍ＜ｍｃ”が成立しているか否かを判断する（ステップＳ１１３）。そして、データバス調停回路２１は、“ｍ＜ｍｃ”が成立していた場合（ステップＳ１１３；ＹＥＳ）には、非優先ＣＰＵに，バスの使用許可を与える処理（ステップＳ１１４）と、ｎｃの値を“１”インクリメントし，ｍｃの値を“０”に変更する処理（ステップＳ１１５）とを行ってから、この図の処理を終了する。
【００３４】
また、データバス調停回路２１は、“ｍ＜ｍｃ”が成立していなかった場合（ステップＳ１１３；ＮＯ）には、現優先ＣＰＵに，バスの使用許可を与える処理（ステップＳ１１６）と、ｍｃの値を“１”インクリメントし，ｎｃの値を“０”に変更する処理（ステップＳ１１７）とを行ってから、この図の処理を終了する。
【００３５】
要するに、本実施形態に係る印刷装置１０に用いられている接続制御ＡＳＩＣ２０は、高優先度領域アドレス用レジスタ２５上の各情報が示している各アドレス範囲を，最も優先度の高いアドレス範囲として取り扱い、低優先度領域アドレス用レジスタ２６上の各情報が示している各アドレス範囲を，最も優先度の低いアドレス範囲として取り扱い、他のアドレス範囲を，標準的な優先度のアドレス範囲として取り扱うＡＳＩＣであって、２つのＣＰＵから同時にバス使用要求が出された場合、より優先度の高いアドレス範囲へアクセスしようとしているＣＰＵに、連続的な使用回数の制限を課した形で、バスの使用許可を与えるＡＳＩＣとなっている。
【００３６】
そして、本実施形態に係る印刷装置１０は、この接続制御ＡＳＩＣ２０内の連続回数レジスタ２２，高優先度領域アドレス用レジスタ２５及び低優先度領域アドレス用レジスタ２６に適切なデータを設定する処理が起動時にＣＰＵ（ＣＰＵ_Ａ或いはＣＰＵ_Ｂ）によって行われることになるように、そのファームウェアを作成した装置となっている。
【００３７】
以上、説明したように、本実施形態に係る印刷装置１０に用いられている接続制御ＡＳＩＣ２０は、２つのＣＰＵと共有データバスで接続されるもの（各ＣＰＵと，専用のデータバスで接続されるものよりピン数が少ないもの）となっている。また、接続制御ＡＳＩＣ２０は、より優先度の高いアドレス範囲へアクセスしようとしているＣＰＵに、連続的な使用回数の制限を課した形で、バスの使用許可を与えるＡＳＩＣとなっている。従って、この印刷装置１０は、他の構成を採用したマルチＣＰＵタイプの印刷装置よりも、製造コストとパフォーマンスとのバランスが良い装置となっていると言うことが出来る。
【００３８】
《変形形態》
上記した印刷装置１０／接続制御ＡＳＩＣ２０は、各種の変形を行うことが出来る。例えば、接続制御ＡＳＩＣ２０は、バス使用要求を、アドレスによって、３種のバス使用要求（高優先度領域アドレス用レジスタ２５上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、低優先度領域アドレス用レジスタ２６上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、その他のバス使用要求）に分類するものであったが、接続制御ＡＳＩＣ２０を、バス使用要求を，アドレスによって分類しないものや、バス使用要求を，アドレスによって２種或いは４種以上のバス使用要求に分類するものに変形することが出来る。
【００３９】
さらに、接続制御ＡＳＩＣ２０を、ｍ，ｎ値を変更できないものや、３個以上のＣＰＵに接続可能なものに変形することも出来る。また、接続制御ＡＳＩＣ２０を用いて印刷装置１０以外の装置（例えば、スキャナ）を製造しても良いことなどは、当然のことである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る印刷装置の構成図。
【図２】実施形態に係る印刷装置に用いられている接続制御ＡＳＩＣの構成図。
【図３】接続制御ＡＳＩＣ内のデータバス調停回路の機能を説明するための流れ図。
【図４】コンピュータに採用されているマルチＣＰＵ構成の説明図。
【符号の説明】
【００４１】
１０  印刷装置、  １１  操作パネル、  １２  印刷エンジン
１３  制御部、  ２０  接続制御ＡＳＩＣ、  ２１  データバス調停回路
２２  連続回数レジスタ、  ２３1〜２３4  比較回路
２４  優先ＣＰＵ決定回路、  ２５  高優先度領域アドレス用レジスタ
２６  低優先度領域アドレス用レジスタ、  ２７  バスサイクルコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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