(57)【要約】【課題】パワーオン回路の提供。【解決手段】Ｉ／Ｏ電圧の印加によって、該Ｉ／Ｏ電圧が検出電圧以下である場合に低電位のＩ／Ｏ電圧検出信号を出力し、前記Ｉ／Ｏ電圧が検出電圧以上である場合に高電位のＩ／Ｏ電圧検出信号を出力するＩ／Ｏ電圧検出部２１０と、コア電圧の印加によってコア電圧検出信号を出力するコア電圧検出部２２０と、前記Ｉ／Ｏ電圧が検出電圧以下である場合にＩ／Ｏグラウンド電位のパワーオン信号を出力し、前記Ｉ／Ｏ電圧が検出電圧以上である場合にＩ／Ｏ電圧レベルのパワーオン信号を出力し、前記コア電圧（ＶＤＤ）が検出電圧以上になると、高電位のＩ／Ｏ電圧検出信号を用いてＩ／Ｏグラウンド電位のパワーオン信号を出力するパワーオン信号発生部２３０と、を備える構成とした。【選択図】図２
2008072719.tif 000002
【特許請求の範囲】
【請求項１】
Ｉ／Ｏ電圧（ＤＶＤＤ）の印加によって、該Ｉ／Ｏ（ＤＶＤＤ）電圧が検出電圧以下である場合に低電位のＩ／Ｏ電圧検出信号（ＰＵＲＳＴ０）を出力し、前記Ｉ／Ｏ電圧（ＤＶＤＤ）が検出電圧以上である場合に高電位のＩ／Ｏ電圧検出信号（ＰＵＲＳＴ０）を出力するＩ／Ｏ電圧検出部と、
コア電圧（ＶＤＤ）の印加によってコア電圧検出信号（ＮＤ１３）を出力するコア電圧検出部と、
前記Ｉ／Ｏ電圧（ＤＶＤＤ）が検出電圧以下である場合にＩ／Ｏグラウンド電位（ＤＶＳＳ）のパワーオン信号を出力し、前記Ｉ／Ｏ電圧（ＤＶＤＤ）が検出電圧以上である場合にＩ／Ｏ電圧（ＤＶＤＤ）レベルのパワーオン信号を出力し、前記コア電圧（ＶＤＤ）が検出電圧以上になると、高電位のＩ／Ｏ電圧検出信号（ＰＵＲＳＴ０）を用いてＩ／Ｏグラウンド電位（ＤＶＳＳ）のパワーオン信号（ＰＯＣＲＳＴ）を出力するパワーオン信号発生部と、
を備えることを特徴とするパワーオン回路。
【請求項２】
前記Ｉ／Ｏ電圧検出部は、
前記Ｉ／Ｏ電圧（ＤＶＤＤ）が検出される接点（ＮＤ２３）で検出される電位を前記Ｉ／Ｏ電圧（ＤＶＤＤ）レベルまたは前記Ｉ／Ｏグラウンド電位（ＤＶＳＳ）として出力する２つのインバータと、
ソースはＩ／Ｏ電圧（ＤＶＤＤ）に連結され、ゲートとドレインは接点（ＮＤ２３）に連結され、前記Ｉ／Ｏ電圧（ＤＶＤＤ）がしきい電圧以上になるとターンオンされ、前記Ｉ／Ｏ電圧検出信号（ＰＵＲＳＴ０）を高電位として印加する第１のＰＭＯＳトランジスタ（ＰＨ１）と、
を備えることを特徴とする、請求項１に記載のパワーオン回路。
【請求項３】
前記コア電圧検出部は、
前記コア電圧（ＶＤＤ）の印加によってしきい電圧以上になると、接点（ＮＤ１２）にコアグラウンド電位（ＶＳＳ）を印加する第４のＮＭＯＳトランジスタ（Ｎ４）と、
ソースはコア電圧（ＶＤＤ）に、ゲートとドレインは接点（ＮＤ１３）に連結され、しきい電圧以上ではコア電圧（ＶＤＤ）を接点（ＮＤ１３）に印加する第１のＰＭＯＳトランジスタ（Ｐ１）と、
を備えることを特徴とする、請求項１に記載のパワーオン回路。
【請求項４】
前記パワーオン信号発生部は、
前記Ｉ／Ｏ電圧検出信号（ＰＵＲＳＴ０）をゲートによって受信する第４のＰＭＯＳトランジスタ（ＰＨ４）及び第９のＮＭＯＳトランジスタ（ＮＨ９）と、
ソースは前記第９のＮＭＯＳトランジスタ（ＮＨ９）のドレインと連結され、ドレインは前記第４のＰＭＯＳトランジスタ（ＰＨ４）のドレインと連結され、コア電圧検出信号（ＮＤ１３）をゲートによって受信する第６のＮＭＯＳトランジスタ（ＮＨ６）と、
前記Ｉ／Ｏ電圧検出信号（ＰＵＲＳＴ０）及び前記コア電圧検出信号（ＮＤ１３）を前記第９のＮＭＯＳトランジスタ（ＮＨ９）及び前記第６のＮＭＯＳトランジスタ（ＮＨ６）によって受信し、前記第４のＰＭＯＳトランジスタ（ＰＨ４）、前記第６のＮＭＯＳトランジスタ（ＮＨ６）及び前記第９のＮＭＯＳトランジスタ（ＮＨ９）の出力接点（ＮＤ３１）の電位をラッチする二つのインバータと、
前記出力接点（ＮＤ３１）及び前記Ｉ／Ｏ電圧検出信号（ＰＵＲＳＴ０）を受信してパワーオン信号（ＰＯＣＲＳＴ）を出力するＮＡＮＤゲート（ＮＡＮＤ１）と、
を備えることを特徴とする、請求項１に記載のパワーオン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオン回路に係り、より詳細には、Ｉ／Ｏ電圧やコア電圧に基づくＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力によって、Ｉ／Ｏ電圧やコア電圧の上昇速度に鈍感なパワーオン信号を発生するパワーオン回路に関する。
【背景技術】
【０００２】
一般に、半導体チップは、外部電圧の印加によって起動される際に一連の初期化過程が行われる。この時、チップのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の状態がわからないため、ＲＰＩＯ（Ｒｅｔｅｎｔｉｏｎ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）を用いることによってチップと連結された他のシステムとのデータ衝突を防止する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＲＰＩＯがＩ／Ｏ電圧とチップ内部電圧（以下、‘コア電圧’）に対して独立して使用される時、図１の一般的なパワーオン回路タイミング図のようなＩ／Ｏ電圧を検出してこの電圧の特定電圧ＶＰＯＣ１でリセット信号を発生させ、コア電圧を検出してこの電圧の特定電圧ＶＰＯＣ２でリセット信号を中止させるためのパワーオン回路（ＰＯＣ：Ｐｏｗｅｒ  ｏｎ  Ｃｉｒｃｕｉｔ）が要求される。Ｉ／Ｏ電圧およびコア電圧は、半導体チップの電源として使用することが可能である。
【０００４】
本発明は上記の問題点を解決するためのもので、その目的は、Ｉ／Ｏ電圧やコア電圧に基づくＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力によってＩ／Ｏ電圧やコア電圧の上昇速度に鈍感なパワーオン信号を発生するパワーオン回路を提供することにある。
【０００５】
本発明の他の目的は、Ｉ／Ｏ電圧よりも小さいコア電圧のレベルでＩ／Ｏ電圧を制御するパワーオン回路を提供することにある。
【０００６】
本発明のさらに他の目的は、Ｉ／Ｏ電圧とコア電圧を検出し、パワーオン信号が発生するとＩ／Ｏ電圧及びコア電圧の電流の流れを遮断することによって漏れ電流を防止するパワーオン回路を提供する。
【０００７】
本発明のさらに他の目的は、Ｉ／Ｏ電圧とコア電圧のオン・オフによらず、電流の流れによって常にパワーオン信号を発生するパワーオン回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明は、Ｉ／Ｏ電圧の印加によって、該Ｉ／Ｏ電圧が検出電圧以下である場合に低電位のＩ／Ｏ電圧検出信号を出力し、前記Ｉ／Ｏ電圧が検出電圧以上である場合に高電位のＩ／Ｏ電圧検出信号を出力するＩ／Ｏ電圧検出部と、コア電圧の印加によってコア電圧検出信号を出力するコア電圧検出部と、前記Ｉ／Ｏ電圧が検出電圧以下である場合にＩ／Ｏグラウンド電位のパワーオン信号を出力し、前記Ｉ／Ｏ電圧が検出電圧以上である場合にＩ／Ｏ電圧レベルのパワーオン信号を出力し、前記コア電圧が検出電圧以上になると、高電位のＩ／Ｏ電圧検出信号を用いてＩ／Ｏグラウンド電位のパワーオン信号を出力するパワーオン信号発生部と、を備えることを特徴とするパワーオン回路を提供する。
【発明の効果】
【０００９】
本発明によれば、Ｉ／Ｏ電圧やコア電圧によるＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流駆動能力によってＩ／Ｏ電圧やコア電圧の上昇速度に鈍感なパワーオン回路を提供するため、Ｉ／Ｏ電圧よりも小さいコア電圧のレベルでＩ／Ｏ電圧を制御可能になる他、Ｉ／Ｏ電圧及びコア電圧の電流の流れを遮断して漏れ電流が防止可能になり、かつ、Ｉ／Ｏ電圧とコア電圧のオン・オフによらず、電流の流れによって常にパワーオン信号を発生することが可能になる。
【００１０】
また、本発明によれば、トランジスタの重量値（Ｗ／Ｌ）を大きく使用しないため、パワーオン回路の小型化が可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係るパワーオン回路の好適な実施例について、添付の図面を参照しつつ詳細に説明する。また、下記の説明において、関連した公知構成または機能についての具体的な説明は、本発明の要旨を明瞭にするために適宜省略するものとする。
【００１２】
図２は、本発明の一実施例によるパワーオン回路の構成を示すブロック図である。
【００１３】
図２に示すように、本発明によるパワーオン回路は、Ｉ／Ｏ電圧ＤＶＤＤの印加によってＩ／Ｏ電圧検出信号ＰＵＲＳＴ０を出力するＩ／Ｏ電圧検出部２１０と、コア電圧ＶＤＤの印加によってコア電圧検出信号ＮＤ１３を出力するコア電圧検出部２２０と、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０とコア電圧検出信号ＮＤ１３を受信してパワーオン信号ＰＯＣＲＳＴを出力するパワーオン信号発生部２３０と、を備える。
【００１４】
図３は、本発明の一実施例によるＩ／Ｏ電圧検出部の回路図を示す。
【００１５】
本発明の一実施例によるＩ／Ｏ電圧検出部２１０は、Ｉ／Ｏ電圧ＤＶＤＤの印加によって第５のＮＭＯＳトランジスタＮＨ５のゲートの電位ＮＤ２１を上昇させる役割を担うコンデンサＣ２と、コンデンサＣ２によって上昇した電位をゲートで受信し、これがしきい電圧以上になるとターンオンされ、接点ＮＤ２２と接点ＮＤ２３とを連結させる第５のＮＭＯＳトランジスタＮＨ５と、Ｉ／Ｏ電圧ＤＶＤＤの印加によってそのしきい電圧以上になると、接点ＮＤ２２にＩ／Ｏグラウンド電位ＤＶＳＳを印加する第４のＮＭＯＳトランジスタＮＨ４と、ソースはＩ／Ｏ電圧ＤＶＤＤに、ゲートとドレインは接点ＮＤ２３に連結され、しきい電圧以上でＩ／Ｏ電圧ＤＶＤＤをＮＤ２３に印加する第１のＰＭＯＳトランジスタＰＨ１と、Ｉ／Ｏ電圧ＤＶＤＤの印加によって接点ＮＤ２３の電位を接点ＮＤ２５に印加する第６のＮＭＯＳトランジスタＮＨ６と、Ｉ／Ｏ電圧ＤＶＤＤの初期印加時に接点ＮＤ２５が高電位となるのを防止する第２のＰＭＯＳトランジスタＰＨ２と、Ｉ／Ｏ電圧ＤＶＤＤの印加によって漏れ電流を防止するために第５のＮＭＯＳトランジスタＮＨ５をターンオフする第３のＮＭＯＳトランジスタＮＨ３と、Ｉ／Ｏ電圧ＤＶＤＤの印加によって接点ＮＤ２３の電位を受信する第１のインバータＩＮＶＨ１と、第１のインバータＩＮＶＨ１の出力を受けてＩ／Ｏ電圧検出信号ＰＵＲＳＴ０を出力する第２のインバータＩＮＶＨ２と、接点ＮＤ２３が低電位になった時、接点ＮＤ２３をＩ／Ｏ電圧ＤＶＤＤまで上昇させる第３のＰＭＯＳトランジスタＰＨ３と、Ｉ／Ｏ電圧ＤＶＤＤの雑音や異常電圧印加時にこれらを除去する第１のＮＭＯＳトランジスタＮＨ１及び第２のＮＭＯＳトランジスタＮＨ２とで構成され、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０を出力する。
【００１６】
このＩ／Ｏ電圧検出部２１０の動作原理は、次の通りである。
【００１７】
１）Ｉ／Ｏ電圧ＤＶＤＤの印加によって、図４のＩ／Ｏ電圧検出部のタイミング図に示すように、コンデンサＣ２によって接点ＮＤ２１の電位は上昇する。
【００１８】
２）接点ＮＤ２１の電圧が第５のＮＭＯＳトランジスタＮＨ５のしきい電圧以上に上昇すると、第５のＮＭＯＳトランジスタＮＨ５がターンオンされる。
【００１９】
３）この時、Ｉ／Ｏ電圧ＤＶＤＤの印加によって第４のＮＭＯＳトランジスタＮＨ４がターンオンされ、図４のＩ／Ｏ電圧検出部タイミング図に示すように、接点ＮＤ２３にＩ／Ｏグラウンド電位ＤＶＳＳを印加する。その結果、第１のインバータＩＮＶＨ１と第２のインバータＩＮＶＨ２を通して低電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０が出力される。
【００２０】
４）Ｉ／Ｏ電圧ＤＶＤＤがしきい電圧以上となった第１のＰＭＯＳトランジスタＰＨ１がターンオンされ、図４のＩ／Ｏ電圧検出部タイミング図に示すように、接点ＮＤ２３の電位を上昇させ、これが検出電圧以上になる時点から高電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０が出力される。
【００２１】
５）上昇された接点ＮＤ２３の電位は、Ｉ／Ｏ電圧ＤＶＤＤの印加によってターンオンされた第６のＮＭＯＳトランジスタＮＨ６を通して接点ＮＤ２５の電位を上昇させる。
【００２２】
６）上昇された接点ＮＤ２５は、第３のＮＭＯＳトランジスタＮＨ３をターンオンさせ、接点ＮＤ２１にＩ／Ｏグラウンド電位ＤＶＳＳを印加し、第５のＮＭＯＳトランジスタＮＨ５をターンオフさせる。
【００２３】
７）第５のＮＭＯＳトランジスタＮＨ５がターンオフされ、接点ＮＤ２３は高電位となることから、第１のインバータＩＮＶＨ１を通して接点ＮＤ２４が低電位を出力する。この低電位は第３のＰＭＯＳトランジスタＰＨ３のゲートに入力され、接点ＮＤ２３をＩ／Ｏ電圧ＤＶＤＤまで上昇させる。
【００２４】
８）第６のＮＭＯＳトランジスタＮＨ６は、初期状態において接点ＮＤ２３が高電位となることによって第３のＮＭＯＳトランジスタＮＨ３をターンオンさせ、また、第５のＮＭＯＳトランジスタＮＨ５をターンオフさせる結果、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０が発生しない問題を除去するために、Ｉ／Ｏ電圧ＤＶＤＤの印加によってターンオンされる。
【００２５】
９）第２のＰＭＯＳトランジスタＰＨ２は、初期状態において接点ＮＤ２５が高電位となることになって第３のＮＭＯＳトランジスタＮＨ３をターンオンさせ、また、第５のＮＭＯＳトランジスタＮＨ５をターンオフさせる結果、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０が発生しない問題を除去するために、初期状態において接点ＮＤ２５が高電位状態となるのを防止する。
【００２６】
１０）第１のＮＭＯＳトランジスタＮＨ１及び第２のＮＭＯＳトランジスタＮＨ２は、Ｉ／Ｏ電圧ＤＶＤＤの雑音や異常電圧を除去する。
【００２７】
図５は、本発明の一実施例によるコア電圧検出部の回路図を示す。
【００２８】
本発明の一実施例によるコア電圧検出部２２０は、コア電圧ＶＤＤの印加によって第５のＮＭＯＳトランジスタＮ５のゲートの電位ＮＤ１１を上昇させる役割を担うコンデンサＣ１と、コンデンサＣ１によって上昇した電位をゲートで受け、この電位がしきい電圧以上になるとターンオンされ、接点ＮＤ１２と接点ＮＤ１３を連結させる第５のＮＭＯＳトランジスタＮ５と、コア電圧ＶＤＤをゲートで受け、このコア電圧ＶＤＤがしきい電圧以上になると、接点ＮＤ１２にコアグラウンド電位ＶＳＳを印加する第４のＮＭＯＳトランジスタＮ４と、ソースはコア電圧ＶＤＤに、ゲートとドレインは接点ＮＤ１３に連結され、しきい電圧以上ではコア電圧ＶＤＤをＮＤ１３に印加する第１のＰＭＯＳトランジスタＰ１と、コア電圧ＶＤＤの印加によって接点ＮＤ１３の電位を接点ＮＤ１５に印加する第６のＮＭＯＳトランジスタＮ６と、コア電圧ＶＤＤの初期印加時に接点ＮＤ１５が高電位になるのを防止する第２のＰＭＯＳトランジスタＰ２と、コア電圧ＶＤＤの印加によって漏れ電流を防止するために第５のＮＭＯＳトランジスタＮ５をターンオフする第３のＮＭＯＳトランジスタＮ３と、コア電圧ＶＤＤの雑音や異常電圧印加時にこれらを除去する第１のＮＭＯＳトランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２と、で構成され、コア電圧検出信号ＮＤ１３を出力する。
【００２９】
このコア電圧検出部２２０の動作原理は、次の通りである。
【００３０】
１）コア電圧ＶＤＤの印加によって、図６のコア電圧検出部のタイミング図に示すように、コンデンサＣ１によって接点ＮＤ１１の電位は上昇する。
【００３１】
２）接点ＮＤ１１の電圧が第５のＮＭＯＳトランジスタＮ５のしきい電圧以上に上昇すると、第５のＮＭＯＳトランジスタＮ５がターンオンされる。
【００３２】
３）この時、コア電圧ＶＤＤの印加によって第４のＮＭＯＳトランジスタＮ４がターンオンされ、図６のコア電圧検出部のタイミング図に示すように、低電位のコア電圧検出信号ＮＤ１３を出力する。
【００３３】
４）コア電圧ＶＤＤがしきい電圧以上になると、第１のＰＭＯＳトランジスタＰ１がターンオンされ、図６のコア電圧検出部のタイミング図に示すように、高電位のコア電圧検出信号ＮＤ１３を出力する。
【００３４】
５）上昇した接点ＮＤ１３の電位は、コア電圧ＶＤＤの印加によってターンオンされた第６のＮＭＯＳトランジスタＮ６を通して接点ＮＤ１５の電位を上昇させる。
【００３５】
６）上昇した接点ＮＤ１５の電位は、第３のＮＭＯＳトランジスタＮ３をターンオンさせ、接点ＮＤ１１にコアグラウンド電位ＶＳＳを印加することによって第５のＮＭＯＳトランジスタＮ５をターンオフさせる。
【００３６】
７）第６のＮＭＯＳトランジスタＮ６は、初期状態において接点ＮＤ１３が高電位になることによって第３のＮＭＯＳトランジスタＮ３をターンオンさせ、また、第５のＮＭＯＳトランジスタＮ５をターンオフさせる結果、コア電圧検出信号が発生しない問題を除去するために、コア電圧ＶＤＤの印加によってターンオンされる。
【００３７】
８）第２のＰＭＯＳトランジスタＰ２は、初期状態において接点ＮＤ１５が高電位になることによって第３のＮＭＯＳトランジスタＮ３をターンオンさせ、また、第５のＮＭＯＳトランジスタＮ５をターンオフさせる結果、コア電圧検出信号が発生しない問題を除去するために、初期状態で接点ＮＤ１５が高電位状態になるのを防止する。
【００３８】
９）第１のＮＭＯＳトランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２は、コア電圧ＶＤＤの雑音や異常電圧を除去する。
【００３９】
図７は、本発明の一実施例によるパワーオン信号発生部の回路図を示す。
【００４０】
本発明の一実施例によるパワーオン信号発生部２３０は、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０が低電位の時に、接点ＮＤ３１を高電位にする第４のＰＭＯＳトランジスタＰＨ４と、Ｉ／Ｏ電圧検出信号ＰＵＲＳＴ０をゲートによって受ける第９のＮＭＯＳトランジスタＮＨ９と、コア電圧検出信号ＮＤ１３をゲートによって受ける第８のＮＭＯＳトランジスタＮＨ８と、接点ＮＤ３１の電位をラッチするための第３のインバータＩＮＶＨ３及び第４のインバータＩＮＶＨ４と、ラッチした接点ＮＤ３１の電位とＩ／Ｏ電圧検出信号ＰＵＲＳＴ０を受信するＮＡＮＤゲートＮＡＮＤ１と、初期状態において接点ＮＤ３１を低電位とし、ラッチの状態を初期化する第５のＰＭＯＳトランジスタＰＨ５と、ＮＡＮＤゲートＮＡＮＤ１からの入力によってパワーオン信号ＰＯＣＲＳＴを出力する第５のインバータＩＮＶＨ５と、で構成されている。
【００４１】
このパワーオン信号発生部２３０の動作原理は、次の通りである。
【００４２】
１）Ｉ／Ｏ電圧ＤＶＤＤが検出電圧以下であると、低電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０が第４のＰＭＯＳトランジスタＰＨ４のゲートに入力され、接点ＮＤ３１を高電位とする。この接点ＮＤ３１の高電位はＮＡＮＤゲートＮＡＮＤ１に入力され、また、低電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０がＮＡＮＤゲートＮＡＮＤ１に入力され、図８のパワーオン回路タイミング図に示すように、Ｉ／Ｏグラウンド電位ＤＶＳＳのパワーオン信号ＰＯＣＲＳＴが出力される。
【００４３】
２）Ｉ／Ｏ電圧ＤＶＤＤが検出電圧以上になると、高電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０がＰＭＯＳトランジスタＰＨ４のゲートに入力され、第４のＰＭＯＳトランジスタＰＨ４をターンオフさせ、第３のインバータＩＮＶＨ３及び第４のインバータＩＮＶＨ４によってＮＤ３１の電位は高電位としてラッチされる。この時、高電位のＩ／Ｏ電圧検出信号ＰＵＲＳＴ０がＮＡＮＤゲートＮＡＮＤ１に入力され、図８のパワーオン回路のタイミング図に示すように、Ｉ／Ｏ電圧ＤＶＤＤレベルのパワーオン信号ＰＯＣＲＳＴが出力される。
【００４４】
３）コア電圧ＶＤＤが検出電圧以上になると、コア電圧ＶＤＤレベルのコア電圧検出信号ＮＤ１３が第８のＮＭＯＳトランジスタＮＨ８のゲートに入力され、第８のＮＭＯＳトランジスタＮＨ８をターンオンさせる。この時、既に高電位になったＩ／Ｏ電圧検出信号ＰＵＲＳＴ０は、第９のＮＭＯＳトランジスタＮＨ９のゲートに入力され、第９のＮＭＯＳトランジスタＮＨ９をターンオンさせ、高電位にラッチされた接点ＮＤ３１をＩ／Ｏグラウンド電圧ＤＶＳＳとする。Ｉ／Ｏグラウンド電圧ＤＶＳＳレベルになった接点ＮＤ３１はＮＡＮＤゲートＮＡＮＤ１に入力され、図８のパワーオン回路タイミング図に示すように、Ｉ／Ｏグラウンド電位ＤＶＳＳのパワーオン信号ＰＯＣＲＳＴを出力する。
【００４５】
以上の説明は本発明の技術思想を例示的に説明したものに過ぎず、本発明の属する技術分野における通常の知識を持つ者にとっては、本発明の本質的な特性を逸脱しない範囲で様々な修正及び変形が可能であることが自明である。したがって、本発明に係る実施例は本発明の技術思想を限定するためのものではなく、それらの実施例によって本発明の技術思想の範囲が限定されるわけはない。本発明の保護範囲は、添付の特許請求範囲に基づいて解析されなければならず、これと同等な範囲内におけるいずれの技術思想も本発明の権利範囲に含まれるものとして解析されるべきである。
【図面の簡単な説明】
【００４６】
【図１】一般のパワーオン回路のタイミング図である。
【図２】本発明の一実施例によるパワーオン回路の構成を示すブロック図である。
【図３】本発明の一実施例によるＩ／Ｏ電圧検出部の回路図である。
【図４】図３におけるＩ／Ｏ電圧検出部のタイミング図である。
【図５】本発明の一実施例によるコア電圧検出部の回路図である。
【図６】図５におけるコア電圧検出部のタイミング図である。
【図７】本発明の一実施例によるパワーオン信号発生部の回路図である。
【図８】図２におけるパワーオン回路タイミング図である。
【符号の説明】
【００４７】
２１０  Ｉ／Ｏ電圧検出部
２２０  コア電圧検出部
２３０  パワーオン信号発生部
【図１】
2008072719.tif 000003
【図２】
2008072719.tif 000004
【図３】
2008072719.tif 000005
【図４】
2008072719.tif 000006
【図５】
2008072719.tif 000007
【図６】
2008072719.tif 000008
【図７】
2008072719.tif 000009
【図８】
2008072719.tif 000010