(57)【要約】【課題】スケルチ検出回路の動作が不安定であっても、正確にデータ受信できる差動信号受信回路装置を提供する。【解決手段】１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置であって、差動信号に応じて非スケルチ状態とスケルチ状態を検出するスケルチ回路と、差動信号から２値データを出力する差動レシーバ回路と、２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、２値データから、定められたエンドパターンを検出するエンドパターン検出手段を有し、スケルチ回路が非スケルチ状態を検出したときにスタートパターン検出手段を有効にし、スタートパターン検出後はスケルチ状態にかかわらず２値データで受信動作を続行し、エンドパターン検出手段がエンドパターンを検出したとき終了することを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置において、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後は、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき受信動作を終了することを特徴とする差動信号受信回路装置。
【請求項２】
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置において、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と、
前記２値データから、定められたデータパターン以外を検出するエラー検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後は、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき、又は前記エラー検出手段が定められたデータパターン以外を検出したとき受信動作を終了することを特徴とする差動信号受信回路装置。
【請求項３】
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置において、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と、
前記２値データから、所定のバイト境界を検出するバイト境界検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後、前記バイト境界検出手段が前記２値データから少なくとも所定のバイト長のバイト境界を検出した後からは、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき受信動作を終了することを特徴とする差動信号受信回路装置。
【請求項４】
エンドパターン検出後、一定の時間、前記スケルチ回路の出力する非スケルチ状態若しくはスケルチ状態を示すスケルチ信号を、マスクするマスク手段を、更に有することを特徴とする請求項１〜３のうちのいずれか一に記載の差動信号受信回路装置。
【請求項５】
前記一定の時間は、半導体集積回路として集積した差動信号受信装置回路から受信データを出力し終えるまでとしたことを特徴とする請求項４に記載の差動信号受信回路装置。
【請求項６】
前記シリアルデータインターフェースが、ＵＳＢ２．０規格であることを特徴とする請求項１〜５のうちのいずれか一に記載の差動信号受信回路装置。
【請求項７】
スタートパターンを検出したことと、それに続くパケットＩＤデータにエラーが無いことを条件にして、スケルチ状態にかかわらず前記２値データで受信動作を続行することを特徴とする請求項６に記載の差動信号受信回路装置。
【請求項８】
スケルチ状態にかかわらず前記２値データで受信動作を続行する条件が、
外部からの設定により変更又は設定されることを特徴とする請求項１〜７のうちのいずれか一に記載の差動信号受信回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル転送を行う差動信号受信回路装置に関する。
【背景技術】
【０００２】
パソコン、プリンタ、及びスキャナをはじめ、ＤＶＤやデジタルビデオカメラ等を相互に接続するためのインターフェースとして、ＵＳＢ(Universal Serial Bus)が、広く用いられている。近年では、携帯電話や携帯音楽プレイヤー等のデータ転送用途としてもＵＳＢは注目されている。
【０００３】
ＵＳＢの高速転送規格であるＵＳＢ２．０の最大転送速度は、４８０Ｍｂｐｓと高速である。そのため、データの送受信は小振幅差動信号により行われる。小振幅差動信号の受信回路では、差動信号の振幅有り・無しをスケルチレシーバを用いて判別し、差動信号の差動０・差動１を差動信号レシーバを用いて受信する。
【０００４】
しかし、求められるスケルチレシーバの検出感度は（通常）１００ｍＶ程度に過ぎないため、検出動作が不十分になりやすい。従って、その対策技術が求められている。例えば特許文献１、特許文献２、及び特許文献３には、スケルチレシーバが十分な検出動作を為すことを目的とする技術が開示されている。
【特許文献１】特開２００５−８６６４６号公報
【特許文献２】特開２００６−１６５９９２号公報
【特許文献３】特開２００５−２６０８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＵＳＢ２．０等の高速シリアルインターフェースでは、１対の小振幅差動信号でデータを転送する。信号を小振幅にすることで信号の送受信を高速にし、信号を差動にすることでノイズに対する耐性を高くしているわけである。
【０００６】
ここで、転送されるデータの差動信号の受信には、差動信号レシーバが用いられる。しかし、差動信号のレシーバは、入力差が僅かであっても０又は１を出力する。即ち、信号のデータで０又は１を出力しているのか、ノイズによる僅かな入力差により０又は１を出力しているのかを区別できない。そこで、差動信号受信においては、信号にデータが含まれているかどうかを検出するスケルチ検出回路が備えられている。
【０００７】
スケルチ検出回路とは、信号のスケルチ（無信号）状態を検出する回路であって、入力差動信号のＶｉｎ＋とＶｉｎ−が同電位であることを検出するものである。現実的には入力差動信号Ｖｉｎ＋とＶｉｎ−が同電位であることは生じ得ず、差動信号が所定の範囲の内にあるか外にあるかにより、スケルチ検出回路はスケルチ状態と非スケルチ状態を検出する。例えば、ＵＳＢ２．０では１００ｍＶ程度が基準にされているから、振幅が５０ｍＶならばスケルチ状態であり、振幅が１５０ｍＶならば非スケルチ状態であるというように判断される。
【０００８】
ここで差動信号を小振幅にするならば、単に入力差動信号の差のみを検出する差動信号レシーバはでゲインを高くすればよいだけである。これに対して、上記説明で明らかなように、スケルチ検出回路では、安定した検出が困難になる。
【０００９】
このような状況に鑑みて、特許文献１では、消費電力や部品コストを小さくしつつ安定動作するスケルチ回路が提案されている。しかしながら、回路が複雑になっており、十分な効果があるとはいえないことが明白である。
【００１０】
また、特許文献２では、スケルチ信号と送信制御信号に応じてスケルチマスク信号を生成し、新たなスケルチ信号とする方法に関して提案がなされている。しかしながら、ＵＳＢ２．０のように、１対の小振幅差動信号でデータを双方向に運ぶシリアルインターフェースにおいては、データは一時に一方向にしか流れない。従って、受信動作時に送信制御信号を使用するようなことは実際上できない。
【００１１】
本発明は、スケルチ検出回路の動作が不安定であっても、正確にデータ受信できる差動信号受信回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の差動信号受信回路装置は、
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置であって、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後は、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき受信動作を終了することを特徴とする。
【００１３】
本発明に係る請求項２に記載の差動信号受信回路装置は、
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置であって、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と、
前記２値データから、定められたデータパターン以外を検出するエラー検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後は、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき、又は前記エラー検出手段が定められたデータパターン以外を検出したとき受信動作を終了することを特徴とする。
【００１４】
本発明に係る請求項３に記載の差動信号受信回路装置は、
１対の差動信号で定められたフォーマットのデータを転送するシリアルデータインターフェースの受信回路装置であって、
差動信号に応じて信号の有無を検出し非スケルチ状態とスケルチ状態を検出するスケルチ回路と、
差動信号を増幅して２値データを出力する差動レシーバ回路と、
前記２値データから、定められたスタートパターンを検出するスタートパターン検出手段と、
前記２値データから、定められたエンドパターンを検出するエンドパターン検出手段と、
前記２値データから、所定のバイト境界を検出するバイト境界検出手段と
を有し、
前記スケルチ回路が非スケルチ状態を検出したときに前記スタートパターン検出手段を有効にし、
前記スタートパターン検出手段が前記スタートパターンを検出した後、前記バイト境界検出手段が前記２値データから少なくとも所定のバイト長のバイト境界を検出した後からは、スケルチ状態にかかわらず前記２値データで受信動作を続行し、
前記エンドパターン検出手段が前記エンドパターンを検出したとき受信動作を終了することを特徴とする。
【００１５】
本発明に係る請求項４に記載の差動信号受信回路装置は、
エンドパターン検出後、一定の時間、前記スケルチ回路の出力する非スケルチ状態若しくはスケルチ状態を示すスケルチ信号を、マスクするマスク手段を、更に有することを特徴とする請求項１〜３のうちのいずれか一に記載の差動信号受信回路装置である。
【００１６】
本発明に係る請求項５に記載の差動信号受信回路装置は、
前記一定の時間は、半導体集積回路として集積した差動信号受信装置回路から受信データを出力し終えるまでとしたことを特徴とする請求項４に記載の差動信号受信回路装置である。
【００１７】
本発明に係る請求項６に記載の差動信号受信回路装置は、
前記シリアルデータインターフェースが、ＵＳＢ２．０規格であることを特徴とする請求項１〜５のうちのいずれか一に記載の差動信号受信回路装置である。
【００１８】
本発明に係る請求項７に記載の差動信号受信回路装置は、
スタートパターンを検出したことと、それに続くパケットＩＤデータにエラーが無いことを条件にして、スケルチ状態にかかわらず前記２値データで受信動作を続行することを特徴とする請求項６に記載の差動信号受信回路装置である。
【００１９】
本発明に係る請求項８に記載の差動信号受信回路装置は、
スケルチ状態にかかわらず前記２値データで受信動作を続行する条件が、
外部からの設定により変更又は設定されることを特徴とする請求項１〜７のうちのいずれか一に記載の差動信号受信回路装置である。
【発明の効果】
【００２０】
本発明に係る差動信号受信回路装置を利用することにより、スタートパターンを検出後は、スケルチ検出状態によらず受信動作が続けられるので、データ受信中にスケルチ検出回路の動作が不十分になっても正確にデータ受信できる。また、スケルチ検出状態にかかわらず受信動作を続行する条件は外部から設定され得るので、使用方法や受信状態などの状況に応じて最適な条件を選ぶことが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００２２】
［第１の実施形態］
まず図１は、本発明の第１の実施形態に係る差動信号受信回路装置１２のアナログフロントエンド部２の構成例である。図１に示すように、１対（ＤＰ、ＤＭ）の伝送路で送信側３と接続される。ＤＰ端子とＤＭ端子に差動レシーバ８とスケルチレシーバ６が繋がる。差動レシーバ８は、ＤＰ、ＤＭの電位差に応じて０又は１を出力する。スケルチレシーバ６は、差動信号の振幅レベルに応じて、信号無し（スケルチ状態）と信号有り（非スケルチ状態）とを出力する。差動レシーバ出力（ＨＳＲＯ）は、ＣＤＲ（クロック・データ・リカバリー）回路と呼ばれる回路１０にて、クロック（ＤＬＬＣＫ）を抽出される。
【００２３】
図２は、８フェーズクロックを用いた場合のデジタル方式ＣＤＲ（クロック・データ・リカバリー）の様子を示す図である。ＨＳＲＯ信号の変化が検出された場合には、検出したフェーズから一定フェーズだけ遅れた（図では３フェーズとしている。）フェーズが選択され、ＨＳＲＯ信号の変化が検出されなかった場合には、前回選択したフェーズを保持する、というようなロジック回路により、ＣＤＲ回路１０は実現され得る。但し、本発明では、差動レシーバ８、スケルチレシーバ６、及びＣＤＲ回路１０の構成及び回路の内容は、特定のものに限定されない。
【００２４】
図３は、本発明の第１の実施形態に係る差動信号受信回路装置１２のブロック図である。当該差動信号受信回路装置１２は、アナログフロントエンド部２からの信号（ＤＤＬＤＯ、ＤＤＬＣＫ）を入力として動作する。
【００２５】
まず、図３の中のＥＬＣバッファー（Ｅｌａｓｔｉｃｉｔｙ  Ｂｕｆｆｅｒ）１４は、受信データから抽出したクロック（ＤＬＬＣＫ）とシステムクロック（ＣＫ４８０Ｍ）との周波数偏差を吸収するためのバッファーである。当該ＥＬＣバッファー１４は、ＷｒｉｔｅＣｏｕｎｔｅｒ（ライトカウンタ）２２、ＲｅａｄＣｏｕｎｔｅｒ（リードカウント）２４、ＦＦ（フリップフロップ）２８、及びセレクタ２６を含む図４に示すような回路である。更に、図５は、図４に示すＥＬＣバッファー１４のＷｒｉｔｅＣｏｕｎｔｅｒ２２とＲｅａｄＣｏｕｎｔｅｒ２４の動作の様子を示す図である。なお、本発明では、ＥＬＣバッファー１４の構成及び回路の内容も、特定のものに限定されない。
【００２６】
次に、図３の中のＳＹＮＣ・ＥＯＰ検出部１８は、スタートパターン（以後、ＵＳＢ規格の呼び名に従ってＳＹＮＣパターンと称する。）及びエンドパターン（以後、ＵＳＢ規格の呼び名に従ってＥＯＰパターンと称する。）を検出する回路である。当該ＳＹＮＣ・ＥＯＰ検出部１８は、ＳＹＮＣパターンマッチ部３０、及びＥＯＰパターンマッチ部３２等を含む図６に示すようなパターンマッチ回路である。例えば、ＵＳＢ２．０規格で定義されるＨｉｇｈ  Ｓｐｅｅｄモード（ハイスピードモード）のＳＹＮＣパターンは（差動１をＪ、差動０をＫと表すと）ＫＪＫＪＫＪＫＫというパターンになり、上記ＳＹＮＣパターンマッチ部３０はこのパターンを抽出することになる。本発明では、ＳＹＮＣ・ＥＯＰ検出部１８はＳＹＮＣパターン及びＥＯＰパターンを検出すればよいのであり、その構成及び回路の内容も特定のものに限定されない。
【００２７】
次に、図３の中のデータ復調・パラレル変換回路１６は、シリアルインターフェースの変調規則に従ってデータを復調し、パラレルデータに変換する回路である。例えば、ＵＳＢ２．０規格の変調規則は、以下の（１）〜（３）の内容である。
（１）データはＬＳＢ（Least Significant Bit；最下位ビット）からシリアルデータにする。
（２）データ１が６個続いた場合、データ０を挿入する。
（３）データ０で反転、データ１で保持というＮＲＺＩ（Non Return to Zero Inversion）変調である。
従って、当該データ復調・パラレル変換回路１６は、シフトレジスター４６、８ビットＦＦ４２、ビットカウンタ４８、及びＥＸＯＲ回路４４等を含む図７のような回路で実現され得る。本発明のデータ復調・パラレル変換回路１６の構成及び回路の内容も特定のものに限定されない。
【００２８】
続いて、図８は、本発明の第１の実施形態に係る差動信号受信回路装置１２の制御回路における、シーケンサーのフローチャートである。フローチャートの分岐条件の一つであるＥＲＲ信号は、図３中の制御回路２０の入力信号としては図示していないが、データ復調・パラレル変換回路１６が変調規則を満たさないパターンデータを受信した場合や、ＥＬＣバッファー１４でバッファーがエンプティやフルになった場合に、“Ｈｉｇｈ”になる信号である。
【００２９】
図３の中の制御回路２０から出力するＳＹＮＣＥＮ信号は、フローチャートのＳＷＡＩＴステート（Ｓ０６）で“Ｈｉｇｈ”になる信号であり、ＳＹＮＣ・ＥＯＰ検出部１８内のＦＦ３８に反転して繋がる。ＤＡＴＡＥＮ信号は、フローチャートのＲＷＡＩＴステート（Ｓ１０）、ＲＤＡＴＡステート（Ｓ１６）で“Ｈｉｇｈ”になる信号である。ＥＬＣＥＮ信号は、フローチャートのＳＷＡＩＴステート（Ｓ０６）、ＲＷＡＩＴステート（Ｓ１０）、ＲＤＡＴＡステート（Ｓ１６）で“Ｈｉｇｈ”になる信号であり、ＥＬＣバッファー１４内のＷｒｉｔｅＣｏｕｎｔｅｒ２２及びＲｅａｄＣｏｕｎｔｅｒ２４に繋がる。
【００３０】
図８に示すフローチャートでは、スケルチレシーバ６でスケルチ状態となり（Ｓ０４・Ｙｅｓ）、続いてＳＹＮＣ・ＥＯＰ検出部１８でＳＹＮＣパターンが捕らえられ（Ｓ０６・Ｙｅｓ）、データ復調・パラレル変換回路１６で少なくとも１バイト長の（バイト境界の）データ受信が有れば（Ｓ１２・Ｙｅｓ）、ＥＯＰパターンが検出されない（Ｓ１８・Ｎｏ）限りパラレルデータの受信を続け、ＥＯＰパターンが検出されれば（Ｓ１８・Ｙｅｓ）、次のスケルチ状態を待つことになる（Ｓ０２）。
【００３１】
図８のフローチャートによる制御を受けることにより、差動信号受信回路装置１２はスケルチレシーバの動作が不安定であっても正確にデータ受信できることになる。特に、少なくとも１バイト長のデータ受信が有ったときのみ（Ｓ１２・Ｙｅｓ）、パラレルデータの受信を行うようにしているので、データ信号が無い（スケルチ状態）とき、ノイズなどにより誤って非スケルチ状態となり（Ｓ０４・Ｙｅｓ）更に誤ってスタートパターンを検出してしまっても（Ｓ０８・Ｙｅｓ）、それ以上データ受信をしてしまうことが防がれる（Ｓ１２・Ｎｏ）。
【００３２】
なお、スタートパターン、エンドパターン、又は、パラレルデータの受信を続ける最小限の受信データのバイト長（バイト境界）の条件などは、外部からの設定により変更できるように差動信号受信回路装置１２が設定されていることが好ましい。
【００３３】
［第２の実施形態］
図９は、本発明の第２の実施形態に係る差動信号受信回路装置１２の制御回路における、シーケンサーのフローチャートである。なお、これ以外の要素及び部位は、第１の実施形態と同様であるため説明を省略する。
【００３４】
図９に示すフローチャートの分岐条件の一つであるＴＩＭＯＵＴ信号（Ｓ２６参照）はタイマー信号であり、ＴＷＡＩＴステート（Ｓ２４）でカウントを開始するタイマーが所定の値になれば“Ｈｉｇｈ”になる信号である。このタイマー信号は、ＥＯＰパターンが検出された後、一定の時間、スケルチレシーバ６の出力する非スケルチ状態若しくはスケルチ状態を示すスケルチ信号を、マスクする制御を行うことになる。
【００３５】
ＥＯＰパターン直後、すなわちデータ有りから無しに遷移する瞬間は、伝送路のインピーダンスミスマッチ等が原因で、スケルチレシーバ６が比較的不安定になり易い。そこで、図９のフローチャートによる制御を受けることにより、ＥＯＰパターン検出後のスケルチレシーバ６が不安定になり易い一定時間に、誤ってスケルチレシーバ６が非スケルチ状態となり、その結果、ＳＹＮＣ・ＥＯＰ検出部１８が誤ってＳＹＮＣパターンを検出してしまうことが、防がれる。
【００３６】
なお、上記一定の時間は、半導体集積回路として集積した差動信号受信回路装置から受信データを出力し終えるまでとすることが好ましい。その理由は以下のようなものである。半導体集積回路として高密度に集積した場合、データを半導体集積回路の外に出力したときの同時スイッチングノイズによりスケルチレシーバ６が不安定になり易いタイミングがある。即ち、受信した高速のシリアルデータが、８ビット又は１６ビットの比較的低速のパラレルデータに変換されて半導体集積回路の外に出力される場合、高密度に集積されていることと、８ビット又は１６ビットの出力データが同時にスイッチングすることとにより、ノイズがスケルチレシーバ６を不安定にするおそれが生じるタイミングがある。このとき、誤って非スケルチ状態となり、その結果、ＳＹＮＣ・ＥＯＰ検出部１８が誤ってスタートパターンを検出してしまうおそれがあるが、上記一定の時間を上記のように設定すると、スケルチ信号がマスクされるので、そのおそれの発生が防がれるからである。
【００３７】
また、上記一定の時間は、外部からの設定により変更されるように差動信号受信回路装置１２が設定されているのが好ましい。
【００３８】
［第３の実施形態］
ＵＳＢ２．０規格のＳＹＮＣパターンは、ノイズ等によって発生する差動レシーバ８出力と比較的区別しにくいパターンであるという問題がある。一方、ＵＳＢ２．０規格で、データ列（パケットといわれる。）の先頭データは、パケットＩＤと決まっており、ＰＩＤのみを利用してエラーを検出できるようになっている。本発明の第３の実施形態では、この規則を利用して、誤って非スケルチ状態となり、その結果、誤ってスタートパターンを検出してしまうことのない差動信号受信回路装置を提供する。
【００３９】
図１０を利用して、本発明の第３の実施形態に係る差動信号受信回路装置１２を説明する。図１０は、ＵＳＢ規格で定められるデータパケットのフォーマットを示す図である。本発明の第３の実施形態に係る差動信号受信回路装置１２では、ＳＹＮＣ・ＥＯＰ検出部１８の動作が、上述の第１及び第２の実施形態と異なるが、その他は第１又は第２の実施形態と同様であるため、説明を省略する。
【００４０】
ＵＳＢ規格では、パケットという最小構成のデータ列のやり取りにより、データ転送が行われる。データ転送の詳細は本発明と関係しないので説明を省略するが、用いられるパケットは全部で１６あり、各々は４ビットのパケットＩＤ（以後、ＰＩＤと称する。）で区別される。それらのパケットのフォーマットは、図１０に示すような４種類（（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ））がある。いずれもＳＹＮＣパターンに続く８ビットがＰＩＤであり、その８ビットは、４ビットのＰＩＤとそのＰＩＤのビット反転（図１０では〜ＰＩＤと表している。）の４ビットとで構成されている。従って、ＳＹＮＣパターンに続く８ビットのデータで、受信データにエラーがあるかどうか判断することができる。
【００４１】
ＵＳＢ２．０のＳＹＮＣパターン検出は、８ビットのＫＪＫＪＫＪＫＫというパターンを検出することであることは、上述のとおりである。差動レシーバはＤＰ信号とＤＭ信号がほぼ同電位であっても、差動０（Ｋ）か差動１（Ｊ）のどちらかを出力するため、このときＳＹＮＣ・ＥＯＰ検出部１８がＳＹＮＣパターンを誤るおそれが非常に高いといえる。
【００４２】
そこで、本発明の第３の実施形態に係る差動信号受信回路装置１２におけるＳＹＮＣ・ＥＯＰ検出部１８では、ＳＹＮＣパターンと８ビットＰＩＤを含めて、パケットのスタートパターンとしている。
【００４３】
本発明の第３の実施形態に係る差動信号受信回路装置１２では、ＳＹＮＣパターンを検出したこととＰＩＤにエラーがないことを、スケルチ状態にかかわらず受信動作を続行する条件にするので、誤って非スケルチ状態となり、その結果、誤ってスタートパターンを検出してしまうことがない。
【００４４】
また、パケットのスタートパターンが、外部からの設定により変更されるように差動信号受信回路装置１２が設定されていてもよい。
【００４５】
［その他の実施形態］
以上の実施形態では、高速シリアルインターフェースとしてＵＳＢを取り上げたが、本発明は、もちろん他の高速シリアルインターフェースに対しても用いることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る差動信号受信回路装置のアナログフロントエンド部２の構成例である。
【図２】８フェーズクロックを用いた場合のデジタル方式ＣＤＲ（クロック・データ・リカバリー）の様子を示す図である。
【図３】本発明の第１の実施形態に係る差動信号受信回路装置のブロック図である。
【図４】ＥＬＣバッファーの回路図例である。
【図５】図４に示すＥＬＣバッファーのＷｒｉｔｅＣｏｕｎｔｅｒとＲｅａｄＣｏｕｎｔｅｒの動作の様子を示す図である。
【図６】ＳＹＮＣ・ＥＯＰ検出部の回路図例である。
【図７】データ復調・パラレル変換回路の回路図例である。
【図８】本発明の第１の実施形態に係る差動信号受信回路装置の制御回路における、シーケンサーのフローチャートである。
【図９】本発明の第２の実施形態に係る差動信号受信回路装置の制御回路における、シーケンサーのフローチャートである。
【図１０】ＵＳＢ規格で定められるデータパケットのフォーマットを示す図である。
【符号の説明】
【００４７】
１２・・・差動信号受信回路装置、１４・・・ＥＣＬバッファー、１６・・・データ復調・パラレル変換回路、１８・・・ＳＹＮＣ・ＥＯＰ検出回路、２０・・・制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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