(57)【要約】【課題】膜厚の異なるゲート酸化膜を備えたトランジスタがそれぞれ形成される領域の段差が低減される半導体装置とその製造方法を提供する。【解決手段】１回目の熱酸化処理により周辺回路領域ＲＡとメモリセル領域に熱酸化膜が形成された後、メモリセル領域に位置する熱酸化膜が除去される。プラズマ窒化処理を施すことにより、周辺回路領域に位置する熱酸化膜とメモリセル領域に露出した半導体基板１の領域の表面に窒素が導入される。次に、周辺回路領域に位置する熱酸化膜が除去された後、２回目の熱酸化処理を施すことにより、周辺回路領域に膜厚のより厚いゲート酸化膜となる酸化膜９ａが形成され、メモリセル領域では膜厚のより薄いゲート酸化膜となる酸化膜９ｂが形成される。【選択図】図６
2008016499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面の第１領域に形成された複数の第１トレンチ分離領域と、
複数の前記第１トレンチ分離領域のうち、一つの第１トレンチ分離領域と他の第１トレンチ分離領域によって挟まれた前記半導体基板の領域に形成された第１素子形成領域と、
前記第１領域とは異なる前記半導体基板の主表面の第２領域に形成された複数の第２トレンチ分離領域と、
複数の前記第２トレンチ分離領域のうち、一つの第２トレンチ分離領域と他の第２トレンチ分離領域によって挟まれた前記半導体基板の領域に形成された第２素子形成領域と、
前記第１素子形成領域に位置する前記半導体基板の領域の表面上に形成された第１酸化膜と、
前記第１酸化膜上に形成された第１電極部と、
前記第２素子形成領域に位置する前記半導体基板の領域の表面上に形成された第２酸化膜と、
前記第２酸化膜上に形成された第２電極部と、
を備え、
前記第１酸化膜は前記第２酸化膜よりも厚く、
前記第１酸化膜と前記第１酸化膜の直下に位置する前記半導体基板の領域の表面との第１界面は、前記第２酸化膜と前記第２酸化膜の直下に位置する前記半導体基板の領域の表面との第２界面よりも深い位置にあり、
前記第１トレンチ分離領域は、前記第２トレンチ分離領域よりも深い位置にまで形成された、半導体装置。
【請求項２】
前記第１酸化膜の上面の位置と前記第２酸化膜の上面の位置との高さの差は、前記第１酸化膜の膜厚と前記第２酸化膜の膜厚との膜厚差よりも小さい、請求項１記載の半導体装置。
【請求項３】
前記第１酸化膜の上面と前記第２酸化膜の上面とは略同じ高さに位置する、請求項２記載の半導体装置。
【請求項４】
前記第１電極部は、
非単結晶シリコンの第１導電膜と、
前記第１導電膜上に形成される非単結晶シリコンの第２導電膜と
を少なくとも含み、
前記第１導電膜と前記第２導電膜との界面は、前記第１トレンチ分離領域の上面よりも低い位置にあり、
前記第２電極部は、
非単結晶シリコンの第３導電膜と、
前記第３導電膜上に形成される非単結晶シリコンの第４導電膜と
を少なくとも含み、
前記第３導電膜と前記第４導電膜との界面は、前記第２トレンチ分離領域の上面よりも低い位置にある、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第２酸化膜は窒素原子を含有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第２電極部は、
前記第３導電膜と前記第４導電膜を含む下部電極部と、
前記下部電極部上に形成された誘電体膜と、
前記誘電体膜上に形成された上部電極部と
を含む、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第１領域および前記第２領域とは異なる前記半導体基板の主表面の第３領域に形成された複数の第３トレンチ分離領域と、
複数の前記第３トレンチ分離領域のうち、一つの第３トレンチ分離領域と他の第３トレンチ分離領域によって挟まれた前記半導体基板の領域に形成された第３素子形成領域と、
前記第３素子形成領域に位置する前記半導体基板の領域の表面上に形成された第３酸化膜と、
前記第３酸化膜上に形成された第３電極部と
を備え、
前記第３酸化膜は、前記第２酸化膜よりも厚く前記第１酸化膜よりも薄く、
前記第３酸化膜と前記第３酸化膜の直下に位置する前記半導体基板の領域の表面との第３界面は、前記第１界面よりも浅く前記第２界面よりも深い位置にあり、
前記第３トレンチ分離領域は、前記第１トレンチ分離領域よりも浅く前記第２トレンチ分離領域よりも深い位置にまで形成された、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
所定の熱酸化処理を施すことにより、半導体基板の主表面における所定の第１領域に第１酸化膜を形成するとともに、前記第１領域とは異なる第２領域に前記第１酸化膜よりも薄い第２酸化膜を形成する酸化膜形成工程と、
前記第１領域の所定の領域に位置する前記第１酸化膜の部分および前記第１酸化膜の部分の直下に位置する前記半導体基板の領域に第１トレンチ分離領域を形成して第１素子形成領域を形成するとともに、前記第２領域の所定の領域に位置する前記第２酸化膜の部分および前記第２酸化膜の部分の直下に位置する前記半導体基板の領域に第２トレンチ分離領域を形成して第２素子形成領域を形成するトレンチ分離領域形成工程と、
前記第１素子形成領域に位置する前記半導体基板の領域の表面上に前記第１酸化膜を介在させて第１電極部を形成する工程と、
前記第２素子形成領域に位置する前記半導体基板の領域の表面上に前記第２酸化膜を介在させて第２電極部を形成する工程と
を備え、
前記酸化膜形成工程では、少なくとも前記第２領域に対してプラズマ窒化処理を施して前記第２領域に位置する前記半導体基板の領域における前記所定の熱酸化処理による第２領域熱酸化を抑制して、前記第１領域に位置する前記半導体基板の領域における前記所定の熱酸化処理による第１領域熱酸化を前記第２領域熱酸化よりも深い領域にまで進めることにより、前記第１酸化膜と前記第１酸化膜の直下に位置する前記半導体基板の領域の表面との第１界面を、前記第１酸化膜よりも薄い前記第２酸化膜と前記第２酸化膜の直下に位置する前記半導体基板の領域の表面との第２界面よりも深い位置に形成し、
前記トレンチ分離領域形成工程では、前記第１界面と前記第２界面の位置関係に対応して前記第１トレンチ分離領域を前記第２トレンチ分離領域よりも深い位置にまで形成する、半導体装置の製造方法。
【請求項９】
前記酸化膜形成工程では、前記第１酸化膜の上面の位置と前記第２酸化膜の上面の位置との高さの差を、前記第１酸化膜の膜厚と前記第２酸化膜の膜厚との差よりも小さくする、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記酸化膜形成工程では、前記第１酸化膜の上面の位置と前記第２酸化膜の上面の位置とを略同じ位置にする、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記酸化膜形成工程は、
前記所定の熱酸化処理の一つとして第１熱酸化処理を施すことにより、半導体基板の主表面に第１熱酸化膜を形成する工程と、
前記半導体基板の主表面における前記第１領域に位置する前記第１熱酸化膜の部分を残して、前記第２領域に位置する前記第１熱酸化膜の部分を除去することにより、前記第２領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第１領域に位置する前記第１熱酸化膜の部分を残した状態で、前記第２領域に露出した前記半導体基板の領域を含む前記半導体基板にプラズマ窒化処理を施す工程と、
前記第１領域に位置する前記第１熱酸化膜の部分を除去することにより、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記所定の熱酸化処理の他の一つとして第２熱酸化処理を施すことにより、前記第１領域に露出した前記半導体基板の領域の表面に第２熱酸化膜を前記第１酸化膜として形成するとともに、前記第２領域に露出した前記半導体基板の領域の表面に第３熱酸化膜を前記第２酸化膜として形成する工程と
を含む、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記酸化膜形成工程は、
前記所定の熱酸化処理の一つして第１熱酸化処理を施すことにより、半導体基板の主表面に第１熱酸化膜を形成する工程と、
前記半導体基板の主表面における前記第１領域に位置する前記第１熱酸化膜の部分を残して、前記第２領域に位置する前記熱酸化膜の部分を除去することにより、前記第２領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第１領域に位置する前記第１熱酸化膜の部分を残した状態で、前記第２領域に露出した前記半導体基板の領域を含む前記半導体基板にプラズマ窒化処理を施す工程と、
前記第１領域に位置する前記第１熱酸化膜の部分を除去して、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記所定の熱酸化処理の他の一つとして第２熱酸化処理を施すことにより、前記第１領域に露出した前記半導体基板の領域の表面に第２熱酸化膜を形成するとともに、前記第２領域に露出した前記半導体基板の領域の表面に第３熱酸化膜を形成する工程と、
前記第２領域に位置する前記第３熱酸化膜を残して前記第１領域に位置する前記第２熱酸化膜を除去することにより、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第２領域に位置する前記第３熱酸化膜を残した状態で、前記所定の熱酸化処理のさらに他の一つとして第３熱酸化処理を施すことにより、前記第１領域に位置する前記半導体基板の領域の表面に第４熱酸化膜を前記第１酸化膜として形成するとともに、前記第２領域に位置する前記半導体基板の領域の表面に第５熱酸化膜を前記第２酸化膜として形成する工程と
を含む、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記酸化膜形成工程は、
前記所定の熱酸化処理の一つとして第１熱酸化処理を施すことにより、半導体基板の主表面に第１熱酸化膜を形成する工程と、
前記第１領域に位置する前記第１熱酸化膜の部分および前記第２領域に位置する前記第１熱酸化膜の部分にプラズマ窒化処理を施す工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残して前記第１領域に位置する前記第１熱酸化膜の部分を除去することにより、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残した状態で、前記所定の熱酸化処理の他の一つとして第２熱酸化処理を施すことにより、前記第１領域に露出した前記半導体基板の領域の表面に第２熱酸化膜を形成するとともに、前記第２領域に第３熱酸化膜を形成する工程と、
前記第１領域に位置する前記第２熱酸化膜の部分を残して前記第２領域に位置する第３熱酸化膜を除去することにより、前記第２領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第１領域に位置する前記第２熱酸化膜の部分を残した状態で、前記所定の熱酸化処理のさらに他の一つとして第３熱酸化処理を施すことにより、前記第１領域に第４熱酸化膜を前記第１酸化膜として形成するとともに、前記第２領域に露出した前記半導体基板の領域の表面に第５熱酸化膜を前記第２酸化膜として形成する工程と
を含む、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記酸化膜形成工程は、
前記半導体基板の主表面における前記第１領域および前記第２領域とはそれぞれ異なる第３領域に、前記第１膜厚よりも薄く前記第２膜厚よりも厚い第３膜厚を有する第３酸化膜を形成する工程と、
前記第３酸化膜と前記第３酸化膜の直下に位置する前記半導体基板の領域の表面との第３界面を、前記第１界面より浅く前記第２界面よりも深い位置に形成する工程と
を含み、
前記トレンチ分離領域形成工程は、前記第３領域の所定の領域に位置する前記第３酸化膜の部分および前記前記第３酸化膜の部分の直下に位置する前記半導体基板の領域に、前記第１トレンチ分離領域よりも浅く前記第２トレンチ分離領域よりも深い第３トレンチ分離領域を形成して第３素子形成領域を形成する工程を含み、
前記第３素子形成領域に位置する前記半導体基板の領域の表面上に前記第３酸化膜を介在させて第３電極部を形成する工程を備えた、請求項８〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
所定の熱酸化処理を施すことにより、半導体基板の主表面における所定の第１領域に第１酸化膜を形成するとともに、前記第１領域とは異なる第２領域に第２酸化膜を形成する酸化膜形成工程と、
前記第１領域の所定の領域に位置する前記第１酸化膜の部分および前記第１酸化膜の部分の直下に位置する前記半導体基板の領域に第１トレンチ分離領域を形成して第１素子形成領域を形成するとともに、前記第２領域の所定の領域に位置する前記第２酸化膜の部分および前記第２酸化膜の部分の直下に位置する前記半導体基板の領域に第２トレンチ分離領域を形成して第２素子形成領域を形成するトレンチ分離領域形成工程と、
前記第１素子形成領域に位置する前記半導体基板の領域の表面上に前記第１酸化膜を介在させて第１電極部を形成する工程と、
前記第２素子形成領域に位置する前記半導体基板の領域の表面上に前記第２酸化膜を介在させて第２電極部を形成する工程と
を備え、
前記酸化膜形成工程では、前記第１領域に位置する前記半導体基板の領域における前記所定の熱酸化処理による第１領域熱酸化を、前記第２領域に位置する前記半導体基板の領域における前記所定の熱酸化処理による第２領域熱酸化よりも深い領域にまで進めることにより、前記第１酸化膜と前記第１酸化膜の直下に位置する前記半導体基板の領域の表面との第１界面を、前記第１酸化膜よりも薄い前記第２酸化膜と前記第２酸化膜の直下に位置する前記半導体基板の領域の表面との第２界面よりも深い位置に形成し、
前記トレンチ分離領域形成工程では、前記第１界面と前記第２界面の位置関係に対応して前記第１トレンチ分離領域を前記第２トレンチ分離領域よりも深い位置にまで形成する、半導体装置の製造方法。
【請求項１６】
前記酸化膜形成工程は、
第１熱酸化処理を施すことにより、半導体基板の主表面に第１熱酸化膜を形成する工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残して、前記第１領域に位置する前記第１熱酸化膜の部分を除去することにより、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残した状態で、前記第１領域に露出した前記半導体基板の領域を含む前記半導体基板に第２熱酸化処理を施すことにより、半導体基板の主表面に第２熱酸化膜を形成する工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残して、前記第１領域に位置する前記第２熱酸化膜の部分を除去することにより、前記第１領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第２領域に位置する前記第１熱酸化膜の部分を残した状態で、前記第１領域に露出した前記半導体基板の領域を含む前記半導体基板に第３熱酸化処理を施すことにより、半導体基板の主表面に第３熱酸化膜を形成する工程と、
前記第１領域に位置する前記第３熱酸化膜の部分を残して、前記第２領域に位置する前記第１熱酸化膜の部分を除去することにより、前記第２領域に位置する前記半導体基板の領域の表面を露出する工程と、
前記第１領域に位置する前記第３熱酸化膜の部分を残した状態で、前記第２領域に露出した前記半導体基板の領域を含む前記半導体基板に第４熱酸化処理を施すことにより、前記第１領域の第３熱酸化膜を前記第１酸化膜として形成するとともに、前記第２領域に露出した前記半導体基板の領域の表面に第４熱酸化膜を前記第２酸化膜として形成する工程と
を含む、請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、トレンチ分離領域を備えた半導体装置と、その製造方法に関するものである。
【背景技術】
【０００２】
半導体装置では、半導体基板（シリコン基板）の表面に所定の機能を有する複数の素子が形成される。複数の素子は、それぞれ所定の素子形成領域に形成される。その複数の素子を互いに電気的に分離するために、素子形成領域とこれに隣接する他の素子形成領域との間に素子分離領域が形成される。
【０００３】
そのような素子分離領域の一つに、ＳＴＩ（Shallow Trench Isolation）と称される分離構造がある。ＳＴＩは、シリコン基板の表面に形成されたトレンチにシリコン酸化膜等の絶縁膜を埋め込むことによって形成される分離構造であるが、その形成方法にはさまざまな手法がある。たとえば自己整合型ＳＴＩ（Self Aligned STI）と称される分離構造は、トランジスタのゲート酸化膜等を半導体基板の表面に形成した後にトレンチを形成し、そのトレンチにシリコン酸化膜等の絶縁膜を埋め込むことによって形成される分離構造である。
【０００４】
この自己整合型ＳＴＩでは、ゲート酸化膜を形成した後にトレンチを形成することで、トレンチを形成した後でゲート酸化膜を形成する一般的なＳＴＩと比べて、トレンチの側壁がトレンチを形成した後の熱処理によって酸化されることが抑制されて、酸化によってトレンチの側壁に発生する圧縮応力を大幅に低減することができる。このようなメリットを有していることから、自己整合型ＳＴＩは、圧縮応力に伴う結晶欠陥対策として適用されている。
【０００５】
次に、そのような自己整合型ＳＴＩを適用した半導体装置の一例として、ゲート酸化膜の膜厚のそれぞれ異なる２種類のトランジスタを用いたフラッシュメモリについて説明する。この種のフラッシュメモリでは、膜厚のより薄いゲート酸化膜は、メモリセル領域に形成されるメモリセルトランジスタのゲート酸化膜（トンネル酸化膜）として適用され、膜厚のより厚いゲート酸化膜は、メモリセルトランジスタを制御する周辺回路領域に形成されるＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート酸化膜として適用される。
【０００６】
このような膜厚が異なるゲート酸化膜は次のようにして形成される。まず、半導体基板の表面に第１の熱酸化処理（１回目）を施すことによって、所定の膜厚を有する酸化膜が形成される。次に、周辺回路が形成される周辺回路領域に位置する酸化膜の部分を残して、メモリセルが形成されるメモリセル領域に位置する酸化膜の部分を除去することによって、半導体基板の表面を露出させる。
【０００７】
次に、第２の熱酸化処理（２回目）を施すことによって、メモリセル領域では露出した半導体基板の表面が酸化されて、メモリセルトランジスタのゲート酸化膜が形成される。一方、周辺回路領域では、すでに形成された酸化膜がさらに成長して周辺回路を構成するＭＯＳトランジスタのゲート酸化膜が形成される。
【０００８】
周辺回路領域のＭＯＳトランジスタのゲート酸化膜厚は、１回目の熱酸化処理と２回目の熱酸化処理によって決まり、メモリセル領域に形成されるメモリセルトランジスタのゲート酸化膜の膜厚は、２回目の熱酸化処理によって決まる。このため、第１の熱酸化処理と第２の熱酸化処理は、膜厚の異なるゲート酸化膜がそれぞれ所望の膜厚となるように条件が設定される。こうして膜厚の異なるゲート酸化膜が形成された後では、メモリセル領域と周辺回路領域とでは、それぞれのゲート酸化膜の膜厚の差に起因する段差（絶対段差）が生じている。
【０００９】
自己整合型ＳＴＩでは、このようにしてゲート酸化膜が形成された後、ゲート酸化膜およびシリコン基板に素子分離のためのトレンチ（開口部）が形成される。そのトレンチにシリコン酸化膜を埋め込んで、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、トレンチ等の内部に位置するシリコン酸化膜の部分を残して、それ以外の部分に位置するシリコン酸化膜の部分が除去される。こうして、自己整合型ＳＴＩが形成される。
【００１０】
その後、メモリセル領域では、半導体基板上に膜厚のより薄いゲート酸化膜を介在させてフローティングゲート電極部およびコントロールゲート電極部からなるゲート電極部を備えたメモリセルトランジスタが形成される。一方、周辺回路領域では、膜厚のより厚いゲート酸化膜を介在させてゲート電極部を備えたＭＯＳトランジスタが形成される。こうしてフラッシュメモリの主要部分が形成されることになる。なお、自己整合型ＳＴＩではない、従来の素子分離構造に膜厚の互いに異なるゲート酸化膜を適用したトランジスタの形成方法を開示した文献として、たとえば特許文献１および特許文献２がある。
【特許文献１】特開２００２−７６１３４号公報
【特許文献２】特開２００１−７２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置では以下のような問題点があった。自己整合型ＳＴＩを形成するためのトレンチに充填されるシリコン酸化膜は、ゲート酸化膜上に所定の厚さの導電性膜とマスク材となる絶縁膜を介在させて形成される。上述したように、周辺回路領域に形成されるゲート酸化膜の膜厚はメモリセル領域に形成されるゲート酸化膜の膜厚よりも厚い。そのため、周辺回路領域に形成されるマスク材の上面は、メモリセル領域に形成されるマスク材の上面に対して相対的に高い位置に位置することになる。
【００１２】
この状態で、トレンチ埋め込まれるシリコン酸化膜に研磨処理が施されると、相対的に段差の高い周辺回路領域に位置するシリコン酸化膜の部分が完全に除去されても、相対的に段差の低いメモリセル領域に位置するシリコン酸化膜の部分に研磨残渣が生じることがある。シリコン酸化膜の残渣が生じると、そのシリコン酸化膜そのものやその直下に位置するマスク材が異物となって不良の原因となる場合がある。
【００１３】
また、そのシリコン酸化膜の直下に位置してゲート酸化膜を覆う導電性膜（ポリシリコン膜）によって電気的短絡が生じることがある。また、相対的に段差の低いメモリセル領域と相対的に段差の高い周辺回路領域とで、それぞれのゲート電極部の写真製版の際にフォーカスがずれて所望のレジストパターンが形成されず、ゲート電極部のパターニングの寸法精度が低下する要因にもなった。
【００１４】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、膜厚の異なるゲート酸化膜を備えたトランジスタがそれぞれ形成される領域の段差が低減される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、複数の第１トレンチ分離領域と第１素子形成領域と複数の第２トレンチ分離領域と第２素子形成領域と第１酸化膜と第１電極部と第２酸化膜と第２電極部とを備えている。複数の第１トレンチ分離領域は、半導体基板の主表面の第１領域に形成されている。第１素子形成領域は、複数の第１トレンチ分離領域のうち、一つの第１トレンチ分離領域と他の第１トレンチ分離領域によって挟まれた半導体基板の領域に形成されている。複数の第２トレンチ分離領域は、第１領域とは異なる半導体基板の主表面の第２領域に形成されている。第２素子形成領域は、複数の第２トレンチ分離領域のうち、一つの第２トレンチ分離領域と他の第２トレンチ分離領域によって挟まれた半導体基板の領域に形成されている。第１酸化膜は、第１素子形成領域に位置する半導体基板の領域の表面上に形成されている。第１電極部は、その第１酸化膜上に形成されている。第２酸化膜は、第２素子形成領域に位置する半導体基板の領域の表面上に形成されている。第２電極部は、その第２酸化膜上に形成されている。第１酸化膜は第２酸化膜よりも厚い。第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面は、第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面よりも深い位置にある。第１トレンチ分離領域は、第２トレンチ分離領域よりも深い位置にまで形成されている。
【００１６】
本発明に係る半導体装置の製造方法は、以下の工程を備えている、所定の熱酸化処理を施すことにより、半導体基板の主表面における所定の第１領域に第１酸化膜を形成するとともに、第１領域とは異なる第２領域に第１酸化膜よりも薄い第２酸化膜を形成する。第１領域の所定の領域に位置する第１酸化膜の部分およびその第１酸化膜の部分の直下に位置する半導体基板の領域に第１トレンチ分離領域を形成して第１素子形成領域を形成するとともに、第２領域の所定の領域に位置する第２酸化膜の部分およびその第２酸化膜の部分の直下に位置する半導体基板の領域に第２トレンチ分離領域を形成して第２素子形成領域を形成する。第１素子形成領域に位置する半導体基板の領域の表面上に第１酸化膜を介在させて第１電極部を形成する。第２素子形成領域に位置する半導体基板の領域の表面上に第２酸化膜を介在させて第２電極部を形成する。第１酸化膜と第２酸化膜を形成する酸化膜形成工程では、少なくとも第２領域に対してプラズマ窒化処理を施して第２領域に位置する半導体基板の領域における所定の熱酸化処理による第２領域熱酸化を抑制して、第１領域に位置する半導体基板の領域における所定の熱酸化処理による第１領域熱酸化を第２領域熱酸化よりも深い領域にまで進めることにより、第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面を、第１酸化膜よりも薄い第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面よりも深い位置に形成する。第１トレンチ分離領域と第２トレンチ分離領域を形成するトレンチ分離領域形成工程では、第１界面と第２界面の位置関係に対応して第１トレンチ分離領域を第２トレンチ分離領域よりも深い位置にまで形成する。
【００１７】
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。所定の熱酸化処理を施すことにより、半導体基板の主表面における所定の第１領域に第１酸化膜を形成するとともに、第１領域とは異なる第２領域に第１酸化膜よりも薄い第２酸化膜を形成する。第１領域の所定の領域に位置する第１酸化膜の部分およびその第１酸化膜の部分の直下に位置する半導体基板の領域に第１トレンチ分離領域を形成して第１素子形成領域を形成するとともに、第２領域の所定の領域に位置する第２酸化膜の部分およびその第２酸化膜の部分の直下に位置する半導体基板の領域に第２トレンチ分離領域を形成して第２素子形成領域を形成する。第１素子形成領域に位置する半導体基板の領域の表面上に第１酸化膜を介在させて第１電極部を形成する。第２素子形成領域に位置する半導体基板の領域の表面上に第２酸化膜を介在させて第２電極部を形成する。第１酸化膜と第２酸化膜とを形成する酸化膜形成工程では、第１領域に位置する半導体基板の領域における所定の熱酸化処理による第１領域熱酸化を、第２領域に位置する半導体基板の領域における所定の熱酸化処理による第２領域熱酸化よりも深い領域にまで進めることにより、第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面を、第１酸化膜よりも薄い第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面よりも深い位置に形成する。第１トレンチ分離領域と第２トレンチ分離領域とを形成するトレンチ分離領域形成工程では、第１界面と第２界面の位置関係に対応して第１トレンチ分離領域を第２トレンチ分離領域よりも深い位置にまで形成する。
【発明の効果】
【００１８】
本発明に係る半導体装置では、第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面の位置が、第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面の位置よりも深い位置にあることで、第１酸化膜の上面の位置とその第１酸化膜よりも薄い第２酸化膜の上面の位置とが同じ位置に近づいて、第１領域と第２領域との段差を大幅に軽減することができる。
【００１９】
また、本発明に係る半導体装置の製造方法では、プラズマ窒化処理を施すことによって第２領域に位置する半導体基板の領域における所定の熱酸化処理による第２領域熱酸化を抑制して、第１領域に位置する半導体基板の領域における所定の熱酸化処理による第１領域熱酸化を第２領域熱酸化よりも深い領域にまで進めることにより、第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面は、第１酸化膜よりも薄い第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面よりも深い位置に形成される。その結果、第１酸化膜の上面の位置とその第１酸化膜よりも薄い第２酸化膜の上面の位置とが同じ位置に近づいて、第１領域と第２領域との段差を大幅に軽減することができる。
【００２０】
さらに、本発明に係る他の半導体装置の製造方法では、第１領域に位置する半導体基板の領域における所定の熱酸化処理による第１領域熱酸化を、第２領域に位置する半導体基板の領域における所定の熱酸化処理による第２領域熱酸化よりも深い領域にまで進めることにより、第１酸化膜とその第１酸化膜の直下に位置する半導体基板の領域の表面との第１界面は、第１酸化膜よりも薄い第２酸化膜とその第２酸化膜の直下に位置する半導体基板の領域の表面との第２界面よりも深い位置に形成される。その結果、第１酸化膜の上面の位置とその第１酸化膜よりも薄い第２酸化膜の上面の位置とが同じ位置に近づいて、プラズマ窒化処理を施すことなく第１領域と第２領域との段差を大幅に軽減することができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１
ここでは、ゲート酸化膜の膜厚の異なる２種類のトランジスタを備えた半導体装置の第１の例について説明する。ゲート酸化膜の厚い方の膜厚は３０ｎｍであり、薄い方の膜厚は５ｎｍである。まず、その製造方法について説明する。
【００２２】
図１に示すように、所定の熱酸化処理（１回目）を施すことにより半導体基板１の主表面における周辺回路が形成される周辺回路領域ＲＡ（第１領域）に熱酸化膜２ａが形成されるとともに、メモリセルが形成されるメモリセル領域ＲＢ（第２領域）に熱酸化膜２ｂが形成される。熱酸化膜２ａ，２ｂの膜厚は、後の工程において行われるプラズマ窒化処理によって半導体基板（シリコン基板）１と窒素とが反応するのを防止するために、約１０ｎｍ以上とすることが望ましい。なお、図１に示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。
【００２３】
次に、熱酸化膜２ａ，２ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図２に示すように、周辺回路領域ＲＡに位置する熱酸化膜２ａを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図３に示すように、メモリセル領域ＲＢに露出している熱酸化膜２ｂが除去される。その後、レジストパターン７０が除去される。
【００２４】
次に、窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約３０秒間晒すことによって、図４に示すように、周辺回路領域ＲＡでは熱酸化膜２ａに窒素（窒素原子）５０が導入されるとともに、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。
【００２５】
このとき、周辺回路領域ＲＡでは、窒素５０は熱酸化膜２ａ中にとどまって熱酸化膜２ａと半導体基板１の領域の表面との界面にまでは到達せず、半導体基板１の領域の表面は窒化されない。一方、メモリセル領域ＲＢに露出した半導体基板１の領域の表面には窒素５０が導入されることで、シリコンが窒化されて窒化層が形成されることになる。
【００２６】
次に、所定のエッチングを施すことにより、図５に示すように、周辺回路領域ＲＡに露出した熱酸化膜２ａが除去される。このとき、熱酸化膜２ａとともに熱酸化膜２ａに導入された窒素５０も除去されることになる。一方、メモリセル領域ＲＢでは、窒素５０は半導体基板１中のシリコンと強く結びついているために窒素５０が除去されることはない。なお、このエッチングにおいては、メモリセル領域ＲＢを覆うレジストパターンを形成する必要はない。
【００２７】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１７分３０秒間施すことによって、図６および図７に示すように、半導体基板１の領域の表面が窒化していない周辺回路領域ＲＡでは、膜厚約３０ｎｍの熱酸化膜３ａが形成される。一方、半導体基板１の表面が窒化されているメモリセル領域ＲＢでは、窒化層によって熱酸化が抑制されて、熱酸化膜３ａよりも薄い膜厚約５ｎｍの熱酸化膜３ｂが形成される。この熱酸化により、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差Ｓは約１３ｎｍとなる。この段差Ｓの値は、後述する比較例の場合における対応する段差約２７ｎｍと比べると、約５０％の段差を低減できることになる。なお、図６に示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。すなわち、本実施の形態では、段差Ｓは、熱酸化膜３ａの膜厚と熱酸化膜３ｂの膜厚との膜厚差よりも小さくなるといえる。
【００２８】
また、熱酸化が抑制されるメモリセル領域ＲＢと比べると、周辺回路領域ＲＡでは、半導体基板１の領域の表面からより深い領域にまで熱酸化が進む。そのため、周辺回路領域ＲＡにおける熱酸化膜３ａと半導体基板１の領域の表面との界面１０ａは、メモリセル領域ＲＢにおける熱酸化膜３ｂと半導体基板１の領域の表面との界面１０ｂよりも距離Ｄだけ深いところに位置することになる。この距離Ｄは、熱酸化による膜厚増加が半導体基板１の領域の表面から外側と内側とに向ってそれぞれほぼ同じ比率で進むとすると、膜厚約３０ｎｍの酸化膜９ａと膜厚約５ｎｍの酸化膜９ｂとでは、段差Ｓとほぼ同じ距離（約１３ｎｍ）になる。なお、図７に示される断面構造は、図６に示される断面構造をスケールを変えて示すものである。
【００２９】
こうして、周辺回路領域ＲＡでは、熱酸化膜３ａが膜厚の厚い方のゲート酸化膜となる酸化膜９ａとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜３ｂが膜厚の薄い方のゲート酸化膜となる酸化膜９ｂとして形成される。次に、図８に示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１上にポリシリコン膜１１ａ，１１ｂが形成され、さらに、そのポリシリコン膜１１ａ，１１ｂ上にシリコン窒化膜１２ａ，１２ｂが形成される。このシリコン窒化膜１２ａ，１２ｂが形成された状態における周辺回路領域ＲＡとメモリセル領域ＲＢとの段差Ｓは、熱酸化膜３ａ，３ｂが形成された状態における段差Ｓとほぼ同じ段差（約１３ｎｍ）である。
【００３０】
次に、シリコン窒化膜１２ａ，１２ｂ上に、トレンチを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてシリコン窒化膜１２ａ，１２ｂおよびポリシリコン膜１１ａ，１１ｂおよび酸化膜９ａ，９ｂに異方性エッチングを施すことにより、図９に示すように、周辺回路領域ＲＡでは、半導体基板１の領域の表面を露出する開口部１３ａが形成され、メモリセル領域ＲＢでは、半導体基板１の領域の表面を露出する開口部１３ｂが形成される。このとき、界面１０ａと界面１０ｂの位置（高さ）関係に対応して、周辺回路領域ＲＡの開口部１３ａの底は、メモリセル領域ＲＡの開口部１３ｂの底よりも深いところに位置する。
【００３１】
次に、図１０に示すように、シリコン窒化膜マスクをマスクとして、開口部１３ａ，１３ｂの底に露出した半導体基板１の領域に異方性エッチングをさらに施すことにより、周辺回路領域ＲＡではトレンチ１４ａが形成され、メモリセル領域ＲＢではトレンチ１４ｂが形成される。このとき、開口部１３ａ，１３ｂの底に露出した半導体基板１の領域の表面（界面１０ａ，１０ｂ）の位置（高さ）関係に対応して、トレンチ１４ａの底は、トレンチ１４ｂの底よりも距離Ｄ（約１３ｎｍ）だけ深いところに位置することになる。こうして、周辺回路領域ＲＡでは、一つのトレンチ１４ａと他のトレンチ１４ａとによって挟まれた半導体基板１の領域に素子形成領域ＥＡが形成される。また、メモリセル領域ＲＢでは、一つのトレンチ１４ｂと他のトレンチ１４ｂとによって挟まれた半導体基板１の領域に素子形成領域ＥＢが形成される。
【００３２】
次に、図１１に示すように、所定の熱酸化処理を施すことにより、トレンチ１４ａ，１４ｂの側壁に熱酸化膜１５ａ，１５ｂがそれぞれ形成される。次に、たとえばＣＶＤ法によりトレンチ１４ａ，１４ｂを充填するように、シリコン窒化膜１２ａ，１２ｂ上にシリコン酸化膜１６が形成される。次に、図１２に示すように、シリコン酸化膜１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１２ａ，１２ｂの上面上に位置するシリコン酸化膜１６の部分が除去されて、シリコン窒化膜１２ａ，１２ｂの上面が露出する。このとき、後述する比較例と比べて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差Ｓ（約１３ｎｍ）が約５０％低減されていることで、メモリセル領域ＰＢにおいて研磨されずに残されるシリコン酸化膜１６の部分（研磨残渣）を大幅に低減することができる。
【００３３】
その後、半導体基板１をフッ酸等に浸漬することにより、トレンチ１４ａ，１４ｂに充填されたシリコン酸化膜１６ａ，１６ｂの上面がそれぞれ所望の位置（高さ）になるまでシリコン酸化膜１６ａ，１６ｂにエッチングが施される。次に、半導体基板１を熱リン酸に浸漬することにより、図１３に示すように、マスクとして使用したシリコン窒化膜１２ａ，１２ｂが選択的に除去されて、ポリシリコン膜１１ａ，１１ｂの表面が露出する。こうして、周辺回路領域ＲＡでは、トレンチ１４ａに充填されたシリコン酸化膜１６ａを含むトレンチ分離領域ＴＡが形成され、メモリセル領域ＲＢでは、トレンチ１４ｂに充填されたシリコン酸化膜１６ｂを含むトレンチ分離領域ＴＢが形成される。このトレンチ分離領域ＴＡ，ＴＢは自己整合型ＳＴＩとなる。
【００３４】
次に、図１４に示すように、たとえばＣＶＤ法により、ポリシリコン膜１１ａ，１１ｂを覆うように半導体基板１上にドープトポリシリコン膜１７が形成される。次に、そのドープトポリシリコン膜１７上に、周辺回路領域ＲＡではドープトポリシリコン膜１７を覆い、メモリセル領域ＲＢではフローティングゲート電極部の一部となる部分をパターニングするためのレジストパターン７２が形成される。
【００３５】
そのレジストパターン７２をマスクとして、ドープトポリシリコン膜１７に異方性エッチングを施すことにより、メモリセル領域ＲＢでは、フローティングゲート電極部の一部となるドープトポリシリコン膜１７ｂが形成され、周辺回路領域ＲＡでは、エッチングされずにドープトポリシリコン膜１７ａとしてそのまま残される。その後、図１５に示すように、レジストパターン７２が除去される。
【００３６】
次に、図１６に示すように、たとえばＣＶＤ法により、ドープトポリシリコン膜１７ａ，１７ｂを覆うように半導体基板１上にシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層することによりＯＮＯ（Oxide Nitride Oxide）膜１８が形成される。次に、図１７に示すように、そのＯＮＯ膜１８上に、メモリセル領域ＲＢではＯＮＯ膜１８を覆い、周辺回路領域ＲＡではゲート電極部が形成される所定の領域に位置するＯＮＯ膜１８の部分を露出するレジストパターン７３が形成される。
【００３７】
次に、そのレジストパターン７３をマスクとしてＯＮＯ膜１８にエッチングを施すことにより、周辺回路領域ＲＡでは、ゲート電極部が形成される所定の領域に位置するＯＮＯ膜１８の部分が除去される。メモリセル領域ＲＢでは、エッチングされずにＯＮＯ膜１８として残される。その後、図１８に示すように、レジストパターン７３が除去される。
【００３８】
次に、図１９に示すように、たとえばＣＶＤ法によりＯＮＯ膜１８を覆うように、半導体基板１上にポリシリコン膜および金属シリサイド膜を含むポリサイド膜１９が形成される。次に、図２０に示すように、たとえばＣＶＤ法によりそのポリサイド膜１９上にシリコン窒化膜２０が形成される。シリコン窒化膜２０はゲート電極部をパターニングする際のマスクとなる。
【００３９】
次に、図２１および図２２に示すように、シリコン窒化膜２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極部およびフローティングゲート電極部を含むゲート電極部をパターニングするためのレジストパターン７４が形成される。なお、図２２は、図２１の紙面に垂直な方向の断面図である。そのレジストパターン７４をマスクとしてシリコン窒化膜２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜２０ａ，２０ｂ（図２４参照）が形成される。その後、レジストパターン７４が除去される。
【００４０】
そのシリコン窒化膜２０ａ，２０ｂをマスクとしてポリサイド膜１９、ＯＮＯ膜１８ドープトポリシリコン膜１７ａ，１７ｂ、ポリシリコン膜１１ａ，１１ｂ等に異方性エッチングを施すことにより、図２３および図２４に示すように、周辺回路領域ＲＡではＭＯＳトランジスタＴ１のゲート電極部２１が形成される。なお、図２４は、図２３の紙面に垂直な方向の断面図である。そのゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成される。また、ドープトポリシリコン膜１７ａとポリサイド膜１９ａとは、ＯＮＯ膜１８ａが除去された部分を介して電気的に接続されている。
【００４１】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。そのフローティングゲート電極部２２はポリシリコン膜１１ｂおよびドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極部２３はポリサイド膜１９ｂによって構成される。ここで、周辺回路領域ＲＡのゲート電極部２１とメモリセル領域ＲＢのゲート電極部２４はほぼ同じ膜構成により形成されているため、電極部のみの高さはほぼ同じ高さとなる。こうして、半導体装置の主要部分が形成されることになる。
【００４２】
このようにして形成された半導体装置においては、まず、周辺回路領域ＲＡでは、トレンチ分離領域ＴＡによって挟まれた半導体基板１の領域に素子形成領域ＥＡが形成されている。一方、メモリセル領域ＲＢでは、トレンチ分離領域ＴＢによって挟まれた半導体基板１の領域に素子形成領域ＥＢが形成されている。
【００４３】
その素子形成領域ＥＡでは、半導体基板１の表面上にゲート酸化膜９ａを介在させてゲート電極部２１を含むＭＯＳトランジスタＴ１が形成されている。ゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成される。また、ドープトポリシリコン膜１７ａとポリサイド膜１９ａとは、ＯＮＯ膜１８ａが除去された部分を介して互いに電気的に繋がっている。
【００４４】
一方、メモリセル領域ＲＢでは、半導体基板１の表面上にゲート酸化膜９ｂを介在させて、フローティングゲート電極部２２、ＯＮＯ膜１８ｂおよびコントロールゲート電極部２３からなるゲート電極部２４を含むメモリセルトランジスタＴ２が形成されている。フローティングゲート電極部２２は、ポリシリコン膜１１ｂとドープトポリシリコン膜１７ｂの２層構造とされる。また、ポリシリコン膜１１ｂとドープトポリシリコン膜１７ｂとの界面は、トレンチ分領域ＴＢのシリコン酸化膜１６ｂの上面よりも低い位置にある。
【００４５】
ゲート酸化膜９ａの膜厚はゲート酸化膜９ｂの膜厚よりも厚く形成されている。ゲート酸化膜９ａとそのゲート酸化膜９ａの直下に位置する半導体基板１の領域の表面との界面１０ａは、ゲート酸化膜９ｂとそのゲート酸化膜９ｂの直下に位置する半導体基板１の領域の表面との界面１０ｂよりも深い位置にある。また、トレンチ分離領域ＴＡの底は、トレンチ分離領域ＴＢの底よりも深い位置にあり、トレンチ分離領域ＴＡはトレンチ分離領域ＴＢよりも深い位置にまで形成されている。
【００４６】
（比較例）
次に、上述した半導体装置による効果について、比較例との関係で説明する。まず、その比較例に係る半導体装置の製造方法について説明する。
【００４７】
図２５に示すように、熱酸化処理を施すことにより半導体基板１０１の主表面における周辺回路領域ＲＡに熱酸化膜１０２ａが形成されるとともに、メモリセル領域ＲＢに熱酸化膜１０２ｂが形成される。なお、図２５に示される点線は熱酸化処理前の半導体基板１０１の表面の位置を表す。次に、熱酸化膜１０２ａ，１０２ｂの表面に所定の写真製版処理を施すことにより、図２６に示すように、周辺回路領域ＲＡに位置する熱酸化膜１０２ａを覆うレジストパターン１７０が形成される。そのレジストパターン１７０をマスクとして所定のエッチングを施すことにより、図２７に示すように、メモリセル領域ＲＢに露出している熱酸化膜１０２ｂが除去される。その後、レジストパターン１７０が除去される。
【００４８】
次に、図２８に示すように、所定の熱酸化処理を施すことによって、周辺回路領域ＲＡでは、熱酸化膜１０２ａが成長して膜厚約３０ｎｍの熱酸化膜１０３ａが形成される。一方、メモリセル領域ＲＢでは、露出した半導体基板１０１の領域の表面が酸化されて、熱酸化膜１０３ａよりも薄い膜厚約５ｎｍの熱酸化膜１０３ｂが形成される。この熱酸化膜１０３ａが膜厚が厚い方のゲート酸化膜となる酸化膜１０９ａとして形成され、熱酸化膜１０３ｂが膜厚が薄い方のゲート酸化膜となる酸化膜１０９ｂとして形成されることになる。なお、図２８において、メモリセル領域ＲＢに示される点線は熱酸化処理前の半導体基板１０１の表面の位置を表す。
【００４９】
特に、この酸化膜１０９ａは、１回目の熱酸化処理によって形成される熱酸化膜１０２ａが除去されることなく２回目の熱酸化処理において所望の膜厚の熱酸化膜１０３ａとして形成される。そのため、周辺回路領域ＲＡの半導体基板１０１の領域の表面から下方に向って熱酸化される領域は、熱酸化膜１０２ａを除去した後に２回目の熱酸化処理において所望の膜厚の熱酸化膜１０３ａを形成する場合と比べて浅いものとなる。
【００５０】
したがって、酸化膜１０９ａ，１０９ｂの膜厚が、本実施の形態に係る半導体装置の酸化膜９ａ，９ｂの膜厚とほぼ同じ膜厚であっても、図２９に示すように、酸化膜１０９ａが形成される周辺回路領域ＲＡと酸化膜１０９ｂが形成されるメモリセル領域ＲＢとの段差（絶対段差）ＳＳは、約２７ｎｍとなる。
【００５１】
また、周辺回路領域ＲＡにおける熱酸化膜１０３ａと半導体基板１０１の領域の表面との界面１１０ａと、メモリセル領域ＲＢにおける熱酸化膜１０３ｂと半導体基板１０１の領域の表面との界面１１０ｂとの高さの差ＤＤ（図２８参照）も約２ｎｍ程度であり、メモリセル領域ＲＢの界面１１０ｂの方が深くなる。ただし、メモリセル領域ＲＢのゲート酸化膜がこの比較例のように薄い場合には、図２９に示すように、マクロ的には界面１１０ａと界面１１０ｂはほぼ同じ位置（高さ）に位置することになる。なお、図２９に示される断面構造は、図２８に示される断面構造をスケールを変えて示すものである。
【００５２】
次に、図３０に示すように、たとえばＣＶＤ法により、半導体基板１０１上にポリシリコン膜１１１ａ，１１１ｂが形成され、さらに、そのポリシリコン膜１１１ａ，１１１ｂ上にシリコン窒化膜１１２ａ，１１２ｂが形成される。このシリコン窒化膜１１２ａ，１１２ｂが形成された状態における周辺回路領域ＲＡとメモリセル領域ＲＢとの段差ＳＳは、酸化膜１０９ａ，１０９ｂが形成された状態における段差Ｓとほぼ同じ段差（約２７ｎｍ）である。
【００５３】
次に、シリコン窒化膜１１２ａ，１１２ｂ上に、トレンチを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてシリコン窒化膜１１２ａ，１１２ｂおよびポリシリコン膜１１１ａ，１１１ｂおよび酸化膜１０９ａ，１０９ｂに異方性エッチングを施すことにより、図３１に示すように、周辺回路領域ＲＡでは、半導体基板１０１の領域の表面を露出する開口部１１３ａが形成され、メモリセル領域ＲＢでは、半導体基板１０１の領域の表面を露出する開口部１１３ｂが形成される。このとき、界面１１０ａと界面１１０ｂの位置（高さ）関係に対応して、周辺回路領域ＲＡの開口部１１３ａの底は、メモリセル領域ＲＡの開口部１１３ｂの底よりは多少浅いが、マクロ的に見るとほぼ同じ位置（高さ）に位置する。
【００５４】
さらに、シリコン窒化膜マスクをマスクとして、開口部１１３ａ，１１３ｂの底に露出した半導体基板１０１の領域に異方性エッチングを施すことにより、図３２に示すように、周辺回路領域ＲＡではトレンチ１１４ａが形成され、メモリセル領域ＲＢではトレンチ１１４ｂが形成される。このとき、界面１１０ａ，１１０ｂの位置（高さ）関係に対応して、トレンチ１１４ａの底は、トレンチ１１４ｂの底より多少浅いが、マクロ的に見るとほぼ同じ位置（高さ）に位置することになる（丸枠内参照）。
【００５５】
こうして、周辺回路領域ＲＡでは、一つのトレンチ１１４ａと他のトレンチ１１４ａとによって挟まれた半導体基板１０１の領域に素子形成領域ＥＡが形成される。一方、メモリセル領域ＲＢでは、一つのトレンチ１１４ｂと他のトレンチ１４ｂとによって挟まれた半導体基板１０１の領域に素子形成領域ＥＢが形成される。次に、図３３に示すように、所定の熱酸化処理を施すことにより、トレンチ１１４ａ，１１４ｂの側壁に熱酸化膜１１５ａ，１１５ｂがそれぞれ形成される。次に、たとえばＣＶＤ法によりトレンチ１１４ａ，１１４ｂを充填するように、シリコン窒化膜１１２ａ，１１２ｂ上にシリコン酸化膜１１６が形成される。次に、図３４に示すように、そのシリコン酸化膜１１６に化学的機械研磨処理が施される。
【００５６】
このとき、相対的に段差の高い周辺回路領域ＲＡでは、シリコン窒化膜１１２ａの上面上に位置するシリコン酸化膜１１６の部分が除去されて、シリコン窒化膜１１２ａの上面が露出する。一方、相対的に段差の低いメモリセル領域ＲＢでは、シリコン窒化膜１１２ｂの上面上に位置するシリコン酸化膜１１６の部分が完全には除去されずに、シリコン酸化膜１１６の研磨残渣が生じることがある（丸枠内参照）。
【００５７】
その後、半導体基板１０１をフッ酸等に浸漬することにより、トレンチ１１４ａ，１１４ｂに充填されたシリコン酸化膜１１６ａ，１１６ｂの上面がそれぞれ所望の位置（高さ）になるまでシリコン酸化膜１１６ａ，１１６ｂにエッチングが施される。次に、半導体基板１０１を熱リン酸に浸漬することにより、図３５に示すように、マスクとして使用したシリコン窒化膜１１２ａ，１１２ｂが選択的に除去されて、ポリシリコン膜１１１ａ，１１１ｂの表面が露出する。こうして、周辺回路領域ＲＡでは、トレンチ１１４ａに充填されたシリコン酸化膜１１６ａを含むトレンチ分離領域ＴＡが形成され、メモリセル領域ＲＢでは、トレンチ１１４ｂに充填されたシリコン酸化膜１１６ｂを含むトレンチ分離領域ＴＢが形成される。ここで、メモリセル領域ＲＢでは、化学的機械研磨処理によるシリコン酸化膜１１６が完全には除去されなかったため、トレンチ分離領域ＴＢのポリシリコン膜１１１ｂの上面からの高さが、周辺回路領域ＲＡにおけるトレンチ分離領域ＴＡのポリシリコン膜１１１ａの上面からの高さよりも高くなる。
【００５８】
次に、図３６に示すように、たとえばＣＶＤ法により、ポリシリコン膜１１１ａ，１１１ｂを覆うように半導体基板１０１上にドープトポリシリコン膜１１７が形成される。次に、そのドープトポリシリコン膜１１７上に、周辺回路領域ＲＡではドープトポリシリコン膜１１７を覆い、メモリセル領域ＲＢではフローティングゲート電極の一部をパターニングするためのレジストパターン１７２が形成される。
【００５９】
次に、図３７に示すように、そのレジストパターン１７２をマスクとして、ドープトポリシリコン膜１１７に異方性エッチングを施すことにより、メモリセル領域ＲＢでは、フローティングゲート電極部の一部となるドープトポリシリコン膜１１７ｂが形成され、周辺回路領域ＲＡでは、エッチングされずにドープトポリシリコン膜１１７ａとしてそのまま残される。その後、レジストパターン１７２が除去される。
【００６０】
次に、図３８に示すように、たとえばＣＶＤ法により、ドープトポリシリコン膜１１７ａ，１１７ｂを覆うように半導体基板１０１上にシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層することによりＯＮＯ膜１１８が形成される。次に、そのＯＮＯ膜１１８上にメモリセル領域ＲＢではＯＮＯ膜１１８を覆い、周辺回路領域ＲＡではゲート電極部が形成される所定の領域に位置するＯＮＯ膜１１８の部分を露出するレジストパターン１７３が形成される。
【００６１】
次に、そのレジストパターン１７３をマスクとしてＯＮＯ膜１１８にエッチングを施すことにより、周辺回路領域ＲＡでは、ゲート電極部が形成される所定の領域に位置するＯＮＯ膜１１８の部分が除去される。メモリセル領域ＲＢでは、エッチングされずにＯＮＯ膜１１８として残される。その後、レジストパターン１７３が除去される。
【００６２】
次に、図３９に示すように、たとえばＣＶＤ法によりＯＮＯ膜１１８を覆うように、半導体基板１０１上にポリシリコン膜および金属シリサイド膜を含むポリサイド膜１１９が形成される。次に、たとえばＣＶＤ法によりそのポリサイド膜１１９上にシリコン窒化膜１２０が形成される。シリコン窒化膜１２０はゲート電極部をパターニングする際のマスクとなる。
【００６３】
次に、図４０および図４１に示すように、シリコン窒化膜１２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極部およびフローティングゲート電極部を含むゲート電極部をパターニングするためのレジストパターン１７４が形成される。なお、図４１は、図４０の紙面に垂直な方向の断面図である。そのレジストパターン１７４をマスクとしてシリコン窒化膜１２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜１２０ａ，１２０ｂ（図４３参照）が形成される。その後、レジストパターン１７４が除去される。
【００６４】
そのシリコン窒化膜１２０ａ，１２０ｂをマスクとしてポリサイド膜１１９、ＯＮＯ膜１１８、ドープトポリシリコン膜１１７ａ，１１７ｂ、ポリシリコン膜１１２ａ，１１２ｂ等に異方性エッチングを施すことにより、図４２および図４３に示すように、周辺回路領域ＲＡではＭＯＳトランジスタＴ１のゲート電極部１２１が形成される。なお、図４３は図４２の紙面に垂直な方向の断面図である。そのゲート電極部１２１は、ポリシリコン膜１１１ａ、ドープトポリシリコン膜１１７ａおよびポリサイド膜１１９ａによって構成される。また、ドープトポリシリコン膜１１７ａとポリサイド膜１１９ａとは、ＯＮＯ膜１１８が除去された部分を介して電気的に接続されている。
【００６５】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部１２２およびコントロールゲート電極部１２３を含むメモリセルトランジスタＴ２のゲート電極部１２４が形成される。フローティングゲート電極部１２２はポリシリコン膜１１１ｂおよびドープトポリシリコン膜１１７ｂによって構成され、コントロールゲート電極部１２３はポリサイド膜１１９ｂによって構成される。こうして、比較例に係る半導体装置の主要部分が形成されることになる。
【００６６】
上述した比較例に係る半導体装置では、ゲート酸化膜１０９ａ，１０９ｂとして熱酸化膜１０３ａ，１０３ｂが形成された状態において、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差ＳＳは約２７ｎｍである（図２９参照）。そのため、トレンチ１１４ａ，１１４ｂに充填するシリコン酸化膜１１６に化学的機械研磨処理を施す際に、相対的に段差の低いメモリセル領域ＲＢでは、シリコン窒化膜１１２ｂの上面上に位置するシリコン酸化膜１１６の部分が完全には除去されずに、シリコン酸化膜１１６の研磨残渣が生じることがある。
【００６７】
シリコン酸化膜１１６の研磨残渣が生じると、たとえば図４４に示すように、そのシリコン酸化膜１１６の残渣の直下に位置するシリコン窒化膜の部分が除去されずに残渣１１２ｄとして残ってしまうことがある。一方、シリコン窒化膜１１２ｂの下に位置するドープトポリシリコン膜１１１ｂは、メモリセル領域ＲＢのメモリセルトランジスタが形成される領域以外の所定の領域では除去する必要がある。
【００６８】
そのため、本来シリコン窒化膜１１２ｂを除去すべきところ、そのような領域においてシリコン窒化膜の残渣１１２ｄが発生した場合には、そのシリコン窒化膜の残渣１１２ｄの直下に位置するドープトポリシリコン膜１１１ｂが除去されずに残ってしまい、その残されたドープトポリシリコン膜１１１ｂの部分によって電気的な短絡が生じるおそれがある。また、除去されずに残されるシリコン酸化膜１１６や、シリコン窒化膜１１２ｄ等の残渣が異物となって、半導体装置の不良の原因の一つにもなる。なお、図４４に示すシリコン窒化膜の残渣１１２ｄは、素子形成領域ＥＢに生じた残渣だけを意図するものではなく、メモリセル領域ＲＢにおける素子形成領域ＥＢ以外の領域に生じた残渣をも意図するものである。
【００６９】
また、メモリセル領域ＲＢのトレンチ分離領域ＴＢのポリシリコン膜１１１ｂの上面からの高さが、周辺回路領域ＲＡにおけるトレンチ分離領域ＴＡのポリシリコン膜１１１ａの上面からの高さよりも高い。したがって、ポリシリコン膜１１７ｂのパターニング時に、トレンチ分離領域ＴＢの上方に突き出した部分の側面にポリシリコン膜の残渣が形成され、ショートの原因となるおそれがある。
【００７０】
また、比較例に係る半導体装置では、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差ＳＳ（約２７ｎｍ）に伴って、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生することがある。そのため、たとえば、図４１に示すように、所望のレジストパターン１７４とは寸法が異なるレジストパターン２７４が形成されてしまい、図４３に示すように、所定寸法とは異なるゲート電極部２２４が形成されて、所定寸法のゲート電極部１２４を形成することができないことがある。
【００７１】
これに対して、本実施の形態に係る半導体装置では、メモリセル領域ＲＢに露出した半導体基板１の領域の表面にプラズマ窒化処理を施すことによって、２回目の熱酸化処理を施す際に熱酸化が抑制されることになる。これにより、ゲート酸化膜となる酸化膜９ａ，９ｂが形成された状態では、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差は約１３ｎｍであり、比較例に係る半導体装置の段差（約２７ｎｍ）と比べて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差は約５０％低減されている。
【００７２】
つまり、プラズマ窒化処理を施すことによってメモリセル領域ＲＢ（第２領域）に位置する半導体基板１の領域における熱酸化処理による熱酸化（第２領域熱酸化）を抑制して、周辺回路領域ＲＡ（第１領域）に位置する半導体基板１の領域における熱酸化処理による熱酸化（第１領域熱酸化）を第２領域熱酸化よりも深い領域にまで進めることにより、酸化膜９ａ（第１酸化膜）とその酸化膜９ａの直下に位置する半導体基板１の領域の表面との界面１０ａ（第１界面）は、酸化膜９ａよりも薄い酸化膜９ｂ（第２酸化膜）とその酸化膜９ｂの直下に位置する半導体基板１の領域の表面との界面１０ｂ（第２界面）よりも深い位置に形成される。そのため、酸化膜９ａの上面の位置とその酸化膜９ａよりも薄い酸化膜９ｂの上面の位置とが同じ位置（高さ）に近づいて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差は大幅に軽減される。
【００７３】
これにより、トレンチ１４ａ，１４ｂを充填するシリコン酸化膜１６に化学的機械研磨処理を施す際にシリコン酸化膜１６の残渣が生じることが抑制されて、シリコン酸化膜１６の残渣が生じることに起因する比較例に係る半導体装置のような電気的な短絡を防止することができる。また、異物となる残渣が低減されて、半導体装置の不良を低減することもできる。
【００７４】
さらに、本実施の形態に係る半導体装置では、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差が大幅に低減されることで、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生するのを防止することができて、所定寸法のレジストパターン７４を形成することができる。これにより、所望のゲート電極部２１，２４を寸法精度よく形成することができる。
【００７５】
また、比較例に係る半導体装置では、周辺回路領域ＲＡに形成されるトレンチ分離領域ＴＡの底とメモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底とは、界面１１０ａ，１１０ｂの位置（高さ）関係に対応して、周辺回路領域ＲＡに形成されるトレンチ分離領域ＴＡの底の方が浅くなる。（マクロ的には、図３５の点線に示すように２つの底はほぼ同じ位置に位置する）。そのため、より高い電圧で駆動されるゲート酸化膜の厚いＭＯＳトランジスタが形成される周辺回路領域ＲＡと、より低い電圧で駆動されるゲート酸化膜の薄いメモリセルトランジスタが形成されるメモリセル領域ＲＢとの分離耐圧のマージンが低いおそれがある。
【００７６】
これに対して、本実施の形態に係る半導体装置では、周辺回路領域ＲＡにおける熱酸化膜３ａと半導体基板１の領域の表面との界面１０ａが、メモリセル領域ＲＢにおける熱酸化膜３ｂと半導体基板１の領域の表面との界面１０ｂよりも距離Ｄだけ深いところに位置することによって、周辺回路領域ＲＡに形成されるトレンチ分離領域ＴＡの底は、メモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底よりも距離Ｄ（約１３ｎｍ）だけ深いところに位置することになる（図１０参照）。これにより、トレンチ分離領域ＴＡ，ＴＢの底の位置が同じ比較例に係る半導体装置と比べて、より高い電圧が適用される周辺回路領域ＲＡと、より低い電圧が適用されるメモリセル領域ＲＢとの分離耐圧を向上させることができる。
【００７７】
さらに、比較例に係る半導体装置では、周辺回路領域ＲＡの酸化膜１０９ａは２回の熱酸化によって形成され、メモリセル領域ＲＢの酸化膜１０９ｂは１回の熱酸化によって形成される。特に、酸化膜１０９ａの形成においては、１回目の熱酸化によって形成される熱酸化膜１０３ａの表面にレジストパターン１７０が形成されて、メモリセル領域ＲＢに形成された熱酸化膜１０２ｂがウェットエッチングによって除去されるため、レジストやエッチング液による汚染のおそれがある。そのため、ゲート酸化膜１０９ａの信頼性が損なわれることがある。
【００７８】
これに対して、本実施の形態に係る半導体装置では、周辺回路領域ＲＡの酸化膜９ａとメモリセル領域ＲＢの酸化膜９ｂとは、いずれも２回目の熱酸化処理によって形成されて、熱酸化処理の回数としては１回の熱酸化処理によって形成されることになる。そして、周辺回路領域ＲＡの酸化膜９ａでは、１回目の熱酸化処理によって形成されてレジストパターンによって覆われる熱酸化膜３ａが除去される。これにより、レジストやエッチング液による汚染のおそれがなくなって、比較例に係る半導体装置と比べて、酸化膜９ｂを含めてゲート酸化膜となる酸化膜９ａの信頼性を向上することができる。
【００７９】
また、本実施の形態に係る半導体装置では、比較例に係る半導体装置と比べて、プラズマ窒化処理の工程と、１回目の熱酸化処理において周辺回路領域ＲＡに形成される熱酸化膜３ａを除去する工程が追加されるだけであり、工程の増加を最小限に抑えて、半導体装置の段差を大幅に低減することができる。
【００８０】
（プラズマ窒化）
上述したように、本実施の形態に係る半導体装置では、ゲート酸化膜を形成する際にプラズマ窒化処理を施すことにより、熱酸化処理による半導体基板の酸化を抑制することで膜厚の薄いゲート酸化膜が形成される。そこで、プラズマ窒化による耐酸化性と酸化膜厚の制御性について説明する。
【００８１】
試料として、まず、半導体基板（シリコン基板）の表面にベース酸化膜として膜厚約１．８ｎｍの熱酸化膜を形成したものを用いた。その半導体基板に種々の条件のもとでプラズマ窒化処理を施した後、所定の再酸化処理を施すことによって形成される熱酸化膜の膜厚（光学膜厚）を測定した。再酸化処理として、半導体基板の表面に膜厚１２ｎｍの熱酸化膜が形成される条件とした。
【００８２】
その結果を図４５に示す。横軸は再酸化後の酸化膜の光学膜厚であり、エリプソメータにより屈折率ｎを１．４２として測定された値である。縦軸に示されるプラズマ窒化条件のうち、条件Ａは、圧力：約６６．７Ｐａ、ＲＦパワー：約１．２ｋＷ、Ａｒ／Ｎ2＝約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）／約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）である。条件Ｂは、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒ／Ｎ2＝約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）／約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）である。条件Ｃは、圧力：約４．０Ｐａ、ＲＦパワー：約２．０ｋＷ、Ａｒ／Ｎ2＝約５００ｃｍ3／ｍｉｎ（５００ｓｃｃｍ）／約２００ｃｍ3／ｍｉｎ（２００ｓｃｃｍ）である。また、窒化なしの試料は、プラズマ窒化処理を施さずにベース酸化膜が形成された半導体基板に再酸化処理を施したものである。なお、ステージの温度はいずれも約４００℃である。
【００８３】
図４５に示すように、たとえば条件Ｂに示されるように、プラズマ窒化条件が同じ条件でも窒化時間を長くすることで窒化による耐酸化性が進み、再酸化後の膜厚をより薄くすることができる。また、窒化時間が同じ（６０秒）でも、条件Ａ，Ｂ，Ｃに示すように、窒化が進むにしたがい再酸化後の膜厚をより薄くすることができる。こうして、プラズマ窒化条件を振分けることによって、同じ熱酸化条件でも半導体基板に形成される酸化膜（酸窒化膜）の膜厚を制御できることがわかる。
【００８４】
次に、プラズマ窒化処理による耐酸化性と半導体基板に形成されるベース酸化膜の膜厚との関係について説明する。まず、半導体基板（シリコン基板）の表面にベース酸化膜として、膜厚が１．８ｎｍ、２．４ｎｍ、５．５ｎｍの熱酸化膜をそれぞれ形成した。その半導体基板に所定のプラズマ窒化処理を施した後、所定の再酸化処理を施すことによって形成される熱酸化膜の膜厚（光学膜厚）を測定した。プラズマ窒化処理として、上述した条件Ｃのプラズマ窒化処理を６０秒施した。
【００８５】
その結果を図４６に示す。横軸は、再酸化によって半導体基板の表面に形成される酸化膜厚（モニタ膜厚）を示す。縦軸は再酸化後の光学膜厚である。図４６に示すように、再酸化条件が同じ（たとえば再酸化膜厚約１２ｎｍ）でも、ベース酸化膜の膜厚が異なれば、再酸化後の酸化膜の膜厚（光学膜厚）が異なり、ベース酸化膜の膜厚を変えることで、再酸化後の酸化膜の仕上がり膜厚を制御できることがわかる。
【００８６】
実施の形態２
ここでは、ゲート酸化膜の膜厚の異なる２種類のトランジスタを備えた半導体装置の第２の例について説明する。まず、その製造方法について説明する。図４７に示すように、所定の熱酸化処理（１回目）を施すことにより半導体基板１の周辺回路領域ＲＡに熱酸化膜２ａが形成されるとともに、メモリセル領域ＲＢに熱酸化膜２ｂが形成される。熱酸化膜２ａ，２ｂの膜厚は、後の工程において行われるプラズマ窒化処理による窒化の程度が前述したプラズマ窒化処理（実施の形態１）よりも強いために、前述した半導体装置の場合の膜厚（１０ｎｍ以上）よりも厚くしておくことが好ましい。なお、図４７に示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。
【００８７】
次に、熱酸化膜２ａ，２ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図４８に示すように、周辺回路領域ＲＡに位置する熱酸化膜２ａを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図４９に示すように、メモリセル領域ＲＢに露出している熱酸化膜２ｂが除去される。その後、レジストパターン７０が除去される。
【００８８】
次に、半導体基板１にプラズマ窒化処理が施される。このとき、このプラズマ窒化処理と後の工程において行われる２回目と３回目の熱酸化処理によって、所望の熱酸化膜厚を得るために、前述したプラズマ窒化処理も窒化の程度が強い条件が設定される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約４５秒間晒すことによって、図５０に示すように、周辺回路領域ＲＡでは熱酸化膜２ａに窒素（窒素原子）５０が導入されるとともに、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。こうして、メモリセル領域ＲＢに露出した半導体基板１の領域の表面に窒素５０が導入されることで、シリコンが窒化されて窒化層が形成される。
【００８９】
次に、所定のエッチングを施すことにより、図５１に示すように、周辺回路領域ＲＡに露出した熱酸化膜２ａが除去される。このとき、熱酸化膜２ａとともに熱酸化膜２ａに導入された窒素５０も除去されることになる。なお、このエッチングにおいては、メモリセル領域ＲＢを覆うレジストパターンを形成する必要はない。
【００９０】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約２１分３０秒間施すことによって、図５２に示すように、半導体基板１の領域の表面が窒化していない周辺回路領域ＲＡでは、膜厚の厚い熱酸化膜３ａが形成される。一方、半導体基板１の表面が窒化されているメモリセル領域ＲＢでは、窒化層によって熱酸化が抑制されて、熱酸化膜３ａよりも薄い熱酸化膜３ｂが形成される。
【００９１】
なお、２回目の熱酸化処理では、後述する３回目の熱酸化処理によって、周辺回路領域ＲＡに形成される熱酸化膜の上面とメモリセル領域ＲＢに形成される熱酸化膜の上面とがほぼ同じ位置（高さ）になるように熱酸化条件が設定される。また、図５２において、周辺回路領域ＲＡに示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。
【００９２】
次に、熱酸化膜３ａ，３ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図５３に示すように、メモリセル領域ＲＢに位置する熱酸化膜３ｂを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図５４に示すように、周辺回路領域ＲＡに露出している熱酸化膜３ａが除去される。その後、レジストパターン７１が除去される。
【００９３】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（３回目）を約１７分３０秒間施すことによって、図５５に示すように、半導体基板１の領域の表面が窒化されていない周辺回路領域ＲＡでは熱酸化膜４ａが形成される。一方、半導体基板１の領域の表面が窒化されているメモリセル領域ＲＢでは、窒化層によって熱酸化が抑制されて熱酸化膜４ａよりも薄い熱酸化膜４ｂが形成される。
【００９４】
図５５に示すように、２回目の熱酸化処理と３回目の熱酸化処理によって、周辺回路領域ＲＡに形成される熱酸化膜４ａの上面とメモリセル領域ＲＢに形成される熱酸化膜４ｂの上面とがほぼ同じ位置（高さ）になって、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差はほぼなくなる。なお、図５５において、周辺回路領域ＲＡに示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。一方、メモリセル領域ＲＡに示される点線は、熱酸化膜３ｂと半導体基板１の領域の表面との界面の位置を表す。
【００９５】
その後、前述した図９および図１０に示す工程と同様の工程を経て、図５６に示すように、トレンチ１４ａ，１４ｂを充填するように、シリコン窒化膜１２ａ，１２ｂ上にシリコン酸化膜１６が形成される。次に、図５７に示すように、シリコン酸化膜１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１２ａ，１２ｂの上面上に位置するシリコン酸化膜１６の部分が除去されて、シリコン窒化膜１２ａ，１２ｂの上面が露出する。このとき、比較例に係る半導体装置の場合と比べて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差（絶対段差）がほぼなくなっていることで、メモリセル領域ＰＢにおいて研磨されずに残されるシリコン酸化膜１６の部分（研磨残渣）はほとんどなくなる。
【００９６】
次に、図１３に示す工程と同様の工程を経て、図５８に示すように、周辺回路領域ＲＡでは、トレンチ１４ａに充填されたシリコン酸化膜１６ａを含むトレンチ分離領域ＴＡが形成され、メモリセル領域ＲＢでは、トレンチ１４ｂに充填されたシリコン酸化膜１６ｂを含むトレンチ分離領域ＴＢが形成される。
【００９７】
その後、図１４〜図２１に示す工程と同様の工程を経て、図５９および図６０に示すように、シリコン窒化膜２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極部およびフローティングゲート電極部を含むゲート電極部をパターニングするためのレジストパターン７４が形成される。次に、そのレジストパターン７４をマスクとしてシリコン窒化膜２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜２０ａ，２０ｂ（図６２参照）が形成される。その後、レジストパターン７４が除去される。
【００９８】
次に、シリコン窒化膜２０ａ，２０ｂをマスクとしてポリサイド膜１９、ＯＮＯ膜１８ドープトポリシリコン膜１７ａ，１７ｂ、ポリシリコン膜１１ａ，１１ｂ等に異方性エッチングを施すことにより、図６１および図６２に示すように、周辺回路領域ＲＡでは、ＭＯＳトランジスタＴ１のゲート電極部２１が形成される。そのゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成される。また、ドープトポリシリコン膜１７ａとポリサイド膜１９ａとは、ＯＮＯ膜１８が除去された部分を介して電気的に接続されている。
【００９９】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。フローティングゲート電極部２２はポリシリコン膜１１ｂおよびドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極２３はポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。
【０１００】
上述した半導体装置では、ゲート酸化膜を形成する際にプラズマ窒化処理を施すことによって、前述した半導体装置（実施の形態１）による効果に加えて次のような効果が得られる。すなわち、本実施の形態に係る半導体装置では、周辺回路領域ＲＡに形成されるゲート酸化膜となる熱酸化膜４ａの上面の位置と、メモリセル領域ＲＢに形成されるゲート酸化膜となる熱酸化膜４ｂの上面の位置が同じ位置（高さ）になる。
【０１０１】
これにより、トレンチ１４ａ，１４ｂを充填するシリコン酸化膜１６に化学的機械研磨処理を施す際にシリコン酸化膜１６の残渣をほぼなくすことができる。その結果、シリコン酸化膜１６の残渣が生じることに起因する比較例に係る半導体装置のような電気的な短絡を確実に防止することができるとともに、半導体装置の不良を確実に低減することができる。また、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生するのを確実に防止することができて、所望のゲート電極部を精度よく形成することができる。
【０１０２】
こうして本実施の形態に係る半導体装置では、前述した半導体装置（実施の形態１）の場合と比べて、熱酸化処理の工程が１工程増えることになるが、熱酸化条件とともにプラズマ窒化処理の窒化条件を調整することで、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差をほぼなくすことができる。なお、熱酸化膜４ａの上面の位置と熱酸化膜４ｂの上面の位置が同じ位置（高さ）になるとは、厳密に同じ位置になることを意図するものではなく、成膜時の膜厚のばらつきやエッチング時の除去量のバラツキ（±１０％程度）など、製造上の誤差を当然に含むものである。
【０１０３】
実施の形態３
ここでは、ゲート酸化膜の膜厚の異なる２種類のトランジスタを備えた半導体装置の第３の例について説明する。まず、その製造方法について説明する。図６３に示すように、所定の熱酸化処理（１回目）を施すことにより半導体基板１の周辺回路領域ＲＡに熱酸化膜２ａが形成されるとともに、メモリセル領域ＲＢに熱酸化膜２ｂが形成される。この熱酸化膜２ａ，２ｂの膜厚は約１５ｎｍとされる。なお、図６３に示される点線は熱酸化処理前の半導体基板１の表面の位置を表す。
【０１０４】
次に、半導体基板１にプラズマ窒化処理が施される。この窒化処理では、窒素が半導体基板１の表面に到達しない条件のもとで行われる。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約６０秒間晒すことによって、図６４に示すように、周辺回路領域ＲＡでは熱酸化膜２ａに窒素（窒素原子）５０が導入されるとともに、メモリセル領域ＲＢでは熱酸化膜２ｂに窒素（窒素原子）５０が導入される。
【０１０５】
次に、熱酸化膜２ａ，２ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図６５に示すように、メモリセル領域ＲＢに位置する熱酸化膜２ｂを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図６６に示すように、周辺回路領域ＲＡに露出している熱酸化膜２ａが除去される。その後、レジストパターン７０が除去される。
【０１０６】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１７分３０秒間施すことによって、図６７に示すように、半導体基板１の領域の表面が露出した周辺回路領域ＲＡでは、熱酸化膜３ａが形成される。一方、メモリセル領域ＲＢでは熱酸化膜３ｂが形成される。このとき、メモリセル領域ＲＢでは熱酸化膜２ｂに窒素５０が導入されていることで、熱酸化膜３ｂの膜厚は窒素が導入されていない場合と比べて薄くなる。
【０１０７】
なお、この２回目の熱酸化処理では、この２回目の熱酸化処理と後述する３回目の熱酸化処理によって、周辺回路領域ＲＡに形成される熱酸化膜の膜厚が所望の膜厚になるように熱酸化条件が設定される。また、図６７において、周辺回路領域ＲＡに示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１０８】
次に、熱酸化膜３ａ，３ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図６８に示すように、周辺回路領域ＲＡに位置する熱酸化膜２ａを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図６９に示すように、メモリセル領域ＲＢに露出している熱酸化膜３ｂが除去される。その後、レジストパターン７１が除去される。
【０１０９】
次に、熱酸化条件として、たとえば温度:約８００℃、圧力:常圧、Ｏ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｈ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約８９００ｃｍ3／ｍｉｎ（８９００ｓｃｃｍ）のもとで、熱酸化処理（３回目）を約３０分間施すことによって、図７０に示すように、周辺回路領域ＲＡでは、熱酸化膜３ａが成長して熱酸化膜４ａが形成される。一方、半導体基板１の領域の表面が露出したメモリセル領域ＲＢでは、その半導体基板１の領域の表面が酸化されて熱酸化膜４ｂが形成される。
【０１１０】
なお、３回目の熱酸化処理では、メモリセル領域ＲＢに形成される熱酸化膜４ｂの膜厚が所望の膜厚になるように熱酸化条件が設定される。また、図７０において、周辺回路領域ＲＡに示される点線は、熱酸化処理前の熱酸化膜３ａと半導体基板１の領域の表面との界面の位置を表し、メモリセル領域ＲＢに示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１１１】
２回目の熱酸化処理と３回目の熱酸化処理によって、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差Ｓは約１１ｎｍとなる。この段差Ｓの値は、前述した比較例の場合における対応する段差約２７ｎｍと比べると、十分に軽減されていることになる。こうして、周辺回路領域ＲＡでは、熱酸化膜４ａが膜厚の厚い方のゲート酸化膜となる酸化膜９ａとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜４ｂが膜厚の薄い方のゲート酸化膜となる酸化膜９ｂとして形成される。
【０１１２】
その後、前述した図９および図１０に示す工程と同様の工程を経て、図７１に示すように、トレンチ１４ａ，１４ｂを充填するように、シリコン窒化膜１２ａ，１２ｂ上にシリコン酸化膜１６が形成される。次に、図７２に示すように、シリコン酸化膜１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１２ａ，１２ｂの上面上に位置するシリコン酸化膜１６の部分が除去されて、シリコン窒化膜１２ａ，１２ｂの上面が露出する。このとき、比較例に係る半導体装置の場合と比べて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差Ｓが軽減されていることで、メモリセル領域ＰＢにおいて研磨されずに残されるシリコン酸化膜１６の部分（研磨残渣）はほとんどなくなる。
【０１１３】
次に、図１３に示す工程と同様の工程を経て、図７３に示すように、周辺回路領域ＲＡでは、トレンチ１４ａに充填されたシリコン酸化膜１６ａを含むトレンチ分離領域ＴＡが形成され、メモリセル領域ＲＢでは、トレンチ１４ｂに充填されたシリコン酸化膜１６ｂを含むトレンチ分離領域ＴＢが形成される。
【０１１４】
その後、図１４〜図２１に示す工程と同様の工程を経て、図７４および図７５に示すように、シリコン窒化膜２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極およびフローティングゲート電極を含むゲート電極部をパターニングするためのレジストパターン７４が形成される。次に、そのレジストパターン７４をマスクとしてシリコン窒化膜２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜２０ａ，２０ｂ（図７７参照）が形成される。その後、レジストパターン７４が除去される。
【０１１５】
次に、シリコン窒化膜２０ａ，２０ｂをマスクとしてポリサイド膜１９、ＯＮＯ膜１８ドープトポリシリコン膜１７ａ，１７ｂ、ポリシリコン膜１２ａ，１２ｂ等に異方性エッチングを施すことにより、図７６および図７７に示すように、周辺回路領域ＲＡではＭＯＳトランジスタＴ１のゲート電極部２１が形成される。そのゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成される。また、ドープトポリシリコン膜１７ａとポリサイド膜１９ａとは、ＯＮＯ膜１８が除去された部分を介して電気的に接続されている。
【０１１６】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部１９ｂを含むゲート電極部２４が形成される。フローティングゲート電極部２２はポリシリコン膜１１ｂおよびドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極２３はポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。
【０１１７】
上述した半導体装置では、前述した半導体装置（実施の形態１）による効果に加えて次のような効果が得られる。すなわち、本実施の形態に係る半導体装置では、プラズマ窒化処理において、半導体基板１の表面に到達しないように窒素５０が導入される。これにより、半導体基板１へのダメージを軽減してゲート酸化膜となる酸化膜４ａ，４ｂの信頼性をより向上することができる。
【０１１８】
実施の形態４
上述した各実施の形態では、ゲート酸化膜の膜厚の異なる２種類のトランジスタを備えた半導体装置について説明した。次に、その膜厚の異なる２種類のゲート酸化膜の製造方法を応用した、ゲート酸化膜の膜厚の異なる３種類のトランジスタを備えた半導体装置の第１の例について説明する。まず、その製造方法について説明する。
【０１１９】
図７８に示すように、所定の熱酸化処理（１回目）を施すことにより半導体基板１の周辺回路領域ＲＡのうち、領域ＲＡ１（第１領域）に熱酸化膜２ａが形成され、領域ＲＡ２（第３領域）に熱酸化膜２ｂが形成される。一方、メモリセル領域ＲＢ（第２領域）に熱酸化膜２ｂが形成される。この熱酸化膜２ａ，２ｂ，２ｃの膜厚は約１５ｎｍとされる。なお、周辺回路領域ＲＡはメモリセル領域ＲＢ以外の領域を示し、この場合、領域ＲＡ１は、たとえば高耐圧ＭＯＳトランジスタが形成される領域とされ、領域ＲＡ２はたとえば低耐圧ＭＯＳトランジスタが形成される領域とされる。なお、図７８に示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１２０】
次に、熱酸化膜２ａ〜２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図７９に示すように、周辺回路領域ＲＡに位置する熱酸化膜２ａ，２ｃを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図８０に示すように、メモリセル領域ＲＢに露出している熱酸化膜２ｂが除去される。その後、レジストパターン７０が除去される。
【０１２１】
次に、半導体基板１にプラズマ窒化処理（１回目）が施される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約１５秒間晒すことによって、図８１に示すように、周辺回路領域ＲＡでは熱酸化膜２ａ，２ｃに窒素（窒素原子）５０が導入されるとともに、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。これにより、メモリセル領域ＲＢの半導体基板１の領域の表面では、シリコンが窒化されて窒化層が形成されることになる。なお、このプラズマ窒化処理（１回目）の条件は、後述する２回目のプラズマ窒化処理と、２回目の熱酸化処理によって、メモリセル領域ＲＢに形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１２２】
次に、熱酸化膜２ａ〜２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図８２に示すように、周辺回路領域ＲＡのうち領域ＲＡ１に位置する熱酸化膜２ａを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図８３に示すように、周辺回路領域ＲＡうち領域ＲＡ２に露出している熱酸化膜２ｃが除去される。このとき、熱酸化膜２ｃに導入された窒素５０も熱酸化膜２ｃとともに除去されることになる。その後、レジストパターン７１が除去される。
【０１２３】
次に、半導体基板１にプラズマ窒化処理（２回目）が施される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約１５秒間晒すことによって、図８４に示すように、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜２ａに窒素（窒素原子）５０が導入され、領域ＲＡ２では露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。一方、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。
【０１２４】
これにより、領域ＲＡ２の半導体基板１の領域の表面では、シリコンが窒化されて窒化層が形成されることになる。また、メモリセル領域ＲＢの半導体基板１の領域の表面では、１回目のプラズマ窒化処理によって形成された窒化層に加えて、さらにシリコンが窒化されることによってより厚い窒化層が形成されることになる。なお、このプラズマ窒化処理（２回目）の条件は、後述する２回目の熱酸化処理によって、周辺回路領域ＲＡのうちの領域ＲＡ２に形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１２５】
次に、図８５に示すように、所定のエッチングを施すことにより領域ＲＡ１に露出している熱酸化膜２ａが除去される。次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１７分３０秒間施すことによって、図８６に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では露出した半導体基板１の領域の表面が酸化されて熱酸化膜３ａが形成され、領域ＲＡ２では熱酸化膜３ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜３ｂが形成される。
【０１２６】
このとき、領域ＲＡ２に露出した半導体基板１の領域の表面には窒化層が形成され、メモリセル領域ＲＢに露出した半導体基板１の領域の表面にはさらに厚い窒化層が形成されているため、メモリセル領域ＲＢでは領域ＲＡ２に対して半導体基板１の領域の表面の酸化が抑制されることになる。これにより、メモリセル領域ＲＢに形成される熱酸化膜３ｂは領域ＲＡ２に形成される熱酸化膜３ｃよりも薄くなる。一方、領域ＲＡ１に露出した半導体基板１の領域の表面には窒化層は形成されていないため、領域ＲＡ１に形成される熱酸化膜３ａは、窒化層が形成された領域ＲＡ２およびメモリセル領域ＲＢにそれぞれ形成される熱酸化膜３ｃ、３ｂよりも厚くなる。なお、この熱酸化処理（２回目）の条件は、周辺回路領域ＲＡのうちの領域ＲＡ１に形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１２７】
このようにして形成される熱酸化膜３ａの膜厚はたとえば約３０ｎｍとなり、熱酸化膜３ｂの膜厚は約５ｎｍとなり、熱酸化膜３ｃの膜厚は約１０ｎｍとなる。そして、最も厚い熱酸化膜３ａと最も薄い熱酸化膜３ｂとの段差Ｓは約１３ｎｍ程度となる。こうして、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜３ａが高耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ａとして形成され、領域ＲＡ２では熱酸化膜３ｃが低耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ｃとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜３ｂがメモリセルトランジスタのゲート酸化膜となる酸化膜９ｂとして形成される。なお、図８６において、領域ＲＡ１、領域ＲＡ２およびメモリセル領域ＲＢにそれぞれ示される点線は、熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１２８】
その後、前述した図９および図１０に示す工程と同様の工程を経て、図８７に示すように、トレンチ１４ａ〜１４ｃを充填するように、シリコン窒化膜１２ａ〜１２ｃ上にシリコン酸化膜１６が形成される。次に、図８８に示すように、シリコン酸化膜１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１２ａ〜１２ｃの上面上に位置するシリコン酸化膜１６の部分が除去されて、シリコン窒化膜１２ａ〜１２ｃの上面が露出する。このとき、後述する比較例に係る半導体装置の場合と比べて、周辺回路領域ＲＡとメモリセル領域ＲＢとの段差が軽減されていることで、メモリセル領域ＰＢにおいて研磨されずに残されるシリコン酸化膜１６の部分（研磨残渣）はほとんどなくなる。
【０１２９】
次に、図１３に示す工程と同様の工程を経て、図８９に示すように、周辺回路領域ＲＡでは、トレンチ１４ａに充填されたシリコン酸化膜１６ａを含むトレンチ分離領域ＴＡが形成されるとともに、トレンチ１４ｃに充填されたシリコン酸化膜１６ｃを含むトレンチ分離領域ＴＣが形成される。一方、メモリセル領域ＲＢでは、トレンチ１４ｂに充填されたシリコン酸化膜１６ｂを含むトレンチ分離領域ＴＢが形成される。
【０１３０】
その後、図１４〜図２１に示す工程と同様の工程を経て、図９０および図９１に示すように、シリコン窒化膜２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極およびフローティングゲート電極を含むゲート電極部をパターニングするためのレジストパターン７４が形成される。次に、そのレジストパターン７４をマスクとしてシリコン窒化膜２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜２０ａ〜２０ｃ（図９３参照）が形成される。その後、レジストパターン７４が除去される。
【０１３１】
次に、シリコン窒化膜２０ａ，２０ｂをマスクとしてポリサイド膜１９、ＯＮＯ膜１８ドープトポリシリコン膜１７ａ〜１７ｃ、ポリシリコン膜１１ａ〜１１ｃ等に異方性エッチングを施すことにより、図９２および図９３に示すように、周辺回路領域ＲＡでは、領域ＲＡ１に高耐圧ＭＯＳトランジスタＴ１のゲート電極部２１が形成され、領域ＲＡ２に低耐圧ＭＯＳトランジスタＴ３のゲート電極部２５が形成される。ゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成され、ゲート電極部２５は、ポリシリコン膜１１ｃ、ドープトポリシリコン膜１７ｃおよびポリサイド膜１９ｃによって構成される。また、ドープトポリシリコン膜１７ａ、１７ｃとポリサイド膜１９ａ、１９ｃとは、ＯＮＯ膜１８が除去された部分を介してそれぞれ電気的に接続されている。
【０１３２】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。そのフローティングゲート電極部２２はポリシリコン膜１１ｃおよびドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極部１９ｂはポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。本実施の形態に係る半導体装置では、プラズマ窒化処理が施されていない領域ＲＡ１、プラズマ窒化処理が１回施された領域ＲＡ２およびプラズマ窒化処理が２回施された領域ＲＢに対して熱酸化処理を施すことによって、それぞれ膜厚の異なる熱酸化膜３ａ〜３ｃが形成される点にポイントがある。
【０１３３】
（比較例）
次に、上述した半導体装置による効果について、比較例との関係で説明する。まず、その比較例に係る半導体装置の製造方法について説明する。
【０１３４】
図９４に示すように、熱酸化処理（１回目）を施すことにより半導体基板１０１の主表面における周辺回路領域ＲＡでは熱酸化膜１０２ａ，１０２ｃが形成されるとともに、メモリセル領域ＲＢでは熱酸化膜１０２ｂが形成される。図９４において、領域ＲＡ１，ＲＡ２，ＲＢにそれぞれ示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。次に、熱酸化膜１０２ａ〜１０２ｃの表面に所定の写真製版処理を施すことにより、図９５に示すように、周辺回路領域ＲＡのうち領域ＲＡ１に位置する熱酸化膜１０２ａを覆うレジストパターン１７０が形成される。
【０１３５】
そのレジストパターン１７０をマスクとして所定のエッチングを施すことにより、図９６に示すように、周辺回路領域ＲＡのうち領域ＲＡ２に露出している熱酸化膜１０２ｃが除去されるとともに、メモリセル領域ＲＢに露出している熱酸化膜１０２ｂが除去される。その後、レジストパターン１７０が除去される。
【０１３６】
次に、図９７に示すように、所定の熱酸化処理（２回目）を施すことによって、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜１０３ａが形成されるとともに、領域ＲＡ２では熱酸化膜１０３ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜１０３ｃの膜厚とほぼ同じ膜厚の熱酸化膜１０３ｂが形成される。なお、図９７において、領域ＲＡ１に示される点線は熱酸化処理前の熱酸化膜１０２ａと半導体基板１の領域の表面との界面の位置を表す。一方、領域ＲＡ２および領域ＲＢに示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１３７】
次に、熱酸化膜１０３ａ〜１０３ｃの表面に所定の写真製版処理を施すことにより、図９８に示すように、周辺回路領域ＲＡの領域ＲＡ１に位置する熱酸化膜１０３ａと領域ＲＡ２に位置する熱酸化膜１０３ｃをそれぞれ覆うレジストパターン１７１が形成される。そのレジストパターン１７１をマスクとして所定のエッチングを施すことにより、図９９に示すように、メモリセル領域ＲＢに露出している熱酸化膜１０３ｂが除去される。その後、レジストパターン１７１が除去される。
【０１３８】
次に、図１００に示すように、所定の熱酸化処理（３回目）を施すことによって、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜１０４ａが形成されるとともに、領域ＲＡ２では熱酸化膜１０４ａの膜厚よりも薄い熱酸化膜１０４ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜１０４ｃの膜厚よりも薄い熱酸化膜１０４ｂが形成される。
【０１３９】
この熱酸化膜１０４ａが高耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜１０９ａとして形成され、熱酸化膜１０４ｃが低耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜１０９ｃとして形成されることになる。一方、熱酸化膜１０３ｂがメモリセルトランジスタのゲート酸化膜となる酸化膜１０９ｂとして形成されることになる。こうして、酸化膜９ａは３回の熱酸化処理によって所望の膜厚に形成され、酸化膜９ｃは２回の熱酸化処理によって所望の膜厚に形成される。一方、酸化膜９ｂは１回の熱酸化処理によって所望の膜厚に形成される。
【０１４０】
特に、周辺回路領域ＲＡのうちの領域ＲＡ１に位置する酸化膜１０９ａは、１回目の熱酸化処理によって形成される熱酸化膜１０２ａと２回の熱酸化処理によって形成される熱酸化膜１０３ａが除去されることなく、３回目の熱酸化処理において所望の膜厚の熱酸化膜１０４ａとして形成される。そのため、領域ＲＡ１に位置する半導体基板１０１の領域の表面から下方に向って熱酸化される領域は、熱酸化膜１０２ａおよび熱酸化膜１０３ａを除去した後に３回目の熱酸化処理において所望の膜厚の熱酸化膜１０４ａを形成する場合と比べて浅いものとなる。
【０１４１】
したがって、酸化膜１０９ａ〜１０９ｃの膜厚が、本実施の形態に係る半導体装置の酸化膜９ａ〜９ｃの膜厚とそれぞれほぼ同じ膜厚であっても、酸化膜１０９ａが形成される領域ＲＡ１と酸化膜１０９ｂが形成されるメモリセル領域ＲＢとの段差（絶対段差）ＳＳは、本実施の形態に係る半導体装置よりも大きくなる。
【０１４２】
その後、前述した図９および図１０に示す工程と同様の工程を経て、図１０１に示すように、トレンチ１１４ａ〜１１４ｃを充填するように、シリコン窒化膜１１２ａ〜１１２ｃ上にシリコン酸化膜１１６が形成される。次に、図１０２に示すように、シリコン酸化膜１１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１１２ａ〜１１２ｃの上面上に位置するシリコン酸化膜１１６の部分が除去されて、シリコン窒化膜１１２ａ〜１１２ｃの上面が露出する。
【０１４３】
このとき、相対的に段差の高い領域ＲＡ１では、シリコン窒化膜１１２ａの上面上に位置するシリコン酸化膜１１６の部分が除去されて、シリコン窒化膜１１２ａの上面が露出する。一方、相対的に段差の低いメモリセル領域ＲＢでは、シリコン窒化膜１１２ｂの上面上に位置するシリコン酸化膜１１６の部分が完全には除去されずに、シリコン酸化膜１１６の研磨残渣が生じることがある。
【０１４４】
次に、図１３に示す工程と同様の工程を経て、図１０３に示すように、周辺回路領域ＲＡでは、トレンチ１１４ａに充填されたシリコン酸化膜１１６ａを含むトレンチ分離領域ＴＡが形成されるとともに、トレンチ１１４ｃに充填されたシリコン酸化膜１１６ｃを含むトレンチ分離領域ＴＣが形成される。一方、メモリセル領域ＲＢでは、トレンチ１１４ｂに充填されたシリコン酸化膜１１６ｂを含むトレンチ分離領域ＴＢが形成される。
【０１４５】
ここで、領域ＲＡ２およびメモリセル領域ＲＢでは、化学的機械研磨処理によりシリコン酸化膜１１６が完全には除去されなかったため、トレンチ分離領域ＴＣ，ＴＢのポリシリコン膜１１１ｃ、１１１ｂの上面からの高さが、領域ＲＡ１におけるトレンチ分離領域ＴＡのポリシリコン膜１１１ａの上面からの高さよりも高くなる。
【０１４６】
その後、図１４〜図２１に示す工程と同様の工程を経て、図１０４および図１０５に示すように、シリコン窒化膜１２０上に、周辺回路領域ＲＡでは領域ＲＡ１と領域ＲＡ２のそれぞれにおいてゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極部およびフローティングゲート電極部を含むゲート電極部をパターニングするためのレジストパターン１７４が形成される。次に、そのレジストパターン１７４をマスクとしてシリコン窒化膜１２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜１２０ａ〜１２０ｃ（図１０７参照）が形成される。その後、レジストパターン１７４が除去される。
【０１４７】
次に、シリコン窒化膜１２０ａ〜１２０ｃをマスクとしてポリサイド膜１１９、ＯＮＯ膜１１８ドープトポリシリコン膜１１７ａ〜１１７ｃ、ポリシリコン膜１１１ａ〜１１１ｃ等に異方性エッチングを施すことにより、図１０６および図１０７に示すように、周辺回路領域ＲＡでは、領域ＲＡ１に高耐圧ＭＯＳトランジスタＴ１のゲート電極部１２１が形成され、領域ＲＡ２に低耐圧ＭＯＳトランジスタＴ３のゲート電極部１２５が形成される。ゲート電極部１２１は、ポリシリコン膜１１１ａ、ドープトポリシリコン膜１１７ａおよびポリサイド膜１１９ａによって構成され、ゲート電極部１２５は、ポリシリコン膜１１１ｃ、ドープトポリシリコン膜１１７ｃおよびポリサイド膜１１９ｃによって構成される。また、ドープトポリシリコン膜１１７ａ、１１７ｃとポリサイド膜１１９ａ、１１９ｃとは、ＯＮＯ膜１１８が除去された部分を介してそれぞれ電気的に接続されている。
【０１４８】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部１２２およびコントロールゲート電極部１２３を含むメモリセルトランジスタＴ２のゲート電極部１２４が形成される。フローティングゲート電極部１２２は、ポリシリコン膜１１１ｂおよびドープトポリシリコン膜１１７ｂによって構成され、コントロールゲート電極部１２３はポリサイド膜１１９ｂによって構成される。こうして、比較例に係る半導体装置の主要部分が形成されることになる。
【０１４９】
上述した比較例に係る半導体装置では、ゲート酸化膜となる酸化膜１０９ａ〜１０９ｃとして熱酸化膜１０４ａ〜１０４ｃが形成された状態において、周辺回路領域ＲＡのうちの領域ＲＡ１とメモリセル領域ＲＢとの段差ＳＳは、本実施の形態に係る半導体装置における対応する段差Ｓよりも大きい。そのため、トレンチ１１４ａ〜１１４ｃに充填するシリコン酸化膜１１６に化学的機械研磨処理を施す際に、相対的に段差の低いメモリセル領域ＲＢでは、シリコン窒化膜１１２ｂの上面上に位置するシリコン酸化膜１１６の部分が完全には除去されずにシリコン酸化膜１１６の研磨残渣が生じることがある。
【０１５０】
そうすると、すでに説明したように、そのシリコン窒化膜の残渣の直下に位置するドープトポリシリコン膜１１１ｂが除去されずに残ってしまい、その残されたドープトポリシリコン膜１１１ｂの部分によって電気的な短絡が生じるおそれがある。また、除去されずに残されるシリコン酸化膜１１６等の残渣が異物となって、半導体装置の不良の原因の一つにもなる。
【０１５１】
また、領域ＲＡ２およびメモリセル領域ＲＢでは、領域ＲＡ１よりもトレンチ分離領域の高さがより高くなる。したがって、ポリシリコン膜のパターニング時に、トレンチ分離領域ＴＢ，ＴＣの上方に突き出した部分の側面にポリシリコン膜の残渣が形成され、ショートの原因となるおそれがある。
【０１５２】
また、比較例に係る半導体装置では、特に、周辺回路領域ＲＡのうちの領域ＲＡ１とメモリセル領域ＲＢとの段差ＳＳに伴って、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生することがある。そのため、たとえば、図１０５に示すように、所望のレジストパターン１７４とは寸法が異なるレジストパターン２７４が形成されてしまい、図１０７に示すように、所定寸法とは異なるゲート電極部２２４，２２５が形成されて、所望のゲート電極部１２４，１２５を形成することができないことがある。
【０１５３】
これに対して、本実施の形態に係る半導体装置では、ゲート酸化膜となる酸化膜９ａ〜９ｃとして熱酸化膜３ａ〜３ｃが形成された状態では、特に、周辺回路領域ＲＡの領域ＲＡ１とメモリセル領域ＲＢとの段差Ｓは約１３ｎｍであり、比較例に係る半導体装置の段差と比べて十分にその段差が軽減されている。
【０１５４】
これにより、トレンチ１４ａ〜１４ｃを充填するシリコン酸化膜１６に化学的機械研磨処理を施す際にシリコン酸化膜１６の残渣が生じることが抑制されて、シリコン酸化膜１６の残渣が生じることに起因する比較例に係る半導体装置のような電気的な短絡を防止することができる。また、異物となる残渣が低減されて、半導体装置の不良を低減することもできる。
【０１５５】
さらに、比較例に係る半導体装置では、周辺回路領域ＲＡのうち領域ＲＡ１に形成されるトレンチ分離領域ＴＡの底とメモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底とは、界面１１０ａ，１１０ｂの位置（高さ）関係に対応して、トレンチ分離領域ＴＡの底がレンチ分離領域ＴＢの底よりも浅いかほぼ同じ位置（高さ）に位置することになる。そのため、高耐圧ＭＯＳトランジスタが形成される周辺回路領域ＲＡの領域ＲＡ１と、メモリセルトランジスタが形成されるメモリセル領域ＲＢとの分離耐圧のマージンが低いおそれがある。
【０１５６】
これに対して、本実施の形態に係る半導体装置では、周辺回路領域ＲＡの領域ＲＡ１における熱酸化膜３ａと半導体基板１の領域の表面との界面１０ａが、メモリセル領域ＲＢにおける熱酸化膜３ｂと半導体基板１の領域の表面との界面１０ｂよりも深いところに位置することによって、領域ＲＡ１に形成されるトレンチ分離領域ＴＡの底は、メモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底よりもより深いところに位置することになる。
【０１５７】
これにより、比較例に係る半導体装置と比べて、より高い電圧が適用される周辺回路領域ＲＡにおける領域ＲＡ１と、より低い電圧が適用されるメモリセル領域ＲＢとの分離耐圧を向上させることができる。
【０１５８】
さらに、比較例に係る半導体装置では、周辺回路領域ＲＡにおける領域ＲＡ１の酸化膜１０９ａは３回の熱酸化処理によって形成され、領域ＲＡ２の酸化膜１０９ｃは２回の熱酸化処理によって形成される。そして、メモリセル領域ＲＢの酸化膜１０９ｂは１回の熱酸化処理によって形成される。特に、酸化膜１０９ａの形成においては、まず、１回目の熱酸化処理によって形成される熱酸化膜１０３ａの表面にレジストパターンが形成されて、領域ＲＡ２に形成された熱酸化膜１０２とメモリセル領域ＲＢに形成された熱酸化膜１０２ｂがウェットエッチングによって除去される。そして、２回目の熱酸化処理によって形成される熱酸化膜１０４ａの表面にレジストパターンが形成されて、メモリセル領域ＲＢに形成された熱酸化膜１０４ｂが除去される。そのため、酸化膜１０９ａには、レジストやエッチング液による汚染のおそれがあり、ゲート酸化膜としての酸化膜１０９ａの信頼性が損なわれることがある。
【０１５９】
これに対して、本実施の形態に係る半導体装置では、周辺回路領域ＲＡにおける領域ＲＡ１の酸化膜９ａ、領域ＲＡ２の酸化膜９ｃおよびメモリセル領域ＲＢの酸化膜９ｂは、２回のプラズマ窒化処理を施すことで、いずれも２回目の熱酸化処理によって形成されており、熱酸化処理の回数としては１回の熱酸化処理によって形成されることになる。これにより、ゲート酸化膜となる熱酸化膜の形成が簡便になってゲート酸化膜の信頼性を確保することができ、また、半導体装置に作用する熱量を低減することができる。
【０１６０】
さらに、周辺回路領域ＲＡにおける領域ＲＡ１の酸化膜９ａの形成においては、１回目の熱酸化処理によって形成されてレジストパターン７０によって覆われる熱酸化膜３ａが除去され、領域ＲＡ２の酸化膜９ｃの形成においても、１回目の熱酸化処理によって形成されてレジストパターン７０によって覆われる熱酸化膜３ｃが除去される。これにより、酸化膜９ｂも含めて酸化膜９ａ，９ｃのレジストやエッチング液による汚染のおそれがなくなって、比較例に係る半導体装置と比べて、ゲート酸化膜となる酸化膜９ａ，９ｃの信頼性を向上することができる。
【０１６１】
実施の形態５
次に、ゲート酸化膜の膜厚の異なる３種類のトランジスタを備えた半導体装置の第２の例について説明する。まず、その製造方法について説明する。熱酸化条件として、たとえば温度:約８００℃、圧力:常圧、Ｏ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｈ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約８９００ｃｍ3／ｍｉｎ（８９００ｓｃｃｍ）のもとで、熱酸化処理（１回目）を約３０分間施すことによって、図１０８に示すように、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜２ａが形成され、領域ＲＡ２では熱酸化膜２ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜２ｂが形成される。なお、この熱酸化処理の条件は、後述するプラズマ窒化処理と２回目の熱酸化処理によって、周辺回路領域ＲＡの領域ＲＡ２に形成される熱酸化膜の膜厚が、ゲート酸化膜としての所定の膜厚になるように設定される。また、図１０８において、領域ＲＡ１，ＲＡ２およびメモリセル領域ＲＢにそれぞれ示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１６２】
次に、熱酸化膜２ａ〜２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１０９に示すように、周辺回路領域ＲＡに位置する熱酸化膜２ａ，２ｃを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図１１０に示すように、メモリセル領域ＲＢに露出している熱酸化膜２ｂが除去される。その後、レジストパターン７０が除去される。
【０１６３】
次に、半導体基板１にプラズマ窒化処理が施される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約３０秒間晒すことによって、図１１１に示すように、周辺回路領域ＲＡでは熱酸化膜２ａ，２ｃに窒素（窒素原子）５０が導入されるとともに、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。
【０１６４】
このとき、周辺回路領域ＲＡの領域ＲＡ１，ＲＡ２では、窒素５０は熱酸化膜２ａ，２ｃ中にとどまって熱酸化膜膜２ａ，２ｃと半導体基板１の領域の表面との界面にまでは到達せず、半導体基板１の領域の表面は窒化されない。一方、メモリセル領域ＲＢに露出した半導体基板１の領域の表面には窒素が導入されることで、シリコンが窒化されて窒化層が形成されることになる。なお、このプラズマ窒化処理の条件は、後述する２回目の熱酸化処理によって、メモリセル領域ＲＢに形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１６５】
次に、熱酸化膜２ａ〜２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１１２に示すように、周辺回路領域ＲＡのうち領域ＲＡ２に位置する熱酸化膜２ｃを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図１１３に示すように、周辺回路領域ＲＡうち領域ＲＡ１に露出している熱酸化膜２ａが除去される。このとき、熱酸化膜２ａとともに熱酸化膜２ａに導入された窒素５０も除去されることになる。一方、メモリセル領域ＲＢでは、窒素５０は半導体基板１中のシリコンと強く結びついているために窒素５０が除去されることはない。その後、レジストパターン７１が除去される。
【０１６６】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１７分３０秒間施すことによって、図１１４に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜３ａが形成され、領域ＲＡ２では熱酸化膜３ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜３ｂが形成される。
【０１６７】
このとき、領域ＲＡ２とメモリセル領域ＲＢには窒素５０が導入されているため、それぞれの半導体基板１の領域の表面の酸化が抑制されることになる。そして、その領域ＲＡ２では熱酸化膜２ｃには窒素５０が導入され、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒化層が形成されている。これにより、領域ＲＡ２に形成される熱酸化膜３ｃはメモリセル領域ＲＢに形成される熱酸化膜３ｂよりも厚くなる。一方、領域ＲＡ１に露出した半導体基板１の領域の表面には窒化層は形成されていないため、領域ＲＡ１に形成される熱酸化膜３ａは、窒素５０がそれぞれ導入された領域ＲＡ２およびメモリセル領域ＲＢにそれぞれ形成される熱酸化膜３ｃ、３ｂよりも厚くなる。なお、この熱酸化処理（２回目）の条件は、周辺回路領域ＲＡのうちの領域ＲＡ１に形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１６８】
このようにして形成される熱酸化膜３ａの膜厚はたとえば約３０ｎｍとなり、熱酸化膜３ｂの膜厚は約５ｎｍとなり、熱酸化膜３ｃの膜厚は約１０ｎｍとなる。そして、最も厚い熱酸化膜３ａと最も薄い熱酸化膜３ｂとの段差Ｓは約１３ｎｍ程度となる。こうして、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜３ａが高耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ａとして形成され、領域ＲＡ２では熱酸化膜３ｃが低耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ｃとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜３ｂがメモリセルトランジスタのゲート酸化膜となる酸化膜９ｂとして形成される。なお、図１１４において、領域ＲＡ１およびメモリセル領域ＲＢにそれぞれ示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表し、領域ＲＡ２に示される点線は熱酸化処理前の熱酸化膜２ｃと半導体基板１の領域の表面との界面の位置を表す。
【０１６９】
その後、前述した図９および図１０に示す工程と同様の工程を経て、図１１５に示すように、トレンチ１４ａ〜１４ｃを充填するように、シリコン窒化膜１２ａ〜１２ｃ上にシリコン酸化膜１６が形成される。次に、図１１６に示すように、シリコン酸化膜１６に化学的機械研磨処理を施すことにより、シリコン窒化膜１２ａ〜１２ｃの上面上に位置するシリコン酸化膜１６の部分が除去されて、シリコン窒化膜１２ａ〜１２ｃの上面が露出する。
【０１７０】
次に、図１３に示す工程と同様の工程を経て、図１１７に示すように、周辺回路領域ＲＡでは、トレンチ１４ａに充填されたシリコン酸化膜１６ａを含むトレンチ分離領域ＴＡが形成されるとともに、トレンチ１４ｃに充填されたシリコン酸化膜１６ｃを含むトレンチ分離領域ＴＣが形成される。一方、メモリセル領域ＲＢでは、トレンチ１４ｂに充填されたシリコン酸化膜１６ｂを含むトレンチ分離領域ＴＢが形成される。
【０１７１】
その後、図１４〜図２１に示す工程と同様の工程を経て、図１１８および図１１９に示すように、シリコン窒化膜２０上に、周辺回路領域ＲＡではゲート電極部をパターニングし、メモリセル領域ＲＢでは、コントロールゲート電極部およびフローティングゲート電極部を含むゲート電極部をパターニングするためのレジストパターン７４が形成される。次に、そのレジストパターン７４をマスクとしてシリコン窒化膜２０に異方性エッチングを施すことにより、エッチングマスクとしてのシリコン窒化膜２０ａ〜２０ｃ（図１２１参照）が形成される。その後、レジストパターン７４が除去される。
【０１７２】
次に、シリコン窒化膜２０ａ，２０ｂをマスクとしてポリサイド膜１９、ＯＮＯ膜１８ドープトポリシリコン膜１７ａ〜１７ｃ、ポリシリコン膜１１ａ〜１１ｃ等に異方性エッチングを施すことにより、図１２０および図１２１に示すように、周辺回路領域ＲＡでは、領域ＲＡ１に高耐圧ＭＯＳトランジスタＴ１のゲート電極部２１が形成され、領域ＲＡ２に低耐圧ＭＯＳトランジスタＴ３のゲート電極部２５が形成される。ゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成され、ゲート電極部２５は、ポリシリコン膜１１ｃ、ドープトポリシリコン膜１７ｃおよびポリサイド膜１９ｃによって構成される。また、ドープトポリシリコン膜１７ａ、１７ｃとポリサイド膜１９ａ、１９ｃとは、ＯＮＯ膜１８が除去された部分を介してそれぞれ電気的に接続されている。
【０１７３】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。そのフローティングゲート電極部２２はポリシリコン膜１１ｃとドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極部１９ｂはポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。
【０１７４】
前述した半導体装置では、プラズマ窒化処理の回数により窒化の濃度（窒化の程度）に差をもたせて、プラズマ窒化処理が施されていない領域ＲＡ１、プラズマ窒化処理が１回施された領域ＲＡ２およびプラズマ窒化処理が２回施された領域ＲＢに対して所定の熱酸化処理（３回目）を施すことによって、それぞれ膜厚の異なる酸化膜９ａ〜９ｃが最終的に形成される。
【０１７５】
これに対して、本実施の形態に係る半導体装置では、プラズマ窒化処理が施されていない領域ＲＡ１、酸化膜２ｃにプラズマ窒化処理が１回施された領域ＲＡ２および半導体基板１の領域の表面にプラズマ窒化処理が１回施された領域ＲＢに対して所定の熱酸化処理（２回目）を施すことによって、それぞれ膜厚の異なる酸化膜９ａ〜９ｃが最終的に形成される点にポイントがある。
【０１７６】
つまり、本実施の形態に係る半導体装置では、特に、プラズマ窒化処理が施される領域ＲＡ２とメモリセル領域ＲＢに対して、酸化膜の有無により熱酸化処理による耐酸化性に差をもたせることによって、酸化膜２ｃがある領域ＲＡ２に形成される酸化膜９ｃの膜厚が、酸化膜のないメモリセル領域ＲＢに形成される酸化膜９ｂの膜厚よりも厚くされる。
【０１７７】
このように、本実施の形態に係る半導体装置では、プラズマ窒化処理を施す領域（領域ＲＡ２、メモリセル領域ＲＢ）と施さない領域（領域ＲＡ１）とを形成するとともに、プラズマ窒化処理が施される領域については、熱酸化膜を残す領域（領域ＲＡ２）と熱酸化膜を除去する領域（メモリセル領域ＲＢ）とを形成することによって、それぞれの領域に最終的に形成される酸化膜の膜厚に差をもたせている。
【０１７８】
上述した半導体装置では、前述した半導体装置（実施の形態４）による効果に加えて次のような効果が得られる。すなわち、上述した半導体装置では、前述した半導体装置と比べてプラズマ窒化処理の工程を１工程減らすことができ、また、熱酸化膜を除去する工程も１工程減らすことができて、工程削減を図ることができる。
【０１７９】
実施の形態６
次に、ゲート酸化膜の膜厚の異なる３種類のトランジスタを備えた半導体装置の第３の例について説明する。まず、その製造方法について説明する。図１２２に示すように、所定の熱酸化処理（１回目）を施すことにより半導体基板１の周辺回路領域ＲＡのうち、領域ＲＡ１に熱酸化膜２ａが形成され、領域ＲＡ２に熱酸化膜２ｂが形成される。一方、メモリセル領域ＲＢに熱酸化膜２ｂが形成される。この熱酸化膜２ａ，２ｂ，２ｃの膜厚は約１５ｎｍとされる。なお、特に、熱酸化膜２ａは、プラズマ窒化処理を施す際に領域ＲＡ１に対するマスクとしての機能を果たす。また、図１２２において、領域ＲＡ１、領域ＲＡ２およびメモリセル領域ＲＢにそれぞれ示される点線は、熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１８０】
次に、熱酸化膜２ａ，２ｂ，２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１２３に示すように、周辺回路領域ＲＡのうちの領域ＲＡ１に位置する熱酸化膜２ａを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図１２４に示すように、領域ＲＡ２に露出している熱酸化膜２ｃが除去されるとともに、メモリセル領域ＲＢに露出している熱酸化膜２ｂが除去される。その後、レジストパターン７０が除去される。
【０１８１】
次に、半導体基板１にプラズマ窒化処理が施される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約１５秒間晒すことによって、図１２５に示すように、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜２ａに窒素（窒素原子）５０が導入されるとともに、領域ＲＡ２では露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。一方、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面に窒素（窒素原子）５０が導入される。
【０１８２】
このとき、周辺回路領域ＲＡの領域ＲＡ１では、窒素５０は熱酸化膜２ａ中にとどまって熱酸化膜膜２ａと半導体基板１の領域の表面との界面にまでは到達せず、半導体基板１の領域の表面は窒化されない。一方、領域ＲＡ２およびメモリセル領域ＲＢのそれぞれに露出した半導体基板１の領域の表面には窒素が導入されることで、シリコンが窒化されて窒化層が形成されることになる。なお、このプラズマ窒化処理の条件は、後述する２回目と３回目の２回の熱酸化処理によって、周辺回路領域ＲＡのうち領域ＲＡ２に形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１８３】
次に、所定のエッチングを施すことにより、図１２６に示すように、周辺回路領域ＲＡうち領域ＲＡ１に露出している熱酸化膜２ａが除去される。このとき、熱酸化膜２ａとともに熱酸化膜２ａに導入された窒素５０も除去されることになる。一方、領域ＲＡ２およびメモリセル領域ＲＢでは、窒素５０は半導体基板１中のシリコンと強く結びついているために窒素５０が除去されることはない。
【０１８４】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１５分１０秒間施すことによって、図１２７に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜３ａが形成され、領域ＲＡ２では熱酸化膜３ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜３ｂが形成される。なお、図１２７において、領域ＲＡ１，ＲＡ２およびメモリセル領域ＲＢに示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１８５】
次に、熱酸化膜３ａ〜３ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１２８に示すように、ＲＡ１に位置する熱酸化膜３ａおよび領域ＲＡ２に位置する熱酸化膜３ｃを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図１２９に示すように、メモリセル領域ＲＢに露出している熱酸化膜３ｂが除去される。このとき、熱酸化膜３ｂとともに熱酸化膜３ｂに導入された窒素５０も除去されることになる。その後、レジストパターン７１が除去される。
【０１８６】
次に、熱酸化条件として、たとえば温度:約８００℃、圧力:常圧、Ｏ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｈ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約８９００ｃｍ3／ｍｉｎ（８９００ｓｃｃｍ）のもとで、熱酸化処理（３回目）を約３０分間施すことによって、図１３０に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜４ａが形成され、領域ＲＡ２では熱酸化膜４ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜４ｂが形成される。
【０１８７】
このとき、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面が酸化されて所望の膜厚の熱酸化膜４ｂが形成される。周辺回路領域ＲＡのうち領域ＲＡ２では、熱酸化膜３ｃに窒素５０が導入されていることによって熱酸化が抑制されて、窒素が導入されない場合と比べて膜厚が薄く、そして、熱酸化膜４ｂよりも厚い熱酸化膜４ｃが形成される。領域ＲＡ１では、窒素が導入されていない熱酸化膜３ｃが熱酸化によって成長し、熱酸化膜４ｃよりも厚い熱酸化膜４ａが形成されることになる。なお、この熱酸化処理（３回目）の条件は、メモリセル領域ＲＢに形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１８８】
このようにして形成される熱酸化膜４ａの膜厚はたとえば約３０ｎｍとなり、熱酸化膜４ｂの膜厚は約５ｎｍとなり、熱酸化膜４ｃの膜厚は約１０ｎｍとなる。この場合、最も厚い熱酸化膜４ａと最も薄い熱酸化膜４ｂとの段差Ｓは約１５ｎｍ程度となる。こうして、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜４ａが高耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ａとして形成され、領域ＲＡ２では熱酸化膜４ｃが低耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ｃとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜４ｂがメモリセルトランジスタのゲート酸化膜となる酸化膜９ｂとして形成される。
【０１８９】
なお、図１３０において、領域ＲＡ１に示される点線は熱酸化処理前の熱酸化膜３ａと半導体基板１の領域の表面との界面の位置を表し、領域ＲＡ２に示される点線は熱酸化処理前の熱酸化膜３ｃと半導体基板１の領域の表面との界面の位置を表す。一方、メモリセル領域ＲＢの点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１９０】
その後、前述した図９〜図２２に示す工程と同様の工程を経て、図１３１および図１３２に示すように、周辺回路領域ＲＡでは、領域ＲＡ１に高耐圧ＭＯＳトランジスタＴ１のゲート電極部２１が形成され、領域ＲＡ２に低耐圧ＭＯＳトランジスタＴ３のゲート電極部２５が形成される。ゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成され、ゲート電極部２５は、ポリシリコン膜１１ｃ、ドープトポリシリコン膜１７ｃおよびポリサイド膜１９ｃによって構成される。また、ドープトポリシリコン膜１７ａ、１７ｃとポリサイド膜１９ａ、１９ｃとは、ＯＮＯ膜１８が除去された部分を介してそれぞれ電気的に接続されている。
【０１９１】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。そのフローティングゲート電極部２２はポリシリコン膜１１ｃとドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極部２３はポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。
【０１９２】
上述した半導体装置では、ゲート酸化膜となる酸化膜９ａ〜９ｃとして熱酸化膜４ａ〜４ｃが形成された状態では、特に、周辺回路領域ＲＡの領域ＲＡ１とメモリセル領域ＲＢとの段差は約１５ｎｍであり、比較例に係る半導体装置の段差と比べて十分にその段差が軽減されている。これにより、前述した半導体装置（実施の形態４）と同様に、トレンチ１４ａ〜１４ｃを充填するシリコン酸化膜１６に化学的機械研磨処理を施す際にシリコン酸化膜１６の残渣が生じることが抑制されて、シリコン酸化膜１６の残渣が生じることに起因する比較例に係る半導体装置のような電気的な短絡を防止することができる。また、異物となる残渣が低減されて、半導体装置の不良を低減することもできる。さらに、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生するのを防止することができて、所望のゲート電極部を精度よく形成することができる。
【０１９３】
また、領域ＲＡ１に形成されるトレンチ分離領域ＴＡの底が、メモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底よりもより深いところに位置することによって、比較例に係る半導体装置と比べて、より高い電圧が適用される周辺回路領域ＲＡにおける領域ＲＡ１と、より低い電圧が適用されるメモリセル領域ＲＢとの分離耐圧を向上させることができる。
【０１９４】
また、本実施の形態に係る半導体装置では、メモリセル領域のゲート酸化膜９ｂには窒素が含まれていない。そのため、メモリセル領域のゲート酸化膜が窒素を含有することによって信頼性等のデバイス特性が劣化する半導体装置に対して、特に、本実施の形態に係る半導体装置は有効である。
【０１９５】
実施の形態７
次に、ゲート酸化膜の膜厚の異なる３種類のトランジスタを備えた半導体装置の第４の例について説明する。まず、その製造方法について説明する。熱酸化条件として、たとえば温度:約８００℃、圧力:常圧、Ｏ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｈ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約８９００ｃｍ3／ｍｉｎ（８９００ｓｃｃｍ）のもとで、熱酸化処理（１回目）を約３０分間施すことによって、図１３３に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜２ａが形成され、領域ＲＡ２では熱酸化膜２ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜２ｂが形成される。なお、図１３３において、領域ＲＡ１，ＲＡ２およびメモリセル領域ＲＡＢにそれぞれ示される点線は熱酸化処理前の半導体基板１の領域の表面の位置を表す。
【０１９６】
次に、半導体基板１にプラズマ窒化処理が施される。その窒化処理条件として、たとえばステージ温度：約４００℃、圧力：約６．６７Ｐａ、ＲＦパワー：約１．５ｋＷ、Ａｒガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約４０ｃｍ3／ｍｉｎ（４０ｓｃｃｍ）の条件のもとで窒素のプラズマが生成される。そして、その生成されたプラズマに半導体基板１を約３０秒間晒すことによって、図１３４に示すように、周辺回路領域ＲＡのうち領域ＲＡ１では熱酸化膜２ａに窒素（窒素原子）５０が導入されるとともに、領域ＲＡ２では熱酸化膜２ｃに窒素（窒素原子）５０が導入される。一方、メモリセル領域ＲＢでは熱酸化膜２ｂに窒素（窒素原子）５０が導入される。なお、このプラズマ窒化処理の条件は、１回目の熱酸化処理と後述する２回目と３回目の熱酸化処理との３回の熱酸化処理によって、周辺回路領域ＲＡのうち領域ＲＡ２に形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０１９７】
次に、熱酸化膜２ａ〜２ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１３５に示すように、周辺回路領域ＲＡのうちの領域ＲＡ２に位置する熱酸化膜２ｃを覆うとともに、メモリセル領域ＲＢに位置する熱酸化膜２ｂを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図１３６に示すように、領域ＲＡ１に露出している熱酸化膜２ａが除去される。その後、レジストパターン７０が除去される。
【０１９８】
次に、熱酸化条件として、たとえば温度:約８５０℃、圧力:常圧、Ｏ2ガス流量：約５５００ｃｍ3／ｍｉｎ（５５００ｓｃｃｍ）、Ｈ2ガス流量：約９９００ｃｍ3／ｍｉｎ（９９００ｓｃｃｍ）のもとで、熱酸化処理（２回目）を約１５分１０秒間施すことによって、図１３７に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜３ａが形成され、領域ＲＡ２では熱酸化膜３ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜３ｂが形成される。
【０１９９】
次に、熱酸化膜３ａ〜３ｃ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１３８に示すように、領域ＲＡ１に位置する熱酸化膜３ａおよび領域ＲＡ２に位置する熱酸化膜３ｃを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図１３９に示すように、メモリセル領域ＲＢに露出している熱酸化膜３ｂが除去される。その後、レジストパターン７１が除去される。
【０２００】
次に、熱酸化条件として、たとえば温度:約８００℃、圧力:常圧、Ｏ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｈ2ガス流量：約１０００ｃｍ3／ｍｉｎ（１０００ｓｃｃｍ）、Ｎ2ガス流量：約８９００ｃｍ3／ｍｉｎ（８９００ｓｃｃｍ）のもとで、熱酸化処理（３回目）を約３０分間施すことによって、図１４０に示すように、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜４ａが形成され、領域ＲＡ２では熱酸化膜４ｃが形成される。一方、メモリセル領域ＲＢでは熱酸化膜４ｂが形成される。
【０２０１】
このとき、メモリセル領域ＲＢでは露出した半導体基板１の領域の表面が酸化されて所望の膜厚の熱酸化膜４ｂが形成される。周辺回路領域ＲＡのうち領域ＲＡ２では、熱酸化膜３ｃに窒素５０が導入されていることによって熱酸化が抑制されて、窒素が導入されない場合と比べて膜厚が薄く、そして、熱酸化膜４ｂよりも厚い熱酸化膜４ｃが形成される。領域ＲＡ１では、窒素が導入されていない熱酸化膜３ｃが熱酸化によって成長し、熱酸化膜４ｃよりも厚い熱酸化膜４ａが形成されることになる。なお、この熱酸化処理（３回目）の条件は、メモリセル領域ＲＢに形成される熱酸化膜がゲート酸化膜としての所望の膜厚になるように設定される。
【０２０２】
このようにして形成される熱酸化膜４ａの膜厚はたとえば約３０ｎｍとなり、熱酸化膜４ｂの膜厚は約５ｎｍとなり、熱酸化膜４ｃの膜厚は約１０ｎｍとなる。この場合、最も厚い熱酸化膜４ａと最も薄い熱酸化膜４ｂとの段差は約１４ｎｍ程度となる。こうして、周辺回路領域ＲＡのうち、領域ＲＡ１では熱酸化膜４ａが高耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ａとして形成され、領域ＲＡ２では熱酸化膜４ｃが低耐圧ＭＯＳトランジスタのゲート酸化膜となる酸化膜９ｃとして形成される。一方、メモリセル領域ＲＢでは、熱酸化膜４ｂがメモリセルトランジスタのゲート酸化膜となる酸化膜９ｂとして形成される。
【０２０３】
その後、前述した図９〜図２２に示す工程と同様の工程を経て、図１４１および図１４２に示すように、周辺回路領域ＲＡでは、領域ＲＡ１に高耐圧ＭＯＳトランジスタＴ１のゲート電極部２１が形成され、領域ＲＡ２に低耐圧ＭＯＳトランジスタＴ３のゲート電極部２５が形成される。ゲート電極部２１は、ポリシリコン膜１１ａ、ドープトポリシリコン膜１７ａおよびポリサイド膜１９ａによって構成され、ゲート電極部２５は、ポリシリコン膜１１ｃ、ドープトポリシリコン膜１７ｃおよびポリサイド膜１９ｃによって構成される。また、ドープトポリシリコン膜１７ａ、１７ｃとポリサイド膜１９ａ、１９ｃとは、ＯＮＯ膜１８が除去された部分を介してそれぞれ電気的に接続されている。
【０２０４】
一方、メモリセル領域ＲＢでは、フローティングゲート電極部２２およびコントロールゲート電極部２３を含むメモリセルトランジスタＴ２のゲート電極部２４が形成される。そのフローティングゲート電極部２２はポリシリコン膜１１ｃとドープトポリシリコン膜１７ｂによって構成され、コントロールゲート電極部２３はポリサイド膜１９ｂによって構成される。こうして、半導体装置の主要部分が形成されることになる。
【０２０５】
上述した半導体装置では、ゲート酸化膜９ａ〜９ｃとして熱酸化膜４ａ〜４ｃが形成された状態では、特に、周辺回路領域ＲＡの領域ＲＡ１とメモリセル領域ＲＢとの段差は約１４ｎｍであり、比較例に係る半導体装置の段差と比べて十分にその段差が軽減されている。これにより、前述した半導体装置（実施の形態４）と同様に、トレンチ１４ａ〜１４ｃを充填するシリコン酸化膜１６に化学的機械研磨処理を施す際にシリコン酸化膜１６の残渣が生じることが抑制されて、シリコン酸化膜１６の残渣が生じることに起因する比較例に係る半導体装置のような電気的な短絡を防止することができ、また、異物となる残渣が低減されて、半導体装置の不良を低減することもできる。さらに、ゲート電極部をパターニングする際の写真製版においてデフォーカスが発生するのを防止することができて、所望のゲート電極部を精度よく形成することができる。
【０２０６】
また、領域ＲＡ１に形成されるトレンチ分離領域ＴＡの底が、メモリセル領域ＲＢに形成されるトレンチ分離領域ＴＢの底よりもより深いところに位置することによって、比較例に係る半導体装置と比べて、より高い電圧が適用される周辺回路領域ＲＡにおける領域ＲＡ１と、より低い電圧が適用されるメモリセル領域ＲＢとの分離耐圧を向上させることができる。
【０２０７】
また、本実施の形態に係る半導体装置では、メモリセル領域のゲート酸化膜９ｂには窒素が含まれていない。そのため、メモリセル領域のゲート酸化膜が窒素を含有することによって信頼性等のデバイス特性が劣化する半導体装置に対して、特に、本実施の形態に係る半導体装置は有効である。
【０２０８】
上述した各実施の形態では、プラズマ窒化処理によって熱酸化を抑制する効果を利用して膜厚の異なるゲート酸化膜を形成する方法について説明した。ここで、そのまとめとして、トランジスタのゲート酸化膜を形成するための熱酸化処理の回数と、そのゲート酸化膜がレジストパターンによって覆われる回数を図１４３および図１４４にそれぞれ示す。
【０２０９】
はじめに、膜厚の異なる２種類のゲート酸化膜を形成する場合の熱酸化処理の回数を図１４３に示す。まず、実施の形態１の場合、周辺回路領域ＲＡおよびメモリセル領域ＲＢではいずれも１回である。実施の形態２の場合、周辺回路領域ＲＡでは１回、メモリセル領域ＲＢでは２回である。そして、実施の形態３の場合、周辺回路領域ＲＡでは２回、メモリセル領域ＲＢでは１回である。一方、比較例の場合、周辺回路領域ＲＡでは２回、メモリセル領域ＲＢでは１回である。
【０２１０】
また、ゲート酸化膜がレジストパターンによって覆われる回数を図１４３に合わせて示す。まず、実施の形態１の場合、周辺回路領域ＲＡおよびメモリセル領域ＲＢではいずれも０回である。実施の形態２の場合、周辺回路領域ＲＡでは０回、メモリセル領域ＲＢでは１回である。そして、実施の形態３の場合、周辺回路領域ＲＡでは１回、メモリセル領域ＲＢでは０回である。一方、比較例の場合、周辺回路領域ＲＡでは１回、メモリセル領域ＲＢでは０回である。
【０２１１】
次に、膜厚の異なる３種類のゲート酸化膜を形成する場合の熱酸化処理の回数を図１４４に示す。まず、実施の形態４の場合、周辺回路領域ＲＡの領域ＲＡ１、領域ＲＡ２およびメモリセル領域ＲＢではいずれも１回である。実施の形態５の場合、周辺回路領域ＲＡの領域ＲＡ１では１回、領域ＲＡ２では２回、メモリセル領域ＲＢでは１回である。実施の形態６の場合、周辺回路領域ＲＡの領域ＲＡ１および領域ＲＡ２ではいずれも２回、メモリセル領域ＲＢでは１回である。そして、実施の形態７の場合、周辺回路領域ＲＡの領域ＲＡ１では２回、領域ＲＡ２では３回、メモリセル領域ＲＢでは１回である。一方、比較例の場合、周辺回路領域ＲＡの領域ＲＡ１では３回、領域ＲＡ２では３回、メモリセル領域ＲＢでは１回である。
【０２１２】
また、ゲート酸化膜がレジストパターンによって覆われる回数を図１４４に合わせて示す。実施の形態４の場合、周辺回路領域ＲＡの領域ＲＡ１、領域ＲＡ２およびメモリセル領域ＲＢではいずれも０回である。実施の形態５の場合、周辺回路領域ＲＡの領域ＲＡ１では０回、領域ＲＡ２では２回、メモリセル領域ＲＢでは０回である。実施の形態６の場合、周辺回路領域ＲＡの領域ＲＡ１および領域ＲＡ２ではいずれも１回、メモリセル領域ＲＢでは０回である。そして、実施の形態７の場合、周辺回路領域ＲＡの領域ＲＡ１では１回、領域ＲＡ２では２回、メモリセル領域ＲＢでは０回である。一方、比較例の場合、周辺回路領域ＲＡの領域ＲＡ１では２回、領域ＲＡ２では１回、メモリセル領域ＲＢでは０回である。
【０２１３】
この結果とゲート酸化膜としての信頼性を確保する点から、熱酸化処理の回数が最も少なく、また、熱酸化膜がレジストパターンによって全く覆われない実施の形態１および実施の形態４において説明した方法が望ましいと考えられる。
【０２１４】
実施の形態８
上述した各実施の形態では、プラズマ窒化処理を施すことによって熱酸化を抑制する効果を利用して膜厚の異なるゲート酸化膜を形成する方法について説明した。プラズマ窒化処理を行わずに段差の軽減された膜厚の異なるゲート酸化膜を形成することもできる。そこで、ここでは、膜厚の異なる２つのゲート酸化膜をプラズマ窒化処理を施さずに形成する方法について説明する。
【０２１５】
まず、図１４５に示すように、所定の熱酸化処理（１回目）を施すことにより周辺回路領域ＲＡに熱酸化膜２ａが形成されるとともに、メモリセル領域ＲＢに熱酸化膜２ｂが形成される。なお、図１４５において、周辺回路領域ＲＡおよびメモリセル領域ＲＢに示される点線は熱酸化処理を施す前の半導体基板１の領域の表面の位置を表す。
【０２１６】
次に、熱酸化膜２ａ，２ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１４６に示すように、メモリセル領域ＲＢに位置する熱酸化膜２ｂを覆うレジストパターン７０が形成される。そのレジストパターン７０をマスクとして所定のエッチングを施すことにより、図１４７に示すように、周辺回路領域ＲＡに露出している熱酸化膜２ａが除去される。その後、レジストパターン７０が除去される。
【０２１７】
次に、図１４８に示すように、所定の熱酸化処理（２回目）を施すことにより周辺回路領域ＲＡに露出した半導体基板１の領域の表面に熱酸化膜３ａが形成されるとともに、メモリセル領域ＲＢに位置する熱酸化膜２ｂが成長して熱酸化膜３ｂが形成される。なお、図１４８において、周辺回路領域ＲＡに示される点線は熱酸化処理を施す前の半導体基板１の領域の表面の位置を表し、メモリセル領域ＲＢに示される点線は熱酸化処理を施す前の熱酸化膜２ｂと半導体基板１の領域の表面との界面の位置を表す。
【０２１８】
次に、熱酸化膜３ａ，３ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１４９に示すように、メモリセル領域ＲＢに位置する熱酸化膜３ｂを覆うレジストパターン７１が形成される。そのレジストパターン７１をマスクとして所定のエッチングを施すことにより、図１５０における上段に示すように、周辺回路領域ＲＡに露出している熱酸化膜３ａが除去される。その後、レジストパターン７１が除去される。
【０２１９】
以下、所定の熱酸化処理（３回目以降）を施すことにより周辺回路領域ＲＡに露出した半導体基板１の領域の表面に熱酸化膜（図示せず）を形成するとともに、メモリセル領域ＲＢに位置する熱酸化膜３ｂを成長させて熱酸化膜（図示せず）を形成する工程（工程Ａ）と、その後、メモリセル領域ＲＢに成長した熱酸化膜を覆うレジストパターン（図示せず）を形成して、周辺回路領域ＲＡに露出した半導体基板１の領域の表面に形成された熱酸化膜を除去する工程（工程Ｂ）とを所定の回数だけ繰り返すことによって、図１５０における下段に示すように、周辺回路領域ＲＡに露出した半導体基板１の領域の表面に熱酸化膜６ａが形成され、メモリセル領域ＲＢに位置する熱酸化膜が成長して熱酸化膜６ｂが形成される。
【０２２０】
次に、熱酸化膜２ａ，２ｂ上にフォトレジスト（図示せず）を塗布して所定の写真製版処理を施すことにより、図１５１に示すように、周辺回路領域ＲＡに位置する熱酸化膜６ａを覆うレジストパターン７２が形成される。そのレジストパターン７２をマスクとして所定のエッチングを施すことにより、図１５２に示すように、メモリセル領域ＲＢに露出している熱酸化膜６ｂが除去される。その後、レジストパターン７２が除去される。
【０２２１】
次に、図１５３に示すように、所定の熱酸化処理（最終回）を施すことにより周辺回路領域ＲＡに露出した半導体基板１の領域の表面にゲート酸化膜９ａとなる熱酸化膜７ａが形成されるとともに、メモリセル領域ＲＢに露出した半導体基板１の領域の表面にゲート酸化膜９ｂとなる熱酸化膜７ｂが形成される。その後、前述した図８〜図２３に示す工程と同様の工程を経て、図２３および図２４に示す半導体装置の主要部分が形成されることになる。
【０２２２】
上述した変形例に係る半導体装置では、プラズマ窒化処理を施さずに、工程Ａと工程Ｂとを所定の回数だけ繰り返すことによって、周辺回路領域ＲＡでは、熱酸化膜と半導体基板１の領域との界面の位置が、メモリセル領域ＲＢに形成される熱酸化膜と半導体基板１の領域との界面の位置に対して徐々に低くなる。これにより、周辺回路領域ＲＡに形成される膜厚の厚いゲート酸化膜９ａの上面の位置と、メモリセル領域に形成される膜厚の薄いゲート酸化膜９ｂの上面の位置がほぼ同じ位置（高さ）となる。
【０２２３】
つまり、周辺回路領域ＲＡ（第１領域）に位置する半導体基板１の領域における熱酸化処理による熱酸化（第１領域熱酸化）を、メモリセル領域ＲＢ（第２領域）に位置する半導体基板１の領域における熱酸化処理による熱酸化（第２領域熱酸化）よりも深い領域にまで進めることにより、酸化膜９ａ（第１酸化膜）とその酸化膜９ａの直下に位置する半導体基板１の領域の表面との界面１０ａ（第１界面）は、酸化膜９ａよりも薄い酸化膜９ｂ（第２酸化膜）とその酸化膜９ｂの直下に位置する半導体基板１の領域の表面との界面１０ｂ（第２界面）よりも深い位置に形成される。これにより、酸化膜９ａの上面の位置とその酸化膜９ａよりも薄い酸化膜９ｂの上面の位置とが同じ位置に近づいて、プラズマ窒化処理を施すことなく周辺回路領域ＲＡとメモリセル領域ＲＢとの段差が大幅に軽減される。その結果、実施の形態１において説明したのと同様に、シリコン酸化膜の残渣の低減、デフォーカスの低減および分離耐圧の向上の効果を得ることができる。
【０２２４】
なお、上述した各実施の形態では、半導体装置としてメモリセルトランジスタを備えたフラッシュメモリを例に挙げて説明したが、上述した製造方法はフラッシュメモリに限られず、ゲート酸化膜厚の異なるトランジスタを備えた半導体装置に広く適用することができる。
【０２２５】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２２６】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示される構造をスケールを変えて示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程における他の断面図である。
【図２３】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程における他の断面図である。
【図２５】同実施の形態において、比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示される構造をスケールを変えて示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程における他の断面図である。
【図４２】同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程における他の断面図である。
【図４４】同実施の形態において、比較例に係る半導体装置の問題点を示す断面図である。
【図４５】同実施の形態において、プラズマ窒化条件と酸化膜の膜厚との関係を示すグラフである。
【図４６】同実施の形態において、プラズマ窒化と下地酸化膜の膜厚との関係を示すグラフである。
【図４７】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程における他の断面図である。
【図６１】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程における他の断面図である。
【図６３】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す断面図である。
【図７１】同実施の形態において、図７０に示す工程の後に行われる工程を示す断面図である。
【図７２】同実施の形態において、図７１に示す工程の後に行われる工程を示す断面図である。
【図７３】同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行われる工程を示す断面図である。
【図７５】同実施の形態において、図７４に示す工程における他の断面図である。
【図７６】同実施の形態において、図７４に示す工程の後に行われる工程を示す断面図である。
【図７７】同実施の形態において、図７６に示す工程における他の断面図である。
【図７８】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図７９】同実施の形態において、図７８に示す工程の後に行われる工程を示す断面図である。
【図８０】同実施の形態において、図７９に示す工程の後に行われる工程を示す断面図である。
【図８１】同実施の形態において、図８０に示す工程の後に行われる工程を示す断面図である。
【図８２】同実施の形態において、図８１に示す工程の後に行われる工程を示す断面図である。
【図８３】同実施の形態において、図８２に示す工程の後に行われる工程を示す断面図である。
【図８４】同実施の形態において、図８３に示す工程の後に行われる工程を示す断面図である。
【図８５】同実施の形態において、図８４に示す工程の後に行われる工程を示す断面図である。
【図８６】同実施の形態において、図８５に示す工程の後に行われる工程を示す断面図である。
【図８７】同実施の形態において、図８６に示す工程の後に行われる工程を示す断面図である。
【図８８】同実施の形態において、図８７に示す工程の後に行われる工程を示す断面図である。
【図８９】同実施の形態において、図８８に示す工程の後に行われる工程を示す断面図である。
【図９０】同実施の形態において、図８９に示す工程の後に行われる工程を示す断面図である。
【図９１】同実施の形態において、図９０に示す工程における他の断面図である。
【図９２】同実施の形態において、図９０に示す工程の後に行われる工程を示す断面図である。
【図９３】同実施の形態において、図９２に示す工程における他の断面図である。
【図９４】同実施の形態において、比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図９５】同実施の形態において、図９４に示す工程の後に行われる工程を示す断面図である。
【図９６】同実施の形態において、図９５に示す工程の後に行われる工程を示す断面図である。
【図９７】同実施の形態において、図９６に示す工程の後に行われる工程を示す断面図である。
【図９８】同実施の形態において、図９７に示す工程の後に行われる工程を示す断面図である。
【図９９】同実施の形態において、図９８に示す工程の後に行われる工程を示す断面図である。
【図１００】同実施の形態において、図９９に示す工程の後に行われる工程を示す断面図である。
【図１０１】同実施の形態において、図１００に示す工程の後に行われる工程を示す断面図である。
【図１０２】同実施の形態において、図１０１に示す工程の後に行われる工程を示す断面図である。
【図１０３】同実施の形態において、図１０２に示す工程の後に行われる工程を示す断面図である。
【図１０４】同実施の形態において、図１０３に示す工程の後に行われる工程を示す断面図である。
【図１０５】同実施の形態において、図１０４に示す工程における他の断面図である。
【図１０６】同実施の形態において、図１０４に示す工程の後に行われる工程を示す断面図である。
【図１０７】同実施の形態において、図１０６に示す工程における他の断面図である。
【図１０８】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０９】同実施の形態において、図１０８に示す工程の後に行われる工程を示す断面図である。
【図１１０】同実施の形態において、図１０９に示す工程の後に行われる工程を示す断面図である。
【図１１１】同実施の形態において、図１１０に示す工程の後に行われる工程を示す断面図である。
【図１１２】同実施の形態において、図１１１に示す工程の後に行われる工程を示す断面図である。
【図１１３】同実施の形態において、図１１２に示す工程の後に行われる工程を示す断面図である。
【図１１４】同実施の形態において、図１１３に示す工程の後に行われる工程を示す断面図である。
【図１１５】同実施の形態において、図１１４に示す工程の後に行われる工程を示す断面図である。
【図１１６】同実施の形態において、図１１５に示す工程の後に行われる工程を示す断面図である。
【図１１７】同実施の形態において、図１１６に示す工程の後に行われる工程を示す断面図である。
【図１１８】同実施の形態において、図１１７に示す工程の後に行われる工程を示す断面図である。
【図１１９】同実施の形態において、図１１８に示す工程における他の断面図である。
【図１２０】同実施の形態において、図１１８に示す工程の後に行われる工程を示す断面図である。
【図１２１】同実施の形態において、図１２０に示す工程における他の断面図である。
【図１２２】本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２３】同実施の形態において、図１２２に示す工程の後に行われる工程を示す断面図である。
【図１２４】同実施の形態において、図１２３に示す工程の後に行われる工程を示す断面図である。
【図１２５】同実施の形態において、図１２４に示す工程の後に行われる工程を示す断面図である。
【図１２６】同実施の形態において、図１２５に示す工程の後に行われる工程を示す断面図である。
【図１２７】同実施の形態において、図１２６に示す工程の後に行われる工程を示す断面図である。
【図１２８】同実施の形態において、図１２７に示す工程の後に行われる工程を示す断面図である。
【図１２９】同実施の形態において、図１２８に示す工程の後に行われる工程を示す断面図である。
【図１３０】同実施の形態において、図１２９に示す工程の後に行われる工程を示す断面図である。
【図１３１】同実施の形態において、図１３０に示す工程の後に行われる工程を示す断面図である。
【図１３２】同実施の形態において、図１３１に示す工程における他の断面図である。
【図１３３】本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３４】同実施の形態において、図１３３に示す工程の後に行われる工程を示す断面図である。
【図１３５】同実施の形態において、図１３４に示す工程の後に行われる工程を示す断面図である。
【図１３６】同実施の形態において、図１３５に示す工程の後に行われる工程を示す断面図である。
【図１３７】同実施の形態において、図１３６に示す工程の後に行われる工程を示す断面図である。
【図１３８】同実施の形態において、図１３７に示す工程の後に行われる工程を示す断面図である。
【図１３９】同実施の形態において、図１３８に示す工程の後に行われる工程を示す断面図である。
【図１４０】同実施の形態において、図１３９に示す工程の後に行われる工程を示す断面図である。
【図１４１】同実施の形態において、図１４０に示す工程の後に行われる工程を示す断面図である。
【図１４２】同実施の形態において、図１４１に示す工程における他の断面図である。
【図１４３】本発明の各実施の形態に係る半導体装置において、ゲート酸化膜について熱酸化処理の回数とレジストパターンによって覆われる回数を示す第１の図である。
【図１４４】本発明の各実施の形態に係る半導体装置において、ゲート酸化膜について熱酸化処理の回数とレジストパターンによって覆われる回数を示す第２の図である。
【図１４５】本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４６】同実施の形態において、図１４５に示す工程の後に行われる工程を示す断面図である。
【図１４７】同実施の形態において、図１４６に示す工程の後に行われる工程を示す断面図である。
【図１４８】同実施の形態において、図１４７に示す工程の後に行われる工程を示す断面図である。
【図１４９】同実施の形態において、図１４８に示す工程の後に行われる工程を示す断面図である。
【図１５０】同実施の形態において、図１４９に示す工程の後に行われる工程を示す断面図である。
【図１５１】同実施の形態において、図１５０に示す工程の後に行われる工程を示す断面図である。
【図１５２】同実施の形態において、図１５１に示す工程の後に行われる工程を示す断面図である。
【図１５３】同実施の形態において、図１５２に示す工程の後に行われる工程を示す断面図である。
【符号の説明】
【０２２７】
１  半導体装置、２ａ，２ｂ，２ｃ，３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ，６ａ，６ｂ，７ａ，７ｂ  熱酸化膜、９ａ，９ｂ，９ｃ  酸化膜、１０ａ，１０ｂ，１０ｃ  界面、１１，１１ａ，１１ｂ，１１ｃ  ポリシリコン膜、１２，１２ａ，１２ｂ，１２ｃ  シリコン窒化膜、１３ａ，１３ｂ  開口部、１４ａ，１４ｂ，１４ｃ  トレンチ、１５ａ，１５ｂ  熱酸化膜、１６，１６ａ，１６ｂ，１６ｃ  シリコン酸化膜、１７，１７ａ，１７ｂ，１７ｃ  ドープトポリシリコン膜、１８，１８ａ，１８ｂ，１８ｃ  ＯＮＯ膜、１９，１９ａ，１９ｂ，１９ｃ  ポリサイド膜、２０，２０ａ，２０ｂ，２０ｃ  シリコン窒化膜、２１，２４，２５  ゲート電極部、２２  フローティングゲート電極部、２３  コントロールゲート電極部、５０  窒素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
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【図１３８】
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【図１３９】
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【図１４０】
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【図１４１】
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【図１４２】
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【図１４３】
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【図１４４】
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【図１４５】
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【図１４６】
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【図１４７】
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【図１４８】
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【図１４９】
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【図１５０】
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【図１５１】
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【図１５３】
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