(57)【要約】【課題】ＷＳｉ膜の内部応力に起因する絶縁層、導電層及び半導体層のクラックの発生を防止することが可能な電気光学装置の製造方法を提供する。【解決手段】電気光学装置用の基板であるＴＦＴアレイ基板１０上に、ＷＳｉ（タングステンシリサイド）からなる下側遮光膜をスパッタリング法により成膜する電気光学装置の製造方法において、ＷＳｉ膜の平均成膜速度が前記スパッタリング法の放電維持限界における平均成膜速度以上、３５Å／ｓ以下となるようにＷＳｉ膜を成膜する。このような条件でＷＳｉ膜を成膜する事により、熱処理により結晶化した後のＷＳｉ膜の内部応力を抑制することができ、ＷＳｉ膜の内部応力に起因する絶縁層、導電層及び半導体層のクラックの発生を防止することができる。【選択図】図５
2008028363.tif 000002
【特許請求の範囲】
【請求項１】
電気光学装置用の基板が配置される真空状態の真空槽内において、プラズマ化させた前記真空槽内の雰囲気のイオンをターゲットに衝突させることで該ターゲットから放出された粒子を前記基板上に堆積させるスパッタリング法によりＷＳｉ膜を成膜する電気光学装置の製造方法において、
前記基板を前記真空槽内に配置し、前記基板上に堆積される前記ＷＳｉ膜の平均成膜速度が前記スパッタリング法の放電維持限界における平均成膜速度以上、３５Å／ｓ以下となるように前記ＷＳｉ膜を成膜することを特徴とする電気光学装置の製造方法。
【請求項２】
さらに、前記ＷＳｉ膜の前記平均成膜速度は前記スパッタリング法の放電維持限界における平均成膜速度以上、３０Å／ｓ以下であることを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記真空槽内において前記基板を２５０℃以上４００℃以下に加熱した状態で、前記ＷＳｉ膜を成膜することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記スパッタリング法は、電磁石により発生された磁界により前記真空槽中の前記雰囲気のプラズマの発生位置を制御するマグネトロンスパッタリング法であって、
前記電磁石により発生される磁界の強弱を制御することにより前記ＷＳｉ膜の前記平均成膜速度を制御することを特徴とする請求項１から３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
前記スパッタリング法の放電維持限界における平均成膜速度は、７Å／ｓであることを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の製造方法に関し、特に電気光学装置用の基板上にスパッタリング法によりＷＳｉ膜を成膜する電気光学装置の製造方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置等の電気光学装置用の基板上に、画素スイッチング用もしくは駆動回路用のトランジスタを形成する場合、該トランジスタに光が入射することによるトランジスタの誤動作を防ぐことを目的として、少なくとも可視光に対して遮光性を有する層である遮光膜がトランジスタの近傍に形成される。このような遮光膜としては、例えばＷＳｉ（タングステンシリサイド）等の金属シリサイドが用いられる。
【０００３】
ＷＳｉ膜をスパッタリング法により形成した場合、ＷＳｉ膜はタングステンとシリコンからなるアモルファス構造を有するものであるが、後のアニール処理等の熱処理によって結晶化することによって、ＷＳｉ膜には内部応力が発生する。このため、基板上にＷＳｉ膜を形成した後に層間絶縁膜を形成し、さらにトランジスタを構成する半導体層を形成した後にアニール処理を施すと、基板を常温に戻した際にＷＳｉ膜の内部応力に起因したクラックが発生しやすくなる。このようなクラックは、クラックがトランジスタの半導体層やゲート電極となる導体層にまで達してしまった場合には、電気光学装置の動作不良の原因となる。
【０００４】
このような、クラックの発生を抑制する方法として、例えば特開平９−３３９５０号公報には、遮光膜（ブラックマトリクス）を２層構造とすることで遮光膜全体を薄く形成し、内部応力を抑える方法が開示されている。
【特許文献１】特開平９−３３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特開平９−３３９５０号公報に開示の技術では、２層の遮光膜を形成するために、従来に比して成膜工程が増えてしまうという問題点がある。また、遮光膜の膜厚を薄くした場合、十分な遮光性を得ることができない。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、ＷＳｉ膜の内部応力に起因する絶縁層、導電層及び半導体層のクラックの発生を防止することが可能な電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る電気光学装置の製造方法は、電気光学装置用の基板が配置される真空状態の真空槽内において、プラズマ化させた前記真空槽内の雰囲気のイオンをターゲットに衝突させることで、該ターゲットから放出された粒子を前記基板上に堆積させるスパッタリング法によりＷＳｉ膜を成膜する電気光学装置の製造方法において、前記基板を前記真空槽内に配置し、前記基板上に堆積される前記ＷＳｉ膜の平均成膜速度が前記スパッタリング法の放電維持限界における平均成膜速度以上、３５Å／ｓ以下となるように前記ＷＳｉ膜を成膜することを特徴とする。
【０００８】
本発明のこのような構成によれば、導電層及び半導体層にまで至る致命クラックの発生数を従来の１／３に抑えることができ、導電層及び半導体層のクラックに起因する電気光学装置の不良の発生を大幅に抑えることが可能となる。また、従来と同様に、一度のスパッタリングによってＷＳｉ膜を形成するため、工程を増やす必要がない。
【０００９】
また、本発明は、さらに、前記ＷＳｉ膜の前記平均成膜速度は前記スパッタリング法の放電維持限界における平均成膜速度以上、３０Å／ｓ以下であることが好ましい。
【００１０】
このような構成によれば、致命クラックの発生数を従来の１／１０以下とすることができる。さらに、導電層及び半導体層にまでは至らない微小クラックの発生数を０とすることができる。これにより、微小クラックが伸張することで、導電層及び半導体層にまでクラックが至ることがなくなり、電気光学装置の信頼性をより向上させることができる。
【００１１】
また、本発明は、前記真空槽内において前記基板を２５０℃以上４００℃以下に加熱した状態で、前記ＷＳｉ膜を成膜することが好ましい。
【００１２】
このような構成によれば、ＷＳｉが結晶化する温度に近い温度にまで基板を加熱しながらＷＳｉを堆積させることにより、加熱しない場合に比してより緻密なＷＳｉ膜を形成することができる。これにより、スパッタリング法により成膜されるＷＳｉ膜の構造を、後の熱処理によって結晶化した状態のＷＳｉ膜の構造により近づけることができる。したがって、熱処理後のＷＳｉ膜の内部応力をより小さくすることができ、ＷＳｉ膜の内部応力に起因するクラックの発生をより抑制することが可能となる。
【００１３】
また、本発明は、前記スパッタリング法は、電磁石により発生された磁界により前記真空槽中の前記雰囲気のプラズマの発生位置を制御するマグネトロンスパッタリング法であって、前記電磁石により発生される磁界の強弱を制御することにより前記ＷＳｉ膜の前記平均成膜速度を制御することが好ましい。
【００１４】
このような構成によれば、ＷＳｉ膜の平均成膜速度を、スパッタリングのための放電を維持するための最小電力に依存することなく制御することが可能となる。
【００１５】
また、前記スパッタリング法の放電維持限界における平均成膜速度は、７Å／ｓである。
【００１６】
このような構成によれば、スパッタリングにおける放電が維持されて、安定的に成膜が可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。以下の実施形態は、本発明の電気光学装置として液晶表示装置を適用したものである。なお、以下の説明に用いた各図においては、各部材を図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせてある。
【００１８】
本実施形態の電気光学装置１００の全体構成について、図１から図３を参照して説明する。ここで、図１はＴＦＴアレイ基板を、その上に構成された各構成要素と共に対向基板の側から見た電気光学装置の平面図である。図２は、図１のＨ−Ｈ’断面図である。図３は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。本実施形態では、電気光学装置の一例として、駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の透過型液晶表示装置を例にとる。ここで、ＴＦＴとは、画素スイッチング用の薄膜トランジスタ（Thin Film Transistor）のことを指す。
【００１９】
電気光学装置１００は、ガラスもしくは石英等からなる一対の透明な基板であるＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０を挟持してなり、液晶層５０の配向状態を変化させることにより、画像表示領域１０ａに対向基板２０側から入射する光を変調しＴＦＴアレイ基板１０側から出射することで、画像表示領域１０ａにおいて画像を表示するものである。
【００２０】
図１及び図２に示すように、本実施形態に係る電気光学装置１００では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されており、ＴＦＴアレイ基板１０と対向基板２０との間には液晶層５０が封入されている。また、シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔を所定値とするためのグラスファイバあるいはガラスビーズ等のギャップ材が散らばって配設されている。なお、ギャップ材は、液晶層５０中に含まれてもよい。
【００２１】
シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの周辺を規定する額縁領域に、遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。なお、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。
【００２２】
画像表示領域１０ａの周辺に広がる領域のうち、シール材５２が配置されたシール領域の外側に位置する周辺領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。さらにＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また図１に示すように、対向基板２０の４つのコーナー部には、両基板間の上下導通端子として機能する上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナーに対向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通がなされる。
【００２３】
本実施形態では特に、データ線駆動回路１０１から供給される画像信号をサンプリングするサンプリング回路２００が、額縁遮光膜５３からなる額縁領域内に配置されている。すなわち、サンプリング回路２００を構成する後述のＴＦＴ２０１等の回路素子が額縁領域内に配置されている。
【００２４】
図２に示すように、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜１６が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、さらには最上層部分に配向膜２２が形成されている。ＴＦＴアレイ基板１０及び対向基板２０のそれぞれ液晶層５０と接する面に形成された配向膜１６及び２２は、ＳｉＯ２、ＳｉＯ、ＭｇＦ２等の無機材料によって構成された無機配向膜、もしくはポリイミド等からなる有機配向膜である。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜１６及び２２の間で、所定の配向状態をとる。
【００２５】
また、対向基板２０の入射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード、ＶＡ（垂直配向）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００２６】
次に、図３を参照して、上述した電気光学装置の電気的な構成について説明する。図３に示すように、本実施形態における電気光学装置１００の画像表示領域１０ａを構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。
【００２７】
画像表示領域１０ａの外側に設けられる周辺領域には、データ線６ａの一端（図３に正対して図面下側）が、サンプリング回路２００を構成するＴＦＴ２０１のドレイン２０５に電気的に接続されている。他方、画像信号線２３０は、サンプリング回路２００を構成するＴＦＴ２０１のソース２０４に電気的に接続されている。データ線駆動回路１０１に電気的に接続されたサンプリング回路駆動信号線２４０は、サンプリング回路２００を構成するＴＦＴ２０１のゲート２０３に電気的に接続されている。そして、画像信号線２３０を介して供給される画像信号Ｓ１、Ｓ２、…、Ｓｎは、データ線駆動回路１０１からサンプリング回路駆動信号線２４０を介してサンプリング回路駆動信号が供給されるのに応じて、サンプリング回路２００によりサンプリングされて各データ線６ａに供給されるように構成されている。なお、データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給される構成であってもよい。
【００２８】
また、画素スイッチング用のＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、走査線駆動回路１０４により印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板２０に形成された対向電極２１との間で一定期間保持される。液晶は、印加される電位レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０を付加する。走査線３ａに並行して、蓄積容量７０の固定電位側容量電極を含むと共に定電位に固定された容量線３ｂが設けられている。
【００２９】
なお、上述の本実施形態の電気光学装置１００は、例えば、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード、ＶＡ（垂直配向）モード等の動作モードを採用した液晶パネルや、片側の基板に、一対の電極が形成される液晶パネル、例えばＩＰＳ（In-Plane Switching）等であっても構わない。
【００３０】
図４を参照して、以下にデータ線６ａ、走査線３ａ、容量線３ｂ及びＴＦＴ３０等からなる、上述のような回路動作が実現される電気光学装置の具体的な構成について説明する。図４は、各画素毎に形成されている画素スイッチング用のＴＦＴ３０の断面図である。
【００３１】
電気光学装置１００は、前述したように、例えば、石英基板、ガラス基板等からなる透明なＴＦＴアレイ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０上には、図４に示すように、前記の画素電極９ａ及び配向膜１６の他、ＴＦＴ３０等の各種の構成が積層構造をなして備えられている。ＴＦＴアレイ基板１０の液晶層５０側表面上には凹部である溝１２ｇが形成されており、この溝１２ｇの底面部上にデータ線６ａ、走査線３ａ、容量線３ｂ及びＴＦＴ３０等が積層されて形成されている。
【００３２】
ＴＦＴアレイ基板１０の液晶層５０側の表面上には、下側遮光膜１１ａを有する第１層と、第１層の上に形成されＴＦＴ３０、走査線３ａ及び容量線３ｂを有する第２層と、第２層の上に形成されデータ線６ａを有する第３層と、第３層の上に形成され画素電極９ａを有する第４層とが形成されている。また、第１層と第２層との間には第１層間絶縁膜１２が、また第２層と第３層との間には第２層間絶縁膜４が、さらに第３層と第４層との間には第３層間絶縁膜７が形成されている。これら第１層間絶縁膜１２、第２層間絶縁膜４、第３層間絶縁膜７は、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜又は酸化シリコン膜により構成されている。
【００３３】
第１層の下側遮光膜１１ａは、各ＴＦＴ３０をＴＦＴアレイ基板１０側から見て覆う位置に設けられており、ＴＦＴ３０へのＴＦＴアレイ基板１０側からの戻り光に対する遮光機能を有している。下側遮光膜１１ａは、不透明な高融点シリサイド膜であるタングステンシリサイド（以下、ＷＳｉと称す）膜により構成され、遮光性を有する。ＷＳｉ膜である下側遮光膜１１ａは、十分な遮光性を有する２０００Å（２００ｎｍ）以上の膜厚で、後述するスパッタリング法により堆積されて形成される。本実施形態では、下側遮光膜１１ａの膜厚は約２０００Åである。
【００３４】
下側遮光膜１１ａを含む第１層上にはＴＥＯＳ（テトラエトキシシラン；Tetraethoxysilane）ガスを用いたプラズマＣＶＤ法によって形成されたシリコン酸化膜からなる第１層間絶縁膜１２が形成されており、第１層と第２層との電気的絶縁が図られている。
【００３５】
画素スイッチング用のＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。なお、ＴＦＴ３０は、好ましくは図４に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００３６】
ＴＦＴ３０の高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが、第２層間絶縁膜４及び第３層間絶縁膜７を貫通して形成されているコンタクトホール８を介して電気的に接続されている。また、ＴＦＴ３０の高濃度ソース領域１ｄには、データ線６ａが、第２層間絶縁膜４を貫通して形成されているコンタクトホール５を介して電気的に接続されている。また、高濃度ドレイン領域１ｅには、容量電極１ｆが電気的に接続されており、当該容量電極１ｆと容量線３ｂとにより誘電体膜としてのゲート絶縁膜２を挟持することにより、蓄積容量７０が形成されている。
【００３７】
ここで、容量線３ｂと走査線３ａとは、同一のポリシリコン膜からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０のゲート絶縁膜２とは、同一の高温酸化膜からなり、容量電極１ｆと、画素スイッチング用ＴＦＴ３０のチャネル形成領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅ等とは、同一の半導体層１ａから構成されている。
【００３８】
一方、対向基板２０の液晶層５０側表面上には、各画素の開口領域以外の領域に設けられた遮光膜２３が形成されている。遮光膜２３は、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜により構成され、遮光性を有する。また、遮光膜２３の上には、ＩＴＯ等の透明導電性薄膜からなる対向電極２１が形成されている。
【００３９】
サンプリング回路２００を構成するＴＦＴ２０１は、上述した画素部のＴＦＴ３０と同様の構成を有して形成されている。以下に、サンプリング回路２００のＴＦＴ２０１の構成を図５を参照して説明する。図５は、サンプリング回路２００のＴＦＴ２０１の断面図である。
【００４０】
図５に示すように、サンプリング回路２００のＴＦＴ２０１は、ＴＦＴアレイ基板１０上に形成された下側遮光膜１１ａの上層に形成された第１層間絶縁膜１２上に形成されている。ＴＦＴ２０１は、第１層間絶縁膜１２上に形成された半導体層１ａと、その上層に形成されたゲート２０３と、半導体層１ａとゲート２０３とを絶縁するゲート絶縁膜２とを有して構成されている。半導体層１ａには、チャネル領域２０６と、ソース２０４と、ドレイン２０５とが形成されている。なお、ＴＦＴ２０１は、画素部のＴＦＴ３０と同様にＬＤＤ構造を有するものである。
【００４１】
ＴＦＴ２０１のソース２０４は、画像信号線２３０とコンタクトホールを介して電気的に接続されており、ドレイン２０５は、データ線６ａの一端と電気的に接続されている。また、ゲート２０３は、図示しないサンプリング回路駆動信号線２４０に電気的に接続されている。
【００４２】
ここで、ＴＦＴ２０１の下方に形成される下側遮光膜１１ａは、画素部の下側遮光膜１１ａと同一層により構成されるものであって、膜厚約２０００ÅのＷＳｉ膜からなる。ＷＳｉ膜である下側遮光膜１１ａは、後述するスパッタリング法により堆積されて形成される。
【００４３】
ここで、ＴＦＴ３０及び２０１の形成工程を以下に説明する。ＴＦＴ３０及び２０１は同一の工程により、下側遮光膜１１ａ上に形成された第１層間絶縁膜１２上に形成されるものである。
【００４４】
まず、第１層間絶縁膜１２上にアモルファスシリコン膜等の半導体層を形成した後に、窒素雰囲気中で、約６００〜７００℃にてアニール処理を施すことにより固相成長させて、ポリシリコン膜を形成し、該ポリシリコン膜をパターニングして半導体層１ａを形成する。
【００４５】
次に、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）からなるゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の焼成を行う。
【００４６】
次に、ＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００４７】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、焼成を行った後、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート及びＴＦＴ２０１のゲート２０３を含めた所定パターンの走査線３ａを形成する。
【００４８】
次に、例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０13／ｃｍ2のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００４９】
さらに、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０15／ｃｍ2のドーズ量にて）ドープする。これにより、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造のＴＦＴ３０及び２０１が形成されるのである。
【００５０】
上述のように、本実施形態の電気光学装置１００では、ＷＳｉ膜である下側遮光膜１１ａの上層に、半導体層１ａを含むＴＦＴ３０及び２０１や、導電層であるデータ線６ａ及び走査線３ａ等が形成されているのである。また、ＴＦＴ３０及び２０１の形成には、アニール処理等の６００℃以上に加熱する高温の熱処理が複数回行われる。
【００５１】
スパッタリング法により形成されたＷＳｉ膜は、成膜直後はアモルファス構造を有するものであるが、およそ４３０℃以上の高温下では再結晶化する。このＷＳｉ膜の結晶化の際に、ＷＳｉ膜には内部応力が発生する。
【００５２】
次に、本実施形態の電気光学装置の製造装置である、下側遮光膜１１ａとしてのＷＳｉ膜を形成するための、スパッタリング装置５００について、図６を参照して説明する。図６は、本実施形態のスパッタリング装置の構成を説明する概略断面図である。
【００５３】
本実施形態のスパッタリング装置５００は、いわゆるＤＣマグネトロンスパッタ方式により、基板上に薄膜を形成する装置である。以下の説明では、スパッタリング装置５００は、電気光学装置用基板であるウェハ１０ｂの表面上にＷＳｉ膜を形成するためのタングステン（Ｗ）とシリコン（Ｓｉ）をスパッタリングするものである。ここで、ウェハ１０ｂは、前述の電気光学装置１００のＴＦＴアレイ基板１０を切り出す前の状態のものである。
【００５４】
スパッタリング装置５００は、排気装置である真空ポンプ５０５により所定の真空度にまで減圧可能な真空槽である真空チャンバ５０１と、該真空チャンバ内に配設されたターゲット５０３と、ウェハ１０ｂをターゲット５０３に対向して支持する基板ホルダ５０２とを有して構成される。真空チャンバ５０１には、真空チャンバ５０１内に所定の流量で不活性ガスであるアルゴン（Ａｒ）ガスを供給するための、ガス供給装置５０６が配設されている。
【００５５】
ターゲット５０３は、タングステン及びシリコンが所定の比率で混合されて焼結されたものである。ターゲット５０３は電源制御装置５０４に接続されており、ターゲット５０３には、該電源制御装置５０４から所定の直流のパルス状の電力が供給される。ターゲット５０３の、ウェハ１０ｂとは反対となる側には、磁界発生手段としての電磁石５０８が配設されている。一方、基板ホルダ５０２は、単数もしくは複数のウェハ１０ｂを保持する機構を有し、内部に加熱手段であるヒータ５０７を備えている。ヒータ５０７は、電熱線からの熱伝導、もしくは赤外線ランプからの輻射熱によりウェハ１０ｂを所定の温度に加熱するための装置である。
【００５６】
真空ポンプ５０５、ガス供給装置５０６、電源制御装置５０４、電磁石５０８及びヒータ５０７は、制御手段である制御装置５１０に電気的に接続されており、それぞれの動作は該制御装置５１０により制御される。また、図示しないが、スパッタリング装置５００は、真空チャンバ５０１を開閉する開閉機構と、ウェハ１０ｂを搬入及び搬出するための搬送装置を備えている。
【００５７】
上述の構成を有するスパッタリング装置５００による、タングステンシリサイド（ＷＳｉ）膜の形成方法を以下に説明する。以下のスパッタリング装置５００の動作は、制御装置５１０により制御されて自動的に行われるものである。
【００５８】
まず、ウェハ１０ｂが、搬送装置により真空チャンバ５０１内に搬入され、基板ホルダ５０２により支持される。次に、真空チャンバ５０１内は気密状態とされ、所定の真空度まで真空ポンプ５０５により減圧される。このとき、真空チャンバ５０１内にはガス供給装置５０６からアルゴンガスが供給されており、真空チャンバ内はアルゴン雰囲気とされる。また、電磁石５０８に電力が供給され、ターゲット５０３周りに磁界が発生する。
【００５９】
所定の真空度のアルゴン雰囲気中において、電源制御装置５０４によりターゲット５０３に直流電力が供給される。これにより、ターゲット５０３のウェハ１０ｂ側に放電によるプラズマが生じる。プラズマは、電磁石５０８による磁界によりターゲット５０３付近に生じるものであり、該プラズマにより発生したアルゴンイオンがターゲット５０３に衝突することで、タングステンとシリコンからなるスパッタ粒子が放出され、ウェハ１０ｂ上に堆積する。これにより、ウェハ１０ｂ上にＷＳｉ膜が形成されるのである。
【００６０】
なお本実施形態では、上述のスパッタリング法において、下側遮光膜１１ａとなるＷＳｉ膜の膜厚（オングストローム；Å）を成膜に要した時間（秒；ｓ）で割った値、すなわち１秒あたりにＷＳｉ膜が堆積した厚さを、平均成膜速度と称し、該平均成膜速度の単位をÅ／ｓとする。
【００６１】
スパッタリング装置５００により成膜されるＷＳｉ膜の平均成膜速度は、ターゲット５０３に供給される電力値、真空チャンバ５０１の真空度、アルゴンガスの流量、電磁石５０８による磁力に依存するものであり、ＷＳｉ膜の平均成膜速度は、制御装置５１０により所定の値に制御されるものである。
【００６２】
本実施形態では、以下にその効果を詳細に説明するように、ＷＳｉ膜の平均成膜速度はスパッタリング法の放電維持限界における平均成膜速度以上、３５Å／ｓ以下とされ、より好ましくは、３０Å／ｓとされる。
【００６３】
以下では、上述のＷＳｉ膜の平均成膜速度を決定するに先立って実施した、ＷＳｉ膜の平均成膜速度とウェハ１０ｂに発生するクラックの数との関係を調査した実験の結果を図７及び図８に示し、本実施形態の効果を詳細に説明する。なお、以下において、ウェハ１０ｂに熱処理が加えられた後のＷＳｉ膜の内部応力に起因して発生したクラックであり、かつ走査線３ａもしくはＴＦＴ２０１のゲート２０３となる導電層を断線させるに至ったクラックを致命クラックと称する。また、ウェハ１０ｂに熱処理が加えられた後のＷＳｉ膜の内部応力に起因して発生したクラックであるが、その規模が小さく、走査線３ａもしくはＴＦＴ２０１のゲート２０３となる導電層を断線させるには至らなかったクラックを微小クラックと称する。図７は、ＷＳｉ膜の平均成膜速度と致命クラック発生数との関係を示すグラフである。図８は、ＷＳｉ膜の平均成膜速度と微小クラック発生数との関係を示すグラフである。
【００６４】
図７において、グラフの横軸は、ウェハ１０ｂ上に形成されたＷＳｉ膜の平均成膜速度を示し、グラフの縦軸は、ウェハ１０ｂ一枚あたりの致命クラックの発生数を示している。一方、図８において、グラフの横軸は、ウェハ１０ｂ上に形成されたＷＳｉ膜の平均成膜速度を示し、グラフの縦軸は、ウェハ１０ｂ一枚あたりの微小クラックの発生数を示している。
【００６５】
図７及び図８に示すように、平均成膜速度の値が小さいほど、ウェハ１０ｂ一枚あたりの致命クラック及び微小クラックの発生数が減少することが判明した。
【００６６】
従来、スパッタリング法により下側遮光膜１１ａとして成膜するＷＳｉ膜の平均成膜速度は４１〜４２Å／ｓとされていたものであるが、図７に示すように、ＷＳｉ膜の平均成膜速度は３５Å／ｓ以下とすることにより、導電層を断線させるに至る致命クラックの発生数を１／３以下にすることができるのである。これは、平均成膜速度を従来よりも低くしてＷＳｉ膜を成膜することによって、スパッタリング法により形成されるＷＳｉ膜の構造と熱処理により結晶化したＷＳｉ膜の構造が近くなり、結晶化に伴い発生する内部応力の値が小さくなるものと考えられる。このように、本実施形態によれば、致命クラックの発生数が１／３に抑えられることにより、導電層及び半導体層のクラックに起因する電気光学装置１００の不良の発生を大幅に抑えることが可能となるのである。ここで、下側遮光膜１１ａとなるＷＳｉ膜の膜厚は２０００Åであるため、下側遮光膜１１ａは十分な遮光性を有するものである。また、従来と同様に、一度のスパッタリングによるＷＳｉ膜の成膜によって下側遮光膜１１ａを形成することができるため、工程を増やす必要がない。
【００６７】
好ましくは、ＷＳｉ膜の平均成膜速度を３０Å／ｓ以下とすることにより、致命クラックの発生数は従来の１／１０以下となり、かつ微小クラックの発生数が０となる。微小クラックの発生は、導電層及び半導体層に影響を及ぼすものではなく、直接的に電気光学装置１００の不良の発生に寄与するものではない。しかしながら、電気光学装置１００の固定や使用条件、すなわち外部から加えられる応力やヒートサイクルによって、この微小クラックが伸張し、導電層及び半導体層にまでクラックが至る可能性がある。すなわち、微小クラックの存在は、電気光学装置の信頼性を低下させることとなる。したがって、ＷＳｉ膜の平均成膜速度を３０Å／ｓ以下として、微小クラックが発生しないようにすることにより、電気光学装置の信頼性をより向上させることができるのである。
【００６８】
また、ＷＳｉ膜の平均成膜速度が２７Å／ｓ以下であれば、ＷＳｉ膜の内部応力に起因する致命クラック及び微小クラックの発生を共に０とすることが可能であり、より好ましい。なお、スパッタリング装置は、十分なＤＣ電力が供給されなければ、放電を維持して安定的にスパッタ粒子を発生させることができない。クラックの観点からはＷＳｉ膜の平均成膜速度は低いほど良好な膜質が得られるが、安定した成膜を可能とするために、このようなスパッタリング法の放電維持限界における平均成膜速度以上の平均成膜速度とする必要がある。なお、上述したスパッタリング装置５００においては、例えば、放電維持限界における平均成膜速度は７Å／ｓであった。
【００６９】
ところで、本実施形態では、電気光学装置用基板であるウェハ１０ｂを加熱しない状態でスパッタリング法によりＷＳｉ膜を形成しているが、ウェハ１０ｂのＷＳｉ膜が成膜される表面を２５０℃〜４００℃となるようにヒータ５０７により加熱しながら、スパッタリング法によりＷＳｉ膜を成膜してもよい。このようにウェハ１０ｂの被成膜面を、ＷＳｉが結晶化する温度に近い温度にまで加熱しながらＷＳｉを堆積させることにより、加熱しない場合に比してより緻密な膜を形成することができる。これにより、スパッタリング法により成膜されるＷＳｉ膜の構造を、後の熱処理によって結晶化した状態のＷＳｉ膜の構造により近づけることができる。したがって、熱処理後のＷＳｉ膜の内部応力をより小さくすることができ、ＷＳｉ膜の内部応力に起因するクラックの発生をより抑制することが可能となる。
【００７０】
なお、一般的にはスパッタリング装置５００における、ＷＳｉ膜の平均成膜速度の制御は、電源制御装置５０４によりターゲット５０３に供給される電力値を制御することで行われるものであるが、ＷＳｉ膜の平均成膜速度の制御はこれ以外の方法で制御されるものであってもよい。特にＷＳｉ膜の平均成膜速度の値を小さくしようとする場合、スパッタリングのための放電を維持するためには電力の最小値に限界がある。
【００７１】
そこで、パルス的（間欠的）にターゲット５０３に電力を供給し、ＷＳｉ膜の平均成膜速度を３５Å／ｓ以下、好ましくは３０Å／ｓ以下としてもよい。この場合、ＷＳｉ膜の平均成膜速度は、ターゲット５０３に供給される直流電力のパルス幅と周波数に依存するものである。これにより、ＷＳｉ膜の平均成膜速度を、簡単な構成で容易に制御することが可能となる。
【００７２】
また例えば、電磁石５０８に供給する電力、すなわち電磁石５０８が発生する磁界を制御することでＷＳｉ膜の平均成膜速度の制御を行うことも可能である。この場合、従来と同様にスパッタリングのための放電を維持した状態で電磁石５０８に供給する電力をＯＮ／ＯＦＦすることにより、ターゲット５０３付近のプラズマの状態を変化させ、ターゲット５０３から放出されるスパッタ粒子の量を制御する。これにより、ＷＳｉ膜の平均成膜速度を、スパッタリングのための放電を維持するための最小電力に依存することなく制御することができ、また簡単な構成で実現することが可能となる。
【００７３】
なお、本発明は、本実施形態に係るアクティブマトリクス駆動の液晶表示装置の他に、電子ペーパなどの電気泳動装置、ＥＬ（Electro-Luminescence）表示装置、電子放出回路素子を備えた装置（Field Emission Display及びSurface-Conduction Electron-Emitter Display）等の電気光学装置の技術分野に属するものである。
【００７４】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置の製造方法もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００７５】
【図１】ＴＦＴアレイ基板を、その上に構成された各構成要素と共に対向基板の側から見た液晶装置の平面図である。
【図２】図１のＨ−Ｈ’断面図である。
【図３】マトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【図４】ＴＦＴアレイ基板の画素部のＴＦＴ部の断面図である。
【図５】サンプリング回路のＴＦＴ部の断面図である。
【図６】スパッタリング装置の構成を説明する概略断面図である。
【図７】ＷＳｉ膜の平均成膜速度と致命クラック発生数との関係を示すグラフである。
【図８】ＷＳｉ膜の平均成膜速度と微小クラック発生数との関係を示すグラフである。
【符号の説明】
【００７６】
１０  ＴＦＴアレイ基板、  １１ａ  下側遮光膜、  １２  第１層間絶縁膜、  ２０１  ＴＦＴ、  ２０３  ゲート、  ２０４  ソース、  ２０５  ドレイン、  ２０６  チャネル領域、  １ａ  半導体層
【図１】
2008028363.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008028363.tif 000007
【図６】
2008028363.tif 000008
【図７】
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【図８】
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