(57)【要約】【課題】書き込みドライバを拡張させることなく、書き込み動作速度を改善することのできる半導体メモリ素子及びその駆動方法を提供する。【解決手段】本発明に係る半導体メモリ素子は、ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、該ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段と、アクティブコマンド信号及びプリチャージコマンド信号により定義される期間においてアクティブになり、書き込み動作期間における所定期間に一時的に非アクティブになる前記感知増幅器イネーブル信号を生成する感知増幅器イネーブル信号生成手段とを備える。【選択図】図４
2008016169.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、
該ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、
感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段と、
アクティブコマンド信号及びプリチャージコマンド信号により定義される期間においてアクティブになり、書き込み動作期間における所定期間に一時的に非アクティブになる前記感知増幅器イネーブル信号を生成する感知増幅器イネーブル信号生成手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、
該ビットライン感知増幅手段を制御する制御手段と
を備え、
前記ビットライン感知増幅手段が、書き込み動作期間における所定期間に非アクティブになることを特徴とする半導体メモリ素子。
【請求項３】
アクティブコマンド信号及びプリチャージコマンド信号に応答して、第１感知増幅器イネーブル信号を生成するロー制御手段と、
読み出しコマンド信号及び書き込みコマンド信号に応答して、書き込みカラム選択信号を生成するカラム制御手段と、
前記第１感知増幅器イネーブル信号及び前記書き込みカラム選択信号に応答して、書き込み動作期間における所定期間に一時的に非アクティブになる第２感知増幅器イネーブル信号を生成する感知増幅器イネーブル制御手段と
をさらに備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記制御手段が、
前記ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、
前記第２感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段と
を備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記書き込みカラム選択信号が、前記書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にアクティブになることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項６】
前記感知増幅器イネーブル制御手段が、
前記書き込みカラム選択信号の立ち上がりエッジにおいて所定のパルス幅でアクティブになるパルスを生成するパルス生成部と、
該パルス生成部から出力されるパルスと前記第１感知増幅器イネーブル信号との結合を行い、前記第２感知増幅器イネーブル信号を生成する信号結合部と
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記パルス生成部が、
前記書き込みカラム選択信号を遅延させる遅延部と、
該遅延部の出力信号を入力とする第１インバータと、
前記書き込みカラム選択信号及び前記第１インバータの出力信号を入力とする第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号を入力とする第２インバータと、
該第２インバータの出力信号を入力とする第３インバータと
を備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記信号結合部が、
前記第３インバータの出力信号及び前記第１感知増幅器イネーブル信号を入力とする第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号を入力とし、前記第２感知増幅器イネーブル信号を出力する第４インバータと
を備えることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記遅延部が、書き込み動作期間において、前記第２感知増幅器イネーブル信号が一時的に非アクティブになる所定期間に該当するだけの遅延時間を有することを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１０】
アクティブコマンド信号及びプリチャージコマンド信号に応答して、第１感知増幅器イネーブル信号を生成するステップと、
読み出しコマンド信号及び書き込みコマンド信号に応答して、書き込みカラム選択信号を生成するステップと、
前記第１感知増幅器イネーブル信号及び前記書き込みカラム選択信号に応答して、書き込み動作期間における所定期間に一時的に非アクティブになる第２感知増幅器イネーブル信号を生成するステップと、
該第２感知増幅器イネーブル信号に応答して、ビットライン対に載せられたデータを感知及び増幅するステップと
を含むことを特徴とする半導体メモリ素子の駆動方法。
【請求項１１】
前記書き込みカラム選択信号が、前記書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にアクティブになることを特徴とする請求項１０に記載の半導体メモリ素子の駆動方法。
【請求項１２】
アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、
書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器をディセーブルさせるステップと、
前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップと
を含むことを特徴とする半導体メモリ素子の駆動方法。
【請求項１３】
書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする請求項１２に記載の半導体メモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体メモリ素子のビットライン感知増幅器の制御に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をはじめとする半導体メモリ素子の高集積化に伴い、動作速度の高速化が進んでいる。半導体メモリ素子の動作速度が速くなると、動作マージンの確保が困難となる。
【０００３】
ＤＲＡＭのような半導体メモリ素子は、ビットラインとビットラインバーとの差動ビットライン対を備え、ビットライン感知増幅器を用いてセルデータを読み出す。ローアドレスによって選択されたワードラインがアクティブになると、そのワードラインに接続された複数のメモリセルのデータがビットラインに伝達され、ビットライン感知増幅器は、ビットライン対の電圧差を感知及び増幅する。
【０００４】
図１は、従来技術に係るＳＤＲＡＭのブロック図である。
【０００５】
同図を参照すると、外部から入力されるクロックＣＬＫ、コマンド／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス信号Ａ<０：ｉ>をバッファリングし、コマンド／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして、リフレッシュコマンド信号ＲＥＦ、アクティブコマンド信号ＡＣＴ、プリチャージコマンド信号ＰＲＥなどのローコマンド信号と、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＴのようなカラムコマンド信号を生成する入力バッファ／コマンドデコーダ１１と、ローコマンド信号及びアドレス信号Ａ<０：ｉ>に応答して、ロープリデコード信号ＲＡ<０：ｋ>及び感知増幅器イネーブル信号ＳＡＥＮ<０：ｊ>を生成するロー制御回路１２と、カラムコマンド信号及びアドレス信号Ａ<０：ｉ>に応答して、カラムプリデコード信号ＣＡ<０：ｌ>を生成するカラム制御回路１３とを備える。
【０００６】
また、バンク内には、複数のメモリセルアレイＭＳ０、ＭＳ１、…、ＭＳｊ１８と複数のビットライン感知増幅器（ＢＬＳＡ）アレイ１９とが交互に配置され、カラムプリデコード信号ＣＡ<０：ｌ>を受信して、特定のカラムに対応するカラム選択信号ＹＳをアクティブにするカラムデコーダ１６と、ロープリデコード信号ＲＡ<０：ｋ>及び感知増幅器イネーブル信号ＳＡＥＮ<０：ｊ>を受信して、ワードラインＷＬ０、ＷＬ１、…、ＷＬｋを選択するローデコーダ１５と、感知増幅器イネーブル信号ＳＡＥＮ<０：ｊ>に応答して、ビットライン感知増幅器アレイ１９を制御する感知増幅器制御部（ＳＡＣ）１７とを備える。
【０００７】
ここで、ビットライン感知増幅器アレイのそれぞれは、その上部及び下部に配置されたメモリセルアレイに共有されるため、それに対応する感知増幅器イネーブル信号ＳＡＥＮ<０：ｊ>だけでなく、隣接するビットライン感知増幅器アレイに対応する感知増幅器イネーブル信号ＳＡＥＮ<０：ｊ>によっても制御される。
【０００８】
一方、図２は、図１のビットライン感知増幅器アレイ及び感知増幅器制御部の回路構成を示す図である。
【０００９】
ビットライン感知増幅器アレイ１９−１は、複数のビットライン感知増幅器からなる。それぞれのビットライン感知増幅器は、上位ビットライン分離部２３と、感知増幅器２４と、ビットラインイコライズ／プリチャージ部２５と、下位ビットライン分離部２６とを備える。感知増幅器制御部１７−１は、感知増幅器電源ライン駆動部２２と駆動信号生成部２１とを備える。
【００１０】
ここで、感知増幅器２４は、プルアップ電源ライン、すなわち、ＲＴＯラインに接続された２個のプルアップＰＭＯＳトランジスタと、プルダウン電源ライン、すなわち、ＳＢラインに接続された２個のプルダウンＮＭＯＳトランジスタとが交差接続されたラッチ構造を有する。感知増幅器イネーブル信号ＳＡＥＮ<ｎ>がアクティブになり、ＳＢライン及びＲＴＯラインを所定の電圧レベルに駆動すると、感知増幅器２４は、電荷共有状態で微細な電圧差を有するビットライン対ＢＬｎ、／ＢＬｎの電圧差を感知して、１つは接地電圧ＶＳＳレベルに、もう１つはコア電圧ＶＣＯＲＥレベルに増幅する。
【００１１】
また、上位ビットライン分離部２３は、上位ビットライン分離信号ＳＨＬに応答して、上位メモリセルアレイ１８−１のビットライン対ＢＬｎ、／ＢＬｎと感知増幅器２４とを分離／接続する２個のＮＭＯＳトランジスタで構成される。下位ビットライン分離部２６は、下位ビットライン分離信号ＳＨＲに応答して、下位メモリセルアレイ１８−２のビットライン対ＢＬｎ、／ＢＬｎと感知増幅器２４とを分離／接続する２個のＮＭＯＳトランジスタで構成される。
【００１２】
そして、ビットラインイコライズ／プリチャージ部２５は、ビットラインイコライズ信号ＢＬＥＱに応答して、ビットライン対ＢＬｎ、／ＢＬｎをビットラインプリチャージ電圧ＶＢＬＰにイコライズ及びプリチャージする３個のＮＭＯＳトランジスタで構成される。
【００１３】
一方、感知増幅器電源ライン駆動部２２は、ＲＴＯライン駆動信号ＳＡＰに応答して、ＲＴＯラインをコア電圧ＶＣＯＲＥに駆動するＮＭＯＳトランジスタと、ＳＢライン駆動信号ＳＡＮに応答して、ＳＢラインを接地電圧ＶＳＳに駆動するＮＭＯＳトランジスタとで構成される。
【００１４】
また、駆動信号生成部２１は、感知増幅器イネーブル信号ＳＡＥＮ<ｎ>を遅延させ、ＲＴＯライン駆動信号ＳＡＰとＳＢライン駆動信号ＳＡＮとを生成する複数のインバータを備える。
【００１５】
図３は、従来技術に係るＳＤＲＡＭの動作タイミング図である。
【００１６】
同図を参照すると、アクティブコマンド信号ＡＣＴが印加され、ロープリデコード信号ＲＡに対応するメモリセルアレイのワードラインＷＬがイネーブルされると、セルキャパシタとビットラインＢＬｎ、／ＢＬｎとの間で電荷共有が行われ、ビットライン対ＢＬｎ、／ＢＬｎの間に微細な電圧差が生じる。
【００１７】
一方、アクティブコマンド信号ＡＣＴの印加時点から一定の遅延時間の後、感知増幅器イネーブル信号ＳＡＥＮ<ｎ>がアクティブになると、ＲＴＯライン駆動信号ＳＡＰとＳＢライン駆動信号ＳＡＮとがアクティブになり、感知増幅器電源ライン駆動部２２の２個のＮＭＯＳトランジスタがＲＴＯライン及びＳＢラインをコア電圧ＶＣＯＲＥ及び接地電圧ＶＳＳに駆動する。例えば、メモリセルにデータ「１」が記憶された場合、ビットラインＢＬｎはデータ「１」に対応するコア電圧ＶＣＯＲＥレベルに、ビットラインバー／ＢＬｎはデータ「０」に対応する接地電圧ＶＳＳレベルに増幅する。
【００１８】
この後、読み出しコマンド信号ＲＤが印加されると、カラムプリデコード信号ＣＡに対応するカラム選択信号ＹＳがアクティブになり、ビットラインＢＬｎ、／ＢＬｎに載せられたデータをデータバスを介してコア領域の外部に出力する。
また、書き込みコマンド信号ＷＴが印加されると、同じくカラムプリデコード信号ＣＡに対応するカラム選択信号ＹＳがアクティブになり、データバスに載せられたデータをビットラインＢＬｎ、／ＢＬｎに書き込む。
【００１９】
次いで、ビットラインＢＬｎ、／ＢＬｎに載せられたデータをメモリセルに書き換える過程を経て、プリチャージコマンド信号ＰＲＥが印加されると、ワードラインＷＬを非アクティブにし、感知増幅器イネーブル信号ＳＡＥＮ<ｎ>も非アクティブにすることにより、感知増幅器２４をディセーブルさせた後、ビットラインＢＬｎ、／ＢＬｎをビットラインプリチャージ電圧ＶＢＬＰレベルにイコライズ及びプリチャージさせる。
【００２０】
しかし、書き込み動作を行う際、メモリセルに記憶されたデータとは反対のレベルのデータを書き込む場合は、感知増幅器２４にラッチされたデータを反転させて駆動しなければならないため、メモリセルに記憶されたデータと同じレベルのデータを書き込む場合に比べて多くの時間を所要し、書き込み回復時間ｔＷＲの特性が劣悪になる。
【００２１】
一方、書き込みドライバを拡張して設計すると、書き込み動作速度を改善することができる。しかし、書き込み動作速度の改善のために書き込みドライバを拡張する場合、電流消費が等比級数的に増加してしまう。
【特許文献１】特開平０７−０９３９７８
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、書き込みドライバを拡張させることなく、書き込み動作速度を改善することのできる半導体メモリ素子及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を達成するための本発明の第１の観点によると、ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、該ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段と、アクティブコマンド信号及びプリチャージコマンド信号により定義される期間においてアクティブになり、書き込み動作期間における所定期間に一時的に非アクティブになる前記感知増幅器イネーブル信号を生成する感知増幅器イネーブル信号生成手段とを備える半導体メモリ素子を提供する。
【００２４】
また、本発明の第２の観点によると、ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、該ビットライン感知増幅手段を制御する制御手段とを備え、前記ビットライン感知増幅手段が、書き込み動作期間における所定期間に非アクティブになる半導体メモリ素子を提供する。
【００２５】
さらに、本発明の第３の観点によると、アクティブコマンド信号及びプリチャージコマンド信号に応答して、第１感知増幅器イネーブル信号を生成するステップと、読み出しコマンド信号及び書き込みコマンド信号に応答して、書き込みカラム選択信号を生成するステップと、前記第１感知増幅器イネーブル信号及び前記書き込みカラム選択信号に応答して、書き込み動作期間における所定期間に一時的に非アクティブになる第２感知増幅器イネーブル信号を生成するステップと、該第２感知増幅器イネーブル信号に応答して、ビットライン対に載せられたデータを感知及び増幅するステップとを含む半導体メモリ素子の駆動方法を提供する。
【００２６】
また、本発明の第４の観点によると、アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器をディセーブルさせるステップと、前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップとを含む半導体メモリ素子の駆動方法を提供する。
【００２７】
メモリセルに記憶されたデータとは反対のレベルのデータを書き込む場合、ビットライン感知増幅器のラッチ値を反転させることが、最大のロードとして作用する。本発明では、書き込み動作時、ビットライン感知増幅器を一時的にディセーブルさせて書き込み動作がより速やかに行われるようにした。一方、書き込み動作時、ビットライン感知増幅器のディセーブル期間を定義するために、カラム選択信号を用いることができ、好ましくは、カラム選択信号がアクティブになる直前に、ビットライン感知増幅器がディセーブルされると、電流消費の低減及び書き込み動作時間の短縮の側面において最大の効率を得ることができる。
【００２８】
すなわち、第一の発明としては、ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、該ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段と、アクティブコマンド信号及びプリチャージコマンド信号により定義される期間においてアクティブになり、書き込み動作期間における所定期間に一時的に非アクティブになる前記感知増幅器イネーブル信号を生成する感知増幅器イネーブル信号生成手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００２９】
第二の発明としては、ビットライン対に載せられたデータを感知及び増幅するビットライン感知増幅手段と、該ビットライン感知増幅手段を制御する制御手段とを備え、前記ビットライン感知増幅手段が、書き込み動作期間における所定期間に非アクティブになることを特徴とする半導体メモリ素子を提供する。
【００３０】
第三の発明としては、第二の発明にかかり、アクティブコマンド信号及びプリチャージコマンド信号に応答して、第１感知増幅器イネーブル信号を生成するロー制御手段と、読み出しコマンド信号及び書き込みコマンド信号に応答して、書き込みカラム選択信号を生成するカラム制御手段と、前記第１感知増幅器イネーブル信号及び前記書き込みカラム選択信号に応答して、書き込み動作期間における所定期間に一時的に非アクティブになる第２感知増幅器イネーブル信号を生成する感知増幅器イネーブル制御手段とをさらに備えることを特徴とする半導体メモリ素子を提供する。
【００３１】
第四の発明としては、第三の発明にかかり、前記制御手段が、前記ビットライン感知増幅手段の電源ラインを駆動する電源ライン駆動手段と、前記第２感知増幅器イネーブル信号に応答して、前記電源ライン駆動手段を制御する駆動制御手段とを備えることを特徴とする半導体メモリ素子を提供する。
【００３２】
第五の発明としては、第三の発明にかかり、前記書き込みカラム選択信号が、前記書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にアクティブになることを特徴とする半導体メモリ素子を提供する。
【００３３】
第六の発明としては、第五の発明にかかり、前記感知増幅器イネーブル制御手段が、前記書き込みカラム選択信号の立ち上がりエッジにおいて所定のパルス幅でアクティブになるパルスを生成するパルス生成部と、該パルス生成部から出力されるパルスと前記第１感知増幅器イネーブル信号との結合を行い、前記第２感知増幅器イネーブル信号を生成する信号結合部とを備えることを特徴とする半導体メモリ素子を提供する。
【００３４】
第七の発明としては、第六の発明にかかり、前記パルス生成部が、前記書き込みカラム選択信号を遅延させる遅延部と、該遅延部の出力信号を入力とする第１インバータと、前記書き込みカラム選択信号及び前記第１インバータの出力信号を入力とする第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号を入力とする第２インバータと、該第２インバータの出力信号を入力とする第３インバータとを備えることを特徴とする半導体メモリ素子を提供する。
【００３５】
第八の発明としては、第七の発明にかかり、前記信号結合部が、前記第３インバータの出力信号及び前記第１感知増幅器イネーブル信号を入力とする第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力信号を入力とし、前記第２感知増幅器イネーブル信号を出力する第４インバータとを備えることを特徴とする半導体メモリ素子を提供する。
【００３６】
第九の発明としては、第七の発明にかかり、前記遅延部が、書き込み動作期間において、前記第２感知増幅器イネーブル信号が一時的に非アクティブになる所定期間に該当するだけの遅延時間を有することを特徴とする半導体メモリ素子を提供する。
【００３７】
第十の発明としては、アクティブコマンド信号及びプリチャージコマンド信号に応答して、第１感知増幅器イネーブル信号を生成するステップと、読み出しコマンド信号及び書き込みコマンド信号に応答して、書き込みカラム選択信号を生成するステップと、前記第１感知増幅器イネーブル信号及び前記書き込みカラム選択信号に応答して、書き込み動作期間における所定期間に一時的に非アクティブになる第２感知増幅器イネーブル信号を生成するステップと、該第２感知増幅器イネーブル信号に応答して、ビットライン対に載せられたデータを感知及び増幅するステップとを含むことを特徴とする半導体メモリ素子の駆動方法。
【００３８】
第十一の発明としては、第十の発明にかかり、前記書き込みカラム選択信号が、前記書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にアクティブになることを特徴とする半導体メモリ素子の駆動方法を提供する。
【００３９】
第十二の発明としては、アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器をディセーブルさせるステップと、前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップとを含むことを特徴とする半導体メモリ素子の駆動方法を提供する。
【００４０】
第十三の発明としては、第十二の発明にかかり、書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする半導体メモリ素子の駆動方法を提供する。
【発明を実施するための最良の形態】
【００４１】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００４２】
図４は、本発明の一実施形態に係るＳＤＲＡＭのブロック図である。
【００４３】
同図を参照すると、本実施形態に係るＳＤＲＡＭは、外部から入力されるクロックＣＬＫ、コマンド／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス信号Ａ<０：ｉ>をバッファリングし、コマンド／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして、リフレッシュコマンド信号ＲＥＦ、アクティブコマンド信号ＡＣＴ、プリチャージコマンド信号ＰＲＥなどのローコマンド信号と、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＴのようなカラムコマンド信号を生成する入力バッファ／コマンドデコーダ１１０と、ローコマンド信号及びアドレス信号Ａ<０：ｉ>に応答して、ロープリデコード信号ＲＡ<０：ｋ>と第１感知増幅器イネーブル信号ＳＡＥＮＦ<０：ｊ>とを生成するロー制御回路１２０と、カラムコマンド信号及びアドレス信号Ａ<０：ｉ>に応答して、カラムプリデコード信号ＣＡ<０：ｌ>と書き込みカラム選択信号ＹＳＷとを生成するカラム制御回路１３０と、第１感知増幅器イネーブル信号ＳＡＥＮＦ<０：ｊ>及び書き込みカラム選択信号ＹＳＷに応答して、第２感知増幅器イネーブル信号ＳＡＥＮＳ<０：ｊ>を生成する感知増幅器イネーブル信号生成部１４０とを備える。
【００４４】
また、バンク内には、複数のメモリセルアレイＭＳ０、ＭＳ１、…、ＭＳｊ１８０と複数のビットライン感知増幅器（ＢＬＳＡ）アレイ１９０とが交互に配置され、カラムプリデコード信号ＣＡ<０：ｌ>を受信して、特定のカラムに対応するカラム選択信号ＹＳをアクティブにするカラムデコーダ１６０と、ロープリデコード信号ＲＡ<０：ｋ>を受信して、ワードラインＷＬ０、ＷＬ１、…、ＷＬｋを選択するローデコーダ１５０と、第２感知増幅器イネーブル信号ＳＡＥＮＳ<０：ｊ>に応答して、ビットライン感知増幅器アレイ１９０を制御する感知増幅器制御部（ＳＡＣ）１７０とを備える。
【００４５】
ビットライン感知増幅器アレイのそれぞれは、その上部及び下部に配置されたメモリセルアレイに共有されるため、それに対応する第２感知増幅器イネーブル信号ＳＡＥＮＳ<０：ｊ>だけでなく、隣接するビットライン感知増幅器アレイ１９０に対応する第２感知増幅器イネーブル信号ＳＡＥＮＳ<０：ｊ>によっても制御される。
【００４６】
ここで、書き込みカラム選択信号ＹＳＷは、書き込みコマンド信号ＷＴにより生成されるカラム選択信号ＹＳよりも位相の早い信号であって、書き込み動作時、感知増幅器２４がディセーブルされる時点を定義する。通常、カラム選択信号ＹＳは、読み出しコマンド信号ＲＤ又は書き込みコマンド信号ＷＴのアクティブ時点から一定の遅延時間の後に所定のパルス幅でアクティブになるが、カラム制御回路１３０でこのカラム選択信号ＹＳの位相を少し早めることにより、書き込みカラム選択信号ＹＳＷとして出力するのに困難はない。
【００４７】
図５は、図４の感知増幅器イネーブル信号生成部１４０の回路構成を示す図である。感知増幅器イネーブル信号生成部１４０は、第１感知増幅器イネーブル信号ＳＡＥＮＦ<０：ｊ>を受信する複数の感知増幅器イネーブル信号生成器を備える。
【００４８】
感知増幅器イネーブル信号は、それぞれ同じ構造を有するため、そのうち１つを参照すると、感知増幅器イネーブル信号生成器１４０−１は、書き込みカラム選択信号ＹＳＷの立ち上がりエッジにおいて所定のパルス幅でアクティブになるパルスを生成するパルス生成部５０と、パルス生成部５０から出力されるパルスと第１感知増幅器イネーブル信号ＳＡＥＮＦ<ｎ>との結合を行い、第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>を生成する信号結合部５５とを備える。
【００４９】
ここで、パルス生成部５０は、書き込みカラム選択信号ＹＳＷを遅延させる遅延部５２と、遅延部５２の出力信号を入力とするインバータＩＮＶ１１と、書き込みカラム選択信号ＹＳＷ及びインバータＩＮＶ１１の出力信号を入力とするＮＡＮＤゲートＮＡＮＤ１１と、ＮＡＮＤゲートＮＡＮＤ１１の出力信号を入力とするインバータＩＮＶ１２と、インバータＩＮＶ１２の出力信号を入力とするインバータＩＮＶ１３とを備える。
【００５０】
また、信号結合部５５は、パルス生成部５０の出力信号及び第１感知増幅器イネーブル信号ＳＡＥＮＦ<ｎ>を入力とするＮＡＮＤゲートＮＡＮＤ１２と、ＮＡＮＤゲートＮＡＮＤ１２の出力信号を入力とし、第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>を出力するインバータＩＮＶ１４とを備える。
【００５１】
図６は、図５の遅延部５２の回路構成を示す図である。
【００５２】
同図を参照すると、遅延部５２は、偶数個のインバータで実現されたインバータチェーンと、各インバータの出力端に接続された抵抗と、電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタ及び接地電圧ＶＳＳに接続されたＮＭＯＳトランジスタで実現されたキャパシタとを備える。遅延部５２の遅延時間は、読み出し動作時、所望の第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>のディセーブル期間によって設定することができる。
【００５３】
図７は、本発明の一実施形態に係るＳＤＲＡＭの動作タイミング図である。
【００５４】
同図を参照すると、アクティブコマンド信号ＡＣＴが印加され、ロープリデコード信号ＲＡに対応するメモリセルアレイのワードラインＷＬがイネーブルされると、セルキャパシタとビットラインＢＬｎ、／ＢＬｎとの間で電荷共有が行われ、ビットライン対ＢＬｎ、／ＢＬｎの間に微細な電圧差が生じる。
【００５５】
一方、アクティブコマンド信号ＡＣＴの印加時点から一定の遅延時間の後、第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>がアクティブになると、ＲＴＯライン駆動信号ＳＡＰとＳＢライン駆動信号ＳＡＮとがアクティブになり、感知増幅器電源ライン駆動部２２の２個のＮＭＯＳトランジスタがＲＴＯライン及びＳＢラインをコア電圧ＶＣＯＲＥ及び接地電圧ＶＳＳによって駆動させる。
【００５６】
この後、読み出しコマンド信号ＲＤが印加されると、カラムプリデコード信号ＣＡに対応するカラム選択信号ＹＳがアクティブになり、ビットラインＢＬｎ、／ＢＬｎに載せられたデータをデータバスを介してコア領域の外部に出力する。このとき、書き込みカラム選択信号ＹＳＷは、書き込みコマンド信号ＷＴの印加時にのみアクティブになる信号であるため、読み出し動作時には非アクティブになり、このときの動作は従来技術と同様である。
【００５７】
また、書き込みコマンド信号ＷＴが印加されると、同じくカラムプリデコード信号ＣＡに対応するカラム選択信号ＹＳがアクティブになり、データバスに載せられたデータをビットラインＢＬｎ、／ＢＬｎに書き込む。このとき、書き込みカラム選択信号ＹＳＷがカラム選択信号ＹＳよりも時間の量Ｄ３だけ先にアクティブになり、書き込みカラム選択信号ＹＳＷのアクティブ時点から感知増幅器イネーブル制御部１４０の遅延部５２の時間の量Ｄ１に対応する期間に第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>が非アクティブになる。
【００５８】
この後、第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>が再びアクティブになり、ビットラインＢＬｎ、／ＢＬｎに載せられたデータをメモリセルに書き換える過程を経て、プリチャージコマンド信号ＰＲＥが印加されると、ワードラインＷＬは非アクティブになり、第２感知増幅器イネーブル信号ＳＡＥＮＳ<ｎ>も同じく非アクティブになることにより、感知増幅器２４をディセーブルさせた後、ビットラインＢＬｎ、／ＢＬｎをビットラインプリチャージ電圧ＶＢＬＰレベルにイコライズ及びプリチャージさせる。
以上、本実施形態によると、書き込み動作時、感知増幅器２４が一時的にディセーブルされた状態で書き込みドライバがデータをビットラインＢＬｎ、／ＢＬｎに駆動するため、メモリセルに記憶されたデータとは反対のレベルのデータを書き込む場合、従来に比べて時間の量Ｄ２だけ先に感知増幅器２４にラッチされたデータを反転させることができる。したがって、それだけ書き込み動作速度が速くなる。これは、書き込み回復時間ｔＷＲの特性が改善されることを意味する。
【００５９】
前述の実施形態では、書き込みカラム選択信号として書き込みコマンド信号ＷＴにより生成されるカラム選択信号ＹＳよりも位相の早い書き込みカラム選択信号ＹＳＷを用いて、書き込み動作時、一時的に感知増幅器をディセーブルさせる場合を一例として説明したが、場合によっては、書き込みコマンド信号ＷＴにより生成されるカラム選択信号ＹＳを書き込みカラム選択信号として直接用いたり、それよりも位相の遅い信号を用いることができる。この場合、本実施形態に比べて、動作時間の側面において効率はやや落ちるが、従来技術に比べて有利であることは間違いない。
【００６０】
また、前述の実施形態では、ノーマルドライブ構造を適用する場合を一例として説明したが、本発明は、オーバードライブ構造を適用する場合にも適用される。
【００６１】
なお、前述の実施形態において、感知増幅器イネーブル信号生成部の回路構成を示す例は、可能な数多くの実現例の一部に過ぎず、用いられる信号の種類及びそのアクティブ極性によってその他の構成への変更が欠かせない。
【００６２】
さらに、前述の実施形態では、ＳＤＲＡＭを一例として説明したが、本発明は、ノーマルＤＲＡＭ、ＤＤＲ、ＤＤＲ２、ＤＤＲ３のような、ビットライン感知増幅器を備える全ての半導体メモリ素子に適用することができる。
【００６３】
本発明は、書き込み動作時間を短縮し、書き込み回復時間ｔＷＲの特性を改善するという効果がある。一方、本発明を適用すると、書き込みドライバを拡張して設計する必要がないため、電流消費の増加を抑制することができる。
【００６４】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６５】
【図１】従来技術に係るＳＤＲＡＭのブロック図
【図２】図１のビットライン感知増幅器アレイ及び感知増幅器制御部の回路構成を示す図
【図３】従来技術に係るＳＤＲＡＭの動作タイミング図
【図４】本発明の一実施形態に係るＳＤＲＡＭのブロック図
【図５】図４の感知増幅器イネーブル信号生成部の回路構成を示す図
【図６】図５の遅延部の回路構成を示す図
【図７】本発明の一実施形態に係るＳＤＲＡＭの動作タイミング図
【符号の説明】
【００６６】
１１０      入力バッファ／コマンドデコーダ
１２０      ロー制御部
１３０      カラム制御部
１４０      感知増幅器イネーブル信号生成部
１５０      ローデコーダ
１６０      カラムデコーダ
１７０      感知増幅器制御部（ＳＡＣ）
１８０      メモリセルアレイ
１９０      ビットライン感知増幅器（ＢＬＳＡ）アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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