(57)【要約】【課題】同一半導体基板上にロジック回路と半導体不揮発性メモリとを安価に作成する。【解決手段】メモリセル選択回路２１とメモリセルアレイ２２との間に第２昇圧回路２６を設ける。こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。したがって、メモリセル選択回路２１,第１昇圧回路２５および第２昇圧回路２６を構成する各トランジスタに掛る最大電圧は５Ｖ程度となる。その結果、通常トランジスタの耐圧を５Ｖを少し越える程度に設定すれば、製造工程の増加に繋がる高耐圧トランジスタを上記通常トランジスタとは別に作成する必要がなくなり、半導体記憶装置の製造工程が簡略化できると共に、低コストで作成することが可能になる。【選択図】図１
2008071454.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
電源電圧を少なくとも上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第１昇圧回路と、
上記第１昇圧回路からの出力を受けると共に、上記メモリセルアレイの中からデータの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルを選択するメモリセル選択回路と、
上記メモリセル選択回路と上記メモリセルアレイとの間に配置されると共に、上記メモリセル選択回路からの出力電圧を上記所定電圧まで昇圧して、上記メモリセル選択回路によって選択された所望のメモリセルに供給する第２昇圧回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第２昇圧回路は、インバーターとキャパシタンスとから構成されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
当該半導体記憶装置は、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有するロジック回路と、同一チップ上に混載されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記メモリセルアレイを構成する上記各メモリセルは、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側壁に形成された電荷蓄積領域と、
上記半導体基板中における上記ゲート絶縁膜の直下に形成されたチャネル領域と、
上記半導体基板中における上記チャネル領域の両端に隣接して形成された拡散領域と
を備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記メモリセルにおける上記チャネル領域の両端に隣接して形成された２つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置における上記メモリセルへの書き込みの際には、上記メモリセル選択回路から上記第２昇圧回路に上記出力電圧としてパルス電圧を出力する
ことを特徴とする半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその書き込み方法に関する。
【背景技術】
【０００２】
近年、同一半導体基板上に演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを作り込む、所謂不揮発性メモリ混載プロセスが行なわれるようになっている。
【０００３】
ところで、上記電気的に書換え可能な半導体不揮発性メモリの書換えには、通常、上記ロジック回路の動作に必要な電圧以上に高い電圧が必要である。そして、上記半導体不揮発性メモリ書換えのための高電圧は、昇圧回路によってチップ内で作られる。
【０００４】
図８に、チャージポンプ型の昇圧回路を示す。また、図９に、図８に示す昇圧回路のキャパシタンスに与える電圧波形を示す。
【０００５】
図８において、Ｔ０〜Ｔ４はＮ型ＭＯＳトランジスタであり、Ｃ１〜Ｃ４はキャパシタンスであり、Ｎ１〜Ｎ４はノード名である。Ｎ型ＭＯＳトランジスタ(以下、単にトランジスタと言う場合もある)Ｔ０〜トランジスタＴ４は直列に接続されており、夫々のＮ型ＭＯＳトランジスタのゲートは、夫々のＮ型ＭＯＳトランジスタの(つまり、自らの)ソースに接続されている。また、ノードＮ１〜ノードＮ４にはキャパシタンスＣ１〜キャパシタンスＣ４が接続されており、ノードＮ１〜ノードＮ４には、キャパシタンスＣ１〜キャパシタンスＣ４を通して、図９に示すパルス電圧ＰＡおよびパルス電圧ＰＢの何れか一方が印加されるようになっている。Ｎ型ＭＯＳトランジスタＴ０は逆流防止用のトランジスタである。ここで、キャパシタンスＣとＮ型ＭＯＳトランジスタＴとの組み合わせは昇圧回路の基本構成単位であり、図８に示す昇圧回路は４段構成となっている。
【０００６】
以下に、図８に示すチャージポンプ型の昇圧回路の動作について説明する。ここで、トランジスタＴ０〜トランジスタＴ４の閾値はＶthであるとする。
【０００７】
先ず、上記パルス電圧ＰＡをＧndにする一方、パルス電圧ＰＢをＶddにすると、オンとなったトランジスタＴ０を通してキャリアが電源から流れ込み、ノードＮ１の電圧は電源電圧ＶddからトランジスタＴ０の閾値を引いた(Ｖdd−Ｖth)となる。次に、パルス電圧ＰＡをＶddにする一方、パルス電圧ＰＢをＧndにすると、トランジスタＴ０はオフし、オンとなったトランジスタＴ１を通してノードＮ１のキャリアがノードＮ２に移動する。上述のことを繰り返すことによって、パルス電圧ＰＡが電源電圧Ｖddの場合には、最終的に、ノードＮ１の電位は(２＊Ｖdd−Ｖth)まで上昇し、ノードＮ２の電位は(２＊Ｖdd−２＊Ｖth)まで上昇する。すなわち、上記昇圧回路における１段当たり(Ｖdd−Ｖth)の昇圧が可能となり、図８に示す昇圧回路の最大出力電圧Ｖoutは、５＊(Ｖdd−Ｖth)となるのである。
【０００８】
ところで、上記昇圧回路で発生させた高電圧を実際にメモリセルに与えるためには、通常、メモリセルアレイ中の所望のメモリセルを選ぶためのメモリセル選択回路等の幾つかのトランジスタを通過する必要がある。その場合、上記昇圧回路で発生された高電圧は、上記幾つかのトランジスタを経る毎にそのトランジスタの閾値分だけ電圧が低下し、さらに、メモリセルに到達するまでのトランジスタの抵抗や配線の抵抗等によっても電圧が低下するという問題がある。そして、上記昇圧回路は、上記メモリセル選択回路と上記メモリセルアレイの間の場所ではなく、それ以外の場所に配置されている。
【０００９】
したがって、上記昇圧回路においては、発生された高電圧はメモリセルに到達するまでに下がってしまうため、メモリセルに書き込む際に必要な書き込み電圧に上記電圧降下分の予測値を加えた高い電圧を発生させる必要があるという問題がある。
【００１０】
一方において、通常のロジック回路で使用される通常のトランジスタは高速動作が要求されるため、上述のような高い電圧に耐え得るようには設計されていない。したがって、メモリセルに書き込む際に必要な書き込み電圧以上の高い電圧を発生させる昇圧回路に使用されるトランジスタや、発生された高電圧を所望のメモリセルへ与えるためのメモリ選択回路中に使用されるトランジスタとしては、上記通常のトランジスタ以上に高い耐圧を有する高耐圧トランジスタが別途必要となる。
【００１１】
以下において、例えば、特開平７‐９４７３４号公報(特許文献１)に開示されている高耐圧トランジスタの製造方法のごとく、高耐圧トランジスタと通常トランジスタとを同一チップに作成する従来の方法について、図１０〜図１２に従って説明する。図１０〜図１２において、右側部分が高耐圧トランジスタ部を示し、左側部分が通常トランジスタ部を示している。
【００１２】
先ず、図１０に示すように、半導体基板１上に素子分離領域２を形成する。その後、高耐圧トランジスタ部分をレジスト(図示せず)でパターニングした後、イオン注入を行なうことによって高耐圧トランジスタ用のウエル３bを形成する。次に、上記レジストを除去した後、通常トランジスタ部分を新たなレジスト(図示せず)でパターニングした後、イオン注入を行なうことによって通常トランジスタ用のウエル３aを形成する。
【００１３】
その後、上記半導体基板１の表面に、ゲート絶縁膜４およびポリシリコン膜を順次形成する。そして、レジスト(図示せず)を用いたパターニングを行った後にエッチングを行うことによって、通常トランジスタ用と高耐圧トランジスタ用とのゲート絶縁膜４およびゲート電極５を作成する。
【００１４】
その後、レジスト６を用いて、通常トランジスタ用のソース領域とドレイン領域および高耐圧トランジスタ用のソース領域のみを露出させるパターニングを行なう。その後、イオン注入を行ってＬＤＤ(Lightly Doped Drain)構造用の低濃度不純物拡散領域７を形成する。
【００１５】
その後、上記半導体基板１の全面に絶縁膜を堆積し、ＲＩＥ(反応性イオンエッチング)によってエッチバックすることによって、図１１に示すように、通常トランジスタおよび高耐圧トランジスタのゲート電極５の側壁に、高濃度不純物拡散領域形成時のスペーサーとなるサイドウォール８を形成する。その後に、レジスト９を用いたパターニングによって、高耐圧トランジスタのドレイン側のみを露出させ、イオン注入を行なって高耐圧トランジスタ用のオフセット部としての低濃度不純物拡散領域１０を形成する。
【００１６】
次に、図１２に示すように、レジスト１１をパターニングした後、イオン注入を行なうことによって、通常トランジスタおよび高耐圧トランジスタの高濃度不純物拡散領域１２を形成する。その後、公知の工程を施すことによって、高耐圧トランジスタと通常トランジスタとが同一チップ上に形成された半導体装置が完成される。
【００１７】
しかしながら、上記従来の演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成した半導体記憶装置には、以下のような問題がある。
【００１８】
すなわち、上述したように、演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成するためには、通常トランジスタ以外に、高い耐圧を有する高耐圧トランジスタが必要となる。これは、上記昇圧回路で発生された高電圧は、メモリセルに達するまでにメモリ選択回路等を経ることによって電圧が低下するため、上記昇圧回路では、上記電圧低下を見越してメモリセルに書き込む際に必要な書き込み電圧以上の高電圧を発生させる必要があるためである。
【００１９】
ところが、上記演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成して成る半導体記憶装置に、上記特許文献１に開示された高耐圧トランジスタの製造方法を適用して、通常トランジスタと高耐圧トランジスタとを同一チップ上に形成する場合には、高耐圧トランジスタ用のウエル３bおよび高耐圧トランジスタ用の低濃度不純物拡散領域１０が別途必要となるため、通常トランジスタをのみを製造する場合に比して製造工程が増加し、製造コストが増大するという問題がある。
【特許文献１】特開平７‐９４７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、この発明の課題は、同一半導体基板上に演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを作成する際に、上記ロジック回路のみを作成する場合に比して製造工程が増加することがなく安価に作成することができる半導体記憶装置、および、その半導体記憶装置の書き込み方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、この発明の半導体記憶装置は、
電気的に書換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
電源電圧を少なくとも上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第１昇圧回路と、
上記第１昇圧回路からの出力を受けると共に、上記メモリセルアレイの中からデータの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルを選択するメモリセル選択回路と、
上記メモリセル選択回路と上記メモリセルアレイとの間に配置されると共に、上記メモリセル選択回路からの出力電圧を上記所定電圧まで昇圧して、上記メモリセル選択回路によって選択された所望のメモリセルに供給する第２昇圧回路と
を備えたことを特徴としている。
【００２２】
上記構成によれば、メモリセル選択回路とメモリセルアレイとの間に、上記メモリセル選択回路からの出力電圧を上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第２昇圧回路を配置している。そのために、上記メモリセル選択回路の前段に配置されると共に、電源電圧を昇圧して上記メモリセル選択回路に供給する第１昇圧回路では、少なくとも上記メモリセルへの書き込み電圧である上記所定電圧まで昇圧すればよく、上記所定電圧以上の高圧まで昇圧する必要はない。したがって、上記第１昇圧回路,上記メモリセル選択回路および上記第２昇圧回路を構成するトランジスタとして、耐圧が上記所定電圧を少し超える電圧に設定された通常トランジスタを使用することができ、製造工程の増加に繋がる高耐圧トランジスタを別途作成する必要がなくなる。
【００２３】
すなわち、この発明によれば、半導体記憶装置の製造工程を簡略化して、低コストで作成することが可能になるのである。
【００２４】
また、１実施の形態の半導体記憶装置では、
上記第２昇圧回路は、インバーターとキャパシタンスとから構成されている。
【００２５】
この実施の形態によれば、上記第２昇圧回路がインバーターとキャパシタンスとから構成されているため、容易に製造することが可能である。
【００２６】
また、１実施の形態の半導体記憶装置では、
当該半導体記憶装置は、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有するロジック回路と、同一チップ上に混載されている。
【００２７】
この実施の形態によれば、同一チップに、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有して、通常トランジスタで形成されているロジック回路と混載されている半導体記憶装置は、上記メモリセルへの書き込み電圧である上記所定電圧を少し超える耐圧に設定された通常トランジスタを使用することができる。したがって、上記半導体記憶装置と上記ロジック回路とを同一チップ上に混載してロジック混載メモリを作成する際に、高耐圧トランジスタを別途作成する必要がなく工程が増加しないため、安価に作成することができる。
【００２８】
また、１実施の形態の半導体記憶装置では、
上記メモリセルアレイを構成する上記各メモリセルは、
半導体基板と、
上記半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側壁に形成された電荷蓄積領域と、
上記半導体基板中における上記ゲート絶縁膜の直下に形成されたチャネル領域と、
上記半導体基板中における上記チャネル領域の両端に隣接して形成された拡散領域と
を備えている。
【００２９】
この実施の形態によれば、ゲート電極の側壁に形成された電荷蓄積領域に電荷を蓄積させるタイプのメモリセルは、上記通常トランジスタと略同じ構造を有している。そのために、上記ロジック回路のみを作成する場合に比べて工程を増加させることなく、上記ロジック回路と当該半導体記憶装置とを同一チップ上に混載することができるのである。
【００３０】
また、１実施の形態の半導体記憶装置では、
上記メモリセルにおける上記チャネル領域の両端に隣接して形成された２つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されている。
【００３１】
この実施の形態によれば、上記メモリセルにおける上記チャネル領域の両端に隣接して形成された２つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されているので、上記チャネル領域の両端に隣接して形成された２つの拡散領域が共に上記ゲート電極とオーバーラップしていないメモリセルに比較して、低電圧で書き込みを行うことが可能になる。したがって、上記第２昇圧回路中の容量成分の面積を小さく形成することが可能になり、より高集積な半導体記憶装置を実現することができる。
【００３２】
また、この発明の半導体記憶装置の書き込み方法は、
上記半導体記憶装置における上記メモリセルへの書き込みの際には、上記メモリセル選択回路から上記第２昇圧回路に上記出力電圧としてパルス電圧を出力する
ことを特徴としている。
【００３３】
上記構成によれば、上記半導体記憶装置における上記メモリセル選択回路から上記第２昇圧回路への出力電圧をパルス電圧にすることによって、データの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルにおいて電流が消費されるために上記第２昇圧回路で昇圧された電圧が下がってしまう場合であっても、上記メモリセル選択回路からの入力電圧まで低下する前に上記所定電圧に昇圧することが可能になる。
【００３４】
したがって、上記メモリセルにおいて電流が消費されるために上記第２昇圧回路で昇圧された電圧が下がってしまう場合であっても、安定して上記メモリセルに上記所定電圧を供給することができる。
【発明の効果】
【００３５】
以上より明らかなように、この発明の半導体記憶装置は、メモリセル選択回路とメモリセルアレイとの間に、上記メモリセル選択回路からの出力電圧を上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第２昇圧回路を配置したので、電源電圧を昇圧して上記メモリセル選択回路に供給する第１昇圧回路は、少なくとも上記所定電圧まで昇圧すればよく、上記所定電圧以上の高圧まで昇圧する必要はない。したがって、上記第１昇圧回路,上記メモリセル選択回路および上記第２昇圧回路を構成するトランジスタとして、耐圧が上記所定電圧を少し超える電圧に設定された通常トランジスタを使用することができ、製造工程の増加に繋がる高耐圧トランジスタを別途作成する必要はない。
【００３６】
すなわち、この発明によれば、半導体記憶装置の製造工程を簡略化して、製造コストを低減することができる。
【００３７】
さらに、演算処理等を行なうロジック回路と同一チップ上に混載してロジック混載メモリを作成する際に、高耐圧トランジスタを別途作成する必要がなく、上記ロジック回路のみを作成する場合に比べて工程が増加しない。したがって、上記ロジック混載メモリを安価に作成することができる。
【発明を実施するための最良の形態】
【００３８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３９】
・第１実施の形態
図１は、本実施の形態の半導体記憶装置における概略構成を示す図である。図１において、Ｔ０〜Ｔ３はＮ型ＭＯＳトランジスタであり、Ｃ１〜Ｃ３はキャパシタンスであり、２１はメモリセル選択回路であり、２２はメモリセルアレイであり、２３,２４はインバーターである。そして、Ｎ型ＭＯＳトランジスタＴ０〜Ｔ２およびキャパシタンスＣ１,Ｃ２は第１昇圧回路２５を構成しており、インバーター２３,２４,キャパシタンスＣ３およびＮ型ＭＯＳトランジスタＴ３は第２昇圧回路２６を構成している。
【００４０】
上記第１昇圧回路２５において、Ｎ型ＭＯＳトランジスタＴ０〜Ｔ２は直列に接続されており、夫々のＮ型ＭＯＳトランジスタＴ０〜Ｔ２のゲートは、夫々のＮ型ＭＯＳトランジスタＴ０〜Ｔ２の(つまり、自らの)ソースに接続されている。また、ノードＮ１,Ｎ２にはキャパシタンスＣ１,Ｃ２が接続されており、ノードＮ１,ノードＮ２には、キャパシタンスＣ１,Ｃ２を通して、図９に示すパルス電圧ＰＡおよびパルス電圧ＰＢが印加されるようになっている。また、Ｎ型ＭＯＳトランジスタＴ０は逆流防止用のトランジスタである。ここで、キャパシタンスＣとＮ型ＭＯＳトランジスタＴとの組み合わせは第１昇圧回路２５の基本構成単位となっており、図１に示す第１昇圧回路２５は２段構成となっている。
【００４１】
上記第１昇圧回路２５からの出力は、メモリセルアレイ２２中から所望のメモリセルを選択するメモリセル選択回路２１に入力される。そして、メモリセル選択回路２１の出力は、第２昇圧回路２６を介してメモリセルアレイ２２における上記選択されたメモリセルに印加される。ここで、第２昇圧回路２６は、上述したように、２つのインバーター２３,２４と、キャパシタンスＣ３と、Ｎ型ＭＯＳトランジスタＴ３とによって構成されている。第２昇圧回路２６は、上述の構成をとることによって、メモリセルアレイ２２中の印加すべきメモリセルの直前で電圧を昇圧することが可能になる。
【００４２】
以下、図１に示す本実施の形態における半導体記憶装置の動作について説明する。ここで、Ｎ型ＭＯＳトランジスタＴ０〜Ｔ２の閾値をＶthとする。
【００４３】
先ず、上記パルス電圧ＰＡをＧndにする一方、パルス電圧ＰＢをＶddにすると、オンとなったトランジスタＴ０を通してキャリアが電源から流れ込み、ノードＮ１の電圧は電源電圧ＶddからＮ型ＭＯＳトランジスタＴ０の閾値を引いた(Ｖdd−Ｖth)となる。次に、パルス電圧ＰＡをＶddにする一方、パルス電圧ＰＢをＧndにすると、Ｎ型ＭＯＳトランジスタＴ０はオフし、オンとなったＮ型ＭＯＳトランジスタＴ１を通してノードＮ１のキャリアがノードＮ２に移動する。上述のことを繰り返すことによって、パルス電圧ＰＡが電源電圧Ｖddの場合には、最終的には、ノードＮ１の電位は(２＊Ｖdd−Ｖth)まで上昇し、ノードＮ２の電位は(２＊Ｖdd−２＊Ｖth)まで上昇する。すなわち、上記昇圧回路における１段当たり(Ｖdd−Ｖth)の昇圧が可能となり、図１に示す第１昇圧回路２５の最大出力電圧Ｖoutは、３＊(Ｖdd−Ｖth)となるのである。
【００４４】
次に、上記メモリセル選択回路２１によって、上記第１昇圧回路２５からの出力を受けてメモリセルアレイ２２の中から所望のメモリセルが選択された後、メモリセル選択回路２１からの出力電圧はＮ型ＭＯＳトランジスタＴ３を通ってノードＮ４に印加される。そして、ノードＮ４に印加され電圧はインバーター２３,２４とキャパシタンスＣ３とを通してさらに昇圧され、メモリセル書き換えに必要な電圧まで引き上げられる。
【００４５】
ここで、上記メモリセル選択回路２１と上記選択された所望のメモリセルとの間に第２昇圧回路２６を有していない従来の半導体記憶装置の場合には、上記所望のメモリセルに到達するまでに電圧が下がってしまうために、メモリセルの書換えに例えば５Ｖが必要であるとすると、昇圧回路では７Ｖ程度の高電圧を発生させる必要がある。そのため、通常トランジスタ以外に７Ｖ以上の電圧に耐えることができる高耐圧トランジスタが必要なのである。
【００４６】
これに対して、本実施の形態の半導体記憶装置の場合には、上記メモリセル選択回路２１とメモリセルアレイ２２との間に第２昇圧回路２６が存在するため、第１昇圧回路２５によって５Ｖ程度まで電源電圧Ｖddから昇圧させた後に、メモリセル選択回路２１を通過すること等によって電圧が下がっても、第２昇圧回路２６によってメモリセルアレイ２２の直前で再度５Ｖに昇圧することができる。したがって、各Ｎ型ＭＯＳトランジスタに掛る最大電圧は５Ｖ程度となるのである。
【００４７】
その結果、通常トランジスタの耐圧を５Ｖを少し越える程度に設定すれば、製造工程の増加に繋がる高耐圧トランジスタを上記通常トランジスタとは別に作成する必要がなくなり、製造工程が簡略化できると共に、低コストで本半導体記憶装置を作成することが可能になるのである。
【００４８】
ここで、本半導体記憶装置におけるメモリセルアレイ２２中のメモリセルは、導電性の電荷蓄積領域に電荷を保持する所謂フローティングゲート構造の不揮発性メモリであっても良いし、例えばシリコン窒化膜等の絶縁性の電荷蓄積領域に電荷を蓄積する所謂ＭＯＮＯＳ(Metal Nitride Oxide Semiconductor)構造の不揮発性メモリであっても良い。
【００４９】
・第２実施の形態
本実施の形態においては、上記第１実施の形態において図１に示す半導体記憶装置の書き込み方法について述べる。
【００５０】
図２に、図１に示す半導体記憶装置におけるノードＮ３,Ｎ４での電圧波形を示す。図２において、ＶＮ３はノードＮ３での電圧を示し、ＶＮ４a,ＶＮ４bはノードＮ４での電圧を示す。
【００５１】
図１に示す半導体記憶装置におけるメモリセルアレイ２２のメモリセルでは、書換えの際において、昇圧された電圧が電流を消費しない場合、例えば昇圧された電圧がメモリセルのゲートに印加される場合には、図２におけるＶＮ４aのように、昇圧された電圧が減少することはない。ところが、昇圧された電圧がメモリセルのドレインに印加される場合には、電流を消費するため、昇圧された電圧が図２におけるＶＮ４bのようにＶＮ３まで減少してしまう。
【００５２】
そこで、本実施の形態の半導体記憶装置における書き込み方法においては、発生させた高電圧が電流を消費する場合には、メモリセル選択回路２１を制御して、図３に示すように、ノードＮ３に与える電圧波形をパルス状にするのである。このようにメモリセル選択回路２１を制御することによって、ノードＮ４の電圧は、図３にＶＮ４で示すように、ＶＮ３まで減少する前に直ぐに所望の電圧(例えば上記５Ｖ)まで再昇圧されることになる。したがって、昇圧された高電圧が電流を消費する場合であっても、メモリセル書換えに必要な電圧を確保することができるのである。
【００５３】
・第３実施の形態
図４は、本実施の形態の半導体記憶装置における第１昇圧回路,メモリセル選択回路および第２昇圧回路に使用される通常トランジスタと、メモリセルアレイのメモリセルに使用されるゲート電極の側壁に電荷蓄積領域を備えたトランジスタとを、同一半導体基板上に形成した状態の断面図である。尚、上記第１昇圧回路,メモリセル選択回路および第２昇圧回路は、上記第１実施の形態における第１昇圧回路２５,メモリセル選択回路２１および第２昇圧回路２６と同じであり、詳細な説明は省略する。
【００５４】
図４において、左側に通常トランジスタ３１を示し、右側にメモリセル３２を示している。
【００５５】
上記通常トランジスタ３１は、素子分離領域３４およびウエル３５が形成されている半導体基板３３上に、ゲート絶縁膜３６、ゲート電極３７、酸化膜３８/電荷蓄積膜３９a/酸化膜４０から成るサイドウォール４１a、酸化膜３８/電荷蓄積膜３９b/酸化膜４０から成るサイドウォール４１b、低濃度不純物拡散領域４２a、低濃度不純物拡散領域４２b、高濃度不純物拡散領域４３a、および、高濃度不純物拡散領域４３bが形成されて構成されている。
【００５６】
また、上記メモリセル３２は、素子分離領域３４およびウエル３５が形成されている半導体基板３３上に、ゲート絶縁膜３６、ゲート電極３７、酸化膜３８/電荷蓄積膜３９a/酸化膜４０から成るサイドウォール４１a、酸化膜３８/電荷蓄積膜３９b/酸化膜４０から成るサイドウォール４１b、高濃度不純物拡散領域４３a、および、高濃度不純物拡散領域４３bが形成されて構成されている。
【００５７】
上記ゲート絶縁膜３６は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばシリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,酸化アルミニウム膜および酸化ハフニウム膜等を用いることができる。その中でも、上記シリコン酸化膜が好ましい。ゲート絶縁膜３６の膜厚は１nm〜１０nm程度の膜厚にするのが好ましい。ここで、本実施の形態においては、通常トランジスタ３１とメモリセル３２とのゲート絶縁膜３６の膜厚を同一にしているが、異なっていてもよい。
【００５８】
上記ゲート電極３７は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばポリシリコン膜,コバルトシリサイド膜,チタンシリサイド膜,ニッケルシリサイド膜およびそれらの複合膜等を用いることができる。また、電荷蓄積膜３９aおよび電荷蓄積膜３９bは、電荷を内部に蓄積する機能を有するものであれば特に限定されるものではなく、例えばシリコン窒化膜および絶縁膜中にドット状の電荷蓄積領域を有する膜等を用いることができる。
【００５９】
ここで、上記通常トランジスタ３１のサイドウォール４１a下およびサイドウォール４１b下の半導体基板３３には、低濃度不純物拡散領域４２aおよび低濃度不純物拡散領域４２bが存在する。したがって、通常トランジスタ３１のサイドウォール４１a中およびサイドウォール４１b中の電荷蓄積膜３９aまたは電荷蓄積膜３９bに電子が入っても、通常トランジスタ３１の閾値は変化しない。
【００６０】
これに対して、上記メモリセル３２のサイドウォール４１a下およびサイドウォール４１b下の半導体基板３３には低濃度不純物拡散領域が存在しない。したがって、メモリセル３２のサイドウォール４１a中およびサイドウォール４１b中の電荷蓄積膜３９aあるいは電荷蓄積膜３９bに電子が入ると、メモリセル３２の閾値が変化する。その結果、メモリセル３２は、不揮発性メモリとして機能することができるのである。
【００６１】
上記構成のメモリセル３２の動作は以下の通りである。ここで、データの書き込み状態とは、電荷蓄積膜３９a中あるいは電荷蓄積膜３９b中に電子が保持されている状態、つまり、メモリセル３２を構成するメモリトランジスタの閾値が高い状態であるとする。これに対して、データの消去状態とは、電荷蓄積膜３９a中および電荷蓄積膜３９b中に電子が無い状態、つまり、メモリセル３２を構成するメモリトランジスタの閾値が低い状態であるとする。
【００６２】
また、上記メモリセル３２は、電荷保持層として、その内部にトラップ準位を含む絶縁膜である電荷蓄積膜３９aおよび電荷蓄積膜３９bを有しているため、ゲート電極３７の左右に在る２つのサイドウォール４１a,４１bの夫々に独立してデータを記憶させることができる。つまり、メモリセル３２(１つのメモリトランジスタ)は、２ビットを記憶することが可能なのである。
【００６３】
先ず、上記メモリセル３２を構成するメモリトランジスタの電荷蓄積膜３９aへのデータの書き込みは、高濃度不純物拡散領域４３aに５[Ｖ]を、高濃度不純物拡散領域４３bに０[Ｖ]を、ゲート電極３７に５[Ｖ]を、半導体基板３３に０[Ｖ]を、印加することによって、高濃度不純物拡散領域４３a付近のチャネル領域に発生するホットエレクトロンを電荷蓄積膜３９aにトラップさせることによって行う。
【００６４】
これに対して、上記電荷蓄積膜３９aに書き込まれたデータの読み出しは、所謂リバースリードにより行う。すなわち、ゲート電極３７に約３[Ｖ]を、高濃度不純物拡散領域４３bに１.５[Ｖ]を、高濃度不純物拡散領域４３aおよび半導体基板３３に０[Ｖ]を、印加することによって、ソースドレイン間に流れる電流量の大小によりデータを判別する。つまり、電荷蓄積膜３９a中に電子が一定以上存在すると、電荷蓄積膜３９a下のチャネル領域の閾値が上昇し、ソースドレイン間に流れる電流量が少なくなるため、書き込み状態であると判別することができる。その場合、書き込まれた電荷蓄積膜３９aとは逆側の電荷蓄積膜３９b中に電子が有っても無くても、上記読み出し時の電圧によれば、電荷蓄積膜３９b下のチャネル領域はピンチオフしているために、ソースドレイン間の電流量は電荷蓄積膜３９bの影響を受けない。つまり、１つのメモリセル３２(１つのメモリトランジスタ)から、２ビットを独立に読み出すことが可能になるのである。
【００６５】
尚、上記電荷蓄積膜３９bに対するデータの書き込みおよび読み出しは、上述した電荷蓄積膜３９aへの書き込みおよび読み出しの場合と、高濃度不純物拡散領域４３aと高濃度不純物拡散領域４３bとへの印加電圧を逆にすることによって、上述と全く同じ方法によって実現することができる。
【００６６】
次に、上記電荷蓄積膜３９aあるいは電荷蓄積膜３９bに書き込まれたデータの消去は、バンド間トンネリングによるホットホールを電荷蓄積膜３９aおよび電荷蓄積膜３９bに注入することによって行う。具体的には、ゲート電極３７に−５[Ｖ]を、高濃度不純物拡散領域４３aおよび高濃度不純物拡散領域４３bに５[Ｖ]を、半導体基板３３に０[Ｖ]を、印加することによって、高濃度不純物拡散領域４３aおよび高濃度不純物拡散領域４３bの付近に発生するホットホールを電荷蓄積膜３９aおよび電荷蓄積膜３９bに注入して、トラップされている電子を中和することによって行う。
【００６７】
以上、上記ゲート電極３７の側壁に電荷蓄積領域を備えるタイプのメモリセル３２の構造および動作を説明したが、図４から分かるように、通常トランジスタ３１とメモリセル３２との違いは、メモリセル３２には低濃度不純物拡散領域４２aおよび低濃度不純物拡散領域４２bが無いことのみである。したがって、通常トランジスタ３１に低濃度不純物拡散領域形成用の不純物を注入する際に、メモリセル３２部分をレジストマスクによってマスクしておくだけで通常トランジスタ３１と同じプロセスでメモリセル３２を作成することが可能になる。
【００６８】
したがって、上記通常トランジスタ３１の耐圧を５Ｖを少し超える程度に設定すれば、メモリ書き換えに必要な高耐圧トランジスタが不要になる。然も、メモリセル３２を、通常トランジスタ３１のみを作成する場合に比して、工程の増加を伴うことなく作成することができる。そのために、本半導体記憶装置を通常トランジスタ３１とメモリセル３２とによって形成することができ、通常トランジスタ３１で構成されるロジック回路と同一チップ上に混載してロジック混載不揮発性メモリを作成する際に、通常トランジスタ３１から構成されるロジック回路のみを作成する場合に比較して、工程の増加がなく安価に作成することができるのである。
【００６９】
・第４実施の形態
図７は、本実施の形態の半導体記憶装置における第１昇圧回路,メモリセル選択回路および第２昇圧回路に使用される通常トランジスタと、メモリセルアレイのメモリセルに使用されるゲート電極の側壁に電荷蓄積領域を備えたトランジスタとを、同一半導体基板上に形成した状態の断面図である。尚、上記第１昇圧回路,メモリセル選択回路および第２昇圧回路は、上記第１実施の形態における第１昇圧回路２５,メモリセル選択回路２１および第２昇圧回路２６と同じであり、詳細な説明は省略する。
【００７０】
ここで、上記第３実施の形態の場合との違いは、上記第３実施の形態におけるメモリセル３２は、チャネルの両端に隣接して低濃度不純物拡散領域が形成されていないのに対して、本実施の形態におけるメモリセルでは、チャネルの片側のみに隣接して低濃度不純物拡散領域４２aが形成されていることである。尚、本実施の形態の上記メモリセルにおける低濃度不純物拡散領域４２a以外の構成は、上記第３実施の形態の場合と同様であり、同じ番号を付している。
【００７１】
図７において、左側に通常トランジスタ３１を示し、右側にメモリセル３２を示している。
【００７２】
上記通常トランジスタ３１は、素子分離領域３４およびウエル３５が形成されている半導体基板３３上に、ゲート絶縁膜３６、ゲート電極３７、酸化膜３８/電荷蓄積膜３９a/酸化膜４０から成るサイドウォール４１a、酸化膜３８/電荷蓄積膜３９b/酸化膜４０から成るサイドウォール４１b、低濃度不純物拡散領域４２a、低濃度不純物拡散領域４２b、高濃度不純物拡散領域４３a、および、高濃度不純物拡散領域４３bが形成されて構成されている。
【００７３】
また、上記メモリセル３２は、素子分離領域３４およびウエル３５が形成されている半導体基板３３上に、ゲート絶縁膜３６、ゲート電極３７、酸化膜３８/電荷蓄積膜３９a/酸化膜４０から成るサイドウォール４１a、酸化膜３８/電荷蓄積膜３９b/酸化膜４０から成るサイドウォール４１b、低濃度不純物拡散領域４２a、高濃度不純物拡散領域４３a、および、高濃度不純物拡散領域４３bが形成されて構成されている。
【００７４】
上記ゲート絶縁膜３６は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばシリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,酸化アルミニウム膜および酸化ハフニウム膜等を用いることができる。その中でも、上記シリコン酸化膜が好ましい。ゲート絶縁膜３６の膜厚は１nm〜１０nm程度の膜厚にするのが好ましい。ここで、本実施の形態においては、通常トランジスタ３１とメモリセル３２とのゲート絶縁膜の膜厚を同一にしているが、異なっていてもよい。
【００７５】
上記ゲート電極３７は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばポリシリコン膜,コバルトシリサイド膜,チタンシリサイド膜,ニッケルシリサイド膜およびそれらの複合膜等を用いることができる。また、電荷蓄積膜３９aおよび電荷蓄積膜３９bは、電荷を内部に蓄積する機能を有するものであれば特に限定されるものではなく、例えばシリコン窒化膜および絶縁膜中にドット状の電荷蓄積領域を有する膜等を用いることができる。
【００７６】
本実施の形態のように、上記メモリセル３２中におけるチャネルの片側に隣接して低濃度不純物拡散領域４２aが存在することによって、上記第３実施の形態のごとくメモリセル３２の両側に低濃度不純物拡散領域が存在しない場合に比較して、低電圧での書き込み動作が可能になる。これは、メモリセル３２におけるチャネルの片側に隣接して低濃度不純物拡散領域４２aが存在すると、メモリセル３２におけるチャネルの両側に低濃度不純物拡散領域が存在しない構造に比較して、メモリセル３２の書き込み時におけるメモリセル３２内での電圧降下を低く抑えることができるからである。
【００７７】
そのために、昇圧電圧量を低くすることができ、上記メモリセル選択回路と上記メモリセルアレイとの間に存在する上記第２昇圧回路中のキャパシタンスの容量を、小さく抑えることが可能になるのである。
【００７８】
以下、本実施の形態の半導体記憶装置の製造方法について、図５〜図７に従って詳細に説明する。
【００７９】
先ず、図５に示すように、半導体基板３３上に素子分離領域３４を形成する。尚、素子分離領域３４は、例えば酸化シリコン膜で構成され、ＬＯＣＯＳ(Local Oxidization of Silicon)法やＳＴＩ(Shallow Tranch Isoration)法等によって形成される。その後、Ｎ型通常トランジスタ用およびメモリセル用のＰ型ウエル３５が形成される。Ｐ型ウエル３５は、フォトリソグラフィー法あるいはイオン注入法によって、ボロン等のＰ型不純物を半導体基板３３中に注入することによって形成される。
【００８０】
その後、図６に示すように、上記ゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、例えば熱酸化法によって形成された膜厚１nm〜１０nm程度のシリコン酸化膜等で構成される。
【００８１】
次に、上記ゲート絶縁膜３６上にゲート電極３７を形成する。このゲート電極３７は、例えばＣＶＤ(Chemical Vapor Deposition)法等によって形成されたポリシリコン膜等から成る。その後、レジストをフォトグラフィー法によってパターニングした後、例えばＲＩＥ(Reactive Ion Etching)法等によってエッチングを行って、ゲート電極３７を形成する。
【００８２】
次に、図６に示すように、レジスト４４をフォトリソグラフィー法によってパターニングし、メモリセル３２のゲート電極３７を境界として片側をレジスト４４で覆う。そうした後、イオン注入法によって、砒素等のＮ型不純物を、注入エネルギー５ｋeＶ〜３０ｋeＶ、注入量１Ｅ１３[ｌ/cm2]〜１Ｅ１５[ｌ/cm2]程度で半導体基板３３中に注入して、低濃度不純物拡散領域４２a,４２bを形成する。
【００８３】
次に、図７に示すように、上記レジスト４４を除去した後、例えば熱酸化法によって酸化膜３８を形成する。その後、例えばＣＶＤ法によって、例えばシリコン窒化膜等で電荷蓄積膜３９を形成する。その後、例えばＣＶＤ法によって酸化膜４０を形成する。そうした後、エッチバック法によって酸化膜３８,電荷蓄積膜３９および酸化膜４０からなる積層膜をエッチバックすることにより、サイドウォール４１aおよびサイドウォール４１bを形成する。
【００８４】
その後、イオン注入法等によって、砒素等のＮ型の不純物を、注入エネルギー１０ｋeＶ〜５０ｋeＶ、注入量１Ｅ１４[ｌ/cm2]〜１Ｅ１６[ｌ/cm2]程度で半導体基板３３中に注入することによって、高濃度不純物拡散領域４３aおよび高濃度不純物拡散領域４３bを形成する。その後、活性化アニール工程等の公知の工程を経ることによって、通常トランジスタ３１およびメモリセル３２が形成される。
【００８５】
ここで、上記メモリセル３２におけるチャネル領域の両端に隣接して形成されている拡散領域のうち、一方はゲート電極３２とオーバーラップしており、もう一方はゲート電極３２とオーバーラップしていない。そのために、上記第３実施の形態のごとく、チャネル領域の両端に隣接して形成されている拡散領域がゲート電極３２とオーバーラップしていないメモリセル３２に対して、低電圧で書き込みを行うことが可能になる。
【００８６】
したがって、上記第２昇圧回路中のキャパシタンス(図１における第２昇圧回路２６中のキャパシタンスＣ３に相当)の面積を小さく形成することが可能になり、より高集積な半導体記憶装置を実現することができるのである。
【００８７】
以上のごとく、上記各実施の形態によれば、通常、不揮発性メモリの書き込み消去の際に必要であった高耐圧トランジスタが不要となり、製造工程が大幅に少なくなる。したがって、低コストでロジック混載不揮発性メモリ装置を製造することが可能になる。
【００８８】
また、上述したように、上記メモリセル３２として、ゲート電極３７のサイドウォール４１a,４１bに電荷蓄積膜３９a,３９bを有するメモリセルを用いることによって、通常トランジスタ３１のみを製造する場合に比べて工程を増加させることなく、第１昇圧回路２５および第２昇圧回路２６を含む本半導体記憶装置を、演算処理等を行うロジック回路と同一チップ上に混載することが可能になるのである。
【００８９】
以上の実施の形態は一例に過ぎず、半導体記憶装置の具体的な構成および動作についても、総ての点で例示であって、制限的なものではないと考慮されるべきである。この発明の範囲は、上記各実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での総ての修正や変形を含むものである。
【図面の簡単な説明】
【００９０】
【図１】この発明の半導体記憶装置における概略構成を示す図である。
【図２】図１におけるノードＮ３,Ｎ４での電圧波形を示す図である。
【図３】図１におけるメモリセル選択回路の制御の下にノードＮ３に与えられる電圧波形を示す図である。
【図４】図１とは異なる半導体記憶装置に使用される通常トランジスタとメモリセルトランジスタとを同一半導体基板上に形成した状態の断面図である。
【図５】図４に示す通常トランジスタおよびメモリセルトランジスタを同一チップに形成する方法を示す断面図である。
【図６】図５に続く形成方法を示す断面図である。
【図７】図４とは異なる通常トランジスタとメモリセルトランジスタとを同一半導体基板上に形成した状態の断面図である。
【図８】チャージポンプ型の昇圧回路を示す図である。
【図９】図８におけるキャパシタンスに与える電圧波形を示す図である。
【図１０】高耐圧トランジスタと通常トランジスタとを同一チップに形成する従来の方法を示す断面図である。
【図１１】図１０に続く形成方法を示す断面図である。
【図１２】図１１に続く形成方法を示す断面図である。
【符号の説明】
【００９１】
Ｔ０〜Ｔ３…Ｎ型ＭＯＳトランジスタ、
Ｃ１〜Ｃ３…キャパシタンス、
２１…メモリセル選択回路、
２２…メモリセルアレイ、
２３,２４…インバーター、
２５…第１昇圧回路、
２６…第２昇圧回路、
３１…通常トランジスタ、
３２…メモリセル、
３３…半導体基板、
３４…素子分離領域、
３５…ウエル、
３６…ゲート絶縁膜、
３７…ゲート電極、
３８…酸化膜、
３９a,３９b…電荷蓄積膜、
４０…酸化膜、
４１a,４１b…サイドウォール、
４２a,４２b…低濃度不純物拡散領域、
４３a,４３b…高濃度不純物拡散領域、
４４…レジスト。
【図１】
2008071454.tif 000003
【図２】
2008071454.tif 000004
【図３】
2008071454.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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