(57)【要約】【課題】  従来の電圧制御型水晶発振回路では、ＶＤＤと入力端子との間に保護ダイオードがあるため特性上問題があり、これを削除することが考えられるが、その場合ＥＳＤに対して弱くなるため、保護ダイオードの役割を担う代替手段が課題となる。【解決手段】本発明は、素子分離領域に囲まれ形成された第１のＮ型領域と、素子分離領域下の第１の高濃度Ｐ型領域と、第１のＮ型領域に接しＰＮ接合を形成する第１のＰ型領域と、素子分離領域を挟んで第１のＮ型領域と対向した位置に形成された第２のＮ型領域とを有し、第１のＰ型領域を接地電位、第１のＮ型領域を制御電圧に接続することで発振回路の可変容量素子を構成し、第２のＮ型領域を接地電位に接続することにより、第１のＮ型領域・第１の濃度Ｐ型領域・第２のＮ型領域とでＥＳＤ保護素子としてのスナップバックトランジスタを構成する。【選択図】図２
2008311398.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の基板領域の表面において、素子分離領域により囲まれて形成された第１のＮ型領域と、
前記素子分離領域下の前記基板領域の表面に形成された第１の高濃度Ｐ型領域と、
前記第１のＮ型領域に接しＰＮ接合を形成するよう前記第１のＮ型領域下に形成された第１のＰ型領域と、
前記基板領域の表面において、前記素子分離領域を挟んで前記第１のＮ型領域と対向した位置に形成された第２のＮ型領域とを有し、
前記第１のＰ型領域を前記基板領域を介して接地電位に接続し、前記第１のＮ型領域を外部圧電振動子の一端に接続すると共に、更に制御電圧入力端子に接続することで、前記ＰＮ接合により発振回路の可変容量素子を構成し、
前記第２のＮ型領域を前記接地電位に接続することにより、前記第１のＮ型領域、前記第１の濃度Ｐ型領域を含む前記基板領域、前記第２のＮ型領域とでＥＳＤ保護素子としてのスナップバックトランジスタを構成することを特徴とするＥＳＤ保護素子を有する半導体装置。
【請求項２】
前記基板領域の表面において、別の素子分離領域を挟んで前記第２のＮ型領域と対向した位置に形成された第３のＮ型領域と、
前記別の素子分離領域下に形成された第２の高濃度Ｐ型領域と、
前記第３のＮ型領域に接しＰＮ接合を形成するよう前記第３のＮ型領域下に形成された第２のＰ型領域を有し、
前記第１のＮ型領域と前記第３のＮ型領域を配線により共通電位に接続し、第１の高濃度Ｐ型領域と第２の高濃度Ｐ型領域を共通電位にすることにより前記可変容量素子をこれらの領域と一体化するよう構成し、前記第２のＮ型領域、前記第２の高濃度Ｐ型領域を含む前記基板領域、前記第３のＮ型領域とで構成されたＥＳＤ保護素子としてのスナップバックトランジスタを更に有することを特徴とする請求項１に記載のＥＳＤ保護素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ：Electro Static Discharge）に対する保護素子に関するものであり、特に、半導体基板表面のＰＮ接合による可変容量素子を有する半導体装置におけるＥＳＤ保護素子に関するものである。
【背景技術】
【０００２】
外部に水晶振動子が接続された発振回路に可変容量回路を設け、発振周波数を可変にしたものを電圧制御型水晶発振回路といい、可変容量回路は、例えば、半導体基板表面のＰＮ接合ダイオードによる可変容量素子を有している。そして、ＰＮ接合ダイオードのＰ領域は接地電位に接続され、Ｎ領域は外部から制御電圧が印加され、この制御電圧によって容量値が制御される。一般的な電圧制御型水晶発振回路は、例えば、特開平３−１５５２０６に開示されている。
【０００３】
次に、このような可変容量素子を用いた従来の回路構成および構造について図面を参照し説明する。図５は、従来の電圧制御型水晶発振回路における、可変容量素子に係わる外部端子まわりの構成を詳細に示す回路図である。ＶＤＤ（電源電位）端子４とＶＳＳ（接地電位）端子６との間に設けられた内部回路１は、反転増幅器や帰還抵抗など一般的な発振回路の構成であり、更に詳細な説明は省略する。
【０００４】
入力端子５は、内部回路１に対して水晶振動子が接続される端子であり、この入力端子５とＶＳＳ端子６との間には可変容量素子８が設けられている。図示していないが、可変容量素子８の入力端子５側には、別の端子を通じて制御電圧が与えられ、その容量値が調整される。また、この可変容量素子８は、入力端子５に静電気のようなサージが与えられたときの、内部回路１に対する保護素子としても機能する。さらに、ＶＤＤ端子４とＶＳＳ端子６との間、およびＶＤＤ端子４と入力端子６との間にも保護素子として、それぞれ保護ダイオード３、７が設けられている。
【０００５】
図６は、図５に示す可変容量素子８の構造に係わる素子断面図である。可変容量素子の基板領域となるＰ型ウエル領域１０の表面には、ＬＯＣＯＳ酸化膜による素子分離領域１１が可変容量素子１８を区画するように形成され、可変容量素子１８は、Ｐ型ウエル領域１０表面に形成されたＮ型領域１２と、このＮ型領域１２に接しＰＮ接合を形成するようＮ型領域１２下に形成されたＰ型領域１３とにより構成されている。そして、素子分離領域１１の外側のＰ型ウエル領域１０の表面には、高濃度のＰ型領域１４が形成されている。高濃度のＰ型領域１４はコンタクト領域となって、ポリシリコン配線などが接続形成され、そこからＰ型ウエル領域１４、Ｐ型領域１３に対する接地電位が与えられる。
【０００６】
【特許文献１】特開平３−１５５２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５に示された従来の電圧制御型水晶発振回路では、ＶＤＤ端子４と入力端子５との間に保護ダイオード７があるため、特性上問題があった。すなわち、本発振回路では可変容量素子８の制御端子に制御電圧を印加することで、容量値を変化させ、発振周波数を変化させるが、制御電圧が高くなったとき、可変容量素子８の容量値は小さく変化するが、保護ダイオード７にかかる電圧が低くなるため、保護ダイオード７の容量が大きくなることで、全体の容量変化が小さくなり容量可変比がとれず直線性が悪くなっていた。
【０００８】
保護ダイオード７の影響による回路特性の変化を防ぐため、保護ダイオード７を削除することが考えられるが、その場合ＥＳＤに対して非常に弱くなってしまうため、保護ダイオード７の役割を担う代替手段が課題となる。一方、可変容量素子８も保護素子として役割は果たすが、一般にそのブレークダウン電圧が高く、ＥＳＤサージを逃がすことが難しいため、過大なＥＳＤに対して不十分である。
【０００９】
本発明は、可変容量素子の容量変化の直線性を損なうことなく、所望のＥＳＤ耐性を実現する構造を持つ半導体装置のＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明におけるＥＳＤ保護素子を有する半導体装置は、Ｐ型の基板領域の表面において、素子分離領域により囲まれて形成された第１のＮ型領域と、前記素子分離領域下の前記基板領域の表面に形成された第１の高濃度Ｐ型領域と、前記第１のＮ型領域に接しＰＮ接合を形成するよう前記第１のＮ型領域下に形成された第１のＰ型領域と、前記基板領域の表面において、前記素子分離領域を挟んで前記第１のＮ型領域と対向した位置に形成された第２のＮ型領域とを有し、前記第１のＰ型領域を前記基板領域を介して接地電位に接続し、前記第１のＮ型領域を外部圧電振動子の一端に接続すると共に、更に制御電圧入力端子に接続することで、前記ＰＮ接合により発振回路の可変容量素子を構成し、前記第２のＮ型領域を前記接地電位に接続することにより、前記第１のＮ型領域、前記第１の濃度Ｐ型領域を含む前記基板領域、前記第２のＮ型領域とでＥＳＤ保護素子としてのスナップバックトランジスタを構成することを特徴とする。
【００１１】
また、前記基板領域の表面において、別の素子分離領域を挟んで前記第２のＮ型領域と対向した位置に形成された第３のＮ型領域と、前記別の素子分離領域下に形成された第２の高濃度Ｐ型領域と前記第３のＮ型領域に接しＰＮ接合を形成するよう前記第３のＮ型領域下に形成された第２のＰ型領域を有し、前記第１のＮ型領域と前記第３のＮ型領域を配線により共通電位に接続し、第１の高濃度Ｐ型領域と第２の高濃度Ｐ型領域を配線により共通電位に接続することにより前記可変容量素子をこれらの領域と一体化するよう構成し、前記第２のＮ型領域、前記第２の高濃度Ｐ型領域を含む前記基板領域、前記第３のＮ型領域とで構成されたＥＳＤ保護素子としてのスナップバックトランジスタを更に有することを特徴とする。
【発明の効果】
【００１２】
本発明におけるＥＳＤ保護素子は、可変容量素子の容量変化の直線性を損なうことなく、所望のＥＳＤ耐性を実現することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の好適な実施の形態を、添付図面を参照して説明する。図１は、本発明の実施の形態に係わる電圧制御型発振器の回路図である。そして、図２は、図１に示された可変容量素子の構造を示す断面図である。
【００１４】
図１に示す通り、ＶＤＤ端子２４とＶＳＳ端子２６との間には内部回路２１が設けられている。この内部回路２１は、従来技術同様に、反転増幅器や帰還抵抗など一般的な発振回路により構成であるため更に詳細な説明は省略する。入力端子２５は、抵抗２２を介し内部回路２１に対して水晶などの圧電振動子が接続される端子であり、この入力端子２５とＶＳＳ端子２６との間には可変容量素子２８が設けられている。
【００１５】
図示していないが、可変容量素子２８の入力端子２５側には、別の端子を通じて制御電圧が与えられ、その容量値が調整される。また、この可変容量素子２８は、入力端子２５に静電気のようなサージが与えられたときの、内部回路２１に対する保護素子としても機能する。さらに、ＶＤＤ端子２４とＶＳＳ端子２６との間にも保護素子として、保護ダイオード２３が設けられている。
【００１６】
本実施の形態に係わる電圧制御型発振器においては、従来技術で設けられていたＶＤＤ端子と入力端子との間の保護ダイオード（図１における参照番号７）が削除され、その代替となるＥＳＤ保護素子として、ＶＤＤ端子２４とＶＳＳ端子２６との間にスナップバックトランジスタ２９が設けられている。このスナップバックトランジスタ２９は、回路図上は新たに追加された構成ではあるが、構造上は従来に比べて一部の構造を変更するだけ実現可能である。
【００１７】
図２は、図１に示す可変容量素子の構造に係わる素子断面図である。可変容量素子の基板領域となるＰ型ウエル領域３０の表面には、ＬＯＣＯＳ酸化膜による素子分離領域３１が可変容量素子３８を区画するように形成され、可変容量素子３８は、Ｐ型ウエル領域３０表面に形成されたＮ型領域３２と、このＮ型領域３２に接しＰＮ接合を形成するようＮ型領域３２下に形成されたＰ型領域３３とにより構成されている。Ｎ型領域３２により構成されるノードａは、図１に示す回路上のノードａに対応する。
【００１８】
そして、素子分離領域３１の外側のＰ型ウエル領域３０の表面には、高濃度のＰ型領域３４が形成されている。高濃度のＰ型領域３４はコンタクト領域となって、メタル配線などが接続形成され、そこからＰ型ウエル領域３０、Ｐ型領域３３に対する接地電位が与えられる。Ｐ型領域３４により構成されるノードｂは、図１に示す回路上のノードｂに対応する。
【００１９】
各素子分離領域３１の下には、それぞれ高濃度のＰ型領域３６およびＰ型領域３７形成されている。このＰ型領域３６は、可変容量素子３８のブレークダウン電圧を下げる効果、そして、Ｐ型ウエル領域３０の表面が反転してしまうのを防ぐ効果がある。
【００２０】
また、Ｐ型領域３７がその下に形成された素子分離領域３１を挟み、Ｎ型領域３２と対向した位置には、Ｎ型領域３５が形成されている。このＮ型領域３５により構成されるノードcは、図１に示す回路上のノードcに対応する。そして、Ｎ型領域３５を、ＶＳＳ端子２６を通じて接地電位に接続することにより、Ｎ型領域３２、Ｐ型領域３７を含むＰ型ウエル領域３０、Ｎ型領域３５とでＥＳＤ保護素子としてのスナップバックトランジスタを構成する。
【００２１】
次に、図３及び図４を参照し、上述の構成に対応する半導体基板上でのレイアウトを説明する。図３は、図２に示した可変容量素子のレイアウトを示す平面図である。そして、図４は、図３のＡ部を拡大した平面図である。説明を明瞭にするため、図３及び図４に使われる参照番号は、図２と対応する構成要素には同じ番号を用いている。
【００２２】
図３に示すように、可変容量素子３８の一部であるＮ型領域３２（図４では、３２ａ及び３２ｂに対応する）は、行列状に複数位置され、これらは全て同電位となるように接続されている。すなわち、レイアウトでは複数領域に分割されているが、回路上では一つの可変容量素子である。また、３行４列の構成を図示しているが、これは単なる一例であって発明の範囲を限定するものではない。Ｎ型領域３２の下には、可変容量素子のＰＮ接合を構成するためＰ型領域３３（図４の３３ａ及び３３ｂに対応する）が形成されており、それぞれＮ型領域３２は素子分離領域３１で囲まれている。そして、素子分離領域３１下には、図４に示すようにＰ型領域３６、３７（図４では、３７ａ及び３７２ｂに対応する）が形成されている。
【００２３】
図を参照して、その上下に位置する２つのＮ型領域３２（３２ａ及び３２ｂ）間には、素子分離領域３１を挟んでＮ型領域３５が配置される。図２では、Ｎ型領域３２一箇所（可変容量素子）と、対応するＮ型領域３５（スナップバックトランジスタのエミッタ領域）のみの記載であるが、図３に示すように、隣接するスナップバックトランジスタでＮ型領域３５を共通にすることが可能である。対応関係を明瞭にするため、前述のレイアウトで表現されたスナップバックトランジスタで作られる回路を破線で記入した。
【００２４】
以上のように、本発明におけるＥＳＤ保護素子を有する半導体装置では、ＶＤＤ端子・入力端子間の保護ダイオードを削除したこと、入力端子・ＶＳＳ端子間に可変容量素子と一体化したスナップバックトランジスタを追加したこと、素子分離領域下の高濃度Ｐ型領域の形成により可変容量素子のブレークダウン電圧を下げたことにより、可変容量素子の容量変化の直線性を損なうことなく、所望のＥＳＤ耐性を実現することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係わる電圧制御型発振器の回路図である。
【図２】本発明の実施の形態に係わる可変容量素子の構造を示す断面図である。
【図３】図２に示した可変容量素子のレイアウトを示す平面図である。
【図４】図３のＡ部を拡大した平面図である。
【図５】従来技術に係わる電圧制御型発振器の回路図である。
【図６】従来技術に係わる電圧制御型発振器に用いられる可変容量素子の構造を示す断面図である。
【符号の説明】
【００２６】
１、２１  内部回路
３、７、２３  保護ダイオード
４、２４  ＶＤＤ端子
５、２５  入力端子
６、２６  ＶＳＳ端子
８、１８、２８、３８  可変容量素子
１０、３０  Ｐ型ウエル領域
１１、３１  素子分離領域
１２、３２、３２ａ、３２ｂ  Ｎ型領域
１３、３３、３３ａ、３３ｂ  Ｐ型領域
１４、３４  Ｐ型領域
３５  Ｎ型領域
３６、３７、３７ａ、３７ｂ  高濃度のＰ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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