(57)【要約】【課題】本発明は、このような事情に鑑みてなされたもので、レジスタのフィールド数を増加させることなく、複雑な回路を用いずに、ＭＲＳのレジスタ設定において、ＥＭＲＳのレジスタ設定を可能とする半導体装置及びそのテスト方法を提供する。【解決手段】本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、レジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、
半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、
該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路と
を有することを特徴とする半導体装置。
【請求項２】
複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、
半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第１のモードレジスタと、
該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第２のモードレジスタと、
該第２のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路と
を有することを特徴とする半導体装置。
【請求項３】
複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、
半導体装置の動作を規定するモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、
判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従った半導体装置のテスト動作を行う過程と
を有することを特徴とする半導体装置のテスト方法。
【請求項４】
複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、
半導体装置の動作を規定する第１のモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、
判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて第２のモードレジスタに対し、パラレルテストモードで行う動作モード情報を設定する過程と、
テスト回路が該第２のモードレジスタに設定された動作モード情報に従った半導体装置のテスト動作を行う過程と
を有することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストを容易にする機能が設けられた半導体装置、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）及びその試験方法に関する。
【背景技術】
【０００２】
従来の半導体装置、例えばＤＲＡＭには、動作を設定するため、ＭＲＳ（モードレジスタセット）及びＥＭＲＳ（拡張モードレジスタセット）の２つのモードレジスタが設けられており、ＤＲＡＭの動作モードを設定するために使用される。
ＭＲＳにおいて、ＤＤＲ−ＳＤＲＡＭの場合、レーテンシモード，バーストシーケンスやバースト長などを設定するために用いられる。
また、ＥＭＲＳにおいて、ＤＤＲ−ＳＤＲＡＭの場合、ＤＬＬの動作モードの設定、ＯＣＤ（オンチップドライバのインピーダンス調整）、ＰＡＳＬなどを設定するために用いられる。
半導体装置の試験を行う際、上記各モードレジスタにより、テストのコマンドを入力して、対応した試験を行わせている。
【０００３】
このため、テストの効率化のため、半導体装置におけるテスト回路において、モードレジスタの簡略化を行う構成も用いられている（例えば、特許文献１参照）。
しかしながら、テストによっては、試験対象のパッケージのピンの数に対して、少ないピンしか利用できない装置を用いるため、実際に行いたいＥＭＲＳにて設定する動作を行えず、必要な試験が行えない場合がある。
例えば、半導体装置の初期不良を検出するため、バーインテスト（以下ＢＴ：Ｂｕｒｎ−ｉｎ  Ｔｅｓｔ）を行い、初期故障モードを有する不具合品を除去するスクリーニングテストが行われている。
【０００４】
このバーインテストにおいては、初期不良のスクリーニングという目的から、多数の半導体装置に対して、高温のオーブン内で同時に通電を行い、初期故障モードを示す半導体装置を除去する必要がある。
このため、バーインテスト用装置においては、半導体装置を動作させるピン数を減少させ、すなわちテストピンの共通化を行い、半導体装置を駆動させるドライバ回路を減少させている。
したがって、ＤＲＡＭにおける各バンクを一斉に動作させており、バンクの切り替えが必要な動作を行うことができない。
【０００５】
このため、バーインテスト用装置の制御信号を出力する信号ピンの数に対応して、内部にシリアルに入力した複数ビットからなるモード信号を用い、テストのモード選択を行わせることにより、機能選択の制御を行う信号を入力する、半導体装置のピン数を削減することが考えられる（例えば、特許文献２参照）
【特許文献１】特開平０７−３１２０９８号公報
【特許文献２】特開平０７−０７９１５５号広報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示す方式においては、フィールド数が増加するため、ピン数が増加することとなり、ドライバ回路を削減することができないという問題がある。
また、特許文献２に示す方式においては、フィールド数を減少させることができ、ピン数を削減できるが、クロック回路等を使用し、複雑な回路を用いることにより、初期不良となる回路部分を増加させてしまう欠点がある。
本発明は、このような事情に鑑みてなされたもので、レジスタのフィールド数を増加させることなく、複雑な回路を用いずに、ＭＲＳのレジスタ設定において、ＥＭＲＳのレジスタ設定を可能とする半導体装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有し、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有することを特徴とする。
【０００８】
本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有し、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第１のモードレジスタと、該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第２のモードレジスタと、該第２のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路とを有することを特徴とする。
【０００９】
本発明の半導体装置のテスト方法は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有するテスト方法であり、半導体装置の動作を規定するモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従った半導体装置のテスト動作を行う過程とを有することを特徴とする。
【００１０】
本発明の半導体装置のテスト方法は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、半導体装置の動作を規定する第１のモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて第２のモードレジスタに対し、パラレルテストモードで行う動作モード情報を設定する過程と、テスト回路が該第２のモードレジスタに設定された動作モード情報に従った半導体装置のテスト動作を行う過程とを有することを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、バーインテストなどの複数の半導体装置を一括してテストするパラレルテストを行う場合、バーインテストのドライバ回路が少なく、従来行うことができなかったＥＭＲＳの機能をパラレルテストにおいてテストすることができ、初期不良の検出効率を向上させることが可能となる効果が得られる。
【発明を実施するための最良の形態】
【００１２】
＜第１の実施形態＞
本発明における第１の実施形態による半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、これら半導体装置を一括してテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、モードレジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応した端子のピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有している。ここで、上記テストモード情報及び動作モード情報は、本実施形態における設定信号である。
ＭＲＳ及びＥＭＲＳにおける各モードとも、ＪＥＤＥＣ（Joint Electron Device Engineering Council）にて規定されているため、半導体装置の起動時に行う初期化シーケンスに含まれており、バーインテストなどにて初期不良の検出を行うことは必要である。
【００１３】
以下、本発明の第１の実施形態による半導体装置を図面を参照して説明する。図１は同実施形態による半導体装置のモードレジスタの構成例を示すブロック図である。
バッファ１０１〜１１０は、それぞれ端子ＣＬＫ，Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ４，Ａ５，Ａ６から入力される信号の波形整形及びレベル調整を行い次段へ出力する。ディレイ１２１は、バッファ１０１から入力されるＣＬＫ信号を、予め設定されているディレイ時間だけ遅らせて出力する。Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ４，Ａ５，Ａ６は、アドレス端子である。
ラッチ１２２〜１３０（モードレジスタ）は、「Ｈ」レベルにて入力信号を設定して出力信号として出力し、「Ｌ」レベルにて出力信号を保持するものであり、ディレイ１２１から出力されるＣＬＫ信号が「Ｈ」レベルとなったタイミングにより、それぞれバッファ１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０から出力されている信号をラッチする。
【００１４】
アンド回路１４２〜１４６及び１４８は、入力端子が２つあるいは３つあり、入力端子に接続された各端子からの信号の組み合わせにより、動作モード及びテストモードの設定のための信号を生成する。
インバータ１４９は、ラッチ１２２から出力される信号（Ａ７信号）を反転して、／Ａ７信号として出力する。
アンド回路１５１，１５２，１５３，１５６は、入力端子が２つあり、インバータ１４９の出力が「Ｈ」レベルの時、それぞれラッチ１２３，アンド回路１４２，ラッチ１２６，アンド回路１４５の出力する信号を出力し、インバータ１４９の出力が「Ｌ」のとき、「Ｌ」レベルを出力する。
【００１５】
アンド回路１５４，１５５，１５７は、入力端子が２つあり、ラッチ１２２の出力が「Ｈ」レベルの時、それぞれアンド回路１４３，アンド回路１４４，アンド回路１４６の出力する信号を出力し、ラッチ１２２の出力が「Ｌ」のとき、「Ｌ」レベルを出力する。
アンド回路１４１は、ＣＬＫ（外部から供給される駆動クロック）信号とＭＲＳイネーブル信号とがともに「Ｈ」となった後、ＣＬＫ信号が「Ｌ」レベルとなったタイミングにおいて、ラッチ１６１〜１６７に対してラッチ信号を出力する。
アンド回路１４７は、上記ＣＬＫ信号とＥＭＲＳイネーブル信号とがともに「Ｈ」となった後、ＣＬＫ信号が「Ｌ」レベルとなったタイミングにおいて、ラッチ１６８に対してラッチ信号を出力する。
【００１６】
ラッチ回路１６１〜１６７は、「Ｌ」レベルにて入力信号を設定して出力信号として出力し、「Ｈ」レベルにて出力信号を保持するものであり、アンド回路１４１が出力するラッチ信号により、それぞれアンド回路１５１，１５２，１５３，１５４，１５５，１５６，１５７の出力をラッチする。
ラッチ回路１６９は、「Ｌ」レベルにて入力信号を設定して出力信号として出力し、「Ｈ」レベルにて出力信号を保持するものであり、アンド回路１４７が出力するラッチ信号により、アンド回路１４８の出力をラッチする。
セレクタ１６８は、ラッチ１６４の出力レベル（「Ｈ」または「Ｌ」レベル）により、ラッチ１６７またはラッチ１６９の出力のいずれか、例えば、ラッチ１６４の出力が「Ｈ」レベルの場合、ラッチ１６９の出力信号を出力し、ラッチ１６４の出力が「Ｌ」レベルの場合、ラッチ１６７の出力信号を出力する。
【００１７】
次に、図１及び図２を用い、本実施形態の半導体装置のテスト方法における動作を説明する。例えば、半導体装置がＳＤＲＡＭである場合、起動時の初期化シーケンスによって、各レジスタへの情報（ＭＲＳテストモード、ＭＲＳ通常動作モード、ＥＭＲＳの拡張動作モード）の書き込みを、コマンド書き込みによって、モードレジスタ、すなわちラッチ１２２〜１３０の設定を、アドレスの端子Ａ７，Ａ８，Ａ９，Ａ１０，Ａ１１，Ａ１２，Ａ４，Ａ５，Ａ６から各対応する設定信号を入力して行う。ここで、オペレータがこの設定信号を入力、あるいは、検査装置が予め設定されている設定信号を半導体装置に与える。
【００１８】
また、第１の実施形態においては、初期状態、すなわち、半導体装置の電源投入時には、図３におけるすべてのラッチがリセット（「Ｌ」レベル出力）される。図２（ａ）は半導体装置の各端子（ピン）とＭＲＳにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するモード設定における設定信号のビット範囲を示している。本実施形態の場合、設定信号ＴＭがテストモード（「Ｈ」レベル）とするか、通常動作モード（「Ｌ」レベル）とするかが設定され、図２（ａ）の下の欄は設定信号ＴＭ（端子Ａ７から入力される信号）が「Ｌ」レベルの場合であり、通常動作モードにおける設定信号の組み合わせとなっている。
【００１９】
例えば、半導体装置がＳＤＲＡＭである場合、設定信号ＰＤがアクティブパワーダウン制御信号であり、設定信号ＷＲがオートプリチャージのライトリカバリ制御信号であり、設定信号ＤＬＲがＤＬＬ回路のリセット制御信号であり、設定信号ＣＬがＣＡＳレイテンシ制御信号であり、設定信号ＢＴがバーストタイプ制御信号であり、設定信号ＢＬがバースト長指定信号である。すなわち、図１のラッチ１６１の出力がＤＬＲのモードを設定し、ラッチ１６２の出力がＷＲのモードを設定し、ラッチ１６３の出力がＰＤのモードを設定し、ラッチ１６６の出力がＣＬのモードの設定を行う。
【００２０】
一方、図２（ｂ）は、半導体装置の各端子（ピン）とＭＲＳにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するＭＲＳのテストモード設定における設定信号のビット範囲を示している。この図２（ｂ）においては、設定信号ＴＭが「Ｈ」レベルの場合であり、テストモードにおける設定信号の組み合わせとなっている。例えば、設定信号Test＿A及び設定信号Test＿BがＭＲＳのテストモードを設定し、この設定信号Test＿Aがパラレルテストのモード設定を行うとすると、ラッチ１６４の出力する設定信号Test＿Aが「Ｈ」レベルの場合、セレクタ１６８はＥＭＲＳにおけるテストのＯＣＤのモードの設定を行うこととなる。そして、後段のテスト回路（図示せず）は、上述のように設定されたＭＲＳのテストモード及びＥＭＲＳの動作モードにより、対応する各回路を動作させて動作テストを行う。
【００２１】
すなわち、セレクタ１６８は設定信号Test＿Aが「Ｈ」レベルとなり、パラレルテストモードとなったことを検出すると、ＥＭＲＳのモードレジスタに含まれるテストモードを設定することができる。
したがって、本実施形態においては、ＭＲＳのテストモードによって、各々のテストモードに対応させて、組み合わせて動作させるＥＭＲＳのテストモードを設定しておくことにより、ＭＲＳのテストモードの設定時に、パラレルテスト等にて同時に必要なＥＭＲＳのテストモードの設定を行うことができる。
【００２２】
図２（ｃ）は、半導体装置の各端子（ピン）とＥＭＲＳにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するＥＭＲＳのモード設定における設定信号のビット範囲を示している。例えば、半導体装置がＳＤＲＡＭである場合、設定信号ＱoffがＤＱ端子ディセーブル信号であり、設定信号ＲＤＱＳがＲＤＱＳ端子イネーブル信号であり、設定信号ＤＱＳがＤＱＳ端子イネーブル信号であり、設定信号ＯＣＤがＯＣＤキャリブレーション設定信号であり、設定信号ＡＬが負荷レイテンシ制御信号であり、設定信号ＲttがＯＤＴイネーブル信号であり、設定信号ＤＩＣが出力インピーダンス信号であり、設定信号ＤＬＬがＤＬＬ回路イネーブル信号である。すなわち、図１のラッチ１６１の出力がＤＬＲのモードを設定し、ラッチ１６２の出力がＷＲのモードを設定し、ラッチ１６３の出力がＰＤのモードを設定し、ラッチ１６６の出力がＣＬのモードの設定を行う。ＥＭＲＳは、バンクアドレスの端子ＢＡ０，ＢＡ１，ＢＡ２がいずれか「Ｈ」レベルである場合に設定される。パラレルテストにおいては、すでに述べたように、端子ＢＡ０，ＢＡ１，ＢＡ２をすべて共通化して用いるため、オール「Ｌ」レベルのＭＲＳのテストモードしか設定できない。
本実施形態においては、図２（ｃ）のＥＭＲＳのモードから予め、ＭＲＳのテスト時に組み合わせて行いたい動作モードを設定できるようにすることが特徴である。
また、図１にて記載したテストモード以外にも、アドレス端子から入力される設定信号の信号レベル（「Ｈ」レベル及び「Ｌ」レベル）の組み合わせから、より多くのＭＲＳのテストモードに対応させて、ＥＭＲＳの動作モードを組み合わせてテストすることが可能である。
【００２３】
＜第２の実施形態＞
本発明の第２の実施形態は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第１のモードレジスタ（例えば、ラッチ１２２〜１３０）と、第１のモードレジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第２のモードレジスタ（例えば、ラッチ１６９）と、第２のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路とを有する。
【００２４】
第２の実施形態において、第１の実施形態と同様な構成については同一の符号を付し、説明を省略する。以下、第１の実施形態と異なる構成について説明する。また、第１の実施形態と同様に、初期状態、すなわち、半導体装置の電源投入時には、図３におけるすべてのラッチがリセット（「Ｌ」レベル出力）される。
大きく異なる点は、設定信号ＴＭ及び設定信号Ｔest＿Aをともに「Ｈ」レベルとした状態にて、設定信号Test＿Aを２回（ＣＬＫ信号を２回入力する）書き込むことにより、ラッチ２０１の出力が「Ｈ」レベルとなる。これにより、セレクタ１６８は、第１の実施形態と同様に、ラッチ１６９に設定されているＥＭＲＳにおける動作モードの設定を行う。
１回目の書き込みによって、ＭＲＳのテストモードへ遷移し、２回目の書き込みによって、設定信号Ｔest＿Aの「Ｈ」レベル入力により、パラレルテストのモードを設定し、このパラレルテストのモードにてＥＭＲＳに含まれるテスト項目を行うレジスタ設定が行われる。
【００２５】
ラッチ２０１及び２０２は、「Ｌ」レベルにて入力信号を設定して出力信号として出力し、「Ｈ」レベルにて出力信号を保持するものである。
すなわち、１回目の設定信号Ｔest＿Aの「Ｈ」レベル入力により、ラッチ１６４の出力が「Ｈ」レベルとなり、ラッチ２０１の出力が「Ｌ」レベルとなる。そして、２回目の設定信号Ｔest＿Aの「Ｈ」レベル入力により、ラッチ１６４の出力が「Ｈ」レベルとなり、ラッチ２０１の出力も「Ｈ」レベルとなる。これにより、セレクタ１６８は、ラッチ１６９にラッチされているＯＣＤのモードの設定信号を出力する。そして、後段のテスト回路（図示せず）は、上述のように設定されたＭＲＳのテストモード及びＥＭＲＳの動作モードにより、対応する各回路を動作させて動作テストを行う。
【００２６】
また、図２（ｄ）は、半導体装置の各端子（ピン）とＥＭＲＳにおけるレジスタとの対応関係を示す概念図であり、１段目（最上部）の欄が端子を示し、２段目（中央）の欄が端子に対応するＭＲＳのテストモード設定（１回目の書き込み）における設定信号のビット範囲を示し、３段目（最下部）の欄が端子に対応するＭＲＳのテストモード設定及びＥＭＲＳの動作設定（２回目の書き込み）における設定信号のビット範囲を示している。
ここで、図２（ｄ）からもわかるように、２回目の読み込みタイミングに対応して、ＯＣＤの動作モードを規定する設定信号を入力する。この結果、２回目のコマンドの読み込みにより、端子Ａ４，Ａ５、Ａ６にて設定したＯＣＤのモードがセレクタ１６８から出力され、このＯＣＤのモードに対応した動作のテストをパラレルテストにて行うことができる。また、このとき、設定信号Ｔest＿Ｂのテストモードは、２回目の読み込みタイミングにより、ラッチ２０２に設定されることとなる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態による半導体装置のモードレジスタ回路の構成例を示すブロック図である。
【図２】本発明にて用いるレジスタにおける設定信号と端子との関係を示す概念図である。
【図３】本発明の第２実施形態による半導体装置のモードレジスタ回路の構成例を示すブロック図である。
【符号の説明】
【００２８】
１０１，１０２，１０３，１０４，１０５…バッファ
１０６，１０７，１−８，１０９，１１０…バッファ
１２１…ディレイ
１２２，１２３，１２４，１２５，１２６，１２７，１２８，１２９，１３０…ラッチ
１４１，１４２，１４３，１４４，１４５，１４６，１４７，１４８…アンド回路
１４９…インバータ
１５１，１５２，１５３，１５４，１５５，１５６，１５７…アンド回路
１６１，１６２，１６３，１６４，１６５，１６６，１６７，１６９…ラッチ
１６８…セレクタ
２０１，２０２…ラッチ
２０３，２０４…アンド回路
【図１】
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【図２】
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【図３】
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