(57)【要約】【課題】電流駆動回路において出力電流のばらつきを低減すること。【解決手段】目標階調に応じて、電流調整部２０および電流出力部３０の動作により階調が生成される。電流調整部２０では、中間電流Ｉｉｎｔとして、基準電流Ｉｒｅｆに対して第１係数を乗じた大きさの電流を生成し、電流出力部３０では、出力電流Ｉｏｕｔとして、中間電流Ｉｉｎｔに対して第２係数を乗じた大きさの電流を生成する。そして、上記第１係数が最小値のとき（最小階調のとき）のノード９００の電圧が、電流出力部３０のＰＭＯＳトランジスタＱ４１〜Ｑ４４の動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値が予め設定される。【選択図】図１
2008129383.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を生成する定電流源と、
第１電流として、目標階調に応じて調整される第１係数を前記基準電流に対して乗じた大きさの電流を、第１ノードに生成する電流調整部と、
前記第１ノードに並列に接続される複数のトランジスタと、各トランジスタのオン／オフを制御する制御回路とを含み、各トランジスタを流れる電流の総和の大きさである第２電流を出力する電流出力部であって、当該第２電流は、前記目標階調に応じた第２係数を前記第１電流に対して乗じた大きさの電流である電流出力部と、
を備え、
前記第１係数が最小値のときの前記第１ノードの電圧が、前記電流出力部のトランジスタの動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、前記第１係数の最小値が予め設定される
電流駆動回路。
【請求項２】
前記制御回路には、Ｎ個（Ｎ：整数）の論理信号が与えられ、
前記複数のトランジスタの各々のサイズ比が等しく設定され、かつ、複数のトランジスタの数が２の前記Ｎ乗であって、
前記制御回路は、前記Ｎ個の論理信号に基づいて、複数のトランジスタのオン／オフを制御する
請求項１記載の電流駆動回路。
【請求項３】
前記制御回路には、Ｎ個（Ｎ：整数）の論理信号が与えられ、
前記複数のトランジスタの中で少なくとも２個のトランジスタのサイズ比が異なるように設定され、かつ、複数のトランジスタの数が２の前記Ｎ乗よりも少なく、
前記制御回路は、前記Ｎ個の論理信号に基づいて、前記複数のトランジスタのオン／オフを制御する
請求項１記載の電流駆動回路。
【請求項４】
複数の行線と複数の列線の各交点に電流駆動型の発光素子が配列された表示パネルと、
前記行線を順次走査する走査部と、
前記列線に対して電流を供給する電流駆動部と、
を備えた表示装置であって、
前記電流駆動部は、
基準電流を生成する定電流源と、
第１電流として、目標階調に応じて調整される第１係数を前記基準電流に対して乗じた大きさの電流を、第１ノードに生成する電流調整部と、
前記第１ノードに並列に接続される複数のトランジスタと、各トランジスタのオン／オフを制御する制御回路とを含み、各トランジスタを流れる電流の総和の大きさである第２電流を出力する電流出力部であって、当該第２電流は、前記目標階調に応じた第２係数を前記第１電流に対して乗じた大きさの電流である電流出力部と、を有し、
前記第１係数が最小値のときの前記第１ノードの電圧が、前記電流出力部のトランジスタの動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、前記第１係数の最小値が予め設定される
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（エレクトロルミネッセンス）等、電流駆動によって発光する発光素子がマトリクス状に配列された表示パネルに対する電流駆動技術に関する。
【背景技術】
【０００２】
自発光素子として有機ＥＬ素子がマトリクス状に配列される表示パネルを備え、この有機ＥＬ素子を電流駆動する表示装置が知られている。有機ＥＬ素子を用いた表示装置は、低消費電力であるとともに、バックライトなどの照明部品を必要とせず、さらには、表示応答速度が非常に高速であるため、将来の表示装置として有望視されている。
【０００３】
上記表示装置において、有機ＥＬ素子の陽極側（アノード側）の電流駆動回路（陽極ドライバ）は、定電流に基づいて、表示の輝度に応じた階調の駆動電流を生成する。たとえば、下記特許文献１に開示された電流駆動回路は、カレントミラー回路を備え、このカレントミラー回路のミラー比を利用して多階調の駆動電流を生成している。
【特許文献１】特開２００３−２８８０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の電流駆動回路は、階調に応じた電流（階調電流）を生成する階調生成回路（上記特許文献１では「Ｄ／Ａ変換回路」に相当）と、その階調電流を増幅して出力する出力回路とを備える。しかしながら、階調電流が小さいほど出力回路の初段のカレントミラー回路を構成するＭＯＳＦＥＴのゲート・ソース間電圧ＶＧＳが小さくなるため、従来の階調生成回路では、出力回路からの電流（有機ＥＬ素子に供給される電流）が、そのＭＯＳＦＥＴの動作閾値電圧のばらつきの影響を受けやすくなる。したがって、出力電流のばらつきを低減し、表示素子の輝度ばらつきを低減する電流駆動回路および表示装置が望まれていた。
【課題を解決するための手段】
【０００５】
本発明の電流駆動回路は、基準電流を生成する定電流源と、電流調整部と、電流出力部とを備える。電流調整部は、第１電流として、目標階調に応じて調整される第１係数を基準電流に対して乗じた大きさの電流を、第１ノードに生成する。電流出力部は、第１ノードに並列に接続される複数のトランジスタと、各トランジスタのオン／オフを制御する制御回路とを含む。電流出力部は、各トランジスタを流れる電流の総和の大きさである第２電流を出力し、この第２電流は、目標階調に応じた第２係数を第１電流に対して乗じた大きさの電流である。この電流駆動回路では、第１係数が最小値のときの第１ノードの電圧が、電流出力部のトランジスタの動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値が予め設定される。
したがって、この電流駆動回路では、第１ノードの電圧が常に十分に高い値となるので、電流出力部のトランジスタの動作閾値電圧のばらつきによる第２電流の変動を少なくすることができる。
【０００６】
本発明の表示装置は、複数の行線と複数の列線の各交点に電流駆動型の発光素子が配列された表示パネルと、行線を順次走査する走査部と、列線に対して電流を供給する電流駆動部とを備えており、電流駆動部に対して本発明の電流駆動回路が適用される。
【発明の効果】
【０００７】
本発明の電流駆動回路によれば、出力電流のばらつきが低減する。また、本発明の表示装置によれば、表示素子に流れる電流のばらつきが低減するので、表示素子の発光時の輝度のばらつきが小さくなる。
【発明を実施するための最良の形態】
【０００８】
＜第１の実施形態＞
以下、本発明の電流駆動回路の第１の実施形態について説明する。
【０００９】
［電流駆動回路の構成］
先ず、本実施形態の電流駆動回路１の構成について図１を参照して説明する。図１は、本実施形態の電流駆動回路１の回路図である。
この電流駆動回路１は、４ビット階調（１６階調）の出力電流を生成する。図１に示すように、電流駆動回路１は、基準電流Ｉｒｅｆを生成する定電流源１０と、基準電流Ｉｒｅｆを目標階調に応じて調整した中間電流Ｉｉｎｔを生成する電流調整部２０と、出力電流Ｉｏｕｔを生成する電流出力部３０とを備える。この電流駆動回路１では、出力電流Ｉｏｕｔの階調は、電流調整部２０のみによって生成されるのではなく、電流調整部２０および電流出力部３０によって生成される。
なお、図１に示す各ＰＭＯＳトランジスタの動作閾値電圧はすべて等しいものとする。また、各トランジスタに表示される「ｍ」の値（ｍ＝１，ｍ＝１２等）は、各トランジスタのサイズ比、すなわち、Ｗ／Ｌ比（Ｗ：ゲート幅,Ｌ：ゲート長）に比例した値である。この「ｍ」の値によって、カレントミラー回路におけるミラー比が決定される。
【００１０】
図１において、定電流源１０は、ＰＭＯＳトランジスタＱ１０および抵抗Ｒ１０によって構成される。ＰＭＯＳトランジスタＱ１０では、ゲートとドレインとが短絡され、ソースが電源電位ＶＤＤに接続される。抵抗Ｒ１０の一端はＰＭＯＳトランジスタＱ１０のドレインに接続され、他端は接地される。この抵抗Ｒ１０によって、基準電流Ｉｒｅｆの大きさが調整可能となっている。なお、この定電流源１０として、図１に示した構成に限られず、当業者に知られた他の構成の回路を適用することもできる。
【００１１】
電流調整部２０は、各々がＰＭＯＳトランジスタＱ１０とカレントミラー回路を構成する複数のＰＭＯＳトランジスタＱ２１〜Ｑ２４と、ＰＭＯＳトランジスタＱ２１〜Ｑ２４のオン／オフをそれぞれ制御する複数のＰＭＯＳトランジスタＱ２５〜Ｑ２８と、目標階調に応じて調整した中間電流Ｉｉｎｔを生成するカレントミラー回路（ＮＭＯＳトランジスタＱ３１，Ｑ３２）と、ＰＭＯＳトランジスタＱ３０とを備える。
【００１２】
ＰＭＯＳトランジスタＱ２１〜Ｑ２４の各ゲートはＰＭＯＳトランジスタＱ１０のドレインに並列に接続され、これにより、ＰＭＯＳトランジスタＱ２１〜Ｑ２４は、ＰＭＯＳトランジスタＱ１０と、それぞれミラー比が１２、２、１、１となるカレントミラー回路を構成する。
ＰＭＯＳトランジスタＱ２５〜Ｑ２８の各ドレインは、それぞれＰＭＯＳトランジスタＱ２１〜Ｑ２４の各ソースと接続され、ＰＭＯＳトランジスタＱ２５〜Ｑ２８の各ソースは、電源電位ＶＤＤと接続される。本実施形態では、ＰＭＯＳトランジスタＱ２６，Ｑ２７は、それぞれゲートに与えられる選択信号ＳＥＬ１，ＳＥＬ０（ともにローアクティブ）に応じてオン／オフされ、結果として、ＰＭＯＳトランジスタＱ２２，Ｑ２３がオン／オフされる。ＰＭＯＳトランジスタＱ２５，Ｑ２８は、ゲートは接地され、常にオン状態となっている。なお、本実施形態において、選択信号は、本発明の論理信号に相当する。
【００１３】
ＮＭＯＳトランジスタＱ３１のゲートとドレインとが接続され、ＮＭＯＳトランジスタＱ３１，Ｑ３２のソースが接地される。これにより、ＮＭＯＳトランジスタＱ３１，Ｑ３２は、カレントミラー回路（ミラー比１：１）を構成する。ＰＭＯＳトランジスタＱ２１〜Ｑ２４の各ドレインは、並列にＮＭＯＳトランジスタＱ３１のドレインに接続される。したがって、ＮＭＯＳトランジスタＱ３２には、ＰＭＯＳトランジスタＱ２１〜Ｑ２４に各々流れる電流の総和の大きさの電流として、中間電流Ｉｉｎｔが流れるようになっている。
ＰＭＯＳトランジスタＱ３０のドレインは、ＰＭＯＳトランジスタＱ３０のゲートおよびＮＭＯＳトランジスタＱ３２のドレインと接続される。ここで、ＰＭＯＳトランジスタＱ３０のドレイン電圧（図１のノード９００の電圧）をＶｉｎｔとする。
【００１４】
図２は、選択信号ＳＥＬ０，ＳＥＬ１と、中間電流Ｉｉｎｔの値（基準電流Ｉｒｅｆとの比）との関係を示す図である。図２に示すように、中間電流Ｉｉｎｔの値が最小になるのは、選択信号ＳＥＬ０，ＳＥＬ１がともにハイレベル（Ｈレベル）の場合である。この場合には、ＰＭＯＳトランジスタＱ２２，Ｑ２３がともにオフ状態となるので、中間電流Ｉｉｎｔは、ＰＭＯＳトランジスタＱ２１（ミラー比：１２）とＰＭＯＳトランジスタＱ２４（ミラー比：１）との総和の大きさの電流（Ｉｒｅｆ×１３）となる。一方、中間電流Ｉｉｎｔの値が最大になるのは、選択信号ＳＥＬ０，ＳＥＬ１がともにローレベル（Ｌレベル）の場合である。この場合には、中間電流Ｉｉｎｔは、ＰＭＯＳトランジスタＱ２１〜Ｑ２４（それぞれミラー比：１２、２、１、１）の総和の大きさの電流（Ｉｒｅｆ×１６）となる。
【００１５】
電流出力部３０は、各々がＰＭＯＳトランジスタＱ３０とカレントミラー回路を構成する複数のＰＭＯＳトランジスタＱ４１〜Ｑ４４と、イネーブル信号ＥＮに応じてＰＭＯＳトランジスタＱ４１〜Ｑ４４のオン／オフをそれぞれ制御する複数のＰＭＯＳトランジスタＱ４５〜Ｑ４８と、目標階調に応じてノード９００とＰＭＯＳトランジスタＱ４１〜Ｑ４４の各ゲートとの間の導通／非導通を制御するスイッチ回路３１〜３４およびデコード回路３８とを有する。なお、スイッチ回路３１〜３４およびデコード回路３８は、本発明の制御回路を構成する。
【００１６】
ＰＭＯＳトランジスタＱ４１〜Ｑ４４の各ゲートは、それぞれスイッチ回路３１〜３４を介して、並列にノード９００（ＰＭＯＳトランジスタＱ３０のドレイン）と接続される。これにより、ＰＭＯＳトランジスタＱ４１〜Ｑ４４は、対応するスイッチ回路がオンしているときに、ＰＭＯＳトランジスタＱ３０と、ミラー比が１６となるカレントミラー回路を構成する。
ＰＭＯＳトランジスタＱ４５〜Ｑ４８の各ドレインは、それぞれＰＭＯＳトランジスタＱ４１〜Ｑ４４の各ソースと接続され、ＰＭＯＳトランジスタＱ４５〜Ｑ４８の各ソースは、電源電位ＶＤＤと接続される。本実施形態では、ＰＭＯＳトランジスタＱ４５〜Ｑ４８のゲートに与えられるイネーブル信号ＥＮが常にローレベル（Ｌレベル）となっており、ＰＭＯＳトランジスタＱ４５〜Ｑ４８は常にオン状態となっている。
出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ４１〜Ｑ４４の各ドレインが並列に接続される。これにより、出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ３０とのミラー比に応じてＰＭＯＳトランジスタＱ４１〜Ｑ４４に各々流れる電流の総和の大きさの電流として、出力電流Ｉｏｕｔが流れるようになっている。
【００１７】
図３は、デコード回路３８のデコード内容を示す図である。デコード回路３８は、選択信号ＳＥＬ２，ＳＥＬ３に応じて、図３に示す論理レベルのデコード信号ｄ４２〜ｄ４４をそれぞれスイッチ回路４２〜４４に供給する。なお、図３に示すデコード内容を既知のゲート回路の組み合わせによって実現することは、当業者にとって自明である。
【００１８】
図４は、スイッチ回路の一例を示す回路図である。このスイッチ回路は、インバータＩＮＶ１と、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ３２によって構成されるトランスミッションゲートＴＧ（アナログスイッチ）と、ＰＭＯＳトランジスタＱ３３とを有する。トランスミッションゲートＴＧには、ノード９００の電圧Ｖｉｎｔが入力され、トランスミッションゲートＴＧの出力は、スイッチ回路に対応するＰＭＯＳトランジスタ（Ｑ４１〜Ｑ４４のいずれか）のゲートに接続される。
このスイッチ回路では、デコード回路３８からのデコード信号ｄｘ（ｘ：４２〜４４のいずれか）は、ＮＭＯＳトランジスタＱ３２，Ｑ３３のゲートに与えられるとともに、デコード信号ｄｘの反転信号がＰＭＯＳトランジスタＱ３１のゲートに与えられる。これにより、デコード信号ｄｘがＬレベルのときには、トランスミッションゲートＴＧが閉じられ、ＰＭＯＳトランジスタＱ３３がオンするので、スイッチ回路の出力信号Ｖｘ（ｘ：４２〜４４のいずれか）は、電源電位ＶＤＤ（Ｈレベル）となる。一方、デコード信号ｄｘがＨレベルのときには、トランスミッションゲートＴＧが開き、ＰＭＯＳトランジスタＱ３３がオフするので、スイッチ回路の出力信号Ｖｘ（ｘ：４２〜４４のいずれか）は、中間電位のＶｉｎｔ（Ｌレベル）となる。この出力信号Ｖｘは、図１に示すように、それぞれＰＭＯＳトランジスタＱ４２〜Ｑ４４のゲートに与えられる。
なお、本実施形態において、スイッチ回路３１には、デコード信号として常に電源電位ＶＤＤ（Ｈレベル）が与えられ、その出力信号Ｖ３１は常にＬレベル（中間電位Ｖｉｎｔ）となっている。
【００１９】
上記デコード回路３８およびスイッチ回路４１〜４４の構成によって、出力電流Ｉｏｕｔは、選択信号ＳＥＬ２，ＳＥＬ３に応じて、図３に示すような値をとる。すなわち、電流Ｉｏｕｔの値が最小になるのは、選択信号ＳＥＬ２，ＳＥＬ３がともにＬレベルの場合である。この場合には、スイッチ回路の出力信号Ｖ４１のみがＬレベル（中間電位Ｖｉｎｔ）となるので、電流Ｉｏｕｔは、ＰＭＯＳトランジスタＱ４１（ミラー比：１６）を流れる電流（Ｉｉｎｔ×１６）となる。一方、電流Ｉｏｕｔの値が最大になるのは、選択信号ＳＥＬ２，ＳＥＬ３がともにＨレベルの場合である。この場合には、スイッチ回路の出力信号Ｖ４１〜Ｖ４４がすべてＬレベル（中間電位Ｖｉｎｔ）となるので、電流Ｉｏｕｔは、ＰＭＯＳトランジスタＱ４１〜Ｑ４４（それぞれミラー比：１６）の総和の大きさの電流（Ｉｉｎｔ×６４）となる。
【００２０】
［電流駆動回路の動作］
次に、本実施形態の電流駆動回路１の動作について再度図１を参照して説明する。
この電流駆動回路１では、目標階調に応じて外部の信号処理回路（図示しない）から与えられる選択信号ＳＥＬ０〜ＳＥＬ３によって、出力端子ＯＵＴから電流Ｉｏｕｔを出力する。
【００２１】
たとえば、目標階調が最小階調である場合には、外部の信号処理回路（図示しない）から、ＳＥＬ０＝「Ｈ」、ＳＥＬ１＝「Ｈ」、ＳＥＬ２＝「Ｌ」、ＳＥＬ３＝「Ｌ」となる選択信号が与えられる。この場合、電流調整部２０では、ＰＭＯＳトランジスタＱ２５〜Ｑ２８の中でＰＭＯＳトランジスタＱ２５，Ｑ２８のみがオンするので、図２に示したように、中間電流Ｉｉｎｔは１３×Ｉｒｅｆとなる。電流出力部３０では、ＰＭＯＳトランジスタＱ４１〜Ｑ４４の中でＰＭＯＳトランジスタＱ４１のみがオンするので、図３に示したように、出力電流Ｉｏｕｔは１６×Ｉｉｎｔとなる。したがって、目標階調が最小階調である場合の出力電流Ｉｏｕｔは、１３×１６×Ｉｒｅｆとなる。
【００２２】
一方、目標階調が最大階調である場合には、外部の信号処理回路（図示しない）から、ＳＥＬ０＝「Ｌ」、ＳＥＬ１＝「Ｌ」、ＳＥＬ２＝「Ｈ」、ＳＥＬ３＝「Ｈ」となる選択信号が与えられる。この場合、電流調整部２０では、ＰＭＯＳトランジスタＱ２５〜Ｑ２８のすべてがオンするので、図２に示したように、中間電流Ｉｉｎｔは１６×Ｉｒｅｆとなる。電流出力部３０では、ＰＭＯＳトランジスタＱ４１〜Ｑ４４のすべてがオンするので、図３に示したように、出力電流Ｉｏｕｔは６４×Ｉｉｎｔとなる。したがって、目標階調が最大階調である場合の出力電流Ｉｏｕｔは、１６×６４×Ｉｒｅｆとなる。
【００２３】
ここで、電流調整部２０において、ＰＭＯＳトランジスタＱ３０のドレイン（ノード９００）の電位Ｖｉｎｔは、中間電流Ｉｉｎｔに比例する。本実施形態の電流駆動回路１では、目標階調が最小階調である場合であっても、十分に大きい電位（中間電流Ｉｉｎｔ（＝１３×Ｉｒｅｆ））となっているため、電流出力部３０におけるＰＭＯＳトランジスタＱ４１〜４４を流れる電流のばらつきが極めて小さいものとなる。この点について以下説明する。
【００２４】
一般に、ＭＯＳトランジスタのドレイン電流ＩＤＳは、下記式（１）によって近似的に表されることが知られている（たとえば、半導体デバイス（第２版）−基礎理論とプロセス技術−（Ｓ．Ｍ．ジィー著、産業図書発行）の１６７〜１７３ページを参照）。
ＩＤＳ＝（１／２）ｋ（Ｗ／Ｌ）（ＶＧＳ−Ｖｔ）２    …（１）
なお、式（１）において、Ｗ：ゲート幅、Ｌ：ゲート長、ＶＧＳ：ゲート・ソース間電圧、Ｖｔ：動作閾値電圧、ｋ：トランスコンダクタンス係数、を示す。
【００２５】
本実施形態の電流駆動回路１において、電流出力部３０のＰＭＯＳトランジスタＱ４１〜４４では、上記式（１）に従ったドレイン電流ＩＤＳが流れることになるが、このドレイン電流ＩＤＳは、各ＰＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳが小さいほど、すなわち、ノード９００の電位Ｖｉｎｔが小さいほどばらつきが大きくなる。これは、上記式（１）において、動作閾値電圧ＶｔのばらつきΔｔは、動作閾値電圧Ｖｔ自体の値にかかわらず略一定の値であるため、ゲート・ソース間電圧ＶＧＳが小さいほど、動作閾値電圧ＶｔのばらつきΔｔがドレイン電流ＩＤＳに与える影響を無視できなくなるためである。換言すると、ゲート・ソース間電圧ＶＧＳが小さいほど、動作閾値電圧ＶｔのばらつきΔｔによるドレイン電流ＩＤＳの変動率が大きくなる。
【００２６】
この観点から、本実施形態の電流駆動回路１では、ＰＭＯＳトランジスタＱ４１〜４４に流れるドレイン電流ＩＤＳのばらつきが無視できるようになる程度に、電流出力部３０のＰＭＯＳトランジスタＱ４１〜４４のゲート電位、すなわち、ＰＭＯＳトランジスタＱ３０のドレイン（ノード９００）の電位Ｖｉｎｔを大きくしている。具体的には、目標階調が最小階調である場合に、中間電流Ｉｉｎｔを比較的大きな値（１３×Ｉｒｅｆ）とすることによって、電位Ｖｉｎｔの最小値を所定の値（以下、「第１の値」）よりも大きくしている。なお、本実施形態の電流駆動回路１において、中間電流Ｉｉｎｔの最小値をＩｒｅｆの１３倍に設定したのは一例に過ぎない。中間電流Ｉｉｎｔが最小値をとるときの基準電流Ｉｒｅｆに対する比率は、電流駆動回路１が生成する階調のばらつきに対する許容度合に応じて決定される。たとえば、階調の数が多い場合には、連続する階調間の出力電流Ｉｏｕｔの差が小さくなるため、大きな出力電流Ｉｏｕｔのばらつきを許容できず、階調の数が少ない場合よりも上記第１の値を大きく設定する必要がある。
【００２７】
以上説明したように、本実施形態の電流駆動回路によれば、目標階調に応じて、電流調整部２０および電流出力部３０の動作により階調が生成される。すなわち、電流調整部２０では、中間電流Ｉｉｎｔ（第１電流）として、基準電流Ｉｒｅｆに対して第１係数（本実施形態では、１３〜１６）を乗じた大きさの電流を生成し、電流出力部３０では、出力電流Ｉｏｕｔ（第２電流）として、中間電流Ｉｉｎｔに対して第２係数（本実施形態では、１６〜６４）を乗じた大きさの電流を生成する。そして、上記第１係数が最小値のときのノード９００（第１ノード）の電圧が、電流出力部３０のＰＭＯＳトランジスタ（Ｑ４１〜Ｑ４４）の動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値（本実施形態では、１３）が設定される。したがって、電流出力部３０のＰＭＯＳトランジスタ（Ｑ４１〜Ｑ４４）の電流のばらつきが小さくなるため、出力電流Ｉｏｕｔの変動が少なくなる。
【００２８】
次に、本実施形態の変形例について説明する。
［変形例１］
図１に示した電流出力部３０において、デコード回路３８およびスイッチ回路４１〜４４は、ＰＭＯＳトランジスタＱ４１〜Ｑ４４のオン／オフを制御しているが、ＰＭＯＳトランジスタＱ４１〜Ｑ４４に対して直列に接続されるＰＭＯＳトランジスタＱ４５〜Ｑ４８のオン／オフを制御しても、同様の作用が得られる。このように、ＰＭＯＳトランジスタＱ４５〜Ｑ４８のオン／オフを制御するようにした電流出力部を図５に示す。
図５に示した電流出力部において、デコード回路３８は、選択信号ＳＥＬ２，ＳＥＬ３に応じてデコード信号ｄ４２〜ｄ４４を生成し、それぞれスイッチ回路３２〜３４に供給する。スイッチ回路３２〜３４の出力信号Ｖ３１〜Ｖ３４は、それぞれＰＭＯＳトランジスタＱ４５〜Ｑ４８のゲートに与えられる。スイッチ回路３１〜３４は、図４に例示した構成を適用することができる。なお、図５において、イネーブル信号ＥＮは、ＰＭＯＳトランジスタＱ４５〜Ｑ４８をオンさせる電位（Ｌレベルの電位）の信号である。
【００２９】
図５において、電流Ｉｏｕｔの値が最小になるのは、選択信号ＳＥＬ２，ＳＥＬ３がともにＬレベルの場合である。この場合には、スイッチ回路の出力信号Ｖ３１のみがＬレベル（イネーブル信号ＥＮ）となるので、電流Ｉｏｕｔは、ＰＭＯＳトランジスタＱ４１（ミラー比：１６）を流れる電流（Ｉｉｎｔ×１６）となる。一方、電流Ｉｏｕｔの値が最大になるのは、選択信号ＳＥＬ２，ＳＥＬ３がともにＨレベルの場合である。この場合には、スイッチ回路の出力信号Ｖ３１〜Ｖ３４がすべてＬレベル（イネーブル信号ＥＮ）となるので、電流Ｉｏｕｔは、ＰＭＯＳトランジスタＱ４１〜Ｑ４４（それぞれミラー比：１６）の総和の大きさの電流（Ｉｉｎｔ×６４）となる。
【００３０】
［変形例２］
次に、変形例２について図６を参照して説明する。
図１に示した実施形態では、ノード９００の電圧が第１の値以上となるようにしたため、目標階調が最小階調である場合の出力電流Ｉｏｕｔ（＝１３×１６×Ｉｒｅｆ）が大きくなっている。本実施形態の変形例２は、電流出力部の構成を変更することにより、ノード９００の電圧が第１の値以上となるようにしつつ、階調が小さい場合の出力電流Ｉｏｕｔを低減するようにした電流駆動回路である。
【００３１】
図６は、本実施形態の変形例の電流駆動回路における電流出力部１００の回路図である。前述の電流出力部３０では、ミラー比が１６となるＰＭＯＳトランジスタが４個並列に接続されていたが、この電流出力部１００では、ミラー比が４となるＰＭＯＳトランジスタが１６個並列に接続される。
【００３２】
電流出力部１００は、各々がＰＭＯＳトランジスタＱ３０とカレントミラー回路を構成する１６個のＰＭＯＳトランジスタＱ１０１〜Ｑ１１６と、イネーブル信号ＥＮに応じてＰＭＯＳトランジスタＱ１０１〜Ｑ１１６のオン／オフをそれぞれ制御する１６個のＰＭＯＳトランジスタＱ１１７〜Ｑ１３２と、目標階調に応じてノード９００とＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の各ゲートとの間の導通／非導通を制御するスイッチ回路１０１〜１１６およびデコード回路１２０とを有する。
【００３３】
ＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の各ゲートは、それぞれスイッチ回路１０１〜１１６を介して、並列にノード９００（ＰＭＯＳトランジスタＱ３０のドレイン）と接続される。これにより、ＰＭＯＳトランジスタＱ１０１〜Ｑ１１６は、対応するスイッチ回路がオンしているときに、ＰＭＯＳトランジスタＱ３０と、ミラー比が４となるカレントミラー回路を構成する。
ＰＭＯＳトランジスタＱ１１７〜Ｑ１３２の各ドレインは、それぞれＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の各ソースと接続され、ＰＭＯＳトランジスタＱ１１７〜Ｑ１３２の各ソースは、電源電位ＶＤＤと接続される。電流出力部３０と同様に、ＰＭＯＳトランジスタＱ１１７〜Ｑ１３２のゲートに与えられるイネーブル信号ＥＮが常にＬレベルとなっており、ＰＭＯＳトランジスタＱ１１７〜Ｑ１３２は常にオン状態となっている。
出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の各ドレインが並列に接続される。これにより、出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ３０とのミラー比に応じてＰＭＯＳトランジスタＱ１０１〜Ｑ１１６に各々流れる電流の総和の大きさの電流として、出力電流Ｉｏｕｔが流れるようになっている。
【００３４】
デコード回路１２０は、目標階調に応じて、選択信号ＳＥＬ１０１，ＳＥＬ１０２，ＳＥＬ１０３，ＳＥＬ１０４の論理レベルによって１６通りの組み合わせのデコード信号ｄ１０２〜ｄ１１６を生成し、スイッチ回路１０１〜１１６に供給する。これにより、ＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の中で、目標階調に応じたＰＭＯＳトランジスタがオンする。
【００３５】
この電流駆動回路の変形例において、たとえば、目標階調が最小階調である場合には、外部の信号処理回路（図示しない）から、ＳＥＬ０＝「Ｈ」、ＳＥＬ１＝「Ｈ」、ＳＥＬ１０１〜１０４＝「Ｌ」となる選択信号が与えられる。この場合、電流調整部２０では、図２に示したように、中間電流Ｉｉｎｔは１３×Ｉｒｅｆとなる。電流出力部１００では、ＰＭＯＳトランジスタＱ１０１〜Ｑ１１６の中でＰＭＯＳトランジスタＱ１０１のみがオンするので、出力電流Ｉｏｕｔは４×Ｉｉｎｔとなる。したがって、目標階調が最小階調である場合の出力電流Ｉｏｕｔは、１３×４×Ｉｒｅｆとなる。このように、この変形例２によれば、上記実施形態と同様にノード９００の電圧が第１の値以上となるようにしつつ、階調が小さい場合の出力電流Ｉｏｕｔを低減させることができる。
【００３６】
なお、上記電流出力部１００では、ミラー比が４で一定となるＰＭＯＳトランジスタが１６個並列に接続されるが、一般的には、Ｎ個（Ｎ：整数）の選択信号に対して、電流出力部内に２のＮ乗個の列のＰＭＯＳトランジスタを設ければよい。また、Ｎの数を大きくするほど、電流出力部内のＰＭＯＳトランジスタのミラー比を小さくする。たとえば、図６に示した変形例はＮ＝４の場合であるが、Ｎ＝５の場合には各ＰＭＯＳトランジスタのミラー比を２にする。
【００３７】
＜第２の実施形態＞
以下、本発明の電流駆動回路の第２の実施形態について説明する。
本実施形態の電流駆動回路が第１の実施形態と異なるのは、電流出力部のみであるため、電流出力部のみについて以下説明する。この第２の実施形態の電流駆動回路における電流出力部は、前述の電流出力部３０とは異なり、複数のＰＭＯＳトランジスタの各々のミラー比を一定にしないようにすることで、ＰＭＯＳトランジスタの数を低減させる点に特徴がある。
【００３８】
［電流駆動回路の構成］
先ず、本実施形態の電流出力部５０の構成について図７を参照して説明する。図７は、本実施形態の電流駆動回路の電流出力部５０の回路図である。
【００３９】
電流出力部５０は、各々がＰＭＯＳトランジスタＱ３０とカレントミラー回路を構成する複数のＰＭＯＳトランジスタＱ５１〜Ｑ５３と、イネーブル信号ＥＮに応じてＰＭＯＳトランジスタＱ５１〜Ｑ５３のオン／オフをそれぞれ制御する複数のＰＭＯＳトランジスタＱ５４〜Ｑ５６と、目標階調に応じてノード９００とＰＭＯＳトランジスタＱ５１〜Ｑ５３の各ゲートとの間の導通／非導通を制御するスイッチ回路６１〜６３とを有する。各スイッチ回路は、図４に例示した構成を適用することができる。なお、スイッチ回路６１〜６３は、本発明の制御回路を構成する。
【００４０】
ＰＭＯＳトランジスタＱ５１〜Ｑ５３の各ゲートは、それぞれスイッチ回路６１〜６３を介して、並列にノード９００（ＰＭＯＳトランジスタＱ３０のドレイン）と接続される。これにより、ＰＭＯＳトランジスタＱ５１〜Ｑ５３は、対応するスイッチ回路がオンしているときに、ＰＭＯＳトランジスタＱ３０と、ミラー比がそれぞれ３２、１６、１６となるカレントミラー回路を構成する。
ＰＭＯＳトランジスタＱ５４〜Ｑ５６の各ドレインは、それぞれＰＭＯＳトランジスタＱ５１〜Ｑ５３の各ソースと接続され、ＰＭＯＳトランジスタＱ５４〜Ｑ５６の各ソースは、電源電位ＶＤＤと接続される。本実施形態では、ＰＭＯＳトランジスタＱ５４〜Ｑ５６のゲートに与えられるイネーブル信号ＥＮが常にローレベル（Ｌレベル）となっており、ＰＭＯＳトランジスタＱ５４〜Ｑ５６は常にオン状態となっている。
出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ５１〜Ｑ５３の各ドレインが並列に接続される。これにより、出力端子ＯＵＴには、ＰＭＯＳトランジスタＱ３０とのミラー比に応じてＰＭＯＳトランジスタＱ５１〜Ｑ５３に各々流れる電流の総和の大きさの電流として、出力電流Ｉｏｕｔが流れるようになっている。
【００４１】
［電流駆動回路の動作］
次に、本実施形態の電流駆動回路における電流出力部５０の動作について、図７を参照して説明する。この電流駆動回路では、目標階調に応じて外部の信号処理回路（図示しない）から与えられる選択信号ＳＥＬ０〜ＳＥＬ３によって、出力端子ＯＵＴから電流Ｉｏｕｔを出力する。
【００４２】
目標階調が最小階調である場合には、外部の信号処理回路（図示しない）から、ＳＥＬ０＝「Ｈ」、ＳＥＬ１＝「Ｈ」、ＳＥＬ２＝「Ｌ」、ＳＥＬ３＝「Ｌ」となる選択信号が与えられる。この場合、電流出力部５０では、スイッチ回路６１〜６３の出力信号Ｖ６１〜Ｖ６３は、それぞれＨレベル（電源電位ＶＤＤ）、Ｈレベル（電源電位ＶＤＤ）、Ｌレベル（中間電位Ｖｉｎｔ）となる。これにより、ＰＭＯＳトランジスタＱ５１〜Ｑ５３の中でＰＭＯＳトランジスタＱ５３のみがオンするので、出力電流Ｉｏｕｔは１６×Ｉｉｎｔとなる。
【００４３】
目標階調が最大階調である場合には、外部の信号処理回路（図示しない）から、ＳＥＬ０＝「Ｌ」、ＳＥＬ１＝「Ｌ」、ＳＥＬ２＝「Ｈ」、ＳＥＬ３＝「Ｈ」となる選択信号が与えられる。この場合、電流出力部５０では、スイッチ回路６１〜６３の出力信号Ｖ６１〜Ｖ６３は、すべてＬレベル（中間電位Ｖｉｎｔ）となる。これにより、ＰＭＯＳトランジスタＱ５１〜Ｑ５３のすべてがオンするので、出力電流Ｉｏｕｔは６４×Ｉｉｎｔとなる。
【００４４】
本実施形態の電流駆動回路では、第１の実施形態と同様に、ノード９００（第１ノード）の電圧の最小値が、電流出力部５０のＰＭＯＳトランジスタ（Ｑ５１〜Ｑ５３）の動作閾値電圧よりも大きく設定される所定の第１の値以上となっている。したがって、電流出力部５０のＰＭＯＳトランジスタ（Ｑ５１〜Ｑ５３）の電流のばらつきが小さくなるため、出力電流Ｉｏｕｔのばらつきが小さくなる。それに加えて、電流出力部５０のＰＭＯＳトランジスタの数が第１の実施形態における電流出力部３０よりも少なくなるため、電流駆動回路の回路規模を低減させることができる。
【００４５】
なお、一般的には、電流出力部内の複数の一列のトランジスタの中で少なくとも２個のトランジスタのサイズ比が異なるように設定すれば、Ｎ個（Ｎ：整数）の選択信号に対して、２のＮ乗個よりも小さい数の列のＰＭＯＳトランジスタを電流出力部内に設けることが可能となる。
【００４６】
＜第３の実施形態＞
以下、本発明の表示装置の一実施形態について図８を参照して説明する。図８は、本実施形態の表示装置の回路構成を示す図である。
本実施形態の表示装置は、信号処理回路２と、陰極ドライバ３（走査部）と、陽極ドライバ４（電流駆動部）と、表示パネル５とを有する。表示パネル５では、マトリクス状に配列されたｍ×ｎ個のＥＬ（エレクトロルミネッセンス）素子Ｅ＿１１〜Ｅ＿ｍｎは、ｍ本の陰極線（行線）とｎ本の陽極線（列線）とが交差する位置に接続されている。
【００４７】
陰極ドライバ３は、陰極線Ｈ＿１〜Ｈ＿ｍにそれぞれ接続された複数のスイッチング素子（図示しない）を有し、信号処理回路２からの走査制御信号に応じて動作し、陰極線Ｈ＿１〜Ｈ＿ｍを電源電位または接地電位に接続する。走査対象の陰極線を電源電位に接続することによって、その陰極線に接続されるＥＬ素子に対して逆バイアス電圧が与えられるようになっている。
【００４８】
陽極ドライバ４は、陽極線Ｖ＿１〜Ｖ＿ｎにそれぞれ接続された電流駆動回路を備える。この電流駆動回路は、信号処理回路２で決定される目標階調の信号（たとえば、上述した選択信号ＳＥＬ０〜ＳＥＬ３）に応じた出力電流Ｉｏｕｔ＿１〜Ｉｏｕｔ＿ｎを陽極線Ｖ＿１〜Ｖ＿ｎに出力する。この電流駆動回路として、第１または第２の実施形態の電流駆動回路が適用される。たとえば、ＥＬ素子Ｅ＿２１を発光させるためには、陰極線Ｈ＿２が走査されているとき、すなわち、陰極線Ｈ＿２が接地されているときに、陽極ドライバ４内の電流駆動回路が陽極線Ｖ＿１に対して、所望の階調の出力電流Ｉｏｕｔ＿１を出力する。これにより、ＥＬ素子Ｅ＿２１は順バイアスが与えられ、所望の階調の輝度で発光する。
【００４９】
本実施形態の表示装置では、陽極ドライバ４内において、第１または第２の実施形態の電流駆動回路の出力電流が各陽極線に与えられるため、ばらつきの少ない高精度の出力電流がＥＬ素子に供給されることになって、ＥＬ素子の輝度ばらつきが抑制される。
【００５０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
【図面の簡単な説明】
【００５１】
【図１】第１の実施形態の電流駆動回路の回路図である。
【図２】第１の実施形態において、選択信号と中間電流Ｉｉｎｔの値（基準電流Ｉｒｅｆとの比）との関係を示す図である。
【図３】第１の実施形態におけるデコード回路のデコード内容を示す図である。
【図４】スイッチ回路の一例を示す回路図である。
【図５】第１の実施形態の電流駆動回路の変形例（電流出力部）を示す図である。
【図６】第１の実施形態の電流駆動回路の変形例（電流出力部）を示す図である。
【図７】第２の実施形態の電流駆動回路の電流出力部の回路図である。
【図８】本発明の表示装置の一実施形態（第３の実施形態）の回路構成を示す図である。
【符号の説明】
【００５２】
１…電流駆動回路
１０…定電流源
２０…電流調整部
３０，５０,１００…電流出力部
２…信号処理回路
３…陰極ドライバ
４…陽極ドライバ
５…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008129383.tif 000007
【図６】
2008129383.tif 000008
【図７】
2008129383.tif 000009
【図８】
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