(57)【要約】【課題】マルチポートメモリ素子のテストモード時、内部のポートを経由せずに、ＤＲＡＭテストを安定的に行うことのできるマルチポートメモリ素子を提供すること。【解決手段】本発明は、マルチポートメモリ素子の正常動作モードとは独立してＤＲＡＭコアテストモード（以下、「ＤＴＭモード」とする）を実現するための構造を提案し、ＤＴＭモード時には、正常動作モード時において外部装置との直列伝送のための送受信パッドとして用いられた外部パッドを並列入出力インターフェースのためのパッドに転換して使用し、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）、及びＱＤＲ（Ｑｕａｄｒｕｐｌｅ  Ｄａｔａ  Ｒａｔｅ）のような様々な入出力データ伝送処理モードでテスト動作を行うように提供する。【選択図】図９
2008016176.tif 000002
【特許請求の範囲】
【請求項１】
外部装置と直列入出力インターフェースとを支援する複数のポートと、
該ポートと並列にデータの送受信を行う複数のバンクと、
該バンクと前記ポートとの間のデータの送受信を支援するグローバルデータバスと、
前記バンクのコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号に応答して、複数の第１パッドを介して並列に入力されるテスト信号をバイパスさせ、前記グローバルデータバスに伝達するテスト信号伝送部と、
前記モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト信号に応答して、複数の第２パッドを介して入出力されるデータの伝送方式を決定する複数のデータ伝送モード信号を出力するモードレジスタセット部と、
外部クロックを受信し、前記データ伝送モード信号に応答して、前記外部クロックに対応する内部クロックを出力するクロック生成部と、
前記テストイネーブル信号に応答して動作し、前記第２パッドを介して入出力されるデータを前記内部クロックに同期させて入出力するテスト入出力制御部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項２】
前記ポートが、前記テストモード時、前記モードレジスタイネーブル信号に応答して、前記第１パッドに入力される前記テスト信号が入力されないように構成されることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項３】
前記テスト入出力制御部が、前記内部クロックに同期して、前記第２パッドによって入力される入力データ信号を前記グローバルデータバスに出力することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項４】
前記テスト信号及び前記入力データ信号が、前記グローバルデータバスを構成する複数のバスのうち、互いに異なるバスを介して前記バンクに伝達されることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項５】
前記テスト入出力制御部が、前記バンクから前記グローバルデータバスを介して送られた出力データ信号を、前記内部クロックに同期させて前記第２パッドを介して出力することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項６】
前記モードレジスタセット部が、複数の第３パッドから前記バンクを選択するためのバンク情報信号を受信してバンク選択信号を生成することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項７】
前記バンク選択信号を前記バンクに伝達するためのデータバスを更に備えることを特徴とする請求項６に記載のマルチポートメモリ素子。
【請求項８】
前記バンクが、前記バンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信して処理することを特徴とする請求項７に記載のマルチポートメモリ素子。
【請求項９】
前記テスト入出力制御部が、前記グローバルデータバスにバイパスされた前記テスト信号が書き込みコマンド信号に該当する場合、前記第２パッドによって入力される前記入力データ信号を前記グローバルデータバスを介して送り、前記テスト信号が読み出しコマンド信号に該当する場合、前記バンクから前記グローバルデータバスを介して送られた前記出力データ信号を前記第２パッドによって出力することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項１０】
前記データ伝送モード信号が、第１データ伝送モード信号ないし第４データ伝送モード信号を含むことを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項１１】
前記内部クロックが、第１内部クロック及び第２内部クロックを含むことを特徴とする請求項１０に記載のマルチポートメモリ素子。
【請求項１２】
前記クロック生成部が、前記第１データ伝送モード信号に応答して、前記第１内部クロックの１周期において２倍の周期を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１３】
前記テスト入出力制御部が、前記第１内部クロックの１周期における前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの１周期における前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項１２に記載のマルチポートメモリ素子。
【請求項１４】
前記クロック生成部が、前記第２データ伝送モード信号に応答して、前記第１内部クロックの位相から９０゜移動した波形を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１５】
前記テスト入出力制御部が、前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項１４に記載のマルチポートメモリ素子。
【請求項１６】
前記クロック生成部が、前記第３データ伝送モード信号に応答して、前記第１内部クロックと同じ波形を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１７】
前記テスト入出力制御部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項１６に記載のマルチポートメモリ素子。
【請求項１８】
前記クロック生成部が、前記第３データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項１９】
前記テスト入出力制御部が、前記第３伝送モード時、前記第１内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項１８に記載のマルチポートメモリ素子。
【請求項２０】
前記クロック生成部が、前記第４データ伝送モード信号に応答して、前記第１内部クロックと同じ波形を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２１】
前記テスト入出力制御部が、前記第４伝送モード時、前記第２内部クロックの立ち上がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第２内部クロックの立ち上がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項２０に記載のマルチポートメモリ素子。
【請求項２２】
前記クロック生成部が、前記第４データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第２内部クロックを出力することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２３】
前記テスト入出力制御部が、前記第１内部クロックの立ち上がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの立ち上がりエッジ毎に前記第２パッドを介して出力することを特徴とする請求項２２に記載のマルチポートメモリ素子。
【請求項２４】
前記第１内部クロックが、前記第１データ伝送モード信号ないし第４データ伝送モード信号と関係なく、互いに同じ波形を有することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２５】
前記第１内部クロックが、前記外部クロックのうち、第１クロックと同じ波形を有することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２６】
前記第２内部クロックが、前記外部クロックのうち、第２クロックと同じ波形を有することを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２７】
前記クロック生成部が、
前記外部クロックを受信してバッファリングするバッファ部と、
前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力する内部クロック生成部と
を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項２８】
前記クロック生成部が、前記モードレジスタイネーブル信号の反転信号であるモードレジスタイネーブルバー信号の立ち下がりエッジ時、一定時間、一定の論理状態を有する立ち下がりエッジ検出信号を前記内部クロック生成部に出力する立ち下がりエッジ検出部を更に備えることを特徴とする請求項２７に記載のマルチポートメモリ素子。
【請求項２９】
前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第１内部クロック及び第２内部クロックを一定の論理状態で出力し、前記立ち下がりエッジ検出部の前記検出信号が論理ローレベルの状態で維持される場合、前記第１内部クロック及び第２内部クロックを論理ローレベルの状態で出力し、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記第１外部クロック及び第２外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力することを特徴とする請求項２８に記載のマルチポートメモリ素子。
【請求項３０】
前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号が論理ハイレベルの状態で維持される場合、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力することを特徴とする請求項２９に記載のマルチポートメモリ素子。
【請求項３１】
前記内部クロック生成部が、
前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記第１内部クロックを選択するための第１制御信号と、前記第２内部クロックを選択するための第２制御信号ないし第４制御信号とを出力するクロック制御部と、
内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第１制御信号に応答して、前記第１内部クロックを出力する第１クロック生成部と、
前記内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第２制御信号ないし第４制御信号に応答して、前記第２内部クロックを出力する第２クロック生成部と、
パワーアップ信号、前記モードレジスタイネーブルバー信号、及び前記検出信号に応答して、前記内部クロックイネーブル信号を出力するクロックイネーブル制御部と
を備えることを特徴とする請求項２７に記載のマルチポートメモリ素子。
【請求項３２】
前記クロック制御部が、
前記第１データ伝送モード信号ないし第４データ伝送モード信号をデコードして第１選択信号ないし第３選択信号を出力するデコード手段と、
前記第１選択信号ないし第３選択信号に応答して、前記第１制御信号ないし第４制御信号を出力する選択手段と
を備えることを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項３３】
前記デコード手段が、前記第１データ伝送モード信号がイネーブルされる場合、前記第１選択信号をイネーブルさせて出力し、前記第２データ伝送モード信号がイネーブルされる場合、前記第２選択信号をイネーブルさせて出力し、前記第３データ伝送モード信号及び第４データ伝送モード信号のいずれか１つがイネーブルされる場合、前記第３選択信号をイネーブルさせて出力することを特徴とする請求項３２に記載のマルチポートメモリ素子。
【請求項３４】
前記デコード手段が、
前記第１データ伝送モード信号を反転させて出力する第１インバータと、
前記第２データ伝送モード信号を反転させて出力する第２インバータと、
前記第３データ伝送モード信号と前記第４データ伝送モード信号とを否定論理和して出力する第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号を反転させて出力する第３インバータと、
前記第１インバータ及び第３インバータの出力信号を否定論理和して出力する第２ＮＯＲゲートと、
前記第２インバータ及び第３インバータの出力信号を否定論理和して出力する第３ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力信号を反転させて前記第１選択信号を出力する第４インバータと、
前記第３ＮＯＲゲートの出力信号を反転させて前記第２選択信号を出力する第５インバータと、
前記第３インバータの出力信号を反転させて前記第３選択信号を出力する第６インバータと
を備えることを特徴とする請求項３２に記載のマルチポートメモリ素子。
【請求項３５】
前記選択手段が、前記第１選択信号がイネーブルされる場合、前記第１制御信号を選択して出力し、前記第２選択信号がイネーブルされる場合、前記第２制御信号を選択して出力し、前記第３選択信号がイネーブルされる場合、互いに異なる論理状態を有する前記第３制御信号及び第４制御信号を選択して出力することを特徴とする請求項３４に記載のマルチポートメモリ素子。
【請求項３６】
前記選択手段が、前記第１選択信号ないし第３選択信号に応答して、電源電圧又は接地電圧のレベルを有する前記第１制御信号ないし第４制御信号をそれぞれ出力する第１マルチプレクサないし第４マルチプレクサからなることを特徴とする請求項３５に記載のマルチポートメモリ素子。
【請求項３７】
前記第１マルチプレクサが、
前記第１選択信号を反転させて出力する第１インバータと、
前記第１選択信号と前記第１インバータの出力信号とに応答して、前記接地電圧を前記第１制御信号として出力する第１伝送ゲートと、
前記第２選択信号を反転させて出力する第２インバータと、
前記第２選択信号と前記第２インバータの出力信号とに応答して、前記電源電圧を前記第１制御信号として出力する第２伝送ゲートと、
前記第３選択信号を反転させて出力する第３インバータと、
前記第３選択信号と前記第３インバータの出力信号とに応答して、前記接地電圧を前記第１制御信号として出力する第３伝送ゲートと
を備えることを特徴とする請求項３６に記載のマルチポートメモリ素子。
【請求項３８】
前記第２マルチプレクサが、
前記第１選択信号を反転させて出力する第４インバータと、
前記第１選択信号と前記第４インバータの出力信号とに応答して、前記接地電圧を前記第２制御信号として出力する第４伝送ゲートと、
前記第２選択信号を反転させて出力する第５インバータと、
前記第２選択信号と前記第５インバータの出力信号とに応答して、前記電源電圧を前記第２制御信号として出力する第６伝送ゲートと、
前記第３選択信号を反転させて出力する第６インバータと、
前記第３選択信号と前記第６インバータの出力信号とに応答して、前記接地電圧を前記第２制御信号として出力する第６伝送ゲートと
を備えることを特徴とする請求項３７に記載のマルチポートメモリ素子。
【請求項３９】
前記第３マルチプレクサが、
前記第１選択信号を反転させて出力する第７インバータと、
前記第１選択信号と前記第７インバータの出力信号とに応答して、前記接地電圧を前記第３制御信号として出力する第７伝送ゲートと、
前記第２選択信号を反転させて出力する第８インバータと、
前記第２選択信号と前記第８インバータの出力信号とに応答して、前記電源電圧を前記第３制御信号として出力する第８伝送ゲートと、
前記第３選択信号を反転させて出力する第９インバータと、
前記第３選択信号と前記第９インバータの出力信号とに応答して、前記接地電圧を前記第３制御信号として出力する第９伝送ゲートと
を備えることを特徴とする請求項３８に記載のマルチポートメモリ素子。
【請求項４０】
前記第４マルチプレクサが、
前記第２選択信号を反転させて出力する第１０インバータと、
前記第２選択信号と前記第１０インバータの出力信号とに応答して、前記接地電圧を前記第４制御信号として出力する第１０伝送ゲートと、
前記第２選択信号と前記第１０インバータの出力信号とに応答して、前記電源電圧を前記第２制御信号として出力する第１１伝送ゲートと
を備えることを特徴とする請求項３９に記載のマルチポートメモリ素子。
【請求項４１】
前記第１クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第４制御信号に応答して、バッファリングされた前記第１外部クロックを前記第１内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第４制御信号の論理状態と関係なく、常に論理ハイレベルの前記第１内部クロックを出力することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項４２】
前記第１クロック生成部が、前記第４制御信号が論理ローレベルの状態であれば、バッファリングされた前記外部クロックを前記第１内部クロックとして出力することを特徴とする請求項４１に記載のマルチポートメモリ素子。
【請求項４３】
前記第１クロック生成部が、
前記第４制御信号を反転させて出力する第１インバータと、
該第１インバータの出力信号とバッファリングされた前記第１外部クロックとを否定論理積して出力する第１ＮＡＮＤゲートと、
前記第４制御信号とバッファリングされた前記第２外部クロックとを否定論理積して出力する第２ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力する第３ＮＡＮＤゲートと、
前記内部クロックイネーブル信号を反転させて出力する第３インバータと、
該第３インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するＮＯＲゲートと、
該ＮＯＲゲートの出力信号と前記第３ＮＡＮＤゲートの出力信号とを否定論理積して出力する第４ＮＡＮＤゲートと、
該第４ＮＡＮＤゲートの出力信号を反転させて出力する第４インバータと、
該第４インバータの出力信号を反転させて出力する第５インバータと
を備えることを特徴とする請求項４２に記載のマルチポートメモリ素子。
【請求項４４】
前記第２クロック生成部が、前記内部クロックイネーブル信号の論理状態に応じて、バッファリングされた前記外部クロックを前記第２内部クロックとして出力することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項４５】
前記第２クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第１制御信号ないし第３制御信号に応答して、バッファリングされた前記外部クロックを前記第２内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第１制御信号ないし第３制御信号の論理状態と関係なく、常に論理ハイレベルの前記第１内部クロックを出力することを特徴とする請求項４４に記載のマルチポートメモリ素子。
【請求項４６】
前記第２クロック生成部が、前記第１制御信号及び第２制御信号が論理ローレベルの状態であり、前記第３制御信号が論理ハイレベルの状態であれば、バッファリングされた前記外部クロックを前記第２内部クロックとして出力し、前記第２クロック生成部が、前記第１制御信号及び第３制御信号が論理ハイレベルの状態であり、前記第２制御信号が論理ローレベルの状態であれば、前記第１内部クロックの周期の１／２倍のクロックを前記第２内部クロックとして出力することを特徴とする請求項４５に記載のマルチポートメモリ素子。
【請求項４７】
前記第２クロック生成部が、
バッファリングされた前記外部クロックと前記第２制御信号とを否定論理積して出力する第１ＮＡＮＤゲートと、
バッファリングされた前記外部クロック、前記第１制御信号、及び前記第１ＮＡＮＤゲートの出力信号を否定論理積して出力する第２ＮＡＮＤゲートと、
バッファリングされた前記外部クロック、前記第３制御信号、及び前記第１ＮＡＮＤゲートの出力信号を否定論理積して出力する第３ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲート及び第３ＮＡＮＤゲートの出力信号を否定論理積して出力する第４ＮＡＮＤゲートと、
前記内部クロックイネーブル信号を反転させて出力する第１インバータと、
該第１インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するＮＯＲゲートと、
該ＮＯＲゲートの出力信号と前記第４ＮＡＮＤゲートの出力信号とを否定論理積して出力する第５ＮＡＮＤゲートと、
該第５ＮＡＮＤゲートの出力信号を反転させて出力する第２インバータと、
該第２インバータの出力信号を反転させて出力する第３インバータと
を備えることを特徴とする請求項４６に記載のマルチポートメモリ素子。
【請求項４８】
前記クロックイネーブル制御部が、前記パワーアップ信号が論理ローレベルの状態であり、前記検出信号が論理ローレベルの状態の場合、前記モードレジスタイネーブルバー信号と関係なく、前記内部クロックイネーブル信号を論理ローレベルの状態で出力することを特徴とする請求項３１に記載のマルチポートメモリ素子。
【請求項４９】
前記クロックイネーブル制御部が、
前記パワーアップ信号と前記検出信号とを否定論理積して出力する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号を反転させて出力する第１インバータと、
バッファリングされた前記外部クロックを反転させて出力する第２インバータと、
該第２インバータの出力信号を反転させて出力する第３インバータと、
前記第２インバータ及び第３インバータの出力信号に応答して、前記モードレジスタイネーブルバー信号を伝送する第１伝送ゲートと、
前記第１インバータの出力信号に応答して、前記第１伝送ゲートの出力信号をラッチする第１ラッチ部と、
該第１ラッチ部の出力信号を反転させて出力する第４インバータと、
前記第２インバータ及び第３インバータの出力信号に応答して、前記第４インバータの出力信号を伝達する第２伝送ゲートと、
該第２伝送ゲートの出力信号をラッチする第２ラッチ部と、
該第２ラッチ部の出力信号を反転させて出力する第５インバータと、
前記第２インバータ及び第３インバータの出力信号に応答して、前記第５インバータの出力信号を伝達する第３伝送ゲートと、
前記第１インバータの出力信号に応答して、前記第３伝送ゲートの出力信号をラッチする第３ラッチ部と、
該第３ラッチ部の出力信号を反転させて出力する第６インバータと、
前記第２インバータ及び第３インバータの出力信号に応答して、前記第６インバータの出力信号を伝達する第４伝送ゲートと、
該第４伝送ゲートの出力信号をラッチする第４ラッチ部と、
該第４ラッチ部の出力信号を反転させて前記内部クロックイネーブル信号を出力する第７インバータと
を備えることを特徴とする請求項４８に記載のマルチポートメモリ素子。
【請求項５０】
前記テスト入出力制御部が、
前記第２パッドを介して入力される前記入力データ信号をバッファリングするバッファ部と、
該バッファ部の出力信号を並列化して出力する並列化部と、
前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記並列化部から出力される並列化した入力データ信号を選択的に出力する選択部と、
前記テストイネーブル信号に応答して、前記テスト信号をデコードして書き込みコマンド信号を生成するコマンドデコーダと、
前記書き込みコマンド信号に応答して、情報ストローブ信号を出力する情報ストローブ信号生成部と、
該情報ストローブ信号に応答して、前記選択部から出力される並列化した入力データ信号を前記グローバルデータバスを介して送る複数の出力ドライバと
を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
【請求項５１】
前記並列化部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記入力データ信号をラッチして移動させるシフトレジスタからなることを特徴とする請求項５０に記載のマルチポートメモリ素子。
【請求項５２】
前記並列化部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介してそれぞれ直列に入力される４ビットの入力データ信号を並列化して出力することを特徴とする請求項５１に記載のマルチポートメモリ素子。
【請求項５３】
前記コマンドデコーダが、前記テスト信号のうち、コマンド情報を含んでいるビットをデコードして前記書き込みコマンド信号を出力することを特徴とする請求項５２に記載のマルチポートメモリ素子。
【請求項５４】
前記情報ストローブ信号生成部が、前記書き込みコマンド信号に応答して、前記並列化部によって並列化した入力データ信号を前記複数の出力ドライバから前記第１グローバルデータバスを介して送る時点を決定する前記情報ストローブ信号を出力することを特徴とする請求項５０に記載のマルチポートメモリ素子。
【請求項５５】
前記情報ストローブ信号が、前記書き込みコマンド信号のパルスが発生した後、次の４周期の間にトグルする信号であることを特徴とする請求項５４に記載のマルチポートメモリ素子。
【請求項５６】
前記情報ストローブ信号生成部が、
前記第１内部クロックを受信し、当該第１内部クロックが一定時間遅延された遅延クロックと、当該遅延クロックの反転信号である遅延クロックバー信号とを出力するクロックドライバと、
前記書き込みコマンド信号が発生した瞬間、１クロックのパルス幅を有する初期信号を生成する初期信号生成部と、
前記遅延クロックと前記遅延クロックバー信号とに応答して、前記初期信号を移動させて出力するシフトレジスタと、
該シフトレジスタの出力信号と前記初期信号とをラッチした後、前記第１内部クロックに応答して、前記情報ストローブ信号を出力する出力部と
を備えることを特徴とする請求項５５に記載のマルチポートメモリ素子。
【請求項５７】
前記初期信号生成部が、
前記初期信号と前記遅延クロックとを否定論理積して出力する第１ＮＡＮＤゲートと、
前記書き込みコマンド信号に応答して、前記第１ＮＡＮＤゲートの出力信号を反転させて出力する第１インバータと、
該第１インバータの出力信号をラッチする第１ラッチ部と、
前記第１内部クロックバー信号に応答して、前記第１ラッチ部の出力信号を伝達する第１伝送ゲートと、
該第１伝送ゲートの出力信号をラッチして前記初期信号を出力する第２ラッチ部と
を備えることを特徴とする請求項５６に記載のマルチポートメモリ素子。
【請求項５８】
前記シフトレジスタが、複数のＤフリップフロップからなることを特徴とする請求項５７に記載のマルチポートメモリ素子。
【請求項５９】
前記出力部が、
前記初期信号と前記シフトレジスタの出力信号とをラッチするＳＲラッチと、
該ＳＲラッチの出力信号と前記第１内部クロックとを否定論理積する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号を反転させて前記情報ストローブ信号を出力する第２インバータと
を備えることを特徴とする請求項５８に記載のマルチポートメモリ素子。
【請求項６０】
前記出力ドライバが、前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とに応答して、前記選択部から出力される並列化した入力データ信号を、前記第１グローバルデータバスを介して送ることを特徴とする請求項５０に記載のマルチポートメモリ素子。
【請求項６１】
前記出力ドライバのそれぞれが、
前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とを論理結合して出力する入力部と、
該入力部の出力信号に応答して、前記入力データ信号を増幅して出力するセンスアンプ型差動増幅器と、
該差動増幅器の出力を前記グローバルデータバスに駆動（ｄｒｉｖｉｎｇ）する出力部と
を備えることを特徴とする請求項６０に記載のマルチポートメモリ素子。
【請求項６２】
前記選択部が、前記第１データ伝送モード信号又は前記第２データ伝送モード信号がイネーブルされる場合、４ビットずつ並列化した入力データ信号を、４つの前記出力手段にそれぞれ出力することを特徴とする請求項６０に記載のマルチポートメモリ素子。
【請求項６３】
前記選択部が、前記第３データ伝送モード信号がイネーブルされる場合、２ビットずつ並列化した入力データ信号を、４つの前記出力手段のうちの２つの出力手段にそれぞれ出力することを特徴とする請求項６０に記載のマルチポートメモリ素子。
【請求項６４】
前記バンクが、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信するバンク制御部を更に備えることを特徴とする請求項５０に記載のマルチポートメモリ素子。
【請求項６５】
前記バンク制御部が、前記バンクのいずれか１つを選択するバンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信し、該当のバンクのコア領域に伝達することを特徴とする請求項６４に記載のマルチポートメモリ素子。
【請求項６６】
前記バンク制御部が、前記テストイネーブル信号と、前記バンク選択信号と、前記テストモードの前記書き込みコマンド信号との立ち上がりエッジに論理ハイレベルに遷移し、正常動作モードの書き込みコマンド信号の立ち上がりエッジに再び論理ローレベルに遷移する入力選択信号に応答して、前記グローバルデータバスを介して送られた信号のいずれか１つを選択し、該当のバンクに伝達することを特徴とする請求項６５に記載のマルチポートメモリ素子。
【請求項６７】
前記バンク制御部が、
前記テストイネーブル信号、前記バンク選択信号、及び前記入力選択信号に応答して、第１選択信号及び第２選択信号を出力する選択信号生成部と、
前記第１選択信号と前記第２選択信号とに応答して、前記第１グローバルデータバスを介して入力される信号のうち、該当のバンクに伝達すべき信号のみをバンクに伝達する入力信号伝送部と
を備えることを特徴とする請求項６６に記載のマルチポートメモリ素子。
【請求項６８】
前記選択部が、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記並列化部によって並列化した入力データ信号を２ビット又は４ビットずつ順次出力することをことを特徴とする請求項６７に記載のマルチポートメモリ素子。
【請求項６９】
複数のポートと、
該ポートに接続された第１グローバルデータバスと、
前記ポートに接続された第２グローバルデータバスと、
前記それぞれのポートに対応して備えられ、マルチポートメモリ素子がＤＲＡＭコアテスト動作を行うとき、該当のポートから伝達されるテスト信号を前記第２グローバルデータバスに伝達する入出力制御部と、
内部書き込みコマンドに応答して、テスト入出力信号を前記第２グローバルデータバスに伝達し、内部読み出しコマンドに応答して、前記第１グローバルデータバスから入力されたデータを伝達するテスト入出力制御部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項７０】
モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト入出力信号のデータ伝送モードを決定するモード選択信号を出力するモードレジスタセットを更に備えることを特徴とする請求項６９に記載のマルチポートメモリ素子。
【請求項７１】
外部クロックを受信し、前記モード選択信号に応答して内部クロックを生成するクロック生成部を更に備えることを特徴とする請求項７０に記載のマルチポートメモリ素子。
【請求項７２】
それぞれ該当のポートに接続された複数のバンクを更に備えることを特徴とする請求項７０に記載のマルチポートメモリ素子。
【請求項７３】
前記テスト信号が、複数の入出力パッド及び１つのダミーパッドを介して入力されることを特徴とする請求項６９に記載のマルチポートメモリ素子。
【請求項７４】
前記テスト入出力制御部が、
前記テスト信号が入力される入力駆動部と、
前記テスト信号が前記第２グローバルデータバスに出力される出力駆動部と
を備えることを特徴とする請求項６９に記載のマルチポートメモリ素子。
【請求項７５】
前記テスト入出力信号が、前記テスト入出力制御部に接続された複数のテストパッドを介して入出力されることを特徴とする請求項６９に記載のマルチポートメモリ素子。
【請求項７６】
前記モードレジスタセットが、バンク情報信号を受信してバンク選択信号を出力することを特徴とする請求項７０に記載のマルチポートメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、外部素子と複数の並行（ｃｏｎｃｕｒｒｅｎｔ）処理のために直列入出力インターフェースを有するマルチポートメモリ素子のテストモード時におけるマルチデータの伝送に関する。
【背景技術】
【０００２】
一般的に、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をはじめとするほとんどのメモリ素子は、複数の入出力ピンセットが存在する１つのポートを備える。すなわち、外部のチップセットとのデータのやり取りのために１つのポートのみを備える。このような単一ポートを有するメモリ素子は、複数の入出力ピンに接続された信号線を介して複数ビットのデータを同時に伝送する並列入出力インターフェースを用いる。すなわち、複数の入出力ピンを介して外部装置と並列的にデータのやり取りを行う。
【０００３】
前述した入出力インターフェースとは、互いに異なる機能を有する単位素子を信号線で互いに接続し、送受信データを相手に正確に伝送するための電気的かつ機械的な取り扱い方法をいい、後述する入出力インターフェースも、これと同じ意味として解釈しなければならない。また、信号線とは、一般的にアドレス信号やデータ信号、及び制御信号などのような信号を伝送するバスをいう。以下、後述する信号線は、説明の便宜上、バスとする。
【０００４】
並列入出力インターフェースは、複数のバスを介して複数ビットのデータを同時に伝送することができ、データ処理効率（速度）が高いため、主として速い速度を必要とする短距離の伝送に用いられている。しかし、並列入出力インターフェースは、入出力データを伝送するためのバスが増加し、距離が長くなると、製品コストが増大する。また、マルチメディアシステムのハードウェアの側面からみると、単一ポートという制約から、様々なマルチメディア機能を支援するためには、複数のメモリ素子を独立して構成するか、１つの機能に対する動作が行われる際は、その他の機能を同時に行うことができないという短所がある。
【０００５】
前述したような並列入出力インターフェースの短所を考慮して、並列入出力インターフェースを有するメモリ素子を直列入出力インターフェースに転換しようとする努力が続けられている。また、他の直列入出力インターフェースを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境において直列入出力インターフェースへの転換が求められている。それだけでなく、表示装置、例えば、ＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ＴＶのような表示装置では、オーディオやビデオなどのような応用素子が内蔵されている。このような応用素子は、独立したデータ処理が求められるため、複数のポートを用いた直列入出力インターフェースを有するマルチポートメモリ素子の開発が切実になっているのが現状である。
【０００６】
そこで、本発明の出願人は、２００５年９月２９日付けで特許出願された特願第２００５−９０９３６号を先願とし、２００６年４月１１日付けで優先権主張出願された特願第２００６−３２９４８号に開示されているように、直列入出力インターフェースを有するマルチポートメモリ素子の構造を提案した。
【０００７】
図１は、大韓民国特許出願第２００６−３２９４８号に係るマルチポートメモリ素子の構造を説明するための概念図である。ここでは、説明の便宜上、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７とを備え、１６ビットのデータフレームを有し、６４ビットのプリフェッチ動作を行うメモリ素子を一例として説明する。
【０００８】
同図を参照すると、提案されたマルチポートメモリ素子は、コア領域の中央部に行方向（図中の左右方向）に配置され、それぞれ目標の異なる外部装置と独立して直列にデータ通信を行う第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境に上部と下部にそれぞれ一定の数だけ行方向に配置された第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３及び第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７と、コア領域の上部に配置された第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３と第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列にデータの伝送を行う第１グローバルデータバスＧＩＯ＿ＯＵＴと、コア領域の下部に配置された第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７と第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列にデータの伝送を行う第２グローバルデータバスＧＩＯ＿ＩＮと、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮと第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間に信号の伝送を制御する第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７とを備える。
【０００９】
以下、同図に示すマルチポートメモリ素子の各構成要素を具体的に説明する。
【００１０】
第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のそれぞれは、図２に示すように、Ｎ×Ｍ（Ｎ、Ｍは自然数）個のメモリセルＭＣが行及び列の形態で配置されたメモリセルアレイ１０と、行及び列ライン毎にメモリセルを選択する行デコーダ１２及び列デコーダ１１とを備える。各バンクの内部には、通常のＤＲＡＭコア領域において必須となっているデータバス感知増幅器ＤＢＳＡ（Ｄａｔａ  Ｂｕｓ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）１４と、イコライザ（図示せず）と、書き込みドライバ（Ｗ／Ｄ）１３とを備える。このような構成を備えた第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境にコア領域を二分して、互いに対称的に、上部に第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３が行方向に配置され、下部に第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７が配置される。一方、上記でデータバスは、ビットラインであって、列ラインに該当する。
【００１１】
第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３のそれぞれは、コア領域の中央部に配置され、それぞれ独立して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７にアクセスできるように、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮに接続される。また、図３に示すように、受信パッドＲｘを介して外部装置（応用素子）から入力される入力信号と、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から出力される出力信号とが同時に伝達できるように、受信パッドＲｘから前記入力信号を受信する受信部４１と、前記出力信号を送信パッドＴｘを介して外部装置に送信する送信部４２とを独立して備える。
【００１２】
受信部４１は、外部装置から受信パッドＲｘを介して直列に入力される２０ビットのフレームの入力信号を並列化し、ＤＲＡＭの動作に有効な２６ビットの有効信号に変換して出力する。ここで、２６ビットの有効信号は、８ビットのポート／バンク選択信号Ｐｉ＿ＢＫ＜０：７＞（ここで、ｉは、ポート数に対応する自然数であって、０〜３となる）と、１８ビットの有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞（ここで、ｉは０〜３）とからなる。また、１８ビットの有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞は、１つのコマンドフラグ信号と、１つのＲＡＳ／ＤＭ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ／Ｄａｔａ  Ｍａｓｋ）と、１６ビットのコマンド／アドレス／データ信号とからなる。このとき、１６ビットのコマンド／アドレス／データ信号は、１６ビットの信号をコマンドとして認識することもでき、アドレスとして認識することもでき、データとして認識することもできることを意味する。
【００１３】
一方、信号の伝送のためのプロトコルの形態として、入力信号のフレーム形態（ｆｒａｍｅ  ｆｏｒｍａｔ）を図４Ａないし図４Ｆに示している。図４Ａは、基本フレーム形態であり、図４Ｂは、書き込みコマンドフレーム形態であり、図４Ｃは、書き込みデータフレーム形態であり、図４Ｄは、読み出しコマンドフレーム形態であり、図４Ｅは、読み出しデータフレーム形態であり、図４Ｆは、コマンドフレーム形態である。
【００１４】
以下、一例として、図４Ｂ及び図４Ｃに示す書き込みコマンドフレーム形態及び書き込みデータフレーム形態を説明する。
【００１５】
図４Ｂに示すように、書き込みコマンドフレーム形態は、２０ビット単位の直列化された信号であって、外部装置から入力される。各ビットのうち、１９番目及び１８番目ビットＰＨＹは、物理的リンクコード（ｐｈｙｓｉｃａｌ  ｌｉｎｋ  ｃｏｄｉｎｇ）のビットに該当し、その次の１７番目ビットＣＭＤは、コマンド開始ポイントに該当する。また、１６番目ビットＡＣＴは内部アクティブ信号、１５番目ビットＷＴは内部書き込みコマンド信号、１４番目ビットＰＣＧは内部非アクティブ信号にそれぞれ該当する。例えば、正常な書き込み動作時には、１７番目〜１４番目ビットが「１０１０」になり、自動プリチャージを有する書き込み動作時には「１０１１」になる。また、１３番目〜１０番目ビットＵＤＭは、４クロックにわたって印加される書き込みデータの上位バイト書き込みデータマスク信号として用いられる。また、９番目〜６番目ビットＢＡＮＫは、書き込み動作時に情報が書き込まれるバンク情報を表し、５番目〜０番目ビットＣＯＬＵＭＮ  ＡＤＤＲＥＳＳは、列アドレスを表す。
【００１６】
一方、図４Ｃに示す書き込みデータフレーム形態は、図４Ｂに示す書き込みコマンドフレームが入力された後、１６ビットの書き込みデータが４クロックにわたって入力される。書き込みデータフレーム形態において、１７番目ビットＣＭＤは、論理ローレベル（「０」）にならなければならず、１６番目ビットＬＤＭは、入力されるデータの下位バイト書き込みデータマスク信号を表し、１５番目〜８番目ビットＵＰＰＥＲ  ＢＹＴＥ及び７番目〜０番目ビットＬＯＷＥＲ  ＢＹＴＥは、それぞれ書き込みデータの上位バイト及び下位バイトを表す。
【００１７】
以下、前述した動作を実現するための一例として、受信部４１の構成を詳細に説明する。
【００１８】
図３に示すように、受信部４１は、並列化部４１１と、コマンド生成部４１２と、バンクアドレス生成部４１３と、バンクアドレス出力部４１４と、有効入力データ出力部４１５とを備える。
【００１９】
並列化部４１１は、外部装置から受信パッドＲｘを介して直列信号として入力される２０ビット（１フレーム）の入力信号を受信し、２０ビットの並列信号に変換して出力する。
【００２０】
コマンド生成部４１２は、並列化部４１１から出力される２０ビットのフレームの入力信号のビットのうち、１７番目ビット（コマンドフラグビット）を用いて、入力信号がどのような動作（コマンド又は書き込み情報）を行うための信号であるかを判断する。すなわち、図４Ａないし図４Ｅに示すフレームにおいて、１７番目ビットが「０」の場合、書き込み動作を行うための信号として判断し、「１」の場合、読み出し動作を行うための信号として判断する。また、コマンド生成部４１２は、入力信号のビットのうち、バンク情報として活用されるビットを出力する。ここで活用されるビットは、８つのバンクであるため３ビットが使用され、図４Ａにおいて、フレームペイロードＦＲＡＭＥ  ＰＡＹＬＯＡＤに含まれるビットに含まれる。
【００２１】
バンクアドレス生成部４１３は、コマンド生成部４１２から第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のうち、該当のバンクを選択する選択情報として活用されるビット（ここでは、３ビット）を受信し、８ビットのバンクアドレスを生成して出力する。このため、バンクアドレス生成部４１３は、３ビットの入力信号を受信し、８ビットの出力信号を出力する３×８デコーダで構成される。
【００２２】
バンクアドレス出力部４１４は、バンクアドレス生成部４１３からバンクアドレスを受信し、バンクアドレスに対応する８ビットのバンク選択信号Ｐｉ＿ＢＫ＜０：７＞を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このため、バンクアドレス出力部４１４は、複数の出力ドライバで構成され、出力ドライバは、公知の全ての出力ドライバを備える。
【００２３】
有効入力データ出力部４１５は、並列化部４１１を介して入力される１８ビットの有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このため、有効入力データ出力部４１５は、バンクアドレス出力部４１４と同様に、複数の出力ドライバで構成する。
【００２４】
送信部４２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から並列に入力される有効出力データ信号Ｐｉ＿ｄａｔａ＜０：１５＞（ここで、ｉは０〜３）を直列化して送信パッドＴｘに出力する。
【００２５】
このため、送信部４２は、直列化部４２１と、有効出力データ入力部４２２とを備える。
【００２６】
有効出力データ入力部４２２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から１６ビットの有効出力データ信号Ｐｉ＿ｄａｔａ＜０：１５＞を並列に受信し、コマンド生成部４１２の制御（書き込み又は読み出し動作によるデータ信号入出力制御）に応答して、有効出力データ信号Ｐｉ＿ｄａｔａ＜０：１５＞を伝送プロトコルに合わせてパケット化した後、２０ビットのフレームを有する出力信号を生成して出力する。このため、有効出力データ入力部４２２は、複数の入力ドライバで構成する。
【００２７】
直列化部４２１は、有効出力データ入力部４２２から並列に入力される２０ビットの出力信号を直列化し、直列化された２０ビットの出力信号を送信パッドＴｘに順次出力する。
【００２８】
一方、第１グローバルデータバスＧＩＯ＿ＯＵＴは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から入力される有効出力データ信号Ｐｉ＿ｄａｔａ＜０：１５＞を各ポートＰＯＲＴ０〜ＰＯＲＴ３に並列に独立して伝達するために、全６４ビット（１６（データビット数）×４（ポート数）ビット）のバスからなる。
【００２９】
第２グローバルデータバスＧＩＯ＿ＩＮは、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの信号（１８ビットの有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞と８ビットのバンク選択信号Ｐｉ＿ＢＫ＜０：７＞とを含む）を各バンクＢＡＮＫ０〜ＢＡＮＫ７に並列に独立して伝達するために、全１０４ビット（２６（データビット数）×４（ポート数）ビット）のバスからなる。
【００３０】
このような第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮは、各バンク制御部ＢＣ０〜ＢＣ７又は各ポートＰＯＲＴ０〜ＰＯＲＴ３との信号の伝送を行うために、ローカルデータバスに接続される。ローカルデータバスは、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮを各バンク制御部ＢＣ０〜ＢＣ７及び各ポートＰＯＲＴ０〜ＰＯＲＴ３に接続させる。ここでは、接続対象によって、説明の便宜上、第１ローカルデータバスＬＩＯ＿Ｂｏｕｔ、第２ローカルデータバスＬＩＯ＿Ｂｉｎ、第３ローカルデータバスＬＩＯ＿Ｐ１、第４ローカルデータバスＬＩＯ＿Ｐ２に区分して説明する。
【００３１】
一方、第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７を担当するため、各バンク毎に１つずつ設けられ、該当のバンク（担当バンク）と各ポートＰＯＲＴ０〜ＰＯＲＴ３との間の信号の伝送を担当する。このため、図５に示すように、第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、並列化部６１と、直列化部６２と、ステートマシン部６３と、入力信号状態判別部６４と、バンク選択部６５と、ポート選択部６６とを備える。
【００３２】
まず、バンク選択部６５は、ポート／バンク選択信号Ｐ／Ｂ＿Ｓｅｌｅｃｔに応答して、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ独立して入力される有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞のうち、担当する該当のバンクに入力されるべき信号のみを選択し、該当のバンクに伝達する機能を果たす。このような動作を行う理由は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３から第２グローバルデータバスＧＩＯ＿ＩＮを介して有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞が同時に入力され得るからである。このとき、ポート／バンク選択信号Ｐ／Ｂ＿Ｓｅｌｅｃｔは、図３に示す第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のバンクアドレス出力部４１４のバンク選択信号Ｐｉ＿ＢＫ＜０：３＞を含む。このようなバンク選択部６５は、第２グローバルデータバスＧＩＯ＿ＩＮを介して第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ入力される１８ビットの有効入力データ信号Ｐｉ＿Ｒｘ＜０：１７＞と、バンクを選択する８ビットのポート／バンク選択信号Ｐｉ＿ＢＫ＜０：７＞とを合わせて全２６ビットの信号を受信して、１８ビットの有効バンクデータ信号Ｂｉ＿ＲＸ＜０：１７＞を出力する。
【００３３】
バンク選択部６５から出力される１８ビットの有効バンクデータ信号ＢＲＸ＜０：１７＞のうち、１６ビットは、データ、アドレス又はバンクのモード決定信号（コマンド信号）として用いられ、１ビットの信号は、アクティブフラグ信号として用いられ、残り１ビットの信号は、１６ビットの信号がデータ信号か否か（アドレス又はコマンド信号）を判別するコマンドフラグ信号として用いられる。ここでは、例えば、「ＢＲＸ＜１７＞」をコマンドフラグ信号として使用し、「ＢＲＸ＜１６＞」をアクティブフラグ信号として使用する。ここで、コマンドフラグ信号ＢＲＸ＜１７＞は、ステートマシン部６３のイネーブル信号として用いられる。
【００３４】
入力信号状態判別部６４は、バンク選択部６５から１８ビットの有効バンクデータ信号ＢＲＸ＜０：１７＞を受信し、受信した１８ビットの有効バンクデータ信号ＢＲＸ＜０：１７＞が、データ、アドレス又はコマンド信号であるかを判別する。具体的に、入力信号状態判別部６４は、１８ビットの有効バンクデータ信号ＢＲＸ＜０：１７＞のうち、最上位ビットのコマンドフラグ信号ＢＲＸ＜１７＞の状態（「０」又は「１」）から、１７番目ビットＢＲＸ＜１６＞を除く残り１６ビットの信号ＢＲＸ＜０：１５＞が、データ、アドレス又はコマンド信号であるかを判別する。このとき、コマンドフラグ信号ＢＲＸ＜１７＞の状態によって、残り１６ビットの信号ＢＲＸ＜０：１５＞がデータ信号でないと判明すると、１８ビットの信号ＢＲＸ＜０：１７＞をステートマシン部６３に出力する。反面、データ信号であれば、１６ビットの信号ＢＲＸ＜０：１５＞を並列化部６１に出力する。
【００３５】
ステートマシン部６３は、入力信号状態判別部６４から伝送された１８ビットの有効バンクデータ信号ＢＲＸ＜０：１７＞を受信し、この信号を用いて、ＤＲＡＭの動作を制御するアドレス／コマンド信号ａｄｄ／ｃｏｎを出力する。ここで、アドレス／コマンド信号ａｄｄ／ｃｏｎは、内部アクティブコマンド信号ＡＣＴ、内部非アクティブコマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号と、行アドレスＸＡＤＤ、列アドレスＹＡＤＤなどの内部アドレス信号と、入力データストローブ信号ＤＳＴＲＯＢＥ１６＜０：３＞、ＤＳＴＲＯＢＥ６４、制御信号ＤＲＶＥＮ＿Ｐ＜０：３＞、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ＜０：３＞などの内部制御信号とを含む。
【００３６】
上記で説明した動作を有するステートマシン部６３の構成の一例を図６に示している。同図に示すように、ステートマシン部６３は、コマンド生成部６３１と、入力データストローブ生成部６３２と、行アドレス生成部６３３と、列アドレス生成部６３４と、読み出しデータパイプ制御部６３５と、データ出力制御部６３６とを備える。
【００３７】
コマンド生成部６３１は、有効バンクデータ信号ＢＲＸ＜０：１７＞のうち、最上位ビット「ＢＲＸ＜１７＞」に応答してイネーブルされ、他のビットＢＲＸ＜０：１５＞をデコードし、内部アクティブコマンド信号ＡＣＴ、内部非アクティブコマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号を生成する。このようなコマンド生成部６３１は、「ｎ」（自然数）個のデジタル信号を受信し、２ｎ個のデジタル信号を生成するデコーダからなる。
【００３８】
入力データストローブ生成部６３２は、有効バンクデータ信号ＢＲＸ＜０：１７＞のうち、最上位ビット「ＢＲＸ＜１７＞」と書き込みコマンド信号ＷＲＩＴＥとに応答して、入力データストローブ信号ＤＳＴＲＯＢＥ１６＜０：３＞、ＤＳＴＲＯＢＥ６４を生成する。ここで、入力データストローブ信号ＤＳＴＲＯＢＥ１６＜０：３＞、ＤＳＴＲＯＢＥ６４は、並列化部６１の動作を制御する制御信号として用いられる。
【００３９】
行アドレス生成部６３３は、内部アクティブコマンド信号ＡＣＴに応答（同期）して、有効バンクデータ信号ＢＲＸ＜０：ｍ＞（ここで、ｍは自然数）を行アドレスＸＡＤＤ＜０：ｍ＞として生成して出力する。
【００４０】
列アドレス生成部６３４は、書き込みコマンド信号ＷＲＩＴＥと読み出しコマンド信号ＲＥＡＤとに応答して、有効バンクデータ信号ＢＲＸ＜０：ｎ＞（ここで、ｎは自然数）を列アドレスＹＡＤＤ＜０：ｎ＞として生成して出力する。
【００４１】
読み出しデータパイプ制御部６３５は、読み出しコマンド信号ＲＥＡＤに応答して、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥと、パイプ出力制御信号ＰＯＵＴ＜０：３＞とを生成して出力する。
【００４２】
データ出力制御部６３６は、読み出しコマンド信号ＲＥＡＤに応答して、バンク選択信号「ＢＲＸ＿Ｐ＜０：３＞」（同図では、一例として、第１バンクＢＡＮＫ０を選択するための信号に特定して「ＢＫＯ＿Ｐ＜０：３＞」として表示）を用いて、制御信号ＤＲＶＥＮ＿Ｐ＜０：３＞を生成して出力する。ここで、制御信号ＤＲＶＥＮ＿Ｐ＜０：３＞は、ポート選択部６６の動作を制御する制御信号として用いられる。
【００４３】
一方、図５に示すように、並列化部６１は、信号状態判別部６４から伝送された有効バンクデータ信号ＢＲＸ＜０：１５＞を並列化して、６４ビットの並列化した信号を出力する。すなわち、入力信号状態判別部６４から伝送された有効バンクデータ信号ＢＲＸ＜０：１５＞は、既に並列化した信号の形態で入力されるが、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリセル領域において６４ビットでデータ処理を行う（書き込み又は読み出し動作を行う）ため、１６ビットのデータを６４ビットのデータに変換させる必要がある。
【００４４】
直列化部６２は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ＜０：３＞とに応答して、バンクのデータバスに接続された６４個のデータバス感知増幅器ＤＢＳＡ１４から出力される６４ビットのデータ信号を１６ビットのデータ信号ＤＯ＜０：１５＞として直列化して出力する。
【００４５】
また、ポート選択部６６は、直列化部６２から１６ビットずつ出力されるデータ信号ＤＯ＜０：１５＞を順次受信し、ポート／バンク選択信号Ｐ／Ｂ＿Ｓｅｌｅｃｔにより選択されたポートに有効出力データ信号Ｐｉ＿ｄａｔａ＜０：１５＞を出力する。
【００４６】
このようなポート選択部６６は、デマルチプレクサＤＥＭＵＸからなり、それぞれのデマルチプレクサＤＥＭＵＸは、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と独立して信号の伝送を行うことができるように、各ポートＰＯＲＴ０〜ＰＯＲＴ３毎に割り当てられている。また、それぞれのデマルチプレクサＤＥＭＵＸは、１６ビットのデータ信号ＤＯ＜０：１５＞を処理するために、１６個のドライバからなる。
【００４７】
ドライバのそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３に出力される信号を、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７が共有するようになっていることから、他のバンクに影響を与えないようにするためには、トライステートバッファからなることが好ましい。
【００４８】
以下、このように構成されたマルチポートメモリ素子の動作を説明する。
【００４９】
図７は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３から第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７への信号Ｐｉ＿ＢＫ＜０：７＞、Ｐｉ＿Ｒｘ＜０：１７＞の経路を説明するための図であり、図８は、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３への信号Ｐｉ＿ｄａｔａ＜０：１５＞の経路を説明するための図である。一方、図７において、「ＢＫｊ＿Ｐ＜０：３＞」（ここで、ｊは０〜７）は、バンク選択信号「Ｐｉ＿ＢＫ＜０：７＞」と同じ信号であって、説明の便宜上、両方を区分して表示した。
【００５０】
まず、第１ポートＰＯＲＴ０から第２バンクＢＡＮＫ１への入力信号の経路を説明する。
【００５１】
図７を参照すると、外部装置から受信パッドＲｘを介して第１ポートＰＯＲＴ０に１８ビットの入力信号（物理的リンクコードビットを除く）が直列に入力されると、第１ポートＰＯＲＴ０は、１８ビットの入力信号を２６ビットの有効信号に変換し、第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このとき、第２グローバルデータバスＧＩＯ＿ＩＮは、第２ローカルデータバスＬＩＯ＿Ｂｉｎ（図１参照）を介して、第２バンクＢＡＮＫ１のみならず、残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７と接続された状態であるため、２６ビットの有効信号は、第２ローカルデータバスＬＩＯ＿Ｂｉｎを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のバンク選択部６５（図５参照）に伝達される。
【００５２】
第１ポートＰＯＲＴ０から伝達される２６ビットの有効信号、特に、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞は、第２バンクＢＡＮＫ１にのみ伝達されるべき信号であるため、第２バンクＢＡＮＫ１を除く残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７への伝達を遮断する必要がある。このように、第２バンクＢＡＮＫ１を除く残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７への有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞の伝達を遮断するための信号としてバンク選択信号Ｐ０＿ＢＫ＜０：７＞が用いられる。
【００５３】
バンク選択信号Ｐ０＿ＢＫ＜０：７＞は、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞と共に、第１ポートＰＯＲＴ０から提供される２６ビットの有効信号を構成する。このようなバンク選択信号Ｐ０＿ＢＫ＜０：７＞は、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞と共に、第２グローバルデータバスＧＩＯ＿ＩＮを介して第２バンクＢＡＮＫ１のバンク選択部６５、例えば、マルチプレクサに入力され、動作を制御する。
【００５４】
第２バンクＢＡＮＫ１の入力信号の伝送を担当するバンク選択部６５は、バンク選択信号Ｐ０＿ＢＫ＜０：７＞、すなわち、「ＢＫ１＿Ｐ＜０：３＞」により動作（イネーブル）し、第２グローバルデータバスＧＩＯ＿ＩＮを介して入力される有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞を受信し、第２バンクＢＡＮＫ１に伝達する。このとき、残りのバンク選択信号ＢＫ０＿Ｐ＜０：３＞、ＢＫ２＿Ｐ＜０：３＞〜ＢＫ７＿Ｐ＜０：３＞は、非アクティブ（論理ハイレベル又は論理ローレベル）になるため、残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７のバンク選択部６５は、動作（イネーブル）しなくなり、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞は、第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７には伝達されない。
【００５５】
次に、第２バンクＢＡＮＫ１から第１ポートＰＯＲＴ０への出力信号の経路を説明する。
【００５６】
図８を参照すると、第２バンクＢＡＮＫ１から出力される６４ビットのデータ信号は、第２バンク制御部ＢＣ１の直列化部６２により１６ビットのデータ信号ＤＯ＜０：１５＞＿Ｂ１に直列化されて、ポート選択部６６、例えば、デマルチプレクサに出力される。デマルチプレクサは、制御信号ＤＲＶＥＮ＿Ｐ＜０：３＞のうち、アクティブになった制御信号ＤＲＶＥＮ＿Ｐ＜０＞に応答して、データ信号ＤＯ＜０：１５＞＿Ｂ１を有効出力データ信号Ｐ０＿ｄａｔａ＜０：１５＞として第１グローバルデータバスＧＩＯ＿ＯＵＴを介して送る。
【００５７】
第１グローバルデータバスＧＩＯ＿ＯＵＴに伝達された有効出力データ信号Ｐ０＿ｄａｔａ＜０：１５＞は、第３ローカルデータバスＬＩＯ＿Ｐ１を介して第１ポートＰＯＲＴ０に伝達される。
【００５８】
次に、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作は、該当のバンクの特定のアドレスから情報を持ってくる動作である。
【００５９】
図１を参照すると、受信パッドＲｘを介して読み出し動作に該当する入力信号（図４Ｄ及び図４Ｅ参照）が直列に第１ポートＰＯＲＴ０に入力されると、第１ポートＰＯＲＴ０は、直列に入力される入力信号を並列化部４１１により並列化した後、２６ビットの有効信号に変換して出力する。
【００６０】
第１ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して第２バンクＢＡＮＫ１を担当している第２バンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、第２バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと第２ローカルデータバスＬＩＯ＿Ｂｉｎとによって接続されているため、第１ポートＰＯＲＴ０を含む残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
【００６１】
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するための８ビットのバンク選択信号Ｐｉ＿ＢＫ＜０：７＞が含まれており、このバンク選択信号Ｐｉ＿ＢＫ＜０：７＞を用いて該当のバンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ＜１＞のみがアクティブになっていることから、第２バンクＢＡＮＫ１の第２バンク制御部ＢＣ１では、残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビットの信号（有効信号ではない）は入力されず、第１ポートＰＯＲＴ０から入力される有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞のみが入力される。
【００６２】
第２バンク制御部ＢＣ１のステートマシン部６３は、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞を用いて、内部アクティブ信号ＡＣＴと読み出しコマンド信号ＲＥＡＤとをアクティブにし、アクティブになった内部アクティブ信号ＡＣＴと読み出しコマンド信号ＲＥＡＤとを用いて、行アドレス生成部６３３及び列アドレス生成部６３４により第２バンクＢＡＮＫ１の行アドレスＸＡＤＤ及び列アドレスＹＡＤＤを生成し、読み出しデータパイプ制御部６３５によりパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ＜０：３＞とをアクティブにし、データ出力制御部６３６により制御信号ＤＲＶＥＮ＿Ｐをアクティブにして出力する。
【００６３】
第２バンク制御部ＢＣ１から入力される読み出しコマンド信号ＲＥＡＤに応答して、該当の列アドレスＹＡＤＤに応じて、第２バンクＢＡＮＫ１から６４ビットのデータがデータラインを介して６４個のデータバス感知増幅器ＤＢＳＡによりそれぞれ増幅し、直列化部６２に出力される。
【００６４】
直列化部６２に入力された６４ビットの出力信号は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ＜０：３＞とに応答して、１６ビットに直列化されて出力される。すなわち、直列化部６２は、６４ビットの出力信号が入力されると、この信号を１６ビットずつ４単位の直列化された信号に変換及び臨時格納した後、１６ビットずつポート選択部６６に順次出力する。
【００６５】
ポート選択部６６は、直列化部６２から入力されたデータ信号ＤＯ＜０：１５＞を、制御信号ＤＲＶＥＮ＿Ｐ＜０：３＞、すなわち、図５に示すように、バンク選択信号ＢＫ０＿Ｐ＜０：３＞に対応する信号に応答して、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して選択された第１ポートＰＯＲＴ０に１６ビットずつ有効出力データ信号Ｐ０＿ｄａｔａ＜０：１５＞を順次出力する。
【００６６】
第１ポートＰＯＲＴ０は、図３に示すように、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して１６ビットずつ順次出力された有効出力データ信号Ｐ０＿ｄａｔａ＜０：１５＞を並列に受信した後、直列化部４２１により直列化し、送信パッドＴｘを介して該当の外部装置に送信する。
【００６７】
次に、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、該当のバンクの特定のアドレスから情報を持ってくる動作であって、受信パッドＲｘから５フレームの入力信号が入力される。このとき、１つのフレームは、コマンド信号（以下、「コマンドフレーム」とする）（図４Ｂ参照）に該当し、残りの４つのフレームは、データ信号（以下、「データフレーム」とする）（図４Ｃ参照）に該当し、各１６ビットずつ全６４ビットとなる。
【００６８】
図１を参照すると、受信パッドＲｘを介して書き込み動作に該当するコマンドフレームとデータフレームとが連続的（又は非連続的）に第１ポートＰＯＲＴ０に入力されると、第１ポートＰＯＲＴ０は、直列に入力される各フレーム信号を並列化部４１１により並列化した後、２６ビットの有効信号に変換して出力する。
【００６９】
第１ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して、第２バンクＢＡＮＫ１を担当している第２バンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、第２バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと第２ローカルデータバスＬＩＯ＿Ｂｉｎとを介して接続されているため、第１ポートＰＯＲＴ０を含む残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
【００７０】
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するための８ビットのバンク選択信号Ｐｉ＿ＢＫ＜０：７＞が含まれており、このバンク選択信号Ｐｉ＿ＢＫ＜０：７＞を用いて該当のバンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ＜１＞のみがアクティブになっていることから、第２バンクＢＡＮＫ１の第２バンク制御部ＢＣ１では、残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビットの信号（有効信号ではない）は入力されず、第１ポートＰＯＲＴ０から入力される有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞のみが入力される。
【００７１】
第２バンク制御部ＢＣ１のステートマシン部６３は、有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞（コマンドフレーム信号に該当）を用いて、内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＩＴＥとをアクティブにし、有効バンクデータ信号ＢＲＸ＜１７＞に応答してアクティブになった内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＴＥとを用いて、行アドレス生成部６３３及び列アドレス生成部６３４により第２バンクＢＡＮＫ１の行アドレスＸＡＤＤ及び列アドレスＹＡＤＤを生成し、入力データストローブ生成部６３２により入力データストローブ信号ＤＳＴＲＯＢＥ１６＜０：３＞、ＤＳＴＲＯＢＥ６４をアクティブにして出力する。
【００７２】
この状態で、連続して入ってくる残りのデータフレーム（３つのフレーム）信号の有効入力データ信号Ｐ０＿Ｒｘ＜０：１７＞のうち、有効データ信号に該当する１６ビットの有効バンクデータ信号ＢＲＸ＜０：１５＞を、並列化部６１（図５参照）により６４ビット（１６×４）に並列化した後、書き込みドライバ（Ｗ／Ｄ）により第２バンクＢＡＮＫ１のメモリセルアレイ１０に同時に書き込む。
【００７３】
上述のように、書き込み動作時、１つのバンクに４つのフレーム（コマンドフレーム及びデータフレームを含む）の信号が連続して入力されると、６４ビットのデータがメモリセルに同時に書き込まれるが、４つのフレームが全部入力されないうちに、その他のコマンドが実行される（割り込み動作）と、それまで入ってきたデータのみをメモリセルに書き込むようになる。
【００７４】
このような構造を有するマルチポートメモリ素子のテストは、必ず高速の直列入出力インターフェースを行う第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を介して行わなければならない。しかし、このようなテスト方法は、ＤＲＡＭテスト装置において、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３における高速の直列入出力インターフェースを支援することができなかったり、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３内の論理素子（図３参照）のエラーにより、内部ＤＲＡＭコア領域のテストがきちんとできない場合には使用することができない。このような問題を事前に克服するためには、マルチポートメモリ素子内に第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３とは独立し、かつ、ＤＲＡＭテスト装置にて支援可能な動作として実行し得る構造を提供しなければならない。
【００７５】
また、マルチポートメモリ素子のテストには、高速で動作するテスト装置が必要となる。しかし、現在、一般的に商用化されているテスト装置は、その特性から高速で動作できないことから、高速の直列入出力インターフェース方式でマルチポートメモリ素子をテストする場合、テスト時間が長くなる問題が発生する。このようなテスト時間を短縮するためには、高速の直列入出力インターフェースを並列入出力インターフェースに転換してマルチポートメモリ素子をテストする必要がある。
【特許文献１】特開平０８−２４９８８７
【発明の開示】
【発明が解決しようとする課題】
【００７６】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、マルチポートメモリ素子のテストモード時、内部のポートを経由せずに、ＤＲＡＭテストを安定的に行うことのできるマルチポートメモリ素子を提供することにある。
【００７７】
また、本発明の他の目的は、並列入出力インターフェース方式でＤＲＡＭコアテストを行い、テスト時間を短縮させることのできるマルチポートメモリ素子を提供することにある。
【００７８】
更に、本発明の更なる目的は、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）、及びＱＤＲ（Ｑｕａｄｒｕｐｌｅ  Ｄａｔａ  Ｒａｔｅ）のような様々な入出力データ伝送処理モードを有するマルチポートメモリ素子を提供することにある。
【課題を解決するための手段】
【００７９】
上記目的を達成するための本発明は、外部装置と直列入出力インターフェースとを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間のデータの送受信を支援するグローバルデータバスと、前記バンクのコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号に応答して、複数の第１パッドを介して並列に入力されるテスト信号をバイパスさせ、前記グローバルデータバスに伝達するテスト信号伝送部と、前記モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト信号に応答して、複数の第２パッドを介して入出力されるデータの伝送方式を決定する複数のデータ伝送モード信号を出力するモードレジスタセット部と、外部クロックを受信し、前記データ伝送モード信号に応答して、前記外部クロックに対応する内部クロックを出力するクロック生成部と、前記テストイネーブル信号に応答して動作し、前記第２パッドを介して入出力されるデータを前記内部クロックに同期させて入出力するテスト入出力制御部とを備えるマルチポートメモリ素子を提供する。
【００８０】
また、上記目的を達成するための本発明は、複数のポートと、該ポートに接続された第１グローバルデータバスと、前記ポートに接続された第２グローバルデータバスと、前記それぞれのポートに対応して備えられ、マルチポートメモリ素子がＤＲＡＭコアテスト動作を行うとき、該当のポートから伝達されるテスト信号を前記第２グローバルデータバスに伝達する入出力制御部と、内部書き込みコマンドに応答して、テスト入出力信号を前記第２グローバルデータバスに伝達し、内部読み出しコマンドに応答して、前記第１グローバルデータバスから入力されたデータを伝達するテスト入出力制御部とを備えるマルチポートメモリ素子を提供する。
【００８１】
すなわち、第一の発明は、外部装置と直列入出力インターフェースとを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間のデータの送受信を支援するグローバルデータバスと、前記バンクのコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号に応答して、複数の第１パッドを介して並列に入力されるテスト信号をバイパスさせ、前記グローバルデータバスに伝達するテスト信号伝送部と、前記モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト信号に応答して、複数の第２パッドを介して入出力されるデータの伝送方式を決定する複数のデータ伝送モード信号を出力するモードレジスタセット部と、外部クロックを受信し、前記データ伝送モード信号に応答して、前記外部クロックに対応する内部クロックを出力するクロック生成部と、前記テストイネーブル信号に応答して動作し、前記第２パッドを介して入出力されるデータを前記内部クロックに同期させて入出力するテスト入出力制御部とを備えることを特徴とするマルチポートメモリ素子である。
【００８２】
第二の発明は、第一の発明にかかり、前記ポートが、前記テストモード時、前記モードレジスタイネーブル信号に応答して、前記第１パッドに入力される前記テスト信号が入力されないように構成されることを特徴とするマルチポートメモリ素子である。
【００８３】
第三の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記内部クロックに同期して、前記第２パッドによって入力される入力データ信号を前記グローバルデータバスに出力することを特徴とするマルチポートメモリ素子である。
【００８４】
第四の発明は、第一の発明にかかり、前記テスト信号及び前記入力データ信号が、前記グローバルデータバスを構成する複数のバスのうち、互いに異なるバスを介して前記バンクに伝達されることを特徴とするマルチポートメモリ素子である。
【００８５】
第五の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記バンクから前記グローバルデータバスを介して送られた出力データ信号を、前記内部クロックに同期させて前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【００８６】
第六の発明は、第一の発明にかかり、前記モードレジスタセット部が、複数の第３パッドから前記バンクを選択するためのバンク情報信号を受信してバンク選択信号を生成することを特徴とするマルチポートメモリ素子である。
【００８７】
第七の発明は、第六の発明にかかり、前記バンク選択信号を前記バンクに伝達するためのデータバスを更に備えることを特徴とするマルチポートメモリ素子である。
【００８８】
第八の発明は、第七の発明にかかり、前記バンクが、前記バンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信して処理することを特徴とするマルチポートメモリ素子である。
【００８９】
第九の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記グローバルデータバスにバイパスされた前記テスト信号が書き込みコマンド信号に該当する場合、前記第２パッドによって入力される前記入力データ信号を前記グローバルデータバスを介して送り、前記テスト信号が読み出しコマンド信号に該当する場合、前記バンクから前記グローバルデータバスを介して送られた前記出力データ信号を前記第２パッドによって出力することを特徴とするマルチポートメモリ素子である。
【００９０】
第十の発明は、第一の発明にかかり、前記データ伝送モード信号が、第１データ伝送モード信号ないし第４データ伝送モード信号を含むことを特徴とするマルチポートメモリ素子である。
【００９１】
第十一の発明は、第十の発明にかかり、前記内部クロックが、第１内部クロック及び第２内部クロックを含むことを特徴とするマルチポートメモリ素子である。
【００９２】
第十二の発明は、第十一の発明にかかり、前記クロック生成部が、前記第１データ伝送モード信号に応答して、前記第１内部クロックの１周期において２倍の周期を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【００９３】
第十三の発明は、第十二の発明にかかり、前記テスト入出力制御部が、前記第１内部クロックの１周期における前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの１周期における前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【００９４】
第十四の発明は、第十一の発明にかかり、前記クロック生成部が、前記第２データ伝送モード信号に応答して、前記第１内部クロックの位相から９０゜移動した波形を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【００９５】
第十五の発明は、第十四の発明にかかり、前記テスト入出力制御部が、前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【００９６】
第十六の発明は、第十一の発明にかかり、前記クロック生成部が、前記第３データ伝送モード信号に応答して、前記第１内部クロックと同じ波形を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【００９７】
第十七の発明は、第十六の発明にかかり、前記テスト入出力制御部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【００９８】
第十八の発明は、第十一の発明にかかり、前記クロック生成部が、前記第３データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【００９９】
第十九の発明は、第十八の発明にかかり、前記テスト入出力制御部が、前記第３伝送モード時、前記第１内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【０１００】
第二十の発明は、第十一の発明にかかり、前記クロック生成部が、前記第４データ伝送モード信号に応答して、前記第１内部クロックと同じ波形を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１０１】
第二十一の発明は、第二十の発明にかかり、前記テスト入出力制御部が、前記第４伝送モード時、前記第２内部クロックの立ち上がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第２内部クロックの立ち上がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【０１０２】
第二十二の発明は、第十一の発明にかかり、前記クロック生成部が、前記第４データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１０３】
第二十三の発明は、第二十二の発明にかかり、前記テスト入出力制御部が、前記第１内部クロックの立ち上がりエッジ毎に前記第２パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第１内部クロックの立ち上がりエッジ毎に前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子である。
【０１０４】
第二十四の発明は、第十一の発明にかかり、前記第１内部クロックが、前記第１データ伝送モード信号ないし第４データ伝送モード信号と関係なく、互いに同じ波形を有することを特徴とするマルチポートメモリ素子である。
【０１０５】
第二十五の発明は、第十一の発明にかかり、前記第１内部クロックが、前記外部クロックのうち、第１クロックと同じ波形を有することを特徴とするマルチポートメモリ素子である。
【０１０６】
第二十六の発明は、第十一の発明にかかり、前記第２内部クロックが、前記外部クロックのうち、第２クロックと同じ波形を有することを特徴とするマルチポートメモリ素子である。
【０１０７】
第二十七の発明は、第十一の発明にかかり、前記クロック生成部が、前記外部クロックを受信してバッファリングするバッファ部と、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力する内部クロック生成部とを備えることを特徴とするマルチポートメモリ素子である。
【０１０８】
第二十八の発明は、第二十七の発明にかかり、前記クロック生成部が、前記モードレジスタイネーブル信号の反転信号であるモードレジスタイネーブルバー信号の立ち下がりエッジ時、一定時間、一定の論理状態を有する立ち下がりエッジ検出信号を前記内部クロック生成部に出力する立ち下がりエッジ検出部を更に備えることを特徴とするマルチポートメモリ素子である。
【０１０９】
第二十九の発明は、第二十八の発明にかかり、前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第１内部クロック及び第２内部クロックを一定の論理状態で出力し、前記立ち下がりエッジ検出部の前記検出信号が論理ローレベルの状態で維持される場合、前記第１内部クロック及び第２内部クロックを論理ローレベルの状態で出力し、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記第１外部クロック及び第２外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１１０】
第三十の発明は、第二十九の発明にかかり、前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号が論理ハイレベルの状態で維持される場合、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記外部クロックに対応する前記第１内部クロック及び第２内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１１１】
第三十一の発明は、第二十七の発明にかかり、前記内部クロック生成部が、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記第１内部クロックを選択するための第１制御信号と、前記第２内部クロックを選択するための第２制御信号ないし第４制御信号とを出力するクロック制御部と、内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第１制御信号に応答して、前記第１内部クロックを出力する第１クロック生成部と、前記内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第２制御信号ないし第４制御信号に応答して、前記第２内部クロックを出力する第２クロック生成部と、パワーアップ信号、前記モードレジスタイネーブルバー信号、及び前記検出信号に応答して、前記内部クロックイネーブル信号を出力するクロックイネーブル制御部とを備えることを特徴とするマルチポートメモリ素子である。
【０１１２】
第三十二の発明は、第三十一の発明にかかり、前記クロック制御部が、前記第１データ伝送モード信号ないし第４データ伝送モード信号をデコードして第１選択信号ないし第３選択信号を出力するデコード手段と、前記第１選択信号ないし第３選択信号に応答して、前記第１制御信号ないし第４制御信号を出力する選択手段とを備えることを特徴とするマルチポートメモリ素子である。
【０１１３】
第三十三の発明は、第三十二の発明にかかり、前記デコード手段が、前記第１データ伝送モード信号がイネーブルされる場合、前記第１選択信号をイネーブルさせて出力し、前記第２データ伝送モード信号がイネーブルされる場合、前記第２選択信号をイネーブルさせて出力し、前記第３データ伝送モード信号及び第４データ伝送モード信号のいずれか１つがイネーブルされる場合、前記第３選択信号をイネーブルさせて出力することを特徴とするマルチポートメモリ素子である。
【０１１４】
第三十四の発明は、第三十二の発明にかかり、前記デコード手段が、前記第１データ伝送モード信号を反転させて出力する第１インバータと、前記第２データ伝送モード信号を反転させて出力する第２インバータと、前記第３データ伝送モード信号と前記第４データ伝送モード信号とを否定論理和して出力する第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号を反転させて出力する第３インバータと、前記第１インバータ及び第３インバータの出力信号を否定論理和して出力する第２ＮＯＲゲートと、前記第２インバータ及び第３インバータの出力信号を否定論理和して出力する第３ＮＯＲゲートと、前記第２ＮＯＲゲートの出力信号を反転させて前記第１選択信号を出力する第４インバータと、前記第３ＮＯＲゲートの出力信号を反転させて前記第２選択信号を出力する第５インバータと、前記第３インバータの出力信号を反転させて前記第３選択信号を出力する第６インバータとを備えることを特徴とするマルチポートメモリ素子である。
【０１１５】
第三十五の発明は、第三十四の発明にかかり、前記選択手段が、前記第１選択信号がイネーブルされる場合、前記第１制御信号を選択して出力し、前記第２選択信号がイネーブルされる場合、前記第２制御信号を選択して出力し、前記第３選択信号がイネーブルされる場合、互いに異なる論理状態を有する前記第３制御信号及び第４制御信号を選択して出力することを特徴とするマルチポートメモリ素子である。
【０１１６】
第三十六の発明は、第三十五の発明にかかり、前記選択手段が、前記第１選択信号ないし第３選択信号に応答して、電源電圧又は接地電圧のレベルを有する前記第１制御信号ないし第４制御信号をそれぞれ出力する第１マルチプレクサないし第４マルチプレクサからなることを特徴とするマルチポートメモリ素子である。
【０１１７】
第三十七の発明は、第三十六の発明にかかり、前記第１マルチプレクサが、前記第１選択信号を反転させて出力する第１インバータと、前記第１選択信号と前記第１インバータの出力信号とに応答して、前記接地電圧を前記第１制御信号として出力する第１伝送ゲートと、前記第２選択信号を反転させて出力する第２インバータと、前記第２選択信号と前記第２インバータの出力信号とに応答して、前記電源電圧を前記第１制御信号として出力する第２伝送ゲートと、前記第３選択信号を反転させて出力する第３インバータと、前記第３選択信号と前記第３インバータの出力信号とに応答して、前記接地電圧を前記第１制御信号として出力する第３伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
【０１１８】
第三十八の発明は、第三十七の発明にかかり、前記第２マルチプレクサが、前記第１選択信号を反転させて出力する第４インバータと、前記第１選択信号と前記第４インバータの出力信号とに応答して、前記接地電圧を前記第２制御信号として出力する第４伝送ゲートと、前記第２選択信号を反転させて出力する第５インバータと、前記第２選択信号と前記第５インバータの出力信号とに応答して、前記電源電圧を前記第２制御信号として出力する第６伝送ゲートと、前記第３選択信号を反転させて出力する第６インバータと、前記第３選択信号と前記第６インバータの出力信号とに応答して、前記接地電圧を前記第２制御信号として出力する第６伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
【０１１９】
第三十九の発明は、第三十八の発明にかかり、前記第３マルチプレクサが、前記第１選択信号を反転させて出力する第７インバータと、前記第１選択信号と前記第７インバータの出力信号とに応答して、前記接地電圧を前記第３制御信号として出力する第７伝送ゲートと、前記第２選択信号を反転させて出力する第８インバータと、前記第２選択信号と前記第８インバータの出力信号とに応答して、前記電源電圧を前記第３制御信号として出力する第８伝送ゲートと、前記第３選択信号を反転させて出力する第９インバータと、前記第３選択信号と前記第９インバータの出力信号とに応答して、前記接地電圧を前記第３制御信号として出力する第９伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
【０１２０】
第四十の発明は、第三十九の発明にかかり、前記第４マルチプレクサが、前記第２選択信号を反転させて出力する第１０インバータと、前記第２選択信号と前記第１０インバータの出力信号とに応答して、前記接地電圧を前記第４制御信号として出力する第１０伝送ゲートと、前記第２選択信号と前記第１０インバータの出力信号とに応答して、前記電源電圧を前記第２制御信号として出力する第１１伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
【０１２１】
第四十一の発明は、第三十一の発明にかかり、前記第１クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第４制御信号に応答して、バッファリングされた前記第１外部クロックを前記第１内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第４制御信号の論理状態と関係なく、常に論理ハイレベルの前記第１内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１２２】
第四十二の発明は、第四十一の発明にかかり、前記第１クロック生成部が、前記第４制御信号が論理ローレベルの状態であれば、バッファリングされた前記外部クロックを前記第１内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
【０１２３】
第四十三の発明は、第四十二の発明にかかり、記第１クロック生成部が、前記第４制御信号を反転させて出力する第１インバータと、該第１インバータの出力信号とバッファリングされた前記第１外部クロックとを否定論理積して出力する第１ＮＡＮＤゲートと、前記第４制御信号とバッファリングされた前記第２外部クロックとを否定論理積して出力する第２ＮＡＮＤゲートと、前記第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの出力信号を否定論理積して出力する第３ＮＡＮＤゲートと、前記内部クロックイネーブル信号を反転させて出力する第３インバータと、該第３インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するＮＯＲゲートと、  該ＮＯＲゲートの出力信号と前記第３ＮＡＮＤゲートの出力信号とを否定論理積して出力する第４ＮＡＮＤゲートと、該第４ＮＡＮＤゲートの出力信号を反転させて出力する第４インバータと、該第４インバータの出力信号を反転させて出力する第５インバータとを備えることを特徴とするマルチポートメモリ素子である。
【０１２４】
第四十四の発明は、第三十一の発明にかかり、前記第２クロック生成部が、前記内部クロックイネーブル信号の論理状態に応じて、バッファリングされた前記外部クロックを前記第２内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
【０１２５】
第四十五の発明は、第四十四の発明にかかり、前記第２クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第１制御信号ないし第３制御信号に応答して、バッファリングされた前記外部クロックを前記第２内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第１制御信号ないし第３制御信号の論理状態と関係なく、常に論理ハイレベルの前記第１内部クロックを出力することを特徴とするマルチポートメモリ素子である。
【０１２６】
第四十六の発明は、第四十五の発明にかかり、前記第２クロック生成部が、前記第１制御信号及び第２制御信号が論理ローレベルの状態であり、前記第３制御信号が論理ハイレベルの状態であれば、バッファリングされた前記外部クロックを前記第２内部クロックとして出力し、前記第２クロック生成部が、前記第１制御信号及び第３制御信号が論理ハイレベルの状態であり、前記第２制御信号が論理ローレベルの状態であれば、前記第１内部クロックの周期の１／２倍のクロックを前記第２内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
【０１２７】
第四十七の発明は、第四十六の発明にかかり、前記第２クロック生成部が、バッファリングされた前記外部クロックと前記第２制御信号とを否定論理積して出力する第１ＮＡＮＤゲートと、バッファリングされた前記外部クロック、前記第１制御信号、及び前記第１ＮＡＮＤゲートの出力信号を否定論理積して出力する第２ＮＡＮＤゲートと、バッファリングされた前記外部クロック、前記第３制御信号、及び前記第１ＮＡＮＤゲートの出力信号を否定論理積して出力する第３ＮＡＮＤゲートと、前記第２ＮＡＮＤゲート及び第３ＮＡＮＤゲートの出力信号を否定論理積して出力する第４ＮＡＮＤゲートと、前記内部クロックイネーブル信号を反転させて出力する第１インバータと、該第１インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するＮＯＲゲートと、該ＮＯＲゲートの出力信号と前記第４ＮＡＮＤゲートの出力信号とを否定論理積して出力する第５ＮＡＮＤゲートと、該第５ＮＡＮＤゲートの出力信号を反転させて出力する第２インバータと、該第２インバータの出力信号を反転させて出力する第３インバータとを備えることを特徴とするマルチポートメモリ素子である。
【０１２８】
第四十八の発明は、第三十一の発明にかかり、前記クロックイネーブル制御部が、前記パワーアップ信号が論理ローレベルの状態であり、前記検出信号が論理ローレベルの状態の場合、前記モードレジスタイネーブルバー信号と関係なく、前記内部クロックイネーブル信号を論理ローレベルの状態で出力することを特徴とするマルチポートメモリ素子である。
【０１２９】
第四十九の発明は、第四十八の発明にかかり、前記クロックイネーブル制御部が、前記パワーアップ信号と前記検出信号とを否定論理積して出力する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号を反転させて出力する第１インバータと、バッファリングされた前記外部クロックを反転させて出力する第２インバータと、該第２インバータの出力信号を反転させて出力する第３インバータと、前記第２インバータ及び第３インバータの出力信号に応答して、前記モードレジスタイネーブルバー信号を伝送する第１伝送ゲートと、前記第１インバータの出力信号に応答して、前記第１伝送ゲートの出力信号をラッチする第１ラッチ部と、該第１ラッチ部の出力信号を反転させて出力する第４インバータと、前記第２インバータ及び第３インバータの出力信号に応答して、前記第４インバータの出力信号を伝達する第２伝送ゲートと、該第２伝送ゲートの出力信号をラッチする第２ラッチ部と、該第２ラッチ部の出力信号を反転させて出力する第５インバータと、前記第２インバータ及び第３インバータの出力信号に応答して、前記第５インバータの出力信号を伝達する第３伝送ゲートと、前記第１インバータの出力信号に応答して、前記第３伝送ゲートの出力信号をラッチする第３ラッチ部と、該第３ラッチ部の出力信号を反転させて出力する第６インバータと、前記第２インバータ及び第３インバータの出力信号に応答して、前記第６インバータの出力信号を伝達する第４伝送ゲートと、該第４伝送ゲートの出力信号をラッチする第４ラッチ部と、該第４ラッチ部の出力信号を反転させて前記内部クロックイネーブル信号を出力する第７インバータとを備えることを特徴とするマルチポートメモリ素子である。
【０１３０】
第五十の発明は、第十一の発明にかかり、前記テスト入出力制御部が、前記第２パッドを介して入力される前記入力データ信号をバッファリングするバッファ部と、該バッファ部の出力信号を並列化して出力する並列化部と、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記並列化部から出力される並列化した入力データ信号を選択的に出力する選択部と、前記テストイネーブル信号に応答して、前記テスト信号をデコードして書き込みコマンド信号を生成するコマンドデコーダと、前記書き込みコマンド信号に応答して、情報ストローブ信号を出力する情報ストローブ信号生成部と、該情報ストローブ信号に応答して、前記選択部から出力される並列化した入力データ信号を前記グローバルデータバスを介して送る複数の出力ドライバとを備えることを特徴とするマルチポートメモリ素子である。
【０１３１】
第五十一の発明は、第五十の発明にかかり、前記並列化部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記入力データ信号をラッチして移動させるシフトレジスタからなることを特徴とするマルチポートメモリ素子である。
【０１３２】
第五十二の発明は、第五十一の発明にかかり、前記並列化部が、前記第２内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第２パッドを介してそれぞれ直列に入力される４ビットの入力データ信号を並列化して出力することを特徴とするマルチポートメモリ素子である。
【０１３３】
第五十三の発明は、第五十二の発明にかかり、前記コマンドデコーダが、前記テスト信号のうち、コマンド情報を含んでいるビットをデコードして前記書き込みコマンド信号を出力することを特徴とするマルチポートメモリ素子である。
【０１３４】
第五十四の発明は、第五十の発明にかかり、前記情報ストローブ信号生成部が、前記書き込みコマンド信号に応答して、前記並列化部によって並列化した入力データ信号を前記複数の出力ドライバから前記第１グローバルデータバスを介して送る時点を決定する前記情報ストローブ信号を出力することを特徴とするマルチポートメモリ素子である。
【０１３５】
第五十五の発明は、第五十四の発明にかかり、前記情報ストローブ信号が、前記書き込みコマンド信号のパルスが発生した後、次の４周期の間にトグルする信号であることを特徴とするマルチポートメモリ素子である。
【０１３６】
第五十六の発明は、第五十五の発明にかかり、前記情報ストローブ信号生成部が、前記第１内部クロックを受信し、当該第１内部クロックが一定時間遅延された遅延クロックと、当該遅延クロックの反転信号である遅延クロックバー信号とを出力するクロックドライバと、前記書き込みコマンド信号が発生した瞬間、１クロックのパルス幅を有する初期信号を生成する初期信号生成部と、前記遅延クロックと前記遅延クロックバー信号とに応答して、前記初期信号を移動させて出力するシフトレジスタと、該シフトレジスタの出力信号と前記初期信号とをラッチした後、前記第１内部クロックに応答して、前記情報ストローブ信号を出力する出力部とを備えることを特徴とするマルチポートメモリ素子である。
【０１３７】
第五十七の発明は、第五十六の発明にかかり、前記初期信号生成部が、前記初期信号と前記遅延クロックとを否定論理積して出力する第１ＮＡＮＤゲートと、前記書き込みコマンド信号に応答して、前記第１ＮＡＮＤゲートの出力信号を反転させて出力する第１インバータと、該第１インバータの出力信号をラッチする第１ラッチ部と、前記第１内部クロックバー信号に応答して、前記第１ラッチ部の出力信号を伝達する第１伝送ゲートと、該第１伝送ゲートの出力信号をラッチして前記初期信号を出力する第２ラッチ部とを備えることを特徴とするマルチポートメモリ素子である。
【０１３８】
第五十八の発明は、第五十七の発明にかかり、前記シフトレジスタが、複数のＤフリップフロップからなることを特徴とするマルチポートメモリ素子である。
【０１３９】
第五十九の発明は、第五十八の発明にかかり、前記出力部が、前記初期信号と前記シフトレジスタの出力信号とをラッチするＳＲラッチと、該ＳＲラッチの出力信号と前記第１内部クロックとを否定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力信号を反転させて前記情報ストローブ信号を出力する第２インバータとを備えることを特徴とするマルチポートメモリ素子である。
【０１４０】
第六十の発明は、第五十の発明にかかり、前記出力ドライバが、前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とに応答して、前記選択部から出力される並列化した入力データ信号を、前記第１グローバルデータバスを介して送ることを特徴とするマルチポートメモリ素子である。
【０１４１】
第六十一の発明は、第六十の発明にかかり、前記出力ドライバのそれぞれが、前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とを論理結合して出力する入力部と、該入力部の出力信号に応答して、前記入力データ信号を増幅して出力するセンスアンプ型差動増幅器と、該差動増幅器の出力を前記グローバルデータバスに駆動（ｄｒｉｖｉｎｇ）する出力部とを備えることを特徴とするマルチポートメモリ素子である。
【０１４２】
第六十二の発明は、第六十の発明にかかり、前記選択部が、前記第１データ伝送モード信号又は前記第２データ伝送モード信号がイネーブルされる場合、４ビットずつ並列化した入力データ信号を、４つの前記出力手段にそれぞれ出力することを特徴とするマルチポートメモリ素子である。
【０１４３】
第六十三の発明は、第六十の発明にかかり、前記選択部が、前記第３データ伝送モード信号がイネーブルされる場合、２ビットずつ並列化した入力データ信号を、４つの前記出力手段のうちの２つの出力手段にそれぞれ出力することを特徴とするマルチポートメモリ素子である。
【０１４４】
第六十四の発明は、第五十の発明にかかり、前記バンクが、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信するバンク制御部を更に備えることを特徴とするマルチポートメモリ素子である。
【０１４５】
第六十五の発明は、第六十四の発明にかかり、前記バンク制御部が、前記バンクのいずれか１つを選択するバンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信し、該当のバンクのコア領域に伝達することを特徴とするマルチポートメモリ素子である。
【０１４６】
第六十六の発明は、第六十五の発明にかかり、前記バンク制御部が、前記テストイネーブル信号と、前記バンク選択信号と、前記テストモードの前記書き込みコマンド信号との立ち上がりエッジに論理ハイレベルに遷移し、正常動作モードの書き込みコマンド信号の立ち上がりエッジに再び論理ローレベルに遷移する入力選択信号に応答して、前記グローバルデータバスを介して送られた信号のいずれか１つを選択し、該当のバンクに伝達することを特徴とするマルチポートメモリ素子である。
【０１４７】
第六十七の発明は、第六十六の発明にかかり、前記バンク制御部が、前記テストイネーブル信号、前記バンク選択信号、及び前記入力選択信号に応答して、第１選択信号及び第２選択信号を出力する選択信号生成部と、前記第１選択信号と前記第２選択信号とに応答して、前記第１グローバルデータバスを介して入力される信号のうち、該当のバンクに伝達すべき信号のみをバンクに伝達する入力信号伝送部とを備えることを特徴とするマルチポートメモリ素子である。
【０１４８】
第六十八の発明は、第六十七の発明にかかり、前記選択部が、前記第１データ伝送モード信号ないし第４データ伝送モード信号に応答して、前記並列化部によって並列化した入力データ信号を２ビット又は４ビットずつ順次出力することをことを特徴とするマルチポートメモリ素子である。
【０１４９】
第六十九の発明は、複数のポートと、該ポートに接続された第１グローバルデータバスと、前記ポートに接続された第２グローバルデータバスと、前記それぞれのポートに対応して備えられ、マルチポートメモリ素子であるがＤＲＡＭコアテスト動作を行うとき、該当のポートから伝達されるテスト信号を前記第２グローバルデータバスに伝達する入出力制御部と、内部書き込みコマンドに応答して、テスト入出力信号を前記第２グローバルデータバスに伝達し、内部読み出しコマンドに応答して、前記第１グローバルデータバスから入力されたデータを伝達するテスト入出力制御部とを備えることを特徴とするマルチポートメモリ素子である。
【０１５０】
第七十の発明は、第六十九の発明にかかり、モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト入出力信号のデータ伝送モードを決定するモード選択信号を出力するモードレジスタセットを更に備えることを特徴とするマルチポートメモリ素子である。
【０１５１】
第七十一の発明は、第七十の発明にかかり、外部クロックを受信し、前記モード選択信号に応答して内部クロックを生成するクロック生成部を更に備えることを特徴とするマルチポートメモリ素子である。
【０１５２】
第七十二の発明は、第七十の発明にかかり、それぞれ該当のポートに接続された複数のバンクを更に備えることを特徴とするマルチポートメモリ素子である。
【０１５３】
第七十三の発明は、第六十九の発明にかかり、前記テスト信号が、複数の入出力パッド及び１つのダミーパッドを介して入力されることを特徴とするマルチポートメモリ素子である。
【０１５４】
第七十四の発明は、第六十九の発明にかかり、前記テスト入出力制御部が、前記テスト信号が入力される入力駆動部と、前記テスト信号が前記第２グローバルデータバスに出力される出力駆動部とを備えることを特徴とするマルチポートメモリ素子である。
【０１５５】
第七十五の発明は、第六十九の発明にかかり、前記テスト入出力信号が、前記テスト入出力制御部に接続された複数のテストパッドを介して入出力されることを特徴とするマルチポートメモリ素子である。
【０１５６】
第七十六の発明は、第七十の発明にかかり、前記モードレジスタセットが、バンク情報信号を受信してバンク選択信号を出力することを特徴とするマルチポートメモリ素子である。
＜予備＞
【０１５７】
また、第三の発明は、第二の発明にかかり、前記テスト入出力制御部が、前記内部クロックに同期して、前記第２パッドによって入力される入力データ信号を前記グローバルデータバスに出力することを特徴とするマルチポートメモリ素子であってもよい。
【０１５８】
また、第四の発明は、第二から第三のいずれか一の発明にかかり、前記テスト信号及び前記入力データ信号が、前記グローバルデータバスを構成する複数のバスのうち、互いに異なるバスを介して前記バンクに伝達されることを特徴とするマルチポートメモリ素子であってもよい。
【０１５９】
また、第五の発明は、第二から第四のいずれか一の発明にかかり、前記テスト入出力制御部が、前記バンクから前記グローバルデータバスを介して送られた出力データ信号を、前記内部クロックに同期させて前記第２パッドを介して出力することを特徴とするマルチポートメモリ素子であってもよい。
【０１６０】
また、第六の発明は、第二から第五のいずれか一の発明にかかり、前記モードレジスタセット部が、複数の第３パッドから前記バンクを選択するためのバンク情報信号を受信してバンク選択信号を生成することを特徴とするマルチポートメモリ素子であってもよい。
【０１６１】
また、第九の発明は、第二から第八のいずれか一の発明にかかり、前記テスト入出力制御部が、前記グローバルデータバスにバイパスされた前記テスト信号が書き込みコマンド信号に該当する場合、前記第２パッドによって入力される前記入力データ信号を前記グローバルデータバスを介して送り、前記テスト信号が読み出しコマンド信号に該当する場合、前記バンクから前記グローバルデータバスを介して送られた前記出力データ信号を前記第２パッドによって出力することを特徴とするマルチポートメモリ素子であってもよい。
【０１６２】
また、第十の発明は、第二から第九のいずれか一の発明にかかり、前記データ伝送モード信号が、第１データ伝送モード信号ないし第４データ伝送モード信号を含むことを特徴とするマルチポートメモリ素子であってもよい。
【０１６３】
また、第七十三の発明は、第七十から七十二のいずれか一の発明にかかり、前記テスト信号が、複数の入出力パッド及び１つのダミーパッドを介して入力されることを特徴とするマルチポートメモリ素子であってもよい。
【０１６４】
また、第七十四の発明は、第七十から七十三のいずれか一の発明にかかり、前記テスト入出力制御部が、前記テスト信号が入力される入力駆動部と、前記テスト信号が前記第２グローバルデータバスに出力される出力駆動部とを備えることを特徴とするマルチポートメモリ素子であってもよい。
【０１６５】
また、第七十五の発明は、第七十から七十四のいずれか一の発明にかかり、前記テスト入出力信号が、前記テスト入出力制御部に接続された複数のテストパッドを介して入出力されることを特徴とするマルチポートメモリ素子であってもよい。
【発明を実施するための最良の形態】
【０１６６】
本発明は、マルチポートメモリ素子の正常動作モードとは独立してＤＲＡＭコアテストモード（以下、「ＤＴＭモード」とする）を実現するための構造を提案し、ＤＴＭモード時には、正常動作モード時において外部装置との直列伝送のための送受信パッドとして用いられた外部パッドを並列入出力インターフェースのためのパッドに転換して使用し、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）、及びＱＤＲ（Ｑｕａｄｒｕｐｌｅ  Ｄａｔａ  Ｒａｔｅ）のような様々な入出力データ伝送処理モードでテスト動作を行うように提供する。
【０１６７】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。なお、明細書全体において、同じ図面の参照符号で表示された部分は、同じ構成要素を表す。
【０１６８】
図９は、本発明の実施形態に係るマルチポートメモリ素子のブロック図である。ここでは、説明の便宜上、正常動作モードにおける動作は、上述した内容で代替することにし、ＤＴＭモードに関してのみ説明する。
【０１６９】
同図を参照すると、本発明の実施形態に係るマルチポートメモリ素子は、ＤＲＡＭコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号ＭＲＥｂに応答して、ＤＴＭモードに移行させるモードレジスタセット部ＭＲＳと、モードレジスタイネーブル信号ＭＲＥｂに応答して、各送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ−〜ＴＸ３−及び受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−を介してポートＰＯＲＴ０〜ＰＯＲＴ３にそれぞれ入力される外部信号（コマンド／アドレス／制御信号）（以下、「テスト信号」とする）をバイパスさせ、第２グローバルデータバスＧＩＯ＿ＩＮに伝達する複数のテスト信号伝送部９１〜９４と、モードレジスタセット部ＭＲＳで生成されたテストイネーブル信号ＤＴＭＥＮに応答して、テストパッドＤＱ０〜ＤＱ３から入力される入力データ信号、すなわち、書き込み動作時、外部テスト装備から提供されるデータ信号を第２グローバルデータバスＧＩＯ＿ＩＮを介して送り、第１グローバルデータバスＧＩＯ＿ＯＵＴに出力される出力データ信号、すなわち、読み出し動作時、バンクから読み出されたデータ信号をテストパッドＤＱ０〜ＤＱ３に出力するテスト入出力制御部９５とを備える。
【０１７０】
モードレジスタセット部ＭＲＳは、モードレジスタイネーブル信号ＭＲＥｂに応答して、現在、ＤＲＡＭ素子が正常動作モード、すなわち、直列入出力インターフェース方式に転換するモードに入るのか、又はＤＴＭモード、すなわち、並列入出力インターフェース方式に転換するモードに入るのかを決定する。また、モードレジスタセット部ＭＲＳは、３ビットのバンク情報信号Ｍ０〜Ｍ２を受信して８ビットのバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞（バンクが８つの場合）を生成する。
【０１７１】
更に、モードレジスタセット部ＭＲＳは、バンク情報信号Ｍ０〜Ｍ２を用いて、ＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  ＭＲＳ）などのような様々なモード選択信号を生成する。また、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞を用いて、ＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲのようなデータ入出力伝送モード（ＤＴＴ）を選択する。ここで、ＤＴＴモードは、テストパッドＤＱ０〜ＤＱ３に入力される入力データ信号と、テストパッドＤＱ０〜ＤＱ３から出力される出力データ信号との入出力伝送方式を決定するモードとして用いられるものであり、これについての具体的な説明は後述する。更に、ＥＭＲＳは、ＤＴＭモードでは実際に必要な部分ではなく、正常動作モードで直列入出力インターフェース方式を用いたデータ伝送時に用いられるモードである。
【０１７２】
また、モードレジスタセット部ＭＲＳは、テスト信号伝送部９１〜９４によってバイパスされ、第２グローバルデータバスＧＩＯ＿ＩＮに載せられたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信し、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞を構成するビットの状態に応じてテストイネーブル信号ＤＴＭＥＮをイネーブルさせて出力する。例えば、バンク情報信号Ｍ０〜Ｍ２が全て論理ローレベルの状態で、図１０に示すように、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞のうち、「ＩＮ＜１０＞」が論理ローレベル、「ＩＮ＜１１＞」が論理ハイレベル、「ＩＮ＜１２：１５＞」が全て論理ローレベルであれば、テストイネーブル信号ＤＴＭＥＮは、「ＩＮ＜０＞」の状態に応じてイネーブルが決定される。例えば、図１０において、「ＩＮ＜０＞」が論理ハイレベルであれば、テストイネーブル信号ＤＴＭＥＮはイネーブルされる。
【０１７３】
テスト信号伝送部９１〜９４は、モードレジスタイネーブル信号ＭＲＥｂに応答して、モードレジスタセット部ＭＲＳによりＤＲＡＭ素子がＤＴＭモードに入ると、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−及び受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−から入力されるテスト信号Ｐ０＿ＲＸＤ＜０：１６＞（送受信パッドを除く別途のダミーパッドＳ１から入力される１ビットのテスト信号を含む）を、第２グローバルデータバスＧＩＯ＿ＩＮのうち、ポートＰＯＲＴ０に割り当てられたバス（図中では、第１グローバルデータバスＧＩＯ＿ＩＮのうち最初のバスに該当する）を介して送る。図示のように、テスト信号伝送部９１〜９４が各ポートＰＯＲＴ０〜ＰＯＲＴ３あたり１つずつ設けられた場合、それぞれ４ビットのテスト信号が第２グローバルデータバスＧＩＯ＿ＩＮを介して送られる。このため、テスト信号伝送部９１〜９４のそれぞれは、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１とからテスト信号Ｐ０＿ＲＸＤ＜０：１６＞が入力される入力ドライバ（図示せず）と、該入力ドライバから入力されたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る出力ドライバ（図示せず）とからなる。
【０１７４】
テスト入出力制御部９５は、モードレジスタセット部ＭＲＳから出力されるテストイネーブル信号ＤＴＭＥＮに応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞をデコードし、内部コマンド信号、例えば、書き込みコマンド信号又は読み出しコマンド信号を生成する。また、テスト入出力制御部９５は、内部コマンドデコーダで書き込みコマンド信号が生成されると、テストパッドＤＱ０〜ＤＱ３から入力される入力データ信号を第２グローバルデータバスＧＩＯ＿ＩＮを介して送り、読み出しコマンド信号が生成されると、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞の読み出しコマンド信号に応答して、第１グローバルデータバスＧＩＯ＿ＯＵＴに伝達された出力データ信号をテストパッドＤＱ０〜ＤＱ３に出力する。
【０１７５】
以下、上記のように構成された本発明の実施形態に係るマルチポートメモリ素子のＤＴＭモード時の書き込み動作及び読み出し動作を、図９を参照して具体的に説明する。
【０１７６】
まず、書き込み動作を説明する。
【０１７７】
ＤＴＭモード時、モードレジスタイネーブル信号ＭＲＥｂは、論理ローレベル（「０」）の状態に維持されなければならない。このように、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベルの状態で入力されると、ＤＲＡＭ素子は、モードレジスタセット部ＭＲＳによりＤＴＭモードに入るようになる。
【０１７８】
モードレジスタセット部ＭＲＳによりＤＴＭモードに入ると、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１からそれぞれ１ビットずつ並列に入力されたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞は、テスト信号伝送部９１〜９４を介して第２グローバルデータバスＧＩＯ＿ＩＮを介して送られる。このとき、ポートＰＯＲＴ０〜ＰＯＲＴ３は、ＤＴＭモードに入る場合、非動作動作、すなわち、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞が入力されない状態になるように設計されており、正常動作モードでは、モードレジスタイネーブル信号ＭＲＥｂが論理ハイレベル（「１」）の状態の場合、動作状態、すなわち、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞が入力された状態になるように設計されている。
【０１７９】
モードレジスタセット部ＭＲＳは、テスト信号伝送部９１〜９４を介して第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信し、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞の特定ビットの状態に応じてテストイネーブル信号ＤＴＭＥＮをイネーブルさせて出力する。また、モードレジスタセット部ＭＲＳは、バンク情報信号Ｍ０〜Ｍ２をデコードしてバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞を生成する。ここで、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞は、バンクＢＡＮＫ０〜ＢＡＮＫ７のバンク制御部ＢＣ０〜ＢＣ７に入力され、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とが入力されるバンクを選択する信号として用いられる。
【０１８０】
一方、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞は、第２グローバルデータバスＧＩＯ＿ＩＮ及び第１グローバルデータバスＧＩＯ＿ＯＵＴとは別途に設けられたデータバスを介して送られ、バンク制御部ＢＣ０〜ＢＣ７に伝達される。
【０１８１】
テスト入出力制御部９５は、テストイネーブル信号ＤＴＭＥＮに応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信してデコードし、内部書き込みコマンド信号を生成する。生成された書き込みコマンド信号に応答して、テストパッドＤＱ０〜ＤＱ３に入力される入力データ信号を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。
【０１８２】
バンク制御部ＢＣ０〜ＢＣ７は、それぞれバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞を受信し、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞に応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とが、自体の担当するバンク信号なのか否かを判断する。
【０１８３】
例えば、現在、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とがバンクＢＡＮＫ０に該当する信号の場合、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞のうち、「Ｔ＿ＢＫＥＮ＜０＞」のみが論理ハイレベルとなってバンク制御部ＢＣ０のみが動作し、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とをバンクＢＡＮＫ０に伝達する。このとき、バンク制御部ＢＣ０は、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞をデコードして書き込みコマンド信号を生成し、生成された書き込みコマンド信号とアドレス信号（コア領域のメモリセルアレイの行アドレス及び列アドレスに該当）とに応答して、入力データ信号をバンクＢＡＮＫ０に伝達する。ここで、行アドレスは、アクティブ信号ＡＣＴによりイネーブルされ、列アドレスは、書き込みコマンド時にイネーブルされる。
【０１８４】
バンクＢＡＮＫ０は、バンク制御部ＢＣ０から伝達された書き込みコマンド信号に応答して、書き込みドライバＷ／Ｄを介して入力データ信号を該当のコア領域のメモリセルに書き込むようになる。
【０１８５】
続いて、読み出し動作を説明する。
【０１８６】
ＤＴＭモード時における読み出し動作は、書き込み動作とほぼ同様である。ただし、読み出し動作時には、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−及び受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−から読み出しコマンド信号に該当するテスト信号を受信し、テストパッドＤＱ０〜ＤＱ３には出力データ信号を出力する。
【０１８７】
書き込み動作と同様に、モードレジスタイネーブル信号ＭＲＥｂは、論理ローレベルの状態に維持される。これにより、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１からそれぞれ１ビットずつ並列に入力されたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞は、テスト信号伝送部９１〜９４から第２グローバルデータバスＧＩＯ＿ＩＮを介して送られる。また、テスト入出力制御部９５は、テストイネーブル信号ＤＴＭＥＮに応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信してデコードし、内部読み出しコマンド信号を生成する。このとき、テストパッドＤＱ０〜ＤＱ３には、どんな入力信号も入力されなくなる。
【０１８８】
バンク制御部ＢＣ０〜ＢＣ７は、それぞれバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞を受信し、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞に応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞が、自体の担当するバンク信号なのか否かを判断し、判断の結果、現在入力されるテスト信号Ｐ０＿ＲＸＤ＜０：１６＞が、自体の担当するバンク信号の場合、入力されるテスト信号Ｐ０＿ＲＸＤ＜０：１６＞をデコードして読み出しコマンド信号を生成し、バンクに出力する。当該バンクは、バンク制御部から入力される読み出しコマンド信号とアドレス信号とに応答して、該当のデータバス感知増幅器ＤＢＳＡを介して該当のコア領域のメモリセルから出力データ信号を読み出し、第１グローバルデータバスＧＩＯ＿ＯＵＴに出力する。
【０１８９】
テスト入出力制御部９５は、該当のバンクから第１グローバルデータバスＧＩＯ＿ＯＵＴを介して送られた出力データ信号を受信し、受信した出力データ信号を、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞をデコードして生成された読み出しコマンド信号に応答して、テストパッドＤＱＯ〜ＤＱ３に出力する。
【０１９０】
一方、本発明の実施形態に係るマルチポートメモリ素子は、ＳＤＲ、ＤＤＲ、ＱＤＲ０、ＱＤＲ１のような様々な入出力データ伝送処理モードを有するように動作するが、これについて具体的に説明する。
【０１９１】
上述したように、モードレジスタセット部ＭＲＳは、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞を用いて、４つのデータ伝送モード（ＤＴＴ）、例えば、ＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲモードに移行させるためのモード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲを出力する。モード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲは、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞のビットのうち、「ＩＮ＜５：６＞」（図１０参照）の２ビットを用いて生成する。すなわち、「ＩＮ＜５：６＞」をデコードして４つのモード信号を生成する。
【０１９２】
モードレジスタセット部ＭＲＳによって生成されたモード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲを用いて、各データ伝送モード（ＤＴＴ）毎に必要な第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを生成しなければならない。
【０１９３】
第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫは、図９に示すように、クロック生成部９６によって生成される。
【０１９４】
クロック生成部９６は、第１外部クロックＣＬＫ＋及び第２外部クロックＣＬＫ−を受信し、モードレジスタセット部ＭＲＳから入力されるモード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲに応答して、図１１に示すような波形を有する第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを生成する。図１１において、モード「ＱＤＲ０」は、「ＴＱＤＲ０」信号によって選択され、「ＱＤＲ１」は、「ＴＱＤＲ１」信号によって選択され、「ＤＤＲ」は、「ＴＤＤＲ」信号によって選択され、「ＳＤＲ」は、「ＴＳＤＲ」信号によって選択される。
【０１９５】
図１１に示すように、モード「ＱＤＲ０」の場合、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫの半周期に１周期を有するように構成される。結局、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫの１周期に２周期を有するようになり、書き込み動作時、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力される。ここで、第１内部クロックＴＣＬＫは、コマンドストローブクロック、すなわち、コマンド及びアドレス信号の基準クロックとして用いられる。
【０１９６】
モード「ＱＤＲ１」は、「ＱＤＲ０」と同じデータ処理速度を有するものの、第２内部クロックＤＣＬＫの波形は、互いに異なる。すなわち、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫと同じ周期を有するが、その波形は、第１内部クロックＴＣＬＫの１／４周期だけ遅延した波形、すなわち、位相が９０゜移動した波形を有する。これにより、書き込み動作時、「ＱＤＲ１」では、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力されるため、テストパッドＤＱ０〜ＤＱ３を介して入出力されるデータ伝送処理速度は、「ＱＤＲ０」モードと同じである。ここで、第１内部クロックＴＣＬＫは、「ＱＤＲ０」と同じように、コマンド及び情報ストローブクロックとして用いられる。
【０１９７】
モード「ＤＤＲ」の場合、第２内部クロックＤＣＬＫは、論理ハイレベル又は論理ローレベルの状態で固定されるか、又は第１内部クロックＴＣＬＫと同じ波形を有する。例えば、第２内部クロックＤＣＬＫに同期して動作する後段の論理素子が論理ハイレベルにイネーブルされる場合、論理ローレベルの状態で固定され、論理ローレベルにイネーブルされる場合、論理ハイレベルの状態で固定される。すなわち、第２内部クロックＤＣＬＫが論理ハイレベル又は論理ローレベルの状態で固定される場合は、データの入出力伝送に影響を与えないように一定のレベルに固定させる。この場合、第２内部クロックＤＣＬＫは、情報ストローブ信号として用いられず、第１内部クロックＴＣＬＫがこれを代替することになる。仮に、第２内部クロックＤＣＬＫが第１内部クロックＴＣＬＫと同じ波形を有する場合は、書き込み動作時にそのまま情報ストローブ信号として用いることができる。このような「ＤＤＲ」モードでは、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力され、「ＱＤＲ０」及び「ＱＤＲ１」モードのデータ伝送処理速度の１／２程度となる。すなわち、第１内部クロックＴＣＬＫは、コマンド及び情報ストローブクロックとして用いられる。
【０１９８】
モード「ＳＤＲ」の場合、「ＤＤＲ」モードと同じように、第２内部クロックＤＣＬＫは、論理ハイレベル又は論理ローレベルの状態で固定されるか、又は第１内部クロックＴＣＬＫと同じ波形を有する。このような「ＳＤＲ」モードでは、第１内部クロックＴＣＬＫの立ち上がりエッジ毎に入力データ信号が入力され、「ＤＤＲ」モードのデータ伝送処理速度の１／２程度となる。ここで、第１内部クロックＴＣＬＫは、コマンド及び情報ストローブクロックとして用いられる。
【０１９９】
上述したように、クロック生成部９６は、各データ伝送モード（ＤＴＴ）に応答して、第２内部クロックＤＣＬＫが異なるように生成するため、図１２に示すような内部構成を有する。
【０２００】
同図に示すように、クロック生成部９６は、第１外部クロックＣＬＫ＋及び第２外部クロックＣＬＫ−をそれぞれバッファリングして出力するバッファ部９６１と、モードレジスタイネーブルバー信号ＭＲＥの立ち下がりエッジ（正常動作モードに入る）を検出する立ち下がりエッジ検出部９６２と、モード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲに応答して、バッファリングされた第１外部クロックＣＬＫＢ＋及び第２外部クロックＣＬＫＢ−を用いて、図１１に示すように、各データ伝送モード（ＤＴＴ）に対応する第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを生成する内部クロック生成部９６３とからなる。ここで、モードレジスタイネーブルバー信号ＭＲＥは、反転されたモードレジスタイネーブル信号ＭＲＥｂ（ＭＲＥｂの位相と逆の位相）であって、論理ローレベル時、正常動作モードに入る。すなわち、ＤＴＭモード時には、論理ハイレベルの状態となる。
【０２０１】
図１３に示すように、立ち下がりエッジ検出部９６２は、モードレジスタイネーブルバー信号ＭＲＥを受信し、モードレジスタイネーブルバー信号ＭＲＥが論理ハイレベルから論理ローレベルに遷移した瞬間、すなわち、モードレジスタイネーブルバー信号ＭＲＥの立ち下がりエッジを検出する。これは、モードレジスタイネーブルバー信号ＭＲＥが論理ローレベルに遷移すると、ＤＲＡＭ素子が正常動作モードに入るからである。モードレジスタイネーブルバー信号ＭＲＥの立ち下がりエッジに同期して、論理ローレベルで一定のパルス幅（図中の遅延部の遅延値により決定される）を有する検出信号ＭＲＥ＿ＬＴＨを出力し、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを論理ローレベル又は論理ハイレベルに固定させる。この検出信号ＭＲＥ＿ＬＴＨは、内部ＤＴＭモードから抜け出す際に生成されるイネーブル信号であって、実際の内部ＤＴＭテスト動作とは関係なく、メモリ素子のＭＲＳ設定後、高速の直列入出力インターフェース動作よりも早く初期化させる信号である。
【０２０２】
このような動作を行う立ち下がりエッジ検出部９６２の内部構成は、図１３に示されている。
【０２０３】
同図に示すように、立ち下がりエッジ検出部９６２は、遅延部と、２つのインバータＩＮＶ１、ＩＮＶ２と、１つのＮＯＲゲートＮＯＲ１とからなる。
【０２０４】
図１３に示すそれぞれの信号の波形は、図１４に示されている。同図に示すように、立ち下がりエッジ検出部９６２は、モードレジスタイネーブルバー信号ＭＲＥの立ち下がりエッジに同期して、遅延部で設定された遅延値だけの幅を有する検出信号ＭＲＥ＿ＬＴＨを出力する。
【０２０５】
図１５に示すように、内部クロック生成部９６３は、電源信号のパワーアップ信号ＰＷＲＵＰにより動作し、検出信号ＭＲＥ＿ＬＴＨに応答して、各モード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲに応答して、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを生成する。例えば、内部クロック生成部９６３は、検出信号ＭＲＥ＿ＬＴＨが一定の幅を有する論理ローレベル（図１４参照）で入力される場合、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを論理ハイレベル又は論理ローレベルで出力するが、ここでは、論理ハイレベルで出力する。すなわち、検出信号ＭＲＥ＿ＬＴＨが論理ローレベルの状態を有すると、正常動作モードへの移行の初期動作に該当し、モード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲと関係なく、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫは、いずれも論理ハイレベルの状態で出力される。これとは逆に、検出信号ＭＲＥ＿ＬＴＨが論理ハイレベルの状態を有すると、ＤＴＭモード動作に該当し、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫは、バッファリングされた第１外部クロックＣＬＫＢ＋及び第２外部クロックＣＬＫＢ−となる。すなわち、バッファリングされた第１外部クロックＣＬＫＢ＋は、第１内部クロックＴＣＬＫとして出力され、バッファリングされた第２外部クロックＣＬＫＢ−は、第２内部クロックＤＣＬＫとして出力される。このため、第１外部クロックＣＬＫ＋及び第２外部クロックＣＬＫ−は、図１１に示すように、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫと同じ波形、すなわち、各データ伝送モード毎の内部クロック波形で入力されなければならない。
【０２０６】
内部クロック生成部９６３の内部構成は、図１５に示されている。同図に示すように、内部クロック生成部９６３は、クロック制御部９６３１と、第１内部クロック生成部９６３２と、第２内部クロック生成部９６３３と、クロックイネーブル制御部９６３４とからなる。
【０２０７】
クロック制御部９６３１は、モード信号ＴＱＤＲＯ、ＴＱＤＲ１、ＴＤＤＲ、及びＴＳＤＲに応答して、第１内部クロックＴＣＬＫを選択するための第１制御信号Ｄ２ＴＣＬＫＳＥＬ、第２内部クロックＤＣＬＫを選択するための第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬを出力する。ここで、第１制御信号Ｄ２ＴＣＬＫＳＥＬ、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬは、モード信号ＴＱＤＲＯ、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲをデコードして得られる信号であって、第１内部クロック生成部９６３２及び第２内部クロック生成部９６３３の動作を制御する制御信号として用いられる。
【０２０８】
クロック制御部９６３１の内部構成の一例は、図１６に示されている。同図に示すように、クロック制御部９６３１は、６つのインバータＩＮＶ３〜ＩＮＶ８と、３つのＮＯＲゲートＮＯＲ２〜ＮＯＲ４と、４つの選択部ＳＥＬ０〜ＳＥＬ３とからなる。また、３つの選択部ＳＥＬ０〜ＳＥＬ２のそれぞれは、図１７に示すように、３つのインバータＩＮＶ９〜ＩＮＶ１１と、３つの伝送ゲートＴＧ１〜ＴＧ３とからなり、残りの選択部ＳＥＬ３は、図１８に示すように、１つのインバータＩＮＶ１２と、２つの伝送ゲートＴＧ４、ＴＧ５とからなる。
【０２０９】
クロック制御部９６３１の動作特性を、図１６〜図１８を参照して説明する。
【０２１０】
図１６〜図１８を参照すると、クロック制御部９６３１は、入力されるモード信号ＴＱＤＲ０、ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲをデコードして第１選択信号ＳＥＬ０ｂ、第２選択信号ＳＥＬ１ｂ、及び第３選択信号ＳＥＬ２ｂを生成する。ここで、第１選択信号ＳＥＬ０ｂが論理ローレベルであれば、「ＱＤＲ０」モードであることを意味し、第２選択信号ＳＥＬ１ｂが論理ローレベルであれば、「ＱＤＲ１」モードであることを意味し、第３選択信号ＳＥＬ２ｂが論理ローレベルであれば、「ＤＤＲ」モード又は「ＳＤＲ」モードであることを意味する。第１選択信号ないし第３選択信号ＳＥＬ０ｂ〜ＳＥＬ２ｂは、４つの選択部ＳＥＬ０〜ＳＥＬ３に入力される。選択部ＳＥＬ０〜ＳＥＬ３は、それぞれマルチプレクサからなり、入力される第１選択信号ないし第３選択信号ＳＥＬ０〜ＳＥＬ３に応答して、第１制御信号Ｄ２ＴＣＬＫＳＥＬ、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬを生成する。このとき、第１制御信号Ｄ２ＴＣＬＫＳＥＬ、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬは、第１選択信号ないし第３選択信号ＳＥＬ０〜ＳＥＬ３に応答して、接地電圧ＶＳＳレベル又は電源電圧ＶＤＤレベルで出力される。
【０２１１】
以下、各モードＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲにおける動作特性を説明する。
【０２１２】
まず、「ＱＤＲ０」モードの場合、モード信号ＴＱＤＲ０は、論理ハイレベルになり、残りのモード信号ＴＱＤＲ１、ＴＤＤＲ、ＴＳＤＲは、全て論理ローレベルになる。これにより、第１選択信号ＳＥＬ０ｂのみが論理ローレベルの状態で出力され、残りの第２選択信号ＳＥＬ１ｂ及び第３選択信号ＳＥＬ２ｂは、論理ハイレベルの状態で出力される。これにより、選択部ＳＥＬ０、ＳＥＬ１、及びＳＥＬ３は、接地電圧ＶＳＳレベルを有する第１制御信号Ｄ２ＴＣＬＫＳＥＬ、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、及び第３制御信号ＸＯＲＳＥＬを出力し、選択部ＳＥＬ２は、電源電圧ＶＤＤレベルを有する第４制御信号Ｄ２ＤＣＬＫＳＥＬを出力する。
【０２１３】
次に、「ＱＤＲ１」モードの場合、モード信号ＴＱＤＲ１は、論理ハイレベルになり、残りのモード信号ＴＱＤＲ０、ＴＤＤＲ、ＴＳＤＲは、全て論理ローになる。これにより、第２選択信号ＳＥＬ１ｂのみが論理ローレベルの状態で出力され、残りの第１選択信号ＳＥＬ０ｂ及び第３選択信号ＳＥＬ２ｂは、論理ハイレベルの状態で出力される。これにより、選択部ＳＥＬ０〜ＳＥＬ２は、電源電圧ＶＤＤレベルを有する第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬを出力し、選択部ＳＥＬ３は、接地電圧ＶＳＳレベルを有する第１制御信号Ｄ２ＴＣＬＫＳＥＬを出力する。
【０２１４】
次に、「ＤＤＲ」モード又は「ＳＤＲ」モードの場合、モード信号ＴＤＤＲ、ＴＳＤＲの少なくともいずれか１つの信号が論理ハイレベルになり、残りのモード信号ＴＱＤＲ０、ＴＱＤＲ１は、いずれも論理ローレベルになる。これにより、第３選択信号ＳＥＬ２ｂのみが論理ローレベルの状態で出力され、残りの第１選択信号ＳＥＬ０ｂ及び第２選択信号ＳＥＬ１ｂは、論理ハイレベルの状態で出力される。これにより、選択部ＳＥＬ０及びＳＥＬ１は、接地電圧ＶＳＳレベルを有する第２制御信号Ｔ２ＤＣＬＫＳＥＬ及び第３制御信号ＸＯＲＳＥＬを出力し、第３選択信号ＳＥＬ２ｂによって制御される選択部ＳＥＬ２及びＳＥＬ３のみが電源電圧ＶＤＤレベルを有する第１制御信号Ｄ２ＴＣＬＫＳＥＬ及び第４制御信号Ｄ２ＤＣＬＫＳＥＬを出力する。
【０２１５】
一方、第１内部クロック生成部９６３２は、クロックイネーブル制御部９６３４から出力される内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫと、クロック制御部９６３１から出力される第１制御信号Ｄ２ＴＣＬＫＳＥＬとに応答して、第１内部クロックＴＣＬＫを生成して出力する。例えば、第１内部クロックＴＣＬＫは、イネーブル信号ＥＮ＿ＴＤＣＬＫが論理ローレベルの状態の場合、第１制御信号Ｄ２ＴＣＬＫＳＥＬと関係なく、常に論理ハイレベルの状態で出力される。しかし、それとは逆に、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態であり、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルの状態の場合は、バッファリングされた第１外部クロックＣＬＫＢ＋と同じ波形で出力される。ここで、セルフリフレッシュ信号ＴＳＲＥＦは、論理ハイレベルの状態であれば、セルフリフレッシュ動作を意味し、通常、ＤＲＡＭ素子においてセルフリフレッシュ動作を行う際には、クロックを用いないことから、これも、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫのレベルを論理ハイレベルの状態にする。
【０２１６】
第１内部クロック生成部９６３２の内部構成は、図１９に示されており、その動作波形は、図２０に示されている。
【０２１７】
図１９に示すように、第１内部クロック生成部９６３２は、４つのＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４と、３つのインバータＩＮＶ１３〜ＩＮＶ１５と、１つのＮＯＲゲートＮＯＲ５とからなり、このような構成による各信号の波形は、図２０に示す通りである。
【０２１８】
図１９及び図２０を参照して、各モード（ＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲ）毎の動作特性を説明する。
【０２１９】
これらの図を参照すると、まず、「ＱＤＲ０」モードの場合、バッファリングされた第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋の半周期に１周期を有する状態で入力される。この状態で、第１制御信号Ｄ２ＴＣＬＫＳＥＬが論理ローレベルの状態（上述のように、ＱＤＲ０モードでは論理ローレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａは、第１外部クロックＣＬＫＢ＋と同じ波形で出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第１内部クロックＴＣＬＫは、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａと同じ波形になる。
【０２２０】
次に、「ＱＤＲ１」モードの場合、第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋と同じ周期を有するが、その波形は、第１外部クロックＣＬＫＢ＋の半周期だけ遅延した波形、すなわち、位相が９０゜移動した波形を有する。この状態で、第１制御信号Ｄ２ＴＣＬＫＳＥＬが論理ローレベルの状態（上述のように、ＱＤＲ１モードでは論理ローレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａは、第１外部クロックＣＬＫＢ＋と同じ波形で出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第１内部クロックＴＣＬＫは、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａと同じ波形で出力される。
【０２２１】
また、「ＤＤＲ」モード又は「ＳＤＲ」モードの場合、第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋と同じ波形を有する。この状態で、第１制御信号Ｄ２ＴＣＬＫＳＥＬが論理ハイレベルの状態（上述のように、ＤＤＲモード又はＳＤＲモードでは論理ハイレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａは、第１外部クロックＣＬＫＢ＋と同じ波形で出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第１内部クロックＴＣＬＫは、ＮＡＮＤゲートＮＡＮＤ３の出力信号ａと同じ波形になる。
【０２２２】
一方、第２内部クロック生成部９６３３は、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫと、クロック制御部９６３１から出力される第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬとに応答して、第２内部クロックＤＣＬＫを生成して出力する。例えば、第２内部クロックＤＣＬＫは、セルフリフレッシュ信号ＴＳＲＥＦが論理ハイレベルの状態、又は内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ローレベルの状態の場合、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬと関係なく、常に論理ハイレベルの状態で出力される。しかし、それとは逆に、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態であり、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルの状態の場合、バッファリングされた第２外部クロックＣＬＫＢ−に対応する波形で出力される。
【０２２３】
第２内部クロック生成部９６３３の内部構成は、図２１に示されており、動作波形は、図２２に示されている。
【０２２４】
図２１に示すように、第２内部クロック生成部９６３３は、５つのＮＡＮＤゲートＮＡＮＤ５〜ＮＡＮＤ９と、３つのインバータＩＮＶ１７〜ＩＮＶ１９と、１つのＮＯＲゲートＮＯＲ６とからなり、このような構成による各信号の波形は、図２２に示す通りである。
【０２２５】
以下、図２１及び図２２を参照して、各モード（ＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲ）毎の動作特性を説明する。
【０２２６】
これらの図を参照すると、まず、「ＱＤＲ０」モードの場合、バッファリングされた第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋の半周期に１周期を有する状態で入力される。この状態で、第２制御信号Ｔ２ＤＣＬＫＳＥＬ及び第３制御信号ＸＯＲＳＥＬが論理ローレベル、第４制御信号Ｄ２ＤＣＬＫＳＥＬが論理ハイレベルの状態（上述のように、ＱＤＲ０モードでは第２制御信号Ｔ２ＤＣＬＫＳＥＬ及び第３制御信号ＸＯＲＳＥＬが論理ローレベル、第４制御信号Ｄ２ＤＣＬＫＳＥＬが論理ハイレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａは、第２外部クロックＣＬＫＢ−と同じ波形で出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第２内部クロックＤＣＬＫは、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａと同じ波形になる。
【０２２７】
次に、「ＱＤＲ１」モードの場合、第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋と同じ周期を有するが、その波形は、第１外部クロックＣＬＫＢ＋の１／４周期だけ遅延した波形、すなわち、位相が９０゜移動した波形を有する。この状態で、図２１に示す回路図を用いて、第２内部クロックＤＣＬＫを、図１１に示す「ＱＤＲ０」における「ＤＣＬＫ」と同じ波形で生成する。具体的に、第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬが論理ハイレベルの状態（上述のように、ＱＤＲ１モードでは第２制御信号Ｔ２ＤＣＬＫＳＥＬ、第３制御信号ＸＯＲＳＥＬ、及び第４制御信号Ｄ２ＤＣＬＫＳＥＬが全て論理ハイレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａは、第２外部クロックＣＬＫＢ−の半周期の波形を有するように出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第２内部クロックＤＣＬＫは、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａと同じ波形になる。
【０２２８】
また、「ＤＤＲ」モード又は「ＳＤＲ」モードの場合、第２外部クロックＣＬＫＢ−は、第１外部クロックＣＬＫＢ＋と同じ波形を有する。この状態で、第２制御信号Ｔ２ＤＣＬＫＳＥＬ及び第３制御信号ＸＯＲＳＥＬが論理ローレベル、第４制御信号Ｄ２ＤＣＬＫＳＥＬが論理ハイレベルの状態（上述のように、ＱＤＲ０モードでは第２制御信号Ｔ２ＤＣＬＫＳＥＬ及び第３制御信号ＸＯＲＳＥＬが論理ローレベル、第４制御信号Ｄ２ＤＣＬＫＳＥＬが論理ハイレベルの状態）で入力されると、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａは、第２外部クロックＣＬＫＢ−と同じ波形で出力される。この状態で、セルフリフレッシュ信号ＴＳＲＥＦが論理ローレベルであり、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫが論理ハイレベルの状態で入力されると、第２内部クロックＤＣＬＫは、ＮＡＮＤゲートＮＡＮＤ７の出力信号ａと同じ波形、すなわち、図２２に示す第２外部クロックＣＬＫＢ−と同じ波形になる。
【０２２９】
一方、図２３に示すように、クロックイネーブル制御部９６３４は、パワーアップ信号ＰＷＲＵＰ、モードレジスタイネーブルバー信号ＭＲＥ、及び検出信号ＭＲＥ＿ＬＴＨに応答して、第１内部クロック生成部９６３２及び第２内部クロック生成部９６３３から出力される第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを制御する内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫを生成する。例えば、パワーアップ信号ＰＷＲＵＰが論理ローレベルの状態、又は検出信号ＭＲＥ＿ＬＴＨが論理ローレベルの状態であれば、内部クロックイネーブル信号ＥＮ＿ＴＤＣＬＫは、論理ローレベルの状態で出力される。ここで、パワーアップ信号ＰＷＲＵＰは、論理ローレベルであれば、電源の初期化を意味するため、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを論理ハイレベルにする。
【０２３０】
また、クロックイネーブル制御部９６３４は、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮを生成して出力するが、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは、内部ＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｐ  Ｌｏｃｋ）（図示せず）に送られ、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫの生成可否を決定し、モードレジスタイネーブルバー信号ＭＲＥが論理ローレベルの区間において、第１外部クロックＣＬＫ＋が論理ハイレベルの状態に維持されている区間だけパルス幅が増加した形の信号として出力される。
【０２３１】
クロックイネーブル制御部９６３４の内部構成は、図２３に示されている。同図に示すように、クロックイネーブル制御部９６３４は、１つのＮＡＮＤゲートＮＡＮＤ１０と、１０個のインバータＩＮＶ２０〜ＩＮＶ２９と、４つの伝送ゲートＴＧ６〜ＴＧ９と、第１ラッチ部ないし第４ラッチ部ＬＡＴ１〜ＬＡＴ４と、遅延部とからなる。また、第１ラッチ部ＬＡＴ１は、１つのＮＡＮＤゲートＮＡＮＤ１１とインバータＩＮＶ３０とからなり、第２ラッチ部ＬＡＴ２は、２つのインバータＩＮＶ３１、ＩＮＶ３２からなり、第３ラッチ部ＬＡＴ３は、１つのＮＡＮＤゲートＮＡＮＤ１２とインバータＩＮＶ３３とからなり、第４ラッチ部ＬＡＴ４は、２つのインバータＩＮＶ３４、ＩＮＶ３５からなる。
【０２３２】
以下では、一例として、「ＱＤＲ０」モードにおける書き込み動作を具体的に説明する。
【０２３３】
図２４は、「ＱＤＲ０」モードの書き込み動作を説明するためのタイミング図である。同図を参照して、「ＱＤＲ０」モードにおける書き込み動作の全般的な動作特性を説明する。
【０２３４】
同図に示すように、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベルの状態で入力されると、メモリ素子は、モードレジスタセット部ＭＲＳによりＤＴＭモードに入る。この瞬間から、各ポートＰＯＲＴ０〜ＰＯＲＴ３（図９参照）の直列入力パッドとして用いられる送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１は、並列入力パッドに転換されて用いられ、テスト信号伝送部９１〜９４（図９参照）は、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１によって、それぞれ１ビットずつ並列に入力されるテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信し、第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。一方、モードレジスタセット部ＭＲＳは、バンク情報信号Ｍ０〜Ｍ２を受信し、８ビットのバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞を生成する。
【０２３５】
テスト入出力制御部９５は、モードレジスタセット部ＭＲＳから出力されるテストイネーブル信号ＤＴＭＥＮに応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信してデコードし、内部コマンド及びアドレス信号を生成する。また、テスト入出力制御部９５は、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫ（クロック生成部９６によって生成される）に応答して、入力データ信号をテストパッドＤＱ０〜ＤＱ３によって受信し、第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。すなわち、入力データ信号は、第１内部クロックＴＣＬＫの２倍の周波数を有する第２内部クロックＤＬＣＫの立ち上がりエッジ及び立ち下がりエッジに同期してテストパッドＤＱ０〜ＤＱ３を介して入力される。
【０２３６】
上記のように動作するテスト入出力制御部９５の一例は、図２５に示されている。
【０２３７】
同図に示すように、テスト入出力制御部９５は、バッファ部９５１と、並列化部９５２と、コマンドデコーダ９５３と、情報ストローブ信号生成部９５４と、遅延部９５５と、４つの出力ドライバ９５６〜９５９とからなる。
【０２３８】
バッファ部９５１は、テストパッドＤＱ０〜ＤＱ３によって入力される入力データ信号をバッファリングして出力する。
【０２３９】
並列化部９５２は、バッファ部９５１によってバッファリングされた入力データ信号を並列化して出力する。すなわち、並列化部９５２は、ＤＴＭモードの「ＱＤＲ０」モード時、第１内部クロックＴＣＬＫに比べて２倍の周波数（１／２周期）を有する第２内部クロックＤＬＣＫの立ち上がりエッジ及び立ち下がりエッジに入力データ信号をラッチして移動させるシフトレジスタからなる。
【０２４０】
並列化部９５２の細部構成は、図２６に示されている。同図に示すように、並列化部９５２は、９つの伝送ゲートＴＧ１０〜ＴＧ１８と、９つのラッチ部ＬＡＴ５〜ＬＡＴ１３と、２つのインバータＩＮＶ３６、ＩＮＶ３７とからなる。各ラッチ部ＬＡＴ５〜ＬＡＴ１３は、２つのインバータからなる。
【０２４１】
並列化部９５２は、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎にテストパッドＤＱ０〜ＤＱ３を介してそれぞれ直列に入力される４ビットの入力データ信号を並列化して出力する。
【０２４２】
コマンドデコーダ９５３は、テストイネーブル信号ＤＴＭＥＮに応答して、送信パッドＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−、受信パッドＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ３−、並びにダミーパッドＳ１に、それぞれ１ビットずつ並列に入力され、テスト信号伝送部９１〜９４によってバイパスされ、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信し、入力されたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞がどんなコマンド信号として用いられるのかを判断し、内部書き込みコマンド信号ＥＣＡＳＰＷＴを生成して出力する。
【０２４３】
コマンドデコーダ９５３の内部構成の一例は、図２７に示されている。同図に示すように、コマンドデコーダ９５３は、３つのインバータＩＮＶ３８〜ＩＮＶ４０と、２つのＮＡＮＤゲートＮＡＮＤ１３、ＮＡＮＤ１４と、１つのＮＯＲゲートＮＯＲ８と、遅延部とからなる。コマンドデコーダ９５３は、テスト信号Ｐ０＿ＲＸＤ＜０：１６＞のうち、コマンド情報を含んでいるテスト信号Ｐ０＿ＲＸＤ＜１５：１６＞をデコードし、内部書き込みコマンド信号ＥＣＡＳＰＷＴを出力する。
【０２４４】
情報ストローブ信号生成部９５４は、内部書き込みコマンド信号ＥＣＡＳＰＷＴに応答してテストパッドＤＱ０〜ＤＱ３によって入力され、並列化部９５２によって並列化した入力データ信号を、出力ドライバ９５６〜９５９を介して第２グローバルデータバスＧＩＯ＿ＩＮ、すなわち、ポートＰＯＲＴ１に割り当てられたバスを介して送る時点を決定する情報ストローブ信号ＤＩＮＳＴＢＰを生成する。例えば、情報ストローブ信号ＤＩＮＳＴＢＰは、内部書き込みコマンド信号ＥＣＡＳＰＷＴのパルスが発生した後、次の４周期の間にトグルする信号である。これは、４つのテストパッドＤＱ０〜ＤＱ３を介して全１６ビットのデータを受け取るためである。
【０２４５】
情報ストローブ信号生成部９５４は、図２８に示すように、第１内部クロックＴＣＬＫを受信し、第１内部クロックＴＣＬＫが一定時間遅延された遅延クロックＴＣＬＫｄと、遅延クロックＴＣＬＫｄの反転信号である遅延クロックバー信号ＴＣＬＫｄｂとを出力するクロックドライバ９５４２と、内部書き込みコマンド信号ＥＣＡＳＰＷＴが発生した瞬間、１クロックのパルス幅を有する信号を０．５ｔＣＫ移動させた信号ＢＳＴ０５ｂを生成する初期信号発生部９５４１と、遅延クロックＴＣＬＫｄと遅延クロックバー信号ＴＣＬＫｄｂとに応答して、初期信号発生部９５４１の初期信号ＢＳＴ０５ｂを移動させて出力するシフトレジスタ９５４３と、シフトレジスタ９５４３の出力信号ＢＳＴ４５ｂと初期信号発生部９５４１の初期信号ＢＳＴ０５ｂとをラッチした後、第１内部クロックＴＣＬＫに応答して情報ストローブ信号ＤＩＮＳＴＢＰを出力する情報ストローブ信号出力部９５４４とからなる。
【０２４６】
初期信号発生部９５４１は、２つのラッチ部ＬＡＴ１４、ＬＡＴ１５と、１つのＮＡＮＤゲートＮＡＮＤ１５と、１つの伝送ゲートＴＧ１９と、２つのインバータＩＮＶ４１、ＩＮＶ４２と、ＣＭＯＳインバータ型ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１と、１つのＮＭＯＳトランジスタＮＭ２とからなる。
【０２４７】
図２９に示すように、シフトレジスタ９５４３は、４つのＤフリップフロップＤＦ／Ｆ０〜ＤＦ／Ｆ３からなり、各ＤフリップフロップＤＦ／Ｆ０〜ＤＦ／Ｆ３（一例として、「ＤＦ／Ｆ３」のみ図示）は、２つの伝送ゲートＴＧ２０、ＴＧ２１と、２つのラッチ部ＬＡＴ１６、ＬＡＴ１７とからなる。
【０２４８】
情報ストローブ信号出力部９５４４は、初期信号ＢＳＴ０５ｂとシフトレジスタ９５４３の出力信号とをラッチするＳＲラッチＳＲと、ＳＲラッチＳＲの出力と第１内部クロックＴＣＬＫとを否定論理積するＮＡＮＤゲートＮＡＮＤ１６と、ＮＡＮＤゲートＮＡＮＤ１６の出力を反転させて情報ストローブ信号ＤＩＮＳＴＢＰを出力するインバータＩＮＶ４３とからなる。
【０２４９】
一方、出力ドライバ９５６〜９５９は、情報ストローブ信号ＤＩＮＳＴＢＰと、情報ストローブ信号ＤＩＮＳＴＢＰの遅延信号ＤＩＮＳＴＢＰＤに応答して、並列化部９５２によって並列化した入力データ信号を、第２グローバルデータバスＧＩＯ＿ＩＮ、すなわち、ポートＰＯＲＴ１に割り当てられたバスを介して送る。
【０２５０】
出力ドライバ９５６の内部構成の一例は、図３０に示されている。同図に示すように、情報ストローブ信号ＤＩＮＳＴＢＰと遅延信号ＤＩＮＳＴＢＰＤとを論理結合して出力する入力部９５６１と、入力部９５６１の出力信号に応答して、入力データ信号（図中では、ＤＱｉ、ＤＱｂｉで表される）を増幅して出力するセンスアンプ型差動増幅器９５６２と、型差動増幅器９５６２の出力を第２グローバルデータバスＧＩＯ＿ＩＮに駆動（ｄｒｉｖｉｎｇ）する出力部９５６３とからなる。ここで、入力部９５６１は、１つのＮＡＮＤゲートＮＡＮＤ１７と、１つのインバータＩＮＶ４６とからなり、差動増幅器９５６２は、４つのＰＭＯＳトランジスタＰＭ３、ＰＭ４、ＰＭ６、ＰＭ７と、６つのＮＭＯＳトランジスタＮＭ４〜ＮＭ９とからなり、出力部９５６３は、ＰＭＯＳトランジスタＰＭ２と、ＮＭＯＳトランジスタＮＭ３と、３つのインバータＩＮＶ４４、ＩＮＶ４５、ＩＮＶ４７とからなる。
【０２５１】
以下、図３１を参照して、「ＱＤＲ０」モード時の書き込み動作について説明する。ここで、同図は、書き込み動作時におけるテスト入出力制御部９５の動作特性を示すタイミング図である。
【０２５２】
同図に示すように、ＤＴＭモードにおいて、「ＱＤＲ０」モードが選択されると、クロック生成部９６は、「ＱＤＲ０」モードに対応する第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫを生成してテスト入出力制御部９５に出力する。テスト入出力制御部９５のコマンドデコーダ９５３は、第２グローバルデータバスＧＩＯ＿ＩＮにバイパスされたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞を受信してデコードし、内部書き込みコマンド信号ＥＣＡＳＰＷＴを生成する。情報ストローブ信号生成部９５４は、内部書き込みコマンド信号ＥＣＡＳＰＷＴを受信し、内部書き込みコマンド信号ＥＣＡＳＰＷＴの次のクロックから４周期の間にトグルするパルス信号である情報ストローブ信号ＤＩＮＳＴＢＰを出力する。
【０２５３】
一方、テストパッドＤＱ０〜ＤＱ３を介して第１内部クロックＴＣＬＫの２倍の周波数を有する第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期して、入力データ信号（図中では、ＤＱｉで表される）が入力される。このように入力された入力データ信号は、バッファ部９５１を介して並列化部９５２に入力され、並列化部９５２は、入力データ信号を、情報ストローブ信号ＤＩＮＳＴＢＰが発生した瞬間、直列に印加された４ビットのデータを並列化する。
【０２５４】
このように並列化した入力データ信号は、出力ドライバ９５６を介して第２グローバルデータバスＧＩＯ＿ＩＮに出力される。
【０２５５】
すなわち、「ＱＤＲ０」モードの書き込み動作のため、テスト信号が第２グローバルデータバスＧＩＯ＿ＩＮに載せられた後、第１内部クロックＴＣＬＫに情報ストローブ信号ＤＩＮＳＴＢＰが発生し、この情報ストローブ信号ＤＩＮＳＴＢＰの立ち上がりエッジに同期して、入力データ信号が４ビットずつ、全１６ビットのデータが第２グローバルデータバスＧＩＯ＿ＩＮに出力される。
【０２５６】
第２グローバルデータバスＧＩＯ＿ＩＮに載せられたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞及び入力データ信号（複数のバスラインからなる第２グローバルデータバスＧＩＯ＿ＩＮにおいて互いに異なるバスラインに載せられる）は、バンク情報信号Ｍ０〜Ｍ２によってデコードされたバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞によって選択されたバンクを担当するバンク制御部に伝達される。
【０２５７】
以下、「ＱＤＲ０」モード時、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とを受信するバンク制御部ＢＣ０〜ＢＣ７について説明する。
【０２５８】
図３２に示すように、バンク制御部ＢＣ０〜ＢＣ７は、第２グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号Ｐ０＿ＲＸＤ＜０：１６＞と入力データ信号とを受信し、該当のバンクに伝達するための選択信号ＢＫ＿ＲＸ１７Ｐ＜０：３＞、ＢＫ＿ＲＸｉＰ＜０：３＞を生成する選択信号生成部３３１と、選択信号ＢＫ＿ＲＸ１７Ｐ＜０：３＞、ＢＫ＿ＲＸｉＰ＜０：３＞に応答して入力される信号Ｐ０＿ＲＸＤ＜０：１６＞〜Ｐ３＿ＲＸＤ＜０：１６＞のうち、該当のバンクに伝達されるべき信号のみをバンクに伝達する入力信号伝送部３３２とからなる。ここで、「Ｐ２＿ＲＸＤ＜０：１６＞〜Ｐ３＿ＲＸＤ＜０：１６＞」は、ポートＰＯＲＴ１〜ＰＯＲＴ３から第２グローバルデータバスＧＩＯ＿ＩＮを介して入力される信号であって、事実上、正常動作モード時に入力される信号に該当するもので、「Ｐ０＿ＲＸＤ＜０：１６＞」とは異なる信号である。また、「Ｐ１＿ＲＸＤ＜０：１６＞」は、入力データ信号に該当する。
【０２５９】
選択信号生成部３３１の内部構成の一例は、図３３に示されている。同図に示すように、選択信号生成部３３１は、３つの遅延部と、７つのインバータＩＮＶ４８〜ＩＮＶ５４と、２つのＮＯＲゲートＮＯＲ９、ＮＯＲ１０と、４つのＮＡＮＤゲートＮＡＮＤ１８〜ＮＡＮＤ２１と、２つのトライステートバッファＴＢ１、ＴＢ２とからなる。
【０２６０】
具体的に、選択信号生成部３３１の動作特性を説明する。まず、動作特性を説明する前に、選択信号生成部３３１に入力される信号のうち、信号ＢＫＥＮ＿Ｐ＜０：３＞、Ｐ２ＩＮ＿ＲＸＥＮについて説明する。信号ＢＫＥＮ＿Ｐ＜０：３＞（上記のＢＫｊ＿Ｐ＜０：３＞と同じ信号）は、正常動作モード時に用いられる信号であって、バンクを選択するための選択信号である。信号Ｐ２ＩＮ＿ＲＸＥＮは、図３６に示すように、内部書き込みコマンド信号ＥＣＡＳＰＷＴ（図５における「ＤＳＴＲＯＢＥ６４」を受信してパルス幅を変化させて得られる信号）の立ち上がりエッジに同期して、論理ローレベルから論理ハイレベルに遷移し、内部書き込みコマンド信号ＣＡＳＰＷＴ（正常動作モードにおいて、実際の書き込み動作を行う書き込みコマンド信号）の立ち上がりエッジに同期して、再び論理ハイレベルから論理ローレベルに遷移する信号である。
【０２６１】
まず、選択信号ＢＫ＿ＲＸｉＰ＜０，３＞は、バンクイネーブル信号ＢＫＥＮ＿Ｐ＜０，３＞と関係なく、テストイネーブル信号ＤＴＭＥＮが論理ハイであれば、論理ローレベルになる。選択信号ＢＫ＿ＲＸｉＰ＜１＞は、テストイネーブル信号ＤＴＭＥＮが論理ハイレベルであり、入力選択信号Ｐ２ＩＮ＿ＲＸＥＮが論理ローレベルであれば、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞のうち、該当のバンクに相応する信号を受信する。すなわち、テストイネーブル信号ＤＴＭＥＮが論理ハイレベルであり、入力選択信号Ｐ２ＩＮ＿ＲＸＥＮが論理ローレベルであれば、バンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞のうち、該当のバンクに相応する信号が「ＢＫ＿ＲＸｉＰ＜１＞」になる。反面、入力選択信号Ｐ２ＩＮ＿ＲＸＥＮが論理ハイレベル、又はテストイネーブル信号ＤＴＭＥＮが論理ローレベルであれば、選択信号ＢＫ＿ＲＸｉＰ＜１＞は、論理ローレベルになる。選択信号ＢＫ＿ＲＸｉＰ＜２＞は、テストイネーブル信号ＤＴＭＥＮが論理ハイレベルであり、入力選択信号Ｐ２ＩＮ＿ＲＸＥＮが論理ハイレベルであれば、論理ハイレベルになり、それ以外の場合は、論理ローレベルになる。また、選択信号ＢＫ＿ＲＸ１７Ｐ＜０，３＞は、正常動作モード時におけるバンクイネーブル信号ＢＫＥＮ＿Ｐ＜０，３＞と同じ状態になり、選択信号ＢＫ＿ＲＸ１７Ｐ＜１＞は、ＤＴＭモード時のバンク選択信号Ｔ＿ＢＫＥＮ＜０：７＞と同じ状態になり、選択信号ＢＫ＿ＲＸ１７Ｐ＜２＞は、ＤＴＭモードに入ると、無条件論理ローレベルの状態になる。このように、選択信号生成部３３１から出力される選択信号ＢＫ＿ＲＸ１７Ｐ＜０：３＞、ＢＫ＿ＲＸｉＰ＜０：３＞は、入力信号伝送部３３２に入力される。
【０２６２】
図３４に示すように、入力信号伝送部３３２（０〜１５）は、選択信号ＢＫ＿ＲＸ１７Ｐ＜０：３＞、ＢＫ＿ＲＸｉＰ＜０：３＞に応答して、第２グローバルデータバスＧＩＯ＿ＩＮを介して入力される入力信号Ｐ０＿ＲＸＤ＜０：１７＞〜Ｐ３＿ＲＸＤ＜０：１７＞のいずれか１つを選択して該当のバンクに伝達する。
【０２６３】
入力信号伝送部３３２（０〜１５）において、入力信号Ｐ０＿ＲＸＤ＜０：１５＞〜Ｐ３＿ＲＸＤ＜０：１５＞のいずれか１つを選択するための回路構成は、図３４に示されている。同図に示すように、入力信号Ｐ０＿ＲＸＤ＜０：１５＞〜Ｐ３＿ＲＸＤ＜０：１５＞のセットアップ及びホールドを合わせるセットアップ及びホールド遅延部３５１と、選択信号ＢＫ＿ＲＸｉＰ＜０：３＞に応答して、セットアップ及びホールド遅延部３５１から出力された入力信号Ｐ０＿ＲＸＤ＜０：１５＞〜Ｐ３＿ＲＸＤ＜０：１５＞のいずれか１つを選択して出力するマルチプレクサ３５２と、マルチプレクサ３５２によって選択された信号ＢＲＸｉを第１内部クロックＴＣＬＫに同期させるＤフリップフロップ（ＤＦ／Ｆ）３５３と、Ｄフリップフロップ３５３を介して、第１内部クロックＴＣＬＫに同期した信号ＲＸＤ＜０：１５＞を出力する出力ドライバ３５４とからなる。ここで、マルチプレクサ３５２は、４×１（４つの入力と１つの出力）マルチプレクサであって、６つのＮＡＮＤゲートＮＡＮＤ２２〜ＮＡＮＤ２７と、２つのＮＯＲゲートＮＯＲ１１、ＮＯＲ１２とからなる。
【０２６４】
入力信号伝送部３３２（１７）において、入力信号Ｐ０＿ＲＸＤ＜１７＞〜Ｐ３＿ＲＸＤ＜１７＞のいずれか１つを選択するための回路構成は、図３５に示されている。同図に示すように、入力信号Ｐ０＿ＲＸＤ＜１７＞〜Ｐ３＿ＲＸＤ＜１７＞のセットアップ及びホールドを合わせるセットアップ及びホールド遅延部３６１と、選択信号ＢＫ＿ＲＸ１７Ｐ＜０：３＞に応答して、セットアップ及びホールド遅延部３６１から出力された入力信号Ｐ０＿ＲＸＤ＜１７＞〜Ｐ３＿ＲＸＤ＜１７＞のいずれか１つを選択して出力するマルチプレクサ３６２と、マルチプレクサ３６２によって選択された信号ＢＲＸｉを第１内部クロックＴＣＬＫに同期させるＤフリップフロップ３６３と、第１内部クロックＴＣＬＫに応答して、入力選択信号Ｐ２ＩＮ＿ＲＸＥＮをラッチするラッチ部３６４と、テストイネーブル信号ＤＴＭＥＮとラッチ部３６４の出力信号Ｐ２ＩＮ＿ＲＸＥＮ＿Ｓとに応答して、Ｄフリップフロップ３６３の出力信号ＲＸＴ１７ｂを出力する出力ドライバ３６５とからなる。ここで、マルチプレクサ３６２は、３つのＮＯＲゲートＮＯＲ１３〜ＮＯＲ１５と、８つのＮＡＮＤゲートＮＡＮＤ２８〜ＮＡＮＤ３５とからなる。ラッチ部３６４は、１つの伝送ゲートＴＧ２９と、１つのインバータＩＮＶ５５と、ラッチＬＡＴ１８とからなる。出力ドライバ３６５は、２つのインバータＩＮＶ５６、ＩＮＶ５７と、２つのトライステートバッファＴＢ３、ＴＢ４とからなる。
【０２６５】
一方、入力信号伝送部３３２（１６）において、入力信号Ｐ０＿ＲＸＤ＜１６＞〜Ｐ３＿ＲＸＤ＜１６＞のいずれか１つを選択するための回路構成は、図３４に示す回路とほぼ同様に構成することができる。すなわち、選択信号ＢＫ＿ＲＸｉＰ＜０＞、ＢＫ＿ＲＸ１７Ｐ＜１：２＞、及びＢＫ＿ＲＸｉＰ＜３＞に応答して、入力信号Ｐ０＿ＲＸＤ＜１６＞〜Ｐ３＿ＲＸＤ＜１６＞のいずれか１つを選択し、選択された信号ＲＸＤ＜１６＞を出力する。
【０２６６】
以下、入力信号伝送部３３２（０〜１５）の動作特性を具体的に説明する。
【０２６７】
まず、テストイネーブル信号ＤＴＭＥＮが論理ハイレベルの状態になった瞬間、入力信号Ｐ０＿ＲＸＤ＜０：１５＞〜Ｐ３＿ＲＸＤ＜０：１５＞のうち、テスト信号に該当する「Ｐ０＿ＲＸＤ＜０：１５＞」、すなわち、内部書き込みコマンド信号を含む信号を受信し、セットアップ及びホールド遅延部３５１によって第１内部クロックＴＣＬＫに同期させ、同期したテスト信号Ｐ０＿ＲＸＤ＜０：１５＞により生成された内部書き込みコマンド信号ＥＣＡＳＰＷＴによって入力選択信号Ｐ２ＩＮ＿ＲＸＥＮが生成されると、入力信号Ｐ１＿ＲＸＤ＜０：１５＞（図２５におけるテスト入出力制御部９５によって並列化した１６ビットの入力データ信号）が「ＲＸＤ＜０：１５＞」として出力される。すなわち、第２グローバルデータバスＧＩＯ＿ＩＮの最初のラインには、ＤＴＭモード時、テスト信号Ｐ０＿ＲＸＤ＜０：１５＞が送られているため、バンク制御部は、このテスト信号Ｐ０＿ＲＸＤ＜０：１５＞を受信し、テスト信号Ｐ０＿ＲＸＤ＜０：１５＞をデコードすることにより内部書き込みコマンド信号ＥＣＡＳＰＷＴが生成されると、第２グローバルデータバスＧＩＯ＿ＩＮの２番目のラインから入力データ信号Ｐ１＿ＲＸＤ＜０：１５＞を受信して該当のバンクに伝達する。
【０２６８】
一方、「ＲＸＤ＜１６＞」は、内部書き込み入力データ信号の印加時、ＬＤＭビット（図４Ｃ参照）として用いられるため、書き込み入力データ信号の印加時も、外部で引き続き制御可能な状態でなければならない。そのため、書き込みコマンド信号の印加後、内部書き込み入力データ信号がバンク制御部に印加される際も、ダミーパッドＳ１を介してテスト信号Ｐ０＿ＲＸＤ＜１６＞を受信するようになる。「Ｐ０＿ＲＸＤ＜１７＞」は、コマンドビット（図４Ｂ参照）として用いられるため、ＤＴＭモード時に論理ハイレベルの状態を維持し、書き込みコマンド信号の発生後、書き込み入力データ信号が印加された瞬間にのみ論理ローレベルの状態に維持される。
【０２６９】
一方、図３６に示すように、入力選択信号Ｒ２ＩＮ＿ＲＸＥＮを生成する入力選択信号生成回路は、１つのＮＡＮＤゲートＮＡＮＤ３６と、１つのＮＯＲゲートＮＯＲ１６と、１つのラッチＬＡＴ１９と、２つのインバータＩＮＶ５９、ＩＮＶ６０とからなる。
【０２７０】
一方、「ＱＤＲ１」モード時の書き込み動作は、「ＱＤＲ０」モード時の書き込み動作と同様である。ただし、図１１に示す第２内部クロックＤＣＬＫの位相と互いに異なるものの、その動作は互いに同じであるため、ここでは、「ＱＤＲ１」モード時の書き込み動作についての説明は省略する。
【０２７１】
以下では、別の例として、「ＤＤＲ」モードにおける書き込み動作を具体的に説明する。
【０２７２】
図３７は、「ＤＤＲ」モードの書き込み動作を説明するためのタイミング図である。同図を参照して、「ＤＤＲ」モードにおける書き込み動作の全般的な動作特性を説明する。
【０２７３】
同図に示すように、「ＤＤＲ」モード時は、「ＱＤＲ０」モード時とその動作において類似している。ただし、テストパッドＤＱ０〜ＤＱ３を介して入出力されるデータの伝送方法は異なる。上述のように、「ＤＤＲ」モード時には、「ＱＤＲＯ」モードに比べて１／２倍のデータ伝送速度を有するようになる。
【０２７４】
これにより、同図に示すように、第２内部クロックＤＣＬＫを第１内部クロックＴＣＬＫと同じ波形で生成させた後、第２内部クロックＤＬＣＫの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを入出力させるか、第２内部クロックＤＣＬＫを論理ハイレベルに固定させて生成した後、コマンド及びアドレスストローブクロックの第１内部クロックＴＣＬＫをそのまま情報ストローブクロックとして用い、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを入出力させることもできる。結局、「ＤＤＲ」モード及び「ＱＤＲ０」モードの実現における最大の違いは、第２内部クロックＤＣＬＫの波形とみることができる。
【０２７５】
「ＤＤＲ」モードでは、図２５に示すテスト入出力制御部９５の構成に加え、図３８に示すような選択部３９１を更に備えて構成しなければならない。図２５に示すテスト入出力制御部９５の構成は、一例であって、単に「ＱＤＲ０」モードのような単一モードに限定して構成されたもので、マルチデータの伝送モードを実現するためには、並列化したデータを各モード毎に選択して出力する選択部３９１を更に備えて構成しなければならない。
【０２７６】
その理由は、上述のように、「ＱＤＲ０」モードでは、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫの各立ち上がりエッジ及び立ち下がりエッジ毎にデータが入出力されるが、「ＤＤＲ」モードでは、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジにのみデータが入出力されるからである。すなわち、「ＱＤＲ０」モードでは、第１内部クロックＴＣＬＫの１周期に入力されるデータは全１６ビットになるが、「ＤＤＲ」モードでは、第１内部クロックＴＣＬＫの１周期に入力されるデータは全８ビットになるからである。これにより、「ＤＤＲ」モード時、１６ビットのデータを第２グローバルデータバスＧＩＯ＿ＩＮを介して送るためには、８ビットのデータを１６ビットにする必要がある。このため、図３８に示すように、並列化部９５２の後段に選択部３９１を更に構成する。
【０２７７】
図３８及び図３９に示すように、並列化部９５２は、情報ストローブ信号ＤＩＮＳＴＢＰがイネーブルされた瞬間、テストパッドＤＱ０〜ＤＱ３を介してそれぞれ直列に入力された２ビットのデータを並列化する。選択部３９１は、並列化部９５２によって並列化して入力されるデータを、ＤＤＲモード信号ＴＤＤＲがイネーブル（論理ハイレベル）されると、並列化部９５２から入力されるデータ信号「Ｄ１０Ｄ」及び「Ｄ１５Ｄ」をそれぞれ全ての出力ドライバ９５６〜９５９に伝達する。
【０２７８】
選択部３９１の一例は、図４０に示されている。同図に示すように、選択部３９１は、４つの遅延部と、６つのインバータＩＮＶ６１〜ＩＮＶ６６と、６つのトライステートバッファＴＢ６〜ＴＢ１１とからなる。
【０２７９】
「ＤＤＲ」モードにおける書き込み動作を実現するための構成は、テスト入出力制御部９５の選択部３９１の構成を除けば、「ＱＤＲＯ」モードの書き込み動作時における構成と同様である。したがって、これらについての具体的な説明は省略する。
【０２８０】
図４１は、ＤＴＭモードの読み出し動作時の各モード（ＱＤＲ０、ＱＤＲ１、ＤＤＲ、ＳＤＲ）毎の第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫのタイミング図である。
【０２８１】
同図において、「ＢＬ」は、バースト長であって、出力されるデータのビット数を意味する。「ｔＤＯＬ」は、データ出力遅延時間であって、メモリセルに書き込まれた情報を読み出すために必要な読み出しコマンド信号などを処理する区間に該当し、「ｔＤＯＬ＝１ＣＬＫ＋ＣＬ（Ｃａｓ  Ｌａｔｅｎｃｙ）」として定義することができる。「ｔＡＣ」は、「ｔＤＯＬ」区間の後、実際に情報を読み出すまでの遅延区間であって、実際、データがメモリセルからローカルデータバス、すなわち、コア領域内に配置されたデータバスによるロード時間を考慮した時間である。
【０２８２】
「ＱＤＲ０」モードでは、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がテストパッドＤＱ０〜ＤＱ３に出力される。ここでは、１クォータ（ｑｕａｒｔｅｒ）（１バンクが４つのクォータに分割された場合）あたり４ビットずつ順次出力される。
【０２８３】
「ＱＤＲ１」モードでは、第１内部クロックＴＣＬＫ及び第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドＤＱ０〜ＤＱ３を介して出力される。
【０２８４】
「ＤＤＲ」モードでは、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドＤＱ０〜ＤＱ３を介して出力される。例えば、４クロックの間、８ビットのバースト長（ＢＬ＝８）でメモリセルに書き込まれた情報が内部的に２つのセルに同時に書き込まれ、これによる出力は、各クォータの４ビットのデータが２ビットずつ分割されて出力される。そのため、正常な動作が行われば、前の８ビットのデータと後の８ビットのデータは、完全に同じパターンの情報を出力する。したがって、「ｔＲＴＷ」が「ＱＤＲ（０，１）」モード又は「ＳＤＲ」モードよりも４クロック拡張される。ここで、「ｔＲＴＷ」は、読み出し動作区間を意味する。
【０２８５】
「ＳＤＲ」モードでは、第１内部クロックＴＣＬＫの立ち上がりエッジ又は立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドＤＱ０〜ＤＱ３を介して出力される。各クォータの４ビットのデータは、同じ情報として書き込まれ、出力時には、この４ビットのデータを圧縮して、圧縮状態（パス（ｐａｓｓ）又はフェイル（ｆａｉｌ））に応じて論理ハイレベル又は論理ローレベルを出力する。
【０２８６】
本発明によると、次のような効果を得ることができる。
【０２８７】
まず、本発明は、ＤＲＡＭコアテストモード時、高速の直列入出力動作を行うポートを経由せずに、バンクに直接アクセスしてＤＴＭテスト動作を行うように提供することにより、ＤＲＡＭコアテストモード時、ポートの論理素子に起因するエラーなくテスト動作を行うことができ、これにより、ＤＲＡＭコアテストモード時における信頼性を向上させることができる。
【０２８８】
また、本発明は、ＤＲＡＭコアテストモード時、並列入出力インターフェース方式を用いて、単一チップ内に様々な入出力データ伝送処理モードを実現し、様々な入出力データ伝送処理モードを選択的に使用することにより、ＤＲＡＭコアテスト時におけるテスト時間を短縮させることができる。
【０２８９】
上述のように、本発明の実施形態に係るマルチポートメモリ素子は、４つのポート、８つのバンク構造を有するメモリ素子を例示したものであって、本発明がこれに制限されるものではない。更に、図１に示すように、ポート、バンク及びグローバルデータバスの配置位置も制限されるものではなく、正常動作モード時、外部装置とポートとの間ではデータの伝送を直列に行い、バンクとポートとの間ではデータの伝送を並列に行う構造を有する、全てのマルチポートメモリ素子に適用可能である。
【０２９０】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０２９１】
【図１】既出願のマルチポートメモリ素子の構造を示す概念図である。
【図２】図１におけるバンクの内部構成を示す構成図である。
【図３】図１におけるポートの内部構成を示す構成図である。
【図４Ａ】ポートに入力される入力信号の基本フレーム形態を示す図である。
【図４Ｂ】ポートに入力される入力信号の書き込みコマンドフレーム形態でを示す図ある。
【図４Ｃ】ポートに入力される入力信号の書き込みデータフレーム形態を示す図である。
【図４Ｄ】ポートに入力される入力信号の読み出しコマンドフレーム形態を示す図である。
【図４Ｅ】ポートに入力される入力信号の読み出しデータフレーム形態を示す図である。
【図４Ｆ】ポートに入力される入力信号のコマンドフレーム形態を示す図である。
【図５】図１におけるバンク制御部の構成を示す構成図である。
【図６】図５におけるステートマシン部の構成を示す構成図である。
【図７】ポートからバンクへの入力信号の伝送経路を説明するための図である。
【図８】バンクからポートへの出力信号の伝送経路を説明するための図である。
【図９】本発明の実施形態に係るマルチポートメモリ素子の構造を示す構成図である。
【図１０】ＤＴＭテストモード時に入力されるテスト信号のフレームを示す図である。
【図１１】各データ伝送モード（ＱＤＲ、ＤＤＲ、ＳＤＲ）毎のデータの書き込み動作波形を示すタイミング図である。
【図１２】図９におけるクロック生成部の内部構成を示す構成図である。
【図１３】図１２における立ち下がりエッジ検出部の内部構成を示す構成図である。
【図１４】図１３における立ち下がりエッジ検出部の動作タイミング図である。
【図１５】図１２における内部クロック生成部の内部構成を示す構成図である。
【図１６】図１５におけるクロック制御部の内部構成を示す構成図である。
【図１７】図１６における選択部ＳＥＬ０〜ＳＥＬ２の内部構成を示す構成図である。
【図１８】図１６における選択部ＳＥＬ３の内部構成を示す構成図である。
【図１９】図１５における第１内部クロック生成部の内部構成を示す構成図である。
【図２０】図１９における第１内部クロック生成部の動作タイミング図である。
【図２１】図１５における第２内部クロック生成部の内部構成を示す構成図である。
【図２２】図２１における第２内部クロック生成部の動作タイミング図である。
【図２３】図１５におけるクロックイネーブル制御部の内部構成を示す構成図である。
【図２４】「ＱＤＲ０」モードの書き込み動作を説明するためのタイミング図である。
【図２５】「ＱＤＲ０」モード時、図９におけるテスト入出力制御部の内部構成を示す構成図である。
【図２６】図２５における並列化部の内部構成を示す構成図である。
【図２７】図２５におけるコマンドデコーダの内部構成を示す構成図である。
【図２８】図２５における情報ストローブ信号生成部の内部構成を示す構成図である。
【図２９】図２８におけるＤＦ／Ｆの構成を示す構成図である。
【図３０】図２５における出力ドライバの構成を示す構成図である。
【図３１】「ＱＤＲ０」モードの書き込み動作時、図２５におけるテスト入出力制御部の動作特性を示すタイミング図である。
【図３２】図９におけるバンク制御部ＢＣ０〜ＢＣ７の内部構成を示す構成図である。
【図３３】図３２における選択信号生成部の内部構成を示す構成図である。
【図３４】図３２における入力信号伝送部（０〜１６）の内部構成を示す構成図である。
【図３５】図３２における入力信号伝送部（１７）の内部構成を示す構成図である。
【図３６】入力選択信号Ｐ２ＩＮ＿ＲＸＥＮ生成回路の内部構成を示す構成図である。
【図３７】「ＤＤＲ」モードの書き込み動作を説明するためのタイミング図である。
【図３８】「ＤＤＲ」モード時、図９におけるテスト入出力制御部の内部構成を示す構成図である。
【図３９】「ＤＤＲ」モードの書き込み動作時、図３８におけるテスト入出力制御部の動作特性を示すタイミング図である。
【図４０】図３８における選択部の内部構成を示す構成図である。
【図４１】各データ伝送モード（ＱＤＲ、ＤＤＲ、ＳＤＲ）毎のデータの読み出し動作波形を示すタイミング図である。
【符号の説明】
【０２９２】
９１〜９４      ポートＰＯＲＴ０〜ＰＯＲＴ３
９５      テスト入出力制御部
９６      クロック生成部
ＢＡＮＫ０〜ＢＡＮＫ７      バンク
ＢＣ０〜ＢＣ７      バンク制御部
ＤＱ０〜ＤＱ３      テストパッド
ＭＲＳ      モードレジスタセット部
ＴＸ０＋〜ＴＸ３＋、ＴＸ０−〜ＴＸ３−      送信パッド
ＲＸ０＋〜ＲＸ３＋、ＲＸ０−〜ＲＸ０＋      受信パッド
【図１】
2008016176.tif 000003
【図２】
2008016176.tif 000004
【図３】
2008016176.tif 000005
【図４Ａ】
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【図４Ｂ】
2008016176.tif 000007
【図４Ｃ】
2008016176.tif 000008
【図４Ｄ】
2008016176.tif 000009
【図４Ｅ】
2008016176.tif 000010
【図４Ｆ】
2008016176.tif 000011
【図５】
2008016176.tif 000012
【図６】
2008016176.tif 000013
【図７】
2008016176.tif 000014
【図８】
2008016176.tif 000015
【図９】
2008016176.tif 000016
【図１０】
2008016176.tif 000017
【図１１】
2008016176.tif 000018
【図１２】
2008016176.tif 000019
【図１３】
2008016176.tif 000020
【図１４】
2008016176.tif 000021
【図１５】
2008016176.tif 000022
【図１６】
2008016176.tif 000023
【図１７】
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【図１８】
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【図１９】
2008016176.tif 000026
【図２０】
2008016176.tif 000027
【図２１】
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【図２２】
2008016176.tif 000029
【図２３】
2008016176.tif 000030
【図２４】
2008016176.tif 000031
【図２５】
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【図２６】
2008016176.tif 000033
【図２７】
2008016176.tif 000034
【図２８】
2008016176.tif 000035
【図２９】
2008016176.tif 000036
【図３０】
2008016176.tif 000037
【図３１】
2008016176.tif 000038
【図３２】
2008016176.tif 000039
【図３３】
2008016176.tif 000040
【図３４】
2008016176.tif 000041
【図３５】
2008016176.tif 000042
【図３６】
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【図３７】
2008016176.tif 000044
【図３８】
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【図３９】
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【図４０】
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【図４１】
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