(57)【要約】      （修正有）【課題】フィン型ＦＥＴのみを製造する工程に比べて大幅に工程数を増やすことなく、フィン型ＦＥＴと絶縁破壊の容易な経路を持つ電気ヒューズあるいは不揮発性メモリとをバルクシリコン基板上に形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板をエッチングしてフィン部を形成する。フィン部の側面を絶縁膜で覆う。不揮発性メモリ領域側において、絶縁膜をエッチングしてフィン部側面を一部露出させる。露出させたフィン部側面に酸化膜７１を形成し除去する。不揮発性メモリ領域とＤＲＡＭ領域とにおいて、フィン部側面を覆う絶縁膜をエッチングしてフィン部の側面をさらに露出させる。フィン部の露出部分にゲート絶縁膜を形成する。【選択図】図７
2008311409.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をエッチングしてフィン部を形成するフィン部形成工程と、
前記フィン部の側面を絶縁膜で覆う絶縁膜形成工程と、
前記絶縁膜をエッチングして前記フィン部の側面を一部露出させる第１の露出工程と、
前記フィン部の側面の露出部分に酸化膜を形成する酸化膜形成工程と、
前記酸化膜を除去する酸化膜除去工程と、
前記絶縁膜をエッチングして前記フィン部の側面の一部をさらに露出させる第２の露出工程と、
前記フィン部の露出部分にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記フィン部を形成するために用いるマスクを、酸化膜除去工程まで残しておくことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記半導体基板にＤＲＡＭ領域と不揮発性メモリ領域又は電気ヒューズ領域とを予め規定し、
前記フィン部形成工程、絶縁膜形成工程、第２の露出工程及びゲート絶縁膜形成工程を、前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域の両方に対して同時行い、
前記第１の露出工程、前記酸化膜形成工程及び酸化膜除去工程を、前記不揮発性メモリ領域又は前記電気ヒューズ領域に対してのみ行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域とが実質的に同一のレイアウトルールを採用していることを特徴とする半導体装置の製造法方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記レイアウトルールが６Ｆ２レイアウトルールであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項７】
半導体基板をエッチングすることにより形成された複数のフィン部を有する半導体装置において、
前記複数のフィン部のうちの一部が、その上面と該上面に接する側面とが成す角度が鋭角となるように、前記フィン部の上部近傍の幅が部分的に狭められていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体基板が、予め規定されたＤＲＡＭ領域と不揮発性メモリ領域又は電気ヒューズ領域とを有し、
前記複数のフィン部のうち前記ＤＲＡＭ領域に形成されたフィン部は、その上面と該上面に接する側面とが成す角が直角又は鈍角であり、
前記複数のフィン部のうち前記不揮発性メモリ領域又は前記電気ヒューズ領域に形成されたフィン部は、その上面と該上面に接する側面とが鋭角である、
ことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域とが実質的に同一のレイアウトルールを採用していることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記レイアウトルールが６Ｆ２レイアウトルールであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フィン型ＦＥＴを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、例えば、以下のようにして製造される。
【０００３】
まず、基板上に埋め込み酸化膜（ＢＯＸ：Buried OXide）を形成し、その上にさらにシリコン層を形成する。次に、シリコン層を部分的にＢＯＸ表面までエッチングしてフィン部を形成する。これにより、フィンＦＥＴ用のフィン部と、電気ヒューズ（アンチヒューズ）用のフィン部とを同時形成することができる。
【０００４】
次に、ＦＥＴ用のフィン部を保護レジストにより覆い、ＢＯＸを等方性エッチングすることにより、電気ヒューズ用フィン部の下側部分を部分的に除去する。そして、電気ヒューズ用フィン部の表面を熱酸化させ、形成された酸化膜を除去することにより、電気ヒューズ用フィン部の角に細長い端部を形成する。この細長い端部は、後に形成されるゲート酸化膜の厚みを減少させ、絶縁破壊が生じやすい部分を形成する。
【０００５】
続いて、保護レジストを除去し、ＦＥＴ用フィン部及び電気ヒューズ用フィン部の表面にゲート酸化膜を形成し、さらにゲート用ポリシリコンを形成する。その後必要なパターニング等を行い、半導体装置とする。
【０００６】
以上のようにして、従来の半導体装置の製造方法は、製造工程を大きく増やすことなく、フィン型ＦＥＴと電気ヒューズとを同一基板上に形成することができる（例えば、特許文献１参照）。
【０００７】
なお、下部電極となる導電層の角を鋭角とし、絶縁破壊を発生しやすくした電気ヒューズの製造方法として、以下のようなものもある。
【０００８】
まず、半導体基板上にベース絶縁層、第１の導電層及び上部絶縁層を順に形成する。次に、上部絶縁層、第１の導電層及びベース絶縁層を島状にパターニングする。このパターニングは、ベース絶縁層に突起部が形成されるように行う。第１導電層及び上部絶縁層は、ベース絶縁層の突起部の上にのみ残る。次に、露出した第１の導電層の側面を酸化させる。この酸化の速度は、第１の導電層の側面上下両端に比較して中央部の方が速いため、第１導電層は上下両端に鋭角のコーナー部を持つことになる。この後、上部絶縁層、第１の導電層に形成された酸化膜及びベース絶縁層の突起部を覆うように第２の導電層を形成する。
【０００９】
この電気ヒューズは、第１導電層が鋭角のコーナー部を有していることにより、プログラミング電圧を低減し、プログラミング動作を向上させることができる（例えば、特許文献２参照）。
【００１０】
【特許文献１】特表２００６−５１１０９３号公報
【特許文献２】特開平１１−１３５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のフィン型ＦＥＴと電気ヒューズとが同一基板上に形成された半導体装置の製造方法は、下部電極として用いられる導電層がＢＯＸ上に形成されていることを利用する。このため、従来の半導体装置の製造方法は、バルクシリコン基板を用いる半導体装置、例えばＤＲＡＭの製造にそのまま利用することができないという問題点がある。即ち、バルクシリコン基板を用いる半導体装置では、未だ、製造工程を大きく増やすことなく、フィン型ＦＥＴと絶縁破壊の容易な経路を持つ電気ヒューズあるいは不揮発性メモリとを同一基板上に形成することができないという問題点がある。
【００１２】
そこで、本発明は、フィン型ＦＥＴのみを製造する工程に比べて大幅に工程数を増やすことなく、フィン型ＦＥＴと絶縁破壊の容易な経路を持つ電気ヒューズあるいは不揮発性メモリとをバルクシリコン基板上に形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の要旨によれば、半導体基板をエッチングしてフィン部を形成するフィン部形成工程と、前記フィン部の側面を絶縁膜で覆う絶縁膜形成工程と、前記絶縁膜をエッチングして前記フィン部の側面を一部露出させる第１の露出工程と、前記フィン部の側面の露出部分に酸化膜を形成する酸化膜形成工程と、前記酸化膜を除去する酸化膜除去工程と、前記絶縁膜をエッチングして前記フィン部の側面の一部をさらに露出させる第２の露出工程と、前記フィン部の露出部分にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含むことを特徴とする半導体装置の製造方法が得られる。
【００１４】
本発明の第２の要旨によれば、第１の要旨に係る半導体装置の製造方法において、前記フィン部を形成するために用いるマスクを、酸化膜除去工程まで残しておくことを特徴とする半導体装置の製造方法が得られる。
【００１５】
本発明の第３の要旨によれば、第１又は第２の要旨に係る半導体装置の製造方法において、前記半導体基板にＤＲＡＭ領域と不揮発性メモリ領域又は電気ヒューズ領域とを予め規定し、前記フィン部形成工程、絶縁膜形成工程、第２の露出工程及びゲート絶縁膜形成工程を、前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域の両方に対して同時行い、前記第１の露出工程、前記酸化膜形成工程及び酸化膜除去工程を、前記不揮発性メモリ領域又は前記電気ヒューズ領域に対してのみ行うことを特徴とする半導体装置の製造方法が得られる。
【００１６】
本発明の第４の要旨によれば、第３の要旨に係る半導体装置の製造方法において、前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域とが実質的に同一のレイアウトルールを採用していることを特徴とする半導体装置の製造法方法が得られる。
【００１７】
本発明の第５の要旨によれば、第４の要旨に係る半導体装置の製造方法において、前記レイアウトルールが６Ｆ２レイアウトルールであることを特徴とする半導体装置の製造方法が得られる。
【００１８】
本発明の第６の要旨によれば、第１乃至第５の要旨のいずれかに係る半導体装置の製造方法により製造されたことを特徴とする半導体装置が得られる。
【００１９】
本発明の第７の要旨によれば、半導体基板をエッチングすることにより形成された複数のフィン部を有する半導体装置において、前記複数のフィン部のうちの一部が、その上面と該上面に接する側面とが成す角度が鋭角となるように、前記フィン部の上部近傍の幅が部分的に狭められていることを特徴とする半導体装置。
【００２０】
本発明の第８の要旨によれば、第７の要旨に係る半導体装置において、前記半導体基板が、予め規定されたＤＲＡＭ領域と不揮発性メモリ領域又は電気ヒューズ領域とを有し、前記複数のフィン部のうち前記ＤＲＡＭ領域に形成されたフィン部は、その上面と該上面に接する側面とが成す角が直角又は鈍角であり、前記複数のフィン部のうち前記不揮発性メモリ領域又は前記電気ヒューズ領域に形成されたフィン部は、その上面と該上面に接する側面とが鋭角である、ことを特徴とする半導体装置が得られる。
【００２１】
本発明の第９の要旨によれば、第８の要旨に係る半導体装置において、前記ＤＲＡＭ領域と前記不揮発性メモリ領域又は前記電気ヒューズ領域とが実質的に同一のレイアウトルールを採用していることを特徴とする半導体装置が得られる。
【００２２】
本発明の第１０の要旨によれば、第９の要旨に係る半導体装置の製造方法において、前記レイアウトルールが６Ｆ２レイアウトルールであることを特徴とする半導体装置が得られる。
【発明の効果】
【００２３】
本発明によれば、半導体基板にトレンチを形成することでフィン部を形成し、トレンチを絶縁膜で埋め込むことでフィン部側面を覆い、その絶縁膜を一部除去してフィン側面部を部分的に露出させ、露出部分に酸化膜を形成し、形成した酸化膜を除去し、絶縁膜をさらに一部除去し、露出したフィン部表面にゲート絶縁膜を形成するようにしたことで、フィンＦＥＴのみを形成する工程に比べて大幅に工程数を増加させることなく、フィンＦＥＴが形成される半導体基板に電気ヒューズあるいは不揮発性メモリを形成することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２５】
図１（ａ）は、不揮発性メモリもしくは電気ヒューズの平面レイアウトを示す図である。図１（ｂ）は、フィン型ＦＥＴを含み、６Ｆ２のセルレイアウトルールを採用するＤＲＡＭの平面レイアウトを示す図である。図１（ａ）に示す不揮発性メモリもしくは電気ヒューズと図１（ｂ）に示すＤＲＡＭとは、同一の半導体基板上の互いに異なる領域に形成される。
【００２６】
図１（ａ）に示すように、不揮発性メモリ（あるいは電気ヒューズ）領域には、互いに平行な複数の活性領域１１と、これら活性領域１１と所定の角度で交差し、互いに平行なゲート電極パターン１２ａ，１２ｂとが形成されている。なお、ゲート電極パターン１２ｂはダミーである。また、活性領域１１の中央部には、基板コンタクト領域１３が規定されている。この構成における１ビット領域１４は、破線で示すようになる。
【００２７】
また、ＤＲＡＭ領域には、図１（ｂ）に示すように、互いに平行な複数の活性領域１５と、これら活性領域１５と所定の角度で交差し、互いに平行なゲート電極パターン１６ａ，１６ｂとが形成されている。なお、ゲート電極パターン１６ｂはダミーである。また、活性領域１５の中央部及び両端部には、基板コンタクト領域１７が規定されている。
【００２８】
図１（ａ）及び図１（ｂ）から明らかなように、活性領域１１と１５とは、その幅、間隔及びその延在方向が一致するように形成されている。また、ゲート電極１２ａ，１２ｂと１６ａ，１６ｂもまた、その幅、間隔及び延在方向が一致するように形成されている。即ち、これらは実質的に同一のレイアウトルールを採用している。
【００２９】
次に、図２乃至図１４を参照して、本実施の形態に係る半導体装置の製造方法について説明する。なお、図２乃至図１４の（ａ）、（ｂ）及び（ｃ）の各図は、図１（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に対応する部分の断面構造を示す図である。また、図２乃至図１４の（ｄ）、（ｅ）及び（ｆ）の各図は、図１（ｂ）におけるＤ−Ｄ’線、Ｅ−Ｅ’線及びＦ−Ｆ’線に対応する部分の断面構造を示す図である。
【００３０】
はじめに、図２（ａ）〜（ｆ）に示すように、シリコン基板２１の表面上に第１のゲート酸化膜２２を形成し、さらにその上にシリコン窒化膜２３を形成する。それから、シリコン窒化膜２３の上にレジストを形成し、通常のリソグラフィ工程により活性層となる部分（活性領域）の上方にのみレジストが残るようにパターニングする。この後、レジストをマスクとしてシリコン窒化膜２３をエッチングにより部分的に除去する。
【００３１】
次に、レジストを除去した後、図３（ａ）〜（ｆ）に示すように、シリコン窒化膜２３をマスクとして第１ゲート絶縁膜２２及びシリコン基板２１をエッチングし、シリコンからなるフィン部３１（トレンチ３２）を形成する。
【００３２】
次に、図４（ａ）〜（ｆ）に示すように、トレンチ３２を埋め込むためにシリコン酸化膜４１を堆積させ、その表面をＣＭＰ法（Chemical Mechanical Polish）により研磨して、シリコン窒化膜２３を露出させる。これにより、フィン部３１の側面はシリコン酸化膜（絶縁膜）４１により覆われる。
【００３３】
以上の工程により、ＳＴＩ（Shallow Trench Isolation）が形成される。
【００３４】
次に、図５（ａ）〜（ｆ）に示すように、シリコン窒化膜２３及びシリコン酸化膜４１の表面にシリコン窒化膜５１を堆積させ、不揮発性メモリ領域（もしくは電気ヒューズ領域、図５（ａ）〜（ｃ））の上部のみ、通常のリソグラフィ工程とシリコン窒化膜エッチング工程とにより除去する。
【００３５】
次に、シリコン窒化膜５１及び２３をマスクとして、シリコン酸化膜４１のエッチングを行う。このとき、図６（ａ）〜（ｆ）に示すように、不揮発性メモリ領域（もしくは電気ヒューズ領域）において、シリコン酸化膜４１の上面がシリコン基板２１の上面よりも下になるようにする。即ち、フィン部３１の側面を一部露出させる。
【００３６】
次に、図７（ａ）〜（ｆ）に示すように、７５０〜８００度のウエット酸化により、剥き出しとなったシリコン基板２１の表面（フィン部３１側面の露出部分）を酸化させ、シリコン酸化膜７１を形成する。このとき、酸化レートがシリコンの面方位に依存し、また、シリコン基板２１の上面が（第１ゲート酸化膜２２及び）シリコン窒化膜２３で覆われていることから、シリコン基板２１の上面側ではバーズビークの伸びが抑えられる。その結果、フィン部３１側面の露出部分において上下端部に比べ中央部においてシリコン酸化膜７１が厚くなる。
【００３７】
次に、図８（ａ）〜（ｆ）に示すように、シリコン酸化膜７１を、フッ化水素酸（ＨＦ）により除去する。これにより、不揮発性メモリ領域（もしくは電気ヒューズ領域）では、フィン部３１の上部近傍の幅が狭められるとともに、上面と側面とが成す角が鋭角（９０度以下）となる。
【００３８】
次に、図９（ａ）〜（ｆ）に示すように、シリコン窒化膜５１，２３を除去し、続いて第１ゲート酸化膜２２を除去する。これにより、不揮発性メモリ領域及びＤＲＡＭ領域の双方においてシリコン基板２１の上面が露出する。
【００３９】
次に、図１０（ａ）〜（ｆ）に示すように、シリコン酸化膜４１をエッチバックする。これにより、不揮発性メモリ領域では、フィン部３１の側面がさらに露出する。また、ＤＲＡＭ領域でも、フィン部３１の側面が露出する。
【００４０】
次に、図１１（ａ）〜（ｆ）に示すように、シリコン基板２１の露出表面、即ち、フィン部３１の側面及び上面に、ゲート酸化膜１１１を形成する。このとき、ゲート酸化膜１１１を形成する前に、シリコン表面のエッチングダメージを除去するためのドライエッチや犠牲酸化などを必要に応じて行うようにしてもよい。
【００４１】
次に、図１２（ａ）〜（ｆ）に示すように、ゲート電極用のポリシリコン１２１を堆積させ、その表面をＣＰＭ法により平坦化する。
【００４２】
次に、図１３（ａ）〜（ｆ）に示すように、ポリシリコン１２１の表面にレジスト１３１を堆積させ、通常のリソグラフィ技術により、ゲート電極が形成される領域の上方にレジスト１３１を残すようパターニングする。
【００４３】
次に、図１４（ａ）〜（ｆ）に示すように、レジスト１３１をマスクとしてポリシリコン１２１をエッチングする。なお、ポリシリコン１２１エッチングする際に、ゲート酸化膜１１１との十分な選択比を得るために、エッチングマスクとしてハードマスク（シリコン酸化膜）を用いるようにしてもよい。
【００４４】
その後、通常のＤＲＡＭ形成プロセスによりＤＲＡＭ領域にＤＲＡＭを形成する。
【００４５】
以上のようにして形成された不揮発性メモリへのデータ書き込み動作について、再び図１を参照して説明する。ここでは、活性領域をＤＲＡＭ領域と同様にＰ型半導体としている。
【００４６】
まず、１ビット領域１４を隣接する活性層から分離するため、ダミー電極パターン１２ｂに負電圧を印加する。そして、書き込みを行うビットのコンタクト領域１３の電位を０Ｖもしくは負電位に固定する。それから、ゲート電極パターン１２ａの電位を、ゲート絶縁膜１１１に１０ＭｅＶの電圧が印加されるまで昇圧する。ゲート絶縁膜１１１が破壊されたならば昇圧を停止する。このとき、書き込みを行うビットとゲート電極パターン１２ａが共通の他のビットでは、ゲート絶縁膜１１１が破壊されないように、コンタクト領域１３にゲート電極パターン１２ａに印加される電圧と同じ電圧を印加しておくことが望ましい。こうして、不揮発性メモリへの書き込みが終了する。
【００４７】
以上のように、本実施の形態によれば、フィン型ＦＥＴを含むＤＲＡＭのみを製造する場合に比べて、シリコン窒化膜５１の形成、シリコン酸化膜４１の一部エッチング、フィン部側面の酸化と形成された酸化膜の除去等、いくつかの工程を追加するだけで、シリコン基板上に、ＤＲＡＭと不揮発性メモリもしくは電気ヒューズを形成することができる。
【００４８】
また、形成された不揮発性メモリもしくは電気ヒューズは、フィン上部においてゲート酸化膜が膜厚の薄い部分を持つので、絶縁破壊を容易に引き起こすことができる。これにより、絶縁破壊を引き起こすための高電圧を発生させる大型の昇圧回路を不要にできる。
【００４９】
なお、上記実施の形態では、ＤＲＡＭ領域において６Ｆ２レイアウトルールを採用している場合に、不揮発性メモリ領域において、同じ活性層領域の幅、間隔及び延在方向と、同じゲート電極パターンの幅、間隔及び延在方向のレイアウトルールを採用する場合について説明したが、不揮発性メモリ領域もしくは電気ヒューズ領域のレイアウトはこれに限定されず、例えば、図１５に示すように、活性領域１５１とゲート電極パターン１５２とが直交するものであってもよい。また、図１（ｂ）に示すＤＲＡＭ領域のレイアウトパターンを採用してもよい。ＤＲＡＭ領域と同一のレイアウトパターンを採用した場合、ゲート絶縁膜を破壊することによりソースまたはドレインとゲートとのショートによる電流の変化をデータとして保持する。
【図面の簡単な説明】
【００５０】
【図１】（ａ）は、本発明の一実施の形態に係る半導体装置に含まれる不揮発性メモリもしくは電気ヒューズの平面レイアウトを示す図であり、（ｂ）は、同半導体装置に含まれる６Ｆ２のセルレイアウトルールを採用するＤＲＡＭの平面レイアウトを示す図である。
【図２】図１の半導体装置の製造方法説明するための一工程を示す図であって、（ａ）、（ｂ）及び（ｃ）は、図１（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線に対応する部分の断面構造を示す図であり、（ｄ）、（ｅ）及び（ｆ）の各図は、図１（ｂ）におけるＤ−Ｄ’線、Ｅ−Ｅ’線及びＦ−Ｆ’線に対応する部分の断面構造を示す図である。
【図３】（ａ）〜（ｆ）は、図２（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図４】（ａ）〜（ｆ）は、図３（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図５】（ａ）〜（ｆ）は、図４（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図６】（ａ）〜（ｆ）は、図５（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図７】（ａ）〜（ｆ）は、図６（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図８】（ａ）〜（ｆ）は、図７（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図９】（ａ）〜（ｆ）は、図８（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１０】（ａ）〜（ｆ）は、図９（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１１】（ａ）〜（ｆ）は、図１０（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１２】（ａ）〜（ｆ）は、図１１（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１３】（ａ）〜（ｆ）は、図１２（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１４】（ａ）〜（ｆ）は、図１３（ａ）〜（ｆ）に示す工程に続く工程を示す図である。
【図１５】不揮発性メモリもしくは電気ヒューズのレイアウトの他の例を示す図である。
【符号の説明】
【００５１】
１１    活性領域
１２ａ，１２ｂ    ゲート電極パターン
１３    基板コンタクト領域
１４    １ビット領域
１５    活性領域
１６ａ，１６ｂ    ゲート電極パターン
１７    基板コンタクト領域
２１    シリコン基板
２２    第１のゲート酸化膜
２３    シリコン窒化膜
３１    フィン部
３２    トレンチ
４１    シリコン酸化膜
５１    シリコン窒化膜
７１    シリコン酸化膜
１１１    ゲート酸化膜
１２１    ポリシリコン
１３１    レジスト
１５１    活性領域
１５２    ゲート電極パターン
【図１】
2008311409.tif 000003
【図２】
2008311409.tif 000004
【図３】
2008311409.tif 000005
【図４】
2008311409.tif 000006
【図５】
2008311409.tif 000007
【図６】
2008311409.tif 000008
【図７】
2008311409.tif 000009
【図８】
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【図９】
2008311409.tif 000011
【図１０】
2008311409.tif 000012
【図１１】
2008311409.tif 000013
【図１２】
2008311409.tif 000014
【図１３】
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【図１４】
2008311409.tif 000016
【図１５】
2008311409.tif 000017