(57)【要約】【課題】表示装置の歩留りを向上することを目的とする。【解決手段】ポリシリコン層Ｐｏは、活性ポリシリコン層３６と土台ポリシリコン層３７を有している。活性ポリシリコン層３６には、導電性不純物をドープされたＴＦＴ素子領域が形成されている。土台ポリシリコン層３７の上には、冗長配線４１が形成されている。ＴＦＴ素子領域３６の上には、ゲート絶縁膜３２を介してゲート電極層４２が形成されている。ゲート電極層４２は、ゲート線ＧＬを構成している。ゲート電極層４２の上には、第１層間絶縁膜３３が形成されている。第１層間絶縁膜の上には、冗長配線４１の上に対応する位置に、ソース電極層４４が形成されている。ソース電極層４４に断線が生じている場合には、断線箇所を挟み込むように断線していないソース電極層４４とその下に位置する冗長配線４１とがレーザ照射などによって接続される。【選択図】  図３
2008224806.tif 000002
【特許請求の範囲】
【請求項１】
画素電極に接続されマトリクス状に配された複数のスイッチング素子の素子領域が形成される活性シリコン層と、
前記スイッチング素子に信号電圧を供給するデータ線と、
前記スイッチング素子にゲート電圧を供給するゲート線と、
前記データ線及び前記ゲート線と異なる配線層に形成され、前記データ線の不良箇所において前記データ線と置換される冗長配線と
を有することを特徴とする表示装置。
【請求項２】
前記活性シリコン層と同一層からなる土台シリコン層を有し、
前記冗長配線は、前記土台シリコン層の上に形成されていることを特徴とする請求項１記載の表示装置。
【請求項３】
前記冗長配線は、絶縁性基板上に形成されていることを特徴とする請求項１記載の表示装置。
【請求項４】
第１コンタクトホールを介して前記データ線と接続されると共に、第２コンタクトホールを介して前記データに接続される導電膜を有し、
前記冗長配線は、前記データ線の下に位置するよう形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記冗長配線は、前記ゲート線と交差する部分において除去されていることを特徴とする請求項１乃至４のいずれか１項に記載の表示装置。
【請求項６】
前記ゲート線と同一層の配線層に更に予備冗長配線が形成され、前記予備冗長配線は、前記ゲート線と交差する部分において除去されていることを特徴とする請求項１乃至５のいずれか１項に記載の表示装置。
【請求項７】
絶縁性基板と、
前記絶縁性基板上に形成され、スイッチング素子の素子領域が形成された活性シリコン層と、
前記絶縁基板上に形成され、データ線の不良箇所において前記データ線と置換される冗長配線と、
前記冗長配線を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート線と、
前記ゲート線を覆うように形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、前記冗長配線上に位置する前記データ線と、
前記データ線を覆うように形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、第１コンタクトホールを介して前記冗長配線に接続されると共に、第２コンタクトホールを介して前記データ線に接続された導電膜と
を有することを特徴とする表示装置。
【請求項８】
前記冗長配線は、前記活性シリコン層と同一層からなる土台シリコン層上に形成されたことを特徴とする請求項７記載の表示装置。
【請求項９】
絶縁性基板上にスイッチング素子の活性領域が形成される活性シリコン層を形成し、
前記絶縁性基板上にデータ線の不良箇所において前記データ線と置換される冗長配線を形成し、
前記冗長配線上にゲート絶縁膜を形成し、
前記第１層間絶縁膜上にゲート電極層を形成し、
前記ゲート電極層上に第１層間絶縁膜を形成し、
前記第１層間絶縁膜上に前記データ線を形成し、
前記データ線上に第２層間絶縁膜を形成し、
前記第２層間絶縁膜の表面から前記冗長配線に達する第１コンタクトホールと、前記第２層間絶縁膜の表面から前記データ線に達する第２コンタクトホールを形成し、
前記第１コンタクトホール及び前記第２コンタクトホールを覆うように導電膜を形成することを特徴とする表示装置の製造方法。
【請求項１０】
前記基板上に前記活性シリコン層と同一層からなる土台シリコン層を形成し、
前記土台シリコン層上に前記冗長配線を形成することを特徴とする請求項９記載の表示装置の製造方法。
【請求項１１】
前記データ線の不良箇所を挟み込むように前記冗長配線と前記データ線を接続することを特徴とする請求項９又は１０記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に関し、特に、歩留を向上させる技術に関する。
【背景技術】
【０００２】
薄型パネルの一つである液晶表示装置は、低消費電力や小型で軽量であるといったメリットを活かして、パーソナルコンピュータのモニタや携帯情報端末機器のモニタに広く利用されている。近年では、液晶表示装置はテレビとしても用いられ、液晶表示装置によるテレビは従来のブラウン管によるテレビにとって代わろうとしている。
【０００３】
液晶表示装置としては、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴという。）を画素スイッチング素子とするアクティブマトリクス表示装置が知られている。アクティブマトリクス表示装置は、画素内に素子を持たないパッシブマトリクス表示装置に比べて、高区画質を実現できるため液晶表示装置の主流となっている。
【０００４】
ＴＦＴとしては、半導体膜を用いたＭＯＳ（Metal Oxide Semiconductor）構造が多用されている。このＭＯＳ構造には、トップゲートを有する正スタガ型やボトムゲートを有する逆スタガ型といった種類がある。ＴＦＴの有する半導体膜は、非晶質シリコン薄膜や多結晶シリコン薄膜などを用いることができ、液晶表示装置の用途や性能によって適宜選択される。例えば、小型パネルに用いられるＴＦＴは、多結晶シリコン薄膜を用いることが多い。多結晶シリコン薄膜を用いたＴＦＴは、移動度が高く、画素スイッチング素子として用いると小型化可能であり、パネルの高精細化を図ることができるためである。また、多結晶シリコン薄膜を用いたＴＦＴは、画素スイッチングを駆動する周辺回路にも適用することができる。
【０００５】
ＴＦＴ液晶表示装置（Thin Film Transistor-Liquid Crystal Display、以下ＴＦＴ−ＬＣＤと言う。）では、データ線からスイッチング素子であるＴＦＴを介して画素電極に電位が供給される。データ線は、１つの配線層に形成され、画素が形成された表示エリアの外部まで延設されている。ここで、製造プロセスにおいて、データ線をパターニングする際のパターン欠陥等によりデータ線が断線すると、断線箇所以降のデータ線に接続された画素に信号電圧が供給されないこととなる。これにより、歩留りが低下して製造コストがアップするという問題点を有する。
【０００６】
特許文献１には、データ線の下にデータ線の冗長配線を形成し、データ線が断線した箇所の両側にレーザ照射して冗長配線と断線せずに残っているデータ線とを接続することにより断線箇所を修復する技術が開示されている。また、このようにデータ線の断線部を修復する技術は、特許文献２にも開示されている。
【特許文献１】特開平１０−３１９４３８号公報
【特許文献２】特開平１１−１９０８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示される表示装置では、冗長配線は、ゲート線が形成される配線層に形成されており、この配線層の配線レイアウトが複雑になり、冗長配線及びゲート配線が互いの配線レイアウトによって制限されるという問題点を有する。本発明は、このような問題点に鑑みてなされたものであり、各配線層の配線レイアウトを制限せずに歩留りを向上させる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る表示装置は、画素電極に接続されマトリクス状に配された複数のスイッチング素子の素子領域が形成される活性シリコン層と、前記スイッチング素子に信号電圧を供給するデータ線と、前記スイッチング素子にゲート電圧を供給するゲート線と、前記データ線及び前記ゲート線と異なる配線層に形成され、前記データ線の不良箇所において前記データ線と置換される冗長配線とを有することを特徴とするものである。
【発明の効果】
【０００９】
本発明の表示装置によれば、各配線層の配線レイアウトを制限せずに歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明に係る実施の形態について説明する。
［第１の実施形態］
本発明を適用する表示装置として、液晶表示装置を例として説明する。図１は、本発明を適用した第１の実施形態に係る液晶表示装置１０を示す断面図である。液晶表示装置１０は、表示パネル１１と、バックライト１２を備えている。液晶表示パネル１１は、入力される表示信号に基づいて画像表示を行うよう構成されている。バックライト１２は、液晶表示パネル１１の反視認側に配され、液晶表示パネル１１を介して視認側へ光を照射するよう構成されている。
【００１１】
液晶表示パネル１１は、薄膜トランジスタアレイ基板（以下、ＴＦＴアレイ基板という。）１３、対向基板１４、シール剤１５、液晶１６、スペーサ１７、配向膜１８、偏光板１９を備えて構成されている。ＴＦＴアレイ基板１３と対向基板１４は、対向配置されている。シール剤１５は、枠状に形成され、ＴＦＴアレイ基板１３と対向基板１４の縁部を接着している。液晶１６は、両基板と枠状のシール剤１５に囲まれた空間に封入されている。
【００１２】
スペーサ１７は、ＴＦＴアレイ基板１３と対向基板１４の間に介され、ＴＦＴアレイ基板１３と対向基板１４との距離を一定に保つよう構成されている。配向膜１８は、液晶１６とＴＦＴ基板１３との間、及び液晶１６と対向基板１４との間に配され、液晶を配向させるよう構成されている。偏光板１９は、ＴＦＴアレイ基板１３の視認側、及び対向基板１４の反視認側に設けられ、特定の偏光成分を透過又は吸収するよう構成されている。
【００１３】
図２は、ＴＦＴアレイ基板１３の構成を示す平面図である。ＴＦＴアレイ基板１３は、表示領域２１と、周辺領域２２を有している。表示領域２１は、矩形状に形成され、周辺領域２２は、表示領域２１の周囲を囲むよう枠状に形成されている。この周辺領域２２において、枠状のシール剤１５によりＴＦＴアレイ基板１３と対向基板１４が貼り合わされる。
【００１４】
表示領域２１には、ゲート線ＧＬ、データ線ＤＬ、画素２３が形成されている。ゲート線ＧＬは、平行に複数延びて、周辺領域２２に配されたゲート線駆動回路２４に接続されている。データ線ＤＬは、ゲート線ＤＬと交差するよう複数形成され、周辺領域２２に配されたデータ線駆動回路２５に接続されている。画素２３は、隣接するゲート線ＧＬと隣接するデータ線ＤＬによって囲まれた領域であり、マトリクス状に配されている。
【００１５】
画素２３は、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴ素子という。）２６、画素電極２７、キャパシタ２８を備えている。ＴＦＴ素子２６は、ゲートがゲート線ＧＬに接続され、ソースがデータ線ＤＬに接続され、ドレインが画素電極２７に接続されている。画素電極２７には、対向基板１４に形成された対向電極（図示せず）と対向配置されている。対向電極には共通電位が供給されている。これにより、ＴＦＴ素子２６に供給される信号電圧によって、画素電極２７と対向電極との間の液晶１６に印加する電界が制御される。キャパシタ２８は、ＴＦＴ素子２６のドレインと画素電極２７との間に接続され、画素電極２７に入力される信号の電荷を蓄積するよう構成されている。
【００１６】
なお、図２では、周辺領域２２にゲート駆動線回路２４及びデータ線駆動回路２５が直接実装されているが、ゲート線駆動回路２４及びデータ線駆動回路２５は、ＴＦＴアレイ基板１３の外部に実装されるよう構成してもよい。
【００１７】
次に、このように構成される液晶表示装置１０の動作について説明する。ゲート線駆動回路２４から各ゲート線ＧＬにゲート信号が供給される。このゲート信号によってあるゲート線ＧＬに駆動電圧が供給されると、このゲート線ＧＬに接続されたすべてのＴＦＴ素子２６がＯＮとなる。一方、データ線駆動回路２５から各データ線ＤＬに信号電圧が供給される。これにより、画素電極２７に信号電圧に応じた電荷が蓄積される。この結果、画素電極２７と対向電極（図示せず）との電位差に応じて画素電極２７と対向電極との間の液晶１６の配列が変化し、液晶表示パネル１１を透過する光量が変化する。このように、画素２３毎に信号電圧を変えると、所望の画像を表示することができる。
【００１８】
次に、ＴＦＴアレイ基板１３の詳細な構成について図３及び図４を用いて説明する。図３は、ＴＦＴアレイ基板１３の詳細な構成を示す一部平面図であり、図４は、図３のＡ−Ａ'断面図である。ＴＦＴアレイ基板１３は、絶縁性基板３１、ポリシリコン層Ｐｏ、第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、ゲート絶縁膜３２、第１層間絶縁膜３３、第２層間絶縁膜３４、及び透明電極膜３５を備えている。
【００１９】
図４に示すように、ＴＦＴアレイ基板１３は、絶縁性基板３１を有している。絶縁性基板３１は、透過性を有するガラス基板や石英基板によって構成することができる。絶縁性基板３１の上には、一部に不純物がドープされたポリシリコン層Ｐｏが形成されている。なお、不純物がドープされた領域を縦線部で示す。ポリシリコン層Ｐｏは、活性ポリシリコン層３６及び土台ポリシリコン層３７を有している。活性ポリシリコン層３６及び土台ポリシリコン層３７は、それぞれ島状に形成されている。活性ポリシリコン層３６では、不純物がドープされた不純物拡散領域がＴＦＴ素子２６のソース領域Ｓ、ドレイン領域Ｄを構成している。また、ソース領域Ｓとドレイン領域Ｄとの間はＴＦＴ素子２６のチャネル領域を構成している。なお、ＴＦＴ素子２６は、ＬＤＤ（Lightly Doped Drain）構造としてもよい。土台ポリシリコン層３７は、データ線ＤＬと平行に形成されている（図３）。
【００２０】
活性ポリシリコン層３６のソース領域Ｓ、ドレイン領域Ｄの上には、それぞれソース側コンタクトメタル３９、ドレイン側コンタクトメタル４０が形成されている。ドレイン側コンタクトメタル４０及び活性ポリシリコン層３６は、キャパシタ２８の下部電極として機能するよう構成されている。土台ポリシリコン層３７の上には、冗長配線４１が形成されている。冗長配線４１は、図３に示すように、データ線ＤＬの下に平行に形成されている。ソース側コンタクトメタル３９、ドレイン側コンタクトメタル４０及び冗長配線４１は、同一配線層上に形成されている。この配線層を第１メタル層Ｍ１とする。
【００２１】
第１メタル層Ｍ１の上には、第１メタル層Ｍ１を覆うようにゲート絶縁膜３２が形成されている。ゲート絶縁膜３２の上には、活性ポリシリコン層３６のチャネル領域に対応する位置にゲート電極層４２が形成されている。ゲート絶縁膜３２の上には、ドレイン側コンタクトメタル４０と対応する位置に上部キャパシタ電極層４３が形成されている。上部キャパシタ電極層４３は、キャパシタ２８の上部電極として機能するよう構成されている。なお、ゲート電極層４２及び上部キャパシタ電極層４３は、同一配線層上に形成されており、この配線層を第２メタル層Ｍ２とする。
【００２２】
第２メタル層Ｍ２の上には、第２メタル層Ｍ２を覆うように第１層間絶縁膜３３が形成されている。第１層間絶縁膜３３の上には、冗長配線４１と対応する位置にソース電極層４４が形成されている。ソース電極層４４は、図３の紙面左右方向に延び、データ線ＤＬを構成している。ここで、ソース電極層４４が形成された配線層を第３メタル層Ｍ３とする。第３メタル層Ｍ３の上には、第３メタル層Ｍ３を覆うように第２層間絶縁膜３４が形成されている。
【００２３】
第２層間絶縁膜３４の上には、ソース電極層４４及びソース側メタルコンタクト３９に接続するソース配線４５が形成されている。ソース配線４５は、第１ソース側コンタクトホール４６を介してソース電極層４４に接続されると共に、第２ソース側コンタクトホール４７を介してソース側コンタクトメタル３９に接続されている。また、第２層間絶縁膜３４の上には、ドレイン側コンタクトメタル４０に接続する画素電極２７が形成されている。画素電極２７は、ドレイン側コンタクトホール４８を介してドレイン側コンタクトメタル４０に接続されている。ソース配線４５及び画素電極２７は、同一層の透明導電膜３５によって構成されている。
【００２４】
次に、このように構成されたＴＦＴアレイ基板１３の製造方法について説明する。はじめに、絶縁性基板３１上にプラズマＣＶＤ（Chemical Vapor Deposition）法によって５０ｎｍ〜７０ｎｍの厚さにアモルファスシリコン膜を形成する。なお、アモルファスシリコン膜成膜前に、下地膜としてシリコン窒化膜、シリコン酸化膜、又はシリコン窒化膜とシリコン酸化膜等の積層膜を形成してもよい。その後、エキシマレーザアニール又はＹＡＧレーザアニール等を用い、アモルファスシリコン膜を融解した後、冷却及び固化させることによりポリシリコン層Ｐｏを得る。その後、ドライエッチングによってポリシリコン層Ｐｏを島化加工して活性ポリシリコン層３６及び土台ポリシリコン層３７を形成する。なお、土台ポリシリコン層３７は、後工程で形成されるソース電極層４４の下全面に対応する位置に存在するよう形成する。
【００２５】
次に、ポリシリコン層Ｐｏの全面にＭｏ、Ｃｒ、Ｗ、又はＴｉ等からなる第１メタル層Ｍ１を形成する。その後、パターニングを行うことによってソース側コンタクトメタル３９、ドレイン側コンタクトメタル４０、及び冗長配線４１を形成する。なお、上述の説明では、ポリシリコン層Ｐｏと第１メタル層Ｍ１が異なるマスクパターンを用いて写真製版工程を行っているが、ハーフトーンやグレートーン技術を用いてポリシリコン層Ｐｏ及び第１メタル層Ｍ１を１つのマスクパターンによってパターニング形成することも可能である。
【００２６】
次に、第１メタル層Ｍ１上に、プラズマＣＶＤ法を用いてゲート絶縁膜３２を形成する。その後、ゲート絶縁膜３２上に、スパッタリング法により第２メタル層Ｍ２を形成する。なお、スパッタリング法としては、ＤＣ(Direct Current)マグネトロンを用いたスパッタ法を用いることができる。その後、第２メタル層Ｍ２をパターニングすることにより、ゲート電極層４２と上部キャパシタ電極層４３を形成する。第２メタル層Ｍ２は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする金属膜によって構成することができる。
【００２７】
次に、ゲート電極層４２をマスクとして、イオン注入法やイオンドーピング法を用いて下層の活性ポリシリコン層３６に不純物を導入する。ここで、導入する不純物として、リンを用いればＴＦＴ素子２６はｎ型トランジスタとなり、ボロンを用いればｐ型トランジスタとなる。また、同一基板上に、一方の不純物を導入する間に他方のチャネル領域をレジスト等でマスクすることによりｎ型チャネル領域とｐ型チャネル領域を形成し、ｎ型とｐ型のＴＦＴ素子２６を形成することも可能である。この場合、ｎ型チャネル領域とｐ型チャネル領域に対応する位置にｎ型トランジスタゲート用のゲート電極層とｐ型トランジスタ用のゲート電極層をそれぞれ２回に分けて形成すればよい。
【００２８】
次に、第２メタル層Ｍ２上に、プラズマＣＶＤ法を用いてシリコン酸化膜又はシリコン窒化膜等を堆積させて第１層間絶縁膜３３を形成する。その後、４００℃以上で熱処理を行うことにより、ポリシリコン層Ｐｏに導入された不純物を熱拡散させる。これにより、活性ポリシリコン層３６にソース領域Ｓ、ドレイン領域Ｄが形成される。
【００２９】
次に、第１層間絶縁膜３３上に、第３メタル層Ｍ３をスパッタリング法によって成膜する。このスパッタリング法としては、ＤＣマグネトロンを用いたスパッタ法を用いることができる。第３メタル層Ｍ３は、ＡｌやＡｌを主成分とする合金膜によって構成することができる。また、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜によって構成することもできる。また、これらの合金膜を積層するよう構成してもよい。次に、第３メタル層Ｍ３をエッチングによりパターニングを行い、ソース電極層４４を形成する。第３メタル層Ｍ３のエッチングは、ウェットエッチング及びドライエッチングのいずれでもよい。
【００３０】
次に、第３メタル層Ｍ３を覆うようにシリコン窒化膜を形成し、第２層間絶縁膜３４を形成する。次に、ドライエッチングにより、第２層間絶縁膜３４の表面から第３メタル層Ｍ３に達するまで、第１ソース側コンタクトホール４６を形成する。また、第２層間絶縁膜３４の表面から第１メタル層Ｍ１に達するまで、第２ソース側コンタクトホール４７及びドレイン側コンタクトホール４８を形成する。
【００３１】
次に、第２層間絶縁膜３４の上に、透明導電膜３５を形成する。透明導電膜３５としては、酸化インジウムを主成分とするＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）を用いることができる。透明電極膜３５は、各コンタクトホール４６〜４８を覆うように形成される。その後、透明電極膜３５をパターニングすることにより、ソース配線４５及び画素電極２７を形成する。これにより、図３及び図４に示すＴＦＴアレイ基板１３が得られる。
【００３２】
このように製造されるＴＦＴアレイ基板１３では、製造工程において第３メタル層Ｍ３に形成されたソース電極層４４、つまりデータ線ＤＬに断線が生じる場合がある。データ線ＤＬの断線箇所は、製造工程におけるパターン欠陥検査、ＴＦＴアレイ基板１３完成後のパターン欠陥検査、及び電気的検査等によって検出される。データ線ＤＬの断線が検出された場合には、データ線ＤＬの断線箇所の両側に位置する断線していない部分のデータ線ＤＬにレーザを照射し、断線していない部分のデータ線ＤＬ（ソース電極層４４）と冗長配線４１とを接続する。これにより、断線していないデータ線ＤＬ―データ線ＤＬの断線箇所の下層に位置する冗長配線４１−断線していないデータ線ＤＬが接続され、断線箇所を回避するよう導通が確保される。すなわち、冗長配線４１が断線した位置においてデータ線ＤＬと置換される。
【００３３】
このように、データ線ＤＬの下層に冗長配線４１を形成し、データ線ＤＬの不良箇所において冗長線４１を置換することによって、データ線ＤＬの断線箇所における導通を確保することができる。この結果、ＴＦＴアレイ基板１３全体の歩留りを向上させ、生産性を向上させることができる。また、冗長配線４１は、データ線ＤＬ及びゲート線ＧＬが形成された配線層（Ｍ２、Ｍ３）とは異なる配線層（Ｍ１）に形成されているため、他の配線によって各配線層の配線レイアウトが制約されることはない。
【００３４】
また、冗長配線４１は、ゲート線ＧＬと交差する位置にも形成されているため、冗長配線４１とゲートＧＬの交差点の近傍でデータ線ＤＬが断線した場合であっても、データ線ＤＬと冗長配線４１とを置換することによってデータ線を補修することが可能である。
【００３５】
また、ポリシリコン層Ｐｏ上に、第１メタル層Ｍ１が形成されているため、コンタクトホール形成時などに生じるポリシリコン層Ｐｏの突き抜けを防止することができる。また、ポリシリコン層Ｐｏ上に第１メタル層Ｍ１を配することにより、第１メタル層Ｍ１がキャパシタ２８の下部電極として機能するため、キャパシタ２８の電圧依存性を低減することができる。
【００３６】
［第２の実施形態］
図５は、第２の実施形態に係るＴＦＴアレイ基板１３Ａの構成を示す断面図である。なお、液晶表示装置全体の構成は、第１の実施形態と略同一であるためその説明を省略する。図３に示すように、第２の実施形態に係るＴＦＴアレイ基板１３Ａは、土台ポリシリコン３７が形成されていない。このように、土台ポリシリコン３７を省略しても本発明の効果を得ることができる。なお、他の構成については第１の実施形態と略同一構成であるため、同一符号を付すことによりその説明を省略する。
このように、土台ポリシリコン層３７を除去することにより、冗長配線４１の形成される位置が低くなる。これにより、冗長配線４１の上に形成されるゲート絶縁膜３２の段差部分の被覆性が向上し、ゲート絶縁膜３２の耐圧を向上させることができる。これによりＴＦＴアレイ基板１３Ａの信頼性を向上させることができる。
【００３７】
[第３の実施形態]
図６は、第３の実施形態に係るＴＦＴアレイ基板１３Ｂの構成を示す平面図である。なお、液晶表示装置全体の構成は、第１の実施形態と略同一であるためその説明を省略する。第３の実施形態では、紙面上下方向に延びるゲート電極層４２と、紙面左右方向に延びる土台ポリシリコン層３７及び冗長配線４１の交差点において、土台ポリシリコン層３７及び冗長配線４１が除去されている。
【００３８】
ゲート電極層４２と冗長配線４１が交差する位置では、ゲート絶縁膜３２を介してゲート電極層４２と冗長配線４１とが対峙しているため、ゲート絶縁膜３２の耐圧が低下する場合がある。これに対し、第３の実施形態では、ゲート電極層４２と交差する部分の土台ポリシリコン層３７及び冗長配線４１を除去することで、ゲート電極層４２と冗長配線４１が交差部分におけるゲート絶縁膜３２の耐圧を確保している。これにより、ＴＦＴアレイ基板１３の生産性及び信頼性を向上させることができる。
【００３９】
なお、第２の実施形態と同様に、土台ポリシリコン層３７をゲート電極層４２との交差点のみならず全面にわたって形成しなくてもよい。
【００４０】
[第４の実施形態]
図７は、本発明の第４の実施形態に係るＴＦＴアレイ基板１３Ｃの構成を示す断面図である。なお、液晶表示装置全体の構成は、第１の実施形態と略同一であるためその説明を省略する。第４の実施形態では、第２メタル層Ｍ２においてもデータ線ＤＬの下に予備の冗長配線となる予備冗長配線５０が形成されている。すなわち、冗長配線が第１メタル層Ｍ１及び第２メタル層Ｍ２にも形成された２層構造を有している。なお、第２メタル層Ｍ２に形成される予備冗長配線５０は、第２メタル層Ｍ２に形成されたゲート電極層４２や上部キャパシタ電極層４３との交差点では除去され、ゲート電極層４２や上部キャパシタ電極層４３と短絡しないよう形成されている。なお、第２の実施形態と同様に、第４の実施形態でも土台ポリシリコン層３７を省略するよう構成することができる。
このように構成されたＴＦＴアレイ基板１３Ｃでは、通常時では、第２メタル層Ｍ２に形成された予備冗長配線５０を冗長配線として用い、予備冗長配線５０によって修復できない箇所では、第１メタル層Ｍ１に形成された冗長配線４１を冗長配線として用いる。
【００４１】
ここで、第１メタル層Ｍ１に膜厚の薄い高融点金属膜を用いると、第１メタル層Ｍ１を介してイオンドーピングによる不純物が導入されることに加え、第１メタル層Ｍ１とポリシリコン層Ｐｏとの間のシリサイドが形成されることにより、高融点金属膜である第１メタル層Ｍ１とポリシリコン層Ｐｏとのコンタクト抵抗がより低減するという効果が得られる。また、第１メタル層Ｍ１は、膜厚が薄くヒロック生成も無いのでゲート絶縁膜の被覆も良好に行うことができるというメリットを有する。
一方で、膜厚の薄い高融点金属膜によって形成された第１メタル層Ｍ１は、必ずしも配線材料として最適化されているわけでなく、第１メタル層Ｍ１を冗長配線として用いる場合には第１メタル層Ｍ１の修復した箇所において配線抵抗が増大するデメリットを有する場合がある。
【００４２】
しかしながら、例え、上記のようなメリット及びデメリットを有している場合であっても、第４の実施形態では、通常は第１メタル層Ｍ１よりも配線抵抗の小さい第２メタル層Ｍ２を冗長配線として用い、第２メタル層Ｍ２での修復が困難な箇所では第１メタル層Ｍ１を冗長配線として用いることにより、冗長配線の抵抗増大を最小限に抑制すると共に、第１メタル層Ｍ１を配することによって得られる上記のようなメリットも得ることができる。もちろん、第４の実施形態のように第２のメタル層Ｍ２に予備冗長配線５０を設ける構成は、第１〜第３の実施形態においても適用することができる。
【００４３】
第１〜第４の実施形態では、本発明を液晶表示装置に適用して説明を行ったが、本発明はこれに限定されるものではなく、他の種々の表示装置に適用することができる。また、第１〜第５の実施形態では、トップゲート構造を有する正スタガ型のＴＦＴを例としたが、本発明はこれに限定されるものではない。他の種々のＴＦＴを有する表示装置において、ゲート電極層と異なる配線層に冗長配線を形成し、データ線ＤＬの断線部でデータ線ＤＬと冗長配線を接続するよう構成することができる。これにより、他の構成を有するＴＦＴにおいても、歩留りを向上させるという本発明の効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る液晶表示装置１０を示す断面図である。
【図２】ＴＦＴアレイ基板１３の構成を示す平面図である。
【図３】ＴＦＴアレイ基板１３の詳細な構成を示す一部平面図である。
【図４】図３のＡ−Ａ'断面図である。
【図５】第２の実施形態に係るＴＦＴアレイ基板１３Ｂの詳細な構成を示す断面図である。
【図６】第３の実施形態に係るＴＦＴアレイ基板１３Ｃの詳細な構成を示す平面図である。
【図７】第４の実施形態に係るＴＦＴアレイ基板１３Ｄの詳細な構成を示す断面図である。
【符号の説明】
【００４５】
１０...液晶表示装置        １１...液晶表示パネル      １２...バックライト
１３...ＴＦＴアレイ基板    １４...対向基板            １５...シール材
１６...液晶                １７...スペーサ            １８...配向膜
１９...偏光板              ２１...表示領域            ２２...周辺領域
２３...画素                ２４...ゲート線駆動回路    ２５...データ線駆動回路
２６...ＴＦＴ素子          ２７...画素電極            ２８...キャパシタ
３１...絶縁性基板          ３２...ゲート絶縁膜        ３３...第１層間絶縁膜
３４...第２層間絶縁膜      ３５...透明導電膜          ３６...活性ポリシリコン層
３７...土台ポリシリコン層  ３９...ソース側コンタクトメタル
４０...ドレイン側コンタクトメタル                    ４１...冗長配線
４２...ゲート電極層        ４３...上部キャパシタ電極層  ４４...ソース電極層
４５...ソース配線          ５０...予備冗長配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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