(57)【要約】【課題】複数のチップを同一のパッケージに格納する場合にも、格納するチップに特別のカスタマイズを施すことなく、ＥＳＤ耐性を確保できるようにする。【解決手段】備えるパッド群１３１，１３２に印加された過電圧を減衰させるＥＳＤ保護回路１３４が形成された保護回路チップ１３と、備える電源系パッド１４１ａ，１４１ｂへの電源の供給を受けて動作する内部回路が形成されたＡＳＩＣチップ１４と、備える電源系パッド１５１ａ，１５１ｂへの電源の供給を受けて動作する内部回路が形成された汎用チップ１５を１個のパッケージに格納する。そして、ＡＳＩＣチップ１４と汎用チップ１５の電源系パッドへの電源供給を保護回路チップ１３のパッド群１３１，１３２を介して行い、その電源系パッドのＥＳＤ保護をＥＳＤ保護回路１３４で確保する。【選択図】  図１
2008311589.tif 000002
【特許請求の範囲】
【請求項１】
備えるパッドに印加される過電圧を減衰させるＥＳＤ保護回路が形成された第１の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第２および第３の半導体集積回路チップとが同一のパッケージ内に格納され、所要の機能を有する半導体集積回路において、
前記第２および第３の半導体集積回路チップの前記電源系パッドへの電源の供給が前記第１の半導体集積回路チップの前記パッドを介して行われ、前記第２および第３の半導体集積回路チップの内部回路によって前記所要の機能の全てが実現されることを特徴とする半導体集積回路。
【請求項２】
前記第２および第３の半導体集積回路チップのそれぞれの前記電源系パッドが、相対的に高い電位の電源が供給される第１の電源パッドと、相対的に低い電位の電源が供給される第２の電源パットとを含み、
前記第２および第３の半導体集積回路チップの前記第１の電源パッドへの電源の供給、もしくは前記第２の電源パッドへの電源の供給が、前記第１の半導体集積回路チップの互いに異なるパッドを介して行われ、
前記ＥＳＤ保護回路が、前記互いに異なるパッド間に発生する過電圧を減衰させることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
備えるパッドに印加される過電圧を減衰させるＥＳＤ保護回路が形成された第１の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第２の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第３の半導体集積回路チップとを、同一のパッケージに格納し、前記第２および第３の半導体集積回路チップの電源系パッドへの電源の供給が前記第１の半導体集積回路のパッドを介して行われるように接続を行う半導体集積回路の製造方法において、
前記第１の半導体集積回路チップを、あらかじめ用意された、前記ＥＳＤ保護回路を形成するための素子が形成された半導体基板に、前記第２の半導体集積回路チップと前記第３の半導体集積回路チップとの仕様に応じて配線工程を行うことにより製造することを特徴とする半導体集積回路の製造方法。
【請求項４】
前記半導体集積回路が、前記第１の半導体集積回路チップと第２の半導体集積回路チップとの少なくとも一方の仕様が異なる複数の種類の半導体集積回路を含み、
前記複数の種類の半導体集積回路のそれぞれに格納される前記第１の半導体集積回路チップを、前記あらかじめ用意した同一の種類の半導体基板を用いて、配線工程をカスタマイズすることによって、異なる仕様の半導体集積回路チップとして製造することを特徴とする請求項３記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体集積回路チップを１つのパッケージ内に格納した半導体集積回路およびその製造方法に関するものである。
【背景技術】
【０００２】
品種毎に設計されたＡＳＩＣチップとメモリやアナログ回路等の汎用チップとを１つのパッケージに格納するＳＩＰ（System in Package）においては、ＡＳＩＣチップの電源系パッドとＩ／Ｏパッドのそれぞれに、ＥＳＤ保護回路を設ける必要がある。このうち、Ｉ／Ｏパッドは、ＥＳＤ保護回路を含めて、そのＡＳＩＣチップ自体の仕様に基づいて設計することができるが、電源系パッドについては、そのＡＳＩＣチップと組み合わせる汎用チップをも考慮して設計する必要がある。例えば、第１のチップ１１１０（汎用チップ相当）と第２のチップ１１２０（ＡＳＩＣチップ相当）によりＳＩＰを構成する特許文献１の図１１や図１４では、第２のチップ１１２０内に配置したＥＳＤ保護回路によって、第２のチップ１１２０ばかりか第１のチップ１１１０の電源系のＥＳＤ耐性をも確保している。
【特許文献１】特開２００４−２８２０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、この手法を用いるためには、ＳＩＰとして組み合わせる複数のチップのパッド配置が予め決まっていることが必要であり、またＥＳＤ保護回路を内蔵するチップでは、電源系に合わせて当該チップをカスタマイズする必要がある。
【０００４】
例えば、市場の動向に合わせてコストの安い汎用チップを選択し、これとＡＳＩＣチップを組み合わせてＳＩＰを構成する場合は、当該汎用チップのパッド位置に合わせてＡＳＩＣチップの設計変更を行う必要が生じ、設計期間が長くなる。また、例えば、６層以上の配線を用いより高価な製造プロセスを使った高機能なＡＳＩＣチップ内に、このＥＳＤ保護回路を組み込む場合は、ＥＳＤ保護回路用の配置エリアや配線エリアが特別に必要となり、コスト的にデメリットが生じる可能性がある。
【０００５】
本発明の目的は、複数のチップを同一のパッケージに格納する場合に、格納するチップに特別なカスタマイズを施すことなく電源系のＥＳＤ耐性を確保できるようにした半導体集積回路およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１にかかる発明の半導体集積回路は、備えるパッドに印加される過電圧を減衰させるＥＳＤ保護回路が形成された第１の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第２および第３の半導体集積回路チップとが同一のパッケージ内に格納され、所要の機能を有する半導体集積回路において、前記第２および第３の半導体集積回路チップの前記電源系パッドへの電源の供給が前記第１の半導体集積回路チップの前記パッドを介して行われ、前記第２および第３の半導体集積回路チップの内部回路によって前記所要の機能の全てが実現されることを特徴とする。
請求項２にかかる発明は、請求項１記載の半導体集積回路において、前記第２および第３の半導体集積回路チップのそれぞれの前記電源系パッドが、相対的に高い電位の電源が供給される第１の電源パッドと、相対的に低い電位の電源が供給される第２の電源パットとを含み、前記第２および第３の半導体集積回路チップの前記第１の電源パッドへの電源の供給、もしくは前記第２の電源パッドへの電源の供給が、前記第１の半導体集積回路チップの互いに異なるパッドを介して行われ、前記ＥＳＤ保護回路が、前記互いに異なるパッド間に発生する過電圧を減衰させることを特徴とする。
請求項３にかかる発明の半導体集積回路の製造方法は、備えるパッドに印加される過電圧を減衰させるＥＳＤ保護回路が形成された第１の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第２の半導体集積回路チップと、備える電源系パッドに電源の供給を受けて動作する内部回路が形成された第３の半導体集積回路チップとを、同一のパッケージに格納し、前記第２および第３の半導体集積回路チップの電源系パッドへの電源の供給が前記第１の半導体集積回路のパッドを介して行われるように接続を行う半導体集積回路の製造方法において、前記第１の半導体集積回路チップを、あらかじめ用意された、前記ＥＳＤ保護回路を形成するための素子が形成された半導体基板に、前記第２の半導体集積回路チップと前記第３の半導体集積回路チップとの仕様に応じて配線工程を行うことにより製造することを特徴とする。
請求項４にかかる発明は、請求項３記載の半導体集積回路の製造方法において、前記半導体集積回路が、前記第１の半導体集積回路チップと第２の半導体集積回路チップとの少なくとも一方の仕様が異なる複数の種類の半導体集積回路を含み、前記複数の種類の半導体集積回路のそれぞれに格納される前記第１の半導体集積回路チップを、前記あらかじめ用意した同一の種類の半導体基板を用いて、配線工程をカスタマイズすることによって、異なる仕様の半導体集積回路チップとして製造することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＥＳＤ保護回路を内蔵した第１の半導体集積回路チップを経由して第２や第３の半導体集積回路チップに電源が供給されるので、第２や第３の半導体集積回路チップには、電源系用のＥＳＤ保護回路を内蔵する必要がない。このため、設計期間の長期化やコストアップを招くことなく、電源系のＥＳＤ耐性を確保することができる。
【発明を実施するための最良の形態】
【０００８】
＜第１の実施例＞
図１は本発明の第１の実施例の半導体集積回路１０の構成を示す平面図である。１１は組み立て基板、１２は基板１１上に配置された外部接続端子としてのパッケージリード群、１３は保護回路チップ（第１の半導体集積回路チップ）、１４はＡＳＩＣチップ（第３の半導体集積回路チップ）、１５はメモリ等の汎用チップ（第２の半導体集積回路チップ）である。この半導体集積回路１０の論理機能の全ては、ＡＳＩＣチップ１４と汎用チップ１５の内部回路によって行われる。保護回路チップ１３は、給電や信号の伝達機能は果たすが、論理機能には寄与しない。
【０００９】
保護回路チップ１３は、パッケージリード群１２の各リードにワイヤ１６で接続するためのパッド群１３１と、ＡＳＩＣチップ１４にワイヤ１７で接続し又は汎用チップ１５にワイヤ１８で接続するためのパッド群１３２を備え、基板１１上に配置される。そして、パッド群１３１の各パッドとパッド群１３２の各パッドとは、その対向するものが配線１３３で接続されており、その配線１３３の横並びの各々の間には、ＥＳＤ保護回路１３４が配置されている。ＥＳＤ保護回路１３４は、ＧＧＮＭＯＳトランジスタ、クランプ型ＮＭＯＳトランジスタ、双方向ダイオード等で構成される。また、ＡＳＩＣチップ１４は、電源系（電源ＶＤＤおよび接地ＧＮＤ）や信号用のパッド群１４１を備え、基板１１上に配置される。汎用チップ１５も、電源系や信号用のパッド群１５１を備え、ＡＳＩＣチップ１４上に配置される。
【００１０】
ここで、ＡＳＩＣチップ１４のパッド群１４１の内のＶＤＤ１の電源パッド１４１ａと汎用チップ１５のパッド群１５１の内のＶＤＤ２の電源パッド１５１ａとには、必要とする電源電圧が互いに異なるか、もしくは、電圧は同一でも、相互間の干歩を防止するため、互いに異なるパッケージリードからＶＤＤ電源電位を供給する必要があるとする。このため、それらの電源パッド１４１ａ，１５１ａを、それぞれワイヤ１７ａ，１８ａで保護回路チップ１３の互いに異なるパッド１３２ａ，１３２ｂに接続する。そして、これらのパッド１３２ａ、１３２ｂがそれぞれ配線１３３によって接続されたパッド１３１が、ワイヤ１６で、パッケージリード群１２の内の互いに異なるリードに接続される。そしてさらに、保護回路チップ１３のＥＳＤ保護回路１３４ａを、配線１３５ａで、パッド１３２ａと１３２ｂとの間に接続する。これにより、ＡＳＩＣチップ１４の電源パッド１４１ａと汎用チップ１５の電源パッド１５１ａとの間に印加される過電圧が、ＥＳＤ保護回路１３４ａによって減衰される。
【００１１】
また、ＡＳＩＣチップ１４のパッド群１４１の内のＧＮＤ１の接地パッド１４１ｂと汎用チップ１５のパッド群１５１の内のＧＮＤ２の接地パッド１５１ｂとにも、相互間の干渉を防止するために、互いに異なるパッケージリードから接地電位を供給する必要があるとする。このため、これらの接地パッド１４１ｂ、１５１ｂを、それぞれ、ワイヤ１７ｂ、１８ｂで保護回路チップ１３の互いに異なるパッド１３２ｃ、１３２ｄに接続する。
【００１２】
そして、これらのパッド１３２ｃ、１３２ｄがそれぞれ配線１３３で接続されたパッド１３１が、ワイヤ１６で、パッケージリード群１２の内の互いに異なるリードに綾続される。そしてさらに、保護回路チップ１３のＥＳＤ保護回路１３４ｂを、配線１３５ｂで、パッド１３２ｃと１３２ｄとの間に接続する。これにより、ＡＳＩＣチップ１４の接地パッド１４１ｂと汎用チップ１５の接地パッド１５１ａとの間に印加される過電圧が、ＥＳＤ保譲回路１３４ｂによって減衰される。
【００１３】
ここで、少なくとも汎用チップ１５の電源パッド１５１ａおよび接地パッド１５１ｂの間には、これらの電源パッド１５１ａと接地パッド１５１ｂとの間に印加された過電圧を減衰させるＥＳＤ保譲回路が設けられている。ＡＳＩＣチップ１４の電源パッド１４１ａおよび接地パッド１４１ｂの間にも、これらの電源パッド１４１ａと接地パッド１４１ｂとの間に印加された過電圧を減衰させるＥＳＤ保育回路が設けられている場合もある。しかし、図１に示されたように、ＡＳＩＣチップ１４の電源パッド１４１ａと汎用チップ１５の電源パッド１５１ａとが互いに異なるパッケージリードに接続されているため、これら互いに異なるパッケージリード間に過電圧が印加された場合、汎用チップ１５もしくはＡＳＩＣチップ１４に設けられたＥＳＤ保護回路で過電圧を減衰させることはできない。また、ＡＳＩＣチップ１４の接地パッド１４１ｂと汎用チップ１５の接地パッド１５１ｂとが互いに異なるパッケージリードに接続されているため、これら互いに異なるパッケージリード間に過電圧が印加された場合、汎用チップ１５もしくはＡＳＩＣチップ１４に設けられたＥＳＤ保譲回路で過電圧を減衰させることはできない。過電圧が印加された、異なるパッケージリード間に、ＡＳＩＣチップ１４と汎用チップ１５のいずれのＥＳＤ保護回路を通じても、過電圧を放電させる経路を形成することができないからである。
【００１４】
これに対して、図１に示す本発明の半導体集積回路１０では、保護回路チップ１３のＥＳＤ保護回路１３４ａが、ＡＳＩＣチップ１４の電源パッド１４１ａと汎用チップ１５の電源パッド１５１ａとの間に接続されている。このため、これらの異なるチップの電源パッドに電源電位を供給するためのパッケージリード間に過電圧が印加されても、ＥＳＤ保護回路１３４ａによって減衰させることができる。また、保護回路チップ１３のＥＳＤ保護回路１３４ｂが、ＡＳＩＣチップ１４の接地パッド１４１ｂと汎用チップ１５の接地パッド１５１ｂとの間に接続されている。このため、これらの異なるチップの接地パッドに接地電位を供給するためのパッケージリード間に過電圧が印加されても、ＥＳＤ保護回路１３４ｂによって減衰させることができる。さらに、例えば、ＡＳＩＣチップ１４の電源パッドに電源電位を供給するためのパッケージリードと、汎用チップ１５の接地パッドに接地電位を供給するためのパッケージリードとの間に過電圧が印加された場合にも、パッド１３２ａとパッド１３２ｂとの間に接続されたＥＳＤ保譲回路１３４ａと、汎用チップ１５の電源パッド１５１ａと接地パッド１５１ｂとの間に接続された図示しないＥＳＤ保護回路とによって、過電圧が減衰される。
【００１５】
この第１の実施例の半導体集積回路１０の製造は、例えば次のようにして行う。まず、保護回路チップ１３を用意する。ただし、この段階では、半導体基板表面にＥＳＤ保護回路を形成するために必要なＭＯＳトランジスタ、ダイオード等の素子を形成する工程までを行い、配線工程は行わない。すなわち、配線によってカスタマイズを行うことが可能なマスタスライスとして製造する。
【００１６】
また、電源系パッド（１５１ａ，１５１ｂ等）を含ませたパッド群１５１と、その電源系パッドが電源の供給を受けることで動作する内部回路（図示せず）とが形成された汎用チップ１５を用意する。具体的には、例えば、汎用チップがメモリチップである場合、必要な記憶容量、ビット構成、アクセス時間等の条件を満たす範囲で、市場において容易に調達できるものを選択し、購入する。従って、その時々での調達の容易さによって、チップ寸法、パッド配置、等の仕様が異なるチップが用意されることがある。
【００１７】
また、電源系パッド（１４１ａ，１４１ｂ等）を含ませたパッド群１４１と、その電源系パッドが電源の供給を受けることで動作する内部回路（図示せず）とが形成されたＡＳＩＣチップ１４を用意する。ＡＳＩＣチップ１４は、汎用チップを利用して動作することにより必要な機能を有するように設計し、例えば６層以上の配線層を有する先端的なプロセスを使って製造されたものである。
【００１８】
そして、汎用チップおよびＡＳＩＣチップの仕様が明らかになった段階で、あらかじめ用意してあった保護回路チップの配線工程を行う。このとき、汎用チップおよびＡＳＩＣチップのチップ寸法およびパッド配置に合わせて、パッケージのリードに接続するためのパッド、および、汎用チップまたはＡＳＩＣチップのパッドに接続するためのパッドを決定する。そして、それらのパッドに、必要な保護特性を得るために必要なＥＳＤ保護回路が接続されるよう、配線のカスタマイズを行う。すなわち、あらかじめ半導体基板表面に形成してあった、ＥＳＤ保護回路を形成するための素子を相互に接続し、必要な保護性能を有するＥＳＤ保護回路を形成するための配線と、パッドと、ＥＳＤ保護回路をパッドに接続するための配線とを形成するために必要な、１層もしくは複数層のマスクを用意し、そのマスクを利用して配線工程を実施する。これにより、パッドとＥＳＤ保護回路と、パッドにＥＳＤ保護回路を接続する配線が形成された保護回路チップ１３が製造される。
【００１９】
ここで、保護回路チップ１３は、ＥＳＤ保護回路を構成する素子と、その間を接続する配線とを形成可能であれば、最小寸法が大きく、配線層数が少ない（通常、２層ないし３層で足りる）、安価な製造プロセスで製造することができる。
【００２０】
そして、保護回路チップ１３と、ＡＳＩＣチップ１４とを、パッケージリード群１２を備えた基板１１に搭載するとともに、そのＡＳＩＣチップ１４の上に汎用チップ１５を搭載して、ＡＳＩＣチップ１４の電源系パッド１４１ａ，１４１ｂへの電源供給、汎用チップ１５の電源系パッド１５１ａ，１５１ｂへの電源供給が、それぞれ保護回路チップ１３のパッド群１３１，１３２を介して行われ、さらに必要に応じて信号伝達も行われるよう、ワイヤ（図示した１７ａ、１７ｂ、１８ａ、１８ｂに加えて、ＡＳＩＣチップ１４の信号パッドを対応するパッケージリードに接続するワイヤ、汎用チップ１５の信号パッドをＡＳＩＣチップ１４の対応する信号パッドに接続するワイヤ、等を含む）を接続し、その後に、全体を１つのパッケージに格納する。
【００２１】
以上のように、本実施例では、ＥＳＤ保護回路１３４を有する保護回路チップ１３を備え、この保護回路チップ１３のパッド群１３１，１３２を経由して、ＡＳＩＣチップ１４のパッド群１４１や汎用チップ１５のパッド群１５１の少なくとも電源系パッドがパッケージリード１２に接続される。このため、ＡＳＩＣチップ１４の電源系パッドにＥＳＤ保護回路を搭載する必要はなく、ＡＳＩＣチップ１４の設計制約が少なくなる。すなわち、電源系パッド用のＥＳＤ保護回路の設計を行う必要が全くないか、もしくは、電源系パッド用のＥＳＤ保護回路を設ける場合であっても、ＡＳＩＣチップ１４の仕様のみを考慮して設計することができる。
【００２２】
ＡＳＩＣチップ１４に電源系パッド用のＥＳＤ保護回路を設けない場合には、保護回路を設けるための配置エリア、および、保護回路をパッドに接続するための配線エリアが不要になり、チップ寸法およびコストを低減することができる。なお、保護回路チップ１３には、ＥＳＤ保護回路および配線を設けるエリアが必要である。しかし、前述のように、保護回路チップ１３は、ＡＳＩＣチップ１４に比較して安価なプロセスで製造することができるため、半導体集積回路１０全体としてのコスト低減が実現される。また、保護回路チップ１３のカスタマイズ工程は、ＡＳＩＣチップ１４と汎用チップ１５との両方の仕様（電源系パッドの配置、等）が決定した後でなければ実施することができない。しかし、カスタマイズ工程は、工程数が少なく、短い期間で実施できるため、保護回路チップ１３のカスタマイズ工程によって半導体集積回路１０全体の納期がのびることは無い。
【００２３】
なお、ＡＳＩＣチップ１４の電線パッド１４１ａと汎用チップ１５の電源パッド１５１ａとに、互いに異なるパッケージリードからＶＤＤ電源電位を供給し、ＡＳＩＣチップ１４の接地パッド１４１ｂと汎用チップ１５の接地パッド１５１ｂとに、互いに異なるパッケージリードから接地電位を供給する場合には、図１に示す半導体集積回路１０のように、保護回路チップ１３に、これら互いに異なるパッケージリード間に印加される過電圧を減衰させるＥＳＤ保護回路を設ける必要がある。一方、例えば、ＡＳＩＣチップ１４の電源パッド１４１ａと汎用チップ１５の電源パッド１５１ａとに同一のパッケージリードからＶＤＤ電源電位を供給する場合、この同一のパッケージリードから電源電位が供給されるＡＳＩＣチップ１４の電源パッド１４１ａと汎用チップ１５の電源パッド１５１ａとの間に過電圧が印加されることはない。従って、これらの電源パッド間に保護回路チップ１３に設けたＥＳＤ保護回路を接続する必要はない。この場合、例えば、電源電位を供給するためのパッケージリードと接地電位を供給するためのパッケージリードとの間に印加された過電圧は、少なくとも汎用チップ１５に設けられた（もしくはさらに、ＡＳＩＣチップにも設けられた）、電線パッドと接地パッドとの間に接続されたＥＳＤ保譲回路によって、減衰させることができる。
【００２４】
なお、ＡＳＩＣチップ１４および汎用チップ１５の、同一のパッケージリードから供給する電源系パッドについては、保護回路チップ１３のパッドで中継すること無く、直接、パッケージリードに接続することも可能である。しかし、同一のパッケージリードから供給する場合であっても、保護回路チップ１３のパッドで中継し、保護回路チップに設けたＥＳＤ保護回路を、ＡＳＩＣチップ１４もしくは汎用チップ１５の電源パッドに接続されるパッドと、接地パッドに接続されるパッドとの間に接続することも可能である。これによって、電源パッドと接地パッドとの間のＥＳＤ耐性を向上させることが可能である。
【００２５】
電源系パッド以外の、信号パッドについては、ＡＳＩＣチップ１４および汎用チップ１５のそれぞれに設けられたＥＳＤ保護回路によって過電圧が減衰される。従って、保護回路チップ１３のパッドで中継して接続を行うことも、保護回路チップ１３に設けたＥＳＤ保護回路を接続することも不要である。パッケージリードに、もしくは、ＡＳＩＣチップ１４の信号パッドと汎用チップ１５の信号パッドとの間を、直接接続すればよい。もちろん、各チップのパッド配置によって、保護回路チップ１３のパッドで中継した方が接続が容易である場合には、保護回路チップ１３で中継することも可能である。この場合にも、信号パッドへの接続を中継する保護回路チップ１３のパッドについては、保護回路チップに設けたＥＳＤ保護回路を接続する必要はない。
【００２６】
また、図１に示した例では、ＡＳＩＣチップ１４の電源パッド１４１ａに接続された保護回路チップ１３のパッド１３２ａと、汎用チップ１５の電源パッド１５１ａに接続された保護回路チップ１３のパッド１３２ｂとの間に、保護回路チップ１３に設けたＥＳＤ保護回路１３４ａを接続し、ＡＳＩＣチップ１４の接地パッド１４１ｂに接続された保護回路チップ１３のパッド１３２ｃと、汎用チップ１５の接地パッド１５１ｂに接続された保護回路チップ１３のパッド１３２ｄとの間に、保護回路チップ１３に設けたＥＳＤ保護回路１３４ｂを接続した。しかし、ＡＳＩＣチップ１４の電源パッド１４１ａに接続された保護回路チップ１３のパッド１３２ａと、汎用チップ１５の接地パッド１５１ｂに接続された保護回路チップ１３のパッド１３２ｄとの間、および、ＡＳＩＣチップ１４の接地パッド１４１ｂに接続された保護回路チップ１３のパッド１３２ｃと、汎用チップ１５の電源パッド１５１ａに接続された保護回路チップ１３のパッド１３２ｂとの間に、それぞれ、保護回路チップ１３に設けたＥＳＤ保護回路を接続することも可能である。
【００２７】
いずれの場合にも、例えば、同一のパッケージに格納される保護回路チップ１３、ＡＳＩＣチップ１４、汎用チップ１５は、それぞれ１個に限られるものではなく、２個以上であってもよいことは勿論である。
【００２８】
＜第２の実施例＞
図２は本発明の第２の実施例の半導体集積回路１０Ａの構成を示す平面図である。ここでは、図１に示した汎用チップ１５とは少なくともパッド配置が異なる別の汎用チップ１５Ａを使用する場合の例を示す。
【００２９】
この汎用チップ１５Ａは、ＶＤＤ２の電源パッド１５１ｃが右端に、ＧＮＤ２の接地パッド１５１ｄがその左側に配置されている。このため、第１の実施例と同様に、電源パッド１５１ｃを保護回路チップ１３のパッド１３２ｂにワイヤ接続し、ＧＮＤ２の接地パッド１５１ｄを保護回路チップ１３のパッド１３４ａに接続しようとすると、ワイヤがクロスする。
【００３０】
そこで、本実施例では、この汎用チップ１５ＡのＶＤＤ２の電源パッド１５１ｃをワイヤ１８ｃによって保護回路チップ１３Ａの右端のパッド１３２ｅに、ＧＮＤ２の接地パッド１５１ｄをワイヤ１８ｄによって保護回路チップ１３Ａのパッド１３２ｆに、それぞれ接続する。そして、保護回路チップ１３Ａにおいて、パッド１３２ｅをＥＳＤ保護回路１３４ａに配線１３６で接続し、パッド１３２ｆをＥＳＤ保護回路１３４ｂに配線１３７で接続する。その他は図１と同じである。
【００３１】
従って、本実施例でも、ＡＳＩＣチップ１４のパッド群１４１の内のＶＤＤ１の電源パッド１４１ａと、汎用チップ１５Ａのパッド群１５１の内のＶＤＤ２の電源パッド１５１ｃとの間が、ＥＳＤ保護回路１３４ａでＥＳＤ保護される。また、ＡＳＩＣチップ１４のパッド群１４１の内のＧＮＤ１の接地パッド１４１ｂと、汎用チップ１５Ａのパッド群１５１の内のＧＮＤ２の接地パッド１５１ｄとの間が、ＥＳＤ保護回路１３４ｂでＥＳＤ保護される。
【００３２】
ここで、保護回路チップ１３Ａは、第１の実施例の場合の保護回路チップ１３とは、汎用チップ１５Ａの電源系パッドに接続するために利用するパッドと、ＥＳＤ保護回路１３４ａ，１３４ｂをこれらのパッドに接続する配線とが異なる、異なる仕様のチップである。しかし、第１の実施例の場合の保護回路チップ１３を製造するときと同一のマスタスライスを利用し、配線のみをカスタマイズすることによって製造することができる。なお、第２の実施例では、第１の実施例と同一の仕様（同一のチップ寸法およびパッド配置）を有するＡＳＩＣチップ１４と、異なる仕様（異なるパッド配置）を有する汎用チップ１５Ａとを同一のパッケージに格納して集積回路１０Ａを構成する場合について示した。異なる仕様のＡＳＩＣチップと同一の仕様の汎用チップを同一のパッケージに格納する場合でも同様である。すなわち、同一のマスタスライスをカスタマイズして保護回路チップを製造することができる。
【００３３】
このように、複数のチップを同一のパッケージに格納して半導体集積回路を構成するときに、（当該複数チップとは別の）保護回路チップを介して電源の供給とＥＳＤ保護を行うことにより、複数チップの少なくとも一方の仕様が異なる場合にも、保護回路チップは、あらかじめ用意された同一の種類のマスタスライスを利用して、安価かつ短期間で製造することができる。これによって、半導体集積回路全体のコスト低減および短納期化を実現することができる。
【００３４】
なお、第１および第２の実施例では、ＡＳＩＣチップ１４上に汎用チップ１５もしくは１５Ａを重ねて、同一パッケージに格納したが、これらのチップの寸法によっては、汎用チップ上にＡＳＩＣチップを重ねることも可能である。また、チップを重ねることなく、それぞれのチップをパッケージ基板上に搭載することも可能である。少なくともこの場合には、チップ相互間、もしくは、チップとパッケージリードと間の接続に、ワイヤを利用するのではなく、パッケージ基板に形成された配線を利用することも可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施例の半導体集積回路の平面図である。
【図２】本発明の第２の実施例の半導体集積回路の平面図である。
【符号の説明】
【００３６】
１０，１０Ａ：半導体集積回路
１１：基板
１２：パッケージリード群
１３，１３Ａ：保護回路チップ、１３１、１３２：パッド群、１３３：配線、１３４，１３４ａ，１３４ｂ：ＥＳＤ保護回路、１３５ａ、１３５ｂ，１３６，１３７：配線
１４：ＡＳＩＣチップ、１４１：パッド群、１４１ａ，１４１ｂ：パッド
１５，１５Ａ：汎用チップ、１５１：パッド群、１５１ａ〜１５１ｄ：パッド
１６：ワイヤ
１７，１７ａ、１７ｂ：ワイヤ
１８，１８ａ，１８ｄ：ワイヤ
【図１】
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【図２】
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