(57)【要約】【課題】バックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させる。【解決手段】プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、
前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、
前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とするメモリ制御システム。
【請求項２】
請求項１に記載のメモリ制御システムにおいて、
前記メモリコントローラが、前記ＳＤＲＡＭがバックアップ状態でないことを検知した場合には、システムパワーオン後又はリセット解除後から前記ＳＤＲＡＭのクロックを有効にし、前記ＳＤＲＡＭがバックアップ状態であることを検知した場合には、システムパワーオン後も前記ＳＤＲＡＭのクロックを無効にし、前記プロセッサからの要求を検知すると前記ＳＤＲＡＭのクロックを有効にすることを特徴とするメモリ制御システム。
【請求項３】
請求項１に記載のメモリ制御システムにおいて、
前記メモリコントローラが、前記ＳＤＲＡＭへのコマンドを発行するとともに前記ＳＤＲＡＭのクロックイネーブルＣＫＥ信号の元になるＣＫＥ元信号を生成するＳＤＲＡＭ制御手段と、前記プロセッサＭＰＵによりセットされるＣＫＥセットフラグと、前記電源監視手段からの通知と前記ＣＫＥ元信号と前記ＣＫＥセットフラグとに基づいて前記ＳＤＲＡＭのクロックイネーブルＣＫＥ信号を生成するＣＫＥ信号生成手段とを備えることを特徴とするメモリ制御システム。
【請求項４】
請求項３に記載のメモリ制御システムにおいて、
前記ＣＫＥ信号生成手段が、ＣＫＥ元信号が非アクティブの場合にはＣＫＥ信号をＬｏｗとし、ＣＫＥ元信号がアクティブでかつ前記電源監視手段が非バックアップを示している場合には前記ＣＫＥ信号をＨｉｇｈとし、前期ＣＫＥ元信号がアクティブでかつ前記電源監視手段がバックアップを示している場合には、前記ＣＫＥセットフラグがクリアされているとＣＫＥ信号をＬｏｗとし、前記ＣＫＥセットフラグがセットされているとＣＫＥ信号をＨｉｇｈとすることを特徴とするメモリ制御システム。
【請求項５】
請求項３に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタを備え、
電源が復電した時に前記ＭＰＵが、前記ＣＫＥセットフラグ，前記初期化レジスタの順に設定することを特徴とするメモリ制御システム。
【請求項６】
請求項１に記載のメモリ制御システムにおいて、
前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、
前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項７】
請求項１に記載のメモリ制御システムにおいて、
前記メモリコントローラが、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項８】
請求項１に記載のメモリ制御システムにおいて、
前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知してさらにＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項９】
請求項１に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグとを備え、
前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、
前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項１０】
請求項１に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、
前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する
ことを特徴とするメモリ制御システム。
【請求項１１】
請求項１に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグと、前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、
前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、
前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知してさらにＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する
ことを特徴とするメモリ制御システム。
【請求項１２】
請求項１に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、
前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、
前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知してさらに前記プロセッサＭＰＵからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する
ことを特徴とするメモリ制御システム。
【請求項１３】
請求項１に記載のメモリ制御システムにおいて、
前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグとを備え、
前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、
前記メモリコントローラが、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、
前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知してさらに前記メモリコントローラからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項１４】
請求項１に記載のメモリ制御システムにおいて、
前記電源監視手段が、前記主電源停電時における前記バックアップ電源の電圧低下を検知したら、前記ＳＤＲＡＭが非バックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【請求項１５】
請求項１に記載のメモリ制御システムにおいて、
前記電源監視手段が、前記ＭＰＵからの要求により前記ＳＤＲＡＭがバックアップ状態又は非バックアップ状態であることを前記メモリコントローラに通知することを特徴とするメモリ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主電源停電時においてもバックアップ電源でメモリのデータを保持するためのバックアップ制御機能を有するメモリ制御システムに係り、特に、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のセルフリフレッシュ機能を活用してメモリのバックアップを実現するためのメモリ制御システムに関する。
【背景技術】
【０００２】
主電源停電時においてもバッテリなどのバックアップ電源によってメモリ内のデータを保持するメモリバックアップは、従来から多様なシステムに適用されている。特に、バックアップ対象となるデータの量が比較的多い場合や電源投入後のシステム初期化時間を短縮したい場合には、主メモリであるシンクロナスＳＤＲＡＭ（ＳＤＲＡＭ）をバックアップ対象とする場合が多い。
【０００３】
ＳＤＲＡＭは、コンデンサ素子にデータを記憶させるため、バックアップ電源によって電力を供給するだけでなく、記憶内容をリフレッシュさせる必要がある。最近のＳＤＲＡＭは、外部からのリフレッシュコマンド入力を必要としないセルフリフレッシュ機能を有している。このセルフリフレッシュ機能は、メモリアクセスをより一層高速化させるダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）などにおいても、同様にサポートされている。したがって、ＳＤＲＡＭのバックアップ方式としては、セルフリフレッシュ機能を活用したバックアップが広く使われている(例えば、特許文献１参照。)。
【０００４】
本従来例においては、セルフリフレッシュ機能を備えたＳＤＲＡＭと、メモリコントローラを内蔵した制御手段と、主電源及びバックアップ電源の監視結果に応じてＳＤＲＡＭをセルフリフレッシュモードに切り替える外付け回路とを備えている。外付け回路は、セルフリフレッシュコマンドを発行するためのレジスタを内蔵している。
【０００５】
主電源が停電する場合は、制御手段がこのレジスタをセットする。その後、メモリコントローラがＳＤＲＡＭにリフレッシュコマンドを発行すると、外付け回路は、コマンド発行と同時に、クロックイネーブルＣＫＥ信号をＬｏｗにし、ＳＤＲＡＭをセルフリフレッシュモードに切り替える。その後は、バックアップ電源が、ＳＤＲＡＭ及び外付け回路のみに電力を供給し、制御手段への電力供給を停止する。
【０００６】
主電源は、復電(return to service)した場合に、直ちに制御手段への電力供給を再開する。その結果、外付け回路は、ＣＫＥ信号をＨｉｇｈにし、ＳＤＲＡＭをセルフリフレッシュモードから解除する。
【０００７】
【特許文献１】特開２００１−２０２１６５号公報（明細書第２頁  図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本従来例においては、主電源が復電した場合に、制御手段への電力供給を再開するとともに、ＣＫＥ信号をＨｉｇｈにし、ＳＤＲＡＭをセルフリフレッシュモードから解除している。
【０００９】
しかし、制御手段のパワーオンリセットが解除され、さらに、メモリコントローラが初期化されるまで、その後のオートリフレッシュは実行されない。
【００１０】
ＳＤＲＡＭの規格によれば、セルフリフレッシュモードから解除されてから約７．８μ秒又は約１５．６μ秒以内にオートリフレッシュを開始しなければならない。上記従来例などにおいては、制御手段の初期化時間に非常に厳しい要求が課されてしまう。
【００１１】
また、バックアップ電源による電力供給をＳＤＲＡＭ及び外付け回路に限定して低消費電力化している。しかし、ＦＰＧＡなどで実現される外付け回路の規模が大きく、より一層消費電力を削減することは困難であった。
【００１２】
さらに、セルフリフレッシュコマンドを発行するための制御手段と外付け回路との協調が必要となり、外付け回路の付加によりＳＤＲＡＭインタフェース信号の負荷容量が増大するので、ＳＤＲＡＭの高速動作が制限される。
【００１３】
本発明が解決しようとする課題は、従来よりもバックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させることにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明のメモリ制御システムは、プロセッサＭＰＵと、セルフリフレッシュ機能を有するＳＤＲＡＭと、ＳＤＲＡＭ制御手段を内蔵するメモリコントローラとを含むメモリ制御システムにおいて、前記ＳＤＲＡＭがバックアップ状態であるか否かを検知して前記メモリコントローラに通知する電源監視手段を備え、前記メモリコントローラが、前記電源監視手段からの通知に基づいてシステムパワーオン時における前記ＳＤＲＡＭのクロック無効化期間を選択することを特徴とする。
【００１５】
この場合において、前記メモリコントローラが、前記ＳＤＲＡＭがバックアップ状態でないことを検知した場合には、システムパワーオン後又はリセット解除後から前記ＳＤＲＡＭのクロックを有効にし、前記ＳＤＲＡＭがバックアップ状態であることを検知した場合には、システムパワーオン後も前記ＳＤＲＡＭのクロックを無効にし、前記プロセッサからの要求を検知すると前記ＳＤＲＡＭのクロックを有効にすることができる。
【００１６】
また、これに代えて、前記メモリコントローラが、前記ＳＤＲＡＭへのコマンドを発行するとともに前記ＳＤＲＡＭのクロックイネーブルＣＫＥ信号の元になるＣＫＥ元信号を生成するＳＤＲＡＭ制御手段と、前記プロセッサＭＰＵによりセットされるＣＫＥセットフラグと、前記電源監視手段からの通知と前記ＣＫＥ元信号と前記ＣＫＥセットフラグとに基づいて前記ＳＤＲＡＭのクロックイネーブルＣＫＥ信号を生成するＣＫＥ信号生成手段とを備えることができる。
【００１７】
さらに、前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００１８】
また、前記メモリコントローラが、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００１９】
また、前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知してさらにＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２０】
また、前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグとを備え、前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２１】
また、前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２２】
さらにまた、前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグと、前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知してさらにＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２３】
また、前記ＳＤＲＡＭのセルフリフレッシュ遷移に必要なコマンドを発行させるセルフリフレッシュ遷移レジスタと、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時にセットされるＳＤＲＡＭセルフリフレッシュ遷移完了フラグとを備え、前記プロセッサＭＰＵが、前記セルフリフレッシュ遷移レジスタをセットした後、前記ＳＤＲＡＭセルフリフレッシュ遷移完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記メモリコントローラが、前記ＳＤＲＡＭの初期化が完了した時に前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記電源監視手段が、前記メモリコントローラからのＳＤＲＡＭ初期化完了通知を検知してさらに前記プロセッサＭＰＵからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２４】
また、前記ＳＤＲＡＭの初期化に必要なコマンドを発行させる初期化レジスタと、前記ＳＤＲＡＭの初期化が完了した時にセットされるＳＤＲＡＭ初期化完了フラグとを備え、前記プロセッサＭＰＵが、前記初期化レジスタをセットした後、前記ＳＤＲＡＭ初期化完了フラグがセットされたことを検知すると前記電源監視手段にＳＤＲＡＭ初期化完了を通知し、前記メモリコントローラが、前記ＳＤＲＡＭのセルフリフレッシュ遷移が完了した時に前記電源監視手段にＳＤＲＡＭセルフリフレッシュ遷移完了を通知し、前記電源監視手段が、前記プロセッサＭＰＵからのＳＤＲＡＭ初期化完了通知を検知してさらに前記メモリコントローラからのＳＤＲＡＭセルフリフレッシュ遷移完了通知を検知したら、前記ＳＤＲＡＭがバックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【００２５】
また、前記電源監視手段が、前記主電源停電時における前記バックアップ電源の電圧低下を検知したら、前記ＳＤＲＡＭが非バックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。また、前記電源監視手段が、前記ＭＰＵからの要求により前記ＳＤＲＡＭがバックアップ状態又は非バックアップ状態であることを前記メモリコントローラに通知する構成とすることができる。
【発明の効果】
【００２６】
本発明によれば、従来よりもバックアップ処理を容易にするとともに、バックアップ時の消費電力を削減し、ＳＤＲＡＭを高速動作させることができる。
【発明を実施するための最良の形態】
【００２７】
次に、図１ないし図１２を参照して、本発明によるメモリ制御システムの実施形態を説明する。
（実施形態１）
図１は、本発明によるメモリ制御システムの実施形態１の系統構成を示すブロック図である。本メモリ制御システムは、ＳＤＲＡＭコントローラ１と、マイクロプロセッサＭＰＵ２と、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、電源監視手段４と、リードオンリメモリＲＯＭ５とを有している。
【００２８】
ＲＯＭ５は、電源復電時のシステム初期化プログラム，電源停電時のシステム終了プログラムなどを格納している。
【００２９】
電源監視手段４は、ここでは図示していない主電源及びバックアップ電源の状態を監視する。電源監視手段４は、主電源の電圧が所定値よりも低下した場合には、電源停電と判断し、ノンマスカラブルインタラプトＮＭＩ＿信号４０をアクティブＬｏｗにし、ＭＰＵ２に通知する。また、電源監視手段４は、電源復電時に、ＳＤＲＡＭコントローラ１が初期化完了信号ＩＮＩＴ１０１をアクテイブＨｉｇｈにしたことを検知し、ＤＲＡＭバックアップＢＵＰ信号４１をアクティブＨｉｇｈにする。
さらに、電源監視手段４は、主電源が遮断状態でかつＳＤＲＡＭ３がバックアップ電源によるバックアップ状態にある時に、バックアップ電源の電圧が所定値よりも低下した場合には、バックアップ喪失と判断し、ＢＵＰ信号４１を非アクティブＬｏｗにする。
【００３０】
ＳＤＲＡＭコントローラ１は、ＭＰＵ２からＳＤＲＡＭ３へのアクセスとＳＤＲＡＭ３の初期化とＳＤＲＡＭ３のリフレッシュとを制御する。ＳＤＲＡＭコントローラ１は、ＳＤＲＡＭ３を制御するＳＤＲＡＭ制御手段１０と、ＳＤＲＡＭ３のクロックイネーブルＣＫＥ信号１１０を生成するＣＫＥ信号生成手段１１と、内部レジスタであるＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ１２，リフレッシュ間隔設定レジスタＲＥＦ１３，セルフリフレッシュ制御レジスタＳＥＬＦ１４，クロックイネーブルセットレジスタＣＫＥＳＥＴ１５とを有する。内部レジスタ１２〜１５は、それぞれバス２０を介して、ＭＰＵ２から書込み／読出しが可能である。
【００３１】
ＳＤＲＡＭ制御手段１０は、バス２０経由で送られるＭＰＵ２のメモリアクセス要求や内部レジスタ１２〜１５の設定に応じて、ＳＤＲＡＭ３のアドレス，コマンド信号１０２，クロックイネーブル元ＣＫＥ＿Ｓ信号１００を出力し、データ１０３を送受信する。
【００３２】
ＩＮＩＴＳＥＴ１２は、ＳＤＲＡＭ３の各種コマンドインターバルやアドレスビット幅を設定するレジスタである。ＭＰＵ２がＩＮＩＴＳＥＴ１２を設定すると、ＳＤＲＡＭ制御手段１０は、ＩＮＩＴＳＥＴ１２の設定値を参照し、ＳＤＲＡＭ３の初期化を実行する。ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化を完了すると、ＩＮＩＴ信号１０１をＬｏｗからＨｉｇｈに切り替える。
【００３３】
ＲＥＦ１３は、ＳＤＲＡＭ３のオートリフレッシュ間隔を設定するレジスタである。ＭＰＵ２がＲＥＦ１３を設定すると、ＳＤＲＡＭ制御手段１０は、設定された間隔で定期的にオートリフレッシュコマンドを発行する。
【００３４】
ＳＥＬＦ１４は、セルフリフレッシュコマンドを発行するレジスタである。ＭＰＵ２がＳＥＬＦ１４をセットすると、ＳＤＲＡＭ制御手段１０は、ＣＫＥ＿Ｓ信号１００を非アクティブＬｏｗにするとともに、セルフリフレッシュコマンドを発行する。
【００３５】
ＣＫＥＳＥＴ１５は、ＳＤＲＡＭ３のＣＫＥ信号１１０のアクティブ／非アクティブを選択するレジスタである。ＣＫＥ信号生成手段１１は、ＣＫＥＳＥＴ１５とＢＵＰ信号４１とＣＫＥ＿Ｓ信号１００との状態に基づき、ＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗを決定する。
【００３６】
本メモリ制御システムにおいて、主電源停電時にバックアップ電源から電力を供給する部分は、点線６で囲まれたＳＤＲＡＭ３と電源監視手段４に限定される。バックアップ制御機能を有しているＳＤＲＡＭコントローラ１には、バックアップ電源から電力を供給する必要はない。
【００３７】
本メモリ制御システムは、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールを１つのチップに内蔵したシステムＬＳＩの形で実現してもよい。又は、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールとさらにＳＤＲＡＭ３を１つのパッケージに内蔵したマルチチップモジュールの形で実現してもよい。
【００３８】
図２は、ＣＫＥ信号生成手段１１が出力するＣＫＥのレベルを示す図表である。すなわち、ＣＫＥ信号生成手段１１が出力するＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗレベルを示す図表である。
【００３９】
ＣＫＥ信号１１０のレベルは、上記の通り、ＣＫＥ＿Ｓ信号１００とＢＵＰ信号４１とＣＫＥＳＥＴ１５との３つによって決まる。
【００４０】
ＣＫＥ＿Ｓ信号１００がＬｏｗの場合、ＢＵＰ信号４１とＣＫＥＳＥＴ１５の状態に関係無く、ＣＫＥ信号１１０は、Ｌｏｗになる。この場合は、セルフリフレッシュコマンド発行及びその後のセルフリフレッシュ状態に該当する。
【００４１】
ＣＫＥ＿Ｓ信号１００がＨｉｇｈで、ＢＵＰ信号４１がＬｏｗの場合、ＣＫＥＳＥＴ１５の状態に関係無く、ＣＫＥ信号１１０は、Ｈｉｇｈになる。この場合は、ＳＤＲＡＭ３がバックアップ状態でなく、すなわち、ＢＵＰ信号４１がＬｏｗのままで、電源復電時の状態に該当する。
【００４２】
ＣＫＥ＿Ｓ信号１００がＨｉｇｈで、ＢＵＰ信号４１がＨｉｇｈの場合、ＣＫＥＳＥＴ１５が０の初期状態であれば、ＣＫＥ信号１１０は、Ｌｏｗになる。この場合は、ＳＤＲＡＭ３がバックアップ状態であり、すなわち、ＢＵＰ信号４１がＨｉｇｈであり、電源復電時の状態に該当する。
【００４３】
一方、ＣＫＥＳＥＴ１５が１であり、すなわち、ＭＰＵ２がセットであれば、ＣＫＥ信号１１０は、Ｈｉｇｈになる。この場合は、ＳＤＲＡＭ３がバックアップ状態であり、すなわち、ＢＵＰ信号４１がＨｉｇｈであり、電源復電時のセルフリフレッシュ解除に該当する。
【００４４】
図３は、電源復電時にＭＰＵ２が実行するＳＤＲＡＭ初期化プログラムの基本的処理手順を示すフローチャートである。
【００４５】
ＳＤＲＡＭ３がバックアップ状態であるかないか、すなわち、ＢＵＰ信号４１がＨｉｇｈかＬｏｗかに関わらず、ＳＤＲＡＭ初期化プログラムの基本処理手順は同じである。
【００４６】
まず、ＣＫＥＳＥＴ１５をセットする（３０１０）。ＳＤＲＡＭ３がバックアップ状態であり、ＢＵＰ信号４１がＨｉｇｈであれば、この時にＣＫＥ信号１１０がＬｏｗからＨｉｇｈになり、セルフリフレッシュが解除される。
【００４７】
次に、ＩＮＩＴＳＥＴ１２を設定し（３０２０）、ＳＤＲＡＭ３の初期化を開始する。
【００４８】
ＲＥＦ１３を設定し（３０３０）、ＳＤＲＡＭ３の初期化が完了した直後からオートリフレッシュが所定間隔で実行されるようにする。
【００４９】
図４は、４バーストライト実行中にセルフリフレッシュ制御レジスタＳＥＬＦ１４のセットによって実行されるＳＥＬＦコマンドの発行処理手順を示すタイムチャートである。
【００５０】
ＭＰＵ２からの書込みによってＳＥＬＦ１４がＴ６で１に切り替わると、ＳＤＲＡＭ制御手段１０は、この例では４バーストライトを通常通り実行し、その後全バンクプリチャージコマンドを発行し（Ｔ９）、ＳＤＲＡＭ３で規定された間隔をおいてＳＥＬＦコマンドを発行する（Ｔ１１）。
【００５１】
ＳＤＲＡＭ制御手段１０は、ＳＥＬＦコマンドの１クロックサイクル前にＣＫＥ＿Ｓ信号１００をＨｉｇｈからＬｏｗに切り替える。ＣＫＥ生成手段１０は、Ｔ１０でＣＫＥ＿Ｓ信号１００がＬｏｗになったことを検知し、１クロックサイクル後のＴ１１で、ＣＫＥ信号１１０をＨｉｇｈからＬｏｗに切り替える。その結果、ＳＤＲＡＭ３は、セルフリフレッシュ状態になる。
【００５２】
図５は、ＳＤＲＡＭ３が非バックアップ状態である時に電源が復電しリセットが解除された後のＳＤＲＡＭ初期化処理手順を示すタイムチャートである。
【００５３】
ＳＤＲＡＭ３が非バックアップ状態である場合は、電源投入前からＢＵＰ信号４１がＬｏｗであり、かつ、電源投入とともにＣＫＥ＿Ｓ信号１００がＨｉｇｈになるため、ＣＫＥ信号１１０は、電源投入直後からＨｉｇｈになる。したがって、ＳＤＲＡＭ３が必要とする初期化前のアイドル期間（数百μ秒）よりも電源投入後のシステムリセット期間を長くすれば、ＳＤＲＡＭ３の初期化が可能になる。
【００５４】
システムリセット解除後、ＭＰＵ２は、任意のタイミングで図３に示したＳＤＲＡＭ初期化プログラムを実行する。まず、ＣＫＥＳＥＴ１５がセットされる（Ｔ５）。次にＩＮＩＴＳＥＴ１２が設定される（Ｔ８）。ＳＤＲＡＭ制御手段１０がＳＤＲＡＭ初期化を開始する。ＳＤＲＡＭ３の初期化は、最初にＰＡＬＬコマンド発行（Ｔ９）、ＳＤＲＡＭ３に応じて規定されているＲＥＦコマンド発行（Ｔ１１とＴ１７）と続き、最後にモードレジスタセット（ＭＲＳ）コマンド（Ｔ２３）の発行で終了する。ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化が完了すると、ＩＮＩＴ信号１０１をＬｏｗからＨｉｇｈに切り替える（Ｔ２５）。
【００５５】
また、ＳＤＲＡＭ制御手段１０は、ＲＥＦ１３の設定（Ｔ１１）によって、初期化完了直後からＲＥＦコマンドを所定間隔で発行する（Ｔ２６）。
【００５６】
以上の処理手順で、ＳＤＲＡＭ３の初期化とオートリフレッシュとが実現し、バックアップが可能な状態になる。
【００５７】
電源監視手段４は、ＩＮＩＴ信号１０１がＨｉｇｈになったことを検知すると、任意のタイミングでＢＵＰ信号４１をＬｏｗからＨｉｇｈに切り替える。
【００５８】
図６は、ＳＤＲＡＭ３がバックアップ状態である時に電源が復電しリセットが解除された後のＳＤＲＡＭ初期化処理手順を示すタイムチャートである。
【００５９】
ＳＤＲＡＭ３がバックアップ状態である場合は、電源投入前からＢＵＰ信号４１がＨｉｇｈであり、かつ、ＣＫＥＳＥＴ１５が０にクリアされているので、電源投入とともにＣＫＥ＿Ｓ信号１００がＨｉｇｈになっても、ＣＫＥ信号１１０は、電源投入直後からＬｏｗ状態を維持する。したがって、バックアップされたＳＤＲＡＭ３のセルフリフレッシュを任意のタイミングまで維持できる。
【００６０】
システムリセット解除後、ＭＰＵ２は、任意のタイミングで図３に示したＳＤＲＡＭ初期化プログラムを実行する。まず、ＣＫＥＳＥＴ１５がセットされて（Ｔ５）バックアップされたＳＤＲＡＭ３のセルフリフレッシュが解除される。次に、ＩＮＩＴＳＥＴ１２が設定されて（Ｔ８）ＳＤＲＡＭ制御手段１０がＳＤＲＡＭ初期化を実行し、さらにＲＥＦ１３の設定（Ｔ１１）により、初期化完了直後からＲＥＦコマンドを所定間隔で発行する（Ｔ２６）。
【００６１】
したがって、ＳＤＲＡＭ３のセルフリフレッシュが解除されてからオートリフレッシュを実行されるまでの期間は、ＳＤＲＡＭ３の規定を十分満たす範囲に収まる。
（実施形態２）
図７は、本発明によるメモリ制御システムの実施形態２の系統構成を示すブロック図である。本実施形態２は、実施形態１にリセット手段７とＡＮＤゲート１１１とを追加した系統構成である。本メモリ制御システムは、ＳＤＲＡＭコントローラ１と、マイクロプロセッサＭＰＵ２と、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、電源監視手段４と、リードオンリメモリＲＯＭ５と、リセット手段７と、ＡＮＤゲート１１１とを有している。
【００６２】
リセット手段７は、電源電圧の立上がりや立下り時にはＬｏｗレベルであり、電源安定時にはＨｉｇｈレベルとなるリセット信号７１を出力する。
【００６３】
ＡＮＤゲート１１１は、ＣＫＥ信号生成手段１１が出力するＣＫＥ信号１１０とリセット手段７が出力するリセット信号７１との論理積を演算し、ＳＤＲＡＭ３のＣＫＥ端子に出力する。ＡＮＤゲート１１１には、主電源とバックアップ電源の両方から電力を供給する。
【００６４】
ＲＯＭ５は、電源復電時のシステム初期化プログラム，電源停電時のシステム終了プログラムなどを格納している。
【００６５】
電源監視手段４は、ここでは図示していない主電源及びバックアップ電源の状態を監視する。電源監視手段４は、主電源の電圧が所定値よりも低下した場合には、電源停電と判断し、ノンマスカラブルインタラプトＮＭＩ＿信号４０をアクティブＬｏｗにし、ＭＰＵ２に通知する。また、電源監視手段４は、電源復電時に、ＳＤＲＡＭコントローラ１が初期化完了信号ＩＮＩＴ１０１をアクテイブＨｉｇｈにしたことを検知し、ＤＲＡＭバックアップ（ＢＵＰ）信号４１をアクティブＨｉｇｈにする。
さらに、電源監視手段４は、主電源が遮断状態でかつＳＤＲＡＭ３がバックアップ電源によるバックアップ状態にある時に、バックアップ電源の電圧が所定値よりも低下した場合には、バックアップ喪失と判断し、ＢＵＰ信号４１を非アクティブＬｏｗにする。
【００６６】
ＳＤＲＡＭコントローラ１は、ＭＰＵ２からＳＤＲＡＭ３へのアクセスとＳＤＲＡＭ３の初期化とＳＤＲＡＭ３のリフレッシュとを制御する。ＳＤＲＡＭコントローラ１は、ＳＤＲＡＭ３を制御するＳＤＲＡＭ制御手段１０と、ＳＤＲＡＭ３のクロックイネーブルＣＫＥ信号１１０を生成するＣＫＥ信号生成手段１１と、内部レジスタであるＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ１２，リフレッシュ間隔設定レジスタＲＥＦ１３，セルフリフレッシュ制御レジスタＳＥＬＦ１４，クロックイネーブルセットレジスタＣＫＥＳＥＴ１５とを有する。内部レジスタ１２〜１５は、それぞれバス２０を介して、ＭＰＵ２から書込み／読出しが可能である。
【００６７】
ＳＤＲＡＭ制御手段１０は、バス２０経由で送られるＭＰＵ２のメモリアクセス要求や内部レジスタ１２〜１５の設定に応じて、ＳＤＲＡＭ３のアドレス，コマンド信号１０２，クロックイネーブル元ＣＫＥ＿Ｓ信号１００を出力し、データ１０３を送受信する。
【００６８】
ＩＮＩＴＳＥＴ１２は、ＳＤＲＡＭ３の各種コマンドインターバルやアドレスビット幅を設定するレジスタである。ＭＰＵ２がＩＮＩＴＳＥＴ１２を設定すると、ＳＤＲＡＭ制御手段１０は、ＩＮＩＴＳＥＴ１２の設定値を参照し、ＳＤＲＡＭ３の初期化を実行する。ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化を完了すると、ＩＮＩＴ信号１０１をＬｏｗからＨｉｇｈに切り替える。
【００６９】
ＲＥＦ１３は、ＳＤＲＡＭ３のオートリフレッシュ間隔を設定するレジスタである。ＭＰＵ２がＲＥＦ１３を設定すると、ＳＤＲＡＭ制御手段１０は、設定された間隔で定期的にオートリフレッシュコマンドを発行する。
【００７０】
ＳＥＬＦ１４は、セルフリフレッシュコマンドを発行するレジスタである。ＭＰＵ２がＳＥＬＦ１４をセットすると、ＳＤＲＡＭ制御手段１０は、ＣＫＥ＿Ｓ信号１００を非アクティブＬｏｗにするとともに、セルフリフレッシュコマンドを発行する。
【００７１】
ＣＫＥＳＥＴ１５は、ＳＤＲＡＭ３のＣＫＥ信号１１０のアクティブ／非アクティブを選択するレジスタである。ＣＫＥ信号生成手段１１は、ＣＫＥＳＥＴ１５とＢＵＰ信号４１とＣＫＥ＿Ｓ信号１００との状態に基づき、ＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗを決定する。
【００７２】
本メモリ制御システムにおいて、主電源停電時にバックアップ電源から電力を供給する部分は、点線６で囲まれたＳＤＲＡＭ３と電源監視手段４とＡＮＤゲート１１１とに限定される。バックアップ制御機能を有しているＳＤＲＡＭコントローラ１には、バックアップ電源から電力を供給する必要はない。
【００７３】
本メモリ制御システムは、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やリセット手段７やその他の図示していないモジュールを１つのチップに内蔵したシステムＬＳＩの形で実現してもよい。又は、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やリセット手段７やその他の図示していないモジュールとさらにＳＤＲＡＭ３を１つのパッケージに内蔵したマルチチップモジュールの形で実現してもよい。
【００７４】
ＣＫＥ信号生成手段１１を含むＳＤＲＡＭコントローラ１をＣ−ＭＯＳのＬＳＩで実現した場合、電源電圧の立上りや立下り時にＣＫＥ信号１１０を安定させるための専用手段を省略したい場合がある。
【００７５】
そこで、本実施形態２においては、電源電圧の立上がりや立下り時にはＬｏｗレベルであり、電源安定時にはＨｉｇｈレベルとなるリセット手段７からのリセット信号７１を使って、ＣＫＥ信号１１０が不安定な期間は、ＳＤＲＡＭ３のＣＫＥをＬｏｗに固定する。
【００７６】
ＡＮＤゲート１１１は、ＣＫＥ信号生成手段１１が出力するＣＫＥ信号１１０とリセット手段７が出力するリセット信号７１との論理積を演算し、信号１１２をＳＤＲＡＭ３のＣＫＥ端子に出力する。
【００７７】
その結果、電源電圧の立上りや立下り時にＣＫＥ信号１１０を安定させるための専用手段を設けなくても、安定したバックアップ機能を実現できる。
【００７８】
実施形態２の基本的な処理手順は、実施形態１と同様なので、説明を省略する。
（実施形態３）
図８は、本発明によるメモリ制御システムの実施形態３の系統構成を示すブロック図である。本実施形態３は、実施形態１の電源監視手段４のＤＲＡＭバックアップ（ＢＵＰ）信号４１を出力する機能をＳＤＲＡＭコントローラ１に内蔵したバックアップ状態フラグＳＢＰ１６に持たせた系統構成である。
【００７９】
本メモリ制御システムは、ＳＤＲＡＭコントローラ１と、マイクロプロセッサＭＰＵ２と、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、電源監視手段４と、リードオンリメモリＲＯＭ５とを有している。
【００８０】
本実施形態３のバックアップ状態フラグＳＢＰ１６は、ＭＰＵ２からバス２０を介して読み書き可能なフラグである。ＳＢＰ１６は、ＳＤＲＡＭコントローラ１に内蔵されているが、電気的にはＳＤＲＡＭコントローラ１の他の部分から分離されており、主電源及びバックアップ電源の両方から電力を供給される。
【００８１】
ＲＯＭ５は、電源復電時のシステム初期化プログラム，電源停電時のシステム終了プログラムなどを格納している。
【００８２】
電源監視手段４は、ここでは図示していない主電源及びバックアップ電源の状態を監視する。電源監視手段４は、主電源の電圧が所定値よりも低下した場合には、電源停電と判断し、ノンマスカラブルインタラプトＮＭＩ＿信号４０をアクティブＬｏｗにし、ＭＰＵ２に通知する。また、電源復電時に、ＳＤＲＡＭコントローラ１内のＳＤＲＡＭ制御手段１０が、ＳＤＲＡＭ３の初期化完了後に初期化完了信号ＩＮＩＴ１０１をアクテイブＨｉｇｈにすると、バックアップ状態フラグ（ＳＢＰ）１６がセットされ、出力信号１６０をアクティブＨｉｇｈにする。
【００８３】
ＳＤＲＡＭコントローラ１は、ＭＰＵ２からＳＤＲＡＭ３へのアクセスとＳＤＲＡＭ３の初期化とＳＤＲＡＭ３のリフレッシュとを制御する。ＳＤＲＡＭコントローラ１は、ＳＤＲＡＭ３を制御するＳＤＲＡＭ制御手段１０と、ＳＤＲＡＭ３のクロックイネーブルＣＫＥ信号１１０を生成するＣＫＥ信号生成手段１１と、内部レジスタであるＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ１２，リフレッシュ間隔設定レジスタＲＥＦ１３，セルフリフレッシュ制御レジスタＳＥＬＦ１４，クロックイネーブルセットレジスタＣＫＥＳＥＴ１５とを有する。内部レジスタ１２〜１５は、それぞれバス２０を介して、ＭＰＵ２から書込み／読出しが可能である。
【００８４】
ＳＢＰ１６は、初期化完了信号ＩＮＩＴ１０１に応じて、実施形態１のＤＲＡＭバックアップ（ＢＵＰ）信号４１と同様に、ＳＤＲＡＭ３バックアップ状態であることを示すバックアップ信号１６０を出力する。ＳＢＰ１６には、主電源及びバックアップ電源の両方から電力を供給されるので、主電源停電時でも状態を保持できる。また、ＳＤＲＡＭコントローラ１がリセットされてもＳＢＰ１６は、クリアされず状態を保持できる。
【００８５】
ＳＤＲＡＭ制御手段１０が、ＳＤＲＡＭ３の初期化完了後にＩＮＩＴ信号１０１がＬｏｗからＨｉｇｈに遷移した時にＳＢＰ１６がセットされる。
【００８６】
ＳＤＲＡＭ制御手段１０は、バス２０経由で送られるＭＰＵ２のメモリアクセス要求や内部レジスタ１２〜１５の設定に応じて、ＳＤＲＡＭ３のアドレス，コマンド信号１０２，クロックイネーブル元ＣＫＥ＿Ｓ信号１００を出力し、データ１０３を送受信する。
【００８７】
ＩＮＩＴＳＥＴ１２は、ＳＤＲＡＭ３の各種コマンドインターバルやアドレスビット幅を設定するレジスタである。ＭＰＵ２がＩＮＩＴＳＥＴ１２を設定すると、ＳＤＲＡＭ制御手段１０は、ＩＮＩＴＳＥＴ１２の設定値を参照し、ＳＤＲＡＭ３の初期化を実行する。ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化を完了すると、ＩＮＩＴ信号１０１をＬｏｗからＨｉｇｈに切り替える。
【００８８】
ＲＥＦ１３は、ＳＤＲＡＭ３のオートリフレッシュ間隔を設定するレジスタである。ＭＰＵ２がＲＥＦ１３を設定すると、ＳＤＲＡＭ制御手段１０は、設定された間隔で定期的にオートリフレッシュコマンドを発行する。
【００８９】
ＳＥＬＦ１４は、セルフリフレッシュコマンドを発行するレジスタである。ＭＰＵ２がＳＥＬＦ１４をセットすると、ＳＤＲＡＭ制御手段１０は、ＣＫＥ＿Ｓ信号１００を非アクティブＬｏｗにするとともに、セルフリフレッシュコマンドを発行する。
【００９０】
ＣＫＥＳＥＴ１５は、ＳＤＲＡＭ３のＣＫＥ信号１１０のアクティブ／非アクティブを選択するレジスタである。ＣＫＥ信号生成手段１１は、ＣＫＥＳＥＴ１５とＳＢＰ１６の出力信号１６０とＣＫＥ＿Ｓ信号１００との状態に基づき、ＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗを決定する。
【００９１】
本メモリ制御システムにおいて、主電源停電時にバックアップ電源から電力を供給する部分は、点線６で囲まれたＳＤＲＡＭ３と電源監視手段４に限定される。バックアップ制御機能を有しているＳＤＲＡＭコントローラ１には、バックアップ電源から電力を供給する必要はない。
【００９２】
本メモリ制御システムは、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールを１つのチップに内蔵したシステムＬＳＩの形で実現してもよい。又は、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールとさらにＳＤＲＡＭ３を１つのパッケージに内蔵したマルチチップモジュールの形で実現してもよい。
【００９３】
実施形態３の基本的な処理手順は、実施形態１及び実施形態２と同様なので、説明を省略する。
（実施形態４）
図９は、本発明によるメモリ制御システムの実施形態４の系統構成を示すブロック図である。本実施形態４は、実施形態１にＳＥＬＦＲ信号１０４を追加した系統構成である。本メモリ制御システムは、ＳＤＲＡＭコントローラ１と、マイクロプロセッサＭＰＵ２と、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、電源監視手段４と、リードオンリメモリＲＯＭ５とを有している。
【００９４】
ＳＥＬＦＲ信号１０４は、ＳＤＲＡＭ制御手段１０から電源監視手段４にＳＤＲＡＭのセルフリフレッシュ遷移を通知するための信号である。
【００９５】
ＳＤＲＡＭ制御手段１０は、セルフリフレッシュコマンド発行と同時又はそれ以降に、ＳＥＬＦＲ信号１０４を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える。
【００９６】
ＲＯＭ５は、電源復電時のシステム初期化プログラム，電源停電時のシステム終了プログラムなどを格納している。
【００９７】
電源監視手段４は、ここでは図示していない主電源及びバックアップ電源の状態を監視する。電源監視手段４は、主電源の電圧が所定値よりも低下した場合には、電源停電と判断し、ノンマスカラブルインタラプトＮＭＩ＿信号４０をアクティブＬｏｗにし、ＭＰＵ２に通知する。ＭＰＵ２はＮＭＩ＿信号４０がアクティブＬｏｗに切り替わったことを検知すると、電源停電前に必要な処理を実行し、最後にＳＥＬＦ１４をセットし、ＳＤＲＡＭ３をセルフリフレッシュ状態にする。
【００９８】
また、電源監視手段４は、初期化完了信号ＩＮＩＴ信号１０１がアクティブＨｉｇｈでかつＳＥＬＦＲ信号１０４がアクティブＨｉｇｈに切り替わったことを検知し、ＤＲＡＭバックアップ（ＢＵＰ）信号４１をアクティブＨｉｇｈにする。
【００９９】
さらに、電源監視手段４は、主電源が遮断状態でかつＳＤＲＡＭ３がバックアップ電源によるバックアップ状態にある時に、バックアップ電源の電圧が所定値よりも低下した場合には、バックアップ喪失と判断し、ＢＵＰ信号４１を非アクティブＬｏｗにする。
【０１００】
ＳＤＲＡＭコントローラ１は、ＭＰＵ２からＳＤＲＡＭ３へのアクセスとＳＤＲＡＭ３の初期化とＳＤＲＡＭ３のリフレッシュとを制御する。ＳＤＲＡＭコントローラ１は、ＳＤＲＡＭ３を制御するＳＤＲＡＭ制御手段１０と、ＳＤＲＡＭ３のクロックイネーブルＣＫＥ信号１１０を生成するＣＫＥ信号生成手段１１と、内部レジスタであるＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ１２，リフレッシュ間隔設定レジスタＲＥＦ１３，セルフリフレッシュ制御レジスタＳＥＬＦ１４，クロックイネーブルセットレジスタＣＫＥＳＥＴ１５とを有する。内部レジスタ１２〜１５は、それぞれバス２０を介して、ＭＰＵ２から書込み／読出しが可能である。
【０１０１】
ＳＤＲＡＭ制御手段１０は、バス２０経由で送られるＭＰＵ２のメモリアクセス要求や内部レジスタ１２〜１５の設定に応じて、ＳＤＲＡＭ３のアドレス，コマンド信号１０２，クロックイネーブル元ＣＫＥ＿Ｓ信号１００を出力し、データ１０３を送受信する。
【０１０２】
ＩＮＩＴＳＥＴ１２は、ＳＤＲＡＭ３の各種コマンドインターバルやアドレスビット幅を設定するレジスタである。ＭＰＵ２がＩＮＩＴＳＥＴ１２を設定すると、ＳＤＲＡＭ制御手段１０は、ＩＮＩＴＳＥＴ１２の設定値を参照し、ＳＤＲＡＭ３の初期化を実行する。
【０１０３】
ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化を完了すると、ＩＮＩＴ信号１０１を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える。
【０１０４】
ＲＥＦ１３は、ＳＤＲＡＭ３のオートリフレッシュ間隔を設定するレジスタである。ＭＰＵ２がＲＥＦ１３を設定すると、ＳＤＲＡＭ制御手段１０は、設定された間隔で定期的にオートリフレッシュコマンドを発行する。
【０１０５】
ＳＥＬＦ１４は、セルフリフレッシュコマンドを発行するレジスタである。ＭＰＵ２がＳＥＬＦ１４をセットすると、ＳＤＲＡＭ制御手段１０は、ＣＫＥ＿Ｓ信号１００を非アクティブＬｏｗにするとともに、セルフリフレッシュコマンドを発行し、ＳＥＬＦＲ信号１０４を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える。
【０１０６】
ＣＫＥＳＥＴ１５は、ＳＤＲＡＭ３のＣＫＥ信号１１０のアクティブ／非アクティブを選択するレジスタである。ＣＫＥ信号生成手段１１は、ＣＫＥＳＥＴ１５とＢＵＰ信号４１とＣＫＥ＿Ｓ信号１００との状態に基づき、ＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗを決定する。
【０１０７】
本メモリ制御システムにおいて、主電源停電時にバックアップ電源から電力を供給する部分は、点線６で囲まれたＳＤＲＡＭ３と電源監視手段４とに限定される。バックアップ制御機能を有しているＳＤＲＡＭコントローラ１には、バックアップ電源から電力を供給する必要はない。
【０１０８】
本メモリ制御システムは、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５とＳＤＲＡＭ３とその他の図示していないモジュールを１つのチップに内蔵したシステムＬＳＩの形で実現してもよい。又は、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールとさらにＳＤＲＡＭ３を１つのパッケージに内蔵したマルチチップモジュールの形で実現してもよい。
【０１０９】
電源監視手段４において、ＳＤＲＡＭ３がバックアップ可能な状態かどうかを判定する条件として、ＳＤＲＡＭ３の初期化が完了しているということの他に、ＳＤＲＡＭ３のセルフリフレッシュ遷移が完了しているということも条件に加えたい場合がある。
【０１１０】
そこで、本実施形態４においては、ＳＤＲＡＭ制御手段１０が電源監視手段４に、ＩＮＩＴ信号１０１によってＳＤＲＡＭ３の初期化完了を通知し、さらに、ＳＥＬＦＲ信号１０４によってＳＤＲＡＭ３のセルフリフレッシュ遷移完了を通知する。
【０１１１】
さらに、電源監視手段４は、ＩＮＩＴ信号１０１がアクティブＨｉｇｈでかつＳＥＬＦＲ信号１０４がアクティブＨｉｇｈに切り替わったことを検知し、ＢＵＰ信号４１をアクティブＨｉｇｈにする。
【０１１２】
その結果、ＳＤＲＡＭ３がセルフリフレッシュ状態である場合だけ、ＢＵＰ信号４１はアクティブＨｉｇｈになり、安定したバックアップ機能を実現できる。
【０１１３】
なお、実施形態４における電源監視手段４は、ＩＮＩＴ信号１０１の状態に関わらず、ＳＥＬＦＲ信号１０４がアクティブＨｉｇｈに切り替わったことを検知してＢＵＰ信号４１をアクティブＨｉｇｈにしてもよい。この場合、ＳＤＲＡＭ３はセルフリフレッシュ状態になる前に初期化されているものとみなす。この機能により、ＩＮＩＴ信号１０１が不要になる。
【０１１４】
実施形態４の基本的な処理手順は、実施形態１と同様なので、説明を省略する。
（実施形態５）
図１０は、本発明によるメモリ制御システムの実施形態５の系統構成を示すブロック図である。本実施形態５は、実施形態１に初期化完了フラグレジスタＩＮＩＴＳ１６と、セルフリフレッシュ遷移完了フラグレジスタＳＥＬＦＳ１７と、デジタル出力ポートＤＯＡ２０１及びＤＯＢ２０２とを追加した系統構成である。本メモリ制御システムは、ＳＤＲＡＭコントローラ１と、マイクロプロセッサＭＰＵ２と、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、電源監視手段４と、リードオンリメモリＲＯＭ５とを有している。
【０１１５】
デジタル出力ポートＤＯＡ２０１及びＤＯＢ２０２は、ここでは図示していないＭＰＵ２のレジスタへの書込みによってＨｉｇｈ又はＬｏｗに切り替えできる信号である。本実施形態５では、ＤＯＡ２０１を介してＭＰＵ２から電源監視手段４にＳＤＲＡＭ３の初期化完了を通知し、ＤＯＢ２０２を介してＭＰＵ２から電源監視手段４にＳＤＲＡＭ３のセルフリフレッシュ遷移完了を通知する。
【０１１６】
ＲＯＭ５は、電源復電時のシステム初期化プログラム，電源停電時のシステム終了プログラムなどを格納している。
【０１１７】
電源監視手段４は、ここでは図示していない主電源及びバックアップ電源の状態を監視する。電源監視手段４は、主電源の電圧が所定値よりも低下した場合にには、電源停電と判断し、ノンマスカラブルインタラプトＮＭＩ＿信号４０をアクティブＬｏｗにし、ＭＰＵ２に通知する。ＭＰＵ２はＮＭＩ＿信号４０がアクティブＬｏｗに切り替わったことを検知すると、電源停電前に必要な処理を実行し、最後にＳＥＬＦ１４をセットし、ＳＤＲＡＭ３をセルフリフレッシュ状態にする。
【０１１８】
また、電源監視手段４は、デジタル出力ポートＤＯＡ２０１がアクティブＨｉｇｈでかつデジタル出力ポートＤＯＢ２０２がアクティブＨｉｇｈに切り替わったことを検知し、ＤＲＡＭバックアップ（ＢＵＰ）信号４１をアクティブＨｉｇｈにする。
【０１１９】
さらに、電源監視手段４は、主電源が遮断状態でかつＳＤＲＡＭ３がバックアップ電源によるバックアップ状態にある時に、バックアップ電源の電圧が所定値よりも低下した場合には、バックアップ喪失と判断し、ＢＵＰ信号４１を非アクティブＬｏｗにする。
【０１２０】
ＳＤＲＡＭコントローラ１は、ＭＰＵ２からＳＤＲＡＭ３へのアクセスとＳＤＲＡＭ３の初期化とＳＤＲＡＭ３のリフレッシュとを制御する。ＳＤＲＡＭコントローラ１は、ＳＤＲＡＭ３を制御するＳＤＲＡＭ制御手段１０と、ＳＤＲＡＭ３のクロックイネーブルＣＫＥ信号１１０を生成するＣＫＥ信号生成手段１１と、内部レジスタであるＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ１２，リフレッシュ間隔設定レジスタＲＥＦ１３，セルフリフレッシュ制御レジスタＳＥＬＦ１４，クロックイネーブルセットレジスタＣＫＥＳＥＴ１５，初期化完了フラグＩＮＩＴＳ１６，セルフリフレッシュ遷移完了フラグＳＥＬＦＳ１７とを有する。内部レジスタ１２〜１７は、それぞれバス２０を介して、ＭＰＵ２から書込み／読出しが可能である。
【０１２１】
ＳＤＲＡＭ制御手段１０は、バス２０経由で送られるＭＰＵ２のメモリアクセス要求や内部レジスタ１２〜１５の設定に応じて、ＳＤＲＡＭ３のアドレス，コマンド信号１０２，クロックイネーブル元ＣＫＥ＿Ｓ信号１００を出力し、データ１０３を送受信する。
【０１２２】
ＩＮＩＴＳＥＴ１２は、ＳＤＲＡＭ３の各種コマンドインターバルやアドレスビット幅を設定するレジスタである。ＭＰＵ２がＩＮＩＴＳＥＴ１２を設定すると、ＳＤＲＡＭ制御手段１０は、ＩＮＩＴＳＥＴ１２の設定値を参照し、ＳＤＲＡＭ３の初期化を実行する。
【０１２３】
ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化を完了すると、ＩＮＩＴ信号１０１を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える。
【０１２４】
ＲＥＦ１３は、ＳＤＲＡＭ３のオートリフレッシュ間隔を設定するレジスタである。ＭＰＵ２がＲＥＦ１３を設定すると、ＳＤＲＡＭ制御手段１０は、設定された間隔で定期的にオートリフレッシュコマンドを発行する。
【０１２５】
ＳＥＬＦ１４は、セルフリフレッシュコマンドを発行するレジスタである。ＭＰＵ２がＳＥＬＦ１４をセットすると、ＳＤＲＡＭ制御手段１０は、ＣＫＥ＿Ｓ信号１００を非アクティブＬｏｗにするとともに、セルフリフレッシュコマンドを発行し、ＳＥＬＦＲ信号１０４を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える。
【０１２６】
ＣＫＥＳＥＴ１５は、ＳＤＲＡＭ３のＣＫＥ信号１１０のアクティブ／非アクティブを選択するレジスタである。ＣＫＥ信号生成手段１１は、ＣＫＥＳＥＴ１５とＢＵＰ信号４１とＣＫＥ＿Ｓ信号１００との状態に基づき、ＣＫＥ信号１１０のＨｉｇｈ／Ｌｏｗを決定する。
【０１２７】
ＩＮＩＴＳ１６は、ＩＮＩＴＳＥＴ１２の設定によって実行されるＳＤＲＡＭ３の初期化が完了したことを示すフラグレジスタである。ＩＮＩＴＳ１６の初期状態は０であり、ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３の初期化完了後にＩＮＩＴＳ１６を１に切り替える。
【０１２８】
ＳＥＬＦＳ１７は、ＳＥＬＦ１４のセットによって実行されるＳＤＲＡＭ３のセルフリフレッシュ遷移が完了したことを示すフラグレジスタである。ＳＥＬＦＳ１７の初期状態は０であり、ＳＤＲＡＭ制御手段１０は、ＳＤＲＡＭ３のセルフリフレッシュ遷移完了後にＳＥＬＦＳ１７を１に切り替える。
【０１２９】
本メモリ制御システムにおいて、主電源停電時にバックアップ電源から電力を供給する部分は、点線６で囲まれたＳＤＲＡＭ３と電源監視手段４とに限定される。バックアップ制御機能を有しているＳＤＲＡＭコントローラ１には、バックアップ電源から電力を供給する必要はない。
【０１３０】
本メモリ制御システムは、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５とＳＤＲＡＭ３とその他の図示していないモジュールを１つのチップに内蔵したシステムＬＳＩの形で実現してもよい。又は、ＭＰＵ２とＳＤＲＡＭコントローラ１に加えて、ＲＯＭ５やその他の図示していないモジュールとさらにＳＤＲＡＭ３を１つのパッケージに内蔵したマルチチップモジュールの形で実現してもよい。
【０１３１】
本メモリ制御システムでは、ＭＰＵ２のデジタル出力ポートを用いて電源監視手段４にＳＤＲＡＭ３の初期化完了やＳＤＲＡＭ３のセルフリフレッシュ遷移完了を通知しているが、ここでは図示していないデジタル出力ポート手段をバス２０に接続して用いてもよいし、デジタル出力ポートの代わりにシリアル通信手段やパラレル通信手段を用いてもよい。
【０１３２】
本メモリ制御システムでは、ＭＰＵ２のデジタル出力ポートを用いて電源監視手段４にＳＤＲＡＭ３の初期化完了やＳＤＲＡＭ３のセルフリフレッシュ遷移完了を通知しているが、実施形態４で示したＩＮＩＴ信号１０１又はＳＥＬＦＲ信号１０４を用いてＳＤＲＡＭ３の初期化完了又はＳＤＲＡＭ３のセルフリフレッシュ遷移完了のいずれか一方を電源監視手段４に通知してもよい。
【０１３３】
なお、実施形態５における電源監視手段４は、デジタル出力ポートＤＯＡ２０１の状態に関わらず、デジタル出力ポートＤＯＢ２０２がアクティブＨｉｇｈに切り替わったことを検知してＢＵＰ信号４１をアクティブＨｉｇｈにしてもよい。この場合、ＳＤＲＡＭ３はセルフリフレッシュ状態になる前に初期化されているものとみなす。この機能により、デジタル出力ポートＤＯＡ２０１が不要になる。
【０１３４】
図１１は、電源復電時にＭＰＵ２が実行するＳＤＲＡＭ初期化プログラムの基本的処理手順を示すフローチャートである。
【０１３５】
ＳＤＲＡＭ３がバックアップ状態であるかないか、すなわち、ＢＵＰ信号４１がＨｉｇｈかＬｏｗかに関わらず、ＳＤＲＡＭ初期化プログラムの基本的処理手順は同じである。
【０１３６】
まず、ＣＫＥＳＥＴ１５をセットする（１１１０）。ＳＤＲＡＭ３がバックアップ状態であり、ＢＵＰ信号４１がＨｉｇｈであれば、この時にＣＫＥ信号１１０がＬｏｗからＨｉｇｈになり、セルフリフレッシュが解除される。
【０１３７】
次に、ＩＮＩＴＳＥＴ１２を設定し（１１２０）、ＳＤＲＡＭ３の初期化を開始する。
【０１３８】
次に、ＩＮＩＴＳ１６を定期的に読出し（１１３０）、ＩＮＩＴＳ１６に１がセットされた、すなわち、ＳＤＲＡＭ３の初期化が完了したことを確認して、デジタル出力ポートＤＯＡ２０１を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える（１１４０）。
【０１３９】
最後に、ＲＥＦ１３を設定し（１１５０）、ＳＤＲＡＭ３のオートリフレッシュを開始する。なお、ＲＥＦ１３の設定（１１５０）は、ＩＮＩＴＳＥＴ１２の設定（１１２０）の次に実行してもよい。
【０１４０】
図１２は、電源停電前にＭＰＵ２が実行するＳＤＲＡＭセルフリフレッシュ遷移プログラムの基本的処理手順を示すフローチャートである。
【０１４１】
電源監視手段４が主電源の電圧低下を検知すると、ノンマスカラブルインタラプトＭＮＩ＿信号４０をアクティブＬｏｗにしてＭＰＵ２に通知する。ＭＰＵ２は主電源が停電すると判断して、本ＳＤＲＡＭセルフリフレッシュ遷移プログラムを実行する。
【０１４２】
まず、ＳＥＬＦ１４をセットし（１２１０）、ＳＤＲＡＭ３のセルフリフレッシュ遷移を開始する。
【０１４３】
次に、ＳＥＬＦＳ１７を定期的に読出し（１２２０）、ＳＥＬＦＳ１７に１がセットされた、すなわち、ＳＤＲＡＭ３のセルフリフレッシュ遷移が完了したことを確認して、デジタル出力ポートＤＯＢ２０２を非アクティブＬｏｗからアクティブＨｉｇｈに切り替える（１２３０）。
【０１４４】
以上説明したように、本発明の実施形態によれば、ＳＤＲＡＭのバックアップ制御機能を有するＳＤＲＡＭコントローラにおいて、ＣＫＥ信号の元信号とバックアップ状態を示す信号ＢＵＰとＣＫＥセットフラグとからＣＫＥ信号のレベルを決定するので、ＳＤＲＡＭのセルフリフレッシュモードへの遷移だけでなく、セルフリフレッシュモードからの解除を任意のタイミングで実行できるので、セルフリフレッシュモードの解除からオートリフレッシュ開始までの時間に関する規定を満足するようなバックアップ制御を容易に実現できる。
【０１４５】
また、バックアップ制御機能を有しているＳＤＲＡＭコントローラにバックアップ電源から電力を供給する必要がないので、消費電力をより一層削減できる。
【０１４６】
さらに、バックアップ制御に必要な回路を内蔵した結果、外付け回路が不要となり、ＳＤＲＡＭを高速動作させることができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明による本発明によるメモリ制御システムの実施形態１の系統構成を示すブロック図である。
【図２】ＣＫＥ信号生成手段１１が出力するＣＫＥのレベルを示す図表である。
【図３】電源が復電した時にＭＰＵ２が実行するＳＤＲＡＭ初期化プログラムの基本的処理手順を示すフローチャートである。
【図４】４バーストライト実行中にセルフリフレッシュ制御レジスタＳＥＬＦ１４のセットによって実行されるＳＥＬＦコマンドの発行処理手順を示すタイムチャートである。
【図５】ＳＤＲＡＭ３が非バックアップ状態である時に電源が復電しリセットが解除された後のＳＤＲＡＭ初期化処理手順を示すタイムチャートである。
【図６】ＳＤＲＡＭ３がバックアップ状態である時に電源が復電しリセットが解除された後のＳＤＲＡＭ初期化処理手順を示すタイムチャートである。
【図７】本発明による本発明によるメモリ制御システムの実施形態２の系統構成を示すブロック図である。
【図８】本発明による本発明によるメモリ制御システムの実施形態３の系統構成を示すブロック図である。
【図９】本発明によるメモリ制御システムの実施形態４の系統構成を示すブロック図である。
【図１０】本発明によるメモリ制御システムの実施形態５の系統構成を示すブロック図である。
【図１１】本発明によるメモリ制御システムの実施形態５において電源復電時にＭＰＵ２が実行するＳＤＲＡＭ初期化プログラムの基本的処理手順を示すフローチャートである。
【図１２】本発明によるメモリ制御システムの実施形態５において電源停電前にＭＰＵ２が実行するＳＤＲＡＭセルフリフレッシュ遷移プログラムの基本的処理手順を示すフローチャートである。
【符号の説明】
【０１４８】
１  ＳＤＲＡＭコントローラ
２  マイクロプロセッサＭＰＵ
３  シンクロナスＤＲＡＭ(ＳＤＲＡＭ)
４  電源監視手段
５  リードオンリメモリＲＯＭ
６  点線
７  リセット手段
１０  ＳＤＲＡＭ制御手段
１１  クロックイネーブルＣＫＥ信号生成手段
１２  ＳＤＲＡＭ設定レジスタＩＮＩＴＳＥＴ
１３  リフレッシュ間隔設定レジスタＲＥＦ
１４  セルフリフレッシュ制御レジスタＳＥＬＦ
１５  クロックイネーブルセットレジスタＣＫＥＳＥＴ
１６  バックアップ状態フラグＳＢＰ
１１１  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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