(57)【要約】      （修正有）【課題】出力インピーダンスの利得による変動を抑制しつつ所望の利得差を得るために必要なトランジスタのサイズ（数）を縮小することが可能な増幅回路を提供する。【解決手段】本発明に係る増幅回路１００は、第１、２の主電流が流れるように信号入力端子に所望の電圧が印加された第１、２の主トランジスタ２、４と、第１、２の入力信号が入力される第１、２の信号入力トランジスタ５、６と、第１の制御信号Ｓ１が入力される第１、２の高利得補助トランジスタ７、８と、第２の制御信号Ｓ２が入力される第１、２の低利得補助トランジスタ９、１０とを備える。低利得時において第１、第２の入力信号Ｖｉｎｐ、Ｖｉｎｎから変換された信号電流は第１、第２の出力端子１１、１２で差動の反対側に逆相で加算され、信号電流差分しか第１、第２の出力端子１１、１２から取り出されず利得は小さくなる。【選択図】図１
2008016927.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された信号を増幅し出力端子から信号を出力し、利得を調整可能な増幅回路であって、
一端が電源電位に接続され、第１の主電流が流れるように信号入力端子に所望の電圧が印加された、第１の主トランジスタと、
一端が前記電源電位に接続され、第２の主電流が流れるように信号入力端子に所望の電圧が印加された、前記第１の主トランジスタと同じ導電型の第２の主トランジスタと、
第１の入力信号が入力される第１の入力端子と、
前記第１の入力信号を反転させた第２の入力信号が入力される第２の入力端子と、
一端が前記第１の主トランジスタの他端に接続され、他端が接地電位に接続され、前記第１の入力端子を介して信号入力端子に前記第１の入力信号が入力され、前記第１の主トランジスタと同じ導電型の第１の信号入力トランジスタと、
一端が前記第２の主トランジスタの他端に接続され、他端が前記接地電位に接続され、前記第２の入力端子を介して信号入力端子に前記第２の入力信号が入力され、前記第１の主トランジスタと同じ導電型の第２の信号入力トランジスタと、
一端が前記第１の主トランジスタの一端に接続され、他端が前記第１の主トランジスタの他端に接続され、信号入力端子に第１の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第１の高利得補助トランジスタと、
一端が前記第２の主トランジスタの一端に接続され、他端が前記第２の主トランジスタの他端に接続され、信号入力端子に第１の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第２の高利得補助トランジスタと、
一端が前記第２の主トランジスタの一端に接続され、他端が前記第１の主トランジスタの他端に接続され、信号入力端子に前記第１の制御信号を反転させた第２の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第１の低利得補助トランジスタと、
一端が前記第１の主トランジスタの一端に接続され、他端が前記第２の主トランジスタの他端に接続され、信号入力端子に前記第２の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第２の低利得補助トランジスタと、
前記第１の主トランジスタの一端に接続された第１の出力端子と、
前記第２の主トランジスタの一端に接続された第２の出力端子と、備える
ことを特徴とする増幅回路。
【請求項２】
それぞれの前記トランジスタは、バイポーラトランジスタであり、
前記第１の主トランジスタ、および前記第２の主トランジスタは、面積が同じであり、
前記第１の高利得補助トランジスタ、前記第１の低利得補助トランジスタ、前記第２の高利得補助トランジスタ、および前記第２の低利得補助トランジスタは、面積が同じである
ことを特徴とする増幅回路。
【請求項３】
それぞれの前記トランジスタは、ＭＯＳトランジスタであり、
前記第１の主トランジスタ、および前記第２の主トランジスタは、チャネル長さとチャネル幅の比が同じであり、
前記第１の高利得補助トランジスタ、前記第１の低利得補助トランジスタ、前記第２の高利得補助トランジスタ、および前記第２の低利得補助トランジスタは、チャネル長さとチャネル幅の比が同じである
ことを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記第１の制御信号の入力を受けて、反転した前記第２の制御信号を出力するインバータと、
前記インバータの時定数と同じ時定数を有し、前記第１の制御信号の入力を受けて、遅延させた前記第１の制御信号を出力する遅延回路と、をさらに備える
ことを特徴とする請求項１ないし３の何れかに記載の増幅回路。
【請求項５】
前記第２の制御信号の入力を受けて、反転した前記第１の制御信号を出力するインバータと、
前記インバータの時定数と同じ時定数を有し、前記第２の制御信号の入力を受けて、遅延させた前記第２の制御信号を出力する遅延回路と、をさらに備える
ことを特徴とする請求項１ないし３の何れかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子に入力された信号を増幅し出力端子から信号を出力し、利得を調整可能な増幅回路に関する。
【背景技術】
【０００２】
従来、増幅回路には、複数の利得値の増幅作用を持ち、それらを切り替える機能を持つことが要求されている。
【０００３】
従来の利得切り替え機能を持った増幅回路には、複数のカスコード接続のトランジスタを使って電流信号をベース接地 ( もしくはゲート接地 ) トランジスタの電流比 ( = 面積比 ) によって利得差を作り出すものがある（例えば、特許文献１参照。）。
【０００４】
上記従来の増幅回路は、高利得時には、全電流信号を出力端子から取り出す。一方、低利得時には、増幅回路は、全電流信号のうち必要な電流信号のみ出力端子へ取り出す。そして、残りの電流信号は、他の端子に流れることとなる。
【０００５】
上記従来の増幅回路において、高利得時の出力端子に流れる電流信号をIout1、低利得時の出力端子に流れる電流信号をIout2とすると、Ｎ：1の電流比は式１のようになる。
【数１】
2008016927.tif 000003
【０００６】
ここで、所望の電流比(=トランジスタ面積比=利得差)を得るために必要なトランジスタ数Ｎ1totalは、式２で示される。
【数２】
2008016927.tif 000004
【０００７】
式２に示されるように、所望の利得差を得るためには２Ｎ−１個のトランジスタが必要である。したがって、大きな利得差を得るためには、ベース接地 ( もしくはゲート接地 ) トランジスタのサイズを大きくしなければならないという問題があった。
【０００８】
また、出力端子から見たトランジスタは、高利得時では、Ｎ個のトランジスタが動作しているが、低利得時には1個のみ動作し、Ｎ−１個のトランジスタは動作していない。このように、利得設定により出力から見た様子が異なり、トランジスタ自体の寄生素子の様子がかわり出力のインピーダンスが利得によって変動するという問題があった。
【特許文献１】特開２００１−１６８６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、出力インピーダンスの利得による変動を抑制しつつ所望の利得差を得るために必要なトランジスタのサイズ（数）を縮小することが可能な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る増幅回路は、入力端子に入力された信号を増幅し出力端子から信号を出力し、利得を調整可能な増幅回路であって、一端が電源電位に接続され、第１の主電流が流れるように信号入力端子に所望の電圧が印加された、第１の主トランジスタと、一端が前記電源電位に接続され、第２の主電流が流れるように信号入力端子に所望の電圧が印加された、前記第１の主トランジスタと同じ導電型の第２の主トランジスタと、第１の入力信号が入力される第１の入力端子と、前記第１の入力信号を反転させた第２の入力信号が入力される第２の入力端子と、一端が前記第１の主トランジスタの他端に接続され、他端が接地電位に接続され、前記第１の入力端子を介して信号入力端子に前記第１の入力信号が入力され、前記第１の主トランジスタと同じ導電型の第１の信号入力トランジスタと、一端が前記第２の主トランジスタの他端に接続され、他端が前記接地電位に接続され、前記第２の入力端子を介して信号入力端子に前記第２の入力信号が入力され、前記第１の主トランジスタと同じ導電型の第２の信号入力トランジスタと、一端が前記第１の主トランジスタの一端に接続され、他端が前記第１の主トランジスタの他端に接続され、信号入力端子に第１の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第１の高利得補助トランジスタと、一端が前記第２の主トランジスタの一端に接続され、他端が前記第２の主トランジスタの他端に接続され、信号入力端子に第１の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第２の高利得補助トランジスタと、一端が前記第２の主トランジスタの一端に接続され、他端が前記第１の主トランジスタの他端に接続され、信号入力端子に前記第１の制御信号を反転させた第２の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第１の低利得補助トランジスタと、一端が前記第１の主トランジスタの一端に接続され、他端が前記第２の主トランジスタの他端に接続され、信号入力端子に前記第２の制御信号が入力され、前記第１の主トランジスタと同じ導電型の第２の低利得補助トランジスタと、前記第１の主トランジスタの一端に接続された第１の出力端子と、前記第２の主トランジスタの一端に接続された第２の出力端子と、備えることを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係る増幅回路によれば、出力インピーダンスの利得による変動を抑制しつつ所望の利得差を得るために必要なトランジスタのサイズ（数）を縮小することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
図１は、本発明の一態様である実施例１に係る高利得動作時の増幅回路の回路構成を示す図である。また、図２は、本発明の一態様である実施例１に係る低利得動作時の増幅回路の回路構成を示す図である。
【００１４】
図１、図２に示すように、増幅回路１００は、一端（コレクタ）が負荷１を介して電源電位ＶＣＣに接続され、第１の主電流ｉａ１が流れるように信号入力端子（ベース）に所望の電圧が印加された、ＮＰＮ型バイポーラトランジスタである第１の主トランジスタ２と、一端（コレクタ）が負荷３を介して電源電位ＶＣＣに接続され、第２の主電流ｉａ２が流れるように信号入力端子（ベース）に所望の電圧が印加された、ＮＰＮ型バイポーラトランジスタである第２の主トランジスタ４とを備える。
【００１５】
なお、ここでは、第１の主電流ｉａ１と第２の主電流１ａ２の値は等しい。また、第１の主トランジスタ２、および第２の主トランジスタ４は、面積が同じである。
【００１６】
また、第１の主トランジスタ２、および第２の主トランジスタ４は、回路的に等価であれば、複数のトランジスタを接続して構成するようにしてもよい。
【００１７】
また、増幅回路１００は、第１の入力信号Ｖｉｎｐが入力される第１の入力端子１５と、第１の入力信号Ｖｉｎｐを反転させた第２の入力信号が入力される第２の入力端子１６とを備える。
【００１８】
また、増幅回路１００は、一端（コレクタ）が第１の主トランジスタ２の他端（エミッタ）に接続され、他端（エミッタ）が接地電位ＶＥＥに接続され、第１の入力端子１５を介して信号入力端子（ベース）に第１の入力信号Ｖｉｎｐが入力され、第１の主トランジスタ２と同じＮＰＮ型バイポーラトランジスタである第１の信号入力トランジスタ５と、一端（コレクタ）が第２の主トランジスタ４の他端（エミッタ）に接続され、他端（エミッタ）が接地電位ＶＥＥに接続され、第２の入力端子１６を介して信号入力端子（ベース）に第２の入力信号Ｖｉｎｎが入力され、第１の主トランジスタ２と同じＮＰＮ型バイポーラトランジスタである第２の信号入力トランジスタ６とを備える。
【００１９】
また、増幅回路１００は、一端（コレクタ）が第１の主トランジスタ２の一端（コレクタ）に接続され、他端（エミッタ）が第１の主トランジスタ２の他端（エミッタ）に接続され、信号入力端子（ベース）に第１の制御信号Ｓ１が入力され、第１の主トランジスタ２と同じＮＰＮ型バイポーラトランジスタである第１の高利得補助トランジスタ７と、一端（コレクタ）が第２の主トランジスタ４の一端（コレクタ）に接続され、他端（エミッタ）が第２の主トランジスタ４の他端（エミッタ）に接続され、信号入力端子（ベース）に第１の制御信号Ｓ１が入力され、第１の主トランジスタと同じＮＰＮ型バイポーラトランジスタである第２の高利得補助トランジスタ８とを備える。
【００２０】
また、増幅回路１００は、一端（コレクタ）が第２の主トランジスタ４の一端（コレクタ）に接続され、他端（エミッタ）が第１の主トランジスタ２の他端（エミッタ）に接続され、信号入力端子（ベース）に第１の制御信号Ｓ１を反転させた第２の制御信号Ｓ２が入力され、第１の主トランジスタ２と同じＮＰＮ型バイポーラトランジスタである第１の低利得補助トランジスタ９と、一端（コレクタ）が第１の主トランジスタ２の一端（コレクタ）に接続され、他端（エミッタ）が第２の主トランジスタ４の他端（エミッタ）に接続され、信号入力端子（ベース）に第２の制御信号Ｓ２が入力され、第１の主トランジスタ２と同じＮＰＮ型バイポーラトランジスタである第２の低利得補助トランジスタ１０とを備える。
【００２１】
なお、第１の高利得補助トランジスタ７、第１の低利得補助トランジスタ９、第２の高利得補助トランジスタ８、および第２の低利得補助トランジスタ１０は、面積が同じである。
【００２２】
また、ここでは、第１の高利得補助トランジスタ７、第１の低利得補助トランジスタ９に流れる第１の補助電流ｉｂ１の値と、第２の高利得補助トランジスタ８、第２の低利得補助トランジスタ１０に流れる第２の補助電流ｉｂ２の値とが等しくなるように設定される。
【００２３】
また、第１の高利得補助トランジスタ７、第１の低利得補助トランジスタ９、第２の高利得補助トランジスタ８、および第２の低利得補助トランジスタ１０は、回路的に等価であれば、複数のトランジスタを接続して構成するようにしてもよい。
【００２４】
また、増幅回路１００は、第１の主トランジスタ２の一端（コレクタ）に接続され、電圧信号を出力する第１の出力端子１１と、第２の主トランジスタ４の一端（コレクタ）に接続され、電圧信号を出力する第２の出力端子１２と備える。
【００２５】
また、増幅回路１００は、第１の制御信号Ｓ１の入力を受けて、反転した第２の制御信号Ｓ２を出力するインバータ１３と、このインバータ１３の時定数と同じ時定数を有し、第１の制御信号Ｓ１の入力を受けて、遅延させた第１の制御信号Ｓ１を出力する遅延回路１４とをさらに備える。
【００２６】
ここで、インバータ１３により第１の制御信号Ｓ１を反転させ第２の制御信号Ｓ２を生成する場合、遅延回路１４により、第１の制御信号Ｓ１が切り替わる（例えば、“Ｈｉｇｈ”、“Ｌｏｗ”が切り替わる）タイミングと第２の制御信号Ｓ２が切り替わる（例えば、“Ｈｉｇｈ”、“Ｌｏｗ”が切り替わる）タイミングが同じになる。
【００２７】
すなわち、例えば、第１の高利得補助トランジスタ７のオン/オフが切り替わる動作と第１の低利得補助トランジスタ９のオン/オフが切り替わる動作とが、同時に行われることとなる。
【００２８】
したがって、第１、第２の制御信号Ｓ１、Ｓ２の切り替わり時の、第１の主トランジスタ２における第１の主電流ｉａ１の変化を抑制することができる。
【００２９】
なお、第２の主トランジスタ２、第２の高利得補助トランジスタ８、第２の低利得補助トランジスタ１０における動作についても同様である。
【００３０】
また、本実施例においては、バイポーラトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタについても同様に適用できる。この場合、信号入力端子がゲートに相当する。
【００３１】
そして、それぞれのトランジスタ２、４ないし１０が、ＭＯＳトランジスタである場合は、第１の主トランジスタ２、および第２の主トランジスタ４は、チャネル長さとチャネル幅の比が同じである。
【００３２】
さらに、第１の高利得補助トランジスタ７、第１の低利得補助トランジスタ９、第２の高利得補助トランジスタ８、および第２の低利得補助トランジスタ１０は、チャネル長さとチャネル幅の比が同じである。
【００３３】
また、本実施例においては、バイポーラトランジスタは、ＮＰＮ型のバイポーラトランジスタを用いて説明したが、ＰＮＰ型のバイポーラトランジスタについても、極性を逆にすることにより同様に適用が可能である。
【００３４】
また、図３は、本発明の一態様である実施例１に係る高利得動作時の増幅回路の他の回路構成を示す図である。図４は、本発明の一態様である実施例１に係る低利得動作時の増幅回路の他の回路構成を示す図である。
【００３５】
図３、図４に示すように、インバータと遅延回路とを入れ替えて、増幅回路１００が、第２の制御信号Ｓ２の入力を受けて、反転した第１の制御信号Ｓ１を出力するインバータ１８と、このインバータ１８の時定数と同じ時定数を有し、第２の制御信号Ｓ２の入力を受けて、遅延させた第２の制御信号Ｓ２を出力する遅延回路１７とをさらに備えるようにしてもよい。
【００３６】
次に、以上のような構成を有する増幅回路１００の利得、トランジスタのサイズ（数）Ｎに関して説明する。
【００３７】
高利得時には、図１に示すように、増幅回路１００において、第１、第２の制御信号Ｓ１、Ｓ２の入力に応じて、第１、第２の高利得補助トランジスタ７、８がオンするとともに第１、第２の低利得補助トランジスタ９、１０がオフする。これにより、出力電流ｉｏｕｔ１ｎ（第１の主電流ｉａ１＋第１の補助電流ｉｂ１）が負荷１に流れ、出力電流ｉｏｕｔ１ｐ（第２の主電流ｉａ２＋第２の補助電流ｉｂ２）が負荷２に流れる。
【００３８】
一方、低利得時は、図２に示すように、増幅回路１００において、第１、第２の制御信号Ｓ１、Ｓ２の入力に応じて、第１、第２の高利得補助トランジスタ７、８がオフするとともに第１、第２の低利得補助トランジスタ９、１０がオンする。これにより、出力電流ｉｏｕｔ２ｎ（第１の主電流ｉａ１−第２の補助電流ｉｂ２）が負荷１に流れ、出力電流ｉｏｕｔ２ｐ（第２の主電流ｉａ２−第１の補助電流ｉｂ１）が負荷２に流れる。
【００３９】
すなわち、低利得時において第１、第２の入力信号Ｖｉｎｐ、Ｖｉｎｎから変換された信号電流は第１、第２の出力端子１１、１２で差動の反対側に逆相で加算され、信号電流差分しか第１、第２の出力端子１１、１２から取り出されず利得は小さくなる。
【００４０】
ここで、高利得時の第１、第２の出力端子１１、１２に流れる電流信号をＩｏｕｔ１、低利得時の出力端子に流れる電流信号をＩｏｕｔ２とする。また、第１、第２の主トランジスタ２、４のサイズを０．５＊（Ｎ＋１）とする。第１、第２の高利得補助トランジスタ、第１、第２の低利得補助トランジスタのサイズを０．５＊（Ｎ−１）とする。この場合に、増幅回路１００の利得に関して、以下の式３が成立する。
【数３】
2008016927.tif 000005
【００４１】
この場合、上記Ｎ：１の比を得るのに必要な全体のトランジスタのサイズＮ２ｔｏｔａｌは、式４に示される。
【数４】
2008016927.tif 000006
【００４２】
式４に示すように、Ｎを大きくする ( 電流比を大きくする ) ことにより、所望の電流利得を得るのに必要なトランジスタサイズを、従来と比較して、１／４程度小さくすることができる。
【００４３】
また、以上のように増幅回路１００が構成されることにより、出力端子側から見た場合、高利得時、低利得時ともにＮ個のトランジスタが動作し、０．５＊（Ｎ−１）個のトランジスタが動作しないこととなる。このように、利得設定の切替によっても、出力から見た動作するトランジスタおよび動作しないトランジスタのサイズ（数）が同じである。すなわち、出力インピーダンスの変動が利得設定によって抑えられる。
【００４４】
以上のように、本実施例に係る増幅回路によれば、出力インピーダンスの利得による変動を抑制しつつ所望の利得差を得るために必要なトランジスタのサイズ（数）を縮小することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一態様である実施例１に係る高利得動作時の増幅回路の回路構成を示す図である。
【図２】本発明の一態様である実施例１に係る低利得動作時の増幅回路の回路構成を示す図である。
【図３】本発明の一態様である実施例１に係る高利得動作時の増幅回路の他の回路構成を示す図である。
【図４】本発明の一態様である実施例１に係る低利得動作時の増幅回路の他の回路構成を示す図である。
【符号の説明】
【００４６】
１  負荷
２  第１の主トランジスタ
３  負荷
４  第２の主トランジスタ
５  第１の信号入力トランジスタ
６  第２の信号入力トランジスタ
７  第１の高利得補助トランジスタ
８  第２の高利得補助トランジスタ
９  第１の低利得補助トランジスタ
１０  第２の低利得補助トランジスタ
１１  第１の出力端子
１２  第２の出力端子
１３  インバータ
１４  遅延回路
１５  第１の入力端子
１６  第２の入力端子
１７  遅延回路
１８  インバータ
１００  増幅回路
【図１】
2008016927.tif 000007
【図２】
2008016927.tif 000008
【図３】
2008016927.tif 000009
【図４】
2008016927.tif 000010