(57)【要約】【課題】  半導体基板の平坦性を確保しつつ寄生抵抗を十分に低減した半導体装置を提供することを目的とする。【解決手段】  半導体基板１００と、半導体基板１００表面に形成されたダミーアクティブ層１０３と、ダミーアクティブ層１０３が形成された半導体基板１００表面上に形成されたシールド絶縁膜１０９と、シールド絶縁膜１０９上に形成されたシールド層１１０と、半導体基板１００上にシールド絶縁膜１０９及びシールド層１１０を覆うように形成された層間絶縁層１１１と、層間絶縁層１１１上に、シールド層１１０上方に位置するように形成された導体パッド１１４とを備えることにより、半導体基板１００のＣＭＰによる平坦化を安定させつつ寄生抵抗を十分に低減した半導体装置を提供する。【選択図】図１
2008311484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成されたダミーアクティブ層と、
前記ダミーアクティブ層上に形成されたシールド絶縁膜と、
前記シールド絶縁膜上に形成されたシールド層と、
前記半導体基板上に前記シールド絶縁膜及び前記シールド層を覆うように形成された層間絶縁層と、
前記シールド層上方に位置するように前記層間絶縁層上に形成された導体パッドと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体基板表面には更にフィールド層が形成されており、前記シールド絶縁膜は前記ダミーアクティブ層及び前記フィールド層上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板及び前記シールド層は、グランド電位であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記シールド層はポリシリコン層であり、その表面にシリサイド層を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記シールド絶縁膜下の前記フィールド層表面は、前記ダミーアクティブ層によって一辺３０ｎｍ以上かつ６０ｎｍ以下の短形状に区画されることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板の一部をエッチング除去して、前記半導体基板表面に溝を形成する工程と、
前記半導体基板上及び前記溝内部にフィールド層を形成する工程と、
前記溝外部の前記フィールド層を研磨除去して前記半導体基板を露出させ、前記半導体基板表面に素子形成領域及びダミーアクティブ層をそれぞれ形成する工程と、
前記素子形成領域及び前記ダミーアクティブ層に不純物イオンを注入する工程と、
前記素子形成領域及び前記ダミーアクティブ層形成領域を含む前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と、
前記導電層をエッチング加工して、前記素子形成領域上に位置する前記絶縁膜上にゲート電極を、前記ダミーアクティブ層上に位置する前記絶縁膜上にシールド層をそれぞれ形成する工程と、
前記ゲート電極及び前記シールド層をマスクにして前記絶縁膜をエッチング加工し、前記ゲート電極下にゲート絶縁膜、前記シールド層下にシールド絶縁膜を形成する工程と、
前記半導体基板上に、前記ゲート電極及び前記シールド層を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層上に、前記シールド層上方に位置するように導体パッドを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特に高周波信号入力部を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高周波回路、特にローノイズアンプなどの半導体装置を安定して動作させるためには、半導体基板の寄生抵抗を低減することが重要とされている。
【０００３】
半導体基板の寄生抵抗の低減を図った半導体装置として、層間絶縁層上に形成された信号入力部である導体パッドの下方において、グランドに接地されたシールド層、例えば表面にシリサイド層を有するポリシリコン層を、素子の形成と同一工程により半導体基板上に形成した半導体装置が知られている（例えば、特許文献１参照）。
【０００４】
しかし、この従来の半導体装置では、導体パッド下方のシールド層下の半導体基板表面が全てＳＴＩ（Shallow trench isolation）等のフィールド層であるため、半導体装置の製造工程の中でＣＭＰ（Chemical mechanical polishing）により半導体基板の平坦化を行う際、半導体基板の平坦性を十分に確保することができない。
【０００５】
これに対し、導体パッド下方のフィールド層が形成された半導体基板表面に一定の範囲でダミーアクティブ層を形成することによって、ＣＭＰによる半導体基板の平坦化を安定させ、さらにダミーアクティブ層表面にシリサイド層を形成することによって半導体基板の寄生抵抗の低減を図った半導体装置が知られている（例えば、特許文献２参照。）。
【０００６】
しかしながら、この従来の半導体装置では、入力された高周波信号の一部が、平坦性を高めるために半導体基板表面に形成したダミーアクティブ層を経由し半導体基板内部に漏洩してしまうため、半導体基板の寄生抵抗を十分に低減することができない恐れがある。
【特許文献１】特開２０００−２２３５８４号（図６）
【特許文献２】特開２００３−２２４１８９号（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点を解決するためになされたもので、半導体基板の平坦性を確保しつつ寄生抵抗を十分に低減した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板表面に形成されたダミーアクティブ層と、前記ダミーアクティブ層上に形成されたシールド絶縁膜と、前記シールド絶縁膜上に形成されたシールド層と、前記半導体基板上に前記シールド絶縁膜及び前記シールド層を覆うように形成された層間絶縁層と、前記シールド層上方に位置するように前記層間絶縁層上に形成された導体パッドと、を備えたことを特徴とする。
【０００９】
また、本発明の別の態様の半導体装置の製造方法は、半導体基板の一部をエッチング除去して、前記半導体基板表面に溝を形成する工程と、前記半導体基板上及び前記溝内部にフィールド層を形成する工程と、前記溝外部の前記フィールド層を研磨除去して前記半導体基板を露出させ、前記半導体基板表面に素子形成領域及びダミーアクティブ層をそれぞれ形成する工程と、前記素子形成領域及び前記ダミーアクティブ層に不純物イオンを注入する工程と、前記素子形成領域及び前記ダミーアクティブ層形成領域を含む前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程と、前記導電層をエッチング加工して、前記素子形成領域上に位置する前記絶縁膜上にゲート電極を、前記ダミーアクティブ層上に位置する前記絶縁膜上にシールド層をそれぞれ形成する工程と、前記ゲート電極及び前記シールド層をマスクにして前記絶縁膜をエッチング加工し、前記ゲート電極下にゲート絶縁膜、前記シールド層下にシールド絶縁膜を形成する工程と、前記半導体基板上に、前記ゲート電極及び前記シールド層を覆うように層間絶縁層を形成する工程と、前記層間絶縁層上に、前記シールド層上方に位置するように導体パッドを形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体基板の平坦性を確保しつつ寄生抵抗を十分に低減した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例】
【００１２】
まず、図１及び図２を参照して、本発明の実施例に係る半導体装置について説明する。図１は本実施例に係る半導体装置の断面図であり、図２は図１の導体パッド１１４部下方の半導体基板１００表面を示す平面図である。また図２に示す平面図は、理解を容易にするため、導体パッド１１４、層間絶縁層１１１、シールド層１１０及びシールド絶縁膜１０９を透視して示している。
【００１３】
本実施例に係る半導体装置は、半導体基板１００であるシリコン基板の表面に、シリコン酸化膜、シリコン窒化膜等の絶縁層が埋め込まれたＳＴＩ（フィールド層１０１）が形成されている。また半導体基板１００表面には、不純物イオンを含有した素子形成領域１０２、ダミーアクティブ層１０３及び基板電位取り出し領域１０４がそれぞれフィールド層１０１により区画されて形成されている。
【００１４】
ここでダミーアクティブ層１０３とは、後に説明するが、埋め込まれたフィールド層１０１の一部をＣＭＰにより研磨除去する際に、半導体基板１００全体の研磨特性を均一に調整して平坦性を向上するために形成されるダミーの拡散領域である。
【００１５】
素子形成領域１０２上には、複数の素子が形成されている。素子は、半導体基板１００上に形成されたゲート絶縁膜１０５、ゲート絶縁膜１０５上に形成されたゲート電極１０６、ゲート絶縁膜１０５側面及びゲート電極１０６側面に形成されたゲート側壁絶縁膜１０７、ゲート電極１０６の両側の半導体基板１００表面に形成されたダミーアクティブ層１０３と異なる導電型の不純物イオンを含有したソース／ドレイン領域（図示せず）によって構成されている。ここで、ゲート絶縁膜１０５には、例えばシリコン酸化膜、ゲート電極１０６には、例えばポリシリコン層、ゲート側壁絶縁膜１０７には、例えばシリコン窒化膜又はシリコン酸化膜が用いられている。またゲート電極１０６及びソース／ドレイン領域の抵抗を低減するため、ゲート電極１０６及びソース／ドレイン領域の表面には、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ２等のシリサイド層１０８が形成されている。なお、半導体装置外部への基板電位の取り出しを容易化するため、シリサイド層１０８は、基板電位取り出し領域１０４の表面にも形成されている。
【００１６】
また、フィールド層１０１及びダミーアクティブ層１０３が形成された半導体基板１００表面上には、入力される高周波信号の半導体基板１００内部への漏洩を防止して半導体基板１００の抵抗成分である寄生抵抗を低減するために、シールド絶縁膜１０９が形成され、さらにシールド絶縁膜１０９上にシールド層１１０が形成されている。本実施例で用いるシールド層１１０は、一般に使用されているシールド層１１０と同程度の形状とし、例えば平面形状が一辺１１０ｎｍ程度の短形状である平板形状とする。
【００１７】
このとき、シールド層１１０直下に位置する半導体基板１００表面領域は、シールド層１１０の平面形状と同様に一辺１１０ｎｍ程度の短形状となるが、この領域の一定以上の範囲にフィールド層１０１が形成されると、埋め込まれたフィールド層１０１をＣＭＰにより研磨除去する際に、半導体基板１００全体の平坦性を十分に確保することができなくなる。
【００１８】
つまり、本実施例において、素子形成領域１０２の表面がシリコンにより構成される一方で、シールド層１１０直下に位置する半導体基板１００表面領域の一定以上の範囲にシリコンと研磨レートの異なるフィールド層１０１が形成される場合、被研磨面となる半導体基板１００全面の一部に研磨レートが局所的に異なった部分が生じ、半導体基板１００全面において研磨特性を一定にすることができなくなる。その結果、ＣＭＰを用いて半導体基板１００全面を研磨する際、半導体基板１００の一部に研磨が十分に進行しない部分が生じ、半導体基板１００全体の平坦性を十分に確保することができなくなる。
【００１９】
従って、本実施例では、例えば図２に示したように、シールド層１１０下方の半導体基板１００表面に素子形成領域１０２と同様の研磨レートを有するダミーアクティブ層１０３を格子状に形成することにより、シールド層１１０下方の半導体基板１００表面に露出するフィールド層１０１の面積を低減して、半導体基板１００全面においてＣＭＰ研磨特性を一定にする。
【００２０】
シールド絶縁膜１０９は、後に説明するが、ゲート絶縁膜１０５と同時に形成することが可能である。そのため本実施例では、シールド絶縁膜１０９は、ゲート絶縁膜１０５と同様の厚さで、ゲート絶縁膜１０５と同様のシリコン酸化膜を用いて形成される。このとき、シールド絶縁膜１０９の厚さを、複数の素子のゲート絶縁膜１０５のうち最も厚みの大きいゲート絶縁膜１０５と同様の厚さとすれば、高周波信号の半導体基板１００への侵入を最も効果的に防止することができる。
【００２１】
またシールド層１１０についても、ゲート電極１０６の形成と同時に形成することが可能であり、そのため本実施例では、シールド層１１０はゲート電極１０６と同様の厚さで、ゲート電極１０６と同様のポリシリコン層を用いて形成される。さらに、シールド層１１０の表層にはゲート電極１０６表層のシリサイド層１０８と同様のシリサイド層１０８が形成されている。
【００２２】
半導体基板１００上には、シールド絶縁膜１０９、シールド層１１０及び素子を覆うように、シリコン酸化膜等を構成材料とする複数の層間絶縁層１１１が形成されている。この複数の層間絶縁層１１１間には、アルミニウム、タングステン又は銅等の金属材料を構成材料とする配線層１１２が形成されており、配線層１１２とシールド層１１０、配線層１１２と基板電位取り出し領域１０４及び配線層１１２とソース／ドレイン領域がそれぞれコンタクトプラグ１１３を介して電気的に接続されている。
【００２３】
さらに本実施例に係る半導体装置では、図示は省略するが、シールド層１１０が基板電位取り出し領域１０４とともにコンタクトプラグ１１３及び配線層１１２を通してグランドに接地されている。これにより、シールド層１１０と半導体基板１００がグランド電位となるため、半導体基板１００の抵抗成分である寄生抵抗を効果的に低減することができる。
【００２４】
層間絶縁層１１１上には、シールド層１１０の上方に位置するように半導体装置の入出力部である導体パッド１１４が形成されている。導体パッド１１４は、アルミニウム等の金属材料により構成されており、一般的に使用される導体パッド１１４と同程度のサイズ、つまり平面形状が一辺１００ｎｍ程度の短形状である平板形状とする。なおこのとき、導体パッド１１４に入力される高周波信号の半導体基板１００への漏洩を効果的に防止するため、導体パッド１１４は、その下面全体がシールド層１１０上方に位置するように配置されている。また一方、この導体パッド１１４に入力される高周波信号が基板電位取り出し領域１０４を経由して半導体基板１００に漏洩しないように、導体パッド１１４は、基板電位取り出し領域１０４の上方には位置しないように形成されている。
【００２５】
また図示は省略するが、導体パッド１１４には半導体装置とその外部との信号の伝達を行うボンディングワイヤが接続されている。さらに、導体パッド１１４は層間絶縁層１１１間に形成された多数の配線層及びコンタクトプラグを介して素子等と電気的に接続されている。
【００２６】
次に、図３を参照して、以上のような本実施例に係る半導体装置の製造方法を説明する。図３は本実施例に係る半導体装置の製造方法を示す工程断面図である。
【００２７】
はじめに、図３（ａ）に示すように、半導体基板１００であるシリコン基板表面にＳＴＩ（フィールド層１０１）を形成し、フィールド層１０１により半導体基板１００表面に素子形成領域１０２、ダミーアクティブ層１０３及び基板電位取り出し領域１０４をそれぞれ区画して形成する。
【００２８】
具体的には、まず半導体基板１００表面の素子形成領域１０２、ダミーアクティブ層１０３及び基板電位取り出し領域１０４が形成される部分を、シリコン酸化膜及びシリコン窒化膜によりマスクし、ＲＩＥ（Reactive Ion Etching）により半導体基板１００をエッチング除去して、半導体基板１００表面に溝１１５を形成する。
【００２９】
次に、ＣＶＤ（Chemical Vapor Deposition）法により、形成された溝１１５内部及びシリコン窒化膜等が形成された半導体基板１００上にフィールド層１０１、例えばシリコン酸化膜を堆積し、さらにＣＭＰ（Chemical Mechanical Polishing）により溝１１５外部のシリコン酸化膜及びシリコン窒化膜を研磨除去することにより半導体基板１００を露出し、半導体基板１００表面にフィールド層１０１、素子形成領域１０２及びダミーアクティブ層１０３をそれぞれ形成する。さらに、素子形成領域１０２及びダミーアクティブ層１０３に不純物イオンを注入して拡散領域を形成する。
【００３０】
このとき、従来技術のように半導体基板表面のフィールド層間にダミーアクティブ層を形成しない場合には、ＣＭＰによってシリコン酸化膜及びシリコン窒化膜を研磨除去して半導体基板が露出し始めた際、露出した半導体基板表面の素子分離領域とフィールド層近傍で研磨レートが大きく異なることから、半導体基板全面の研磨特性に悪影響を及ぼし、半導体基板の平坦性を十分に確保することができない恐れがある。
【００３１】
これに対し、本実施例では、半導体基板１００表面のフィールド層１０１間に所定の範囲でダミーアクティブ層１０３を形成しているため、ＣＭＰによってシリコン酸化膜及びシリコン窒化膜を研磨除去して半導体基板１００表面が露出し始めた場合でも、露出した半導体基板１００表面の素子分離領域とフィールド層１０１近傍の研磨レートをほぼ同等にすることができるため、半導体基板１００全面において研磨特性をほぼ一定に保つことができ、半導体基板１００の平坦性を十分に確保することができる。
【００３２】
次に、図３（ｂ）に示すように、半導体基板１００上に厚さを部分的に変更したシリコン酸化膜等の絶縁膜１１６を形成する。さらにこの絶縁膜１１６上に、例えばＣＶＤ法を用いてポリシリコン層を形成した後、ポリシリコン層に不純物イオンを注入して熱拡散させる。このようにして、絶縁膜１１６上に導電層１１７を形成する。なお、この導電層１１７の他の例として、ドープト゛ポリシリコン層、あるいはタングステン等の金属層を用いてもよい。
【００３３】
ここで、厚さが部分的に異なる絶縁膜１１６は、次のように形成する。半導体基板１００上に、例えばＣＶＤ法を用いて絶縁膜１１６を形成した後、フォトリソグラフィー法により素子形成領域１０２上の絶縁膜１１６の所定部分をエッチング除去し開口部を形成する。さらにその開口部下方の素子形成領域１０２上及び絶縁膜１１６上に、同一の絶縁膜１１６、本実施例ではシリコン酸化膜を形成する。このように絶縁膜１１６の部分エッチングと絶縁膜１１６の再形成を繰り返すことにより、素子形成領域１０２上において厚さが部分的に異なる絶縁膜１１６を形成することができる。
【００３４】
またここで、ダミーアクティブ層１０３を経由して半導体基板１００内部に漏洩する高周波信号を効果的に低減するため、ダミーアクティブ層１０３上の絶縁膜１１６を、素子領域上の絶縁膜１１６のうち最も厚みの大きい部分と同じ厚み、例えば６ｎｍ程度に形成することが好ましい。
【００３５】
次に、図３（ｃ）に示すように、絶縁膜１１６上の導電層１１７をフォトリソグラフィー法によりエッチング加工して、素子形成領域１０２上方にゲート電極１０６、ダミーアクティブ層１０３上方及びフィールド層１０１上方にシールド層１１０を形成する。このとき、本実施例のように複数のゲート電極１０６及びシールド層１１０を半導体基板１００上に形成する場合、それらを同一のエッチング工程により形成することができる。
【００３６】
さらに、ゲート電極１０６及びシールド層１１０をマスクにして絶縁膜１１６をエッチング加工し、ゲート電極１０６下にゲート絶縁膜１０５、シールド層１１０下にシールド絶縁膜１０９を形成する。この場合も、複数のゲート絶縁膜１０５及びシールド絶縁膜１０９を同一のエッチング工程により形成することができる。
【００３７】
続いて、半導体基板１００上及びゲート電極１０６上にシリコン酸化膜をＣＶＤ法等により形成して、さらにこのシリコン酸化膜をエッチバックすることにより、ゲート電極１０６及びゲート絶縁膜１０５の側壁にゲート側壁絶縁膜１０７を形成する。その後、半導体基板１００表面の素子形成領域１０２上にゲート電極１０６、ゲート絶縁膜１０５及びゲート側壁絶縁膜１０７をマスクにして、拡散領域と異なる導電型の不純物イオンを注入し、不純物イオンを熱拡散させることによってソース／ドレイン領域（図示せず）を形成する。さらに、半導体基板１００表面の基板電極取り出し領域１０４、ソース／ドレイン領域、ゲート電極１０６及びシールド層１１０表面に、サリサイドプロセスにより自己整合的に、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ２等のシリサイド層１０８を形成する。
【００３８】
次に、図３（ｄ）に示すように、半導体基板１００上にゲート絶縁膜１０５、ゲート電極１０６、シールド絶縁膜１０９及びシールド層１１０を覆うように積層構造の層間絶縁層１１１を形成する。層間絶縁層１１１には、例えばシリコン酸化膜を使用するが、配線容量を低減するために有機膜等の低誘電率絶縁膜を用いてもよい。
【００３９】
また層間絶縁層１１１間には、銅又はアルミニウム等を構成材料とする配線層１１２を形成し、配線層１１２とシールド層１１０、配線層１１２と基板電位取り出し領域１０４、配線層１１２とソース／ドレイン領域を、銅又はアルミニウム等を構成材料とするコンタクトプラグ１１３を介して電気的に接続する。このとき、図示は省略するが、シールド層１１０と基板電位取り出し領域１０４にコンタクトを介して電気的に接続された配線層１１２をグランドに接地して、シールド層１１０と半導体基板１００をグランド電位にする。さらに、層間絶縁層１１１内の所定箇所に複数の配線層１１２及びそれらを電気的に接続するコンタクトプラグ１１３を形成することにより、配線層１１２間及び配線層１１２と素子等を電気的に接続した配線回路を構築する。
【００４０】
続いて、層間絶縁層１１１上に、シールド層１１０上方に位置するように半導体装置の入出力部である導体パッド１１４を形成する。導体パッド１１４は、例えばスパッタ法によりアルミニウムを層間絶縁層１１１上に形成した後、フォトリソグラフィー法によりシールド層１１０上方部以外のアルミニウムをエッチングすることにより形成することができる。
【００４１】
なお、この導体パッド１１４に入力される高周波信号が、基板電位取り出し領域１０４を経由して半導体基板１００に漏洩することを防ぐため、基板電位取り出し領域１０４の上方には導体パッド１１４を形成しないようにする。
【００４２】
また図示は省略するが、導体パッド１１４には入出力端子となるボンディングワイヤ及び層間絶縁層１１１間に形成された配線回路と電気的に接続するためのコンタクトプラグ１１３が接続されている。
【００４３】
以上のように製造される本実施例に係る半導体装置によれば、高周波信号が入力される導体パッド１１４直下に、表面にシリサイド層１０８を有するシールド層１１０が形成されているため、半導体基板１００の寄生抵抗を低減することができる。さらに、シールド層１１０は、半導体基板１００とともにグランドに接地されているため、より効果的に半導体基板１００の寄生抵抗を低減することができる。
【００４４】
また本実施例に係る半導体装置によれば、シールド層１１０下方の半導体基板１００表面のフィールド層１０１には矩形上のダミーアクティブ層１０３が格子状に形成されている。このようにダミーアクティブ層１０３を形成することにより、半導体基板表面の被覆率を調整して、ＣＭＰによる半導体基板１００の平坦化を安定させることができ、半導体基板１００の平坦性を十分に確保することができる。
【００４５】
また本実施例に係る半導体装置によれば、シールド層１１０とシールド層１１０下方の半導体基板１００表面に形成されたダミーアクティブ層１０３の間には、一定の厚みを有するシールド絶縁膜１０９が形成されている。従って、ダミーアクティブ層１０３表面に直接シールド層１１０を形成した従来の半導体装置に比較して、高周波信号が入力された場合にシールド層１１０からダミーアクティブ層１０３を経由して半導体基板１００へ漏洩する高周波信号を、シールド絶縁膜１０９によりシールドすることができるため、半導体基板１００の寄生抵抗を低減することができる。
【００４６】
また本実施例に係る半導体装置の製造方法によれば、シールド層１１０、シールド絶縁膜１０９及びシールド層１１０表面のシリサイド層１０８を、素子のゲート電極１０６、ゲート絶縁膜１０５及びゲート電極１０６表面のシリサイド層１０８と同時に形成することができるため、簡易な方法により半導体装置を製造することができる。
【００４７】
（実施例の変形例）
次に図４を参照して、上述の実施例に係る半導体装置の変形例を説明する。図４は、本変形例の半導体装置の導体パッド１１４部下方の半導体基板表面を示す平面図である。また図４に示す平面図は、理解を容易にするため、導体パッド１１４、層間絶縁層１１１、シールド層１１０及びシールド絶縁膜１０９を透視して示している。本変形例に係る半導体装置が実施例に係る半導体装置と異なる点は、シールド層１１０下方の半導体基板１００表面に形成されたダミーアクティブ層２０３、３０３の形状にあり、他の構成及び製造方法については実施例と同様である。そのため、実施例の半導体装置と同一部分には同一符号を付して同一部分の説明は省略する。
【００４８】
上述したように半導体基板１００全面においてＣＭＰ研磨特性を一定にするためには、研磨面の一部であるシールド層１１０下方の半導体基板１００表面に露出するフィールド層１０１を一定の範囲以下にする必要がある。より具体的な例として、シールド層１１０下方の半導体基板１００表面領域が一辺１００ｎｍ程度の短形状である場合には、素子形成領域１０２とシールド層１１０下方の半導体基板１００表面の研磨レートをほぼ同一にするために、シールド層１１０下方の半導体基板１００表面に露出するフィールド層１０１の表面を一辺３０ｎｍかつ６０ｎｍ以下の短形状とすることが好ましい。
【００４９】
そこで本変形例では、図４（ａ）に示すように、シールド層１１０下方の半導体基板１００表面に表面形状が十字型であるダミーアクティブ層２０３を形成することによってシールド層１１０下方の半導体基板１００表面のフィールド層１０１を分断し、シールド層１１０下方の半導体基板１００表面に露出したフィールド層１０１の面積を一辺が５０ｎｍ程度（図４（ａ）中のａで示す長さ）の短形状に区画する。さらにまた、図４（ｂ）に示すように、シールド層１１０下方の半導体基板１００表面に形成された十字型のダミーアクティブ層２０３に表面形状がＬ字型であるダミーアクティブ層３０３を組み合わせて形成することによって、シールド層１１０下方の半導体基板１００表面に露出したフィールド層１０１の面積をより小さくしてもよい。
【００５０】
本変形例に係る半導体装置では、シールド層１１０下方の半導体基板１００表面に形成されたダミーアクティブ層２０３、３０３を所定の形状にして、シールド層１１０下方の半導体基板１００表面のフィールド層１０１の表面形状を調整することにより、実施例に係る半導体装置に比べ、ＣＭＰによる半導体基板１００の平坦化をより安定させることができ、半導体基板１００の平坦性をより向上することができる。
【００５１】
また本変形例に係る半導体装置は、実施例に係る半導体装置と同様に、高周波信号が入力される導体パッド１１４の下方に、表面にシリサイド層１０８を有するシールド層１１０及びシールド層１１０が形成されているため、入力される高周波信号を効果的にシールドすることができ、半導体基板１００の寄生抵抗を低減することができる。
【００５２】
また本実施例に係る半導体装置の製造方法についても、実施例と同様、シールド層１１０、シールド絶縁膜１０９及びシールド層１１０表面のシリサイド層１０８を、素子のゲート電極１０６、ゲート絶縁膜１０５及びゲート電極１０６表面のシリサイド層１０８と同時に形成することができるため、簡易な方法により半導体装置を製造することができる。
【００５３】
なお本発明は、上述した実施例又は実施例の変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施できることができる。
【００５４】
例えば、シールド層１１０下方の半導体基板１００表面に露出したフィールド層１０１及びダミーアクティブ層１０３、２０３、３０３の面形状が、実施例及び実施例の変形例に示した形状以外の他の形状、具体的にはダミーアクティブ層の露出面の形状がストライプ形状等であってもよく、ダミーアクティブ層を形成することでＣＭＰによる半導体基板１００の平坦化を安定させることができればよい。
【００５５】
また実施例等では、ダミーアクティブ層１０３、２０３、３０３上のみならずフィールド層１０１上にもシールド絶縁膜１０９を形成しているが、ダミーアクティブ層１０３、２０３、３０３上にのみシールド絶縁膜１０９を形成して、入力される高周波信号がダミーアクティブ層１０３を経由して半導体基板１００に漏洩することを防止してもよい。
【００５６】
また実施例等では、製造工程の簡易化のため、シールド層１１０はゲート電極１０６と同様の材料及び厚みとしているが、シールド層１１０とゲート電極１０６をそれぞれ異なる材料としてもよい。
【００５７】
例えば、ゲート電極１０６にはポリシリコン層を使用し、シールド層１１０にはアルミニウム等の金属材料を使用することができる。この場合、シールド層１１０は、図３（ｃ）に示した実施例に係る半導体装置の製造工程において、絶縁膜１１６上に形成されたゲート電極１０６形成部分以外のポリシリコン層を全てエッチング除去した後、絶縁膜１１６上にアルミニウムをスパッタ法により形成し、さらにフォトリソグラフィー法によりシールド層１１０形成部分を除いてアルミニウムをエッチング除去することにより形成することができる。
【００５８】
また同じように実施例では、製造の簡易化のため、シールド絶縁膜１０９はゲート絶縁膜１０５と同様の厚みとしているが、シールド絶縁膜１０９とゲート絶縁膜１０５をそれぞれ異なる厚みとしてもよい。
【００５９】
この場合、図３（ｂ）に示した実施例に係る半導体装置の製造工程において、半導体基板１００表層の素子形成領域１０２上に形成される絶縁膜１１６の厚みよりも、フィールド層１０１上及びダミーアクティブ層１０３上に形成される絶縁膜１１６の厚みを部分的に厚くすれば、シールド絶縁膜１０９の厚みをゲート絶縁膜１０５よりも厚く形成することが可能である。このようにシールド絶縁膜１０９の厚みを大きくすれば、導体パッド１１４から入力された高周波信号をシールドするシールド絶縁膜１０９の効果をより向上することができ、半導体基板１００の寄生抵抗をより低減することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例に係る半導体装置の構成を示す断面図。
【図２】本発明の実施例に係る半導体装置の導体パッド下方の半導体基板表面の構成を示す平面図。
【図３】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施例の変形例に係る半導体装置の導体パッド下方の半導体基板表面の構成を示す平面図。
【符号の説明】
【００６１】
１００  半導体基板
１０１  フィールド層  
１０２  素子形成領域  
１０３  ２０３  ３０３  ダミーアクティブ領域  
１０４  基板電位取り出し領域  
１０５  ゲート絶縁膜  
１０６  ゲート電極  
１０７  ゲート側壁絶縁膜  
１０８  シリサイド層  
１０９  シールド絶縁膜  
１１０  シールド層  
１１１  層間絶縁層  
１１２  配線層  
１１３  コンタクトプラグ  
１１４  導体パッド
１１５  溝
１１６  絶縁膜
１１７  導電層 
【図１】
2008311484.tif 000003
【図２】
2008311484.tif 000004
【図３】
2008311484.tif 000005
【図４】
2008311484.tif 000006