(57)【要約】【課題】光信号受信装置および光信号受信制御方法に関し、所望の受信状態となるように自動的に制御する。【解決手段】受信処理部１４０６は、並列化部１４０５により並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う。位相比較回路１４０７および位相判定回路１４０８は、クロック・データ再生部１４０３におけるクロック信号の位相と、並列化部１４０５におけるクロック信号の位相との位相差に基づいてビット遅延の有無を判定する。受信処理部１４０６は、位相比較回路１４０７および位相判定回路１４０８による判定結果に対応してビット遅延処理を行う論理処理回路を含む構成を有する。【選択図】図１１
2008028559.tif 000002
【特許請求の範囲】
【請求項１】
ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信装置において、
ＤＱＰＳＫ光信号の同相信号と直交信号をそれぞれの電気信号に変換する複数の遅延干渉計および光電変換素子を含む受信復調手段と、
前記それぞれの電気信号に基づいてクロックおよびデータを再生するクロック・データ再生手段と、
前記クロック・データ再生手段からの前記それぞれの電気信号を多重化する多重化手段と、
前記多重化手段により多重化された信号を並列化する並列化手段と、
前記並列化手段により並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う受信処理手段と、
前記クロック・データ再生手段におけるクロック信号の位相と、前記並列化手段における前記クロック信号の位相との位相差に基づいてビット遅延の有無を判定する判定手段と、
を備え、
前記受信処理手段は、前記判定手段による判定結果に対応してビット遅延処理を行う論理処理回路を含む構成を有することを特徴とする光信号受信装置。
【請求項２】
前記受信処理手段は、フレーム同期をとるフレーム同期回路と、前記並列化された信号を基に受信状態を識別する受信状態識別回路と、前記受信状態識別回路により識別した所望の受信状態以外の受信状態に対応し、かつ前記判定手段による判定結果に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路とを含む構成を有することを特徴とする請求項１に記載の光信号受信装置。
【請求項３】
前記受信処理手段の前記論理処理回路は、前記受信状態識別回路により識別した受信状態に対応して、前記並列化手段により並列化されて入力された信号を論理反転するか否かを制御する論理反転回路と、前記判定手段による判定結果に基づいて前記並列化されて入力された信号をビット遅延させるか否かを制御するセレクタと遅延回路とを含むビット遅延回路と、前記並列化されて入力された信号の隣接チャネル間でビット交換する切換回路を含むビットスワップ回路とを含む構成を有することを特徴とする請求項２に記載の光信号受信装置。
【請求項４】
前記受信処理手段は、前記並列化手段により並列化されて入力されたフレーム同期パターンと、受信状態対応の比較パターンとを比較して受信状態を識別する受信状態識別回路と、当該受信状態識別回路による所望の受信状態以外の受信状態識別結果に応じて、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、かつ前記判定手段による判定結果に応じて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする請求項３に記載の光信号受信装置。
【請求項５】
前記受信復調手段のπ／４遅延干渉計と−π／４遅延干渉計との位相差をπ／２に維持可能の構成として、前記受信処理手段の前記受信状態識別回路の受信状態対応の比較パターンを、前記所望の受信状態を含めて８種類とし、当該８種類の受信状態に対応した比較パターンと前記多重手段により多重化されて入力されたフレーム同期パターンとを比較して識別した受信状態に従って、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、前記判定結果に基づいて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする請求項３に記載の光信号受信装置。
【請求項６】
ＤＱＰＳＫ変調された光信号を出力する光信号送信装置において、
ＤＱＰＳＫ信号の同相信号と直交信号の位相差をπ／２±２ｎπまたは−π／２±２ｎπ（ｎは整数）のいずれか一方に維持して送信可能とする構成として、前記受信復調手段の前記受信復調手段のπ／４遅延干渉計と−π／４遅延干渉計との位相差をπ／２に維持可能の構成として、前記受信処理手段の前記受信状態識別回路の受信状態対応の比較パターンを、前記所望の受信状態を含めて４種類とし、当該４種類の受信状態に対応した比較パターンと前記多重手段により多重化されて入力されたフレーム同期パターンとを比較して識別した受信状態に従って、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、前記判定結果に基づいて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする請求項３に記載の光信号受信装置。
【請求項７】
前記判定手段は、前記クロック・データ再生手段におけるクロック信号の位相と、前記並列化手段における前記クロック信号の前記位相との位相差を出力する位相比較回路と、当該位相差が所定のしきい値よりも大きいか否かを判定する位相判定回路と、を含む構成を有することを特徴とする請求項１〜６のいずれか一つに記載の光信号受信装置。
【請求項８】
前記位相比較回路は、ＲＳラッチ回路によって構成されていることを特徴とする請求項７に記載の光信号受信装置。
【請求項９】
前記ビット遅延回路に代えて、前記多重化手段と前記並列化手段との間に設けられる第２のビット遅延回路をさらに備え、
前記判定手段は前記判定結果を前記第２のビット遅延回路に出力し、
前記第２のビット遅延回路は、前記多重化手段から転送された前記多重化信号をビット遅延させるか否かを前記判定結果に基づいて制御する第２のセレクタと第２の遅延回路とを含むことを特徴とする請求項３〜８のいずれか一つに記載の光信号受信装置。
【請求項１０】
前記並列化手段は、前記判定手段による前記判定結果を受信し、前記判定手段から前記ビット遅延が生じている旨の判定結果を受信すると、前記判定手段から前記ビット遅延が生じていない旨の判定結果を受信するまで同期状態をリセットすることを特徴とする請求項１〜８のいずれか一つに記載の光信号受信装置。
【請求項１１】
ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信制御方法において、
受信したＤＱＰＳＫ光信号を受信復調手段により前記光信号の同相信号と直交信号をそれぞれの電気信号に変換し、当該それぞれの電気信号を多重化手段により多重化して並列化手段へ転送し、当該並列化手段により並列化して受信処理手段へ転送し、判定手段により当該並列化手段におけるビット遅延の有無を判定し、前記受信処理手段において、前記並列化した信号と比較パターンとを比較して受信状態を識別し、所望の受信状態以外の受信状態に対応し、かつ前記判定手段による判定結果に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理の少なくともいずれかの処理を行い、当該処理をフレーム同期確立となるまで繰り返す過程を含むことを特徴とする光信号受信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＱＰＳＫ変調による光データ通信を行う光信号受信装置および光信号受信制御方法に関する。
【背景技術】
【０００２】
近年のインターネットなどに代表されるデータ通信システムにおいては、データ通信の需要急増に対処するために、周波数利用効率を向上させた通信方式として、強度変調差動四位相変調（ＩＭ−ＤＱＰＳＫ：Ｉｎｔｅｎｓｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ−Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式を適用した光通信システムが検討されている（たとえば、非特許文献１、２、３参照。）。
【０００３】
図２５は、ＩＭ−ＤＱＰＳＫ方式を適用した従来の光信号送受信装置（光トランスポンダ）を示す図である。図２５に示すように、光信号送受信装置は、フレーマ（Ｆｒａｍｅｒ−ＬＳＩ）１００と、光受信部（４０ＧＯＲ）１０１と、直列変換部（ＳＥＲ）１０２と、多重分離部（ＤＥＭＵＸ）１０３と、プリコーダ（ＤＱＰＳＫ  ｐｒｅｃｏｄｅｒ）１０４と、ＤＱＰＳＫ変調部（４０Ｇ  ＤＱＰＳＫ  ＯＳ）１０５と、光送信部（４０ＧＯＳ）１０６と、並列変換部（ＤＥＳ）１０７と、多重部（ＭＵＸ）１０８と、受信復調部（４０Ｇ  ＤＱＰＳＫ  ＯＲ）１０９と、を備えている。
【０００４】
また、ＤＱＰＳＫ変調部１０５は、その上方に概略内部構成を示すように、分布帰還型半導体レーザ（ＤＦＢ−ＬＤ）１１１と、位相変調器１１２と、強度変調器１１３と、ドライバ（ｄｒｉｖｅｒ）と、を備える。位相変調器１１２は、位相変調器１１４、１１５とπ／２位相シフト部とにより構成されている。また、受信復調部１０９は、その下方に概略内部構成を示すように、π／４遅延干渉計１１６と、−π／４遅延干渉計１１７と、光電変換素子のフォトダイオード（ＰＤ）と、増幅器（ａｍｐ）と、を備える。
【０００５】
４０Ｇｂ／ｓのデータを、光信号に変換し、ＤＱＰＳＫ変調方式に従って変調して送受信する場合において、クライアント（Ｃｌｉｅｎｔ）側からの光信号を光受信部１０１により受信して電気信号に変換すると共に、１６並列（２．５Ｇｂ／ｓ×１６＝４０Ｇｂ／ｓ）としてフレーマ１００に入力する。なお、図における伝送速度の表示には“ｂ／ｓ”を省略している。このフレーマ１００は、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）、ＯＴＮ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ）などの伝送方式に従ったフレームに対するマッピング処理およびデマッピング処理を、１６並列に変換したデータを用いて行う機能を備えている。
【０００６】
フレーマ１００によるフレーム処理により、２．７Ｇｂ／ｓ×１６の並列データは、直列変換部１０２により変換した４３Ｇｂ／ｓの直列データと２１．５Ｇｂ／ｓのクロックとを多重分離部１０３に入力し、１：２の分離により２１．５Ｇｂ／ｓの信号Ｉｋ、Ｑｋとして、プリコーダ１０４に入力し、所定の論理に従って信号ηｋ、ρｋに変換してＤＱＰＳＫ変調部１０５に入力する。
【０００７】
プリコーダ１０４は、入力された同相信号Ｉｋと直交信号Ｑｋとを、前述のように信号ηｋ、ρｋに変換するものであり、オア回路、アンド回路、インヒビット回路などを組み合わせた論理ゲート回路により構成することができる。このプリコーダ１０４により変換された信号ηｋ、ρｋ（２１．５Ｇ  ｄａｔａ）をＤＱＰＳＫ変調部１０５に入力して、ＤＱＰＳＫ光信号に変換し、ネットワーク（Ｎｅｔｗｏｒｋ）側へ送信する。このＤＱＰＳＫ変調部１０５は、分布帰還型半導体レーザ１１１の出力光を２分岐し、その一方を位相変調器１１４に、他方をπ／２位相シフトして位相変調器１１５にそれぞれ入力し、プリコーダ１０４からの２１．５Ｇｂ／ｓの信号ηｋ、ρｋに従って位相変調し、合波して強度変調器１１３に入力し、２１．５ＧＨｚのクロック（ｃｌｏｃｋ）により強度変調して、４３Ｇｂ／ｓのＩＭ−ＤＱＰＳＫ光信号として送信する。このＤＱＰＳＫ変調部１０５の位相変調器１１４、１１５および強度変調器１１３は、たとえば、ＬｉＮｂＯ３などの電気光学効果素子により構成されたマッハツェンダ（Ｍａｃｈ−Ｚｅｈｎｄｅｒ）干渉計を用いた構成が一般的である。
【０００８】
また、受信復調部１０９に、ネットワーク（Ｎｅｔｗｏｒｋ）側からのＤＱＰＳＫ光信号を入力して２分岐し、一方をπ／４遅延干渉計１１６に、他方を−π／４遅延干渉計１１７に入力する。各遅延干渉計１１６、１１７は、それぞれ光導波路による２本の光路長を相違させて変調光信号の１シンボル分に相当する遅延τを与える構成とすると共に、遅延干渉計１１６は、π／４の移相部をアーム上に構成し、遅延干渉部１１７は、−π／４の移相部をアーム上に構成している。各遅延干渉計１１６、１１７の各アームからの光信号は出力側カプラを介してそれぞれ一対の受光素子（ＰＤ）に入射され、光電変換により一方の遅延干渉計１１６側から同相信号Ｉｋを出力し、他方の遅延干渉計１１７側から直交信号Ｑｋを出力する。
【０００９】
多重部１０８は、受信復調部１０９からの２１．５Ｇｂ／ｓの信号Ｉｋ、Ｑｋを多重化して４３Ｇｂ／ｓの信号と２１．５Ｇｂ／ｓのクロック（ｃｌｏｃｋ）とを並列変換部１０７に入力し、２．７Ｇｂ／ｓ×１６の並列信号に変換し、フレーマ１００に入力する。このフレーマ１００においては、前述のＳＯＮＥＴ、ＳＤＨ、ＯＴＵなどの伝送方式に従ったフレームからデマッピングした２．５Ｇｂ／ｓ×１６の並列信号を光送信部１０６に入力して、直列変換しかつ光信号に変換して、４０Ｇｂ／ｓの光信号をクライアント（Ｃｌｉｅｎｔ）側へ送信する。ここでは、並列変換部１０７は２．７Ｇｂ／ｓに変換し、変換後も同じ並列信号数でフレーマ１００内での処理を行っているが、変換後の並列信号数は、たとえば１０．４Ｇｂ／ｓ×４などの他の並列信号数でも良く、フレーマ１００内での処理も同じ並列数で処理を行っても良い。
【００１０】
また、ＤＭＰＳＫ方式のＭ＝２ｎとした光信号の変調および復調手段において、マッハツェンダ型干渉計を用いた構成が提案されており、ｎ＝２の場合は、前述のＤＱＰＳＫ変調方式と同様の構成となる光信号通信システムも知られている（たとえば、特許文献１参照。）。また、位相変調光信号を、クロックによって強度変調して送信し、受信側で強度変調成分を基にクロック再生を行う光信号通信手段も知られている（たとえば、特許文献２参照。）。
【００１１】
前述の図２５に示す構成における光信号の送信側と受信側との要部構成を、図２６に示すもので、１２１は送信処理部（ＯＴＮ  ＬＳＩ）、１２２は光変調処理部（４３Ｇ  ＮＢ  Ｍｏｄ（Ｔｘ側））、１２３は光信号受信処理部（４３Ｇ  ＮＢ  Ｍｏｄ（Ｒｘ側））、１２４は受信処理部（ＯＴＮ  ＬＳＩ）を示す。なお、ＳＦＩ−５インタフェースは、ＯＩＦ（Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｆａｃｅ  Ｆｏｒｕｍ）のＯＩＦ−ＳＦＩ５−０１．０２で規格化されている４０Ｇｂ／ｓ  Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ規格であり、光変調処理部１２２と送信処理部１２１、および、光信号受信処理部１２３と受信処理部１２４を接続する並列信号インタフェースである。ここで、光変調処理部１２２と送信処理部１２１、および、光信号受信処理部１２３と受信処理部１２４とを接続する並列信号インタフェースはＳＦＩ−５に限らず、これに準ずるその他の信号インタフェースで構成する場合もある。
【００１２】
送信処理部１２１は、フレーマ１００などを含む構成を有し、また、光変調処理部１２２は、直列変換部ＳＥＲと、多重分離部１：２ＤＭＵＸと、この多重分離部１：２ＤＭＵＸにより分離したデータｄａｔａηｋ、ｄａｔａρｋを入力して位相変調器を制御するドライバｄｒｉｖｅｒと、分布帰還型半導体レーザＤＦＢ−ＬＤと、位相変調器と、強度変調器とを含む構成を有するものである。この強度変調器から出力される強度変調されたＤＱＰＳＫ光信号（たとえばＣＳＲＺ−ＤＱＰＳＫ,ＲＺ−ＤＱＰＳＫなどのＩＭ−ＤＱＰＳＫ光信号）は、時間軸上のｋ、ｋ＋１、ｋ＋２、・・・のｄａｔａとして示すように、｛Ｉｋ，Ｑｋ｝、｛Ｉｋ＋１，Ｑｋ＋１｝・・・として送信される。言い換えると、ＩＭ−ＤＱＰＳＫ光信号の１シンボルには｛Ｉｋ，Ｑｋ｝、｛Ｉｋ＋１，Ｑｋ＋１｝・・・と言ったように２ビット分のｄａｔａが含まれる。
【００１３】
また、光信号受信処理部１２３は、π／４と−π／４との遅延干渉計と、光電変換素子ＰＤと、増幅器ａｍｐと、クロック・データ再生および多重化を行う多重処理部ＣＤＲ＋２：１ＭＵＸと、直並列変換部Ｄｅ−ｓｅｒｉａｌｉｚｅｒとを含む構成を有し、図２５におけるπ／４遅延干渉計１１６と、−π／４遅延干渉計１１７と、光電変換素子ＰＤと、増幅器ａｍｐと、多重部１０８と、並列変換部１０７とに相当する構成であり、クロック・データ再生および多重処理部ＣＤＲ＋２：１ＭＵＸと直並列変換部Ｄｅ−ｓｅｒｉａｌｉｚｅｒとは、それぞれ集積回路化されている。また、受信処理部１２４は、図２５におけるフレーマ１００と光送信部１０６とに相当する構成である。
【００１４】
光信号受信処理部１２３において、π／４遅延干渉計側からの光電変換された信号Ａｋ、Ａｋ＋１、・・・と、−π／４遅延干渉計側からの光電変換された信号Ｂｋ、Ｂｋ＋１、・・・とを、クロック・データ再生および多重処理部ＣＤＲ＋２：１ＭＵＸにより、Ａｋ、Ｂｋ、Ａｋ＋１、・・・として示すように多重化して、直並列変換部Ｄｅ−ｓｅｒｉａｌｉｚｅｒに転送し、この直並列変換部Ｄｅ−ｓｅｒｉａｌｉｚｅｒにより１６並列に変換し、ＳＦＩ−５インタフェースを介してフレーマ（図２５参照）を含む構成の受信処理部１２４に転送する。１６並列に変換されて受信処理部１２４に転送される信号の配列順序は、並列化タイミングにより、Ｃａｓｅ１、２、３、４の中のＣａｓｅ１、Ｃａｓｅ２の組み合わせと、Ｃａｓｅ３、Ｃａｓｅ４の組み合わせとのいずれかとなる。
【００１５】
【特許文献１】特表２００４−５１６７４３号公報
【特許文献２】特表２００４−５３３１６３号公報
【非特許文献１】Ｐ．Ｓ．Ｃｈｏ，Ｖ．Ｓ．Ｇｒｉｇｏｒｙａｎ，Ｙ．Ａ．Ｇｏｄｉｎ，Ａ．Ｓａｌａｍｏｎ，ａｎｄ  Ｙ．Ａｃｈｉａｍ，“Ｔｒａｎｓｍｉｓｓｉｏｎ  ｏｆ  ２５−Ｇｂ／ｓ  ＲＺ−ＤＱＰＳＫ  ｓｉｇｎａｌｓ  ｗｉｔｈ  ２５−ＧＨｚ  ｃｈａｎｎｅｌ  ｓｐａｃｉｎｇ  ｏｖｅｒ  １０００ｋｍ  ｏｆ  ＳＭＦ−２８ｆｉｂｅｒ”，ＩＥＥＥ  Ｐｈｏｔｏｎ．Ｔｅｃｈｏｎｌ．Ｌｅｔｔ．，ｖｏｌ．１５，ｐｐ．４７３−４７５，Ｍａｒ．２００３
【非特許文献２】Ｈ．Ｋｉｍ，ａｎｄ  Ｒ−Ｊ．Ｅｓｓｉａｍｂｒｅ，“Ｔｒａｎｓｍｉｓｓｉｏｎ  ｏｆ  ８×２０Ｇｂ／ｓ  ＤＱＰＳＫ  ｓｉｇｎａｌｓ  ｗｉｔｈ  ２５−ＧＨｚ  ｃｈａｎｎｅｌ  ｓｐｃｉｎｇ  ｏｖｅｒ  ３１０−ｋｍ  ＳＭＦ  ｗｉｔｈ  ０．８−ｂ／ｓ／Ｈｚ  ｓｐｅｃｔｒａｌ  ｅｆｆｉｃｉｅｎｃｙ，”ＩＥＥＥ  Ｐｈｏｔｏｎ．Ｔｅｃｈｎｏｌ．Ｌｅｔｔ．Ｌｅｔｔ．，ｖｏｌ．１５，ｐｐ．７６９−７７１，Ｍａｙ．，２００３
【非特許文献３】Ｎ，Ｙｏｓｈｉｋａｎｅ，ａｎｄ  Ｉ．Ｍｏｒｉｔａ，“１．１４ｂ／ｓ／Ｈｚ  ｓｐｅｃｔｒａｌｌｙ−ｅｆｆｉｃｉｅｎｔ  ５０×８５．４Ｇｂ／ｓ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｏｖｅｒ  ３００ｋｍ  ｕｓｉｎｇ  ｃｏｐｏｌａｒｉｚｅｄ  ＣＳ−ＲＺ  ＤＱＰＳＫ  ｓｉｇｎａｌｓ”，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ＯＦ２００４，ｐｏｓｔｄｅａｄｌｉｎｅ  ｐａｐｅｒ，ＰＤＰ３８
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図２７の（ａ），（ｂ），（ｃ）は、図２６の（ａ），（ｂ），（ｃ）における受信状態を示し、図２７の（ａ）は、光信号受信処理部１２３のＡチャネル（Ａｃｈ）側の信号と、Ｂチャネル（Ｂｃｈ）側の信号との各種の条件による受信状態を示す。このとき図２６の光信号送信部１２２内の位相変調器に含まれるπ／２位相シフト器は同相信号と直交信号の位相差をπ／２に維持可能な構成であるとする。同図において、二重丸印を所望の受信状態とすると、丸印は、ＡチャネルとＢチャネルとのいずれか一方または両方の信号が所望の受信状態に対して論理反転となっている状態を示し、また、三角印は、論理反転とビットスワップとによる状態を示し、また、菱形印は、ビットスワップの状態を示す。また、×印は、ＡチャネルとＢチャネル共にＤＱＰＳＫ信号の同相成分が出力される、または、ＡチャネルとＢチャネル共にＤＱＰＳＫ信号の直交成分が出力される状態で同期引き込みなどの受信処理が不可能となる状態を示す。
【００１７】
図２７の（ｂ），（ｃ）は光信号受信処理部１２３の直並列変換部の出力と受信処理部１２４間の１６並列信号インタフェースにおける受信状態を示している。光信号受信処理部１２３での光電変換、クロック・データ再生および多重化、直並列変換部による信号配列順序により、Ｃａｓｅ１〜Ｃａｓｅ４のいずれかの状態となり、Ｃａｓｅ１，Ｃａｓｅ２に対して、Ｃａｓｅ３，Ｃａｓｅ４は、１ビット分シフトした場合に相当する。そのため、Ｃａｓｅ１，Ｃａｓｅ２に対しては、図２７の（ｂ）、Ｃａｓｅ３，Ｃａｓｅ４に対しては図２７の（ｃ）の受信状態となる。この場合も、二重丸印を所望の受信状態とすると、図２７の（ａ）の場合と同様に、丸印、三角印、菱形印、×印の受信状態となる場合が発生する。
【００１８】
前述のように、二重丸印の所望の受信状態の場合は、正常に光信号の受信処理が可能で、フレーム同期確立ができるが、所望の受信状態以外の場合は、フレーム同期引き込みが不可能となり、したがって、正常な受信処理ができない問題がある。また、初期立ち上げ時に、各部の機能を詳細に設定して、所望の受信状態としても、経年変化や温度変化などにより、各部の動作状態が変化した場合には、再設定が必要となる問題がある。また、光信号受信処理部１２３の受信状態が図２７の（ａ）に示すとおり決定しても、受信処理部１２４間の１６並列信号インタフェースにおける受信状態が図２７の（ｂ）、（ｃ）に示す２通りの可能性がある。
【００１９】
本発明は、前述の従来の問題点を解決するもので、フレーム同期引き込みが可能な所望の受信状態となるように各部の機能を自動的に制御可能な光信号受信装置および光信号受信制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、本発明にかかる光信号受信装置は、ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信装置において、ＤＱＰＳＫ光信号の同相信号と直交信号をそれぞれの電気信号に変換する複数の遅延干渉計および光電変換素子を含む受信復調手段と、前記それぞれの電気信号に基づいてクロックおよびデータを再生するクロック・データ再生手段と、前記クロック・データ再生手段からの前記それぞれの電気信号を多重化する多重化手段と、前記多重化手段により多重化された信号を並列化する並列化手段と、前記並列化手段により並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う受信処理手段と、前記クロック・データ再生手段におけるクロック信号の位相と、前記並列化手段における前記クロック信号の位相との位相差に基づいてビット遅延の有無を判定する判定手段と、を備え、前記受信処理手段は、前記判定手段による判定結果に対応してビット遅延処理を行う論理処理回路を含む構成を有することを特徴とする。
【００２１】
また、本発明にかかる光信号受信装置の前記受信処理手段は、フレーム同期をとるフレーム同期回路と、前記並列化された信号を基に受信状態を識別する受信状態識別回路と、前記受信状態識別回路により識別した所望の受信状態以外の受信状態に対応し、かつ前記判定手段による判定結果に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路とを含む構成を有することを特徴とする。
【００２２】
上記構成によれば、受信状態識別回路によって受信信号の論理反転状態、ビットスワップ状態を識別し、位相比較回路および位相判定回路によって受信信号のビット遅延状態を識別することができる。そして、これらの各種の受信状態に対応して、論理反転回路、ビットスワップ回路またはビット遅延回路がそれぞれ論理処理を行う。
【発明の効果】
【００２３】
以上説明したように、本発明の光信号受信装置および光信号受信制御方法によれば、フレーム同期引き込みが可能な所望の受信状態に自動的になるようにそれぞれの論理処理回路を制御することができるという効果を奏する。また、ビット遅延状態に関する判定およびビット遅延処理はハードウェア上で行われるため、受信処理部の高速な再起動または初期起動が可能となるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
本発明の光信号受信装置は、図１を参照すると、ＤＱＰＳＫ光信号の同相信号と直交信号をそれぞれの電気信号に変換する複数の遅延干渉計および光電変換素子を含む受信復調部１と、それぞれの電気信号とを多重化する多重化部６と、多重化部６から転送された多重化信号を並列化する並列化部８と、この並列化部８により並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う受信処理部９とを備え、この受信処理部９は、フレーム同期をとるためのフレーム同期回路部９ｃと、並列化された信号を基に受信状態を識別する受信状態識別回路９ｄと、この受信状態識別回路９ｄにより識別した所望の受信状態以外の受信状態に対応し、かつ並列化部８における並列化タイミングによる受信状態に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路９ａとを含む構成を有するものである。
【００２５】
また、本発明の光信号受信制御方法は、受信復調部１は受信したＤＱＰＳＫ光信号の同相信号と直交信号をそれぞれの電気信号に変換し、それぞれの電気信号を多重化部６により多重化して並列化部８へ転送し、この並列化部８により並列化して受信処理部９へ転送し、この受信処理部９において、並列化した信号と比較パターンとを比較して受信状態を識別し、所望の受信状態以外の受信状態に対応し、かつ並列化部８における並列化タイミングに従った受信状態に対応して、論理反転処理、１ビット遅延処理、ビットスワップ処理の少なくともいずれかの処理を行い、これらの処理をフレーム同期確立となるまで繰り返す過程を含むものである。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１の説明図であり、１はＤＱＰＳＫ光信号を受信して復調する受信復調部（ＤＱＰＳＫ  ＯＲ）、２は干渉計制御部、３，４はクロック・データ再生部（ＣＤＲ  Ａ，ＣＤＲ  Ｂ）、５はクロック・データ再生制御部（ＣＤＲ  ｃｏｎｔ．）、６は２：１の多重化部（ＭＵＸ）、７は多重化制御部（ＭＵＸ  ｃｏｎｔ．）、８は並列化部（ＤＥＳ；Ｄｅ−Ｓｅｒｉａｌｉｚｅｒ）、９は受信処理部、９ａは論理処理部、９ｂはフレーム処理部、９ｃはフレーム同期回路部、９ｄは受信状態識別回路、１０は制御部を示す。なお、この実施の形態１においては、４０Ｇｂ／ｓのＤＱＰＳＫ信号について説明するが、これ以外の伝送速度（たとえば１０Ｇｂ／ｓや１６０Ｇｂ／ｓ）とした場合に対しても、本発明を適用することができる。なお、本明細書ではクロック・データ再生部をクロック再生部、クロック・データ再生制御部をクロック再生制御部と呼ぶことがある。また、図１では、並列化部は２．７Ｇ×１６の並列信号を出力し、以下の処理を行っているが、並列信号数はこれ以外の信号数（たとえば１０．８Ｇ×４）でも良い。
【００２７】
受信処理部９は、論理処理部９ａと、フレーム処理部９ｂと、フレーム同期回路部９ｃと、受信状態識別回路９ｄとを含む構成と共に、ＬＯＦ（Ｌｏｓｓ  ｏｆ  Ｆｒａｍｅ）／ＯＯＦ（Ｏｕｔ  ｏｆ  Ｆｒａｍｅ）検出機能を有するものであり、そのＬＯＦ／ＯＯＦ検出情報を、点線矢印で示すように制御部１０に転送する。なお、受信処理部９は、２．７Ｇ×１６および２．５Ｇ×１６として示すように、並列化部８により並列化した１６並列データを入出力処理する構成の場合を示しているが、回路素子の動作速度の向上により、並列数を少なくして処理する構成とすることも可能である。なお、受信処理部９が高速処理することが可能である場合には、並列化部８を省略できる。また、回線容量の増大化に伴い、並列処理数をさらに増加させることも可能である。
【００２８】
また、制御部１０は、受信処理部９からの点線矢印で示すＬＯＦ／ＯＯＦ検出情報が消滅するまで、干渉計制御部２を介して点線矢印の干渉計バイアス制御として示すように遅延干渉計のバイアス電圧あるいは温度の制御を行い、また、クロック・データ再生制御部５を介して点線矢印の論理反転制御として示すようにデータの論理反転制御を行い、また、多重化制御部７を介して点線矢印のＭＵＸのタイミング制御として示すように、２：１の多重化処理順序の制御を行うものである。
【００２９】
たとえば、２つの光導波路上の少なくとも一方に印加電極を設け、その電極に隣接するように接地電極を設ける。そして、印加電極に電圧（上記バイアス電圧）を加えることにより光導波路の屈折率を変化させることにより受信状態を変化させることができる。この場合には、光導波路は電気光学効果を有する基板に作成する必要がある。このような技術は光変調器に使用される技術と基本的に同じであり、当業者であれば容易に実施できる。また、ヒータなどを用いて光導波路の温度を変化させることにより屈折率を変化させることも当業者であれば容易に実施することができる。
【００３０】
その場合、（ａ）クロック・データ再生制御部５により、クロック・データ再生部３，４のデータの論理反転制御を行い、（ｂ）多重化制御部７により多重化部６の多重化タイミングを制御し、（ｃ）受信復調部１のπ／４遅延干渉計および−π／４遅延干渉計を、干渉計制御部２からバイアス電圧や温度などを制御して最適動作点となるように調整する。この場合、＋π／２±ｎπまたはπ／２±ｎπの位相制御を行うもので、干渉計制御部２による調整制御手段は、既に知られている各種の手段を適用することができる。ここでｎは整数である。そして、前述の制御（ａ），（ｂ），（ｃ）を、受信処理部９からのＬＯＦ／ＯＯＦ検出情報が消滅するまで繰り返す。
【００３１】
たとえば、ＤＱＰＳＫ信号受信状態を示す図２７の（ａ）において、受信復調部１のＡチャネル（Ａｃｈ）とＢチャネル（Ｂｃｈ）からの同相信号Ｉｋと直交信号Ｑｋとについて、二重丸印の所望の受信状態、丸印の論理反転により受信可能となる状態、三角印のビットスワップと論理反転との組み合わせにより受信可能となる状態、菱形印のビットスワップにより受信可能となる状態および×印の受信不可能の状態を、受信処理部９の受信状態識別回路９ｄにより識別するもので、二重丸印の所望の受信状態の場合は、受信処理部９のフレーム同期回路部９ｃにおけるフレーム同期引き込みが可能となる。このような所望の受信状態の場合は、制御部１０による各部の制御は行わない。
【００３２】
また、丸印の受信状態の場合は、ＡチャネルとＢチャネルとの信号のいずれか一方または両方のデータが論理反転している状態であり、この受信状態ではフレーム同期引き込みができないので、制御部１０からクロック・データ再生制御部５を介してクロック再生部３，４を制御し、論理反転となる制御により、所望の受信状態の論理状態に戻すことができる。また、三角印の受信状態の場合は、論理反転状態かつビットスワップ状態であるから、論理反転制御とビットスワップ制御とを行って、所望の受信状態とすることができる。また、菱形印の受信状態の場合は、ビットスワップ状態であるから、ビットスワップ制御により、所望の受信状態とすることができる。
【００３３】
また、×印の受信状態の場合、フレーム同期引き込みが全くできない状態であり、前述の制御（ａ），（ｂ），（ｃ）を繰り返し、制御部１０から干渉計制御部２を介して、遅延干渉計を最適動作点となるように制御し、かつ所望の受信状態となるように、制御部１０により各部を制御することができる。前述の制御により、所望の受信状態となるように制御して、ＤＱＰＳＫ信号の受信復調処理が可能となる。
【００３４】
前述の×印の受信状態の場合は、少なくとも受信復調部１の遅延干渉計の制御を行うものであり、π／４遅延干渉計と−π／４遅延干渉計とをπ／２の位相差で動作するように構成した場合は、この×印の受信状態となることがないので、運用中の制御は容易となる。また、二重丸印の所望の受信状態以外の受信状態における論理反転制御を、クロック・データ再生部３，４を制御して行うことができるが、受信処理部９の論理処理部９ａにおいて行うことができる。また、ビットスワップ制御および１ビット遅延制御は、論理処理部９ａにおいて行う構成とすることができる。
【００３５】
図２は、受信処理部９の内部構成を示すもので、２１は論理反転回路部、２２は１ビット遅延回路部、２３はビットスワップ回路部、２４はフレーム処理部、２５はフレーム同期回路部、２６はＤＱＰＳＫ信号の受信状態識別回路、２７は制御部を示す。また、論理反転回路部２１のＥＯＲ０１〜ＥＯＲ１６は排他的論理和回路、Ｏｄｄ  ｃｈ．は奇数チャネル設定部、Ｅｖｅｎ  ｃｈ．は偶数チャネル設定部を示し、１ビット遅延回路部２２のＳＥＬはセレクタ、ＳＥＬ  ｃｏｎｔ．はセレクタ制御部、Ｄは１ビットの遅延回路（Ｄｅｌａｙ）を示し、ビットスワップ回路部２３のＳＷは切換回路、ＳＷ  ｃｏｎｔ．は切換制御部を示す。
【００３６】
論理反転回路部２１と１ビット遅延回路部２２とビットスワップ回路部２３とは、図１における論理処理部９ａに相当するものであり、並列化部８（図１参照）により、２．７Ｇ×１６として示す１６並列に変換された同相信号と直交信号とからなる復調信号が受信処理部９に入力され、論理反転回路部２１と、１ビット遅延回路部２２と、ビットスワップ回路部２３とを介して、フレーム処理部２４とフレーム同期回路部２５とＤＱＰＳＫ信号の受信状態識別回路２６とに入力される。
【００３７】
また、フレーム同期回路部２５は、ＩＴＵ−ＴＧ．７０９勧告に示されたＯＴＮ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ）の場合、ＯＴＵ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ）のオーバヘッド部に、フレーム同期ビットとして、ＦＡＳ（Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａｌ）バイトが規定されており、ＯＡ１（“１１１１０１１０”）と、ＯＡ２（“００１０１０００”）とを、ＯＡ１，ＯＡ１，ＯＡ１，ＯＡ２，ＯＡ２，ＯＡ２として受信できた時、フレーム同期状態と判定する機能を備えている。なお、ＦＡＳは、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）におけるフレームのオーバヘッドの同期バイトＡ１，Ａ２に相当するから、その場合は、ＯＴＵｋ−ＦＡＳ検出によるフレーム同期回路部２５は、ＳＤＨ、ＳＯＮＥＴの伝送方式における同期バイトＡ１，Ａ２を検出する構成とすることができる。
【００３８】
また、ＤＱＰＳＫ信号の受信状態識別回路２６は、フレーム同期回路部２５に対する入力信号（１６並列）を入力し、制御部２７からのＯＴＵｋ−ＦＡＳ比較バイト設定に従って、ＯＴＵｋ−ＦＡＳの比較により受信状態を識別するものであるが、フレーム同期回路部２５を、１６個並列に備え、１６並列処理によるフレーム同期検出を行う構成とした場合、それぞれの検出結果を基に受信状態を識別する構成とすることも可能である。そして、識別した受信状態の情報を制御部２７に通知する。この制御部２７の機能を、図１に示す制御部１０に設けて、受信状態情報に基づいて各部を制御する構成とすることもできる。
【００３９】
制御部２７は、ＤＱＰＳＫ信号の受信状態識別回路２６による受信状態の通知内容に従って論理反転設定、１ビット遅延設定、ビットスワップ設定を行うと共に、受信復調部１の遅延干渉計の制御を行うものであり、たとえば、奇数チャネル設定部Ｏｄｄ  ｃｈ．に論理“１”を設定すると、奇数番目の排他的論理和回路により論理反転することができる。また、１ビット遅延設定を行うと、１ビット遅延回路部２２のセレクタ制御部ＳＥＬ  ｃｏｎｔ．によりセレクタＳＥＬが制御されて、１６並列変換前の直列の信号系列が１ビット遅延された後に、１６並列に変換された状態とするもので、排他的論理和回路ＥＯＲ０１〜ＥＯＲ１６の出力信号が、ＥＯＲ０２〜ＥＯＲ１６，ＥＯＲ０１の出力信号として、ビットスワップ回路部２３に入力される。その時に、１ビット遅延回路Ｄにより、排他的論理和回路ＥＯＲ１６の出力信号を１ビット遅延させて、排他的論理和回路ＥＯＲ０１の出力位置に出力する。
【００４０】
また、ビットスワップ回路部２３は、１６並列の隣接ビットの交換を行うものであり、図１における多重化部６の多重化タイミング制御によるビット配列順序の制御と等価な制御であり、したがって、このビットスワップ回路部２３を設けた構成においては、図１における多重化タイミング制御手段を省略することも可能である。
【００４１】
図３は、前述の図１または図２における受信状態と制御内容とを示し、また、論理状態制御のＢＳはビットスワップ制御、１Ｄは１ビット遅延制御、ＭＺＩは干渉計制御を示し、チェックマークは論理状態制御を行うことを示す。図１における並列化部８により１６並列に変換して受信処理部９に入力する１６ビットパターンを、ＤＱＰＳＫ比較パターンとし、項番１〜１６として１６種類について示す。たとえば、項番１３におけるＤＱＰＳＫ比較パターン“１１１１  ０１１０  ００１０  １０００”の場合、受信状態（１）および受信状態（２）（図２６および図２７参照）において、二重丸印で示す所望の受信状態とすると、受信状態（１）においては、直列の奇数番目と偶数番目との信号順序はＩｋ，Ｑｋ、また、受信状態（２）においては、直列の奇数番目と偶数番目との信号順序はＱｋ，Ｉｋ＋１となる（図２６におけるＲＺ−ＤＱＰＳＫ光信号の時間軸上の表示参照）。この所望の受信状態の場合、フレーム同期引き込みが可能であり、フレーム同期回路部２５からのフレーム同期信号をフレーム処理部２４に入力する。
【００４２】
また、項番１，２，５，６，１１，１２，１５，１６においては、×印の受信状態の場合を示し、受信状態（１），（２）のいずれであるかにかかわらず、干渉計制御ＭＺＩを行うもので、図１における制御部１０から干渉計制御部２を介して干渉計のバイアス制御あるいは温度制御を行う。それにより、三角印、菱形印、丸印の受信状態あるいは二重丸印の受信状態となるように制御する。また、項番３の三角印の受信状態の場合、受信状態（１）であると、偶数番目の論理反転とビットスワップとを行う。この場合、論理反転回路部２１の偶数チャネル設定部Ｅｖｅｎ  ｃｈ．に“１”を設定して、排他的論理和回路により論理反転を行い、また、切換制御部ＳＷ  ｃｏｎｔ．により切換回路ＳＷを制御して、奇偶数チャネル入れ換えを行う。また、受信状態（２）であると、奇数番目の論理反転とビットスワップと１ビット遅延との制御を行う。
【００４３】
また、項番４の菱形印の受信状態の場合、受信状態（１）であると、ビットスワップ制御ＢＳと行い、受信状態（２）であると、ビットスワップ制御ＢＳと１ビット遅延制御１Ｄとを行う。また、項番９の丸印の受信状態の場合、受信状態（１）であると、奇数チャネルの論理反転制御を行い、受信状態（２）であると、偶数チャネルの論理反転制御を行う。
【００４４】
前述のように、受信状態（１），（２）に対応して、各部を制御することにより、所望の受信状態となるようにすることができるから、運用開始時は勿論のこと、運用中の各種の条件変化に対しても、受信状態を判定して、それに対応した制御により、所望の受信状態とすることが可能となる。
【００４５】
（実施の形態２）
図４は、本発明の実施の形態２のフローチャートを示し、π／４遅延干渉計と−π／４遅延干渉計（図１参照）との位相差をπ／２に維持できる構成とした場合であり、図５は、その場合の受信状態と制御内容とを示す。すなわち、遅延干渉計の制御を含める必要がないことにより、図３における×印の受信状態を除くことができるから、図５に示すように、二重丸印と、丸印と、三角印と、菱形印との受信状態となり、受信状態（１），（２）に対応した制御内容は、項番１〜８の８種類となる。この場合もＤＱＰＳＫ比較パターン“１１１１  ０１１０  ００１０  １０００”と一致する場合を、項番７の二重丸印で示す所望の受信状態とする。
【００４６】
図４においては、まず、ＤＱＰＳＫ比較パターンの初期設定を行う（Ａ１）。この場合、ＤＱＰＳＫ比較パターンＰは、Ｐ←１として示すように、図５の項番１を示す場合、パターン“１０１０  １１００  ０１００  ０００１”を設定することになる。このように項番に対応したＤＱＰＳＫ比較パターンＰを設定する（Ａ２）。すなわち、図２における制御部２７の制御により、受信状態識別回路２６に、ＯＴＵｋ−ＦＡＳ比較バイト設定として示すように設定し、パターン一致か否かを判定する（Ａ３）。パターン一致の場合（Ａ３：Ｙｅｓ）、パターンＰに対応した受信状態（１）の制御を行う（Ａ４）。たとえば、項番１のＤＱＰＳＫ比較パターンと一致した場合、受信状態は三角印であり、受信状態（１）を想定した制御内容は、偶数チャネルの論理反転制御と、ビットスワップ制御であるから、図２における論理反転回路部２１を制御して、偶数チャネルの論理反転を行い、かつビットスワップ回路部２３を制御して、隣接チャネル間のビット交換をすることになる。
【００４７】
そして、ＯＴＵ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ）３フレーム同期確立か否かを判定する（Ａ５）。すなわち、図２におけるフレーム同期回路部２５においてフレーム同期確立が行われたか否かを判定する。もし、フレーム同期確立が行われた場合（Ａ５：Ｙｅｓ）は、所望の受信状態となったことを示すから、この制御処理を終了する。また、（Ａ３）においてパターン一致が検出されない場合は（Ａ３：Ｎｏ）、Ｐ＋１により（Ａ６）、図５における項番を１から２に変更し、その項番２に対応する比較パターンを設定して（Ａ２）、バターン一致か否かを判定する（Ａ３）。パターン一致となるまで、前述の処理を繰り返す。
【００４８】
また、パターン一致により、受信状態（１）の制御を行い（Ａ４）、フレーム同期回路部２５によりフレーム同期確立ができたか否かを判定し（Ａ５）、フレーム同期確立ができない場合（Ａ５：Ｎｏ）、パターンＰ対応の受信状態（２）の制御を行う（Ａ７）。そして、フレーム同期確立ができたか否かを判定し（Ａ８）、フレーム同期確立ができれば（Ａ８：Ｙｅｓ）、所望の受信状態となったことを示すから、その制御処理を終了し、フレーム同期確立ができない場合（Ａ８：Ｎｏ）は、（Ａ６）から（Ａ２）に移行して、前述の制御処理を繰り返す。なお、図３および図５に示す項番に対応したＤＱＰＳＫ比較パターンの順序は一例であり、他の順序であっても同様である。
【００４９】
前述の制御処理においては、ＤＱＰＳＫ比較パターンを順次選択して受信状態を識別するものであるが、ＤＱＰＳＫ信号の受信状態識別回路２６に、項番１〜８対応の８種類の比較パターンを設定して、いずれの比較パターンと一致するかにより、受信状態を識別することも可能である。
【００５０】
（実施の形態３）
図６−１は、本発明の実施の形態３の受信状態の説明図（その１）であり、同図の（Ａ）は、受信処理部１（図１参照）のπ／４遅延干渉計と−π／４遅延干渉計とを制御部１０を介して制御する場合の受信状態を示し、前述のように、二重丸印を所望の受信状態とし、丸印と、三角印と、菱形印と、×印とにより示す１６通りの受信状態となる。これに対して、π／４遅延干渉計と−π／４遅延干渉計との位相差を、約π／２に維持できる構成の場合は、×印の受信状態とならないので、図６−１の（Ｂ）のそれぞれ四角枠で示す１個の二重丸印と、１個の丸印と、２個の三角印との８状態となる。
【００５１】
さらに、多重化部６（図１参照）における多重化の位相が完全に固定された場合でも、並列化部８により１６並列に分配する時に、フレーム同期などを基に先頭位置を特定することができないから、受信処理部９においては、前述のように、受信状態（１）または受信状態（２）となる。したがって、受信処理部９に入力される１６並列の信号が、受信状態（１）または受信状態（２）に対応することから、図６−１の（Ｃ）または（Ｄ）に示す四角枠内の１個の二重丸印と、１個の丸印と、２個の三角印との８状態となる。この場合の８状態に対応した制御内容は前述の図５に示す通りとなる。
【００５２】
図６−２は、本発明の実施の形態３の受信状態の説明図（その２）であり、同図の（Ａ）は、受信処理部１（図１参照）のπ／４遅延干渉計と−π／４遅延干渉計とを制御部１０を介して制御する場合の受信状態を示し、前述のように、二重丸印を所望の受信状態とし、丸印と、三角印と、菱形印と、×印とにより示す１６通りの受信状態となる。これに対して、ＤＱＰＳＫ信号の光信号送信部１２２（図２６参照）内の位相変調器に含まれるπ／２位相シフト器が同相信号と直交信号の位相差をπ／２±２πｎに維持可能な構成、かつ、受信処理部１（図１参照）のπ／４遅延干渉計と−π／４遅延干渉計との位相差を、約π／２に維持できる構成の場合は、×印の受信状態とならないので、図６−２の（Ｂ−１）のそれぞれ四角枠で示す１個の二重丸印と、１個の丸印と、２個の三角印との４状態となる。
【００５３】
または、ＤＱＰＳＫ信号の光信号送信部１２２（図２６参照）内の位相変調器に含まれるπ／２位相シフト器が同相信号と直交信号の位相差を−π／２±２πｎに維持可能な構成、かつ、受信処理部１（図１参照）のπ／４遅延干渉計と−π／４遅延干渉計との位相差を、約π／２に維持できる構成の場合は、図６−２の（Ｂ−２）のそれぞれ四角枠で示す２個の丸印と、１個の三角印と、１個の菱形印との４状態となる。
【００５４】
さらに、多重化部６（図１参照）における多重化の位相が完全に固定された場合でも、並列化部８により１６並列に分配する時に、フレーム同期などを基に先頭位置を特定することができないから、受信処理部９においては、前述のように、受信状態（１）または受信状態（２）となる。したがって、受信処理部９に入力される１６並列の信号が、受信状態（１）または受信状態（２）に対応することから、図６−２の（Ｂ−１）に対しては図６−１の（Ｃ）または（Ｄ）に示す四角枠内の１個の二重丸印と、１個の丸印と、２個の三角印との４状態となる。また、図６−２の（Ｂ−２）に対しても同様に受信処理部９へ入力される信号の受信状態は４状態となる。
【００５５】
図７は、前述の４状態に対応した制御内容を示すもので、項番１〜４の４種類のＤＱＰＳＫ比較パターンを選択設定して、受信状態を識別することができ、受信状態に対応して、図２における論理反転回路部２１と、１ビット遅延回路部２２と、ビットスワップ回路部２３とを制御することになる。たとえば、項番１は、図３における項番３に対応し、三角印の受信状態であるから、受信状態（１）の場合は、論理反転回路部２１による偶数チャネルの論理反転制御と、ビットスワップ回路部２３によるビットスワップ制御とを行い、また、受信状態（２）の場合は、論理反転回路部２１による奇数チャネルの論理反転制御と、ビットスワップ回路部２３によるビットスワップ制御と、１ビット遅延回路部２２による１ビット遅延制御とを行うことにより、二重丸印の所望の受信状態となるように制御することができる。また、項番３は、図３における項番１０に対応し、受信状態（１），（２）において、それぞれ論理反転回路部２１による奇数チャネルと偶数チャネルとの論理反転制御を行うことになる。
【００５６】
この場合の受信状態識別は、１個の二重丸印と、１個の丸印と、２個の三角印との合計４種類のＤＱＰＳＫ比較パターンを用いることにより行うことができるから、受信状態識別回路２６（図２参照）に４種類のＤＱＰＳＫ比較パターンを設定して、並列比較により、受信状態の識別処理を迅速化することができる。
【００５７】
（実施の形態４）
図８は、本発明の実施の形態４の要部説明図であり、図１における受信処理部９の内部構成について示し、３１は論理反転回路部、３２は１ビット遅延回路部、３３はビットスワップ回路部、３４はフレーム処理部、３５はフレーム同期回路部、３６はＤＱＰＳＫ信号の受信状態識別回路、３７は制御部を示す。また、論理反転回路部３１のＥＯＲ０１〜ＥＯＲ１６は排他的論理和回路、Ｏｄｄ  ｃｈ．は奇数チャネル設定部、Ｅｖｅｎ  ｃｈ．は偶数チャネル設定部を示し、また、１ビット遅延回路部３２のＳＥＬはセレクタ、ＳＥＬ  ｃｏｎｔ．はセレクタ制御部、Ｄは１ビットの遅延回路（Ｄｅｌａｙ）を示し、また、ビットスワップ回路部３３のＳＷは切換回路、ＳＷ  ｃｏｎｔ．は切換制御部を示す。
【００５８】
１ビット遅延回路部３２と論理反転回路部３１とビットスワップ回路部３３とは、図１における論理処理部９ａに相当するものであり、並列化部８（図１参照）により、２．７Ｇ×１６として示す１６並列に変換された同相信号と直交信号とからなる復調信号が受信処理部９に入力され、１ビット遅延回路部３２と、論理反転回路部３１と、ビットスワップ回路部３３とを介して、フレーム処理部３４とフレーム同期回路部３５とＤＱＰＳＫ信号の受信状態識別回路３６とに入力される。
【００５９】
図９は、π／４遅延干渉計と−π／４遅延干渉計（図１参照）との位相差をπ／２に維持できる構成とした場合、前述のように、遅延干渉計の制御を含める必要がないことにより、図３における×印の受信状態を除くことができる。したがって、図示のように、二重丸印と、丸印と、三角印と、菱形印との受信状態となり、受信状態（１），（３）に対応した制御内容は、項番１〜８の８種類となる。この場合もＤＱＰＳＫ比較パターン“１１１１  ０１１０  ００１０  １０００”と一致する場合を、項番７の二重丸印で示す所望の受信状態とする。なお、図５における受信状態（１）と同様の受信状態（１）については、制御内容は同一となるが、受信状態（３）は、図５における受信状態（２）と同様ではあるが、図８に示すように、１ビット遅延回路部３２の後段に論理反転回路部３１を接続していることにより、制御内容は異なったものとなる。
【００６０】
図１０は、本発明の実施の形態４のフローチャートを示し、まず、ＤＱＰＳＫ比較パターンの初期設定を行う（Ｂ１）。この場合、ＤＱＰＳＫ比較パターンＰは、Ｐ←１として示すように、図９の項番１を示す場合、パターン“１０１０  １１００  ０１００  ０００１”を設定することになる。このように項番に対応したＤＱＰＳＫ比較パターンＰを設定する（Ｂ２）。すなわち、図８における制御部３７の制御により、受信状態識別回路３６に、ＯＴＵｋ−ＦＡＳ比較バイト設定として示すように設定し、パターン一致か否かを判定する（Ｂ３）。パターン一致の場合（Ｂ３：Ｙｅｓ）、パターンＰに対応した図９に示す受信状態（１）の制御を行う（Ｂ４）。たとえば、項番１のＤＱＰＳＫ比較パターンと一致した場合、受信状態は三角印であり、受信状態を想定した制御内容は、偶数チャネルの論理反転制御と、ビットスワップ制御であるから、図８における論理反転回路部３１を制御して、偶数チャネルの論理反転を行い、かつビットスワップ回路部３３を制御して、隣接チャネル間のビット交換をすることになる。
【００６１】
そして、ＯＴＵ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ）３フレーム同期確立か否かを判定する（Ｂ５）。すなわち、図８におけるフレーム同期回路部３５においてフレーム同期確立が行われたか否かを判定する。もし、フレーム同期確立が行われた場合（Ｂ５：Ｙｅｓ）は、所望の受信状態となったことを示すから、この制御処理を終了する。また、本ステップにおいてパターン一致が検出されない場合は（Ｂ３：Ｎｏ）、Ｐ＋１により（Ｂ６）、図９における項番を１から２に変更し、その項番２に対応する比較パターンを設定して（Ｂ２）、バターン一致か否かを判定する（Ｂ３）。この（Ｂ３）におけるパターン一致が得られるまで、前述の処理を繰り返す。
【００６２】
また、パターン一致により、受信状態（１）の制御を行い（Ｂ４）、フレーム同期回路部３５によりフレーム同期確立ができたか否かを判定し（Ｂ５）、フレーム同期確立ができない場合（Ｂ５：Ｎｏ）、受信状態（１）の制御に加えて、図８における１ビット遅延回路部３２を制御する（Ｂ７）。これは図９の受信状態（３）の制御に相当する。そして、フレーム同期確立ができたか否かを判定し（Ｂ８）、フレーム同期確立ができれば（Ｂ８：Ｙｅｓ）、所望の受信状態となったことを示すから、その制御処理を終了し、フレーム同期確立ができない場合（Ｂ８：Ｎｏ）は、（Ｂ６）により、次の項番に移行する処理を行って、前述の制御処理を繰り返す。なお、図９に示す項番に対応したＤＱＰＳＫ比較パターンの順序は一例であり、他の順序であっても同様である。
【００６３】
前述の制御処理においては、ＤＱＰＳＫ比較パターンを順次選択して受信状態を識別するものであるが、ＤＱＰＳＫ信号の受信状態識別回路３６を８つ並列に具備し、各受信状態識別回路に、項番１〜８対応の８種類の比較パターンを設定して、いずれの比較パターンと一致するかにより、受信状態を識別することも可能である。
【００６４】
（実施の形態５）
図１１は、実施の形態５にかかる光信号受信装置の構成を示すブロック図である。図１１に示すように、光信号受信装置１４００は、受信復調部１４０１と、干渉計制御部１４０２と、クロック・データ再生部（ＣＤＲ：Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）１４０３と、多重化部（２：１ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ）１４０４と、並列化部（ＤＥＳ）１４０５と、受信処理部（ＯＴＮ  ＬＳＩ）１４０６と、位相比較回路１４０７と、位相判定回路１４０８と、制御部１４０９と、を備えている。
【００６５】
受信復調部１４０１は、π／４遅延干渉計１４０１ａと、−π／４遅延干渉計１４０１ｂと、光電変換素子１４０１ｃ，１４０１ｄと、を備えている。受信復調部１４０１は、２つの直交した位相情報を含む入力信号を２つの強度電気信号に変換する。クロック・データ再生部１４０３は、入力した強度電気信号からデータとクロックとを抽出して再生する。多重化部１４０４は、２つの２１．５Ｇｂ／ｓデータを多重化する。並列化部１４０５は、クロック再生部（ＣＤＲ）を内蔵し、多重化部１４０４によって多重化された４３Ｇｂ／ｓのデータを１６の２．７Ｇｂ／ｓのデータにパラレル変換する。
【００６６】
受信処理部１４０６は、論理反転部１４０６ａと、１ビット遅延部１４０６ｂと、ビットスワップ部１４０６ｃと、を備えている。また、受信処理部１４０６は、フレーム処理機能を具備し、フレーム処理によりフレーム損失情報（ＬＯＦ：Ｌｏｓｓ  ｏｆ  Ｆｒａｍｅ）およびフレーム同期外れ情報（ＯＯＦ：Ｏｕｔ  ｏｆ  Ｆｒａｍｅ）検出機能を有するものであり、そのＬＯＦ／ＯＯＦ検出情報を制御部１４０９に転送する。ここで、論理反転部１４０６ａ、１ビット遅延部１４０６ｂおよびビットスワップ部１４０６ｃは、それぞれ図８で示した論理反転回路部３１、１ビット遅延回路部３２、ビットスワップ回路部３３に相当する。
【００６７】
なお、受信処理部１４０６は、２．７Ｇ×１６および２．５Ｇ×１６として示すように、並列化部１４０５により並列化した１６並列データを入出力処理する構成の場合を示しているが、回路素子の動作速度の向上により、並列数を少なくして処理する構成とすることも可能である。また、回線容量の増大化にともない並列数をさらに増加させることも可能である。
【００６８】
制御部１４０９は、受信処理部１４０６から転送されるＬＯＦ／ＯＯＦ検出情報が消滅するまで、干渉計制御部１４０２を介して、受信復調部のπ／４遅延干渉計１４０１ａおよび−π／４遅延干渉計１４０１ｂのバイアス電圧あるいは温度の制御を行う。この場合、＋π／２±ｎπまたは−π／２±ｎπの位相制御を行うもので、干渉計制御部１４０２による調整制御手段は、既に知られている各種の手段を適用することができる。
【００６９】
受信状態（１）と受信状態（２）とでは、並列化部１４０５のクロック信号の位相が半周期シフトしている。これを利用して、位相比較回路１４０７および位相判定回路１４０８は、受信状態（１）であるか、受信状態（２）であるかを判定する。ただし、光信号は高速であり、位相がシフトしたか否かを判定することは困難である。このため、位相比較回路１４０７および位相判定回路１４０８は、並列化部１４０５のクロック信号の位相にかかわらず一定の位相であるクロック・データ再生部１４０３のクロック信号と、並列化部１４０５のクロック信号との位相差を用いて、並列化部１４０５のクロック信号の位相がシフトしたか否かを判定する。以下、位相比較回路１４０７および位相判定回路１４０８による判定について詳細に説明する。
【００７０】
図１２は、実施の形態５にかかる光信号受信装置の並列化部の内部構成を示すブロック図である。図１２に示すように、並列化部１４０５は、発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１４０５ａと、フリップフロップ回路（Ｆ／Ｆ：Ｆｌｉｐ  Ｆｌｏｐ）１４０５ｂと、フリップフロップ回路１４０５ｃと、ラッチ回路（Ｌａｔｃｈ）１４０５ｄと、並列化回路（１：８ＤＥＳ）１４０５ｅと、並列化回路（１：８ＤＥＳ）１４０５ｆと、から構成されている。
【００７１】
多重化部１４０４から入力される信号ｂ０、ａ１、ｂ２、ａ３、ｂ４・・・は、奇数番目の信号と偶数番目の信号とに分けられ、奇数番目の信号は並列化回路１４０５ｅから、偶数番目の信号は並列化回路１４０５ｆから出力される。
【００７２】
図１３は、受信状態（１）および受信状態（２）の場合の並列化部のクロック信号を示す図である。図１３に示すように、受信状態（１）の場合、図１１で示したπ／４遅延干渉計１４０１ａから出力されるＡ系列の入力信号（ａ１、ａ３、・・・）１６０１は並列化部１４０５のクロック信号（２１．５Ｇ  ＣＬＫ）１６０２の立ち上がりエッジに対応している。一方、受信状態（２）の場合、Ａ系列の入力信号１６０１は並列化部１４０５のクロック信号（２１．５Ｇ  ＣＬＫ）１６０２の反転のエッジに対応している。
【００７３】
このように、受信状態（１）の場合と受信状態（２）の場合とでは、並列化部１４０５のクロック信号１６０２の位相が半周期シフトする。また、受信状態（１）の場合、図１２で示した並列化回路１４０５ｅの出力１（Ｄ１）からは信号ａ１が出力される。一方、受信状態（２）の場合、図１２で示した並列化回路１４０５ｅの出力１（Ｄ１）からは信号ｂ２が出力される。
【００７４】
図１４は、実施の形態５にかかる光信号受信装置の受信状態（１）の場合の動作原理を示す図である。図１４に示すように、多重化部１４０４から信号ｂ０，ａ１，ｂ２，ａ３，ｂ４・・が並列化部１４０５に入力され、並列化部１４０５のチャネル（ｃｈ）１，２，３，４からそれぞれ信号ａ１，ｂ２，ａ３，ｂ４が出力される場合は、１ビット遅延が生じていない状態である。
【００７５】
この場合、位相比較回路１４０７と位相判定回路１４０８は、クロック再生部１４０３から出力されるクロック信号αと、並列化部１４０５から出力されたクロック信号βとを比較すると、クロック信号βは位相がシフトしていないと判定し、クロック信号βの位相がシフトしていない旨を受信処理部１４０６に通知する。この場合受信処理部１４０６の１ビット遅延部１４０６ｂは１ビット遅延処理を行わない。
【００７６】
図１５は、実施の形態５にかかる光信号受信装置の受信状態（２）の場合の動作原理を示す図である。図１５に示すように、多重化部１４０４から信号ｂ０，ａ１，ｂ２，ａ３，ｂ４・・が並列化部１４０５に入力され、並列化部１４０５のチャネル（ｃｈ）１，２，３，４からそれぞれ信号ｂ２，ａ３，ｂ４，ａ５が出力される場合は、１ビット遅延が生じている状態である。この場合、位相比較回路１４０７と位相判定回路１４０８は、クロック信号αとクロック信号βとを比較すると、クロック信号βは位相がシフトしていると判定し、位相判定回路１４０８は、クロック信号βの位相がシフトしている旨を受信処理部１４０６に通知する。この場合受信処理部１４０６の１ビット遅延部１４０６ｂは１ビット遅延処理を行うことで、並列化部１４０５から出力された信号を１ビット遅延が生じていない状態に修正する。
【００７７】
図１６は、実施の形態５にかかる光信号受信装置の位相比較回路および位相判定回路を示す図である。図１６に示すように、位相比較回路１４０７は、排他的論理和回路（ＥＸＯＲ）１４０７ａと、遅延回路（ｄｅｌａｙ）１４０７ｂと、から構成されている。排他的論理和回路１４０７ａは、クロック再生部１４０３から出力されるクロック信号αと、並列化部１４０５から出力されたクロック信号βとを入力すると、クロック信号αと、クロック信号βと、の位相差を電力強度として出力する。また、ここでは、受信状態（１）の場合にこの位相差が０となるように、クロック信号αを遅延回路１４０７ｂによって遅延させている。
【００７８】
図１７は、位相比較回路の出力と位相差の関係を示すグラフである。図１７に示すように、位相比較回路１４０７の出力は、受信状態（１）の場合は０の値を、受信状態（２）の場合は所定のしきい値であるコンパレータ設定値（Ｖ１）を超える値をとる。図１６に示す位相判定回路１４０８は、コンパレータ１４０８ａによって構成されている。コンパレータ１４０８ａは、位相比較回路１４０７からの出力が所定のコンパレータ設定値を超える場合は１ビット遅延が生じていない旨を、所定のコンパレータ設定値未満の場合は１ビット遅延が生じている旨を、受信処理部１４０６に通知する。
【００７９】
ここで、たとえば受信状態（１）および受信状態（２）がともにコンパレータ設定値付近に位置する場合もあり得る。この場合、コンパレータ設定値による受信状態の判定ができなくなるため、上述したように遅延回路１４０７ｂによってクロック信号αを遅延させ、受信状態（１）と受信状態（２）とがコンパレータ設定値を挟んで位置するように調節する。なお、この位相比較回路１４０７および位相判定回路１４０８による受信状態（１）であるか受信状態（２）であるかの判定は、すべてハードウェア上での処理が可能である。
【００８０】
ここで、実施の形態１にかかる光信号受信装置においては、図３に示したように、比較パターンが同一であっても、受信状態（１）である場合と受信状態（２）である場合があるため、受信状態識別回路部２６は、受信状態（１）であるか受信状態（２）であるかを識別することができない。このため、実施の形態１にかかる光信号受信装置においては、フレーム同期回路部２５がデータ全体のフレーム信号の同期をとり、同期をとれるか否かをソフトウェア的にＣＰＵを用いて識別することで、受信状態（１）であるか受信状態（２）であるかを識別し、その後１ビット遅延回路部２２を制御して１ビット遅延処理を行うこととなる。
【００８１】
これに対して、実施の形態５にかかる光信号受信装置１４００は、上述した位相比較回路１４０７と位相判定回路１４０８とによって受信状態（１）であるか受信状態（２）であるかを識別する。これによって、たとえば、光スイッチの切り換えなどによって光信号受信装置１４００に入力されるデータが一時消失した場合や、初期の起動時にも、受信状態（１）であるか受信状態（２）であるかの判定をハードウェア上で行うことができ、受信処理部１４０６の高速な再起動または初期起動が可能となる。
【００８２】
図１８は、光スイッチによる切り換え時の光信号受信装置の動作を示す図である。図１８において、２１０１は光スイッチ（ＳＷ）を示す。２１０２は、実施の形態１または実施の形態５の光信号受信装置を示す。２１０３は、光スイッチ２１０１から光信号受信装置２１０２に入力される光入力信号を示す。２１０４は、実施の形態１の光信号受信装置２１０２の受信処理部９から出力される光出力信号を示す。２１０５は、実施の形態５の光信号受信装置１４００の受信処理部１４０６（図１１参照）から出力される光出力信号を示す。
【００８３】
図１８に示すように、光スイッチ２１０１による切り換えが生じた場合、切り換え時間に応じた光入力信号２１０３が消失する。これに伴って、実施の形態１にかかる光信号受信装置においては、フレーム同期回路部２５がデータ全体のフレーム信号の同期をとり、同期をとれるか否かで識別することで、受信状態（１）であるか受信状態（２）であるかを識別し、１ビット遅延制御を行って受信処理部９を再起動する。これに対して実施の形態５にかかる光信号受信装置１４００においては、受信状態（１）であるか受信状態（２）であるかの判定および１ビット遅延制御をハードウェア上で高速に行って受信処理部１４０６を再起動するため、受信処理部１４０６の再起動時間が大幅に短縮される。
【００８４】
図１９は、実施の形態５にかかる光信号受信装置の構成の一部の変形例１を示すブロック図である。なお、図１１で示した同様の構成については、同一の符号を付して説明を省略する。図１９に示すように、変形例１にかかる光信号受信装置１４００は、多重化部１４０４と並列化部１４０５との間に選択部（ＳＥＬ）２２０１を備えている。多重化部１４０４からの出力信号は２つの信号に分けられてから選択部２２０１に入力される。また、選択部２２０１への２つの入力のうち一方には１ビット遅延回路（Ｄ：Ｄｅｌａｙ）２２０２が備えられており、２つの入力信号のうち一方の信号はこの１ビット遅延回路２２０２によって１ビット遅延して選択部２２０１に入力する。
【００８５】
また、上述した位相判定回路１４０８は、並列化部１４０５から出力されるクロック信号βの位相がシフトしているか否かを選択部２２０１に対して通知する。そして、選択部２２０１は、位相判定回路１４０８からクロック信号βの位相がシフトしていない旨の通知を受信した場合、２つの入力信号のうちの１ビット遅延していない方の信号を並列化部１４０５に対して出力する。一方、選択部２２０１は、位相判定回路１４０８からクロック信号βの位相がシフトしている旨の通知を受信した場合、２つの入力信号のうちの１ビット遅延している方の信号を並列化部１４０５に対して出力する。
【００８６】
これによって、たとえば、光スイッチの切り換えなどによって光信号受信装置１４００に入力されるデータが一時消失した場合や、初期の起動時にも、受信状態（１）であるか受信状態（２）であるかの判定をハードウェア上で行うことができ、受信処理部１４０６の高速な再起動または初期起動が可能となる。
【００８７】
図２０は、実施の形態５にかかる光信号受信装置の構成の一部の変形例２を示すブロック図である。なお、図１１で示した同様の構成については、同一の符号を付して説明を省略する。図２０に示すように変形例２にかかる光信号受信装置１４００の位相判定回路１４０８は、並列化部１４０５から出力されるクロック信号βの位相がシフトしている場合、クロック信号βの位相がシフトしている旨を並列化部１４０５が備えるリセット（Ｒｅｓｅｔ）部１４０５ａに対して通知する。リセット部１４０５ａがクロック信号βの位相がシフトしている旨の通知を受信すると、並列化部１４０５は同期状態をリセットして再起動し、再度、多重化部１４０４からの出力信号をパラレル変換して受信処理部１４０６に出力する。
【００８８】
この場合も、受信状態（１）になる場合と、受信状態（２）になる場合があるが、受信状態（１）になるまで位相判定回路１４０８からの通知および並列化部１４０５の再起動を繰り返す。これによって、たとえば、光スイッチの切り換えなどによって光信号受信装置１４００に入力されるデータが一時消失した場合や、初期の起動時にも、受信状態（１）であるか受信状態（２）であるかの判定をハードウェア上で行うことができ、受信処理部１４０６の高速な再起動または初期起動が可能となる。
【００８９】
図２１は、実施の形態５にかかる光信号受信装置の並列化部の内部構成の変形例を示すブロック図である。図２１に示すように、変形例にかかる並列化部２４００は、発振器（ＶＣＯ）２４０１と、フリップフロップ（Ｆ／Ｆ）回路２４０２と、フリップフロップ回路２４０３と、フリップフロップ回路２４０４と、分周器２４０５と、ラッチ回路（Ｌａｔｃｈ）２４０６と、並列化回路（１：８ＤＥＳ）２４０７と、並列化回路（１：８ＤＥＳ）２４０８と、から構成されている。
【００９０】
発振器２４０１は、４３ＧＨｚのクロック信号を発生する。また、分周器２４０５は、この４３ＧＨｚのクロック信号を分周し、位相比較回路１４０７に２１．５ＧＨｚのクロック信号を出力する。この変形例にかかる並列化部２４００も、上述した並列化部１４０５と同様に、多重化部１４０４から入力される信号ｂ０、ａ１、ｂ２、ａ３、ｂ４・・・を奇数番目の信号と偶数番目の信号とに分け、奇数番目の信号を並列化回路２４０７から、偶数番目の信号を並列化回路２４０８から出力する。
【００９１】
図２２は、受信状態（１）および受信状態（２）の場合の並列化部のクロック信号を示す図である。図２２に示すように、受信状態（１）の場合、図１１で示したπ／４遅延干渉計１４０１ａから出力されるＡ系列の入力信号（ａ１、ａ２、・・・）２５０１は並列化部２４００の発振器２４０１のクロック信号（４３Ｇ  ＣＬＫ）２５０２を分周器２４０５で分周したクロック信号（２１．５Ｇ  ＣＬＫ）２５０３の立ち上がりエッジに対応している。一方、受信状態（２）の場合、Ａ系列の入力信号２５０１はクロック信号２５０３の反転のエッジに対応している。
【００９２】
このように、受信状態（１）の場合と受信状態（２）の場合とでは、並列化部２４００の分周器２４０５から出力されるクロック信号２５０３の位相が半周期シフトする。また、受信状態（１）の場合、図２１で示した並列化回路２４０７の出力１（Ｄ１）からは信号ａ１が出力される。一方、受信状態（２）の場合、図２１で示した並列化回路２４０７の出力１（Ｄ１）からは信号ｂ２が出力される。
【００９３】
図２３は、実施の形態５にかかる光信号受信装置の位相比較回路の変形例を示すブロック図である。図２３に示すように、変形例にかかる位相比較回路２６００は、ＲＳ  Ｌａｃｈ回路２６０１によって構成されている。図２４は、位相比較回路の出力と位相差の関係を示すグラフである。図２４に示すように、位相比較回路２６００の出力は、位相差が２πの周期で一意の値をとり続ける。したがって、受信状態（１）と受信状態（２）とを常にコンパレータ設定値によって判定することが可能であるため、図１６で示した遅延回路１４０７ｂは必要ない。なお、位相判定回路については、図１１に示した位相判定回路１４０８と同様の構成であるため、説明を省略する。
【００９４】
以上説明した、本発明の光信号受信装置および光信号受信制御方法によれば、受信状態識別回路によって受信信号の論理反転状態、ビットスワップ状態を識別し、位相比較回路および位相判定回路によって受信信号のビット遅延状態を識別することができる。そして、これらの各種の受信状態に対応して、論理反転回路、ビットスワップ回路または１ビット遅延回路が動作することによって、フレーム同期引き込みが可能な所望の受信状態に自動的になるように制御することができるという効果を奏する。
【００９５】
また、ビット遅延状態に関する判定およびビット遅延処理はハードウェア上で行われるため、受信処理部の高速な再起動または初期起動が可能となるという効果を奏する。
【００９６】
（付記１）ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信装置において、
ＤＱＰＳＫ光信号の同相信号と直交信号をそれぞれの電気信号に変換する複数の遅延干渉計および光電変換素子を含む受信復調手段と、
前記それぞれの電気信号に基づいてクロックおよびデータを再生するクロック・データ再生手段と、
前記クロック・データ再生手段からの前記それぞれの電気信号を多重化する多重化手段と、
前記多重化手段により多重化された信号を並列化する並列化手段と、
前記並列化手段により並列化された信号を入力してフレーム同期処理を含むフレーム処理を行う受信処理手段と、
前記クロック・データ再生手段におけるクロック信号の位相と、前記並列化手段における前記クロック信号の位相との位相差に基づいてビット遅延の有無を判定する判定手段と、
を備え、
前記受信処理手段は、前記判定手段による判定結果に対応してビット遅延処理を行う論理処理回路を含む構成を有することを特徴とする光信号受信装置。
【００９７】
（付記２）前記受信処理手段は、フレーム同期をとるフレーム同期回路と、前記並列化された信号を基に受信状態を識別する受信状態識別回路と、前記受信状態識別回路により識別した所望の受信状態以外の受信状態に対応し、かつ前記判定手段による判定結果に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理を行う論理処理回路とを含む構成を有することを特徴とする付記１に記載の光信号受信装置。
【００９８】
（付記３）前記受信処理手段の前記論理処理回路は、前記受信状態識別回路により識別した受信状態に対応して、前記並列化手段により並列化されて入力された信号を論理反転するか否かを制御する論理反転回路と、前記判定手段による判定結果に基づいて前記並列化されて入力された信号をビット遅延させるか否かを制御するセレクタと遅延回路とを含むビット遅延回路と、前記並列化されて入力された信号の隣接チャネル間でビット交換する切換回路を含むビットスワップ回路とを含む構成を有することを特徴とする付記２に記載の光信号受信装置。
【００９９】
（付記４）前記受信処理手段は、前記並列化手段により並列化されて入力されたフレーム同期パターンと、受信状態対応の比較パターンとを比較して受信状態を識別する受信状態識別回路と、当該受信状態識別回路による所望の受信状態以外の受信状態識別結果に応じて、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、かつ前記判定手段による判定結果に応じて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする付記３に記載の光信号受信装置。
【０１００】
（付記５）前記受信復調手段のπ／４遅延干渉計と−π／４遅延干渉計との位相差をπ／２に維持可能の構成として、前記受信処理手段の前記受信状態識別回路の受信状態対応の比較パターンを、前記所望の受信状態を含めて８種類とし、当該８種類の受信状態に対応した比較パターンと前記並列化手段により並列化されて入力されたフレーム同期パターンとを比較して識別した受信状態に従って、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、前記判定結果に基づいて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする付記３に記載の光信号受信装置。
【０１０１】
（付記６）ＤＱＰＳＫ変調された光信号を出力する光信号送信装置において、
ＤＱＰＳＫ信号の同相信号と直交信号の位相差をπ／２±２ｎπまたは−π／２±２ｎπ（ｎは整数）のいずれか一方に維持して送信可能とする構成として、前記受信復調手段の前記受信復調手段のπ／４遅延干渉計と−π／４遅延干渉計との位相差をπ／２に維持可能の構成として、前記受信処理手段の前記受信状態識別回路の受信状態対応の比較パターンを、前記所望の受信状態を含めて４種類とし、当該４種類の受信状態に対応した比較パターンと前記多重手段により多重化されて入力されたフレーム同期パターンとを比較して識別した受信状態に従って、前記論理反転回路と前記ビットスワップ回路との少なくともいずれかを制御し、前記判定結果に基づいて、前記ビット遅延回路を制御する制御手段を備えたことを特徴とする付記３に記載の光信号受信装置。
【０１０２】
（付記７）前記判定手段は、前記クロック再生手段におけるクロック信号の位相と、前記並列化手段における前記クロック信号の前記位相との位相差を出力する位相比較回路と、当該位相差が所定のしきい値よりも大きいか否かを判定する位相判定回路と、を含む構成を有することを特徴とする付記１〜６のいずれか一つに記載の光信号受信装置。
【０１０３】
（付記８）前記位相比較回路は、排他的論理和回路によって構成されていることを特徴とする付記７に記載の光信号受信装置。
【０１０４】
（付記９）前記位相比較回路は、ＲＳラッチ回路によって構成されていることを特徴とする付記７に記載の光信号受信装置。
【０１０５】
（付記１０）前記ビット遅延回路に代えて、前記多重化手段と前記並列化手段との間に設けられる第２のビット遅延回路をさらに備え、
前記判定手段は前記判定結果を前記第２のビット遅延回路に出力し、
前記第２のビット遅延回路は、前記多重化手段から転送された前記多重化信号をビット遅延させるか否かを前記判定結果に基づいて制御する第２のセレクタと第２の遅延回路とを含むことを特徴とする付記３〜９のいずれか一つに記載の光信号受信装置。
【０１０６】
（付記１１）前記並列化手段は、前記判定手段による前記判定結果を受信し、前記判定手段から前記ビット遅延が生じている旨の判定結果を受信すると、前記判定手段から前記ビット遅延が生じていない旨の判定結果を受信するまで同期状態をリセットすることを特徴とする付記１〜９のいずれか一つに記載の光信号受信装置。
【０１０７】
（付記１２）前記並列化手段は、当該並列化手段のクロック信号を分周する分周手段を備え、
前記判定手段は、前記クロック再生手段における前記クロック信号の位相と、前記分周手段によって分周されたクロック信号の位相との位相差に基づいて前記ビット遅延の有無を判定することを特徴とする付記１〜１１のいずれか一つに記載の光信号受信装置。
【０１０８】
（付記１３）ＤＱＰＳＫ変調された光信号を受信復調処理する光信号受信制御方法において、
受信したＤＱＰＳＫ光信号を受信復調手段により前記光信号の同相信号と直交信号をそれぞれの電気信号に変換し、当該それぞれの電気信号を多重化手段により多重化して並列化手段へ転送し、当該並列化手段により並列化して受信処理手段へ転送し、判定手段により当該並列化手段におけるビット遅延の有無を判定し、前記受信処理手段において、前記並列化した信号と比較パターンとを比較して受信状態を識別し、所望の受信状態以外の受信状態に対応し、かつ前記判定手段による判定結果に対応して、論理反転処理、ビット遅延処理、ビットスワップ処理の少なくともいずれかの処理を行い、当該処理をフレーム同期確立となるまで繰り返す過程を含むことを特徴とする光信号受信制御方法。
【０１０９】
（付記１４）前記受信処理手段は、前記並列化手段により並列化されて入力されたフレーム同期パターンと、受信状態対応の比較パターンとを比較して受信状態を識別し、所望の受信状態以外の受信状態識別結果に応じて、前記論理反転処理と前記ビットスワップ処理との少なくともいずれかの処理を行い、前記判定手段により前記ビット遅延が生じていると判定された時に、前記ビット遅延処理を行い、フレーム同期確立となるまで繰り返す過程を含むことを特徴とする付記１３の光信号受信制御方法。
【産業上の利用可能性】
【０１１０】
以上のように、本発明にかかる光信号受信装置および光信号受信制御方法は、ＩＭ−ＤＱＰＳＫ方式を利用したデータ通信に有用であり、特に、光スイッチの切り換えなどによって受信処理装置の再起動が必要となる場合に適している。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１の説明図である。
【図２】本発明の実施の形態１の要部説明図である。
【図３】本発明の実施の形態１の受信状態と制御内容との説明図である。
【図４】本発明の実施の形態２のフローチャートである。
【図５】本発明の実施の形態２の受信状態と制御内容との説明図である。
【図６−１】本発明の実施の形態３の受信状態の説明図（その１）である。
【図６−２】本発明の実施の形態３の受信状態の説明図（その２）である。
【図７】本発明の実施の形態３の受信状態と制御内容との説明図である。
【図８】本発明の実施の形態４の要部説明図である。
【図９】本発明の実施の形態４の受信状態と制御内容との説明図である。
【図１０】本発明の実施の形態４のフローチャートである。
【図１１】実施の形態５にかかる光信号受信装置の構成を示すブロック図である。
【図１２】実施の形態５にかかる光信号受信装置の並列化部の内部構成を示すブロック図である。
【図１３】受信状態（１）および受信状態（２）の場合の並列化部のクロック信号を示す図である。
【図１４】実施の形態５にかかる光信号受信装置の受信状態（１）の場合の動作原理を示す図である。
【図１５】実施の形態５にかかる光信号受信装置の受信状態（２）の場合の動作原理を示す図である。
【図１６】実施の形態５にかかる光信号受信装置の位相比較回路および位相判定回路を示す図である。
【図１７】位相比較回路の出力と位相差の関係を示すグラフである。
【図１８】光スイッチによる切り換え時の光信号受信装置の動作を示す図である。
【図１９】実施の形態５にかかる光信号受信装置の構成の一部の変形例１を示すブロック図である。
【図２０】実施の形態５にかかる光信号受信装置の構成の一部の変形例２を示すブロック図である。
【図２１】実施の形態５にかかる光信号受信装置の並列化部の内部構成の変形例を示すブロック図である。
【図２２】受信状態（１）および受信状態（２）の場合の並列化部のクロック信号を示す図である。
【図２３】実施の形態５にかかる光信号受信装置の位相比較回路の変形例を示すブロック図である。
【図２４】位相比較回路の出力と位相差の関係を示すグラフである。
【図２５】従来の光信号送受信装置の説明図である。
【図２６】従来の光信号送信部と光信号受信部との要部説明図である。
【図２７】受信状態の説明図である。
【符号の説明】
【０１１２】
１，１４０１  受信復調部（ＤＱＰＳＫ  ＯＲ）
２，１４０２  干渉計制御部
３，４，１４０３  クロック再生部（ＣＤＲ  Ａ，ＣＤＲ  Ｂ）
５  クロック再生制御部（ＣＤＲ  ｃｏｎｔ．）
６，１４０４  多重化部（ＭＵＸ）
７  多重化制御部（ＭＵＸ  ｃｏｎｔ．）
８，１４０５  並列化部（ＤＥＳ）
９，１４０６  受信処理部
９ａ  論理処理部
９ｂ  フレーム処理部
９ｃ  フレーム同期回路部
９ｄ  受信状態識別回路
２１  論理反転回路部
２２  １ビット遅延回路部
２３  ビットスワップ回路部
２４  フレーム処理部
２５  フレーム同期回路部
２６  受信状態識別回路
２７  制御部
１４００  光信号受信装置
１４０７  位相比較回路
１４０８  位相判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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