(57)【要約】【課題】半導体集積回路内のトランジスタの素子分離領域からの応力による特性バラツキを抑制することにある。【解決手段】半導体集積回路１は、ゲートと拡散層から形成されるトランジスタを含むセルを複数具備する。複数のセルのそれぞれは、ゲートに垂直な第１方向（Ｘ方向）に隣接して設けられ、複数のセルの全てにおいて、セル枠と、セル枠に対し第１方向に最も近いセル内の拡散層との距離は、等しい。【選択図】図６
2008311361.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる回路を備えた複数種類のセルを具備し、
前記複数種類のセルのそれぞれは、ゲートと拡散層を有するトランジスタを含み、
前記複数種類のセルにおいて、前記ゲートに垂直な第１方向に隣接するセルの間の拡散層間の距離は等しい
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数種類のセルは、少なくとも、インバータ回路を備えたセルと、ＮＡＮＤ回路を備えたセルとを含む
半導体集積回路。
【請求項３】
それぞれセル枠の中に配置されたゲート層データと拡散層データとを含み、それぞれ異なる回路を構成する複数種類のセルを備えたセルライブラリを用いた半導体集積回路のレイアウト設計方法であって、
前記セルライブラリの各セルが、ゲートに垂直な第１方向における拡散層の端からセル枠の端までの距離が互いに等しくなるように構成されており、
前記セルライブリを用いて半導体集積回路のレイアウト設計を行う際に、前記第１方向に隣接して配置するセルとの間のセル枠間の距離が互いに等しくなるように、第１方向に複数種類のセルを並べて配置し、結果として、第１方向のセル間の拡散層間の距離が等しくなるようにレイアウトする半導体集積回路のレイアウト設計方法。
【請求項４】
請求項３に記載の半導体集積回路のレイアウト方法において、
前記セルライブラリの各セルが、ゲートに垂直な第１方向におけるセル枠からゲートまでの距離が互いに等しくなるように構成されており、
前記第１方向に隣接配置するセルとの間のセル枠間の距離が互いに等しくなるように、第１方向に複数種類のセルを並べて配置することにより、第1方向に隣接するセルとのゲート間の距離が等しくなるようにレイアウトする半導体集積回路のレイアウト設計方法。
【請求項５】
（Ａ）ゲートに垂直な第１方向におけるセルの第１境界と、前記第１境界に最も近い拡散層との間における第１距離と、前記第１境界に対抗する第２境界と、前記第２境界に最も近い拡散層との間における第２距離とを制約値に統一して前記セルのレイアウトを決定するステップと、
（Ｂ）前記レイアウトに基づき、配置配線ツールの入力となる前記セルのライブラリデータを生成するステップと、
（Ｃ）前記ライブラリデータを記憶装置に記録するステップと、
を具備する
半導体集積回路のレイアウト設計方法。
【請求項６】
請求項５に記載の半導体集積回路のレイアウト設計方法において、
（Ｄ）前記ライブラリデータを用いて前記セルを前記第１方向に配列して、半導体チップのレイアウトを決定するステップと、
（Ｅ）前記半導体チップのレイアウトを表示するステップと、
を更に具備する
半導体集積回路のレイアウト設計方法。
【請求項７】
請求項５又は６に記載の半導体集積回路のレイアウト設計方法において、
前記（Ａ）ステップは、設計済みのセルのレイアウトデータから、セル内における拡散層のレイアウトデータを取得するステップと、前記拡散層のレイアウトデータに基づいて、前記拡散層と前記第１方向に隣接するセルの境界との距離を制約値に変更するステップとを備える
半導体集積回路のレイアウト設計方法。
【請求項８】
請求項５から７いずれか１項に記載の半導体集積回路のレイアウト設計方法において、
（Ｆ）セル内のゲートに対して前記第１方向に隣接するセルの境界と、前記ゲートとの距離を制約値に統一して前記セルのレイアウトを決定するステップを更に具備する
半導体集積回路のレイアウト設計方法。
【請求項９】
請求項５から８いずれか１項に記載の半導体集積回路のレイアウト設計方法をコンピュータに実行させる半導体集積回路の自動レイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラムに関する。
【背景技術】
【０００２】
セルベースIC（Integrated Circuit）は特定用途向け半導体集積回路（ASIC: Application Specific Integrated Circuit）をはじめ、高集積、高性能が要求されるマイクロプロセサやASSP（Application Specific Standard Product）等のLSIに好適に利用されている。セルベースICは、半導体メーカーが提供するセルライブラリを用いて、ユーザーが設計する独自回路を組み合わせることにより設計される。セルライブラリには、基本回路を搭載したプリミティブセルから、ＣＰＵやメモリ等のマクロを搭載したマクロセルまで様々な種類や大きさのセルが用意される。このようなセルを配置配線ツールによってチップ上に配置・配線して回路設計を行うため、設計時間や設計コストを削減することができる。又、CPU等のレイアウトをマクロセルとしてそのまま組み込むことができるため、システムLSIの作成が容易となる。
【０００３】
図１に、従来技術によるセルベースＩＣ（以下、チップ１０００と称す）の概念図を示す。チップ１０００には、複数のセル１００、１０１が配置される。ここで、セル１００、１０１は、それぞれ、ＭＯＳトランジスタを形成する拡散層１１１、１２１を有するものとする。又、セル１００とセル１０１は、別の回路構成であるものとする。
【０００４】
通常、チップ上には、様々な回路や素子を搭載したセルが配置される。このため、セル内にレイアウトされた拡散層の形状や位置は、セル毎に異なるのが一般的である。又、セル内のレイアウトは、配線や配置面積を考慮して行われるため、セル内における拡散層とセルの境界（以下、セル枠と称す）とのＸ方向の距離は、通常、統一されていない。例えば、図１を参照して、セル１００において、拡散層１１１に対し図面Ｘ方向に隣接するセル枠１１７、１１８と、拡散層１１１との距離ＬＤ１、ＬＤ２は互いに異なる値を示す。一方、セル１０１では、拡散層１２１に対し図面Ｘ方向に隣接するセル枠１２７、１２８と、拡散層１２１との距離ＬＤ３、ＬＤ４は同じ値である。ただし、ゲートの長手方向をＹ方向、その垂直方向をＸ方向とする。
【０００５】
又、セル毎のレイアウトの違いから、セル枠と拡散層との距離はセル毎に異なる。このため、図１のように、回路構成の異なるセル１００、１０１がチップ１０００上に配置される場合、Ｘ方向に隣接するセルの種類によってセル間における拡散層の距離（Ｘ方向）は、異なる値を示す。例えば、同種のセル１００の拡散層１１１間の距離ＤＳ１０と、セル１００の拡散層１１１とセル１０１の拡散層１２１との距離ＤＳ２０とは異なる値となる。又、セル間における拡散層の距離（Ｘ方向）は、セルに隣接する方向によっても異なる値を示す。例えば、セル１０１のセル枠１２７に隣接するセル１００の拡散層との距離ＤＳ２０と、セル枠１２８に隣接するセル１００の拡散層との距離ＤＳ４０は、異なる値となる。
【０００６】
【特許文献１】特開２００６−１９０７２７号公報
【特許文献２】特開２００４−２４１５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば、ＳＴＩ（Shallow Trench Isolation)によって拡散層が分離される場合、素子分離領域から、ＭＯＳトランジスタを形成する拡散層にストレス（応力）が加わることによって、当該ＭＯＳトランジスタの駆動特性が変化することが知られている。例えば、ＭＯＳトランジスタ形成する拡散層１１１を有するセル１００の場合、拡散層１１１とセル枠との距離ＬＤ１、ＬＤ２は異なるため、例え、隣接するセル間の距離を等間隔で配置しても、セル枠方向から拡散層１１１が受けるストレスは、左右（Ｘ方向）で異なる値を示す。このため、セル内に、複数のＭＯＳトランジスタがＸ方向に配列されている場合、隣接する拡散層との距離ＤＳ１０〜ＤＳ４０が異なるので、その素子分離領域から受ける応力によってセル枠から距離ＬＤ１の位置にあるＭＯＳトランジスタと、セル枠から距離ＬＤ２の位置にあるＭＯＳトランジスタでは、その駆動特性は異なる特性を示す。
【０００８】
又、図１のようにセル１００、１０１を配置した場合、Ｘ方向にセル１００同士が隣接している行と、セル１００とセル１０１とが隣接している行とでは、拡散層１１１、１２１が周辺から受けるストレスの大きさは異なる値となる。又、同じ行内でも、セルの種類が異なる場合、各セル間における拡散層間の距離は均一とならず、それぞれのセル内の拡散層に加わるストレスの大きさも異なる値となる。このため、チップ１０００内のＭＯＳトランジスタの特性はバラツキ、製品特性を劣化させる原因となる。
【０００９】
近年、半導体回路の微細化に伴い、上述のようなストレスの違いに起因するＭＯＳトランジスタの特性変動が、問題視されている。このため、拡散層に加わるストレスを均一化する技術が強く望まれている。
【００１０】
一方、これとは逆に素子分離領域からのストレスを積極的に利用して所望の性能を実現しようとする従来技術が、例えば、特開２００６−１９０７２７号公報に記載されている（特許文献１参照）。又、トランジスタのチャネル領域がトレンチ分離からチャネル幅方向に受けるストレスを均一化する技術が、例えば、特開２００４−２４１５２９号公報に記載されている（特許文献２参照）。
【００１１】
しかし、これらの技術をセルベースＩＣに適用しても、セル間における拡散層間の距離のバラツキを是正することができない。特に、特許文献２によれば、チャネル幅方向のストレスは解消できるが、チャネル長さ方向、言い変えるならば、ゲートに垂直な方向のストレスを解消することができない。このため、従来技術では、拡散層に対するストレスのバラツキに起因するＭＯＳトランジスタの特性変動を抑制することができなかった。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明による半導体集積回路は、それぞれ異なる回路を備えた複数種類のセル（２００、２０１）を具備する。複数種類のセル（２００、２０１）のそれぞれは、ゲート（１１３）と拡散層（１１１）を有するトランジスタを含み、複数種類のセルにおいて、ゲート（１１３）に垂直な第１方向（Ｘ方向）に隣接するセルの間の拡散層間の距離は等しい。
【００１４】
本発明による半導体集積回路のレイアウト設計方法は、（Ａ）ゲートに垂直な第１方向（Ｘ方向）におけるセルの第１境界（例えば１１７）と、第１境界（１１７）に最も近い拡散層（１１１）との間における第１距離（ＬＤ１）と、第１境界（１１７）に対抗する第２境界（１１８）と、第２境界（１１８）に最も近い拡散層（１１１）との間における第２距離（ＬＤ２）とを制約値（ＬＤ０）に統一してセルのレイアウトを決定するステップと、（Ｂ）決定されたレイアウトに基づき、配置配線ツール（２５２）の入力となるセルのライブラリデータ（２１２）を生成するステップと、（Ｃ）ライブラリデータ（２１２）を記憶装置（１３）に記録するステップとを具備する。このように、レイアウトされたセル（２００）をチップ上に配列することで、セル間における拡散層の間隔が均一となる。
【００１５】
又、本発明による半導体集積回路のレイアウト設計方法は、セル内のゲート（例えば１１３）に対してゲートの長手方向に垂直な第１方向（Ｘ方向）に隣接するセルの境界（１１７、１１８）と、ゲート（１１３）との距離を制約値（ＬＤ０’）に統一してセルのレイアウトを決定するステップを更に具備することが好ましい。このように、レイアウトされたセル（２００）をチップ上に配列することで、セル間におけるゲートの間隔が均一となる。
【００１６】
本発明による半導体集積回路のレイアウト設計方法によって設計された半導体集積回路（１）は、ゲートと拡散層から形成されるトランジスタを含むセルを複数具備する。複数のセルのそれぞれは、ゲートに垂直な第１方向（Ｘ方向）に隣接して設けられる。この際、複数のセルにおいて、隣接するセルの境界を挟んで最も近くの拡散層間の距離は、全て等しい。このため、複数のセルにおいてセル間における拡散層の間隔が均一となる。又、複数のセルは、第１回路を有する第１セル（２００）と、第１回路と異なる第２回路を有する第２セル（２０１）とを備える。
【００１７】
複数のセルのそれぞれにおいて、第１方向（Ｘ方向）におけるセルの第１境界（例えば１１７）と、第１境界（１１８）に最も近い拡散層（１１１）との間における第１距離（ＬＤ１）と、第１境界（１１７）に対向する第２境界（１１８）と、第２境界（１１８）に最も近い拡散層（１１１）との間における第２距離（ＬＤ２）とは等しいことが好ましい。
【００１８】
又、複数のセルのそれぞれにおいて、第１方向（Ｘ方向）におけるセルの第１境界（例えば１１７）と、第１境界（１１７）に最も近いゲート（１１３）との間における第１距離（ＬＤ１’）と、第１境界（１１７）に対向する第２境界（１１８）と、第２境界（１１８）に最も近いゲート（１１３）との間における第２距離（ＬＤ２’）とは等しいことが好ましい。
【発明の効果】
【００１９】
本発明による半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラムによれば、半導体集積回路内のトランジスタの特性バラツキを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して、本発明による半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラムの実施の形態を説明する。本実施の形態では、ＬＳＩの設計を行う半導体集積回路の自動レイアウト装置を一例に説明する。
【００２１】
図２及び図３を参照して、本発明による半導体集積回路の自動レイアウト装置１０の実施の形態における構成を説明する。図２は、本発明による半導体集積回路の自動レイアウト装置１０の実施の形態における構成図である。図２を参照して、半導体集積回路の自動レイアウト装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等の外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体集積回路のレイアウト結果をユーザに対し視認可能に出力する。
【００２２】
記憶装置１３は、自動レイアウト用セルライブラリ２１、レイアウトデータ２２、制約情報２３、ネットリスト２４、半導体集積回路の自動レイアウトプログラム２５を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の半導体集積回路の自動レイアウトプログラム２５を実行し、セルライブラリの生成又は変換処理、セルの配置配線処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００２３】
図３を参照して、自動レイアウト用セルライブラリ２１は、内部が既にレイアウト設計されたマクロセルに関するデータ（以下ライブラリデータと称す）の集合である。自動レイアウト用セルライブラリ２１には、NANDやフリップフロップなどの基本的回路を含むマクロセルから、RAMやROM、CPUコア等の大規模回路を含むマクロセルが登録される。又、自動レイアウト用セルライブラリ２１は、ライブラリデータ２１１と、補正ライブラリデータ２１２が記録される。これらは、ライブラリデータ２１１及び補正ライブラリデータ２１２は、セル内のピン配置に関する情報を含み、セルをチップ１上に配置、配線するために利用されるLEF（Library Exchange Format）データである。尚、ライブラリデータ２１１は、制約情報２３に規定されたレイアウトとなっていないセルに対応するLEFデータである。補正ライブラリデータ２１２は、制約情報２３に基づいて補正されたレイアウトのセルに対応するLEFデータである。
【００２４】
レイアウトデータ２２は、拡散層レイアウトデータ２２１、ポリシリコンゲートレイアウトデータ２２２、図示しないセルの境界（セル枠）の大きさや配線やコンタクトのレイアウト等を含むGDS形式のデータである。拡散層レイアウトデータ２２１は、セル内にレイアウトされた拡散層の位置座標を含むレイアウトデータである。ポリシリコンゲートレイアウトデータ２２２は、セル内にレイアウトされたポリシリコンゲート（ゲート配線、又はゲート）の位置座標を含むレイアウトデータである。制約情報２３は、補正ライブラリデータ２１２を生成する際に、セル枠の大きさや、拡散層とセル枠との距離、あるいはポリシリコンゲートとセル枠との距離を規定する条件情報である。ネットリスト２４は、マクロセルの接続情報を示す論理回路設計結果である。
【００２５】
半導体集積回路の自動レイアウトプログラム２５は、ＣＰＵ１１によって実行されることで、ライブラリ生成ツール２５１と、配置配線ツール２５２の各機能を実現する。ライブラリ生成ツール２５１は、セルのレイアウトデータ２２と制約情報２３とを用いて、ライブラリデータ２１１を補正し、補正ライブラリデータ２１２を生成する。配置配線ツール２５２は、補正ライブラリデータ２１２及びネットリスト２４に基づいて、セルをチップ１上に配置、配線する。この際、配置配線ツール２５２は、補正ライブラリデータ２１２に含まれるマクロセルのピン配置やセルの大きさを参照し、配線幅やセル間隔等の設計ルール、及び配線遅延等を考慮してセルの配置・配線を行う。
【００２６】
図３から図５を参照して、本発明による半導体集積回路の自動レイアウト装置１０によるセルの自動レイアウト処理について詳細に説明する。本発明による半導体集積回路の自動レイアウト装置１０は、補正ライブラリデータ２１２の生成処理とセルの配置配線処理の２つのフェーズによってチップのレイアウトを行う。配置配線処理の際、半導体集積回路の自動レイアウト装置１０は、複数種のセルをチップ１上にレイアウトするが、以下では、チップ１に配置するセルとしてインバータを搭載したセルと、ＮＡＮＤを搭載したセルを一例に説明する。
【００２７】
先ず、ライブラリ生成ツール２５１は、セルライブラリを参照し、チップ１に配置するセルのライブラリが補正前のライブラリデータ２１１しかない場合、当該ライブラリデータ２１１を補正して補正ライブラリデータ２１２を生成する。この際、ライブラリ生成ツール２５１は、ライブラリデータ２１１に対応するセルのレイアウトデータ２２とを用いて、当該セルにおけるセル枠と拡散層との距離、又はセル枠とポリシリコンゲートとの距離を補正し、補正ライブラリデータ２１２を生成する。補正ライブラリデータ２１２は、製品に搭載されるセルが決まってから生成されても、全てのセルに対して事前に生成されてもどちらでも良い。
【００２８】
図４（ａ）、（ｂ）を参照して、インバータを備えるセル１００に対する補正ライブラリデータ２１２の生成方法について説明する。図４（ａ）に、ライブラリデータ２１１に対応するセル１００（インバータ）のレイアウトを示す。ここで、セル１００には、拡散層１１１、１１２及びポリシリコンゲート１１３によって形成された２つのＭＯＳトランジスタを含み、コンタクト１１４及び配線１１５によって接続されたインバータ回路がレイアウトされている。ここで、ライブラリデータ２１１に対応するセル１００のレイアウトは、従来技術と同様に、セル枠１１７、１１８と、セル枠に最も近い拡散層１１１、１１２との間の距離が考慮されずに決定されている。このため、セル１００では、セル枠１１７と図面Ｘ方向に最も近く隣接する拡散層との距離ＬＤ１と、セル枠１１７に対向するセル枠１１８と図面Ｘ方向に最も近く隣接する拡散層との距離ＬＤ２とは異なる値を示す場合がある。ただし、ゲート方向をＹ方向、その垂直方向をＸ方向とする。
【００２９】
ライブラリ生成ツール２５１は、セル１００の拡散層レイアウトデータ２２１を参照して、拡散層１１１、１１２とセル枠１１７、１１８との相対位置を検出し、セル枠１１７、１１８のそれぞれに対し、最も近くの拡散層を検出する。詳細には、ライブラリ生成ツール２５１は、セル枠の座標Ａ１（０、０）、Ｂ１（４５、５０）、拡散層１１１の座標Ｃ１（１０、３０）、Ｄ１（４０、４０）、拡散層１１２の座標Ｃ２（１０、１０）、Ｄ２（４０、２０）を参照して、拡散層１１１、１１２とセル枠１１７、１１８との距離を測定する。本実施の形態では、セル枠１１７との距離ＬＤ１が最も小さい拡散層１１１（１１２）がセル枠１１７に最も近くの拡散層として検出される。同様に、セル枠１１８との距離ＬＤ２が最も小さい拡散層１１１（１１２）がセル枠１１８に最も近くの拡散層として検出される。この際、ライブラリ生成ツール２５１は、拡散層１１１とセル枠１１７との距離ＬＤ１“１０”と、拡散層１１１とセル枠１１８との距離ＬＤ２“５”を取得する。
【００３０】
ライブラリ生成ツール２５１は、制約情報２３に基づいてセル１００のセル枠の大きさを変更する。制約情報２３には、セル枠１１７、１１８と拡散層との間の距離を制約距離ＬＤ０として規定する情報が設定されている。制約距離ＬＤ０は、例えば“１０”のように固定値である場合や、“９以上１０以下”のように範囲で規定される場合がある。
【００３１】
ライブラリ生成ツール２５１は、セル枠１１７、１１８と拡散層１１１との距離を制約情報２３に設定された制約距離ＬＤ０に統一する。図４（ｂ）は、距離ＬＤ１、ＬＤ２が制約距離ＬＤ０に補正されたセル２００のレイアウトを示す図である。例えば、制約距離ＬＤ０が“１０”である場合、ライブラリ生成ツール２５１は、距離ＬＤ１を固定し、距離ＬＤ２を“５”から“１０”に変更する。この際、ライブラリ生成ツール２５１は、セル枠１１８の座標Ｂ１のＸ座標を“４５”から“５０”に変更することで、距離ＬＤ２を制約距離ＬＤ０に変更する。又、セル枠の位置の変更に伴い、配線１１５上に形成される端子１１６の位置や数も変更される。
【００３２】
ライブラリ生成ツール２５１は、セル２００のレイアウト情報にから配線１１５や端子１１６の位置等を抽出して、配置配線ツール２５２の入力となる補正ライブラリデータ２１２を生成する。
【００３３】
ライブラリ生成ツール２５１は、ライブラリデータ２１１に対応する他のセルについても、上述と同様に、セル枠と拡散層との距離を制約距離ＬＤ０に統一する。図５（ａ）、（ｂ）を参照して、他の回路（ＮＡＮＤ）を備えるセル１０１に対する補正ライブラリデータ２１２の生成方法について説明する。
【００３４】
図５（ａ）に、ライブラリデータ２１１に対応するセル１０１（ＮＡＮＤ）のレイアウトを示す。ここで、セル１０１には、拡散層１２１、１２２及びポリシリコンゲート１２３、拡散層１３１、１３２及びポリシリコンゲート１３３によって形成された４つのＭＯＳトランジスタを含み、コンタクト１２４、１３４及び配線１２５によって接続されたＮＡＮＤ回路がレイアウトされている。ここで、ライブラリデータ２１１に対応するセル１０１のレイアウトは、従来技術と同様に、セル枠１２７、１２８と拡散層１２１、１２２との間の距離が考慮されずに決定されている。このため、セル１００と同様に、セル１０１では、セル枠１２７と図面Ｘ方向に隣接する拡散層との距離ＬＤ３と、セル枠１１７に対向するセル枠１２８と図面Ｘ方向に隣接する拡散層との距離ＬＤ４とは異なる値を示す場合がある。
【００３５】
ライブラリ生成ツール２５１は、セル１０１の拡散層レイアウトデータ２２１を参照して、拡散層１２１、１２２、１３１、１３２とセル枠１２７、１２８との相対位置を検出し、セル枠１２７、１２８のそれぞれに対し、最も近くの拡散層を検出する。詳細には、ライブラリ生成ツール２５１は、セル枠の座標Ａ１（０、０）、Ｂ１（４０、５０）、拡散層１２１の座標Ｃ３（５、３０）、Ｄ３（１５、４０）、拡散層１２２の座標Ｃ４（５、１０）、Ｄ４（１５、２０）、拡散層１３１の座標Ｃ５（２０、３０）、Ｄ５（３５、４０）、拡散層１３２の座標Ｃ６（２０、１０）、Ｄ６（３５、２０）を参照して、拡散層１２１、１２２、１３１、１３２のそれぞれとセル枠１２７、１２８との距離を測定する。本実施の形態では、セル枠１２７との距離ＬＤ３が最も小さい拡散層１２１（１２２）がセル枠１２７に最も近くの拡散層として検出される。又、セル枠１２８との距離ＬＤ４が最も小さい拡散層１３１（１３２）がセル枠１２８に最も近くの拡散層として検出される。この際、ライブラリ生成ツール２５１は、拡散層１２１とセル枠１２７との距離ＬＤ３“５”と、拡散層１１１とセル枠１２８との距離ＬＤ２“５”を取得する。
【００３６】
ライブラリ生成ツール２５１は、制約情報２３に基づいてセル１０１のセル枠の大きさを変更する。ライブラリ生成ツール２５１は、セル枠１２７と拡散層１２１、１２２との距離、及びセル枠１２８と拡散層１３１、１３２との距離を、制約情報２３に設定された制約距離ＬＤ０に統一する。
【００３７】
図５（ｂ）は、距離ＬＤ３、ＬＤ４が制約距離ＬＤ０に補正されたセル２０１のレイアウトを示す図である。例えば、制約距離ＬＤ０が“１０”である場合、ライブラリ生成ツール２５１は、距離ＬＤ３、ＬＤ４をそれぞれ、距離ＬＤ２を“５”から“１０”に変更する。この際、ライブラリ生成ツール２５１は、拡散層の座標Ｃ３、Ｃ４、Ｃ５、Ｃ６のそれぞれのＸ座標、及びセル枠１２８の座標Ｂ２のＸ座標を変更することで、距離ＬＤ３、ＬＤ４を制約距離ＬＤ０に変更する。又、セル枠の位置の変更に伴い、配線１２５上に形成される端子１２６の位置や数も変更される。セル枠１２７、１２８の座標Ａ２、Ｂ２のＸ座標を変更し、拡散層とセル枠との相対座標を変更することで、距離ＬＤ、Ｌ４が変更されても良い。
【００３８】
ライブラリ生成ツール２５１は、セル２０１のレイアウト情報にから配線１２５や端子１２６の位置等を抽出して、配置配線ツール２５２の入力となる補正ライブラリデータ２１２を生成する。
【００３９】
以上のように、ライブラリ生成ツール２５１によって、セル枠と拡散層との距離が制約距離ＬＤ０に統一されたセルのライブラリを得ることができる。配置配線ツール２５２は、このように生成されたライブラリ（補正ライブラリデータ２１２）を用いて、セルをチップ１上に配置、配線する。
【００４０】
図６は、配置配線ツール２５２によってセルが配置配線されたチップ１の構成を示す図である。配置配線ツール２５２は、レイアウトが補正されたセル２００（インバータ）や２０１（ＮＡＮＤ）等のマクロセルを、補正ライブラリデータ２１２を用いてセル配置領域３００に配置し、チップ１のレイアウトを決定する。又、入出力回路セルを入出力回路領域４００に配置し、パッド５００を設けてチップ１のレイアウトを完成する。この際、セル間の総配線長の最短化や、配線遅延時間を考慮して、セルの配置が行われる。又、ネットリスト２４に基づいてセル間の配線が行われる。チップ１のレイアウト結果は、チップレイアウトデータ２６として記憶装置１３に格納される。又、チップレイアウトデータ２は、出力装置１５から視認可能に出力され、設計者はこのデータを参考に、チップ１のレイアウトを決定する。
【００４１】
セル枠とセル枠に対しＸ方向に隣接する拡散層との距離は、チップ１上に配置する全てのセルで制約距離ＬＤ０に統一されている。このため、セルをチップ１上に配置する際、Ｘ方向に隣接、あるいは等間隔に配列するだけで、Ｘ方向に隣り合うセル間の拡散層の間隔は均一となる。すなわち、チップ上で隣接するセルの境界を挟んで最も近くの拡散層間の距離は、全て等しい値となる。図７を参照して、回路構成の異なるセル２００、２０１がチップ１上に配置される場合、Ｘ方向に隣接するセルの種類によらずセル間における拡散層の距離（Ｘ方向）は、同じ値となる（距離ＤＳ１＝距離ＤＳ２）。又、セル間における拡散層の距離（Ｘ方向）は、セルに隣接する方向によっても同じ値を示す（距離ＤＳ１＝距離ＤＳ３、距離ＤＳ２＝距離ＤＳ４）。従って、拡散層が周辺から受けるストレスを、全てのセルにおいて均一にすることができるため、該ストレスに起因するＭＯＳトランジスタの駆動特性のバラツキを抑制することができる。
【００４２】
尚、配置配線ツール２５２は、設計対象の製品に応じて、ライブラリデータ２１１と補正ライブラリデータ２１２を選択的に利用して配置配線を行っても良い。すなわち、セル枠と拡散層との距離を制約距離ＬＤ０としたセルは、セル配置領域の全てでも、一部でも、どちらでも良い。ただし、一部の場合、セル枠と拡散層との距離を制約距離ＬＤ０としたセルは、Ｘ方向の行Ｌ１〜Ｌｎのいずれか、又は全域に配置されることが好ましい。Ｘ方向の行毎にセル枠と拡散層との距離を統一することで、少なくとも行内のトランジスタの特性バラツキは抑制される。
【００４３】
上述の実施の形態では、拡散層とセル枠との距離を変更して補正ライブラリデータ２１２が作成されたが、セル内において、セル枠と、Ｘ方向のセル枠に隣接するポリシリコンゲートとの間の距離を制約距離ＬＤ０’に変更して補正ライブラリデータ２１２が作成されても良い。
【００４４】
図８（ａ）、（ｂ）は、ポリシリコンゲートとセル枠との距離を補正する前のセル１００と、補正後のセル２００’のレイアウトを示す平面図である。ライブラリ生成ツール２５１は、ライブラリデータ２１１に対応するセル１００のレイアウトデータ２２からポリシリコンゲートレイアウトデータ２２２を抽出し、これを参照してポリシリコンゲート１１３とセル枠との相対位置を特定する。ライブラリ生成ツール２５１は、上述と同様に、セル枠１１７、１１８に、最も近いポリシリコンゲート１１３とセル枠１１７、１１８との距離ＬＤ１’、ＬＤ２’を制約情報２３に含まれる制約距離ＬＤ０’に統一する。図６では、セル内に１つのポリシリコンゲートしか含まれないが、複数の場合、セル枠１１７、１１８にそれぞれ隣接するポリシリコンゲートとセル枠１１７、１１８のそれぞれとの間の距離ＬＤ１’、ＬＤ２’が補正される。ライブラリ生成ツール２５１は、レイアウトを補正したセル２００’の端子１１６の位置やセル枠の大きさを含む補正ライブラリデータ２１２を生成する。
【００４５】
このように、ポリシリコンゲートとセル枠との距離を統一したセルをチップ上に配置することで、セル間におけるポリシリコンゲートの間隔が均一となる。一方、セル間におけるポリシリコンゲートの間隔が不均一である場合、リソグラフィ工程において、ゲートパターンがセル毎に不均一になり、セル毎のトランジスタの駆動特性にバラツキが生じる。本発明によれば、セル間におけるポリシリコンゲートの間隔が均一であるため、セル毎のゲートパターン（特にゲート幅）のバラツキが抑制される。このため、半導体チップ１全体、又は、行毎のトランジスタの特性バラツキを抑制することができる。
【００４６】
ライブラリデータ生成部２５１は、製造する半導体チップ１に応じて、拡散層とセル枠との距離を制約距離ＬＤ０とするか、ゲートとセル枠との距離を制約距離ＬＤ０’とするかを選択して補正ライブラリデータ２１２を生成することができる。尚、ライブラリデータ生成部２５１は、拡散層及びゲートの両方とセル枠との距離を制約値に統一したレイアウトの補正ライブラリデータ２１２を生成しても良い。
【００４７】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態においてライブラリ生成ツール２５１は、従来技術において配置配線ツールの入力として利用されたセルライブラリ（ライブラリデータ２１１）を補正して、補正ライブラリデータ２１２を生成したが、これに限らない。ライブラリ生成ツール２５１は、ライブラリデータ２１１を用いずに、直接、セルと拡散層、又はセルとゲート間の距離を統一したレイアウトのセルに基づき、配置配線ツールの入力となるライブラリデータを生成しても良い。又、本実施の形態では、インバータセルとＮＡＮＤセルが搭載された半導体チップを一例に説明したが、これに限らず、他の回路を備えるマクロセルが搭載されても構わない。この場合も上述と同様に、補正ライブラリデータ２１２を生成、利用して半導体チップ１のレイアウトが設定される。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来技術による、半導体チップ上に配置されたセルと、セル間における拡散層の間隔を示す平面図である。
【図２】図２は、本発明による半導体集積回路の自動レイアウト装置の実施の形態における構成を示すブロック図である。
【図３】図３は、本発明による半導体集積回路のレイアウト設計方法の実施の形態における構成及び動作を示すブロック図である。
【図４】図４(ａ)は、本発明に係るインバータセルにおいて、拡散層とセル枠との距離を補正する前のレイアウトを示す平面図である。図４（ｂ）は、本発明に係るインバータセルにおいて、拡散層とセル枠との距離を補正した後のレイアウトを示す平面図である。
【図５】図５(ａ)は、本発明に係るＮＡＮＤセルにおいて、拡散層とセル枠との距離を補正する前のレイアウトを示す平面図である。図５（ｂ）は、本発明に係るＮＡＮＤセルにおいて、拡散層とセル枠との距離を補正した後のレイアウトを示す平面図である。
【図６】図６は、本発明に係る半導体チップの構成を示す平面図である。
【図７】図７は、本発明による、半導体チップ上に配置されたセルと、セル間における拡散層の間隔を示す平面図である。
【図８】図８(ａ)は、本発明に係るインバータセルにおいて、ポリシリコンゲートとセル枠との距離を補正する前のレイアウトを示す平面図である。図８（ｂ）は、本発明に係るインバータセルにおいて、ポリシリコンゲートとセル枠との距離を補正した後のレイアウトを示す平面図である。
【符号の説明】
【００４９】
１：半導体チップ
１０：半導体集積回路の自動レイアウト装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
２１：自動レイアウト用セルライブラリ
２１１：ライブラリデータ
２１２：補正ライブラリデータ
２２：レイアウトデータ
２２１：拡散層レイアウトデータ
２２２：ポリシリコンゲートレイアウトデータ
２３：制約情報
２４：ネットリスト
２５：半導体集積回路の自動レイアウトプログラム
２５１：ライブラリデータ生成ツール
２５２：配置配線ツール
１００、１０１、２００、２０１、２００’：セル
３００：セル配置領域
４００：入出力回路領域
５００：パッド
１１１、１１２、１２１、１２２、１３１、１３２：拡散層
１１３、１２３、１３３：ポリシリコンゲート
ＬＤ０、ＬＤ０’：制約距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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