(57)【要約】【課題】ホットエレクトロンの速度オーバーシュートを抑制することにより、書き込み効率を向上させることのできるＮＯＲ型フラッシュメモリ及びその製造方法を提供する。【解決手段】第1導電型の半導体基板（１）と、半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース（２）及びドレイン拡散領域（３）と、ソース及びドレイン拡散領域に挟まれた半導体基板表面のチャネル領域（１０）上に順次形成された、ゲート絶縁膜（４）、電荷蓄積層（５）、層間絶縁膜（６）、制御ゲート（７）を備える積層構造とを具備し、ソース拡散領域とチャネル領域との接合位置が積層構造のソース拡散領域に近い端部と離れて形成されている。【選択図】      図１
2008016500.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域及びドレイン拡散領域と、
前記ソース拡散領域と前記ドレイン拡散領域に挟まれた前記半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜、電荷蓄積層、層間絶縁膜、制御ゲートを備える積層構造と、
を具備し、前記ソース拡散領域と前記チャネル領域との接合位置が前記積層構造の前記ソース領域に近い端部と離れて形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記接合位置と前記積層構造の前記ソース領域に近い端部との間の前記チャネル領域に、第１導電型の高濃度不純物領域が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ドレイン拡散領域と前記チャネル領域の間に、第２導電型で前記ソース及びドレイン拡散領域よりも低い濃度の低濃度不純物領域が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記積層構造は、前記ソース拡散領域またはドレイン拡散領域を挟んで前記半導体基板上に複数個形成され、前記ドレイン拡散領域を挟む前記積層構造間の距離が前記ソース拡散領域を挟む前記積層構造間の距離よりも狭く形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記積層構造は、前記ソース拡散領域またはドレイン拡散領域を挟んで前記半導体基板上に複数個形成され、前記ソース拡散領域側の前記積層構造間の距離が前記ドレイン拡散領域側の前記積層構造間の距離よりも狭く形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積層は、ポリシリコンである請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記電荷蓄積層は、シリコン窒化膜である請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に等間隔に形成し、前記半導体基板上の前記積層構造の間にソース予定領域とドレイン予定領域を交互に形成する工程と、
前記複数の積層構造を被覆するように第２の層間絶縁膜形成する工程と、
前記第２の層間絶縁膜を加工して、前記ソース予定領域を挟む前記積層構造の側面にのみ、側壁絶縁膜を形成し、前記ソース予定領域の露出面を狭くする工程と、
前記積層構造及び前記側壁絶縁膜をマスクとして、前記半導体基板上面より垂直に第２導電型不純物をイオン注入し、前記ソース予定領域にソース拡散領域を形成し、前記ドレイン予定領域にドレイン拡散領域を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に配列し、前記半導体基板上に前記積層構造で挟まれたソース予定領域とドレイン予定領域を交互に形成する工程と、
前記積層構造をマスクとした第２導電型不純物のイオン注入により、前記半導体基板表面の前記所定の１方向に沿って夫々が第２導電型のソース拡散領域及びドレイン拡散領域を形成し、前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより浅く形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより浅く形成する工程は、
前記複数の積層構造を埋め込むように第２の層間絶縁膜を形成する工程と、
前記ドレイン予定領域上の前記第２の層間絶縁膜を除去する工程と、
前記ソース予定領域上の前記第２の絶縁膜を所望の高さに残置する工程と、
前記半導体基板上面より垂直に第２導電型不純物をイオン注入し、前記ソース予定領域上にのみ残置された前記第２の層間絶縁膜を介在させることにより、前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより浅く形成する工程と、
を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記複数の積層構造を所定の１方向に配列する工程は、前記積層構造が前記所定の１方向に狭い間隔のソース予定領域と広い間隔のドレイン予定領域が交互に配列される工程を含み、
前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより浅く形成する工程は、
前記複数の積層構造を被覆して、前記ソース予定領域上を充填し、前記ドレイン予定領域上および隣接する前記積層構造の内面を内張りするように前記第２の層間絶縁膜を形成する工程と、
前記ドレイン予定領域において、前記第２の層間絶縁膜の底部に開口部を設ける工程と、
前記半導体基板上面より垂直に第２導電型不純物をイオン注入し、前記ソース予定領域には前記充填された第２の層間絶縁膜を介在させることにより、前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより小さく形成する工程と、
を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記複数の積層構造を所定の１方向に配列する工程は、前記積層構造が所定の１方向に狭い間隔のソース予定領域と広い間隔のドレイン予定領域が交互に配列される工程を含み、
前記ソース拡散領域の深さを前記ドレイン拡散領域の深さより小さく形成する工程は、
前記複数の積層構造を被覆して、前記ソース予定領域上を充填し、前記ドレイン予定領域上および隣接する前記積層構造の内面を内張りするように前記第２の層間絶縁膜を形成する工程と、
前記ドレイン予定領域において、前記第２の層間絶縁膜の底部に開口部を設ける工程と、
前記ドレイン予定領域から前記ソース予定領域に向かう方向及びその逆の方向の２方向から、前記半導体基板上面より斜めに低濃度の第２導電型不純物をイオン注入し、前記積層構造と前記ドレイン予定領域の境界付近にのみ低濃度不純物領域を形成する工程と、
前記半導体基板上面より垂直に前記第２導電型不純物をイオン注入することにより、前記ソース予定領域に前記ソース拡散領域を形成し、前記ドレイン予定領域に前記ドレイン拡散層領域を形成するとともに前記ドレイン領域と前記低濃度不純物領域とを隣接させる工程と、
を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に配列し、前記半導体基板上に前記積層構造で挟まれたソース予定領域とドレイン予定領域を交互に形成する工程と、
前記ソース予定領域から前記ドレイン予定領域に向かう方向で、前記半導体基板の上面より第２導電型の不純物イオンを斜めイオン注入し、前記積層構造と前記ソース予定領域の境界付近にのみ前記半導体基板よりも高濃度な第１導電型の高濃度不純物領域を形成する工程と、
前記半導体基板上面より垂直に第２導電型不純物をイオン注入することにより、前記ソース予定領域に前記ソース拡散領域を形成するとともに前記ソース拡散領域と前記高濃度不純物領域とを隣接させ、前記ドレイン予定領域に前記ドレイン拡散領域を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第１導電型の高濃度不純物領域を形成する工程は、
前記ドレイン予定領域上に、イオン注入遮蔽マスクを形成する工程と、
前記ソース予定領域から前記ドレイン予定領域に向かう方向及びその逆の方向の２方向から、前記半導体基板の上面より第２導電型の不純物イオンを斜めイオン注入する工程と、
を含むことを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第１導電型の高濃度不純物領域を形成する工程は、
前記複数の積層構造を被覆するように第２の層間絶縁膜を形成し、狭い間隔を有する前記ソース予定領域を充填し、広い間隔を有する前記ドレイン予定領域上及び隣接する前記積層構造の側壁を内張りするように前記第２の層間絶縁膜を形成する工程と、
前記ドレイン予定領域において、前記第２の層間絶縁膜の底部に開口部を設ける工程と、
前記ソース予定領域から前記ドレイン予定領域に向かう方向及びその逆の方向の２方向から、前記半導体基板の上面より第２導電型の不純物イオンを斜めイオン注入する工程と、
を含むことを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に配列し、前記半導体基板上に前記積層構造で挟まれたソース予定領域とドレイン予定領域を交互に形成する工程と、
前記半導体基板の上面より、第２導電型の不純物イオンを斜めイオン注入し、前記積層構造と前記ドレイン予定領域の境界付近にのみ第２導電型の低濃度不純物領域を形成する工程と、
前記半導体基板上面より垂直に第２導電型不純物をイオン注入することにより、前記ソース予定領域に前記ソース拡散領域を形成し、前記ドレイン予定領域に前記ドレイン拡散領域を形成するとともに前記ドレイン拡散領域と前記低濃度不純物領域とを隣接させる工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記低濃度不純物領域を形成する工程は、
前記ソース予定領域上にのみイオン注入遮蔽マスクを形成する工程と、
前記イオン注入遮蔽マスク形成後、前記ソース予定領域から前記ドレイン予定領域に向かう方向及びその逆の方向の２方向から、前記半導体基板上面より斜め方向に、低濃度の第２導電型不純物をイオン注入して、低濃度不純物領域を形成する工程と、
前記イオン注入遮蔽マスクを除去後、前記半導体基板上面より垂直に前記低濃度よりも高い濃度の第２導電型不純物をイオン注入して、前記ソース拡散領域及び前記ドレイン拡散領域を形成するとともに、前記ドレイン拡散領域と前記低濃度不純物領域とを隣接させる工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記低濃度不純物領域形成する工程は、
前記複数の積層構造を被覆し、狭い間隔を有する前記ソース予定領域上を充填し、広い間隔を有する前記ドレイン予定領域上及び隣接ずる前記積層構造の側面を内張りするように前記第２の層間絶縁膜を形成する工程と、
前記ドレイン予定領域から前記ソース予定領域に向かう方向及びその逆の方向の２方向から、前記半導体基板上面より斜めに低濃度の第２導電型不純物をイオン注入し、前記ドレイン予定第領域と前記積層構造の境界付近にのみ低濃度不純物領域を形成する工程と、
前記半導体基板上面より垂直に前記低濃度よりも高濃度の第２導電型不純物をイオン注入して、前記ソース拡散領域及び前記ドレイン拡散領域を形成するとともに前記ドレイン拡散領域と前記低濃度不純物領域とを隣接させる工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込み特性を劣化させることなく電源電圧を低電圧化することのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、ＮＯＲ型フラッシュメモリーの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化を実現するため、ＮＯＲ型フラッシュメモリーの微細化、高集積化、低電源電圧化、信頼性の向上が益々求められている。
【０００３】
ＮＯＲ型フラッシュメモリーは、複数のＭＯＳ型の不揮発性半導体メモリ素子をＮＯＲ接続したものであるが、その１素子はよく知られているように、半導体基板表面に対峙して形成されたソース拡散層及びドレイン拡散層と、その間の半導体基板上に積層されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートから構成される。
【０００４】
ＮＯＲ型フラッシュメモリでは、ＦＮトンネリングにより書き込みを行なうＮＡＮＤ型フラッシュメモリと異なり、ドレイン端部での電界集中を利用して発生させたホットエレクトロン（ＨＥ）を浮遊ゲートに注入することにより、情報の書き込みを行う。この際、ドレイン電極に電圧を印加することから、ドレイン電極に近接するゲート絶縁膜の劣化の問題が生じる。このため、単純にゲート長を微細化することは、書き込み特性の劣化をもたらす。
【０００５】
ＮＯＲ型フラッシュメモリの小型化に際しての問題点及びその改良については多くの報告が為されているが、例えば非特許文献１では、チャネル中誘発二次電子による書き込み特性の検討が為されており、スケーリング（小型化）に伴う劣化や、デバイスパラメータの最適化、ドレイン端部での問題とのトレードオフ等が報告されている。
【非特許文献１】IEEE trans. Electron Devices, VOL. 50, NO. 10, OCTOBER 2003, pp. 2104-2111.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ホットエレクトロン注入ＮＯＲ型フラッシュメモリー（ｐ型基板使用）について、書き込み特性のゲート長依存性をシミュレーションしたデータを図３２に示す。この図は、横軸としてドレイン電圧を印加した時間（書き込み時間）を取ったときに、浮遊ゲートに書き込まれた電子により閾値がどのように変化するかを示している。制御ゲートの電圧は９Ｖとしている。閾値変化の大きさが大きいほどホットエレクトロンの書き込み効率がよいことを意味する。この図から明らかなように、ゲート長が小さくなるほど書き込み効率が劣化していることがわかる。従って、従来構造での単純な微細化は、すでに限界に達している。
【０００７】
このように、微細化するほど書き込み特性が劣化するのは、ドレイン端部での電子速度が著しく大きくなるためである。実際、図３３に基板表面上でのゲート長方向の電子速度分布を示す。ゲート長が小さくなるほど、ドレイン端部での電子速度が増大していることがわかる。ホットエレクトロンの浮遊ゲートへの注入が生じるのはドレイン端部である。このため、ドレイン端部で電子速度が増大することにより、電子がホットになる前にそのままドレインに注入され、書き込み効率が劣化してしまう。このことは、ドレイン端部での電子速度のオーバーシュートを抑制することにより、書き込み効率を向上させることができる可能性を示唆している。
【０００８】
実際、図３４は、電子の飽和速度を従来モデルに比べて半分にした場合の、基板表面でのゲート長方向の電子速度分布を示す。電子の飽和速度を半分にすると、ドレイン端部での電子速度は非常に小さくなる。さらに、電子の飽和速度を半分にすると、図３５に示したように、書き込み効率を向上させることができる。従って、書き込み効率を向上させるためには、速度オーバーシュートを抑制すればよいことがわかる。
【０００９】
本発明はこのような事情に鑑みて為されたもので、本発明の目的とするところは、ドレイン端部での速度オーバーシュートを抑制することにより、微細ＮＯＲ型フラッシュメモリーの書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記問題点を解決するため、本発明のＮＯＲ型不揮発性半導体記憶装置は、第1導電型の半導体基板と、前記半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域及びドレイン拡散領域と、前記ソース拡散領域と前記ドレイン拡散領域に挟まれた前記半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜、電荷蓄積層、層間絶縁膜、制御ゲートを備える積層構造とを具備し、前記ソース拡散領域と前記チャネル領域との接合位置が前記積層構造の前記ソース領域に近い端部と離れて形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明では、ソース端部において不純物分布を制御することにより形成された高抵抗のオフセット領域の存在により、電界集中のピーク位置がよりソース側にずれるため、ドレイン拡散領域へのホットエレクトロンの注入が抑制されるとともに、ドレイン拡散領域端部での速度オーバーシュートが抑制されるので、書き込み特性が大幅に改善されたＮＯＲ型不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ本発明の実施形態について説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の１素子分の構造を示す断面図である。半導体基板１にソース拡散領域２およびドレイン拡散領域３が対峙して形成され、これらソース拡散領域２およびドレイン拡散領域３の間の半導体基板１の表面には、ゲート絶縁膜４、浮遊ゲート（電荷蓄積層）５、ゲート間（層間）絶縁膜６、制御ゲート７の積層ゲート構造が形成されている。積層ゲート構造下の半導体基板表面は、制御ゲート７に駆動電圧が印加されたときにチャネルが形成されるチャネル領域１０である。この素子構造では、ソース拡散層領域２が浮遊ゲート５の端部より、Δｙだけオフセットするように形成されている。
【００１４】
なお、ＮＯＲ型フラッシュメモリでは、半導体基板１の導電型はｐ型で、ソース拡散領域２およびドレイン拡散領域３はｎ型とし、キャリアは電子とするのが一般的であるが、導電型を逆にし、キャリアを正孔とすることもできる。以下の説明では、キャリアを電子とする。
【００１５】
ここで、ソース拡散領域２およびドレイン拡散領域３と浮遊ゲート電極５のオーバーラップの位置関係について定義する。図１に摸式的に示すように、ソース拡散領域２と積層ゲート構造が重ならず、ドレイン拡散領域３の端部が重なる構造をソース端オフセット構造と呼ぶ。逆に、ドレイン拡散層領域３と浮遊ゲート５とが重ならず、ソース拡散層領域３と浮遊電極５が重なる構造を、ドレイン端オフセット構造と呼ぶ。
【００１６】
先ず、図１の構造がＮＯＲ型フラッシュメモリに効果的であることを説明するために行ったシミュレーションについて説明する。シミュレーションには、図２に示すようなモデルを用いた。図２（ａ）はソース端オフセット、図２（ｂ）はドレイン端オフセットのモデルである。この他、浮遊ゲート５がソース拡散領域２とドレイン拡散領域３と均等にオーバーラップしている通常品についてもシミュレーションを行ったが、構造の図示は省略する。
【００１７】
図２（ａ）に示したソースオフセット構造においては、ドレイン近傍のゲート端部において、ゲート長方向の電子速度のオーバーシュート（期待値よりも突出すること）が従来構造に比べて抑制される。このような効果は、図３に示すように、ゲート長方向の電界分布から理解することができる。図３はゲート電極の中心線を０とし、ゲート長方向の電界強度（Ｅｘ(Ｖ／ｃｍ)）のプロファイルを計算したものである。Ｌ１は通常品、Ｌ２はソース端オフセット、Ｌ３はドレイン端オフセットの電界強度プロファイルであり、横軸と垂直に記された点線が、浮遊ゲート電極５のソース側端部及びドレイン側端部である。
【００１８】
図３よりわかるように、ソース端オフセット構造の場合、ゲート長方向電界のピーク位置が、よりソース側にずれている。そのため、電子が加速される領域の範囲がより狭くなり、電子エネルギーの増大が抑制され、その結果、速度オーバーシュートが抑制される。
【００１９】
一方、ドレイン端オフセット構造の場合、ドレイン拡散層３がよりゲート端部から離れていることにより、電界集中のピークがドレイン側のゲート端部だけでなく、ドレイン電極端部においても現れる。そのため、電子が加速される電界集中の領域がより広くなるため、電子エネルギーがますます増大する。その結果、速度オーバーシュートがますます顕著になる。そのため、図４に示したように、ソース端オフセット構造では書き込み効率が改善される一方、ドレイン端オフセット構造では書き込み特性がむしろ劣化する。なお、図４においては、縦軸は電子の速度（Ｖｘ(ｃｍ／ｓ)）を表わしている。
【００２０】
また、図５にゲート長１００ｎｍのＶｔｈ（１μＡ，Ｖｄ＝１Ｖ）の立ち上がり特性を、通常品、ソース端オフセット、ドレイン端オフセットで比較した示す。ソース端オフセットにより、立ち上がり特性、即ち書き込み特性が改善されていることが分かる。
【００２１】
このように、図１に示したソース端オフセット構造により、書き込み特性を向上させることができる。ドレイン端部ではなく、ソース端部にオフセット構造を形成することが有効である。
【００２２】
しかし、図１のように、ソース端部に高抵抗のオフセット領域を形成した場合、電流駆動力の劣化が懸念される。しかし、図６に示したように、ソース端部をΔｘだけソース側に移動することにより、高抵抗のオフセット領域をソース端部に設けた場合、同じΔｘだけドレイン拡散領域をソース側に移動することにより、電流駆動力の劣化を抑制することができる。図７は、図６に示した構造において、ドレイン電圧を０．８Ｖ、ゲート長１００ｎｍの場合のドレイン電流（Ｉｄ）である。横軸を浮遊ゲート電圧（Ｖｇ）としている。電流駆動力は従来構造と比べてほとんど変わらないことがわかる。
【００２３】
このようにして、本発明の第１の実施形態においては、ソース端部に高抵抗のオフセット領域を設け、ドレイン拡散領域プロファイルを最適化することにより、電流駆動力を劣化させることなくＮＯＲ型フラッシュメモリーの書き込み特性を向上させることができる。
【００２４】
図８〜１１は、図１に示す、ゲート端部とソース接合位置との間の距離Δｙを調節することにより、書き込み特性を向上させることができることを示す特性図である。なお、図８〜１１においては、ゲート長を７０ｎｍとしている。図８は、ソースオフセットΔｙを０ｎｍ（通常品）、７ｎｍ、１０ｎｍと変化させた場合の電界強度のプロファイルを示したものである。図８からわかるように、Δｙを増大させることにより、電界集中のピーク位置がよりソース側へずれるため、図９に示すように、速度オーバーシュートが抑制される。
【００２５】
また、図１０に示すように、電子温度のピーク位置もよりソース側へずれる。従来構造では、電子温度のピーク位置がドレイン側に存在するため、ホットエレクトロンがそのままドレイン拡散領域へと流れ込んでしまう。電子温度のピーク位置がよりソース側へずれることは、ホットエレクトロンの注入ポイントがよりソース側へずれることを意味しており、結果としてホットエレクトロンがドレイン拡散領域へ流れ込んでしまうことを抑制する効果を有する。
【００２６】
また、図１１はゲート長７０ｎｍのＶｔｈ（１μＡ，Ｖｄ＝１Ｖ）の立ち上がり特性を、通常品、ソース端オフセット７ｎｍ，１０ｎｍで比較した示す。ソース端オフセットを大きくするにつれ、立ち上がり特性がより改善されていることが分かる。このようにして、ソース端部における高抵抗のオフセット領域の大きさを制御することで、書き込み特性を制御することができる。
【００２７】
図１３は、図１に示した、ソース端部にオフセット領域を設けたデバイス構造を形成するための製造方法を段階的に示す断面図で、図１２に示す平面図のＡ−Ａ´線に沿った断面図に相当する。平面図（図１２）をより詳細に説明すると、図１で示したメモリ素子（セルトランジスタ）が、同一列で隣接するセルトランジスタが、ドレイン若しくはソースを共有する形で、マトリクス状に配列されている。また、同一行のセルトランジスタの制御ゲート７は、制御ゲート線ＣＧに共通に接続されている。
【００２８】
製造法としては、先ず基板１上に、ゲート（トンネル）絶縁膜４、浮遊ゲート５、ゲート間（層間）絶縁膜６、制御ゲート７となる層を順に積層し（図１３（ａ））、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図１３（ｂ）に示した構造を形成する。ここで、浮遊ゲート５、制御ゲート７は、例えばポリシリコンにより形成される。
【００２９】
次いで、図１３（ｃ）に示すように、層間（埋め込み）絶縁膜１６を堆積し、マスクを利用したパターニングにより図１３（ｄ）に示すようにソース拡散領域側にのみ側壁絶縁膜１７を形成する。次いで、側壁絶縁膜１８を形成し（図１３（ｅ））、側壁絶縁膜１８越しにソース・ドレイン拡散領域形成用の不純物（例えば、ｎ型不純物としてリン（Ｐ））をイオン注入を行うことにより（図１３（ｆ））、ソース端部にのみ高抵抗のオフセット領域が形成されたデバイス構造を形成することができる（図１３（ｇ））。ここで、側壁絶縁膜として利用する絶縁膜１７及び絶縁膜１８は、互いに選択比が取れている必要がある。例えば、絶縁膜１７としてＴＥＯＳを利用した場合には、絶縁膜１８としてシリコン窒化膜を利用する必要がある、逆に、絶縁膜１７としてシリコン窒化膜を利用した場合には、絶縁膜１８としてはＴＥＯＳが利用される。
【００３０】
以上述べたように、第１の実施形態によれば、ソース端部における高抵抗のオフセット領域を設けることにより、書き込み特性を向上させることができる。
【００３１】
（第２の実施形態）
図１４は、本発明の第２の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。この素子構造においては、ソース拡散領域２の拡散深さＤｓが、ドレイン拡散層領域３の拡散深さＤｄよりも小さく（浅く）形成されているため、ソース端部に高抵抗領域が設けられ、本発明の第１の実施形態で説明したように、速度オーバーシュートが抑制され、書き込み効率の向上を実現することができる。
【００３２】
図１５は、本発明の第２の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、平面図は図１２と同様となる。先ず，基板１上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し（図１５（ａ））、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図１５（ｂ）に示した構造を形成する。
【００３３】
次いで、図１５（ｃ）に示すように、層間（埋め込み）絶縁膜１６を堆積し、セルトランジスタ間の空隙を充填する。必要に応じて、ＣＭＰ（chemical Mechanical Polishing）等の手段により、層間絶縁膜１６の上面部を平坦にしてもよい。次いで、図１５（ｄ）に示すように、マスクを利用したパターニングによりドレイン拡散領域上の層間絶縁膜１６を除去して、図１５（ｅ）に示す構造を得る。
【００３４】
次いで、図１５（ｆ）に示すように、ソース拡散領域側に残された層間絶縁膜１６をエッチング等の除去手段により、所望の高さまで調節する。このソース拡散領域側に残された層間絶縁膜１６越しに、ソース及びドレイン拡散領域形成のための不純物（例えば、Ｐ）のイオン注入を行うことにより、図１５（ｇ）に示すように、ソース拡散領域２をドレイン拡散領域３よりも浅く形成することが可能となる。このようにして、図１４に示した素子構造を製造することができる。
【００３５】
以上述べたように、ソース拡散領域２の深さをドレイン拡散領域３の深さより浅くすることにより、ソース端部に高抵抗のオフセット領域を設けることができ、第１の実施形態と同様に、書き込み特性を向上させることができる。
【００３６】
（第３の実施形態）
図１６は、本発明の第３の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。第２の実施形態の製造方法では、マスクを追加することにより、所望のデバイス構造を形成している。製造コスト削減の観点からは、できるだけマスクは追加しないほうが望ましい。図１６に示す素子構造は、マスクを追加せずソース端部にのみ高抵抗のオフセット領域を形成することができる。すなわち、図１６に示すデバイス構造においては、ソース側のセル間距離がドレイン側のセル間距離よりも狭く形成されている。このような構造により、以下で説明するようにマスクを追加することなくソース端部にのみ高抵抗のオフセット領域を形成することができる。
【００３７】
図１６は、本発明の第３の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、平面図は図１２と類似したものとなる。先ず、基板1上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図１７（ａ）に示した構造を形成する。ここで、リソグラフィを利用したゲートパターニングにおいては、ソース側のセル間距離をドレイン側のセル間距離よりも狭く形成する。
【００３８】
次いで、図１７（ｂ）に示すように、層間（埋め込み）絶縁膜１９を堆積する。絶縁膜１９としては、基板１、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７からなる積層構造（以下セルトランジスタと呼ぶ）を被覆する側壁絶縁膜１５と選択比が取れていればどのような絶縁膜でもよく、例えば、シリコン窒化膜が挙げられる。
【００３９】
次いで、図１７（ｃ）に示すように、層間絶縁膜１９をエッチングすることにより、側壁絶縁膜２０を形成する。今、ソース側のセル間距離がドレイン側のセル間距離よりも狭く形成されているため、ソース領域のみ側壁絶縁膜２０により充填される。次いで、図１７（ｄ）に示すように、この側壁絶縁膜２０越しにイオン（例えばリン（Ｐ））注入を行う。ソース側は側壁絶縁膜２０により充填されているため、ソース拡散領域２はドレイン拡散領域３よりも浅く、濃度が薄く形成される。そのため、ソース端部において高抵抗領域が形成されることになる。次いで、側壁絶縁膜２０を剥離することにより、図１７（ｅ）に示す構造を得る。
【００４０】
以上述べたように、第３の実施形態によれば、マスクを使用せずに、ソース拡散領域２の深さをドレイン拡散領域３の深さより浅くし、ソース端部に高抵抗のオフセット領域を設けることができるので、第１の実施形態と同様に、書き込み特性を向上させることができる。
【００４１】
（第４の実施形態）
図１８は、本発明の第４の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。この素子構造では、ソース拡散領域２の浮遊ゲート付近の端部（ソース端部）に、基板不純物と同一の導電型の高濃度不純物領域８（ソースハロー領域）が設けられている。ソース端部に形成されたこの高濃度不純物領域８により、ソース端部において高抵抗領域が形成される。そのため、図１９に示したように、ゲート長方向の電界集中のピークが弱められ、図２０に示したように、速度オーバーシュートが抑制される。また、図２１に示したように、電子温度のピーク位置もよりソース側へずれるため、ホットエレクトロンの注入ポイントがよりソース側へ移動する。そのため、図２２に示したように、書き込み特性が従来構造に比べて著しく改善される。ここで、図１９〜２２においては、ゲート長を７０ｎｍ、高濃度不純物領域８の不純物濃度は２×１０18／ｃｍ3としている。このように、基板不純物と同じ導電型の高濃度不純物領域をソース端部に
形成することにより、ＮＯＲ型フラッシュメモリーの書き込み特性を向上させることができる。
【００４２】
図２３は、本発明の第４の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、平面図は図１２と同様となる。先ず、基板1上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し（図２３（ａ））、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図２３（ｂ）に示した構造を形成する。
【００４３】
次いで、図２３（ｃ）に示すように、層間絶縁膜（不図示）を堆積し、これをＲＩＥ等の異方性エッチングで加工して側壁絶縁膜領域１８を形成する。側壁絶縁膜領域１８を構成する絶縁膜種としては、ＴＥＯＳ、シリコン窒化膜等が考えられる。次いで、図２３（ｄ）に示したように、イオン注入を遮断することのできる絶縁膜やレジストからなるマスク２１を、リソグラフィを利用したパターニングにより、ドレイン領域を被覆するように設ける。このマスク２１により、高濃度不純物がイオン注入によりドレイン端部に注入されることを防ぐことができ、ゲート長方向斜めイオン注入を２方向から行なうことにより、ソース端部のみに高濃度不純物領域を形成することができる。次いで、図２３（ｅ）に示したように、イオン注入によりソース・ドレイン拡散領域を形成することで、図１７に示したデバイス構造を形成することができる。
【００４４】
以上述べたように、第４の実施形態によれば、ソース端部に基板と同一導電型の高不純物濃度領域を設けて、ソース端部に高抵抗領域を設けるので、第１の実施形態と同様に、書き込み特性を向上させることができる。
【００４５】
（第５の実施形態）
図２４は、本発明の第５の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。この素子構造では、ソース拡散領域２の浮遊ゲート付近の端部（ソース端部）に、基板不純物と同一の導電型の高濃度不純物領域８（ソースハロー領域）が設けられている点については、第４の実施形態における素子構造と同様であるが、ドレイン側のセルトランジスタ間の距離が、ソース側のセルトランジスタ間の距離よりも狭く形成されているという特徴がある。この構造上の特徴により、マスクを追加することなく、ソース端部にのみ基板不純物と同一の導電型の高濃度不純物領域８(ソースハロー領域)を設けることができる。
【００４６】
図２５は、第５の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、平面図は図１２と類似となる。先ず、基板１上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図２５（ａ）に示した構造を形成する。ここで、リソグラフィを利用した積層ゲートパターニングにおいては、ドレイン３側のセル間距離をソース２側のセル間距離よりも狭く形成する。
【００４７】
次いで、図２５（ｂ）に示すように、層間絶縁膜１９を堆積する。絶縁膜１９としては、基板１、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜6、制御ゲート７からなるセルトランジスタ領域を被覆する側壁絶縁膜１５と選択比が取れていればどのような絶縁膜でもよく、例えば、シリコン窒化膜が挙げられる。
【００４８】
次いで、図２５（ｃ）に示すように、層間絶縁膜１９をエッチングすることにより、側壁絶縁膜２０を形成する。今、ドレイン３側のセル間距離がソース２側のセル間距離よりも狭く形成されているため、ドレイン領域のみ側壁絶縁膜２０により充填される。次いで、図２５（ｄ）に示すように、基板不純物と同一の導電型の高濃度不純物領域８を、ゲート長方向斜めイオン注入を２方向から行なうことにより、ソース端部に形成する。このとき、ドレイン領域は絶縁膜領域２０により充填されているため、ドレイン端部には、高濃度不純物領域８が形成されていない。
【００４９】
次いで、図２５（ｅ）に示すように、絶縁膜領域２０を除去した後、イオン注入により、ソース拡散層２及びドレイン拡散層３を形成する。このようにして、マスクを追加することなく、第５の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置（図２４）を製造することができる。
【００５０】
以上述べたように、第５の実施形態によれば、ドレイン側のセルトランジスタ間の距離が、ソース側のセルトランジスタ間の距離よりも狭く形成されているので、マスクを追加せずにソース端部に基板と同一導電型の高不純物濃度領域を設けて、ソース端部のみに高抵抗領域を設けることができる。このため、製造コストを増大させることなく、第４の実施形態と同様の、書き込み特性改善効果を得ることができる。
【００５１】
（第６の実施形態）
図２６は、第６の実施形態に係るＮＯＲ型不揮発性半導体素子の断面図である。第６の実施形態では、ドレイン領域３の内側端部に低不純物濃度の第２のドレイン領域（ＬＤＤ構造）を設けたものである。本実施形態では、ドレイン端部にのみＬＤＤ領域９を形成し、ソース端部にはＬＤＤ領域が形成されていないので、ソース端部の抵抗が、ＬＤＤ領域９が形成されているドレイン端部の領域の抵抗よりも大きくなる。そのため、図２６に示した構造は、第１から第５の実施形態において説明したのと同様の理由で、書き込み特性が改善される。なお、従来のＬＤＤ構造は、ソース・ドレイン両領域の内側端部に低抵抗領域が設けられているので、本実施形態のような効果は得られない。
【００５２】
図２７は、図２６に示した、第６の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、平面図は図１２と同様となる。基板１上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し（図２７（ａ））、リソグラフィを利用してゲートパターニングを行った後、酸化工程により側壁絶縁膜１５を形成することにより図２７（ｂ）に示した構造を形成する。次いで、図２７（ｃ）に示すように、層間絶縁膜（不図示）を堆積し、エッチング等の除去手段により側壁絶縁膜領域１８を形成する。側壁絶縁膜領域１８を構成する絶縁膜種としては、ＴＥＯＳ、シリコン窒化膜等が考えられる。
【００５３】
次いで、図２７（ｄ）に示したように、イオン注入を遮断することのできる絶縁膜やレジストからなるマスク２２を、リソグラフィを利用したパターニングにより、ドレイン領域以外の領域を被覆するように設ける。このマスク２２の存在により、ソース領域にＬＤＤ領域が形成されることを防ぐことができ、不純物（例えば、Ｐ）のゲート長方向斜めイオン注入を２方向から行なうことによりドレイン領域にのみＬＤＤ領域９を形成することができる。次いで、図２７（ｅ）に示したように、不純物（例えば、Ｐ）イオン注入によりソース・ドレイン拡散層を形成することで、図２６に示したデバイス構造を形成することができる。
【００５４】
以上述べたように、第６の実施形態によれば、ドレイン端部にＬＤＤ領域を設けて、ソース端部に高抵抗領域を設けているので、第１の実施形態同様に、書き込み特性を向上させることができる。
【００５５】
（第７の実施形態）
図２８は、本発明の第７の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。第７の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置は、第６の実施形態において、ソース２側のセルトランジスタ間がドレイン３側のセルトランジスタ間よりも狭く形成されていることが特徴である。図２９を用いて、図２８に示した素子構造を製造するための製造方法について説明する。
【００５６】
先ず、基板１上に、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７となる各層を順に積層し、リソグラフィを利用して積層ゲートパターニングを行った後、酸化工程により側壁絶縁膜領域１５を形成することにより図２９（ａ）に示した構造を形成する。ここで、リソグラフィを利用したゲートパターニングにおいては、ソース側のセル間距離をドレイン側のセル間距離よりも狭く形成する。
【００５７】
次いで、図２９（ｂ）に示すように、層間絶縁膜１９を堆積する。絶縁膜１９としては、基板１、トンネル絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７からなるセルトランジスタ領域を被覆する側壁絶縁膜１５と選択比が取れていればどのような絶縁膜でもよく、例えば、シリコン窒化膜が挙げられる。次いで、図２９（ｃ）に示すように、層間絶縁膜１９をエッチングすることにより、側壁絶縁膜２０を形成する。今、ソース側のセル間距離がドレイン側のセル間距離よりも狭く形成されているため、ソース領域のみ側壁絶縁膜２０により充填される。
【００５８】
次いで、図２９（ｄ）に示すように、ＬＤＤ領域９形成のためのゲート長方向斜めイオン注入を２方向から行う。ソース側は絶縁膜２０により充填されているため、ソース端部にはＬＤＤ領域が形成されない。次いで、図２８（ｅ）に示すように、側壁絶縁膜２０を除去した後、ソース拡散領域２及びドレイン拡散領域３形成のためのイオン注入を行い、図２８に示した素子構造を製造することができる。ここで、図３０（ａ）〜（ｃ）に示したように、ソース拡散領域２及びドレイン拡散領域３形成のためのイオン注入は、層間絶縁膜２０を除去する前に行ってもよく、この場合、図３０（ｃ）に示したように、ソース拡散領域２はドレイン拡散領域３よりも、ピーク濃度が小さく、浅く形成されることになる。
【００５９】
以上述べたように、第７の実施形態によれば、ソース側のセルトランジスタ間の距離が、ドレイン側のセルトランジスタ間の距離よりも狭く形成されているので、マスクを追加せずにドレイン端部にのみＬＤＤ領域を設け、ソース端部には高抵抗領域を設けることができる。このため、製造コストを増大させることなく、第４の実施形態と同様の書き込み特性改善効果を得ることができる。
【００６０】
（第８の実施形態）
第１から第７の実施形態においては、従来構造として、制御ゲート、ゲート間絶縁膜、浮遊ゲート、トンネル絶縁膜、基板それぞれからなる構造を想定している。しかし、第１から第７の実施形態は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）構造においても有効である。ＭＯＮＯＳ構造を利用した不揮発性半導体記憶装置は、ＮＲＯＭと呼ばれている。
【００６１】
図３１は第８の実施形態に係る不揮発性記憶素子の断面図である。半導体基板１にソース拡散領域２およびドレイン拡散領域３が対峙して形成され、これらソース拡散領域２およびドレイン拡散領域３の間の半導体基板１の表面には、第１のシリコン酸化膜（ゲート絶縁膜）１１、シリコン窒化膜（電荷蓄積層）１２、第２のシリコン酸化膜（層間絶縁膜）１３、メタルゲート（制御ゲート）１４の積層ゲート構造が形成されている。この素子構造では、第１の実施形態と同様に、ソース拡散領域２がシリコン窒化膜（電荷蓄積層）１２の端部より、Δｙだけオフセットするように形成されている。但し、第２〜第７の実施形態と同様な構造をとり得ることは言うまでも無い。
【００６２】
ＭＯＮＯＳ構造においては、シリコン窒化膜１２中に存在するトラップサイトに電子を捕獲させることによって、情報の書き込みを行う。第１から第７の実施形態において、基板の上部構造をＭＯＮＯＳ構造にしたＮＲＯＭに対しても、第１から第７の実施形態と同様な効果が得られる。
【００６３】
以上、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態におけるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図２】第１の実施形態におけるシミュレーションに用いたデバイス構造を示す断面図で、（ａ）はソース端オフセット構造、（ｂ）はドレイン端オフセット構造。
【図３】第１の実施形態の不揮発性半導体記憶装置における、基板表面でのゲート長方向の電界分布を示す図。
【図４】第１の実施形態の不揮発性半導体記憶装置における、基板表面でのゲート長方向の電子速度分布を示す図。
【図５】第１の実施形態の不揮発性半導体記憶装置における閾値電圧の立ち上がり特性図で、書き込み特性が改善されていることを示す図。
【図６】第１の実施形態の不揮発性半導体記憶装置における特性改善の要因を説明する為の断面図。
【図７】第１の実施形態の不揮発性半導体記憶装置の電流電圧特性を示す図。
【図８】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電界分布が、ソース端部の高抵抗領域の大きさに依存して変化することを示す図。
【図９】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の速度分布が、ソース端部の高抵抗領域の大きさに依存して変化することを示す図。
【図１０】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電子温度分布が、ソース端部の高抵抗領域の大きさに依存して変化することを示す図。
【図１１】第１の実施形態の不揮発性半導体記憶装置において、書き込み特性（閾値電圧）がソース端部の高抵抗領域の大きさに依存して変化することを示す図。
【図１２】第１の実施形態の不揮発性半導体記憶装置のセルトランジスタの配列を示す平面図。
【図１３】第１の実施形態の不揮発性半導体記憶装置の製造方法を段階的に示す断面図で、図１２のＡ−Ａ´線に沿った断面図に相当。
【図１４】第２の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図１５】第２の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１６】第３の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図１７】第３の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１８】第４の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図１９】第４の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電界分布が、ソース端部の高抵抗不純物濃度領域の存在により変化することを示す図。
【図２０】第４の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の速度分布が、ソース端部の高抵抗不純物濃度領域の存在により変化することを示す図。
【図２１】第４の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電子温度分布が、ソース端部の高抵抗不純物濃度領域の存在により変化することを示す図。
【図２２】第４の実施形態の不揮発性半導体記憶装置において、書き込み特性（閾値電圧）がソース端部の高抵抗不純物濃度領域の存在により改善することを示す図。
【図２３】第４の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２４】第５の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図２５】第５の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２６】第６の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図２７】第６の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２８】第７の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図２９】第７の実施形態の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３０】第７の実施形態の不揮発性半導体記憶装置の他の製造方法を示す断面図。
【図３１】第８の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。
【図３２】従来構造のＮＯＲ型不揮発性半導体記憶装置の書き込み特性（閾値電圧）を示す図。
【図３３】従来構造のＮＯＲ型不揮発性半導体記憶装置における基板表面でのゲート長方向の電子速度分布を示す図。
【図３４】従来構造のＮＯＲ型不揮発性半導体記憶装置において、電子の飽和速度が基板表面でのゲート長方向の電子速度に与える影響を示す図。
【図３５】従来構造のＮＯＲ型不揮発性半導体記憶装置において、電子の飽和速度が書き込み特性に与える影響を示す図。
【符号の説明】
【００６５】
１…半導体基板
２…ソース拡散領域
３…ドレイン拡散領域
４…トンネル（ゲート）絶縁膜
５…浮遊ゲート
６…ゲート間（層間）絶縁膜
７…制御ゲート
８…基板と同じ導電型の高濃度不純物領域
９…ＬＤＤ領域
１１…シリコン酸化膜（ゲート絶縁膜）
１２…シリコン窒化膜
１３…シリコン酸化膜（層間絶縁膜）
１４…メタル電極（制御ゲート）
１５…層間酸化膜
１６…層間絶縁膜
１７，１８、１９，２０…側壁絶縁膜
２１，２２…イオン注入遮蔽マスク
【図１】
2008016500.tif 000003
【図２】
2008016500.tif 000004
【図３】
2008016500.tif 000005
【図４】
2008016500.tif 000006
【図５】
2008016500.tif 000007
【図６】
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【図７】
2008016500.tif 000009
【図８】
2008016500.tif 000010
【図９】
2008016500.tif 000011
【図１０】
2008016500.tif 000012
【図１１】
2008016500.tif 000013
【図１２】
2008016500.tif 000014
【図１３】
2008016500.tif 000015
【図１４】
2008016500.tif 000016
【図１５】
2008016500.tif 000017
【図１６】
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【図１７】
2008016500.tif 000019
【図１８】
2008016500.tif 000020
【図１９】
2008016500.tif 000021
【図２０】
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【図２１】
2008016500.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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