(57)【要約】【課題】ワードゲート上部と裏打ち部分上部との間でショートの発生を抑制可能な不揮発性半導体記憶装置を提供する。【解決手段】半導体基板３０の第１領域３１に設けられたメモリセルトランジスタ２０と、第２領域３２に設けられた第１及び第２擬似メモリセルトランジスタ１０と、両擬似メモリセルトランジスタ１０を接続する接続層５とを具備する。第１擬似メモリセルトランジスタ１０は、第２領域３２の素子分離層２１上に形成された第３ゲート２と、第３ゲート２の側面に形成された第４ゲート３とを備える。第２擬似メモリセルトランジスタ１０は、素子分離層２１上に形成された第５ゲート２と、第５ゲート２の側面に第４ゲート３と対向するように形成された第６ゲート３とを備える。接続層５は、第４ゲート３と第６ゲート３とに結合し、少なくとも下部が素子分離層２１内に設けられた凹部４１に埋め込まれている。【選択図】図４
2008172069.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に設けられたメモリセルトランジスタと、
前記半導体基板上の第２領域に設けられた第１擬似メモリセルトランジスタと、
前記第２領域に設けられた第２擬似メモリセルトランジスタと、
前記第１擬似メモリセルトランジスタと前記第２擬似メモリセルトランジスタとを接続する接続層とを具備し、
前記メモリセルトランジスタは、
前記第１領域のチャネル領域上に第１絶縁層を介して形成された第１ゲートと、
前記第１ゲートの側面かつ前記チャネル領域上に第２絶縁層を介して形成された第２ゲートと、
前記チャネル領域の端部に形成された拡散層とを備え、
前記第１擬似メモリセルトランジスタは、
前記第２領域の素子分離層上に形成された第３ゲートと、
前記第３ゲートの側面に第３絶縁層を介して形成され、前記第２ゲートと結合された第４ゲートとを備え、
第２擬似メモリセルトランジスタは、
前記素子分離層上に形成された第５ゲートと、
前記第５ゲートの側面に第４絶縁層を介して前記第４ゲートと対向するように形成された第６ゲートとを備え、
前記接続層は、
前記第４ゲートと前記第６ゲートとに結合して上部にコンタクトを接続され、
少なくとも下部が前記素子分離層内に設けられた凹部に埋め込まれている
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記第４ゲートと前記第６ゲートの下部は、前記素子分離層内に設けられた凹部に埋め込まれている
不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記第１擬似メモリセルトランジスタと前記第２擬似メモリセルトランジスタの下部は、前記素子分離層内に設けられた凹部に埋め込まれている
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第３ゲート、前記第５ゲート及び前記接続層の上部の表面は、シリサイド化されている
不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置において、
前記前記接続層の上部の表面の位置は、前記拡散層の上部の表面の位置と比較して、同等又は低い
不揮発性半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置において、
前記凹部の深さは、前記接続層の厚み以上である
不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第３ゲート及び前記第５ゲートの上部の表面と前記接続層の上部の表面との高低差は、前記第１ゲートの上部の表面と前記拡散層の上部の表面との高低差と比較して、同等又は大きい
不揮発性半導体記憶装置。
【請求項８】
（ａ）半導体基板の第２領域に形成された素子分離層に凹部を形成する工程と、
（ｂ）前記半導体基板の第１領域上に第１絶縁層を介してメモリセルトランジスタの第１ゲートと、前記素子分離層上に第１擬似メモリセルトランジスタの第３ゲート及び第２擬似メモリセルトランジスタの第５ゲートとをそれぞれ形成する工程と、
（ｃ）前記第１ゲートと、前記第３ゲート及び前記第５ゲートとを覆うように第２絶縁膜及びゲート膜を積層する工程と、
（ｄ）前記ゲート膜をエッチバックして、前記第１領域上に前記メモリセルトランジスタの第２ゲートを、前記素子分離層上に前記第１擬似メモリセルトランジスタの第４ゲート及び前記第２擬似メモリセルトランジスタの第６ゲートを、及び前記凹部上に前記第４ゲートと前記第６ゲートとを結合する接続層をそれぞれ形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記素子分離層における前記第４ゲート、前記第６ゲート及び前記接続層に対応する位置に前記凹部を形成する工程を備え、
前記（ｄ）工程は、
（ｄ１）前記素子分離層の前記凹部上に前記第４ゲート、前記第６ゲート、及び前記接続層をそれぞれ形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項８に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ２）前記素子分離層における前記第１擬似メモリセルトランジスタ、前記第２擬似メモリセルトランジスタ及び前記接続層に対応する位置に前記凹部を形成する工程を備え、
前記（ｂ）工程は、
（ｂ１）前記凹部上に前記第３ゲート及び前記第５ゲートとをそれぞれ形成する工程を備え、
前記（ｄ）工程は、
（ｄ２）前記素子分離層の前記凹部上に前記第４ゲート、前記第６ゲート、及び前記接続層をそれぞれ形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項８乃至１０のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
（ｅ）前記第３ゲート、前記第５ゲート及び前記接続層の上部をシリサイド化する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項８乃至１１のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ３）前記凹部の深さが前記接続層の厚み以上となるように、前記凹部を形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ構造（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ構造）の不揮発性メモリセルに代表されるように、ワードゲートの側壁にコントロールゲートが形成される不揮発性メモリのセル構造が知られている。例えば、特開２００２−３５３３４６号公報に、ｔｗｉｎＭＯＮＯＳ構造のフラッシュメモリのセル構造が開示されている。図１は、特開２００２−３５３３４６号公報に開示されたｔｗｉｎＭＯＮＯＳ構造のメモリセルの構成を示す断面図である（特開２００２−３５３３４６号公報の図１０Ｂ参照）。メモリセル１０１は、ソース／ドレイン拡散層１４４と、ワードゲート絶縁膜１２６と、ワードゲート１３０と、コントロールゲート１３２と、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）積層膜１３１と、サイドウォール絶縁膜１４２と、シリサイド層１４９、１５０と、ＬＤＤ拡散層１３８とを具備する。
【０００３】
ソース／ドレイン拡散層１４４は、半導体基板１２０の表面に形成されている。ワードゲート絶縁膜１２６は、ソース／ドレイン拡散層１４４に挟まれたチャネル領域上に形成されている。ワードゲート１３０は、そのチャネル領域上にワードゲート絶縁膜１２６を介して形成されている。コントロールゲート１３２は、ワードゲート１３０の両側面にＯＮＯ積層膜１３１を介して形成されている。ＯＮＯ積層膜１３１は、ワードゲート電極１３０とコントロールゲート電極１３２との間、及びコントロールゲート１３２とチャネル領域との間に形成されている。サイドウォール絶縁膜１４２は、ワードゲート１３０の両側面に、コントロールゲート１３２を覆うように形成されている。シリサイド層１４９、１５０は、それぞれワードゲート電極１３０及びソース／ドレイン拡散層１４４の上部に形成されている。ＬＤＤ拡散層１３８は、サイドウォール絶縁膜１４２直下のチャネル領域に形成されている。
【０００４】
メモリセル１０１ａ（１０１ｂ）は、メモリセル１０１のコントロールゲート１３２の延長線上（図の紙面に垂直な方向）の素子分離領域１２３上に設けられている。メモリセル構造を有しているが、メモリの機能を有さない擬似的なメモリセルである。メモリセル１０１ａのコントロールゲート１３２は、メモリセル１０１のコントロールゲート１３２と一体である。そして、メモリセル１０１のコントロールゲート１３２と上部の金属配線とのコンタクトを取るために、メモリセル１０１ａのコントロールゲート１３２は、隣り合うメモリセル１０１ｂのコントロールゲート１３２と接続層１３５で接続されている。これにより、コントロールゲート１３２は、接続層１３５、その上部のシリサイド層１５１及びコンタクト１５４を介して、上部の金属配線（裏打ち配線）と接続される。メモリセル１０１のコントロールゲート１３２が裏打ち配線と接続されているのは、コントロールゲート１３２が、ワードゲート１３０の側壁に形成されるという構造的な要因と、ポリシリコンを用いるという材質的な要因とにより配線抵抗が高いため、低抵抗の金属配線で「裏打ち」することで全体として配線抵抗を下げる必要があるからである。なお、ワードゲート１３０は、コントロールゲート１３２と垂直な方向（図の紙面に平行な方向）に伸びている（特開２００２−３５３３４６号公報の図８．１、図８．２参照）。
【０００５】
関連する技術として、“Ｅｍｂｅｄｅｄ  Ｔｗｉｎ  ＭＯＮＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ４  ｎｓ  ａｎｄ  １５ｎｓ  Ｆａｓｔ  Ａｃｃｅｓｓ  Ｔｉｍｅｓ”（２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ）に  Ｊｕｎ．  １２−１４，  ２００３の論文に、二つのＭＯＮＯＳ構造を一体化したＴｗｉｎＭＯＮＯＳ構造を有する不揮発性メモリセルが開示されている。この不揮発性メモリは、特開２００２−３５３３４６号公報の不揮発性メモリと比較して、主に、ワードゲートとコントロールゲートとを同一方向に形成した点で異なっている（本論文のＦｉｇ．２参照）。この発明では、不揮発性メモリセルの両側の拡散層にコンタクトを設けて上部の配線に接続している。それにより、特開２００２−３５３３４６号公報の不揮発性メモリセルと比較して、高速の読み出しを可能としている。
【０００６】
【特許文献１】特開２００２−３５３３４６号公報（ｃｌａｉｍｉｎｇ  ｐｒｉｏｒｉｔｙ  ｔｏ  Ｕ．Ｓ．  Ｐｒｏｖｉｓｉｏｎａｌ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  ｓｅｒｉａｌ  Ｎｏ．６０／２７８，６２２）
【非特許文献１】Ｔ．  Ｏｇｕｒａ，  ｅｔ  ａｌ．，  “Ｅｍｂｅｄｅｄ  Ｔｗｉｎ  ＭＯＮＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ４  ｎｓ  ａｎｄ  １５ｎｓ  Ｆａｓｔ  Ａｃｃｅｓｓ  Ｔｉｍｅｓ”，  ２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  Ｊｕｎ．  １２−１４，  ２００３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記論文に開示された不揮発性メモリにおいて、特開２００２−３５３３４６号公報のようにコントロールゲートの裏打ちを形成すると、微細化が更に進むにつれて、ワードゲートのポリシリコン上部と裏打ち部分のポリシリコン上部との距離が短くなる場合が考えられる。その場合、製造歩留まりの影響により、当該距離が短くなり過ぎて、両者間にショートが発生するおそれがある。ワードゲートのポリシリコン上部と裏打ち部分のポリシリコン上部との間でショートが発生しないようにするにする技術が望まれる。
【０００８】
また、フラッシュメモリ混載マイクロコンピュータでは、マイクロコンピュータの高速化に伴い、フラッシュメモリにも高速な読み出し動作が要求されている。上記論文に開示された不揮発性メモリにおいて、更に読み出し速度を上げるには、ワードゲートや拡散層をシリサイド化して抵抗を下げることが有利である。また、コントロールゲートをシリサイド化するのは、コントロールゲートとワードゲートとの間のショートを引き起こすために困難であるが、コントロールゲートの裏打ち部分をシリサイド化してコンタクト抵抗を下げることが有効である。しかし、特開２００２−３５３３４６号公報のようにコントロールゲートの裏打ちを形成すると、ワードゲート及び裏打ち部分の上部をシリサイド化したときに、裏打ち部分の上部のシリサイドとワードゲートの上部のシリダイドとの距離が近いので、当該距離が短くなり過ぎて、両者間にショートが発生するおそれがある。したがって、裏打ち部分をシリサイド化することは困難である。ワードゲート及び裏打ち部分の上部をシリサイド化して、両者間にショートが発生しないようにする技術が求められる。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の不揮発性半導体記憶装置は、半導体基板（３０）の第１領域（３１）に設けられたメモリセルトランジスタ（２０）と、半導体基板（３０）上の第２領域（３２）に設けられた第１擬似メモリセルトランジスタ（１０）と、第２領域に設けられた第２擬似メモリセルトランジスタ（１０）と、第１擬似メモリセルトランジスタ（１０）と第２擬似メモリセルトランジスタ（１０）とを接続する接続層（５）とを具備する。メモリセルトランジスタ（２０）は、第１領域（３１）のチャネル領域（１５）上に第１絶縁層（１１）を介して形成された第１ゲート（２）と、第１ゲート（２）の側面かつチャネル領域（１５）上に第２絶縁層（１４）を介して形成された第２ゲート（３）と、チャネル領域（１５）の端部に形成された拡散層（１６）とを備える。第１擬似メモリセルトランジスタ（１０）は、第２領域（３２）の素子分離層（２１）上に形成された第３ゲート（２）と、第３ゲート（２）の側面に第３絶縁層（４）を介して形成され、第２ゲート（３）と結合された第４ゲート（３）とを備える。第２擬似メモリセルトランジスタ（１０）は、素子分離層（２１）上に形成された第５ゲート（２）と、第５ゲート（２）の側面に第４絶縁層（４）を介して第４ゲート（３）と対向するように形成された第６ゲート（３）とを備える。接続層（５）は、第４ゲート（３）と第６ゲート（３）とに結合して上部にコンタクト（９）を接続されている。少なくとも下部が素子分離層（２１）内に設けられた凹部（４１）に埋め込まれている。
【００１１】
本発明の不揮発性半導体記憶装置では、接続層（５、例示：裏打ち部分）の少なくとも一部（下部）が、素子分離層（２１）内に設けられた凹部（４１）に埋め込まれている。すなわち、接続層（５）の高さを凹部（４１）の深さ分だけ低く形成することができる。したがって、従来の論文の発明に特開２００２−３５３３４６号公報のようなコントロールゲートの裏打ちを形成したとき、第３ゲート（２、例示：ワードゲート）又は第５ゲート（２、例示：ワードゲート）の上部と接続層（５）の上部との距離が短くなり過ぎることを抑制することができる。それにより、第３ゲート（２）又は第５ゲート（２）と接続層（５）との間にショートが発生することを抑制することが可能となる。なお、本発明の不揮発性半導体記憶装置は、不揮発性メモリを搭載した不揮発性メモリ混載半導体装置を含む。
【００１２】
また、凹部（４１）の深さを適切に選択することにより、第３ゲート（２、例示：ワードゲート）又は第５ゲート（２、例示：ワードゲート）の上部と接続層（５）の上部との距離を適切に設計することができる。したがって、第３ゲート（２）又は第５ゲート（２）の上部と接続層（５）の上部とをシリサイド化しても、第３ゲート（２）又は第５ゲート（２）と接続層（５）との間にショートが発生することを抑制することが可能となる。
【発明の効果】
【００１３】
本発明により、ワードゲート上部と裏打ち部分上部との間でショートの発生を抑制することができる。また、ワードゲート上部及び裏打ち部分上部をシリサイド化しても両者間でのショートの発生を抑制することが出来る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図２は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面概略図である。ただし、わかり易さのために、一部構成を省略している。
【００１５】
不揮発性半導体記憶装置１は、メモリセル領域３１及び裏打ち領域３２を有している。メモリセル領域３１には、Ｔｗｉｎ−ＭＯＮＯＳ型を有する複数のメモリセル２０がバーチャルグランドアレイ状に配置されている。裏打ち領域３２は、メモリセル領域３１の間に配置されている。裏打ち領域３２には、複数の擬似メモリセル１０が列状に配置されている。
【００１６】
不揮発性半導体記憶装置１は、複数のワードゲート２と、複数のコントロールゲート３とを備えている。複数のワードゲート２の各々は、メモリセル領域３１及び裏打ち領域３２において、Ｘ方向へ延伸する。複数のコントロールゲート３の各々は、メモリセル領域３１及び裏打ち領域３２において、ＯＮＯ積層膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）４を介してワードゲート２の両側に沿ってＸ方向へ延伸する。
【００１７】
メモリセル領域３１には、表面領域を分離する、Ｙ方向へ伸びる複数の素子分離領域２１が形成されている。メモリセル２０は、素子分離領域２１で挟まれ、一つのワードゲート２、その両側にＯＮＯ積層膜３１を介して設けられたコントロールゲート３及び近傍のソース／ドレインの拡散層１６を含んだ領域である。例えば、図中の四角の枠で囲んだ領域（２０）である。コンタクト１９は、拡散層１６をビット線（図示されず）に接続している。
【００１８】
裏打ち領域３２には、表面領域を分離する素子分離領域２１が同様に形成されている。擬似メモリセル１０は、素子分離領域２１で挟まれ、一つのワードゲート２、その両側にＯＮＯ積層膜３１を介して設けられたコントロールゲート３及び隣り合うコントロールゲート３を接続する接続層５を含んだ領域である。例えば、図中の四角の枠で囲んだ領域（１０）である。コンタクト９は、接続層５を裏打ち配線（図示されず）に接続している。
【００１９】
接続層５は、隣り合うコントロールゲート３を接続しながら、飛び飛びでＹ方向へ延伸している。接続層５は、シリサイド層（７）及びコンタクト（９）と共にコントロールゲート３用の裏打ちコンタクト構造として、上部の裏打ち配線（金属配線）に接続されている。また、ワードゲート２上には、シリサイド層（６）及びコンタクト（図示されず）で構成されるワードゲート２用の裏打ちコンタクト構造が形成されている。
【００２０】
図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す概略断面図である。図３（ａ）は図２のＡ−Ａ’断面図であり、図３（ｂ）は図２のＢ−Ｂ’断面図である。
【００２１】
図３（ａ）を参照して、メモリセル領域３１において、半導体基板３０の表面領域に、拡散層１７及びコンタクト１９と素子分離領域２１とがＸ方向に周期的に形成されている。裏打ち領域３２において、半導体基板３０の表面領域に、凹部４１を有する素子分離領域２１が設けられている。凹部４１には、接続層５及びコンタクト９が形成されている。半導体基板３０の上部は層間絶縁層２２に覆われている。
【００２２】
図３（ｂ）を参照して、裏打ち領域３２において、素子分離領域２１の凹部４１には、ワードゲート２、コントロールゲート３、ＯＮＯ積層膜４、接続層５及びコンタクト９がＹ方向に周期的に形成されている。半導体基板３０の上部は層間絶縁層２２に覆われている。
【００２３】
図４は、本発明の不揮発性半導体記憶装置の実施の形態における構成の一部を示す断面図である。本図において、一点鎖線の左側は図３（ａ）のＣ領域を示している。一点鎖線の右側は図３（ｂ）のＤ領域を示している。
【００２４】
Ｄ領域を参照して、擬似メモリセル１０は、素子分離領域２１の凹部４１内に設けられ、ワードゲート２と、コントロールゲート３と、ＯＮＯ積層膜４と、サイドウォール絶縁膜８と、シリサイド層６を具備する。
【００２５】
ワードゲート２は、凹部４１の底部上に形成されている。ポリシリコンに例示される。コントロールゲート３は、ワードゲート２の両側面にＯＮＯ積層膜４を介して形成されている。ポリシリコンに例示される。ＯＮＯ積層膜４は、ワードゲート２とコントロールゲート３との間、及びコントロールゲート３と凹部４１の底部との間に連続的に形成されている。酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。サイドウォール絶縁膜４２は、ワードゲート２の側面に、コントロールゲート３を覆うように形成されている。酸化シリコンの単層膜や酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。シリサイド層６は、ワードゲート３の上部に形成されている。コバルトシリサイドに例示される。
【００２６】
隣り合う擬似メモリセル１０のコントロールゲート３同士は、接続層５により互いに接続されている。接続層５は、コントロールゲート３と同じ材質であり、ポリシリコンに例示される。接続層５の上部には、シリサイド層７が形成されている。コバルトシリサイドに例示される。コントロールゲート３は、接続層５、シリサイド層７及びコンタクト９を介して上部の裏打ち配線に接続されている。
【００２７】
Ｃ領域を参照して、裏打ち領域３２における接続層５上部のシリサイド層７の表面は、メモリ領域３１における拡散層１６上部のシリサイド層１７の表面と概ね等しい位置又はそれより低い位置になっている。これは、素子分離領域２１内に設けられた凹部４１に、接続層５が埋め込まれているからである。接続層５とコントロールゲート３との接続をより確実にするためには、擬似メモリセル１０も素子分離領域２１内に設けられた凹部４１に埋め込まれていることがより好ましい。
【００２８】
図５は、本発明の不揮発性半導体記憶装置の実施の形態における構成の一部を示す断面図である。本図において、一点鎖線の左側は図３（ａ）のＣ領域を示している。一点鎖線の右側は図２のＥ−Ｅ’断面を示している。
【００２９】
Ｅ−Ｅ’断面を参照して、メモリセル２０は、拡散層１６、ワードゲート絶縁膜１１、ワードゲート２、コントロールゲート３、ＯＮＯ積層膜１４、サイドウォール絶縁膜１８、及びシリサイド層６、１７を具備する。
【００３０】
拡散層１６は、ソース又はドレインとして機能し、半導体基板３０の表面領域に形成されている。拡散層１６のドーパントはＡｓ又はＰに例示される。ワードゲート絶縁膜１１は、拡散層１６に挟まれたチャネル領域１５上に形成されている。酸化シリコンに例示される。ワードゲート２は、そのチャネル領域１５上にワードゲート絶縁膜１１を介して形成されている。ポリシリコンに例示される。コントロールゲート３は、ワードゲート２の両側面にＯＮＯ積層膜４を介して形成されている。ポリシリコンに例示される。ＯＮＯ積層膜４は、ワードゲート２とコントロールゲート３との間、及びコントロールゲート３とチャネル領域１５との間に形成されている。酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。サイドウォール絶縁膜１８は、ワードゲート２の両側面に、コントロールゲート３を覆うように形成されている。酸化シリコンの単層膜や酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。シリサイド層６、１７は、それぞれワードゲート２及び拡散層１６の上部に形成されている。コバルトシリサイドに例示される。拡散層１６は、シリサイド層１７及びコンタクト１９を介してビット線に接続されている。
【００３１】
擬似メモリセル１０は、メモリセル２０の延長線上にあり、基本的にはメモリセル２０と同様の構造を有している。例えば、擬似メモリセル１０のワードゲート２及びコントロールゲート３は、それぞれメモリセル２０のワードゲート２及びコントロールゲート３の延長線上にあり、一体である。しかし、「裏打ち」用にメモリセル２０と上部の金属配線（裏打ち配線）とのコンタクトを取るために素子分離領域２３上に設けられている。そのため、擬似メモリセル１０は、メモリセルとしては動作しない。
【００３２】
Ｃ領域を参照して、裏打ち領域３２における接続層５上部のシリサイド層７の表面は、メモリ領域３１における拡散層１６上部のシリサイド層１７の表面と概ね等しい位置又はそれより低い位置になっている。これにより、擬似メモリセル１０のワードゲート２上部のシリサイド層６と接続層５上部のシリサイド層７との高低差が、メモリセル２０のワードゲート２上部のシリサイド層６と拡散層１６上部のシリサイド層１７との高低差と同程度又はそれ以上に大きくなる。したがって、擬似メモリセル１０のワードゲート２と接続層５との間にショートが発生することを抑制することが可能となる。
【００３３】
次に、図４及び図５を参照して、不揮発性半導体記憶装置の実施の形態の動作について説明する。まず、メモリセル２０への情報の書き込み動作について説明する。ワードゲート２に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート３に約６Ｖの正電位を印加し、このコントロールゲート３と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート３に約３Ｖの正電位を印加し、選択側の拡散層１６に約５Ｖの正電位を印加し、非選択側の拡散層１６に約０Ｖを印加する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ積層膜１４の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【００３４】
次に、メモリセル２０に書き込んだ情報の消去動作について説明する。ワードゲート２に約０Ｖを印加し、選択側のコントロールゲート３に約−３Ｖの負電位を印加し、非選択側のコントロールゲート３に約２Ｖの正電位を印加し、選択側の拡散層１６に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ積層膜１４の窒化膜中に注入される。これにより、ＯＮＯ積層膜１４の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００３５】
次に、メモリセル２０に書き込んだ情報の読み出し動作について説明する。ワードゲート２に約２Ｖの正電位を印加し、選択側のコントロールゲート３に約２Ｖの正電位を印加し、非選択側のコントロールゲート３に約３Ｖの正電位を印加し、選択側の拡散層１６に約０Ｖを印加し、非選択側の拡散層１６に約１．５Ｖを印加する。この状態で、メモリセル２０のしきい値を検出する。選択側のＯＮＯ積層膜１４に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ積層膜１４に書き込まれた情報を読み出すことができる。図５に示すメモリセル２０においては、ワードゲート２の両側に１ビットずつの２ビットの情報を記録することができる。
【００３６】
上記各動作において、コントロールゲート３に関わる電圧の印加、それに伴う電流の流れは、既述のコントロールゲート３の裏打ちコンタクト構造（コントロールゲート３、接続層５シリサイド層７、コンタクト９及び金属配線（裏打ち配線））を介して行われる。同様に、ワードゲート２に関わる電圧の印加、それに伴う電流の流れは、既述のワードゲート２用の裏打ちコンタクト構造を介して行われる。
【００３７】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施の形態について説明する。図６〜図９は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。各図において、一点鎖線の左側は図３（ａ）のＣ領域を示している。一点鎖線の右側は図３（ｂ）のＤ領域を示している。
【００３８】
図６（ａ）を参照して、ｐ型シリコンの半導体基板３０のメモリセル領域３１及び裏打ち領域３２の表面領域における所定の位置に、従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、素子分離領域２１をそれぞれ形成する。
【００３９】
次に、図６（ｂ）を参照して、素子分離領域２１における擬似メモリセル１０及び接続層５の形成される領域に、所定の幅及び深さを有する凹部４１を形成する。凹部４１の幅及び深さについては後述する。
【００４０】
次に、図６（ｃ）を参照して、半導体基板３０の表面に、熱酸化処理により、ワードゲート絶縁膜１１を形成する。ワードゲート絶縁膜１１の膜厚は、例えば、１０ｎｍである。その後、そのワードゲート絶縁膜１１を覆うように、ワードゲート用ポリシリコン膜４２をＣＶＤ法により形成する。ワードゲート用ポリシリコン膜４２は、メモリセル２０及び擬似メモリセル１０のワードゲート２となる。ワードゲート用ポリシリコン膜４２の膜厚は、例えば、２００ｎｍである。
【００４１】
続いて、図７（ａ）を参照して、フォトリソグラフィー及びドライエッチングにより、ワードゲート用ポリシリコン膜４２をエッチングして擬似メモリセル１０のワードゲート２、及びメモリセル２０のワードゲート２（図示されず）を形成する。そのとき、ワードゲート２のない部分はワードゲート絶縁膜１１の表面が露出する。その後、ワードゲート２をマスクに用いて、ワードゲート２で覆われていないワードゲート絶縁膜１１を選択エッチングで除去する。その際、素子分離領域２１の表面も若干エッチングされる。それにより、メモリセル２０のワードゲート２直下にのみワードゲート絶縁膜１１が残る。素子分離領域２１でなくワードゲート２のない部分は半導体基板３０の表面が露出する。
【００４２】
次に、図７（ｂ）を参照して、半導体基板３０、素子分離領域２１（凹部４１を含む）及びワードゲート２の表面を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをこの順に積層する。酸化シリコンの形成には酸化法又はＣＶＤ法が、窒化シリコンの形成にはＣＶＤ法がそれぞれ用いられる。それにより、電荷蓄積層としてのＯＮＯ積層膜４３が形成される。ＯＮＯ積層膜４３は、凹部４１の内部の表面も覆っている。
【００４３】
その後、ＯＮＯ積層膜４３を覆うようにコントロールゲート用ポリシリコン膜４４をＣＶＤ法により形成する。コントロールゲート用ポリシリコン膜４４は、後に、コントロールゲート３となる。図に示されるように、コントロールゲート用ポリシリコン膜４４は、凹部４１の内部を埋めている。凹部４１は後述の形状（幅、深さ）を有するので、コントロールゲート用ポリシリコン膜４４は、凹部４１上部でも概ね平坦に形成することができる。すなわち、凹部４１上のコントロールゲート用ポリシリコン膜４４は相対的に厚く、それ以外のコントロールゲート用ポリシリコン膜４４は相対的に薄く形成される。
【００４４】
続いて、図７（ｃ）を参照して、コントロールゲート用ポリシリコン膜４４及びＯＮＯ積層膜４３をそれぞれエッチバックして、ワードゲート２側面及び接続層５の近傍以外のコントロールゲート用ポリシリコン膜４４及びＯＮＯ積層膜４３を除去する。これにより、裏打ち領域３２において、擬似メモリセル１０のワードゲート２の側面にＯＮＯ積層膜４を介してコントロールゲート３が形成され、コントロールゲート３間に接続層５が形成される。一方、メモリセル領域３１において、メモリセル２０のワードゲート２の側面にＯＮＯ積層膜４を介してコントロールゲート３（図示されず）が形成される。
【００４５】
その後、図８（ａ）を参照して、図示していないが、メモリセル領域３１にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｏｅｄ  Ｄｒａｉｎ）注入を行った後、半導体基板３０の全面を覆うように酸化シリコン膜４５をＣＶＤ法により形成する。この酸化シリコン膜４５は、その一部が後にサイドウォール絶縁膜８、１８となる。
【００４６】
続いて、図８（ｂ）を参照して、酸化シリコン膜４５をエッチバックして、ワードゲート２側方（コントロールゲート３の側面及び上面）以外の酸化シリコン膜４５を除去する。これにより、裏打ち領域３２において、擬似メモリセル１０のワードゲート２側方（コントロールゲート３の側面及び上面）を覆うようにサイドウォール絶縁膜８が形成される。一方、メモリセル領域３１において、メモリセル２０のワードゲート２側方（コントロールゲート３の側面及び上面）を覆うようにサイドウォール絶縁膜１８（図示されず）が形成される。このとき、ワードゲート２の上部及び接続層５の中央の上部は、露出している。
【００４７】
メモリセル領域３１において、ワードゲート２及びサイドウォール絶縁膜１８をマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を半導体基板３０に注入する。それにより、メモリセル領域３１の半導体基板３０の表面におけるワードゲート２及びサイドウォール絶縁膜１８の直下の領域と素子分離領域２１とを除く領域に、自己整合的にソース／ドレイン用の拡散層１６が形成される。
【００４８】
その後、図８（ｃ）を参照して、半導体基板３０の全面にコバルト膜をスパッタ法により形成し、熱処理を行う。この熱処理により、メモリセル領域３１ではワードゲート２の上部及び拡散層１６の表面側がシリサイド化され、それぞれシリサイド層６、１７となる。裏打ち領域３２ではワードゲート２の上部及び接続層５の表面側がシリサイド化され、それぞれシリサイド層６、７となる。このとき、コントロールゲート３は、サイドウォール絶縁膜８、１８に覆われているので、シリサイド化されない。その後、シリサイド層以外のコバルト膜をエッチングにより除去する。
【００４９】
続いて、図９（ａ）を参照して、半導体基板３０の全面を覆うように層間絶縁層２２を形成する。続いて、図９（ｂ）を参照して、層間絶縁層２２の所定の箇所（少なくとも拡散層１６、接続層５）にビアホールを形成する。そして、金属膜の製膜及びＣＭＰ法による研磨を行う。それにより、メモリセル領域３１において、シリサイド層１８を介して拡散層１６と上部配線（図示されず）とを接続するコンタクト１９が形成される。また、裏打ち領域３２において、シリサイド層８を介して接続層５と上部配線（図示されず）とを接続するコンタクト９が形成される。
【００５０】
上記製造工程の後、通常のロジックプロセスを実行し、不揮発性半導体記憶装置が製造される。
【００５１】
凹部４１の幅は、接続層５の幅に概ね対応している。したがって、その最小値は、接続層５の抵抗が高くなり過ぎない点から設計で決定される。例えば、コントロールゲート用ポリシリコン膜４４の膜厚程度（接続層５の厚み程度）である。
また、凹部４１の幅が広過ぎると、コントロールゲート用ポリシリコン膜４４を成膜したとき（図７（ｂ））、凹部４１に対応する部分に窪みが出来てしまうおそれがある。その場合、当該膜をエッチバックしたとき（図７（ｃ））、凹部４１のコントロールゲート用ポリシリコン膜４４が薄すぎて、その大部分がエッチングされてしまい、接続層５が上手く形成できなくなる。したがって、コントロールゲート用ポリシリコン膜４４を成膜したとき（図７（ｂ））、凹部４１に対応する部分に窪みが出来無い程度の幅が最大値となる。例えば、コントロールゲート用ポリシリコン膜４４の膜厚の２倍程度である。
【００５２】
凹部４１の深さは、凹部４１が少しでもあれば、凹部４１の接続層５上部のシリサイド層７とワードゲート２上部のシリサイド層６との間のショートの発生を改善でき、深ければ深いほどより改善できることから、特に制限はない。ただし、最大値としては、素子分離領域２１下部の半導体基板３０と接続層５との間でリークが発生しない深さである。
【００５３】
本発明の不揮発性半導体記憶装置では、接続層５の少なくとも一部（下部）が、素子分離領域２１内に設けられた凹部４１に埋め込まれている。すなわち、接続層５の高さを凹部４１の深さ分だけ低く形成することができる（上記の実施の形態では、接続層上部の高さを半導体基板３０の表面と同等あるいはそれより低く形成している）。したがって、従来の論文の発明に特開２００２−３５３３４６号公報のようなコントロールゲートの裏打ちを形成したとき、裏打ち領域に３２におけるワードゲート２の上部と接続層５の上部との距離が短くなり過ぎることを抑制することができる。それにより、裏打ち領域に３２におけるワードゲート２と接続層５との間にショートが発生することを抑制することが可能となる。
【００５４】
また、凹部４１の深さを適切に選択することにより、裏打ち領域２１におけるワードゲート２の上部と接続層５の上部との距離を適切に設計することができる。すなわち、充分な距離を取ることが出来る。したがって、ワードゲート２の上部と接続層５の上部とをシリサイド化しても、ワードゲート２と接続層５との間にショートが発生することを抑制することが可能となる。シリサイド化により、コントロールゲートの接続に関わる抵抗を下げうることが出来、高速動作が可能となる。
【００５５】
また、図７（ｃ）に示す工程において、コントロールゲート用ポリシリコン膜４４及びＯＮＯ積層膜４３をエッチバックして、裏打ち領域３２において、擬似メモリセル１０のコントロールゲート３及び接続層５を形成している。このとき、従来の技術では、図２に示すコントロールゲート３と接続層５との接続部Ｑでは、コントロールゲート用ポリシリコン膜４４及びＯＮＯ積層膜４３が、破線で示すように角がなまった状態でエッチングされる現象が発生する場合がある。性能的には問題は無いが、歩留まり向上のために、裏打ち領域３２の幅をその分だけ広くする必要があり、面積効率の面で好ましくなかった。
【００５６】
しかし、本発明では、接続層５の下部又は全体が凹部４１内に埋まっているため、図７（ｃ）に示す工程において、図２の接続部Ｑにおいても破線のように角がなまった状態でエッチングされる現象が発生しにくい。それにより、裏打ち領域３２の幅をより狭くすることが出来、面積効率を向上させることが可能となる。
【図面の簡単な説明】
【００５７】
【図１】図１は、特開２００２−３５３３４６号公報に開示されたｔｗｉｎＭＯＮＯＳ構造のメモリセルの構成を示す断面図である。
【図２】図２は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面概略図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の実施の形態における構成の一部を示す断面図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の実施の形態における構成の一部を示す断面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図７】図７は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図８】図８は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図９】図９は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【符号の説明】
【００５８】
１    不揮発性半導体記憶装置
２    ワードゲート
３    コントロールゲート
４、１４    ＯＮＯ積層膜
５    接続層
６、７、１７    シリサイド層
８、１８    サイドウォール絶縁膜
９、１９    コンタクト
１０    擬似メモリセル
１１    ワードゲート絶縁膜
１５    チャネル領域
１６    拡散層
２０    メモリセル
２１    素子分離領域
２２    層間絶縁層
３０    半導体基板
３１    メモリセル領域
３２    裏打ち領域
４１    凹部
４２    ワードゲート用ポリシリコン膜
４４    コントロールゲート用ポリシリコン膜
４５    酸化シリコン膜
【図１】
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【図２】
2008172069.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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