(57)【要約】【課題】読出しマージンを狭くすることなくメモリセルのリーク電流による論理データの誤判定を極力抑制することができる半導体記憶装置を提供する。【解決手段】行列状に複数配置された不揮発性メモリセルTijと、一つの列における複数の不揮発性メモリセルTijのコントロールゲートに共通に接続されたワード線WLjと、一つの行における複数の不揮発性メモリセルTijのドレイン領域に共通に接続されたビット線BLiと、一つの行における複数の不揮発性メモリセルTijのソース領域に接続されたソース線Vsskと、一つのビット線BLiに接続された不揮発性メモリセルTijを読み出すときに、ビット線BLiに応じて１以上のソース線Vsskを読出し単位として一括して選択し、接地するソース線選択回路２２とを有する。【選択図】図４
2008243315.tif 000002
【特許請求の範囲】
【請求項１】
行列状に複数配置された不揮発性メモリセルと、
一つの列における複数の不揮発性メモリセルのコントロールゲートに共通に接続されたワード線と、
一つの行における複数の不揮発性メモリセルのドレイン領域に共通に接続されたビット線と、
一つの行における複数の不揮発性メモリセルのソース領域に接続されたソース線と、
一つの前記ビット線に接続された前記不揮発性メモリセルを読み出すときに、該ビット線に応じて１以上の前記ソース線を読出し単位として一括して選択し、接地するソース線選択回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記各読出し単位について、該読出し単位に含まれる全てのソース線に接続されたメモリセルのデータを消去した状態で一括してリーク電流を測定する電流測定回路を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記各ビット線について、予め設定された基準電流値と前記読出し単位につき測定されたリーク電流を比較する電流比較回路を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記基準電流値は、前記電流比較回路の外部から設定できることができることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記各ビット線について、前記読出し単位を構成する１以上のソース線を記憶する読出し単位記憶回路を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記各ビット線について、前記電流比較回路の電流比較結果を基に、前記複数設けられたソース線を分割して前記読出し単位として設定し、前記読出し単位ごとに一括して選択する信号を前記ソース線選択回路に与える分割回路を有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、
（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を１以上のグループに分割するステップと、
（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、
（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、
（iv）前記１つのビット線内の全てのグループのうち一つでも前記リーク電流の総和が前記基準電流値を超えていた場合、前記各グループよりもさらに少数の前記ソース線で構成されるグループに再分割するステップと、
（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのリーク電流の総和が前記基準電流値以下になった場合に、そのときの各グループを読出し単位に設定するステップと、
（vi）前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法。
【請求項８】
前記ステップ（ｉ）項乃至（v）項の実施により取得された前記読出し単位は、予め前記ビット線ごとに前記半導体記憶装置内に記憶され、前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位を読み出して用いることを特徴とする請求項７記載の半導体記憶装置の動作方法。
【請求項９】
行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、
（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を複数のグループに分割するステップと、
（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、
（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、
（iv）前記１つのビット線内の全てのグループのリーク電流が前記基準電流値以下である場合、前記各グループよりもさらに多数のソース線で構成されるグループに再分割するステップと、
（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのうち一つでも前記リーク電流が前記所定の基準電流値を超えた場合に、直前に設定され、前記１つのビット線内の全てのグループのリーク電流が所定の基準電流値以下であった各グループを読出し単位に設定するステップと、
（vi）前記メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法。
【請求項１０】
前記ステップ（ｉ）項乃至（v）項の実施により取得された前記読出し単位は、予め前記ビット線ごとに前記半導体記憶装置内に記憶され、前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位を読み出して用いることを特徴とする請求項９記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその動作方法に関し、より詳しくは、電気的にデータの書き込み及び消去が可能なＮＯＲ型フラッシュメモリを含む不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
図１は、従来例に係るＮＯＲ型フラッシュメモリについて示す回路図である。図３（ａ）は、メモリセルの構造を示す断面図である。
【０００３】
従来例に係るＮＯＲ型フラッシュメモリにおいては、図１に示すように、メモリセルTijが行と列に配置されている。図１はその一部を示す。各行方向（紙面上横方向）に並ぶ全てのメモリセルTij（i=0〜m、j=0〜n）は、ドレインを介して共通の各ビット線（BLi(i=0〜m、j=0〜n)）と接続し、各列方向（紙面上縦方向）に並ぶ全てのメモリセルTijはゲート（コントロールゲート）を介して共通の各ワード線（WLj(j=0〜n)）と接続し、各行方向に並ぶ全てのメモリセルTijはソースを介して共通の各ソース線（Vssk(k=0〜m/2)）に接続されている。なお、ソース線（Vssk）は隣接するビット線BLi、BLi+1間でも共通となっている。
【０００４】
各メモリセルTijはフローティングゲートを有するｎチャネル絶縁ゲート型電界効果トランジスタで構成されている。その主要な構成は、図３（ａ）に示すように、ｐ型の半導体基板１上にゲート絶縁膜２とフローティングゲート３と中間絶縁膜４とコントロールゲート５とがこの順で積層され、この積層構造の両側の半導体基板１の表面にｎ型のソース領域６ａ及びドレイン領域６ｂとが形成されてなる。なお、ソース領域６ａに繋がるトランジスタの外部引出し端子をソースと称し、ドレイン領域６ｂに繋がるトランジスタの外部引出し端子をドレインと称する。
【０００５】
メモリセルTijは、書き込みを行わない状態で、中程度の閾値電圧を有し、コントロールゲートにデータを読み出すための正の動作電圧を印加することで容易にチャネルが導通し、ドレイン電流が流れる論理'１' データの状態になっている。
【０００６】
メモリセルTijに書き込みを行うことにより、論理'０'データの状態になる。書き込みを行うには、ビット線及びソース線とワード線とにより所望のメモリセルTijを選択して、ソース領域６ａ（ソース線(Vssk)）を接地し、ドレイン領域６ｂ（ビット線(BLi)）に正の電圧を印加し、コントロールゲート５（ワード線(WLj)）に大きな正の電圧を印加する。ソース−ドレイン間の電圧により主にドレイン領域６ｂ近傍でホットエレクトロンが発生し、コントロールゲート５の大きな正の電圧によりフローティングゲート４に電子が注入され、蓄積される。これにより、所望のメモリセルTijに論理'０'データが書き込まれる。この状態では、メモリセルTijは高い閾値電圧を有し、コントロールゲート５に動作電圧を印加してもチャネルは導通せず、ドレイン電流は流れないか、流れてもリーク電流程度で小さい。
【０００７】
データを読み出すには、ビット線及びソース線とワード線により所望のメモリセルTijを選択して、ソース領域６ａ（ソース線(Vssk)）を接地し、ドレイン領域６ｂ（ビット線(BLi)）に適度な正の電圧を印加し、コントロールゲート５（ワード線(WLj)）に正の動作電圧を印加する。論理'０'データが書き込まれている場合、ドレイン電流は流れないか小さい。これに対して、論理'１'データの状態では、大きいドレイン電流が流れる。これらは、ビット線電流（IBL）として測定することができる。したがって、その電流値を測定することにより所望のメモリセルTijに記憶された論理'０'又は論理'１'のデータを読み出すことができる。
【０００８】
図２（ｂ）に示すように、論理'０'データ又は論理'１' データであることを判定するために、基準電流値が設定される。ビット線電流(IBL)が基準電流値よりも下側にくる場合、論理'０' データであると判定され、上側にくる場合、論理'１' データであると判定される。実際には、基準電流値に対して上下ともにある程度の読出しマージンがとられる。即ち、論理'０'データであることを判定するために、基準電流値よりも小さい範囲にビット線電流（IBL）の上限が設定され、一方、論理'１' データであることを判定するために、基準電流値よりも大きい範囲にビット線電流（IBL）の下限が設定されている。これらのビット線電流（IBL）の上限と下限の差が大きいほど、誤判定を避け、正確にデータを読み取ることができるため好ましいとされる。
【０００９】
論理'０'データを消去するには、全てのメモリセルTijを選択し、一括して、或いは、部分的なメモリセルTijの集合であるセクタ単位で、ソース領域６ａ（全てのソース線(Vss0〜Vss m/2)）に正の電圧を印加し、ドレイン領域６ｂ（全てのビット線(BL0〜BLm)）を開放し、コントロールゲート５（全てのワード線(WL0〜WLn)）により大きな負の電圧を印加する。これにより、フローティングゲート３内の電子がゲート絶縁膜２をトンネルして半導体基板１に放出され、データの消去が行われる。消去は、適当なブロックのメモリセルTijごとに行うこともできる。
【００１０】
従来例に係るＮＯＲ型フラッシュメモリに関連する技術として、特許文献１乃至３が知られている。
【特許文献１】特開平０７−１４７０９８号公報
【特許文献２】特開平０９−２１３０９０号公報
【特許文献３】特開平０９−２１３０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来例に係るＮＯＲ型フラッシュメモリでは、データの書き込みを行った場合、デバイスの製造ばらつきなどにより、フローティングゲート３内に注入され、蓄積される電子量がばらついたり、消去しにくいセルがあったりすることが多い。しかも、ゲート絶縁膜２の耐圧やソース領域６ａの逆方向耐圧などの関係で、データの消去においてコントロールゲート５やソース領域６ａにあまり大きな電圧を印加することができない場合もある。このような場合、消去電圧の印加時間を調整し、或いは複数回消去を繰り返すことになる。
【００１２】
これにより、印加時間や消去回数を電子の蓄積量が多いセルなどに合わせた場合、電子の蓄積量が多いセルなどではほぼ完全に電子を放出可能であるが、電子の蓄積量が少ないセルや消去し易いセルでは、図３（ｂ）に示すように、電子が放出されるだけに止まらずフローティングゲート３内に正孔が蓄積されるという過剰消去が生じる恐れがある。過剰消去が生じた場合、閾値電圧が低くなり、図３（ｂ）に示すように、チャネルがデプレッション状態か、最悪で反転状態になる。
【００１３】
一つのビット線（BLi）内にこのようなメモリセルTij+2と論理'０'データが書き込まれているメモリセルTijとが混在している場合、メモリセルTijのデータを読み出すため、ビット線(BLi)に正の電圧を印加し、ソース線（Vssk）を接地し、ワード線（WLj）により大きい正の電圧を印加すると、メモリセルTij+2では、コントロールゲート５（WLj）に電圧が印加されなくても、ドレイン（BLi）とソース（Vssk）の間に電圧が印加されるため、図２（ａ）に示すように、大きいリーク電流（Ileak）が流れる。このため、ビット線電流 (IBL=Icell+Ileak）が論理'０'データの判定基準である下限（基準電流値）を超えてしまい、誤判定に繋がる恐れがある。また、一つのメモリセルのリーク電流（Ileak）が論理'０'データの判定基準である下限より小さくても、同じビット線にそのようなセルが複数接続されていると、結局上記と同じくビット線には大きいリーク電流（Ileak）が流れ、誤判定に繋がる恐れがある。これを避けようとすると、論理'０'データの判定基準であるビット線電流（IBL）の下限をさらに上の方にシフトさせて、読出しマージンを狭くする必要があり、好ましくない。
【００１４】
本発明はかかる従来の問題点に鑑みて創作されたもので、読出しマージンを狭くすることなくメモリセルのリーク電流による論理データの誤判定を極力抑制することができる半導体記憶装置及びその動作方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
上記した特許文献１乃至３には、課題に対するひとつの対策が記載されているが、本願発明はこれらとは異なる解決手段を提供するものである。
【００１６】
本発明の一観点によれば、行列状に複数配置された不揮発性メモリセルと、一つの列における複数の不揮発性メモリセルのコントロールゲートに共通に接続されたワード線と、一つの行における複数の不揮発性メモリセルのドレイン領域に共通に接続されたビット線と、一つの行における複数の不揮発性メモリセルのソース領域に接続されたソース線と、一つの前記ビット線に接続された前記不揮発性メモリセルを読み出すときに、該ビット線に応じて１以上の前記ソース線を読出し単位として一括して選択し、接地するソース線選択回路とを有することを特徴とする半導体記憶装置が提供される。
【００１７】
本発明によれば、各ビット線につき、それぞれ複数のソース線が設けられている。即ち、各ビット線に接続する複数のメモリセルが、その一部分を構成する１以上のメモリセルごとに分割され、分割された１以上のメモリセルごとに一括してそれぞれ一つのソース線に接続されることになる。
【００１８】
しかも、各ビット線につき、１以上のソース線を読出し単位として一括して選択するソース線選択回路を備えている。
【００１９】
したがって、メモリセルからデータを読み出す際に、選択されたビット線に電圧を印加し、選択されたメモリセルに接続されたソース線を含む一読出し単位に属するすべてのソース線を接地し、他の読出し単位のソース線を開放することで、データ読み出しの際に、第１の端子と第３の端子の間に例えばドレインとソースの間に同時に電圧が印加されるメモリセルの数を少数とすることができる。これにより、ビット線に流れるリーク電流を低減することができ、また、読み出しマージンを十分に広く取ることができる。また、一つのメモリセルについて読み出し対象のメモリセルと同時に電圧が印加される回数は多くても読出し単位内のメモリセルの個数程度であり、一つのメモリセルあたり電圧印加回数が減るため、一つのメモリセルに加わる電気的ストレスが小さくなり、信頼性を向上させることができる。
【００２０】
さらに、電流測定回路、電流比較回路、及び複数設けられたソース線を分割して読出し単位として自動的に設定する分割回路、或いは読出し単位を構成する１以上のソース線を記憶する読出し単位記憶回路などを半導体記憶装置内に備えることにより、出荷試験などにおいて、予め、リーク電流の上限を設け、その上限以下である読出し単位を設定することができるので、論理'０'の判定が困難になるほど基準となるビット線電流の上限を超えてリーク電流が流れるのを抑制することができる。
【００２１】
また、各ビット線につき、任意の個数のソース線を選択して読出し単位として設定できるため、ビット線電流の増加を抑制しつつ、データ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【００２２】
また、読出し単位の中に過剰消去されたメモリセルが含まれていたとしても、１つのソース線に接続されるメモリセル数を最少で１つにし、かつ最少で１つのソース線を一グループとすることができるため、論理'０'の判定が困難なほど基準となるビット線電流の上限を大幅に超えてリーク電流が流れるのを抑制することができる。
【００２３】
また、本発明の別の観点によれば、行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を１以上のグループに分割するステップと、（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、（iv）前記１つのビット線内の全てのグループのうち一つでも前記リーク電流の総和が前記基準電流値を超えていた場合、前記各グループよりもさらに少数の前記ソース線で構成されるグループに再分割するステップと、（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのリーク電流の総和が前記基準電流値以下になった場合に、そのときの各グループを読出し単位に設定するステップと、（vii）前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法が提供される。
【００２４】
本発明によれば、１つのビット線内のソース線につき、１以上のグループに分割し、各グループ内のソース線に接続するメモリセルのデータを消去した状態で各グループに流れるリーク電流を測定し、何れか一のグループのリーク電流が所定の基準電流値を超えていた場合に、さらに少数の１以上のソース線で構成されるグループに再分割する。そして、そのリーク電流が所定の基準電流値以下になったところで、それらのグループを読出し単位として設定している。
【００２５】
したがって、ビット線電流が所定の範囲を維持しつつ、ビット線当たりできるだけ少ない読出し単位に分割することができる。このため、ビット線電流の増加を抑制しつつ、データ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【００２６】
また、グループの中に過剰消去されたメモリセルが含まれていたとしても、１つのソース線に接続されるメモリセル数を最少で１つにし、かつ最少で１つのソース線を一読出し単位とすることができるため、論理'０'の判定が困難なほど基準となるビット線電流の上限を大幅に超えてリーク電流が流れるのを抑制することができる。
【００２７】
また、本発明のさらに別の観点によれば、行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を複数のグループに分割するステップと、（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、（iv）前記１つのビット線内の全てのグループのリーク電流が前記基準電流値以下である場合、前記各グループよりもさらに多数のソース線で構成されるグループに再分割するステップと、（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのうち一つでも前記リーク電流が前記所定の基準電流値を超えた場合に、直前に設定され、前記１つのビット線内の全てのグループのリーク電流が所定の基準電流値以下であった各グループを読出し単位に設定するステップと、（vii）前記メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法が提供される。
【００２８】
本発明によれば、上記別の観点による発明の構成とは逆に、１つのビット線内の全てのグループのリーク電流が基準電流値以下である場合、各グループよりもさらに多数のソース線で構成されるグループに再分割し、１つのビット線内の全てのグループのうち何れか一つのリーク電流が基準電流値を超えていた場合に、直前に設定され、１つのビット線内の全てのグループのリーク電流が所定の基準電流値以下であった各グループを読出し単位に設定している。
【００２９】
したがって、ビット線電流が所定の範囲を維持しつつ、ビット線当たりできるだけ少ない読出し単位に分割することができる。このため、ビット線電流の増加を抑制しつつ、データ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【００３０】
また、グループの中に過剰消去されたメモリセルが含まれていたとしても、１つのソース線に接続されるメモリセル数を最少で１つにし、かつ最少で１つのソース線を一読出し単位とすることができるため、論理'０'の判定が困難なほど基準となるビット線電流の上限を大幅に超えてリーク電流が流れるのを抑制することができる。
【発明の効果】
【００３１】
本発明によれば、メモリセルからデータを読み出す際に、論理'０'の判定が困難なほど基準となるビット線電流の上限を大幅に超えてリーク電流が流れるのを抑制することができるため、読出しマージンを狭くすることなくメモリセルのリーク電流による論理データの誤判定を極力抑制することができる。また、一つのメモリセルあたり電圧印加回数を減らすことができるため、一つのメモリセルに加わる電気的ストレスが小さくなり、デバイスの信頼性を向上させることができる。
【００３２】
また、各ビット線につき、任意の個数のソース線を選択してグループを設定できるため、ビット線電流の増加を抑制しつつ、ビット線当たりのデータ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について添付の図面を参照して説明する。
【００３４】
（第１の実施の形態）
図４は、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリ装置を示す回路図である。図４において、説明のため、メモリセルアレイの構成を簡略化している。四角内には１つのメモリセルが設けられている。また、フラッシュメモリ内には数多くの内部回路を含むがここでは特に必要なものだけを記載している。
【００３５】
図５は、図４における、各メモリセルの具体的な配置を示す回路図である。図６は、図５における一つのメモリセルの構造について示す断面図である。図７（ａ）は、図４の回路中、ソース線選択回路内のVSSデコーダの具体的な構成を示す回路図である。図７（ｂ）は、デジタル信号によりソース線Vsskを選択する真理値表である。図８（ａ）は、図４の回路中、図７（ｂ）のVSSデコーダに接続された読出し単位設定回路の具体的な構成を示す回路図である。図８（ｂ）は、読出し単位を記憶するレジスタ（読出し単位記憶回路）を示す図である。
【００３６】
本発明の実施形態に係るＮＯＲ型フラッシュメモリにおいては、図４に示すように、メモリセルが行と列に配列されたメモリセルアレイ２０と、ワード線選択回路（ワードでコーダ）２１と、ソース線選択回路２２と、ビット線選択回路２６と、センス回路２７と、電流測定回路２８とを備えている。
【００３７】
メモリセルアレイ２０では、図５に示すように、メモリセルTij（i=0〜m、j=0〜n）が行と列に配置されている。なお、図５では、図４の構成の一部を示す。各メモリセルTijはフローティングゲートを有するｎチャネル絶縁ゲート型電界効果トランジスタで構成されている。その主要な構成は、図６に示すように、ｐ型の半導体基板１１上にゲート絶縁膜１２とフローティングゲート１３と中間絶縁膜１４とコントロールゲート１５とがこの順で積層され、この積層構造の両側の半導体基板１１の表面にｎ型のソース領域１６ａ及びドレイン領域１６ｂが形成されてなる。なお、ソース領域１６ａに繋がるトランジスタの外部引出し端子をソースと称し、ドレイン領域１６ｂに繋がるトランジスタの外部引出し端子をドレインと称する。
【００３８】
メモリセルTijは、データが消去された状態で、中程度の閾値電圧を有する。データを読み出す際に、コントロールゲートに５Ｖ以下の正の動作電圧を印加することで容易にチャネルが導通し、ドレインに５Ｖ以下の正の動作電圧を印加し、ソースを接地することでドレイン電流が流れる論理'１' データの状態になっている。メモリセルTijに書き込みを行うことにより高い閾値電圧を有するようになり、上記ゲート電圧ではチャネルが導通せず、ドレイン−ソース間に電流が流れない論理'０'データの状態になる。
【００３９】
各行方向（紙面上水平方向）に並ぶ全てのメモリセルTijは、図５に示すように、ドレインを介して共通の各ビット線BLi（i=0〜m）と接続し、各列方向（紙面上垂直方向）に並ぶ全てのメモリセルTijはゲート（コントロールゲート）を介して共通の各ワード線WLj（j=0〜n）と接続している。
【００４０】
さらに、１つのビット線BLiに接続された全てのメモリセルTijは、１つずつ、ソースが１つのソース線Vssk（k=0〜n）に接続されている。
【００４１】
また、図４に示すように、各ビット線BLi（i=0〜m）はそれぞれビット線選択回路２６に接続され、データの書き込み時及び読み出し時にビット線選択回路２６により特定のビット線BLiが選択される。データの消去時には全てのビット線BLiが一括して選択されてもよいし、部分的な１つ或いは複数のビット線BLiごとに選択されてもよい。また、すべてのビット線BLi（i=0〜m）はビット線選択回路２５を介してセンス回路２７に接続され、データの読み出し時に選択されたビット線BLiに流れるビット線電流IBLが検出される。
【００４２】
各ワード線WLj（j=0〜n）はワード線選択回路２１に接続され、データの書き込み時及び読み出し時にワード線選択回路２１により特定のワード線WLjが選択される。データの消去時には全てのワード線WLjが一括して選択されてもよいし、部分的なグループごとに選択されてもよい。
【００４３】
各ソース線Vssk（k=0〜n）は、ワード線選択回路２１を介してソース線選択回路２２に接続されている。
【００４４】
ソース線選択回路２２は、図７（ａ）に示すVSSデコーダ２３と、図８（ａ）に示す読出し単位設定回路２４と、図８（ｂ）に示す読出し単位記憶回路２５とで構成されている。
【００４５】
VSSデコーダ２３は、図７（ａ）に示すように、各ソース線Vssk（k=0〜n）ごとにスイッチ機能を有するｎチャネルＭＯＳトランジスタSTkを有する。説明の簡略化のため、この実施例ではソース線Vssk及びトランジスタSTkが８つ（n=７）ずつ設けられているとする。各トランジスタSTkは、ドレインが一つのソース線Vsskに接続され、ソースが電位零に固定されたソース線に接続されている。トランジスタSTkのゲートに選択信号（高レベル信号）φk（k=0〜n）が入力されたとき、トランジスタSTkがオンしてソース線Vsskが接地される。一方、非選択信号（低レベル信号）φkが入力されたとき、トランジスタSTkはオフしてソース線Vsskがフローティング状態となる。選択信号及び非選択信号は、６つのデジタル信号A0〜A2、A0(-)〜A2(-)の組み合わせに基づき各トランジスタSTkのゲートに接続された論理回路から出力される。なお、デジタル信号A0(-)〜A2(-)は、デジタル信号A0〜A2の反転信号を表す。その論理回路の真理値表を図７（ｂ）に示す。この実施形態の場合、６つのデジタル信号A0〜A2、A0(-)〜A2(-)、同時にワード線WLiの選択信号でもある。それらの組み合わせにより特定のワード線WLiが選択される。
【００４６】
また、VSSデコーダ２３は、非活性の状態ですべてのトランジスタSTkがオンし、すべてのソース線VSSkが一括して接地レベルとなる。一方、VSSデコーダ２３を活性化させることにより各トランジスタSTkが個別に制御できるようになる。
【００４７】
次に、図８（ａ）に示す読出し単位設定回路２４、及び図８（ｂ）に示す読出し単位記憶回路２５について説明する。
【００４８】
その読出し単位設定回路２４は、図８（ａ）に示すように、ソース線Vss0とVss1の間、ソース線Vss2とVss3の間、ソース線Vss4とVss5の間、ソース線Vss6とVss7の間にそれぞれトランジスタTR0がソース／ドレイン領域を介して接続され、また、そのゲートに信号線LR0が接続されている。信号線LR0に読出し単位記憶回路２５から選択信号SR0が入力される。選択信号SR0が高レベル信号のとき、トランジスタTR0に接続されたソース線同士が接続され、読出し単位に設定される。
【００４９】
また、ソース線Vss1とVss2の間、ソース線Vss5とVss6の間にそれぞれトランジスタTR1がソース／ドレイン領域を介して接続され、また、そのゲートに信号線LR1が接続されている。信号線LR1に読出し単位記憶回路２５から選択信号SR1が入力される。選択信号SR0、SR1が高レベル信号のときに、トランジスタTR0及びTR1に接続された４つずつのソース線Vss0〜Vss3、Vss4〜Vss7同士が接続され、読出し単位に設定される。
【００５０】
また、ソース線Vss3とVss4の間にトランジスタTR2がソース／ドレイン領域を介して接続され、また、そのゲートに信号線LR2が接続されている。信号線LR2に読出し単位記憶回路２５から選択信号SR2が入力される。選択信号SR0、SR1、SR2が高レベル信号のとき、トランジスタTR0、TR1及びTR2に接続された８つすべてのソース線Vss0〜Vss7が接続され、読出し単位に設定される。
【００５１】
読出し単位記憶回路２５は、この実施形態では一つのビット線当たり３ビット（R0〜R2）のレジスタで構成され、読出し単位を設定するデジタル信号SR0、SR1、SR2が記憶されている。このようなレジスタが各ビット線BLiごとに設けられている。なお、各ビット線BLiに共通の一つのレジスタを設けてもよい。この場合、読出し単位の設定は各ビット線BLiに共通となる。
【００５２】
R0に'１'が立ち、他のR1、R2に'０'が立つと読出し単位は上記した２つずつのソース線の組で構成され、R0及びR1に'１'が立ち、R2に'０'が立つと読出し単位は上記した４つずつのソース線の組で構成され、R0乃至R2すべてに'１'が立つと読出し単位は上記した８のソース線で構成されることになる。
【００５３】
図４のフラッシュメモリ装置では、読出し単位記憶回路２５への読出し単位データの入力は、電流測定回路２６により測定された電流値を基に測定者その他により読出し単位が決められ、外部から手動で入力される。
【００５４】
次に、このソース線選択回路２２に読出し単位を設定する方法について説明する。例えば、図４のフラッシュメモリ装置の製造後の試験のときに、外部から読出し単位記憶回路２５に、１ビット線につき８ソース線の読出し単位の場合、４ソース線ずつの読出し単位の場合、及び２ソース線ずつの読出し単位の場合につき順次設定してこのソース線選択回路２２を動作させ、電流測定回路２６により上記の各場合における読出し単位それぞれのリーク電流を測定する。この場合、読出し単位内のソース線の多い場合から順次少ない場合に測定を進めてもよいし、逆に少ない場合から順次多い場合に測定を進めてもよい。
【００５５】
測定においてはゲートが接地され、ソース／ドレイン間には１Ｖ前後の小さい電位が与えられる。測定者その他が予め決めておいた基準電流値に基づき、測定された電流値を検討する。なお、この基準電流値は、図２（ｂ）で説明した基準電流値よりもかなり低いところに設定される。各場合において、すべての読出し単位のうち何れか一つでもその基準電流値を超えたものがあるとき、対応する読出し単位記憶回路２５のレジスタのビットに'０'を記憶させ、すべての読出し単位につき基準電流値以下のものしかないとき、対応する読出し単位記憶回路２５のレジスタのビットに'１'を記憶させる。例えば、２ソース線ずつの読出し単位の場合、及び４ソース線ずつの読出し単位の場合の各々において、すべての読出し単位につき基準電流値以下のものしかなく、８ソース線の読出し単位の場合に基準電流値を超えたとすると、R0及びR1に'１'を設定し、R2に'０'を設定することになる。
【００５６】
このような設定を各ビット線BLiにつき行うことで、すべてのビット線に対応する読出し単位データが記憶される。
【００５７】
次に、このように読出し単位記憶回路２５に読出し単位が設定された、図４のフラッシュメモリ装置を動作させる方法について説明する。
【００５８】
すなわち、フラッシュメモリからデータを読み出すために、あるビット線BLi（i=0〜m）を選択する。そのアドレスデータに基づき、読出し単位記憶回路２５から読出し単位データが出力され、図８（ａ）に示す読出し単位設定回路が４ソース線ずつの読出し単位を設定する。このとき、VSSデコーダは活性化され、各ソース線の制御が可能になる。次いで、ワード線WLj（j=0〜n）により、所望のメモリセルTijを選択して、ソース（ソース線Vssk）を接地し、ドレイン（ビット線BLi）に５Ｖ以下で適度な正の電圧を印加し、コントロールゲート１５（ワード線WLj）に５Ｖ以下で適度な正の電圧を印加する。この場合、ワード線WLjの選択信号はソース線Vsskの選択信号A0〜A2、A0(-)〜A2(-)を用いているため、選択されたワード線WLjに対して、対応する読出し単位に属するソース線のみが接地され、同じビット線BLi内の他のソース線はフローティングとなる。
【００５９】
選択したメモリセルTijに論理'０'データが書き込まれている場合、ドレイン電流は流れないか小さい。一方で、３つのメモリセルTijが接地されているが、それらのメモリセルTijはゲート電位が接地電位とされる非選択となっており、リーク電流は小さくて、論理'０'データを誤判定するほどのビット線電流（IBL）は流れない。これに対して、該当するメモリセルが論理'１'データの状態では、大きいドレイン電流が流れるため、接地された他の３つのメモリセルTijの影響はほとんどない。したがって、ビット線電流（IBL）を測定することにより所望のメモリセルTijに記憶された論理'０'又は論理'１'のデータを正確に読み出すことができる。
【００６０】
一方、データ読み出し時において、非選択のビット線は開放し、同じくワード線は接地電位とし、同じくソース線は開放する。
【００６１】
論理'０'データを消去するには、全てのメモリセルTijを選択し、一括して、ソース（全てのソース線Vssk(k=0〜n)を接地し、ドレイン（全てのビット線(BLi(i=0〜m)）をフローティングとし、コントロールゲート１５（全てのワード線(WLj(j=0〜n)）により−１０Ｖ程度の大きな負の電圧を印加する。この場合、Vssデコーダは非活性化され、すべてのソース線が接地電位に固定される。これにより、フローティングゲート１３内の電子がゲート絶縁膜１２をトンネルして半導体基板１１に放出され、データの消去が行われる。消去は、適当なブロックのメモリセルTijごとに行うこともできる。
【００６２】
一方、データの消去時において、非選択のビット線を開放し、同じくワード線は接地電位とし、同じくソース線は開放する。
【００６３】
次に、書き込みを行うには、ビット線BLiとワード線WLjとにより所望のメモリセルTijを選択し、ソース（ソース線Vssk）を接地し、ドレイン（ビット線BLi）に５Ｖ程度の正の電圧を印加し、コントロールゲートに１０Ｖ程度の大きな正の電圧を印加する。これにより、ソース−ドレイン間の電圧により主にドレイン領域１６ｂ近傍でホットエレクトロンが発生し、コントロールゲート１５の大きな正の電圧によりフローティングゲート１４に電子が注入され、蓄積される。これにより、所望のメモリセルTijに論理'０'データが書き込まれる。この状態では、メモリセルTijは高い閾値電圧を有し、コントロールゲート５に動作電圧を印加してもチャネルは導通せず、ドレイン電流は流れないか、流れてもリーク電流程度で小さい。
【００６４】
一方、データの書き込み時において、非選択のビット線（BLi以外）は開放し、同じくワード線は接地電位とされ、同じくソース線は開放される。
【００６５】
以上のように、本発明の第１の実施の形態に係るフラッシュメモリによれば、各ビット線BLiにつき、１つのメモリセルTijごとに１つのソース線Vsskに接続されている。しかも、各ビット線BLiにつき、４つのソース線Vsskを読出し単位として一括して選択するソース線選択回路２２を備えている。
【００６６】
したがって、メモリセルTijからデータを読み出す際に、選択されたビット線BLiに電圧を印加し、選択された読出し単位に属する４つのソース線Vsskを接地し、他のソース線Vsskをフローティングとすることで、読み出し対象のメモリセルTijと同時にドレインとソースの間に電圧が印加されるメモリセルの数を少数とすることができる。これにより、ビット線BLiに流れるリーク電流を低減することができ、また、読み出しマージンを十分に大きく取ることができる。このため、メモリセルのリーク電流による論理データの誤判定を極力抑制することができる。
【００６７】
さらに、特定のメモリセルにおいて、読み出し対象のメモリセルTijと同時に電圧が印加される回数は多くても読出し単位内のメモリセルの個数程度であり、一つのメモリセルあたり読み出し電圧の印加回数を大幅に減らすことができる。このため、一つのメモリセルに加わる電気的ストレスが小さくなり、信頼性を向上させることができる。
【００６８】
また、各ビット線BLiにつき、複数のソース線Vsskを選択して読出し単位を設定できるため、ビット線電流IBLの増加を抑制しつつ、ビット線BLi当たりのデータ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【００６９】
なお、この発明の上記実施形態のフラッシュメモリでは、図５に示すように、各ビット線BLiごとに、１つずつのメモリセルTij等が独立して１つのソース線Vssk等に接続されているが、図１５に示すように、各ビット線BLiにつき、２つずつのメモリセルTij,Tij+1等が独立して１つのソース線Vssk等に接続されてもよい。
【００７０】
さらに、１つのソース線Vsskに接続されるメモリセルは、製造のレベル、即ち、リーク電流が大きいか少ないかにより１以上任意の個数とすることができる。
【００７１】
ところで、上記実施の形態では、６つのデジタル信号A0〜A2、A0(-)〜A2(-)は、ワード線WLiの選択信号であると同時にソース線Vsskの選択信号でもあったが、図１５のように複数のメモリセルが１つのソース線に接続されるような場合、同じくワード線WLの選択信号を用いるとすると、ソース線Vsskの選択信号はワード線WLの選択信号をそのまま使えないので、以下のようにするとよい。即ち、上記実施の形態では、図７（ｂ）の表に示すように、最下位ビットA0又はA0(-)の変化により、ソース線（Vssk）を選択可能であったが、図１５のような場合では、図７（ｂ）の表に示すように、より上位ビットA1 或いはA1(-)、又はA2或いはA2(-)の変化により、ソース線（Vssk）を選択可能である。例えば、２つのメモリセルが１つのソース線（Vssk）に繋がっている場合、メモリセルはワード線WLiの選択信号の最下位ビットA0又はA0(-)の変化により選択されるが、ソース線（Vssk）はA1或いはA1(-)の変化により選択することができる。さらに、４つのメモリセルが１つのソース線（Vssk）に繋がっている場合には、ソース線（Vssk）はさらに上位のA2或いはA2(-)の変化により選択することができる。
【００７２】
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係るＮＯＲ型フラッシュメモリ装置を示す回路図である。図１０はそのＮＯＲ型フラッシュメモリ装置内の電流比較回路の構成を示す回路図である。
【００７３】
第２の実施の形態では、図９に示すように、第１の実施の形態の構成に加えて、さらに電流比較回路２９を備えている。
【００７４】
電流比較回路２９は、第１の実施の形態で説明した電流測定回路と、外部から手動で或いは内部で自動的に、基準電流値を設定しうるリファレンス電流源と、その基準電流値と、ソース線Vssk単体或いは複数のソース線Vsskで構成される読出し単位に流れるリーク電流値とを比較する回路とを有する。電流比較回路２９の構成の一部として、センス回路２７内のセンスアンプが用いられる。基準電流値として、論理'０'データを読み出し得る電流の上限値（以下、単に「上限値」と略称する。）を設定する。比較判定結果は、一読出し単位ごとにセンスアンプからデジタル信号INAで出力される。例えば、リーク電流が基準電流値を超えていた場合、'０'が出力され、リーク電流が基準電流値以下の場合、'１'が出力される。
【００７５】
この電流比較回路２９を用いて、一例として以下のような方法で、１以上のソース線Vsskを読出し単位として設定することができる。図１１は、その方法を示すフローチャートである。
【００７６】
まず、１つのビット線BLi内の全てのメモリセルTijのデータを消去したのち、VSSデコーダ２３を非活性化してすべてのソース線Vsskを接地する。ここで、データを消去するとは、フローティングゲートに蓄積された電子を引き抜くことを言う。以下同じ。
【００７７】
さらに、ワード線WLjに接地電位を与え、ビット線BLiに１Ｖ以下の正の電圧を印加する。この状態で、ビット線BLiに流れるリーク電流を測定し（以上、ステップ(i)、(ii)）、基準電流値に基づき比較する（ステップ(iii)）。ビット線BLiに流れるリーク電流とは、読出し単位を構成するすべてのソース線Vsskに流れるリーク電流の総和である。以下同じ。この場合、比較判定結果が外部から分かるように、例えば表示などを行う。
【００７８】
次いで、ビット線BLiの電流が基準電流値を超えていた場合、即ち、表示装置に'０'が表示されていた場合、ビット線BLiのすべてのソース線Vsskについてより少数のソース線Vsskのグループに分割し（ステップ(iv)、(i)）、読出し単位記憶回路２５に新たな読出し単位として記憶させる。一方、ビット線BLiの電流が基準電流値以下の場合には、ビット線BLi内のすべてのソース線Vsskを一括して読出し単位として設定する。
【００７９】
次に、各読出し単位ごとに、読出し単位に属するすべてのソース線Vsskを接地してリーク電流を測定し（ステップ(ii)）、基準電流値に基づき比較する（ステップ(iii)）。
【００８０】
次いで、各読出し単位につき、一つでも電流が基準電流値を超えていた場合、即ち、表示装置の出力データの並びに'０'が表示されていた場合、ビット線BLiのすべてのソース線Vsskについて前に設定したグループより少数のソース線Vsskで構成されるグループに再分割し（ステップ(iv)）、読出し単位記憶回路２５に新たな読出し単位として記憶させる。一方、すべての読出し単位の電流が基準電流値以下の場合には、この時点での仮の読出し単位を正式な読出し単位として設定する。
【００８１】
このようにして、すべての読出し単位の電流値が基準電流値以下になるまで、又は読出し単位内のソース線Vsskが一つになるまで、電流測定、電流比較、分割を繰り返す（ステップ(v)）。これにより、各ビット線BLiにつき、全ての読出し単位のリーク電流が基準電流値以下になる。
【００８２】
次いで、最終的に、各ビット線BLiにつき、全ての読出し単位のリーク電流が基準電流値以下になった、その読出し単位を読出し単位記憶回路２５に記憶させる。
【００８３】
これにより、ＮＯＲ型フラッシュメモリ装置においては、選択された各ビット線BLiにつき、読出し単位記憶回路２５に記憶された読出し単位ごとに読み出し動作が行われる（ステップ(vi)）。
【００８４】
以上のように、第２の実施形態によれば、電流比較回路２９を備えているため、第１の実施形態では測定者等が比較判定を行っていたことを、自動的に行うことができる。
【００８５】
また、読出し単位を設定するためのリーク電流の測定において、多数のソース線Vsskを含むグループから順次少数のソース線Vsskを含むグループに測定を移行させている。このような方法は一つのメモリセルあたりのリーク電流が比較的小さい場合に有効である。
【００８６】
さらに、ビット線電流IBLを基準電流値以下に維持しつつ、ビット線BLi当たりできるだけ少ない読出し単位に分割することができる。このため、ビット線電流IBLの増加を抑制しつつ、ビット線BLi当たりのデータ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【００８７】
また、読出し単位中に過剰消去されたメモリセルが含まれていたとしても、１つのソース線Vsskに接続されるメモリセル数を最少で１つにし、かつ最少で１つのソース線Vsskを一読出し単位とすることができるため、論理'０'の判定が困難なほど基準電流値を大幅に超えてリーク電流が流れるのを抑制することができる。
【００８８】
（第３の実施の形態）
図１２は、本発明の第３の実施の形態に係るＮＯＲ型フラッシュメモリ装置を示す回路図である。
【００８９】
第３の実施の形態では、第２の実施の形態の構成と比較して、自動分割回路３０を備えている。自動分割回路３０は、電流比較回路２９から比較判定結果信号が入力され、その比較判定結果信号に基づき読出し単位を決め、読出し単位設定信号をソース線選択回路２２ａに入力する。自動分割回路３０は、図１３に示す回路構成を有する。
【００９０】
図１３に示す回路構成によれば、分割判定回路３１と、読出し単位記憶回路２５とを備えている。
【００９１】
分割判定回路３１は、図１３に示すように、F/F0, F/F1, F/F2の三つのフリップフロップで構成され、それぞれ２ソース線ずつの読出し単位の場合、４ソース線ずつの読出し単位の場合、及び８ソース線の読出し単位の場合に対応して、電流比較回路２９から各読出し単位についての電流比較判定結果INAが逐次入力される。そして、各場合について、すべての読出し単位が基準電流値以下の場合に'１'を出力し、すべての読出し単位のうち一つでも基準電流値を越えたものがあった場合に'０'を出力する。読出し単位記憶回路２５は、第１及び第２の実施の形態と機能的に同じものが用いられているが、データの入力を自動的に行い得ることが第１及び第２の実施の形態と異なる。読出し単位記憶回路２５の出力は、ソース線選択回路２２内の読出し単位設定回路２４に入力される。分割判定回路３１は、活性化されたときに動作して読出し単位記憶回路２５に読出し単位を設定し、非活性化されたときに動作しなくなり、読出し単位記憶回路２５の記憶データは保持される。この分割判定回路３１は、主に、出荷試験のときに活性化し動作させる。
【００９２】
上記図１２に示すＮＯＲ型フラッシュメモリ装置を用いて、一例として以下のような方法で、１以上のソース線Vsskを読出し単位として設定することができる。図１４は、その方法を示すフローチャートである。
【００９３】
図１４に示すように、まず、予め１つのビット線に設けられた８つのソース線Vsskにつき、２つのソース線を一グループとして４つのグループに分割する（ステップ(i)）。
【００９４】
次いで、各グループにつき、ソース線Vsskに接続された全てのメモリセルのデータを消去したのち、ワード線WLjに接地電位を与え、ビット線BLiに１Ｖ程度の正の電圧を印加し、ソース線Vsskを接地した状態で、各グループ単位でリーク電流を測定する（ステップ(ii)）。リーク電流値は基準電流値と比較され（ステップ(iii)）、その判定結果がF/F0に順次入力される。F/F0では、すべてのグループのうち、一つでもリーク電流が予め設定された基準電流値を超えていた場合、'０'を出力する。一方、すべての読出し単位が基準電流値以下の場合に'１'を出力する。
【００９５】
F/F0の出力が'０'の場合、読出し単位を構成するソース線Vsskの数を増やしても、その出力が'１'になることはないので、F/F1, F/F2にも'０'を出力する。結果的に、１つずつのソース線Vsskが読出し単位として設定される。
【００９６】
一方、F/F0の出力が'１'の場合、グループを構成するソース線Vsskの数を４つずつにして２つのグループに再分割する（ステップ(iv)）。
【００９７】
次いで、各グループにつき、ソース線Vsskに接続された全てのメモリセルのデータを消去したのち、各グループ単位でリーク電流を測定する。リーク電流値は基準電流値と比較され、その判定結果がF/F1に順次入力される。F/F1は、すべてのグループのうち、一つでもリーク電流が予め設定された基準電流値を超えていた場合、'０'を出力する。一方、すべての読出し単位が基準電流値以下の場合に'１'を出力する。
【００９８】
F/F1の出力が'０'の場合、読出し単位を構成するソース線Vsskの数を増やしても、その出力が'１'になることはないので、F/F2にも'０'を出力する。結果的に、２つずつのソース線Vsskが読出し単位として設定される。
【００９９】
一方、F/F1の出力が'１'の場合、グループを構成するソース線Vsskの数をビット線BLi内のすべてのソース線Vsskの数である８つとする。
【０１００】
次に、ビット線BLiに接続された全てのメモリセルのデータを消去したのち、一括してリーク電流を測定する。リーク電流値は基準電流値と比較され、その判定結果がF/F2に順次入力される。F/F2は、リーク電流が予め設定された基準電流値を超えていた場合、'０'を出力する。一方、リーク電流が基準電流値以下の場合に'１'を出力する。
【０１０１】
F/F2の出力が'０'の場合、結果的に、４つずつのソース線Vsskが読出し単位として設定される。一方、F/F1の出力が'１'の場合、一つのビット線BLi全体が読出し単位として設定される（ステップ(v)）。
【０１０２】
これにより、ＮＯＲ型フラッシュメモリ装置においては、選択された各ビット線につき、上記のようにして最終的に設定された読出し単位ごとに読み出し動作が行われる（ステップ(vi)）。
【０１０３】
以上のように、第３の実施形態によれば、自動分割回路３０を備えているので、読出し単位の設定を自動的の行うことができる。
【０１０４】
また、第２の実施形態とは逆に、少数のソース線を含むグループから順次多数のソース線を含むグループにリーク電流測定を移行させている。このような方法は一つのメモリセルあたりのリーク電流が比較的多い場合に有効である。
【０１０５】
この場合にも、ビット線電流が所定の範囲を維持しつつ、ビット線当たりできるだけ少ない読出し単位に分割することができる。このため、ビット線電流の増加を抑制しつつ、ビット線当たりのデータ読み出しのためのバイアスの切り替え回数をできる限り少なくすることが可能である。
【０１０６】
また、読出し単位中に過剰消去されたメモリセルが含まれていたとしても、１つのソース線に接続されるメモリセル数を最少で１つにし、かつ最少で１つのソース線を一読出し単位とすることができるため、論理'０'の判定が困難なほど基準電流値を大幅に超えてリーク電流が流れるのを抑制することができる。
【０１０７】
以上、実施の形態によりこの発明のフラッシュメモリ装置及びその動作方法を詳細に説明したが、この発明の範囲は上記実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。
【０１０８】
例えば、上記実施の形態では、８つのワード線WLjとソース線Vsskで構成される場合について本発明を適用しているが、任意の数のワード線WLjとソース線Vsskで構成される場合についても本発明を適用することができる。
【０１０９】
また、上記実施の形態では、読出し単位を構成するソース線Vsskの数を２、４、８本に設定しているが、これに限られない。任意に設定可能である。
【０１１０】
また、ソース線選択回路２２内の読出し単位設定回路２４として、図８（ａ）に示す構成のものを用いているが、これに限られない。手動で、或いは自動的に設定された読出し単位設定のための信号により、一以上のソース線Vsskが一括して選択されるような回路構成であればよい。
【０１１１】
さらに、自動分割回路３０として図１２に示す構成のものを用いているが、これに限られない。実測されたリーク電流値に基づき、読出し単位設定回路２４に読出し単位の設定信号を供給する機能を備えていればよい。そして、読出し単位設定回路２４及び自動分割回路３０の両方合わせて、各ビット線BLiにつき、１以上のソース線Vsskを一括して選択するような機能を発揮できるような構成であればよい。
【０１１２】
また、第２の実施の形態では、多数のソース線Vsskを含むグループから順次少数のソース線Vsskを含むグループにリーク電流測定を移行させているが、これと逆に、第３の実施の形態のように、少数のソース線Vsskを含むグループから順次多数のソース線Vsskを含むグループにリーク電流測定を移行させてもよい。また、第３の実施の形態では、少数のソース線Vsskを含むグループから順次多数のソース線Vsskを含むグループにリーク電流測定を移行させているが、これと逆に、第２の実施の形態のように、多数のソース線Vsskを含むグループから順次少数のソース線Vsskを含むグループにリーク電流測定を移行させてもよい。
【０１１３】
以下、本発明の諸態様を、付記としてまとめて記載する。
【０１１４】
（付記１）
行列状に複数配置された不揮発性メモリセルと、一つの列における複数の不揮発性メモリセルのコントロールゲートに共通に接続されたワード線と、一つの行における複数の不揮発性メモリセルのドレイン領域に共通に接続されたビット線と、一つの行における複数の不揮発性メモリセルのソース領域に接続されたソース線と、一つの前記ビット線に接続された前記不揮発性メモリセルを読み出すときに、該ビット線に応じて１以上の前記ソース線を読出し単位として一括して選択し、接地するソース線選択回路とを有することを特徴とする半導体記憶装置。
【０１１５】
（付記２）
前記ソース線は、隣接する前記ビット線で共通となっていることを特徴とする付記１に記載の半導体記憶装置。
【０１１６】
（付記３）
前記各読出し単位について、該読出し単位に含まれる全てのソース線に接続されたメモリセルのデータを消去した状態で一括してリーク電流を測定する電流測定回路を有することを特徴とする付記１又は２の何れか一に記載の半導体記憶装置。
【０１１７】
（付記４）
前記各ビット線について、予め設定された基準電流値と前記読出し単位につき測定されたリーク電流を比較する電流比較回路を有することを特徴とする付記４記載の半導体記憶装置。
【０１１８】
（付記５）
前記基準電流値は、前記電流比較回路の外部から設定できることができることを特徴とする付記４記載の半導体記憶装置。
【０１１９】
（付記６）
前記各ビット線について、前記読出し単位を構成する１以上のソース線を記憶する読出し単位記憶回路を有することを特徴とする付記１乃至６の何れか一に記載の半導体記憶装置。
【０１２０】
（付記７）
前記各ビット線について、前記電流比較回路の電流比較結果を基に、前記複数設けられたソース線を分割して前記読出し単位として設定し、前記読出し単位ごとに一括して選択する信号を前記ソース線選択回路に与える分割回路を有することを特徴とする付記４又は５の何れか一に記載の半導体記憶装置。
【０１２１】
（付記８）
行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を１以上のグループに分割するステップと、（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、（iv）前記１つのビット線内の全てのグループのうち一つでも前記リーク電流の総和が前記基準電流値を超えていた場合、前記各グループよりもさらに少数の前記ソース線で構成されるグループに再分割するステップと、（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのリーク電流の総和が前記基準電流値以下になった場合に、そのときの各グループを読出し単位に設定するステップと、（vi）前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法。
【０１２２】
（付記９）
前記ステップ（ｉ）項乃至（v）項の実施により取得された前記読出し単位は、予め前記ビット線ごとに前記半導体記憶装置内に記憶され、前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位を読み出して用いることを特徴とする付記８記載の半導体記憶装置の動作方法。
【０１２３】
（付記１０）
行列状に複数配置された不揮発性メモリセルを備えた半導体記憶装置の動作方法であって、（ｉ）１つの行における複数の前記不揮発性メモリセルのソース領域に接続されたソース線を複数のグループに分割するステップと、（ii）前記グループ内における前記不揮発性メモリセルのフローティングゲートに蓄積された電子を引き抜いた状態で、前記グループ内のそれぞれの前記ソース線に流れるリーク電流の総和を測定するステップと、（iii）前記リーク電流の総和と予め設定された基準電流値とを比較するステップと、（iv）前記１つのビット線内の全てのグループのリーク電流が前記基準電流値以下である場合、前記各グループよりもさらに多数のソース線で構成されるグループに再分割するステップと、（v）前記（i）乃至（iv）項を繰り返して、前記１つのビット線内の全てのグループのうち一つでも前記リーク電流が前記所定の基準電流値を超えた場合に、直前に設定され、前記１つのビット線内の全てのグループのリーク電流が所定の基準電流値以下であった各グループを読出し単位に設定するステップと、（vi）前記メモリセルからデータを読み出す際に、前記読出し単位ごとに一括して前記ソース線を選択し、接地することを特徴とする半導体記憶装置の動作方法。
【０１２４】
（付記１１）
前記ステップ（ｉ）項乃至（v）項の実施により取得された前記読出し単位は、予め前記ビット線ごとに前記半導体記憶装置内に記憶され、前記不揮発性メモリセルからデータを読み出す際に、前記読出し単位を読み出して用いることを特徴とする付記１１記載の半導体記憶装置の動作方法。
【図面の簡単な説明】
【０１２５】
【図１】図１は、従来例に係るＮＯＲ型フラッシュメモリについて示す回路図である。
【図２】図２（ａ）は、従来例に係るＮＯＲ型フラッシュメモリの問題点について示す回路図である。図２（ｂ）は、同じくグラフである。
【図３】図３（ａ）は、従来例に係るＮＯＲ型フラッシュメモリのメモリセルの構造及びデータの書き込み・消去について示す断面図である。図３（ｂ）は、従来例に係るＮＯＲ型フラッシュメモリのメモリセルにおける過剰消去について示す断面図である。
【図４】図４は、本発明の第１の実施の形態に係るＮＯＲ型フラッシュメモリ装置について示す回路図である。
【図５】図５は、図４のＮＯＲ型フラッシュメモリ装置のメモリセルアレイの構成について示す模式図である。
【図６】図６は、図５のメモリセルアレイのうちの一つのメモリセルの構造について示す断面図である。
【図７】図７（ａ）は、図４のＮＯＲ型フラッシュメモリ装置のソース線選択回路内のVSSデコーダの構成について示す回路図である。同図（ｂ）は、ソース線Vssk選択のための選択信号の真理値表である。
【図８】図８（ａ）は、図４のＮＯＲ型フラッシュメモリ装置のソース線選択回路内の読出し単位設定回路の構成について示す回路図である。同図（ｂ）は、同じく、読出し単位記憶回路の構成について示す模式図である。
【図９】図９は、本発明の第２の実施の形態に係るＮＯＲ型フラッシュメモリ装置について示す回路図である。
【図１０】図１０は、図９のＮＯＲ型フラッシュメモリ装置の電流比較回路の構成について示す回路図である。
【図１１】図１１は、図９のＮＯＲ型フラッシュメモリ装置の動作方法について示すフローチャートである。
【図１２】図１２は、本発明の第３の実施の形態に係るＮＯＲ型フラッシュメモリ装置について示す回路図である。
【図１３】図１３は、図１２のＮＯＲ型フラッシュメモリ装置の自動分割回路の構成について示す回路図である。
【図１４】図１４は、図１２のＮＯＲ型フラッシュメモリ装置の動作方法について示すフローチャートである。
【図１５】図１５は、本発明の他の実施の形態に係るＮＯＲ型フラッシュメモリ装置について示す回路図である。
【符号の説明】
【０１２６】
１１…半導体基板、
１２…トンネル絶縁膜、
１３…フローティングゲート、
１４…中間絶縁膜、
１５…コントロールゲート、
１６ａ…ソース領域、
１６ｂ…ドレイン領域、
２１…ワード線選択回路（ワードデコーダ）、
２２、２２ａ…ソース線選択回路、
２３…VSSデコーダ、
２４…読出し単位設定回路、
２５…読出し単位記憶回路、
２６…ビット線選択回路、
２７…センス回路、
２８…電流測定回路、
２９…電流比較回路、
３０…自動分割回路、
３１…分割判定回路、
BLi…ビット線、
Tij…メモリセル、
Vssk…ソース線、
WLj…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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