(57)【要約】【課題】従来の半導体装置においては、ゲート電極およびソース電極間でショートが発生し易くなってしまう。【解決手段】半導体基板６０に、トレンチ５０が形成されている。トレンチ５０内には、ゲート電極５２が埋め込まれている。ゲート電極５２の上部に、ソース電極３０が設けられている。ゲート電極５２とソース電極３０との間には、トレンチ５０の終端部５０ａを跨ぐようにして絶縁膜７０が設けられている。この絶縁膜７０の一部は、トレンチ５０内に埋め込まれている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、
前記トレンチ内に埋め込まれたゲート電極と、
前記ゲート電極の上部に設けられたソース電極と、
前記ゲート電極と前記ソース電極との間に前記トレンチの終端部を跨ぐようにして設けられ、一部が前記トレンチ内に埋め込まれた絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極は、前記トレンチ内に納まっている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ソース電極は、前記トレンチの前記終端部を跨いでいる半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記絶縁膜は、前記トレンチの内部に位置する第１の絶縁膜と、前記トレンチの外部に位置する第２の絶縁膜とを含んでおり、
前記第２の絶縁膜が前記トレンチの前記終端部を跨いでいる半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記トレンチの前記終端部における前記第２の絶縁膜の厚みは、前記第１の絶縁膜の厚みの最大値以上である半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記第１または第２の絶縁膜は、ＮＳＧによって構成されている半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記ゲート電極と前記ソース電極との間に接続されたツェナーダイオードを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート構造を有する従来の半導体装置としては、例えば特許文献１，２に記載されたものがある。これらの半導体装置においては、ゲート電極とそれを覆う絶縁膜とがトレンチ内に埋め込まれている。
【０００３】
図９は、特許文献１に記載された半導体装置を示す断面図である。半導体装置１００においては、Ｎ＋型の基体１０１上に、Ｎ型のドレイン領域１０２およびＰ型のウエル領域１０３が順に積層されている。ウエル領域１０３の表層の一部は、Ｐ＋型の領域１０４になっている。これらの基体１０１、ドレイン領域１０２、ウエル領域１０３および領域１０４によって半導体基板１１０が構成されている。
【０００４】
この半導体基板１１０には、トレンチ１１１が形成されている。トレンチ１１１内には、ゲート電極１１２と、その上に設けられた絶縁膜１１３とが埋め込まれている。ゲート電極１１２の下部および側部にも、それぞれ絶縁膜１１４および絶縁膜１１５が設けられている。トレンチ１１１と上記領域１０４との間には、Ｎ＋型のソース領域１１６が形成されている。ソース領域１１６は、ドレイン領域１０２およびゲート電極１１２と共に、ＭＯＳＦＥＴを構成している。また、このソース領域１１６は、半導体基板１１０上に設けられた金属層１１７に接続されている。
【０００５】
図１０は、特許文献２に記載された半導体装置を示す断面図である。図９がトレンチの長手方向に垂直な断面を示しているのに対し、図１０は同方向に平行な断面を示している。半導体装置２００においては、Ｎ型のシリコン基体２０１上に、Ｎ−型のエピタキシャル層２０２が形成されている。エピタキシャル層２０２の表層の一部には、Ｐ型のウエル領域２０３が形成されている。これらのシリコン基体２０１、エピタキシャル層２０２およびウエル領域２０３によって半導体基板２１０が構成されている。
【０００６】
この半導体基板２１０にも、トレンチ２１１が形成されている。トレンチ２１１内には、ゲート電極２１２が埋め込まれている。ゲート電極２１２はトレンチ２１１内に納まっているため、ゲート電極２１２の終端部がトレンチ２１１の終端部２１１ａに略一致している。トレンチ２１１内には、ゲート電極２１２上に設けられた絶縁膜２１３，２１４，２１５も埋め込まれている。さらに、ゲート電極２１２の下部にも、絶縁膜２１６が設けられている。
【特許文献１】特開２０００−２５２４６８号公報
【特許文献２】特開２００６−６０１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、トレンチゲート構造を有する半導体装置において、トレンチ終端部付近のゲート電極の構造は大きく次の２種類に分けることができる。１つは、図１１（ａ）に示すように、トレンチ３１１の終端部３１１ａでゲート電極３１２が引き出された構造である。同図においてゲート電極３１２は、半導体基板３１０に形成された素子分離領域３０９上にまで延びており、ゲートパッド３１８に接続されている。また、トレンチ３１１内には、絶縁膜３１３も埋め込まれている。この絶縁膜３１３と層間絶縁膜３２１とによって、ゲート電極３１２とソース電極３１７とが電気的に分離されている。なお、同図において素子分離領域３０９が設けられていなくてもよい。
【０００８】
もう１つは、図１１（ｂ）に示すように、トレンチ３１１の終端部３１１ａでゲート電極３１２が引き出されない構造である。ところが、かかる構造には以下に述べる課題があることが判明した。すなわち、かかる構造は、図１２（ａ）に示すように、トレンチ３１１の内部および外部に渡って設けられたゲート材料３１２ａをエッチングし、トレンチ３１１外部のゲート材料３１２ａを除去することにより得られる。
【０００９】
しかしながら、トレンチ３１１の終端部３１１ａ付近では、トレンチ３１１内のその他の部分に比して、ゲート材料３１２ａが厚くなっている。それゆえ、このゲート材料３１２ａをエッチングして得られるゲート電極３１２も、図１２（ｂ）に示すように、トレンチ３１１の終端部３１１ａ付近で、その他の部分に比して厚く残ってしまう。つまり、このゲート電極３１２上の絶縁膜３１３が、トレンチ３１１の終端部３１１ａ付近で、その他の部分に比して薄くなるということである。それにより、ゲート電極３１２およびソース電極３１７間でショートが発生し易くなってしまう。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、半導体基板に形成されたトレンチと、上記トレンチ内に埋め込まれたゲート電極と、上記ゲート電極の上部に設けられたソース電極と、上記ゲート電極と上記ソース電極との間に上記トレンチの終端部を跨ぐようにして設けられ、一部が上記トレンチ内に埋め込まれた絶縁膜と、を備えることを特徴とする。
【００１１】
この半導体装置においては、ゲート電極とソース電極との間に、トレンチの終端部を跨ぐように絶縁膜が設けられている。このため、当該絶縁膜のトレンチ内に埋め込まれた部分の厚みがトレンチの終端部付近で薄い場合であっても、当該絶縁膜全体としての厚みを充分に確保することが可能である。したがって、ゲート電極およびソース電極間でのショートの発生を抑制することができる。
【発明の効果】
【００１２】
本発明によれば、ゲート電極およびソース電極間でショートが発生しにくい構造の半導体装置が実現される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
図１は、本発明による半導体装置の一実施形態を示す平面図である。半導体装置１は、ゲートパッド１０、ゲートフィンガ２０、およびソース電極３０を備えている。ゲートパッド１０およびソース電極３０の材料としては、例えばアルミニウムを用いることができる。また、ゲートフィンガ２０の材料としては、例えばポリシリコンを用いることができる。なお、ゲートフィンガ２０は、その上に例えばアルミニウムが積層されていてもよい。
【００１５】
図２（ａ）は、半導体装置１におけるゲートパッド１０付近（図１の点線Ｌ１で囲まれた部分）を示す平面図である。同図に示すように、半導体装置１は、ツェナーダイオード４０を備えている。ツェナーダイオード４０は、ソース電極３０と後述するゲート電極との間に接続されている。このツェナーダイオード４０は、Ｎ＋型の領域４１，４３，４５，４７、およびＰ＋型の領域４２，４４，４６によって構成されている。これらの領域４１〜４７の材料としては、例えばポリシリコンを用いることができる。また、領域４１の一部および領域４７の一部は、それぞれソースコンタクト３２およびゲートコンタクト１２としても機能する。
【００１６】
図２（ｂ）は、図２（ａ）の点線Ｌ３で囲まれた部分を拡大して示す平面図である。同図に示すように、ストライプ状に配列された複数のトレンチ５０が形成されている。本実施形態においてトレンチ５０の終端部５０ａは、互いに接続されている。ここで、各トレンチ５０の終端部５０ａは、当該トレンチ５０の長手方向の端部として定義される。
【００１７】
図３は、図２（ａ）および図２（ｂ）のIII−III線に沿った断面図である。図３からわかるように、半導体基板６０に、トレンチ５０が形成されている。本実施形態において半導体基板６０は、シリコン基板である。トレンチ５０内には、ゲート電極５２が埋め込まれている。同図においては、トレンチ５０の終端部５０ａでゲート電極５２が引き出されていない。ソースコンタクトとしての機能を有する領域４１にゲート電極５２を接続できないためである。したがって、ゲート電極５２はトレンチ５０内に納まっており、ゲート電極５２の終端部がトレンチ５０の終端部５０ａに略一致している。なお、ゲート電極５２の材料としては、ポリシリコンを用いてもよいし、タングステン等の金属材料を用いてもよい。
【００１８】
ゲート電極５２の上部に、ソース電極３０が設けられている。ソース電極３０は、トレンチ５０の終端部５０ａを跨いでいる。
【００１９】
ゲート電極５２とソース電極３０との間には、トレンチ５０の終端部５０ａを跨ぐようにして絶縁膜７０が設けられている。上述のようにトレンチ５０の終端部５０ａとゲート電極５２の終端部とは略一致しているので、絶縁膜７０は、トレンチ５０の終端部５０ａだけでなくゲート電極５２の終端部をも跨いでいる。
【００２０】
この絶縁膜７０の一部は、トレンチ５０内に埋め込まれている。具体的には、絶縁膜７０は、トレンチ５０の内部に位置する埋込絶縁膜７２（第１の絶縁膜）と、トレンチの外部に位置する層間絶縁膜７４（第２の絶縁膜）とを含んでいる。これらのうち埋込絶縁膜７２が、絶縁膜７０の、トレンチ５０内に埋め込まれた部分に相当する。また、層間絶縁膜７４がトレンチ５０の終端部５０ａを跨ぐ部分に相当する。埋込絶縁膜７２および層間絶縁膜７４の材料としては、ＮＳＧ（Non-doped Silicate Glass）またはＢＰＳＧ（Boron- Phosphorus Silicate Glass）等を用いることができる。埋込絶縁膜７２の材料と層間絶縁膜７４の材料とは、同一であってもよいし、相異なっていてもよい。
【００２１】
図４は、図３の一部を拡大して示す断面図である。トレンチ５０の終端部５０ａにおける層間絶縁膜７４の厚みＴ１は、埋込絶縁膜７２の厚みの最大値Ｔ２以上であることが好ましい。図１２（ｂ）を用いて説明したように、トレンチ５０の終端部５０ａ付近での埋込絶縁膜７２の厚みは、その他の部分での埋込絶縁膜７２の厚みよりも薄い。したがって、後者の厚みが、上記最大値Ｔ２に相当する。この最大値Ｔ２は、例えば０．１〜０．５μｍ程度である。
【００２２】
図３に戻って、半導体基板６０に形成された素子分離領域６２上に、ツェナーダイオード４０を構成する、Ｎ＋型の領域４１，４３，４５，４７およびＰ＋型の領域４２，４４，４６が形成されている。領域４１および領域４７には、それぞれソース電極３０およびゲートパッド１０が接続されている。なお、素子分離領域６２は、例えば、ＬＯＣＯＳまたはＳＴＩ（Shallow Trench Isolation）である。
【００２３】
図５は、半導体装置１の一部（図１の点線Ｌ２で囲まれた部分）を示す平面図である。また、図６は、図５のVI−VI線に沿った断面図である。同図においては、トレンチ５０の終端部５０ａでゲート電極５２が引き出されている。ゲート電極５２は、素子分離領域６２上にまで延びており、ゲートパッド１０に接続されている。したがって、ゲート電極５２はトレンチ５０内に納まっていない。ゲート電極５２のうちトレンチ５０の外部に位置する部分は、図５のゲートフィンガ２０に相当する。また、トレンチ５０内には、埋込絶縁膜８２も埋め込まれている。ただし、この埋込絶縁膜８２は、上述の埋込絶縁膜７２とは異なり、トレンチ５０の終端部５０ａまで達していない。この埋込絶縁膜８２と層間絶縁膜８４とによって、ゲート電極５２とソース電極３０とが電気的に分離されている。
【００２４】
本実施形態の効果を説明する。半導体装置１においては、ゲート電極５２とソース電極３０との間に、トレンチ５０の終端部５０ａを跨ぐように絶縁膜７０が設けられている（図３参照）。このため、絶縁膜７０のトレンチ５０内に埋め込まれた部分（すなわち埋込絶縁膜７２）の厚みがトレンチ５０の終端部５０ａ付近で薄い場合であっても、絶縁膜７０全体としての厚みを充分に確保することが可能である。したがって、ゲート電極５２およびソース電極３０間でのショートの発生を抑制することができる。また、かかる構造は、コンタクト形成のマスクパターン変更のみで得ることが可能である。
【００２５】
トレンチ５０の終端部５０ａにおける層間絶縁膜７４の厚みＴ１（図４参照）が埋込絶縁膜７２の厚みの最大値Ｔ２以上である場合、上述したショートの発生をより効果的に抑えることができる。Ｔ１≧Ｔ２であれば、トレンチ５０の終端部５０ａにおいて、絶縁膜７０全体としてＴ２以上の厚みを確実に確保できるからである。
【００２６】
埋込絶縁膜７２がＮＳＧによって構成されている場合、熱処理時にドーパントが埋込絶縁膜７２から流出するのを防ぐことができる。層間絶縁膜７４がＮＳＧによって構成されている場合も同様である。
【００２７】
ゲート電極５２とソース電極３０との間にツェナーダイオード４０が接続されている。これにより、サージ電圧からＭＯＳＦＥＴを保護することができる。
【００２８】
ゲート電極５２とそれを覆う絶縁膜（埋込絶縁膜７２）とがトレンチ５０内に埋め込まれている。これにより、絶縁膜がトレンチ５０内に埋め込まれていない場合に比べて、ソース電極３０およびゲート電極５２間の距離を小さくすることができる。
【００２９】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはストライプ状に配列されたトレンチ５０を例示したが、図７に示すように、トレンチ５０はメッシュ状に配列されていてもよい。その場合も、着目するトレンチ５０（例えば斜線が付されたトレンチ５０）について、長手方向の端部が当該トレンチ５０の終端部５０ａに相当する。
【００３０】
また、上記実施形態においては複数のトレンチ５０の終端部５０ａどうしが接続された例を示したが、トレンチ５０の終端部５０ａどうしは接続されていなくてもよい。図８（ａ）および図８（ｂ）は、それぞれストライプ状およびメッシュ状に配列されたトレンチ５０について、終端部５０ａどうしが接続されていない場合の例を示している。
【００３１】
また、上記実施形態では、ツェナーダイオード４０が設けられた部位において、トレンチ５０の終端部５０ａでゲート電極５２が引き出されない構造が生じることを説明した。しかし、それ以外の部位においても、上記構造が生じる場合がある。その場合も、終端部５０ａを跨ぐように絶縁膜７０を設けることで、ゲート−ソース間でのショートの発生を抑制できることは言うまでもない。
【００３２】
また、上記実施形態では半導体装置１にゲートフィンガ２０が設けられた例を示したが、ゲートフィンガ２０は設けられていなくてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明による半導体装置の一実施形態を示す平面図である。
【図２】（ａ）は、図１の点線Ｌ１で囲まれた部分を示す平面図である。（ｂ）は、（ａ）の点線Ｌ３で囲まれた部分を拡大して示す平面図である。
【図３】図２（ａ）および図２（ｂ）のIII−III線に沿った断面図である。
【図４】図３の一部を拡大して示す断面図である。
【図５】図１の点線Ｌ２で囲まれた部分を示す平面図である。
【図６】図５のVI−VI線に沿った断面図である。
【図７】実施形態の変形例を説明するための平面図である。
【図８】（ａ）および（ｂ）は、実施形態の変形例を説明するための平面図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の他の半導体装置を示す断面図である。
【図１１】（ａ）および（ｂ）は、本発明が解決しようとする課題を説明するための断面図である。
【図１２】（ａ）および（ｂ）は、本発明が解決しようとする課題を説明するための断面図である。
【符号の説明】
【００３４】
１    半導体装置
１０    ゲートパッド
１２    ゲートコンタクト
２０    ゲートフィンガ
３０    ソース電極
３２    ソースコンタクト
４０    ツェナーダイオード
５０    トレンチ
５０ａ    終端部
５２    ゲート電極
６０    半導体基板
６２    素子分離領域
７０    絶縁膜
７２    埋込絶縁膜
７４    層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008071964.tif 000011
【図１０】
2008071964.tif 000012
【図１１】
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【図１２】
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