(57)【要約】【課題】ディスプレイの開口率を上昇する。【解決手段】各画素に設けられるトランジスタ６，７のゲート電極２−１、４−１を形成するゲートメタル層と同じ層にデータライン１−１を形成する。ゲートライン２−２及び電源ライン３をデータライン１−１に交差して異なる層に形成し、電源ライン３を水平方向のサブピクセルで共有する。【選択図】図１Ａ
2008072064.tif 000002
【特許請求の範囲】
【請求項１】
自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第１のトランジスタと、前記第１のトランジスタのゲート端子に対する、データ電圧の供給を制御する第２のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第２のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第２のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第１のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、
前記ゲートラインを駆動するゲートドライバと、
前記データラインを駆動するデータドライバと、
を有する表示装置において、
前記データラインは前記電源ラインと異なる層に形成されることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記データラインは前記第１及び第２のトランジスタのゲート電極を形成する層と同じ層に形成され、前記ゲートライン及び電源ラインは前記データラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記電源ラインは前記第１及び第２のトランジスタのゲート電極を形成する層と同じ層に形成され、前記データラインは前記電源ラインに交差し、異なる層に形成されていることを特徴とする表示装置。
【請求項４】
請求項２に記載の表示装置において、
前記データラインは、前記第１及び第２のトランジスタのゲート電極と同一のメタルで形成されていることを特徴とする表示装置。
【請求項５】
請求項２及び３に記載の表示装置において、
前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることを特徴とする表示装置。
【請求項６】
請求項１から５に記載の表示装置において、
前記データドライバの１出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることを特徴とする表示装置。
【請求項７】
請求項１から６に記載の表示装置において、
前記データラインには前記データドライバより供給される、前記第１のトランジスタをオンオフする２値のデータが供給され、前記ゲートラインが１フレーム期間に複数回選択されて、前記自発光素子の１フレームの発光期間が制御されることを特徴とする表示装置。
【請求項８】
請求項６及び７に記載の表示装置において、
前記表示装置は、前記接続手段と前記データラインの間に、第１のタイミングで記憶する第１の記憶手段と、第２のタイミングで記憶する第２の記憶手段を有し、前記データドライバの１出力から時分割で出力される、複数のデータラインへ供給するデータを、第１のタイミングで第１の記憶手段が順次記憶し、第２のタイミングで、第１の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置に関し、特に表示素子として、エレクトロルミネッセンス素子のような自発光型の素子を有する表示装置に関する。
【背景技術】
【０００２】
昨今の技術進展は目覚しく、特に携帯情報端末は、情報サービスの多様化により、１つの端末でインターネットアクセスやモバイルテレビの視聴、また従来からある電子メールやカメラ撮影、音楽の再生など、これまで以上に豊富な機能を備えるようになってきた。今後も電子商取引などのキャッシュレスサービスが充実し、さらに利便性の高い高機能端末へと進化し続けるものと期待されている。
【０００３】
さて、このような高機能端末においても、ディスプレイは重要な役割を担うが、現在最も普及しているのがＬＣＤ（液晶ディスプレイ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）である。ＬＣＤは、基本的に背面部に備えたバックライトの光を液晶によって制御し、映像を表示する。そのため、常にバックライトは点灯し続けて動作する。すなわち、映像が何であれ、バックライトは点灯し続け、常に一定の電力を消費する。一方、現在開発が進められている有機ＥＬディスプレイは、ＬＣＤとは異なり、自発光素子である有機ＥＬ素子（ＯＬＥＤ）を利用する。そのため、コントラストが高く、点灯する部分のみ電力を消費するため、暗い映像の場合には低消費電力である。
【０００４】
従来の携帯端末には、軽量薄型で、低消費電力なディスプレイが望まれていたが、先に述べた情報化の進展により、上記に加え、より多くの情報を表示できる高解像度、高精細ディスプレイが望まれるようになってきた。
【０００５】
【特許文献１】特開２００２−１９６７０４号公報
【特許文献２】特開２００５−３３１８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高解像度、高精細なディスプレイを実現するためには画素を狭ピッチ化する必要がある。有機ＥＬディスプレイはバックライトを必要としない代わりに、画素に電流を供給する電源配線が必要となる。従って、有機ＥＬディスプレイは、ＬＣＤと比較すると、電源配線の領域を確保する必要から、画素の狭ピッチ化が困難となっていた（特許文献１）。このため、各画素の開口率を上昇して、狭ピッチ化することが望まれている。なお、デジタル駆動の有機ＥＬディスプレイについては、特許文献２などに記載がある。
【課題を解決するための手段】
【０００７】
本発明は、自発光素子と、前記自発光素子に対する、発光に寄与する電流の供給を制御する第１のトランジスタと、前記第１のトランジスタのゲート端子に対する、データ電圧の供給を制御する第２のトランジスタと、を各画素に有し、この画素をマトリクス上に配置するとともに、前記第２のトランジスタのゲート端子に選択電圧を供給するゲートラインと、前記第２のトランジスタのドレイン端子にデータ電圧を供給するデータラインと、前記第１のトランジスタに電流を供給する電源ラインと、を画素の行または列に沿って、配置した表示アレイと、前記ゲートラインを駆動するゲートドライバと、前記データラインを駆動するデータドライバと、を有する表示装置において、前記データラインは前記電源ラインと異なる層に形成されることを特徴とする。
【０００８】
また、前記データラインは、前記第１及び第２のトランジスタのゲート電極と同一のメタルで形成されていることが好適である。
【０００９】
また、前記ゲートラインは、前記電源ラインと同一のメタルで形成されていることが好適である。
【００１０】
また、前記データドライバの１出力は、各データラインに備えられた接続手段を介して、複数のデータラインに接続されることが好適である。
【００１１】
また、前記データラインには前記データドライバより供給される、前記第１のトランジスタをオンオフする２値のデータが供給され、前記ゲートラインが１フレーム期間に複数回選択されて、前記自発光素子の１フレームの発光期間が制御されることが好適である。
【００１２】
また、前記表示装置は、前記接続手段と前記データラインの間に、第１のタイミングで記憶する第１の記憶手段と、第２のタイミングで記憶する第２の記憶手段を有し、前記データドライバの１出力から時分割で出力される、複数のデータラインへ供給するデータを、第１のタイミングで第１の記憶手段が順次記憶し、第２のタイミングで、第１の記憶手段に記憶された前記データを同時に複数のデータラインへ出力することが好適である。
【発明の効果】
【００１３】
本発明によれば、表示領域に占める配線領域を低減することができ、低減された領域は自発光素子が形成される発光領域として活用できる。このため、高精細のディスプレイを実現することができ、また低消費電力化、有機ＥＬ素子の長寿命化に寄与することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて本発明の実施の形態を詳細に説明する。
【００１５】
（実施形態１）
図１Ａには、実施形態１の画素レイアウト、図１Ｂには画素等価回路、図２Ａには図１Ａのレイアウトの断面図が示されている。なお、図１Ａは図２Ａを上方から見た図である。
【００１６】
図１Ｂに示すように、各画素は有機ＥＬ素子８、映像データの画素への取り込みを制御するゲートトランジスタ６、有機ＥＬ素子８を駆動する駆動トランジスタ７を有している。ゲートトランジスタ６のゲート端子はゲートライン２へ、ドレイン端子はデータライン１へ、ソース端子は駆動トランジスタ７のゲート端子及び保持容量９の一端へ接続されている。駆動トランジスタ７のゲート端子はゲートトランジスタ６のソース端子及び保持容量９の一端へ、ドレイン端子は有機ＥＬ素子８のアノードへ、ソース端子は電源ライン３へ接続されており、保持容量９の他端は電源ライン３へ接続されている。
【００１７】
この例では、データライン１が画素の列（垂直方向）に沿って伸び、ゲートライン２及び電源ライン３が、画素の行（水平方向）に沿って伸びている。なお、図１Ｂには、トランジスタの製造工程をより簡略化できるｐ型トランジスタのみで構成された例が示されているが、トランジスタは、必要に応じてｎ型で置き換えてもよい。
【００１８】
データライン１には画素に書き込むデータが供給され、ゲートライン２が選択された画素の保持容量９へ、そのデータがゲートトランジスタ６を介して書き込まれる。駆動トランジスタ７は書き込まれたデータに応じた電流もしくは電圧を有機ＥＬ素子８へ供給し、有機ＥＬ素子８を発光させる。
【００１９】
図１Ａ、１Ｂに示される画素回路は、３つのメタル層と１つの半導体層から構成され、トランジスタのゲート電極を第１のメタル層に形成する。
【００２０】
つまり、図１Ａに示すように、ゲートトランジスタ６のゲートメタル２−１、駆動トランジスタ７のゲートメタル４−１は第１のメタル層に形成される。また、データライン１のデータライン用配線１−１も第１のメタル層に形成される。また、ゲートライン２のゲートライン用配線２−２、電源ライン３、データライン１とゲートトランジスタ６のドレイン電極を接続するコンタクトメタル１−２、ゲートトランジスタ６のソース電極と駆動トランジスタ７のゲート電極を接続するコンタクトメタル４−２、駆動トランジスタ７のドレイン電極と有機ＥＬ素子８のアノードメタル５−３を接続するコンタクトメタル５−２は第２のメタル層に形成される。そして、有機ＥＬ素子８のアノードメタル５−３は第３のメタル層に形成される。６−４は半導体層に形成されたゲートトランジスタ６の半導体アイランド、７−４は駆動トランジスタ７の半導体アイランドである。
【００２１】
第１のメタルと第２のメタルとのコンタクトはコンタクトホールＣ１２を介して、より上位の第２のメタル層から下位の第１のメタル層へ行われ、第２のメタルと半導体層とのコンタクトはより上位の第２のメタル層から半導体層へ、コンタクトホールＣ２４を介して行われる。第２のメタルと第３のメタルとのコンタクトも同様に、より上位の第３のメタル層から下位の第２のメタル層へ、コンタクトホールＣ２３を介して行われ、電極と電極、あるいは電極と配線が接続される。
【００２２】
第１のメタル層に形成されるデータライン用配線１−１、ゲートトランジスタ６及び駆動トランジスタ７のゲートメタル２−１、４−１は通常同一メタルで形成されるが、異なるメタルで形成してもよい。例えば、ゲートメタル２−１、４−１は第１のメタルで、データライン用配線１−１はそれ以外のより低抵抗なメタルで第１のメタル層に形成してもよい。以降、ゲートメタル２−１、４−１及びデータライン用配線１−１は同一メタルで形成されるものとして説明する。
【００２３】
図１Ａにおいては、以下のように接続がなされている。水平方向に配置されたゲートライン２はコンタクトホールＣ１２を介してゲートトランジスタ６のゲートメタル２−１と接続されている。垂直方向に配置されたデータライン用配線１−１はコンタクトホールＣ１２を介してコンタクトメタル１−２と接続され、コンタクトメタル１−２はコンタクトホールＣ２４を介してゲートトランジスタ６のドレイン電極を形成する半導体アイランド６−４に接続される。ゲートトランジスタ６のソース電極を形成する半導体アイランド６−４はコンタクトホールＣ２４を介してコンタクトメタル４−２と接続され、コンタクトメタル４−２はコンタクトホールＣ１２を介して駆動トランジスタ７のゲートメタル４−１に接続される。
【００２４】
駆動トランジスタ７のソース電極を形成する半導体アイランド７−４は、水平方向に配置された電源ライン３にコンタクトホールＣ２４を介して接続され、ドレイン電極を形成する半導体アイランド７−４はコンタクトホールＣ２４を介し、コンタクトメタル５−２に接続される。コンタクトメタル５−２とアノードメタル５−３はコンタクトホールＣ２３を介して接続され、図１Ｂの等価回路が形成される。
【００２５】
保持容量９は電源ライン３とゲートメタル４−１の互いにオーバーラップする領域で形成されるが、保持容量９の容量を大きくしたい場合には、例えばゲートメタル４−１を電源ライン３で大部分を覆い、オーバーラップ領域を大きく形成すればよい。
【００２６】
図２Ｂには、ゲートトランジスタ６の部分の断面が示されている。ガラス基板上には、半導体アイランド６−４が形成され、この半導体アイランド６−４を覆ってゲート絶縁膜が形成される。半導体アイランド６−４のゲート領域上にはゲート絶縁膜を介しゲート電極２−１が設けられ、このゲート電極２−１を覆って絶縁膜（層間絶縁膜）が形成される。そして、半導体アイランド６−４（図１Ａにおける水平方向）の両端（ソース、ドレイン）部分には、ゲート絶縁膜、層間絶縁膜を貫通する一対のコンタクトホールＣ２４、Ｃ２４が形成され、ここにソース電極として機能するコンタクトメタル４−２、ドレイン電極として機能するコンタクトメタル１−２の一部が形成される。データライン１−１は、ゲート電極２−１と同層（ゲート絶縁膜上）に形成されており、データライン１−１上にコンタクトホールＣ１２が形成されて、ここにコンタクトメタル１−２の一部が配置されて、データライン１−１とゲートトランジスタ６のドレインが接続される。
【００２７】
また、ゲートトランジスタ６のソースとコンタクトホールＣ２４を介し接続されるコンタクトメタル４−２の他端は、コンタクトホールＣ２４を介し、駆動トランジスタ７のゲート電極４−１の延長部分に接続されている。
【００２８】
図２Ａには、駆動トランジスタ７の部分の断面が示されている。トランジスタの構成は、ゲートトランジスタ６と基本的に同一であり、ガラス基板上に半導体アイランド７−４が形成され、これを覆ってゲート絶縁膜上にゲート電極４−１が形成され、その上に層間絶縁膜が形成されている。半導体アイランド７−４の両端（図１Ａにおける上下方向）には一対のコンタクトホール（図１Ａの例では、３つずつ）Ｃ２４、Ｃ２４が設けられ、ここに電源ライン３、コンタクトメタル５−２の一部が配置される。
【００２９】
電源ライン３及びコンタクトメタル５−２を覆って平坦化膜が形成され、平坦化膜のコンタクトメタル５−２上にはコンタクトホールＣ２３が形成され、ここに平坦化膜上の有機ＥＬ素子８のアノードの一部が形成される。そして、アノード上には、ホール輸送層、発光層、電子輸送層などの有機層が形成され、その上にカソード１０が形成されて有機ＥＬ素子８が形成される。アノードは、ＩＴＯなどの透明導電体、カソードはアルミニウムなどの金属で形成されことが好適である。
【００３０】
ここで、従来の構成について、図３Ａ、３Ｂに示される従来のレイアウトを用いて説明する。図３Ａには従来の画素レイアウト、図３Ｂにはその等価回路が示されている。図３Ｂの等価回路は図１Ｂの等価回路と機能的に同じであるが、レイアウトに対応させるため、異なる書き方で示されている。
【００３１】
従来のレイアウトでは、ゲートトランジスタ６のゲートメタルとなる、水平方向に配置されたゲートライン２を第１のメタル層に形成し、ゲートライン２に交差して垂直方向に配置されたデータライン１及び電源ライン３を第２のメタル層に形成している。データライン１と、ゲートトランジスタ６のドレイン電極を形成する半導体アイランド６−４は、コンタクトホールＣ２４を介して接続され、ゲートトランジスタ６のソース電極を形成する半導体アイランド６−４と駆動トランジスタ７のゲートメタル４−１の接続は、ゲートトランジスタ６のソース電極を形成する半導体アイランド６−４を、コンタクトホールＣ２４を介してコンタクトメタル４−２と接続し、コンタクトメタル４−２を、コンタクトホールＣ１２を介してゲートメタル４−１と接続することで実現されている。保持容量９は電源ライン３とゲートメタル４−１をオーバーラップさせることで実現できる。より容量を大きくするには、例えば電源ライン３の一部をゲートメタル４−１により重なるように変形し、オーバーラップ面積を広くするとよい。
【００３２】
駆動トランジスタ７のソース電極を形成する半導体アイランド７−４はコンタクトホールＣ２４を介して電源ライン３と接続され、ドレイン電極を形成する半導体アイランド７−４はコンタクトホールＣ２４を介してコンタクトメタル５−２と接続され、コンタクトメタル５−２がコンタクトホールＣ２３を介してアノードメタル５−３に接続されることで図３Ｂの等価回路が実現されている。
【００３３】
このレイアウトでは１画素あたり、水平方向に配置された第１のメタル配線１本、垂直方向に配置された第２のメタル配線２本必要となる。Ｒ（赤）、Ｇ（緑）、Ｂ（青）フルカラー表示で、解像度がＱＶＧＡ（水平２４０ピクセル、垂直３２０ライン）の場合、水平方向に配置される第１のメタル配線３２０本、垂直方向に配置される第２のメタル配線２４０＊３＊２＝１４４０本、計１７６０本必要となる。
【００３４】
本実施形態の画素レイアウトによると、図１Ａ、１Ｂから明らかなように、上記と同じ画素数では垂直に配置される第１のメタル配線２４０＊３＝７２０本、水平に配置される第２のメタル配線３２０＊２＝６４０本、計１３６０本でよく、表示領域に占める配線領域は大幅に低減される。すなわち低減された領域は有機ＥＬ素子が形成される発光領域として活用できるため、低消費電力化、有機ＥＬ素子の長寿命化に寄与する。
【００３５】
最近では、ＲＧＢそれぞれ１つの計３つのサブピクセルで１ピクセルを形成する方法以外に、ＲＧＢとＷ（白）の計４つのサブピクセルで１ピクセルを形成する方法が提案されている。この方法は有機ＥＬディスプレイにとっては都合がよい。なぜなら、表示で最も利用頻度の高い白色を単色で生成できるからである。通常白色有機ＥＬを用いたフルカラー有機ＥＬディスプレイでは、カラーフィルターを用いてＲＧＢを生成する。白色をサブピクセルに持たないＲＧＢピクセルでは、それぞれを一定の割合で点灯して白色を生成するが、カラーフィルターを透過して生成される白色はカラーフィルターで光が吸収される分、発光効率が低くなる。そのため、ＲＧＢすべてのサブピクセルにより多くの電流を流す必要があり、消費電力が高く、また素子寿命にも影響が大きかった。サブピクセルに白色を有する場合には、ＲＧＢサブピクセルを積極的に点灯して白色を生成する必要がないため、より消費電力を低減でき、また素子寿命も改善できる。
【００３６】
しかし、Ｗサブピクセルを追加すると１画素増えるため、画素ピッチが狭くなり、従来のレイアウトでは十分な開口率が得られなかった。同じ例で計算すれば、従来のレイアウトでは、水平に配置される第１のメタル配線３２０本、垂直に配置される第２のメタル配線２４０＊４＊２＝１９２０本、計２２４０本必要であるが、本実施形態のレイアウトでは垂直に配置される第１のメタル配線２４０＊４＝９６０、水平に配置される第２のメタル配線３２０＊２＝６４０本、計１６００本でよい。これは例えば表示画面サイズが同じで、解像度がさらにＶＧＡ（水平４８０ピクセル、垂直６４０ライン）などへ高精細化することにより、画素がファインピッチ化する場合も同じであり、本実施形態のレイアウトは発光部分をより従来レイアウトと比較して確保できる。
【００３７】
図４Ａには、本実施形態の画素にＲＧＢＷサブピクセルを有する有機ＥＬディスプレイ１１の全体構成が示されている。有機ＥＬディスプレイ１１は図１Ａ、１Ｂに示される画素がアレイ状にガラス基板上に配置されて作製される。低温ポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いればゲートドライバ１２及びデータドライバ１３をもガラス基板上に形成できるが、図４Ａにはゲートドライバ１２のみをガラス基板上に形成した例を示している。つまり、低温ポリシリコンＴＦＴで画素アレイとゲートドライバ１２を作製し、データドライバ１３は外部のＩＣでその機能が提供される。
【００３８】
データドライバ１３の２４０本の出力端子のそれぞれは、１出力に対し、ＲＧＢＷの４つのサブピクセルで共有できるようにセレクトスイッチ１４を介してＲＧＢＷのデータラインへ接続されており、後述する方法でデータドライバ１３の出力を時分割でＲＧＢＷいずれかのデータラインへ接続して各ＲＧＢＷデータを適切に各ＲＧＢＷデータラインへ供給する。
【００３９】
アレイ状に形成された各画素の電源ライン３及び有機ＥＬ素子８のカソード１０は全画素で共有されており、外部よりそれぞれ一定の電圧ＶＤＤ及びＶＳＳが供給される。ＶＤＤ及びＶＳＳは、図４Ａのように両側から供給する構成とする方が、電圧を全画素により均一に供給できる点で望ましいが、右側もしくは左側、いずれか片側からのみ供給する構成としてもよい。特に縦のサイズが横のサイズより長い場合には横の配線長が短くなるため有効である。
【００４０】
図４Ａに示される第ｊ列のサブピクセルＲＧＢＷのデータラインＸＲｊ、ＸＧｊ、ＸＢｊ、ＸＷｊの駆動方法について、図４Ｂのタイミングチャートを用いて説明する。図４Ｂには第ｉ行の第ｊ列ＲＧＢＷサブピクセルにデータを書き込む際のタイミングチャートが示されている。まず第ｉ行のゲートラインＹｉがゲートドライバ１２により、Ｌｏｗとされ、第ｉ行の画素のゲートトランジスタが開かれる。続いてデータドライバ１３の第ｊ出力ＸｊをＲＧＢＷに接続するセレクトスイッチ１４が、ＲＥＮＢ、ＧＥＮＢ、ＢＥＮＢ、ＷＥＮＢのイネーブル制御信号で順に導通される。データドライバ１３の出力ＸｊはＲＥＮＢ、ＧＥＮＢ、ＢＥＮＢ、ＷＥＮＢに同期して、第ｉ行ｊ列のＲデータＲｉ，ｊ、ＧデータＧｉ，ｊ、ＢデータＢｉ，ｊ、Ｗｉ，ｊを順に出力する。ＲＧＢＷの各データラインＸＲｊ、ＸＧｊ、ＸＢｊ、ＸＷｊにはすでに前行ｉ−１ラインのデータが保持されているが、前述のイネーブル制御信号及びデータ供給により、ＲＥＮＢのイネーブルのタイミングでＸＲｊにはＲｉ，ｊ、ＧＥＮＢのイネーブルのタイミングでＸＧｊにはＧｉ，ｊ、ＢＥＮＢのイネーブルのタイミングでＸＢｊにはＢｉ，ｊ、ＷＥＮＢのイネーブルのタイミングでＸＷｊにはＷｉ，ｊが書き込まれる。ＲＧＢＷの各データラインの書き込みが終わり、データが安定したタイミングで第ｉ行のゲートラインＹｉがゲートドライバ１２により、Ｈｉｇｈとされると、第ｉ行の画素のゲートトランジスタが閉じ、次にアクセスされるまで書き込まれたデータが保持される。
【００４１】
書き込むデータは多値の電圧レベルを有するアナログデータでもよいし、２値の電圧レベルを有するデジタルデータでもよい。
【００４２】
デジタルデータを供給して有機ＥＬを発光、非発光させ、発光期間で階調を制御するデジタル駆動の場合（特許文献２：特開２００５−３３１８９１）、各画素は１フレーム期間の間、複数回アクセスされるため、より高速にデータラインＸＲｊ、ＸＧｊ，ＸＢｊ、ＸＷｊを駆動する必要がある。このような場合には図５Ａ、５Ｂに示されるような構成が好適である。
【００４３】
図５Ａには、図４Ａの構成に加え、第１ラッチ回路１５、第２ラッチ回路１６を導入した。図５Ｂのタイミングチャートを用いてデータラインＸＲｊ、ＸＧｊ、ＸＢｊ、ＸＷｊの駆動方法を説明すると以下のとおりである。第ｉ行ｊ列の画素にデータを書き込む場合、ＲＥＮＢ、ＧＥＮＢ、ＢＥＮＢ、ＷＥＮＢのイネーブル制御信号により、それに同期してデータドライバ１３の出力Ｘｊより出力されるデジタルデータがセレクトスイッチ１４によって順次第１ラッチ回路１５へ取り込まれる。この場合第ｉ行第ｊ列のＲＧＢＷデジタルデータＲｉ，ｊ、Ｇｉ，ｊ、Ｂｉ，ｊ、Ｗｉ，ｊがタイミングＴａ−Ｔｂの期間に順に第１ラッチ回路１５へ取り込まれる。次に第ｉ行のゲートラインＹｉがゲートドライバ１２によりＬｏｗにされるタイミングで、第１ラッチ回路１５に取り込まれたデジタルデータＲｉ，ｊ、Ｇｉ，ｊ、Ｂｉ，ｊ、Ｗｉ，ｊは、ＬＤ信号により一括で同時に第２ラッチ回路１６へ転送され、それぞれのデータラインＸＲｊ、ＸＧｊ、ＸＢｊ、ＸＷｊへ出力される。データラインに同時に出力されたデータが安定するとゲートドライバ１２はゲートラインＹｉをＨｉｇｈとし、第ｉ行のゲートトランジスタをオフすることで、第ｉ行の画素に書き込まれたデータが次にアクセスされるまで保持される。
【００４４】
図４Ａ、４Ｂで示される駆動方法との違いは、図４Ａ、４Ｂではデータドライバ１３がデータラインを直接駆動するのに対し、図５Ａ、５Ｂでは有機ＥＬディスプレイ１１に形成されたラッチ回路１６がデータラインを駆動する点である。図４Ａ、４Ｂのように直接データドライバがデータラインを駆動すると、データラインの寄生容量や抵抗、特にゲートメタルに用いるメタル配線では配線抵抗が大きくなるため、信号の遅延が発生し、データが安定するまでにある程度の時間を要する。これをＲＧＢＷで４回繰り返すため、イネーブル期間をＴＥＮＢとすると、１ラインを書き込むのに図４Ｂに示されるように４＊ＴＥＮＢ必要となる。
【００４５】
図５Ａ、５Ｂに示す方法の場合、データドライバ１３は第１ラッチ回路１５にデータを転送すればよく、この間の信号遅延は、低抵抗なメタル配線を用いるなどすることで配線抵抗及び容量を非常に小さくできるため、データラインを駆動する場合と比較して無視できるほど少なく、データを短時間で転送できる。仮にこのイネーブル期間をＴＥＮＢ’＝ＴＥＮＢ／５とし、第１ラッチ回路１５から第２ラッチ回路１６へ一括転送する期間をＴＥＮＢ’で行うとすると、４＊ＴＥＮＢ’＋ＴＥＮＢ’＝ＴＥＮＢ、すなわちデータラインを駆動するのに必要な最小時間でデータラインを駆動できる。これは図４Ａ、４Ｂの構成と比較して４倍高速に駆動できることを意味する。
【００４６】
従来のレイアウトではデータラインに第２のメタル配線としてアルミニウムなどの低抵抗なメタル配線を用いていたのでＴＥＮＢは比較的短く、より高速にデータラインを駆動できたが、本実施例のレイアウトではデータラインはゲートメタルとして用いられる第１のメタルで形成され、それは一般にクロムやモリブデンなどの比較的抵抗の大きなメタルで形成されるため、ＴＥＮＢが配線遅延により長くなり、デジタル駆動に適用するのに不利であった。図４Ａ、４Ｂのような構成及び駆動方法を適用することにより、データラインの駆動を高速化することができるため、高開口率を実現しつつ、効果的にデジタル駆動を適用することができる。
【００４７】
また、デジタル駆動を用いることで以下のような利点も得られる。
【００４８】
図６には駆動トランジスタ７に印加されるゲート電圧、すなわち保持容量９に書き込まれる電圧（横軸）と有機ＥＬ素子８に流れる電流（縦軸）の関係が示されている。図６には、保持容量９に書き込まれる電圧レベルがあるレベル以上高くなると有機ＥＬ素子８は消灯するオフ領域、ある電圧レベル以下で電流が流れはじめ、電圧レベルを下げ続けていくと電流は増加する遷移領域、ある電圧レベル以下では電流が飽和してしまうオン領域なる３つの領域が存在することが示されている。
【００４９】
アナログ電圧を保持容量９に書き込み、そのアナログ電圧値に応じて駆動トランジスタ７が有機ＥＬ素子８に電流を供給するように制御する場合には、図６の遷移領域を用いて制御することになるが、遷移領域は保持容量９に書き込まれる電圧が少しでも変動すると電流値が大きく変化してしまう領域であるため、電圧変動を最小限に抑える必要がある。１つの有効な方法として、アナログ電圧を保持する保持容量９を、リーク電流や寄生容量による電圧変動の影響が少なくなるように、比較的大きくすることが挙げられる。しかし、容量を大きくすると保持容量９が画素部の面積を大きく占めてしまい、発光領域が縮小してしまう。
【００５０】
一方、デジタル駆動では有機ＥＬ素子８が電流を流すか流さないかを制御可能なオフ領域とオン領域のみを使う。オフ領域とオン領域を形成する電圧範囲、すなわち有機ＥＬ素子を完全にオフする電圧範囲と、一定のオン電流を生成する電圧範囲が大きいため、リーク電流や寄生容量による電圧変動が多少生じたとしても、オフしていた画素がオンする、あるいはその反対の誤動作を起こすことはほとんどない。また、オンしている場合でも電流は飽和しているため、電圧変動により、電流が変化するということもほとんどない。
【００５１】
さらに、デジタル駆動の場合、1フレーム期間に画素に複数回データを書き込むため、保持容量の保持特性はアナログ電圧を書き込む場合と比較して要求されない。つまり保持容量９を小さくすることができるため、発光領域を大きくすることができる。
【００５２】
図１Ａ、１Ｂに示される画素レイアウトと、デジタル駆動を組み合わせると、有機ＥＬ素子の発光領域を最大に大きくすることができ、低消費電力、素子寿命を確保しつつ、高精細化することができる。
【００５３】
さらに、開口部を大きくするために、図７Ａ、７Ｂ、７Ｃに示される方法も有効である。
【００５４】
図７Ａにおいて、コンタクトホールＣ１２４は第１のメタルと半導体層を第２のメタルで形成されるコンタクトメタルを用いて１つのコンタクトホールで接続するコンタクトホールであるが、データライン用配線１−１とゲートトランジスタ６のドレイン電極を形成する半導体アイランド６−４をコンタクトメタル１−２で接続する。データライン用配線１−１と半導体アイランド６−４を十分に近づけて配置し（重ねてもよい）、両者を接続可能な幅のコンタクトホールを形成することで、最小面積でコンタクトを実現している。
【００５５】
図７Ｂには、駆動トランジスタ７のドレイン電極を形成する半導体アイランド７−４とアノードメタル５−３が、垂直同一軸に重ねて配置されたコンタクトホールＣ２３、Ｃ２４を介して接続された例が示されている。
【００５６】
図７Ａ、７Ｂいずれも図１Ａ、１Ｂのレイアウトと組み合わせて用いることにより、開口部をより大きく確保することが可能である。
【００５７】
図７Ｃには、データライン用配線１−１上にアルミニウムなどのさらに抵抗の低いメタル１−５を積層した積層メタル配線の例が示されている。抵抗の比較的高い第１のメタルでデータラインを形成すると、配線遅延が大きくなるため、低抵抗なメタルを積層することで配線抵抗を低減できる。ディスプレイサイズが大きくなると配線長が長くなり、配線遅延が顕著になるため、このように低抵抗メタルを積層することで様々なディスプレイサイズにも対応できる。
【００５８】
（実施形態２）
実施形態１では従来のＬＣＤで用いられている低温ポリシリコンＴＦＴ製造プロセスと互換性のある製造プロセスで製造可能なように配慮して画素を形成した例を示した。しかし、将来、有機ＥＬディスプレイが普及し、低温ポリシリコンＴＦＴの製造プロセスが有機ＥＬディスプレイ向けに改善された場合、図８に示される画素レイアウトも開口率向上に効果的である。ただし、等価回路は図１Ｂと同じであるため、図８には示していない。
【００５９】
図８には、ゲート電極を形成するゲートメタルとして、製造プロセスの改善により、アルミニウムや銅などのような従来と比較してより低抵抗な材料が積極的に用いられることになった場合に、電源ライン３を第１のメタル層に形成した例が示されている。
【００６０】
つまり、低抵抗であるがゆえ、ゲートメタルを、多くの電流が流れる電源ライン３の配線として用いても十分電流を供給可能である。
【００６１】
水平方向に互いに平行に伸びるゲートライン２及び電源ライン３に交差し、垂直に伸びるデータライン１、コンタクトメタル４−２、３−２、５−２は第２のメタル層に形成される。
【００６２】
データライン１は、コンタクトホールＣ２４によりゲートトランジスタ６のドレイン電極を形成する半導体アイランド６−４に接続され、ゲートトランジスタ６のソース電極を形成する半導体アイランド６−４はコンタクトホールＣ２４を介してコンタクトメタル４−２へ接続され、コンタクトメタル４−２はコンタクトホールＣ１２を介して駆動トランジスタ７のゲートメタル４−１へ接続されている。なお、コンタクトホールは、半導体アイランドと第２メタル層を接続するものをＣ２４、第１メタル層と第２メタル層を接続するものをＣ１２と呼んでいる。
【００６３】
駆動トランジスタ７のソース電極を形成する半導体アイランド７−４はコンタクトホールＣ２４を介してコンタクトメタル３−２へ接続され、コンタクトメタル３−２はコンタクトホールＣ１２を介して電源ライン３に接続されており、ドレイン電極を形成する半導体アイランド７−４はコンタクトホールＣ２４を介してコンタクトメタル５−２へ接続され、コンタクトホールＣ２３によりアノードメタル５−３へ接続され、図１Ｂに示される等価回路が形成される。
【００６４】
図８のレイアウトにより、データライン１は第２のメタル層に形成されるが、第２のメタル層に形成される配線はアルミニウムなどの低抵抗なメタルが従来から用いられているため、データライン１の配線抵抗を小さくできる。有機ＥＬディスプレイが大画面化すると、データライン１の配線長がより長くなり、配線容量の増加と同時に配線抵抗も増えるため、図８のレイアウトを用いることでデータライン１の配線抵抗を小さく抑えることができる。
【００６５】
また、実施形態１に記載の駆動方法を本実施形態２の画素回路に適用することでより効果的に有機ＥＬディスプレイを構成できることは言うまでもない。
【図面の簡単な説明】
【００６６】
【図１Ａ】実施形態１の画素回路及び画素レイアウト図である。
【図１Ｂ】実施形態１の画素回路及び画素レイアウト図である。
【図２Ａ】トランジスタ及び有機ＥＬ素子断面構成図である。
【図２Ｂ】トランジスタ及び有機ＥＬ素子断面構成図である。
【図３Ａ】従来の画素回路及び画素レイアウト図である。
【図３Ｂ】従来の画素回路及び画素レイアウト図である。
【図４Ａ】有機ＥＬディスプレイの全体構成図及び駆動タイミングチャートである。
【図４Ｂ】有機ＥＬディスプレイの全体構成図及び駆動タイミングチャートである。
【図５Ａ】デジタル駆動有機ＥＬディスプレイの全体構成図及び駆動タイミングチャートである。
【図５Ｂ】デジタル駆動有機ＥＬディスプレイの全体構成図及び駆動タイミングチャートである。
【図６】保持電圧と電流の関係を示すチャートである。
【図７Ａ】コンタクト部及び配線のレイアウト及び断面図である。
【図７Ｂ】コンタクト部及び配線のレイアウト及び断面図である。
【図７Ｃ】コンタクト部及び配線のレイアウト及び断面図である。
【図８】実施形態２の画素レイアウト図である。
【符号の説明】
【００６７】
１  データライン、１−１  データライン用配線、１−２  コンタクトメタル、１−５  低抵抗メタル、２  ゲートライン、２−１  ゲートメタル、２−２  ゲートライン用配線、３  電源ライン、３−２  コンタクトメタル、４  接続点、４−１  ゲートメタル、４−２  コンタクトメタル、５  接続点、５−２  コンタクトメタル、５−３  アノードメタル、６  ゲートトランジスタ、６−４  半導体アイランド、７  駆動トランジスタ、７−４  半導体アイランド、８  有機ＥＬ素子、９  保持容量、１０  カソード、１１  有機ＥＬディスプレイ、１２  ゲートドライバ、１３  データドライバ。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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