(57)【要約】【課題】電解メッキ法により電極・配線層を形成する化合物半導体素子において、メッキ液がバリアメタル層を物理的に通り抜けたり、エッチングして化合物半導体層に浸入し、発振不良や電気特性不良などの素子特性不良が生じることを抑制する。【解決手段】スパッタリングによりバリアメタル層としてＭｏ層、Ｔｉ層、Ｐｔ層およびＷ層のいずれかを形成する際に、何れも、スパッタリング時の入力パワーが２０００Ｗ以上５０００Ｗ以下に設定することによって、スパッタリング時の入力パワーを１０００Ｗとした従来技術の場合に比べて、バリアメタル層１３の膜質を、従来技術のような多孔質ではなく、緻密な繊維状の多結晶膜とし、バリアメタル層１３の金属粒径を５０ｎｍ以下として金属粒径が半分以下に小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
化合物半導体からなる積層構造上にバリアメタル層を介して導電層が設けられた化合物半導体素子を製造する化合物半導体素子の製造方法において、
該バリアメタル層を、１５００Ｗ以上５０００Ｗ以下の入力パワーでスパッタリング法により形成するバリアメタル層形成工程を有する化合物半導体素子の製造方法。
【請求項２】
前記バリアメタル層形成工程は、２０００Ｗ以上５０００Ｗ以下の入力パワーで前記バリアメタル層を形成する請求項１に記載の化合物半導体素子の製造方法。
【請求項３】
前記バリアメタル層上に、メッキ法により前記導電層を形成する導電層形成工程をさらに有する請求項１に記載の化合物半導体素子の製造方法。
【請求項４】
前記導電層は、電極層および配線層の少なくともいずれかである請求項１または３に記載の化合物半導体素子の製造方法。
【請求項５】
前記導電層は、Ａｕ層である請求項１、３および４のいずれかに記載の化合物半導体素子の製造方法。
【請求項６】
前記バリアメタル層を、段差を有する半導体基板または段差を有する半導体積層構造上に形成する請求項１〜３のいずれかに記載の化合物半導体素子の製造方法。
【請求項７】
前記バリアメタル層形成工程の前に、前記化合物半導体からなる積層構造上に前記バリアメタル層の下地層としてＡｕＺｎ金属層またはＡｕＢｅ金属層を形成する金属層形成工程をさらに有する請求項１に記載の化合物半導体素子の製造方法。
【請求項８】
前記バリアメタル層の層厚は、０．５μｍ以上２μｍ以下である請求項１〜３および６のいずれかに記載の化合物半導体素子の製造方法。
【請求項９】
請求項１〜８のいずれかに記載の化合物半導体素子の製造方法によって製造された化合物半導体素子であって、
前記化合物半導体からなる積層構造上に、結晶の粒径が１０ｎｍ以上５０ｎｍ以下で緻密な繊維状組織構造を有するバリアメタル層を介して前記導電層が設けられている化合物半導体素子。
【請求項１０】
前記バリアメタル層は、高融点金属材料からなっている請求項９に記載の化合物半導体素子。
【請求項１１】
前記バリアメタル層は、Ｍｏ、Ｔｉ、Ｐｔ、Ｗ、ＺｒおよびＨｆの材料のうちから選択された少なくとも１種類以上の材料からなっている請求項９または１０に記載の化合物半導体素子。
【請求項１２】
前記バリアメタル層の下地層としてＡｕＺｎ金属層またはＡｕＢｅ金属層が設けられている請求項９〜１１のいずれかに記載の化合物半導体素子。
【請求項１３】
前記バリアメタル層上に前記導電層としてＡｕ層が形成されている請求項９に記載の化合物半導体素子。
【請求項１４】
レーザ発振を行うための電流通路となるリッジストライプ構造の側面が埋め込み半導体層によって埋め込まれ、該リッジストライプ構造および該埋め込み半導体層上にわたって前記バリアメタル層を介して前記導電層が設けられた半導体レーザ素子が構成されている請求項９〜１３のいずれかに記載の化合物半導体素子。
【請求項１５】
半導体基板上に活性層を下部クラッド層および上部クラッド層で挟んだ発光部が設けられ、該上部クラッド層上にリッジ形状の上部クラッド層が設けられ、該リッジ形状の上部クラッド層の側面が前記埋め込み半導体層によって埋め込まれ、該リッジ形状の上部クラッド層および該埋め込み半導体層の積層構造上にわたって前記バリアメタル層を介して前記導電層が設けられて前記リッジストライプ構造の半導体レーザ素子が構成されている請求項１４に記載の化合物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤ−Ｒ／ＲＷおよびＤＶＤ−Ｒ／ＲＷなどに使用される高出力半導体レーザ素子などの化合物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＣＤ−Ｒ／ＲＷに使用される高出力半導体レーザ素子としては、ＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子が用いられている。以下に、従来のＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の製造方法について、図６（ａ）〜図６（ｇ）を用いて詳細に説明する。
【０００３】
まず、図６（ａ）に示すように、ｎ型ＧａＡｓ基板１上にバッファ層２、下層クラッド層である第１ｎ型ＧａＡｌＡｓクラッド層３と第２ｎ型ＧａＡｌＡｓクラッド層４、活性層５、上層クラッド層である第１ｐ型ＧａＡｌＡｓクラッド層６、ＧａＡｓエッチングストップ層７、上層クラッド層である第２ｐ型ＧａＡｌＡｓクラッド層８およびｐ型ＧａＡｓキャップ層９をこの順に、各層をＭＯＣＶＤ成長方法などにより成長させる。
【０００４】
次に、図６（ｂ）に示すように、ｐ型ＧａＡｓキャップ層９上にリッジ（電流通路）形成のために帯状のマスク１０を形成する。このマスク１０の材料としては、用いられるエッチング液に耐性を有するものが使用される。
【０００５】
さらに、図６（ｃ）に示すように、ウェットエッチング法によって、ｐ型ＧａＡｓキャップ層９および第２ｐ型ＧａＡｌＡｓクラッド層８をＧａＡｓ層からなるエッチングストップ層７の近傍までエッチングして、おおまかなリッジ形状を形成する。ここまでが第１エッチング工程である。なお、このリッジ部は、レーザ発振を行うための電流通路となるものである。
【０００６】
続いて、図６（ｄ）に示すように、第２ｐ型ＧａＡｌＡｓクラッド層８のみをエッチング可能でＧａＡｓ層からなるエッチングストップ層７はエッチングされないエッチング液であるＨＦを用いて第２ｐ型ＧａＡｌＡｓクラッド層８をさらにエッチングし、所望のレーザ特性が得られるようなリッジ形状（リッジ幅）に仕上げる。この場合、ＨＦによるエッチングは、ＧａＡｓからなるエッチングストップ層７で阻止されるため、リッジ幅はＨＦによるエッチング時間に依存する。ここまでが第２エッチング工程である。
【０００７】
さらに、図６（ｅ）に示すように、図５（ｄ）の積層構造上にｎ型ＧａＡｓ電流ブロック層１１を積層してリッジ部（リッジストライプ構造）を埋め込む。
【０００８】
続いて、図６（ｆ）に示すように、リッジ部上に積層されたｎ型ＧａＡｓ電流ブロック層１１を、例えばアンモニアと過酸化水素水および純水の混合液などのエッチング液によってエッチングする。このとき、エッチングレートの面方位依存性があるため、図６（ｆ）に矢印部で示すような、えぐれが生じることが多い。
【０００９】
図６（ｇ）に示すように、ＡｕＺｎ金属電極層１２およびバリアメタル層１３をスパッタリング法によりスパッタリング時の入力パワー（ＲＦパワー）１０００Ｗで積層し、その上にＡｕメッキ電極層１４を電解メッキ法により積層する。
【００１０】
その後、さらにウェハのｎ型ＧａＡｓ基板１側（裏面側）を研削し、所望の厚みに仕上げた後、このｎ型ＧａＡｓ基板１の裏面側にｎ側電極を形成してレーザウェハが完成する。このレーザウェハを所定の共振器長となるようにレーザバーに分割した後、互いに対向する両光出射端面に所定の反射率を有する保護膜を成膜する。さらに、レーザバーを個別のチップに分割して化合物半導体素子としての半導体レーザチップを完成させる。
【００１１】
この種の従来の化合物半導体素子の他の事例として、例えば特許文献１〜６にそれぞれ開示されている。
【００１２】
特許文献１には、シリサイドなどからなる島状領域とそれを被覆するシリコンなどからなる薄膜とからなる複合膜において、基本単位面積当たりの島状領域の面積を制御することによって、下地である基体との界面における仕事関数が所望の値に制御された複合膜が開示されている。
【００１３】
特許文献２には、半導体基板上に形成されたＳｉＯ２膜の溝にＣｕからなる埋め込み配線が設けられた半導体装置において、Ｃｕ配線の底面および側面にＴｉ（高融点金属）とＳｉ（半導体）とＮ（窒素）の３元化合物からなるバリアメタル層を形成し、そのＳｉ組成比をＴｉ組成比よりも大きくすることによって、バリアメタル層のバリア性を向上させた半導体装置が開示されている。
【００１４】
特許文献３には、スパッタリングの入力パワーを高くして成膜速度を速くすることにより、金属粒径を小さくすることが開示されている。
【００１５】
特許文献４には、セラミックス部材の組織中にアルミニウム系材料が融点された母材と、その母材の表面に設けられたセラミックス層とからなる複合材料から構成され、静電チャック機能を有し、温度制御手段を備えた基体載置ステージに基体を載置して、高融点金属またはその化合物からなるバリアメタル層をプラズマＣＶＤ法によって形成することにより、優れた特性を有するバリアメタル層を形成する方法が開示されている。
【００１６】
特許文献５には、化合物半導体からなる半導体積層構造上にスパッタリング法により電極層を形成する際に、高周波パワーを大きくして電極材料をスパッタリングしながら熱処理を行う半導体発光素子の電極形成方法が開示されている。具体的には、スパッタリングによりオーミックメタル層を形成し、その上に蒸着またはスパッタリングによりバリアメタル層を形成し、その上に高周波パワーを大きくしたスパッタリングによりボンディングパッド層を形成すると共にオーミックメタル層を熱処理している。
【００１７】
特許文献６には、リッジ部のコンタクト層の厚みを、リッジ部の側面を覆う誘電体膜の厚みより厚くして素子特性悪化を防止した半導体レーザ素子が開示されている。
【特許文献１】特開平７−２１１８９６号公報
【特許文献２】特開平８−１３９０９２号公報
【特許文献３】特開平９−１４３７１１号公報
【特許文献４】特開平１１−３１２６５３号公報
【特許文献５】特開２００１−２１７５０１号公報
【特許文献６】特開２００６−５９８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来の半導体レーザ素子の製造方法には、以下のような問題がある。
【００１９】
バリアメタル層１３をスパッタリング法により積層した際に、スパッタリングの入力パワーを１０００Ｗとすると、図７に示すように、結晶構造が多孔性の柱状構造となっており、その粒径は平均して１００ｎｍ以上あることが断面観察により分かっている。
【００２０】
このバリアメタル層１３上にＡｕメッキ電極層１４を電解メッキ法により積層すると、特に、図６（ｇ）に点線部１５で示す部分（図７の隙間部分Ｘ）からＡｕメッキ液が入って行きバリアメタル層１３を物理的に通り抜け、またはバリアメタル層１３をエッチングして、その下の化合物半導体層まで到達する。これは、図７に矢印部で示す孔をメッキ液が通り抜けていくためである。その結果、化合物半導体層がメッキ液によりエッチングされてしまい、全チップ数に対して約２０％の発振不良やショートなどの電気特性不良が生じている。
【００２１】
次に、他の事例として特許文献１〜６に開示された従来の化合物半導体素子について念のために説明する。
【００２２】
特許文献１には、前述したように、シリサイドなどからなる島状領域とそれを被覆するシリコンなどからなる薄膜とからなる複合膜がＣＶＤ法により形成されているが、この複合膜の金属粒径を小さくしたり、メッキ液の浸透を防止することについては何ら記載されていない。
【００２３】
特許文献２には、前述したようにバリアメタル層が形成されているが、このバリアメタル層が高温まで非晶質であり、バリアメタル層の金属粒径を小さくしたり、メッキ液の浸透を防止することについては記載されていない。
【００２４】
特許文献３には、前述したように、スパッタリングの入力パワーを高くして成膜速度を速くすることにより、金属粒径を小さくすることが開示されているが、ウェットエッチングにより断面形状が滑らかなパターンの金属電極層を形成し、金属電極上の層間絶縁膜の耐圧不良を抑制することを目的としており、メッキ液の浸透を防止することについては記載されていない。また、ＲＦパワーは１．０ｋＷまで上げられており、それ以上に高くすることについては記載されていない。
【００２５】
特許文献４には、前述したように、プラズマＣＶＤ法によりバリアメタル層が形成されているが、ハロゲンの残存を少なくするためのものであり、バリアメタル層の金属粒径を小さくしたり、メッキ液の浸透を防止することについては記載されていない。
【００２６】
特許文献５では、高周波パワーによりプラズマ領域の温度を上昇させて電極層の形成と同時にオーミックコンタクトを形成し、処理工程を減らすことを目的としているため、バリアメタル層の金属粒径を小さくしたり、メッキ液の浸透を防止することについては記載されていない。
【００２７】
特許文献６には、前述したように、リッジ部のコンタクト層の厚みを、リッジ部の側面を覆う誘電体膜の厚みより厚くして素子特性悪化を防止した半導体レーザ素子が開示されているだけであり、バリアメタル層の金属粒径を小さくしたり、メッキ液の浸透を防止することについては記載されていない。
【００２８】
本発明は、上記従来の問題を解決するもので、メッキ法により電極層または配線層を形成しても、メッキ液がバリアメタル層を物理的に通り抜けたり、エッチングして化合物半導体層に浸入し、発振不良や電気特性不良などの素子特性不良が生じることを抑制することができる化合物半導体素子の製造方法および、この化合物半導体素子の製造方法により製造された化合物半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の化合物半導体素子の製造方法は、化合物半導体からなる積層構造上にバリアメタル層を介して導電層が設けられた化合物半導体素子を製造する化合物半導体素子の製造方法において、該バリアメタル層を、１５００Ｗ以上５０００Ｗ以下の入力パワーでスパッタリング法により形成するバリアメタル層形成工程を有するものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の化合物半導体素子の製造方法におけるバリアメタル層形成工程は、２０００Ｗ以上５０００Ｗ以下の入力パワーで前記バリアメタル層を形成する。
【００３１】
さらに、好ましくは、本発明の化合物半導体素子の製造方法におけるバリアメタル層上に、メッキ法により前記導電層を形成する導電層形成工程をさらに有する。
【００３２】
さらに、好ましくは、本発明の化合物半導体素子の製造方法における導電層は、電極層および配線層の少なくともいずれかである。
【００３３】
さらに、好ましくは、本発明の化合物半導体素子の製造方法における導電層は、Ａｕ層である。
【００３４】
さらに、好ましくは、本発明の化合物半導体素子の製造方法におけるバリアメタル層を、段差を有する半導体基板または段差を有する半導体積層構造上に形成する。
【００３５】
さらに、好ましくは、本発明の化合物半導体素子の製造方法におけるバリアメタル層形成工程の前に、前記化合物半導体からなる積層構造上に前記バリアメタル層の下地層としてＡｕＺｎ金属層またはＡｕＢｅ金属層を形成する金属層形成工程をさらに有する。
【００３６】
さらに、好ましくは、本発明の化合物半導体素子の製造方法におけるバリアメタル層の層厚は、０．５μｍ以上２μｍ以下である。
【００３７】
本発明の化合物半導体素子は、本発明の上記化合物半導体素子の製造方法によって製造された化合物半導体素子であって、前記化合物半導体からなる積層構造上に、結晶の粒径が１０ｎｍ以上５０ｎｍ以下で緻密な繊維状組織構造を有するバリアメタル層を介して前記導電層が設けられているものであり、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、本発明の化合物半導体素子におけるバリアメタル層は、高融点金属材料からなっている。
【００３９】
さらに、好ましくは、本発明の化合物半導体素子におけるバリアメタル層は、Ｍｏ、Ｔｉ、Ｐｔ、Ｗ、ＺｒおよびＨｆの材料のうちから選択された少なくとも１種類以上の材料からなっている。
【００４０】
さらに、好ましくは、本発明の化合物半導体素子におけるバリアメタル層の下地層としてＡｕＺｎ金属層またはＡｕＢｅ金属層が設けられている。
【００４１】
さらに、好ましくは、本発明の化合物半導体素子におけるバリアメタル層上に前記導電層としてＡｕ層が形成されている。
【００４２】
さらに、好ましくは、本発明の化合物半導体素子において、レーザ発振を行うための電流通路となるリッジストライプ構造の側面が埋め込み半導体層によって埋め込まれ、該リッジストライプ構造および該埋め込み半導体層上にわたって前記バリアメタル層を介して前記導電層が設けられた半導体レーザ素子が構成されている。
【００４３】
さらに、好ましくは、本発明の化合物半導体素子において、前記半導体基板上に活性層を下部クラッド層および上部クラッド層で挟んだ発光部が設けられ、該上部クラッド層上にリッジ形状の上部クラッド層が設けられ、該リッジ形状の上部クラッド層の側面が前記埋め込み半導体層によって埋め込まれ、該リッジ形状の上部クラッド層および該埋め込み半導体層の積層構造上にわたって前記バリアメタル層を介して前記導電層が設けられて前記リッジストライプ構造の半導体レーザ素子が構成されている。
【００４４】
上記構成により、以下に、本発明の作用について説明する。
【００４５】
導電層として電極層や配線層を形成する際に、メッキ液がその下のバリアメタル層を物理的に通り抜けて化合物半導体層に浸入することを防ぐためには、バリアメタル層の膜質を、従来技術のような多孔質ではなく、緻密な繊維状の多結晶膜にすることが必要である。さらに、バリアメタル層を構成する高融点金属材料の粒径が小さい方が、メッキ液によるバリアメタル層のエッチングレートが遅くなるため、形状が正確に形成でき、このためにも粒径も小さくする必要がある。そこで、本発明では、スパッタリングによりバリアメタル層を形成する際に、その入力パワーを１５００Ｗ以上５０００Ｗ以下に設定する。より好ましくは、２０００Ｗ以上５０００Ｗ以下に設定する。
【００４６】
スパッタリング時の入力パワー（ＲＦパワー）を高くすると、バリアメタル層の金属粒径が小さくなる理由は、現在良く分かっていないが、以下のようなことが考えられる。
【００４７】
スパッタリング時の入力パワーを高くすることによりスパッタリングエネルギーが高くなり、スパッタリングエネルギーが高くなると単位時間にターゲットから飛ばされる粒子の数が多くなる。これにより、薄膜の成長レートが速くなると共に、単位時間当たりに基板に到達する粒子の数が多くなり、バリアメタル層の金属粒径が小さくなるものと考えられる。
【発明の効果】
【００４８】
以上により、本発明によれば、バリアメタル層をスパッタリングにより形成する際に、スパッタリング時の入力パワーを１５００Ｗ以上５０００Ｗ以下に設定し、より好ましくは、２０００Ｗ以上５０００Ｗ以下に設定することにより、バリアメタル層の膜質を緻密な繊維状構造にして、バリアメタル層の高融点金属の粒径を１０ｎｍ以上５０ｎｍ以下に小さくすることができる。これにより、その上に電極層または配線層をメッキ法により形成する際に、メッキ液のバリアメタル層への物理的侵入と、メッキ液によるバリアメタル層のエッチングをより防いで、素子特性不良がより少なく、信頼性に優れた化合物半導体素子を得ることができる。
【発明を実施するための最良の形態】
【００４９】
以下に、本発明の化合物半導体素子の製造方法をリッジストライプ構造のＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の製造方法の実施形態１，２に適用した場合について、図面を参照しながら詳細に説明する。
（実施形態１）
本発明の実施形態１に係る化合物半導体素子の一例として、ＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の製造方法について、図１を用いて詳細に説明する。
【００５０】
図１（ａ）〜図１（ｇ）は、本発明の実施形態１に係るＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の各製造工程を説明するための要部縦断面図である。
【００５１】
まず、図１（ａ）に示すように、ｎ型ＧａＡｓ基板１上に、バッファ層２、下層クラッド層である第１ｎ型ＧａＡｌＡｓクラッド層３と第２ｎ型ＧａＡｌＡｓクラッド層４、活性層５、上層クラッド層である第１ｐ型ＧａＡｌＡｓクラッド層６、ＧａＡｓエッチングストップ層７、上層クラッド層である第２ｐ型ＧａＡｌＡｓクラッド層８およびｐ型ＧａＡｓキャップ層９をこの順に、各層をＭＯＣＶＤ成長方法などにより成長させる。
【００５２】
次に、図１（ｂ）に示すように、ｐ型ＧａＡｓキャップ層９上にリッジストライプ構造（電流通路）の形成のために帯状のマスク１０を形成する。このマスク１０の材料としては、用いられるエッチング液に耐性を有するものが使用される。
【００５３】
さらに、図１（ｃ）に示すように、ウェットエッチング法によって、ｐ型ＧａＡｓキャップ層９および第２ｐ型ＧａＡｌＡｓクラッド層８をＧａＡｓ層からなるエッチングストップ層７の近傍までエッチング（第２ｐ型ＧａＡｌＡｓクラッド層８が薄く残っている）して、おおまかなリッジストライプ構造の形状を形成する。ここまでが第１エッチング工程である。なお、このリッジ部（リッジストライプ構造）は、レーザ発振を行うための電流通路となるものである。
【００５４】
続いて、図１（ｄ）に示すように、第２ｐ型ＧａＡｌＡｓクラッド層８のみをエッチング可能でＧａＡｓ層からなるエッチングストップ層７はエッチングされないエッチング液であるＨＦを用いて第２ｐ型ＧａＡｌＡｓクラッド層８をさらにエッチングし、所望のレーザ特性が得られるような所定リッジ幅のリッジストライプ形状に仕上げる。この場合、ＨＦによるエッチング処理は、ＧａＡｓからなるエッチングストップ層７で阻止されるため、第２ｐ型ＧａＡｌＡｓクラッド層８の厚さ方向のエッチング時間よりも、リッジ幅を所定幅にするために、所定のリッジ幅になるようにエッチング時間を管理する。リッジ幅はＨＦによるエッチング時間に依存する。ここまでが第２エッチング工程である。
【００５５】
さらに、図１（ｅ）に示すように、リッジ部（リッジストライプ構造）が形成された図１（ｄ）の積層構造上にｎ型ＧａＡｓ電流ブロック層１１を積層してリッジ部（リッジストライプ構造）を内部に埋め込む。
【００５６】
続いて、図１（ｆ）に示すように、リッジ部上に積層されたｎ型ＧａＡｓ電流ブロック層１１を、例えばアンモニアと過酸化水素水および純水の混合液などのエッチング液によってエッチングする。このとき、エッチングレートの面方位依存性があるため、リッジ部（リッジストライプ構造）の根元など段差がある部分では、図１（ｆ）に矢印部で示すようなえぐれ（凹み）が生じることが多い。
【００５７】
これらの図１（ａ）〜図１（ｆ）までの工程は、従来のＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の製造方法と同様であって、ｎ型ＧａＡｓ基板１上に、バッファ層２、第１のｎ型ＧａＡｌＡｓクラッド層３、第２のｎ型ＧａＡｌＡｓクラッド層４、活性層５、第１のｐ型ＧａＡｌＡｓクラッド層６、ＧａＡｓエッチングストップ層７、第２のｐ型ＧａＡｌＡｓクラッド層８およびｐ型ＧａＡｓキャップ層９を形成し、ｐ型ＧａＡｓキャップ層９および第２のｐ型ＧａＡｌＡｓクラッド層８をエッチングしてリッジ形状（リッジストライプ構造）を形成した後、ｎ型ＧａＡｓ電流ブロック層１１によりリッジ部（リッジストライプ構造）を埋め込むことにより図１（ｆ）に示す積層構造を形成する。
【００５８】
次に、図１（ｇ）に示すように、Ｍｏバリアメタル層１３Ａの下地層としてＡｕＺｎ金属電極層１２をスパッタリング法により形成し、さらに、その上にＭｏバリアメタル層１３をスパッタリング法により形成する。このとき、ＡｕＺｎ金属電極層１２（ＡｕＺｎ金属層）は従来と同様にスパッタリング時の入力パワー（ＲＦパワー）１０００Ｗ（ワット）で積層し、Ｍｏバリアメタル層１３Ａ（バリアメタル層１３ＡとしてのＭｏ層）は、スパッタリング時の入力パワー（ＲＦパワー）２０００Ｗ（ワット）で積層する。この場合、バリアメタル層１３Ａの層厚は、０．５μｍ以上２μｍ以下とする。なお、金・亜鉛合金層であるＡｕＺｎ金属電極層１２に代えて金・ベリリウム合金層であるＡｕＢｅ金属電極層であってもよい。
【００５９】
このようにして得られたバリアメタル層１３Ａの断面を観察すると、従来技術による図７の場合とは異なり、図２に示すように、結晶構造が緻密な繊維状組織構造となり、その粒径は約５０ｎｍ以下で揃っていることが分かった。この粒径の範囲は少なくとも１０ｎｍ以上５０ｎｍ以下の範囲内である。
【００６０】
その上に、従来技術と同様にして導電層としてのＡｕメッキ電極層１４（Ａｕ層）を電解メッキ法により積層してｎ側電極を形成した後、レーザウェハをレーザバーに分割して保護膜を成膜し、レーザバーをチップに分割してＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子２０Ａ（レーザチップ）を完成させる。
【００６１】
このようにして得られたレーザチップ２０Ａにおいて、ｎ型ＧａＡｓ電流ブロック層１１に生じた段差によるえぐれ（凹み）上のバリアメタル層１３Ａに膜厚が薄くなっている部分１５が発生しているが、膜厚が薄くなっている部分１５において、メッキ液がバリアメタル層１３Ａを物理的に通り抜けたり、エッチングして化合物半導体層に浸入して、発振不良や電気特性不良などの素子特性不良が生じ易くなっている。このような条件において、パルス電流での発振実験を行った結果、全チップ数に対して発振不良は約８パーセントであり、従来技術では発振不良が約２０パーセントであったのに比べて、大幅に発振不良率を低減することができた。
【００６２】
なお、本実施形態１では、バリアメタル層１３ＡとしてＭｏ層を形成した場合について説明したが、これに限らず、バリアメタル層１３ＡとしてＭｏ層の他に、Ｔｉ層、Ｐｔ層およびＷ層のいずれかを形成した場合についても同様の効果を奏する。
【００６３】
下記表１に、バリアメタル層１３ＡとしてＭｏ層、Ｔｉ層、Ｐｔ層およびＷ層のいずれかを形成した場合について、バリアメタル層１３Ａの金属粒径（ｎｍ）とその発振不良率（パーセント）を示している。
【００６４】
【表１】
2008016563.tif 000003
上記表１に示すように、バリアメタル層１３ＡとしてＭｏ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１０６ｎｍであり、発振不良率が２０．３パーセントであった。これに対して、スパッタリング時の入力パワーを２０００Ｗとした本実施形態１では、金属粒径が４３ｎｍであり、発振不良率が８．２パーセントであった。
【００６５】
バリアメタル層１３ＡとしてＴｉ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１１０ｎｍであり、発振不良率が１９．８パーセントであった。これに対して、スパッタリング時の入力パワーを２０００Ｗとした場合には、金属粒径が４５ｎｍであり、この発振不良率が８．１パーセントであった。
【００６６】
さらに、バリアメタル層１３ＡとしてＰｔ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１０８ｎｍであり、発振不良率が１９．６パーセントであった。これに対して、スパッタリング時の入力パワーを２０００Ｗとした場合には、金属粒径が４２ｎｍであり、この発振不良率が７．９パーセントであった。
【００６７】
さらに、バリアメタル層１３ＡとしてＷ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１１２ｎｍであり、発振不良率が１９．４パーセントであった。これに対して、スパッタリング時の入力パワーを２０００Ｗとした場合には、金属粒径が４６ｎｍであり、この発振不良率が７．８パーセントであった。
【００６８】
このように、バリアメタル層１３ＡとしてＭｏ、Ｔｉ、ＰｔおよびＷを用いた場合、いずれも、金属粒径が５０ｎｍ以下であり、発振不良率を従来技術よりも大幅に低減することができた。また、発振不良が生じたチップの断面観察を行った結果、メッキ液の侵入による化合物半導体層のエッチングは確認されなかった。
（実施形態２）
上記実施形態１では、スパッタリング時の入力パワーを２０００Ｗとしてバリアメタル層１３Ａを形成下場合について説明したが、本実施形態２では、バリアメタル層１３Ｂのスパッタリング時の入力パワーを５０００Ｗで積層する場合について説明する。
【００６９】
本実施形態２を図１（ｇ）を用いて説明すると、ＡｕＺｎ電極層１２までの積層構造は、上記実施形態１の場合と同様に行い（図１（ａ）〜図１（ｇ））、ＡｕＺｎ金属電極層１２上にＭｏバリアメタル層１３Ｂをスパッタリング法により形成する。このとき、ＡｕＺｎ金属電極層１２は従来と同様にスパッタリング時の入力パワー（ＲＦパワー）１０００Ｗで積層し、Ｍｏバリアメタル層１３Ｂ（バリアメタル層１３ＢとしてのＭｏ層）は、スパッタリング時の入力パワー（ＲＦパワー）５０００Ｗで積層する。
【００７０】
このようにして、スパッタリング時の入力パワー５０００Ｗで積層して得られたバリアメタル層１３Ｂの断面を観察すると、従来技術による図７の場合とは異なり、図３に示すように、図２の上記実施形態１の場合よりも更に緻密な繊維状組織構造であり、その粒径は約４０ｎｍで揃っていることが分かった。この粒径の範囲は少なくとも１０ｎｍ以上４０ｎｍ以下の範囲内である。
【００７１】
その上に、従来技術と同様にして導電層としてＡｕメッキ電極層１４（Ａｕ層）を電解メッキ法により積層してｎ側電極を形成した後、レーザウェハをレーザバーに分割して保護膜を成膜し、レーザバーをチップに分割してＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子２０Ｂ（レーザチップ）を完成させる。
【００７２】
このようにして得られたレーザチップ２０Ｂに対して、パルス電流での発振実験を行った結果、全チップ数に対して発振不良は約７パーセントであり、従来技術では発振不良が約２０パーセントであったのに比べて、大幅に発振不良率を低減することができた。
【００７３】
上記表１に示すように、バリアメタル層としてＭｏ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１０６ｎｍであり、発振不良率が２０．３パーセントであった。これに対して、スパッタリング時の入力パワーを５０００Ｗとした本実施形態２では、金属粒径が３４ｎｍであり、発振不良率が７．８パーセントであった。
【００７４】
なお、本実施形態２では、バリアメタル層１３ＢとしてＭｏ層を形成した場合について説明したが、これに限らず、バリアメタル層１３ＢとしてＭｏ層の他に、Ｔｉ層、Ｐｔ層およびＷ層のいずれかを形成した場合についても同様の効果を奏する。
【００７５】
バリアメタル層としてＴｉ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１１０ｎｍであり、発振不良率が１９．８パーセントであった。これに対して、スパッタリング時の入力パワーを５０００Ｗとした場合には、金属粒径が３８ｎｍであり、発振不良率が７．９パーセントであった。
【００７６】
また、バリアメタル層としてＰｔ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１０８ｎｍであり、発振不良率が１９．６パーセントであった。これに対して、スパッタリング時の入力パワーを５０００Ｗとした場合には、金属粒径が３８ｎｍであり、発振不良率が７．３％であった。
【００７７】
さらに、バリアメタル層としてＷ層を形成した場合、スパッタリング時の入力パワーを１０００Ｗとした従来技術では、金属粒径が１１２ｎｍであり、発振不良率が１９．４％であった。これに対して、スパッタリング時の入力パワーを５０００Ｗとした場合には、金属粒径が３３ｎｍであり、発振不良率が７．２％であった。
【００７８】
このように、バリアメタル層１３ＢとしてＭｏ、Ｔｉ、ＰｔおよびＷのいずれかを用いた場合、何れも、金属粒径が４０ｎｍ以下であり、発振不良率を従来技術よりも大幅に低減することができた。また、発振不良が生じたチップの断面観察を行った結果、メッキ液の侵入による化合物半導体層のエッチングは確認されなかった。
【００７９】
図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｄ）は、Ｍｏ層、Ｔｉ層、Ｐｔ層およびＷ層の何れかからなるバリアメタル層１３をスパッタリングする際に、入力パワーを１０００Ｗ、２０００Ｗ、３０００Ｗ、４０００Ｗおよび５０００Ｗに変化させて、バリアメタル層１３の金属粒径（ｎｍ）および発振不良率（パーセント）を測定した結果を示すグラフである。
【００８０】
図４において、縦軸はバリアメタル層の金属粒径（ｎｍ）、横軸はスパッタリング時の入力パワー（Ｗ）を示している。また、図５において、縦軸は半導体レーザ素子の発振不良率（パーセント）、横軸はスパッタリング時の入力パワー（Ｗ）を示している。
【００８１】
図４および図５に示すように、スパッタリングによりバリアメタル層としてＭｏ層、Ｔｉ層、Ｐｔ層およびＷ層のいずれかを形成する際に、何れも、スパッタリング時の入力パワーが２０００Ｗ以上５０００Ｗ以下に設定することによって、スパッタリング時の入力パワーを１０００Ｗとした従来技術の場合に比べて、バリアメタル層１３の膜質を、従来技術のような多孔質ではなく、上記実施形態１，２のバリアメタル層１３Ａ，１３Ｂのように緻密な繊維状の多結晶膜とし、バリアメタル層１３Ａ，１３Ｂのように金属粒径を５０ｎｍ以下として金属粒径が半分以下に小さくすることができる。これによって、電解メッキ法により電極層や配線層を形成する化合物半導体素子において、メッキ液がバリアメタル層１３Ａ，１３Ｂを物理的に通り抜けたり、エッチングして化合物半導体層に浸入し、発振不良や電気特性不良などの素子特性不良を抑制して、発振不良率も大幅に低減することができる。
【００８２】
なお、上記実施形態１，２では、ＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子２０Ａ，２０Ｂの製造に本発明を適用した例について説明したが、メッキ法としての電解メッキ法により導電層としての電極層または／および配線層を形成する化合物半導体素子であれば、半導体レーザ素子に限らず、粒径が小さく、結晶構造が繊維状組織構造であるバリアメタル層１３（上記実施形態１，２ではバリアメタル層１３Ａまたは１３Ｂ）を形成して、メッキ液の通り抜けやバリアメタル層１３Ａまたは１３Ｂのエッチングによる電気的特性不良を防ぐことができる。特に、本発明はリッジストライプ構造のような段差を有するバリアメタル層に有効である。
【００８３】
また、上記実施形態１，２では、特に説明しなかったが、本発明の化合物半導体素子の製造方法は、バリアメタル層を、１５００Ｗ以上５０００Ｗ以下の入力パワー、より好ましくは、２０００Ｗ以上５０００Ｗ以下の入力パワーでスパッタリング法により形成するバリアメタル層形成工程を有していれば、メッキ液がバリアメタル層を物理的に通り抜けたり、エッチングして化合物半導体層に浸入して、発振不良や電気特性不良などの素子特性不良が生じることを抑制する本発明の目的を達成することができる。
【００８４】
本発明の化合物半導体素子の製造方法については、化合物半導体からなる積層構造上にバリアメタル層１３Ａまたは１３Ｂの下地層としてＡｕＺｎ金属層１４（またはＡｕＢｅ金属層）を形成する金属層形成工程と、このバリアメタル層１３Ａまたは１３Ｂを、１５００Ｗ以上５０００Ｗ以下の入力パワーでスパッタリング法により形成するバリアメタル層形成工程と、このバリアメタル層１３Ａまたは１３Ｂ上に、メッキ法により導電層（Ａｕメッキ層１４）を形成する導電層形成工程とを有している。これを半導体レーザ素子に適用すると、レーザ発振を行うための電流通路となるリッジストライプ構造の側面が埋め込み半導体層（ｎ−ＧａＡｓ電流ブロック層１１）によって埋め込まれ、リッジストライプ構造および埋め込み半導体層（ｎ−ＧａＡｓ電流ブロック層１１）上にわたってバリアメタル層１３Ａまたは１３Ｂを介して導電層（Ａｕメッキ層１４）が設けられた半導体レーザ素子２０Ａまたは２０Ｂを構成することができる。具体的に説明すると、半導体基板（ｎ−ＧａＡｓ基板１）上に活性層５を下部クラッド層（第１ｎ−ＧａＡｌＡｓクラッド層３および第２ｎ−ＧａＡｌＡｓクラッド層４）および上部クラッド層（第１ｐ−ＧａＡｌＡｓクラッド層６）で挟んだ発光部が設けられ、上部クラッド層（第１ｐ−ＧａＡｌＡｓクラッド層６）上にリッジ形状の上部クラッド層（第２ｐ−ＧａＡｌＡｓクラッド層８）が設けられ、リッジ形状の上部クラッド層（第２ｐ−ＧａＡｌＡｓクラッド層８）の側面が埋め込み半導体層（ｎ−ＧａＡｓ電流ブロック層１１）によって埋め込まれ、リッジ形状の上部クラッド層（第２ｐ−ＧａＡｌＡｓクラッド層８）および埋め込み半導体層（ｎ−ＧａＡｓ電流ブロック層１１）の積層構造上にわたってバリアメタル層１３Ａまたは１３Ｂを介して導電層（Ａｕメッキ層１４）が設けられてリッジストライプ構造の半導体レーザ素子２０Ａまたは２０Ｂを構成することができる。
【００８５】
さらに、上記実施形態１，２では、本発明の化合物半導体素子の製造方法において、バリアメタル層１３Ａまたは１３Ｂは、高融点金属材料として、Ｍｏ、Ｔｉ、ＰｔおよびＷの材料のうちから選択された少なくとも１種類以上の材料からなっていることについて説明したが、ＺｒおよびＨｆの材料をさらに含んで、バリアメタル層１３Ａまたは１３Ｂは、高融点金属材料として、Ｍｏ、Ｔｉ、Ｐｔ、Ｗ、ＺｒおよびＨｆのうちから選択された少なくとも１種類以上の材料からなっていてもよい。
【００８６】
以上のように、本発明の好ましい実施形態１，２を用いて本発明を例示してきたが、本発明は、この実施形態１，２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１，２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８７】
本発明は、ＣＤ−Ｒ／ＲＷおよびＤＶＤ−Ｒ／ＲＷなどに使用される化合物半導体素子およびその製造方法、この化合物半導体素子の製造方法により製造された化合物半導体素子としての半導体レーザ素子の分野において、バリアメタル層をスパッタリングにより形成する際に、スパッタリング時の入力パワーを２０００Ｗ以上５０００Ｗ以下に設定することにより、バリアメタル層の膜質を緻密な繊維状構造にして、金属粒径を５０ｎｍ以下に小さくすることができる。これにより、その上に電極層または配線層を電解メッキ法により形成する際に、メッキ液のバリアメタル層への物理的侵入と、メッキ液によるバリアメタル層のエッチングを防いで、特性不良が少なく、信頼性に優れた化合物半導体素子を得ることができる。
【図面の簡単な説明】
【００８８】
【図１】（ａ）〜（ｇ）は、本発明の実施形態１に係るＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の各製造工程を説明するための要部縦断面図である。
【図２】本発明の実施形態１に係る化合物半導体素子の製造方法により形成されるバリアメタル層の要部縦断面模式図である。
【図３】本発明の実施形態２に係る化合物半導体素子の製造方法により形成されるバリアメタル層の要部縦断面模式図である。
【図４】（ａ）〜（ｄ）はそれぞれ、Ｍｏ層、Ｔｉ層、Ｐｔ層およびＷ層のいずれかからなるバリアメタル層をスパッタリングする際に、入力パワーを１０００Ｗ、２０００Ｗ、３０００Ｗ、４０００Ｗおよび５０００Ｗに変化させて、バリアメタル層の金属粒径（ｎｍ）を測定した結果を示すグラフである。
【図５】（ａ）〜（ｄ）はそれぞれ、Ｍｏ層、Ｔｉ層、Ｐｔ層およびＷ層のいずれかからなるバリアメタル層をスパッタリングする際に、入力パワーを１０００Ｗ、２０００Ｗ、３０００Ｗ、４０００Ｗおよび５０００Ｗに変化させて、発振不良率（パーセント）を測定した結果を示すグラフである。
【図６】（ａ）〜（ｇ）は、従来のＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子の各製造工程を説明するための要部縦断面図である。
【図７】従来の化合物半導体素子の製造方法により形成されるバリアメタル層の要部縦断面模式図である。
【符号の説明】
【００８９】
１  ｎ−ＧａＡｓ基板
２  ＧａＡｓバッファ層
３  第１ｎ−ＧａＡｌＡｓクラッド層
４  第２ｎ−ＧａＡｌＡｓクラッド層
５  活性層
６  第１ｐ−ＧａＡｌＡｓクラッド層
７  ＧａＡｓエッチングストップ層
８  第２ｐ−ＧａＡｌＡｓクラッド層
９  ｐ−ＧａＡｓキャップ層
１０  レジストマスク
１１  ｎ−ＧａＡｓ電流ブロック層
１２  ＡｕＺｎ電極層
１３Ａ、１３Ｂ  バリアメタル層
１４  Ａｕメッキ層
１５  バリアメタルが薄くなっている部分（凹み部）
２０Ａ、２０Ｂ  ＧａＡｓ／ＧａＡｌＡｓ系赤外レーザ素子（レーザチップ）
【図１】
2008016563.tif 000004
【図２】
2008016563.tif 000005
【図３】
2008016563.tif 000006
【図４】
2008016563.tif 000007
【図５】
2008016563.tif 000008
【図６】
2008016563.tif 000009
【図７】
2008016563.tif 000010