(57)【要約】      （修正有）【課題】オープン系の故障に起因した多重選択の不具合を簡易に検出し得るアドレスデコーダおよびその検査装置を提供する。【解決手段】アドレスデコーダ１０では、ＭＯＳトランジスタＮ11〜Ｎ14のそれぞれについてＭＯＳトランジスタＮ11〜Ｎ14のドレイン側またはソース側の少なくとも一方でアースＥとデコード出力端子Ｐｏとの間に抵抗Ｒ10〜Ｒ13を介在させ、またこのデコード出力端子Ｐｏを抵抗Ｒ21を介して電源電圧Ｖddに接続し、さらにデコード出力端子Ｐｏを非反転入力に接続するとともにＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときの抵抗Ｒ10〜Ｒ13による並列合成抵抗と抵抗Ｒ21とによる電源電圧Ｖddの分圧よりも高い電位がこの非反転入力に入力されたことを検出可能なコンパレータＣｐ10を備える。【選択図】図２
2008016080.tif 000002
【特許請求の範囲】
【請求項１】
ＲＯＭに内蔵されるアドレスデコーダにおいて、当該ＲＯＭのアドレス線に接続される入力端子からの信号レベルによってオンオフ制御可能な複数の半導体スイッチング素子で、それぞれの入出力が並列に接続されて基準電位と出力端子との間に介在するものを備えたアドレスデコーダであって、
前記基準電位と前記出力端子との間で前記複数の半導体スイッチング素子の入力側または出力側の少なくとも一方に介在する１０ｋΩ以上１００ｋΩ以下の複数の抵抗と、
前記出力端子を所定電位に接続する所定抵抗と、
前記出力端子を入力に接続するとともに前記複数の半導体スイッチング素子がすべてオン状態にあるときの前記複数の抵抗による並列合成抵抗と前記所定抵抗とによる前記所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器と、
を備えることを特徴とするアドレスデコーダ。
【請求項２】
前記基準電位と前記出力端子との間を短絡可能に外部から制御可能なスイッチング手段を備えることを特徴とする請求項１記載のアドレスデコーダ。
【請求項３】
前記複数の抵抗に代えて、前記複数の半導体スイッチング素子のそれぞれのオン抵抗で、１０ｋΩ以上１００ｋΩ以下の抵抗値であるものを前記複数の抵抗として用いることを特徴とする請求項１または２記載のアドレスデコーダ。
【請求項４】
ＲＯＭに内蔵されるアドレスデコーダで、当該ＲＯＭのアドレス線に接続される入力端子からの信号レベルによってオンオフ制御される複数の半導体スイッチング素子で、オン抵抗が１０ｋΩ以上１００ｋΩ以下の抵抗値であり、それぞれの入出力が並列に接続されて基準電位と出力端子との間に介在するものを備えたアドレスデコーダを、検査するアドレスデコーダの検査装置であって、
前記出力端子を所定電位に接続する所定抵抗と、
前記出力端子を入力に接続するとともに前記複数の半導体スイッチング素子がすべてオン状態にあるときの前記複数の抵抗による並列合成抵抗と前記所定抵抗とによる前記所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器と、
を備えることを特徴とするアドレスデコーダの検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭ（Read Only Memory；読出専用記憶装置）に内蔵されるアドレスデコーダおよびその検査装置に関するものである。
【背景技術】
【０００２】
ＲＯＭには、記憶されたデータを読み出す際にメモリセルのアドレス情報をデコードするアドレスデコーダが内蔵されているが、このアドレスデコーダの故障モードとして、例えば、異なるアドレスで同じメモリセルが選択されてしまう、いわゆる「多重選択」（「マルチ選択」と称されることもある）の不具合がある。この不具合は、アドレスデコーダを構成するトランジスタがオフ状態からオン状態に切り替わらなかったり、配線パターンが断線したりすると生じるオープン系の故障に起因するものである。
【０００３】
このような多重選択の有無は、一般に、メモリセルに記憶されたデータを単純に読み出すだけでは検出できないことから、アドレスとデータの組み合わせを考慮したテストパターンに基づいてメモリセルの値を読み出すことによって検出する方法が従来から採られていた。ところが、このような従来の検出方法では、ＲＯＭの記憶内容に応じて記憶されたデータの内容に対応したテストパターンを作成する必要があるため、テストパターンの作成および管理が容易ではないという問題が生じていた。
【０００４】
そこで、このような検出を容易にし得る先行技術として、例えば下記特許文献１〜３に開示される技術がある。特許文献１に開示される「デコーダ回路」や特許文献２に開示される「テスト回路」では、デコーダ線がゲート入力となるトランジスタを設け（特許文献１；ＮＣＨ−ＴＲ４０５〜４７５、特許文献２；Ｔ４〜Ｔ１１）、多重選択された場合にはこれらのトランジスタがオン状態となることに基づいてそのときにトランジスタに流れる電流変化を電流センスアンプ等（特許文献１；電流センスアンプ７００、特許文献２；センスアンプ３）で検出することによって、トランジスタ等の状態変化を検出可能にしている（特許文献１；第３頁〜第５頁、図１，２、特許文献２；段落００１０〜００１３、図１，３）。
【０００５】
また、特許文献３に開示される「半導体メモリ」では、複数のロウデコーダの選択／非選択を判別できるノードごとにそれぞれゲートが接続されたトランジスタを複数設け（特許文献３；Ｔｒ．２）、これらのトランジスタの出力をまとめる共通ノードの電位変化を検出することによって、ロウデコーダの良・不良を検出可能にしている（特許文献３；段落０１０４〜０１０６、０１１５〜０１１９）。これらの特許文献１〜３による開示技術では、いずれもメモリセルの値を読み出すことなく、デコーダ回路のオープン系の故障に起因する多重選択の不具合を検出可能にしている。
【特許文献１】特開昭６４−６９１２４号公報
【特許文献２】特開平６−２０１７９２号公報
【特許文献３】特開２００２−１３３８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これらの特許文献１〜３による先行技術によると、メモリセルの値を読み出す必要はないものの、多重選択が発生し得るようなアドレスの組み合わせを考慮してアドレスデコーダを検査する必要がある。そのため、このようなアドレスデータを作成する手間は相変わらず残ることから、その作成や管理が必要となり、オープン系の故障に起因した多重選択の不具合を簡易に検出することができないという問題がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、オープン系の故障に起因した多重選択の不具合を簡易に検出し得るアドレスデコーダおよびその検査装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、特許請求の範囲に記載の請求項１のアドレスデコーダでは、ＲＯＭに内蔵されるアドレスデコーダにおいて、当該ＲＯＭのアドレス線に接続される入力端子からの信号レベルによってオンオフ制御可能な複数の半導体スイッチング素子で、それぞれの入出力が並列に接続されて基準電位と出力端子との間に介在するものを備えたアドレスデコーダであって、前記基準電位と前記出力端子との間で前記複数の半導体スイッチング素子の入力側または出力側の少なくとも一方に介在する１０ｋΩ以上１００ｋΩ以下の複数の抵抗と、前記出力端子を所定電位に接続する所定抵抗と、前記出力端子を入力に接続するとともに前記複数の半導体スイッチング素子がすべてオン状態にあるときの前記複数の抵抗による並列合成抵抗と前記所定抵抗とによる前記所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器と、を備えることを技術的特徴とする。
【０００９】
特許請求の範囲に記載の請求項２のアドレスデコーダでは、請求項１記載のアドレスデコーダにおいて、前記基準電位と前記出力端子との間を短絡可能に外部から制御可能なスイッチング手段を備えることを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項３のアドレスデコーダでは、請求項１または２記載のアドレスデコーダにおいて、前記複数の抵抗に代えて、前記複数の半導体スイッチング素子のそれぞれのオン抵抗で、１０ｋΩ以上１００ｋΩ以下の抵抗値であるものを前記複数の抵抗として用いることを技術的特徴とする。「オン抵抗」とは、半導体スイッチング素子のオン状態における当該半導体スイッチング素子の入出力間の抵抗値のことをいう。
【００１１】
特許請求の範囲に記載の請求項４のアドレスデコーダの検出装置では、ＲＯＭに内蔵されるアドレスデコーダで、当該ＲＯＭのアドレス線に接続される入力端子からの信号レベルによってオンオフ制御される複数の半導体スイッチング素子で、オン抵抗が１０ｋΩ以上１００ｋΩ以下の抵抗値であり、それぞれの入出力が並列に接続されて基準電位と出力端子との間に介在するものを備えたアドレスデコーダを、検査するアドレスデコーダの検査装置であって、前記出力端子を所定電位に接続する所定抵抗と、前記出力端子を入力に接続するとともに前記複数の半導体スイッチング素子がすべてオン状態にあるときの前記複数の抵抗による並列合成抵抗と前記所定抵抗とによる前記所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器と、を備えることを技術的特徴とする。
【発明の効果】
【００１２】
請求項１の発明では、複数の半導体スイッチング素子のそれぞれについて半導体スイッチング素子の入力側または出力側の少なくとも一方で基準電位と出力端子との間に抵抗（１０ｋΩ以上１００ｋΩ以下）を介在させ、またこの出力端子を所定抵抗を介して所定電位に接続し、さらに出力端子を入力に接続するとともに複数の半導体スイッチング素子がすべてオン状態にあるときの複数の抵抗による並列合成抵抗と所定抵抗とによる所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器を備える。これにより、これらの複数の半導体スイッチング素子のすべてをオン制御可能な信号レベルの信号が入力端子から入力されているにもかかわらず、正常にオン状態に移行しないものがこれらの複数の半導体スイッチング素子に存在する場合には、その分、並列合成抵抗を構成する抵抗の数が減るので合成抵抗値が上がる。そのため、このような場合には、電圧検出器に、複数の半導体スイッチング素子がすべてオン状態にあるときの複数の抵抗による並列合成抵抗とこの所定抵抗とによる所定電位の分圧よりも高い電位が入力されることから、当該電圧検出器によって正常にオン状態に移行しない半導体スイッチング素子の存在を検出することが可能となる。したがって、多重選択が発生し得るようなアドレスの組み合わせを考慮したアドレスデータの作成や管理が不要となることから、オープン系の故障に起因した多重選択の不具合を簡易に検出することができる。
【００１３】
請求項２の発明では、基準電位と出力端子との間を短絡可能に外部から制御可能なスイッチング手段を備える。これにより、複数の半導体スイッチング素子の入力側または出力側の少なくとも一方に１０ｋΩ以上１００ｋΩ以下の抵抗が介在していても、このスイッチング手段により基準電位と出力端子との間を短絡させることができるので、出力端子の電位を基準電位側に迅速に放電させることが可能となる。
【００１４】
請求項３の発明では、複数の抵抗に代えて、複数の半導体スイッチング素子のそれぞれのオン抵抗で、１０ｋΩ以上１００ｋΩ以下の抵抗値であるものを複数の抵抗として用いる。これにより、基準電位と出力端子との間に複数の抵抗を設ける必要がなくなるので、部品点数を削減することが可能となり、その分、コストや故障率の低減、さらには小型軽量化が可能となる。
【００１５】
請求項４の発明では、オン抵抗が１０ｋΩ以上１００ｋΩ以下の抵抗値である複数の半導体スイッチング素子を備えたアドレスデコーダの出力端子に所定抵抗を介して所定電位を接続し、またこの出力端子を入力に接続するとともに複数の半導体スイッチング素子がすべてオン状態にあるときのオン抵抗による並列合成抵抗と所定抵抗とによる所定電位の分圧よりも高い電位がこの入力に入力されたことを検出可能な電圧検出器を備える。これにより、これらの複数の半導体スイッチング素子のすべてをオン制御可能な信号レベルの信号が入力端子から入力されているにもかかわらず、正常にオン状態に移行しないものがこれらの複数の半導体スイッチング素子に存在する場合には、その分、並列合成抵抗を構成するオン抵抗の数が減るので合成抵抗値が上がる。そのため、このような場合には、電圧検出器に、複数の半導体スイッチング素子がすべてオン状態にあるときの複数のオン抵抗による並列合成抵抗とこの所定抵抗とによる所定電位の分圧よりも高い電位が入力されることから、当該電圧検出器によって正常にオン状態に移行しない半導体スイッチング素子の存在を検出することが可能となる。したがって、このような高オン抵抗を有する半導体スイッチング素子で構成されるアドレスデコーダに対しては、多重選択が発生し得るようなアドレスの組み合わせを考慮したアドレスデータの作成や管理が不要となることから、オープン系の故障に起因した多重選択の不具合を簡易に検出することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明のアドレスデコーダおよびその検出装置の実施形態について図を参照して説明する。本発明のアドレスデコーダを、マスクＲＯＭに内蔵されるアドレスデコーダに適用した実施形態を図１〜図３に基づいて説明する。なお、図１には、本実施形態に係るアドレスデコーダ１０を内蔵したＲＯＭの一部を示すブロック図が示されており、また図２には、アドレスデコーダ１０の構成を示す回路図が示されている。さらに図３には、アドレスデコーダ１０の動作を示すタイミングチャートで、デコード動作を示すもの（図３(A) ）、テスト動作を示すもの（図３(B) ）がそれぞれ示されている。
【００１７】
図１に示すように、本実施形態に係るアドレスデコーダ１０は、マスクＲＯＭに入力されたアドレス情報（例えばマスクＲＯＭが８ｋビット構成の場合にはＡ０〜Ａ１２の１３ビットからなる）の下位４ビットをデコードするもので、主に、デコーダ回路１０ａ、付加回路１０ｂ、検出回路１０ｃから構成されている。
【００１８】
デコーダ回路１０ａは、アドレス入力端子Ｐa0，Ｐa1，Ｐa2，Ｐa3（以下「Ｐa0〜Ｐa3」という）に接続されるアドレスバスＡ０，Ａ１，Ａ２，Ａ３（以下「Ａ０〜Ａ３」という）から入力されたアドレス情報をデコードしてデコード出力端子Ｐｏに出力する機能を有するものである。例えば、メモリセルマトリックス５０のxxx0に出力Ｏut_0が接続されるアドレスデコーダ１０の場合には、アドレスバスＡ０〜Ａ３から入力されるアドレス情報の４ビットすべてが論理値Ｌレベル（以下、単に「Ｌレベル」という）のときにのみ論理値Ｈレベル（以下、単に「Ｈレベル」という）を出力し得るように構成されている。
【００１９】
また、メモリセルマトリックス５０のxxx1に出力Ｏut_1が接続されるアドレスデコーダ１０の場合には、アドレスバスＡ０〜Ａ３からのアドレス情報のうち最下位ビットがＨレベルで他の３ビットがすべてＬレベルの場合にのみＨレベルを出力し、同様にメモリセルマトリックス５０のxxxfに出力Ｏut_fが接続されるアドレスデコーダ１０の場合には、アドレスバスＡ０〜Ａ３からのアドレス情報の４ビットすべてがＨレベルの場合にのみＨレベルを出力し得るようにそれぞれ構成されている。なお、xxxfの「ｆ」は、１６進数の１５を意味し、本実施形態ではこのようなアドレスデコーダ１０がマスクＲＯＭのＸデコーダ（またはＹデコーダ）として１６セット接続されているものとする。
【００２０】
このようなデコーダ回路１０ａは、例えばＮＯＲ型のデコーダとして構成されており、具体的な回路例は図２に示すものが挙げられる。なおここでは、メモリセルマトリックス５０のxxx0に出力Ｏut_0が接続されるアドレスデコーダ１０の場合を例に説明する。
【００２１】
図２に示すように、デコーダ回路１０ａは、Ｐチャネル型のＭＯＳトランジスタＰ10，Ｐ11，Ｐ12，Ｐ13，Ｐ14（以下「Ｐ10〜Ｐ14」という）、Ｎチャネル型のＭＯＳトランジスタＮ10，Ｎ11，Ｎ12，Ｎ13，Ｎ14（以下「Ｎ10〜Ｎ14」という）、反転増幅器ＩＮＶ１および抵抗Ｒ10，Ｒ11，Ｒ12，Ｒ13（以下「Ｒ10〜Ｒ13」という）から構成されている。
【００２２】
ＭＯＳトランジスタＰ10〜Ｐ13は、ゲートに入力されるアドレス情報の信号レベルによってオンオフ制御可能な半導体スイッチング素子で（信号レベルＬでオン状態、信号レベルＨでオフ状態）、アドレス情報の最下位ビットに対応するＭＯＳトランジスタＰ10から上位ビット方向に順番に入出力が直列に接続されている。
【００２３】
即ち、ＭＯＳトランジスタＰ10のゲートはアドレス入力端子Ｐa0に、ＭＯＳトランジスタＰ11のゲートはアドレス入力端子Ｐa1に、ＭＯＳトランジスタＰ12のゲートはアドレス入力端子Ｐa2に、ＭＯＳトランジスタＰ13のゲートはアドレス入力端子Ｐa3に、それぞれ接続されており、またＭＯＳトランジスタＰ10のソースが電源電圧Ｖddに、このＭＯＳトランジスタＰ10のドレインがＭＯＳトランジスタＰ11のソースに、さらにこのＭＯＳトランジスタＰ11のドレインがＭＯＳトランジスタＰ12のソースに、さらにまたこのＭＯＳトランジスタＰ12のドレインがＭＯＳトランジスタＰ13のソースに、さらにまたこのＭＯＳトランジスタＰ13のドレインがＭＯＳトランジスタＰ14のソースに、そしてこのＭＯＳトランジスタＰ14のドレインがデコード出力端子Ｐｏに、それぞれ接続されている。
【００２４】
ＭＯＳトランジスタＰ14は、デコード出力端子ＰｏとＭＯＳトランジスタＰ13のドレインとの間を短絡可能に外部から制御可能な機能を有する半導体スイッチング素子で、本実施形態では、ゲートにシステムクロック入力端子Ｐｃから反転増幅器ＩＮＶ１を介して、またドレインにデコード出力端子Ｐｏが、ソースにＭＯＳトランジスタＰ13のドレインが、それぞれ接続されている。なお、反転増幅器ＩＮＶ１は、入力された信号レベルＬを信号レベルＨに、また入力された信号レベルＨを信号レベルＬに、それぞれ反転し得る反転回路で、インバータとも称される。
【００２５】
ＭＯＳトランジスタＮ11〜Ｎ14も、ゲートに入力されるアドレス情報の信号レベルによってオンオフ制御可能な半導体スイッチング素子ではあるが、ＭＯＳトランジスタＰ10〜Ｐ13とは逆に、信号レベルＨでオン状態、信号レベルＬでオフ状態に制御されるもので、アドレス情報の最下位ビットに対応するＭＯＳトランジスタＮ11も上位ビットに対応するＭＯＳトランジスタＮ14もいずれも入出力が並列に接続されている。なお、このＭＯＳトランジスタＮ11〜Ｎ14は、特許請求の範囲に記載の「複数の半導体スイッチング素子」に相当し得るものである。
【００２６】
即ち、ＭＯＳトランジスタＮ11のゲートはアドレス入力端子Ｐa0に、ＭＯＳトランジスタＮ12のゲートはアドレス入力端子Ｐa1に、ＭＯＳトランジスタＮ13のゲートはアドレス入力端子Ｐa2に、ＭＯＳトランジスタＮ14のゲートはアドレス入力端子Ｐa3に、それぞれ接続されており、またいずれのＭＯＳトランジスタＮ11〜Ｎ14もドレインがデコード出力端子Ｐｏにそれぞれ接続されている。そして、ＭＯＳトランジスタＮ11のソースは抵抗Ｒ10を介して、ＭＯＳトランジスタＮ12のソースは抵抗Ｒ11を介して、ＭＯＳトランジスタＮ13のソースは抵抗Ｒ12を介して、ＭＯＳトランジスタＮ14のソースは抵抗Ｒ13を介して、それぞれアースＥに接続されている。
【００２７】
抵抗Ｒ10〜Ｒ13は、前述したようにＭＯＳトランジスタＮ11〜Ｎ14のソースとアースＥとの間に介在するように接続されて付加回路１０ｂを構成するもので、これらは例えば１０ｋΩ以上１００ｋΩ以下で、ほぼ等しい抵抗値（例えば１０ｋΩ）に設定されている。この抵抗値は、通常のＭＯＳトランジスタのオン抵抗（数ｍΩ〜数Ω）に比べると１０４倍〜１０８倍に相当するため、この意味で高抵抗であるといえるものである。なお、本実施形態では、これらの抵抗Ｒ10〜Ｒ13を、ＭＯＳトランジスタＮ11〜Ｎ14のソースとアースＥとの間に介在するように接続したが、これに限られず、例えば、デコード出力端子とＰｏＭＯＳトランジスタＮ11〜Ｎ14のドレインとの間に介在するように接続しても良い。また、ＭＯＳトランジスタＮ11〜Ｎ14のドレイン側およびソース側の両側に介在するように接続しても良い。なお、この抵抗Ｒ10〜Ｒ13は、特許請求の範囲に記載の「複数の抵抗」に相当し得るものである。
【００２８】
ＭＯＳトランジスタＮ10は、デコード出力端子ＰｏとアースＥとの間を短絡可能に外部から制御可能な機能を有する半導体スイッチング素子で、本実施形態では、ゲートにシステムクロック入力端子Ｐｃが、またドレインにデコード出力端子Ｐｏが、ソースにアースＥが、それぞれ接続されている。なお、このＭＯＳトランジスタＮ10は、特許請求の範囲に記載の「スイッチング手段」に相当し得るものである。
【００２９】
このＭＯＳトランジスタＮ10は、前述した抵抗Ｒ10〜Ｒ13とともに付加回路１０ｂを構成するもので、クロックバスＣＬＫからシステムクロック入力端子Ｐｃを介して入力されるシステムクロックに同期してデコード出力端子ＰｏとアースＥとの間をオンオフ可能にしている。これにより、ＭＯＳトランジスタＮ11〜Ｎ14のソース側に抵抗Ｒ10〜Ｒ13が介在していても、このＭＯＳトランジスタＮ10によりアースＥとデコード出力端子Ｐｏとの間を短絡させることができるので、抵抗Ｒ10〜Ｒ13によって迅速な放電が妨げられるデコード出力端子Ｐｏの電位（電荷）をバイパスしてアースＥ側に迅速に放電させることが可能となる。したがって、このような放電を１システムクロック毎に行うことで、ＭＯＳトランジスタＮ11〜Ｎ14に直列に抵抗Ｒ10〜Ｒ13が介在しても、これらの抵抗Ｒ10〜Ｒ13によるＭＯＳトランジスタＮ11〜Ｎ14の動作速度の低下を防止することができる。
【００３０】
このようにデコーダ回路１０ａを構成することにより、デコード時のアドレスデコーダ１０は、図３(A) に示すタイミングチャートで動作する。図３(A) に示すように、例えば、アドレス入力端子Ｐa0〜Ｐa3を介してアドレスバスＡ０〜Ａ３から入力されるアドレス情報の４ビットすべてがＬレベルであり、システムクロック入力端子Ｐｃを介してクロックバスＣＬＫからＭＯＳトランジスタＮ10に入力されるクロックがＬレベルである場合には、ＭＯＳトランジスタＰ10〜Ｐ13がそれぞれオン状態になるとともに、ＭＯＳトランジスタＮ10〜Ｎ14がそれぞれオフ状態になる。そのため、この場合にはデコード出力端子ＰｏからＨレベルの出力Ｏut_0が出力される（図３(A) に示す灰色部分のタイミング）。
【００３１】
これに対し、アドレスバスＡ０〜Ａ３から入力されるアドレス情報の４ビットのうちの少なくとも１ビットがＨレベルであったり、またＭＯＳトランジスタＮ10に入力されるクロックがＨレベルである場合には、ＭＯＳトランジスタＮ11〜Ｎ14のいずれか、またはＭＯＳトランジスタＮ10がオン状態になるため、デコード出力端子Ｐｏの電位はアースＥ側に引っ張られる。そのため、この場合にはデコード出力端子ＰｏからＬレベルの出力Ｏut_0が出力される（図３(A) に示す灰色部分以外のタイミング）。これにより、デコーダ回路１０ａに入力されるアドレス情報が０ｈ（ｈは１６進表記を示す）の場合にのみ、デコード出力端子ＰｏからＨレベルの出力Ｏut_0が出力されることになるので、アドレス情報０ｈのアドレスデコードが可能となる。
【００３２】
デコーダ回路１０ａは、このように構成されてデコード動作を可能にする一方で、本実施形態に係るアドレスデコーダ１０は、検出回路１０ｃを備える。ここで図１および図２を参照して検出回路１０ｃの構成を説明する。なお、本実施形態では、検出回路１０ｃとデコード出力端子Ｐｏとの間を直接接続する構成を採っているが、例えば、この間にＣＭＯＳスイッチ等のスイッチング手段を設け、後述するテスト動作時に当該スイッチング手段をオン状態にし、それ以外のデコード動作時等には当該スイッチング手段をオフ状態にする制御入力を外部から入力可能に構成しても良い。
【００３３】
図１に示すように、検出回路１０ｃは、コンパレータＣｐ10、抵抗Ｒ21，Ｒ22，Ｒ23、サンプリング回路Ｓ10、スイッチＳＷ１から構成されている。なお、コンパレータＣｐ10、抵抗Ｒ22，Ｒ23は、特許請求の範囲に記載の「電圧検出器」に相当し得るもので、また抵抗Ｒ21は、特許請求の範囲に記載の「所定抵抗」に相当し得るものである。
【００３４】
コンパレータＣｐ10は、反転入力に入力された電圧と非反転入力に入力された電圧とを比較してその比較結果をＨレベルまたはＬレベルの出力信号Ｃout_0 により出力する機能を有するもので、検出回路１０ｃの主要機能を担うものである。本実施形態の場合、コンパレータＣｐ10の反転入力には、基準電圧Ｖref が接続されている一方で、非反転入力には、この基準電圧Ｖref と比較する入力電圧として前述のデコード出力端子Ｐｏの電位を入力可能にデコード出力端子Ｐｏが接続され、また電源電圧Ｖddとの間に抵抗Ｒ21が接続されている。そして、非反転入力よりも反転入力の方が大きい（高い）場合にＬレベルの出力信号Ｃout_0 を出力し、非反転入力よりも反転入力の方が小さい（低い）場合にＨレベルの出力信号Ｃout_0 を出力するコンパレータＣｐ10の出力には、サンプリング回路Ｓ10の入力が接続されている。
【００３５】
スイッチＳＷ１は、前述したデコーダ回路１０ａのデコード出力（デコード出力端子Ｐｏ）と検出回路１０ｃのコンパレータＣｐ10との導通を外部から入力される制御入力に従ってオンオフ制御し得るもので、例えばＣＭＯＳアナログスイッチが用いられる。本実施形態の場合、後述するように、アドレスデコーダ１０のテスト時に当該スイッチＳＷ１をオン状態にすることで、デコーダ回路１０ａのテストを可能にしている。
【００３６】
基準電圧Ｖref は、電源電圧ＶddとアースＥとの間に直列に接続された抵抗Ｒ22，Ｒ23による分圧として取り出したものを用いる。抵抗Ｒ22は、コンパレータＣｐ10の非反転入力と電源電圧Ｖddとの間に接続した抵抗Ｒ21の値とほぼ同じ値（例えば１０ｋΩ）に設定され、また抵抗Ｒ23は、例えば前述した抵抗Ｒ10〜Ｒ13がいずれもほぼ等しく１０ｋΩの場合には、その１／３．５に設定、つまり２．８６ｋΩ（≒１０ｋΩ／３．５）に設定されている。これにより、基準電圧Ｖref は、電源電圧Ｖdd×Ｒ23／（Ｒ22＋Ｒ23）によって求められることから、例えば電源電圧Ｖddが５Ｖの場合には、基準電圧Ｖref は、５Ｖ×２．８６ｋΩ／（１０ｋΩ＋２．８６ｋΩ）＝１．１Ｖに設定される。
【００３７】
ここで、抵抗Ｒ23の抵抗値を定めるにあたって、抵抗Ｒ10〜Ｒ13の抵抗値を３．５で割って得られる値（２．８６ｋΩ≒１０ｋΩ／３．５）に設定しているのは、後述するように、ＭＯＳトランジスタＮ11〜Ｎ14がすべて正常にオン状態に移行した場合に、デコード出力端子ＰｏとアースＥとの間において形成される並列合成抵抗（Ｒ10//Ｒ11//Ｒ12//Ｒ13）が１０ｋΩの抵抗４本で構成されていることに基づく（「//」は並列接続を意味する記号である、以下同じ。）。
【００３８】
即ち、ＭＯＳトランジスタＮ11〜Ｎ14のうち、オープン系の故障がなくすべて正常にオン状態に移行する場合には、デコード出力端子ＰｏとアースＥとの間において形成される並列合成抵抗は、Ｒ10//Ｒ11//Ｒ12//Ｒ13となり、前述したように、これらの抵抗はすべてほぼ同値であることから、並列合成抵抗の値は１本の抵抗値の１／４になる。これに対し、ＭＯＳトランジスタＮ11〜Ｎ14のうち、１つでもオープン系の故障が発生している場合には、デコード出力端子ＰｏとアースＥとの間において形成される並列合成抵抗は、抵抗Ｒ10〜Ｒ13のうちの１本以上が抜けた並列合成抵抗になるため、少なくとも並列合成抵抗の値は１本の抵抗値の１／３以下、つまり１／３．５よりも小さく（低く）なる。
【００３９】
そこで、抵抗Ｒ10〜Ｒ13の抵抗値を３．５で割って得られる値を抵抗Ｒ23の抵抗値に設定することで、当該抵抗Ｒ23の抵抗値が、同値の抵抗４本で並列合成抵抗を構成した場合の抵抗値よりも大きく（高く）、同値の抵抗３本で並列合成抵抗を構成した場合の抵抗値よりも小さく（低く）、なるようにしている。このため、本実施形態では、抵抗Ｒ10〜Ｒ13の抵抗値を３．５で割っているが、例えばデコーダ回路１０ａの回路構成が８ビット構成のアドレス情報をデコードするものに対応している場合には、このような並列合成抵抗を構成する抵抗は８本になるため、これらの抵抗値を７．５で割って得られる値が抵抗Ｒ23の抵抗値として設定される。つまり、デコーダ回路１０ａの回路構成がｎ（ｎは１以上の整数）ビット構成のアドレス情報をデコードするものに対応している場合には、並列合成抵抗を構成する抵抗１本分の抵抗値を（ｎ−０．５）で割って得られる値を抵抗Ｒ23の抵抗値に設定する。
【００４０】
したがって、本実施形態の場合、このような値に設定される抵抗Ｒ23と前述した抵抗Ｒ22とによる分圧を基準電圧Ｖref としてコンパレータＣｐ10の反転入力とすることによって、非反転入力に入力される電圧が４本の抵抗により構成されている並列合成抵抗と抵抗Ｒ21（＝Ｒ22）とによる分圧であるのか、また３本以下の抵抗により構成されている並列合成抵抗と抵抗Ｒ21（＝Ｒ22）とによる分圧であるのか、コンパレータＣｐ10の出力結果から判断できる。
【００４１】
サンプリング回路Ｓ10は、入力されたコンパレータＣｐ10の出力信号Ｃout_0 を所定のタイミングで保持してフラグ信号Ｆsgとして出力可能な機能を有するもので、例えばラッチ回路やサンプルホールド回路がこれに相当する。本実施形態では、サンプリングクロックＳckが入力されたタイミングで入力の出力信号Ｃout_0 を保持し出力可能なラッチ回路を適用する。このため、入力には前述したコンパレータＣｐ10の出力が接続されるとともに、クロック入力にサンプリングクロック入力端子Ｐｓが接続される。またフラグ信号Ｆsgの出力にはフラグ出力端子Ｐｆが接続される。これにより、サンプリングクロックＳckの立ち上がりタイミングにおいて入力されたコンパレータＣｐ10の出力信号Ｃout_0 をサンプリングしてフラグ信号Ｆsgとして出力することが可能となる。
【００４２】
このように検出回路１０ｃを構成することにより、テスト時のアドレスデコーダ１０は、図３(B) に示すタイミングチャートで動作する。具体的には、検出回路１０ｃのスイッチＳＷ１をオン状態にする制御入力を入力してから、以下説明するテスト動作を行う。
【００４３】
即ち、アドレスデコーダ１０のテスト時には、アドレスバスＡ０〜Ａ３から入力するアドレス情報の４ビットをすべてＨレベルに設定し、かつ、クロックバスＣＬＫから入力するシステムクロックをＬレベルに設定する。これにより、ＭＯＳトランジスタＮ11〜Ｎ14がすべて正常にオン状態に移行している場合には、デコード出力端子ＰｏとアースＥとの間で抵抗Ｒ10〜Ｒ13がすべて並列に接続される。このため、抵抗Ｒ10〜Ｒ13の並列合成抵抗と抵抗Ｒ21との分圧（＝Ｖdd×（Ｒ10//Ｒ11//Ｒ12//Ｒ13）／（Ｒ21＋Ｒ10//Ｒ11//Ｒ12//Ｒ13））がコンパレータＣｐ10の非反転入力に入力されることから、例えば電源電圧Ｖddが５Ｖの場合には、５Ｖ×２．５ｋΩ／（１０ｋΩ＋２．５ｋΩ）＝１．０ＶがコンパレータＣｐ10の非反転入力に入力される。したがって、反転入力に入力される基準電圧Ｖref の１．１Ｖと比較すると、非反転入力（１．０Ｖ）＜反転入力（Ｖref ＝１．１Ｖ）の関係にあるため、コンパレータＣｐ10からはＬレベルの出力信号Ｃout_0 が出力されるとともに、サンプリング回路Ｓ10によりサンプリングクロックＳckの立ち上がりタイミングでＬレベルの出力信号Ｃout_0 がサンプリングされると当該サンプリング回路Ｓ10からＬレベルのフラグ信号Ｆsgが出力される（図３(B) の紙面左側の正常時）。
【００４４】
これに対し、ＭＯＳトランジスタＮ11〜Ｎ14のうちの１つがオン状態に移行しない場合には、そのＭＯＳトランジスタがオフ状態を維持するため、デコード出力端子ＰｏとアースＥの間では並列合成抵抗が抵抗Ｒ10〜Ｒ13のうちの３本により構成されることになる。例えば、ＭＯＳトランジスタＮ12がそのオープン系の故障によりオン状態に移行しないときには、そのソースに接続された抵抗Ｒ11は他の抵抗Ｒ10等と並列抵抗を構成しないため、電源電圧ＶddとアースＥとの間における並列合成抵抗はＲ10//Ｒ12//Ｒ13となる。このため、抵抗Ｒ10，Ｒ12，Ｒ13の並列合成抵抗と抵抗Ｒ21との分圧（＝Ｖdd×（Ｒ10//Ｒ12//Ｒ13）／（Ｒ21＋Ｒ10//Ｒ12//Ｒ13））がコンパレータＣｐ10の非反転入力に入力され、電源電圧Ｖddが５Ｖの場合には、５Ｖ×３．３ｋΩ／（１０ｋΩ＋３．３ｋΩ）＝１．２ＶがコンパレータＣｐ10の非反転入力に入力される。したがって、反転入力に入力される基準電圧Ｖref の１．１Ｖと比較すると、非反転入力（１．２Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）の関係にあるため、コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力されるとともに、サンプリング回路Ｓ10によりサンプリングクロックＳckの立ち上がりタイミングでＨレベルの出力信号Ｃout_0 がサンプリングされると当該サンプリング回路Ｓ10からＨレベルのフラグ信号Ｆsgが出力される（図３(B) の紙面右側の故障時）。
【００４５】
また、ＭＯＳトランジスタＮ11〜Ｎ14のうちの２つがオン状態に移行しない場合には、デコード出力端子ＰｏとアースＥとの間における並列合成抵抗は、抵抗Ｒ10〜Ｒ13のうちの２本により構成されることから、例えば、ＭＯＳトランジスタＮ12，Ｎ14がそのオープン系の故障によりオン状態に移行しないときには、それらソースに接続された抵抗Ｒ11，Ｒ13は他の抵抗Ｒ10等と並列抵抗を構成しない。このため、抵抗Ｒ10，Ｒ12の並列合成抵抗と抵抗Ｒ21との分圧（＝Ｖdd×（Ｒ10//Ｒ12）／（Ｒ21＋Ｒ10//Ｒ12））がコンパレータＣｐ10の非反転入力に入力され、電源電圧Ｖddが５Ｖの場合には、５Ｖ×５ｋΩ／（１０ｋΩ＋５ｋΩ）＝１．７ＶがコンパレータＣｐ10の非反転入力に入力される。この場合も、非反転入力（１．７Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）の関係にあるため、コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力されるとともに、サンプリング回路Ｓ10によりサンプリングクロックＳckの立ち上がりタイミングでＨレベルの出力信号Ｃout_0 がサンプリングされると当該サンプリング回路Ｓ10からＨレベルのフラグ信号Ｆsgが出力される（図３(B) の紙面右側の故障時）。
【００４６】
なお、ＭＯＳトランジスタＮ11〜Ｎ14のうちの３つがオン状態に移行しない場合には、デコード出力端子ＰｏとアースＥとの間における抵抗は、もはや並列合成抵抗を構成しないため、オン状態に移行したＭＯＳトランジスタのソースに接続された抵抗のみとなる。この場合には、電源電圧ＶddとアースＥとの間において、抵抗Ｒ10〜Ｒ13のいずれか１本の抵抗と抵抗Ｒ21との分圧になることから、両抵抗がほぼ同値であれば電源電圧Ｖddの１／２が（＝Ｖdd／２）がコンパレータＣｐ10の非反転入力に入力される。つまり、電源電圧Ｖddが５Ｖの場合には、５Ｖ／２＝２．５ＶがコンパレータＣｐ10の非反転入力に入力される。この場合も、非反転入力（２．５Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）の関係にあるため、コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力されるとともに、サンプリング回路Ｓ10によりサンプリングクロックＳckの立ち上がりタイミングでＨレベルの出力信号Ｃout_0 がサンプリングされると当該サンプリング回路Ｓ10からＨレベルのフラグ信号Ｆsgが出力される（図３(B) の紙面右側の故障時）。
【００４７】
また、ＭＯＳトランジスタＮ11〜Ｎ14のいずれもオン状態に移行しない場合、つまりＭＯＳトランジスタＮ11〜Ｎ14のすべてにオープン系の故障がある場合には、デコード出力端子ＰｏとアースＥと間には抵抗は一切介在しないことになるので、デコード出力端子Ｐｏに接続されるコンパレータＣｐ10の非反転入力は、抵抗Ｒ21によって電源電圧Ｖdd側にプルアップされた状態を維持する。このため、このような場合には、コンパレータＣｐ10にほぼ電源電圧Ｖddの電位が入力されることから、例えば電源電圧Ｖddが５Ｖの場合には、非反転入力５Ｖが入力される。この場合も、非反転入力（５Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）の関係にあるため、コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力されるとともに、サンプリング回路Ｓ10によりサンプリングクロックＳckの立ち上がりタイミングでＨレベルの出力信号Ｃout_0 がサンプリングされると当該サンプリング回路Ｓ10からＨレベルのフラグ信号Ｆsgが出力される（図３(B) の紙面右側の故障時）。
【００４８】
このように本実施形態に係るアドレスデコーダ１０では、ＭＯＳトランジスタＮ11〜Ｎ14のいずれか１つ以上に配線を含めたオープン系の故障がある場合、検出回路１０ｃのコンパレータＣｐ10に入力される両電圧の関係が、非反転入力（１．２Ｖ〜５Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）になるので当該コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力される。このため、これをサンプリング回路Ｓ10によって所定のサンプリングクロックＳckのタイミングでサンプルすることで、デコーダ回路１０ａにオープン系の故障が生じていることを簡易に検出することができる。
【００４９】
なお、ＭＯＳトランジスタＮ11〜Ｎ14のソースに接続される抵抗Ｒ10〜Ｒ13の精度が高くない場合には、次のような構成とテスト方法を採ることによって上述と同様にデコーダ回路１０ａにオープン系の故障が生じていることを簡易に検出することができる。
【００５０】
例えば、ＭＯＳトランジスタＮ11〜Ｎ14のうちの、任意の２つのＭＯＳトランジスタを一組として検査可能に構成し、複数回に分けてテストする。この場合には、前述した抵抗Ｒ23の値を、抵抗Ｒ10〜Ｒ13の抵抗値を１．５で割って得られる値に設定することで、当該抵抗Ｒ23の抵抗値が、ほぼ同値の抵抗２本で並列合成抵抗を構成した場合の抵抗値よりも大きく（高く）、ほぼ同値の抵抗１本で並列合成抵抗を構成した場合の抵抗値よりも小さく（低く）、なるようにする。
【００５１】
これにより、アドレスデコーダ１０のテスト時には、まずアドレスバスＡ０〜Ａ３から入力するアドレス情報の４ビットのうちの、アドレスバスＡ０，Ａ１をＨレベル、Ａ２，Ａ３をＬレベルに設定し、かつ、クロックバスＣＬＫから入力するシステムクロックをＬレベルに設定する。この設定では、ＭＯＳトランジスタＮ11〜Ｎ14のうち、ＭＯＳトランジスタＮ11，Ｎ12が正常であればこれらがオン状態に移行し、残りのＭＯＳトランジスタＮ13，Ｎ14がオフ状態を維持するため、デコード出力端子ＰｏとアースＥとの間で抵抗Ｒ10，Ｒ11による並列合成抵抗が形成される。このため、抵抗Ｒ10，Ｒ11の並列合成抵抗と抵抗Ｒ21との分圧（＝Ｖdd×（Ｒ10//Ｒ11）／（Ｒ21＋Ｒ10//Ｒ11））がコンパレータＣｐ10の非反転入力に入力され、反転入力に入力される抵抗Ｒ22と抵抗Ｒ23との分圧（＝Ｖdd×Ｒ23／（Ｒ22＋Ｒ23））と比較されてその結果が出力信号Ｃout_0 としてコンパレータＣｐ10から出力される。
【００５２】
次に、アドレスバスＡ０〜Ａ３から入力するアドレス情報の４ビットのうちの、アドレスバスＡ０，Ａ１をＬレベル、Ａ２，Ａ３をＨレベルに設定し、かつ、クロックバスＣＬＫから入力するシステムクロックをＬレベルに設定する。この設定では、ＭＯＳトランジスタＮ11〜Ｎ14のうち、ＭＯＳトランジスタＮ13，Ｎ14が正常であればこれらがオン状態に移行し、残りのＭＯＳトランジスタＮ11，Ｎ12がオフ状態を維持するため、デコード出力端子ＰｏとアースＥとの間で抵抗Ｒ12，Ｒ13による並列合成抵抗が形成される。このため、抵抗Ｒ12，Ｒ13の並列合成抵抗と抵抗Ｒ21との分圧（＝Ｖdd×（Ｒ12//Ｒ13）／（Ｒ21＋Ｒ12//Ｒ13））がコンパレータＣｐ10の非反転入力に入力され、反転入力に入力される抵抗Ｒ22と抵抗Ｒ23との分圧（＝Ｖdd×Ｒ23／（Ｒ22＋Ｒ23））と比較されてその結果が出力信号Ｃout_0 としてコンパレータＣｐ10から出力される。
【００５３】
コンパレータＣｐ10から出力される出力信号Ｃout_0 は、正常であれば、Ｌレベルに、またオープン系の故障等があればＨレベルになるので、前述と同様に、サンプリング回路Ｓ10によりサンプリングされて出力されるフラグ信号Ｆsgの信号レベルからデコーダ回路１０ａにオープン系の故障が生じていることを簡易に検出することができる。
【００５４】
以上説明したように、本実施形態に係るアドレスデコーダ１０によると、ＭＯＳトランジスタＮ11〜Ｎ14のそれぞれについてＭＯＳトランジスタＮ11〜Ｎ14のドレイン側またはソース側の少なくとも一方でアースＥとデコード出力端子Ｐｏとの間に抵抗Ｒ10〜Ｒ13を介在させ、またこのデコード出力端子Ｐｏを抵抗Ｒ21を介して電源電圧Ｖddに接続し、さらにデコード出力端子Ｐｏを非反転入力に接続するとともにＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときの抵抗Ｒ10〜Ｒ13による並列合成抵抗と抵抗Ｒ21とによる電源電圧Ｖddの分圧よりも高い電位がこの非反転入力に入力されたことを検出可能なコンパレータＣｐ10を備える。
【００５５】
これにより、これらのＭＯＳトランジスタＮ11〜Ｎ14のすべてをオン制御可能なＨレベルの信号がアドレス入力端子Ｐa0〜Ｐa3から入力されているにもかかわらず、正常にオン状態に移行しないものがこれらのＭＯＳトランジスタＮ11〜Ｎ14に存在する場合には、その分、並列合成抵抗を構成する抵抗Ｒ10〜Ｒ13の数が減るので合成抵抗値が上がる。そのため、このような場合には、コンパレータＣｐ10に、ＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときの抵抗Ｒ10〜Ｒ13による並列合成抵抗とこの抵抗Ｒ21とによる所電源電圧Ｖddの分圧よりも高い電位が入力されることから、当該コンパレータＣｐ10によって正常にオン状態に移行しないＭＯＳトランジスタの存在を検出することが可能となる。したがって、多重選択が発生し得るようなアドレスの組み合わせを考慮したアドレスデータの作成や管理が不要となることから、オープン系の故障に起因した多重選択の不具合を簡易に検出することができる。
【００５６】
また、本実施形態に係るアドレスデコーダ１０では、アースＥとデコード出力端子Ｐｏとの間を短絡可能に外部から制御可能なＭＯＳトランジスタＮ10を備える。これにより、ＭＯＳトランジスタＮ11〜Ｎ14のドレイン側またはソース側の少なくとも一方に、１０ｋΩの抵抗Ｒ10〜Ｒ13が介在していても、このＭＯＳトランジスタＮ10によりアースＥとデコード出力端子Ｐｏとの間を短絡させることができるので、デコード出力端子Ｐｏの電位をアースＥ側に迅速に放電させることが可能となる。したがって、このような放電を１システムクロック毎に行うことで、ＭＯＳトランジスタＮ11〜Ｎ14に直列に抵抗Ｒ10〜Ｒ13が介在しても、これらの抵抗Ｒ10〜Ｒ13によるＭＯＳトランジスタＮ11〜Ｎ14の動作速度の低下を防止することができる。
【００５７】
なお、上述した本実施形態では、ＭＯＳトランジスタＮ11〜Ｎ14に直列に抵抗Ｒ10〜Ｒ13を接続する構成を採ったが、例えば、このような抵抗Ｒ10〜Ｒ13に代えてＭＯＳトランジスタが有するオン抵抗ＲＯＮ10，ＲＯＮ11，ＲＯＮ12，ＲＯＮ13（以下「ＲＯＮ10〜ＲＯＮ13」という）を用いても良い。即ち、オン抵抗ＲＯＮ10〜ＲＯＮ13として、１０ｋΩ以上１００ｋΩ以下の抵抗値を持つＭＯＳトランジスタをＭＯＳトランジスタＮ11〜Ｎ14に適用することによって、アースＥとデコード出力端子Ｐｏとの間に抵抗Ｒ10〜Ｒ13を設ける必要がなくなる。これにより、部品点数を削減することが可能となり、その分、コストや故障率の低減、さらには小型軽量化が可能となる。
【００５８】
次に、本発明のアドレスデコーダの検査装置を、マスクＲＯＭに内蔵した他の実施形態を図２および図４に基づいて説明する。この他の実施形態に係る検出装置２０は、前述した実施形態に係るアドレスデコーダ１０の検出回路１０ｃを中心に構成するものである。このため、前述した実施形態に係るアドレスデコーダ１０と実質的に同一の構成部分には同一符号を付すものとし、それらの説明を省略する。なお、図４には、当該他の実施形態に係るアドレスデコーダの検査装置２０を内蔵したＲＯＭの一部を示すブロック図が示されている。
【００５９】
図４に示すように、検出装置２０は、検出回路１０ｃと選択回路１０ｄにより構成されており、各アドレスデコーダ１０’のデコード出力端子Ｐｏに接続されて、これらのデコード出力端子Ｐｏから出力される出力Ｏut_0（Ｏut_1…Ｏut_f）を入力可能にしている。
検出回路１０ｃは、図１に示す検出回路１０ｃと実質的に同一に構成されており、選択回路１０ｄの出力をコンパレータＣｐ10の非反転入力に入力可能に構成している。
【００６０】
選択回路１０ｄは、各アドレスデコーダ１０’から入力された出力Ｏut_0（Ｏut_1…Ｏut_f）を、外部から入力される選択信号Ｓelに従って選択して出力する機能を有する信号セレクタで、本実施形態の場合、入力ポートとして１６ポート、出力ポートとして１ポート備えている。この選択回路１０ｄは、例えば、複数のＣＭＯＳスイッチで構成される。
【００６１】
なお、アドレスデコーダ１０’は、図１に示すアドレスデコーダ１０から検出回路１０ｃを除いた構成で、抵抗Ｒ10〜Ｒ13をＭＯＳトランジスタＮ11〜Ｎ14のオン抵抗ＲＯＮ10〜ＲＯＮ13とし、またＭＯＳトランジスタＮ10を除いた構成からなるデコーダ回路１０ａ’を有する。つまり、通常のＮＯＲ型のデコーダのＭＯＳトランジスタを高オン抵抗（１０ｋΩ以上１００ｋΩ以下）のもので構成したものがデコーダ回路１０ａ’に相当する。
【００６２】
このように構成される検出装置２０を高オン抵抗ＲＯＮ10〜ＲＯＮ13のＭＯＳトランジスタを用いたアドレスデコーダ１０’に対して付加することで、アドレスデコーダ１０’のテスト時においては、テスト対象となるアドレスデコーダ１０’のデコード出力端子Ｐｏに接続された入力ポートを選択信号Ｓelによって選択する。そして、これにより選択されたアドレスデコーダ１０’に対し、前述した実施形態の場合と同様に、図３(B) に示すタイミングチャートで検出装置２０の検出回路１０ｃを動作させる。これにより、ＭＯＳトランジスタＮ11〜Ｎ14のいずれか１つ以上に配線を含めたオープン系の故障がある場合には、検出回路１０ｃのコンパレータＣｐ10に入力される両電圧の関係が、非反転入力（１．２Ｖ〜５Ｖ）＞反転入力（Ｖref ＝１．１Ｖ）になるので当該コンパレータＣｐ10からはＨレベルの出力信号Ｃout_0 が出力され、これをサンプリング回路Ｓ10によって所定のサンプリングクロックＳckのタイミングでサンプルすることで、アドレスデコーダ１０’にオープン系の故障が生じていることを簡易に検出することができる。
【００６３】
このように、当該他の実施形態に係る検出装置２０では、オン抵抗ＲＯＮ10〜ＲＯＮ13が１０ｋΩ以上１００ｋΩ以下の抵抗値であるＭＯＳトランジスタＮ11〜Ｎ14を備えたアドレスデコーダ１０’のデコード出力端子Ｐｏに、抵抗Ｒ21を介して電源電圧Ｖddを接続し、またこのデコード出力端子Ｐｏを非反転入力に接続するとともにＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときのオン抵抗ＲＯＮ10〜ＲＯＮ13による並列合成抵抗と抵抗Ｒ21とによる電源電圧Ｖddの分圧よりも高い電位がこの入力に入力されたことを検出可能なコンパレータＣｐ10を備える。
【００６４】
これにより、これらのＭＯＳトランジスタＮ11〜Ｎ14のすべてをオン制御可能なＨレベルの信号がアドレス入力端子Ｐa0〜Ｐa3から入力されているにもかかわらず、正常にオン状態に移行しないものがこれらのＭＯＳトランジスタＮ11〜Ｎ14に存在する場合には、その分、並列合成抵抗を構成するオン抵抗ＲＯＮ10〜ＲＯＮ13の数が減るので合成抵抗値が上がる。そのため、このような場合には、コンパレータＣｐ10に、ＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときの複数のオン抵抗ＲＯＮ10〜ＲＯＮ13による並列合成抵抗とこの抵抗Ｒ21とによる電源電圧Ｖddの分圧よりも高い電位が入力されることから、当該コンパレータＣｐ10によって正常にオン状態に移行しないＭＯＳトランジスタの存在を検出することが可能となる。したがって、このような高オン抵抗ＲＯＮ10〜ＲＯＮ13を有するＭＯＳトランジスタで構成されるアドレスデコーダ１０’に対しては、多重選択が発生し得るようなアドレスの組み合わせを考慮したアドレスデータの作成や管理が不要となることから、オープン系の故障に起因した多重選択の不具合を簡易に検出することができる。
【００６５】
なおここでは、検出装置２０により検査する対象として、図１に示すアドレスデコーダ１０から検出回路１０ｃやＭＯＳトランジスタＮ10を除いた構成を採っており、抵抗Ｒ10〜Ｒ13をＭＯＳトランジスタＮ11〜Ｎ14の高オン抵抗ＲＯＮ10〜ＲＯＮ13として構成されたデコーダ回路１０ａ’を有するアドレスデコーダ１０’を例示して説明したが、これに限れることはなく、図１に示すアドレスデコーダ１０から検出回路１０ｃのみを除いた構成を採るデコーダ回路を有するアドレスデコーダ１０を、当該他の実施形態に係る検出装置２０により検査する対象にすることができる。この場合には、上述した「オン抵抗ＲＯＮ10〜ＲＯＮ13」を「抵抗Ｒ10〜Ｒ13」に読み替えることによって同様に説明することができる。
【００６６】
なお、以上説明した各実施形態では、マスクＲＯＭの場合を例に説明したが、本発明のアドレスデコーダやその検査装置は、複数の半導体スイッチング素子の入出力が並列に接続されて基準電位と出力端子との間に介在する構成を採るデコーダであれば、ＥＰＲＯＭ等のデータの読み出しを主な使用形態とする各種半導体記憶装置にも適用でき、上述と同様の作用・効果を得ることができる。
【００６７】
また、以上説明した各実施形態では、アドレスデータとして、ＮＯＲ型のデコーダを構成して説明したが、ＮＡＮＤ側のデコードについても「入力端子からの信号レベルによってオンオフ制御可能な複数の半導体スイッチング素子で、それぞれの入出力が並列に接続されて基準電位と出力端子との間に介在するものを備えたアドレスデコーダ」であれば、上述と同様に構成することにより同様の作用・効果を得ることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係るアドレスデコーダを内蔵したＲＯＭの一部を示すブロック図である。
【図２】本実施形態に係るアドレスデコーダの構成を示す回路図である。
【図３】本実施形態に係るアドレスデコーダの動作を示すタイミングチャートで、図３(A) はデコード動作を示すもの、図３(B) はテスト動作を示すものである。
【図４】本発明の他の実施形態に係るアドレスデコーダの検査装置を内蔵したＲＯＭの一部を示すブロック図である。
【符号の説明】
【００６９】
１０、１０’…アドレスデコーダ
１０ａ…デコーダ回路
１０ｂ…付加回路
１０ｃ…検出回路
１０ｄ…選択回路
２０…検出装置
５０…メモリセルマトリックス
Ａ０、Ａ１、Ａ２、Ａ３…アドレスバス（アドレス線）
ＣＬＫ…クロックバス
Ｃｐ10…コンパレータ（電圧検出器）
Ｅ…アース（基準電位）
Ｆsg…フラグ信号
ＩＮＶ１…反転増幅器
Ｎ10…ＭＯＳトランジスタ（スイッチング手段）
Ｎ11、Ｎ12、Ｎ13、Ｎ14…ＭＯＳトランジスタ（複数の半導体スイッチング素子）
Ｐ10、Ｐ11、Ｐ12、Ｐ13、Ｐ14…ＭＯＳトランジスタ
Ｐa0、Ｐa1、Ｐa2、Ｐa3…アドレス入力端子（入力端子）
Ｐｃ…システムクロック入力端子
Ｐｆ…フラグ出力端子
Ｐｏ…デコード出力端子（出力端子）
Ｐｓ…サンプリングクロック入力端子
Ｒ10、Ｒ11、Ｒ12、Ｒ13…抵抗Ｒ（複数の抵抗）
Ｒ21…抵抗（所定抵抗）
Ｒ22、Ｒ23…抵抗（電圧検出器）
ＲＯＮ10、ＲＯＮ11、ＲＯＮ12、ＲＯＮ13…オン抵抗
Ｓ10…サンプリング回路
Ｓck…サンプリングクロック
Ｓel…選択信号
ＳＷ１…スイッチ
Ｖdd…電源電圧（所定電位）
【図１】
2008016080.tif 000003
【図２】
2008016080.tif 000004
【図３】
2008016080.tif 000005
【図４】
2008016080.tif 000006