(57)【要約】【課題】ＭＩＭ構造の容量素子の容量膜や下部電極のダメージを軽減することができる構造の半導体装置を提供する。【解決手段】上部電極３３０と容量膜３２０との共通の端面Ｆから外側に下部電極３１０が突出している。その端面Ｆから外側の部分の上面に、容量膜３２０とは材料が相違する保護膜３４０が積層されている。端面Ｆから所定距離だけ内側の位置まで保護膜３４０が容量膜３２０と下部電極３１０との間に形成されている。従って、保護膜３４０により容量膜３２０の端面Ｆの近傍に段差が発生しており、上部電極３３０と容量膜３２０がエッチングされるときのダメージの進行が段差で抑制されている。さらに、下部電極３１０にダメージが発生することも保護膜３４０により防止されている。【選択図】図１
2008016490.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と容量膜と上部電極とが積層されているＭＩＭ(Metal Insulative Metal)構造の容量素子を有する半導体装置であって、
前記上部電極と前記容量膜とが共通の端面を有し、
前記上部電極と前記容量膜との前記端面から外側に突出した形状に前記下部電極が形成されており、
前記端面から外側に位置する部分の前記下部電極の上面に前記容量膜とは材料が相違する保護膜が積層されており、
前記端面から所定距離だけ内側の位置まで前記保護膜が前記容量膜と前記下部電極との間に形成されている半導体装置。
【請求項２】
複数のメモリセルが配列されており、
前記容量素子の前記下部電極と複数の前記メモリセルに接続されている電源電極とが兼用されており、
前記容量素子が前記メモリセルに接続されている請求項１に記載の半導体装置。
【請求項３】
複数の前記メモリセルが行列形状に配列されており、
所定個数の前記メモリセルと重複する所定領域に前記容量膜と前記上部電極とが一様に形成されており、
前記上部電極と前記容量膜とに内側面が前記端面となる開口孔が形成されており、
前記開口孔を通過する形状に前記下部電極が形成されている請求項２に記載の半導体装置。
【請求項４】
下部電極と容量膜と上部電極とが積層されているＭＩＭ構造の容量素子を有する半導体装置であって、
複数のメモリセルが配列されている領域からなるセル部と、
所定個数の前記メモリセルごとに形成されていて前記下部電極が接続されている電源電極と、
前記容量素子より上方に位置して複数の前記電源電極が接続されている上層配線と、
前記セル部と隣接して複数の前記電源電極が前記上層配線に接続されている位置を含む領域からなる吊り部と、を有し、
前記容量素子が所定個数の前記メモリセルごとに形成されていて前記セル部と前記吊り部との境界に位置しており、
前記セル部と前記吊り部との境界の位置で前記下部電極と前記容量膜との間に保護膜を有することを特徴とする半導体装置。
【請求項５】
前記保護膜と前記容量膜との材料が相違している請求項４に記載の半導体装置。
【請求項６】
前記保護膜が前記容量膜より厚膜である請求項１ないし５の何れか一項に記載の半導体装置。
【請求項７】
前記メモリセルがＳＲＡＭ(Static Random Access Memory)セルからなる請求項１ないし６の何れか一項に記載の半導体装置。
【請求項８】
前記保護膜が前記上部電極と前記容量膜とのエッチングを停止させる材料で形成されている請求項１ないし７の何れか一項に記載の半導体装置。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
前記上部電極と前記容量膜との前記端面から外側に突出することになる形状に前記下部電極を形成し、
前記下部電極の上面に保護材料を成膜し、
前記保護材料を前記上部電極と前記容量膜との前記端面から所定距離だけ内側まで位置することになる形状にエッチングして前記保護膜を形成し、
前記下部電極と前記保護膜との上面に容量材料と電極材料とを順番に成膜し、
前記保護膜で停止される手法で前記容量材料と前記電極材料とをエッチングして前記上部電極と前記容量膜とを形成する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ構造の容量素子を有する半導体装置に関し、特に、複数のメモリセルが配列されているＳＲＡＭなどの半導体装置に関する。
【背景技術】
【０００２】
半導体装置であるＣＭＯＳ(Complementary Metal Oxide Semiconductor)型のＳＲＡＭは、複数のメモリセルが配列された構造からなる。そのメモリセル１００は、図５に示すように、二個のｐＭＯＳ−ＦＥＴ(Field Effect Transistor)１０１，１０２と四個のｎＭＯＳ−ＦＥＴ１０３〜１０６とで形成されている。
【０００３】
このうちｎＭＯＳ−ＦＥＴ１０５，１０６は、センスアンプ等の周辺回路から特定のビットセルにアクセスするスイッチングトランジスタである。ｎＭＯＳ−ＦＥＴ１０３，１０４とｐＭＯＳ−ＦＥＴ１０１，１０２により、実際に情報を記録する部分が形成されている。
【０００４】
ここでｎＭＯＳ−ＦＥＴとｐＭＯＳ−ＦＥＴのゲートともう１組のｎＭＯＳ−ＦＥＴとｐＭＯＳ−ＦＥＴのドレインを接続する部分は、ノードまたはノード配線と呼称されている。また、回路図では互いに交差しているように見えるため、クロスカップルとも呼称されている。
【０００５】
図６のように、ＳＲＡＭのメモリセル１００に放射線が当たると、電子−正孔対（ｅ−ｈ対）が発生する。電子はｎ層に正孔はｐ層に移動するため、逆バイアスされていたＰＮ接合が一時的に短絡された状態となり、ノード電極から空乏層内へ電荷が流れ込む。その結果、記憶ノードの電荷が失われ、メモリセル１００が保持していた情報が反転してしまう。これはソフトエラーと呼称されている。
【０００６】
これを回避するため、図７に示すメモリセル１１０のように、放射線で発生する電荷より大きな容量素子１１１，１１２をノード部に付加しておき、放射線で発生した電子-正孔対でデータが破壊されないようにしたものがある(例えば、特許文献１参照)。
【０００７】
特許文献１に記載のＳＲＡＭ１２０では、図８および図９に示すように、ノード配線に使う金属配線が容量素子１２１の下部電極１２２と兼用されている。つまり、ノード配線からなる下部電極１２２の表面に容量膜１２３と上部電極１２４とが積層されることで、ＭＩＭ構造の容量素子１２１が形成されている。この容量素子１２１がメモリセルのノード部に付加されている。
【０００８】
ここで、上述のような構造の容量素子１２１の製造方法を図１０を参照して以下に簡単に説明する。まず、図１０(ａ)に示すように、上部電極１２４と容量膜１２３との端面から外側に突出することになる形状に、タングステンなどで下部電極１２２を形成する。
【０００９】
つぎに、図１０(ｂ)に示すように、下部電極１２２の上面に、Ｔa2Ｏ5 などの容量絶縁膜で容量材料１２３ａを成膜する。図１０(ｃ)に示すように、この容量材料１２３ａの上面に、窒化チタンなどで電極材料１２４ａを成膜する。つぎに、図１０(ｄ)に示すように、容量材料１２３ａと電極材料１２４ａとをエッチングし、上部電極１２４と容量膜１２３とを形成する。
【００１０】
また、ＭＩＭ構造の容量素子としては、上部電極と容量膜との間、および、容量膜と下部電極との間に、シリコンおよび酸素を含む絶縁層でバリア層を形成したものがある(例えば、特許文献２参照)。
【００１１】
この場合、容量付加に加え、誘電体と電極間との界面で生ずる容量膜の酸素欠損の防止対策も行っている(リーク電流増大、容量素子温度依存性および電界依存性を懸念している)。
【００１２】
また、ＭＩＭ構造の容量素子としては、上部電極と容量膜とが共通の端面を有し、その端面から所定距離だけ内側の位置まで、層間膜が容量膜と下部電極との間に形成されている構造がある(例えば、特許文献３〜５参照)。
【特許文献１】特開２００５−１８３４２０号公報
【特許文献２】特開２００４−２６６０１０号公報
【特許文献３】特開２００５−０１９８３１号公報
【特許文献４】特開平０２−３１０９５８号公報
【特許文献５】特開平０２−１４４９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
近年のＳＲＡＭではセルサイズが小さいことが要求されるため、電源電極の一方であるＶＣＣ配線、電源電極の他方であるＧＮＤ配線、ノード電極が接近して配置されている。
【００１４】
ＳＲＡＭでは、例えば、装置上層にＶＣＣ配線とＧＮＤ配線とがメッシュ構造などに形成されている。そこで、前述のようにＳＲＡＭの電源電極と容量素子の下部電極とが兼用されている場合、その下部電極を上方のＶＣＣ配線やＧＮＤ配線に接続する必要がある。
【００１５】
そこで、上部電極に開口孔を形成し、その開口孔に位置させた垂直電極で容量素子の下部電極と上部の電源配線とが接続されている。この場合、開口孔を通過する形状に下部電極が形成される。
【００１６】
このような構造の容量素子を製造するときは、図１０に基づいて前述したように、下部電極１２２の上面に順番に成膜した容量材料１２３ａと電極材料１２４ａとをエッチングする。しかし、このように開口孔を上部電極と容量膜とにエッチングで形成するとき、容量膜にダメージが発生する。
【００１７】
一方、上述の構造では、開口孔の内側面である上部電極の端面と下部電極とが交差するため、そこに電界集中が発生する。そして、このように電界集中が発生する容量膜にダメージがあると、容量素子に耐圧低下やリーク電流が発生することがある。
【００１８】
さらに、上述のように上部電極と容量膜とに開口孔をエッチングで形成すると、その開口孔に位置する下部電極にもダメージが発生して特性が劣化することがある。なお、特許文献３等の容量素子でも、上部電極および容量膜の端面より外側まで下部電極が形成されている。このため、上部電極や容量膜をエッチングするときに、下部電極にダメージが発生する可能性がある。
【００１９】
特許文献４には、スタックド構造の容量素子が開示されている。その容量素子では、上部電極と容量膜の端部直下に絶縁膜が存在している。しかし、単純に絶縁膜の開口部で容量膜と下部電極とを接触させているに過ぎない。
【００２０】
さらに、上部電極が二層となっている。また、容量膜と下部電極との間に自然酸化珪素膜も備える。このため、特許文献４の容量素子は、下部電極−容量膜−自然酸化珪素膜−下部電極の四層構造が必須となっている。従って、容量膜と下部電極との間に自然酸化珪素膜が存在するため、容量素子の容量が低下することになる。
【課題を解決するための手段】
【００２１】
本発明の第一の半導体装置は、下部電極と容量膜と上部電極とが積層されているＭＩＭ構造の容量素子を有する半導体装置であって、上部電極と容量膜とが共通の端面を有し、上部電極と容量膜との端面から外側に突出した形状に下部電極が形成されており、端面から外側に位置する部分の下部電極の上面に容量膜とは材料が相違する保護膜が積層されており、端面から所定距離だけ内側の位置まで保護膜が容量膜と下部電極との間に形成されている。
【００２２】
本発明の第二の半導体装置は、下部電極と容量膜と上部電極とが積層されているＭＩＭ構造の容量素子を有する半導体装置であって、複数のメモリセルが配列されている領域からなるセル部と、所定個数のメモリセルごとに形成されていて下部電極が接続されている電源電極と、容量素子より上方に位置して複数の電源電極が接続されている上層配線と、セル部と隣接して複数の電源電極が上層配線に接続されている位置を含む領域からなる吊り部と、を有し、容量素子が所定個数のメモリセルごとに形成されていてセル部と吊り部との境界に位置しており、セル部と吊り部との境界の位置で下部電極と容量膜との間に保護膜を有する。
【００２３】
本発明の製造方法は、本発明の半導体装置の製造方法であって、上部電極と容量膜との端面から外側に突出することになる形状に下部電極を形成し、下部電極の上面に保護材料を成膜し、保護材料を上部電極と容量膜との端面から所定距離だけ内側まで位置することになる形状にエッチングして保護膜を形成し、下部電極と保護膜との上面に容量材料と電極材料とを順番に成膜し、保護膜で停止される手法で容量材料と電極材料とをエッチングして上部電極と容量膜とを形成する。
【００２４】
従って、本発明の半導体装置、および、本発明の方法により製造された半導体装置では、保護膜により容量膜の端面近傍に段差が発生している。このため、上部電極と容量膜とがエッチングされるときに端面に発生したダメージの進行が段差の部分で抑制される。さらに、上部電極と容量膜とがエッチングされるときに、下部電極にダメージが発生することが保護膜により防止されている。
【発明の効果】
【００２５】
本発明の半導体装置では、上部電極と容量膜とがエッチングされるときに端面に発生したダメージの進行を保護膜による段差の部分で抑制することができる。このため、上部電極の開口孔の内側面と下部電極との交差部分に電界集中が発生しても、容量素子に耐圧低下やリーク電流が発生することを防止できる。さらに、上部電極と容量膜とがエッチングされるときに、下部電極にダメージが発生して特性が劣化することも、保護膜により防止することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の一形態を図１ないし図４を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【００２７】
本実施の形態の半導体装置であるＳＲＡＭ２００は、図１に示すように、下部電極３１０と容量膜３２０と上部電極３３０とが積層されているＭＩＭ構造の容量素子３００を有する。
【００２８】
そして、上部電極３３０と容量膜３２０とが共通の端面Ｆを有する。上部電極３３０と容量膜３２０との端面Ｆから外側に突出した形状に下部電極３１０が形成されている。端面Ｆから外側に位置する部分の下部電極３１０の上面に容量膜３２０とは材料が相違する保護膜３４０が積層されている。
【００２９】
また、本実施の形態のＳＲＡＭ２００は、図２等に示すように、複数のメモリセル２１０が配列されている領域からなるセル部と、所定個数のメモリセル２１０ごとに形成されていて下部電極３１０が接続されている電源電極と、容量素子３００より上方に位置して複数の電源電極が接続されている上層配線と、セル部と隣接して複数の電源電極が上層配線に接続されている位置を含む領域からなる吊り部と、を有する。
【００３０】
そして、容量素子３００が所定個数のメモリセル２１０ごとに形成されていてセル部と吊り部との境界に位置しており、セル部と吊り部との境界の位置で下部電極３１０と容量膜３２０との間に保護膜３４０を有する。
【００３１】
より具体的には、本実施の形態のＳＲＡＭ２００では、端面Ｆから所定距離だけ内側の位置まで、保護膜３４０が容量膜３２０と下部電極３１０との間に形成されている。このため、容量膜３２０および上部電極３３０は、保護膜３４０のためにクランク状に段差が発生した断面形状に形成されている。
【００３２】
なお、保護膜３４０は、容量膜３２０より厚膜であるが、例えば、１００(nm)以下の膜厚に形成されている。このため、容量膜３２０の端面Ｆの下縁部は、容量膜３２０の端面Ｆから離間した内部の上面より上方に位置している。
【００３３】
本実施の形態のＳＲＡＭ２００は、図２および図３に示すように、複数のメモリセル２１０が配列されている。容量素子３００の下部電極３１０と、複数のメモリセル２１０に接続されている電源電極とは兼用されている。そして、メモリセル２１０のソフトエラーを防止できるように、容量素子３００がメモリセル２１０のクロスカップルに接続されている。
【００３４】
なお、複数のメモリセル２１０は、行列形状に配列されている。容量膜３２０と上部電極３３０とは、所定個数のメモリセル２１０と重複する所定領域に一様に形成されている。
【００３５】
このような上部電極３３０と容量膜３２０とに、内側面が前記端面Ｆとなる開口孔Ｈが形成されている。この開口孔Ｈを通過する形状に下部電極３１０が形成されている。図３に示すように、ＳＲＡＭ２００の上層には、ＶＣＣ配線とＧＮＤ配線からなる電源配線２３０がメッシュ構造などに形成されている。
【００３６】
そして、この電源配線２３０と下部電極３１０とが、上部電極３３０と容量膜３２０との開口孔Ｈを貫通した垂直電極２４０により接続されている。当然ながら、この垂直電極２４０は保護膜３４０も貫通している。
【００３７】
また、保護膜３４０は、上部電極３３０と容量膜３２０とのエッチングを停止させる材料で形成されている。より具体的には、本実施の形態のＳＲＡＭ２００では、下部電極３１０がタングステンなどで形成されている。容量膜３２０は、Ｔa2Ｏ5 などの容量絶縁膜で形成されている。上部電極３３０は、窒化チタンなどで形成されている。保護膜３４０は、ＳiＯ2やＳiＮなどの絶縁膜で形成されている。
【００３８】
ここで、本実施の形態のＳＲＡＭ２００の容量素子３００の製造方法を、図４を参照して以下に簡単に説明する。
【００３９】
まず、図４(ａ)に示すように、上部電極３３０と容量膜３２０との端面Ｆから外側に突出することになる形状に、タングステンなどで下部電極３１０を形成する。つぎに、図４(ｂ)に示すように、この下部電極３１０の上面に、ＳiＯ2やＳiＮなどの保護材料３４０ａをＣＶＤ(Chemical Vapor Deposition)法などで成膜する。
【００４０】
つぎに、図４(ｃ)に示すように、この保護材料３４０ａを、上部電極３３０と容量膜３２０との端面Ｆから所定距離だけ内側まで位置することになる形状にエッチングし、保護膜３４０を形成する。
【００４１】
つぎに、図４(ｄ)に示すように、下部電極３１０と保護膜３４０との上面に、Ｔa2Ｏ5 などの容量材料３２０ａをＣＶＤ法などで成膜する。つぎに、図４(ｅ)に示すように、この容量材料３２０ａの上面に、窒化チタンなどの電極材料３３０ａをＣＶＤ法やスパッタリング法などで成膜する。
【００４２】
そして、図４(ｆ)に示すように、容量材料３２０ａと電極材料３３０ａとをエッチングして上部電極３３０と容量膜３２０とを形成する。このとき、保護膜３４０がエッチングストッパとなるので、エッチングは下部電極３１０に影響しない。
【００４３】
本実施の形態のＳＲＡＭ２００では、容量素子３００の下部電極３１０と複数のメモリセル２１０に接続されている電源電極とが兼用されている。このため、容量素子３００のために専用の下部電極３１０を形成する必要がなく、ＳＲＡＭ２００の集積度が高い。
【００４４】
そして、その容量素子３００がメモリセル２１０のクロスカップルに接続されている。このため、メモリセル２１０のソフトエラーを有効に防止することができる。
【００４５】
また、所定個数のメモリセル２１０と重複する所定領域に容量膜３２０と上部電極３３０とが一様に形成されているが、上部電極３３０と容量膜３２０とに内側面が前記端面Ｆとなる開口孔Ｈが形成されている。
【００４６】
そして、開口孔Ｈを通過する形状に下部電極３１０が形成されている。このため、上層に位置する電源配線２３０と下部電極３１０とを、開口孔Ｈを貫通した垂直電極２４０により接続することができる。
【００４７】
本実施の形態のＳＲＡＭ２００では、上部電極３３０と容量膜３２０とがエッチングされるときに端面Ｆに発生したダメージの進行が保護膜３４０による段差の部分で抑制されている。
【００４８】
このため、上部電極３３０の開口孔Ｈの内側面と下部電極３１０との交差部分に電界集中が発生しても、容量素子３００に耐圧低下やリーク電流が発生することを防止できる。
【００４９】
特に、保護膜３４０が容量膜３２０より厚膜である。このため、容量膜３２０の端面Ｆの下縁部は、容量膜３２０の端面Ｆから離間した内部の上面より上方に位置している。従って、端面Ｆに発生したエッチングのダメージが、容量膜３２０の内部まで進行することが、保護膜３４０による段差の部分で良好に抑制されている。
【００５０】
しかも、前述した特許文献４の半導体装置のように、容量素子３００の全体を四層構造とする必要がない。そこで、保護膜３４０は、容量膜３２０と下部電極３１０との間で端面Ｆの近傍しか形成されていない。このため、保護膜３４０による容量素子３００の容量低下も抑制されている。
【００５１】
さらに、上部電極３３０と容量膜３２０とがエッチングされるときに、下部電極３１０にダメージが発生して特性が劣化することも、保護膜３４０により防止することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態の半導体装置であるＳＲＡＭの容量素子の構造を示す模式的な縦断正面図である。
【図２】ＳＲＡＭの平面図である。
【図３】図２のＡＡ断面を示す縦断正面図である。
【図４】容量素子の製造方法を示す模式的な縦断正面図である。
【図５】一従来例のＳＲＡＭのメモリセルの構造を示す回路図である。
【図６】メモリセルにソフトエラーが発生する原理を示す模式図である。
【図７】他の従来例のメモリセルの構造を示す回路図である。
【図８】さらに他の従来例のＳＲＡＭの構造を示す縦断正面図である。
【図９】ＳＲＡＭの容量素子の構造を示す縦断正面図である。
【図１０】ＳＲＡＭの製造方法を示す模式的な縦断正面図である。
【符号の説明】
【００５３】
１００    メモリセル
１１０    メモリセル
１１１，１１２    容量素子
１２１    容量素子
１２２    下部電極
１２３    容量膜
１２３ａ    容量材料
１２４    上部電極
１２４ａ    電極材料
２００    ＳＲＡＭ
２１０    メモリセル
２３０    電源配線
２４０    垂直電極
３００    容量素子
３１０    下部電極
３２０    容量膜
３２０ａ    容量材料
３３０    上部電極
３３０ａ    電極材料
３４０    保護膜
３４０ａ    保護材料
Ｆ    端面
Ｈ    開口孔
【図１】
2008016490.tif 000003
【図２】
2008016490.tif 000004
【図３】
2008016490.tif 000005
【図４】
2008016490.tif 000006
【図５】
2008016490.tif 000007
【図６】
2008016490.tif 000008
【図７】
2008016490.tif 000009
【図８】
2008016490.tif 000010
【図９】
2008016490.tif 000011
【図１０】
2008016490.tif 000012