(57)【要約】【課題】金属シリサイドゲート電極を有する電子デバイスにおいてリーク電流の増加を抑制する。【解決手段】シリコン基板１上にゲート絶縁膜４を介して金属シリサイドからなるゲート電極１０５及び１０６が形成されている。金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層１５がゲート電極１０５及び１０６の下側にゲート絶縁膜４と接するように形成されている。【選択図】図１
2008016654.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され且つ金属シリサイドからなるゲート電極とを備えた電子デバイスであって、
前記金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層が前記ゲート電極の下側に前記ゲート絶縁膜と接するように形成されていることを特徴とする電子デバイス。
【請求項２】
請求項１に記載の電子デバイスにおいて、
前記導電性拡散防止層の厚さは０．５ｎｍ以上で且つ２０ｎｍ以下であることを特徴とする電子デバイス。
【請求項３】
請求項１に記載の電子デバイスにおいて、
前記ゲート電極は、組成比の異なる前記金属シリサイドからなるＮチャネルトランジスタ及びＰチャネルトランジスタのゲート電極であることを特徴とする電子デバイス。
【請求項４】
請求項３に記載の電子デバイスにおいて、
前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのゲート電極のそれぞれの下側において前記導電性拡散防止層の厚さが同じであることを特徴とする電子デバイス。
【請求項５】
請求項１に記載の電子デバイスにおいて、
前記導電性拡散防止層は金属窒化物又は金属酸化物からなることを特徴とする電子デバイス。
【請求項６】
請求項１に記載の電子デバイスにおいて、
前記ゲート絶縁膜はＳｉＯＮ膜であることを特徴とする電子デバイス。
【請求項７】
請求項１〜６のいずれか１項に記載の電子デバイスの製造方法であって、
前記基板上に前記ゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜上に前記導電性拡散防止層及びシリコン含有膜を順次形成する第２の工程と、
前記導電性拡散防止層及び前記シリコン含有膜をゲート電極形状にパターニングする第３の工程と、
パターニングされた前記シリコン含有膜の上に少なくとも第１の金属を含む膜を形成する第４の工程と、
パターニングされた前記シリコン含有膜と前記少なくとも第１の金属を含む膜とに対して熱処理を行うことにより、前記金属シリサイドからなる前記ゲート電極を形成する第５の工程とを備えていることを特徴とする電子デバイスの製造方法。
【請求項８】
請求項７に記載の電子デバイスの製造方法において、
前記ゲート電極は、Ｎチャネルトランジスタ及びＰチャネルトランジスタのゲート電極であり、
前記第５の工程は、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのそれぞれについて、パターニングされた前記シリコン含有膜と前記少なくとも第１の金属を含む膜との膜厚比が異なる状態で実施され、それにより、前記Ｎチャネルトランジスタのゲート電極及び前記Ｐチャネルトランジスタのゲート電極のそれぞれを構成する前記金属シリサイドの組成比を変えることを特徴とする電子デバイスの製造方法。
【請求項９】
請求項８に記載の電子デバイスの製造方法において、
前記第４の工程において、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのそれぞれについて、前記少なくとも第１の金属を含む膜を異なる膜厚で形成することを特徴とする電子デバイスの製造方法。
【請求項１０】
請求項８に記載の電子デバイスの製造方法において、
前記第４の工程よりも前に、前記シリコン含有膜に対してエッチバックを行う工程をさらに備え、当該工程において前記Ｎチャネルトランジスタと前記Ｐチャネルトランジスタとの間で前記シリコン含有膜のエッチバック量を変えることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関し、特に、金属シリサイドゲート電極を有する電子デバイス及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＳｉＯ２  からなるゲート絶縁膜を用いたＭＯＳ（金属−酸化物−半導体）構造の電界効果型トランジスタ（ＭＯＳＦＥＴ）が用いられている。この技術分野では、駆動電流向上に関し、微細化に伴ってトンネル現象による薄膜化限界を迎えることを考慮して、ＳｉＯ２  に代えて高誘電率材料をゲート絶縁膜に用いることによって駆動電流を大幅に増加させると共に物理膜厚を厚くしてリーク電流を低減する開発が進められている。
【０００３】
さらに、一般に用いられているポリシリコン電極には抵抗率が高いという問題がある上に、ゲート絶縁膜種の改良に伴い、ゲート電極におけるゲート絶縁膜との界面近傍でのゲート空乏化の低減、又は閾値電圧の低減等が新たな課題となってきていることから、従来のポリシリコン電極をより抵抗率が低い金属シリサイド電極に置き換えたＦｕｌｌｙ−Ｓｉｌｉｃｉｄｅｄ（ＦＵＳＩ）電極（電極材料の全てが金属シリサイドからなる電極）をゲート電極として用いる技術が検討されている。さらに、ＣＭＯＳＦＥＴ（complementary ＭＯＳＦＥＴ）においては、ＮチャネルトランジスタとＰチャネルトランジスタとに異なる組成の金属シリサイドを用いることにより、ゲート電極とゲート絶縁膜との間の仕事関数差を最適化し、それによって閾値電圧を低減する技術が検討されてきている（例えば特許文献１参照）。
【特許文献１】特開２００４−１５８５９３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記ＦＵＳＩ電極を用いた場合、ゲート空乏化や閾値電圧を低減して駆動電流の向上が図れるものの、リーク電流が増加してしまうという新たな問題が生じる。
【０００５】
前記に鑑み、本発明は、金属シリサイドゲート電極を有する電子デバイスにおいてリーク電流の増加を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、本願発明者らは、ＦＵＳＩ電極を用いたＭＯＳＦＥＴ等においてリーク電流が増加してしまう原因を検討した結果、熱反応を用いたＦＵＳＩ電極の形成時において、プロセスや構造の違いによっては、金属シリサイドの構成材料である金属元素がゲート電極の下側つまり基板方向に拡散し、その結果、ゲート絶縁膜の絶縁性が劣化してリーク電流の増加が無視しがたい程度の頻度で起こる可能性があることを見出した。また、高誘電率材料と比べて低誘電率のＳｉＯＮ膜等をゲート絶縁膜として用いた場合、物理膜厚を厚くすることができないので、上記金属拡散に起因するゲート絶縁膜の絶縁性劣化、ひいてはリーク電流の増加の危険性がより高くなることを見出した。
【０００７】
そこで、本願発明者らは、金属シリサイド形成用のシリコン含有膜及び金属含有膜の堆積前に、ゲート絶縁膜直上に、金属シリサイド形成時における金属の拡散を防止する導電性拡散防止層を予め形成しておき、それによってゲート電極シリサイド化時におけるゲート電極下側への金属の拡散に起因するリーク電流増加を抑制するという発明を想到した。
【０００８】
具体的には、本発明に係る電子デバイスは、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され且つ金属シリサイドからなるゲート電極とを備えた電子デバイスであって、前記金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層が前記ゲート電極の下側に前記ゲート絶縁膜と接するように形成されている。
【０００９】
本発明の電子デバイスによると、金属シリサイドゲート電極とゲート絶縁膜との間に導電性拡散防止層が介在するため、ゲート電極シリサイド化時におけるゲート電極下側への金属の拡散を抑制できるので、ゲート絶縁膜の絶縁性劣化つまりリーク電流の増加を抑制することができる。
【００１０】
また、本発明の電子デバイスにおいて、前記導電性拡散防止層の厚さは０．５ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。具体的には、導電性拡散防止層の厚さが０．５ｎｍ以上であると、上記効果を確実に得ることができる。また、導電性拡散防止層の厚さが２０ｎｍ以下であると、導電性拡散防止層が、金属シリサイド電極とゲート絶縁膜との間の仕事関数差に影響を及ぼすことを防止できる。
【００１１】
また、本発明の電子デバイスにおいて、前記ゲート電極は、組成比の異なる前記金属シリサイドからなるＮチャネルトランジスタ及びＰチャネルトランジスタのゲート電極であると、Ｎチャネルトランジスタ及びＰチャネルトランジスタのそれぞれにおいてゲート電極とゲート絶縁膜との間の仕事関数差を最適化でき、それによって閾値電圧を低減することができる。また、この場合、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのゲート電極のそれぞれの下側において前記導電性拡散防止層の厚さが同じであると、本発明のＣＭＯＳＦＥＴへの適用が容易になる。尚、ＣＭＯＳＦＥＴのフルシリサイドプロセスにおいては他のプロセスと比べて熱処理回数等が多くなるため、金属シリサイドの構成材料である金属元素の拡散現象がより顕著となることから、本発明のＣＭＯＳＦＥＴへの適用により得られる効果は大きい。
【００１２】
また、本発明の電子デバイスにおいて、前記導電性拡散防止層は金属窒化物又は金属酸化物からなると、金属シリサイドの構成材料である金属元素のゲート電極下側への拡散を確実に防止することができる。
【００１３】
また、本発明の電子デバイスにおいて、前記ゲート絶縁膜はＳｉＯＮ膜であると、ＳｉＯＮ膜からなるゲート絶縁膜は高誘電率材料と比べて誘電率が低く物理膜厚を厚くすることができないので、本発明の適用により得られる効果は大きい。
【００１４】
本発明に係る電子デバイスの製造方法は、上記本発明の電子デバイスを製造するための方法であって、前記基板上に前記ゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜上に前記導電性拡散防止層及びシリコン含有膜を順次形成する第２の工程と、前記導電性拡散防止層及び前記シリコン含有膜をゲート電極形状にパターニングする第３の工程と、パターニングされた前記シリコン含有膜の上に少なくとも第１の金属を含む膜を形成する第４の工程と、パターニングされた前記シリコン含有膜と前記少なくとも第１の金属を含む膜とに対して熱処理を行うことにより、前記金属シリサイドからなる前記ゲート電極を形成する第５の工程とを備えている。すなわち、本発明の電子デバイスの製造方法によるＦＵＳＩ電極の形成においては、導電性拡散防止層をシリコン含有膜堆積前に形成するため、ゲート電極シリサイド化時におけるゲート電極下側への金属の拡散を抑制できるので、ゲート絶縁膜の絶縁性劣化つまりリーク電流の増加を抑制することができる。
【００１５】
また、本発明の電子デバイスの製造方法において、前記ゲート電極は、Ｎチャネルトランジスタ及びＰチャネルトランジスタのゲート電極であり、前記第５の工程は、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのそれぞれについて、パターニングされた前記シリコン含有膜と前記少なくとも第１の金属を含む膜との膜厚比が異なる状態で実施され、それにより、前記Ｎチャネルトランジスタのゲート電極及び前記Ｐチャネルトランジスタのゲート電極のそれぞれを構成する前記金属シリサイドの組成比を変えてもよい。この場合、前記第４の工程において、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタのそれぞれについて、前記少なくとも第１の金属を含む膜を異なる膜厚で形成してもよいし、又は前記第４の工程よりも前に、前記シリコン含有膜に対してエッチバックを行う工程をさらに備え、当該工程において前記Ｎチャネルトランジスタと前記Ｐチャネルトランジスタとの間で前記シリコン含有膜のエッチバック量を変えてもよい。
【発明の効果】
【００１６】
本発明によると、ゲート絶縁膜直上に導電性拡散防止層を設けることによって、ＦＵＳＩ電極の製造プロセスにおけるゲート電極下側への金属の拡散を抑制できる結果、リーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイス及びその製造方法について、ＣＭＯＳＦＥＴを例として、図面を参照しながら説明する。
【００１８】
図１は、第１の実施形態に係るＣＭＯＳＦＥＴの構成を示す断面図である。図１に示すように、本実施形態のＣＭＯＳＦＥＴにおいては、シリコン基板１の上部に素子分離酸化膜２によって仕切られたｐウェル３Ａ及びｎウェル３Ｂが形成されている。ｐウェル３Ａ上にはゲート絶縁膜４を介してＮＭＯＳゲート電極１０５が形成されていると共にｎウェル３Ｂ上にはゲート絶縁膜４を介してＰＭＯＳゲート電極１０６が形成されている。ここで、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６は金属シリサイドから構成される。また、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれの側面には、例えばＣＶＤ（chemical vapor deposition ）シリコン窒化膜等の絶縁膜からなるサイドウォール１０７が形成されている。また、ｐウェル３ＡにおけるＮＭＯＳゲート電極１０５の両側にはｎ型ソース・ドレイン領域３６が形成されていると共にｎウェル３ＢにおけるＰＭＯＳゲート電極１０６の両側にはｐ型ソース・ドレイン領域３７が形成されている。尚、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６が形成されたシリコン基板１上には層間絶縁膜２２が形成されている。
【００１９】
本実施形態の特徴は、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６となる金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層１５がＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれの下側にゲート絶縁膜４と接するように形成されていることである。ここで、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれの下側において導電性拡散防止層１５の厚さは同じである。
【００２０】
図２は、図１に示す本実施形態のＣＭＯＳＦＥＴに対する比較例に係るＣＭＯＳＦＥＴの構成を示す断面図である。尚、図２において図１に示す本実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図２に示すように、比較例に係るＣＭＯＳＦＥＴは、図１に示す本実施形態と異なり、ゲート電極下側に導電性拡散防止層１５がない従来構成を有している。ここで、導電性拡散防止層１５以外の材料や形状等は本実施形態と同様のものである。
【００２１】
図３（ａ）及び（ｂ）は比較例のＣＭＯＳＦＥＴ及び本実施形態のＣＭＯＳＦＥＴのそれぞれの特性（リーク電流特性等）を模式的に示した図である。比較例のＣＭＯＳＦＥＴにおいては、図３（ａ）に示すように、金属シリサイド電極形成時の熱処理に起因して、金属シリサイド電極中の金属が電極下側に拡散する。その結果、リーク電流の値が要求スペックを大きく超えたチップが多数形成されてしまう。それに対して、本実施形態のＣＭＯＳＦＥＴにおいては、図３（ｂ）に示すように、導電性拡散防止層１５によって金属シリサイド電極中の金属の拡散が抑制されるので、リーク電流特性等の特性劣化を抑制することができる。
【００２２】
尚、本実施形態において、導電性拡散防止層１５の材料としては、例えば窒化チタン膜若しくは窒化タンタル膜等の金属窒化膜、又は例えば酸化ルテニウム膜若しくは酸化イリジウム膜等の金属酸化膜を用いることができる。但し、導電性拡散防止層１５の材料は、金属シリサイド形成のための熱処理に起因するゲート電極下側への金属の拡散を防止できる導電材料であれば、上記材料に特に限定されるものではない。
【００２３】
また、本実施形態において、導電性拡散防止層の厚さは０．５ｎｍ程度以上で且つ２０ｎｍ程度以下であることが好ましい。このようにすると、金属シリサイド電極の仕事関数への悪影響つまり閾値電圧への悪影響を生じることなく、上記金属拡散抑制効果を確実に得ることができる。
【００２４】
また、本実施形態において、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６は互いに組成比の異なる金属シリサイドから構成されると、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれとゲート絶縁膜４との間の仕事関数差を最適化でき、それによって閾値電圧を低減することができる。具体的には、ＮＭＯＳゲート電極１０５として例えばＮｉＳｉを、ＰＭＯＳゲート電極１０６として例えばＮｉ３  Ｓｉ等を用いることができるが、ｎチャネル及びｐチャネルのそれぞれの閾値電圧低減に最適な仕事関数を有する金属シリサイドであれば、上記材料に限定されるものではなく、複数種類の金属を含む金属シリサイドを用いてもよい。
【００２５】
また、本実施形態において、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれの下側において導電性拡散防止層１５の厚さは同じであるが、これにより、後述するＣＭＯＳＦＥＴプロセスへの本発明の適用が容易になる。また、ＣＭＯＳＦＥＴのフルシリサイドプロセスにおいては他のプロセスと比べて熱処理回数等が多くなるため、金属シリサイドの構成材料である金属元素の拡散現象がより顕著となることから、本発明のＣＭＯＳＦＥＴへの適用により得られる効果は大きい。
【００２６】
また、本実施形態において、ゲート絶縁膜４の材料は特に限定されないことは言うまでもない。但し、高誘電率材料と比べて誘電率が低い絶縁膜、例えばＳｉＯＮ膜等をゲート絶縁膜４として用いる場合にはゲート絶縁膜４の物理膜厚を厚くすることができないため、金属拡散のゲート絶縁膜４への影響が大きくなることから、本発明の適用により得られる金属拡散抑制効果は大きい。
【００２７】
次に、本発明の第１の実施形態に係る電子デバイスの製造方法について、図１に示すＣＭＯＳＦＥＴを例として、図面を参照しながら説明する。
【００２８】
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は本実施形態に係るＣＭＯＳＦＥＴの製造方法の各工程を示す断面図である。尚、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）においては、図１に示すＣＭＯＳＦＥＴと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００２９】
まず、図４（ａ）に示すように、シリコン基板１の上部に素子分離酸化膜２によって仕切られたｐウェル３Ａ及びｎウェル３Ｂを形成した後、シリコン基板１上にゲート絶縁膜４を形成する。次に、例えばＤＣマグネトロンスパッタリング装置のチャンバー内にシリコン基板１を搬送した後、例えばアルゴンガスと窒素ガスとの混合ガス雰囲気中で、例えばチタンからなるターゲットを用いてスパッタリングを行うことにより、ゲート絶縁膜４上に導電性拡散防止層１５として例えば膜厚１０ｎｍの窒化チタン膜を堆積する。続いて、例えばＣＶＤ装置のチャンバー内にシリコン基板１を搬送した後、導電性拡散防止層１５上に例えば厚さ２００ｎｍ程度のポリシリコン膜６を成膜する。その後、ポリシリコン膜６上にハードマスク７を例えばスピンコーターにより塗布形成した後、ハードマスク７上にゲート電極形成領域を覆うフォトレジストマスク８を形成する。
【００３０】
次に、図４（ｂ）に示すように、フォトレジストマスク８を用いて、ハードマスク７、ポリシリコン膜６、導電性拡散防止層１５及びゲート絶縁膜４に対してドライエッチングを行うことにより、ｐウェル３Ａ上にｎチャネルゲート構造を形成すると共にｎウェル３Ｂ上にｐチャネルゲート構造を形成する。本実施形態では、ｎチャネル及びｐチャネル共に同じ製造プロセスが適用されるため、ｎチャネル及びｐチャネル共に導電性拡散防止層１５の厚さは同じである。続いて、フォトレジストマスク８を除去した後、基板全面に例えばＳｉＮ膜等の絶縁膜を成膜した後、当該絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、各ゲート構造の側面にサイドウォール１０７を形成する。次に、フォトレジスト膜（図示省略）を成膜した後、当該レジスト膜をパターニングしてｐチャネルＭＯＳＦＥＴ形成領域を覆うマスクを形成し、その後、当該マスクを用いてｎチャネルＭＯＳＦＥＴ形成領域にＮ型不純物として例えば砒素イオン及びＰ型不純物として例えばボロンイオンを順次イオン注入する。次に、上記マスクを除去した後、新たにフォトレジスト膜（図示省略）を成膜し、その後、当該レジスト膜をパターニングしてｎチャネルＭＯＳＦＥＴ形成領域を覆うマスクを形成し、その後、当該マスクを用いてｐチャネルＭＯＳＦＥＴ形成領域にＰ型不純物として例えばボロンイオン及びＮ型不純物として例えば砒素イオンを順次イオン注入する。これにより、ｐウェル３ＡにおけるＮＭＯＳゲート電極１０５の両側にｎ型ソース・ドレイン領域３６が形成されると共にｎウェル３ＢにおけるＰＭＯＳゲート電極１０６の両側にｐ型ソース・ドレイン領域３７が形成される。その後、例えば窒素雰囲気中において１０６０℃、３０秒間の熱処理を実施することにより、各ソース・ドレイン領域中の不純物の活性化処理を行う。
【００３１】
次に、図４（ｃ）に示すように、例えば４００℃程度の温度で熱ＣＶＤ法を行うことにより、シリコン基板１上に例えば厚さ４２０ｎｍ程度の層間絶縁膜２２を堆積した後、層間絶縁膜２２に対してＣＭＰ（chemical mechanical polishing ）を用いて平坦化を行い、各ゲート構造上部のハードマスク７を露出させる。
【００３２】
次に、図４（ｄ）に示すように、ｎチャネルＭＯＳＦＥＴ形成領域を覆うレジストマスク１８ａを形成した後、図５（ａ）に示すように、レジストマスク１８ａを用いて、ｐチャネルゲート構造上部のハードマスク７をエッチバックにより除去する。このとき、ハードマスク７と共にｐチャネルＭＯＳＦＥＴ形成領域のサイドウォール１０７及び層間絶縁膜２２が部分的に除去される。
【００３３】
次に、図５（ｂ）に示すように、レジストマスク１８ａを除去した後、基板全面に金属シリサイド化用金属膜１３を堆積する。
【００３４】
次に、図５（ｃ）に示すように、例えば５２０℃の熱処理を５０秒間行い、それによってｐチャネルゲート構造のポリシリコン膜６ｂと金属シリサイド化用金属膜１３とを反応させ、当該ポリシリコン膜６ｂをフルシリサイド化することによって、金属過剰金属シリサイド電極であるＰＭＯＳゲート電極１０６を形成する。その後、未反応の金属シリサイド化用金属膜１３を除去する。
【００３５】
次に、図５（ｄ）に示すように、ｐチャネルＭＯＳＦＥＴ形成領域を覆うレジストマスク１８ｂを形成した後、図６（ａ）に示すように、レジストマスク１８ｂを用いて、ｎチャネルゲート構造上部のハードマスク７をエッチバックにより除去する。このとき、ハードマスク７と共にｎチャネルＭＯＳＦＥＴ形成領域のサイドウォール１０７及び層間絶縁膜２２が部分的に除去される。
【００３６】
次に、図６（ｂ）に示すように、レジストマスク１８ｂを除去した後、基板全面に金属シリサイド化用金属膜１９を堆積する。ここで、金属シリサイド化用金属膜１９は、ＰＭＯＳゲート電極１０６となる金属シリサイドの形成に用いた金属シリサイド化用金属膜１３と同じ種類の金属を含む膜であるが、金属シリサイド化用金属膜１９の膜厚は金属シリサイド化用金属膜１３の膜厚よりも厚い。
【００３７】
次に、図６（ｃ）に示すように、例えば５７０℃の熱処理を４０秒間行い、それによってｎチャネルゲート構造のポリシリコン膜６ａと金属シリサイド化用金属膜１９とを反応させ、当該ポリシリコン膜６ａをフルシリサイド化することによって、金属過剰金属シリサイド電極であるＮＭＯＳゲート電極１０５を形成する。その後、未反応の金属シリサイド化用金属膜１９を除去する。
【００３８】
以上の工程によって、本実施形態のＣＭＯＳＦＥＴが形成される。
【００３９】
尚、本実施形態では、金属シリサイド化用金属膜１３の膜厚と金属シリサイド化用金属膜１９の膜厚とが異なることにより、ＮＭＯＳゲート電極１０５となる金属シリサイドの形成とＰＭＯＳゲート電極１０６となる金属シリサイドの形成との間で、ポリシリコン膜と金属膜との膜厚比が異なることになる結果、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれを構成する金属シリサイドの組成比を変えることができる。
【００４０】
以下、本実施形態の効果について説明する。図７は、本実施形態のＣＭＯＳＦＥＴのゲートリーク電流特性を、導電性拡散防止層１５のない比較例に係るＣＭＯＳＦＥＴのゲートリーク電流特性と比較して示した図である。図７において、縦軸に示す「累積相対度数」は、測定サンプルの総数をＮ、変数（リーク電流）の大きさをｘ、変数がｘ以下であるサンプルの累積度数をｎ、累積比率をＦ＝ｎ／（Ｎ＋１）としたとき、ｌｎ（−ｌｎ（１−Ｆ））で表される。
【００４１】
本実施形態によると、図１に示すように、ゲート絶縁膜４とＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれとの間に導電性拡散防止層１５を設けているため、図３（ｂ）に示すように、金属シリサイド形成時の熱処理に起因して金属シリサイド電極中の金属が電極下側に拡散することが抑制される。その結果、図７に示すように、リーク電流の値が要求スペックを満たしたチップ、つまりリーク電流の値が従来例と比して非常に小さいチップが多数形成される。
【００４２】
以下、導電性拡散防止層１５の厚さの本実施形態の効果に与える影響について説明する。図８は、導電性拡散防止層１５として厚さ１０ｎｍ及び０．５ｎｍのＴｉＮ膜を用いた本実施形態のＣＭＯＳＦＥＴのゲートリーク電流特性を、導電性拡散防止層１５のない比較例に係るＣＭＯＳＦＥＴのゲートリーク電流特性と比較して示した図である。図８に示すように、リーク電流の値が要求スペックを満たすためには、導電性拡散防止層１５の厚さが少なくとも０．５ｎｍ程度以上必要であることが分かる。図９は、導電性拡散防止層１５として０ｎｍから２０ｎｍまでの色々な厚さを持つＴｉＮ膜を用いた本実施形態のＣＭＯＳＦＥＴにおけるＮＭＯＳゲート構造及びＰＭＯＳゲート構造のそれぞれの仕事関数を示した図である。図９に示すように、ＮＭＯＳゲート構造及びＰＭＯＳゲート構造のそれぞれの仕事関数に対する導電性拡散防止層の影響を抑制するためには、導電性拡散防止層１５の厚さが２０ｎｍ程度以下であることが好ましい。
【００４３】
（第２の実施の形態）
以下、本発明の第２の実施形態に係る電子デバイス及びその製造方法について、ＣＭＯＳＦＥＴを例として、図面を参照しながら説明する。尚、第２の実施形態に係るＣＭＯＳＦＥＴの構成は第１の実施形態と同様であり、その効果も当然第１の実施形態と同様である。
【００４４】
図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）は本実施形態に係るＣＭＯＳＦＥＴの製造方法の各工程を示す断面図である。尚、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）においては、図１に示すＣＭＯＳＦＥＴと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。すなわち、以下、本実施形態に係るＣＭＯＳＦＥＴの製造方法のうち第１の実施形態との相違点について主に説明する。
【００４５】
まず、第１の実施形態の図４（ａ）〜（ｃ）に示す工程と同様に、図１０（ａ）〜（ｃ）に示すように、層間絶縁膜２２の形成及びそのＣＭＰによる平坦化までの工程を実施する。
【００４６】
次に、図１０（ｄ）に示すように、ｎチャネルゲート構造上部及びｐチャネルゲート構造上部のハードマスク７をエッチバックにより同時に除去する。このとき、ハードマスク７と共に各ＭＯＳＦＥＴ形成領域のサイドウォール１０７及び層間絶縁膜２２が部分的に除去される。
【００４７】
次に、図１１（ａ）に示すように、ｎチャネルＭＯＳＦＥＴ形成領域を覆うレジストマスク１８ａを形成した後、図１１（ｂ）に示すように、レジストマスク１８ａを用いて、ｐチャネルゲート構造のポリシリコン膜６ｂの上部をエッチバックにより選択的に除去する。
【００４８】
次に、図１１（ｃ）に示すように、レジストマスク１８ａを除去した後、基板全面に金属シリサイド化用金属膜１３を堆積する。
【００４９】
次に、図１２（ａ）に示すように、ｐチャネルＭＯＳＦＥＴ形成領域を覆うレジストマスク１８ｂを形成した後、図１２（ｂ）に示すように、レジストマスク１８ｂを用いて、ｎチャネルＭＯＳＦＥＴ形成領域の金属シリサイド化用金属膜１３を所定の厚さだけエッチングにより除去する。
【００５０】
次に、図１２（ｃ）に示すように、レジストマスク１８ｂを除去した後、例えば５５０℃の熱処理を５０秒間行い、それによってｎチャネルゲート構造のポリシリコン膜６ａ及びｐチャネルゲート構造のポリシリコン膜６ｂのそれぞれと金属シリサイド化用金属膜１３とを反応させ、当該ポリシリコン膜６ａ及び６ｂをフルシリサイド化することによって、金属過剰金属シリサイド電極であるＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６を形成する。その後、未反応の金属シリサイド化用金属膜１３を除去する。
【００５１】
以上の工程によって、本実施形態のＣＭＯＳＦＥＴが形成される。
【００５２】
尚、本実施形態では、金属シリサイド化工程の前にｐチャネルゲート構造のポリシリコン膜６ｂの上部のみをエッチバックにより選択的に除去するため、金属シリサイド化工程では、ｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域との間で、ポリシリコン膜と金属膜との膜厚比が異なることになる結果、ＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれを構成する金属シリサイドの組成比を変えることができる。
【００５３】
以上に説明したように、第２の実施形態によると、第１の実施形態と同様に、図１に示すように、ゲート絶縁膜４とＮＭＯＳゲート電極１０５及びＰＭＯＳゲート電極１０６のそれぞれとの間に導電性拡散防止層１５を設けているため、図３（ｂ）に示すように、金属シリサイド形成時の熱処理に起因して金属シリサイド電極中の金属が電極下側に拡散することが抑制される。その結果、図７に示すように、リーク電流の値が要求スペックを満たしたチップ、つまりリーク電流の値が従来例と比して非常に小さいチップが多数形成される。
【００５４】
尚、第１及び第２の実施形態においてＣＭＯＳＦＥＴを例として説明したが、本発明の適用対象がＣＭＯＳＦＥＴに限られないことは言うまでもない。すなわち、本発明をｎチャネルＭＯＳＦＥＴ又はｐチャネルＭＯＳＦＥＴのいずれかのみに適用してもよい。また、本発明をＣＭＯＳＦＥＴに適用する場合、その製造方法が上記第１又は第２の実施形態の方法に限られないことも言うまでもない。
【００５５】
また、第１及び第２の実施形態において、金属シリサイド形成にポリシリコン膜を用いたが、これに代えて、他のシリコン含有膜を用いてもよい。また、金属シリサイド形成に用いる金属膜の含有金属は特に限定されるものではないが、例えばＮｉ、Ｃｏ又はＰｔ等を用いることができる。
【産業上の利用可能性】
【００５６】
以上に説明したように、本発明は、金属シリサイドゲート電極を有する電子デバイス及びその製造方法に関し、ゲート電極シリサイド化時におけるゲート電極下側への金属の拡散を抑制してリーク電流の増加を防止するという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００５７】
【図１】図１は本発明の第１の実施形態に係る電子デバイスの構成を示す断面図である。
【図２】図２は比較例に係る電子デバイスの構成を示す断面図である。
【図３】図３（ａ）は比較例に係る電子デバイスの特性を模式的に示した図であり、図３（ｂ）は本発明の第１の実施形態に係る電子デバイスの特性を模式的に示した図である。
【図４】図４（ａ）〜（ｄ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図７】図７は本発明の第１の実施形態に係る電子デバイスのゲートリーク電流特性を示した図である。
【図８】図８は、導電性拡散防止層として厚さ１０ｎｍ及び０．５ｎｍのＴｉＮ膜を用いた、本発明の第１の実施形態に係る電子デバイスのゲートリーク電流特性を示した図である。
【図９】図９は、導電性拡散防止層として０ｎｍから２０ｎｍまでの色々な厚さを持つＴｉＮ膜を用いた、本発明の第１の実施形態に係る電子デバイスにおけるゲート構造の仕事関数を示した図である。
【図１０】図１０（ａ）〜（ｄ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【符号の説明】
【００５８】
１    シリコン基板
２    素子分離酸化膜
３Ａ  ｐウェル
３Ｂ  ｎウェル  
４    ゲート絶縁膜
６    ポリシリコン膜
７    ハードマスク
８    フォトレジストマスク
１０    ソース・ドレイン領域
１３    金属膜
１５    導電性拡散防止層
１８ａ    レジストマスク
１８ｂ    レジストマスク
１９    金属膜
２２    層間絶縁膜
３６    ｎ型ソース・ドレイン領域
３７    ｐ型ソース・ドレイン領域
１０５    ＮＭＯＳゲート電極
１０６    ＰＭＯＳゲート電極
１０７    サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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