(57)【要約】【課題】データ処理装置を得る。【解決手段】少なくとも１つのメモリと、データ処理操作を実施し少なくとも１つのメモリにアクセスする処理論理と、少なくとも１つのメモリ上でトランスペアレント・アルゴリズム・テストルーチンを実施するメモリテスト論理と、を含むデータ処理装置はメモリテスト論理がテストルーチンを実施している間処理論理が少なくとも１つのメモリにアクセスするのを妨げ、処理論理およびメモリテスト論理はシステムイベントを検出することができ、メモリテスト論理はテストルーチンを実施する時にテストルーチンを停止しかつ少なくとも１つのメモリを初期状態へ回復させてシステムイベントの検出に応答し、初期状態はテストルーチン開始直前の状態であり、データ処理装置は処理論理が少なくとも１つのメモリにアクセスするのを許す。【選択図】図２
2008016035.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置であって、
（ｉ）少なくとも１つのメモリと、
（ｉｉ）データにデータ処理操作を実施しかつ前記少なくとも１つのメモリにアクセスするように動作する処理論理と、
（ｉｉｉ）前記少なくとも１つのメモリ上でトランスペアレント・アルゴリズム・テストルーチンを実施するように動作するメモリテスト論理であって、前記データ処理装置は前記メモリテスト論理が前記テストルーチンを実施している間前記処理論理が前記少なくとも１つのメモリにアクセスするのを防止するメモリテスト論理と、を含み、
（ｉｖ）前記処理論理および前記メモリテスト論理はシステムイベントを検出するように動作し、前記メモリテスト論理は前記テストルーチンを実施する時に前記テストルーチンを停止しかつ前記少なくとも１つのメモリを初期状態に回復させることにより前記システムイベントの検出に応答し、前記初期状態は前記テストルーチンの開始直前の状態であり、その結果前記データ処理装置は前記処理論理が前記少なくとも１つのメモリにアクセスするのを許すように動作する、データ処理装置。
【請求項２】
請求項１に記載のデータ処理装置であって、前記処理論理はプロセッサであるデータ処理装置。
【請求項３】
請求項１に記載のデータ処理装置であって、前記処理論理は特定用途論理であるデータ処理装置。
【請求項４】
請求項１に記載のデータ処理装置であって、前記テスト論理は前記トランスペアレント・アルゴリズムの遂行中に前記メモリが前記初期状態にあるポイントを検出し、前記トランスペアレント・アルゴリズムの遂行をこのポイントで停止するように動作するデータ処理装置。
【請求項５】
請求項４に記載のデータ処理装置であって、前記トランスペアレント・アルゴリズムは前記アルゴリズム内で前記メモリが前記初期状態であるポイントを示すインジケータを含み、前記メモリテスト論理は前記インジケータを検出し前記検出に応答して前記トランスペアレント・アルゴリズムの遂行を停止するように動作するデータ処理装置。
【請求項６】
請求項１に記載のデータ処理装置であって、前記テスト論理は前記システムイベントの検出に応答して前記テストルーチンの遂行においてどこに前記メモリテスト論理があるかを検出し、このポイントから前記メモリの前記初期状態を回復する方法を決定し、前記決定した方法により前記初期状態を回復するように動作するデータ処理装置。
【請求項７】
請求項１に記載のデータ処理装置であって、前記処理論理および少なくとも１つのメモリは集積回路上に形成されるデータ処理装置。
【請求項８】
請求項７に記載のデータ処理装置であって、前記メモリテスト論理はメモリビルトイン・セルフテスト・コントローラを含むデータ処理装置。
【請求項９】
請求項８に記載のデータ処理装置であって、前記メモリビルトイン・セルフテスト・コントローラは前記集積回路上に形成されるデータ処理装置。
【請求項１０】
請求項１に記載のデータ処理装置であって、前記システムイベントは割込みを含むデータ処理装置。
【請求項１１】
請求項１に記載のデータ処理装置であって、前記処理論理および前記メモリテスト論理は互いに平行に前記システムイベントを受信するように動作するデータ処理装置。
【請求項１２】
データ処理装置内の少なくとも１つのメモリをテストする方法であって、前記データ処理装置は前記少なくとも１つのメモリにアクセスするように動作する処理論理を含み、前記方法は、
（ｉ）前記少なくとも１つのメモリをテストするトランスペアレント・アルゴリズム・テストルーチンを開始するステップと、
（ｉｉ）前記テストルーチンが実施される間前記処理論理が前記少なくとも１つのメモリにアクセスするのを禁止するステップと、
（ｉｉｉ）システムイベントを検出するステップと、
（ｉｖ）前記検出したシステムイベントに応答して前記テストルーチンを停止させ、前記少なくとも１つのメモリを初期状態に回復させるステップであって、前記初期状態は前記テストルーチンの開始直前の状態であるステップと、
（ｖ）前記処理論理が前記少なくとも１つのメモリにアクセスするのを許すステップと、
を含む方法。
【請求項１３】
請求項１２に記載の方法であって、前記テストルーチンを停止させ、前記少なくとも１つのメモリを初期状態に回復させるステップは前記トランスペアレント・アルゴリズムの遂行中に前記少なくとも１つのメモリが前記初期状態にあるポイントを検出し、前記トランスペアレント・アルゴリズムの遂行をこのポイントで停止させるステップを含む方法。
【請求項１４】
請求項１２に記載の方法であって、前記トランスペアレント・アルゴリズムは前記アルゴリズム内で前記メモリが前記初期状態にあるポイントを示すインジケータを含み、前記テストルーチンを停止させ、前記少なくとも１つのメモリを初期状態に回復させる前記ステップは前記インジケータを検出し前記検出に応答して前記トランスペアレント・アルゴリズムの遂行を停止させるステップを含む方法。
【請求項１５】
データ処理装置上で実行する時にデータ処理装置を制御して請求項１２に従った方法のステップを実施させるコンピュータ・プログラム・プロダクト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理システムの分野に関する。特に、本発明はデータ処理システム内のメモリをテストしてメモリ欠陥を検出する分野に関する。
【背景技術】
【０００２】
メモリ回路が製作されている時にそれらがセルフテストまたは一連のセルフテストを行って、回路を不合格とすべきことを示す任意のメモリ欠陥があるかどうかを決定することができるように、しばしばビルトイン・セルフテスト（ＢＩＳＴ）と呼ばれるセルフテスト機構付メモリを内蔵するデータ処理システムを提供することが知られている。メモリ回路は非常に信頼度が高く欠陥回路は有効に識別されることが重要である。メモリサイズが増すにつれ、ダイ（ｄｉｅ）のメモリにより占められる部分も増加し、さらに、メモリ内の高いトランジスタ密度はこれらのメモリの欠陥密度がますます重要となってきていることを意味する。
【０００３】
このような問題を軽減する既知の技術はメモリ・ビルトイン・セルフテスト（ＢＩＳＴ）コントローラを有する集積回路を提供することである。判り易く言えば、メモリＢＩＳＴコントローラはアルゴリズムスタイル確認テストの証明されたセットを直接埋込メモリ上で実行できるようにするオンチップ・ユーティリティである。これらのテストはメモリ内の異なるアドレスへのリードおよびライトシーケンスを含んでいる。ＢＩＳＴコントローラにより定義されるシードデータは各メモリアドレスに対してライトおよびリードされる。各リードは予期されたリードデータに対して比較される。これらのテストは設計の全動作周波数で実行してメモリ動作を証明し、シリコン欠陥によるエラーを識別することができる。
【０００４】
メモリＢＩＳＴは製作時およびチップがフィールド内に配置されてその設計機能を実施する時に使用することができる。後者の状況では、メモリＢＩＳＴは規則正しい間隔（たとえば、１秒に１回）で活性化されて、メモリ内にエラーが生じていないことを保証する。たとえば、ＡＢＳシステムはメモリを含むチップの挙動を規則正しくセルフチェックする。これはセルフチェックコードまたはメモリＢＩＳＴを使用して行うことができる。被テストメモリに接続されたプロセッサはテスト中にメモリへアクセスできずに実行を停止することがある。したがって、テストは迅速かつ効率的に実施してプロセッサが停止される時間が最小限に抑えられることが重要である。また、欠点が存在しない場合には、テストの直前および直後のメモリコンテンツは同一であることも重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この問題に取り組むためにトランスペアレント・メモリＢＩＳＴアルゴリズムが開発されてきている。これらアルゴリズムは種子（ｓｅｅｄ）データとしてメモリ内に記憶されているデータを使用してテストを行う。これはテストの始めおよび終りにデータをもう１つのメモリへ保存し回復する必要性を回避する。したがって、テストはより迅速に実施することができる。しかしながら、これらのテストはより迅速に実施することはできるが、プロセッサはテスト中に受信した任意の割込みをやはり処理することはできず、テストが完了するまで待機しなければならない。割込レーテンシがキー要求条件であるリアルタイムシステムでは、これは重大な問題である。
【０００６】
この点について、典型的なトランスペアレントＢＩＳＴアルゴリズムはテスト中に各アドレスへ１５回アクセスし、これは１５Ｎとして知られている。これは１５Ｘ（ＲＡＭアドレス数）の最大割込レーテンシ、およびこの半分の平均割込レーテンシを与える。
【０００７】
２２Ｎ等のより複雑なアルゴリズムは比例的により長い最大および平均割込レーテンシを有する。キャッシュデータＲＡＭに対して、５１２はＮの典型的な値である。
【０００８】
終りにコンテンツの回復を行うオンおよびオフライン埋込メモリをテストするトランスペアレント・サーキュラー・アルゴリズムがＫａｒｐｏｖｓｋｙ  ａｎｄ  Ｙａｒｍｏｌｉｋ“Ｔｒａｎｓｐａｒｅｎｔ  Ｍｅｍｏｒｙ  ＢＩＳＴ”，Ｐｒｏｃ  ＩＥＥＥ  ｉｎｔ  Ｗｏｒｋｓｈｏｐ  Ｍｅｍｏｒｙ  ＴｅｃｈＤｅｓ．Ｔｅｓｔ，ｐｐ１０６−１１１，１９９４に開示されている。
【０００９】
一般的にパワーダウンモードで使用されるがメモリＢＩＳＴで使用することができる状態の格納および回復を伴う既知のシステムが特許出願第ＧＢ０２２６５０２３号に開示されている。
【課題を解決するための手段】
【００１０】
本発明の第１の側面は少なくとも１つのメモリと、データにデータ処理操作を実施しかつ前記少なくとも１つのメモリにアクセスするように動作する処理論理と、前記少なくとも１つのメモリ上にトランスペアレント・アルゴリズム・テストルーチンを実施するように動作するメモリテスト論理とを含むデータ処理装置であって、前記メモリテスト論理が前記テストルーチンを実施している間前記処理論理が前記少なくとも１つのメモリにアクセスするのを妨げるデータ処理装置を提供し、前記処理論理および前記メモリテスト論理はシステムイベントを検出するように動作し、前記メモリテスト論理は前記テストルーチンを実施する時に前記テストルーチンを停止しかつ前記少なくとも１つのメモリを初期状態へ回復させることにより前記システムイベントの検出に応答するように動作し、前記初期状態は前記テストルーチンの開始直前の状態であり、前記データ処理装置は前記処理論理が前記少なくとも１つのメモリにアクセスするのを許すように動作する。
【００１１】
メモリ上でテストルーチンを実施する他にシステムイベントを検出し応答することができるメモリテスト論理を設けることにより、処理中にメモリをテストするシステム内のレーテンシの潜在的ソースを低減することができる。割込み等のシステムイベントの検出に応答してテストを停止しメモリの状態を回復することができるメモリテスト論理を設けることにより、処理論理がメモリにアクセスするのを禁止される時間が低減されてシステムイベント発生と処理論理の応答間の時間が低減される。これはテストが完了するまでメモリにアクセスするのを禁止される場合に較べて、処理論理は遥かに迅速にシステムイベントに反応できるためである。
【００１２】
トランスペアレント・アルゴリズムはメモリの初期データを使用してテストパターンを引き出す。トランスペアレント・テストアルゴリズムはアドレス毎に最後のライトデータは常に最初のリード値に等しいことを保証し、メモリのコンテンツは別個の記憶装置に書き込むことなく手順の終りに回復される。したがって、トランスペアレント・アルゴリズムはオリジナルデータを破壊してはならず、アルゴリズムの操作が既知であればオリジナルデータを検索できるように既知の方法でそれを操作する。この技術は、非トランスペアレント・アルゴリズムが使用される場合のように、メモリのコンテンツをテスト前に個別の場所に保存する必要がなく、メモリに書き戻されて終りにその状態を回復するようにトランスペアレント・テストアルゴリズムを使用する。
【００１３】
処理論理は多様な異なるものとすることができ、ある実施例ではそれはプロセッサであり、他の実施例ではそれは特定用途論理、すなわち、命令に応答する論理ではなく特定のタスクを実施するようにハードワイヤされる論理である。
【００１４】
ある実施例では、前記テスト論理は前記トランスペアレント・アルゴリズムの遂行中に前記メモリが前記初期状態にあるポイントを検出し、このポイントにおいて前記トランスペアレント・アルゴリズムの遂行を停止するように動作する。
【００１５】
トランスペアレント・アルゴリズムの遂行中に、メモリの初期状態はその遂行手順内のあるポイントで回復される。このような場合、テストルーチンがこのポイントで停止すると、メモリの初期状態を回復する必要はない。したがって、システムイベントが検出されたら即座にテストルーチンを停止し次に状態を回復するように作動するのではなく、このようなポイントでテストルーチンを停止するのが有利となることがある。
【００１６】
ある実施例では、前記トランスペアレント・アルゴリズムは前記アルゴリズム内で前記メモリが前記初期状態にあるポイントを示すインジケータを含み、前記メモリテスト論理は前記インジケータを検出し、前記検出に応答して前記トランスペアレント・アルゴリズムの遂行を停止するように動作することができる。
【００１７】
トランスペアレント・アルゴリズムはその中にマーカが挿入されてそのアルゴリズム内のどこでメモリがその初期状態であるかを示すように書き込まれる。このようなケースでは、テスト論理がこれらのインジケータを検出し、実質的に安全な場所のどこでテストルーチンを停止するかをそれから知る。
【００１８】
他の実施例では、前記テスト論理は前記システムイベントの検出に応答して作動して、前記テストルーチンの遂行において前記メモリテスト論理がどこにあるかを検出し、このポイントから前記メモリの前記状態を回復する方法を決定し、前記決定した方法により前記初期状態を回復する。
【００１９】
テスト手順を即座に停止してメモリの初期状態を回復する方が、テスト手順中のどこかでメモリの初期状態が現われるのを待つよりも迅速でより効率的となることがある。テスト論理はアルゴリズム内のどこにテスト手順があるかを決定し、それからメモリの初期状態をどのように回復するかを決定できる性質を有することが有利である。
【００２０】
処理論理およびメモリはいくつかの方法で形成することができ、ある実施例ではそれらは集積回路内に形成される。
【００２１】
メモリのテストはプロセッサと共に集積回路上に配置されたメモリ上でしばしば必要とされる。このような状況において、割込み等のシステムイベントは集積回路により処理され、そのためこの集積回路上に配置された両方のデバイスに関連している。
【００２２】
ある実施例では、前記メモリテスト論理はセルフテストコントローラに内蔵されたメモリを含んでいる。
【００２３】
メモリビルトイン・セルフテスト・コントローラはテスト論理の動作中にメモリをテストするために広く使用されている。そのため、このようなセルフテスト装置には本発明の実施例が取り組む多くの欠点があり、このようなシステムは本技術に特に応用することができる。
【００２４】
メモリビルト・セルフテスト・コントローラは集積回路の外部に形成することができるが、集積回路上に形成することもできる。特定デバイスの要求条件に応じて、メモリＢＩＳＴに被テストメモリを保持している集積回路をオンオフさせるのが適切なことがある。
【００２５】
システムイベントはいくつかのものを含むことができるが、一般的に割込みを含んでいる。割込みはユーザによるキーボードの押下、または加えられる中断、さらには予め定められたポイントを通過するタイマーにより生じることがある。
【００２６】
ある実施例では、前記処理論理および前記メモリテスト論理は互いに平行に前記システムイベントを受信するように動作することができる。
【００２７】
メモリテスト論理が処理論理と平行にシステムイベントを受信するようなシステム構成であれば、テストルーチンを終了させてメモリを特に迅速かつ効率的に回復させることができる。
【００２８】
本発明のもう１つの側面によりデータ処理装置内の少なくとも１つのメモリをテストする方法が提供され、前記データ処理装置は前記少なくとも１つのメモリにアクセスするように動作する処理論理を含み、前記方法は前記少なくとも１つのメモリをテストするトランスペアレント・アルゴリズム・テストルーチンを初期化し、前記テストルーチンが実施されている間前記処理論理が前記少なくとも１つのメモリにアクセスするのを禁止し、システムイベントを検出し、前記検出したシステムイベントに応答して前記テストルーチンを停止し、前記少なくとも１つのメモリを初期状態へ回復させ、前記初期状態は前記テストルーチン開始直前の状態であり、前記処理論理が前記少なくとも１つのメモリにアクセスするのを許す、ステップを含んでいる。
【００２９】
本発明のさらにもう１つの側面により、データ処理装置上で実行する時に、本発明のもう１つの側面に従ってこの方法のステップを実施するデータ処理装置を制御するように動作するコンピュータ・プログラムプロダクトが提供される。
【００３０】
本発明の前記およびその他の目的、特徴および利点は添付図に関して読むべき実施例の下記の詳細な説明から明らかである。
【実施例】
【００３１】
図１のデータ処理装置１０は外部割込みを受信して、少なくともその一部をプロセッサ３０およびメモリＢＩＳＴコントローラ４０へ転送する割込みコントローラ２０を含んでいる。このような集積回路１０は典型的により多くの回路素子を含んでいるが、簡単明瞭とするためにこれらは図面から省かれている。
【００３２】
マイクロプロセッサ３０がリンク５０によりメモリＢＩＳＴコントローラ４０に連結されている。このリンクによりマイクロプロセッサはメモリＢＩＳＴコントローラ４０と通信することができる。したがって、マイクロプロセッサ３０は、たとえば、それがアイドル状態である時に埋込メモリ６０のそのテストを開始するようコントローラ４０に命令することができる。また、メモリＢＩＳＴコントローラ４０がいつそのテストを終了したかまた何か問題はないかを告げる通信をメモリＢＩＳＴコントローラから受信することができる。あるいは、プロセッサ３０は完了を待っている時にＢＩＳＴコントローラ４０をポーリングすることができる。
【００３３】
割込みコントローラ２０は割込みを受信し、処理してプロセッサ３０とメモリＢＩＳＴコントローラ４０の両方へ送る。メモリＢＩＳＴコントローラ４０が埋込メモリ６０上でテストルーチンを実施している間に割込みが受信されると、プロセッサ３０はテストルーチン中に埋込メモリ６０へアクセスすることを許されないため割込みを処理することができない。しかしながら、メモリＢＩＳＴコントローラ４０がプロセッサと平行して割込みを受信しておれば、即座に動作してテストルーチンを終了させ埋込メモリ６０のコンテンツをそのオリジナルコンテンツへ回復させてプロセッサが割込み処理を進められるようにする。プロセッサと平行して割込みをメモリＢＩＳＴコントローラ４０へ与えることにより、この割込みに即座に作用してプロセッサが割込みを受信してからそれに作用できるようになるまでのレーテンシ期間を低減することができる。
【００３４】
メモリＢＩＳＴコントローラ４０が埋込メモリ６０のコンテンツを回復するように動作する方法はテストルーチンまたは実行しているアルゴリズムによって決まる。
【００３５】
この実施例では、プロセッサ３０はマイクロプロセッサとして示されているが、割込み等のシステムイベントを処理することができるいくつかのものとすることができ、たとえば、特定用途論理とすることができる。
【００３６】
図２は本発明のもう１つの実施例を示す。この実施例には、プロセッサ３０が通信する複数のメモリ６２，６４および６６がある。それらのいくつかはプロセッサから遠くバス７０によりアクセスされる。各メモリは対応するメモリＢＩＳＴコントローラ４２，４４および４６を有する。これらのメモリＢＩＳＴコントローラの各々がプロセッサ３０により受信される任意の割込みを受信することができる。コントローラ４２，４４，４６はプロセッサ３０にも接続されプロセッサと通信してテスト手順をいつ開始するか等の情報を受信することができる。これらのメモリＢＩＳＴコントローラはプロセッサと同じ集積回路上としたり、そこから離したりすることができる。さらに、メモリはプロセッサと同じ集積回路上としたり、オフチップとすることができる。
【００３７】
図３は本発明の実施例により実施することができるトランスペアレント・マーチ（ｍａｒｃｈ）アルゴリズムを示す。
【００３８】
マーチアルゴリズムはメモリ内の各アドレスを、最初のアドレスから最後のアドレスまでまたはその逆に、逐次アクセスする。図の矢符はアクセス手順がメモリの上から下向きかあるいは下から上向きかを示している。典型的なアルゴリズムはメモリ内の全アドレスを数回逐次アクセスして、各パス上でリードおよびライトの異なるパターンを実施する。アクセスの逐次性により、メモリのそのオリジナル状態への回復はアクセスの類似逆パターンを実施して行うことができる。マーチアルゴリズムは、典型的に、テスト開始時にメモリのコンテンツをシードデータとして使用し、このデータは各ライトで随意反転して各アドレスに対して０および１が書き込まれ読み出されるのを保証する。オリジナルデータを保存していなくてもメモリのコンテンツを回復できる性質であるため、トランスペアレント・マーチアルゴリズムは常にメモリのデータをそのままシードデータとして使用する。メモリのデータが初期データとして使用されるとメモリの状態を回復するのは容易であるが、アルゴリズムが実施される前後にデータの巡回冗長検査（ＣＲＣ）を実施してデータの完全性を検証する必要がある。
【００３９】
図示するアルゴリズムにおいて、ｒｄはメモリからの初期データの読出しに関連しておりｒ／ｄは初期データの反転に関連している。同様に、ｗｄはメモリへの初期データの書込みに関連しており、ｗ／ｄは初期データの反転の書込みに関連している。
【００４０】
例示したようなトランスペアレント・マーチアルゴリズムの性質は、任意特定の時間に下記の操作の一つによりメモリのコンテンツは可能な最短時間で初期状態へ回復されることを意味する。
アルゴリズムによりアクセスされている現在アドレスよりも下の全アドレスを反転させる。
アルゴリズムによりアクセスされている現在アドレスよりも上の全アドレスを反転させる。
メモリが正しいデータを有する時に終了する。
【００４１】
最終オプションに関して、あるポイントにおけるメモリ内のデータはテスト開始時のデータと同じとなることがあるようなアルゴリズムである。これは一般的にライトデータまたはｗｄ命令の後である。したがって、メモリテスト論理はこのようなイベントがいつアルゴリズム内で起こるかを検出し、このポイントでテストルーチンを停止することができる。
【００４２】
あるいは、アルゴリズム内のこのような位置をアルゴリズム内にマークすることができる。例示した図において、このような位置をマークするのにＭが使用される。テスト論理がこのインジケータを検出して、このポイントでアルゴリズムを停止する。それにより、プロセッサが再度アクセスする時にメモリは正しい状態であることが保証される。
【００４３】
トランスペアレント・マーチアルゴリズムの場合にとるべき適切なアクションは、アルゴリズム自体の知識およびアルゴリズム内の現在位置から決定することができる。コンテンツを回復する操作はＢＩＳＴコントローラにより実施される操作の代表的なものであるため、それらは非常に僅かな付加論理しかインプリメントする必要がない。
【００４４】
図４は本発明の実施例に従った方法のステップを示すフロー図である。この方法のステップはソフトウェアプログラムの制御下で実施することができる。
【００４５】
第１のステップはテストルーチンの初期化である。このポイントにおいて、処理論理は被テストメモリへアクセスすることを禁止される。次に、テストアルゴリズムが開始され、アルゴリズムにより決定される方法でメモリに対してデータが書き込まれまた読み出される。これはメモリの全アドレスがまだ正しく機能していることをテストする。テスト論理によりシステムイベントが検出されると、ある実施例では、メモリのコンテンツがテスト手順の開始時と同じであるポイントに近い位置にアルゴリズムがあるかどうかを決定することができる。そうであれば、テスト論理はアルゴリズムがこのポイントまで継続して停止されるようにすることができる。そうでなければ、アルゴリズムは即座に停止されテスト論理はアルゴリズム内の到達した位置を決定する。この情報からどのアドレスがオリジナルコンテンツを含みどのアドレスが他のデータを含むを決定することができる。次に、一般的には反転することにより、他のデータをオリジナルデータへ変える操作が実施される。アルゴリズムがマーチアルゴリズムであれば、到達位置よりも上または下の全アドレスはそれらのデータを修正する必要があり、他方は必要がない。いくつかの後続記憶場所内のデータのこの反転はマーチアルゴリズム中にしばしば実施される手順であり、テスト論理はこのような操作を実施するよううまく適応される。
【００４６】
メモリの状態がそのオリジナル状態に回復されていると、処理論理は再度メモリにアクセスすることを許されテストルーチンは終了する。処理論理が検出されたシステムイベントに対処できるのはこのポイントである。
【００４７】
添付図を参照して本発明の実施例を詳細に説明してきたが、本発明はこれらの厳密な実施例に限定はされず、当業者ならば添付特許請求の範囲に明記された本発明の範囲を逸脱することなくさまざまな変更および修正を加えられることが理解される。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例に従ったデータ処理装置を示す略図である。
【図２】本発明の代替実施例に従ったデータ処理装置を示す略図である。
【図３】本発明の実施例によりテストルーチンとして使用されるトランスペアレント・マーチアルゴリズムを示す図である。
【図４】本発明の実施例に従った方法のステップを示すフロー図である。
【符号の説明】
【００４９】
１０  データ処理装置
２０  割込みコントローラ
３０  プロセッサ
４０，４２，４４，４６  メモリＢＩＳＴコントローラ
５０  リンク
６０  埋込メモリ
６２，６４，６６  メモリ
７０  バス
【図１】
2008016035.tif 000003
【図２】
2008016035.tif 000004
【図３】
2008016035.tif 000005
【図４】
2008016035.tif 000006