(57)【要約】【課題】ウエハにクラックが生じても、ゲート電極が切断されにくいＧａＮ系半導体素子を提供する。【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６が積層されており、ｐ型ＧａＮ系チャネル層６の上には、リッジ部Ａとリッジ部Ｂと２つのリッジ部を有するｎ型ＧａＮソース層８が形成されている。絶縁膜の上に形成されたゲート電極９の長手方向が、ｐ型ＧａＮ系チャネル層６のｍ面に沿って形成されている。【選択図】        図１
2008072042.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、
ゲート電極の長手方向が、前記チャネル層のｍ面に沿って形成されていることを特徴とするＧａＮ系半導体素子。
【請求項２】
前記ゲート電極は、屈曲部を有することを特徴とする請求項１記載のＧａＮ系半導体素子。
【請求項３】
前記屈曲部は、曲線形状を有することを特徴とする請求項２記載のＧａＮ系半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流が得られるパワートランジスタ等の半導体増幅素子等に用いられるＧａＮ系半導体素子に関する。
【背景技術】
【０００２】
ＧａＮやＡｌＧａＮ等のＧａＮ系III−Ｖ族化合物半導体をチャネル層に用いたＭＯＳ型ＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）等は、ＳｉやＧａＡｓ等を用いたＭＯＳ型ＦＥＴ、ＨＥＭＴに比べ、動作時のオン抵抗が１桁以上も小さく、高耐圧で高温動作や大電流動作が可能となるデバイスとして注目されている。
【０００３】
上記ＧａＮ系半導体素子は、例えば、図９に示すように、半絶縁性のサファイア基板５１上に、ＧａＮバッファ層５２、アンドープＧａＮ層５３、ｎ＋型ＧａＮドレイン層５４、ｎ−型ＧａＮ層５、ｐ型ＧａＮチャネル層５６が積層されており、ｐ型ＧａＮチャネル層５６の上には、ストライプ状のリッジ形状を有するｎ型ＧａＮソース層５７が形成されている。また、ｎ型ＧａＮソース層５７のリッジ形状の全面とｐ型ＧａＮチャネル層５６の表面の一部に渡ってソース電極６０が形成されている。
【０００４】
他方、ｐ型ＧａＮチャネル層５６表面に積層された絶縁膜５８上にゲート電極５９が形成され、メサエッチングされたｎ＋型ＧａＮドレイン層５４の露出した表面にドレイン電極６１が形成されている。
【特許文献１】特開２００４−２６０１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記従来のＧａＮ系半導体素子では、以下のような問題が発生する。図６は、ウルツ鉱型の単結晶の構造を示しており、面方位等が示されている。サファイアの結晶構造は、図６のように六方晶系の結晶構造で表される。図９のようにサファイア基板上にＧａＮ系半導体層を積層する場合には、通常、サファイア基板のｃ面（０００１）が用いられ、（０００１）方位のサファイア基板上に積層したＧａＮ系半導体は、（０００１）方位のウルツ鉱型の結晶構造（図６の結晶構造）を持ち、Ｇａのカチオン元素が成長表面方向になる結晶極性（ｃ軸方向に成長）を有している。したがって、サファイア基板のｃ面（０００１）に積層されたＧａＮ系半導体層は、すべてｃ面が成長表面方向となる。
【０００６】
ところで、図６に示すように、単結晶の柱面であるｍ面（１０−１０）は、個々の単結晶の構造を構成する基本的な面であり、結晶に亀裂が生じる場合には、ｍ面に沿って割れが生じやすい。したがって、ウエハにクラックが生じると、ｍ面に沿って亀裂が走り、この亀裂が素子に設けられている電極を切断する場合がある。
【０００７】
図９に示すように、ゲート電極５９は、絶縁膜５８の上に形成されているために、ゲート容量を有するが、このゲート容量が大きくなると、ゲート電極５９にオン−オフの切り替え電圧を与えても、素子のオン−オフの切り替えに時間がかかり、また、ゲート容量の増大によって消費電力が大きくなってしまうので、通常、ゲート電極５９の面積は極力小さくするようにしている。そのため、ゲート電極５９は、配線幅を細くしてストライプ状に設けられており、ストライプ状に延びた方向をほぼ直角方向に横切る切断力には弱い。
【０００８】
上述したように、ｐ型ＧａＮチャネル層５６はｃ面が成長表面方向であるので、ｍ面の方向がゲート電極５９のストライプ状に延びた方向に対して、ほぼ直角方向に揃っている場合があり、このような場合に、ｐ型ＧａＮチャネル層５６にクラックが生じると、ｍ面に沿って亀裂が走るため、ゲート電極５９の短手方向は切断されやすくなり、切断されると電流が流れなくなるという問題があった。
【０００９】
本発明は、上述した課題を解決するために創案されたものであり、ウエハにクラックが生じても、ゲート電極が切断されにくいＧａＮ系半導体素子を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１記載の発明は、ＧａＮ系半導体からなるチャネル層と、前記チャネル層を挟んで配置されたソース層及びドレイン層を備えたＧａＮ系半導体素子であって、ゲート電極の長手方向が、前記チャネル層のｍ面に沿って形成されていることを特徴とするＧａＮ系半導体素子である。
【００１１】
また、請求項２記載の発明は、前記ゲート電極は、屈曲部を有することを特徴とする請求項１記載のＧａＮ系半導体素子である。
【００１２】
また、請求項３記載の発明は、前記屈曲部は、曲線形状を有することを特徴とする請求項２記載のＧａＮ系半導体素子である。
【発明の効果】
【００１３】
本発明によれば、チャネル層のｍ面に沿って、ゲート電極の長手方向を形成するようにしているので、ＧａＮ系半導体結晶のｍ面に沿って亀裂が生じても、強度が強い長手方向の切断は発生しにくく、ゲート電極の切断を防止することができる。
【００１４】
また、ゲート電極が折れ曲がった形状となるように形成されている場合には、その屈曲部が曲線形状を有するようにして、角を形成しないようにすることで、電界の集中を防ぎ、短絡を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の一実施形態を説明する。図１は本発明のＧａＮ系半導体素子の断面構造を示し、図２又は図３は、リッジ部Ａ、Ｂのリッジ形状が異なる例を示すもので、図１のＧａＮ系半導体素子を上から見た上面図である。
【００１６】
本発明のＧａＮ系半導体素子は、六方晶化合物半導体であるIII−Ｖ族ＧａＮ系半導体が用いられており、上記III−Ｖ族ＧａＮ系半導体は、４元混晶系のＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１）で表される。また、図１はＮＰＮ構造の例を示すが、本発明は、ＰＮＰ構造にも適用することができる。
【００１７】
サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６が積層されており、ｐ型ＧａＮ系チャネル層６の上には、リッジ形状を有するｎ型ＧａＮソース層８が形成されている。また、ｎ型ＧａＮソース層８は、リッジ部Ａとリッジ部Ｂと２つのリッジ部を有し、このリッジ部Ａとリッジ部Ｂの上面から側面にかけて、さらにリッジ部Ａ、Ｂ間のｐ型ＧａＮ系チャネル層６の表面に渡ってソース電極１０が形成されている。絶縁物からなる選択成長用マスク７がリッジ部Ａ及びＢを挟むようにして形成されており、選択成長用マスク７の上にゲート電極９が形成されている。
【００１８】
前述したように、ＧａＮ系半導体結晶の成長には、通常、サファイア基板１のｃ面（０００１）が用いられ、（０００１）方位のサファイア基板上に積層したＧａＮ系半導体は、（０００１）方位のウルツ鉱型の結晶構造（図６の結晶構造）を持ち、サファイア基板のｃ面（０００１）に積層されたＧａＮ系半導体層は、すべてｃ面が成長表面方向となる。したがって、ＧａＮバッファ層２〜ｐ型ＧａＮ系チャネル層６までは、すべて積層方向がｃ軸方向となり、成長面はｃ面となっている。
【００１９】
また、メサエッチングされて形成された溝内部において、露出したｎ＋型ＧａＮドレイン層４にはドレイン電極１２が形成されており、ドレイン電極１２によってリークが発生しないように、ｐ型ＧａＮ系チャネル層６からｎ−型ＧａＮ層５とｎ＋型ＧａＮドレイン層４の側面の一部にかけて絶縁膜１１が設けられている。後述するように、ｎ型ＧａＮソース層８は選択成長によって形成されるが、そのときに用いられる選択成長用マスク７をゲート電極９のための絶縁膜として使用する。
【００２０】
選択成長用マスク７には、ＳｉＯ２、Ｓｉ３Ｎ４、ＺｒＯ２、Ａｌ２Ｏ３等の透明絶縁物が用いられる。また、ｐ型ＧａＮ系チャネル層６としてはｐ型ＧａＮ層、あるいは、ｐ型ＡｌＧａＮ層の上にｐ型ＧａＮ層を積層したもの等が用いられる。ｎ型のドーパントにはＳｉが、ｐ型のドーパントにはＭｇが用いられる。
【００２１】
ｎ＋型ＧａＮドレイン層４は、ドレイン電極１２とのオーミック接触を取るために、例えば、キャリア濃度が１×１０１８ｃｍ−３となるように不純物Ｓｉがドーピングされており、ｎ−型ＧａＮ層５は、ｎ型層とｐ型層との接合界面でのエネルギー障壁を下げて電流を流れやすくするために設けられる中間層であり、１×１０１７ｃｍ−３となるように不純物Ｓｉがドーピングされている。また、ｐ型ＧａＮ系チャネル層６は、ゲート電極に電圧がかからない状態で素子がオンとならないように、キャリア濃度を高めておく必要があり、例えば、キャリア濃度４×１０１６〜１×１０１８ｃｍ−３となるように不純物Ｍｇがドーピングされている。
【００２２】
ソース電極１０、ドレイン電極１２には、ＴａＳｉ／Ａｕからなる多層金属膜等が、ゲート電極にはＮｉ／Ａｕからなる多層金属膜等が用いられる。
【００２３】
ところで、サファイア基板等の成長用基板とＧａＮとでは、格子定数が異なるため、成長用基板上に成長させたＧａＮ系半導体層においては、基板から上下方向に伸びる転位（格子欠陥）が存在している。このような転位を低減する方法として、選択横方向成長（ＥＬＯ：Epitaxial Lateral Overgrowth）が良く知られている。本発明では、上記選択成長を用いている。
【００２４】
誘電体マスク等による選択成長用マスク７でｐ型ＧａＮ系チャネル層６を覆うことにより、最初に選択成長用マスク７の開口部から成長が起こり（選択成長）、その後選択成長用マスク７の上にも成長層が拡がることで横方向に結晶成長が形成される。
【００２５】
したがって、選択成長用マスク７には、結晶成長を行うための開口部が必要であり、マスクの形状によって、選択成長により形成されたｎ型ＧａＮソース層８の形状も異なることになる。この選択成長用マスクのパターン例を図４、５に示す。図４、５において、網目掛けされている領域は、選択成長用マスクを表す。
【００２６】
図４は、中央マスク部７ｂがストライプ状にパターニングされており、その両側に平行してストライプ状の開口部７ａが設けられたものである。この開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、２つのストライプ状のリッジ部を有する形状となる。
【００２７】
図４の選択成長用マスクを用いた場合の選択成長用マスク７〜ソース電極１０までの積層形状を示すのが図２である。図中のＭは、選択成長用マスクのうち中央マスク部７ｂが除去された領域を示す。領域Ｍを挟んで形成されているリッジ部Ａとリッジ部Ｂとは並行してストライプ状に延びており、ゲート電極９についてもストライプ状に形成されている。
【００２８】
この場合、ゲート電極９の最も細い領域が強度的に弱くなるので、切断されやすい方向は、ゲート電極９の短手方向となるＬ１の方向であり、最も切断されにくい方向は、ゲート電極９の長手方向となるＬ２の方向である。したがって、図２の場合には、ｐ型ＧａＮ系チャネル層６の結晶のｍ面に沿って、ゲート電極９の長手方向を形成するようにしておくことで（例えば、図６のｍ１方向と図２のＬ２方向とを平行にする）、クラックによるゲート電極９の切断を防ぐことができる。ｍ面の方向は、他にも存在するが、図６からもわかるように、各ｍ面の方向は１２０度の角度を保って交差しているので、他のｍ面の方向は、Ｌ１方向とは一致せず、切断されにくくなる。
【００２９】
一方、図５は、六角形の中央マスク部７ｂを中心として、同心角状に開口部７ａを設けたパターンである。したがって、開口部７ａも六角形となる。この開口部７ａから結晶成長を行わせると、形成されるエピタキシャル層は、六角形状に連なったリッジ部を有する形状となる。この状態を示すのが、図３である。図中のＭは、選択成長用マスク７のうち中央マスク部７ｂが除去された領域を示す。領域Ｍを挟んで形成されているリッジ部Ａとリッジ部Ｂとは環状に連なっており、ゲート電極９も六角形状となっている。
【００３０】
このゲート電極の強度が最も弱い部分は、パターン幅の最も狭い方向であり、ゲート電極９の短手方向となるＬ３の方向である。他方、最も強度が強い部分は、ゲート電極９の長手方向となるＬ４の方向である。したがって、図５の場合には、ｐ型ＧａＮ系チャネル層６の結晶のｍ面の方向に沿ってゲート電極９の長手方向を形成するようにしておくことで（例えば、図６のｍ１方向と図２のＬ４方向とを平行にする）、クラックによるゲート電極９の切断を防ぐことができる。ｍ面の方向は、他にも存在するが、図６からもわかるように、各ｍ面の方向は１２０度の角度を保って交差しているので、他のｍ面の方向は、Ｌ３方向とは一致せず、切断されにくくなる。
【００３１】
次に、図１、２に示されるＧａＮ系半導体素子の製造方法について述べる。製造方法としては、主としてＭＯＣＶＤ法（有機金属気相成長法）を用いる。まず、ＭＯＣＶＤ装置内に、サファイア基板１を搬送し、その上に、ＧａＮバッファ層２を６００〜７００℃の低温で成長させる。その後、１０００℃以上に基板温度を上げてＧａＮバッファ層２上にアンドープＧａＮ層３、ｎ＋型ＧａＮドレイン層４、ｎ−型ＧａＮ層５、ｐ型ＧａＮ系チャネル層６を順にエピタキシャル成長させる。ｐ型ＧａＮ系チャネル層６は、ｐ型ＧａＮ層としても良いし、ｐ型ＡｌＧａＮ層の上にｐ型ＧａＮ層を積層した多層構造としても良い。
【００３２】
例えば、ＧａＮ層を作製する場合は、キャリアガスの水素又は窒素とともに、Ｇａ原子の原料ガスであるトリメチルガリウム（ＴＭＧａ）、および、窒素原子の原料ガスであるアンモニア（ＮＨ３）を用いた。ｎ型ＧａＮとする場合には、ｎ型のドーパントガスとしてのシラン（ＳｉＨ４）等、ｐ型ＧａＮとする場合には、ｐ型のドーパントガスとしてのＣＰ２Ｍｇ（シクロペンタジエチルマグネシウム）等を上記反応ガスに加える。ＡｌＧａＮ層を作製する場合は、ＴＭＧａ、ＮＨ３にトリメチルアルミニウム（ＴＭＡ）を加える。
【００３３】
このようにして各半導体層の成分に対応する反応ガス、ｎ型、ｐ型にする場合のドーパントガスを供給して、最適な成長温度に変化させて順次結晶成長させることにより、所定の組成で、所定の導電型の半導体層を、必要な厚さに形成した。不純物のドーピング濃度は、それぞれの原料ガスの流量によって制御した。
【００３４】
次に、積層されたウエハをＭＯＣＶＤ装置から取り出して、選択成長用マスクをＣＶＤ、プラズマＣＶＤ、スパッタ等によりｐ型ＧａＮ系チャネル層６上に積層し、選択成長用マスク上にレジストを所定形状にパターニングした後、エッチングにより選択成長用マスクの全体形状を形成するとともに、選択的にエッチング除去して開口部を形成し、その後、レジストを除去する。このとき、レジスト形状は、選択成長用マスクの開口部、例えば図４、５における開口部７ａの長手方向がｐ型ＧａＮ系チャネル層６のｍ面と平行になるようにパターニングする。
【００３５】
選択成長用マスク７の開口部は、図１、２、３では、ｎ型ＧａＮソース層８が形成されている領域にほぼ一致し、選択成長用マスクが除去された領域Ｍが、中央マスク部に相当し、ここを中心として、図２ではストライプ状に、図３では同心角状に開口部を設けたパターンとなる。この開口部から結晶成長を行わせると、形成されるエピタキシャル層は、リッジ部を有する形状となる。
【００３６】
次に、再び、ＭＯＣＶＤ装置内で結晶成長を開始し、選択成長用マスク７の開口部から結晶成長が行われる選択成長により、ｎ型ＧａＮソース層８が形成される。ｎ型ＧａＮソース層８は、リッジ部Ａ、リッジ部Ｂと左右にリッジ形状を有する構造となる。より具体的には、選択成長用マスクのパターン形状により、図２や図３に示す形状が形成される。
【００３７】
その後、リッジ部Ａ、Ｂに挟まれた中央の窪みに存在する選択成長用マスクをフッ酸（ＨＦ）系溶液等を用いたウエットエッチングにより、剥離除去する。このときの剥離除去された領域を示すのが、図２、３に表された領域Ｍである。
【００３８】
次に、ソース電極１０を蒸着、スパッタ等により、ｎ型ＧａＮソース層８における左右のリッジ部側面と選択成長用マスクが除去されたｐ型ＧａＮ系チャネル層６表面に渡って形成する。また、残された選択成長用マスク７の上にゲート電極９を蒸着、スパッタ等により形成する。
【００３９】
ソース電極１０は、ｎ型ＧａＮソース層８で形成されているリッジ部の内側側面とリッジ部上面の一部、選択成長用マスクが除去された領域に渡って形成されている。図２の構成の場合には、ソース電極１０、ｎ型ＧａＮソース層８、ゲート電極９、選択成長用マスク７等は、上から見てストライプ状に形成されており、図３の構成の場合には、ソース電極１０、ｎ型ＧａＮソース層８、ゲート電極９、選択成長用マスク７等は、上から見て同心角状に形成される。
【００４０】
次に、メサエッチングを行って、ｐ型ＧａＮ系チャネル層６からｎ＋型ＧａＮドレイン層４にかけて溝部分を形成し、ｎ＋型ＧａＮドレイン層４を露出させ、ＳｉＯ２等の絶縁膜１１をＣＶＤ、プラズマＣＶＤ、スパッタ等でメサエッチングによって形成された溝部分に積層し、露出したｎ＋型ＧａＮドレイン層４の表面と側面の一部を残して、レジストで覆い、エッチングを行って絶縁膜１１の一部（レジストで覆われていない部分）を除去し、絶縁膜１１が除去された領域にドレイン電極１２を蒸着、スパッタ等で形成する。このようにして、図１に示すＧａＮ系半導体素子が完成する。
【００４１】
上記実施例では、選択成長を用いたＧａＮ系半導体素子について述べたが、本発明は、図９に示す従来のＧａＮ系半導体素子構造にも適用できることは明らかであり、ｐ型ＧａＮ系チャネル層のｍ面に沿ってゲート電極の長手方向を形成するようにすれば良い。
【００４２】
次に、図３のように、ゲート電極９が、環状に形成されており、屈曲部を有する場合について、他の実施例を説明する。図３では、六角形状のゲート電極が形成されており、その屈曲部は、ちょうど電極が折れ曲がっている部分に相当し、６箇所存在する。図３では６箇所の屈曲部は、すべて角によって形成されており、ゲート電極９に電圧を印加した場合、角には電界が集中するので、絶縁膜である選択成長用マスク７を越えてチャネル層６と短絡が発生しやすい。
【００４３】
そこで、この問題を解消するために、図７のようにゲート電極９の屈曲部に、例えば弧状等で構成された曲線形状を有する構造とした。９ａはゲート電極９の屈曲部における曲線部を示す。曲線部９ａは、ゲート電極９における６箇所の屈曲部すべての内側に形成されており、丸みを持たせているので、電界の集中を防ぐことができ、短絡を防止することができる。
【００４４】
一方、図８は、ゲート電極９の屈曲部の外側に丸みを持たせた例を示す。ゲート電極９は、全体として六角形状に形成されているが、ゲート電極９の屈曲部の外側には曲線部９ｂが形成されており、６箇所の屈曲部すべてに曲線部９ｂが形成されている。このように、屈曲部の外側が曲線形状となるように構成しても、電界の集中を防ぐことができ、短絡を防止することができる。
【００４５】
以上のゲート電極の例では、六角形状について述べたが、六角形以外の多角形や、環状に形成されていなくても、屈曲部が少なくとも１箇所有って角を有する形状であれば、図７、８のように、屈曲部を曲線形状として、丸みを持たせることにより、電界の集中を防ぐことができる。
【図面の簡単な説明】
【００４６】
【図１】本発明のＧａＮ系半導体素子の断面構造を示す図である。
【図２】図１のＧａＮ系半導体素子を上面から見た図である。
【図３】図１のＧａＮ系半導体素子を上面から見た他の形状を示す図である。
【図４】選択成長用マスクのパターン例を示す図である。
【図５】選択成長用マスクのパターン例を示す図である。
【図６】ウルツ鉱型の単結晶の構造を示す図である。
【図７】屈曲部に曲線形状を有するゲート電極の一例を示す図である。
【図８】屈曲部に曲線形状を有するゲート電極の一例を示す図である。
【図９】従来のＧａＮ系半導体素子の断面構造を示す図である。
【符号の説明】
【００４７】
１    サファイア基板
２    ＧａＮバッファ層
３    アンドープＧａＮ層
４    ｎ＋型ＧａＮドレイン層
５    ｎ−型ＧａＮ層
６    ｐ型ＧａＮ系チャネル層
７    選択成長用マスク
８    ｎ型ＧａＮソース層
９    ゲート電極
１０  ソース電極
１１  絶縁膜
【図１】
2008072042.tif 000003
【図２】
2008072042.tif 000004
【図３】
2008072042.tif 000005
【図４】
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【図５】
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【図６】
2008072042.tif 000008
【図７】
2008072042.tif 000009
【図８】
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【図９】
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