(57)【要約】【課題】オーバードライブによるノイズの発生を抑制することにより、データ反転による誤動作を防止しつつ、高速なセンス動作を実現可能な半導体記憶装置を提供する。【解決手段】センスアンプＳＡに高位側書き込み電位ＶＡＲＹ及び低位側書き込み電位ＶＳＳＡをそれぞれ供給するトランジスタ１１，１２と、センスアンプＳＡにオーバードライブ電位ＶＯＤを供給するオーバードライブトランジスタ１３と、トランジスタ１３のゲート−ソース間電圧を段階的に変化させる制御回路１００とを備える。このように、オーバードライブ電位への引き上げを急激に行うのではなく、段階的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減され、データ反転による誤動作が防止される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、
前記センスアンプに前記高位側書き込み電位を供給する第１のドライバトランジスタと、
前記センスアンプに前記低位側書き込み電位を供給する第２のドライバトランジスタと、
前記センスアンプに前記高位側書き込み電位よりも高いオーバードライブ電位を供給するオーバードライブトランジスタと、
前記第１のドライバトランジスタ、前記第２のドライバトランジスタ及び前記オーバードライブトランジスタの動作を制御する制御回路とを備え、
前記制御回路は、前記オーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させること特徴とする半導体記憶装置。
【請求項２】
前記オーバードライブトランジスタは、前記オーバードライブ電位が供給される配線と前記センスアンプとの間に接続されており、
前記制御回路は、前記オーバードライブトランジスタのゲート電位を段階的又は連続的に変化させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、出力が前記オーバードライブトランジスタのゲートに接続されたドライバ回路と、前記ドライバ回路の電源電圧を段階的又は連続的に変化させる手段とを含んでいることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記手段は、前記ドライバ回路の少なくとも一方の電源電位を段階的に切り替える切り替え回路を含み、これにより前記オーバードライブトランジスタのゲート電位を段階的に変化させることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記手段は、前記ドライバ回路と少なくとも一方の電源電位が供給される配線との間に接続された抵抗を含み、これにより前記オーバードライブトランジスタのゲート電位を連続的に変化させることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記オーバードライブトランジスタは、一端が前記センスアンプに接続されており、
前記制御回路は、前記オーバードライブトランジスタの他端の電位を段階的又は連続的に変化させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記オーバードライブ電位が供給される配線と前記オーバードライブトランジスタとの間に接続された第１の電源供給トランジスタと、前記オーバードライブ電位よりも低い補助電位が供給される配線と前記オーバードライブトランジスタとの間に接続された第２の電源供給トランジスタを含み、前記第１の電源供給トランジスタに先立って前記第２の電源供給トランジスタをオンさせることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記補助電位は、前記高位側書き込み電位よりも高い電位であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路は、前記第２のドライバトランジスタ、前記オーバードライブトランジスタ及び前記第１のドライバトランジスタの順にオンさせることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、
前記高位側書き込み電位、前記高位側書き込み電位よりも高いオーバードライブ電位、並びに、前記オーバードライブ電位よりも低い補助電位を受け、前記高位側駆動配線に対して、前記補助電位、前記オーバードライブ電位及び前記高位側書き込み電位をこの順に印加する手段と、
前記低位側書き込み電位を受け、前記低位側駆動配線に対して前記低位側書き込み電位を印加する手段とを備えることを特徴とする半導体記憶装置。
【請求項１１】
前記補助電位は、前記高位側書き込み電位よりも高い電位であることを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、センス動作が高速化された半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、メモリセルから読み出された微小信号を増幅するために、ビット線対ごとにセンスアンプが設けられている。センスアンプは、一方のビット線を高位側書き込み電位（ハイレベル）まで引き上げ、他方のビット線を低位側書き込み電位（ローレベル）まで引き下げる必要があることから、活性化時において高位側書き込み電位及び低位側書き込み電位が供給される構造を有している。
【０００３】
近年においては、一方のビット線をより高速に高位側書き込み電位まで引き上げるため、オーバードライブ方式が用いられることがある（特許文献１〜３参照）。オーバードライブ方式とは、センス動作の初期において、高位側書き込み電位よりも高いオーバードライブ電位をセンスアンプに供給する方式であり、これを採用することによりセンス動作を高速化することができる。
【０００４】
しかしながら、オーバードライブを行うと、低位側書き込み電位まで引き下げられる他のビット線にノイズが重畳しやすくなる。つまり、図９に示すように、物理的に隣り合うビット線Ｂｉ，Ｂｉ＋１の一方が高位側書き込み電位（ハイレベル）に駆動され、他方が低位側書き込み電位（ローレベル）に駆動されるケースを想定すると、ビット線Ｂｉがオーバードライブ電位へ引き上げられる際、ビット線間容量Ｃ１を介して隣接するビット線Ｂｉ＋１の電位が引き上げられてしまう。その他、ビット線間には、非選択状態である多数のワード線Ｗｘを介した容量Ｃ２や、基板を介した容量Ｃ３なども存在するため、ビット線Ｂｉ＋１の信号量が不足している場合にはデータが反転するおそれが生じる。
【０００５】
このような問題を解決するためには、オーバードライブを行うためのトランジスタ（オーバードライブトランジスタ）の駆動能力を小さく設計すればよいが、この場合には、オーバードライブ方式による効果が大幅に低減し、センス動作の十分な高速化が図れないという問題が生じる。
【特許文献１】特開２００５−２２２５８０号公報
【特許文献２】特開２００１−３５１６４号公報
【特許文献３】特開平１０−２６９７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、オーバードライブ方式を採用するとセンス動作を高速ができる反面、場合によっては、他のビット線のデータを反転させてしまうことがあった。本発明は、このような問題を解決すべくなされたものであって、オーバードライブによるノイズの発生を抑制することにより、データ反転による誤動作を防止しつつ、高速なセンス動作を実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、一対のビット線の一方に高位側書き込み電位を供給し、他方に低位側書き込み電位を供給するセンスアンプと、センスアンプに高位側書き込み電位を供給する第１のドライバトランジスタと、センスアンプに低位側書き込み電位を供給する第２のドライバトランジスタと、センスアンプに高位側書き込み電位よりも高いオーバードライブ電位を供給するオーバードライブトランジスタと、第１のドライバトランジスタ、第２のドライバトランジスタ及びオーバードライブトランジスタの動作を制御する制御回路とを備え、制御回路はオーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させること特徴とする。
【０００８】
本発明によれば、オーバードライブトランジスタのゲート−ソース間電圧及びゲート−ドレイン間電圧の少なくとも一方を段階的又は連続的に変化させていることから、オーバードライブトランジスタによる駆動も段階的又は連続的に行われる。つまり、オーバードライブ電位への引き上げを急激に行うのではなく、段階的又は連続的に引き上げを行っていることから、寄生容量を介して他のビット線に与える影響が低減される。しかも、オーバードライブトランジスタの駆動能力が段階的又は連続的に上昇することから、始めからオーバードライブトランジスタの駆動能力を小さく設定した場合と比べて、高速なセンス動作を行うことが可能となる。
【０００９】
このような制御を可能とするためには、例えば、オーバードライブトランジスタを駆動するドライバ回路の電源電圧を段階的又は連続的に変化させればよい。ドライバ回路の電源電圧を段階的に変化させるためには、ドライバ回路の少なくとも一方の電源電位を段階的に切り替える切り替え回路を設ければよく、ドライバ回路の電源電圧を連続的に変化させるためには、ドライバ回路と少なくとも一方の電源電位が供給される配線との間に抵抗を接続すればよい。
【００１０】
或いは、オーバードライブ電位が供給される配線とオーバードライブトランジスタとの間に接続された第１の電源供給トランジスタと、オーバードライブ電位よりも低い補助電位が供給される配線とオーバードライブトランジスタとの間に接続された第２の電源供給トランジスタを用い、第１の電源供給トランジスタに先立って第２の電源供給トランジスタをオンさせても構わない。
【００１１】
本発明においてオーバードライブトランジスタの導電型は、Ｐチャンネル型であっても構わないし、Ｎチャンネル型であっても構わない。
【発明の効果】
【００１２】
このように、本発明によれば、オーバードライブによるノイズの発生が抑制されることから、データの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい第１の実施形態による半導体記憶装置の主要部を示す回路図である。
【００１５】
本実施形態による半導体記憶装置は一例としてＤＲＡＭであり、図１に示すように、ビット線ＢＬとワード線ＷＬ０との交点、並びに、ビット線／ＢＬとワード線ＷＬ１との交点には、それぞれメモリセルＭＣが配置されている。ビット線ＢＬとビット線／ＢＬは対を成し、センスアンプＳＡによってこれら一対のビット線ＢＬ，／ＢＬの一方に高位側書き込み電位が供給され、他方に低位側書き込み電位が供給される。当然ながら、実際にはこれ以外のビット線及びワード線も多数設けられ、対応する交点にメモリセルがそれぞれ配置されているが、図１ではこれらを省略してある。
【００１６】
メモリセルＭＣは、図２に示すように、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するワード線ＷＬ０に接続されている。これにより、ワード線ＷＬ０がハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。ワード線の選択は、図１に示すロウデコーダＸＤＥＣによって行われ、ロウアドレスＡＤＤの値に応じて所定のワード線がハイレベルとなる。
【００１７】
メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣに高位側書き込み電位又は低位側書き込み電位を供給する。後述するように、本実施形態では高位側書き込み電位をＶＡＲＹと表記し、例えば１．４Ｖに設定される。また、低位側書き込み電位をＶＳＳＡと表記し、例えば０Ｖ（接地電位）に設定される。
【００１８】
一方、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２（例えば０．７Ｖ、以下単に「ＶＡＲＹ／２」と表記する）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位が書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣに低位側書き込み電位が書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。
【００１９】
このようなデータの書き込み及びデータの読み出しに伴うビット線ＢＬの駆動は、センスアンプＳＡによって行われる。
【００２０】
図１に示すように、センスアンプＳＡは４つのノードａ，ｂ，ｃ，ｄを備えている。これらノードのうちａ及びｂは電源ノードであり、それぞれ高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに接続されている。一方、ｃ及びｄは信号ノードであり、それぞれビット線ＢＬ，／ＢＬに接続されている。
【００２１】
図３は、センスアンプＳＡの回路図である。
【００２２】
図３に示すように、センスアンプＳＡは、ＰチャンネルＭＯＳトランジスタ１１１，１１２とＮチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。ＰチャンネルＭＯＳトランジスタ１１１とＮチャンネルＭＯＳトランジスタ１１３は、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、ＰチャンネルＭＯＳトランジスタ１１２とＮチャンネルＭＯＳトランジスタ１１４も、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。
【００２３】
このようなフリップフロップ構造により、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに所定の電位が供給されている状態においてビット線対ＢＬ，／ＢＬに電位差が生じると、ビット線対の一方には高位側駆動配線ＳＡＰの電位が供給され、ビット線対の他方には低位側駆動配線ＳＡＮの電位が供給されることになる。後述するように、本実施形態では、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給され、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給される。さらに、センス動作の初期においては、高位側駆動配線ＳＡＰに高位側書き込み電位ＶＡＲＹよりも高いオーバードライブ電位ＶＯＤが一時的に供給される。
【００２４】
図１に戻って、センスアンプＳＡを駆動する各種回路について説明する。
【００２５】
図１に示すように、高位側駆動配線ＳＡＰを駆動する回路は、高位側書き込み電位ＶＡＲＹを供給するドライバトランジスタ１１と、オーバードライブ電位ＶＯＤを供給するオーバードライブトランジスタ１３によって構成されている。また、低位側駆動配線ＳＡＮを駆動する回路は、低位側書き込み電位ＶＳＳＡを供給するドライバトランジスタ１２である。これらトランジスタ１１〜１３の動作は、制御回路１００によって制御される。制御回路１００は、後述するタイミング制御部１０、ドライバ回路２０及び切り替え回路３０を含んでいる。
【００２６】
上述したように、オーバードライブ電位ＶＯＤは、高位側書き込み電位ＶＡＲＹよりも高い電位（例えば１．８Ｖ）であり、センス動作の初期において一時的に供給される。本実施形態では、ドライバトランジスタ１１についてはＮチャンネル型ＭＯＳトランジスタが用いられており、オーバードライブトランジスタ１３についてはＰチャンネル型ＭＯＳトランジスタが用いられているが、本発明においてこれらトランジスタの導電型がこれに限定されるものではない。
【００２７】
ドライバトランジスタ１１は、高位側書き込み電位ＶＡＲＹが供給される配線と高位側駆動配線ＳＡＰとの間に接続されており、そのゲートには、タイミング制御部１０からの活性化信号ＡＣＴ４が供給される。したがって、ドライバトランジスタ１１がオンすると、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給されることになる。
【００２８】
一方、オーバードライブトランジスタ１３は、オーバードライブ電位ＶＯＤが供給される配線と高位側駆動配線ＳＡＰとの間に接続されており、そのゲートには、タイミング制御部１０からの活性化信号ＡＣＴ２がドライバ回路２０を介して供給される。ドライバ回路２０は、オーバードライブトランジスタ１３を駆動するための回路であり、したがって、実際にはドライバ回路２０の出力信号ＡＣＴ２ａがオーバードライブトランジスタ１３のゲートに供給されることになる。オーバードライブトランジスタ１３がオンすると、高位側駆動配線ＳＡＰにはオーバードライブ電位ＶＯＤが供給されることになるが、ドライバ回路２０の電源電圧はセンスアンプＳＡの活性化時において切り替えられるため、オーバードライブトランジスタ１３の駆動能力は段階的に変化する。
【００２９】
ドライバ回路２０の動作電圧は電源ノード２０ａ，２０ｂ間に供給され、電源ノード２０ａはオーバードライブ電位ＶＯＤに接続される一方、電源ノード２０ｂは切り替え回路３０に接続されている。
【００３０】
図１に示すように、切り替え回路３０は、ゲート電圧発生回路３１と、電源ノード２０ｂと接地電位ＶＳＳが供給される配線との間に接続されたトランジスタ３２と、電源ノード２０ｂとゲート電圧発生回路３１との間に接続されたトランジスタ３３と、インバータ３４とを備えている。
【００３１】
ゲート電圧発生回路３１は、接地電位ＶＳＳよりも高い中間ゲート電位ＶＳＧを発生する回路である。中間ゲート電位ＶＳＧのレベルとしては、オーバードライブ電位ＶＯＤとの差（ＶＯＤ−ＶＧＳ）がオーバードライブトランジスタ１３のしきい値電圧を超える範囲に設定されている。また、トランジスタ３２のゲートには、タイミング制御部１０からの活性化信号ＡＣＴ３が供給され、トランジスタ３３のゲートにはインバータ３４によって活性化信号ＡＣＴ３の反転信号が供給される。これにより、活性化信号ＡＣＴ３がハイレベルである期間においては、ドライバ回路２０の電源ノード２０ｂには接地電位ＶＳＳが供給され、活性化信号ＡＣＴ３がローレベルである期間においては、ドライバ回路２０の電源ノード２０ｂには中間ゲート電位ＶＳＧが供給されることになる。
【００３２】
一方、図１に示すように、低位側駆動配線ＳＡＮを駆動ドライバトランジスタ１２は、低位側書き込み電位ＶＳＳＡが供給される配線と低位側駆動配線ＳＡＮとの間に接続されており、そのゲートには、タイミング制御部１０からの活性化信号ＡＣＴ１が供給される。したがって、ドライバトランジスタ１１がオンすると、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給されることになる。
【００３３】
特に限定されるものではないが、低位側書き込み電位ＶＳＳＡは、半導体記憶装置の内部で生成される内部電位ではなく、外部端子を介して供給される電位であることが好ましい。これは、外部端子より供給される電位は、内部生成される電位と比べて負荷の増大による電位変動が少ないため、低位側書き込み電位ＶＳＳＡを外部端子から供給すれば、センス動作の開始時における低位側書き込み電位ＶＳＳＡの浮き上がりをある程度抑制することができるからである。具体的な電位については、接地電位ＶＳＳと同じに設定すればよい。
【００３４】
以上が本実施形態による半導体記憶装置の主要部の構成である。次に、本実施形態による半導体記憶装置の動作について説明する。
【００３５】
図４は、本実施形態による半導体記憶装置の動作を示す波形図である。
【００３６】
まず、時刻ｔ１０以前にビット線対ＢＬ，／ＢＬをＶＡＲＹ／２にプリチャージしておく。そして、時刻ｔ１０においてロウアドレスＡＤＤが所定の値となると、これに対応するワード線ＷＬ０が立ち上がる。活性化されたワード線ＷＬ０のレベルは、オーバードライブ電位ＶＯＤよりもさらに高い電位（ＶＰＰ）まで高められる。これにより、メモリセルＭＣに含まれるセルトランジスタＴｒがオンするため、セルキャパシタＣとビット線ＢＬ（又はビット線／ＢＬ）とが短絡され、ビット線ＢＬ（又はビット線／ＢＬ）の電位が変化する。図４では、着目するビット線ＢＬが中間電位ＶＡＲＹ／２から僅かに上昇するケースを示している。
【００３７】
次に、時刻ｔ１１において活性化信号ＡＣＴ１をハイレベルに活性化させる。これによりドライバトランジスタ１２がオンするため、低位側駆動配線ＳＡＮは低位側書き込み電位ＶＳＳＡへと駆動される。これにより、センスアンプＳＡはセンス動作を開始する。但し、この時点では高位側駆動配線ＳＡＰが駆動されていないため、センスアンプＳＡはビット線対ＢＬ，／ＢＬの一方を引き下げることしかできず、他方を引き上げることはできない。このように、低位側駆動配線ＳＡＮを先に駆動しているのは、ＮチャンネルＭＯＳトランジスタに比べてＰチャンネルＭＯＳトランジスタの方が特性ばらつきが大きいため、センスアンプＳＡを構成する４つのトランジスタを全て同時に動作させると、センス動作が安定しないおそれがあるからである。
【００３８】
低位側駆動配線ＳＡＮの駆動がある程度進んだ後、時刻ｔ１２において活性化信号ＡＣＴ２をローレベルに活性化させる。この時、活性化信号ＡＣＴ３についてはローレベルに設定しておく。これによりオーバードライブトランジスタ１３がオンするため、高位側駆動配線ＳＡＰはオーバードライブ電位ＶＯＤへと駆動され、センス動作がさらに進む。つまり、センスアンプＳＡはビット線対ＢＬ，／ＢＬの一方を引き下げ、他方を引き上げる。
【００３９】
但し、この時点では、活性化信号ＡＣＴ３がローレベルであることから、切り替え回路３０内のトランジスタ３２はオフ、トランジスタ３３はオンとなっている。したがって、ドライバ回路２０の電源ノード２０ｂには、ゲート電圧発生回路３１によって生成された中間ゲート電圧ＶＳＧが供給されており、このためドライバ回路２０の出力信号ＡＣＴ２ａのレベルも中間ゲート電圧ＶＳＧとなる。つまり、オーバードライブトランジスタ１３のゲート−ソース間電圧は、ＶＯＤ−ＶＳＧとなる。上述の通り、中間ゲート電位ＶＳＧとオーバードライブ電位ＶＯＤとの差（ＶＯＤ−ＶＳＧ）は、オーバードライブトランジスタ１３のしきい値電圧を超えていることから、オーバードライブトランジスタ１３はオン状態となるものの、オーバードライブトランジスタ１３のゲートに接地電位ＶＳＳが供給されている場合と比べてゲート−ソース間電圧が小さいことから、オーバードライブトランジスタ１３のオン電流はある程度制限される。
【００４０】
このため、高位側駆動配線ＳＡＰの電位は、急激にオーバードライブ電位ＶＯＤまで引き上げられるのではなく、比較的緩やかに上昇する。したがって、寄生容量を介して隣接するビット線などに与える影響は十分に低減される。
【００４１】
高位側駆動配線ＳＡＰの駆動がある程度進んだ後、時刻ｔ１３において活性化信号ＡＣＴ３をハイレベルに変化させる。これにより、切り替え回路３０内のトランジスタ３２がオン、トランジスタ３３がオフとなることから、ドライバ回路２０の電源ノード２０ｂに与えられる電位は接地電位ＶＳＳに切り替わる。このため、ドライバ回路２０の出力信号ＡＣＴ２ａのレベルも接地電位ＶＳＳとなり、オーバードライブトランジスタ１３のゲート−ソース間電圧は、ＶＯＤ−ＶＳＳとなる。これにより、オーバードライブトランジスタ１３の駆動能力が高められる。その結果、高位側駆動配線ＳＡＰはオーバードライブ電位ＶＯＤへとより強力に駆動され、センス動作がさらに進む。
【００４２】
そして、時刻ｔ１４において活性化信号ＡＣＴ４をハイレベルに活性化させるとともに、活性化信号ＡＣＴ２をハイレベルに非活性化させる。これによりオーバードライブ動作が終了し、高位側駆動配線ＳＡＰは高位側書き込み電位ＶＡＲＹへと駆動されることになる。
【００４３】
このような動作により、最終的にセンスアンプＳＡは、ビット線対ＢＬ，／ＢＬの一方を低位側書き込み電位ＶＳＳＡまで引き下げ、他方を高位側書き込み電位ＶＡＲＹまで引き上げる。したがって、読み出しによって破壊されたメモリセルＭＣのデータがリストアされることになる。
【００４４】
以上説明したように、本実施形態によれば、オーバードライブトランジスタ１３のゲート−ソース間電圧を２段階に変化させ、これによって駆動能力を調整していることから、オーバードライブによるノイズの発生が抑制される。このため、ノイズによるデータの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
【００４５】
尚、オーバードライブトランジスタ１３の駆動能力を段階的に高める方法としては、駆動能力の異なる複数のオーバードライブトランジスタを並列接続し、これらを順次導通させる方法も考えられる。しかしながら、この方法では、設計時に駆動能力を調整しようとすると、トランジスタレベルにまで遡って設計変更を行う必要がある。この点、本実施形態では、中間ゲート電位ＶＳＧのレベルによって駆動能力の調整が可能であることから、上層配線のマスクパターンを若干変更するだけで済む。このため、設計時における駆動能力の調整を容易に行うことが可能となる。
【００４６】
次に、本発明の好ましい第２の実施形態について説明する。
【００４７】
図５は、本発明の好ましい第２の実施形態による半導体記憶装置の主要部を示す回路図である。
【００４８】
本実施形態による半導体記憶装置は、制御回路１００に含まれる切り替え回路３０が抵抗４０に置き換えられている点において、上述した第１の実施形態による半導体記憶装置と相違する。その他の点については、第１の実施形態による半導体記憶装置と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４９】
図５に示すように、本実施形態において用いられる抵抗４０は、ドライバ回路２０の電源ノード２０ｂと接地電位ＶＳＳが供給される配線との間に接続されている。抵抗４０は、不可避的に生じる配線抵抗よりも十分に大きな値を有していれば、その構成については特に限定されない。したがって、高抵抗材料を用いて抵抗値を確保しても構わないし、配線パターンを蛇行させることにより抵抗値を確保しても構わない。さらには、電源ノード２０ｂと接地電位ＶＳＳが供給される配線とを接続する配線パターンを通常の配線パターンよりも十分に細く設計することによって、抵抗値を確保しても構わない。
【００５０】
図６は、本実施形態による半導体記憶装置の動作を示す波形図である。
【００５１】
図６に示すように、本実施形態では、時刻ｔ１２において活性化信号ＡＣＴ２がローレベルに活性化すると、ドライバ回路２０の出力信号ＡＣＴ２ａが接地電位ＶＳＳまで緩やかに低下する。出力信号ＡＣＴ２ａの低下速度は、抵抗４０の抵抗値によって調整することができる。
【００５２】
これにより、本実施形態においては、オーバードライブトランジスタ１３のゲート−ソース間電圧が連続的に変化することから、オーバードライブトランジスタ１３の駆動能力は徐々に高められることになる。したがって、上記実施形態と同様、オーバードライブによるノイズの発生が抑制される。
【００５３】
オーバードライブトランジスタ１３の駆動能力が変化するスピードは、抵抗４０の抵抗値によって調整可能である。したがって、例えば電源ノード２０ｂと接地電位ＶＳＳが供給される配線とを接続する配線パターンとして上位の配線層を用い、その一部を細くすることによって抵抗４０を付加した場合、上層配線のマスクパターンを若干変更するだけで、オーバードライブトランジスタ１３の駆動能力の変化スピードを調整することが可能となる。
【００５４】
次に、本発明の好ましい第３の実施形態について説明する。
【００５５】
図７は、本発明の好ましい第３の実施形態による半導体記憶装置の主要部を示す回路図である。
【００５６】
本実施形態による半導体記憶装置は、制御回路１００からドライバ回路２０及び切り替え回路３０が削除され、代わりに切り替え回路５０が設けられている点において、上述した第１の実施形態による半導体記憶装置と相違する。その他の点については、第１の実施形態による半導体記憶装置と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５７】
図７に示すように、本実施形態において用いられる切り替え回路５０は、オーバードライブ電位ＶＯＤが供給される配線とオーバードライブトランジスタ１３との間に接続された電源供給トランジスタ５１と、補助電位ＶＳが供給される配線とオーバードライブトランジスタ１３との間に接続された電源供給トランジスタ５２とを備えている。電源供給トランジスタ５１のゲートには、タイミング制御部１０からの活性化信号ＡＣＴ５が供給され、電源供給トランジスタ５２のゲートには、タイミング制御部１０からの活性化信号ＡＣＴ６が供給される。
【００５８】
補助電位ＶＳは、オーバードライブ電位ＶＯＤよりも低い電位であり、好ましくは高位側書き込み電位ＶＡＲＹよりも高い電位である。但し、補助電位ＶＳと高位側書き込み電位ＶＡＲＹとが同電位であっても構わない。
【００５９】
図８は、本実施形態による半導体記憶装置の動作を示す波形図である。
【００６０】
図８に示すように、本実施形態では、時刻ｔ１３以前において活性化信号ＡＣＴ５はハイレベル、活性化信号ＡＣＴ６はローレベルとなっている。したがって、時刻ｔ１３以前においては、オーバードライブトランジスタ１３のソースには補助電位ＶＳが与えられている。このため、時刻ｔ１２においてオーバードライブトランジスタ１３がオンすると、高位側駆動配線ＳＡＰは、オーバードライブトランジスタ１３を介して補助電位ＶＳに接続されることになる。上述の通り、補助電位ＶＳは、オーバードライブ電位ＶＯＤよりも低い電位であることから、高位側駆動配線ＳＡＰはある程度緩やかに駆動される。
【００６１】
そして、時刻ｔ１３になると活性化信号ＡＣＴ５はローレベル、活性化信号ＡＣＴ６はハイレベルに変化する。これにより、オーバードライブトランジスタ１３のソース電位はオーバードライブ電位ＶＯＤに切り替わり、高位側駆動配線ＳＡＰは、オーバードライブ電位ＶＯＤに駆動されることになる。その結果、高位側駆動配線ＳＡＰはより強力に駆動され、センス動作がさらに進む。
【００６２】
このように、本実施形態では、オーバードライブトランジスタ１３のソース電位を切り替えることにより、オーバードライブトランジスタ１３のゲート−ソース間電圧を２段階に変化させている。このような方法によっても、オーバードライブ動作の初期におけるノイズの発生が抑制されることから、ノイズによるデータの反転を防止しつつ、高速なセンス動作を実現することが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上記各実施形態では、本発明の対象がＤＲＡＭである場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、センスアンプを備えている限り、他の半導体記憶装置に適用することも可能である。
【００６５】
また、第１及び第３の実施形態では、オーバードライブトランジスタ１３のゲート−ソース間電圧を２段階に変化させているが、これを３段階以上に変化させても構わない。
【００６６】
さらに、第３の実施形態では、オーバードライブトランジスタ１３のソース電位を段階的に変化させているが、これを連続的に変化させても構わない。この場合、オーバードライブトランジスタ１３がオンした後、ソース電位が徐々に高くなるように構成すればよい。
【００６７】
さらに、第３の実施形態においては、オーバードライブトランジスタ１３を省略することも可能である。但し、第３の実施形態においてオーバードライブトランジスタ１３を省略すると、センスアンプ領域に高位側書き込み電位ＶＲＡＹ、オーバードライブ電位ＶＯＤ及び補助電位ＶＳを全て引き込む必要があるとともに、センスアンプ領域内に配置すべきトランジスタ数が増えてしまう。この点を考慮すれば、上記第３の実施形態のように構成することが好ましい。
【００６８】
さらに、上記各実施形態においては、オーバードライブトランジスタ１３としてＰチャンネル型ＭＯＳトランジスタを用いているが、本発明がこれに限定されるものではなく、Ｎチャンネル型ＭＯＳトランジスタを用いても構わない。この場合、高位側駆動配線ＳＡＰに接続される側がソースとなり、電源に接続される側がドレインとなることから、ゲート−ドレイン間電圧を段階的又は連続的に変化させればよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の好ましい第１の実施形態による半導体記憶装置の主要部を示す回路図である。
【図２】メモリセルＭＣの回路図である。
【図３】センスアンプＳＡの回路図である。
【図４】本発明の好ましい第１の実施形態による半導体記憶装置の動作を示す波形図である。
【図５】本発明の好ましい第２の実施形態による半導体記憶装置の主要部を示す回路図である。
【図６】本発明の好ましい第２の実施形態による半導体記憶装置の動作を示す波形図である。
【図７】本発明の好ましい第３の実施形態による半導体記憶装置の主要部を示す回路図である。
【図８】本発明の好ましい第３の実施形態による半導体記憶装置の動作を示す波形図である。
【図９】ビット線間における干渉を説明するための模式図である。
【符号の説明】
【００７０】
１０      タイミング制御部
１１，１２    ドライバトランジスタ
１３      オーバードライブトランジスタ
２０      ドライバ回路
２０ａ，２０ｂ    電源ノード
３０      切り替え回路
３１      ゲート電圧発生回路
３２，３３    トランジスタ
３４      インバータ
４０      抵抗
５０      切り替え回路
５１，５２    電源供給トランジスタ
１００    制御回路
１１１，１１２    ＰチャンネルＭＯＳトランジスタ
１１３，１１４    ＮチャンネルＭＯＳトランジスタ
ＢＬ，／ＢＬ    ビット線
Ｃ        セルキャパシタ
ＭＣ      メモリセル
ＳＡ      センスアンプ
ＳＡＮ    低位側駆動配線
ＳＡＰ    高位側駆動配線
Ｔｒ      セルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成19年5月31日(2007.5.31)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2008016145.tif 000012
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2008016145.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2008016145.tif 000014