(57)【要約】【課題】半導体製造工程で加わる熱履歴の違いに因り、不純物の拡散具合が異なることから、薄膜トランジスタの閾値にばらつきを生じた。これを低減、防止する対策を施した薄膜トランジスタを有する半導体装置及びその製造方法を提供する。【解決手段】薄膜トランジスタは、絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、前記ソース／ドレイン領域間を充填する絶縁体と、前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、前記不純物拡散制御膜上に形成されたチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層、ゲート絶縁膜及びゲート電極を充填する層間膜とを具備する。前記不純物拡散制御膜は、熱の加わらない製造工程の段階になって、前記ソース／ドレイン領域とチャネル層との間に所定の電圧を印加することにより絶縁破壊される。【選択図】図１
2008028257.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、
前記ソース／ドレイン領域間を充填する絶縁体と、
前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、
前記不純物拡散制御膜上に、前記ソース／ドレイン領域の延びる方向に対して直角に交差するように形成されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル層、ゲート絶縁膜及びゲート電極を充填するように形成された絶縁体からなる層間膜と
を具備し、
前記ソース／ドレイン領域と前記チャネル層との間の前記不純物拡散制御膜層が破壊され、電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記チャネル層上に形成された、前記ゲート絶縁膜は、第１の絶縁層と電荷蓄積層と第２の絶縁層の三層を含む積層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜トランジスタが、複数積層され、上層の前記不純物拡散制御膜の膜厚が下層の前記不純物拡散制御膜の膜厚以下であることを特徴とする請求項１または請求項２いずれかに記載の半導体装置。
【請求項４】
ソース／ドレイン領域を相互に平行になるように並列配置して、前記ソース／ドレイン領域間を充填する絶縁体を形成する工程と、
前記ソース／ドレイン領域の上面に、不純物拡散制御膜を形成する工程と、
前記ソース／ドレイン領域に対して直角に交差するように前記薄膜トランジスタのチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、
前記ソース／ドレイン領域と前記ゲート電極とにそれぞれ所定の電圧を印加することにより、前記不純物拡散制御膜を絶縁破壊して、ソース／ドレイン領域からチャネル層にｐｎ接合を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
ソース／ドレイン領域を相互に平行になるように並列配置して、前記ソース／ドレイン領域間を充填する絶縁体を形成する工程と、
前記ソース／ドレイン領域の上面に、窒化膜から成り、加えられる熱に応じてチャネル層に拡散される不純物の量が調整されるように不純物拡散制御膜を形成する工程と、
前記ソース／ドレイン領域に対して直角に交差するように前記薄膜トランジスタの前記チャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有する半導体装置及びその製造方法に関し、特に、三次元薄膜トランジスタを有する薄型半導体デバイス、三次元積層メモリ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度を上げるため、薄膜トランジスタを三次元に積層化することが従来から行われており、そのような半導体装置として、所望の不純物が含まれたポリシリコン配線層が、薄膜トランジスタのソース／ドレインの導電体（電極）として兼用される構造のものが報告されている（例えば、特許文献１参照）。
【０００３】
しかし、前記構成の薄膜トランジスタは、ソース／ドレイン領域として使用されるポリシリコンから、チャネル層のポリシリコンへ不純物を拡散させるため、半導体装置の製造時の熱工程による影響を受けやすい。また、薄膜トランジスタを多層に積層させた場合、下層の薄膜トランジスタと上層の薄膜トランジスタに掛かる熱工程が異なるため拡散層の深さ(拡散長)が異なり、下層の薄膜トランジスタと上層の薄膜トランジスタとの間で特性が異なることが懸念される。
【０００４】
また、例えば、特許文献２には、基板上に不純物拡散遮蔽膜を形成し、更に前記不純物拡散遮蔽膜上に界面順位僅少膜を形成することにより、前記基板から結晶性半導体層に拡散しようとする不純物を遮蔽し、かつ前記結晶性半導体層と界面僅少膜との粒界における界面順位の発生が抑制された構造にすることが開示されている。
【０００５】
しかし、前記構成は、下層の薄膜トランジスタと上層の薄膜トランジスタに掛かる熱工程が異なることが十分に考慮されていないので、半導体装置を構成する薄膜トランジスタ間で特性が異なるという問題は、解決されていない。
【０００６】
【特許文献１】米国特許第６８４１８１３号
【特許文献２】特開平１１−３１２８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、薄膜トランジスタの特性（閾値）のばらつきが低減された薄膜トランジスタを具備する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１のものに係る本発明の半導体装置は、
絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、
前記ソース／ドレイン領域間を充填する絶縁体と、
前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、
前記不純物拡散制御膜上に、前記ソース／ドレイン領域の延びる方向に対して直角に交差するように形成されたチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル層、ゲート絶縁膜及びゲート電極を充填するように形成された絶縁体からなる層間膜と
を具備し、
前記ソース／ドレイン領域と前記チャネル層との間の前記不純物拡散制御膜層が破壊され、電気的に接続された
構成を採る。
【０００９】
本発明の第２ものに係る半導体装置の製造方法は、
ソース／ドレイン領域を相互に平行になるように並列配置して、前記ソース／ドレイン領域間を充填する絶縁体を形成する工程と、
前記ソース／ドレイン領域の上面に、不純物拡散制御膜を形成する工程と、
前記ソース／ドレイン領域に対して直角に交差するように前記薄膜トランジスタのチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、
前記ソース／ドレイン領域と前記ゲート電極とにそれぞれ所定の電圧を印加することにより、前記不純物拡散制御膜を絶縁破壊して、ソース／ドレイン領域からチャネル層にｐｎ接合を形成する工程と
を具備するようにした。
【発明の効果】
【００１０】
本発明によれば、薄膜トランジスタの特性（閾値）のばらつきを低減し、機能的に安定した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１２】
[実施例１]
本発明に係る実施例１は、薄膜トランジスタを、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造にして、不揮発性半導体記憶装置のメモリセルとして利用した例である。
【００１３】
図１及び図２は、不揮発性半導体記憶装置のメモリセルアレイを構成する薄膜トランジスタを示す概略断面図である。図２は、図１に示した前記薄膜トランジスタ１の断面をチャネル／ゲート層１７１側から１７Ｎ側方向に見たときの概略断面図である。
【００１４】
図２に示すＭＯＮＯＳ構造は、半導体（チャネル層）１４とゲート電極１６との間に、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造となっている。この第１の絶縁層１５ａの材質として酸化膜（Ｏｘｉｄｅ）、電荷蓄積層１５ｂの材質として窒化膜（Ｎｉｔｒｉｄｅ）、第２の絶縁層１５ｃの材質として酸化膜（Ｏｘｉｄｅ）が用いられることから、この三層構造を「ＯＮＯ膜」という。なお、前記電荷蓄積層１５ｂの材質としてポリシリコンを用いて、フローティングゲート構造としてもよい。
【００１５】
ＯＮＯ膜の中心の電荷蓄積層（窒化膜）１５ｂは、絶縁膜であるが、大量のトラップが存在するため、電荷を捕獲して蓄積することができる。ＯＮＯ膜は、このトラップに電荷を蓄積したり、蓄積した電荷を放電したりすることにより、不揮発性半導体記憶装置のメモリセルとして利用される。
【００１６】
さらに、本発明に係る実施例１は、半導体（チャネル層）１４と、ソース／ドレイン領域１２１〜１２Ｎとの間に不純物拡散制御膜１００１〜１００Ｎを設けて、前記ソース／ドレイン領域１２１〜１２Ｎからチャネル層１４へ不純物の拡散を制限又は制御する構造としている。この不純物拡散制御膜１００１〜１００Ｎは絶縁物である。そこで、前記ＭＯＮＯＳ構造のメモリセルとして動作させるときには、不純物拡散制御膜１００１〜１００Ｎの絶縁破壊を行い、前記ソース／ドレイン領域１２１〜１２Ｎとチャネル層１４との間にｐｎ接合を形成する必要がある。
【００１７】
不純物拡散制御膜１００１〜１００Ｎの絶縁破壊の方法は、後述する実施例２において詳細に説明するが、ソース／ドレイン領域を少なくとも１つ選択し、０Ｖに調整する。この選択したソース／ドレイン領域以外のソース／ドレイン領域及びゲート電極には５〜２０Ｖ程度の電圧を印加する。これにより、選択したソース／ドレイン領域上部の不純物拡散制御膜が絶縁破壊される。これを繰り返し行うことにより、全ての不純物拡散制御膜が絶縁破壊される。
【００１８】
このように高熱が加わる工程のために不純物拡散制御膜１００１〜１００Ｎを設けるとともに、以後高熱が加わらない工程段階において不純物拡散制御膜１００１〜１００Ｎを絶縁破壊させることによって、チャネル層の不純物濃度のばらつきを低減し薄膜トランジスタの特性（閾値）のばらつきを低減して、機能的に安定した半導体装置を提供することができる。
【００１９】
以下、図１及び図２に示した本発明に係る実施例１の半導体装置を構成する薄膜トランジスタの構造について詳細に説明する。
【００２０】
層間膜１１は、シリコン基板１０上の所定の位置に形成されたコントロール回路、ロウデコーダ及びその他の周辺回路（図示せず）上に絶縁体を堆積させて構成したものであって、平坦化されている。この層間膜１１は、膜厚２００〜５００ｎｍ程度のＳｉＯ２膜を形成することによりできる。  
【００２１】
ソース／ドレイン領域の配線（以下、「Ｓ／Ｄ領域」という。）１２１、１２２・・・１２Ｎは、不純物を含む半導体により構成され、５０〜２００ｎｍ程度の膜厚で形成されることが好ましい。なお、本願発明において、不純物とは、半導体内において、キャリア（正孔又は電子）を作り出すイオンのことである。前記ソース／ドレインの材質として、非晶質シリコン、微結晶シリコン、多結晶シリコン等が好ましく、不純物としてゲルマニウム、ニッケル、リン、ホウ素、ヒ素等を挙げられる。不純物濃度は、不純物の種類によって異なるが、具体的には１０Ｅ＋１９〜１０Ｅ＋２１ｉｏｎｓ／ｃｍ３程度の範囲内とすることが好ましい。
【００２２】
また、Ｓ／Ｄ領域１２１、１２２・・・１２Ｎ間は、絶縁体で充填されており、これらの配線層の上面が露出する程度の高さに平坦化されている。尚、該絶縁体として、層間膜１１と同様の絶縁体を用いることができる。
【００２３】
不純物拡散制御膜１００１〜１００Ｎは、Ｓ／Ｄ領域１２１〜１２Ｎとチャネル層１４との間に形成されている。前記不純物拡散制御膜１００１〜１００Ｎの材質としては、二酸化珪素、窒化シリコン、酸化タンタル、酸化アルミニウム等が挙げられる。また、前記不純物拡散制御膜１００１〜１００Ｎの寸法として、幅は前記Ｓ／Ｄ領域１２１、１２２・・・１２Ｎの幅と等しくされ、膜厚は０．５〜１０．０ｎｍ程度の範囲内に形成される。不純物拡散制御膜１００１〜１００Ｎの膜厚を１．０〜１０．０ｎｍ程度に形成した場合、熱履歴に関わらず、ソース／ドレインに含まれる不純物がチャネル層１４に拡散せず遮蔽されるので、各層の薄膜トランジスタの特性が劣化せず、微細化され高密度化された半導体装置を製造することができ、その半導体装置は機能的に安定する。また、不純物拡散制御膜１００１〜１００Ｎの膜厚を０．５〜１．０ｎｍ程度に形成した場合、熱履歴の異なる各層の薄膜トランジスタにおける拡散長を所望の範囲内に揃えることができる。
【００２４】
図１及び図２に示すように、Ｓ／Ｄ領域１２１〜１２Ｎに対して、チャネル層１４、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造及びゲート電極１６がいずれも上側から直角に交差するように形成されている。そして、図１に示すように、チャネル／ゲート層１７１〜１７Ｎが、等間隔を開けて相互に平行になるように形成され、いずれのチャネル／ゲート層も、Ｓ／Ｄ領域１２１〜１２Ｎに対して上側から直角に交差するように形成される。
【００２５】
前記チャネル層１４の寸法は特に限定されないが、幅厚として約２００ｎｍ以下であることが好ましい。チャネル層１４を構成する材質として、非晶質シリコン、微結晶シリコン、多結晶シリコン等が好ましく、不純物としてゲルマニウム、ニッケル、リン、ホウ素、ヒ素等を含有していても良い。尚、チャネル層１４の不純物濃度（不純物イオンのドープ量）は、Ｓ／Ｄ領域１２１〜１２Ｎに含有される不純物濃度より相対的に低いことが好ましい。
【００２６】
チャネル層１４上は、前記したとおり、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃから構成されている。この第１の絶縁層１５ａの材質として酸化膜（Ｏｘｉｄｅ）、電荷蓄積層１５ｂの材質として窒化膜（Ｎｉｔｒｉｄｅ）、第２の絶縁層１５ｃの材質として酸化膜（Ｏｘｉｄｅ）が用いられる。これらの絶縁体は、スパッタ法、ＣＶＤ法、リモートプラズマＣＶＤ及びＬＰＣＶＤ等の方法により形成される。第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造は、２〜２０ｎｍ程度の膜厚に形成される。
【００２７】
ゲート電極１６は、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造を介してチャネル層１４上に形成され、その寸法は特に限定されるものはない。尚、ゲート電極１６は、膜厚が５０〜２００ｎｍ程度の範囲内のポリシリコン表面をクロム、チタン、銅、アルミニウム、モリブデン、タングステン、パラジウム、ニッケル、金、白金、有機半導体等から適宜選択された金属でシリサイド化することにより、形成することができる。
【００２８】
また、図１に示すように、チャネル／ゲート層１７１〜１７Ｎの側壁には、絶縁体としての保護膜１７１ａ〜１７Ｎａを形成することもできる。これらの保護膜は、材料として二酸化珪素、窒化シリコン、酸化タンタル、酸化アルミニウム等の絶縁体が好適に使用され、これらの絶縁体を適宜選択して、スパッタ法、ＣＶＤ法、リモートプラズマＣＶＤ及びＬＰＣＶＤ等の方法により、１０〜３０ｎｍ程度の膜厚に形成される。更に、絶縁膜からなる層間膜１８及び１９で、該保護膜１７１ａ〜１７Ｎａを充填し、チャネル／ゲート層１７１〜１７Ｎの上端面から１００〜４００ｎｍ程度の膜厚で完全に充填することで、薄膜トランジスタ１が形成される。尚、前記層間膜１８及び１９は、層間膜１１と同様の絶縁体を用いることができる。
【００２９】
前記ソース／ドレイン領域１２、チャネル層１４、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造及びゲート電極１６は、プラズマ化学的気相成長（ＣＶＤ）法、低圧ＣＶＤ法等の形成工程により、所定の膜厚に形成される。尚、ソース／ドレイン領域１２、及びチャネル層１４に不純物を注入する方法として、イオン打ち込み法、イオンドーピング法が挙げられる。また、不純物拡散制御膜は、スパッタ法、常圧ＣＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により、絶縁膜を形成することが好ましい。
【００３０】
図３（ａ）は、不揮発性半導体記憶装置のメモリセルアレイを構成する薄膜トランジスタを示す概略断面図である。図３（ｂ）は、図３（ａ）に対応する等価回路図である。
【００３１】
図３（ａ）に示す、ソース／ドレイン領域１２１〜１２Ｎは、図３（ｂ）に示す、薄膜トランジスタＴｒ１〜ＴｒＮのソー／ドレイン端子１２１〜１２Ｎに対応している。また、図３（ａ）に示す、ゲート電極１６は、図３（ｂ）に示す、ゲート端子１６に対応している。薄膜トランジスタＴｒ１〜ＴｒＮは、それぞれメモリセルとして機能する。
【００３２】
図３（ａ）に示す不揮発性半導体記憶装置は、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造を有する。この電荷蓄積層１５ｂをフローティングゲートとして電荷を蓄積する不揮発性の半導体装置である。
【００３３】
次に、メモリセルの書き込み、消去、読み出しの各動作について、図３（ａ）及び図４(ａ)〜（ｃ）を用いて説明する。図４（ａ）は、薄膜トランジスタＴｒ１〜ＴｒＮのうち、薄膜トランジスタＴｒ３にデータを書き込むときの動作電圧を示した図である。薄膜トランジスタＴｒ１〜ＴｒＮのゲート電極１６は、全て共通で、約１７Ｖ程度くらいまでの高電圧を印加する。データを書き込む対象である薄膜トランジスタＴｒ３のＳ／Ｄ領域（ソース／ドレイン電極）１２３、１２４は、０Ｖとする。それ以外のＳ／Ｄ領域（ソース／ドレイン電極）１２１、１２２、１２５、１２Ｎは、開放（ＯＰＥＮ）とする。このようにすると、薄膜トランジスタＴｒ３のドレイン／ソース１２３と１２４との間のチャネル層１４と、とゲート電極１６との間にトンネル電流が流れる。トンネル効果により電子は、第１の絶縁層１５ａを貫通して、電荷蓄積層１５ｂに注入される。この電子が電荷蓄積層１５ｂに注入されることにより情報の書き込みがなされる。なお、図４（ａ）では、書き込み対象がＴｒ３のみであったが、書き込む対象となる薄膜トランジスタのＳ／Ｄ領域（ソース／ドレイン電極）を０Ｖとすることで、データを書き込むことができる。
【００３４】
図４（ｂ）は、薄膜トランジスタＴｒ１〜ＴｒＮのうち、薄膜トランジスタＴｒ３のデータを消去するときの動作電圧を示した図である。薄膜トランジスタＴｒ１〜ＴｒＮのゲート電極１６は、全て共通で、約−４Ｖ程度の負電圧を印加する。データの消去を行う対象である薄膜トランジスタＴｒ３のＳ／Ｄ領域（ソース／ドレイン電極）１２３、１２４は、３Ｖ程度の電圧を印加する。それ以外のＳ／Ｄ領域（ソース／ドレイン電極）１２１、１２２、１２５、１２Ｎは、０Ｖとする。このようにすると、薄膜トランジスタＴｒ３のドレイン／ソース１２３と１２４との間のチャネル層１４と、とゲート電極１６との間に、上記した書き込み動作時とは逆のトンネル電流が流れる。電荷蓄積層１５ｂに注入されていた電子は、第１の絶縁層１５ａを貫通して、チャネル層１４に移動する。電荷蓄積層１５ｂに注入されていた電子が、第１の絶縁層１５ａを貫通して、チャネル層１４に移動することにより情報の消去が行われる。なお、図４（ｂ）では、データの消去対象がＴｒ３のみであったが、消去対象となる薄膜トランジスタのＳ／Ｄ領域（ソース／ドレイン電極）を３Ｖ程度とすることで、データを消去することができる。
【００３５】
図４（ｃ）は、薄膜トランジスタＴｒ１〜ＴｒＮのうち、薄膜トランジスタＴｒ３のデータを読み出すときの動作電圧を示した図である。薄膜トランジスタＴｒ１〜ＴｒＮのゲート電極１６は、全て共通で、約３Ｖ程度の電圧を印加する。データの読み出しを行う対象である薄膜トランジスタＴｒ３のＳ／Ｄ領域（ソース／ドレイン電極）のソース側１２４は、０Ｖとし、ドレイン側１２３は、１．５Ｖ程度の電圧を印加する。それ以外のＳ／Ｄ領域（ソース／ドレイン電極）１２５、１２Ｎは、０Ｖまたは開放（ＯＰＥＮ）とし、１２１、１２２は、３Ｖ程度または開放（ＯＰＥＮ）とする。このようにすると、Ｔｒ３の電荷蓄積層１５ｂに電子が蓄積されているときには、Ｔｒ３のドレインとソースとの間には電流はほとんど流れない。これに対して、Ｔｒ３の電荷蓄積層１５ｂに電子が蓄積されていないときには、Ｔｒ３のドレインとソースとの間には電流が流れる。すなわち、前記電荷蓄積層１５ｂに注入された電子は、前記薄膜トランジスタのチャネル領域の導通を制御し、その結果前記薄膜トランジスタの導通を検出することにより、前記電荷蓄積層１５ｂに保持されている二値情報の内容が検出される。
【００３６】
以上のように構成された薄膜トランジスタ１は、ＭＯＮＯＳ構造のメモリセルとして使用することが可能となり、不揮発性半導体記憶装置として機能する。但し、本発明はこれに限定して解釈されるものではなく、本実施例１の半導体装置の応用範囲は、液晶ディスプレイ装置、メモリ等多岐にわたる。
【００３７】
以下、本発明の実施例１の半導体装置の製造方法について、工程別に素子の断面を示した図５〜図１０を用いて説明する。
（１）Ｓ／Ｄ領域１２１〜１２Ｎの形成工程
まず、図５に示すように、ＣＭＯＳプロセスを用いて、シリコン基板１０上にコントロール回路、ロウデコーダ及びその他の周辺回路を所望の位置に形成し（図示せず）、これらの回路上に絶縁膜よりなる層間膜１１を堆積させることにより充填し、前記層間膜１１を平坦化した。その後、前記層間膜１１上に、所望の位置に、ｎ型不純物をドープしたポリシリコン(又はアモルファスシリコン)をＣＶＤ法や低圧化学的気相成長（ＬＰＣＶＤ）等の方法により堆積し、前記堆積したポリシリコンを配線状にエッチングすることにより、所望の数の並列したＮ本のＳ／Ｄ領域１２１〜１２Ｎが等間隔を開けて相互に平行になるように形成した。
【００３８】
次に、図６に示すように、層間膜１３を層間膜１１上に堆積させることにより、Ｓ／Ｄ領域１２１〜１２Ｎ間を絶縁体で充填する。絶縁体による充填後、或いは絶縁体で充填しつつ、Ｓ／Ｄ領域１２１〜１２Ｎの上面が露出する程度の高さに平坦化する。
【００３９】
（２）不純物拡散制御膜の形成工程
次に、図７に示すように、Ｓ／Ｄ領域１２１〜１２Ｎの各上面に、Ｓ／Ｄ領域１２１〜１２Ｎの各上面を熱酸化することにより、不純物拡散制御膜１００１〜１００Ｎとなる膜厚２ｎｍ程度のＳｉＯ２膜を形成した。
【００４０】
（３）チャネル層及びゲート電極（チャネル／ゲート層）の形成工程
次に、図８に示すように、ｐ型不純物を含んだポリシリコン(又はアモルファスシリコン)をＣＶＤ法やＬＰＣＶＤ等の方法により、膜厚５０ｎｍ程度のチャネル層１４を形成する。このとき、前記Ｓ／Ｄ領域１２１〜１２Ｎとチャネル層１４の間には、不純物拡散制御膜としてのＳｉＯ２膜が形成されている。このため、Ｓ／Ｄ領域に含まれるｎ型不純物が、この後に熱工程等の半導体装置製造工程において加えられる熱によって、ｐ型不純物を含んだチャネル層１４内に拡散することが遮断乃至制限される。
【００４１】
次に、図８に示すように、ｐ型不純物を含んだポリシリコン(又はアモルファスシリコン)をＣＶＤ法により堆積した後、前記ポリシリコン表面を熱酸化することにより、膜厚２ｎｍ程度のＳｉＯ２膜１５ａを形成した。更に、前記成膜方法と同様の方法により、膜厚５ｎｍ程度の窒化シリコン膜１５ｂ及び膜厚８ｎｍ程度のＳｉＯ２膜１５ｃを形成した。
【００４２】
その後、図９に示すように、第１の絶縁層１５ａ、電荷蓄積層１５ｂ、第２の絶縁層１５ｃの三層の積層構造上に、ＣＶＤ法やＬＰＣＶＤ等の方法により、５０〜２００ｎｍ程度のポリシリコン膜１６ａが形成し、該ポリシリコン膜１６ａ表面をチタンサリサイド化してチタン／窒化チタン膜１６ｂを形成し、ゲート電極１６を形成した。
【００４３】
次に、図１０に示すように、Ｓ／Ｄ領域１２１に対して、チャネル層１４１〜１４Ｎ、ゲート絶縁膜１５１〜１５Ｎ及びゲート電極１６１〜１６Ｎがいずれも上側から直角に交差するように、チャネル層１４１〜１４Ｎ、ゲート絶縁膜１５１〜１５Ｎ及びゲート電極１６１〜１６Ｎを一括でエッチングした。これにより、所望の数の並列したチャネル／ゲート層１７１〜１７Ｎが、図１０に示すように、等間隔を開けて相互に平行になるように形成され、いずれのチャネル／ゲート層も、Ｓ／Ｄ領域１２１に対して上側から直角に交差するように形成される。
【００４４】
次に、図１に示すように、チャネル／ゲート層１７１〜１７Ｎの側壁に、絶縁体としての保護膜１７１ａ〜１７Ｎａを形成した。この実施例では、チャネル／ゲート層１７１〜１７Ｎの側壁、すなわち、チャネル層１４１〜１４Ｎ、ゲート絶縁膜１５１〜１５Ｎ及びゲート電極１６１〜１６Ｎの側壁を熱酸化することにより、保護膜１７１ａ〜１７Ｎａを形成した。その後、絶縁膜からなる層間膜１８及び１９で、該保護膜１７１ａ〜１７Ｎａを充填し、チャネル／ゲート層１７１〜１７Ｎの上端面から１００〜４００ｎｍ程度の膜厚で完全に充填することで、１層目の薄膜トランジスタ１が形成される。尚、前記層間膜１８及び１９は、層間膜１１、１３と同様の絶縁体を材料として用い、同様の方法にて成膜することができる。
【００４５】
実施例１の半導体装置は、以上のように製造された１層の薄膜トランジスタ１により構成される。
【００４６】
〔実施例２〕
実施例２の半導体装置は、図１１及び図１２に示されるように、実施例１を構成する薄膜トランジスタ１が積層化されて高密度化されて構成される。２層目以上にある薄膜トランジスタは、実施例１の半導体装置を製造する工程を繰り返す。薄膜トランジスタ１上に２層目の薄膜トランジスタ２、３層目の薄膜トランジスタ３を順次形成し、図１１及び図１２に示すように所望の積層数の三次元積層メモリを形成することができる。尚、図１２は、実施例１の薄膜トランジスタをチャネル／ゲート層１７１側からソース／ドレイン領域１２１〜１２Ｎに対して平行な方向に見た概略断面図である。
【００４７】
図１１及び図１２に示す構造の実施例２の半導体装置は、第１の実施例と同様に、薄膜トランジスタを、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造にして、不揮発性半導体記憶装置のメモリセルとして利用する例を示している。
【００４８】
不純物拡散制御膜が介在したままの状態であると、薄膜トランジスタ１、２及び３を構成するそれぞれのソース／ドレイン領域とチャネル層との間は、電気的に絶縁状態であるため、薄膜トランジスタとして動作しない。そこで、最後の工程において、不純物拡散制御膜の絶縁破壊を行う。
【００４９】
前記不純物拡散制御膜は、次の工程により絶縁破壊される。まず、各層の薄膜トランジスタにおいて、ソース／ドレイン領域を少なくとも１つ選択する。選択されたソース／ドレイン領域と、他のソース／ドレイン領域及びゲート電極との間に高電圧を印加する。これにより、選択されたソース／ドレイン領域上の不純物拡散制御膜が絶縁破壊される。
【００５０】
図１３に一例を示す。図１３に示す電極配線Ａ１乃至Ａ３から電極配線ａ１乃至ａ３を介して、各層の薄膜トランジスタのゲート電極に例えば７Ｖ程度を印加する。絶縁破壊の対象となる不純物拡散制御膜がその上部に形成されたソース／ドレイン領域の電位は、０Ｖに調整する。それ以外のソース／ドレイン領域の電位はいずれも７Ｖ程度になるようにバイアスする。なお、このソース／ドレイン領域には、図１３に示した電極配線Ａ１乃至Ａ３から電極配線ａ１乃至ａ３を介して７Ｖ程度を印加する。これによって、０Ｖに調整したソース／ドレイン領域の上部の不純物拡散制御膜は、絶縁破壊される。
【００５１】
ソース／ドレイン領域を順次選択して上記絶縁破壊工程を行うことにより、全ての層の薄膜トランジスタのソース／ドレイン領域とチャネル層との間に介在する不純物拡散制御膜を静電破壊しｐｎ接合を形成する。前記絶縁破壊工程により、図１１及び図１２に示す構造の実施例２の半導体装置は、薄膜トランジスタ動作及びメモリ動作を正常に行うことができる。
【００５２】
[実施例３]
実施例３は、実施例１と異なり、Ｓ／Ｄ領域１２１〜１２Ｎ及び層間膜１３上にＳｉＯ２膜を堆積（デポ）させる方法により形成する形態である。すなわち、実施例１は、Ｓ／Ｄ領域１２１〜１２Ｎの各上面を熱酸化することにより、膜厚２ｎｍ程度のＳｉＯ２膜の不純物拡散制御膜をそれぞれ形成したが、実施例３は、ＳｉＯ２膜の不純物拡散制御膜を堆積（デポ）させる方法により形成する方法を採る。
【００５３】
図１４に示すように、層間膜１１上にＳ／Ｄ領域１２１〜１２Ｎを形成し、層間膜１３を層間膜１１上に堆積させて、Ｓ／Ｄ領域１２１〜１２Ｎ間を絶縁体で充填した後、ＳｉＯ２膜の不純物拡散制御膜１０００を、気相成長法を用いて堆積させる。従って、不純物拡散制御膜１０００は、Ｓ／Ｄ領域１２１〜１２Ｎの各上面だけでなく、Ｓ／Ｄ領域１２１〜１２Ｎ及び層間膜１３上全面に形成される。
【００５４】
不純物拡散制御膜１０００を、堆積させた後の工程は、図１５及び図１６に示すように、実施例１と同じである。
【００５５】
[実施例４]
実施例４の半導体装置は、図１８に示されるように、実施例２を構成する薄膜トランジスタ１が積層化されて高密度化されて構成される。２層目以上にある薄膜トランジスタは、実施例２の半導体装置を製造する工程を繰り返す。薄膜トランジスタ１上に２層目の薄膜トランジスタ２、３層目の薄膜トランジスタ３を順次形成し、図１８に示すように所望の積層数の三次元積層メモリを形成することができる。
【００５６】
また、不純物拡散制御膜を、絶縁破壊する工程も図１９に示すように実施例２と同じである。図１９に示す電極配線Ａ１乃至Ａ３から電極配線ａ１乃至ａ３を介して、各層の薄膜トランジスタのゲート電極に例えば７Ｖ程度を印加する。絶縁破壊の対象となる不純物拡散制御膜がその上部に形成されたソース／ドレイン領域の電位は、０Ｖに調整する。それ以外のソース／ドレイン領域の電位はいずれも７Ｖ程度になるようにバイアスする。
【００５７】
ソース／ドレイン領域を順次選択して上記絶縁破壊工程を行うことにより、全ての層の薄膜トランジスタのソース／ドレイン領域とチャネル層との間に介在する不純物拡散制御膜を静電破壊しｐｎ接合を形成する。前記絶縁破壊工程により、図１８に示す実施例３の半導体装置は、薄膜トランジスタ動作及びメモリ動作を正常に行うことができる。
【００５８】
[実施例５]
実施例１と同様の要領にて、ソース／ドレイン領域を形成し配線状に加工し層間膜を充填し平坦化した後、前記ソース／ドレイン領域の上面を窒化して膜厚が０．５ｎｍ〜２．０ｎｍ程度の範囲内の窒化膜（ＳｉＮ）で不純物拡散制御膜を形成する。チャネル層の不純物は、ソース／ドレイン領域の不純物が拡散されるようにして注入される。チャネル層に拡散される不純物の量は、加えられる熱に応じて変わる。加えられる熱履歴が多いほど、チャネル層に拡散される不純物の量は多い。そこで、不純物拡散制御膜は、チャネル層に拡散される不純物が一定の範囲に収まるように、窒化膜で形成され一定の膜厚になるように形成される。と同時に他方で、不純物拡散制御膜は、半導体製造工程完了後にソース／ドレイン領域とチャネル層との間にオーミックコンタクトが形成できるようにし、電流が流れるようにする。不純物拡散制御膜の膜厚は、加えられる熱に応じて変える必要があるが、概ね０．５ｎｍ以上２．０ｎｍ以下の範囲で形成すれば、チャネル層に拡散される不純物の量とオーミックコンタクトの形成ができる。なお、実施例３と同様の要領にて、Ｓ／Ｄ領域１２１〜１２Ｎ及び層間膜１３上に窒化膜（ＳｉＮ）を堆積（デポ）させる方法により形成してもよい。次いで、実施例１又は実施例３と同様の要領にて、チャネル／ゲート層を形成する。
【００５９】
図２０は、本発明に係る実施例５の半導体装置を示す概略断面図である。図２１は、図２０に示した半導体装置の断面をチャネル／ゲート層１７１側から１７Ｎ側方向に見たときの概略断面図である。実施例５の半導体装置が実施例１乃至実施例４と異なる点は、ソース／ドレイン領域とチャネル層との間に形成される不純物拡散制御膜１００１の膜厚が一定の範囲で薄く形成されており、かつ、不純物拡散制御膜の材質として窒化膜が用いられる点である。実施例５の半導体装置の場合、不純物拡散制御膜は、ソース／ドレイン領域からチャネル層へ拡散する不純物を遮蔽する働きまではせずに、不純物の拡散量を一定に制御するように、その膜厚が薄く形成され、材質として窒化膜が用いられる。これによって、ソース／ドレイン領域とチャネル層との間にｐｎ接合が形成されていなくても、半導体製造工程において熱が加わる段階においては、ソース／ドレイン領域からチャネル層へのｎ型不純物の拡散量が所望の温度において所望の拡散長になるように制御することができ、半導体製造工程が完了するときには、ソース／ドレイン領域とチャネル層との間にオーミックコンタクトを形成することができ、かつ、電流が流れるようにすることができる。また、前記した実施例１乃至実施例４と異なり、不純物拡散制御膜１００１を絶縁破壊する工程を省くことができる。
【００６０】
[実施例６]
実施例１又は実施例３と同様の要領にて、ソース／ドレイン領域を形成し配線状に加工し層間膜を充填し平坦化した後、前記ソース／ドレイン領域の上面又は前記ソース／ドレイン領域及び層間膜の上面全面に膜厚ｔ１の不純物拡散制御膜を形成する。次いで、実施例１と同様の要領にて、チャネル／ゲート層を形成し、最下層の薄膜トランジスタを製造する。
【００６１】
次に、実施例２又は実施例４と同様の要領にて、最下層の薄膜トランジスタの上層に、複数の薄膜トランジスタを形成するが、第Ｎ層の薄膜トランジスタ（Ｎは整数）の不純物拡散制御膜の膜厚ｔＮは、下層のトランジスタの不純物拡散制御膜の膜厚よりも相対的に薄く形成され、例えば、０．５≦ｔＮ＜・・・＜ｔ２＜ｔ１≦２．０ｎｍ程度の範囲内で窒化シリコンを形成する。それ以外は、実施例１又は実施例３と同様にして不純物拡散制御膜を形成する。
【００６２】
図２２は、本発明に係る実施例６の複数の薄膜トランジスタを形成した半導体装置を示す概略断面図である。図２３は、実施例６の薄膜トランジスタをチャネル／ゲート層１７１側からソース／ドレイン領域１２１〜１２Ｎに対して平行な方向に見た概略断面図である。図２２及び図２３に示した本発明に係る実施例６の複数の薄膜トランジスタを形成した半導体装置は、３層構造としている。最下層の薄膜トランジスタの不純物拡散制御膜１００１の膜厚ｔ１から順に第２層目の薄膜トランジスタの不純物拡散制御膜２００１の膜厚ｔ２、最上層の薄膜トランジスタの不純物拡散制御膜３００１の膜厚ｔ３と上層になるに従い、膜厚が薄く形成される。複数の薄膜トランジスタを積層化して高密度化する場合、上層側と下層側の薄膜トランジスタでは、それぞれサーマルバジェットが異なる。すなわち、下層の薄膜トランジスタである程、その上層の薄膜トランジスタの製造工程における熱処理の影響を受けることになるが、上層の薄膜トランジスタである程、その更に上層に形成される薄膜トランジスタの製造工程における熱処理の影響が少なくなる。
従って、薄膜トランジスタを１層目、２層目、３層目・・・と積層して半導体装置を構成する場合、各層に形成される不純物拡散制御膜を順に薄くしていく。これにより、最終的に半導体製造工程が完了したときに、各階層における不純物の拡散長を同程度に制御することが可能で、各層の薄膜トランジスタ特性のバラツキを低減することができる。
【００６３】
[実施例７]
実施例１又は実施例３と同様の要領にて、ソース／ドレイン領域を形成し配線状に加工し層間膜を充填し平坦化した後、前記ソース／ドレイン領域の上面又は前記ソース／ドレイン領域及び層間膜の上面全面に不純物拡散制御膜を形成する。次いで、前記Ｓ／Ｄ領域に含まれる不純物と同じタイプの不純物を含んだポリシリコンを用いてチャネル層を構成する以外、実施例１又は実施例３と同様の要領にてチャネル／ゲート層を形成しする。この製造工程により製造された薄膜トランジスタは、通常状態においてはオンであり、ゲート電極をマイナス側にするとチャネル層が完全に空乏化してオフになる、デプレッションタイプのノーマリ・オン型のものである。
【００６４】
本実施例においても、チャネル層のｎ型不純物の濃度を空乏化させ得る閾値を変化させるため、ソース／ドレイン領域と、チャネル層との間には、不純物拡散制御膜を形成し、ｎ不純物が拡散しないようにする必要がある。
【００６５】
本実施例においても、プロセス完了後、ソース／ドレイン領域とチャネル層との間に高電界を掛けて絶縁破壊することで、ｐｎ接合を形成することができる。前記製造工程により製造された実施例７の半導体装置は、実施例１又は実施例３の半導体装置がデプレッションタイプのノーマリ・オン型の薄膜トランジスタで構成されたものである。
【００６６】
[実施例８]
実施例１又は実施例３と同様の要領にて、ソース／ドレイン領域を形成し配線状に加工し層間膜を充填し平坦化した後、前記ソース／ドレイン領域の上面又は前記ソース／ドレイン領域及び層間膜の上面全面に不純物拡散制御膜を形成する。次いで、前記Ｓ／Ｄ領域に含まれる不純物と同じタイプの不純物を含んだポリシリコンを用いてチャネル層を構成する以外、実施例２又は実施例４と同様の要領にてチャネル／ゲート層を形成し、複数の層の薄膜トランジスタを順次製造する。この製造工程により製造された薄膜トランジスタは、通常状態においてはオンであり、ゲート電極をマイナス側にするとチャネル層が完全に空乏化してオフになる、デプレッションタイプのノーマリ・オン型のものである。
【００６７】
そして、前記製造工程により製造された実施例８の半導体装置は、実施例２又は実施例４の半導体装置がデプレッションタイプのノーマリ・オン型の薄膜トランジスタで構成されたものである。
【００６８】
[実施例９]
実施例５と同様の要領にて、ソース／ドレイン領域を形成し配線状に加工し層間膜を充填し平坦化した後、前記ソース／ドレイン領域の上面に窒化した不純物拡散制御膜を形成する。次いで、前記Ｓ／Ｄ領域に含まれる不純物と同じタイプの不純物を含んだポリシリコンを用いてチャネル層を構成する以外、実施例５と同様の要領にてチャネル／ゲート層を形成し、複数の層の薄膜トランジスタを順次製造する。この製造工程により製造された薄膜トランジスタは、通常状態においてはオンであり、ゲート電極をマイナス側にするとチャネル層が完全に空乏化してオフになる、デプレッションタイプのノーマリ・オン型のものである。
【００６９】
そして、前記製造工程により製造された実施例９の半導体装置は、実施例５の半導体装置がデプレッションタイプのノーマリ・オン型の薄膜トラン２ジスタで構成されたものである。
【００７０】
以上、前記実施例１乃至９により、本発明の半導体装置及びその製造方法について説明したが、本発明の半導体装置及びその製造方法は、実施例１乃至９に特に限定されるものではなく、各種の変更が可能である。
【００７１】
本発明の第１の態様に係る半導体装置は、絶縁体層を介して半導体基板上に形成された、不純物を含むソース／ドレイン領域と、前記ソース／ドレイン領域間を充填する絶縁体と、前記ソース／ドレイン領域上に形成された不純物拡散制御膜層と、前記不純物拡散制御膜上に、前記ソース／ドレイン領域の延びる方向に対して直角に交差するように形成されたチャネル層と、前記チャネル層上に形成された、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層、ゲート絶縁膜及びゲート電極を充填するように形成された絶縁体からなる層間膜とを具備し、前記ソース／ドレイン領域と前記チャンネル層との間の前記不純物拡散制御膜が破壊され、電気的に接続される構成としている。
【００７２】
本発明の第１の態様によれば、ソース／ドレイン領域とチャネル層との間に不純物拡散制御膜が形成されることにより、前記ソース／ドレイン領域からチャネル層への不純物の拡散を制限又は制御することが可能となり、薄膜トランジスタの特性（閾値）のばらつきを低減し、機能的に安定した半導体装置を提供することができる。
【００７３】
本発明の第２の態様に係る半導体装置は、前記チャネル層上に形成された、前記ゲート絶縁膜を、第１の絶縁層と電荷蓄積層と第２の絶縁層の三層を含む積層構造としている。
【００７４】
本発明の第２の態様によれば、前記チャネル層上に形成された、第１の絶縁層、電荷蓄積層及び第２の絶縁層の三層を含む積層構造を設け、ＭＯＮＯＳ構造としているので、薄膜トランジスタを不揮発性メモリセルとして使用する。前記したように、ソース／ドレイン領域とチャネル層との間に不純物拡散制御膜が形成されることにより、前記ソース／ドレイン領域からチャネル層への不純物の拡散を制限又は制御することが可能となり、薄膜トランジスタの特性（閾値）のばらつきを低減したメモリセルを有する不揮発性半導体記憶装置を提供することができる。
【００７５】
また、本発明の第３の態様に係る半導体装置は、前記薄膜トランジスタが、複数積層され、上層の前記不純物拡散制御膜の膜厚が下層の前記不純物拡散制御膜の膜厚以下の膜厚になるように形成された構成を採る。
【００７６】
本発明の第３の態様によれば、下層側の薄膜トランジスタの不純物拡散制御膜の膜厚を厚く形成し、上層側の薄膜トランジスタの不純物拡散制御膜を下層側の膜厚に対して相対的に薄く形成することで、熱履歴の異なる各層の薄膜トランジスタにおける拡散長を、熱履歴に応じて所望の範囲内に揃えることができる。そのため、半導体装置の製造プロセスが完了するときには、各層の薄膜トランジスタに加えられる熱履歴が異なった場合であっても、各層の薄膜トランジスタの特性（閾値）のばらつきを低減し、機能的に安定した半導体装置を提供することができる。
【００７７】
また、本発明の第４の態様に係る半導体装置の製造方法は、ソース／ドレイン領域を相互に平行になるように並列配置して、前記ソース／ドレイン領域間を充填する絶縁体を形成する工程と、前記ソース／ドレイン領域の上面に、不純物拡散制御膜を形成する工程と、前記ソース／ドレイン領域に対して直角に交差するように前記薄膜トランジスタのチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ソース／ドレイン領域と前記ゲート電極とにそれぞれ所定の電圧を印加することにより、前記不純物拡散制御膜を絶縁破壊して、ソース／ドレイン領域からチャネル層にｐｎ接合を形成する工程からなる構成を採る。
【００７８】
本発明の第４の態様によれば、熱履歴が加わる工程では、不純物拡散制御膜によって前記ソース／ドレイン領域からチャネル層へ不純物の拡散を制限又は制御し、その後の工程において、前記不純物拡散制御膜を絶縁破壊してｐｎ接合を形成するので、熱履歴の異なる各層の薄膜トランジスタの特性を均一にする製造方法を提供することができる。
【００７９】
また、本発明の第５の態様に係る半導体装置の製造方法は、ソース／ドレイン領域を相互に平行になるように並列配置して、前記ソース／ドレイン領域間を充填する絶縁体を形成する工程と、
前記ソース／ドレイン領域の上面に、０．５ｎｍ〜２．０ｎｍ程度の窒化膜から成る不純物拡散制御膜を形成する工程と、
前記ソース／ドレイン領域に対して直角に交差するように前記薄膜トランジスタのチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記薄膜トランジスタのゲート電極を形成する工程工程からなる構成を採る。
【００８０】
本発明の第５の態様によれば、不純物拡散制御膜を０．５ｎｍ〜２．０ｎｍ程度の窒化膜で形成するので、ソース／ドレインに含まれる不純物がチャネル層に拡散する程度を所定の範囲に抑えることができ、また、不純物拡散制御膜の絶縁破壊工程を省略することが可能となる。
【図面の簡単な説明】
【００８１】
【図１】本発明に係る実施例１の半導体装置を示す概略断面図。
【図２】図１に示したＡ−Ａ’線の概略断面図。
【図３】（ａ）は不揮発性半導体記憶装置のメモリセルアレイを構成する薄膜トランジスタを示す概略断面図、（ｂ）は、不揮発性半導体記憶装置のメモリセルアレイを構成する薄膜トランジスタの等価回路図。
【図４】（ａ）は薄膜トランジスタにデータを書き込むときの動作電圧を示した図、（ｂ）は薄膜トランジスタのデータを消去するときの動作電圧を示した図、薄膜トランジスタのデータを読み出すときの動作電圧を示した図。
【図５】本発明に係る実施例１の半導体装置のＳ／Ｄ領域１２１〜１２Ｎの形成工程を示す概略断面図。
【図６】図５に示したソース／ドレイン領域の配線間を絶縁体で充填する工程を示す概略断面図。
【図７】図６に示したソース／ドレイン領域の配線上面に、不純物拡散制御膜を形成する工程を示す概略断面図。
【図８】図７に示した不純物拡散制御膜にチャネル層を形成する工程を示す概略断面図。
【図９】図８に示したチャネル層上にゲート絶縁膜及びゲート電極を形成する工程を示す概略断面図。
【図１０】ソース／ドレイン領域に対して直角に上側から交差するようにチャネル／ゲート層を形成する工程を示す概略断面図。
【図１１】本発明に係る実施例２の複数の層の薄膜トランジスタを形成する工程を示す概略断面図。
【図１２】図１１に示したＢ−Ｂ’線の概略断面図。
【図１３】ソース／ドレイン領域とチャネル／ゲート層のチャネル層間の不純物拡散制御膜を絶縁破壊する工程を示す概略断面図。
【図１４】本発明に係る実施例３のソース／ドレイン領域の配線上面及び層間膜上面全面に、不純物拡散制御膜を形成する工程を示す概略断面図。
【図１５】図１４に示した不純物拡散制御膜にチャネル層を形成する工程を示す概略断面図。
【図１６】図１５に示したチャネル層上にゲート絶縁膜及びゲート電極を形成する工程を示す概略断面図。
【図１７】図１６に示したソース／ドレイン領域に対して直角に上側から交差するようにチャネル／ゲート層を形成する工程を示す概略断面図。
【図１８】本発明に係る実施例４の複数の層の薄膜トランジスタを形成する工程を示す概略断面図。
【図１９】ソース／ドレイン領域とチャネル／ゲート層のチャネル層間の不純物拡散制御膜を絶縁破壊する工程を示す概略断面図。
【図２０】本発明に係る実施例５の半導体装置を示す概略断面図。
【図２１】図２０に示したＣ−Ｃ’線の概略断面図。
【図２２】本発明に係る実施例６の半導体装置を示す概略断面図。
【図２３】図２２に示したＤ−Ｄ’線の概略断面図。
【符号の説明】
【００８２】
１  １層目の薄膜トランジスタ
２  ２層目の薄膜トランジスタ
３  ３層目の薄膜トランジスタ
１０  シリコン基板
１１  層間膜（絶縁体）
１２、１２１〜１２Ｎ  ソース／ドレイン領域（Ｓ／Ｄ領域）
１３、１８  層間膜（絶縁体）
１４、１４１〜１４Ｎ  チャネル層
１５、１５１〜１５Ｎ  ゲート絶縁膜
１５ａ  第１の絶縁層
１５ｂ  電荷蓄積層
１５ｃ  第２の絶縁層
１６、１６１〜１６Ｎ  ゲート電極
１６ａ  ポリシリコン膜
１６ｂ  チタン／窒化チタン膜
１７、１７１〜１７Ｎ  チャネル／ゲート層
１７１ａ〜１７Ｎａ  保護膜（絶縁体）
１０００、１００１〜１００Ｎ、２０００、２００Ｎ、３０００、３００Ｎ  不純物拡散制御膜
Ａ１〜Ａ３、ａ１〜ａ３  電極配線
ＰＮ  絶縁破壊される不純物拡散制御膜部分
【図１】
2008028257.tif 000003
【図２】
2008028257.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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