(57)【要約】【課題】内部電源電圧の遮断及び遮断解除の条件取得と外部電源投入時の過渡状態等における不安定状態の検知との双方に電圧検出を利用する。【解決手段】電源回路（３）は外部電源電圧を降圧して内部電源電圧を生成する。低レベル検出回路（３３）は電源回路から内部回路（２）に供給される内部電源電圧が第１レベルよりも低い状態を検出する。高レベル検出回路（３０〜３２）は電源回路から内部回路に供給される内部電源電圧が第１レベルを超えた第２レベルよりも高い状態を検出する。制御回路（４）は電源回路による内部回路への内部電源電圧の遮断と遮断解除のシーケンス制御並びにレベルアップシフタ（１７）の活性化と非活性化の制御を行い、低レベル検出回路による低い状態の検知に応答してレベルアップシフタを非活性化し、高レベル検出回路による高い状態の検知を前記遮断解除の条件とする。【選択図】図１
2008040543.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を降圧して内部電源電圧を生成する電源回路と、
前記内部電源電圧を動作電源に用いる内部回路と、
前記電源回路から内部回路に供給される内部電源電圧が第１レベルよりも低い状態を検出する低レベル検出回路と、
前記電源回路から内部回路に供給される内部電源電圧が前記第１レベルを超えた第２レベルよりも高い状態を検出する高レベル検出回路と、
前記内部回路の出力信号を外部電電圧の振幅にレベルアップするレベルアップシフタと、
前記電源回路による前記内部回路への前記内部電源電圧の遮断と遮断解除のシーケンス制御並びに前記レベルアップシフタの活性化と非活性化の制御を行う制御回路と、を有し、
前記制御回路は、前記低レベル検出回路による前記低い状態の検知に応答して前記レベルアップシフタを非活性化し、前記高レベル検出回路による前記高い状態の検知を前記遮断解除の条件とする、半導体集積回路。
【請求項２】
前記低レベル検出回路は高レベル検出回路よりも低い検出精度を有する、請求項１記載の半導体集積回路。
【請求項３】
前記低レベル検出回路は導電型の異なるトランジスタの閾値電圧の相違を用いてレベル検出を行う、請求項１記載の半導体集積回路。
【請求項４】
前記高レベル検出回路は半導体のバンドギャップを用いて形成した基準電圧と被測定電圧との比較によってレベル検出を行う請求項３記載の半導体集積回路。
【請求項５】
前記レベルアップシフタは外部電源電圧とグランド電圧との間を選択的に遮断するカットオフトランジスタを有し、前記レベルアップシフタは前記カットオフトランジスタのオフ状態により非活性化される、請求項１記載の半導体集積回路。
【請求項６】
前記内部回路は複数の回路領域を有し、
前記高レベル検出回路は前記回路領域毎に設けられ、
一の回路領域の出力を他の回路領域の入力に接続するインタフェース経路に介在され、選択的に出力論理値を固定することができる出力固定回路を有し、
前記制御回路は、遮断解除のシーケンスとして、前記出力固定回路の出力に接続される前記他の回路領域に対する電源遮断解除の後に、当該出力固定回路の入力に接続された前記一の回路領域の電源遮断を解除して、当該出力回路の出力固定状態を解除する、請求項１記載の半導体集積回路。
【請求項７】
前記制御回路は遮断解除のシーケンスにおいて、先に電源解除される前記他の回路領域に対応する前記高レベル検出回路による高い状態の検知タイミングを、前記一の回路領域に対する電源遮断解除タイミングとして用いる、請求項６記載の半導体集積回路。
【請求項８】
前記制御回路は遮断解除のシーケンスにおいて、電源遮断が解除される一の回路領域に対応する前記高レベル検出回路による高い状態の検知タイミングを、当該一の回路領域の出力に接続する出力固定回路の出力固定解除タイミングとして用いる、請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧された内部電源電圧を動作電源として用いる半導体集積回路に関し、特に、降圧電源のレベル検出を行って低消費電力制御等に用いるマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路の製造プロセスにおいては回路素子の微細化に伴ってトランジスタの耐圧低下により動作電源電圧が低電圧化され、これに伴ってＭＯＳトランジスタのゲート閾値電圧も低下される傾向にある。この動作電圧の低電圧化と閾値電圧の低下は低消費電力と動作の高速化にとって望ましいため、外部デバイスとのインタフェース信号振幅の整合性を図ることを要しない内部回路については、外部電源電圧を降圧した降圧電圧を動作電源とされる傾向にある。しかしながら、閾電圧の低下はＭＯＳトランジスタのサブスレッショルドリーク電流等のリーク電流の増大に繋がる。そこで、多くのマイクロコンピュータにおいてはサブスレッショルドリーク電流を低減するために、内部回路の一部、または、全部への動作電源の供給を遮断（停止）し、待機電流の低減を図る回路方式を採用する。例えば、ソフトウェアスタンバイモードのような一の低消費電力モードにおいて、電源供給を必要としない内蔵ＲＯＭの電源を遮断し、また、ディープスタンバイモードのような別の低消費電力モードにおいて、内蔵ＲＯＭに加えてＣＰＵ等の内部ロジックの全部又は一部の動作電源を遮断し、さらには動作電源が遮断されるＣＰＵ等の状態保存をＲＡＭで行わない場合には当該ＲＡＭの動作電源も遮断したりすることができる。
【０００３】
内部電源電圧の遮断及び遮断解除を行なうときは、ＲＡＭ等に保持されているデータが破壊されたりしないようにすることが必要である。また、外部電源投入時の過渡状態又は外部電源の供給が瞬間的に遮断及び解除されるような外部電源の瞬停時には、外部電源電圧と内部電源電圧の双方を動作電源に用いる回路に貫通電流等が流れないようにすることが必要になる。そのような不安定な状態を検出するのに電圧検出回路をオンチップしなければならない。
【０００４】
特許文献１にはマイクロコントローラにバッテリー電圧が供給される電池ノードの第１レベルを検出する第1低電圧検出回路と前記電池ノードの第２レベルを検出する第２低電圧検出回路とを搭載することが記載される。特許文献２には第１電圧を検知する第１電圧検知回路と第２電圧を検知する第２電圧検知回路とを有する半導体集積回路について記載がある。
【０００５】
【特許文献１】特表２００６−５０６６１７号公報
【特許文献２】特開平１０−２４１３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、内部電源電圧の遮断及び遮断解除の一つの条件としての電圧検出と、外部電源投入時の過渡状態又は外部電源の瞬停時における電源電圧の不安定状態の検出とのための電圧検出回路について検討した。これによれば、内部回路の電源を局所的に遮断及び遮断解除するときには電源遮断される回路から電源供給が維持されている回路への不定伝播を防止しなければならない。また、降圧電源電圧の振幅信号と外部電源電圧の振幅信号とのインタフェースにはレベルシフタを用いなければならないが、例えば外部電源投入時の過渡状態又は外部電源の供給が瞬間的に遮断及び解除される外部電源の瞬停時に、レベルアップシフタに貫通電流等が流れないようにすることが必要になる。前者においては内部電源電圧が規定の動作保証レベルの範囲内であることを検出しなければならない。後者においては内部電源電圧がレベルシフタに貫通電流を生じさせる誤動作レベルの範囲内であることを検出しなければならない。特許文献１，２ではその点について考慮されていない。
【０００７】
更に両者の電圧検出の性質に着目すると、前者においてはその検出結果はその後の正常な回路動作につなぐ性質を有するので高精度が要求される。これに対し、後者の場合にはその検出結果はその後のレベルアップシフタの動作停止につなぐ性質を有するので高精度は要求されない。逆に、後者の検出にＢＧＲ（バンドギャップリファレンス）を用いるような高精度な電圧検出を用いると、誤動作レベルの範囲外において正常にＢＧＲを得られる保証のないことが本発明者によって認識された。
【０００８】
本発明の目的は、内部電源電圧の遮断及び遮断解除の一つの条件取得と、外部電源投入時の過渡状態又は外部電源の瞬停時における不安定状態の検知との双方に電圧検出を利用することができる半導体集積回路を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
本発明に係る半導体集積回路は、電源回路、内部回路、低レベル検出回路、高レベル検出回路、レベルアップシフタ、及び制御回路を有する。電源回路は外部から供給される外部電源電圧を降圧して内部電源電圧を生成する。内部回路は前記内部電源電圧を動作電源に用いる。低レベル検出回路は、前記電源回路から内部回路に供給される内部電源電圧が第１レベルよりも低い状態を検出する。高レベル検出回路は、前記電源回路から内部回路に供給される内部電源電圧が前記第１レベルを超えた第２レベルよりも高い状態を検出する。レベルアップシフタは、内部回路の出力信号を外部電源の振幅にレベルアップする。制御回路は、前記電源回路による前記内部回路への前記内部電源電圧の遮断と遮断解除のシーケンス制御並びに前記レベルアップシフタの活性化と非活性化の制御を行う。この制御回路は更に、前記低レベル検出回路による前記低い状態の検知に応答して前記レベルアップシフタを非活性化し、前記高レベル検出回路による前記高い状態の検知を前記遮断解除の条件とする。
【００１２】
上記より、内部電源電圧の遮断及び遮断解除の一つの条件取得と、外部電源投入時の過渡状態又は外部電源の瞬停時におけるレベルアップシフタの不安定状態の検知との双方に電圧検出を利用することができる。
【００１３】
前記低レベル検出回路は高レベル検出回路よりも低い検出精度を有する。前者においてはその検出結果はその後の正常な回路動作につなぐ性質を有するので高精度が要求される。これに対し、後者の検出にＢＧＲ（バンドギャップリファレンス）を用いるような高精度な電圧検出を用いると、レベルアップシフタが不安定になる電圧範囲では正常にＢＧＲを得られる保証がないので、低精度の検出すら不可能になってしまう。
【００１４】
例えば前記高レベル検出回路は半導体のバンドギャップを用いて形成した基準電圧と被測定電圧との比較によってレベル検出を行う。前記低レベル検出回路は導電型の異なるトランジスタの閾値電圧の相違を用いてレベル検出を行う。後者の検出にＢＧＲ（バンドギャップリファレンス）を用いるような高精度な電圧検出を用いると、誤動作レベルの範囲外において正常にＢＧＲを得られる保証がないからである。
【００１５】
本発明の具体的な形態として、前記レベルアップシフタは外部電源電圧とグランド電圧との間を選択的に遮断するカットオフトランジスタを有し、前記レベルアップシフタは前記カットオフトランジスタのオフ状態により非活性化される。貫通電流防止へのレベルアップシフタの対応を簡単に行うことができる。
【００１６】
本発明の具体的な形態として、前記内部回路は複数の回路領域を有し、前記高レベル検出回路は前記回路領域毎に設けられ、一の回路領域の出力を他の回路領域の入力に接続するインタフェース経路に介在され、選択的に出力論理値を固定することができる出力固定回路を有する。このとき、前記制御回路は、遮断解除のシーケンスとして、前記出力固定回路の出力に接続される回路領域に対する電源遮断解除の後に、当該出力固定回路の入力に接続された回路領域の電源遮断を解除して、当該出力回路の出力固定状態を解除する。例えば、前記制御回路は遮断解除のシーケンスにおいて、先に電源解除される前記他の回路領域に対応する前記高レベル検出回路による高い状態の検知タイミングを、前記一の回路領域に対する電源遮断解除タイミングとして用いる。また、前記制御回路は遮断解除のシーケンスにおいて、電源遮断が解除される一の回路領域に対応する前記高レベル検出回路による高い状態の検知タイミングを、当該一の回路領域の出力に接続する出力固定回路の出力固定解除タイミングとして用いる。これにより、信号経路の上流側の回路領域に対する電源遮断解除を行なった後、既に電源遮断解除された下流側回路領域への出力固定回路の出力固定を解除することにより、電源遮断解除に際してタイミング上一切の不定伝播を阻むことができる。即ち、電源遮断された双方の内部回路の電源遮断を解除する過程で上流側内部回路から下流側の内部回路に不定伝播を生じないようにするという意義を有する。
【発明を実施するための最良の形態】
【００１７】
《マイクロコンピュータ》
図１には本発明に係る半導体集積回路の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１は、単結晶シリコンなどの１個の半導体基板に例えば相補型ＭＯＳ集積回路の製造技術によって形成される。マイクロコンピュータ１は、動作電源の供給と遮断が制御される内部回路（ＣＯＲ）２、内部回路２に動作電源を供給する電源回路（ＰＯＷＳ）３、マイクロコンピュータのリセットや低消費電力状態等を全体的に制御するシステム制御回路（ＳＹＳＣＮＴ）４を有する。前記内部回路２は、それぞれ個別に動作電源の供給と遮断が可能にされた複数の電源領域を有する。第１の電源領域には例えばＲＯＭ等の第１回路（１ｓｔＣＴ）１１が形成される。第２の電源領域には、中央処理装置（ＣＰＵ）、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、割込みコントローラ（ＩＲＣＮＴ）、バスコントローラ（ＢＳＣＮＴ）、タイマなどの入出力制御回路、及びその他の周辺回路等がバス等で接続されたロジック回路（ＬＯＧ）のような第２回路（２ｎｄＣＴ）１２が形成される。第３の電源領域には例えばＲＡＭ等の第３回路（３ｒｄＣＴ）１３が形成される。第１回路１１及び第３回路１３は第２回路１２に含まれるＣＰＵやＤＭＡＣなどのバスマスタモジュールによってアクセスされる。
【００１８】
外部インタフェース回路として総称的に示された外部出力回路（ＥＸＯＵＴ）５と外部入力回路（ＥＸＩＮ）６は、アドレス出力、データ入出力、外部割込み要求信号の入力、外部バスアクセス制御信号の出力等に用いられる。ＰＯＵＴは外部出力端子を総称し、ＰＩＮは外部入力端子を総称する。外部入力端子ＰＩＮには外部割り込み端子を含んでいる。クロック発振器（ＯＳＣ）７は外部クロック端子ＰＣＫから入力されるクロック信号に同期する内部クロック信号ＣＫを生成する。
【００１９】
電源回路３は外部電源端子ＰＶＣＣから供給される外部電源電圧ＶＣＣを降圧して内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３を生成する。外部電源電圧は例えば５Ｖ又は３．３Ｖである。内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３は例えば１．５Ｖである。内部電源電圧ｖｄｄ１は第１回路１１の動作電源、内部電源電圧ｖｄｄ２は第２回路１２の動作電源、内部電源電圧ｖｄｄ３は第３回路１３の動作電源にされる。内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３は低消費電力モードに応じて供給と遮断が制御されるので、第１回路１１の動作電源が遮断される低消費電力モードにおいて第１回路１１から第２回路１２への不定な信号の伝播を選択的に防止する不定伝播防止回路１４と、第２回路の動作電源が遮断される低消費電力モードにおいて第２回路１２から第３回路１３への不定な信号の伝播を選択的に防止する不定伝播防止回路１５が配置される。尚、不定伝播防止回路１４，１５が介在されない第１回路１１乃至第３回路１３の間のインタフェース信号は図示を省略している。
【００２０】
レベルダウンシフタ（ＬＤＳ）１６は外部電源電圧ＶＣＣの信号振幅を内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の信号振幅にレベルダウンシフトする。レベルダウンシフタ１６はシステム制御回路４、クロック発振器７及び外部入力回路６と第２回路１２との間に配置される。レベルアップシフタ（ＬＵＳ）１７は内部電源電圧の信号振幅を外部電源電圧の信号振幅にレベルアップシフトする。レベルアップシフタ１７は外部出力回路５及びシステム制御回路４と第２回路１２との間に配置される。
【００２１】
高レベル検出回路（ＨＤＴＣ）３０，３１，３２は検出対象とする内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３が動作保証電圧の範囲（第２レベルよりも高い状態）にあることを検出する。低レベル検出回路（ＬＤＴＣ）３３は検出対象とする内部電源電圧ｖｄｄ２がレベルアップシフタ１の動作を不安定にする電圧範囲（第１レベルよりも低い状態）にあることを検出する。高レベル検出回路３０，３１，３２による検出信号３３，３４，３５と低レベル検出回路３３による検出信号３７はシステム制御回路４に供給される。また、例えば、高レベル検出回路及び低レベル検出回路は、外部電源電圧ＶＣＣで動作する。
【００２２】
システム制御回路４は、リセット制御回路（ＲＥＳＣＮＴ）４Ａ、電源制御回路（ＰＯＷＣＮＴ）４Ｂ及びイネーブル制御回路（ＥＮＣＮＴ）４Ｃを有する。
【００２３】
リセット制御回路４Ａは外部リセット端子ＰＲＥＳから供給されるリセット信号ＲＥＳによる初期化要求に応答して内部回路制御信号２８に代表される各種内部リセット信号を生成する。更に、リセット処理や設定される低消費電力状態に応じたクロック発振器７に対する発振回路制御信号２５による発振停止及び解除の制御、外部出力回路５及び外部入力回路６に対する外部出力制御信号２６及び外部入力制御信号２７による外部インタフェース制御等を行う。
【００２４】
電源制御回路４Ｂは、第２回路１２からレベルアップシフタ１７を介して供給されるソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹ、ソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹ、レジスタリード・ライト信号ＲＲ／Ｗ等を入力し、それら入力信号の状態に従って、マイクロコンピュータ１の低消費電力状態の制御等を行う。その制御の一つとして、電源回路３に対する電源回路制御信号２０による内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の供給遮断及び解除の制御を行う。この内部電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３の供給及び遮断制御に伴って不定伝播防止回路１４，１５に対して出力固定制御信号２２、２３による出力固定の制御を行う。内部電源電圧の遮断及び遮断解除のシーケンス制御においては高レベル検出回路（ＨＤＴＣ）３０，３１，３２の検出信号３４，３５，３６を参照する。
【００２５】
イネーブル制御回路４Ｃは低レベル検出回路（ＬＤＴＣ）３３の検出信号３７を参照して、イネーブル制御信号２１によりレベルアップシフタ１７に対する活性化及び非活性化制御を行う。
【００２６】
マイクロコンピュータ１の内部状態は、リセット状態、ＣＰＵプログラム実行状態、低消電力状態に大別される。リセット状態はリセット信号ＲＥＳによりマイクロコンピュータ１の内部を初期化する初期化動作状態を意味する。ＣＰＵプログラム実行状態は第２回路１２のＣＰＵが動作プログラムを実行する状態を意味する。
【００２７】
《低消費電力状態》
マイクロコンピュータ１は低消電力状態として、ＣＰＵスリープモード、ソフトウェアスタンバイモード、ディープソフトウェアスタンバイモード、又はハードウェアスタンバイモード等を有する。
【００２８】
ハードウェアスタンバイモードはスタンバイ端子（ＳＴＢＹ）等の外部端子（図示せず）の状態に従って設定され、システム制御回路４以外の全ての回路に対する電源供給が停止され、リセット信号ＲＥＳにより解除される。その他の低消費電力モードは、ＣＰＵがスリープ命令を実行したとき、スタンバイコントロールレジスタ（ＳＢＹＣＲ）及びディープスタンバイコントロールレジスタ（ＤＰＳＢＹＣＲ）のような制御レジスタの設定状態に従って選択される。例えばスタンバイコントロールレジスタ（ＳＢＹＣＲ）は第２回路１２に配置され、ディープスタンバイコントロールレジスタ（ＤＰＳＢＹＣＲ）は電源制御回路４Ｂの内部に配置され、ＣＰＵによってリードライト可能にされ、また、リセットの指示に応答して初期化される。
【００２９】
ＣＰＵスリープモードでは第２回路１２のＣＰＵ及びその他の周辺モジュールに対するクロック信号の供給が停止され、動作電源の供給は全ての回路に対して維持される。クロック供給が停止されても動作電源が供給されていて回路の内部状態はスタティックに保持されている。ＣＰＵスリープモードでは第２回路１２の割り込みコントローラは動作可能であるから内部或いは外部からの割り込みによって解除可能にされる。
【００３０】
ソフトウェアスタンバイモードではクロック生成と供給を全て停止し、第１回路１１（ＲＯＭ）に対する電源供給を停止し、第２回路１２及び第３回路１３等、その他の回路に対する電源供給が維持される。ソフトウェアスタンバイモードにおいて第２回路へのクロック供給は停止しているが、第２回路１２に含まれる前記割り込みコントローラ（ＩＲＣＮＴ）はクロックが供給されていなくても動作電源が供給されていれば外部からの割り込み要求信号に応答してソフトウェアスタンバイ解除信号Ｒ＿ＳＴＢＹを生成することができ、これによってソフトウェアスタンバイモードの解除が可能にされる。
【００３１】
ディープソフトウェアスタンバイモードは第３回路（ＲＡＭ）１３に対して動作電源の供給又は遮断が選択可能にされ、その他の回路に対する動作電源の供給が遮断される。第２回路１２が動作不可能にされているディープソフトウェアスタンバイモードにおいては、外部割り込み端子からの割り込み要求は、直接システム制御回路４に供給されてディープソフトウェアスタンバイモードが解除可能にされる。
【００３２】
特に制限されないが、スタンバイコントロールレジスタＳＢＹＣＲはソフトウェアスタンバイビット（ＳＳＢＹ）等を有する。ＳＳＢＹ＝０のとき、ＣＰＵによるスリープ命令の実行後にＣＰＵスリープモードに遷移することを指示し、ＳＳＢＹ＝１のとき、ソフトウェアスタンバイモード又はディープソフトウェアスタンバイモードに遷移することを指示する。ディープスタンバイコントロールレジスタＤＰＳＢＹＣＲは、ディープスタンバイビット（ＤＰＳＢＹ）及びＲＡＭオフビット（ＲＡＭＣＵＴ）を有する。ディープスタンバイビット（ＤＰＳＢＹ）は、ＳＳＢＹ＝１のときＤＰＳＢＹ＝０でソフトウェアスタンバイモードを指示し、ＳＳＢＹ＝１のときＤＰＳＢＹ＝１でディープソフトウェアスタンバイモードを指示する。ＲＡＭＣＵＴ＝０で第３回路１３（ＲＡＭ）の動作電源を遮断しないことを指示し、ＲＡＭＣＵＴ＝１で第３回路１３（ＲＡＭ）の動作電源を遮断する（動作電源の供給を停止する）ことを指示する。第２回路１２のＣＰＵはスリープ命令を実行したとき前記ＳＳＢＹ＝１であることを条件にソフトウェアスタンバイ遷移信号Ｓ＿ＳＴＢＹをイネーブルレベルにする。これを受ける電源制御回路４Ｂは、ＤＰＳＢＹ＝０のときはソフトウェアスタンバイモードに遷移するシーケンス制御を行い、ＤＰＳＢＹ＝１の時はディープソフトウェアスタンバイモードに遷移するシーケンス制御を行う。
【００３３】
前記ディープスタンバイモードはソフトウェアスタンバイモードに比べて電源遮断される範囲が広くされ、更に低消費電力が強化されている。また、前記ディープスタンバイモードはハードウェアスタンバイモードに比べてＲＡＭに復帰用データをストアする動作形態を選択して解除後に直前の状態に即座に復帰する動作を可能にする。
【００３４】
《レベルアップシフタ》
図２にはレベルアップシフタ１７の一例が示される。レベルアップシフタ１７は、グランド電圧（接地電位）ＧＮＤと内部電源電圧ｖｄｄ１との間の振幅を有する差動入力信号ＳＩＧｔ、ＳＩＧｂを夫々ゲートに入力するｎチャネル型の一対のＭＯＳトランジスタＭＲ１，ＭＬ１と、前記差動入力信号をゲートに夫々入力するｐチャンネル型の一対のＭＯＳトランジスタＭＲ２，ＭＬ２を有する。ＭＯＳトランジスタＭＲ１，ＭＬ１とＭＯＳトランジスタＭＲ２，ＭＬ２の間にはゲートが内部電源電圧ｖｄｄ１でバイアスされｎチャネル型のＭＯＳトランジスタＭＲ３、ＭＬ３が接続される。さらに、前記第ＭＯＳトランジスタＭＲ２，ＭＬ２のソースにドレインが接続されると共に、相互に他方の前記ＭＯＳトランジスタＭＬ１，ＭＲ１のゲートにドレインが夫々接続され、前記外部電源電圧ＶＣＣにソースが夫々接続されたｐチャネル型の一対のＭＯＳトランジスタＭＲ４，ＭＬ４を有する。ＭＯＳトランジスタＭ３Ｒのドレインは２入力型のノアゲートＮＯＲ一方の入力に接続され、その反転信号が出力信号ＳＯＵＴとされる。インバータＩＶ１，ＩＶ２は入力信号ＳＩＮから差動入力信号ＤＳＩＧｔ，ＤＳＩＧｂを生成する。差動入力用のＭＯＳトランジスタＭＲ１、ＭＬ１はその相補的なスイッチ状態に従ってＭＯＳトランジスタＭＲ４，ＭＬ４のスイッチ状態を決定するから、ＭＯＳトランジスタＭＲ１，ＭＬ１はＭＯＳトランジスタＭＲ４，ＭＬ４に比べて大きなトランジスタサイズを有することが必要とされる。また、入力信号ＳＩＮの低電圧化に対処するのにＭＯＳトランジスタＭＲ４，ＭＬ４のオン抵抗は大きい方がよい。前記ＭＯＳトランジスタＭＲ１，ＭＬ１のソースはｎチャネル型のカットオフＭＯＳトランジスタＭ５を介してグランド電位ＧＮＤに接続される。また、ＭＯＳトランジスタＭＲ４，ＭＬ４のゲートはｐチャネル型のカットオフＭＯＳトランジスタＭＲ６、ＭＬ６を介して外部電源電圧ＶＣＣに接続される。前記ノアゲートＮＯＲの他方の入力には前記イネーブル信号２０が供給され、カットオフＭＯＳトランジスタＭ５，ＭＲ６，ＭＬ６のゲートにはイネーブル信号２０の反転信号が供給される。レベルアップシフタ１７はイネーブル信号２０のローレベルにより活性化され、ｖｄｄ１振幅の入力信号ＳＩＮをＶＣＣ振幅の出力信号ＳＯＵＴに変換する。イネーブル信号２０のハイレベルによりレベルアップシフタ１７は非活性化され、出力信号ＳＯＵＴがＶＣＣレベルのハイレベルに固定され、ＭＬ４，ＭＬ５からＭ５に至る電流経路も遮断される。ＶＣＣ振幅の出力信号ＳＯＵＴは、前記外部出力端子ＰＯＵＴを介してマイクロコンピュータ（ＭＣＵ）１の外部へ出力可能に構成される。
【００３５】
図３にはレベルダウンシフタ１６の一例が示される。ここではレベルダウンシフタ１６は直列２段のＣＭＯＳインバータＩＶ３，ＩＶ４によって構成される。
【００３６】
《レベル検出回路》
図４には低レベル検出回路３３の一例が示される。低レベル検出回路３３は、ｐチャネル型ＭＯＳトランジスタＭ１０、Ｍ１１とｎチャネル型ＭＯＳトランジスタＭ１２の直列回路を有し、それらＭＯＳトランジスタＭ１０〜Ｍ１２のゲートに被測定電圧である内部電源電圧ｖｄｄ２を入力し、ＭＯＳトランジスタＭ１０とＭ１１のコモンドレイン電圧（ＶｄｅｔＬ）を検出信号３７とする。この回路は、ＭＯＳトランジスタＭ１０〜Ｍ１２から成るインバータの論理閾値電圧（ＶＬＴ）によって検出範囲を決定する。ｖｄｄ２＜ＶＬＴのときＶｄｅｔＬ＝ＶＣＣとなり、ｖｄｄ２＞ＶＬＴのときＶｄｅｔＬ＝ＧＮＤとなる。ＶＬＴはＭＯＳトランジスタの閾値電圧が温度等の影響を受けて変動するのに応じて変化されるので、検出精度は比較的低い。
【００３７】
図５には高レベル検出回路３０の一例が示される。高レベル検出回路３０はバンドギャップリファレンス回路（ＢＧＲ）４０、基準電圧増幅回路４１および電圧コンパレータ４２を有する。バンドギャップリファレンス回路（ＢＧＲ）４０は、ダイオード接続されたトランジスタＴＲ１と、これに接続される抵抗Ｒ１と、エミッタ・ベース間面積がトランジスタＴＲ１の所定倍であってダイオード接続されたトランジスタＴＲ２と、これに接続される抵抗Ｒ２と、抵抗Ｒ２の他端に接続される抵抗Ｒ３と、を有する。トランジスタＴＲ１と抵抗Ｒ１との接続部からの信号と、抵抗Ｒ２と抵抗Ｒ３との接続部からの信号とを差動アンプＡＭＰ１に入力し、その差に対応する帰還電流をＭＯＳトランジスタＭ１３，Ｍ１４を介して抵抗Ｒ１，Ｒ３に流す。これによりトランジスタＴＲ１と抵抗Ｒ１との接続部の電圧と、抵抗Ｒ２と抵抗Ｒ３との接続部の電圧は一致するように制御され、それに応じてバンドギャップリファレンス電圧Ｖｂｇｒが形成される。バンドギャップリファレンス電圧Ｖｂｇｒは基準電圧増幅回路４１によって増幅され、基準電圧ＶＲＥＦを出力する。電圧コンパレータ４２は被測定電圧である内部電源電圧ｖｄｄ１を基準電圧ＶＲＥＦと比較して、その出力電圧（ＶｄｅｔＨ）が検出信号３４とされる。ｖｄｄ１＜ＶＲＥＦのときＶｄｅｔＨ＝ＧＮＤとなり、ｖｄｄ１＞ＶＲＥＦのときＶｄｅｔＨ＝ＶＣＣとなる。バンドギャップＶｂｇｒは温度や閾値電圧の影響を受けないので、低レベル検出回路に比べて検出精度は高い。他の高レベル検出回路３１，３２も同様に構成される。
【００３８】
図６には外部電源電圧ＶＣＣと内部電源電圧ｖｄｄ（ｖｄｄ１、ｖｄｄ２、ｖｄｄ３を総称する）の変化に対する検出信号３７（Ｌ検知信号）と、検出信号３４、３５、３６（Ｈ検知信号）の波形が例示される。波形は実線と破線で示されるが、破線の波形は不定な波形を意味する。波形は、電源投入、プログラム実行状態、ソフトウェアスタンバイなどの低消費電力状態としての電源遮断状態、プログラム実行状態、外部電源電圧の瞬停に応ずる変化を示す。高レベル検出回路３０〜３２は電源電圧ＶＣＣが動作限界ＶｍｉｎＨ以下ではＶＲＥＦが電源電圧や温度に依存し高精度が得られない。動作限界ＶｍｉｎＨ以上の電源電圧ＶＣＣにおいて所期の高精度の検出信号を得ることができる。低レベル検出回路３３における電源電圧ＶＣＣの動作限界は比較的低い電圧ＶｍｉｎＬである。その回路構成上、もともと高精度の検出精度が要求されていないからである。高レベル検出回路３０〜３２における検知レベルである基準電圧ＶＲＥＦは動作電圧範囲に対して内部回路２の正常動作を保証できる下限動作保証電圧を考慮して決めればよい（図７参照）。一方、低レベル検出回路３３における検知レベルである論理閾値電圧ＶＬＴはレベルアップシフタに貫通電流を生ずる内部電源電圧ｖｄｄ２を考慮して決めればよい（図８参照）。
【００３９】
《レベルアップシフタの非活性化制御》
図６の例に従えば、電源が投入されて安定化されるまでの過程、ＶＣＣが瞬断されたとき、低レベル検出回路３３は電源電圧ｖｄｄ２が検知レベルＶＬＴ以下の状態を信号３７によってイネーブル制御回路４Ｃに通知する。イネーブル制御回路４Ｃはその期間に制御信号２１をハイレベルに帰して、レベルアップシフタ１７を非活性状態に制御する。これにより、内部電源電圧ｖｄｄ２、外部電源電圧ＶＣＣが不安定なときレベルアップシフタ１７に貫通電流が流れることを抑制することができる。
【００４０】
《電源制御シーケンス制御》
図９には電源回路３の一例が示される。電源回路３は基準電圧Ｖｒｅｆを発生する基準電圧発生回路５０と、電源電圧ｖｄｄ１を発生する降圧回路５１、電源電圧ｖｄｄ２を発生する降圧回路５２、及び電源電圧ｖｄｄ３を発生する降圧回路５３を備える。前記降圧回路５１はオペアンプＯＰＡの出力にゲートが接続されたｐチャネル型のクランプＭＯＳトランジスタＭ２１のドレイン電圧が参照電圧Ｖｒｅｆに一致するようにＭＯＳトランジスタＭ２１のコンダクタンスを負帰還制御して前記ドレイン電圧を前記参照電圧Ｖｒｅｆに等しい電圧にクランプするクランプ回路と、クランプＭＯＳトランジスタＭ２１のドレインを選択的にグランド電位に同通させるｎチャネル型のディスチャージＭＯＳトランジスタＭ２３と、前記クランプＭＯＳトランジスタＭ２１を選択的にオフ状態に制御するｐチャンネル型のカットオフＭＯＳトランジスタＭ２２とを有する。降圧電源制御信号φＡ１はオペアンプＯＰＡの活性化制御とカットオフＭＯＳトランジスタＭ２２のスイッチ制御を行う。降圧電源制御信号φＡ１のハイレベルによってオペアンプＯＰＡを非活性化し、且つカットオフＭＯＳトランジスタＭ２２をオン状に制御する。降圧電源制御信号φＢ１はＭＯＳトランジスタＭ２３をスイッチ制御する。クランプ回路を用いた降圧回路５１の性質上、電源遮断では最初にＭＯＳトランジスタＭ２２をオンさせてＭＯＳトランジスタＭ２１をカットオフしてからＭＯＳトランジスタＭ２３をオンにする。電源遮断を解除するときはそれとは逆に、ＭＯＳトランジスタＭ２３をオフにしてからＭＯＳトランジスタＭ２２をオフしてオペアンプＯＰＡによる負帰還制御を開始させることが必要である。逆になると、電源電圧ＶＣＣからグランドＧＮＤに貫通電流が流れ、無駄な電力消費が増大してしまう。その他の降圧回路５２，５３も同様に構成される。
【００４１】
図１０にはディープソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングが例示される。時刻ｔ０でディープソフトウェアスタンバイが発生（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０、スリープ命令実行）すると、電源制御回路４Ｂはソフトウェアスタンバイ要求信号Ｓ＿ＳＴＢＹを受ける。これによって電源制御回路４Ｂは、クロック停止、信号２２,２３による不定伝播防止回路１４、１５の出力固定、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のカットオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のカットオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオン、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオンを順次行って、第１回路１１及び第２回路１２に対する電源遮断を行ない、ディープソフトウェアスタンバイモードに遷移する。時刻ｔ１に割り込み要求があると、電源制御回路４Ｃは外部割り込み端子から割り込み要求を直接受け取り、そのときの電源制御レジスタの制御データ（ＳＳＢＹ＝１、ＤＰＳＢＹ＝１、ＲＡＭＣＵＴ＝０）に従って、クロック供給再開、第２回路１２に対するφＢ２によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第１回路１１に対するφＢ１によるディスチャージＭＯＳトランジスタＭ３のターンオフ、第２回路１２に対するφＡ２によるクランプＭＯＳトランジスタＭ１のターンオンを行う。これによって第２回路１２に内部電源電圧ｖｄｄ２の供給が再開され、電源電圧ｖｄｄ２がＨ検出レベルVＲＥＦを超えたところで高レベル検出回路３１の検出信号３５がハイレベルにされる（時刻ｔ２）。電源制御回路４Ｂはこの検出信号３５のハイレベル変化に応答して、第１回路１１に対するφＡ１によるクランプＭＯＳトランジスタＭ１のターンオンを行う。これによって第１回路１１に内部電源電圧ｖｄｄ１の供給が再開され、電源電圧ｖｄｄ１がＨ検出レベルVＲＥＦを超えたところで高レベル検出回路３０の検出信号３４がハイレベルにされる（時刻ｔ３）。電源制御回路４Ｂはこの検出信号３４のハイレベル変化に応答して、制御信号２２，２３にて不定伝播防止回路１４、１５の出力固定を解除する（時刻ｔ５）。これによってディープスタンバイモードが解除される。この例では内部電源電圧ｖｄｄ１、ｖｄｄ２の双方を電源遮断の対象としているので、電源遮断時の不定伝播防止と言う観点からは第１回路１１から第２回路１２への不定伝播防止回路１４は出力固定することを要しないが、電源遮断された双方の内部回路の電源遮断を解除する過程で第１回路１１から第２回路１２に不定伝播を生じないようにするという点において大きな意義を有する。
【００４２】
以上説明したシーケンス制御回路４によれば、内部電源電圧ｖｄｄ１〜ｖｄｄ３の遮断解除の一つの条件として高レベル検出回路３０〜３２の検出結果を利用することができ、且つ、外部電源投入時の過渡状態又は外部電源の瞬停時におけるレベルアップシフタの不安定状態の検知に低レベル検出回路３３の検出結果を利用することができる。前者において電圧検出結果はその後の正常な回路動作につなぐ性質を有するので高精度が要求される。これに対し、後者の場合には電圧検出結果はその後のレベルアップシフタ１７の動作停止につなぐ性質を有するので高精度は要求されない。この相違に従って、低レベル検出回路は高レベル検出回路よりも低い検出精度を有する。前記高レベル検出回路には半導体のバンドギャップを用いて形成した基準電圧と被測定電圧との比較によってレベル検出を行い、前記低レベル検出回路は導電型の異なるトランジスタの閾値電圧の相違を用いてレベル検出を行う。後者の検出にＢＧＲ（バンドギャップリファレンス）を用いるような高精度な電圧検出を用いると、貫通電流のような不都合を生ずる電圧範囲では正常にＢＧＲを得られる保証がないので、低精度の検出すら不可能になってしまう。
【００４３】
内部回路に対する電源電圧遮断状態の解除のシーケンスとして、前記出力固定回路１４の出力に接続される第２回路１２に対する電源遮断解除の後に、当該出力固定回路１４の入力に接続された第1回路１１の電源遮断を解除して、当該出力固定回路１４の出力固定状態を解除する。電源遮断された双方の回路１１，１２の電源遮断を解除する過程で上流側回路１１から下流側の内部１２に不定伝播を一切生じないようにすることができる。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４５】
例えば、内部回路の電源領域は３分割に限定されず、２分割又は４分割以上であってよい。また、ＲＯＭはマスクＲＯＭであってもよいし、記憶情報の書き込みや消去に外部電源電圧ＶＣＣよりも絶対値的に電圧レベルの高い電圧を要するフラッシュメモリ等であってもよい。フラッシュメモリ等において、そのような高電圧を生成するチャージポンプ回路やその他外部電源電圧ＶＣＣを動作電源とする回路については、その動作電源の遮断を行なわなくてもよい。レベルアップシフタは図２に限定されず、低レベル検出回路が図4に限定されず、高レベル検出回路は図５に限定されず、適宜変更可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータを示すブロック図である。
【図２】レベルアップシフタの回路図である。
【図３】レベルダウンシフタの回路図である。
【図４】低レベル検出回路の回路図である。
【図５】高レベル検出回路の回路図である。
【図６】外部電源電圧ＶＣＣと内部電源電圧ｖｄｄの変化に対する検出信号（Ｌ検知信号）と検出信号（Ｈ検知信号）の波形図である。
【図７】Ｈ検出レベル（ＶＲＥＦ）とＨ検知回路動作限界（ＶｍｉｎＨ）との関係を示す説明図である。
【図８】Ｌ検出レベル（ＶＬＴ）とＬ検知回路動作限界（ＶｍｉｎＬ）とレベルアップシフタの貫通電流発生条件との関係を示す説明図である。
【図９】電源回路の回路図である。
【図１０】ディープソフトウェアスタンバイモードの遷移と割り込みによる解除の制御タイミングを例示するタイミングチャートである。
【符号の説明】
【００４７】
１、１Ｂ  マイクロコンピュータ（ＭＣＵ）
２  内部回路（ＣＯＲ）
３  電源回路（ＰＯＷＳ）
４、４Ａ  システム制御回路（ＳＹＳＣＮＴ）
１１  第１回路（１ｓｔＣＴ）
１２  第２回路（２ｎｄＣＴ）
１３  第３回路（３ｒｄＣＴ）
５  外部出力回路（ＥＸＯＵＴ）
６  外部入力回路（ＥＸＩＮ）
ＰＯＵＴ  外部出力端子
ＰＩＮ  外部入力端子
７  クロック発振器（ＯＳＣ）
ＰＣＫ  外部クロック端子ＰＣＫ
ＰＶＣＣ  外部電源端子
ＶＣＣ  外部電源電圧
ｖｄｄ１、ｖｄｄ２、ｖｄｄ３  内部電源電圧
１４，１５  不定伝播防止回路
１６  レベルダウンシフタ（ＬＤＳ）
１７  レベルアップシフタ（ＬＵＳ）
ＰＲＥＳ  外部リセット端子
ＲＥＳ  外部リセット信号
Ｓ＿ＳＴＢＹ  ソフトウェアスタンバイ遷移信号
Ｒ＿ＳＴＢＹ  ソフトウェアスタンバイ解除信号
ＲＲ／Ｗ  レジスタリード・ライト信号
２０  電源回路制御信号
２１〜２３出力固定制御信号
２５  発振回路制御信号
２６  外部出力制御信号
２７  外部入力制御信号
２８内部回路制御信号
３０〜３２  高レベル検出回路
３３  低レベル検出回路
３４〜３６  高レベル検出信号
３７  低レベル検出信号
５１，５２，５３  降圧回路
ＯＰＡ  オペアンプ
Ｍ２１  クランプＭＯＳトランジスタ
Ｍ２２  カットオフＭＯＳトランジスタ
Ｍ２３  ディスチャージＭＯＳトランジスタ
φＡ１〜φＡ３、φＢ１〜φＢ３  電源制御信号
【図１】
2008040543.tif 000003
【図２】
2008040543.tif 000004
【図３】
2008040543.tif 000005
【図４】
2008040543.tif 000006
【図５】
2008040543.tif 000007
【図６】
2008040543.tif 000008
【図７】
2008040543.tif 000009
【図８】
2008040543.tif 000010
【図９】
2008040543.tif 000011
【図１０】
2008040543.tif 000012