(57)【要約】【課題】半導体集積回路のレイアウト設計の効率化及び簡易化を図る。【解決手段】本発明の一態様の回路設計方法は、集積回路を構成するセルのうちの代表セルの間のパスのセル遅延値と配線遅延値とを算出する（Ｓ２）とともに、代表セル間のパスのタイミング値を相対化した相対値を算出し（Ｓ３）、相対値とセル遅延値と配線遅延値とに応じて代表セル間のパスの距離を求め（Ｓ７）、代表セル間のパスの距離に応じて代表セルを配置し（Ｓ８）、代表セルの配置に応じて代表セル間のパス上のセルを配置する（Ｓ１１）。【選択図】      図７
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【特許請求の範囲】
【請求項１】
集積回路を構成するセルのうちの代表セルの間のパスのセル遅延値と配線遅延値とを算出するとともに、前記パスのタイミング値を相対化した相対値を算出し、
前記相対値と前記セル遅延値と前記配線遅延値とに応じて、前記パスの距離を求め、
前記距離に応じて前記代表セルを配置し、
前記代表セルの配置に応じて前記パス上のセルを配置する
ことを特徴とする回路設計方法。
【請求項２】
請求項１記載の回路設計方法において、
前記パスの距離は、前記パスの最適距離と前記パスに許容される最長距離とを含み、
前記代表セルは、前記代表セルの間のパスの距離が、前記最適距離以上であり前記最長距離以下となるように配置され、
前記パス上のセルは、前記代表セルの配置を基準として配置される
ことを特徴とする回路設計方法。
【請求項３】
請求項１又は請求項２記載の回路設計方法において、
前記代表セルは、タイミング制約の対象となる順序回路であり、
前記パス上のセルは、前記順序回路の間の組み合わせ回路である
ことを特徴とする回路設計方法。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の回路設計方法において、
前記代表セルを配置してから前記パス上のセルを配置するまでの間に、分岐位置を決定することを特徴とする回路設計方法。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の回路設計方法において、
前記代表セルの配置後に、前記代表セルを複数のクラスタに分け、
前記複数のクラスタのそれぞれに対して、複数のクロック調整用バッファを割り当て、
前記複数のクロック調整用バッファに対して上位のクロック調整用バッファを割り当てる
ことを特徴とする回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のレイアウトを設計する回路設計方法に関する。
【背景技術】
【０００２】
ＳｏＣ（System On a Chip）製品のＲＴＬ（Register Transfer Level）合成結果として出力されるネットリストの品質がレイアウト自体に及ぼす影響は大きくなっている。ここで、ＲＴＬは、半導体集積回路を、順序回路と組み合わせ回路とで表すことをいう。
【０００３】
その一方で、ＳｏＣ製品については、半導体集積回路規模の増大、半導体集積回路の複雑化、半導体集積回路の多モード化、半導体集積回路の微細化により、ＲＴＬ合成が困難になりつつある。
【特許文献１】特開平１０−１８９７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＳｏＣ製品の設計においては、レイアウトツールに合せた合成条件出しと決定、レイアウトツール上での再合成が必要であり、処理及び作業の時間が増大化している。
【課題を解決するための手段】
【０００５】
本発明は、以上のような実情に鑑みてなされたもので、半導体集積回路のレイアウト設計の効率化及び簡易化を図ることを目的としている。
【０００６】
本発明を実現するにあたって講じた具体的手段について以下に説明する。
【０００７】
本発明の第１例は、集積回路を構成するセルのうちの代表セルの間のパスのセル遅延値と配線遅延値とを算出するとともに、代表セル間のパスのタイミング値を相対化した相対値を算出し、相対値とセル遅延値と配線遅延値とに応じて代表セル間のパスの距離を求め、代表セル間のパスの距離に応じて代表セルを配置し、代表セルの配置に応じて代表セル間のパス上のセルを配置する回路設計方法である。
【発明の効果】
【０００８】
以上詳記したように本発明を適用すると、半導体集積回路のレイアウト設計を効率化・簡易化できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００１０】
（第１の実施の形態）
本実施の形態においては、半導体集積回路、特に、回路規模の大きくなるＳｏＣ製品を対象とした回路レイアウト設計方法について説明する。
【００１１】
図１は、本実施の形態に係る回路レイアウト設計方法の一例を示すフローチャートである。
【００１２】
図２は、本実施の形態に係る回路レイアウト設計方法を実行するために用いられる回路レイアウト設計装置の一例を示すブロック図である。
【００１３】
この回路レイアウト設計方法においては、スタートポイントとエンドポイントとの間で定義されるタイミング制約上のパスを、複数セルのつながりとして捉えるのではなく、順序回路に着目し、順序回路の間の接続を考え、順序回路間の距離をタイミング換算する。
【００１４】
初期配置においては、順序回路間の距離に基づいて、タイミング制約上のパスに存在する順序回路のみを配置する。
【００１５】
順序回路の配置後、簡易ＣＴＳ（Clock Tree Synthesis）を実行し、タイミング制約を満足するか検証する。簡易ＣＴＳ実行後、組み合わせ回路が配置される。
【００１６】
ステップＳ１において、回路レイアウト設計装置１Ａのライブラリ評価部１は、記憶装置１３ａに記憶されているセルライブラリ１４ａを評価し、効率のよいセルを選択し、選択されたセルを表す評価データ１４ｂを記憶装置１３ｂに記憶する。
【００１７】
ステップＳ２において、ネットリスト最適化部２は、評価データ１４ｂに基づいて、入力ネットリスト（設計対象の回路パターンを表す回路データ）を、最適・最速になるように最適化して再合成し、この最適化結果を示す最適化ネットリスト１４ｃを記憶装置１３ｃに記憶する。
【００１８】
ここで、ネットリストの最適化の具体的手段としては、例えば、簡易Wire loadモデル、gain base、gain baseとWire loadモデルの双方を用いることができる。
【００１９】
このネットリスト最適化部２による処理には、ネットリストを構成するセル間の各パスに対するタイミング解析が含まれている。タイミング解析により、入力ネットリストを構成するセル間の各パスの遅延値が計算され、タイミング上のセル遅延値と配線遅延値とを分けて抽出可能である。各パスのセル遅延値及び配線遅延値を示す遅延値データ１４ｄは、記憶装置１３ｄに記憶される。
【００２０】
ステップＳ３において、タイミング相対値化部３は、最適化ネットリスト１４ｃにおけるセル間の各パスについてのタイミングを相対値化し、相対値化されたタイミングをそれぞれのパスに割り当て、相対値化の結果を示す相対値データ１４ｅを記憶装置１３ｅに記憶する。
【００２１】
相対値化としては、例えば最適化ネットリスト１４ｃを構成するパスのうちベストポジティブスラックを「１」、ワーストネガティブスラックを「１００」とし、他のパスをその間の数値で表す。
【００２２】
ステップＳ４において、パラメータ化部４は、各パスのセル遅延値と配線遅延値とを示す遅延値データ１４ｄに基づいて、セル遅延値と配線遅延値との比率及びセル遅延値をパラメータ化し、パラメータ１４ｆを記憶装置１３ｆに記憶する。
【００２３】
配線遅延値に対してセル遅延値の比率が高いパスは、タイミングを満たしている（タイミングがｍｅｔしている）場合であっても、実配置でクリティカルパスになり得るため、本実施の形態においては、パス上のセル遅延値と配線遅延値との比率をパラメータ化している。またセル遅延値をパラメータ化し、このパラメータ化されたセル遅延値により、セルの初期配置段階での混雑度を見積もることができる。
【００２４】
ステップＳ５において、パスサンプリング部５は、最適化ネットリスト１４ｃを構成するパスを評価し、最適化ネットリスト１４ｃを構成するパスの中から、代表的なパスをサンプリングし、サンプリング結果を示すサンプリングデータ１４ｇを記憶装置１４ｇに記憶する。
【００２５】
例えば、パスサンプリング部５は、順序回路間のパス、セル遅延値の比率の高いパス、スタートポイントからエンドポイントまでの間に存在する任意の一連のパス、タイミング制約上のパスなどを、抽出する。
【００２６】
なお、このパスサンプリングによって代表的なパスをサンプリングした後に、代表的なパスについてタイミング相対値化部３によりタイミングを相対値化するとしてもよい。これにより、代表的なパスに対してのみ、タイミングを相対値化することができ、処理の効率化を実現することができる。
【００２７】
なお、ステップＳ３〜Ｓ５は、並列に実行されてもよく、処理順序を自由に組み替えてもよい。例えば、ステップＳ５の後に、ステップＳ３を実行するとしてもよい。
【００２８】
ステップＳ６において、仮配置部６は、相対値データ１４ｅによって表される最適化ネットリスト１４ｃにおける各パスの相対値化されたタイミングに基づいて、サンプリングデータ１４ｇで表されるサンプリングされた代表的なパスを、チップ上に仮配置し、サンプリングされた代表的なパスについて、仮配置における距離（長さ）を算出し、仮配置距離を表す仮配置距離データ１４ｈを記憶装置１３ｈに記憶する。
【００２９】
なお、仮配置は、代表的なパスのみではなく、最適化ネットリスト１４ｃにおける各パスについて行うとしてもよい。
【００３０】
ステップＳ７において、距離算出部７は、仮配置距離データ１４ｈで表される各代表的なパスの距離と、遅延値データ１４ｄで表される各パスのセル遅延値及び配線遅延値とに基づいて、各代表的なパスに対応する最適距離と最長距離とを算出し、各代表的なパスの最適距離と最長距離とを示す距離データ１４ｉを記憶装置１３ｉに記憶する。
【００３１】
なお、この距離算出部７は、各パスの容量をある程度のマージンを持たせて概略抽出する。各代表的なパスに対応する最適距離とは、相対化されたタイミングにより定まる値であり、各代表的なパスに対応する最長距離は、このパスに許容されているタイミングを満たす最長のタイミングに対応する距離である。
【００３２】
最適距離及び最長距離は、例えばパスのセル遅延値がこの程度の場合にはパスの距離をこの程度にするなどのような関係から求められる。この関係は、例えば、テーブルで管理されているとしてもよいし、変換式などによって求められるとしてもよい。
【００３３】
最適距離及び最長距離は、代表的なパスのみではなく、最適化ネットリスト１４ｃにおける各パスについて算出するとしてもよい。
【００３４】
ステップＳ８において、配置部８は、距離データ１４ｉに基づいて、最適化ネットリスト１４ｃのうちタイミング制約上の対象となる順序回路（タイミングアークとなるセル）の間の各パス（代表的なパス）について、最適距離以上であり最長距離以下となる距離を選択し、この距離に応じて順序回路を配置した結果を示す第１配置データ１４ｊを記憶装置１３ｊに記憶する。
【００３５】
ステップＳ９において、分岐部９は、パス接続の抽象度を下げてパス分岐を考慮するために、最適化ネットリスト１４ｃ及び第１配置データ１４ｊに基づいて、配置された順序回路間のパスに対する分岐パスを追加し、配置調整を行い、第２配置データ１４ｋを記憶装置１３ｋに記憶する。
【００３６】
ステップＳ１０において、簡易ＣＴＳ部１０は、第２配置データ１４ｋの示す順序回路、順序回路間のパス、分岐パスの配置結果に対してクラスタリングを実行し、このクラスタリングによって得られた複数のクラスタに対してクロック調整用バッファを割り当て、さらにこの各クラスタに対するクロック調整用バッファに対して上位のクロック調整用バッファを割り当て、この結果を示す簡易ＣＴＳデータ１４ｌを記憶装置１３ｌに記憶する。
【００３７】
ステップＳ１１において、詳細配置部１１は、簡易ＣＴＳデータ１４ｌと最適化ネットリスト１４ｃとに基づいて、組み合わせ回路などの各パス上のセルを配置し、最適化を実行し、この結果を示す第３配置データ１４ｍを記憶装置１３ｍに記憶する。
【００３８】
表示装置１２は、例えばディスプレイなどであり、パラメータ１４ｆ、簡易ＣＴＳデータ１４ｌ、第３配置データ１４ｍなどの各種データを、ユーザの操作にしたがって表示する。
【００３９】
図３は、パスのセル遅延と配線遅延とタイミングとの関係の一例を示す図である。
【００４０】
パスＰａは、セル遅延と配線遅延とがタイミングより短く、大きなポジティブスラックを有するパスを表している。
【００４１】
パスＰｂは、セル遅延が少なく配線遅延もそれほど大きくなく、タイミングに余裕があるパスを表している。
【００４２】
パスＰｃは、セル遅延が大きく配線遅延が少なく、タイミングに余裕がないパスを表している。
【００４３】
パスＰｄは、ネガティブスラックであり、タイミング違反となるパスを表している。
【００４４】
本実施の形態においては、パスＰａ，Ｐｂのように、タイミングに余裕のあるパスについて、最適のタイミングに対応する最適距離と、最大のタイミングに対応する最大距離とを求める。
【００４５】
図４は、パスにおける最適距離と最長距離との関係の第１例を示す図である。
【００４６】
タイミングに余裕のあるパスに対しては、最大のタイミングを用いる場合の順序回路の距離を採用するとしてもよい。これにより、順序回路間の距離を伸ばすことができる。
【００４７】
図５は、パスにおける最適距離と最長距離との関係の第２例を示す図である。
【００４８】
本実施の形態においては、タイミングに余裕のあるパスを、最適距離以上であり最大距離以下のいずれの値であっても採用可能な伸縮性のあるバネのように扱う。
【００４９】
図６は、最適化ネットリスト１４ｃにおける回路の配置状況の一例を示す回路図である。
【００５０】
最適化ネットリスト１４ｃは、順序回路１５ａ〜１５ｆを持つ。順序回路１５ａ，１５ｄ間のパスＰａｂ上には、組み合わせ回路Ｃ１〜Ｃ５がある。順序回路１５ａ，１５ｅ間のパスＰａｅ上には、組み合わせ回路Ｃ１，Ｃ２，Ｃ７，Ｃ８がある。順序回路１５ａ，１５ｆ間のパスＰａｆ上には、組み合わせ回路Ｃ１，Ｃ２，Ｃ７，Ｃ１０がある。順序回路１５ｂ，１５ｅ間のパスＰｂｅ上には、組み合わせ回路Ｃ６，Ｃ７，Ｃ８がある。順序回路１５ｂ，１５ｆ間のパスＰｂｆ上には、組み合わせ回路Ｃ６，Ｃ７，Ｃ１０がある。順序回路１５ｃ，１５ｆ間のパスＰｃｆ上には、組み合わせ回路Ｃ９，Ｃ１０がある。
【００５１】
図７は、順序回路間のタイミングをパスＰａｄ，Ｐａｅ，Ｐａｆ，Ｐｂｅ，Ｐｂｆ，Ｐｃｆの距離に変換して順序回路１５ａ〜１５ｆを配置した状態の一例を示す図である。この図７においては、パスＰａｄ，Ｐａｅ，Ｐａｆ，Ｐｂｅ，Ｐｂｆ，Ｐｃｆがモデル化されている。各パスＰａｄ，Ｐａｅ，Ｐａｆ，Ｐｂｅ，Ｐｂｆ，Ｐｃｆの距離はタイミングに応じて換算される。この図７は、先に述べたステップＳ８によって得られる第１配置データ１４ｊの内容に相当する。
【００５２】
図８は、パス分岐及び配置調整後の順序回路１５ａ〜１５ｆの配置状態の一例を示す図である。
【００５３】
この図８は、先に述べたステップＳ９によって得られる第２配置データ１４ｋの内容に相当する。
【００５４】
図９は、組み合わせ回路Ｃ１〜Ｃ１０を配置した状態の一例を示す図である。
【００５５】
この図９は、先に述べたステップＳ１１によって得られる第３配置データ１４ｍの内容に相当する。
【００５６】
図１０は、チップ全体の順序回路の配置イメージの一例を示す図である。
【００５７】
さらに、図１１は、分岐パス追加後の順序回路の配置イメージに対してクロック調整用バッファを割り当てた状態の一例を示す図である。
【００５８】
チップ上の順序回路が複数のクラスタＤ１〜Ｄ１５に分けられ、各クラスタＤ１〜Ｄ１５にクロック調整用バッファＥ１〜Ｅ１５が割り当てられている。
【００５９】
さらに、各クロック調整用バッファＥ１〜Ｅ１５が複数のクラスタに分けられ、上位のクロック調整用バッファＦ１〜Ｆ６が割り当てられている。
【００６０】
以上説明した本実施の形態においては、タイミング制約のかかるパスを、そのパス上に存在する複数セルのつながりとして捉えるのではなく、一つの接続とみなし、タイミング（時間）が距離に換算される。
【００６１】
このように、タイミング制約上のパスを簡略化して配置することにより、処理時間を短縮することができる。
【００６２】
本実施の形態においては、初期配置段階では、パス両端のタイミングアークとなる順序回路が配置され、組み合わせ回路などの配置は、タイミングアークとなる順序回路の配置が終了した後に行われる。
【００６３】
このように、順序回路の配置段階とその他の組み合わせ回路の配置段階とを分けることにより、各段階における配置セル数を抑えることができ、配置時間を短縮することができ、配置処理・作業を簡略化できる。
【００６４】
本実施の形態においては、フリップフロップ回路やラッチ回路などのような順序回路の配置、分岐箇所見積もり後のセル移動、全セル配置、と段階的に解像度を上げていく配置が行われるため、初期配置状態と最終配置状態とを近くすることができる。
【００６５】
本実施の形態は、集積回路のプロトタイプ作成に有効である。また、簡易ＣＴＳを実行することにより設計の初期段階からＳｋｅｗ、ＯＣＶを考慮した配置を行うことができる。
【００６６】
なお、本実施の形態においては、集積回路を構成するセルのうち代表セルの間のパスのセル遅延値と配線遅延値とを算出しているが、具体的には、タイミング解析を行うことでセル遅延値と配線遅延値とを分けて求めることができる。それぞれの遅延値は、サンプリングの際配置を行うことである程度正確な遅延値を求めることが可能である。
【００６７】
また、本実施の形態においては、相対値化されたタイミングと、セル遅延値と、配線遅延値とに応じて、パスの距離を求めているが、例えば、このパスの距離は、パスを配置用ライブラリを使用して配置、配線し、タイミング解析を行うことにより、求めることが可能である。
【００６８】
（第２の実施の形態）
本実施の形態においては、上記第１の実施の形態における簡易ＣＴＳについて説明する。
【００６９】
図１２は、配置工程Ｓ８，Ｓ９と簡易ＣＴＳ工程Ｓ１０と詳細配置工程Ｓ１１との関係の一例を示すフローチャートである。
【００７０】
ステップＳ８，Ｓ９において、配置部８及び分岐部９は、順序回路の配置とパスの分岐を決定する。
【００７１】
ステップＳ１０において、簡易ＣＴＳ部１０は、配置された順序回路をクラスタリングし、タイミング調整用バッファによるバッファリングツリーを形成し、クラスタごとに、Ｓｋｅｗを調整する。
【００７２】
ステップＳ１１ａにおいて、詳細配置部１１は、最適化を行う。
【００７３】
ステップＳ１１ｂにおいて、詳細配置部１１は、タイミングが条件を満たすか否か判断する。タイミングが条件を満たさない場合には、処理はステップＳ８，Ｓ９又はステップＳ１０に戻る。
【００７４】
タイミングが条件を満たす場合、ステップＳ１１ｃにおいて、詳細配置部１１は、クロックの微修正を行い、簡易ＣＴＳ工程後の回路配置に関する最終調整を行う。
【００７５】
従来の回路設計方法においては、セルの配置がよくても、ＣＴＳを考慮していない配置については、ＣＴＳを考慮して再度配置を行う必要があった。さらに、配置混雑によるＣＴＳの悪化が配置後に見積もられていた。
【００７６】
しかしながら、本実施の形態に係る簡易ＣＴＳ工程を行うことにより、順序回路配置後という早い段階でＣＴＳが行われることになる。
【００７７】
簡易ＣＴＳには、例えばｆａｎｏｕｔ分割エンジンが精度を上げて利用される。簡易ＣＴＳはタイミングを確認しながら行われる。
【００７８】
簡易ＣＴＳでは、正確なＳｋｅｗを見積もらなくてもよい。バッファの挿入は行われるが、Ｓｋｅｗを見積もれるような詳細な抽出はしなくてもよい。Ｌｅａｆグループごとに、Ｓｋｅｗが与えられる。グループが遠くなるほどＳｋｅｗは大きく設定される。簡易ＣＴＳにおいて、Ｄｅｌａｙは概略値でよく、概略抽出で遅延値を計算する。ＣＴＳ実行が問題ない場合、最終的にｃｌｏｃｋのＥＣＯでＳｋｅｗ合わせが行われる。Ｓｋｅｗでは、クラスタごとに容量の概略値が与えられる。これにより、クロック問題が確認される。
【００７９】
以上説明したように、本実施の形態において、簡易ＣＴＳは、フリップフロップなどの順序回路のみを配置した状態で実行される。この簡易ＣＴＳは、バッファ挿入を行うのみでもよい。順序回路とＣＴＳのみでのＳＴＡを行うことにより、データパスではなく、ＣＴＳが絡んだクリティカルパスが検出される。簡易ＣＴＳ実行後、一般のセル（組み合わせ回路）の詳細配置が実行され、ｃｌｏｃｋＥＣＯでＳｋｅｗが調整される。
【００８０】
これにより、Ｓｋｅｗを考慮した配置を行うことができ、ＯＣＶも概略で見積もることができ、配置と密接に絡むＣＴＳを初期配置段階から検討できる。
【００８１】
なお、上記各実施の形態においては、同一の機能が実現可能であれば、様々に変更してもよい。例えば、各記憶装置１３ａ〜１３ｍは自由に組み合わせてもよい。
【００８２】
上記各実施の形態に係る回路レイアウト設計装置１Ａの各機能（ライブラリ評価部１、ネットリスト最適化部２、タイミング相対値化部３、パラメータ化部４、パスサンプリング部５、仮配置部６、距離算出部７、配置部８、分岐部９、簡易ＣＴＳ部１０、詳細配置部１１としての機能）は、例えば図１３に示すように、プログラム１６によって制御されるプロセッサ１７により実現されるとしてもよい。この場合におけるプログラム１６は、例えば磁気ディスク（フレキシブルディスク、ハードディスク、内部メモリ等）などの記憶装置１８、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリなどの記憶媒体に書き込んで、プロセッサ１７を持つコンピュータ１９に適用可能である。この図１３の例において、記憶装置１８は、先で述べた記憶装置１３ａ〜１３ｍとしても機能する。プロセッサ１７は、バス２０を介して記憶装置１８にアクセス可能である。なお、記憶装置１８は、コンピュータ外部の装置であり、コンピュータ１９から記憶装置１８をアクセス可能な構成としてもよい。プログラム１６は、通信媒体により伝送してコンピュータ１９に適用することも可能である。コンピュータ１９は、プログラム１６を読み込み、このプログラム１６によってプロセッサ１７の動作が制御されることにより、回路レイアウト設計装置１Ａとしての機能を実現する。プログラム１６は、複数のコンピュータに分散して配置され、複数のコンピュータ間で互いに連携しつつ処理が実行されるとしてもよい。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態に係る回路レイアウト設計方法の一例を示すフローチャート。
【図２】第１の実施の形態に係る回路レイアウト設計方法を実行するために用いられる回路レイアウト設計装置の一例を示すブロック図。
【図３】パスのセル遅延と配線遅延とタイミングとの関係の一例を示す図。
【図４】パスにおける最適距離と最長距離との関係の第１例を示す図。
【図５】パスにおける最適距離と最長距離との関係の第２例を示す図。
【図６】最適化ネットリストにおける回路の配置状況の一例を示す回路図。
【図７】順序回路間のタイミングをパスの距離に変換して順序回路を配置した状態の一例を示す図。
【図８】パス分岐及び配置調整後の順序回路の配置状態の一例を示す図。
【図９】組み合わせ回路を配置した状態の一例を示す図。
【図１０】チップ全体の順序回路の配置イメージの一例を示す図。
【図１１】分岐パス追加後の順序回路の配置イメージに対してクロック調整用バッファを割り当てた状態の一例を示す図。
【図１２】配置工程と簡易ＣＴＳ工程と詳細配置工程との関係の一例を示すフローチャート。
【図１３】回路レイアウト設計装置として機能するコンピュータの一例を示すブロック図。
【符号の説明】
【００８４】
１Ａ…回路レイアウト設計装置、１…ライブラリ評価部、２…ネットリスト最適化部、３…タイミング相対値化部、４…パラメータ化部、５…パスサンプリング部、６…仮配置部、７…距離算出部、８…配置部、９…分岐部、１０…簡易ＣＴＳ部、１１…詳細配置部、１２…表示装置、１３ａ〜１３ｍ…記憶装置、１４ａ…セルライブラリ、１４ｂ…評価データ、１４ｃ…最適化ネットリスト、１４ｄ…遅延値データ、１４ｅ…相対値データ、１４ｆ…パラメータ、１４ｇ…サンプリングデータ、１４ｈ…仮配置距離データ、１４ｉ…距離データ、１４ｊ…第１配置データ、１４ｋ…第２配置データ、１４ｌ…簡易ＣＴＳデータ、１４ｍ…第３配置データ、Ｐａ〜Ｐｄ，Ｐａｄ，Ｐａｅ，Ｐａｆ，Ｐｂｅ，Ｐｂｆ，Ｐｃｆ…パス、１５ａ〜１５ｆ…順序回路、Ｃ１〜Ｃ１０…組み合わせ回路、１６…プログラム、１７…プロセッサ、１８…記憶装置、１９…コンピュータ、２０…バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008015621.tif 000008
【図７】
2008015621.tif 000009
【図８】
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【図９】
2008015621.tif 000011
【図１０】
2008015621.tif 000012
【図１１】
2008015621.tif 000013
【図１２】
2008015621.tif 000014
【図１３】
2008015621.tif 000015