(57)【要約】【課題】本発明の課題は、多層導電体層からなる電極または配線を備えた半導体装置において、その上の保護用絶縁膜に、空隙を生じさせないようにして、高い信頼性を有する半導体装置およびその製造方法を提供することである。【解決手段】本発明のＧａＡｓＦＥＴ１００は、ＧａＡｓ基板２上に形成された高融点金属層６と、その上に積層形成された低抵抗金属層７とを備えたゲート電極１０１を有し、ＧａＡｓ基板２上方から見て、低抵抗金属層７領域が高融点金属層６領域に含まれる。【選択図】図1
2008016600.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の導電体層と、その上に積層形成された第２の導電体層とを備えた電極または配線を有する半導体装置において、基板上方から見て、前記第２の導電体層領域が前記第１の導電体層領域に含まれることを特徴とする半導体装置。
【請求項２】
基板上方から見て、前記第１の導電体層が前記第２の導電体層の外周に沿って縁取り状に露出したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電体層の側面部と前記第２の導電体層の側面部とは共に、前記半導体基板に向かって広がるテーパ部を有し、前記第２の導電体層の下面と前記第１の導電体層の上面とは一致することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の導電体層のテーパ部のテーパ角は、前記第２の導電体層の側面部のテーパ角よりも大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極は、前記半導体基板上に形成された第１の絶縁膜に設けられた開口部に形成されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記電極または配線は、その上に形成された第２の絶縁膜で被覆されたことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体基板はＧａＡｓからなり、前記第１の導電体層はＷＳｉ２からなり、前記第２の導電体層はＡｕからなり、前記電極はゲート電極であるＧａＡｓＦＥＴとして構成されたことを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
請求項１から７のいずれかに記載の半導体装置の製造方法であって、
前記半導体基板上に第１の導電体層を形成する工程と、
その上に第２の導電体層を積層形成する工程と、
前記第２の導電体層上に所定のレジストマスクを形成後、エッチングして前記第２の導電体層をパターニングする工程と、
前記パターニングされた第２の導電体層をマスクとして、前記第１の導電体層を反応性イオンエッチングでパターニングする工程と、
前記反応性イオンエッチングの際のサイドエッチングで生じた、前記第２の導電体層が前記第１の導電体層から庇状に張り出したオーバーハング部をドライエッチングで除去する工程とを備えた半導体装置の製造方法。
【請求項９】
前記ドライエッチングはイオンミリングである請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ドライエッチングは反応性イオンエッチングである請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板はＧａＡｓからなり、前記第１の導電体層はＷＳｉ２からなり、前記第２の導電体層はＡｕからなり、前記電極はゲート電極であるＧａＡｓＦＥＴとして構成され、前記ドライエッチングはイオンミリングである請求項８から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記レジストマスクを、その側面部が前記半導体基板に向かって広がるテーパ形状になるように形成する請求項８から１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記電極または配線上に絶縁膜を形成する工程を、さらに備えた請求項８から１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに半導体基板上に多層導電体層からなる電極または配線を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一例としてのＧａＡｓＦＥＴに形成されたゲート電極を図６に示す。図６は縦断面図である。
【０００３】
図６において、１はＧａＡｓＦＥＴ、２はＧａＡｓ基板、３はゲート電極、４は絶縁膜、５は開口部、６は高融点金属層、６ａは高融点金属層６の側面部、７は低抵抗金属層、７ａは低抵抗金属層７の側面部、７ｂはオーバーハング部、８は保護用絶縁膜、９は空隙である。
【０００４】
図６に示すように、ＧａＡｓＦＥＴ１のゲート電極３は、ＧａＡｓ基板２との密着性や、バリア性に優れたＷＳｉ２からなる高融点金属層６と、耐酸化性に優れ、低抵抗のＡｕからなる低抵抗金属層７とが、この順に積層された多層導電体層からなっている。
【０００５】
また、ゲート電極３は、基板２表面に形成されたＳｉＯ２からなる絶縁膜４に設けられた開口部５に形成され、Ｔ字型の断面形状を有している。
【０００６】
また、ゲート電極３を含むＧａＡｓ基板２表面は、所要部分を除いて、ＧａＡｓＦＥＴ１をゴミや湿気から保護するためのＳｉＯ２やＳｉ３Ｎ４からなる保護用絶縁膜８で被覆されている。
【０００７】
ここで、低抵抗金属層７の側面部７ａは、ＧａＡｓ基板２に向かって広がるテーパ形状（以降、順テーパ形状と呼ぶ）になっている。
【０００８】
また、低抵抗金属層７の下部外周には、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂを有している。
【０００９】
そして、そのオーバーハング部７ｂの下方には、部分的に保護用絶縁膜８が形成されていない空隙９が生じている。
【００１０】
次に、上記のようなＧａＡｓＦＥＴ１の製造方法を図７，図８を用いて説明する。図７，図８は断面図である。
【００１１】
図７，図８において、１１はレジストマスク、１１ａはレジストマスク１１の側面部である。図６と同一部分には同一符号を付す。
【００１２】
先ず、図７（ａ）に示すように、ＧａＡｓ基板２上にＳｉＯ２からなる絶縁膜４を形成し、その絶縁膜４にフォトリソグラフィ法およびエッチングにより所定の開口部５を設けた後、ＷＳｉ２からなる高融点金属層６、および、その上にＡｕからなる低抵抗金属層７を、この順にスパッタで積層形成する。
【００１３】
次に、図７（ｂ）に示すように、低抵抗金属層７の上にフォトリソグラフィ法により所定パターンのレジストマスク１１を形成後、それをマスクとして低抵抗金属層７をイオンミリングでパターニングする。
【００１４】
尚、レジストマスク１１の側面部１１ａは一定の順テーパ形状を有しており、それをマスクとしてエッチングした低抵抗金属層７の側面部７ａは、そのテーパ形状を反映し、順テーパ形状となる。
【００１５】
次に、図８（ｃ）に示すように、レジストマスク１１およびパターニングした低抵抗金属層７をマスクとして、高融点金属層６を反応性イオンエッチングでパターニングする。
【００１６】
このとき、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂが生じた。
【００１７】
これは、エッチングレートの小さい低抵抗金属層７（Ａｕ）の下層の高融点金属層６（ＷＳｉ２）に対してサイドエッチングが少なからず生じるためである。
【００１８】
尚、低抵抗金属層７をイオンミリングでパターニングするのは、Ａｕは反応性イオンエッチングにおいてエッチングレートが極めて小さいためである。
【００１９】
また、高融点金属層６を反応性イオンエッチングでパターニングするのは、ＧａＡｓ基板２や絶縁膜４へのダメージを少なくするためである。
【００２０】
そして、図８（ｄ）に示すように、レジストマスクを除去後、所要部分を除くＧａＡｓ基板２表面に保護用絶縁膜８を形成する。
【００２１】
このとき、オーバーハング部７ｂがあると、どうしてもその下にエアが残留するため、空隙９が生じやすかった。
【００２２】
その後、個別に分割するなどしてＧａＡｓＦＥＴ１が製造される（例えば、特許文献１参照）。
【００２３】
尚、上記では、高融点金属層６および低抵抗金属層７をスパッタで形成することで説明したが蒸着であってもよい。
【００２４】
また、特許文献２、３にも、特許文献１と同様、上層の低抵抗金属層を、先ず、イオンミリングでパターニングし、その後、その低抵抗金属層をマスクとして、下層の高融点金属層を反応性イオンエッチングでパターニングする方法が開示されている。
【特許文献１】特開平７−１６１６５９号公報  図３
【特許文献２】特開昭６０−１８３７２６号公報
【特許文献３】特開平５−１６０１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述したように、従来のＧａＡｓＦＥＴ１およびその製造方法では、レジストマスク１１および低抵抗金属層７をマスクとして高融点金属層６を反応性イオンエッチングする際に、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂが生じた。
【００２６】
このオーバーハング部７ｂは、その上に保護用絶縁膜８を形成する際に、空隙９を生じさせ、保護用絶縁膜８が部分的に薄くなって水分が透過性しやすくなり、その結果、デバイスの高温耐湿性が悪化する原因となった。
【００２７】
本発明の課題は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにして、高い信頼性を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２８】
本発明の半導体装置は、
半導体基板上に形成された第１の導電体層と、その上に積層形成された第２の導電体層とを備えた電極または配線を有する半導体装置において、基板上方から見て、第２の導電体層領域が第１の導電体層領域に含まれることを特徴とする半導体装置である。
【００２９】
本発明の半導体装置の製造方法は、
半導体基板上に形成された第１の導電体層と、その上に積層形成された第２の導電体層とを備えた電極または配線を有する半導体装置において、基板上方から見て、第１の導電体層が第２の導電体層の外周に沿って縁取り状に露出したことを特徴とする半導体装置の製造方法であって、
半導体基板上に第１の導電体層を形成する工程と、
その上に第２の導電体層を積層形成する工程と、
第２の導電体層上に所定のレジストマスクを形成後、エッチングして第２の導電体層をパターニングする工程と、
パターニングされた第２の導電体層をマスクとして、第１の導電体層を反応性イオンエッチングでパターニングする工程と、
反応性イオンエッチングの際のサイドエッチングで生じた、第２の導電体層が第１の導電体層から庇状に張り出したオーバーハング部をドライエッチングで除去する工程とを備えた半導体装置の製造方法である。
【発明の効果】
【００３０】
本発明の半導体装置およびその製造方法によると、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにして高い信頼性が得られる。
【発明を実施するための最良の形態】
【００３１】
本発明は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないで高い信頼性を得るという目的を、上層の第２の導電体層が下層の第１の導電体層から庇状に張り出したオーバーハング部をドライエッチングで除去することで実現した。
【実施例】
【００３２】
本発明の半導体装置の一例としてのＧａＡｓＦＥＴに形成されたゲート電極を図１に示す。図１は縦断面図である。また、図６〜図８と同一部分には同一符号を付す。
【００３３】
図１において、１００はＧａＡｓＦＥＴ、２は半導体基板としてのＧａＡｓ基板、１０１はゲート電極、４は絶縁膜、５は開口部、６は第１の導電体層としての高融点金属層、６ａは高融点金属層６の側面部、６ｂは高融点金属層６の側面部６ａのテーパ部、７は第２の導電体層としての低抵抗金属層、７ａは低抵抗金属層７の側面部、７ｂはオーバーハング部、８は保護用絶縁膜、θ１は側面部７ａのテーパ角、θ２はテーパ部６ｂのテーパ角である。尚、テーパ角は基板面の法線との成す角で示す。
【００３４】
図１に示すように、ＧａＡｓＦＥＴ１００のゲート電極１０１は、ＧａＡｓ基板２との密着性や、バリア性に優れたＷＳｉ２からなる高融点金属層６と、耐酸化性に優れ、低抵抗のＡｕからなる低抵抗金属層７とが、この順に積層された多層導電体層からなっている。
【００３５】
また、ゲート電極１０１は、ＧａＡｓ基板２表面に形成されたＳｉＯ２からなる絶縁膜４に設けられた開口部５に形成され、Ｔ字型の断面形状を有している。
【００３６】
また、ゲート電極１０１を含むＧａＡｓ基板２表面は、所要部分を除いて、ＧａＡｓＦＥＴ１００をゴミや湿気から保護するためのＳｉＯ２やＳｉ３Ｎ４からなる保護用絶縁膜８で被覆されている。
【００３７】
また、低抵抗金属層７の側面部７ａは、ＧａＡｓ基板２に向かって広がるテーパ形状（以降、順テーパ形状と呼ぶ）になっている。
【００３８】
また、高融点金属層６は、その側面部６ａの上部の一部に、ＧａＡｓ基板２に向かって広がるテーパ部６ｂを有している。
【００３９】
ここで、高融点金属層６の側面部６ａのテーパ部６ｂのテーパ角度θ２は、低抵抗金属層７の側面部７ａのテーパ角度θ１よりも大きく、２つのテーパは、連続しており、低抵抗金属層７の下面と高融点金属層６の上面とは一致している。
【００４０】
つまり、前述したような従来のＧａＡｓＦＥＴ１に生じていたオーバーハング部や空隙はない。
【００４１】
次に、上記のようなＧａＡｓＦＥＴ１００の製造方法を図２，図３を用いて説明する。図２，図３は断面図である。図１および図６〜図８と同一部分には同一符号を付す。
【００４２】
先ず、図２（ａ）に示すように、ＧａＡｓ基板２上にＳｉＯ２からなる絶縁膜４を形成し、その絶縁膜４にフォトリソグラフィ法およびエッチングにより所定の開口部５を設けた後、ＷＳｉ２からなる高融点金属層６、および、その上にＡｕからなる低抵抗金属層７を、この順にスパッタで積層形成する。
【００４３】
次に、図２（ｂ）に示すように、低抵抗金属層７の上にフォトリソグラフィ法により所定パターンのレジストマスク１１を形成後、それをマスクとして低抵抗金属層７をイオンミリングでパターニングする。
【００４４】
尚、レジストマスク１１の側面部１１ａは一定の順テーパ形状を有しており、それをマスクとしてエッチングした低抵抗金属層７の側面部７ａは、そのテーパ形状を反映し、順テーパ形状となる。
【００４５】
次に、図３（ｃ）に示すように、レジストマスク１１およびパターニングした低抵抗金属層７をマスクとして、高融点金属層６を反応性イオンエッチングでパターニングする。
【００４６】
このとき、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂが生じた。
【００４７】
これは、エッチングレートの小さい低抵抗金属層７（Ａｕ）の下層の高融点金属層６（ＷＳｉ２）に対してサイドエッチングが少なからず生じるためである。
【００４８】
尚、低抵抗金属層７をイオンミリングでパターニングするのは、Ａｕは反応性イオンエッチングにおいてエッチングレートが極めて小さいためである。
【００４９】
また、高融点金属層６を反応性イオンエッチングでパターニングするのは、ＧａＡｓ基板２や絶縁膜４へのダメージを少なくするためである。
【００５０】
次に、図３（ｄ）に示すように、このオーバーハング部をイオンミリングで除去する。
【００５１】
ここで、このオーバーハング部の除去の一例を図４，図５を用いて説明する。
【００５２】
図４，図５は、イオンミリングの進行に伴う各部の寸法変化を示す模式図である。
【００５３】
先ず、イオンミリングを開始するときの各部の寸法は、図４（ａ）に示すように、レジストマスク厚；１００００Å，低抵抗金属層７（Ａｕ）厚；７０００Å，高融点金属層６（ＷＳｉ２）厚；１０００Å，絶縁膜４（ＳｉＯ２）厚；２０００Å、レジストマスク１１の側面部１１ａのテーパ角；３０°、低抵抗金属層７（Ａｕ）の側面部７ａのテーパ角；９．８°、オーバーハング部７ｂの長さ；５００Åとする。
【００５４】
尚、イオンミリングのエッチングレートは、レジストマスク；３００Å／ｍｉｎ，低抵抗金属層７（Ａｕ）；１０００Å／ｍｉｎ，高融点金属層６（ＷＳｉ２）；３００Å／ｍｉｎ，絶縁膜４（ＳｉＯ２）；３００Å／ｍｉｎとする。
【００５５】
そして、上記の条件で、３ｍｉｎ間、イオンミリングを施した後の状態を図４（ｂ）に示す。
【００５６】
この段階で、オーバーハング部は、ほぼ除去される。尚、レジストマスク１１厚は９１００Åに、絶縁膜４厚は１１００Åに減少するが問題ない。
【００５７】
そして、上記の条件で、さらに１ｍｉｎ間（合計４ｍｉｎ間）、イオンミリングを施した後の状態を図５（ｃ）に示す。
【００５８】
この段階で、オーバーハング部は、完全に除去され、高融点金属層６の側面部６ａの上部の一部に順テーパ形状のテーパ部６ｂ（テーパ角；１８．６°、高さ３００Å）が生じる。低抵抗金属層７に比べてエッチングレートが小さいためこのテーパ角（θ２＝１８．６°）は、低抵抗金属層７の側面部７ａのテーパ角（θ１＝９．８°）よりも大きい。
【００５９】
そして、このテーパ部６ｂが、ＧａＡｓ基板２上方から見て、低抵抗金属層７の外周に沿って縁取り状に露出する格好となる。
【００６０】
尚、レジストマスク１１厚は８８００Åに、絶縁膜４厚は８００Åに減少するが問題ない。
【００６１】
すなわち、３〜４分程度のイオンミリングを実施すると、オーバーハング部を完全に除去でき、かつ、他の膜厚にも問題なく好適である。
【００６２】
ここで、レジストマスク１１の側面部１１ａのテーパ形状を順テーパ（テーパ角；３０°）にしておくと、オーバーハング部の上方にレジストマスク１１がないためイオンミリングの所要時間が短くて済む。
【００６３】
次に、図３（ｅ）に示すように、レジストマスクを除去後、所要部分を除くＧａＡｓ基板２表面に保護用絶縁膜８を形成する。
【００６４】
その後、個別に分割するなどしてＧａＡｓＦＥＴ１００が製造される。
【００６５】
このようにして、低抵抗金属層７を反応性イオンエッチングする際のサイドエッチングで生じたオーバーハング部７ｂをイオンミリングで除去してやると、その上に保護用絶縁膜８を形成する際に、空隙が生じることがなく信頼性の高いＧａＡｓＦＥＴ１００が得られる。
【００６６】
尚、上記では、高融点金属層６および低抵抗金属層７をスパッタで形成することで説明したが蒸着であってもよい。
【００６７】
また、上記では、ＧａＡｓＦＥＴ１００のゲート電極１０１の例で説明したが、とくにこれに限るものではなく、多層導電体層からなる電極または配線を有する半導体装置であれば適宜、応用できることは言うまでもない。
【産業上の利用可能性】
【００６８】
本発明は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにした半導体装置およびその製造方法に適用できる。
【図面の簡単な説明】
【００６９】
【図１】本発明のＧａＡｓＦＥＴの縦断面図および要部拡大図
【図２】本発明のＧａＡｓＦＥＴの製造方法を示す縦断面図
【図３】本発明のＧａＡｓＦＥＴの製造方法を示す縦断面図
【図４】オーバーハング部の除去の一例を示す模式図
【図５】オーバーハング部の除去の一例を示す模式図
【図６】従来のＧａＡｓＦＥＴの縦断面図および要部拡大図
【図７】従来のＧａＡｓＦＥＴの製造方法を示す縦断面図
【図８】従来のＧａＡｓＦＥＴの製造方法を示す縦断面図
【符号の説明】
【００７０】
１，１００    ＧａＡｓＦＥＴ
２    ＧａＡｓ基板
３，１０１    ゲート電極
４    絶縁膜
５    開口部
６    高融点金属層
６ａ    高融点金属層６の側面部
６ｂ    高融点金属層６の側面部６ｂのテーパ部
７    低抵抗金属層
７ａ    低抵抗金属層７の側面部
７ｂ    オーバーハング部
８    保護用絶縁膜
９    空隙
１１    レジストマスク
１１ａ    レジストマスク１１の側面部
θ１    側面部７ａのテーパ角
θ２    テーパ部６ｂのテーパ角
【図１】
2008016600.tif 000003
【図２】
2008016600.tif 000004
【図３】
2008016600.tif 000005
【図４】
2008016600.tif 000006
【図５】
2008016600.tif 000007
【図６】
2008016600.tif 000008
【図７】
2008016600.tif 000009
【図８】
2008016600.tif 000010