(57)【要約】      （修正有）【課題】ＮＭＯＳトランジスタの基板電圧効果の影響や、電源電圧の変動の影響を受け難く、さらには、温度変化に対する変動が小さく、安定した基準電圧出力を得る。【解決手段】  第３及び第４のＰＭＯＳトランジスタ３，４は、ソースが相互に接続されてカレントミラー回路に接続される一方、第３のＰＭＯＳトランジスタ３のドレイン及び第２のＮＭＯＳトランジスタ２のゲートが接続され、第１のＮＭＯＳトランジスタ１のドレインは、第３のＰＭＯＳトランジスタ３のドレインに、第２のＮＭＯＳトランジスタ２のドレインは、第４のＰＭＯＳトランジスタ４のドレインに、それぞれ接続され、さらに、第１のＮＭＯＳトランジスタ１のゲート、ソース及びバックゲートと、第２のＮＭＯＳトランジスタ２のソース及びバックゲートは、共にグランドに接続されて、第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧を安定した基準電圧が得られるものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
デプレッション型の第１のＮＭＯＳトランジスタと、エンハンスメント型の第２のＮＭＯＳトランジスタとを有すると共に、カレントミラー回路を構成するよう接続された第３及び第４のＰＭＯＳトランジスタを有してなる基準電圧回路であって、
前記第３及び第４のＰＭＯＳトランジスタは、ソースが相互に接続されてカレントミラー回路に接続される一方、ゲートが相互に接続されると共に、前記第３のＰＭＯＳトランジスタのドレイン及び前記第２のＮＭＯＳトランジスタのゲートが接続され、
前記第１のＮＭＯＳトランジスタのドレインは、前記第３のＰＭＯＳトランジスタのドレインに、前記第２のＮＭＯＳトランジスタのドレインは、前記第４のＰＭＯＳトランジスタのドレインに、それぞれ接続される一方、
前記第１のＮＭＯＳトランジスタのゲート、ソース及びバックゲートと、前記第２のＮＭＯＳトランジスタのソース及びバックゲートは、共にグランドに接続されてなり、
前記第２のＮＭＯＳトランジスタのゲート・ソース間電位差を一定に維持しつつ、基準電圧として出力可能に構成されてなることを特徴とする基準電圧回路。
【請求項２】
前記第２のＮＭＯＳトランジスタのゲートと接続された前記第３のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタのゲートに接続された前記第１のＮＭＯＳトランジスタのドレインとの間に、一定電位差が生ずるよう電位差発生手段を設けてなることを特徴とする請求項１記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ構成の半導体集積回路内において用いられる基準電圧回路に係り、特に、電源電圧変動による出力電圧の変動の抑圧等を図ったものに関する。
【背景技術】
【０００２】
シリコン半導体集積回路において、その内部で温度に対して変動の少ない参照電圧（基準電圧）を得ることは、電源用ＩＣなどを初め、多くの回路において必須のこととなっている。通常、温度に対して変動の少ない回路を得るには、バンドギャップリファレンス回路が用いられるが、この場合、バイポーラトランジスタが必要であり、ユニポーラの素子であるＣＭＯＳプロセスを用いる回路の場合、この回路を構成することは難しく、また、仮に、回路を構成し得たとしても回路規模が大きくなり、レイアウト面積も大きくなるといった問題を招来することとなる。
【０００３】
このため、従来、ＣＭＯＳ構成の回路において、温度に対して変動の少ない電圧源を得るには、例えば、特許文献１等で提案された回路を用いる必要があった。
図５には、かかる特許文献１等において開示された従来のＭＯＳトランジスタを用いた基準電圧回路が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
この回路は、ゲート・ソース間が短絡されたデプレッション型ＮＭＯＳトランジスタＭ１Ａと、ゲート・ドレイン間が短絡されたエンハンスメント型ＮＭＯＳトランジスタＭ２Ａとを有してなり、トランジスタＭ１ＡのソースとトランジスタＭ２Ａのドレインとが接続されて、直列接続された構成となっている。
【０００４】
かかる構成において、トランジスタＭ１Ａのドレインに、電圧源Ｖ１の電圧を印加すると、２つのトランジスタＭ１Ａ，Ｍ２Ａには等しいドレイン電流が流れ、エンハンスメント型ＮＭＯＳトランジスタＭ２Ａのゲート・ソース間電圧Ｖｇｓ２は、下記する式１の大きさとなる。
【０００５】
Ｖｇｓ２＝−(β1／β2)１／２×ＶT1＋ＶT2・・・式１
【０００６】
ここで、β1は、トランジスタＭ１Ａのトランスコンダクタンス係数、β2は、トランジスタＭ２Ａのトランスコンダクタンス係数、ＶT1は、トランジスタＭ１Ａの閾値電圧、ＶT2は、トランジスタＭ２Ａの閾値電圧である。
【０００７】
そして、トランジスタＭ１ＡとＭ２Ａのゲートのアスペクト比を調整して、β1とβ2をほぼ等しくすると、上記の式１は、下記する式２の如くとなり、２つのＭＯＳトランジスタＭ１Ａ，Ｍ２Ａの閾値電圧の差に等しい基準電圧出力が得られることとなる。
【０００８】
Ｖｇｓ２＝−ＶT1＋ＶT2・・・式２
【０００９】
トランジスタＭ１ＡとトランジスタＭ２Ａが、同一のチップ内に構成された場合、その閾値電圧の温度変化は、ほぼ等しくなるため、双方の閾値電圧の差分であるＶｇｓ２の値は、温度に対してほぼ一定となり、温度変化の小さな基準電圧源として利用することができるものとなる。
このような回路は、少ない素子数で温度変化の小さな電圧源を得ることができるため、ＣＭＯＳプロセスを用いた集積回路においては、基準電圧源として多用されている。
【００１０】
ところで、Ｐ型の半導体基板を用いたＣＭＯＳ集積回路においては、Ｎ型ＭＯＳトランジスタの基板電位は、全て最低電位に共通になる。このため、図５に示されたデプレッション型ＮＭＯＳトランジスタＭ１Ａのソース・基板間には、上述の式１におけるＶｇｓ２に相当する電圧が印加されることとなる。
【００１１】
また、一般に、ＭＯＳトランジスタの閾値電圧ＶTHは、下記する式３に表されるものとなる。
【００１２】
ＶTH＝ＶT0＋γ｛（｜２φF＋ＶSB｜）１／２−（｜２φF｜）１／２  ｝・・・式３
【００１３】
なお、γは、下記する式４によって表される。
【００１４】
γ＝（２ｑ・εsi・Ｎsub）１／２／Ｃox・・・式４
【００１５】
上記の式３及び式４において、ＶT0はＶSB＝０Ｖ時の閾値電圧、ＶSBはソース・基板間電位差、γは基板バイアス効果係数、φFはフェルミレベルで、大凡０.３程度である。また、ｑは電子の電荷量、εsiはシリコン誘電率（＝１.０４×１０−１２ｆ／ｃｍ）、Ｎsubは基板アクセプタ濃度、Ｃoxは単位面積当たりのゲート容量である。
【００１６】
したがって、基板バイアス効果係数はＣoxの値が小さいほど大きくなり、ソース・基板間電位差に対して、ＶTHが＋側に大きく変動するようになる。このため、デプレッション型トランジスタＭ１Ａの閾値電圧は大きく変化し、最悪の場合、閾値電圧は正の値となり、ゲート・ソース間が短絡されたトランジスタＭ１Ａのドレイン電流は、ほぼ０となる。その結果、トランジスタＭ２Ａのゲート・ソース間の電圧は不安定となり、基準電圧として用いることができなくなる。
【００１７】
上述のような問題を解決する方策として、従来から、例えば図６に示されたような構成の回路が提案されている。
かかる回路においては、トランジスタＭ１Ｂ，Ｍ２Ｂのソース・基板間電圧は、デプレッション型ＮＭＯＳトランジスタＭ１Ｂの閾値電圧に近くなり、大凡０.２〜０.１Ｖ程度に抑えることができるものとなっている。
しかしながら、この回路では、回路自身の発振を防止するため、位相補償用のコンデンサＣ１を、ＰＭＯＳトランジスタＭ５Ｂのゲート・ドレイン間に接続する必要がある。このため、この回路に電圧を供給する電圧源Ｖ１の変動が、ＰＭＯＳトランジスタＭ５Ｂのゲート・ドレイン間の寄生容量を介して、回路の出力電圧に重畳されてしまい、特に、周波数が高くなるほど、電圧源Ｖ１の変動成分の除去が困難になるという欠点を有している。このような特性を改善するには、出力端子とグランドとの間に設けられたコンデンサＣ２の容量値を増加する必要があるが、容量値の増加は、集積回路化における回路面積の増大を招くという問題がある。
【特許文献１】特公平４−６５５４６号公報（第２−５頁、図１−図３）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、近年、車載の半導体集積回路の要求が高まりつつあるが、半導体集積回路を車載するためには、最低でも１２Ｖ以上の電源電圧で動作し、また、瞬間的にそれ以上の電圧が印加されても破壊に至らない特性が求められる。
この様な半導体集積回路を構成するＣＭＯＳトランジスタは、ゲートが破壊する電圧を上げるため、ゲート酸化膜の厚みを厚くする傾向にある。このため、先の式４におけるＣoxが小さくなり、それに伴い閾値電圧に対する基板電圧効果の影響が大きくなる。
Ｎ型基板のウェハを使用すれば、ＮＭＯＳは各素子毎に基板電圧を分離することができるが、Ｎ型基板の場合、基板全体が電源に接続されるため、電源電圧の変動が各配線と基板間の寄生容量を介して伝わり、電源電圧の変動に対して影響を受け易い回路となってしまうという欠点がある。
【００１９】
本発明は、上記実状に鑑みてなされたもので、ＮＭＯＳトランジスタの基板電圧効果の影響を受けることなく、電源電圧の変動や、温度変化に対する変動が小さく、安定した基準電圧を得ることができる基準電圧回路を提供するものである。
【課題を解決するための手段】
【００２０】
上記本発明の目的を達成するため、本発明に係る基準電圧回路は、
デプレッション型の第１のＮＭＯＳトランジスタと、エンハンスメント型の第２のＮＭＯＳトランジスタとを有すると共に、カレントミラー回路を構成するよう接続された第３及び第４のＰＭＯＳトランジスタを有してなる基準電圧回路であって、
前記第３及び第４のＰＭＯＳトランジスタは、ソースが相互に接続されてカレントミラー回路に接続される一方、ゲートが相互に接続されると共に、前記第３のＰＭＯＳトランジスタのドレイン及び前記第２のＮＭＯＳトランジスタのゲートが接続され、
前記第１のＮＭＯＳトランジスタのドレインは、前記第３のＰＭＯＳトランジスタのドレインに、前記第２のＮＭＯＳトランジスタのドレインは、前記第４のＰＭＯＳトランジスタのドレインに、それぞれ接続される一方、
前記第１のＮＭＯＳトランジスタのゲート、ソース及びバックゲートと、前記第２のＮＭＯＳトランジスタのソース及びバックゲートは、共にグランドに接続されてなり、
前記第２のＮＭＯＳトランジスタのゲート・ソース間電位差を一定に維持しつつ、基準電圧として出力可能に構成されてなるものである。
かかる構成において、前記第２のＮＭＯＳトランジスタのゲートと接続された前記第３のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタのゲートに接続された前記第１のＮＭＯＳトランジスタのドレインとの間に、一定電位差を生成するよう電位差発生手段を設けてなるものが好適である。
【発明の効果】
【００２１】
本発明によれば、第１及び第２のＮＭＯＳトランジスタのドレイン電流が同一となるように、第３及び第４のＰＭＯＳトランジスタにより制御されるため、第２のＮＭＯＳトランジスタは、ほぼ第１及び第２のＮＭＯＳトランジスタの閾値電圧の差に維持でき、安定した基準電圧を得るができる。
本発明によれば、第１及び第２のＮＭＯＳトランジスタのソース及びバックゲート電位が、最低電位であるグランドに接続されるため、いわゆる基板電圧効果（式３及び式４参照）の影響を受けることが無く、また、広い周波数帯域に電源電圧の変動の影響を受けることが無く、出力の安定した基準電圧回路を提供することができる。
特に、第３及び第４のＰＭＯＳトランジスタに対して、カレントミラー回路の電流が供給されるような構成を採ることで、電源電圧が変動しても、基準電圧出力の変動を極力最小に抑圧することができ、より信頼性の高い基準電圧回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における基準電圧回路は、基準電圧を発生する第１及び第２のＮＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４と、第５のＰＭＯＳトランジスタ（図１においては「Ｍ５」と表記）５と、第２のカレントミラー回路を構成する第６及び第７のＰＭＯＳトランジスタ（図１においては、それぞれ「Ｍ６」、「Ｍ７」と表記）６，７と、電流Ｉ１を出力する電流源１１とを主たる構成要素として構成されてなるものである。
【００２３】
本発明の実施の形態において、第１のＮＭＯＳトランジスタ１には、デプレッション型が、第２のＮＭＯＳトランジスタ２には、エンハンスメント型が、それぞれ用いられている。
第１及び第２のＮＭＯＳトランジスタ１，２は、それぞれバックゲートとソースがグランドに接続されると共に、第１のＮＭＯＳトランジスタ１は、さらにゲートがグランドに接続されたものとなっている。
【００２４】
一方、第３及び第４のＰＭＯＳトランジスタ３，４は、第１のカレントミラー回路を構成し、その負荷側に次述するように第１及び第２のＮＭＯＳトランジスタ１，２が設けられて、第１及び第２のＮＭＯＳトランジスタ１，２に等しいドレイン電流を流すことができるようになっている。
以下、具体的な接続を説明すれば、まず、第３及び第４のＰＭＯＳトランジスタ３，４は、各々のゲートと第３のＰＭＯＳトランジスタ３のドレインとが相互に接続される一方、それぞれのソース及びバックゲートが相互に接続されて、後述する第２のカレントミラー回路を構成する第６のＰＭＯＳトランジスタ６のドレインに接続されたものとなっている。
【００２５】
そして、第１のＮＭＯＳトランジスタ１のドレインと第２のＮＭＯＳトランジスタ２のゲートが、第３及び第４のＰＭＯＳトランジスタ３，４の相互のゲート及び第３のＰＭＯＳトランジスタ３のドレインの相互の接続点に接続されたものとなっている一方、第２のＮＭＯＳトランジスタ２のドレインは、第４のＰＭＯＳトランジスタ４のドレインに接続されたものとなっている。
【００２６】
また、第５のＰＭＯＳトランジスタ５は、ソースとバックゲートが相互に接続されると共に、第３及び第４のＰＭＯＳトランジスタ３，４のソースに接続される一方、ドレインは、グランドに接続されており、さらに、ゲートは、第２のＮＭＯＳトランジスタ２と第４のＰＭＯＳトランジスタ４の相互のドレインの接続点に接続されたものとなっている。
【００２７】
第６及び第７のＰＭＯＳトランジスタ６，７は、第２のカレントミラー回路を構成しており、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ３，４へ、電流を供給するようになっている。
すなわち、第６及び第７のＰＭＯＳトランジスタ６，７は、相互のゲートと、第７のＰＭＯＳトランジスタ７のドレインとが相互に接続される一方、各々のソースとバックゲートが相互に接続されて電圧源１２に接続されたものとなっている。
【００２８】
そして、第６のＰＭＯＳトランジスタ６のドレインは、第３及び第４のＰＭＯＳトランジスタ３，４のソースに接続される一方、第７のＰＭＯＳトランジスタ７のドレインとグランドとの間には、電流源１１が直列接続されて設けられたものとなっている。
なお、第１のＮＭＯＳトランジスタ１のドレインと第３のＰＭＯＳトランジスタ３のドレインの接続点には、基準電圧出力端子２１が接続されている。
【００２９】
しかして、かかる構成における動作について説明すれば、本発明の実施の形態における基準電圧回路においては、第５のＰＭＯＳトランジスタ５により、第１及び第２のＮＭＯＳトランジスタ１，２のドレイン電流が等しくなるように、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位が制御される。その結果、第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧、すなわち、基準電圧出力端子２１の電圧は、電流源１１の出力電流Ｉ１が変動しても、一定に保持されるものとなる。
第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧、すなわち、基準電圧出力端子２１の電圧は、背景技術で説明したように、下記に再度示す式２によって表される大きさとなる。そのため、温度変化に対して変動が少なく、しかも、ＮＭＯＳトランジスタの基板バイアス効果の影響を受けず、さらには、電圧源１２の電圧変動に対しても影響を受け難い基準電圧出力が得られることとなる。
【００３０】
Ｖｇｓ２＝−ＶT1＋ＶT2・・・式２
【００３１】
ここで、ＶT1は、第１のＮＭＯＳトランジスタ１の閾値電圧、ＶT2は、第２のＮＭＯＳトランジスタ２の閾値電圧である。
【００３２】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、第１のＮＭＯＳトランジスタ１のドレインと第３のＰＭＯＳトランジスタ３のドレインの間に、出力電圧Ｖ２の電位差発生手段としての第２の電圧源１３を、その正極に第３のＰＭＯＳトランジスタ３のドレインが、負極に第１のＮＭＯＳトランジスタ１のドレインが、それぞれ接続されるように設けたものである。
【００３３】
そして、第２のＮＭＯＳトランジスタ２のゲートは、第２の電圧源１３の正極に、第３のＰＭＯＳトランジスタ３のゲートは、第２の電圧源１３の負極に、それぞれ接続されて、第２のＮＭＯＳトランジスタ２のゲートと、第３のＰＭＯＳトランジスタ３のゲートの間に、一定電圧Ｖ２が生ずるよう構成されたものとなっている。
【００３４】
かかる第２の構成例は、次述するような観点からなされたものである。
まず、先の図１に示された第１の構成例においては、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位は最低であっても、背景技術で説明したように、下記に再度示す式１に示される第２のＮＭＯＳトランジスタ２のゲート・ソース間電圧と、第３のＰＭＯＳトランジスタ３の閾値電圧の和以上は必要である。
【００３５】
Ｖｇｓ２＝−(β1／β2)１／２×ＶT1＋ＶT2・・・式１
【００３６】
一般的なＣＭＯＳプロセスの場合、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位は、約２〜２.４Ｖ程度であり、電圧源１２の電圧Ｖ１がこれより低い場合、第１の構成例においては、意図した特性を得ることができなくなってしまう。
第２の構成例は、かかる観点から、上述のように第２の電圧源１３を設けることで、第３及び第４のＰＭＯＳトランジスタ３，４のソース及びバックゲート電位を一定電圧Ｖ２分だけ低下させることができる。したがって、その分、上述のように所望する動作特性が得られなくなる電圧源１２の電圧レベルが引き下げられることとなるため、電圧源１２の電圧が多少低下しても、即座に所望する動作特性が確保困難になることが防止できるものとなっている。
【００３７】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、図２における第２の電圧源１３についてのより具体的な回路構成例を示したものである。
この第３の構成例においては、デプレッション型の第８のＮＭＯＳトランジスタ（図３においては「Ｍ８」と表記）８が、次述するように第１のＮＭＯＳトランジスタ１と第３のＰＭＯＳトランジスタ３の間、及び、第２のＮＭＯＳトランジスタ２と第３ＰＭＯＳトランジスタ３との間に設けられたものとなっている。
【００３８】
すなわち、まず、第８のＮＭＯＳトランジスタ８のドレインは、ゲートと相互に接続されると共に、第２のＮＭＯＳトランジスタ２のゲート、第３のＰＭＯＳトランジスタ３のドレイン及び基準電圧出力端子２１に接続されている。
また、第８のＮＭＯＳトランジスタ８のソースは、第１のＮＭＯＳトランジスタ１のドレイン及び第３のＮＭＯＳトランジスタ３のゲートに接続されている。
そして、第８のＮＭＯＳトランジスタ８のバックゲートは、グランドに接続されたものとなっている。
【００３９】
かかる構成により、第８のＮＭＯＳトランジスタ８のドレイン・ソース間には、第１のＮＭＯＳトランジスタ１のドレイン電流に応じた一定の電位差が発生するが、第８のＮＭＯＳトランジスタ８は、第１のＮＭＯＳトランジスタ１と同じデプレッション型であるため、その電位差は、第１のＮＭＯＳトランジスタ１の閾値電圧のばらつきの影響を受け難い。そのため、製造に起因する閾値電圧のばらつきがあっても、第８のＮＭＯＳトランジスタ８のドレイン・ソース間電圧の変動が極力小さいものとなり、先に図２の構成例で説明したように、電圧源１２の電圧レベルの低下による所望する動作特性の低下を極力防止することができるものとなる。
【００４０】
次に、第４の構成例について、図４を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図２に示されれた構成例における電圧Ｖ２を生成するための具体的な回路構成例の１つである。かかる構成例においては、第１のカレントミラー回路を構成する第３及び第４のＰＭＯＳトランジスタ３，４と、第１及び第２ＮＭＯＳトランジスタ１，２との間に、次述するように第９及び第１０のＰＭＯＳトランジスタ（図４においては、それぞれ「Ｍ９」、「Ｍ１０」と表記）９，１０が設けられている。
【００４１】
以下、具体的に説明すれば、まず、第３のＰＭＯＳトランジスタ３のゲート・ドレイン間に、ゲート・ドレイン間が短絡された第９のＰＭＯＳトランジスタ９が、第３のＰＭＯＳトランジスタ３とゲート同士が共通になるように設けられている。
そして、第９のＰＭＯＳトランジスタ９は、そのソースが第３のＰＭＯＳトランジスタ３のドレイン及び第２のＮＭＯＳトランジスタ２のゲートと共に接続され、さらに、基準電圧出力端２１に接続されている。また、第９のＮＭＯＳトランジスタ９のバックゲートは、第３のＰＭＯＳトランジスタ３のバックゲート及びソースに接続されたものとなっている。
【００４２】
また、第９のＰＭＯＳトランジスタ９は、第１０のＰＭＯＳトランジスタとゲートが相互に接続されたものとなっている。
そして、第１０のＰＭＯＳトランジスタ１０は、そのソースが第４のＰＭＯＳトランジスタ４のドレインに接続される一方、ドレインが第２のＮＭＯＳトランジスタ２のドレイン及び第５のＰＭＯＳトランジスタ５のゲートに接続されている。
また、第１０のＰＭＯＳトランジスタ１０のバックゲートは、第４のＰＭＯＳトランジスタ４のバックゲート及びソースに接続されたものとなっている。
【００４３】
かかる構成において、第９及び第１０のＰＭＯＳトランジスタ９，１０は、同一のゲートアスぺクト比に設定されており、第９のＰＭＯＳトランジスタ９のゲート・ソース間には、下記する式５で表される電位差Ｖｇｓ9が生ずるものとなっている。
【００４４】
Ｖｇｓ9＝−(2ＩD／βp)１／２＋ＶT9・・・式５
【００４５】
ここで、ＩDは、第９のＰＭＯＳトランジスタ９のドレイン電流、βpは第９のＰＭＯＳトランジスタ９のトランスコンダクタンス係数、ＶT9は第９のＰＭＯＳトランジスタ９の閾値電圧である。
【００４６】
これにより、第２のＮＭＯＳトランジスタ２のゲートと第３のＰＭＯＳトランジスタ３のゲートの間には、第９のＰＭＯＳトランジスタ９のゲート・ソース分の電位差が発生することとなる。かかる電位差は、先の図２における電圧Ｖ２に相当するものである。
この構成例において、第９及び第１０のＰＭＯＳトランジスタ９，１０のゲートのアスペクト比を、第３及び第４のＰＭＯＳトランジスタ３，４のゲートのアスペクト比よりも大に設定することで、第３のＰＭＯＳトランジスタ３が飽和動作領域で動作するに十分なドレイン・ソース間電位差を確保することができるため、第３及び第４のＰＭＯＳトランジスタ３，４はカレントミラー回路として十分機能することができるものとなる。
なお、この第４の構成例における回路動作は、上述の構成の違いを除けば、図１に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における基準電圧回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における基準電圧回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における基準電圧回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態における基準電圧回路の第４の回路構成例を示す回路図である。
【図５】従来の基準電圧回路の一回路構成例を示す回路図である。
【図６】図５に示された従来回路の欠点を解決するための他の従来回路の回路構成例を示す回路図である。
【符号の説明】
【００４８】
１…第１のＮＭＯＳトランジスタ
２…第２のＮＭＯＳトランジスタ
３…第３のＰＭＯＳトランジスタ
４…第４のＰＭＯＳトランジスタ
５…第５のＰＭＯＳトランジスタ
６…第６のＰＭＯＳトランジスタ
７…第７のＰＭＯＳトランジスタ
８…第８のＮＭＯＳトランジスタ
９…第９のＰＭＯＳトランジスタ
１０…第１０のＰＭＯＳトランジスタ
１２…電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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