(57)【要約】【課題】最小限のコストで電源抵抗の抵抗値とデカップリング容量の容量値を変更することを可能にした半導体集積回路を提供する。【解決手段】図６（Ａ）の構造において、ポリシリコン層ＰＬの左端上、右端上、中間点上に、ポリシリコン層ＰＬと接触した３層のメタル積層部がそれぞれ形成される。ポリシリコン層ＰＬの中間点上のメタル積層部の第３メタル層Ｍ３上にビアコンタクト部が形成され、第４メタル層からなる電源線９がこのビアコンタクト部に接して形成される。これにより、ポリシリコン層ＰＬのほぼ半分が電源抵抗Ｒとして電源線９に挿入される。図６（Ｂ）の構造において、ポリシリコン層ＰＬの左端上のメタル積層部の第３メタル層Ｍ３上にビアコンタクト部が形成され、その上に第４メタル層からなる電源線９がビアコンタクト部に接して形成される。これにより、ポリシリコン層ＰＬのほぼ全部が電源抵抗Ｒとして電源線９に挿入される。【選択図】図６
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【特許請求の範囲】
【請求項１】
電源線と、前記電源線から電源電位の供給を受ける回路と、前記電源線に挿入された電源抵抗とを備え、前記電源線は前記電源抵抗上に形成され、前記電源抵抗と前記電源線とを接続するビアコンタクトの位置をビア形成用のマスクにより変更することを特徴とする半導体集積回路。
【請求項２】
電源線と、前記電源線から電源電位の供給を受ける回路と、前記電源線に挿入された電源抵抗と、前記電源抵抗に接続された複数のビアコンタクト部とを備え、前記電源線は前記電源抵抗上に形成され、前記電源線が前記複数のビアコンタクト部のいずれかと接続する位置を前記電源線形成用のマスクにより変更することを特徴とする半導体集積回路。
【請求項３】
前記回路に接地電位を供給する接地線と、前記電源線と前記接地線との間に形成されたデカップリング容量と、を備え、前記デカップリング容量は前記接地線に接続された第１の容量電極と、前記第１の容量電極と対向して配置された第２の容量電極とを備え、前記電源線と前記接地線とのいずれかを前記第２の容量電極に接続するビアコンタクトの有無をビアコンタクト形成用のマスクにより変更することを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記第１の容量電極は半導体基板であり、前記第２の容量電極はゲート電極であり、第１の電極と第２の電極の間にゲート絶縁膜が形成されたことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、電磁障害ノイズの対策を施した半導体集積回路に関する。
【背景技術】
【０００２】
半導体模集積回路の市場は、ＰＣ、モバイル、デジタル家電、車・航空機、医療・バイオ機器等広範囲である。半導体微細加工技術の進化につれて、ますます大規模化し、また動作周波数や消費電力も増加している。このため、ＬＳＩチップから生じる電流変化がパッケージ（以下、ＰＫＧという）やプリント回路基板（以下、ＰＣＢという。ＰＣＢはprint circuit boardの略である）等を通して空間に電磁波を放射する、いわゆる電磁障害（以下、ＥＭＩという。ＥＭＩは electromagnetic interferenceの略である）が問題になってきている[非特許文献1-7を参照]。
【０００３】
ＥＭＩノイズは電子機器の外部に放射されて生じる機器間の干渉もしくは人体への影響と、機器内部のＬＳＩ同士の干渉によって回路が誤動作する問題に分けられる。前者は筐体や機器のシールディング等外側の対策で済むが、後者はチップ、ＰＫＧ、ＰＣＢでの対策が必要になる。例えば車載用ＬＳＩではラジオ、オーディオ、ナビゲーション等制御する機能を搭載するのでそれらに使われる周波数の干渉を防止する必要がある。
【０００４】
従来、ＥＭＩノイズはチップ内の電源線に挿入される電源抵抗と、電源線と接地線の間に挿入される電源接地間容量（以下、デカップリング容量という）によって、その低減が図られていた。
【非特許文献１】「ＡＳＩＣ設計環境の下でのＥＭＩノイズ解析」IEEE Trans. Computer-Aided Design, vol. 19, no. 11, pp. 1337-1346, Nov. 2000.
【非特許文献２】「ゲートレベルシミュレータによるＥＭＩノイズ解析」 Proc. ISQED, pp. 129-136, Mar. 2000.
【非特許文献３】「ＣＭＯＳデバイスパッケージにおける電磁放射及び同時スイッチングノイズ」 Proc. Electronic Components and Technology Conf., pp. 781-785, May 2000.
【非特許文献４】「多層プリント回路基板上のパワーバス・デカップリング」IEEE Trans. Electromagnetic Compatibility, vol. 37, no. 2, pp. 155-166, May 1995.
【非特許文献５】「ＳＰＩＣＥに基づくＰＣＢと関連構造からの放射の解析」Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 320-325, Aug. 1996.
【非特許文献６】「ＬＳＩの電源電流モデル及びデジタルＰＣＢのＥＭＩノイズシミュレーションのためのパラメータ特定」Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 1185-1190, Aug. 2001.
【非特許文献７】「負荷依存性を持ったＥＭＩノイズシミュレーションのためＩＣ／ＬＳＩの電源電流モデリング」Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 16-21, Aug. 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＥＭＩノイズは電源抵抗とデカップリング容量の値によって変動する。本発明者が行った回路シミュレーションの結果によれば、電源抵抗の抵抗値が小さいとＥＭＩノイズは増加し、抵抗値が大きいと電圧降下を招く。また、デカップリング容量はある値で共振によりＥＭＩノイズを増加させる。すなわち、ＥＭＩノイズの低減には解析による予測が重要である。
【０００６】
しかしながら、予測に基づいて製造された半導体集積回路において、電源抵抗の抵抗値、デカップリング容量の容量値は見積もった値にはならない場合がある。このため、半導体集積回路の試作段階でＥＭＩノイズ低減の対策が不完全で、電源抵抗の抵抗値、デカップリング容量の容量値を変更したい場合が生じる。
【０００７】
一般にその場合は、多くのマスク変更により、莫大なコストを必要とする。半導体プロセスは半導体基板から順にゲートPoly、第１メタル層、第２メタル層、・・・パッドメタルの順に工程が進む。最初の工程に戻るに従い、修正のためのコストを要する。すなわち、最初の試作で特性が思わしくない場合に、出来る限り変更するマスクの枚数が少なく、またプロセス工程が出来る限り進んだ上層のマスク変更がコストを低減できる。
【０００８】
そこで、本発明は、ＥＭＩノイズ低減のために、最小限のコストで電源抵抗の抵抗値とデカップリング容量の容量値を変更することを可能にした半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体集積回路は、電源線と、前記電源線から電源電位の供給を受ける回路と、前記電源線に挿入された電源抵抗とを備え、前記電源線は前記電源抵抗上に形成され、前記電源抵抗と前記電源線とを接続するビアコンタクトの位置をビア形成用のマスクにより変更することを特徴とする。
【００１０】
また、本発明の半導体集積回路は、電源線と、前記電源線から電源電位の供給を受ける回路と、前記電源線に挿入された電源抵抗と、前記電源抵抗に接続された複数のビアコンタクト部とを備え、前記電源線は前記電源抵抗上に形成され、前記電源線が前記複数のビアコンタクト部のいずれかと接続する位置を前記電源線形成用のマスクにより変更することを特徴とする。
【００１１】
また、本発明の半導体集積回路は、上記構成に加えて、前記回路に接地電位を供給する接地線と、前記電源線と前記接地線との間に形成されたデカップリング容量と、を備え、前記デカップリング容量は前記接地線に接続された第１の容量電極と、前記第１の容量電極と対向して配置された第２の容量電極とを備え、前記電源線と前記接地線とのいずれかを前記第２の容量電極に接続するビアコンタクトの有無をビアコンタクト形成用のマスクにより変更することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＥＭＩノイズ低減のために、最小限のコストで電源抵抗の抵抗値とデカップリング容量の容量値を変更することを可能にした半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態による半導体集積回路について図面を参照しながら説明する。図１は、半導体集積回路の一例として、水晶発振回路の周辺のプリント回路基板１（以下ＰＣＢという）、パッケージ２（以下、ＰＫＧという）、チップ３の模式図である。これは、ＱＦＰ(quad flat package)のワイヤボンドを用いたＰＫＧの例である。水晶発振子４はＰＫＧ２の外に取り付けられている。チップ３内の回路は発振回路に関わるパッドに接続する入出力回路（I/O）５と内部回路ブロック６の一部を用いる。水晶発振子からの入力信号XIN、出力信号XOUT、3.3Vの電源電圧XV33、グラウンド電圧（接地電圧）XVSS、他の回路に接続する1.2Vの電源電圧V12、グラウンド電圧VSSに対応してパッドＰＤが設けられている。各パッドＰＤはボンディングワイヤ７を介してＰＫＧ２のリード８に接続されている。グラウンドはＰＣＢ上で共通となるがチップ３とＰＫＧ２の中では分離されている。
【００１４】
図２にチップ３内の水晶発振回路周辺の回路を示す。実際には、保護素子やトランスファー・ゲート、レベルシフタ等の回路から構成されるが簡略化してある。一般に水晶発振に使用するメインの電源（本解析では3.3V）は他の入出力回路に使われる電源とは分離される。この特徴を利用して、水晶発振に直接関係する回路のみを使用する。ＥＭＩノイズは電流の変化に関係するが、グラウンドの電流は他の回路からの合成となるため、ＥＭＩノイズ解析では電源側の電流で評価する。
【００１５】
この回路において、電源電圧XV33が供給された電源線９には電源抵抗Ｒが直列に挿入されている。また、電源線９とグラウンド電圧XVSSが供給された接地線１０の間にデカップリング容量Ｃｄが接続されている。水晶発振子からの入力信号はXIN増幅器として働くＮＡＮＤ回路１１の第１の入力端に入力されている。ＮＡＮＤ回路１１の第２の入力端には発振制御信号が印加される。ＮＡＮＤ回路１１の出力はインバータ１２を通して、内部回路ブロック６に入力される。ＮＡＮＤ回路１１、インバータ１２は電源線９、接地線１０に接続されて、電源電圧XV33とグラウンド電圧XVSSの供給を受ける。
【００１６】
上記半導体集積回路について、本発明者が行った回路シミュレーションの結果によれば、電源抵抗Ｒの抵抗値を大きくすると図３のように、電源パッドにおける電流利得は減少する。電流利得が減少すると、ＥＭＩノイズも減少することになる。一方、
電源抵抗Ｒの抵抗値を大きくすると図４のように電源抵抗Ｒを通した電源線９の電圧降下を招く。また、デカップリング容量Ｃｄは図５のように、ある値で共振により電流利得の増加、即ち、ＥＭＩノイズの増加を招く。
【００１７】
そこで、本発明はＥＭＩノイズ低減のために、最小限のコストで電源抵抗Ｒの抵抗値とデカップリング容量Ｃｄの容量値を変更することを可能にした半導体集積回路を提供する。電源抵抗Ｒについては、それが電源線９と接続するビアコンタクト部の位置をビア形成用マスク又は電源線形成用マスクによって変更する。また、デカップリング容量Ｃｄについては、容量電極にビアコンタクト部を介して印加する電位をビアマスクによって変更する。以下に、電源抵抗Ｒとデカップリング容量Ｃｄの具体的な構成について説明する。
【００１８】
［電源抵抗Ｒの構成］
図６に示すように、４層メタルプロセスにおいて、Ｐ型半導体基板２１上にポリシリコン層ＰＬが形成され、その上層に第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、第４メタル層Ｍ４がそれぞれ層間絶縁膜２２を介して順番に形成される。これらのメタル層の間は、層間絶縁膜２２に形成されるビアに埋め込まれるプラグを介して相互に接続することができる。
【００１９】
図６（Ａ）の構造において、ポリシリコン層ＰＬの左端上、右端上、中間点上に、ポリシリコン層ＰＬと接触した３層のメタル積層部（Ｍ１，Ｍ２，Ｍ３及びそれらを接続するプラグ）がそれぞれ形成されている。そして、ポリシリコン層ＰＬの中間点上のメタル積層部の最上層の第３メタル層Ｍ３上に、ビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部が形成され、その上に第４メタル層からなる電源線９がこのビアコンタクト部に接して形成される。この構造によれば、ポリシリコン層ＰＬのほぼ半分が電源抵抗Ｒとして電源線９に挿入される。
【００２０】
図６（Ｂ）の構造において、ポリシリコン層ＰＬの左端上のメタル積層部の最上層の第３メタル層Ｍ３上に、ビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部が形成され、その上に第４メタル層からなる電源線９がビアコンタクト部に接して形成される。この構造によれば、ポリシリコン層ＰＬのほぼ全部が電源抵抗Ｒとして電源線９に挿入される。電源抵抗Ｒの抵抗値は図６（Ａ）の構造の約２倍になる。
【００２１】
このように、電源抵抗Ｒと電源線９とを接続するビアコンタクトの位置をビア形成用のマスクによって変更するだけで、電源抵抗Ｒの抵抗値を可変とすることができる。また、マスク変更は１枚だけであり、最上層ビアのマスク変更であるためコストを最小にできる。
【００２２】
上記構造では、ビア形成用のマスクを変更しているが、第４メタル層である電源線９形成用のマスクを変更してもよい。図７に示すように、ポリシリコン層ＰＬの左端上、右端上、中間点上に、ポリシリコン層ＰＬと接触した３層のメタル積層部（Ｍ１，Ｍ２，Ｍ３及びそれらを接続するプラグ）をそれぞれ形成する。さらに、それらのメタル積層部の第３メタル層Ｍ３上に、ビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部をそれぞれ形成しておく。
【００２３】
そして、図７（Ａ）に構造において、電源線９をポリシリコン層ＰＬの中間点上のメタル積層部に接続する。したがって、この構造によれば、ポリシリコン層ＰＬのほぼ半分が電源抵抗Ｒとして電源線９に挿入される。
【００２４】
また、図７（Ｂ）に示すように、電源線９をポリシリコン層ＰＬの左端上のメタル積層部に接続し、ポリシリコン層ＰＬの中間点上のメタル積層部には接続しないようにする。この構造によれば、ポリシリコン層ＰＬのほぼ全部が電源抵抗Ｒとして電源線９に挿入される。電源抵抗Ｒの抵抗値は図７（Ａ）の構造の約２倍になる。
【００２５】
このように、電源抵抗Ｒと電源線９とを接続するビアコンタクトの位置を電源線形成用のマスクによって変更するだけで、電源抵抗Ｒの抵抗値を可変とすることができる。また、マスク変更は１枚だけであり、最上層メタルのマスク変更であるためコストを最小にできる。
【００２６】
上述の実施形態においては、４層メタルプロセスの例を示したが、本発明はこれに限らず、一般に単層メタル、多層メタルに広く適用することができる。
【００２７】
［デカップリング容量Ｃｄ］
図８に示すように、４層メタルプロセスにおいて、Ｐ型半導体基板２１上にゲートポリシリコン層ＧＰ（ゲート電極）がゲート絶縁膜２５を介して形成される。ゲートポリシリコン層ＧＰ上には、これと接触した２つのメタル積層部ＭＳ１，ＭＳ２（Ｍ１，Ｍ２，Ｍ３及びそれらを接続するプラグ）が形成される。メタル積層部ＭＳ１は第４メタル層である電源線９の下に配置される。もう１つのメタル積層部ＭＳ２は、第１メタル層Ｍ１が延長されて、その上に第２メタル層Ｍ２、第３メタル層Ｍ３が形成され、第４メタル層である接地線１０の下に配置される。
【００２８】
図８（Ａ）の構造において、メタル積層部ＭＳ１上に、ビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部が形成され、このビアコンタクト部を介して、電源線９がゲートポリシリコン層ＧＰに接続されることにより、デカップリング容量Ｃｄが電源線９とＰ型半導体基板２１の間に形成される。Ｐ型半導体基板２１は接地線１０に接続されているので、デカップリング容量Ｃｄは、電源線９と接地線１０の間に形成されることになる。
【００２９】
図８（Ｂ）の構造において、メタル積層部ＭＳ２上に、ビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部が形成され、このビアコンタクト部を介して、接地線１０がゲートポリシリコン層ＧＰに接続されることにより、デカップリング容量Ｃｄは形成されないことになる。
【００３０】
このように、ゲートポリシリコン層ＧＰと接続するビアコンタクトの位置をビア形成用のマスクによって変更するだけで、デカップリング容量Ｃｄの容量値を可変とすることができる。また、マスク変更は１枚だけであり、ビアのマスク変更であるためコストを最小にできる。
【００３１】
上述の実施形態においては、４層メタルプロセスの例を示したが、本発明はこれに限らず、一般に単層メタル、多層メタルに広く適用することができる。図９の構造は、単層メタル（第１メタル層Ｍ１）プロセスの例である。
【００３２】
図９（Ａ）の構造において、ゲートポリシリコン層ＧＰにビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部を介して電源線９が接続され、接地線１０は同様のビアコンタクト部を介してＰ型半導体基板２１に接続されている。これにより、デカップリング容量Ｃｄは電源線９と接地線１０の間に形成される。
【００３３】
図９（Ｂ）の構造において、ゲートポリシリコン層ＧＰにビア２３及びビア２３に埋め込まれたプラグ２４からなるビアコンタクト部を介して接地線１０が接続される。これにより、ゲートポリシリコン層ＧＰの電位はＰ型半導体基板２１の電位と同じになり、デカップリング容量Ｃｄは電源線９と接地線１０の間に形成されないことになる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態による水晶発振回路周辺の模式図である。
【図２】チップ内の水晶発振回路周辺の回路を示す図である。
【図３】チップ内抵抗の電流スペクトラムへの影響を示す図である。
【図４】チップ内抵抗の電圧降下への影響を示す図である。
【図５】ＰＫＧ電源線端子での第３高調波の電流レベルへのデカップリング容量Ｃｄの効果を示す図である。
【図６】電源抵抗の第１の断面図である。
【図７】電源抵抗の第２の断面図である。
【図８】デカップリング容量の第１の断面図である。
【図９】デカップリング容量の第２の断面図である。
【符号の説明】
【００３５】
１  ＰＣＢ      ２  ＰＫＧ      ３  チップ      ４  水晶発振子
５  入出力回路      ６  内部回路ブロック    ７  ボンディングワイヤ
８  リード      ９  電源線      １０  接地線      １１  ＮＡＮＤ回路
１２  インバータ    ２１  Ｐ型半導体基板      ２２  層間絶縁膜
２３  ビア      ２４  プラグ    ２５  ゲート絶縁膜
Ｒ  電源抵抗      Ｃｄ  デカップリング容量    ＰＤ  パッド
ＰＬ  ポリシリコン層    ＧＰ  ゲートポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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