(57)【要約】【課題】ヒステリシス測定の測定効率を向上すると共にヒステリシス測定の開始地点の分極量を評価することができるメモリデバイスの電気特性評価方法の提供。【解決手段】本発明のメモリデバイスの電気特性評価方法は、層間絶縁膜と第１の配線層及び第２の配線層との間に形成されたバリアメタル層が表出するまで研磨する研磨工程と、プラグと上部電極とを接続する前記バリアメタル層における接続部を切断する切断工程と、下部電極と接続された第２の配線層に電圧を印加する電圧印加工程を含むことを特徴とする。【選択図】図４
2008311435.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板に接続されたプラグと、前記基板の上に配設された上部電極、強誘電体、及び下部電極で構成される強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された層間絶縁膜と、前記上部電極と接続された第１の配線層と、前記下部電極と接続された第２の配線層とを備えるメモリデバイスの電気特性を評価するメモリデバイスの電気特性評価方法において、前記層間絶縁膜と前記第１の配線層及び前記第２の配線層との間に形成されたバリアメタル層が表出するまで研磨する研磨工程と、前記プラグと前記上部電極とを接続する前記バリアメタル層における接続部を切断する切断工程と、前記下部電極と接続された第２の配線層に電圧を印加する電圧印加工程を含むことを特徴とするメモリデバイスの電気特性評価方法。
【請求項２】
切断工程において、バリアメタル層における接続部を集束イオンビーム（ＦＩＢ）法を用いたエッチングにより切断する請求項１に記載のメモリデバイスの電気特性評価方法。
【請求項３】
エッチングにおけるプローブ電流が１〜６０ｐＡである請求項２に記載のメモリデバイスの電気特性評価方法。
【請求項４】
研磨工程は、第１の配線層及び第２の配線層が表出するまで研磨する第１研磨工程と、バリアメタル層が表出するまで研磨する第２研磨工程とを含む請求項１から３のいずれかに記載のメモリデバイスの電気特性評価方法。
【請求項５】
前記第１研磨工程において用いた研磨砥粒の粒径が、前記第２研磨工程において用いた研磨砥粒の粒径よりも大きい請求項４に記載のメモリデバイスの電気特性評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの電気特性評価方法に関し、特に、強誘電体キャパシタを用いたメモリデバイスの単ビットでの電気特性を評価する電気特性評価方法に関する。
【背景技術】
【０００２】
強誘電体キャパシタ（例えば、特許文献１参照）を用いたメモリデバイスにおける１ビット毎の電気特性を取得するメモリデバイスの電気特性評価方法が開発されている。
【０００３】
図８は、従来のメモリデバイスの電気特性評価方法を説明する図である。
図８に示すように、メモリデバイス１００の電気特性の取得は、カンチレバーの探針１１０を蒸着タングステン１１１を介して上部電極（後述する図９における１２２）に接続し、マニュアルプローブ１１２を下部電極コンタクト（ＢＥＣ）穴１１３から引き出された配線が格子状に並べられて形成されたパッド１１４に接続することにより行う。
【０００４】
図９は、メモリデバイスとしてのＦＲＡＭの断面図である。
図９において、ＦＲＡＭ１００は、下部電極１２０、下部電極１２０の上に形成された強誘電体１２１、及び強誘電体１２１上に形成された上部電極１２２で構成される強誘電体キャパシタ１２３と、強誘電体キャパシタ１２３上に形成されたガラスからなる第１層間絶縁膜１２４と、第１層間絶縁膜１２４上に形成されたガラスからなる第２層間絶縁膜１２５と、第１層間絶縁膜１２４及び第２層間絶縁膜１２５に亘って形成され、上部電極１２２と接続された第１メタル配線層１２６と、第１層間絶縁膜１２４及び第２層間絶縁膜１２５に亘って形成され、下部電極１２０と接続された第２メタル配線層１２７と、第１層間絶縁膜１２４を貫通するように形成された第３メタル配線層１２８と、第２層間絶縁膜１２５内且つ第３メタル配線層１２８上に形成された第４メタル配線層１２９と、第２層間絶縁膜１２５内且つ第４メタル配線層１２９上に形成された第５メタル配線層１３０と、第２層間絶縁膜１２５上に形成されたガラスからなる第３層間絶縁膜１３１と、第３層間絶縁膜１３１内且つ第５メタル配線層１３０上に形成された第６メタル配線層１３２と、第３層間絶縁膜１３１内且つ第６メタル配線層１３２上に形成された第７メタル配線層１３３と、第３層間絶縁膜１３１内に形成された第８メタル配線層１３４と、第３層間絶縁膜１３１内且つ第８メタル配線層１３４上に形成された第９メタル配線層１３５と、第３層間絶縁膜１３１上に形成されたガラスからなる第４層間絶縁膜１３６と、第４層間絶縁膜１３６内且つ第９メタル配線層１３５上に形成された第１０メタル配線層１３７と、第４層間絶縁膜１３６内且つ第７メタル配線層１３３上に形成された第１１メタル配線層１３８と、第４層間絶縁膜１３６上に形成されたポリイミド層１３９とを備える。なお、各メタル配線層は、上下両表面にＴｉＮからなるバリアメタル層が形成されたアルミニウム配線である。
【０００５】
以下、従来の電気特性評価方法について説明する。
まず、ポリイミド層１３９を強酸（例えば、発煙硝酸、硫酸）を用いて除去し（図１０）、第４層間絶縁膜１３６をドライエッチングにより除去し（図１１）、第７メタル配線層１３３、第９メタル配線層１３５、第１０メタル配線層１３７、及び第１１メタル配線層１３８をウエットエッチングにより剥離し（図１２）、第３層間絶縁膜１３１をドライエッチングにより除去し（図１３）、第５メタル配線層１３０、第６メタル配線層１３２、及び第８メタル配線層１３４をウエットエッチングにより剥離し（図１４）、第２層間絶縁膜１２５をドライエッチングにより除去し（図１５）、ＴｉＮからなるバリアメタル層１５０をウエットエッチングにより剥離し（図１６）、第１メタル配線層１２６、第２メタル配線層１２７、第３メタル配線層１２８、及び第４メタル配線層１２９をウエットエッチングにより剥離し（図１７）、第１メタル配線層１２６の剥離部分（上部電極コンタクト（ＴＥＣ）側）に第１タングステン１７０を蒸着（例えば、集束イオン・ビーム（ＦＩＢ）蒸着）により埋め込み（図１８）、第２メタル配線層１２７の剥離部分（下部電極コンタクト（ＢＥＣ）穴１１３）に第２タングステン１８０を埋め込む（図１９）。なお、図１７〜図１９において、ウエットエッチングにより完全に第２メタル配線層１２７及び第３メタル配線層１２８を剥離することができずに、アルミニウムが残っている。また、図１７〜図１９において、第１層間絶縁膜１２４と、第１メタル配線層１２６、第２メタル配線層１２７、第３メタル配線層１２８、及び第４メタル配線層１２９との間にはＴｉＮからなるバリアメタル層１６０が形成されている。
【０００６】
なお、上述した表面研磨法を用いて上部電極１２２まで研磨すると、上部電極１２２と、保護層（第１層間絶縁膜１２４及び第１メタル配線層１２６）との界面を認識することができないので、上部電極１２２の残存膜厚が制御できないという不具合がある。これにより、上部電極が薄くなってしまい、研磨時に発生した熱が強誘電体１２１に伝わって強誘電体１２１が劣化してしまう可能性がある。
【０００７】
図２０は、従来のメモリデバイスの電気特性評価方法を説明する上面図である。
図２０に示すように、第１タングステン１７０上にカンチレバーの探針１１０をビット毎に順番に接触させ、上部電極１２２との導通を確保し、下部電極コンタクト（ＢＥＣ）穴１１３から引き出された配線が格子状に並べられて形成されたパッド１１４（図８）上にマニュアルプローブ１１２（図８）を接触させる。各強誘電体キャパシタ１２３間にはビットラインコンタクト２００が配設されている。
そして、下部電極コンタクト（ＢＥＣ）側から電圧を印加して、上部電極コンタクト（ＴＥＣ）側から電流を検知して、強誘電体キャパシタの強誘電体特性（ヒステリシス曲線）やリーク曲線（Ｉ−Ｖ曲線）を取得する。
【０００８】
しかしながら、従来のメモリデバイスの電気特性評価方法によっては、以下に示すような不具合が生じていた。
３Ｖ、１ｋＨｚの三角波を５０回連続で下部電極コンタクト（ＢＥＣ）側から入力し（後述する図２４Ａ）、分極の平均値をヒステリシス曲線として出力し、ＦＲＡＭの各ビット毎の強誘電体特性（ＱＶ特性）を評価した結果、図２１に示すように、残留分極２Ｐｒが約３５［μＣ／ｃｍ２］、飽和分極が±３０［μＣ／ｃｍ２］である標準的な強誘電性を示すヒステリシス曲線Ａと比較して、Ｘ軸方向に膨らんだヒステリシス曲線Ｂを描き、また、このヒステリシス曲線Ｂの膨らみ方やＹ軸方向の切片（抗電圧）に再現性が見られないことがあった。
【０００９】
また、上述したのと同様にＦＲＡＭの各ビット毎の強誘電体特性（ＱＶ特性）を評価した結果、測定回路内でリークが発生してしまい、図２２に示すように、標準的な強誘電性を示すヒステリシス曲線Ｃと比較して、丸みを帯びたヒステリシス曲線Ｄを描くことがあった。これは、上部電極コンタクト（ＴＥＣ）又は下部電極コンタクト（ＢＥＣ）において電流漏れが発生して電流値が大きくなり、結果として分極量が大きくなることによるものと考えられる。
【００１０】
さらに、寄生容量を上部電極コンタクト（ＴＥＣ）をオープンにして測定すると、分極が発生しないので、図２３に示すように、バックグラウンドが常誘電体測定時のようにＱ＝ＣＶの原点を通る直線Ｅとなると考えられるが、バックグラウンドが膨らんでしまう（曲線Ｆ）ことがあった。
【００１１】
これらの問題の原因として、タングステン１７０、１８０の表面酸化及び表面凹凸増大より、第１タングステン１７０と探針１１０との接触、又は第２タングステン１８０とマニュアルプローブ１１２との接触が不十分となること、バリアメタルＴｉＮ又はタングステンの蒸着時に飛散した残渣物とメモリデバイス基板とが接続されてショート（基板への電流流れ込み）を引き起こすこと等が考えられる。
また、従来のメモリデバイスの電気特性評価方法は、研磨プロセスが非常に複雑であり、１層毎が剥離していくために多大な時間を要すること、測定歩留まりがよくないこと、金属蒸着により試料が汚染したり劣化したりすること等の問題があった。
【００１２】
さらに、従来、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いてメモリデバイス（例えば、ＦＲＡＭ）に用いられる強誘電体キャパシタの単ビットのヒステリシス測定を行う際には、Ｓ／Ｎを確保するために５０〜１００回程度の連続した三角波を入力し（図２４Ａ）、平均化したヒステリシス曲線を評価していた（図２４Ｂ）。しかしながら、書き込み後の緩和量を評価することができない、時間の経過とともに強誘電体キャパシタの安定化が進んで、不良ビット及び良ビット間の差異が希薄化してしまうといった問題があった。
【００１３】
【特許文献１】特開２００６−２６１４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、ヒステリシス測定の測定効率を向上すると共に書き込み後の緩和量を評価することができるメモリデバイスの電気特性評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記課題を解決するための手段としては、以下の通りである。即ち、
本発明のメモリデバイスの電気特性評価方法は、基板と、前記基板に接続されたプラグと、前記基板の上に配設された上部電極、強誘電体、及び下部電極で構成される強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された層間絶縁膜と、前記上部電極と接続された第１の配線層と、前記下部電極と接続された第２の配線層とを備えるメモリデバイスの電気特性を評価するメモリデバイスの電気特性評価方法において、前記層間絶縁膜と前記第１の配線層及び前記第２の配線層との間に形成されたバリアメタル層が表出するまで研磨する研磨工程と、前記プラグと前記上部電極とを接続する前記バリアメタル層における接続部を切断する切断工程と、前記下部電極と接続された第２の配線層に電圧を印加する電圧印加工程を含むことを特徴とするメモリデバイスの電気特性評価方法。
【００１６】
該メモリデバイスの電気特性評価方法では、前記層間絶縁膜と前記第１の配線層及び前記第２の配線層との間に形成されたバリアメタル層が表出するまで研磨され、前記プラグと前記上部電極とを接続している前記バリアメタル層における接続部が切断され、前記下部電極と接続された第２の配線層に電圧が印加される。その結果、ヒステリシス測定の測定効率を向上すると共に書き込み後の緩和量を評価することができる。
【発明の効果】
【００１７】
本発明によれば、前記従来における諸問題を解決し、前記目的を達成することができ、ヒステリシス測定の測定効率を向上すると共に書き込み後の緩和量を評価することができるメモリデバイスの電気特性評価方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
（メモリデバイスの電気特性評価方法）
本発明のメモリデバイスの電気特性評価方法は、研磨工程と、切断工程と、電圧印加工程とを含み、更に必要に応じて適宜選択した、その他の工程を含む。
【００１９】
−メモリデバイス−
図１は、メモリデバイスとしてのＦＲＡＭの断面図である。
図１において、ＦＲＡＭ１０は、下部電極２０、下部電極２０の上に形成された強誘電体２１、及び強誘電体２１上に形成された上部電極２２で構成される強誘電体キャパシタ２３と、強誘電体キャパシタ２３上に形成されたガラスからなる第１層間絶縁膜２４と、第１層間絶縁膜２４上に形成されたガラスからなる第２層間絶縁膜２５と、第１層間絶縁膜２４及び第２層間絶縁膜２５に亘って形成され、上部電極２２と接続された第１メタル配線層２６と、第１層間絶縁膜２４及び第２層間絶縁膜２５に亘って形成され、下部電極２０と接続された第２メタル配線層２７と、第１層間絶縁膜２４を貫通するように形成された第３メタル配線層２８と、第２層間絶縁膜２５内且つ第３メタル配線層２８上に形成された第４メタル配線層２９と、第２層間絶縁膜２５内且つ第４メタル配線層２９上に形成された第５メタル配線層３０と、第２層間絶縁膜２５上に形成されたガラスからなる第３層間絶縁膜３１と、第３層間絶縁膜３１内且つ第５メタル配線層３０上に形成された第６メタル配線層３２と、第３層間絶縁膜３１内且つ第６メタル配線層３２上に形成された第７メタル配線層３３と、第３層間絶縁膜３１内に形成された第８メタル配線層３４と、第３層間絶縁膜３１内且つ第８メタル配線層３４上に形成された第９メタル配線層３５と、第３層間絶縁膜３１上に形成されたガラスからなる第４層間絶縁膜３６と、第４層間絶縁膜３６内且つ第９メタル配線層３５上に形成された第１０メタル配線層３７と、第４層間絶縁膜３６内且つ第７メタル配線層３３上に形成された第１１メタル配線層３８と、第４層間絶縁膜３６上に形成されたポリイミド層３９とを備える。なお、各メタル配線層は、上下両表面にＴｉＮからなるバリアメタル層が形成されたアルミニウム配線である。また、図２に示すように、強誘電体キャパシタ２３の左側にはプラグ（Ｗ−ｐｌｕｇ）２００が配設されており、このプラグ２００は、トランジスタゲート等を有するトランジスタ層が形成された基板３００に接続される。
【００２０】
−研磨工程−
前記研磨工程は、図３に示すように、強誘電体キャパシタ２３上に形成された第１層間絶縁膜２４と、第１メタル配線層２６、第２メタル配線層２７、及び第３メタル配線層２８との間に形成されたバリアメタル層６０が表出するまで研磨する工程であり、ポリイミド除去工程と、第１研磨工程と、第２研磨工程と、アルミナ除去工程とを含む。
【００２１】
＜ポリイミド除去工程＞
前記ポリイミド除去工程は、ポリイミド層３９を強酸薬液で除去する工程である。強酸として、例えば、発煙硝酸、硫酸を用いることが好ましい。
【００２２】
＜第１研磨工程＞
前記第１研磨工程は、第１メタル配線層２６の上面及び第２メタル配線層２７の上面が表出するまで（図１における線Ａまで）研磨する工程である。前記第１研磨工程において、研磨砥粒として粒径が約０．３μｍであってｐＨが７〜７．５のアルミナ（Ｍｉｃｒｏｐｏｌｉｓｈ  ＩＩ、Ｂｕｅｈｌｅｒ社製）を用い、研磨盤としてＴＥＣＨＰＲＥＰ（Ａｌｌｉｅｄ社製）又はＭＡ−２００Ｄ（ムサシノ電子社）を用いることが好ましい。なお、研磨盤の回転数は毎分６０回転程度とするのが好ましい。
【００２３】
＜第２研磨工程＞
前記第２研磨工程は、図３に示すように、バリアメタル層６０が表出するまで（図１における線Ｂまで）研磨する工程である。前記第２研磨工程において、研磨砥粒として粒径が約０．１μｍであってｐＨが７〜７．５のアルミナ（Ｍｉｃｒｏｐｏｌｉｓｈ  ＩＩ、Ｂｕｅｈｌｅｒ社製）を用い、研磨盤としてＴＥＣＨＰＲＥＰ（Ａｌｌｉｅｄ社製）又はＭＡ−２００Ｄ（ムサシノ電子社）を用いることが好ましい。なお、研磨盤の回転数は毎分６０回転程度とするのが好ましい。
【００２４】
＜アルミナ除去工程＞
前記アルミナ除去工程は、第１メタル配線層２６の表面に残留したアルミナ残留物を、中性洗剤で洗浄することにより、又は、短時間ドライエッチングすることにより除去する工程である。
【００２５】
−切断工程−
前記切断工程は、図３及び図４に示すように、上部電極２２（Ａ）とプラグ７０（Ｂ）とを接続しているバリアメタル層６０における接続部６０ａを切断する工程である。例えば、切断工程において、接続部６０ａを集束イオンビーム（ＦＩＢ）法を用いたエッチングにより切断することにより、上部電極２２（Ａ）とプラグ７０（Ｂ）との接続を切断することができる。また、集束イオンビーム（ＦＩＢ）法を用いたエッチングは、プローブ電流が１〜６０ｐＡであることが好ましい。
【００２６】
−電圧印加工程−
前記電圧印加工程は、下部電極２０と接続された第２メタル配線層２７に電圧を印加する工程である。例えば、３Ｖ、１ｋＨｚの三角波を１回入力する。
【００２７】
−その他の工程−
前記その他の工程としては、本発明の効果を害しない限り特に制限はなく、目的に応じて適宜選択することができ、例えば、上部電極２２と接続された第１メタル配線層２６から電流を検知する電流検知工程、集束イオンビーム（ＦＩＢ）法を用いてタングステンを下部電極２０側に蒸着するタングステン蒸着工程、多極原子間力顕微鏡（多極ＡＦＭ）を用いて凹凸を検査して測定箇所を特定する凹凸検査工程、及びＦＲＡＭの裏面と測定ステージとを絶縁することによりＦＲＡＭの帯電を防止する帯電防止工程などが挙げられる。なお、大電流が流れる場合は、原子間力顕微鏡（ＡＦＭ）コート材として融点が高い材質、例えば、Ｔａ（融点３０１７℃）、Ｗ（融点３４２２℃）等を用いることが好ましい。また、２軸ケーブルを用いる場合は測定箇所近傍をグランドケーブルで同電位にすることが好ましい。
【実施例】
【００２８】
以下、本発明の実施例について説明するが、本発明はこれらの実施例に何ら限定されるものではない。
【００２９】
（実施例１）
実施例１におけるメモリデバイスの電気特性評価方法を以下に説明する。
−研磨工程−
メモリデバイスとしてのＦＲＡＭを対象にして、第１層間絶縁膜と第１及び第２メタル配線層との間に形成されたバリアメタル層が平坦に露出するように研磨した。
具体的には、まず、ポリイミド層を硫酸で除去した。次に、研磨砥粒として粒径が約０．３μｍであってｐＨが７〜７．５のアルミナ（Ｍｉｃｒｏｐｏｌｉｓｈ  ＩＩ、Ｂｕｅｈｌｅｒ社製）を用い、研磨盤としてＴＥＣＨＰＲＥＰ（Ａｌｌｉｅｄ社製）を用い、研磨盤の回転数は毎分６０回転程度として、第１メタル配線層及び第２メタル配線層が表出するまで（図１における線Ａまで）研磨した。さらに、研磨砥粒として粒径が約０．１μｍであってｐＨが７〜７．５のアルミナ（Ｍｉｃｒｏｐｏｌｉｓｈ  ＩＩ、Ｂｕｅｈｌｅｒ社製）を用い、研磨盤としてＴＥＣＨＰＲＥＰ（Ａｌｌｉｅｄ社製）を用い、研磨盤の回転数は毎分６０回転程度として、バリアメタル層が表出するまで（図１における線Ｂまで）研磨した。ここで、ＴｉＮからなるバリアメタル層（青）と、Ａｌからなるメタル配線層（赤みを帯びた色）とは光学顕微鏡を用いることによって簡単に区別することができる。
加えて、第１メタル配線層の表面に残留したアルミナ残留物を、中性洗剤で洗浄することにより除去した。
【００３０】
−切断工程−
プラグと上部電極とを接続しているバリアメタル層における接続部を集束イオンビーム（ＦＩＢ）法を用いたエッチングにより切断した。なお、集束イオンビーム（ＦＩＢ）法を用いたエッチングは、以下に示す条件で行った。
＜エッチング条件＞
Ｍａｔｅｒｉａｌ    Ｇａ  ｉｏｎ
Ｂｏｘ              Ｅｔｃｈｉｎｇ  ｍｏｄｅ
Ｄｗｅｌｌ          １．０μｓ
Ｏｖｅｒｌａｐ      ５０％
加速電圧            ３０．０ｋＶ
プローブ電流        ６０ｐＡ以下
Ｔｉｍｅ            １５ｓｅｃ
【００３１】
−電圧印加工程−
プレートライン端部における下部電極コンタクト（ＢＥＣ）穴において下部電極と接続された第２メタル配線層に３Ｖ、１ｋＨｚの三角波を１回入力した（図５Ａ）。
【００３２】
実施例１におけるメモリデバイスの電気特性評価方法を２回行った結果得られたヒステリシス曲線を図５Ｂに示す図５Ｂより、２本のヒステリシス曲線がほぼ同等であることから、実施例１では、メモリデバイスの電気特性評価が成功したことが分かった。
また、同一構造を有するＦＲＡＭに対して電気特性評価を行った結果、従来のメモリデバイスの電気特性評価方法では、３Ｖ、１ｋＨｚの三角波を１回入力した場合の成功率が２／５０（４％）であったため、５０〜１００回の連続した三角波を入力して平均化したヒステリシス曲線を描くことが必要であったのに対し（図２４Ａ及び図２４Ｂ）、実施例１で示したメモリデバイスの電気特性評価方法では、３Ｖ、１ｋＨｚの三角波を１回入力した場合の成功率が５０／５０（１００％）であった。
以上より、従来のメモリデバイスの電気特性評価方法では、第１タングステンと探針との接触、又は第２タングステンとマニュアルプローブとの接触が安定化せず電圧印加が不安定であったために、ヒステリシス測定及びＩＶ測定においても５０〜１００回の平均化が必要であった（図２４Ａ及び図２４Ｂ）が、本発明のメモリデバイスの電気特性評価方法を用いると、プラグと上部電極とを接続しているバリアメタル層における接続部が切断されるので、ヒステリシス測定の１回測定が可能となることが分かった。
【００３３】
（実施例２）
電圧印加工程を以下のように行ったことを除いては、実施例１と同様にメモリデバイスの電気特性評価方法を実施した。
【００３４】
本発明のメモリデバイスの電気特性評価方法を実施するために、作成した試料をＰＴＨＳ処理（１２０℃、２気圧、湿度１００％の環境下で２４０時間放置）した。次に、作成した試料を取り出して、＋３Ｖ、１ｋＨｚの三角波を入力した後に５秒間放置して＋３Ｖ、１ｋＨｚの三角波を１回入力し（図６Ａ）、分極量を計測した。
ここで、ヒステリシス測定の開始地点の分極量（例えば、図６ＣにおけるＢ）を評価することにより、各強誘電体キャパシタに＋３Ｖ印加した（０を書き込んだ）後の緩和量（例えば、図６ＣにおけるＡとＢとの差）を評価することができる。図６Ｂにおいて、ヒステリシス測定の開始地点の分極量が原点に近い場合（例えば、ダミー位置）は、＋３Ｖ印加した（０を書き込んだ）後の分極量の落ち込みが大きいということであり、プロセス劣化等が示唆される。このような評価は従来までは不可能であった。
【００３５】
実デバイス位置にある３つの強誘電体キャパシタはいずれもヒステリシス測定の開始地点が落ち込んでおらず、ヒステリシス曲線もシフトしていない。一方、ダミー位置に配置された強誘電体キャパシタは開始地点の分極量が大幅に落ち込んでいること（緩和量が大きいこと）が分かる。なお、従来のメモリデバイスの電気特性評価方法により得られた平均化したヒステリシス曲線においては、このような評価は不可能であった。
【００３６】
（実施例３）
強誘電体キャパシタに−３Ｖ印加した（１を書き込んだ）こと（図７Ａ）を除いては、実施例２と同様にメモリデバイスの電気特性評価方法を実施した。その結果を図７Ｂに示す。
図７Ｂから、２つの強誘電体キャパシタの評価結果（正常、不良）はいずれも、開始地点の分極量が維持されているのが分かる。よって、不良においても強誘電体は正常に動作していることが判別でき、不良の原因が強誘電体以外（例えば、設計等）にあることが推測できる。
【産業上の利用可能性】
【００３７】
本発明のメモリデバイスの電気特性評価方法は、フラッシュメモリ、ＤＲＡＭ、ＦＲＡＭ等を初めとする各種半導体装置の製造に好適に用いることができる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明のメモリデバイスの電気特性評価方法に用いられるメモリデバイスとしてのＦＲＡＭの断面図である。
【図２】図２は、０．３５μｍＦＲＡＭの断面構造を示す図である。
【図３】図３は、本発明のメモリデバイスの電気特性評価方法における研磨工程後のＦＲＡＭの断面図である。
【図４】図４は、図３の研磨工程後のＦＲＡＭの上面図である。
【図５Ａ】図５Ａは、実施例１のメモリデバイスの電気特性評価方法における電圧印加工程で印加した電圧を示す図である。
【図５Ｂ】図５Ｂは、実施例１のメモリデバイスの電気特性評価方法により評価されたヒステリシス曲線である。
【図６Ａ】図６Ａは、実施例２のメモリデバイスの電気特性評価方法における電圧印加工程で印加した電圧を示す図である。
【図６Ｂ】図６Ｂは、実施例２のメモリデバイスの電気特性評価方法により評価されたヒステリシス曲線である。
【図６Ｃ】図６Ｃは、緩和量を説明する図である。
【図７Ａ】図７Ａは、実施例３のメモリデバイスの電気特性評価方法における電圧印加工程で印加した電圧を示す図である。
【図７Ｂ】図７Ｂは、実施例３のメモリデバイスの電気特性評価方法により評価されたヒステリシス曲線である。
【図８】図８は、従来のメモリデバイスの電気特性評価方法を説明する図である。
【図９】図９は、従来のメモリデバイスとしてのＦＲＡＭの断面図である。
【図１０】図１０は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その１）。
【図１１】図１１は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その２）。
【図１２】図１２は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その３）。
【図１３】図１３は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その４）。
【図１４】図１４は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その５）。
【図１５】図１５は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その６）。
【図１６】図１６は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その７）。
【図１７】図１７は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その８）。
【図１８】図１８は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その９）。
【図１９】図１９は、従来のメモリデバイスの電気特性評価方法を説明する断面図である（その１０）。
【図２０】図２０は、従来のメモリデバイスの電気特性評価方法を説明する上面図である。
【図２１】図２１は、従来のメモリデバイスの電気特性評価方法を用いてＦＲＡＭの強誘電体特性を評価した結果を示す図である（その１）。
【図２２】図２２は、従来のメモリデバイスの電気特性評価方法を用いてＦＲＡＭの強誘電体特性を評価した結果を示す図である（その２）。
【図２３】図２３は、従来のメモリデバイスの電気特性評価方法を用いてＦＲＡＭの強誘電体特性を評価した結果を示す図である（その３）。
【図２４Ａ】図２４Ａは、従来のメモリデバイスの電気特性評価方法における電圧印加工程で印加した電圧を示す図である。
【図２４Ｂ】図２４Ｂは、従来のメモリデバイスの電気特性評価方法により評価されたヒステリシス曲線である。
【符号の説明】
【００３９】
１０    ＦＲＡＭ
２０    下部電極
２１    強誘電体
２２    上部電極
２３    強誘電体キャパシタ
２４    第１層間絶縁膜
２５    第２層間絶縁膜
２６    第１メタル配線層
２７    第２メタル配線層
２８    第３メタル配線層
２９    第４メタル配線層
３０    第５メタル配線層
３１    第３層間絶縁膜
３２    第６メタル配線層
３３    第７メタル配線層
３４    第８メタル配線層
３５    第９メタル配線層
３６    第４層間絶縁膜
３７    第１０メタル配線層
３８    第１１メタル配線層
３９    ポリイミド層
【図１】
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【図２】
2008311435.tif 000004
【図３】
2008311435.tif 000005
【図４】
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【図５Ａ】
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【図５Ｂ】
2008311435.tif 000008
【図６Ａ】
2008311435.tif 000009
【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
2008311435.tif 000012
【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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