(57)【要約】【課題】従来と比較して製造工程数を少なくすることができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体層２０上にマスク膜７１を形成し、マスク膜７１をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＭＯＳトランジスタのオフセット領域４１及びバイポーラトランジスタのベース領域３１を形成する工程と、マスク膜７１を除去する工程と、半導体層２０上にマスク膜７２を形成し、マスク膜７２をマスクとして第１導電型の不純物を導入することにより、半導体層２０にＤＭＯＳトランジスタのボディ領域５１を形成するとともに、ベース領域３１の不純物濃度を濃くする工程と、マスク膜７１を除去する工程と、を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域を形成するとともに、前記ベース領域の不純物濃度を濃くする工程と、
前記第２のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域を形成するとともに、前記ベース領域の不純物濃度を濃くする工程と、
前記第２のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記第２のマスク膜を除去する工程の後に、前記ベース領域の一部に第２導電型の不純物を導入することにより前記バイポーラトランジスタのエミッタを形成する工程を具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域を形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記第２のマスク膜を除去する工程の後に、前記ベース領域の一部に第２導電型の不純物を導入することにより、前記バイポーラトランジスタのエミッタを形成する工程を具備する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳ（Double Diffusion MOS）トランジスタを同一の半導体基板上に形成する半導体装置の製造方法に関する。特に本発明は、従来と比較して製造工程数を少なくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４は、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタを同一のシリコン基板１００上に形成した半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板１００は第１導電型（例えばＰ型）であり、シリコン基板１００上には第２導電型（例えばＮ型）のシリコン層１２０が形成されている。バイポーラトランジスタは第１導電型のベース領域１３１，１３２、第２導電型のコレクタ領域１２１、及び第２導電型のエミッタ領域１３３を有している。ＭＯＳトランジスタは第２導電型のウェル１４１、第１導電型のオフセット領域１４２、及びソース及びドレインである第１導電型の不純物領域１４２ａ，１４５を有している。ＤＭＯＳトランジスタは第１導電型のボディ領域１５１、及びソース及びドレインである第２導電型の不純物領域１２３，１５５を有している。
【特許文献１】特開平９−６９５７４号公報（図５〜図９）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したように、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタを同一の半導体基板上に形成する場合、多くの不純物領域を形成する必要があるため、多くの不純物導入工程が必要になる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造工程数を少なくすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域を形成するとともに、前記ベース領域の不純物濃度を濃くする工程と、
前記第２のマスク膜を除去する工程とを具備する。
【０００５】
本発明に係る他の半導体装置の製造方法は、半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域を形成するとともに、前記ベース領域の不純物濃度を濃くする工程と、
前記第２のマスク膜を除去する工程とを具備する。
【０００６】
これらの半導体装置の製造方法によれば、前記ＭＯＳトランジスタのオフセット領域を形成する工程と前記ＤＭＯＳトランジスタのボディ領域を形成する工程によって前記バイポーラトランジスタのベース領域を形成することができる。従って、前記ベース領域を形成する工程を独立して設ける必要がないため、従来と比較して半導体装置の製造工程数を少なくすることができる。
【０００７】
前記第２のマスク膜を除去する工程の後に、前記ベース領域の一部に第２導電型の不純物を導入することにより前記バイポーラトランジスタのエミッタを形成する工程を具備してもよい。
【０００８】
本発明に係る他の半導体装置の製造方法は、半導体基板又は半導体層上に第１のマスク膜を形成し、該第１のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＤＭＯＳトランジスタのボディ領域及びバイポーラトランジスタのベース領域を形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板又は半導体層上に第２のマスク膜を形成し、該第２のマスク膜をマスクとして第１導電型の不純物を導入することにより、前記半導体基板又は半導体層にＭＯＳトランジスタのオフセット領域を形成する工程と、
前記第２のマスク膜を除去する工程とを具備する。
【０００９】
この半導体装置の製造方法によれば、前記ＤＭＯＳトランジスタのボディ領域を形成する工程によって前記バイポーラトランジスタのベース領域を形成することができる。従って、前記ベース領域を形成する工程を独立して設ける必要がないため、従来と比較して半導体装置の製造工程数を少なくすることができる。
前記第２のマスク膜を除去する工程の後に、前記ベース領域の一部に第２導電型の不純物を導入することにより、前記バイポーラトランジスタのエミッタを形成する工程を具備してもよい。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。図１〜図３の各図は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法によって製造される半導体装置は、同一のシリコン基板上にバイポーラトランジスタ、オフセット領域を有するＭＯＳトランジスタ、及び縦型のＤＭＯＳトランジスタを有する。
【００１１】
まず、図１（Ａ）に示すように、第１導電型（例えばＰ型）のシリコン基板１０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン基板１０に第１導電型の不純物を導入する。これにより、シリコン基板１０には第1導電型の埋込層１４ａ，１４ｂ，１４ｃ，１４ｄが形成される。その後、レジストパターンを除去する。
【００１２】
次いで、シリコン基板１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン基板１０に第２導電型（例えばＮ型）の不純物を導入する。これにより、シリコン基板１０には第２導電型の埋込層１１，１２，１３が形成される。その後、レジストパターンを除去する。
【００１３】
次いで、シリコン基板１０上に第２導電型のシリコン層２０をエピタキシャル成長する。次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には第２導電型の拡散層２１，２２，２３が形成される。拡散層２１〜２３はそれぞれ埋込層１１〜１３の一部上に位置しており、これら埋込層１１〜１３に電気的に接続している。拡散層２１及び埋込層１１はバイポーラトランジスタのコレクタとして機能し、拡散層２２はＭＯＳトランジスタの基板電位を与える電極として機能し、拡散層２３及び埋込層１３はＤＭＯＳのドレインとして機能する。
【００１４】
次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には第１導電型の拡散層２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。拡散層２４ａ〜２４ｄは、それぞれ埋込層１４ａ〜１４ｄ上に位置しており、これら埋込層１４ａ〜１４ｄに電気的に接続している。拡散層２４ａ〜２４ｄ及び埋込層１４ａ〜１４ｄにより、シリコン基板１０及びシリコン層２０は、バイポーラトランジスタ、ＭＯＳトランジスタ、及び縦型のＤＭＯＳトランジスタが形成される領域相互間が電気的に分離される。その後、レジストパターンを除去する。
【００１５】
次いで、図１（Ｂ）に示すように、シリコン層２０上にレジストパターン７０を形成し、レジストパターン７０をマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には、ＭＯＳトランジスタの２つのウェル４１が形成される。２つのウェル４１は相互に離間している。
【００１６】
その後、図２（Ａ）に示すように、レジストパターン７０を除去する。次いで、シリコン層２０上にレジストパターン７１を形成し、レジストパターン７１をマスクとしてシリコン層２０に第１導電型の不純物を導入する。不純物のドーズ量は、例えば１×１０１３／ｃｍ２である。これにより、シリコン層２０には、バイポーラトランジスタのベース領域３１、及びＭＯＳトランジスタのオフセット領域４２が形成される。オフセット領域４２は、２つのウェル４１の相互間を接続するように形成される。
【００１７】
その後、図２（Ｂ）に示すように、レジストパターン７１を除去する。次いで、シリコン層２０上にレジストパターン７２を形成し、レジストパターン７２をマスクとしてシリコン層２０に第１導電型の不純物を導入する。不純物のドーズ量は、例えば２×１０１３／ｃｍ２である。これにより、シリコン層２０にはＤＭＯＳトランジスタのボディ領域５１が形成され、かつバイポーラトランジスタのベース領域３１の不純物濃度が高くなる。
【００１８】
その後、図３（Ａ）に示すように、レジストパターン７２を除去する。次いで、シリコン層２０に窒化シリコン膜を有するマスク膜(図示せず)をＣＶＤ法により形成し、このマスク膜をマスクとしてシリコン層２０を熱酸化する。これにより、シリコン層２０には素子分離膜２５が形成される。その後、マスク膜を除去する。
【００１９】
次いで、シリコン層２０を熱酸化する。これにより、シリコン層２０にはＭＯＳトランジスタのゲート酸化膜４３及びＤＭＯＳトランジスタのゲート酸化膜５２が形成される。なお、熱酸化工程を２回に分けて行い、一回目の熱酸化工程においてＭＯＳトランジスタが形成される領域又はＤＭＯＳトランジスタが形成される領域のいずれかをマスク膜で被覆することにより、ゲート酸化膜４３，５２の膜厚を互いに異ならせることができる。
【００２０】
次いで、ゲート酸化膜４３，５２を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜４３上にはＭＯＳトランジスタのゲート電極４４が形成され、ゲート酸化膜５２上にはＤＭＯＳトランジスタのゲート電極５３が形成される。ゲート電極４４は、ウェル４１とオフセット領域４２の境界を跨いでおり、ウェル４１の一部の上方及びオフセット領域４２の一部の上方それぞれに位置している。
【００２１】
次いで、図３（Ｂ）に示すように、素子分離膜２５、ゲート酸化膜４３，５２、及びゲート電極４４，５３を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４，５３をマスクとしてベース領域３１の一部、ウェル４１の一部、及びボディ領域５１の一部に第１導電型の不純物を導入する。これにより、ベース領域３１の一部にはバイポーラトランジスタのベース電極領域３２が形成され、ウェル４１の一部にはＭＯＳトランジスタのソースとなる不純物領域４５が形成され、オフセット領域４２の一部にはＭＯＳトランジスタのドレインとなる不純物領域４２ａが形成され、ボディ領域５１の一部にはＤＭＯＳトランジスタのソースの中心部に位置する不純物領域５４が形成される。また、この工程において、拡散層２４ａ，２４ｂ，２４ｃ，２４ｄの表層にも第１導電型の不純物が導入される。その後、レジストパターンを除去する。
【００２２】
次いで、素子分離膜２５、ゲート酸化膜４３，５２、及びゲート電極４４，５３を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４，５３をマスクとして、ベース領域３１の一部及びボディ領域５１の一部に第２導電型の不純物を導入する。これにより、バイポーラトランジスタのベース領域３１の一部にはエミッタ領域３３が形成され、また、ＤＭＯＳトランジスタのボディ領域５１の一部にはソースとなる不純物領域５５が形成される。不純物領域５５は不純物領域５４の周囲に位置している。また、この工程において、バイポーラトランジスタのコレクタとして機能する拡散層２１の表層にも第２導電型の不純物が導入され、ＭＯＳトランジスタの基板電極である拡散層２２にも第２導電型の不純物が導入され、ＤＭＯＳトランジスタのドレインとして機能する拡散層２３の表層にも第２導電型の不純物が導入される。その後、レジストパターンを除去する。
【００２３】
その後、シリコン層２０を熱処理し、導入した不純物を熱拡散させる。これにより、不純物領域５５の一部はゲート電極５３の下方まで広がる。
【００２４】
以上、本発明の実施形態によれば、同一のシリコン基板上にバイポーラトランジスタ、オフセット領域を有するＭＯＳトランジスタ、及びＤＭＯＳトランジスタを形成する際に、ＭＯＳトランジスタのオフセット領域４２を形成する工程、及びＤＭＯＳトランジスタのボディ領域５１を形成する工程それぞれにおいて、バイポーラトランジスタのベース領域３１となる部分に同一導電型の不純物を導入している。このため、バイポーラトランジスタのベース領域３１を形成する工程を独立して設ける必要が無くなり、半導体装置の製造工程数を少なくすることができる。
【００２５】
なお、図２（Ａ）を用いて説明した工程と、図２（Ｂ）を用いて説明した工程とを逆にしても上記した効果を得ることができる。また、図２（Ａ）を用いて説明した工程において、ベース領域３１となる領域に不純物を導入しなくても上記した効果を得ることができる。
【００２６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した実施形態では、シリコン基板１０上にシリコン層２０を形成し、このシリコン層２０を用いて各トランジスタを形成したが、シリコン層２０を設けずにシリコン基板１０にバイポーラトランジスタ、オフセット領域を有するＭＯＳトランジスタ、及びＤＭＯＳトランジスタの各構成要素を直接形成する場合においても、本発明を適用することができる。
【図面の簡単な説明】
【００２７】
【図１】（Ａ）及び（Ｂ）は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）及び（Ｂ）は図１の次の工程を説明する為の断面図。
【図３】（Ａ）及び（Ｂ）は図２の次の工程を説明する為の断面図。
【図４】バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタを同一のシリコン基板１００上に形成した半導体装置の構成を説明する為の断面図。
【符号の説明】
【００２８】
１０，１００…シリコン基板、１１〜１３，１４ａ〜１４ｄ…埋込層、２０，１２０…シリコン層、２１〜２３，２４ａ〜２４ｄ…拡散層、２５…素子分離膜、３１…ベース領域、３２…ベース電極領域、３３，１３３…エミッタ領域、４１，１４１…ウェル、４２，１４２…オフセット領域、４２ａ，４５，５４，１２３，１４２ａ，１４５，１５５…不純物領域、４３，５２…ゲート酸化膜、４４，５３…ゲート電極、５１，１５１…ボディ領域、７０〜７２…レジストパターン、１２１…コレクタ領域，１３１…ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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