(57)【要約】      （修正有）【課題】強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供する。【解決手段】基板１１上にゲート電極１２、絶縁膜１３、ソース、ドレイン電極１５、１６が形成され、さらに、絶縁膜１３上には強誘電体膜１４が形成されている。絶縁膜１３と強誘電体膜１４との界面が、電界効果トランジスタのチャネルをなし、強誘電体膜１４の表面にもゲート電極１７が形成されている。ゲート電極１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加され、ソース、ドレイン電極１５、１６は、分極状態に応じてチャネルを流れる界面電流の大きさを検出する。そして、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜は、同一の元素からなる膜で構成されている。【選択図】図１
2008172133.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
前記電界効果トランジスタは、
前記チャネルを形成する前記強誘電体膜及び前記絶縁膜の積層膜と、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記強誘電体膜及び前記絶縁膜が、同一の元素で構成されていることを特徴とする、半導体記憶装置。
【請求項２】
前記積層膜は、元素の組成比の異なる強誘電体膜及び絶縁膜で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記積層膜は、結晶状態の異なる強誘電体膜及び絶縁膜で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記強誘電体膜は結晶構造をなし、前記絶縁膜はアモルファス構造をなしていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記強誘電体膜はペロブスカイト構造をなし、前記絶縁膜はフルオライト構造またはパイロクロア構造をなしていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項６】
前記ソース、ドレイン電極は、前記積層膜の界面内に設けられていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項７】
前記ソース、ドレイン電極は、前記積層膜の界面端に接して設けられていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項８】
前記ソース、ドレイン電極間で画された前記強誘電体膜と前記絶縁膜との界面が、前記電界効果トランジスタのチャネルをなしていることを特徴とする、請求項６または７に記載の半導体記憶装置。
【請求項９】
前記ゲート電極は、前記チャネルの下方であって、前記積層膜の下面に形成された第１のゲート電極、及び前記チャネルの上方であって、前記積層膜の上面に形成された第２のゲート電極で構成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１０】
前記ゲート電極は、前記チャネルの下方または上方であって、前記強誘電体膜の下面または上面に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１１】
前記積層膜において、前記絶縁膜の代わりに強誘電体膜が形成されていることを特徴とする、請求項１〜１１の何れかに記載の半導体記憶装置。
【請求項１２】
前記チャネルは、前記強誘電体膜と前記絶縁膜との界面に加え、該界面近傍の前記絶縁膜の領域も含むことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項１３】
強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
前記電界効果トランジスタは、
前記チャネルを形成する前記強誘電体膜及び前記絶縁膜の積層膜と、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記強誘電体膜は、一般式Ａ１−ｘＢｘＯｙで表されるペロブスカイト構造または層状ペロブスカイト構造をなす金属酸化物からなり、
前記絶縁膜は、前記金属酸化物のＡサイトまたはＢサイトの少なくとも一方の元素を含む酸化物または窒化物からなることを特徴とする、半導体記憶装置。
【請求項１４】
請求項１〜５の何れかに記載の半導体記憶装置の製造方法であって、
前記積層膜は、該積層膜の成膜条件において、成膜時の温度、ガス圧力、及びガス流量のいずれかを変えることによって、前記強誘電体膜及び前記絶縁膜を作り分けることを特徴とする、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有するField Effect Transistor（ＦＥＴ)型との２種類がある。
【０００３】
キャパシタ型の強誘電体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。情報を読み出す際に、記憶された情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、キャパシタを微細化すると、保持できる電荷量が減少するため、センスアンプで０、１を判別することが困難になる。キャパシタを立体構造にして電荷量を稼ぐなどのアプローチもされているが、技術的に今日のＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）の微細化のスピードには追随できておらず、現在はＩＣカードやタグなどの小容量用途に限定されている。
【０００４】
一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、スケーリング則に準ずるため、キャパシタ型に比べて飛躍的に微細化が可能である。Metal-Ferroelectric-Semiconductor-FET（ＭＦＳＦＥＴ）型では、シリコン基板の上に強誘電体膜を形成する必要があるが、強誘電体膜の形成温度が高いために良好な界面を得ることは困難である。これを回避するために、シリコン基板と強誘電体膜の間に絶縁膜を挟んだMetal-Ferroelectric-Insulator-Semiconductor-FET（ＭＦＩＳＦＥＴ）型も考案されているが、空乏層と絶縁膜との間で生じる内部電界により、メモリ保持特性が劣化する問題があり、未だ実用化に至っていない。
【０００５】
今後、微細ＣＭＯＳに強誘電体メモリを混載する上で、フラッシュメモリなどの他の不揮発性メモリに対して優位性を得るためには、微細化とともに、ＦＥＴ型の強誘電体メモリの性能向上が必須である。
【０００６】
ＦＥＴ型の強誘電体メモリが抱える問題を解決するものとして、特許文献１に、強誘電体膜と絶縁膜との界面をキャリアが伝導するチャネルとする新しいメモリ構造が提案されている。
【０００７】
図１４は、特許文献１に記載された強誘電体メモリ１００の構成を示した断面図である。シリコン基板１０１上に導電膜１０２及び絶縁膜１０３が形成され、絶縁膜１０３上には、ソース、ドレイン電極１０５、１０６が形成されている。そして、ソース、ドレイン電極１０５、１０６間であって、絶縁膜１０３上に強誘電体膜１０４が形成され、さらにその上にゲート電極１０７が形成されている。
【０００８】
ゲート電極１０７と導電膜１０２との間に電圧を印加することによって、強誘電体膜１０４が分極された時（情報が入力された時）、絶縁膜１０３と強誘電体膜１０４との界面に、電子又は正孔の自由電荷が発生する。この自由電荷は、強誘電体膜１０４の分極の向きにより大きく変化する。分極が下を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が上を向いているときは、絶縁膜１０３と強誘電体膜１０４との界面には電子が多いので、チャネルの電気伝導度は大きくなり、絶縁膜１０３と強誘電体膜１０４との界面に電流が流れる。このように、界面電流の有無を検出することにより、非破壊で情報を読み出すことができる。
【特許文献１】特開２００３−３３２５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載された強誘電体メモリ１００は、情報の読み出しを強誘電体膜１０４と絶縁膜１０３との界面（チャネル）に流れる界面電流を利用するため、シリコン基板１０１と強誘電体膜１０４との間に絶縁膜１０３を挟んでも、空乏層と絶縁膜１０３との間で働く内部電界によるメモリ保持特性の劣化を回避できる点で有用である。
【００１０】
しかしながら、チャネルを形成する絶縁膜１０３と強誘電体膜１０４との積層膜は、異なる元素からなる膜（例えば、絶縁膜１０３は酸化シリコン（ＳｉＯ２）、強誘電体膜１０４はジルコン酸チタン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３））からなるため、積層膜の成膜時や、その後の熱処理等の工程時に、界面で原子の拡散または反応が起こり、界面層（例えば、ＴｉＯｘ、ＰｂＯｘ、ＳｉＯｘ等）が生成される。その結果、界面での伝導電流が減少し、メモリの読み出し特性が低下するという問題が生じる。
【００１１】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明に係る半導体記憶装置において、チャネルを形成する強誘電体膜及び絶縁膜の積層膜を、同一の元素からなる膜を積層した構成を採用する。
【００１３】
すなわち、本発明に係わる半導体記憶装置は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、電界効果トランジスタは、チャネルを形成する強誘電体膜及び絶縁膜の積層膜と、強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極とを備え、強誘電体膜及び絶縁膜が、同一の元素で構成されていることを特徴とする。
【００１４】
このような構成によれば、強誘電体膜及び絶縁膜が同じ元素からなる膜で構成されているため、強誘電体膜と絶縁膜との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができ、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、メモリ特性の優れた半導体記憶装置を実現することが可能となる。
【００１５】
ここで、上記積層膜は、元素の組成比の異なる強誘電体膜及び絶縁膜で構成されていることが好ましい。このようにすると、熱安定性の優れた積層膜が得られ、安定したメモリ特性の半導体記憶装置を得ることができる。
【００１６】
また、上記積層膜は、結晶状態の異なる強誘電体膜及び絶縁膜で構成されていることが好ましい。このようにすると、緻密なアモルファス構造では結晶粒界がない、もしくは少ないため、結晶粒界を流れるリーク電流を低減でき、メモリ特性の優れた半導体記憶装置を得ることができる。
【発明の効果】
【００１７】
本発明の半導体記憶装置によれば、チャネルを形成する強誘電体膜及び絶縁膜の積層膜を、同一の元素からなる膜で構成することによって、強誘電体膜と絶縁膜との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができるので、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、半導体記憶装置のメモリ特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶装置１０の構成を模式的に示した断面図である。
【００２０】
図１に示すように、基板１１上に第１の導電膜１２及び絶縁膜１３が形成され、絶縁膜１３上には、ソース、ドレイン電極１５、１６が形成されている。絶縁膜１３上には、ソース、ドレイン電極１５、１６を覆うように強誘電体膜１４が形成され、ソース、ドレイン電極１５、１６上の強誘電体膜１４の一部は、ソース、ドレイン電極１５、１６のコンタクトを取るための開口部が形成されている。そして、ソース、ドレイン電極１５、１６間で画された絶縁膜１３と強誘電体膜１４との界面が、電界効果トランジスタのチャネルをなし、チャネル上で位置する強誘電体膜１４の表面に、第２の導電膜１７が形成されている。
【００２１】
ここで、第１及び第２の導電膜１２、１７は、強誘電体膜１４の分極状態を制御する電圧が印加されるゲート電極を構成しており、また、チャネルの両端に形成されたソース、ドレイン電極１５、１６は、強誘電体膜１４の分極状態に応じてチャネルを流れる界面電流の大きさを検出する。
【００２２】
本実施形態において、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜は、同一の元素からなる膜で構成されている。このような同一の元素からなる積層膜は、例えば、元素の組成比の異なる膜を形成することによって、絶縁膜１３と強誘電体膜１４とを作り分けることができる。また、結晶状態の異なる膜を形成することによっても、絶縁膜１３と強誘電体膜１４とを作り分けることができる。ここで、結晶状態の異なる積層膜としては、結晶構造をなす強誘電体膜１４と、アモルファス構造をなす絶縁膜１３とが挙げられる。また、結晶構造が異なる積層膜ものとしては、ペロブスカイト構造の強誘電体膜１４と、フルオライト構造またはパイロクロア構造の絶縁膜１３などが挙げられる。積層膜の形成において、具体的には、次のような方法を適用することができる。
【００２３】
ここで、「同一の元素からなる膜」とは、絶縁膜１３及び強誘電体膜１４を構成する主たる元素が同一であることを意味し、これら元素と異なる元素が添加物として含有した膜も、本発明の作用効果を奏する限り、「同一の元素からなる膜」に含まれる。
【００２４】
なお、強誘電体膜１４が、一般式Ａ１−ｘＢｘＯｙで表されるペロブスカイト構造または層状ペロブスカイト構造をなす金属酸化物からなる場合には、絶縁膜１３が、金属酸化物のＡサイトまたはＢサイトの少なくとも一方の元素を含む酸化物または窒化物からなるものであれば、積層膜が「同一の元素からなる膜」の場合と同様の効果を奏することができる。これは、同種の元素で構成されるため、強誘電体膜−絶縁膜界面で安定した結合が得られ、相互拡散や相互反応が起こらないためと考えられる。
【００２５】
ＭＯＣＶＤ法、スパッタリング法、レーザーアブレーション法で積層膜を形成する場合、反応ガスの圧力や流量、または基板温度などを変化させることによって、同じ反応ガスを用いて組成の異なる膜を作り分けることができる。また、同じ構成元素で組成の異なるターゲットを用いても、組成の異なる積層膜を形成することができる。
【００２６】
また、上記と同様の成膜条件を変えることによって、同じ構成元素を用いて、結晶構造を有する強誘電体膜１４及びアモルファス構造を有する絶縁膜１３、あるいは、ペロブスカイト構造を有する強誘電体膜１４及びフルオライト構造またはパイロクロア構造を有する絶縁膜１３を、それぞれ作り分けることができる。
【００２７】
例えば、ＭＯＣＶＤ法を用いてＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を形成する場合、低温のでは絶縁性のフルオライト構造の膜、高温では強誘電性のペロブスカイト構造の膜をそれぞれ形成することができる。また、ＭＯＣＶＤ法を用いてＢｉＴ（ＢｉＴｉｘＯｙ）を形成する場合、低温ではアモルファス構造の膜、４５０℃程度ではペロブスカイト構造の膜、５００℃程度ではパイロクロア構造の膜をそれぞれ形成することができる。また、レーザーアブレーション法を用いてＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）する場合、成膜時の酸素分圧が低いとアモルファス構造の膜、酸素分圧が高いとペロブスカイト構造の膜を得ることができる。
【００２８】
ここで、強誘電体膜１４の材料としては、ＳＢＴ、ＢｉＴ、ＰＺＴの他、ＳＢＴＮ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９）、ＢＬＴ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＢｉＦｅＯ３、ＰｂＴｉＯ３、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＳｒＴｉＯ３、ＹＭｎＯ３等が挙げられる。
【００２９】
また、絶縁膜１３の材料としては、上記強誘電体膜１４の材料と同一の元素で構成された材料（添加物等の違いは問わない）を用いることができる。なお、絶縁膜１３にはモット絶縁体も含む。
【００３０】
なお、同じ元素からなる絶縁膜１３及び強誘電体膜１４の積層膜を形成する方法は、上記方法に限定されず、種々の方法を適用することができる。例えば、上記方法以外に、ＭＯＤ（Metalorganic Deposition）法や、ゾルゲル法などを用いて形成してもよい。
【００３１】
このように構成された半導体記憶装置１０は、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜を、同一の元素からなる膜で構成することによって、絶縁膜１３と強誘電体膜１４との界面（チャネル）において、原子の拡散または反応による界面層の生成を抑制することができるので、良好な界面を維持することができる。これにより、界面での伝導電流を増加させることができ、半導体記憶装置１０のメモリ特性を向上させることができる。
【００３２】
なお、本実施形態の半導体記憶装置１０における情報の書き込み／読み出し動作は、従来の方法と基本的に同じである。すなわち、ゲート電極１７と導電膜１２との間に印加される電圧の方向を変えることによって、強誘電体膜１４の分極状態を制御して、０また１の情報の書き込みが行われる。また、ソース、ドレイン電極１５、１６間に電位勾配を与えて、ソース電極１５からドレイン電極１６に流れる電流の大きさを検出することによって、書き込まれた情報の読み出しが行われる。
【００３３】
次に、本実施形態における半導体記憶装置１０の製造方法を、図２（ａ）〜（ｃ）に示した工程断面図を参照しながら説明する。
【００３４】
まず、図２（ａ）に示すように、基板１１上に、導電膜１２、及びＰＺＴからなる絶縁膜１３（厚みが約１００ｎｍ）を形成する。絶縁膜１３は、ＰＬＤ法で形成し、成長条件は、基板温度７００℃、酸素分圧１ｍTorrが好ましい。その後、絶縁膜１３上に、ソース、ドレイン電極１５、１６を形成する。
【００３５】
ここで、基板１１は、例えば、シリコン、二酸化シリコン、チタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いることができる。また、第１の導電膜（バックゲート電極）１２は、絶縁膜１３との間でショットキ−障壁が高くなる材料、例えば、プラチナ、イリジウム、酸化イリジウム（ＩｒＯx）、金、酸化ルテニウム（ＲｕＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯｘ）、ＩＴＯ（Ｓｎ添加Ｉｎ２Ｏ３)等を用いることができる。
【００３６】
次に、図２（ｂ）に示すように、絶縁膜１３上に、ソース、ドレイン電極１５、１６を覆うように、ＰＺＴからなる強誘電体膜１４（厚みが約２００ｎｍ）を形成する。強誘電体膜１４は、ＰＬＤ法で形成し、成長条件は、基板温度７００℃、酸素分圧１００ｍTorrが好ましい。
【００３７】
次に、図２（ｃ）に示すように、ソース、ドレイン電極１５、１６上の強誘電体膜１４の一部に開口部を形成した後、チャネルの上方に位置する強誘電体膜１４の表面に、第２の導電膜（トップゲート電極）１７を形成し、半導体記憶装置１０を完成する。なお、ゲート電極１７は、バックゲート電極１２と同様の材料を用いることができる。
【００３８】
なお、図１に示した絶縁膜１３と強誘電体膜１４との積層膜は、強誘電体膜１４を絶縁膜１３の上に積層した構成にしているが、図３に示すように、絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にしてもよい。この場合、半導体記憶装置としての、書き込み／読み出しの動作は、図１に示した構成の半導体記憶装置と同様の方法により行うことができる。
【００３９】
（第２の実施形態）
図４は、本発明の第２の実施形態における半導体記憶装置の構成を模式的に示した断面図である。第１の実施形態においては、図１に示したように、ソース、ドレイン電極１５、１６が、絶縁膜１３と強誘電体膜１４との積層膜の界面内に設けられていたのに対し、本実施形態においては、図４に示すように、ソース、ドレイン電極１５、１６が、積層膜の界面端に接して設けられている点が異なる。
【００４０】
すなわち、本実施形態おいては、絶縁膜１３と強誘電体膜１４との積層膜は連続して形成され、その後にソース、ドレイン電極１５、１６が、積層膜の界面端に接するように形成されている。
【００４１】
次に、本実施形態における半導体記憶装置の製造方法について、図５（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。なお、図１及び図２（ａ）〜（ｃ）と同一符号で表した各構成要素は、同じ機能を有するため、材料等の説明は省略する。
【００４２】
まず、図５（ａ）に示すように、基板１１上に第１の導電膜（バックゲート電極）１２、絶縁膜１３、及び強誘電体膜１４を形成する。このとき、絶縁膜１３、及び強誘電体膜１４は連続して形成することが好ましい。
【００４３】
次に、図５（ｂ）に示すように、強誘電体膜１４上にレジスト２０を塗布して、チャネルを画定するレジストパターンを形成する。その後、レジスト２０をマスクに、強誘電体膜１４を、少なくとも絶縁膜１３と強誘電体膜１４との界面が露出するまでエッチングして開口部２１を形成する。このとき、絶縁膜１３の表面も一部エッチングされるため、絶縁膜１３と強誘電体膜１４との界面端は露出した状態になっている。
【００４４】
次に、図５（ｃ）に示すように、レジスト２０を残したまま、基板１１上に、ＥＢ蒸着法等により第２の導電膜２２を堆積する。このとき、第２の導電膜２２は、開口部２１内及びレジスト２０上に形成される。
【００４５】
次に、図５（ｄ）に示すように、レジスト２０を除去することによって、開口部２１内に、第２の導電膜２２を自己整合的に残し（リフトオフ法）、第２の導電膜２２からなるソース、ドレイン電極１５、１６を形成する。このとき、ソース、ドレイン電極１５、１６は、エッチングにより露出した絶縁膜１３及び強誘電体膜１４の界面端に接して形成される。その後、強誘電体膜１４上に、トップゲート電極１７（不図示）を形成して、図４に示した半導体記憶装置を完成する。
【００４６】
このようにして形成された本実施形態における半導体記憶装置は、チャネルを形成する絶縁膜１３及び強誘電体膜１４の積層膜を連続して形成することによって、強誘電体膜１４と絶縁膜１３との界面、すなわち、伝導に寄与する界面が清浄な状態のまま、ソース、ドレイン電極１５、１６が形成されるため、良好な界面（チャネル）を備えた半導体記憶装置を実現することができる。これにより、オン時の界面のコンダクタンスが増加することによって、変調比が増加し、メモリ保持特性の向上を図ることができる。
【００４７】
なお、本実施形態における半導体記憶装置の書き込み／読み出しの動作は、第１の実施形態における半導体記憶装置と同様の方法により行うことができる。また、図６に示すように、図４に示した絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にしてもよい。
【００４８】
（第３の実施形態）
第１の実施形態において、ゲート電極は、チャネルの下方であって、絶縁膜１３の下面に形成されたバックゲート電極１２と、チャネルの上方であって、強誘電体膜１４の上面に形成されたトップゲート電極１７とで構成されていた。すなわち、バックゲート電極１２とトップゲート電極１７とはチャネルを挟んで電極対をなしており、この電極対間に電圧を印加することによって、強誘電体膜１４の分極の向きを定めていた。
【００４９】
本実施形態は、ゲート電極を、図７に示すように、バックゲート電極１２を省略した３端子構造（トップゲート電極１７、ソース、ドレイン電極１５、１６）とするものである。この場合、ソース、ドレイン電極１５、１６が、バックゲート電極を兼ねることになる。すなわち、トップゲート電極１７と、ソース／ドレイン電極１５、１６との間に電圧を印加することによって、チャネル直上の強誘電体膜１４内にフリンジ電界を発生させ、これにより、強誘電体膜１４の分極反転に有効な電界を与える。
【００５０】
なお、図８に示すように、絶縁膜１３と強誘電体膜１４との配置を交換し、強誘電体膜１４上に絶縁膜１３を積層した構成にした場合には、強誘電体膜１４の下面にバックゲート電極１２を残し、絶縁膜１３の上面に形成されるトップゲート電極１７を省略した構成となる。この場合、バックゲート電極１２と、ソース／ドレイン電極１５、１６との間に電圧を印加することによって、チャネル直下の強誘電体膜１４内にフリンジ電界を発生させ、これにより、強誘電体膜１４の分極反転に有効な電界を与える。
【００５１】
なお、３端子構造は、図９、図１０に示すように、第２の実施形態における半導体記憶装置においても勿論適用することができる。
【００５２】
また、図１１に示すように、図８に示した３端子構造において、ソース、ドレイン電極１５、１６を、絶縁膜１３上に形成してもよい。このとき、絶縁膜１３は膜厚数ｎｍ〜数１０ｎｍ程度とする。このようにすると、絶縁膜の厚さ方向の抵抗が低くなり、図１２に示すようにソースドレインからの電流が、絶縁膜と強誘電体界面近傍の前記絶縁膜の領域を通過し、界面伝導電流を検出することができる。
【００５３】
（第４の実施形態）
図１３は、本発明の第４の実施形態における半導体記憶装置の構成を示した断面図で、図１に示した半導体記憶装置とは、チャネルを形成する絶縁膜及び強誘電体膜の積層膜において、絶縁膜の代わりに強誘電体膜を用いた点が異なる。
【００５４】
すなわち、図１３に示すように、本実施形態における積層膜は、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂで構成されている。なお、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂは、第１の実施形態において示した材料を用いることができる。
【００５５】
本実施形態における半導体記憶装置の書き込み及び読み出し動作は、次のとおりである。
【００５６】
第１の強誘電体膜１４ａ、及び第２の強誘電体膜１４ｂに正又は負の電圧を印加して、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極方向を定めることによって、書き込みを行うことができる。また、読み出しは、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。
【００５７】
すなわち、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂが分極した時、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には、第１の自発分極３１と第２の自発分極３２の差に相当する電子又は正孔が発生する。これらのキャリア３０は、第１の強誘電体膜１４ａ及び第２の強誘電体膜１４ｂの分極の向きにより大きく変化する。分極が上を向いているときは、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には電子は少なく、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面には電子は多いので、チャネルの電気伝導度は大きくなり、第１の強誘電体膜１４ａと第２の強誘電体膜１４ｂとの界面に流れる。このように、この界面電流の有無を検出することにより情報を読み出すことができる。
【００５８】
本実施形態において、第１の残留分極は、第２の残留分極があることで残留分極を保ち易くなり、長時間、信号電荷となる誘起されたキャリア３０を保持することができる。これにより、メモリ保持特性の優れた半導体記憶装置を実現することができる。
【００５９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００６０】
本発明は、強誘電体膜と絶縁膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態における半導体記憶装置の構成を示した断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態における半導体記憶装置の製造方法を示した工程断面図である。
【００６２】
第１の実施形態に係る半導体記憶装置の断面構成図。
【図３】第１の実施形態における半導体記憶装置の変形例を示した断面図である。
【図４】本発明の第２の実施形態における半導体記憶装置の構成を示した断面図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態における半導体記憶装置の製造方法を示した工程断面図である。
【図６】第２の実施形態における半導体記憶装置の変形例を示した断面図である。
【図７】本発明の第３の実施形態における半導体記憶装置の構成を示した断面図である。
【図８】第３の実施形態における半導体記憶装置の変形例を示した断面図である。
【図９】第３の実施形態における半導体記憶装置の変形例を示した断面図である。
【図１０】第３の実施形態における半導体記憶装置の変形例を示した断面図である。
【図１１】第３の実施形態における半導体記憶装置の変形例を示した断面図である。
【図１２】第３の実施形態における半導体記憶装置の変形例を示した断面図である。
【図１３】本発明の第４の実施形態における半導体記憶装置の構成を示した断面図である。
【図１４】従来の半導体記憶装置の構成を示した断面図である。
【符号の説明】
【００６３】
１０      半導体記憶装置
１１      基板
１２      ゲート電極（バックゲート電極）
１３      絶縁膜
１４      強誘電体膜
１４ａ    第１の強誘電体膜
１４ｂ    第２の強誘電体膜
１５      ソース電極
１６      ドレイン電極
１７      ゲート電極（トップゲート電極）
２０      レジスト
２１      開口部
２２      第２の導電膜
３０      キャリア
３１      第１の自発分極
３２      第２の自発分極
【図１】
2008172133.tif 000003
【図２】
2008172133.tif 000004
【図３】
2008172133.tif 000005
【図４】
2008172133.tif 000006
【図５】
2008172133.tif 000007
【図６】
2008172133.tif 000008
【図７】
2008172133.tif 000009
【図８】
2008172133.tif 000010
【図９】
2008172133.tif 000011
【図１０】
2008172133.tif 000012
【図１１】
2008172133.tif 000013
【図１２】
2008172133.tif 000014
【図１３】
2008172133.tif 000015
【図１４】
2008172133.tif 000016