(57)【要約】【課題】極めて簡単な構成にも拘わらず、オフ電流の低減を図った薄膜トランジスタを備える表示装置の提供。【解決手段】基板上に薄膜トランジスタを備える表示装置であって、  前記薄膜トランジスタは、ゲート信号線に接続されるゲート電極と、絶縁膜を介して前記ゲート電極を跨いで形成される半導体層と、  ドレイン信号線と接続されて前記半導体層上に形成されるドレイン電極と、  前記ドレイン電極と対向して前記半導体層上に形成されるソース電極とから構成され、  平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されている。【選択図】図１
2008311545.tif 000002
【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート信号線に接続されるゲート電極と、絶縁膜を介して前記ゲート電極を跨いで形成される半導体層と、
ドレイン信号線と接続されて前記半導体層上に形成されるドレイン電極と、
前記ドレイン電極と対向して前記半導体層上に形成されるソース電極とから構成され、
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されていることを特徴とする表示装置。
【請求項２】
薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ドレイン信号線と接続されるドレイン電極と、このドレイン電極と対向するソース電極と、
これらドレイン電極およびソース電極の間の領域に前記ドレイン電極およびソース電極に重ねて形成される半導体層と、
絶縁膜を介して前記半導体層上の前記ドレイン電極およびソース電極の間の領域に形成されるゲート電極とから構成され、
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されていることを特徴とする表示装置。
【請求項３】
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と０ないし５μｍの範囲で離間され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と０ないし５μｍの範囲で離間されていることを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項４】
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と２ないし５μｍの範囲で離間され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と２ないし５μｍの範囲で離間されていることを特徴とする請求項１又は請求項２に記載の表示装置。
【請求項５】
前記半導体層はポリシリコンからなることを特徴とする請求項１から請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記基板上には、複数の画素が配置された表示領域と、前記表示領域を囲む周辺領域とが形成され、
前記薄膜トランジスタは、前記複数の画素の夫々に形成されていることを特徴とする請求項１から請求項５のいずれかに１項に記載の表示装置。
【請求項７】
前記基板上には、複数の画素が配置された表示領域と、前記表示領域を囲む周辺領域とが形成され、
前記薄膜トランジスタは、前記周辺領域に形成されていることを特徴とする請求項１から請求項５のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、薄膜トランジスタを備える表示装置に関する。
【背景技術】
【０００２】
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対向する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
また、前記各画素の集合体からなる表示領域の周辺に、表示装置を駆動させる駆動回路が形成されることもあり、該駆動回路においても薄膜トランジスタを備えて構成される。
【０００４】
前記薄膜トランジスタとしては、たとえば、前記ゲート信号線に接続されるゲート電極と、絶縁膜を介して前記ゲート電極を跨いで形成される半導体層と、前記ドレイン信号線と接続されて前記半導体層上に形成されるドレイン電極と、前記画素電極と接続され前記ドレイン電極と対向して前記半導体層上に形成されるソース電極とから構成されている。
【０００５】
前記ドレイン電極とソース電極の間の半導体層はチャネル領域として機能し、前記ゲート電極への印加電圧に応じ、前記チャネル領域を介して前記ドレイン電極とソース電極との間に電流が流れることになる。
【０００６】
また、前記薄膜トランジスタは、前記チャネル領域とドレイン電極および前記チャネル領域とソース電極との間にそれぞれ電界緩和領域を設けるのが通常となっている。該電界緩和領域は比較的高抵抗からなる半導体層で構成され、この電界緩和領域によって、前記チャネル領域とドレイン電極および前記チャネル領域とソース電極との間に電界集中が生じるのを回避させ、これによりオフ電流の緩和が図れるようになる。
【０００７】
そして、このような電界緩和領域は、半導体層のチャネル領域とドレイン領域との間およびチャネル領域とソース領域との間に平面的に配置された構造のもの、および、ドレイン電極およびソース電極と重なって垂直的に配置された構造のものが知られている。後者の構造としては、たとえば下記特許文献１に詳細に開示がなされている。
【特許文献１】特開２００１−１０２５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した表示装置の薄膜トランジスタは、その電界緩和領域が平面的に形成されたものにあっては、ドレイン領域あるいはソース領域と比較して不純物濃度の低い領域を形成しなければならず、そのためのマスク工程を必要とするものであった。
【０００９】
また、電界緩和領域が垂直に形成されたものにあっては、チャネル領域として機能する半導体層とは別に、電界緩和領域として機能する半導体層の形成を必要とするものであった。
【００１０】
このため、いずれの場合にあっても、構成が複雑となり、それによって製造の工数の増大をもたらす不都合を有するものであった。
【００１１】
本発明の目的は、極めて簡単な構成にも拘わらず、オフ電流の低減を図った薄膜トランジスタを備える表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）本発明による表示装置は、たとえば、基板上に薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ゲート信号線に接続されるゲート電極と、絶縁膜を介して前記ゲート電極を跨いで形成される半導体層と、
ドレイン信号線と接続されて前記半導体層上に形成されるドレイン電極と、
前記ドレイン電極と対向して前記半導体層上に形成されるソース電極とから構成され、
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されていることを特徴とする。
【００１４】
（２）本発明による表示装置は、たとえば、薄膜トランジスタを備える表示装置であって、
前記薄膜トランジスタは、ドレイン信号線と接続されるドレイン電極と、このドレイン電極と対向するソース電極と、
これらドレイン電極およびソース電極の間の領域に前記ドレイン電極およびソース電極に重ねて形成される半導体層と、
絶縁膜を介して前記半導体層上の前記ドレイン電極およびソース電極の間の領域に形成されるゲート電極とから構成され、
平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されていることを特徴とする。
【００１５】
（３）本発明による表示装置は、たとえば、（１）又は（２）の構成を前提とし、平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と０ないし５μｍの範囲で離間され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と０ないし５μｍの範囲で離間されていることを特徴とする。
【００１６】
（４）本発明による表示装置は、たとえば、（１）又は（２）の構成を前提とし、平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と２ないし５μｍの範囲で離間され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と２ないし５μｍの範囲で離間されていることを特徴とする。
【００１７】
（５）本発明による表示装置は、たとえば、（１）から（４）の構成のいずれかを前提とし、前記半導体層はポリシリコンからなることを特徴とする。
【００１８】
（６）本発明による表示装置は、たとえば、（１）から（５）の構成のいずれかを前提とし、前記基板上には、複数の画素が配置された表示領域と、前記表示領域を囲む周辺領域とが形成され、
前記薄膜トランジスタは、前記複数の画素の夫々に形成されていることを特徴とする。
【００１９】
（７）本発明による表示装置は、たとえば、（１）から（５）の構成のいずれかを前提とし、前記基板上には、複数の画素が配置された表示領域と、前記表示領域を囲む周辺領域とが形成され、
前記薄膜トランジスタは、前記周辺領域に形成されていることを特徴とする。
【００２０】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２１】
このように構成された表示装置は、極めて簡単な構成にも拘わらず、オフ電流の低減を図った薄膜トランジスタを備えたものとして構成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２３】
〈画素およびその近傍の等価回路〉
図２は、たとえば液晶表示装置において、その液晶を介して対向配置される各基板のうちの一方の基板の該液晶側の表示領域部に形成される等価回路図である。
【００２４】
図２は、前記表示領域部において、マトリックス状に配置される各画素のうち２×３個の画素の等価回路を示している。
【００２５】
図２において、各画素は、図中ｙ方向に延在し隣接する一対のドレイン信号線ＤＬ、ｘ方向に延在し隣接する一対のゲート信号線ＧＬによって、他の隣接する画素とそれらの領域が画されるようになっている。
【００２６】
そして、画素の一角において、ＭＩＳ（Metal Insulator Semiconductor）型構造からなる薄膜トランジスタＴＦＴ（Thin Film Transistor）が形成され、そのゲート電極は近接するゲート信号線ＧＬに接続され、ドレイン電極は近接するドレイン信号線ＤＬに接続されている。
【００２７】
また、各画素の領域内において画素電極ＰＸが形成され、該画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極に接続されている。
【００２８】
そして、図示されていないが、液晶を介して対向配置される各基板のうちの他方の基板の該液晶側の表示領域部に、各画素に共通の対向電極が各画素電極ＰＸに対向して配置されている。
【００２９】
このような回路構成において、前記対向電極に基準電圧（映像信号に対して基準となる電圧）を印加し、ゲート信号線ＧＬにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタＴＦＴを介して画素電極ＰＸに該映像信号の電圧が印加される。そして、該画素電極ＰＸと前記対向電極の間に前記映像信号の電圧に対応する強度の電界が発生し、この電界の強度に応じて液晶の分子を挙動させるようになっている。
【００３０】
また、上記各画素は表示領域においてたとえば下段に位置づけられる画素を示したもので、これら各画素の下方には、いわゆる時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）が形成された構成となっている。
【００３１】
すなわち、図中ｘ方向に並設される画素は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を順次繰り返してそれぞれの色を担当するようになっている。隣接した赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色を担当する画素がカラー表示の一画素を構成するようになっている。なお、図中ｙ方向に並設される画素において担当する色は共通となっている。
【００３２】
赤を担当する画素のドレイン信号線ＤＬには時分割用スイッチＳＷ（Ｒ）を介して共通ドレイン信号線ＤＬｃから映像信号が供給され、緑を担当する画素のドレイン信号線ＤＬには時分割用スイッチＳＷ（Ｇ）を介して前記共通ドレイン信号線ＤＬｃから映像信号が供給され、青を担当する画素のドレイン信号線ＤＬには時分割用スイッチＳＷ（Ｂ）を介して前記共通ドレイン信号線ＤＬｃから映像信号が供給されるようになっている。
【００３３】
そして、前記各時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）がそれらのゲートに供給される信号によって時分割的にスイッチオンされることによって、共通ドレイン信号線ＤＬｃからの映像信号が異なる色を担当する各画素に供給されるようになっている。
【００３４】
各時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）は、前記薄膜トランジスタＴＦＴと同様の構成となっており、該薄膜トランジスタＴＦＴの形成の際に同時に形成されるようになっている。
【００３５】
このような構成とすることにより、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を担当する各画素に映像信号を供給する各ドレイン信号線ＤＬを前記各時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）より手前の部分で一本の共通ドレイン信号線ＤＬｃに構成できる効果を奏する。
【００３６】
〈画素の構成〉
図３（ａ）は、図２に示した等価回路を備える基板ＳＵＢ１において、その液晶側の面（主表面）における一画素の構成を示す平面図である。また、図３（ｂ）は、図３（ａ）のｂ−ｂ線における断面を、前記基板ＳＵＢ１と対向して配置される基板ＳＵＢ２とともに描画した図である。
【００３７】
前記画素は、たとえば赤（Ｒ）を担当する画素を示し、また、前記時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）をも併せ描画している。
【００３８】
前記基板ＳＵＢ１の主表面には、まず、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。これら各ゲート信号線ＧＬは、後述のドレイン信号線ＤＬとで一画素の領域を画くするようになっている。
【００３９】
前記ゲート信号線ＧＬは、その一部において画素側に突出した延在部を備え、この延在部は後述の薄膜トランジスタＴＦＴのゲート電極ＧＴを構成するようになっている。
【００４０】
基板ＳＵＢ１の主表面には、ゲート信号線ＧＬをも被って、絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、前記薄膜トランジスタＴＦＴのゲート絶縁膜として、また、ゲート信号線ＧＬとドレイン信号線ＤＬの層間絶縁膜として機能するようになっている。
【００４１】
前記絶縁膜ＧＩの表面であって前記薄膜トランジスタＴＦＴの形成領域に、前記ゲート電極ＧＴを跨ぐようにして重畳される半導体層ＰＳが島状に形成されている。この半導体層ＰＳはたとえばポリシリコンからなる半導体層で形成されている。
【００４２】
また、前記絶縁膜ＧＩの表面には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００４３】
ドレイン信号線ＤＬは、その一部において前記薄膜トランジスタＴＦＴの半導体層ＰＳに重畳するようにして延在する延在部を備え、この延在部は該薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するようになっている。
【００４４】
また、ドレイン信号線ＤＬの形成の際に、前記半導体層ＰＳ上においてドレイン電極ＤＴと対向して前記薄膜トランジスタＴＦＴのソース電極ＳＴが形成されるようになっている。
【００４５】
このソース電極ＳＴは半導体層ＰＳの形成領域を超えて画素側に延在され、後述する画素電極ＰＸとの接続を図るパッド部ＰＤを備えるようになっている。
【００４６】
このようにして構成される薄膜トランジスタＴＦＴは、いわゆるボトムゲート構造と称されるＭＩＳ（Metal Insulator Semiconductor）型トランジスタを構成するようになっている。ここで、このようなＭＩＳ型トランジスタにおいて、ドレイン電極ＤＴおよびソース電極ＳＴはバイアスの状態によってそれらの名称が決定されるが、この明細書においては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと称し、画素電極ＰＸと接続される側をソース電極ＳＴと称する。なお、この薄膜トランジスタＴＦＴの詳細な構成については図１を用いて後述する。
【００４７】
このように構成される薄膜トランジスタＴＦＴをも被って、基板ＳＵＢ１の主表面には、保護膜ＩＮ１および平坦化膜ＩＮ２が順次積層されて形成されている。保護膜ＩＮ１は前記薄膜トランジスタＴＦＴへの液晶ＬＣの直接の接触を回避させるようになっている。
【００４８】
平坦化膜ＩＮ２の表面には、たとえばＩＴＯ（Indium Tin Oxide）膜からなる透明の画素電極ＰＸが形成され、この画素電極ＰＸは前記平坦化膜ＩＮ２および保護膜ＩＮ１を貫通するスルーホールを通して前記薄膜トランジスタＴＦＴのソース電極ＳＴ（パッド部ＰＤ）に電気的に接続されている。
【００４９】
なお、この画素電極ＰＸは、前記薄膜トランジスタＴＦＴを駆動させるゲート信号線ＧＬと該画素電極ＰＸを挟んで対向する他のゲート信号線ＧＬと一部重畳するようにして形成され、該他のゲート信号線ＧＬとの間に容量素子Ｃａｄｄを構成するようになっている。この容量素子Ｃａｄｄは、画素電極ＰＸに供給される映像信号を比較的長い時間蓄積させるようになっている。
【００５０】
また、基板ＳＵＢ１の主表面には、前記画素電極ＰＸをも被って配向膜ＯＲＩ１が形成されている。この配向膜ＯＲＩ１は液晶ＬＣと直接に接触する膜で、基板ＳＵＢ２側に形成される後述の配向膜ＯＲＩ２とともに、該液晶ＬＣの分子の初期配向方向を決定するようになっている。
【００５１】
なお、基板ＳＵＢ１の液晶ＬＣと反対側の面には偏光板ＰＯＬ１が形成され、この偏光板ＰＯＬ１は、基板ＳＵＢ２側に形成される後述の偏光板ＰＯＬ２とともに、液晶ＬＣの分子の挙動を可視化できるようになっている。
【００５２】
このように構成される基板ＳＵＢ１と液晶ＬＣを介して対向配置される基板ＳＵＢ２は、図３（ｂ）に示すように、その液晶側の面（主表面）に、まず、ブラックマトリックスＢＭが形成されている。
【００５３】
このブラックマトリックスＢＭは、たとえば、当該画素と他の隣接する画素を画くするようにして形成され、当該画素の周辺を除く部分に開口を有して形成されている。
【００５４】
ブラックマトリックスＢＭの開口部には、その開口を被うようにしてカラーフィルタＦＩＬが形成され、その表面には前記ブラックマトリックスＢＭをも被って平坦化膜ＯＣが形成されている。
【００５５】
平坦化膜ＯＣの表面にはたとえばＩＴＯ（Indium Tin Oxide）膜からなる透明の対向電極ＣＴが形成されている。この対向電極ＣＴは表示領域部の全域に形成され、各画素において共通になっている。
【００５６】
そして、対向電極ＣＴの表面には配向膜ＯＲＩ２が形成され、基板ＳＵＢ２の液晶ＬＣと反対側の面には偏光板ＰＯＬ２が形成されている。
【００５７】
〈薄膜トランジスタの構成〉
図１（ａ）は前記薄膜トランジスタＴＦＴの構成の詳細を示す平面図で、図３（ａ）の点線枠Ｑの部分に対応する図である。また、図１（ｂ）は図１（ａ）のｂ−ｂ線における断面図で、図３（ｂ）で示した保護膜ＩＮ１、平坦化膜ＩＮ２等は除いて描画している。
【００５８】
ゲート信号線ＧＬの一部から突出した延在部として形成されるゲート電極ＧＴ上に絶縁膜ＧＩを介して半導体層ＰＳが形成されている。
【００５９】
この半導体層ＰＳは、その両端が前記ゲート電極ＧＴの両脇から充分にはみ出すようにして、該ゲート電極ＧＴを跨ぐようにして形成されている。
【００６０】
すなわち、前記半導体層ＰＳは、ゲート電極ＧＴと重畳する部分においてチャネル領域として、ゲート電極ＧＴの両脇からはみ出した部分においてそれぞれドレイン領域およびソース領域として機能するようになっている。
【００６１】
そして、前記半導体層ＰＳの前記ドレイン領域に重畳してドレイン電極ＤＴが形成され、ソース領域に重畳してソース電極ＳＴが形成されている。
【００６２】
この場合、本実施例では、ドレイン電極ＤＴが、そのソース電極ＳＴと対向する辺が前記ゲート電極ＧＴのドレイン電極ＤＴ側の辺に対してΔＬ（たとえば２μｍ）だけ離間するように配置されて形成されている。換言すれば、ドレイン電極ＤＴは、そのソース電極ＳＴと対向する辺部が前記ゲート電極ＧＴのドレイン電極ＤＴ側の辺部と重畳することなく形成されている。
【００６３】
また、ソース電極ＳＴが、そのドレイン電極ＤＴと対向する辺が前記ゲート電極ＧＴのソース電極ＳＴ側の辺に対してΔＬだけ離間するように配置されて形成されている。換言すれば、ソース電極ＳＴは、そのドレイン電極ＤＴと対向する辺部が前記ゲート電極ＧＴのソース電極ＳＴ側の辺部と重畳することなく形成されている。
【００６４】
このように構成された薄膜トランジスタＴＦＴは、平面的に観た場合、そのドレイン電極ＤＴおよびソース電極ＳＴがそれぞれゲート電極ＧＴと重なることなく形成されている。このため、ドレイン電極ＤＴとゲート電極ＧＴとの間、およびソース電極ＳＴとゲート電極ＧＴとの間に、高抵抗の領域を形成することができ、この領域において電界が集中し難い構成とすることができる。すなわち、図１中にてΔＬとして示した半導体層ＰＳの領域は電界集中緩和領域として機能するようになる。
【００６５】
なお、図１に示す薄膜トランジスタＴＦＴは、そのドレイン電極ＤＴと半導体層ＰＳとの界面において、また、ソース電極ＳＴと半導体層ＰＳとの界面において、それぞれ不純物濃度の高い半導体層からなるコンタクト層ＣＮＬが形成されている。
【００６６】
なお、図３（ａ）において、時分割用スイッチＳＷ（Ｒ）は、そのドレイン電極およびソース電極のうち一方の電極に当該画素のドレイン信号線ＤＬが接続され、他方の電極に共通ドレイン信号線ＤＬｃが接続されている。同様に、時分割用スイッチＳＷ（Ｇ）は、そのドレイン電極およびソース電極のうち一方の電極に当該画素と図中右側に隣接する画素のドレイン信号線ＤＬが接続され、他方の電極に共通ドレイン信号線ＤＬｃが接続されている。
【００６７】
上述したように、これら時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）は、薄膜トランジスタＴＦＴと同様の構成となっており、それらのゲート電極は、同色の色を担当する画素のドレイン信号線ＤＬに接続される時分割用スイッチＳＷのゲート電極と共通に接続されるようになっている。
【００６８】
〈薄膜トランジスタの特性〉
図４は、上述した薄膜トランジスタＴＦＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性図を示すグラフである。図２において、その横軸にゲート電圧（Ｖｇ）をとり、縦軸にドレイン電流（Ｉｄ）をとっている。該薄膜トランジスタＴＦＴのゲート電極ＧＴに＋の電圧を印加した場合と−の電圧を印加した場合で、ドレイン電流値に大きな相異を有し、スイッチング素子として信頼性のあるものが得られることが判る。
【００６９】
このように構成された薄膜トランジスタＴＦＴは、ゲート電極ＧＴに対するドレイン電極ＤＴおよびソース電極ＳＴの配置関係のみを考慮するだけ済み、電界集中緩和領域を形成する特別の工程を必要としない効果を奏する。。
【００７０】
ちなみに、図５は従来の薄膜トランジスタの構成を示した図で、図１と対応させて描いた図である。
【００７１】
図５から明らかとなるように、ドレイン電極ＤＴは、そのソース電極ＳＴと対向する辺部が前記ゲート電極ＧＴのドレイン電極ＤＴ側の辺部と重畳して形成され、また、ソース電極ＳＴは、そのドレイン電極ＤＴと対向する辺部が前記ゲート電極ＧＴのソース電極ＳＴ側の辺部と重畳して形成されている。
【００７２】
そして、このように構成された薄膜トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）の特性図は、図４に対応させて描いた図６に示すように、ゲート電極ＧＴにプラス（＋）の電圧を印加した場合とマイナス（−）の電圧を印加した場合で、ドレイン電流値に明確な相異を有さず、スイッチング素子として不都合を生じるものとなっている。
【００７３】
また、図７は、本実施例の薄膜トランジスタＴＦＴにおいて、ドレイン電極ＤＴのソース電極ＳＴと対向する辺とゲート電極ＧＴのドレイン電極ＤＴ側の辺の距離ΔＬ、およびソース電極ＳＴのドレイン電極ＤＴと対向する辺とゲート電極ＧＴのソース電極ＳＴ側の辺の距離ΔＬを、それぞれ、０、１μｍ、２μｍとした場合の、オン電流Ｉｏｎとオフ電流Ｉｏｆｆの比を示したグラフであり、横軸に距離ΔＬをとり、縦軸にＩｏｎ／Ｉｏｆｆをとっている。
【００７４】
そして、該グラフには、比較のため、従来の薄膜トランジスタにおけるＩｏｎ／Ｉｏｆｆも併せて示している。この場合、ドレイン電極ＤＴのソース電極ＳＴと対向する辺部とゲート電極ＧＴのドレイン電極ＤＴ側の辺部の重畳する幅ΔＬ、また、ソース電極ＳＴのドレイン電極ＤＴと対向する辺部とゲート電極ＧＴのソース電極ＳＴ側の辺部の重畳する幅ΔＬを、それぞれマイナス（−）で示している。このため、同グラフでは、その横軸において、ΔＬが０以上である場合において本発明による薄膜トランジスタＴＦＴの特性を示し、ΔＬが０より小さい場合において従来の薄膜トランジスタの特性を示している。このことから、本発明による薄膜トランジスタＴＦＴは、そのＩｏｎ／Ｉｏｆｆが大幅に増大しており、スイッチング素子として信頼性のあるものが得られることが判る。
【００７５】
なお、図７において、薄膜トランジスタＴＦＴのドレイン電極ＤＴとソース電極ＳＴのゲート電極ＧＴに対する距離（ΔＬ）を０μｍ、１μｍ、２μｍとして、その特性を示したものである。しかし、３μｍ、４μｍ、５μｍにしてもさらに効果的になることが判明している。したがって、薄膜トランジスタＴＦＴのドレイン電極ＤＴとソース電極ＳＴのゲート電極ＧＴに対する距離（ΔＬ）を０ないし５μｍの範囲に設定するようにしてもよく、好ましくは、２ないし５μｍの範囲に設定するようにしてもよい。
【００７６】
〈製造方法〉
図８は、本発明による表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタＴＦＴの形成部分を主とした断面図（図３（ａ）のVI−VI線における断面図）で示している。以下、工程順に説明をする。
【００７７】
工程１．
図８（ａ）に示すように、たとえばガラスからなる基板ＳＵＢ１の主表面に、ゲート電極ＧＴ（ゲート信号線ＧＬ）を形成した後、該ゲート電極ＧＴ（ゲート信号線ＧＬ）をも被って基板ＳＵＢ１の主表面に絶縁膜ＧＩを形成する。前記ゲート電極ＧＴ（ゲート信号線ＧＬ）は、たとえば、Ｍｏあるいはその合金から構成され、その膜厚は５０〜１５０ｎｍ程度に形成する。絶縁膜ＧＩは、たとえば、ＳｉＯあるいはＳｉＮで構成され、その膜厚は１００〜３００ｎｍ程度に形成する。
【００７８】
工程２．
図８（ｂ）に示すように、絶縁膜ＧＩの表面にたとえばＣＶＤを用いてアモルファスシリコン層を形成し、脱水処理を行った後に、パルスあるいは連続発振レーザ光を照射することにより、該アモルファスシリコン層を結晶化させたポリシリコンからなる半導体層ＰＳを形成する。さらに、前記半導体層ＰＳの上面に、たとえばＣＶＤを用いて、たとえばリン（Ｐ）を高濃度にドープさせた半導体層からなるコンタクト層ＣＮＬを形成する。半導体層ＰＳはその厚さをたとえば５０〜３００ｎｍ程度に形成し、コンタクト層ＣＮＬはその厚さをたとえば２０〜５０ｎｍ程度に形成する。
【００７９】
工程３．
図８（ｃ）に示すように、半導体層ＰＳおよびコンタクト層ＣＮＬの積層体をフォトリソグラフィ技術を用いた選択エッチングによって島状に形成する。
【００８０】
工程４．
図８（ｄ）に示すように、基板ＳＵＢ１の主表面に選択エッチングされた半導体層ＰＳおよびコンタクト層ＣＮＬの積層体をも被って金属層ＭＴＬを形成する。前記金属層ＭＴＬは、たとえば、Ａｌあるいはその合金をスパッタリングによってその厚さを３０〜１００ｎｍ程度に形成する。この場合、Ａｌあるいはその合金層の上面にＴｉあるいはＭｏ等の高融点金属またはその合金を３０〜１００ｎｍ程度の厚さに形成するようにしてもよい。Ａｌの拡散をバリアメタル層によって回避させるためである。
【００８１】
工程５．
図８（ｅ）に示すように、前記金属層ＭＴＬをフォトリソグラフィ技術を用いた選択エッチングによってドレイン電極ＤＴおよびソース電極ＳＴを形成する。図示されていないが、この際にドレイン電極ＤＴと接続されるドレイン信号線ＤＬ、ソース電極ＳＴと接続されるパッド部ＰＤも同時に形成される。
【００８２】
さらに、ドレイン電極ＤＴおよびソース電極ＳＴをマスクとし、これらドレイン電極ＤＴおよびソース電極ＳＴから露出しているコンタクト層ＣＮＬをエッチングすることによりその下層の半導体層ＰＳの表面を露呈させる。これにより、コンタクト層ＣＮＬは、ドレイン電極ＤＴと半導体層ＰＳの界面、ソース電極ＳＴと半導体層ＰＳの界面のみに残存するようになる。
【００８３】
工程６．
図８（ｆ）に示すように、基板ＳＵＢ１の主表面に前記ドレイン電極ＤＴおよびソース電極ＳＴ等をも被って保護膜ＩＮ１および平坦化膜ＩＮ２を順次形成する。前記保護膜ＩＮ１は、たとえば、ＳｉＮをＣＶＤによりその厚さを１００〜２００ｎｍ程度で形成する。また、平坦化膜ＩＮ２は、たとえば、感光性樹脂を用いる。
【００８４】
さらに、前記平坦化膜ＩＮ２および保護膜ＩＮ１を貫通させたスルーホールを形成してソース電極ＳＴの一部（パッド部ＰＤ）を露出させ、前記平坦化膜ＩＮ２の表面にＩＴＯ膜を形成する。
【００８５】
そして、前記ＩＴＯ膜をフォトリソグラフィ技術を用いた選択エッチングをすることによって、前記スルーホールの部分でソース電極ＳＴと電気的に接続された画素電極ＰＸを形成する。前記ＩＴＯ膜は、たとえば、スパッタリングによりその厚さを５０〜１５０ｎｍ程度に形成する。
【００８６】
なお、上述した実施例では、ボトムゲート型と称される薄膜トランジスタについて示したものである。しかし、トップゲート型と称される薄膜トランジスタについても適用することができる。
【００８７】
トップゲート型と称される薄膜トランジスタは、互いに離間してドレイン電極、ソース電極が形成され、これらドレイン電極およびソース電極の間の領域に前記ドレイン電極およびソース電極に重ねて半導体層が形成され、絶縁膜を介して前記半導体層上の前記ドレイン電極およびソース電極の間の領域にゲート電極を備えた構成を有する。
【００８８】
そして、この場合において、平面的に観た場合、前記ドレイン電極のソース電極と対向する辺が前記ゲート電極と重なることなく形成され、前記ソース電極のドレイン電極と対向する辺が前記ゲート電極と重なることなく形成されるようにすればよい。
【００８９】
また、本実施例では、いわゆる縦電界方式と称される液晶表示装置について説明したものである。しかし、これに限定されることはなく、たとえば、横電界方式（たとえばＩＰＳ（In-Plane-Switching）方式）と称される液晶表示装置にも適用可能である。横電界方式と称される液晶表示装置においても、各画素に薄膜トランジスタＴＦＴを備えることによって、該薄膜トランジスタＴＦＴに上述したと同様の課題を有するからである。
【００９０】
また、本実施例では、液晶表示装置について説明したものである。しかし、これに限定されることはなく、たとえば、有機ＥＬ表示装置のような他の表示装置にも適用可能である。他の表示装置においても、各画素に薄膜トランジスタＴＦＴを備えることによって、該薄膜トランジスタＴＦＴに上述したと同様の課題を有するからである。
【００９１】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９２】
【図１】本発明による表示装置の一実施例を示す要部構成図である。
【図２】本発明による表示装置の画素の一実施例を示す等価回路図である。
【図３】本発明による表示装置の画素の一実施例を示す構成図である。
【図４】本発明による表示装置の薄膜トランジスタの特性を示すグラフである。
【図５】従来の表示装置の薄膜トランジスタの一例を示す説明図である。
【図６】従来の表示装置の薄膜トランジスタの特性を示すグラフである。
【図７】本発明の表示装置の薄膜トランジスタの効果を従来の薄膜トランジスタと比較して示したグラフである。
【図８】本発明による表示装置の製造方法の一実施例を示す工程図である。
【符号の説明】
【００９３】
ＴＦＴ……薄膜トランジスタ、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＰＳ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）……時分割スイッチ、ＳＵＢ……基板、ＧＩ……絶縁膜、ＣＮＬ……コンタクト層、ＰＸ……画素電極、ＤＬ……ドレイン信号線、Ｃａｄｄ……容量素子、ＩＮ１……保護膜、ＩＮ２……平坦化膜、ＬＣ……液晶、ＢＭ……ブラックマトリックス、ＦＩＬ……カラーフィルタ、ＯＣ……平坦化膜、ＯＲＩ……配向膜、ＰＯＬ……偏光板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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