(57)【要約】【課題】  複数のセルを有する半導体チップの良品率を向上する。【解決手段】  複数のセルを有する半導体チップであり、各セルに設けられたゲート電極と、前記半導体チップの表面に形成されている第１ゲートパッドと、前記半導体チップの表面に形成されている第２ゲートパッドと、各セルのゲート電極を第１ゲートパッドに電気的に接続している第１ゲート配線と、各セルのゲート電極を第２ゲートパッドに電気的に接続している第２ゲート配線を備えている。そして、前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、各セルのゲート電極を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁可能なことを特徴とする。【選択図】図１
2008311523.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルを有する半導体チップであり、
各セルに設けられたゲート電極と、
前記半導体チップの表面に形成されている第１ゲートパッドと、
前記半導体チップの表面に形成されている第２ゲートパッドと、
各セルのゲート電極を第１ゲートパッドに電気的に接続している第１ゲート配線と、
各セルのゲート電極を第２ゲートパッドに電気的に接続している第２ゲート配線を備え、
前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、各セルのゲート電極を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁可能なことを特徴とする半導体チップ。
【請求項２】
前記第１ゲート配線の少なくとも一部及び前記第２ゲート配線の少なくとも一部が外部に露出していることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記第１ゲート配線及び前記第２ゲート配線の一部が選択的に除去されており、
正常なセルのゲート電極が第２ゲートパッドから電気的に絶縁されているとともに、異常なセルのゲート電極が第１ゲートパッドから電気的に絶縁されていることを特徴とする請求項１又は２に記載の半導体チップ。
【請求項４】
前記半導体チップの表面に、外部からグラウンド電位が入力されるグラウンドパッドがさらに形成されており、
前記第２ゲートパッドと前記グラウンドパッドが電気的に接続されていることを特徴とする請求項３に記載の半導体チップ。
【請求項５】
前記半導体チップの表面に、外部からグラウンド電位が入力されるエミッタ電極がさらに形成されており、
前記第２ゲートパッドと前記エミッタ電極が電気的に接続されていることを特徴とする請求項３に記載の半導体チップ。
【請求項６】
複数のセルを有する半導体チップの製造方法であって、
下記の構成を具備する半導体チップの半製品を用意する工程、即ち、
複数のセルと、
各セルに設けられたゲート電極と、
前記半製品の表面に形成されている第１ゲートパッドと、
前記半製品の表面に形成されている第２ゲートパッドと、
各セルのゲート電極を第１ゲートパッドに電気的に接続している第１ゲート配線と、
各セルのゲート電極を第２ゲートパッドに電気的に接続している第２ゲート配線を備え、
前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、各セルのゲート電極を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁可能なことを特徴とする半導体チップの半製品を用意する工程と、
前記半製品に形成されている各セルの正常／異常を判定する工程と、
前記第１ゲート配線及び前記第２ゲート配線の露出している部分を選択的に除去し、正常なセルのゲート電極は第２ゲートパッドから電気的に絶縁するとともに異常なセルのゲート電極は第１ゲートパッドから電気的に絶縁する工程と、
を備える半導体チップの製造方法。
【請求項７】
前記半製品を用意する工程では、外部からグラウンド電位が入力されるグラウンドパッドをさらに備える半製品を用意し、
前記第２ゲートパッドと前記グラウンドパッドを電気的に接続する工程が付加されていることを特徴とする請求項６に記載の半導体チップの製造方法。
【請求項８】
前記半製品を用意する工程では、外部からグラウンド電位が入力されるエミッタ電極をさらに備える半製品を用意し、
前記第２ゲートパッドと前記エミッタ電極を電気的に接続する工程が付加されていることを特徴とする請求項６に記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のセル（単位構造）を有する半導体チップに関する。特に、複数のセルを有する半導体チップの良品率を向上する技術に関する。
【背景技術】
【０００２】
複数のセル（単位構造）を有する半導体チップは、欠陥を含む異常なセルが一つでも存在すれば、正しく動作することができず不良品となってしまう。近年、より多くのセルを有する半導体チップが開発されているが、異常なセルの発生を完全に防ぐことは困難であり、その良品率の低下が問題となっている。
特許文献１には、上記の問題に対策を講じた半導体チップが記載されている。この半導体チップは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を構成する複数のセルを有している。半導体チップの表面には複数のゲートパットが形成されており、各ゲートパッドが一つのセルのゲート電極に接続されている。即ち、複数のセルのそれぞれに、ゲートパッドが用意されている。この半導体チップでは、リードフレーム等に実装する際に、正常なセルに接続しているゲートパットはリードフレーム等のゲート端子に接続し、異常なセルに接続しているゲートパットはリードフレーム等のグラウンド端子に接続する。それにより、異常なセルが動作することを禁止して、正常なセルのみを動作させている。この半導体チップによれば、異常なセルが存在する場合でも、良品と略同等の機能を発揮することができる。
【０００３】
【特許文献１】特開２００１−１１１０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体チップでは、上記した半導体チップをリードフレーム等に実装する際に、多数のゲートパッドをゲート端子又はグラウンド端子に接続する必要がある。そのことから、リードフレーム等への実装時に接続不良や短絡といった欠陥が発生しやすいといえる。実装時に欠陥を二次的に発生させてしまえば、結果的に半導体チップは破棄されてしまうことになり、実質的には半導体チップの良品率が改善されないことになる。
本発明は、上記の課題を解決する。本発明は、半導体チップの良品率を顕著に向上させることができる技術を提供する。
【課題を解決するための手段】
【０００５】
本発明によって具現化される半導体チップは、複数のセルを有する半導体チップであり、各セルに設けられたゲート電極と、前記半導体チップの表面に形成されている第１ゲートパッドと、前記半導体チップの表面に形成されている第２ゲートパッドと、各セルのゲート電極を第１ゲートパッドに電気的に接続している第１ゲート配線と、各セルのゲート電極を第２ゲートパッドに電気的に接続している第２ゲート配線を備えている。そして、前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、各セルのゲート電極を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁可能なことを特徴とする。
【０００６】
この半導体チップでは、検査工程において異常なセルが検出された場合に、第１ゲート配線及び第２ゲート配線の一部を選択的に除去することによって、正常なセルのゲート電極を第２ゲートパッドから電気的に絶縁するとともに、異常なセルのゲート電極を第１ゲートパッドから電気的に絶縁することができる。第１ゲート配線や第２ゲート配線の除去は、例えばレーザや刃物工具等によって正確に行うことができる。第１ゲート配線や第２ゲート配線を除去した補修後の半導体チップは、第２ゲートパッドがグラウンド電位に接続されることによって、異常なセルの動作が禁止される。補修後の半導体チップは、正常なセルのみを動作させることによって、良品のセルと略同等の機能を発揮することができる。
この半導体チップによると、一又は複数のセルに欠陥が存在する場合でも、第１ゲート配線及び第２ゲート配線の一部を除去する加工を行うことによって、良品と略同等の機能を発揮するように補修することができる。この半導体チップによれば、従来のものと異なり、リードフレーム等への実装時において多くのゲートパッドをゲート端子又はグラウンド端子に選択的に接続する必要がない。実装時に欠陥が発生する確率が高まることもないので、半導体チップの良品率を顕著に向上させることができる。
【０００７】
上記した半導体チップでは、前記第１ゲート配線の少なくとも一部及び前記第２ゲート配線の少なくとも一部が、外部に露出していることが好ましい。
それにより、前記した第１ゲート配線や前記第２ゲート配線の一部を正確かつ容易に除去することができる。
【０００８】
上記した説明から明らかなように、本発明に係る半導体チップは、一又は複数の異常なセル検出された場合、前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、良品と略同等の機能を発揮するように補修することができる。補修後の半導体チップでは、正常なセルのゲート電極が第２ゲートパッドから電気的に絶縁されているとともに、異常なセルのゲート電極が第１ゲートパッドから電気的に絶縁されている。補修後の半導体チップは、第２ゲートパッドがグラウンド電位に接続されることによって、一又は複数のセルに欠陥が存在するにもかかわらず、良品の半導体チップと略同等の機能を発揮することができる。
【０００９】
上記した補修後の半導体チップの表面には、グラウンド電位が入力されるグラウンドパッドがさらに形成されていることが好ましい。この場合、前記第２ゲートパッドと前記グラウンドパッドが電気的に接続されていることが好ましい。
この半導体チップによれば、グラウンドパッドをリードフレーム等のグラウンド端子に接続することによって、異常なセルのゲート電極も同時にグラウンド端子に接続することができる。リードフレーム等に実装する際に、第２ゲートパッドをリードフレーム等のグラウンド端子に個別に接続する必要がない。この半導体チップは、良品の半導体チップと同じように実装され、良品の半導体チップと略同等の機能を実現することができる。
【００１０】
あるいは、上記した補修後の半導体チップの表面には、グラウンド電位が入力されるエミッタ電極がさらに形成されていることも好ましい。この場合、前記第２ゲートパッドと前記エミッタ電極が電気的に接続されていることが好ましい。
この半導体チップによれば、エミッタ電極をリードフレーム等のグラウンド端子に接続することによって、異常なセルのゲート電極も同時にグラウンド端子に接続することができる。リードフレーム等に実装する際に、第２ゲートパッドをリードフレーム等のグラウンド端子に個別に接続する必要がない。この半導体チップは、良品の半導体チップと同じように実装され、良品の半導体チップと略同等の機能を実現することができる。
【００１１】
本発明の技術は、複数のセルを有する半導体チップの製造方法にも具現化される。この製造方法は、先ず、各セルに設けられたゲート電極と、前記半製品の表面に形成されている第１ゲートパッドと、前記半製品の表面に形成されている第２ゲートパッドと、各セルのゲート電極を第１ゲートパッドに電気的に接続している第１ゲート配線と、各セルのゲート電極を第２ゲートパッドに電気的に接続している第２ゲート配線を備え、前記第１ゲート配線及び前記第２ゲート配線の一部を選択的に除去することによって、各セルのゲート電極を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁可能なことを特徴とする半導体チップの半製品を用意する工程を備える。さらに、この製造方法は、前記半製品に形成されている各セルの正常／異常を判定する工程と、前記第１ゲート配線及び前記第２ゲート配線の露出している部分を選択的に除去し、正常なセルのゲート電極は第２ゲートパッドから電気的に絶縁するとともに異常なセルのゲート電極は第１ゲートパッドから電気的に絶縁する工程を備えている。
この製造方法によれば、半製品に異常なセルが存在する場合に、良品の半導体チップと略同等の機能を発揮するように補修を行うことができる。補修された半導体チップは、従来のものと異なり、リードフレーム等への実装時において多くのゲートパッドをゲート端子又はグラウンド端子に選択的に接続する必要がない。実装時に欠陥が発生する確率が高まることもないので、半導体チップの良品率を顕著に向上させることができる。
【００１２】
上記した製造方法では、半製品を用意する工程において、外部からグラウンド電位が入力されるグラウンドパッドをさらに備える半製品を用意することが好ましい。この場合、上記した製造方法は、前記第２ゲートパッドと前記グラウンドパッドを電気的に接続する工程をさらに備えることが好ましい。
この製造方法によれば、半製品に欠陥が存在する異常なセルが含まれている場合でも、良品の半導体チップと同じように実装され、良品の半導体チップと略同等の機能を実現する半導体チップを製造することができる。
【００１３】
あるいは、半製品を用意する工程において、外部からグラウンド電位が入力されるエミッタ電極をさらに備える半製品を用意することも好ましい。この場合、上記した製造方法は、前記第２ゲートパッドと前記エミッタ電極を電気的に接続する工程をさらに備えることが好ましい。
この製造方法によっても、異常なセルの存在にかかわらず、良品の半導体チップと同じように実装され、良品の半導体チップと略同等の機能を実現する半導体チップを製造することができる。
【発明の効果】
【００１４】
本発明によって、複数のセルを有する半導体チップの良品率を顕著に向上させることができ、その製造コストを有意に低減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
最初に、本発明を実施する好適な実施形態を列記する。
（形態１）  半導体チップは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を構成するセル（単位構造）を複数有する絶縁ゲート型バイポーラトランジスタである。
（形態２）  第１ゲート配線と第２ゲート配線は、一体の回路によって構成することもできるし、互いに独立した（絶縁されている）２つの回路によって構成することもできる。
（形態３）  第２ゲートパッドとグラウンドパッドは、互いに隣接していることが好ましい。そして、第２ゲートパッドとグラウンドパッドは、補修時にボンディングワイヤによって電気的に接続されることが好ましい。
【実施例】
【００１６】
本発明の実施例について図面を参照しながら説明する。図１、図２は、本発明を実施した半導体チップ１０を示している。図１は、半導体チップ１０を上方から見た平面図である。図２は、図１中のII−II線断面図であり、半導体チップ１０の断面構造を示している。なお、図１、図２は、本実施例の半導体チップ１０の特徴を模式的に示しており、実際には半導体チップ１０はより複雑な構造を有している。
【００１７】
図２に示すように、半導体チップ１０は、シリコンを主材料とする半導体結晶２０を備えている。半導体結晶２０には、図２中の下方から順に、コレクタ層２２と、バッファ層２３と、ドリフト層２４と、ボディ層２５が形成されている。コレクタ層２２は、ｐ型の不純物を比較的に高濃度に含むｐ＋型半導体領域である。バッファ層２３は、ｎ型の不純物を比較的に高濃度に含むｎ＋型半導体領域である。ドリフト層２４は、ｎ型の不純物を比較的に低濃度に含むｎ−型半導体領域である。ボディ層２５は、ｐ型の不純物を比較的に中濃度に含むｐ型半導体領域である。半導体結晶２０の上面２０ａ側には、複数のエミッタ領域２８が形成されている。エミッタ領域２８は、ｎ型の不純物を比較的に高濃度に含むｎ＋型半導体領域であり、図２の紙面垂直方向（図１の左右方向）に伸びている。
【００１８】
半導体結晶２０の上面２０ａ側には、多結晶シリコンで形成された複数のゲート電極３０が配設されている。ゲート電極３０は、いわゆるトレンチ埋め込み型の絶縁ゲートであり、絶縁性を有するシリコン酸化膜３２を介して半導体結晶２０から絶縁されている。ゲート電極３０は、エミッタ領域２８からボディ層２５を抜けてドリフト層２４に達する位置まで伸びている。
半導体結晶２０の上面２０ａには、エミッタ領域２８とオーミック接触しているエミッタ電極４６が形成されている。また、半導体結晶２０の下面２０ｂには、コレクタ層２２とオーミック接触しているコレクタ電極４２が形成されている。
以上の構成により、半導体チップ１０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を構成する複数のセル１２ａ−１２ｆを有し、全体として絶縁ゲート型バイポーラトランジスタを構成している。
【００１９】
図１、図２に示すように、半導体結晶２０の上面２０ａには、絶縁層４４を介して、第１ゲートパッド１５と、第２ゲートパッド１６と、グラウンドパッド１８と、第１ゲート配線５０と、第２ゲート配線６０が形成されている。第１ゲートパッド１５と第２ゲートパッド１６とグラウンドパッド１８は、ボンディングパッド等と総称されるものであり、半導体チップ１０を実装するリードフレーム等の各端子と電気的に接続されるものである。第１ゲートパッド１５は、半導体チップ１０へゲート信号を入力するためのボンディングパッドである。第２ゲートパッド１６については後段にて詳細に説明するが、半導体チップ１０に異常なセルが含まれる場合、第２ゲートパッド１６はグラウンドパッド１８に電気的に接続される。グラウンドパッド１８は、半導体チップ１０へグラウンド電位（ゼロボルトの電位）を入力するためのボンディングパッドである。
【００２０】
図１に示すように、第１ゲート配線５０は、各セル１２ａ−１２ｆのゲート電極３０を、第１ゲートパッド１５に電気的に接続している。第１ゲート配線５０は、各セル１２ａ−１２ｆのゲート電極３０を、第１ゲートパッド１５に並列的に接続している。ここでいう並列的に接続するとは、各セル１２ａ−１２ｆのゲート電極３０を、他のセル１２ａ−１２ｆのゲート電極３０を介することなく接続していることを意味する。第１ゲート配線５０は、第１ゲートパッド１５に入力されたゲート信号を、各セル１２ａ−１２ｆのゲート電極３０に入力する。
第２ゲート配線６０は、各セル１２ａ−１２ｆのゲート電極３０を、第２ゲートパッド１６に電気的に接続している。第２ゲート配線６０もまた、各セル１２ａ−１２ｆのゲート電極３０を第２ゲートパッド１６に並列的に接続している。
第１ゲート配線５０と第２ゲート配線６０は一体の回路によって構成されており、第１ゲート配線５０の一部は第２ゲート配線６０によって共有されている。第１ゲート配線５０と第２ゲート配線６０を構成する一体の回路は、その一部を選択的に除去することによって、各セル１２ａ−１２ｆのゲート電極３０を第１ゲートパッド又は第２ゲートパッドから選択的に絶縁できるように構成されている。
【００２１】
以上の構成により、半導体チップ１０は、ＩＧＢＴを構成する複数のセル１２ａ−１２ｆを有し、例えばパワーデバイスのスイッチング素子等に使用することができる。
しかしながら、複数のセル１２ａ−１２ｆを有する半導体チップ１０では、その製造時において、一部のセルに構造上の欠陥が生じることがある。即ち、半導体チップ１０は、一又は複数の異常なセルを含んで製造されることがある。異常なセルを含む半導体チップ１０は、そのままでは正常な動作や機能を発揮することができない。この場合、本実施例の半導体チップ１０では、以下に説明する追加工を行うことによって、異常なセルを含んだ半導体チップ１０を良品と略同等の機能を発揮するように補修することができる。
【００２２】
図３は、補修された半導体チップ１０ａを上方から見た平面図を示している。図３は、一つのセル１２ｄ（図中の×印を付したもの）が異常なセルである場合を例示している。ここで、セル１２ｄでは、ゲート−エミッタ間の絶縁不良（耐圧不足）が生じているものとする。図３に示すように、補修された半導体チップ１０ａでは、第１ゲート配線５０と第２ゲート配線６０の一部（図中のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの８箇所）が選択的に除去されている。その結果、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆの各ゲート電極３０は、第２ゲートパッド１６から絶縁されており、第１ゲートパッド１５のみに接続されている。一方、異常なセル１２ｄのゲート電極３０は、第１ゲートパッド１５から絶縁されており、第２ゲートパッド１６のみに接続されている。そして、第２ゲートパッド１６とグラウンドパッド１８は、ボンディングワイヤ７０によって電気的に接続されている。その結果、異常なセル１２ｄのゲート電極３０は、第２ゲートパッド１６を介してグラウンドパッド１８に電気的に接続されている。
補修された半導体チップ１０ａは、良品の半導体チップ１０と同じようにリードフレーム等に実装すれば、異常なセル１２ｄのゲート電極３０にグラウンド電位が入力される。それにより、異常なセル１２ｄの動作は禁止され、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆのみが動作する。補修された半導体チップ１０ａは、若干の性能低下は生じるものの、正常に製造された半導体チップ１０と同様に実装可能であるとともに、略同等の機能を実現することができる。
【００２３】
図４は、本実施例の半導体チップ１０、１０ａの製造方法を示すフローチャートである。図４を参照しながら、半導体チップ１０、１０ａの製造方法を説明する。
先ず、ステップ２では、図５、図６に示す半導体チップ１０の半製品１０’を製造する。図５、６に示す半製品１０’は、図１、２に示す半導体チップ１０と比較して、コレクタ電極４２が未形成のものである。即ち、半製品１０’は、先に説明した半導体チップ１０と同様に半導体結晶２０を有しており、その半導体結晶２０にはコレクタ層２２とバッファ層２３とドリフト層２４とボディ層２５とエミッタ領域２８が形成されている。半導体結晶２０の上面２０ａ側には、エミッタ領域２８からボディ層２５を抜けてドリフト層２４に達するゲート電極３０が、ゲート酸化膜３２とともに複数配設されている。半導体結晶２０の上面２０ａには、エミッタ領域２８とオーミック接触しているエミッタ電極４６が形成されている。一方、半導体結晶２０の下面２０ｂには、コレクタ電極４２が未だ形成されていない。このように、半製品１０’では、コレクタ電極４２が未形成ではあるが、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を構成するセル１２ａ−１２ｆが複数形成されている。そして、半導体結晶２０の上面２０ａには、絶縁層４４を介して、第１ゲートパッド１５と、第２ゲートパッド１６と、グラウンドパッド１８と、第１ゲート配線５０と、第２ゲート配線６０が形成されている。
【００２４】
ステップＳ２において、半製品１０’を製造する具体的な方法は特に限定されない。結晶成長、イオン注入、フォトリソグラフィ等を用いて、通常に行われる手法によって製造すればよい。また、ステップＳ２においてコレクタ電極４２が未形成の半製品１０’を用意するのは、後のステップＳ６において異常なセルを特定する際にコレクタ電極４２が検査上障壁となるためである。従って、例えばコレクタ電極４２が存在しても異常なセルを特定できるのであれば、このステップＳ２で既に完成された半導体チップ１０を用意してもよい。
【００２５】
次にステップＳ４では、半製品１０’のゲート−エミッタ間の絶縁を検査し、半製品１０’の正常／異常を判定する。ステップＳ４の検査工程で正常（ＯＫ）と判定された半製品１０’は、続いてステップＳ１２の工程に進み、コレクタ電極４２の形成が行われる。それにより、図１、図２に示す正常な半導体チップ１０が完成する。一方、ステップＳ４の検査工程で異常（ＮＧ）と判定された半製品１０’は、続いてステップＳ６の工程へ進む。
ステップＳ６では、ゲート−エミッタ間が絶縁不良と判定された半製品１０’について、ゲート−エミッタ間が絶縁不良となっている異常なセルを特定する。異常なセルの特定では、例えばIR-OBIRCH (Infra Red Optical Beam Induced Resistance CHange) 法やサーモグラフィ法を用いることができる。異常なセルの特定方法は特に限定されない。
【００２６】
ステップＳ８では、図３を参照して先に説明したように、ステップＳ６で特定した異常なセルの位置に応じて、第１ゲート配線５０と第２ゲート配線６０の一部を選択的に除去する。それにより、異常なセルの各ゲート電極３０を第１ゲートパッド１５から絶縁するとともに、正常なセルの各ゲート電極３０を第２ゲートパッド１６から絶縁する。
ステップＳ１０では、例えば図３を参照して先に説明したように、第２ゲートパッド１６とグラウンドパッド１８を金等のワイヤ７０やはんだ等によって電気的に接続する。
最後に、ステップ１２では、半導体結晶２０の下面２０ａに、コレクタ電極４２を形成する。それにより、図３に示すような異常なセル１２ｄを含む半導体チップ１０ａが完成する。
【００２７】
以上、図１−図６を参照して本実施例の半導体チップ１０を説明したが、第１ゲート配線５０や第２ゲート配線６０の具体的なパターンは様々に変更することができる。図７、図８に、第１の変形例を示す。図７に示すように、この半導体チップ１１０では、２つの第１ゲートパッド１１５ａ、１１５ｂと、２つの第２ゲートパッド１１５ｂ、１１６ｂと、２つのグラウンドパッド１１８ａ、１１８ｂと、２つの第１ゲート配線１５０ａ、１５０ｂと、２つの第２ゲート配線１６０ａ、１６０ｂが形成されている。そして、一部のセル１２ａ−１２ｃは、一方の第１ゲート配線１５０ａを通じて一方の第１ゲートパッド１１５ａに接続されている。また、一部のセル１２ａ−１２ｃは、一方の第２ゲート配線１６０ａを通じて一方の第２ゲートパッド１１６ａにも接続されている。一方、残余のセル１２ｄ−１２ｆは、他方の第１ゲート配線１５０ｂを通じて他方の第１ゲートパッド１１５ｂに接続されている。また、残余のセル１２ｄ−１２ｆは、他方の第２ゲート配線１６０ｂを通じて他方の第２ゲートパッド１１６ｂにも接続されている。なお、一方の第１ゲート配線１５０ａと一方の第２ゲート配線１６０ａは一体の回路によって構成されており、他方の第１ゲート配線１５０ｂと他方の第２ゲート配線１６０ｂは一体の回路によって構成されている。
図７に例示するように、本発明を実施する半導体チップ１１０は、第１ゲートパッド１１５ａ、１１５ｂと第２ゲートパッド１１５ｂ、１１６ｂとグラウンドパッド１１８ａ、１１８ｂと第１ゲート配線１５０ａ、１５０ｂと第２ゲート配線１６０ａ、１６０ｂを複数組備えることができる。
【００２８】
図７に示す半導体チップ１１０においても、異常なセルが含まれている場合には、図８に示すように補修を行うことができる。図８は、補修された半導体チップ１１０ａを上方から見た平面図を示している。図８に示すように、補修された半導体チップ１１０ａでは、第１ゲート配線１５０ｂと第２ゲート配線１６０ｂの一部（図中のＡ、Ｂ、Ｃ、Ｄの４箇所）が選択的に除去されている。その結果、正常なセル１２ｅ、１２ｆの各ゲート電極３０は第２ゲートパッド１１６ｂから絶縁されており、第１ゲートパッド１１５ｂのみに接続されている。一方、異常なセル１２ｄのゲート電極３０は第１ゲートパッド１１５ｂから絶縁されており、第２ゲートパッド１１６ｂのみに接続されている。そして、第２ゲートパッド１１６ｂとグラウンドパッド１１８ｂは、ボンディングワイヤ１７０によって電気的に接続されている。その結果、異常なセル１２のゲート電極３０は、第２ゲートパッド１１６ｂを介してグラウンドパッド１１８ｂに電気的に接続されている。
【００２９】
図８に示す補修された半導体チップ１１０ａは、図７に示す正常な半導体チップ１１０と同じようにリードフレーム等に実装することができる。即ち、２つの第１ゲートパッド１１５ａ、１１５ｂをリードフレーム等のゲート端子に接続し、２つのグラウンドパッド１１８ａ、１１８ｂをリードフレーム等のグラウンド端子に接続すればよい。それにより、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆのゲート電極３０にはゲート信号が入力され、異常なセル１２ｄのゲート電極３０はグラウンド電位に維持される。異常なセル１２ｄは動作が禁止されることとなり、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆのみが動作する。補修された半導体チップ１１０ａは、若干の性能低下は生じるものの、正常に製造された良品の半導体チップ１１０と同様に実装可能であるとともに、略同等の機能を実現することができる。図３と図８を比較して明らかなように、この第１の変形例である半導体チップ１１０、１１０ａは、先に説明した半導体チップ１０、１０ａと比較して、第１ゲート配線１５０ｂや第２ゲート配線１６０ｂを除去する箇所が少なくなる。
【００３０】
図９、図１０に、半導体チップ１０の第２の変形例を示す。図９に示すように、この半導体チップ２１０では、第１ゲート配線２５０と第２ゲート配線２６０が、それぞれ独立して形成されている。第１ゲート配線２５０と第２ゲート配線２６０は、ゲート電極３０を介してのみ導通しており、直接的には絶縁されている。第２の変形例の半導体チップ２１０の他の構成については、図１−図３に示す半導体チップ１０と同一である。
図９に示す半導体チップ２１０では、異常なセルが含まれている場合、図１０に示すように補修を行うことができる。図１０は、補修された半導体チップ２１０ａを上方から見た平面図を示している。図１０に示すように、補修された半導体チップ２１０ａでは、第１ゲート配線２５０と第２ゲート配線２６０の一部（図中のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの７箇所）が選択的に除去されている。その結果、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆの各ゲート電極３０は、第２ゲートパッド１６から絶縁されており、第１ゲートパッド１５のみに接続されている。一方、異常なセル１２ｄのゲート電極３０は、第１ゲートパッド１５から絶縁されており、第２ゲートパッド１６のみに接続されている。また、第２ゲートパッド１６とグラウンドパッド１８は、ボンディングワイヤ７０によって電気的に接続されている。その結果、異常なセル１２ｄのゲート電極３０は、第２ゲートパッド１６を介してグラウンドパッド１８に電気的に接続されている。
【００３１】
図１０に示す補修された半導体チップ２１０ａは、図９に示す正常な半導体チップ２１０と同じようにリードフレーム等に実装することができる。このとき、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆのゲート電極３０にはゲート信号が入力され、異常なセル１２ｄのゲート電極３０はグラウンド電位に接続される。それにより、異常なセル１２ｄはその動作が完全に禁止され、正常なセル１２ａ−１２ｃ、１２ｅ、１２ｆのみが機能する。補修された半導体チップ２１０ａは、若干の性能低下は生じるものの、正常に製造された良品の半導体チップ２１０と同様に実装可能であるとともに、略同等の機能を実現することができる。
【００３２】
上記した補修後の半導体チップ１０ａ、１１０ａ、２１０ａでは、第２ゲートパッド１６が必ずしもグラウンドパッド１８に接続されている必要はない。半導体チップ１０ａ、１１０ａ、２１０ａをリードフレーム等に実装する際に、グラウンドパッド１８をリードフレーム等のグラウンド端子に接続すれば、補修後の半導体チップ１０ａ、１１０ａ、２１０ａは良品と略同等の機能を発揮することができる。あるいは、実際の動作時においてエミッタ電極４６がグラウンド電位に接続される場合には、図１１に示すように、第２ゲートパッド１６をボンディングワイヤ７０によってエミッタ電極４６に接続しておいてもよい。なお、第２ゲートパッド１６の位置は、図１１に示す位置に限られず、例えばエミッタ電極４６の近傍に形成するとよい。いずれにしても、異常なセル１２ｄのゲート電極３０はグラウンド電位に接続され、異常なセル１２ｄの動作を禁止することができる。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３４】
【図１】半導体チップの平面図。
【図２】半導体チップの断面図。
【図３】補修された半導体チップの平面図。
【図４】半導体チップの製造方法を示すフローチャート。
【図５】半導体チップの半製品の平面図。
【図６】半導体チップの半製品の断面図。
【図７】第１変形例の半導体チップの平面図。
【図８】補修された第１変形例の形態の半導体チップの平面図。
【図９】第２変形例の半導体チップの平面図。
【図１０】補修された第２変形例の半導体チップの平面図。
【図１１】第２ゲートパッドとエミッタ電極を接続した補修例を示す平面図。
【符号の説明】
【００３５】
１０、１１０、２１０：半導体チップ
１２ａ−１２ｆ：セル（単位構造）
１５、１１５ａ、１１５ｂ：第１ゲートパッド
１６、１１６ａ、１１６ｂ：第２ゲートパッド
１８：グラウンドパッド
２０：半導体結晶
２２：コレクタ層
２３：バッファ層
２４：ドリフト層
２５：ボディ層
２８：エミッタ領域
３０：ゲート電極
３２：ゲート絶縁膜
４２：コレクタ電極
４４：絶縁層
４６：エミッタ電極
５０、１５０ａ、１５０ｂ、１５０：第１ゲート配線
６０、１６０ａ、１６０ｂ：２５０：第２ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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