(57)【要約】【課題】所定の位相のタイミング信号と周期信号に同期した再生クロックとを精度よく切り替える。【解決手段】タイミング信号及び再生クロックを出力する電気回路であって、基準信号を遅延するディレイ回路と、タイミング信号を出力する場合に、遅延した基準信号に同期した発振信号をオフセット遅延量で遅延して出力し、再生クロックを出力する場合に発振信号に対する遅延量をオフセット遅延量を基準としてトラッキング範囲で変化させることにより、発振信号を周期信号に同期させて出力するＰＬＬ部と、システムタイミングをクロック信号の周期の整数倍の粗成分と周期未満の精成分とに分離する遅延量分離部と、負方向のトラッキング範囲が精成分より大きい場合に、クロック信号の周期の整数倍である調整遅延量を、粗成分から減算してディレイ回路の遅延量とし、精成分に調整遅延量を加算してオフセット遅延量とする遅延設定部とを備える電気回路を提供する。【選択図】図２
2008028628.tif 000002
【特許請求の範囲】
【請求項１】
所定のシステムタイミングに応じた位相のタイミング信号を出力する機能と、与えられる周期信号に同期した再生クロックを出力する機能とを備える電気回路であって、
与えられる基準信号を、与えられるクロック信号の周期の整数倍の遅延量であり、且つ前記システムタイミングに応じた遅延量で遅延して出力するカウンタディレイ回路と、
前記カウンタディレイ回路が遅延した前記基準信号に同期した発振信号を生成し、前記タイミング信号を出力する場合に、前記発振信号を前記システムタイミングに応じたオフセット遅延量で遅延して出力し、前記再生クロックを出力する場合に、前記発振信号に対する遅延量を、前記オフセット遅延量を基準として、予め設定されるトラッキング範囲で変化させることにより、前記発振信号を前記周期信号に同期させて出力するＰＬＬ部と、
前記システムタイミングに応じて前記基準信号を遅延させるべき遅延量を、前記クロック信号の周期の整数倍の粗成分と、前記クロック信号の周期未満の精成分とに分離する遅延量分離部と、
負方向の前記トラッキング範囲が、前記精成分より大きい場合に、前記負方向の前記トラッキング範囲の大きさと、前記精成分の大きさとの差分を算出する差分算出部と、
負方向の前記トラッキング範囲が、前記精成分より大きい場合に、前記差分算出部が算出する差分以上であり、且つ前記クロック信号の周期の整数倍である調整遅延量を、前記粗成分から減算して前記カウンタディレイ回路の遅延量として設定し、前記精成分に前記調整遅延量を加算して前記ＰＬＬ部の前記オフセット遅延量として設定する遅延設定部と
を備える電気回路。
【請求項２】
前記ＰＬＬ部における遅延分解能は、前記カウンタディレイ回路における遅延分解能より小さい
請求項１に記載の電気回路。
【請求項３】
前記遅延設定部は、前記負方向の前記トラッキング範囲が、前記精成分以下である場合に、前記粗成分を前記カウンタディレイ回路の遅延量として設定し、前記精成分を前記ＰＬＬ部の前記オフセット遅延量として設定する
請求項２に記載の電気回路。
【請求項４】
前記遅延設定部は、負方向の前記トラッキング範囲が、前記精成分より大きい場合に、前記差分算出部が算出する差分以上であり、且つ前記クロック信号の周期の整数倍である遅延量のうち最小の遅延量を前記調整遅延量として算出する
請求項２に記載の電気回路。
【請求項５】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに試験信号を入力する信号入力部と、
所定のシステムタイミングを基準として生成されるタイミング信号に応じて前記被試験デバイスの出力信号のレベルを測定する機能と、前記出力信号に同期した再生クロックを生成し、前記再生クロックに応じて前記出力信号のレベルを測定する機能とを有する測定部と、
前記測定部における測定結果に基づいて前記被試験デバイスの良否を判定する判定部と
を備え、
前記測定部は、
前記タイミング信号又は前記再生クロックのいずれかを出力する電気回路と、
前記電気回路が出力する前記タイミング信号又は前記再生クロックに応じて、前記出力信号のレベルを検出するタイミング比較器と
を有し、
前記電気回路は、
与えられる基準信号を、与えられるクロック信号の周期の整数倍の遅延量であり、且つ前記システムタイミングに応じた遅延量で遅延して出力するカウンタディレイ回路と、
前記カウンタディレイ回路が遅延した前記基準信号に同期した発振信号を生成し、前記タイミング信号を出力する場合に、前記発振信号を前記システムタイミングに応じたオフセット遅延量で遅延して出力し、前記再生クロックを出力する場合に、前記発振信号に対する遅延量を、前記オフセット遅延量を基準として、予め設定されるトラッキング範囲で変化させることにより、前記発振信号を前記周期信号に同期させて出力するＰＬＬ部と、
前記システムタイミングに応じて前記基準信号を遅延させるべき遅延量を、前記クロック信号の周期の整数倍の粗成分と、前記クロック信号の周期未満の精成分とに分離する遅延量分離部と、
負方向の前記トラッキング範囲が、前記精成分より大きい場合に、前記負方向の前記トラッキング範囲の大きさと、前記精成分の大きさとの差分を算出する差分算出部と、
負方向の前記トラッキング範囲が、前記精成分より大きい場合に、前記差分算出部が算出する差分以上であり、且つ前記クロック信号の周期の整数倍である調整遅延量を、前記粗成分から減算して前記カウンタディレイ回路の遅延量として設定し、前記精成分に前記調整遅延量を加算して前記ＰＬＬ部の前記オフセット遅延量として設定する遅延設定部と
を含む試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路および試験装置に関する。特に本発明は、与えられる周期信号に同期した再生クロックを出力する電気回路および被試験デバイスから出力された出力信号を再生した再生クロックを用いて当該被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
試験装置は、被試験デバイスから出力された出力信号をタイミング比較器により取り込み、取り込んだ信号の良否を判定する。入力信号の印加に応じて出力信号を出力するデバイスを試験する場合、試験装置は、基準信号をシステムタイミングに応じた時間分遅延したタイミングで、出力信号を取り込む。なお、システムタイミングとは、ある試験信号の発生命令が出力されてから、当該試験信号が試験装置から現実に出力されるまでの時間であり、試験装置による試験信号を生成するための処理遅延および配線の遅延量等により定まる。
【０００３】
また、クロックが埋め込まれた信号を出力するデバイスを試験する場合、試験装置は、出力信号から再生した再生クロックのタイミングで、出力信号を取り込む（例えば、特許文献１参照。）。この場合、試験装置は、再生クロックをシステムタイミングに応じた時間分遅延しなくても、出力信号を取り込むことができる。
【０００４】
【特許文献１】特開２００５−２８５１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、同一の被試験デバイスから出力された、クロックが埋め込まれていない出力信号およびクロックが埋め込まれた出力信号を切り替えて取り込む場合、従来の試験装置は、切り替え前後で取り込みタイミングが大きくずれる可能性があり、精度よく切り替えることが困難であった。
【０００６】
そこで本発明は、上記の課題を解決することのできる電気回路及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１形態においては、所定のシステムタイミングに応じた位相のタイミング信号を出力する機能と、与えられる周期信号に同期した再生クロックを出力する機能とを備える電気回路であって、与えられる基準信号を、与えられるクロック信号の周期の整数倍の遅延量であり、且つシステムタイミングに応じた遅延量で遅延して出力するカウンタディレイ回路と、カウンタディレイ回路が遅延した基準信号に同期した発振信号を生成し、タイミング信号を出力する場合に、発振信号をシステムタイミングに応じたオフセット遅延量で遅延して出力し、再生クロックを出力する場合に、発振信号に対する遅延量を、オフセット遅延量を基準として、予め設定されるトラッキング範囲で変化させることにより、発振信号を周期信号に同期させて出力するＰＬＬ部と、システムタイミングに応じて基準信号を遅延させるべき遅延量を、クロック信号の周期の整数倍の粗成分と、クロック信号の周期未満の精成分とに分離する遅延量分離部と、負方向のトラッキング範囲が、精成分より大きい場合に、負方向のトラッキング範囲の大きさと、精成分の大きさとの差分を算出する差分算出部と、負方向のトラッキング範囲が、精成分より大きい場合に、差分算出部が算出する差分以上であり、且つクロック信号の周期の整数倍である調整遅延量を、粗成分から減算してカウンタディレイ回路の遅延量として設定し、精成分に調整遅延量を加算してＰＬＬ部のオフセット遅延量として設定する遅延設定部とを備える電気回路を提供する。
【０００８】
ＰＬＬ部における遅延分解能は、カウンタディレイ回路における遅延分解能より小さくてよい。遅延設定部は、負方向のトラッキング範囲が、精成分以下である場合に、粗成分をカウンタディレイ回路の遅延量として設定し、精成分をＰＬＬ部のオフセット遅延量として設定してよい。遅延設定部は、負方向のトラッキング範囲が、精成分より大きい場合に、差分算出部が算出する差分以上であり、且つクロック信号の周期の整数倍である遅延量のうち最小の遅延量を調整遅延量として算出してよい。
【０００９】
本発明の第２形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに試験信号を入力する信号入力部と、所定のシステムタイミングを基準として生成されるタイミング信号に応じて被試験デバイスの出力信号のレベルを測定する機能と、出力信号に同期した再生クロックを生成し、再生クロックに応じて出力信号のレベルを測定する機能とを有する測定部と、測定部における測定結果に基づいて被試験デバイスの良否を判定する判定部とを備え、測定部は、タイミング信号又は再生クロックのいずれかを出力する電気回路と、電気回路が出力するタイミング信号又は再生クロックに応じて、出力信号のレベルを検出するタイミング比較器とを有し、電気回路は、与えられる基準信号を、与えられるクロック信号の周期の整数倍の遅延量であり、且つシステムタイミングに応じた遅延量で遅延して出力するカウンタディレイ回路と、カウンタディレイ回路が遅延した基準信号に同期した発振信号を生成し、タイミング信号を出力する場合に、発振信号をシステムタイミングに応じたオフセット遅延量で遅延して出力し、再生クロックを出力する場合に、発振信号に対する遅延量を、オフセット遅延量を基準として、予め設定されるトラッキング範囲で変化させることにより、発振信号を周期信号に同期させて出力するＰＬＬ部と、システムタイミングに応じて基準信号を遅延させるべき遅延量を、クロック信号の周期の整数倍の粗成分と、クロック信号の周期未満の精成分とに分離する遅延量分離部と、負方向のトラッキング範囲が、精成分より大きい場合に、負方向のトラッキング範囲の大きさと、精成分の大きさとの差分を算出する差分算出部と、負方向のトラッキング範囲が、精成分より大きい場合に、差分算出部が算出する差分以上であり、且つクロック信号の周期の整数倍である調整遅延量を、粗成分から減算してカウンタディレイ回路の遅延量として設定し、精成分に調整遅延量を加算してＰＬＬ部のオフセット遅延量として設定する遅延設定部とを含む試験装置を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１１】
本発明によれば、所定のシステムタイミングに応じた位相のタイミング信号を出力する機能と、与えられる周期信号に同期した再生クロックを出力する機能とを精度よく切り替えることができる。また、本発明によれば、所定のシステムタイミングに応じた位相のタイミング信号を出力する機能と、出力信号に同期した再生クロックを出力する機能とを精度よく切り替えて、被試験デバイスを精度よく試験することができる。
【発明を実施するための最良の形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。試験装置１０は、被試験デバイス１００から出力された出力信号を取り込み、取り込んだ信号の良否を判定することにより、被試験デバイス１００を試験する。さらに、試験装置１０は、クロックが埋め込まれておらず試験信号に応じて出力される出力信号と、クロックが埋め込まれた周期信号としての出力信号とを切り替えて、被試験デバイス１００の同一のピンから取り込むことができる。
【００１４】
試験装置１０は、クロック信号発生部１２と、パターン発生部１４と、少なくとも１つの信号入力部１６と、基準信号発生部１８と、少なくとも１つの測定部２０と、判定部２２とを備える。クロック信号発生部１２は、当該試験装置１０の動作クロックであるクロック信号を出力する。パターン発生部１４は、試験信号として被試験デバイス１００に供給すべき波形パターンを発生する。信号入力部１６のそれぞれは、被試験デバイス１００における入力ピンに対応して設けられる。そして、信号入力部１６のそれぞれは、パターン発生部１４により発生された試験パターンに応じた試験信号を生成して、被試験デバイス１００に試験信号を入力する。信号入力部１６のそれぞれは、クロック信号発生部１２から発生されたクロック信号に基づき動作する。
【００１５】
基準信号発生部１８は、被試験デバイス１００から出力された出力信号を取り込むべきタイミングを示す基準信号を出力する。測定部２０のそれぞれは、被試験デバイス１００における出力ピンに対応して設けられる。そして、測定部２０のそれぞれは、所定のシステムタイミングを基準として生成されるタイミング信号に応じて被試験デバイス１００の出力信号のレベルを測定する機能と、出力信号に同期した再生クロックを生成し、再生クロックに応じて出力信号のレベルを測定する機能とを有する。
【００１６】
測定部２０は、被試験デバイス１００から出力されたクロックが埋め込まれていない出力信号の良否を判定する場合、所定のシステムタイミングを基準として生成されるタイミング信号に応じて被試験デバイス１００の出力信号のレベルを測定する。また、測定部２０は、被試験デバイス１００から出力されたクロックが埋め込まれた出力信号の良否を判定する場合、当該出力信号に同期した再生クロックを生成し、再生クロックに応じて出力信号のレベルを測定する。さらに、測定部２０のそれぞれは、クロック信号発生部１２から発生されたクロック信号および基準信号発生部１８から出力された基準信号に基づき動作する。判定部２２は、測定部２０のそれぞれにおける測定結果に基づいて被試験デバイス１００の良否を判定する。
【００１７】
図２は、本実施形態に係る測定部２０の構成を被試験デバイス１００とともに示す。測定部２０は、レベル比較器２６と、タイミング比較器２８と、電気回路３０とを有する。レベル比較器２６は、被試験デバイス１００から出力された出力信号を予め定められた閾値レベルでデジタル化する。タイミング比較器２８は、電気回路３０が出力するタイミング信号又は再生クロックに応じて、出力信号のレベルを検出する。すなわち、タイミング比較器２８は、タイミング信号又は再生クロックのタイミングにおいてレベル比較器２６によりデジタル化された出力信号を取り込む。そして、タイミング比較器２８は、取り込んだデジタル化された出力信号を後段の判定部２２に送出する。
【００１８】
電気回路３０は、タイミング信号又は再生クロックのいずれかを出力する。電気回路３０は、クロックが埋め込まれていない出力信号の良否を判定する場合、所定のシステムタイミングに応じた位相のタイミング信号を出力し、クロックが埋め込まれた出力信号の良否を判定する場合、当該出力信号に同期した再生クロックを出力する。
【００１９】
電気回路３０は、カウンタディレイ回路３２と、可変遅延回路３４と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）部３６と、制御部３８とを含む。
【００２０】
カウンタディレイ回路３２は、与えられる基準信号を、与えられるクロック信号の周期の整数倍の遅延量であり、且つシステムタイミングに応じた遅延量で遅延して出力する。可変遅延回路３４は、再生クロックを予め定められた遅延量分遅延する。可変遅延回路３４は、一例として、被試験デバイス１００から出力された出力信号がタイミング比較器２８に入力するまでの伝搬遅延時間に応じた遅延量分、再生クロックを遅延してよい。
【００２１】
ＰＬＬ部３６は、カウンタディレイ回路３２が遅延した基準信号に同期した発振信号を生成する。そして、ＰＬＬ部３６は、タイミング信号を出力する場合（すなわち、クロックが埋め込まれていない出力信号の良否を判定する場合）には、当該発振信号をシステムタイミングに応じたオフセット遅延量で遅延して出力する。また、ＰＬＬ部３６は、再生クロックを出力する場合（すなわち、クロックが埋め込まれた出力信号の良否を判定する場合）には、発振信号に対する遅延量を、オフセット遅延量を基準として、予め設定されるトラッキング範囲で変化させることにより、発振信号を出力信号に同期させて出力する。
【００２２】
なお、ＰＬＬ部３６における遅延分解能は、カウンタディレイ回路３２における遅延分解能より小さい。すなわち、ＰＬＬ部３６は、クロック信号の周期未満の精度で、基準信号に対する発振信号の遅延量を変化させることができる。
【００２３】
ＰＬＬ部３６は、一例として、ＰＬＬ回路４２と、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路４４とを有してよい。ＰＬＬ回路４２は、基準信号の周波数の所定数倍の周波数であり、カウンタディレイ回路３２により遅延された基準信号の位相からＣＤＲ回路４４により与えられる遅延量分遅延した位相の発振信号を出力する。
【００２４】
ＣＤＲ回路４４は、ＰＬＬ回路４２がタイミング信号として発振信号を出力する場合には、システムタイミングに応じて予め定められたオフセット遅延量を、ＰＬＬ回路４２に対して与える。ＣＤＲ回路４４は、ＰＬＬ回路４２が再生クロックとして発振信号を出力する場合には、被試験デバイス１００から出力信号に埋め込まれているクロックと基準信号との位相差に応じた遅延量を、ＰＬＬ回路４２に対して与える。ＣＤＲ回路４４は、一例として、可変遅延回路３４により遅延された再生クロックと出力信号との位相差を累積することにより、出力信号と基準信号との位相差に応じた遅延量を算出してよい。この場合において、ＣＤＲ回路４４は、システムタイミングに応じて予め定められたオフセット遅延量を、ＰＬＬ回路４２に与える初期の遅延量としてよい。
【００２５】
制御部３８は、カウンタディレイ回路３２に対してクロック信号の周期の整数倍の精度で表された遅延量を設定し、さらに、ＰＬＬ部３６に対してクロック信号の周期未満の精度で表されたオフセット遅延量を設定する。より詳しくは、制御部３８は、システムタイミング入力部５２と、トラッキング範囲入力部５４と、遅延量分離部５６と、差分算出部５８と、遅延設定部６０とを含む。システムタイミング入力部５２は、例えばキャリブレーション時に予め測定されたシステムタイミングを入力する。そして、システムタイミング入力部５２は、システムタイミングに応じて基準信号を遅延させる遅延量を算出する。
【００２６】
トラッキング範囲入力部５４は、利用者等により設定されるトラッキング範囲を入力する。トラッキング範囲は、ＰＬＬ部３６が再生クロックを出力する場合（すなわち、クロックが埋め込まれた出力信号の良否を判定する場合）、ＰＬＬ部３６が再生クロックの位相を変化させる範囲である。トラッキング範囲は、基準位相から正方向（位相が進む方向）のトラッキング範囲と、基準位相から負方向（位相が遅れる方向）のトラッキング範囲とがそれぞれ設定される。トラッキング範囲入力部５４は、入力したトラッキング範囲内で再生クロックの位相を変化させるべく、ＰＬＬ部３６の動作範囲を設定する。トラッキング範囲入力部５４は、一例として、入力したトラッキング範囲に応じて、ＣＤＲ回路４４から出力される遅延量の変化可能範囲を調整してよい。
【００２７】
遅延量分離部５６は、システムタイミングに応じて基準信号を遅延させるべき遅延量を、クロック信号の周期の整数倍の粗成分と、クロック信号の周期未満の精成分とに分離する。差分算出部５８は、負方向のトラッキング範囲が、精成分より大きい場合に、負方向のトラッキング範囲の大きさと、精成分の大きさとの差分を算出する。
【００２８】
遅延設定部６０は、負方向のトラッキング範囲が、精成分より大きい場合に、差分算出部５８が算出する差分以上であり、且つクロック信号の周期の整数倍である調整遅延量を、粗成分から減算してカウンタディレイ回路３２の遅延量として設定する。さらに、遅延設定部６０は、負方向のトラッキング範囲が、精成分より大きい場合に、精成分に調整遅延量を加算してＰＬＬ部３６のオフセット遅延量として設定する。ここで、負方向のトラッキング範囲が、精成分より大きい場合において、遅延設定部６０は、一例として、差分算出部５８が算出する差分以上であり、且つクロック信号の周期の整数倍である遅延量のうち最小の遅延量を調整遅延量として算出し、当該調整遅延量を粗成分から減算してカウンタディレイ回路３２の遅延量として設定してよい。また、遅延設定部６０は、負方向のトラッキング範囲が、精成分以下である場合に、粗成分をカウンタディレイ回路３２の遅延量として設定する。さらに、遅延設定部６０は、負方向のトラッキング範囲が、精成分以下である場合に、精成分をＰＬＬ部３６のオフセット遅延量として設定する。
【００２９】
図３は、本実施形態に係るＰＬＬ回路４２およびＣＤＲ回路４４の構成の一例を、可変遅延回路３４とともに示す。ＰＬＬ回路４２は、一例として、第１位相比較器６１と、第１加算器６２と、ＬＰＦ６３と、ＶＣＯ６４と、１／Ｎ１分周器６５と、１／Ｎ２分周器６６とを有し、基準信号の整数倍の周波数の発振信号（タイミング信号または再生クロック）を発生してよい。
【００３０】
第１位相比較器６１は、基準信号発生部１８から出力された基準信号と、１／Ｎ２分周器６６から出力される信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。第１加算器６２は、第１位相比較器６１の出力信号の電圧にＣＤＲ回路４４から出力された制御信号を加算する。ＬＰＦ６３は、第１加算器６２から出力された電圧を平滑した制御電圧を出力する。ＶＣＯ６４は、ＬＰＦ６３から出力された制御電圧に応じた周波数の信号を出力する。１／Ｎ１分周器６５は、ＶＣＯ６４により出力された信号を１／Ｎ１（Ｎ１は整数。）に分周する。
【００３１】
１／Ｎ２分周器６６は、１／Ｎ１分周器６５により出力された信号を１／Ｎ２（Ｎ２は整数。）に分周する。そして、ＰＬＬ回路４２は、１／Ｎ１分周器６５から出力する信号を、発振信号として出力する。このような構成のＰＬＬ回路４２によれば、基準信号とＣＤＲ回路４４から出力された制御信号の電圧値に応じた位相だけ遅延した関係にあり、基準信号の周波数をＮ２倍した周波数の発振信号を出力することができる。
【００３２】
ＣＤＲ回路４４は、一例として、第２位相比較器７１と、カウンタ７２と、オフセット遅延量記憶部７３と、第２加算器７４と、切替部７５と、ＤＡ変換回路７６とを有し、ＰＬＬ回路４２に対して与える遅延量に応じた電圧値の制御信号を出力する。
【００３３】
第２位相比較器７１は、可変遅延回路３４により遅延された発振信号と、出力信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。カウンタ７２は、第２位相比較器７１の出力信号に応じてアップカウント動作あるいはダウンカウント動作を行う。カウンタ７２は、一例として、第２位相比較器７１の出力信号がハイレベルの場合に、アップカウント動作をし、第２位相比較器７１の出力信号がローレベルの場合に、ダウンカウント動作をする。これにより、カウンタ７２は、可変遅延回路３４により遅延された発振信号と出力信号との位相差に応じたデジタル値を累積して出力することができる。
【００３４】
オフセット遅延量記憶部７３は、遅延設定部６０により設定されたオフセット遅延量を記憶する。第２加算器７４は、オフセット遅延量記憶部７３に記憶されたオフセット遅延量と、カウンタ７２から出力されたカウント値とを加算する。切替部７５は、クロックが埋め込まれていない出力信号の良否を判定する場合には、オフセット遅延量記憶部７３に記憶されたオフセット遅延量を選択し、クロックが埋め込まれた出力信号の良否を判定する場合には、第２加算器７４により加算された値を選択する。
【００３５】
ＤＡ変換回路７６は、切替部７５により選択された値に応じた電圧値の制御信号を出力する。すなわち、ＤＡ変換回路７６は、クロックが埋め込まれていない出力信号の良否を判定する場合には、オフセット遅延量に応じた電圧値の制御信号を出力する。また、ＤＡ変換回路７６は、クロックが埋め込まれた出力信号の良否を判定する場合には、カウンタ７２のカウント値とオフセット遅延量とを加算した値に応じた電圧値の制御信号を出力する。
【００３６】
このようなＣＤＲ回路４４によれば、クロックが埋め込まれていない出力信号の良否を判定する場合には、オフセット遅延量分、基準信号から遅延した位相を有するタイミング信号を出力することができる。また、このようなＣＤＲ回路４４によれば、クロックが埋め込まれた出力信号の良否を判定する場合には、出力信号と基準信号との位相差分、当該基準信号から遅延した位相を有する再生クロックを出力することができる。すなわち、このようなＣＤＲ回路４４によれば、クロックが埋め込まれた出力信号の良否を判定する場合には、出力信号に同期した再生クロックを出力することができる。さらに、このようなＣＤＲ回路４４によれば、クロックが埋め込まれた出力信号の良否を判定する場合において、カウンタ７２から出力されたカウント値にオフセット遅延量を加算した値に応じて基準信号を遅延しているので、再生クロックの位相を、オフセット遅延量に応じた位相を中心として負方向および正方向に調整することができる。
【００３７】
図４（Ａ）はスタートタイミングを示し、図４（Ｂ）はクロック信号の一例を示し、図４（Ｃ）は試験信号の一例を示し、図４（Ｄ）は、システムタイミングＳのクロック信号の周期の整数倍の成分ＳＮの一例を示し、図４（Ｅ）は、システムタイミングＳのクロック信号の周期未満の成分ＳＦの一例を示す。
【００３８】
試験装置１０は、キャリブレーション時において、システムタイミングＳを測定する。システムタイミングＳは、当該試験装置１０が動作を開始したタイミング（スタートタイミング）を基準時刻とした場合における、被試験デバイス１００に対して試験信号の印加が開始される時刻である。すなわち、システムタイミングＳは、ある試験信号の発生命令が出力されてから、当該試験信号が当該試験装置１０から現実に出力されるまでの遅延時間を表し、当該試験装置１０における試験信号を生成するための処理遅延および配線の遅延量等により定まる。
【００３９】
試験装置１０は、システムタイミングＳを、クロック信号の周期ＴＣＬＫ未満の精度で測定する。システムタイミング入力部５２は、測定されたシステムタイミングＳを入力する。そして、遅延量分離部５６は、システムタイミングＳを、クロック信号の周期ＴＣＬＫの整数倍の成分（粗成分ＳＮ）と、クロック信号の周期ＴＣＬＫ未満の成分（精成分ＳＦ）とに分離する。
【００４０】
図５（Ａ）は、スタートタイミングを示し、図５（Ｂ）は、システムタイミングＳの一例を示す。図５（Ｃ）は、負方向のトラッキング範囲ＴＲＮがシステムタイミングＳのクロック信号の周期ＴＣＬＫ未満の成分（精成分ＳＦ）以下である場合における、トラッキング範囲の一例を示し、図５（Ｄ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦ以下である場合のカウンタディレイ回路３２による遅延量（カウンタ遅延量ＤＮ）の一例を示し、図５（Ｅ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦ以下である場合のＰＬＬ部３６のオフセット遅延量ＤＦの一例を示し、図５（Ｆ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦ以下である場合のＰＬＬ部３６の遅延量調整可能範囲の一例を示す。図５（Ｇ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦより大きい場合における、トラッキング範囲の一例を示し、図５（Ｈ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦより大きい場合のカウンタディレイ回路３２による遅延量（カウンタ遅延量ＤＮ）の一例を示し、図５（Ｉ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦより大きい場合のＰＬＬ部３６のオフセット遅延量ＤＦの一例を示し、図５（Ｊ）は、負方向のトラッキング範囲ＴＲＮが精成分ＳＦより大きい場合のＰＬＬ部３６の遅延量調整可能範囲の一例を示す。
【００４１】
被試験デバイス１００の試験時において、クロックが埋め込まれていない出力信号の良否を判定する場合、遅延設定部６０は、カウンタディレイ回路３２のカウンタ遅延量ＤＮとしてシステムタイミングＳにおけるクロック信号の周期ＴＣＬＫの整数倍の成分（粗成分ＳＮ）を設定し、ＰＬＬ部３６のオフセット遅延量ＤＦとしてシステムタイミングＳにおけるクロック信号の周期ＴＣＬＫ未満の成分（精成分ＳＦ）を設定する。遅延設定部６０は、一例として、下記式（１）に示すように表される粗成分ＳＮを、カウンタディレイ回路３２のカウンタ遅延量ＤＮとして設定し、下記式（２）に示すように表される精成分ＳＦを、ＰＬＬ部３６のオフセット遅延量ＤＦとして設定してよい。
【００４２】
ＤＮ＝ＳＮ＝（Ｓ／ＴＣＬＫ）×ＴＣＬＫ    …（１）
ＤＦ＝ＳＦ＝（Ｓ  ｍｏｄ  ＴＣＬＫ）    …（２）
なお、（Ｓ／ＴＣＬＫ）は、ＳをＴＣＬＫにより除算したときの商を表す。また、（Ｓ  ｍｏｄ  ＴＣＬＫ）は、ＳをＴＣＬＫにより除算したときの余りを表す。以下の式においても同様である。
【００４３】
このような遅延量が設定されたカウンタディレイ回路３２は、入力した基準信号を粗成分ＳＮ分遅延する。そして、このようなオフセット遅延量が設定されたＰＬＬ部３６は、カウンタディレイ回路３２により遅延された基準信号を更に精成分ＳＦ分遅延した位相を有するタイミング信号を、発生する。この結果、ＰＬＬ部３６は、基準信号をシステムタイミングＳ分遅延したタイミング信号を出力することができる。従って、試験装置１０によれば、システムタイミングＳ分遅延した試験信号に応じて被試験デバイス１００から発生された出力信号と、当該出力信号を取り込むタイミング信号との遅延量を一致させることができる。これによって、試験装置１０によれば、被試験デバイス１００から発生された出力信号を正しいタイミングで取り込んで良否判定することができる。
【００４４】
また、被試験デバイス１００の試験時において、クロックが埋め込まれた出力信号の良否を判定する場合、トラッキング範囲入力部５４は、被試験デバイス１００の試験に先立って、利用者等により設定されたトラッキング範囲を入力する。トラッキング範囲入力部５４は、トラッキング範囲における基準点より負方向（位相が遅れる方向）の範囲（負方向のトラッキング範囲ＴＲＮ）から、精成分ＳＦを減算した結果（差分ＤＥ）を算出する。トラッキング範囲入力部５４は、一例として、下式（３）に示すように、差分ＤＥを算出してよい。
【００４５】
ＤＥ＝ＴＲＮ  −  （Ｓ  ｍｏｄ  ＴＣＬＫ）  …（３）
【００４６】
そして、遅延設定部６０は、図５（Ｃ）に示すような差分ＤＥが０以下（ＤＥ≦０）である場合（すなわち、負方向のトラッキング範囲ＴＲＮが精成分ＳＦ以下である場合）と、図５（Ｇ）に示すような差分ＤＥが０より大きい（ＤＥ＞０）場合（すなわち、負方向のトラッキング範囲ＴＲＮが精成分ＳＦより大きい場合）とで、カウンタディレイ回路３２およびＰＬＬ部３６に設定する遅延量を切り替える。
【００４７】
差分ＤＥが０以下（ＤＥ≦０）である場合、遅延設定部６０は、図５（Ｄ）に示すように粗成分ＳＮをカウンタディレイ回路３２のカウンタ遅延量ＤＮとして設定し、図５（Ｅ）に示すように精成分ＳＦをＰＬＬ部３６のオフセット遅延量ＤＦとして設定する。遅延設定部６０は、一例として、式（１）に示す粗成分ＳＮをカウンタディレイ回路３２のカウンタ遅延量ＤＮとして設定し、式（２）に示す精成分ＳＦをＰＬＬ部３６のオフセット遅延量ＤＦとして設定してよい。
【００４８】
また、差分ＤＥが０より大きい（ＤＥ＞０）場合、遅延設定部６０は、図５（Ｈ）に示すように、差分ＤＥ以上であり且つクロック信号の周期ＴＣＬＫの整数倍である調整遅延量ＤＲを、粗成分ＳＮから減算してカウンタディレイ回路３２の遅延量ＤＮとして設定する。さらに、遅延設定部６０は、図５（Ｉ）に示すように、精成分ＳＦに調整遅延量ＤＲを加算してＰＬＬ部３６のオフセット遅延量ＤＦとして設定する。
【００４９】
遅延設定部６０は、一例として、下記式（４）に示すように調整遅延量ＤＲを算出してよい。
ＤＲ＝（Ｘ＋（ＤＥ／ＴＣＬＫ））×ＴＣＬＫ  …（４）
なお、Ｘは、１以上の整数である。（ＤＥ／ＴＣＬＫ）は、ＤＥをＴＣＬＫで除算したときの商を表す。
【００５０】
そして、遅延設定部６０は、一例として、式（５）に示す値をカウンタディレイ回路３２のカウンタ遅延量ＤＮとして設定し、式（６）に示す値をＰＬＬ部３６のオフセット遅延量ＤＦとして設定してよい。
ＤＮ＝（Ｓ／ＴＣＬＫ）×ＴＣＬＫ  −  ＤＲ  …（５）
ＤＦ＝（Ｓ  ｍｏｄ  ＴＣＬＫ） ＋  ＤＲ  …（６）
【００５１】
以上のように遅延量が設定されたＰＬＬ部３６によれば、クロックが埋め込まれた出力信号の良否を判定する場合における、再生クロックを出力信号に同期させるためのＰＬＬ動作の開始時において、基準信号の位相に対する再生クロックの位相を、システムタイミングＳとすることができる。
【００５２】
さらに、このように遅延量が設定された場合、ＰＬＬ部３６から出力される再生クロックは、粗成分ＳＮに対して、当該ＰＬＬ部３６による遅延量を加算した遅延量分だけ、基準信号の位相から遅延する。すなわち、ＰＬＬ部３６は、粗成分ＳＮから、当該粗成分ＳＮに当該ＰＬＬ部３６によるＰＬＬ調整可能範囲分を加算した遅延量まで、基準信号の位相に対する再生クロックの位相を変化させることができる。さらに、このようなＰＬＬ部３６によれば、ＰＬＬ動作が開始された後は、システムタイミングＳを基準（例えば中心）として、再生クロックの位相を少なくとも利用者により設定等がされた負方向のトラッキング範囲ＴＲＦにおける全範囲に亘って、再生クロックの位相を変化させることができる。
【００５３】
これにより、試験装置１０によれば、クロックが埋め込まれていない出力信号の良否を判定している状態から、クロックが埋め込まれた出力信号の良否を判定する状態に切り替えられた場合、または、その逆に切り替えられた場合であっても、出力する信号（タイミング信号および再生クロック）の位相を大幅にずらすことなく試験を継続することができる。さらに、ＰＬＬ部３６によれば、クロックが埋め込まれた出力信号の良否を判定する場合において、再生クロックの位相を少なくとも利用者等により設定されたトラッキング範囲分変化させた制御をすることができる。
【００５４】
図６は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
【００５５】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００５６】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００５７】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。
【００５８】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【００５９】
コンピュータ１９００にインストールされ、コンピュータ１９００を試験装置１０の制御部３８として機能させるプログラムは、システムタイミング入力モジュールと、トラッキング範囲入力モジュールと、遅延量分離モジュールと、差分算出モジュールと、遅延設定モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、システムタイミング入力部５２、トラッキング範囲入力部５４、遅延量分離部５６、差分算出部５８および遅延設定部６０としてそれぞれ機能させる。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。
【図２】本発明の実施形態に係る測定部２０の構成を被試験デバイス１００とともに示す。
【図３】ＰＬＬ部３６の構成の一例を可変遅延回路３４とともに示す。
【図４】システムタイミング等の一例を示す。
【図５】ＰＬＬ部３６の遅延量の設定値等を示す。
【図６】本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。
【符号の説明】
【００６２】
１０  試験装置
１２  クロック信号発生部
１４  パターン発生部
１６  信号入力部
１８  基準信号発生部
２０  測定部
２２  判定部
２６  レベル比較器
２８  タイミング比較器
３０  電気回路
３２  カウンタディレイ回路
３４  可変遅延回路
３６  ＰＬＬ部
３８  制御部
４２  ＰＬＬ回路
４４  ＣＤＲ回路
５２  システムタイミング入力部
５４  トラッキング範囲入力部
５６  遅延量分離部
５８  差分算出部
６０  遅延設定部
６１  第１位相比較器
６２  第１加算器
６３  ＬＰＦ
６４  ＶＣＯ
６５  １／Ｎ１分周器
６６  １／Ｎ２分周器
７１  第２位相比較器
７２  カウンタ
７３  オフセット遅延量記憶部
７４  第２加算器
７５  切替部
７６  ＤＡ変換回路
１００  被試験デバイス
１９００  コンピュータ
２０００  ＣＰＵ
２０１０  ＲＯＭ
２０２０  ＲＡＭ
２０３０  通信インターフェイス
２０４０  ハードディスクドライブ
２０５０  フレキシブルディスク・ドライブ
２０６０  ＣＤ−ＲＯＭドライブ
２０７０  入出力チップ
２０７５  グラフィック・コントローラ
２０８０  表示装置
２０８２  ホスト・コントローラ
２０８４  入出力コントローラ
２０９０  フレキシブルディスク
２０９５  ＣＤ−ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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