(57)【要約】【課題】板厚の厚い板状電極を半導体チップの主面電極に接続しても、半導体チップのダイパッドへの接続に際してのチップクラックの発生を抑制する。【解決手段】半導体装置１００に搭載する半導体チップ１０のソース電極３０ｓ、ゲート電極３０ｇと、ソースリード４０ｓ、ゲートリード４０ｇを、板状ソース電極５０ｓ、板状ゲート電極５０ｇで接続する。かかる板状ソース電極５０ｓ、板状ゲート電極５０ｇは、その主面電極接続５３の構成を、厚さの異なる第１接続部５４ａ、第２接続部５４ｂから構成し、短時間での大電流の処理と、半導体チップの搭載に際してのチップクラックの発生の低減とを両立した構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子と、
前記半導体基板の主面に形成された主面電極と、
前記半導体基板の裏面に形成された裏面電極と、
前記半導体基板の下方に配置され、前記裏面電極と電気的に接続されたダイパッドと、
前記半導体基板の上方に配置され、前記主面電極と電気的に接続された板状電極と、
前記板状電極と電気的に接続された主面電極リードと、
前記ダイパッドの一部、前記主面電極リードの一部、及び前記半導体基板、前記板状電極を覆う樹脂封止部とを有し、
前記ダイパッドの下面および一側面は樹脂から露出し、
前記主面電極と接続する前記板状電極の一部は第１接続部及び第２接続部からなり、
前記第２接続部は前記第１接続部よりも前記主面電極リードから遠くに位置し、
前記第１接続部の厚さは、前記第２接続部の厚さより大であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記裏面電極と前記ダイパッド、前記主面電極と前記板状電極はそれぞれ導電性の半田を介して接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記素子とは、ＭＯＳＦＥＴであり、
前記板状電極が接続される前記主面電極とは、ソース電極及びゲート電極であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２接続部の厚さ／前記第１接続部の厚さが、０．１以上、０．５以下であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ダイパッドの厚さは、前記板状電極の第１接続部の厚さより大であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２接続部は、前記第１接続部の少なくとも周囲を囲むように形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１接続部と、前記第２接続部とは、傾斜面により連続的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１接続部は第１部分、第２部分、第３部分からなり、
前記第２部分、前記第３部分は、前記第１部分の両端に接続され、
前記第１部分、前記第２部分、前記第３部分は、矩形形状に形成され、
前記第２部分、第３部分のそれぞれの長辺部分は、前記第１部分の長辺部分と直交していることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置は、主面に複数の配線を有する実装基板に搭載可能であり、
前記主面電極リードおよびダイパッドは、導電性の半田を介して、前記複数の配線にそれぞれ電気的に接続されることを特等とする半導体装置
【請求項１０】
請求項１記載の半導体装置は、モータの駆動用として使用されることを特徴とする半導体装置
【請求項１１】
半導体基板と、
前記半導体基板に形成されたＭＯＳＦＥＴと、
前記半導体基板の主面に形成されたソース電極およびゲート電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
前記半導体基板の下方に配置され、前記ドレイン電極と電気的に接続されたダイパッドと、
前記半導体基板の上方に配置され、前記ソース電極およびゲート電極とそれぞれ電気的に接続された板状ソース電極及び板状ゲート電極と、
前記板状ソース電極及び板状ゲート電極とそれぞれ電気的に接続されたソースリード及びゲートリードと、
前記ダイパッドの一部、前記ソースリード及びゲートリードの一部、及び前記半導体基板、前記板状ソース電極及びゲート電極を覆う樹脂封止部を有し、
前記ダイパッドの下面及び一側面は樹脂から露出し、
前記ソース電極と接続する前記板状ソース電極の一部は第１接続部及び第２接続部からなり、
前記第２接続部は前記第１接続部よりも前記ソースリードから遠くに位置し、
前記第１接続部の厚さは、前記第２接続部の厚さより大であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ＭＯＳＦＥＴはトレンチゲート型のＭＯＳＦＥＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の技術に関し、特に大電流を短時間に流す際に使用する電極接続に適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体装置には、パワーＭＯＳ等と呼ばれる大電流を短時間で流す際に使用するものがある。かかる場合には、外部リード等と接続される半導体装置の電極における接続構成は、特に小電流を扱う場合よりも、放熱特性の高い構成が要求される。
【０００４】
かかる要求の中、これまでのボンディングワイヤに代えて、クリップ電極あるいはストラップ電極等と呼ばれる板状の電極を用いて、電流通過断面積をワイヤより大きくして放熱特性を高めた構成が提案され、実際にも適用されている。
【０００５】
例えば、特許文献１には、かかるクリップ型の板状電極で、ソースリードと半導体チップ上のソース電極パッドとを接続して、低オン抵抗化を図る発明が提案されている。
【特許文献１】特開２００５−２４３６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、半導体装置における上記板状電極の構成では、未だ以下の課題があることを本発明者は見出した。
【０００７】
一般に、板状電極は、ワイヤに比べて電流通過断面積を大きくすることができるために、その低オン抵抗化に優れ、また放熱特性も向上するので、大電流用途のパワーＭＯＳＦＥＴ等に使用されている。しかし、低オン抵抗化や放熱特性に着目して電流通過断面積を大きくすると、半導体チップのダイパッド上への接合障害が発生する。
【０００８】
すなわち、電流通過断面積を大きくするために板状電極の板厚を厚くすると、その状態で樹脂封止された半導体チップでは、半導体チップのリードフレームのダイパッドへの接合部にクラックが入り易くなるのである。かかる構成の半導体チップを温度サイクル試験にかけると、半導体チップのボンディング部でクラックが発生し、かかるクラックが進展することで剥離障害が発生し、結局は不良となる確率が高くなるのである。
【０００９】
そこで、板状電極の板厚を薄くする構成も考えられるが、しかし、板厚を薄くすると、当初の電流通過断面積を大きく確保して低オン抵抗化や熱特性を改善するという利点が損なわれることともなる。このように、板状電極の板厚に関しては、放熱特性を重視した場合と、クラック発生率の低減を重視した場合とでは、異なる板厚が要求される。
【００１０】
現状では、例えば、かかる接合性を重視して、０．１ｍｍ程度の薄さの板厚で板状電極を形成するものもあるが、しかし、実際にはもっと板厚の厚い板状電極を使用して、瞬間的に大電流を処理できるようにすることが求められている。
【００１１】
そこで、本発明者は、例えば、０．４ｍｍ厚程度の板厚の板状電極を用いて、半導体チップ搭載時のボンディング部でのクラック発生を抑制する技術の開発が行えないかと考えた。
【００１２】
本発明の目的は、板厚の厚い板状電極を半導体チップの主面電極に接続しても、半導体チップのダイパッドへの接続に際してのチップクラックの発生を抑制することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、板状電極の半導体チップの主面側に形成した電極との接続部を、板厚の異なる部分から構成することで、電流通過断面積を確保しつつ、チップクラックの発生をも抑制する。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明は、半導体チップに形成した主面側電極への板状電極の接続において、接続部の厚さを違えることにより、かかる板状電極を使用することでの低オン抵抗化、放熱特性の向上を図るとともに、板状電極の使用に基づく半導体チップのボンディング時のチップクラックの発生を抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００１９】
以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
本発明は、半導体チップの主面側に形成した主面電極とリードフレームのリードとの接続に際して、厚さの異なる接続部の構成を有する板状電極を用いるものである。かかる板状電極を使用することで、低オン抵抗化、放熱特性の向上を図るとともに、板状電極の使用に基づく半導体チップのボンディング時のチップクラックの発生をも抑えることができる技術である。
【００２１】
すなわち、半導体チップの主面電極と接続する板状電極の主面電極接続部の構成を、厚さを違えた構成とすることにより、薄い方の接続部で主として半導体チップのダイボンディング時のチップクラック発生を低く抑え、併せて厚い方の接続部で主として低オン抵抗化、放熱特性を向上させるものである。
【００２２】
本願の構成を採用することで、板厚の厚い板状電極の放熱特性、低オン抵抗化を維持しつつ、チップクラックの発生率を当該板状電極の板厚を薄くしたものと同程度に抑えることができる。例えば、０．４ｍｍ厚の板厚の板状電極の放熱特性、低オン抵抗化を維持した状態で、クラック発生率を０．１ｍｍ厚の板厚の板状電極を使用した場合と同じにすることができるのである。
【００２３】
（実施の形態１）
図１は、本発明の半導体装置の構成を模式的に示す平面図である。図２（ａ）は図１の矢視Ａ側から見た様子を模式的に示す側面図であり、（ｂ）は図１の矢視Ｂ側からみた様子を模式的に示す側面図である。図３（ａ）は図１に示す半導体装置を実装基板に搭載した様子を模式的に示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線で切断した様子を模式的に示す断面図である。
【００２４】
本発明の半導体装置１００では、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等に構成された素子を有する半導体チップ１０が、図１に示すように、リードフレーム２０のダイパッド２１上に搭載されている。
【００２５】
半導体チップ１０の主面側に形成された主面電極３０としてのソース電極３０ｓは、主面電極リード４０としてのソースリード４０ｓと、板状電極５０としての板状ソース電極５０ｓを介して電気的に接続されている。かかる様子を、図２（ａ）に示した。板状ソース電極５０ｓと接続されていないソースリード４０ｓの一端側は、実装基板等の配線部への外部接続に用いる接続用ソース端子４１ｓとして機能する。
【００２６】
同様に、半導体チップ１０の主面側に形成された主面電極３０としてのゲート電極３０ｇは、主面電極リード４０としてのゲートリード４０ｇと、図２（ｂ）に示すように、板状電極５０としての板状ゲート電極５０ｇを介して電気的に接続されている。板状ゲート電極５０ｇと接続されていないゲートリード４０ｇの一端側は、実装基板等の配線部への外部接続に用いる接続用ゲート端子４１ｇとして機能する。
【００２７】
尚、本明細書で言う「主面」とは、素子が形成された半導体チップ面を意味するもので、主面と反対側の面を「裏面」と言うこととする。
【００２８】
半導体チップ１０の主面とは反対側の裏面には、図示しない裏面電極６０が形成されている。すなわち、裏面側にはドレインが形成され、リードフレーム２０のダイパッド２１に電気的に接続されている。そのため、リードフレーム２０のダイパッド２１の先端側部分であるヘッダ２２はドレイン電極６０ｄとして機能する。また、リードフレーム２０のダイパッド２１に一体に形成されているリード部分２３も、ドレイン電極６０ｄとして機能させることができる。
【００２９】
かかる構成は、例えばエポキシ樹脂等による封止体７０により、その一部が封止されている。封止体７０により封止されている範囲は、図１、２では、破線で表示した。封止体７０は、図１、２に示すように、全体を封止するのではなく、ヘッダ２２と、ダイパッド２１の下面部分と、ソースリード４０ｓ、ゲートリード４０ｇ一部等を除いて、他の構成部分を封止している。板状ソース電極５０ｓ、板状ゲート電極５０ｇ部分は、完全に封止体７０により封止されている。
【００３０】
このように構成された半導体装置１００は、図３（ａ）、（ｂ）に示すように、マザーボード等と呼ばれる実装用の基板８０に実装される。実装に際しては、基板８０に予め設けられた配線９０に、主面電極３０のソース電極３０ｓ、ゲート電極３０ｇ、及び裏面電極６０としてのドレイン電極６０ｄが接続されることとなる。尚、基板８０の配線９０の上には、保護層９１が設けられている。
【００３１】
かかる構成では、上記説明の如く、半導体チップ１０に形成されたソース電極３０ｓ、ゲート電極３０ｇは、板状電極５０である板状ソース電極５０ｓ、板状ゲート電極５０ｇを介して、それぞれソースリード４０ｓ、ゲートリード４０ｓに接続されている。
【００３２】
板状電極５０は、例えば、図４（ａ）の断面図に示すように、リード接続部５１と、連結部５２と、主面電極接続部５３とから構成されている。リード接続部５１と、主面電極接続部５３とは、互いに高さが異なり、リード接続部５１は主面電極接続部５３より高く設定されている。かかる高さが異なるリード接続部５１と主面電極接続部５３とを、連結部５２が連結しているのである。
【００３３】
図４（ａ）に示す場合は、リード接続部５１、連結部５２、主面電極接続部５３は、所定板厚の一枚の板状金属板で一体に形成され、リード接続部５１、主面電極接続部５３の接続面が段違いで略平行になるように折り曲げられている。このようにして成形されたリード接続部５１、主面電極接続部５３のそれぞれの接続面は、それぞれ接続対象である主面電極リード４０、主面電極３０と接続面が合うように、例えば面平行に構成されている。
【００３４】
かかる構成の板状電極５０では、主面電極接続部５３側の一部が、厚みの異なる複数の接続部５４から構成されている。図４（ａ）に示す場合は、板状ソース電極５０ｓの例であるが、かかる板状電極５０では、板厚が厚く形成されている第１接続部５４ａの周囲に板厚の薄い第２接続部５４ｂが形成されている。
【００３５】
尚、図４（ａ）では、第１接続部５４ａと第２接続部５４ｂとが形成されている接続部５４を破線Ｌで仕切って示した。
【００３６】
第２接続５４ｂは、図４（ｂ）の部分平面図に示すように、第１接続部５４ａの先端側周囲を囲むように形成されている。例えば、第１接続部５４ａを平面矩形形状に形成した先端側を、３方から囲むように、第２接続部５４ｂが形成されている。
【００３７】
第２接続部５４ｂを、説明の便宜上、図４（ｂ）に示すように、それぞれ矩形形状の第１部分５４ｂ１、第２部分５４ｂ２、第３部分５４ｂ３に分けると、第２部分５４ｂ２と第３部分５４ｂ３とは、第１部分５４ｂ１の両端側に接続され、第２部分５４ｂ２、第３部分５４ｂ３のそれぞれの長辺部分は、第１部分５４ｂ１の長辺部分に直交するように設けられている。
【００３８】
すなわち、第２接続部５４ｂを構成する第１部分５４ｂ１は、ソースリード４０ｓ側から見た場合には、第１接続部５４ａより遠くに形成されているのである。
【００３９】
尚、図４（ｂ）では、第１部分５４ｂ１、第２部分５４ｂ２、第３部分５４ｂ３を矩形状に破線で仕切って示したが、実際には、第１部分５４ｂ１、第２部分５４ｂ２、第３部分５４ｂ３は一体に形成されている。
【００４０】
また、ゲート電極３０ｇとゲートリード４０ｇとは、板状ゲート電極５０ｇにより接続されているが、かかる板状ゲート電極５０ｇでも、図４（ｃ）に示すように、主面電極接続部５３は厚さが異なる接続部５４から構成されている。かかる板状ゲート電極５０ｇについては、実施の形態２で詳述する。
【００４１】
かかる接続部５４の構成においては、第１接続部５４ａの厚みＴ１と、第２接続部５４ｂの厚みＴ２との関係は、次のような構成が好ましいことを本発明者は見出した。
【００４２】
すなわち、第１接続部５４ａの厚さＴ１は、第２接続部５４ｂの厚さＴ２より厚く、厚さの比であるＴ２／Ｔ１は、０．１以上、０．５以下が良いことを実験で確かめた。
【００４３】
本発明は、前記の如く、短時間で大電流を流す用途で使用されるが、例えば、自動車の電動パワーステアリング（ＥＰＳ）制御、あるいは油圧ポンプモータのＡＢＳ制御用等に用いられる。かかる用途での使用に際しては、図５に示すように、約０．０１〜０．１秒間位の極短い時間範囲（図中、かかる範囲を網かけ表示で示した）での熱特性が重視される。
【００４４】
図５では、板状電極５０の板厚の厚さＴをそれぞれ０．４ｍｍ、１．３ｍｍ、２．０ｍｍに設定した場合の熱特性を示している。また、比較のために、ワイヤボンディングによるワイヤでの熱特性も示した。
【００４５】
図５からは、明らかに、発生する熱に関しての放熱性の特性は、板状電極５０の方がワイヤより優れていることが分かるが、板状電極５０の内では、板厚が厚い方が放熱特性は良好であることも確認される。かかる点は、電流通過断面積との関係から容易に推測できるものではあるが、板状電極５０の電流が通過する体積が減少するためと説明できる。
【００４６】
一方、図６（ａ）に示すように、板状電極５０を用いて半導体チップ１０の主面側に形成された主面電極３０に対しての接続においては、かかる接続構造は、２次元解析構造概略の図６（ｂ）に示すような積層構造となる。図６（ａ）の太線で囲った部分の接続部分の構造を、図６（ｂ）に示した。
【００４７】
すなわち、板状電極５０と半導体チップ１０の主面電極３０との接続には、通常は、半田１１がクリップボンダとして使用される。さらに、半導体チップ１０とダイパッド２１とは、通常ダイボンドとして使用される半田１２で接続される。
【００４８】
因に、板状電極５０は、前記説明のようにクリップとも呼ばれることがあり、板状電極５０と主面電極側との接続に使用される接着剤をクリップボンドと呼ぶ場合もある。
【００４９】
かかる構成の主面電極接続部５３では、接続部分は図６（ａ）に示すように、樹脂による封止体７０に完全封止されているが、温度サイクル試験により、高温環境、低温環境が繰り返されると、次第に封止体７０から主面電極接続部５３への応力がかかり、チップクラックの発生が懸念されることとなる。
【００５０】
そこで、かかるチップクラックの発生に対するダイボンド部の発生応力を調べると、図６（ｃ）に示すように、板状電極５０の厚さＴが薄い程、発生する応力は小さく、チップクラックの発生率が小さいことが分かった。図６（ｃ）では、図５で説明したと同様に、０．４ｍｍ厚、１．３ｍｍ厚、２．０ｍｍ厚の板状電極５０を使用した。
【００５１】
かかる結果からは、図５とは異なり、チップクラックの発生に関しては、厚さＴは薄い程有効で、発生率が抑えられることが分かった。板厚の厚さＴが薄い板状電極５０を使用した方が、チップクラックの発生に結びつく応力の発生が小さいことが確認されたのである。すなわち、ダイボンド部の半田クラックの発生に対しては、板状電極５０の厚みＴは、薄い方が発生応力が小さく有利であると言える。
【００５２】
例えば、２．０ｍｍ厚の場合には約１８ＭＰａ程度の応力が発生するが、０．４ｍｍ厚の場合には、約１３ＭＰａ程度の応力発生で済み、発生応力が約２７％も減少することが確認されたのである。
【００５３】
かかる図５、６の結果から、板状電極５０には一方では板厚の厚さＴが厚い方が望まれ、他方では板厚の厚さＴが薄い方が望まれるという、相拮抗する要請がなされるのである。そこで、板厚を違えた構成を採用することで、両者を満足する構成ができるのではないかと、本発明者は初めて想起したのである。
【００５４】
図７（ａ）には、厚さを違えた第１接続部５４ａと第２接続部５４ｂとを有する構成の板状電極５０を用いた場合の半導体チップ１０の主面側との接続構成を示した。かかる接続構成部分は、２次元解析構造概略の図７（ｂ）に示すように、積層構造に構成されるが、かかる積層構造については、前掲の図６（ｂ）に示したと同様である。半田１１、１２を用いて、板状電極５０と半導体チップ１０の主面側との接続を行い、半導体チップ１０のダイパッド２１とは、半田１２で接続する構成である。
【００５５】
かかる構成について応力シュミレーションを行った。板状電極５０の第２接続部５４ｂの厚さＴ２を、第１接続部分５４ａの厚さＴ１と同等の０．４ｍｍ厚、その半分の０．２ｍｍ厚、その四分の１に当たる０．１ｍｍ厚とした場合のダイボンド部での発生応力を
をシュミレートした。
【００５６】
図７（ｃ）に示すように、第２接続部５４ｂの厚さＴ２が０．２ｍｍ以下になると、発生する応力は２０％以上も低減されることが分かった。因に、厚さＴ２が０．２ｍｍ厚の場合は、すなわちＴ２／Ｔ１が０．５（Ｔ２の厚さは、Ｔ１の厚さの５０％に相当）の場合は、約２８％程度も低減することが確認された。さらに、Ｔ１が０．１ｍｍ厚の場合（Ｔ２／Ｔ１が０．２５に相当）は、発生する応力は約３０％も低減することも確認された。
【００５７】
このように、発生応力が２０％以上低減されると、当然に発生するチップクラックの発生も低く抑えることができ、製品の信頼性向上に繋げることができる。
【００５８】
すなわち、Ｔ２／Ｔ１が０．１未満の場合には、第１接続部５４ａと第２接続部５４ｂとの厚みの差が少なく、実質的に板厚に違いを設けた効果が発揮されない場合も見られ、厚みを違えた効果が確認できない事態が発生する場合もある。また、Ｔ２／Ｔ１が０．５を超える場合には、実質的な接合部の厚みは厚さの厚い方の影響を受けて、クラックの入る可能性が高くなるのである。そこで、適切なＴ２／Ｔ１の比として、０．１以上、０．５以下に設定した。
【００５９】
かかる板厚の異なる第１接続部５４ａと第２接続部５４ｂとの面積比率は、第２接続部の面積／第１接続部の面積＝０．３以上、１．０以下に設定しておくのがよい。０．３未満では、薄い接続部に基づく応力低減効果が発揮されない場合があり、１．０より大きいとワイヤと比較した放熱特性の優位性を損なうため、０．３以上、１．０以下が好ましい。
【００６０】
上記のように厚みを違える場合には、例えば、所定層厚の板厚の金属板を、板厚の厚い第１接続部５４ａを残して、その周囲の第２接続部５４ｂの板厚が薄くなるように叩く等して押し潰して形成すればよい。あるいはエッチング、あるいは研削等で、第１接続部５４ａの周囲を薄く形成して第２接続部５４ｂを形成しても構わない。
【００６１】
また、図４（ｂ）に示す主面電極接続部５３の平面形状は、例えば、図８（ａ）に示すように、第１接続部５４ａを先端円形に構成して、かかる先端円形を囲むように第２接続部５４ｂを設けても構わない。
【００６２】
さらには、図８（ｂ）に示すように、第１接続部５４ａは矩形に形成しておき、その周囲を囲む第２接続部５４ｂの肉厚の薄い部分を円形等に形成しても構わない。第１接続部５４ａと、第２接続部５４ｂとは、所定比率で、板厚が違えてあればよい。また、図８（ｃ）に示すように、第１接続部５４ａの先端側の２方を囲むように第２接続部５４ｂを形成しても構わない。
【００６３】
第２接続部５４ｂは、半導体チップ１０をダイボンディングにした際に、チップクラックが発生し易い側に形成することが重要で、その意味で、板厚の厚い第１接続部５４ａの周囲に形成していることに意味があるのである。
【００６４】
尚、第２接続部５４ｂは、第１接続部５４ａの周囲に連続的に形成しているが、かかる形成範囲は、不良発生に繋がるチップクラックの発生に影響しない範囲で、断続的に形成しても構わない。このように形成することで、より大電流の処理、放熱特性を考慮することができる。
【００６５】
また、上記説明では、板状電極５０を構成する板厚を、第１接続部５４ａと第２接続部５４ｂとで２段に分ける場合について説明したが、板厚は３段以上に分ける構成でも一向に構わない。さらに、上記説明では、画然と段差がつくように２段に分けたが、板厚が厚い部分と板厚が薄い部分とを傾斜面で繋いで連続的に変化させるようにしても構わない。
【００６６】
すなわち、テーパ面で繋ぐようにすることもできる。かかる傾斜面は、傾斜面に沿って直線的でも、あるいは屈曲した傾斜面でも、あるいは弧状の曲面に形成した傾斜面でも一向に構わない。
【００６７】
因に、図９（ａ）に示すＡｌ（アルミニウム）ワイヤを用いたワイヤボンディングにおける接続では、チップクラックが発生する応力発生のメカニズムは、図９（ｂ）に示すようになる。
【００６８】
すなわち、封止体７０を構成する樹脂は、図９（ｂ）の矢印に示すように、ヒートシンクに向かって収縮しようして下に凸状に反る。しかし、かかる半導体チップとヒートシンクとの熱膨張係数の差により、ダイパッド２１が上に凸に反る。そのため、垂直応力が圧縮方向に働くため、封止樹脂とダイパッド２１との界面剥離が抑制され、ワイヤボンディングでは、界面剥離が発生し難くなるのである。図９（ｂ）に示す枠内の様子を、図９（ｃ）には模式的に示した。
【００６９】
一方、板厚が厚い板状電極５５を用いた図１０（ａ）に示す構成では、チップクラックを発生させる応力は図１０（ｂ）に示すようになる。すなわち、かかる構成では、封止体７０の樹脂は板状電極５５に向かって収縮するように働くため上に凸に反り、ダイパッド２１も上に凸状に反る。
【００７０】
従って、垂直応力が引張方向に働くこととなり、封止樹脂とダイパッド２１との界面剥離が起き易くなるのである。図１０（ｂ）に示す枠内の様子を、図１０（ｃ）に模式的に示した。
【００７１】
板厚が薄い板状電極５６を用いた図１１（ａ）に示す構成でも、チップクラックを発生させる応力は図１１（ｂ）に示すように、封止体７０の樹脂は板状電極５６に向かって収縮することで上に凸に反り、ダイパッド２１も上に凸状に反る。
【００７２】
しかし、垂直応力の引張方向が、図１０の板厚を厚く形成した場合よりも小さいため、封止樹脂とダイパッド２１との界面剥離が起き難くなるのである。図１１（ｂ）に示す枠内の様子を、図１１（ｃ）に模式的に示した。
【００７３】
今回提案の接続部の厚さを違えた板状電極５０を用いた図１２（ａ）の構成の場合は、図１１で説明した板厚が薄い場合よりもさらに垂直応力の引張方向が小さくなるため、図１２（ｂ）に示すように、封止樹脂とダイパッド２１との界面剥離が起き難くすることができるのである。
【００７４】
かかる場合の応力解析の結果を、図１３に示した。図１３からは、板状電極の中では、
本提案の厚さを違えた構成の板状電極を用いる構成が有効であることが伺える。また、図１４には、温度サイクル試験におけるチップクラックの進展状況を示したが、かかる結果からも、その状況は薄い板厚の板状電極を用いた場合とほぼ同程度に抑えられることが確認された。
【００７５】
かかる構成の半導体装置１００は、次のようにして製造することができる。図１５に示すフローは、上記説明の構成の半導体装置１００の製造方法における工程手順を示すものである。
【００７６】
図１５に示すように、本発明を適用する半導体チップ１０を準備し、かかる半導体チップ１０をステップＳ１００でダイボンディングする。すなわち、図１６（ａ）、（ｂ）に示すように、リードフレーム２０を用意し、そのダイパッド２１上に、ダイボンドとしての半田１１を塗布する。塗布した半田１１上に、別途準備した半導体チップ１０をダイボンディングして、図１７（ａ）、（ｂ）に示すように、ダイパッド２１上に半導体チップ１０を搭載する。
【００７７】
次に、図１５に示すステップＳ２００で、リードフレーム２０のダイパッド２１上に搭載した半導体チップ１０に対して、板状電極５０を接続する。先ず、図１８（ａ）、（ｂ）に示すように、半導体チップ１０の主面側に形成した主面電極３０上にクリップボンドである半田１２のペーストを塗布する。併せて、主面電極側リード４０にも半田１３のペーストを塗布する。
【００７８】
すなわち、主面電極３０としてのソース電極３０ｓ、ゲート電極３０ｇ上に半田１２のペーストを塗布する。主面電極側リードであるソースリード４０ｓ、ゲートリード４０ｇにも、半田１３のペーストを塗布する。
【００７９】
併せて、板状電極５０を用意する。図１９（ａ）に示すように、板状電極５０としての板状ソース電極５０ｓ、板状ゲート電極５０ｇを、型抜きされた板状電極パターン５０ａからそれぞれ切断して切り離す。切り離しした板状電極５０は、図１９（ｂ）に示すように、折り曲げて、例えば、連結部５２の前後にリード接続部５１と主面電極側接続部５３が互いに平行となるように折り曲げ整形する。
【００８０】
尚、切り離した状態の板状ゲート電極５０ｇを図１９（ｃ）に、板状ソース電極５０ｓを図１９（ｄ）に、板状ソース電極５０ｓの断面の様子を図１９（ｅ）にそれぞれ示した。
【００８１】
図２０（ａ）、（ｂ）に示すように、主面電極３０と主面電極リード４０とを、折り曲げ整形した板状電極５０で繋ぐ。すなわち、板状ソース電極５０ｓで、ソース電極３０ｓとソースリード４０ｓとを押圧接続する。併せて、同様に、板状ゲート電極５０ｇで、ゲート電極３０ｇとゲートリード４０ｇとを押圧接続する。
【００８２】
その後、図１５のステップＳ３００に示すように、リフロー処理する。すなわち、図２１（ａ）、（ｂ）に示すように、板状電極５０の接続に際して使用する半田１２、１３のペーストを所定温度に加熱して溶融させ、半田１２、１３の接続を完成させる。
【００８３】
図１５に示すように、ステップＳ３００でリフロー処理した後は、ステップＳ４００でフラックス１４を洗浄し、その後乾燥させる。すなわち、図２１（ａ）、（ｂ）に示す半田フラックス１４を、図２２（ａ）、（ｂ）に示すように、洗浄液１５に浸けて洗浄する。洗浄後は、図２３（ａ）、（ｂ）に示すように、乾燥する。
【００８４】
その後、図１５のステップＳ５００に示すように、モールドする。図２４（ａ）、（ｂ）に示すように、樹脂で封止することでモールドし、封止体７０を形成する。かかる樹脂封止に際しては、図２４（ａ）、（ｂ）で示すように、リードフレーム２０のヘッダ２２と、ソースリード４０ｓ、ゲートリード４０ｇの接続用ソース端子４１ｓ、接続用ゲート端子４１ｇは、封止体７０で囲まれないようにする。
【００８５】
併せて、図２４では示せないが、ダイパッド２１の低部、及びドレインリードの外部接続端子部分も、封止体７０で囲わないようにする。
【００８６】
図１５に示すステップＳ６００で、外部接続用の端子部分のめっきを行い、その後ステップＳ７００で切断し、成形することで半導体装置１００の完成となる。図２４（ａ）、（ｂ）に示すように、封止体７０で囲んだ後、端子部分をめっきする。端子をめっきした後は、図２５（ａ）、（ｂ）に示すように、端子の切断、及び成形して完成となる。
【００８７】
かかる構成の半導体装置１００は、前記の如く、大電流を短時間で処理する場合に特に有効に使用することができる。大電流を流すために放熱性を向上させる必要があるが、板厚の厚い板状電極５０を使用しているためこれまでのワイヤより有効に放熱することができる。また、使用する板状電極５０の主面電極に接続する部分の板厚は違えて構成されているので、板厚の薄い方では特にチップクラックの発生を抑制し、板厚の厚い方で特に大電流の処理を行い放熱性を確保することができる。
【００８８】
かかる半導体装置１００は、前記説明の如く、例えば、ＥＰＳ制御、あるいはＡＢＳ制御等で使用することができる。
【００８９】
自動車のパワーステアリング（ＥＰＳ）では、図２６（ａ）に示すバッテリー１１０に繋がれたバッテリー駆動のＥＰＳ制御回路１２０によって、図２６（ｂ）に示す動作電流パターンで３相モータ１３０を動作させ、ステアリングを切り易くしている。すなわち、図２６（ａ）に示すように、Ｕ相、Ｖ相、Ｗ相からなる３相モータ１３０に、図２６（ｂ）に示す順方向電流と回生電流とからなる電流パターンを流し、ステアリングの左回転、右回転に対応して、ステアリングを切り易くするのである。
【００９０】
かかるＥＰＳ制御回路１２０では、図２６（ａ）に示すように、トライバーＩＣ１４０により制御されて、半導体装置１００ａ、１００ｂ、１００ｃから、順方向電流、回生電流が３相モータ１３０に送られ、ステアリングの回転を補助することとなる。半導体装置１００ａ、１００ｂ、１００ｃに搭載されている半導体チップ１０には、ＭＯＳＦＥＴの構成が採用されている。
【００９１】
また、図２７（ａ）、（ｂ）に示すように、ＡＢＳ制御回路１５０では、バッテリー１１０を電源とした駆動回路に構成されている。かかるＡＢＳ制御回路１５０では、半導体装置１００ｄがドライバーＩＣ１４０により制御されて、図２７（ｂ）に示すような動作電流を流し、油圧ポンプモータ１６０を動かす。尚、回生電流は、油圧ポンプモータ１６０と並列に接続した回生ダイオード１７０で制御する。
【００９２】
かかる制御では、例えば、図２７（ｂ）に示すように、２０ｍ秒で最大ピーク時に１６０Ａもの大電流の処理をすることとなる。かかる処理では、半導体装置１００ｄは、例えば、ＭＯＳＦＥＴに構成されている。
【００９３】
かかる用途等に本発明の半導体装置１００は使用されるが、かかる半導体装置１００に搭載される半導体チップ１０について、例えば、ＭＯＳＦＥＴ等が採用されている。そこで、以下、ＭＯＳＦＥＴ１０ａを例に挙げて、本発明の半導体装置１００に搭載される半導体チップ１０について説明する。
【００９４】
図２８に示すように、かかるＭＯＳＦＥＴ１０ａでは、ｎ＋型単結晶シリコン基板２０１Ａの表面に、ｎ−型単結晶シリコン層２０１Ｂをエピタキシャル成長させた基板（半導体基板）２０１が使用されている。基板２０１の表面は、熱酸化により酸化シリコン膜２０３が形成されている。
【００９５】
かかる酸化シリコン膜２０３上に、パターニングされた窒化シリコン膜（図示は省略）を形成し、その窒化シリコン膜をマスクとして、ｎ−型単結晶シリコン層２０１Ｂにｐ型の導電型不純物（例えば、Ｐ（ホウ素））を注入する。熱処理して、かかる不純物を拡散させ、ｐ型ウエル２０５が形成される。
【００９６】
一方、上記窒化シリコン膜のない領域では、フィールド絶縁膜２０６が形成される。フィールド絶縁膜２０６は素子分離領域であり、この領域で区画される領域が素子形成領域（アクティブ領域）となる。その後、フッ酸を用いた基板２０１の洗浄及び熱リン酸を用いた基板２０１の洗浄によって、上記窒化シリコン膜を除去する。
【００９７】
次に、パターニングされたフォトレジスト膜をマスクとして、ｐ型の導電型を有する不純物イオン（例えば、Ｂ（ホウ素）をｎ−型単結晶シリコン層２０１Ｂに導入する。その後に熱処理を施して不純物イオンを拡散させ、ｐ−型半導体領域２０７を形成する。このｐ−型半導体領域２０７は、パワーＭＯＳＦＥＴのチャネル層となる。
【００９８】
さらに、パターニングされたフォトレジスト膜をマスクとして用い、ｎ型の導電型を有する不純物イオン（例えば、Ａｓ）をｎ−型単結晶シリコン層２０１Ｂに導入する。次いで、熱処理を施して不純物イオンを拡散させ、ｎ＋型半導体領域２０８を形成する。このｎ＋型半導体領域２０８の一部は、パワーＭＯＳＦＥＴのソース領域となる。
【００９９】
尚、ｎ＋型半導体領域２０８の他の一部は、基板２０１を個々の半導体チップへと分割した際に、平面にチップの外周部に形成され、パワーＭＯＳＦＥＴ素子を保護する機能を有することとなる。
【０１００】
また、パターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２０３及び基板２０１をエッチングし、溝(トレンチ)２１０を形成する。続いて、基板２０１に熱処理を施すことにより、溝２１０の底部及び側壁に熱酸化膜２１１を形成する。この熱酸化膜２１１は、パワーＭＯＳＦＥＴのゲート絶縁膜となる。このようにして、トレンチゲート型のＭＯＳＦＥＴが構成される。
【０１０１】
次に、Ｐがドープされた多結晶シリコン膜を溝２１０の内部を含む酸化シリコン膜２０３上に堆積し、その多結晶シリコン膜で溝２１０を埋め込む。このとき、ｐ型ウエル２０５上の酸化シリコン膜２０３上には、多結晶シリコン膜が層状に形成される。
【０１０２】
続いて、パターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝２１０内に残すことによって、溝２１０内にパワーＭＯＳＦＥＴのゲート電極２１２を形成する。
【０１０３】
かかる際に、チップ領域の外周部の酸化シリコン膜２０３およびフィールド絶縁膜２０６上にも多結晶シリコン膜を残し、多結晶シリコンパターン２１３を形成する。多結晶シリコンパターン２１３の一部とゲート電極２１２とは、図示されない領域において電気的に接続されている。
【０１０４】
このようにして、ｎ＋型単結晶シリコン基板２０１Ａおよびｎ−型単結晶シリコン層２０１Ｂをドレイン領域とし、ｎ＋型半導体領域２０８をソース領域とするパワーＭＯＳＦＥＴを形成することができる。
【０１０５】
次に、例えば、基板２０１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布して、ＰＳＧ膜およびＳＯＧ膜からなる絶縁膜２１６を形成する。
【０１０６】
続いて、パターニングされたフォトレジスト膜をマスクとして絶縁膜２１６、基板２０１をエッチングし、コンタクト溝２１７、２１８を形成する。コンタクト溝２１７は、隣接するゲート電極２１２間において、ソース領域となるｎ＋型半導体領域２０８を貫通するように形成される。また、この時、多結晶シリコンパターン２１３上の絶縁膜２１６もパターニングされ、多結晶シリコンパターン２１３に達するコンタクト溝２１９が形成される。
【０１０７】
コンタクト溝２１７、２１８の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ２（二フッ化ホウ素）を導入し、コンタクト溝２１７、２１８の底部を覆うようなｐ＋型半導体領域２２０を形成する。かかるｐ＋型半導体領域２２０は、後の工程で形成される配線をコンタクト溝２１７の底部にてｐ−型半導体領域２０７とオーミック接触させるためのものである。
【０１０８】
次に、コンタクト溝２１７〜２１９の内部を含む絶縁膜２１６の上部に、バリア導体膜２２２を成膜する。かかるバリア導体膜２２２としては、例えば、スパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積し、その後に基板２０１を熱処理すればよい。かかる処理の後、めっき法によって基板２０１上に配線を形成する際のシード膜２２３をバリア導体膜２２２上に堆積する。かかるシード膜２２３は、スパッタリング法でＮｉ（ニッケル）膜を薄く堆積することで成膜すればよい。
【０１０９】
次いで、基板２０１上にフォトレジスト膜を成膜し、かかるフォトレジスト膜をパターニングする。その後、めっき法により、シード膜２２３上のフォトレジスト膜の存在しない領域にＮｉ膜を堆積することによって導電性膜２２５を成膜する。
【０１１０】
次に、フォトレジスト膜を除去した後、平面において導電性膜２２５が存在しない領域のシード膜２２３及びバリア導体膜２２２を順次エッチングし、導電性膜２２５、シード膜２２３、バリア導体膜２２２からなる配線２２６、２２７、２２８を形成する。
【０１１１】
配線２２７は、多結晶シリコンパターン２１３を介してゲート電極２１２と電気的に接続するゲート配線となる。配線２２６は、基板２０１を個々のチップへ分割した後において、平面でチップの外周部（第２半導体基板領域）に配置され、チップの外周部に形成されたｎ＋型半導体領域２０８と電気的に接続し、パワーＭＯＳＦＥＴの駆動時においてはドレインと同電位に保たれる。
【０１１２】
次に、例えば、プラズマＣＶＤ法等により基板２０１上に窒化シリコン膜２３１を堆積し、続いて、その窒化シリコン膜２３１上にポリイミド樹脂膜２３２を堆積する。ポリイミド樹脂膜２３２は、感光性または非感光性のどちらであってもよい。
【０１１３】
続いて、パターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜２３２及び窒化シリコン膜２３１を順次エッチングし、ソース電極である配線２２８上に、開口部２３３を形成し、それ以外の領域にポリイミド樹脂膜２３２および窒化シリコン膜２３１を残す。
【０１１４】
ここまでの工程によって、バリア導体膜２２２、シード膜２２３を含む導電性膜２２５からなるバンプ下地膜２３６を形成することができる。配線２２７、２２８に、それぞれゲート電極（配線）、ソース電極（配線）としての機能とバンプ下地膜としての機能を併せ持たせることができる。尚、Ａｕ膜を配線２２７、２２８上に形成しておき、バンプ電極が形成されるまでに配線２２７、２２８を形成する導電性膜２５の表面酸化を防止しておけばよい。
【０１１５】
次に、基板２０１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板２０１Ａの裏面を研削する。さらに、ｎ＋型単結晶シリコン基板２０１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜２３７、Ｎｉ膜２３８及びＡｕ膜２３９を順次蒸着し、積層膜を形成する。かかる積層膜は、ドレイン領域の引き出し電極（ドレイン電極）２４０として機能する。
【０１１６】
その後、前記開口部２３３の平面パターンに合わせたメタルマスク（図示は省略）を用いて、例えばＡｇ（銀）、Ｓｎ（スズ）およびＣｕ（銅）からなる半田ペーストを印刷し、開口部２３３を埋め込み、配線２２７、２２８と電気的に接続する厚さ１５０μｍ程度のバンプ電極２４１、２４２を形成する。
【０１１７】
このバンプ電極２４１及び配線２２８、バンプ電極２４２及び配線２２７は、パワーＭＯＳＦＥＴの主面電極であるソース電極、ゲート電極となる。その後、ウエハ状態の基板２０１を、たとえば分割領域に沿ってダイシングし、個々のチップへと分割すれば半導体チップ１０を形成することができる。
【０１１８】
このように半導体チップ１０に搭載される半導体チップ１０は、ＭＯＳＦＥＴ１０ａに構成されている。また、かかる半導体チップ１０では、板状電極５０の接続用に、広い電極接続面積を有したバンプ電極２４１、２４２が形成されているので、図示はしないが、前記説明の板状電極５０としての板状ソース電極５０ｓ、板状ゲート電極５０ｇを容易に接続することができる。
【０１１９】
（実施の形態２）
板状電極５０は、前記説明のように、主面側電極接続部５３の構成を、板厚の異なる接続部５４で構成するものであるが、かかる構成の仕方としては種々の変形が考えられる。
【０１２０】
例えば、図２９（ａ）に示すように、板状電極５０の主面側電極接続部５３の先端側を、単に薄くするだけでも効果がある。図２９（ａ）に示す構成は、例えば、板状ゲート電極５０ｇの場合である。板状ゲート電極５０ｇの場合は、板状ソース電極５０ｓ程、処理する電流が大きくないため、前記のように第１接続部５４ａの周囲を第２接続部５４ｂで囲むような構成は敢えて採用しなくても構わない。
【０１２１】
そこで、第１接続部５４ａ、第２接続部５４ｂは、図２９（ａ）、（ｂ）に示すような構成にされている。すなわち、板状電極５０の連結部５２に連なる主面電極接続部５３の接続部５４を、連結部５２部分の板厚を踏襲した第１接続部５４ａと、第１接続部５４ａより板厚の薄い第２接続部５４ｂとする。
【０１２２】
かかる構成では、直線的に伸びた主面電極接続部５３を、その主面電極接続部５３を横断する方向で段階的に板厚を薄くして違えることで、図２９（ａ）、（ｂ）に示すように、第１接続部５４ａと第２接続部５４ｂとを形成して接続部５４を構成している。
【０１２３】
主面電極接続部５３の先端側に向かって、図２９（ａ）、（ｂ）に示すように、階段状に第１接続部５４ａの板厚の厚い個所と、第２接続部５４ｂの板厚の薄い個所とが形成されている。すなわち、第２接続部５４ｂは、ゲートリード４０ｇ側から見た場合には、第１接続部５４ａより遠くに形成されることとなる。
【０１２４】
かかる構成では、図２９（ｂ）に示すように、第１接続部５４ａの先端側に向けた両側面には、第２接続部５４ｂは形成されていない。そのため、第１接続部５４ａの先端を潰す等して板厚を薄くすることで簡単に、板状電極５０を形成することができる。
【０１２５】
このような構成でも、第１接続部５４ａの厚さＴ１に対して、第２接続部５４ｂの厚さＴ２の比は、Ｔ２／Ｔ１が、０．１以上、０．５以下であることが好ましい。また、第１接続部５４ａと、第２接続部５４ｂとの面積比率も、第２接続部の面積／第１接続部の面積＝０．３以上、１．０以下であることが好ましい。
【０１２６】
図２９に示す場合には、第１接続部５４ａと第２接続部５４ｂとは、直線的に延ばした主面電極接続部５３に対して直角方向に横断するようにして分けた場合を示したが、場合によっては、斜め方向に交差するように横断させて分けても構わない。かかる構成は、板状電極５０の主面電極接続部５３に、主面電極接続部５３が延びる直線方向に対して交差方向に特に強い剥離応力がかかると想定される場合に有効である。
【０１２７】
かかる第１接続部５４ａと、第２接続部５４ｂとを、互いの板厚を違えるについては、図３０（ａ）に示すように、画然と段差を設けて分ける構成も考えられるが、図３０（ｂ）に示すように板厚の厚い第１接続部５４ａと、板厚の薄い第２接続部５４ｂとをテーパで結んで斜面形状に設定しても構わない。
【０１２８】
あるいは、図３０（ｃ）に示すように、第１接続部５４ａと第２接続部５４ｂとを結ぶテーパ上に屈曲点を設けることで、第１接続部５４ａと第２接続部５４ｂとを結ぶ面を、複数の斜面で形成するように設定しても構わない。さらには、図３０（ｄ）に示すように、第１接続部５４ａと第２接続部５４ｂとを、凹型の曲面で連続的に結ぶようにしても一向に構わない。
【０１２９】
また、上記説明では第１接続部５４ａと、第２接続部５４ｂとで、板厚を２段に違える場合について説明したが、特段図示はしないが、板厚は３段階以上に違えても構わない。例えば、図３０（ｂ）、（ｃ）等に示す構成は、第１接続部５４ａから第２接続部５４ｂ至るまでを連続面で結んだ場合を示しているが、かかる構成は、板厚を多段に形成して複数細かく設定した極限状況と把握することもできる。
【０１３０】
尚、図３０（ｂ）等に示すように、テーパ面の鉛直面とのなす角θは、０度以上、９０度未満であればよい。因に、θが０度の場合とは、図３０（ａ）に示す構成が該当する。
【０１３１】
（実施の形態３）
前記説明の板状電極５０では、リード接続部５１、連結部５２、主面電極接続５３の第１接続部５４ａは、一定の板厚の板状金属を折り曲げ形成して作成することを想定したが、しかし、連結部５２をリード接続部５１、主面電極接続部５３より殊更に板厚を厚くしても構わない。かかる場合には、図３１（ａ）に示すように、連結部５２の一部が主面電極接続部５３の接続部５４を兼ねて、主面電極と接続されるようになっている。
【０１３２】
すなわち、図３１（ａ）、（ｂ）、（ｃ）に示すような形状でも構わない。図３１（ａ）は、かかる構成の板状電極５０の断面の様子を模式的に示した部分断面図であり、（ｂ）は矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｃ）は矢視Ｂ方向からみた様子を模式的に示す端面図である。
【０１３３】
かかる構成では、好ましくは、主面電極接続部５３の第１接続部分５４ａに相当する電極接続面側の後端側の隅部にテーパ５７を設け、かかる部分での剥離応力の発生を少しでも緩和できるようにすればよい。かかるテーパ５７の構成については、図３２（ａ）、（ｂ）に示すように、先に説明した板状ソース電極５０ｓ、板状ゲート電極５０ｇの場合にも、採用すればよい。
【０１３４】
（実施の形態４）
本実施の形態では、前記実施の形態とは異なり、本発明に関わる板状電極５０の構成を、ＩＧＢＴに適用した場合を説明する。
【０１３５】
図３３は、半導体チップ１０をＩＧＢＴ１０ｂに構成した場合の断面図である。図３４は、かかるＩＧＢＴ１０ｂを使用した３相インバータを示す要部回路図である。
【０１３６】
ＩＧＢＴ１０ｂは、基板（半導体基板）２０１Ｃとして、たとえばｐ型の導電型を有する不純物（例えば、Ｂ）が高濃度でドープされたｐ＋＋型単結晶シリコン基板２０１Ｄの表面に、ｎ型の導電型を有する不純物（例えば、Ａｓ）が高濃度でドープされたｎ＋型単結晶シリコン層２０１Ｅ、及び図２８で説明したエピタキシャル成長させたｎ−型単結晶シリコン層２０１Ｂが用いられている。
【０１３７】
ｎ＋型単結晶シリコン層２０１Ｅの不純物濃度は、ｐ＋＋型単結晶シリコン基板２０１Ｄより低く、かつｎ−型単結晶シリコン層２０１Ｂより高くなるようにする。基板２０１Ｃ以外の構造は前掲の図２８で示したと同様である。
【０１３８】
ＩＧＢＴ１０ｂでは、バンプ電極２４１をエミッタ電極３０ｅ、バンプ電極２４２をゲート電極３０ｇとし、裏面側に形成されたｐ＋＋型単結晶シリコン基板２０１Ｄをコレクタ電極として、ｎチャネル型ＩＧＢＴ素子が形成されている。かかる半導体チップ１０の主面に形成された主面電極には、前記実施の形態で説明したと同様の主面電極接続部５３が厚さの異なる接続部５４に構成された板状電極５０が接続されている。
【０１３９】
かかる構成のＩＧＢＴ１０ｂは、例えば、図３４に示す３相インバータ回路３００で使用される。３相インバータ回路３００は、ブリッジ回路３１０、チョッパ回路３２０、及びインバータ回路３３０等が構成されている。ブリッジ回路３１０は、複数のダイオードＤ１から構成されている。
【０１４０】
チョッパ回路３２０は、パワートランジスタＴｒ１、リアクトルＬ１、ダイオードＤ２及び容量Ｃ２から形成されている。インバータ回路３３０は、複数のｎチャネル型ＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｔｒ２（１０ｂ）、ダイオードＤ３等から形成されている。交流電源からの出力は、まずブリッジ回路３１０で整流され、次いで容量Ｃ１で平滑され、その後、チョッパ回路３２０にて容量Ｃ２の電圧を変化させることによってインバータの出力の出力電圧の調整が行われるように構成されている。
【０１４１】
（実施の形態５）
本実施の形態では、半導体チップ１０として主面電極３０にアノード電極３０ａ、裏面電極としてカソード電極６０ｃがそれぞれ形成されたダイオード１０ｃについて述べる。
【０１４２】
ダイオード１０ｃは、図３５に示す構成を有している。すなわち、ダイオード１０ｃでは、ｎ型の導電型を有する不純物（例えば、ＡｓまたはＰ）が高濃度でドープされたｎ＋型単結晶シリコン基板４０１Ａの表面に、ｎ型の導電型を有する不純物（例えば、ＡｓまたはＰ）がドープされたｎ−型単結晶シリコン層４０１Ｂをエピタキシャル成長させた基板（半導体基板）４０１が使用されている。
【０１４３】
かかる基板４０１に熱処理を施し、ｎ−型単結晶シリコン層４０１Ｂの表面に酸化シリコン膜４０２が形成されている。さらに、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして、エッチングにより酸化シリコン膜４０２が選択的に除去され、ｎ−型単結晶シリコン層４０１Ｂに達する開口部４０３が形成されている。
【０１４４】
次いで、酸化シリコン膜４０２をマスクとし、イオン注入法などを用いて、ｎ−型単結晶シリコン層４０１Ｂにｐ型の導電型を有する不純物（例えば、Ｂ）を導入し、必要に応じて熱処理を施し、ｐ型拡散層４０４が形成される。このようにしてｐ型拡散層４０４とｎ−型単結晶シリコン層４０１ＢとによるＰＮ接合から形成され、上記説明のインバータ回路３３０で使用されているパワーデバイスとしてのダイオードＤ３が構成される。
【０１４５】
次に、熱酸化法を用いて、ｐ型拡散層４０４の露出した表面に酸化膜４０５を形成する。次いで、基板４０１上に酸化シリコン膜を堆積し、その酸化シリコン膜の表面に例えばＣＶＤ法によりＰＳＧ（Phospho Silicate Glass）膜を堆積して、酸化シリコン膜とＰＳＧ膜とからなる表面保護膜４０６を形成する。
【０１４６】
続いて、パターニングされたフォトレジスト膜（図示は省略）をマスクとしてエッチングすることにより、表面保護膜４０６及び酸化膜４０５が選択的に除去され、開口部４０７が形成される。かかる際に、開口部４０７の底部にはｐ型拡散層４０４が露出する。続いて、開口部４０７の内部を含む基板４０１（表面保護膜４０６）上に、バリア導体膜４０８が成膜される。
【０１４７】
バリア導体膜４０８は、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板４０１に熱処理を施すことで成膜できる。その後、めっき法によって基板４０１上にアノード下地電極を形成する際のシード膜４０９をバリア導体膜４０８上に堆積する。
【０１４８】
かかるシード膜４０９は、たとえばスパッタリング法でＮｉ膜を薄く堆積することで成膜できる。次いで、基板４０１上にフォトレジスト膜（図示は省略）を成膜する。続いて、かかるフォトレジスト膜をパターニングする。めっき法により、シード膜４０９上のフォトレジスト膜の存在しない領域にＮｉ膜を堆積することによって導電性膜４１０を成膜する。
【０１４９】
このようにしてフォトレジスト膜を除去した後、平面において導電性膜４１０が存在しない領域のシード膜４０９及びバリア導体膜４０８を順次エッチングする。それにより、導電性膜４１０、シード４０９及びバリア導体膜４０８からなり、ｐ型拡散層４０４と電気的に接続するアノード下地電極４１１が形成される。
【０１５０】
その後、例えば、プラズマＣＶＤ法によって基板４０１上に窒化シリコン膜４１２を堆積する。続いて、その窒化シリコン膜４１２上にポリイミド樹脂膜４１３を堆積する。かかるポリイミド樹脂膜４１３は、感光性または非感光性のどちらであってもよい。
【０１５１】
続いて、パターニングされたフォトレジスト膜をマスクとしてポリイミド樹脂膜４１３及び窒化シリコン膜４１２を順次エッチングし、アノード下地電極４１１上に開口部４１４を形成する。尚、開口部４１４の形成後において、窒化シリコン膜４１２がアノード下地電極４１１の一部を覆うようにする。それにより、アノード下地電極４１１の基板４０１からの剥離を防ぐことが可能となる。
【０１５２】
上記開口部４１４の底部に現れたアノード下地電極４１１の表面にめっき法によって薄いＡｕ膜（図示せず）を堆積する。このようにして、バリア導体膜４０８、シード膜４０９を含む導電性膜４１０及びＡｕ膜からなるバンプ下地膜４１６が形成される。また、バンプ下地膜４１６は、アノード下地電極４１１としての機能も併せ持っている。
【０１５３】
尚、Ａｕ膜を成膜しておくことで、バンプ電極が形成されるまでにアノード下地電極７１を形成する導電性膜７０の表面酸化を防止することができる。
【０１５４】
次に、基板４０１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板４０１Ａの裏面を研削する。続いて、ｎ＋型単結晶シリコン基板４０１Ａの裏面上に、例えばＴｉ膜４１７、Ｎｉ膜４１８及びＡｕ膜４１９の導電性膜を順次蒸着し積層膜を形成する。かかる積層膜は、カソード電極（裏面電極）６０ｃとなる。
【０１５５】
その後、開口部４１４の平面パターンに合わせてパターニングされたメタルマスク（図示は省略）を用いて、例えばＡｇ、ＳｎおよびＣｕからなる半田ペーストを印刷し、開口部４１４を埋め込み、アノード下地電極４１１と電気的に接続するバンプ電極４２０を形成する。かかるバンプ電極４２０は、アノード下地電極４１１上に形成されているため、電気的に接続するアノード電極３０ａとなる。
【０１５６】
その後、適宜、ウエハ状態の基板４０１を、たとえば分割領域に沿ってダイシングし、個々のダイオードチップへと分割すればよい。かかる構成のダイオード１０ｃのチップ主面側に形成したバンプ電極４２１に、主面電極接続部５３が厚さの異なる接続部５４から形成された板状電極５０を接続すればよい。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５８】
上記実施の形態では、ＭＯＳＦＥＴ、ＩＧＢＴ、及びパワーデバイスとして使用されるダイオード等を例に挙げて説明したが、その他にもＭＩＳＦＥＴ等に使用されることは言うまでもない。基本的には、ワイヤボンディングが行えない場合で、電流を流すことによる放熱特性の向上と、チップクラックの発生の抑制とが併せ求められる場合に使用できる構成と言える。
【産業上の利用可能性】
【０１５９】
本発明は、大電流を短時間に処理する必要があるパワーデバイス等の分野で有効に利用することができる。
【図面の簡単な説明】
【０１６０】
【図１】本発明の一実施の形態である半導体装置を模式的に示す平面図である。
【図２】（ａ）は図１の矢視Ａから見た半導体装置の様子を示す側面図であり、（ｂ）は図１の矢視Ｂから見た半導体装置の様子を示す側面図である。
【図３】（ａ）は半導体装置を実装基板に搭載した状況を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図である。
【図４】（ａ）は板状ソース電極の様子を模式的に示す断面図であり、（ｂ）は接続部分の様子を示す部分平面図であり、（ｃ）は板状ゲート電極の様子を模式的に示す断面図である。
【図５】異なる板厚の板状電極を使用した場合における短時間での熱特性を示した説明図である。
【図６】（ａ）は板状電極を使用した半導体装置を示す断面図であり、（ｂ）は板状電極の接続部の積層構造を示す説明図であり、（ｃ）は板状電極の厚さと発生応力との関係を示す説明図である。
【図７】（ａ）は板状電極を使用した半導体装置を示す断面図であり、（ｂ）は板状電極の接続部の積層構造を示す説明図であり、（ｃ）は板状電極の厚さと発生応力との関係を示す説明図である。
【図８】（ａ）、（ｂ）、（ｃ）は、それぞれ板状電極の主面電極接続部の平面形状の変形例を示す部分平面図である。
【図９】（ａ）電極接続にワイヤボンディングを用いた場合の構成を示す説明図であり、（ｂ）はチップクラックの応力発生メカニズムを示す説明図であり、（ｃ）は応力発生の様子を模式的に示す説明図である。
【図１０】（ａ）電極接続に板厚の厚い板状電極を用いた場合の構成を示す説明図であり、（ｂ）はチップクラックの応力発生メカニズムを示す説明図であり、（ｃ）は応力発生の様子を模式的に示す説明図である。
【図１１】（ａ）電極接続に板厚の薄い板状電極を用いた場合の構成を示す説明図であり、（ｂ）はチップクラックの応力発生メカニズムを示す説明図であり、（ｃ）は応力発生の様子を模式的に示す説明図である。
【図１２】（ａ）電極接続に本発明に関わる板状電極を用いた場合の構成を示す説明図であり、（ｂ）はチップクラックの応力発生メカニズムを示す説明図である。
【図１３】構成の異なる板状電極を用いた場合のダイボンド部での応力発生状況を示す説明図である。
【図１４】構成の異なる板状電極を用いた場合の温度サイクルにおけるチップクラックの進展状況を示す説明図である。
【図１５】本発明の半導体装置の製造工程を示すフロー図である。
【図１６】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図１７】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図１８】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図１９】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図であり、（ｃ）、（ｄ）はそれぞれ平面図であり、（ｄ）は断面図である。
【図２０】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２１】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２２】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２３】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２４】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２５】（ａ）は半導体装置の製造工程における様子を示す平面図であり、（ｂ）はその断面図である。
【図２６】（ａ）は本発明の半導体装置のＥＰＳ制御回路での使用状況を示す説明図であり、（ｂ）は動作電流の状況を示す説明図である。
【図２７】（ａ）は本発明の半導体装置のＡＢＳ制御回路での使用状況を示す説明図であり、（ｂ）は動作電流の状況を示す説明図である。
【図２８】本発明の半導体装置に搭載される半導体チップを示す要部断面図である。
【図２９】（ａ）は板状電極の様子を示す断面図であり、（ｂ）は主面電極接続部の状況を模式的に示す部分平面図である。
【図３０】（ａ）〜（ｄ）は、板状電極の主面電極接続部の先端形状の変形例を模式的に示す部分断面図である。
【図３１】（ａ）は板状電極の変形例を示す断面図であり、（ｂ）は矢視Ａ方向から見た様子を示す平面図であり、（ｃ）は（ａ）の矢視Ｂから見た様子を示す端面図である。
【図３２】（ａ）、（ｂ）は、板状電極にテーパを設けた様子を示す断面図である。
【図３３】本発明の半導体チップをＩＧＢＴに構成した様子を示す要部断面図である。
【図３４】ＩＧＢＴのインバータ回路での使用状況を示す説明図である。
【図３５】本発明の半導体チップをダイオードに構成した様子を示す要部断面図である。
【符号の説明】
【０１６１】
１０      半導体チップ
１０ａ    ＭＯＳＦＥＴ
１０ｂ    ＩＧＢＴ
１０ｃ    ダイオード
１１      半田
１２      半田
１３      半田
１４      フラックス
１５      洗浄液
２０      リードフレーム
２１      ダイパッド
２２      ヘッダ
２３      リード部分
３０      主面電極
３０ａ    アノード電極
３０ｅ    エミッタ電極
３０ｇ    ゲート電極
３０ｓ    ソース電極
４０      主面電極リード
４０ｓ    ソースリード
４０ｇ    ゲートリード
４１ｓ    接続用ソース端子
４１ｇ    接続用ゲート端子
５０      板状電極
５０ａ    板状電極パターン
５０ｓ    板状ソース電極
５０ｇ    板状ゲート電極
５１      リード接続部
５２      連結部
５３      主面電極接続部
５４      接続部
５４ａ    第１接続部
５４ｂ    第２接続部
５４ｂ１  第１部分
５４ｂ２  第２部分
５４ｂ３  第３部分
５５      板状電極
５６      板状電極
５７      テーパ
６０      裏面電極
６０ｄ    ドレイン電極
６０ｃ    カソード電極
６０ｃｌ  コレクタ電極
７０      封止体
８０      基板
９０      配線
９１      保護膜
１００    半導体装置
１００ａ  半導体装置
１００ｂ  半導体装置
１００ｃ  半導体装置
１００ｄ  半導体装置
１１０    バッテリー
１２０    ＥＰＳ制御回路
１３０    ３相モータ
１４０    ドライバーＩＣ
１５０    ＡＢＳ制御回路
１６０    油圧ポンプモータ
１７０    回生ダイオード
２０１    基板（半導体基板）
２０１Ａ  ｎ＋型単結晶シリコン基板
２０１Ｂ  ｎ−型単結晶シリコン層
２０１Ｃ  基板（半導体基板）
２０１Ｄ  ｐ＋＋型単結晶シリコン基板
２０１Ｅ  ｎ＋型単結晶シリコン層
２０３    酸化シリコン膜
２０５    ｐ型ウエル
２０６    フィールド絶縁膜
２０７    ｐ−型半導体領域
２０８    ｎ＋型半導体領域
２１０    溝
２１１    熱酸化膜
２１２    ゲート電極
２１３    多結晶シリコンパターン
２１６    絶縁膜
２１７    コンタクト溝
２１８    コンタクト溝
２１９    コンタクト溝
２２０    ｐ＋型半導体領域
２２２    バリア導体膜
２２３    シード膜
２２５    導電性膜
２２６    配線
２２７    配線
２２８    配線
２３１    窒化シリコン膜
２３２    ポリイミド樹脂膜
２３３    開口部
２３６    バンプ下地膜
２３７    Ｔｉ膜
２３８    Ｎｉ膜
２３９    Ａｕ膜
２４０    引き出し電極
２４１    バンプ電極
２４２    バンプ電極
３００    ３相インバータ回路
３１０    ブリッジ回路
３２０    チョッパ回路
３３０    インバータ回路
４０１    基板（半導体基板）
４０１Ａ  ｎ＋型単結晶シリコン基板
４０１Ｂ  ｎ−型単結晶シリコン層
４０２    酸化シリコン膜
４０３    開口部
４０４    ｐ型拡散層
４０５    酸化膜
４０６    表面保護膜
４０７    開口部
４０８    バリア導体膜
４０９    シード膜
４１０    導電性膜
４１１    アノード下地電極
４１２    窒化シリコン膜
４１３    ポリイミド樹脂膜
４１４    開口部
４１６    バンプ下地膜
４１７    Ｔｉ膜
４１８    Ｎｉ膜
４１９    Ａｕ膜
４２０    バンプ電極
Ｃ１      容量
Ｃ２      容量
Ｄ１      ダイオード
Ｄ２      ダイオード
Ｄ３      ダイオード
Ｌ１      リアクトル
Ｌ        破線
Ｔｒ１    パワートランジスタ
Ｔｒ２    ｎチャネル型ＩＧＢＴ（パワーデバイス）
Ｔ        厚さ
Ｔ１      厚さ
Ｔ２      厚さ
【図１】
2008016529.tif 000003
【図２】
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【図３】
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【図４】
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【図６】
2008016529.tif 000007
【図７】
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【図８】
2008016529.tif 000009
【図９】
2008016529.tif 000010
【図１０】
2008016529.tif 000011
【図１１】
2008016529.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008016529.tif 000020
【図２０】
2008016529.tif 000021
【図２１】
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【図２２】
2008016529.tif 000023
【図２３】
2008016529.tif 000024
【図２４】
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【図２５】
2008016529.tif 000026
【図２６】
2008016529.tif 000027
【図２７】
2008016529.tif 000028
【図２８】
2008016529.tif 000029
【図２９】
2008016529.tif 000030
【図３０】
2008016529.tif 000031
【図３２】
2008016529.tif 000032
【図３３】
2008016529.tif 000033
【図３４】
2008016529.tif 000034
【図３５】
2008016529.tif 000035
【図５】
2008016529.tif 000036
【図３１】
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