(57)【要約】【課題】演算をより一層高速で行うことが可能な転置型のデジタル有限インパルス応答フィルタを提供する。【解決手段】タップＴＡＰＮ〜ＴＡＰ１の前処理部１０は、入力信号ＩＮとタップ係数ａｎとをビット単位で乗算して出力する。タップＴＡＰＮの加算部１２は、Wallace Tree構成が用いられており、前処理部１０の出力信号を加算の複合体として２項加算となるまで加算して出力する。加算部１２の出力信号は、２項のデータとして、次段のタップＴＡＰＮ−１の加算部１４に入力される。タップＴＡＰＮ−１〜ＴＡＰ１の各加算部１４は、Wallace Tree構成が用いられており、入力信号を加算の複合体として２項加算となるまで加算して出力する。ＴＡＰＮ−１〜ＴＡＰ２の各加算部１４の出力信号は、２項のデータとして、次段のタップＴＡＰＮ−１〜ＴＡＰ１の加算部１４に入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のタップを備える転置型のデジタル有限インパルス応答フィルタであって、
前記複数のタップは、入力信号とタップ係数とをビット単位で乗算して出力する前処理部と、Wallace Tree構成が用いられており、入力信号を各けたの項数が２以下となるまで加算して出力する加算部とを有し、
前記加算部には、前記入力信号として、前記前処理部からの出力信号と直前段のタップの前記加算部からの出力信号とが入力されていることを特徴とするデジタル有限インパルス応答フィルタ。
【請求項２】
前記複数のタップのうち最終段のタップの前記加算部からの出力信号を加算する加算器を更に備えることを特徴とする請求項１に記載のデジタル有限インパルス応答フィルタ。
【請求項３】
前記加算器が、キャリールックアヘッド加算器であることを特徴とする請求項２に記載のデジタル有限インパルス応答フィルタ。
【請求項４】
前記複数のタップのうち最前段のタップは、入力信号とタップ係数とをビット単位で乗算して出力する前処理部と、Wallace Tree構成が用いられ、前記前処理部からの出力信号を各けたの項数が２以下となるまで加算して出力する第１加算部と、前記第１加算部からの出力信号を加算する第２加算部とを有しており、
前記最前段のタップの後段のタップの前記加算部には、前記入力信号として、前記第２加算部からの出力信号が入力されていることを特徴とする請求項１〜３のいずれか一項に記載のデジタル有限インパルス応答フィルタ。
【請求項５】
前記第２加算部が、キャリールックアヘッド加算器であることを特徴とする請求項５に記載のデジタル有限インパルス応答フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のタップを備える転置型のデジタル有限インパルス応答フィルタに関する。
【背景技術】
【０００２】
デジタルフィルタとして、図８に示されるような、デジタル有限インパルス応答（ＦＩＲ：Finite Impulse Response）フィルタが知られている。デジタルＦＩＲフィルタは、フィードバックのループがなく、有限個のパルスで表現されるインパルス応答を持つ有限インパルス応答のフィルタである。デジタルＦＩＲフィルタにおける伝達関数は、入力をｘｎとし、タップ重み(タップ係数)をａとした場合、下記（１）式として表される。
ｙｋ＝ａ１ｘｎ＋ａ２ｘｎ−１＋・・・＋ａＮｘｎ−Ｎ          …（１）
図８に示されたデジタルＦＩＲフィルタは、直接型のデジタルＦＩＲフィルタであり、１クロックの遅延を伝達関数ｚ−１で表している。
【０００３】
直接型のデジタルＦＩＲフィルタでは、タップ数が増加した場合、乗算後の総和計算処理が重くなり、速度を満足しないことがある。このため、高速なデジタルＦＩＲフィルタを実現する場合、図９に示されるような、転置型のデジタルＦＩＲフィルタを用いることが知られている（例えば、特許文献１参照）。転置型のデジタルＦＩＲフィルタは、直接型のデジタルＦＩＲフィルタに対して遅延器と乗算器の順序を逆とし、それに伴いタップ係数の並びも同様に逆とすることで、入力信号は全てのタップ係数と乗算され、各タップの遅延した出力は最終出力で合成される仕組みとなっている。
【特許文献１】特開２００１−１６８６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、高速デジタル回路において、乗算器の構成としてWallace Treeを用いることが知られている。図１０に、各タップの乗算器及び積和器の構成としてWallace Treeを用いた転置型のデジタルＦＩＲフィルタ１０１を示す。
【０００５】
タップＴＡＰＮは、図１０に示されるように、前処理部１０３と、Wallace Tree構成が用いられた第１加算部１０５と、第１加算部１０５の出力信号を加算する第２加算部１０７とを有している。乗算器では、図１１に示されるように、まず、前処理部１０３にて、入力信号ＩＮとタップ係数ａＮを用いてビット単位の乗算を行う。また、ケタ合わせとしてビットシフトを行い、Wallace Tree構成が用いられた第１加算部に入力するデータへ変換する。ここで、乗算器での演算は、４ビット（符号なし）掛ける４ビット（符号なし）での例を示している。なお、ビット幅や符号はシステムに依存して変更する必要がある。
【０００６】
次に、第１加算部１０５にて、前処理部１０３での乗算結果を加算の複合体として２項加算、すなわち各けたの項数が２以下となるまで処理を行う。加算の複合体の構造は、ビット幅や加算器の性能に依存して変更する必要があり、同時に第１加算部１０５から出力されるデータのビット幅も変更する必要がある。最終段の第２加算部１０７にて、第１加算部１０５より入力される２つの信号の加算を行うことで最終的な乗算結果を得ることができる。第２加算部１０７としては、キャリールックアヘッド（ＣＬＡ：Carry Look Ahead）加算器等の構造が知られている。Wallace Tree構成が用いられた加算部は積和器でも使用可能であるため、タップＴＡＰＮ−１からタップＴＡＰ１までも同様の構成となる。
【０００７】
転置型のデジタルＦＩＲフィルタは、直接型のデジタルＦＩＲフィルタに比べて高速動作が可能ではあるが、さらに速度を上げたときに乗算器や積和器の演算速度が間に合わないことがある。この場合、図１２に示されるように、乗算器もしくは積和器の演算が終了する前に遅延器にて未確定の演算値を取り込むため、次段のタップへの出力値が狂うことになる。図１２にあっては、演算値Ａ_ｍＮ−１が確定する以前の値が、演算値Ａ_ｍＮ−１の確定された演算値として次段に出力されている。これによりデジタルＦＩＲフィルタの出力値は期待する値とは違う値が出力されることになる。なお、図１２に示された転置型のデジタルＦＩＲフィルタでは、当該デジタルＦＩＲフィルタの後段処理ＬＰが１クロックを使用せずに値を確定している。
【０００８】
乗算器や積和器の演算処理が間に合わない原因としては、入力信号、タップ係数、タップ出力のビット数が挙げられるが、１ビット少なくしてもWallace Treeの構造上、フルアダーの段数が減らないことがある。これではシステムの精度を下げたうえに速度がほとんど変わらない状態となってしまう。
【０００９】
そこで、本発明は上記課題を解決するためになされたもので、演算をより一層高速で行うことが可能な転置型のデジタル有限インパルス応答フィルタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るデジタル有限インパルス応答フィルタは、複数のタップを備える転置型のデジタル有限インパルス応答フィルタであって、複数のタップは、入力信号とタップ係数とをビット単位で乗算して出力する前処理部と、Wallace Tree構成が用いられており、入力信号を各けたの項数が２以下となるまで加算して出力する加算部とを有し、加算部には、入力信号として、前処理部からの出力信号と前段のタップの加算部からの出力信号とが入力されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、演算をより一層高速で行うことが可能な転置型のデジタル有限インパルス応答フィルタを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１３】
図１〜図６を参照して、本実施形態に係るデジタルＦＩＲフィルタ１の構成について説明する。図１は、本実施形態に係るデジタルＦＩＲフィルタの回路構成を示すブロック図である。図２は、前処理部の動作を説明するための図である。図３〜５は、加算部の動作を説明するための図である。図６は、加算器の動作を説明するための図である。本実施形態では、４ビット（符号なし）掛ける４ビット（符号なし）の例を示している。
【００１４】
デジタルＦＩＲフィルタ１は、図１に示されるように、転置型のデジタルＦＩＲフィルタであって、複数のタップＴＡＰＮ〜ＴＡＰ１と、複数の遅延器３と、加算器５とを備えている。最前段のタップＴＡＰＮにおける乗算器は、前処理部１０と、加算部１２とを有している。タップＴＡＰＮ−１〜ＴＡＰ１における各積和器は、前処理部１０と、加算部１４とを有している。
【００１５】
タップＴＡＰＮ〜ＴＡＰ１の各前処理部１０は、図２に示されるように、入力信号ＩＮとタップ係数ａｎ（ここで、ｎ＝１〜Ｎ）とをビット単位で乗算して出力する。各前処理部１０の出力信号は、対応する加算部１２に入力される。前処理部１０はシステムに依存はするものの、基本的に全てのタップＴＡＰＮ〜ＴＡＰ１共通の処理である。
【００１６】
タップＴＡＰＮの加算部１２は、WallaceTree構成が用いられており、図３に示されるように、入力信号（すなわち、前処理部１０の出力信号）を加算の複合体として２項加算、すなわち各けたの項数が２以下となるまで加算して出力する。加算部１２の出力信号は、２項のデータとして、それぞれ遅延器３を介して次段のタップＴＡＰＮ−１の加算部１４に入力される。
【００１７】
タップＴＡＰＮ−１〜ＴＡＰ１の各加算部１４は、タップＴＡＰＮの加算部１２と同じく、Wallace Tree構成が用いられており、入力信号を加算の複合体として２項加算、すなわち各けたの項数が２以下となるまで加算して出力する。ＴＡＰＮ−１〜ＴＡＰ２の各加算部１４の出力信号は、２項のデータとして、それぞれ遅延器３を介して次段のタップＴＡＰＮ−１〜ＴＡＰ１の加算部１４に入力される。ＴＡＰ１の加算部１４の出力信号は、２項のデータとして、それぞれ遅延器３を介して加算器５に入力される。
【００１８】
タップＴＡＰＮ−１〜ＴＡＰ１の各加算部１４には、入力信号として、前処理部１０の出力信号と、直前段のタップＴＡＰＮ〜ＴＡＰ２の各加算部１２，１４の出力信号とが入力される。例えば、図４に示されるように、タップＴＡＰＮ−１の加算部１４には、タップＴＡＰＮ−１の前処理部１０の出力信号と、直前段のタップＴＡＰＮの加算部１２の出力信号とが入力され、これらの出力信号を入力信号として、加算の複合体として２項加算となるまで加算して、２項のデータとして出力する。ＴＡＰＮ−１の加算部１４の出力信号は、２項のデータとして、それぞれ遅延器３を介して次段のタップＴＡＰＮ−２の加算部１４に入力される。
【００１９】
また、図５に示されるように、タップＴＡＰＮ−２の加算部１４には、タップＴＡＰＮ−２の前処理部１０の出力信号と、直前段のタップＴＡＰＮ−１の加算部１４の出力信号とが入力され、これらの出力信号を入力信号として、加算の複合体として２項加算となるまで加算して、２項のデータとして出力する。ＴＡＰＮ−２の加算部１４の出力信号は、２項のデータとして、それぞれ遅延器３を介して次段のタップＴＡＰＮ−３の加算部１４に入力される。
【００２０】
各加算部１２，１４のWallace Tree構成における加算の複合体の構造はビット幅や加算器の性能に依存して変更する必要があり、同時に加算部１２，１４から出力されるデータのビット幅も変更する必要がある。例えば、図４に示されたＴＡＰＮ−１の各加算部１４の出力信号は、８ビットを超えない値になることを前提としている。図５に示されたＴＡＰＮ−２の各加算部１４の出力信号は、８ビットを超えない値になることを前提としている。８ビットを超える値がある場合はビットを付加する必要がある。
【００２１】
加算器５は、図６に示されるように、最終段のタップＴＡＰ１の加算部１４からの出力信号を加算する、すなわちＴＡＰ１の加算部１４から出力された２項のデータを２項加算する。本実施形態では、加算器５として、キャリールックアヘッド加算器を用いている。
【００２２】
図１２に示された後段処理ＬＰと同様に、デジタルＦＩＲフィルタ１の後段処理が１クロックを使用せずに値が確定することができ、且つ、残りの時間で２項加算が可能な場合は、遅延後に加算器５にて加算を行った後に、後段処理を行うことができる。システムで遅延を許可している場合は、遅延後に加算器５にて加算を行い、さらに遅延後に後段処理へデータを渡すことができる。これにより、デジタルＦＩＲフィルタ１全体としては論理を変えずに、期待する出力値を高速に処理をすることができる。
【００２３】
以上に説明したように、本実施形態に係るデジタルＦＩＲフィルタ１においては、複数のタップＴＡＰＮ〜ＴＡＰ１が前処理部１０とWallace Tree構成が用いられた加算部１２，１４とを有し、タップＴＡＰＮ−１〜ＴＡＰ１の加算部１４には、入力信号として、当該タップＴＡＰＮ−１〜ＴＡＰ１の前処理部１０からの出力信号と、直前段のタップＴＡＰＮ〜ＴＡＰ２の加算部１２，１４からの出力信号とが入力されている。このため、デジタルＦＩＲフィルタ１における乗算及び積和の演算処理が分散されることとなり、デジタルＦＩＲフィルタ１のフィルタ結果をより一層高速で演算することができる。
【００２４】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００２５】
入力信号やタップ係数のビット数によっては、単純なWallace Tree構成を採用するよりも、Wallace Tree構成とBoothアルゴリズムとを併用することにより、処理速度が向上する可能性がある。この場合、前処理部１０にてBoothデコードを行い、加算部１２，１４及び加算器５はBoothデコードに合わせた処理を行う。本実施形態では、各タップＴＡＰＮ〜ＴＡＰ１において、最終値まで演算することなく２項データを出力するため、Wallace Tree構成とBoothアルゴリズムの併用した構成に関しても対応することができる。
【００２６】
タップＴＡＰＮにおける乗算器が処理速度を満足する場合、タップＴＡＰＮにおいて最終値まで演算して、この演算結果をタップＴＡＰＮ−１に出力するようにしてもよい。この場合、図７に示されるように、タップＴＡＰＮにおける乗算器は、前処理部１０と、第１加算部２０と、第２加算部２２とを有している。、図７は、本実施形態の変形例に係るデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【００２７】
第１加算部２０は、上述した加算部１２，１４と同じく、Wallace Tree構成が用いられており、入力信号（すなわち、前処理部１０の出力信号）を加算の複合体として２項加算、すなわち各けたの項数が２以下となるまで加算して出力する。第１加算部２０の出力信号は、２項のデータとして、第２加算部２２に入力される。
【００２８】
第２加算部２２は、第１加算部２０からの出力信号を加算する、すなわち第１加算部２０から出力された２項のデータを２項加算する。本実施形態では、第２加算部２２として、キャリールックアヘッド加算器を用いている。第２加算部２２の出力信号は、遅延器３を介して次段のタップＴＡＰＮ−１の加算部１４に入力される。これにより、タップＴＡＰＮ−１には、入力信号と、タップ係数と、タップＴＡＰＮからの出力信号との三つの信号が入力されることとなる。タップＴＡＰＮ−１〜ＴＡＰ１には、入力信号と、タップ係数と、タップＴＡＰＮからの二つの出力信号との四つの信号が入力されることとなる。
【００２９】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００３０】
本実施形態では、上述したように、４ビット（符号なし）掛ける４ビット（符号なし）の例を示している。ところで、デジタルＦＩＲフィルタの入力信号及び係数は、通常、符号付きデータである。本発明は、符号なしデータだけでなく、符号付きデータも対象とすることができる。すなわち、本発明では、符号付きデータを演算することでも同様の処理を行うことが可能であり、この場合でも、演算をより一層高速で行うことができるという効果を奏することとなる。
【図面の簡単な説明】
【００３１】
【図１】本実施形態に係るデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【図２】前処理部の動作を説明するための図である。
【図３】タップＴＡＰＮの加算部の動作を説明するための図である。
【図４】タップＴＡＰＮ−１の加算部の動作を説明するための図である。
【図５】タップＴＡＰＮ−２の加算部の動作を説明するための図である。
【図６】加算器の動作を説明するための図である。
【図７】本実施形態の変形例に係るデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【図８】直接型のデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【図９】転置型のデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【図１０】転置型のデジタルＦＩＲフィルタの回路構成を示すブロック図である。
【図１１】タップにおける乗算器の動作を説明するための図である。
【図１２】転置型のデジタルＦＩＲフィルタの動作を説明するためのタイミングチャートである。
【符号の説明】
【００３２】
１…デジタルＦＩＲフィルタ、３…遅延器、５…加算器、１０…前処理部、１２，１４…加算部、２０…第１加算部、２２…第２加算部、ＴＡＰ１〜ＴＡＰＮ…タップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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