(57)【要約】【課題】従来構成のＰＬＬを用いることなく、高精度の分周を回路増加を抑えつつ実現可能な周波数シンセサイザ及びクロック生成方法を提供する。【解決手段】周波数シンセサイザは、リファレンスクロック発生器５０１からのＮ相のクロックを基に複数の周波数のクロックを生成する位相選択合成器５０２、５０３を備える。位相選択合成器５０２、５０３において、クロック選択手段５０４は、Ｎ相クロックと位相番号（ｊ：０から（Ｎ−１）までの整数）を入力し、位相番号に対応したクロックを選択することで（Ｎ／Ｍ）ｆのクロックを生成する。位相番号生成手段５０５は、（Ｎ／Ｍ）ｆのクロックと分周分母Ｍ及び分周分子Ｎを入力し、（Ｎ／Ｍ）ｆのクロックに同期して、分周分母Ｍ及び分周分子Ｎから算出される値（Ｍ−Ｎ）を累算し、累算値ＡＣＣをＮで割った剰余を位相番号（ｊ）とする。【選択図】図１
2008172512.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ相クロックから、Ｎ／Ｍ分周クロック（Ｎ、Ｍは整数）を生成する周波数シンセサイザであって、
分周分母Ｍ及び分周分子Ｎから、所定の位相番号を生成する位相番号生成手段と、
前記Ｎ相クロックから、前記位相番号生成手段が出力する前記位相番号に対応するクロック位相を選択し、前記Ｎ／Ｍ分周クロックを出力するクロック選択手段と、
を備える周波数シンセサイザ。
【請求項２】
請求項１記載の周波数シンセサイザであって、
前記位相番号生成手段は、前記Ｎ／Ｍ分周クロックのサイクル毎に（Ｍ−Ｎ）の値を累算し、この累算値をＮで割った剰余を前記位相番号とする周波数シンセサイザ。
【請求項３】
請求項１記載の周波数シンセサイザであって、
前記クロック選択手段は、第１のクロックを選択する第１のクロック選択回路と、第２のクロックを選択する第２のクロック選択回路とを有し、
前記位相番号生成手段は、前記第１のクロックを使用する第１のレジスタと、前記第２のクロックを使用する第２のレジスタとを有し、
前記第２のクロック選択回路は、前記第１のレジスタの出力によって制御され、前記第１のクロック選択回路は、前記第２のレジスタの出力によって制御されて、前記Ｎ／Ｍ分周クロックを供給する周波数シンセサイザ。
【請求項４】
請求項３記載の周波数シンセサイザであって、
前記位相番号生成手段は、前記第１のレジスタと第２のレジスタの値を比較し、前記Ｎ／Ｍ分周クロックの出力を制御する比較手段を有する周波数シンセサイザ。
【請求項５】
Ｎ相クロックから、Ｎ／（Ｍ＋Ｘ）分周クロック（Ｎ、Ｍは整数、Ｘは１未満の小数）を生成する周波数シンセサイザであって、
分周分母Ｍ、分周分子Ｎ及び小数設定Ｘから、所定の位相番号を生成する位相番号生成手段と、
前記Ｎ相クロックから、前記位相番号生成手段が出力する前記位相番号に対応するクロック位相を選択し、前記Ｎ／（Ｍ＋Ｘ）分周クロックを出力するクロック選択手段と、
を備える周波数シンセサイザ。
【請求項６】
請求項５記載の周波数シンセサイザであって、
前記位相番号生成手段は、前記Ｎ／Ｍ分周クロックのサイクル毎にＸの値を累算する第１の累算回路と、
前記Ｎ／Ｍ分周クロックのサイクル毎に（Ｍ−Ｎ）の値を累算する第２の累算回路とを備え、
前記第１の累算回路において整数に繰り上がったキャリーを前記第２の累算回路に加算し、前記第２の累算回路の累算値をＮで割った剰余を前記位相番号とする周波数シンセサイザ。
【請求項７】
請求項５記載の周波数シンセサイザであって、
前記クロック選択手段は、第１のクロックを選択する第１のクロック選択回路と、第２のクロックを選択する第２のクロック選択回路とを有し、
前記位相番号生成手段は、前記第１のクロックを使用する第１のレジスタと、前記第２のクロックを使用する第２のレジスタとを有し、
前記第２のクロック選択回路は、前記第１のレジスタの出力によって制御され、前記第１のクロック選択回路は、前記第２のレジスタの出力によって制御されて、前記Ｎ／（Ｍ＋Ｘ）分周クロックを供給する周波数シンセサイザ。
【請求項８】
請求項７記載の周波数シンセサイザであって、
前記位相番号生成手段は、前記第１のレジスタと第２のレジスタの値を比較し、前記Ｎ／（Ｍ＋Ｘ）分周クロックの出力を制御する比較手段を有する周波数シンセサイザ。
【請求項９】
Ｍ／Ｎ分周クロックをＮ／Ｍ分周する請求項１あるいは請求項５記載の周波数シンセサイザと、
前記周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、
前記位相比較器の出力に応じて、前記基準クロックに位相同期したＭ／Ｎ分周クロックを生成する電圧制御オシレータと、
を備えるフェーズロックループ。
【請求項１０】
Ｍ／Ｐ分周クロックをＰ／Ｍ分周する請求項１あるいは請求項５記載の第１の周波数シンセサイザと、
Ｍ／Ｐ分周クロックをＰ／Ｎ分周する請求項１あるいは請求項５記載の第２の周波数シンセサイザと、
前記第１の周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、
前記位相比較器の出力に応じて、前記基準クロックに位相同期したＭ／Ｐ分周クロックを生成する電圧制御オシレータとを備え、
前記第２の周波数シンセサイザが、前記Ｍ／Ｐ分周クロックをＰ／Ｎ分周して前記基準クロックのＭ／Ｎ分周クロックを生成するフェーズロックループ。
【請求項１１】
ＱＭ／Ｐ分周クロックをＰ／ＱＭ分周する請求項１あるいは請求項５記載の第１の周波数シンセサイザと、
ＱＭ／Ｐ分周クロックをＰ／Ｑ分周する請求項１あるいは請求項５記載の第２の周波数シンセサイザと、
前記第１の周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、
前記位相比較器の出力に応じて、前記基準クロックに位相同期したＱＭ／Ｐ分周クロックを生成する電圧制御オシレータとを備え、
前記第２の周波数シンセサイザが、前記ＱＭ／Ｐ分周クロックをＰ／Ｑ分周して前記基準クロックのＭ逓倍クロックを生成するフェーズロックループ。
【請求項１２】
請求項１あるいは請求項５記載の周波数シンセサイザと、
乱数値を出力する乱数発生器とを備え、
固定値と前記乱数値とを加算して前記分周分母Ｍ、分周分子Ｎあるいは小数設定Ｘとするフェーズロックループ。
【請求項１３】
請求項１あるいは請求項５記載の周波数シンセサイザであって、位相角が一定の差分値を有する第１と第２のＮ／Ｍ分周クロックをそれぞれ生成する第１及び第２の周波数シンセサイザと、
前記第１と第２のＮ／Ｍ分周クロックをそれぞれ分周して第１と第２のＮ／２Ｍ分周クロックを生成する第１及び第２の分周器と、
前記第１と第２のＮ／２Ｍ分周クロックを論理演算してＮ／Ｍ分周クロックを生成する論理演算器と、
を備えるフェーズロックループ。
【請求項１４】
請求項１あるいは請求項５記載の周波数シンセサイザと、
前記周波数シンセサイザから供給されるクロックを分周する１つ以上の１／２分周器と、
前記周波数シンセサイザから出力されるクロック、あるいは前記１／２分周器から出力されるクロックを選択する選択回路と、
を備えるフェーズロックループ。
【請求項１５】
請求項１あるいは請求項５記載の周波数シンセサイザであって、位相角が一定の差分値を有する第１と第２のＮ／Ｍ分周クロックをそれぞれ生成する第１及び第２の周波数シンセサイザと、
前記第１のＮ／Ｍ分周クロックをセット入力とし、前記第２のＮ／Ｍ分周クロックをリセット入力とし、セットあるいはリセット結果をＮ／Ｍ分周クロックとするセットリセット保持手段と、
を備えるフェーズロックループ。
【請求項１６】
請求項１あるいは請求項５記載の周波数シンセサイザであって、位相角が一定の差分値を有する第１、第２及び第３のＮ／Ｍ分周クロックをそれぞれ生成する第１、第２及び第３の周波数シンセサイザと、
前記第１と第２のＮ／Ｍ分周クロックの位相を混合し、第４のＮ／Ｍ分周クロックを生成する位相混合器と、
前記第３と第４のＮ／Ｍ分周クロックを分周して第１と第２のＮ／２Ｍ分周クロックを生成する第１と第２の分周器と、
前記第１と第２のＮ／２Ｍ分周クロックを論理演算してＮ／Ｍ分周クロックを生成する論理演算器と、
を備えるフェーズロックループ。
【請求項１７】
請求項１あるいは請求項５記載の周波数シンセサイザであって、位相角が一定の差分値を有する第１、第２及び第３のＮ／Ｍ分周クロックをそれぞれ生成する第１、第２及び第３の周波数シンセサイザと、
前記第１と第２のＮ／Ｍ分周クロックの位相を混合し、第４のＮ／Ｍ分周クロックを生成する位相混合器と、
前記第３のＮ／Ｍ分周クロックをセット入力とし、前記第４のＮ／Ｍ分周クロックをリセット入力とし、セットあるいはリセット結果をＮ／Ｍ分周クロックとするセットリセット保持手段と、
を備えるフェーズロックループ。
【請求項１８】
Ｎ相のクロック位相を有する基準クロックのＮ／Ｍ分周クロック（Ｎ、Ｍは整数）を生成するクロック生成方法であって、
前記Ｎ／Ｍ分周クロックの毎サイクルごとに、（Ｍ−Ｎ）の値を、少なくともＮと（Ｍ−Ｎ）の最小公倍数まで累算するステップと、
前記基準クロックのＮ相のクロック位相から、累算結果をＮで割った剰余に対応するクロック位相を選択するステップと、
を有するクロック生成方法。
【請求項１９】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた通信装置。
【請求項２０】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた情報再生装置。
【請求項２１】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた画像表示装置。
【請求項２２】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた電子装置。
【請求項２３】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた電子制御装置。
【請求項２４】
請求項１あるいは請求項５記載の周波数シンセサイザを備えた移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の周波数を持つクロックを生成する周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法に関する。
【背景技術】
【０００２】
従来の周波数シンセサイザは、分周器、位相比較器、フィルタ（ＬＰＦ、ループフィルタ）、電圧制御オシレータ（ＶＣＯ）を組合せ、電圧制御オシレータの分周クロックと基準クロックの分周クロックとの位相同期を取るフィードバック制御（フェーズロックループ：ＰＬＬ）を行うことで、所望の周波数の生成を実現している（例えば特許文献１、特許文献２、特許文献３参照）。
【０００３】
しかしながら、前記従来手法では、複数の周波数を同時に生成したい場合には、周波数の種類だけＰＬＬを構成する必要がある。例えば２種類の周波数を生成したい場合には、図２８に示すように、リファレンスクロック発生器１０００１一つに対し、分周器１０００２、１０００６、位相比較器１０００３、ＬＰＦ１０００４、ＶＣＯ１０００５から構成される第１のＰＬＬと、分周器１０００７、１００１１、位相比較器１０００８、ＬＰＦ１０００９、ＶＣＯ１００１０から構成される第２のＰＬＬとによって個別に周波数を生成する必要がある。特にＰＬＬの場合、フィルタの実現には容量成分が必要になるため、ＬＳＩ上における占有面積が大きくなり、コスト増加に繋がる。
【０００４】
一方、ＰＬＬを用いずに所望の周波数を合成する方法も存在している（例えば特許文献４、特許文献５参照）。この方法は、基準クロックとして互いに位相の異なる多相クロックを入力とし、相の異なるクロック同士からエッジを抽出、あるいは微分器によるエッジ抽出によって、各クロック位相に対応するパルスを生成し、それらのパルスをワイヤードオアなどの合成回路にて合成することで所望の周波数を合成するものである。
【０００５】
また、ＰＬＬを用いない他の方法として、セレクタで多相クロックを選択し、１サイクルの中で２つのクロック位相を選択し、その各々のクロック位相によって所望のクロックの立ち上がりエッジと立ち下がりエッジを合成するものがある（例えば特許文献６参照）。
【０００６】
【特許文献１】特許第２８２７９６８号明細書
【特許文献２】特許第３３１９６７７号明細書
【特許文献３】特許第２８１７６７６号明細書
【特許文献４】特願平３−２４１４１７号公報
【特許文献５】特願平５−１１９６４１号公報
【特許文献６】特開２００２−３０５４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したＰＬＬを用いずに所望の周波数を合成する従来例の方法では、所望の周波数に対応する周期分、パルスを生成するためのエッジ抽出回路、あるいは微分器、セレクタ等が複数必要になる。例えば、基準クロックの位相数がＰ、所望の周期が基準クロックのＮ倍とすると、エッジ抽出回路あるいは微分器はＰ×Ｎ個必要になる。また、特許文献６の場合には、クロック位相数と同じ数のフリップフロップ、セレクタが必要となる。このため、特に分周動作を高精度に実現したい場合にはＰ、Ｎが増加するため、エッジ抽出回路、あるいは微分器、セレクタの回路増加の影響が大きくなる。
【０００８】
このように、従来の周波数シンセサイザでは、複数の周波数を同時に生成する場合に、所望の周波数に対応した数だけＰＬＬ、エッジ抽出回路、微分器、フリップフロップ、セレクタ等が必要になり、回路規模の大型化、コスト増加を招いていた。
【０００９】
本発明は、上記事情に鑑みてなされたもので、従来構成のフェーズロックループを用いること無く、高精度の分周動作を回路増加を抑えつつ実現することが可能な周波数シンセサイザ及びクロック生成方法を提供することを目的とする。
【００１０】
また、本発明は、回路増加を抑えつつ高精度の分周動作を実現する構成をフェーズロックループ用の分周器に応用することによって、クロック生成部の特性改善及び低消費電力化を図ることが可能な周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の周波数シンセサイザは、Ｎ相クロックから、Ｎ／Ｍ分周クロック（Ｎ、Ｍは整数）を生成する周波数シンセサイザであって、分周分母Ｍ及び分周分子Ｎから、所定の位相番号を生成する位相番号生成手段と、前記Ｎ相クロックから、前記位相番号生成手段が出力する前記位相番号に対応するクロック位相を選択し、前記Ｎ／Ｍ分周クロックを出力するクロック選択手段と、を備えるものである。
上記構成により、基準クロックとして互いに位相の異なる多相クロックを入力とし、分周後のクロック波形における立ち上がりエッジのタイミングと同じ立ち上がりエッジのタイミングを持つ前記多相クロックを適宜選択、出力することによって分周動作を実現する。このとき、Ｎ／Ｍ分周が実現できるため、分周分母Ｍ及び分周分子Ｎを制御することによって、例えば周波数ｆ０以外に５／６＊ｆ０、５／７＊ｆ０などが実現でき、基準周波数に対して５／６（８３％）、５／７（７１％）などの周波数を選択できるため、生成出力周波数の解像度が大幅に向上する。また、従来のようなＰＬＬを構成することなく、所望の周波数を得ることが可能となるため、フィルタ等が不要となり、ＬＳＩ上に構成した場合の占有面積が小さくなり、コスト削減に繋がる。したがって、従来構成のフェーズロックループを用いること無く、高精度の分周動作を回路増加を抑えつつ実現することが可能となる。
【００１２】
また、本発明は、上記の周波数シンセサイザであって、前記位相番号生成手段は、前記Ｎ／Ｍ分周クロックのサイクル毎に（Ｍ−Ｎ）の値を累算し、この累算値をＮで割った剰余を前記位相番号とするものとする。
上記構成により、所望の周波数に対応する周期分、パルスを生成するだけのエッジ抽出回路、あるいは微分器が不要になり、セレクタ数が大幅に削減されるため、特に分周動作を高精度に実現したい場合においても、エッジ抽出回路、あるいは微分器、セレクタ等の回路増加の影響を回避することが可能となる。
【００１３】
また、本発明は、上記の周波数シンセサイザであって、前記クロック選択手段は、第１のクロックを選択する第１のクロック選択回路と、第２のクロックを選択する第２のクロック選択回路とを有し、前記位相番号生成手段は、前記第１のクロックを使用する第１のレジスタと、前記第２のクロックを使用する第２のレジスタとを有し、前記第２のクロック選択回路は、前記第１のレジスタの出力によって制御され、前記第１のクロック選択回路は、前記第２のレジスタの出力によって制御されて、前記Ｎ／Ｍ分周クロックを供給するものとする。
上記構成により、第１または第２のクロック選択回路によって選択される第１または第２のクロックと、第１または第２のクロック選択回路を制御する第２または第１のレジスタが使用する第２または第１のクロックが異なるため、第１及び第２のレジスタ更新時におけるＮ／Ｍ分周クロックのグリッチ発生を回避することができる。
【００１４】
また、本発明は、上記の周波数シンセサイザであって、前記位相番号生成手段は、前記第１のレジスタと第２のレジスタの値を比較し、前記Ｎ／Ｍ分周クロックの出力を制御する比較手段を有するものとする。
上記構成により、第１と第２のレジスタの値を比較し、クロックグリッチを無効化することができるので、Ｎ／Ｍ分周クロックのグリッチ発生を回避することができる。
【００１５】
本発明の周波数シンセサイザは、Ｎ相クロックから、Ｎ／（Ｍ＋Ｘ）分周クロック（Ｎ、Ｍは整数、Ｘは１未満の小数）を生成する周波数シンセサイザであって、分周分母Ｍ、分周分子Ｎ及び小数設定Ｘから、所定の位相番号を生成する位相番号生成手段と、前記Ｎ相クロックから、前記位相番号生成手段が出力する前記位相番号に対応するクロック位相を選択し、前記Ｎ／（Ｍ＋Ｘ）分周クロックを出力するクロック選択手段と、を備えるものである。
上記構成により、ジッターの少ないフラクショナルＰＬＬを実現可能となる。
【００１６】
また、本発明は、上記の周波数シンセサイザであって、前記位相番号生成手段は、前記Ｎ／Ｍ分周クロックのサイクル毎にＸの値を累算する第１の累算回路と、前記Ｎ／Ｍ分周クロックのサイクル毎に（Ｍ−Ｎ）の値を累算する第２の累算回路とを備え、前記第１の累算回路において整数に繰り上がったキャリーを前記第２の累算回路に加算し、前記第２の累算回路の累算値をＮで割った剰余を前記位相番号とするものとする。
上記構成により、位相番号生成手段に累算回路を追加するだけで容易にフラクショナルＰＬＬを実現でき、かつ、量子化ノイズを従来方式と比較して大幅に削減できる。
【００１７】
また、本発明は、上記の周波数シンセサイザであって、前記クロック選択手段は、第１のクロックを選択する第１のクロック選択回路と、第２のクロックを選択する第２のクロック選択回路とを有し、前記位相番号生成手段は、前記第１のクロックを使用する第１のレジスタと、前記第２のクロックを使用する第２のレジスタとを有し、前記第２のクロック選択回路は、前記第１のレジスタの出力によって制御され、前記第１のクロック選択回路は、前記第２のレジスタの出力によって制御されて、前記Ｎ／（Ｍ＋Ｘ）分周クロックを供給するものとする。
上記構成により、第１または第２のクロック選択回路によって選択される第１または第２のクロックと、第１または第２のクロック選択回路を制御する第２または第１のレジスタが使用する第２または第１のクロックが異なるため、第１及び第２のレジスタ更新時におけるＮ／（Ｍ＋Ｘ）分周クロックのグリッチ発生を回避することができる。
【００１８】
また、本発明は、上記の周波数シンセサイザであって、前記位相番号生成手段は、前記第１のレジスタと第２のレジスタの値を比較し、前記Ｎ／（Ｍ＋Ｘ）分周クロックの出力を制御する比較手段を有するものとする。
上記構成により、第１と第２のレジスタの値を比較し、クロックグリッチを無効化することができるので、Ｎ／（Ｍ＋Ｘ）分周クロックのグリッチ発生を回避することができる。
【００１９】
また、本発明は、Ｍ／Ｎ分周クロックをＮ／Ｍ分周する上記いずれかの周波数シンセサイザと、前記周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、前記位相比較器の出力に応じて、前記基準クロックに位相同期したＭ／Ｎ分周クロックを生成する電圧制御オシレータと、を備えるフェーズロックループを提供する。
上記構成により、位相比較器に入力されるクロック及び基準クロックは、共に従来の構成のＮ倍の周波数になり、ＰＬＬの動作帯域を従来の構成のＮ倍にすることができる。
【００２０】
また、本発明は、Ｍ／Ｐ分周クロックをＰ／Ｍ分周する上記いずれかの第１の周波数シンセサイザと、Ｍ／Ｐ分周クロックをＰ／Ｎ分周する上記いずれかの第２の周波数シンセサイザと、前記第１の周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、前記位相比較器の出力に応じて、前記基準クロックに位相同期したＭ／Ｐ分周クロックを生成する電圧制御オシレータとを備え、前記第２の周波数シンセサイザが、前記Ｍ／Ｐ分周クロックをＰ／Ｎ分周して前記基準クロックのＭ／Ｎ分周クロックを生成するフェーズロックループを提供する。
上記構成により、位相比較器の入力クロックの周波数が従来の構成のＮ倍であり、電圧制御オシレータの段数をＰ段にできるため、発振可能周波数上限に応じてＰの値を任意に設定することができる。
【００２１】
また、本発明は、ＱＭ／Ｐ分周クロックをＰ／ＱＭ分周する上記いずれかの第１の周波数シンセサイザと、ＱＭ／Ｐ分周クロックをＰ／Ｑ分周する上記いずれかの第２の周波数シンセサイザと、前記第１の周波数シンセサイザから供給されるクロックと、基準クロックとを位相比較する位相比較器と、前記位相比較器の出力に応じて、前記基準クロックに位相同期したＱＭ／Ｐ分周クロックを生成する電圧制御オシレータとを備え、前記第２の周波数シンセサイザが、前記ＱＭ／Ｐ分周クロックをＰ／Ｑ分周して前記基準クロックのＭ逓倍クロックを生成するフェーズロックループを提供する。
上記構成により、電圧制御オシレータの発振周波数はｆ＊ＱＭ／Ｐとなり、これによって、発振周波数を下げる側の組合せが実現できるため、電圧制御オシレータの発振上限周波数の制約を緩和することができ、入力周波数レンジを従来の構成に対してＰＱ倍とすることができる。
【００２２】
また、本発明は、上記いずれかの周波数シンセサイザと、乱数値を出力する乱数発生器とを備え、固定値と前記乱数値とを加算して前記分周分母Ｍ、分周分子Ｎあるいは小数設定Ｘとするフェーズロックループを提供する。
上記構成により、分周分母Ｍ、分周分子Ｎに乱数発生から出力された時系列乱数値として例えばα（ｔ）を足しこむことで、時系列に揺らぎを持つ分数制御を行うことができる。これによって、周波数として例えばｆ０＊（Ｎ＋α（ｔ））／Ｍ、あるいはｆ０＊Ｎ／（Ｍ＋α（ｔ））といった時系列に揺らぎを持つクロックが実現できる。このような揺らぎを持つクロックは周波数成分として広がりを持っているため、特定周波数成分のピーク振幅が抑えられ、ＥＭＩを低減する効果を奏する。
【００２３】
また、本発明は、上記いずれかの周波数シンセサイザであって、位相角が一定の差分値を有する第１と第２のＮ／Ｍ分周クロックをそれぞれ生成する第１及び第２の周波数シンセサイザと、前記第１と第２のＮ／Ｍ分周クロックをそれぞれ分周して第１と第２のＮ／２Ｍ分周クロックを生成する第１及び第２の分周器と、前記第１と第２のＮ／２Ｍ分周クロックを論理演算してＮ／Ｍ分周クロックを生成する論理演算器と、を備えるフェーズロックループを提供する。
上記構成により、デューティ比が理想的にはＨｉ区間：Ｌｏ区間＝５０％：５０％となるＮ／Ｍ分周クロックを生成することができる。
【００２４】
また、本発明は、上記いずれかの周波数シンセサイザと、前記周波数シンセサイザから供給されるクロックを分周する１つ以上の１／２分周器と、前記周波数シンセサイザから出力されるクロック、あるいは前記１／２分周器から出力されるクロックを選択する選択回路と、を備えるフェーズロックループを提供する。
上記構成により、例えば１／２分周器をＷ段構成することで分周比は１／（２＾Ｗ）から１の範囲を実現でき、分周範囲を拡大することができる。
【００２５】
また、本発明は、上記いずれかの周波数シンセサイザであって、位相角が一定の差分値を有する第１と第２のＮ／Ｍ分周クロックをそれぞれ生成する第１及び第２の周波数シンセサイザと、前記第１のＮ／Ｍ分周クロックをセット入力とし、前記第２のＮ／Ｍ分周クロックをリセット入力とし、セットあるいはリセット結果をＮ／Ｍ分周クロックとするセットリセット保持手段と、を備えるフェーズロックループを提供する。
上記構成により、デューティ比が理想的にはＨｉ区間：Ｌｏ区間＝５０％：５０％となるＮ／Ｍ分周クロックを生成することができる。
【００２６】
また、本発明は、上記いずれかの周波数シンセサイザであって、位相角が一定の差分値を有する第１、第２及び第３のＮ／Ｍ分周クロックをそれぞれ生成する第１、第２及び第３の周波数シンセサイザと、前記第１と第２のＮ／Ｍ分周クロックの位相を混合し、第４のＮ／Ｍ分周クロックを生成する位相混合器と、前記第３と第４のＮ／Ｍ分周クロックを分周して第１と第２のＮ／２Ｍ分周クロックを生成する第１と第２の分周器と、前記第１と第２のＮ／２Ｍ分周クロックを論理演算してＮ／Ｍ分周クロックを生成する論理演算器と、を備えるフェーズロックループを提供する。
上記構成により、分周分母Ｍが奇数の場合であってもＮ／Ｍ分周クロックのデューティ比を理想的にＨｉ区間：Ｌｏ区間＝５０％：５０％にすることができる。
【００２７】
また、本発明は、上記いずれかの周波数シンセサイザであって、位相角が一定の差分値を有する第１、第２及び第３のＮ／Ｍ分周クロックをそれぞれ生成する第１、第２及び第３の周波数シンセサイザと、前記第１と第２のＮ／Ｍ分周クロックの位相を混合し、第４のＮ／Ｍ分周クロックを生成する位相混合器と、前記第３のＮ／Ｍ分周クロックをセット入力とし、前記第４のＮ／Ｍ分周クロックをリセット入力とし、セットあるいはリセット結果をＮ／Ｍ分周クロックとするセットリセット保持手段と、を備えるフェーズロックループを提供する。
上記構成により、分周分母Ｍが奇数の場合であってもＮ／Ｍ分周クロックのデューティ比を理想的にＨｉ区間：Ｌｏ区間＝５０％：５０％にすることができる。
【００２８】
本発明のクロック生成方法は、Ｎ相のクロック位相を有する基準クロックのＮ／Ｍ分周クロック（Ｎ、Ｍは整数）を生成するクロック生成方法であって、前記Ｎ／Ｍ分周クロックの毎サイクルごとに、（Ｍ−Ｎ）の値を、少なくともＮと（Ｍ−Ｎ）の最小公倍数まで累算するステップと、前記基準クロックのＮ相のクロック位相から、累算結果をＮで割った剰余に対応するクロック位相を選択するステップと、を有するものである。
上記手順により、複数のクロック生成のために従来のようなＰＬＬを複数構成する必要は無くなり、クロック生成部のＬＳＩ等への実装時の面積削減、消費電力の削減を実現することが可能となる。
【００２９】
また、本発明は、上記いずれかの周波数シンセサイザを備えた通信装置を提供する。
また、本発明は、上記いずれかの周波数シンセサイザを備えた情報再生装置を提供する。
また、本発明は、上記いずれかの周波数シンセサイザを備えた画像表示装置を提供する。
また、本発明は、上記いずれかの周波数シンセサイザを備えた電子装置を提供する。
また、本発明は、上記いずれかの周波数シンセサイザを備えた電子制御装置を提供する。
また、本発明は、上記いずれかの周波数シンセサイザを備えた移動体を提供する。
上記構成により、周波数シンセサイザが従来よりも少ない消費電力で動作可能であるため、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置、移動体等の各種装置の消費電力を低減することが可能となる。
【発明の効果】
【００３０】
本発明によれば、従来構成のフェーズロックループを用いること無く、高精度の分周動作を回路増加を抑えつつ実現することが可能な周波数シンセサイザ及びクロック生成方法を提供できる。
【００３１】
また、本発明によれば、回路増加を抑えつつ高精度の分周動作を実現する構成をフェーズロックループ用の分周器に応用することによって、クロック生成部の特性改善及び低消費電力化を図ることが可能な周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法を提供できる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
図１は本発明の実施形態に係るクロック生成装置の構成を示すブロック図である。図１において、（ａ）は本実施形態の周波数シンセサイザを含むクロック生成装置の構成要素を示したものであり、（ｂ）は周波数シンセサイザに相当する位相選択合成器の構成要素を示したものである。
【００３３】
クロック生成装置は、Ｎ相のクロック位相を出力するリファレンスクロック（基準クロック）発生器５０１と、後述するクロック位相選択、分周クロック生成を行う周波数シンセサイザに相当する位相選択合成器５０２、５０３とを有して構成される。
【００３４】
リファレンスクロック発生器５０１から周波数ｆのＮ相クロックが位相選択合成器５０２、５０３に入力される。位相選択合成器５０２、５０３は、それぞれＮ／Ｍ０分周、Ｎ／Ｍ１分周を行い、それぞれ（Ｎ／Ｍ０）ｆ、（Ｎ／Ｍ１）ｆのクロックを生成する。
【００３５】
位相選択合成器５０２、５０３はそれぞれ、クロック選択手段５０４と、位相番号生成手段５０５とを有して構成されている。クロック選択手段５０４は、Ｎ相クロックと、位相番号（ｊ：０から（Ｎ−１）までの整数）とを入力し、位相番号に対応したクロックを選択することで（Ｎ／Ｍ）ｆのクロックを生成する。
【００３６】
一方、位相番号生成手段５０５は、（Ｎ／Ｍ）ｆのクロックと、分周分母（Ｍ）及び分周分子（Ｎ）とを入力する。そして、位相番号生成手段５０５は（Ｎ／Ｍ）ｆのクロックに同期して、分周分母（Ｍ）、及び分周分子（Ｎ）から算出される値（Ｍ−Ｎ）を累算する。
【００３７】
以下に本実施形態に係るクロック生成装置の動作を説明する。図２は本実施形態における基準クロックと分周クロックとの関係を示す図である。
【００３８】
本実施形態では、基準クロックは、φ［０］からφ［Ｎ−１］まで均一な位相差を有する、Ｎ相のクロック位相を持つもので、分周クロックは、基準クロックをＮ／Ｍ分周したものと定義する。例えば、基準クロックが８相クロックであり、分周クロックが基準クロックの８／１２分周である場合は、Ｎ＝８、Ｍ＝１２となる。
【００３９】
ここで、前記基準クロックは、一般的にはインバータリングで構成された発振回路の各インバータ出力の信号を取り出すことなどによって生成が可能である。また、実際のＬＳＩにおいては、トランジスタの特性ばらつきなどによって厳密に位相差、周波数が同一にはならないことが一般的に知られており、ここで述べている「均一な」という言葉は「周波数、位相差がおおよそ同じ」という意味として構わない。
【００４０】
図２において、基準クロックの周期をＴとすると、位相差は周期Ｔを位相数Ｎで割った時間、すなわちＴ／Ｎとなる。また、基準クロックをＮ／Ｍ分周した分周クロックの周期は、（Ｍ／Ｎ）＊Ｔ（本明細書では「＊」は乗算を表す）となる。ここで（Ｍ／Ｎ）＊Ｔを式変形させると、以下の式（１）のようになる。
【００４１】
【数１】
2008172512.tif 000003
【００４２】
ここで、位相差がＴ／Ｎであることに着目すると、式（１）最右辺における第一項（Ｔ／Ｎ）＊Ｎ、及び、第二項（Ｔ／Ｎ）＊（Ｍ−Ｎ）は、それぞれ位相差のＮ倍、及び、（Ｍ−Ｎ）倍であると言うことが分かる。さらに、式（１）最右辺における第一項が周期Ｔに等しいことを踏まえると、分周クロックの周期は、基準クロックの周期に位相差の（Ｍ−Ｎ）倍を加えた時間に等しいことが分かる。すなわち、図２において、基準クロックのφ［０］相と、次サイクルのφ［Ｍ−Ｎ］相の立ち上がりエッジ１０１、１０２は、Ｎ／Ｍ分周クロックの立ち上がりエッジ１０３、１０４と時間的に等しいと言える。
【００４３】
図３は本実施形態における基準クロックと分周クロックの複数サイクルにわたる関係を示す図である。
【００４４】
上述したように、Ｎ／Ｍ分周クロックの周期は、基準クロックの周期に位相差の（Ｍ−Ｎ）倍を加えた時間に等しいことを踏まえると、毎サイクル（Ｍ−Ｎ）位相遅らせることによって、複数サイクルにわたってＮ／Ｍ分周クロックが生成できることが分かる。
【００４５】
すなわち、図３において、基準クロックのφ［０］とＮ／Ｍ分周クロックの１サイクル目の立ち上がりエッジが等しい時点から見た場合、分周クロックの２サイクル目はφ［Ｍ−Ｎ］に等しいエッジ２０１となり、３サイクル目はφ［２＊（Ｍ−Ｎ）］に等しいエッジ２０２となり、（ｈ＋１）サイクル目ではφ［ｈ＊（Ｍ−Ｎ）］に等しいエッジ２０３となる。
【００４６】
ここで、図３中の（Ａ）の時点で基準クロックとＮ／Ｍ分周クロックの位相が一致する（立ち上がりエッジ２０４、２０５のタイミングが一致する）場合は、遅らせている位相数ｈ＊（Ｍ−Ｎ）はＮと（Ｍ−Ｎ）の公倍数となる。このため、基準クロックとＮ／Ｍ分周クロックの位相が等しい時点から、次に位相が等しい時点となるまでに最小限遅らせる位相数は、Ｎと（Ｍ−Ｎ）の最小公倍数（Least Common Multiple：ＬＣＭ）となる。
【００４７】
このことは、ＸとＹの最小公倍数をＬＣＭ｛Ｘ，Ｙ｝と表記した場合、遅らせている位相数ｈ＊（Ｍ−Ｎ）は以下の式（２）で表される。
ｈ＊（Ｍ−Ｎ）＝ＬＣＭ｛（Ｍ−Ｎ），Ｎ｝    …（２）
【００４８】
この遅らせている位相数ｈ＊（Ｍ−Ｎ）は（Ｍ−Ｎ）の倍数となるため、単純計算の場合はＮを上回ることになるが、周期性を考慮するとφ［０］〜φ［Ｎ−１］のいずれかに一致する。
【００４９】
図４は位相数と周期性の関係を極座標形式で表した概念図である。この図４を用いて、位相数と周期性の関係を説明する。
【００５０】
Ｎ相クロックが均等に生成されている場合は、図４に示す通り、基準クロック位相はφ［０］、φ［１］、φ［２］、・・・、φ［Ｎ−１］という様に等角度で対応付けられる。そして、φ［Ｎ］は角度としてはφ［０］と同等になり、以降、φ［Ｎ＋１］、φ［Ｎ＋２］はそれぞれφ［１］、φ［２］と同じ角度となる。
【００５１】
すなわち、基準クロックのクロック位相φ［ｉ］（３０１）について、以下の式（３）が成立する。
φ［ｉ］＝φ［ａ＊Ｎ＋ｉ］  ：ａは任意の整数    …（３）
【００５２】
ここで、式（３）におけるｉは、（ａ＊Ｎ＋ｉ）という値をＮで割った剰余にも等しい。このことは、ＸをＹで割った剰余を（Ｘ mod Ｙ）と表記した場合、クロック位相φ［ｘ］は以下の式（４）で表される。
φ［ｘ］＝φ［ｘ mod Ｎ］  ：ｘは任意の整数    …（４）
【００５３】
図５は本実施形態におけるＮ／Ｍ分周クロックの生成を説明する概念図である。以上説明したことを踏まえ、本実施形態では、図５に示すようにＮ相のクロック位相を有する基準クロックを用い、毎サイクル（Ｍ−Ｎ）ずつの値を、少なくともＮと（Ｍ−Ｎ）の最小公倍数ＬＣＭ｛（Ｍ−Ｎ），Ｎ｝まで累算し、累算結果をＮで割った剰余を求める。この剰余は、１サイクル目が０、２サイクル目が（Ｍ−Ｎ） mod Ｎ、３サイクル目が２＊（Ｍ−Ｎ） mod Ｎ、（ｈ＋１）サイクル目がＬＣＭ｛（Ｍ−Ｎ），Ｎ｝ mod Ｎ（＝０）となる。
【００５４】
これらの剰余を位相とし、φ［０］、φ［（Ｍ−Ｎ） mod Ｎ］（４０１）、φ［２＊（Ｍ−Ｎ） mod Ｎ］（４０２）、・・・、φ［ＬＣＭ｛（Ｍ−Ｎ），Ｎ｝ mod Ｎ］（４０３）のように、剰余に対応するクロック位相を選択することで、基準クロックのＮ／Ｍ分周クロックを生成する。すなわち、基準クロックのクロック位相に０から始まる整数番号を付与した場合に、剰余の数字と一致する整数番号に対応したクロック位相を選択することにより、基準クロックのＮ／Ｍ分周クロックを生成する。
【００５５】
例えば、Ｎ＝３，Ｍ＝５の３／５分周クロックを生成する場合、基準クロックの３相のクロックφ［０］，φ［１］，φ［２］を生成する。次に、３／５分周クロックの毎サイクルごとに、（５−３）＝２ずつの値を、少なくとも３と（５−３）＝２の最小公倍数６まで累算し、累算結果を３で割った剰余を求める。累算結果は「０，２，４，６，８，１０」、剰余は「０，２，１，０，２，１」となる。そして、剰余の数字と一致するクロック位相「φ［０］，φ［２］，φ［１］，φ［０］，φ［２］，φ［１］」を選択することにより、基準クロックの３／５分周クロックを生成する。
【００５６】
図１に戻り、本実施形態のクロック生成装置における具体的な動作を説明する。リファレンスクロック発生器５０１より、周波数ｆのＮ相クロックを位相選択合成器５０２、５０３に入力する。そして、位相選択合成器５０２はＮ／Ｍ０分周を行って（Ｎ／Ｍ０）ｆのクロックを、位相選択合成器５０３はＮ／Ｍ１分周を行って（Ｎ／Ｍ１）ｆのクロックを、それぞれ生成する。
【００５７】
位相選択合成器５０２、５０３において、クロック選択手段５０４は、Ｎ相クロックと、位相番号（ｊ：０から（Ｎ−１）までの整数）とを入力し、位相番号に対応したクロックを選択することで（Ｎ／Ｍ）ｆのクロックを生成する。また、位相番号生成手段５０５は、（Ｎ／Ｍ）ｆのクロックと、分周分母（Ｍ）及び分周分子（Ｎ）とを入力する。そして、位相番号生成手段５０５は（Ｎ／Ｍ）ｆのクロックに同期して、分周分母（Ｍ）、及び分周分子（Ｎ）から算出される値（Ｍ−Ｎ）を累算する。
【００５８】
ここで、累算による時系列値（累算値）ＡＣＣは以下の式（５）で表され、累算値ＡＣＣは０から少なくともＬＣＭ｛（Ｍ−Ｎ），Ｎ｝の範囲の値を持つ。
ＡＣＣ＝（Ｍ−Ｎ）＊ｔ＋ｊ０    …（５）
【００５９】
式（５）において、ｔは、時点（０から始まる整数）であり、ｊ０は、初期位相番号（０から（Ｎ−１）までの整数）である。
【００６０】
次に、累算値ＡＣＣをＮで割った剰余を位相番号（ｊ）とする。ここで、位相番号の時系列値は以下の式（６）で表される。
ｊ＝｛（Ｍ−Ｎ）＊ｔ＋ｊ０｝ mod Ｎ    …（６）
【００６１】
このようにして得られた位相番号（ｊ）がクロック選択手段５０４に入力され、クロック選択手段５０４は、位相番号（ｊ）に対応したクロックを選択することで（Ｎ／Ｍ）ｆのクロックを生成する。
【００６２】
なお、分周分母（Ｍ）、及び分周分子（Ｎ）について、本実施形態ではＭ≧３、かつ、Ｎ≧２、かつ、Ｍ＞Ｎを満たす整数とすることを制約事項としている。これは後の図８で説明する位相選択合成器の回路実装形態に起因するものであり、上記図５で示す発明内容に基づくものであれば、前記制約事項を満たさなくても構わない。
【００６３】
また、初期位相番号（ｊ０）は、複数生成した（Ｎ／Ｍ）ｆのクロックを異なる位相にする場合に有効な概念であり、後述する第３の実施形態では、この初期位相番号を用いたデューティ比改善の例を説明する。
【００６４】
一般に、クロック切り替え制御を行う際には、切り替えに伴うグリッチが発生しないように考慮する必要がある。ここで、図６、図７を用いて切り替えに伴うグリッチ発生に関して説明する。図６はクロック選択手段５０４ａ及び位相番号生成手段５０５ａの回路実装形態の一例を示す図であり、グリッチを防止する仕組みを設けていない構成例である。
【００６５】
位相番号生成手段５０５ａは加算器１０１０１、ビット幅Ｗのレジスタ（Ｗｂ ｒｅｇ）１０１０２を有して構成され、クロック選択手段５０４ａはＮ相クロックから一つのクロックを選択するマルチプレクサ１０１０３を有して構成される。ここで、クロック位相数をＮ＝２＾Ｗ（２のべき乗：Ｗは１以上の整数、本明細書では「＾」はべき乗を表す）とし、分周分子はＮに等しく、分周分母はＭとする。
【００６６】
レジスタ１０１０２の出力は位相番号に対応する。マルチプレクサ１０１０３で選択されたクロックはそのままクロックｃｌｋとなる。レジスタ１０１０２はクロックｃｌｋで動作する。加算器１０１０１はｋ＝（Ｍ−Ｎ）とレジスタ１０１０２の内容とを加算し、レジスタ１０１０２に入力することで、クロックｃｌｋに同期してｋ＝（Ｍ−Ｎ）を累算する。マルチプレクサ１０１０３の出力が周波数シンセサイザの出力クロック（Synthesized clock）として出力される。
【００６７】
ここで、Ｎが２のべき乗（２＾Ｗ）となっており、レジスタ１０１０２のビット幅はＷとなっているため、レジスタ１０１０２の格納結果は累算値ＡＣＣをＮで割った剰余に等しく、そのまま位相番号として構わない。
【００６８】
図７は図６の構成におけるクロック切り替え制御時の動作例を示す図である。ここでは、ｋ＝Ｍ−Ｎとし、位相（phase）ｎから位相ｎ＋ｋに切り替わる制御におけるタイミングチャートを示している。レジスタ１０１０２の格納データ（reg）は位相ｎを示すため、位相ｎのクロックによってレジスタ１０１０２の内容はｎからｎ＋ｋに更新される（１０２０１）。そのため、クロックｃｌｋは位相ｎから位相ｎ＋ｋへと切り替わる（１０２０２）。
【００６９】
次に、レジスタ１０１０２は位相ｎ＋ｋによって動作するため、位相ｎ＋ｋの立ち上がりエッジでｎ＋ｋからｎ＋ｋ＋ｋに更新される（１０２０３）。そして、クロックｃｌｋは位相ｎ＋ｋから位相ｎ＋ｋ＋ｋへと切り替わる（１０２０４）。
【００７０】
このようにして得られたクロックｃｌｋは、同一サイクル内で複数のパルスが発生する、すなわちグリッチを伴う切り替えとなる。この場合、一点鎖線で囲んだように、正常なクロックが生成されないものとなる。本実施形態によるクロック生成を実現するためには、クロック切り替えの実装にも工夫が求められる。
【００７１】
図８は上述したグリッチ発生の問題を考慮した本実施形態に係るクロック選択手段５０４及び位相番号生成手段５０５の回路実装形態の一例を示す図であり、グリッチを防止する仕組みを設けたものである。
【００７２】
位相番号生成手段５０５は加算器６０１、ビット幅Ｗのレジスタ（Ｗｂ ｒｅｇ）６０２、６０３、６０４を有して構成され、クロック選択手段５０４はＮ相クロックから一つのクロックを選択する比較手段としてのマルチプレクサ６０５、６０６、一致判定器６０７、論理積素子（ＡＮＤ）６０８、論理反転素子６０９、６１０を有して構成される。ここで、クロック位相数をＮ＝２＾Ｗ（Ｗは１以上の整数）とし、分周分子はＮに等しく、分周分母はＭとする。
【００７３】
レジスタ６０２、６０３、６０４の出力は位相番号に対応し、ここではそれぞれ位相番号Ａ、位相番号Ｂ、位相番号Ｃとする。マルチプレクサ６０５で選択されたクロックは論理積素子６０８を経てクロックｃｌｋ０となり、マルチプレクサ６０６で選択されたクロックはそのままクロックｃｌｋ１となる。
【００７４】
レジスタ６０２はクロックｃｌｋ０で動作し、レジスタ６０３はクロックｃｌｋ０の反転クロックで動作し、レジスタ６０４はクロックｃｌｋ１の反転クロックで動作する。加算器６０１はｋ＝（Ｍ−Ｎ）とレジスタ６０２の内容とを加算し、レジスタ６０２に入力することで、クロックｃｌｋ０に同期してｋ＝（Ｍ−Ｎ）を累算する。
【００７５】
ここで、Ｎが２のべき乗（２＾Ｗ）となっており、レジスタ６０２のビット幅はＷとなっているため、レジスタ６０２の格納結果は累算値ＡＣＣをＮで割った剰余に等しく、そのまま位相番号として構わない。ここでは位相番号Ａとしている。
【００７６】
また、レジスタ６０３、レジスタ６０４はレジスタ６０２の格納結果をクロックｃｌｋ０の反転クロック、及びクロックｃｌｋ１の反転クロックに同期してコピーしているだけなので、同様に位相番号として構わない。ここでは、それぞれ位相番号Ｂ、位相番号Ｃとしている。
【００７７】
一致判定器６０７は、位相番号Ｂと位相番号Ｃが一致しているかどうかを判定し、一致していれば論理値１を、一致していなければ論理値０を一致判定結果（ｅｑｕａｌ）として出力する。論理積素子６０８によって、マルチプレクサ６０５の出力と一致判定結果ｅｑｕａｌとの論理積がクロックｃｌｋ０として生成される。このクロックｃｌｋ０にはクロック切り替え制御に伴うグリッチが防止されており、Ｎ／Ｍ分周クロックとなる。論理積素子６０８の出力が周波数シンセサイザの出力クロック（Synthesized clock）として出力される。
【００７８】
図８に示した本実施形態の構成における本質的に重要な点は、図６のようなマルチプレクサ１０１０３によって選択されるクロックｃｌｋと、マルチプレクサ１０１０３を制御するレジスタ１０１０２が使用するクロックｃｌｋとを同一にするという構成を回避している点である。
【００７９】
すなわち、図８において、マルチプレクサ６０５はレジスタ６０４によって制御され、かつレジスタ６０４はマルチプレクサ６０６によって選択されるクロックｃｌｋ１を使用している。同様に、マルチプレクサ６０６はレジスタ６０２によって制御され、かつレジスタ６０２はマルチプレクサ６０５によって選択されるクロックｃｌｋ０を使用している。
【００８０】
図６のような構成の場合、図７に示すようにレジスタ更新によってクロックｃｌｋにグリッチが発生するが、図８の本実施形態の構成では、マルチプレクサによって選択されるクロックと、マルチプレクサを制御するレジスタが使用するクロックを同一にするという構成を回避しているため、レジスタ更新時におけるクロックのグリッチ発生を回避することができる。
【００８１】
次に、本実施形態の構成によってクロック切り替え制御に伴うグリッチが防止されていることを説明する。図９は本実施形態のクロック選択手段及び位相番号生成手段の構成におけるクロック切り替え制御時の動作例を示す図である。ここでは、ｋ＝Ｍ−Ｎとし、位相（phase）ｎから位相ｎ＋ｋに切り替わる制御における動作条件として、（ａ）で示す位相ｎと立ち上がりエッジが最も近いｋの最小値（min k）、及び（ｂ）で示す位相ｎと立ち上がりエッジが最も遠いｋの最大値（max k）のそれぞれの場合のタイミングチャートを示している。
【００８２】
まず、位相ｎと立ち上がりエッジが最も近いｋの最小値（min k）の場合についての動作を説明する。レジスタ６０２、６０３、６０４の格納データはすべて位相ｎを示している。レジスタ６０４の格納データは位相ｎを示すため、位相ｎのクロックによってレジスタ６０２の内容はｎからｎ＋ｋに更新される（７０１）。
【００８３】
レジスタ６０２の内容によってマルチプレクサ６０６が制御されるため、マルチプレクサ６０６から出力されるクロックｃｌｋ１は位相ｎから位相ｎ＋ｋへと切り替わる（７０２）。既に述べたように、レジスタ６０２はマルチプレクサ６０５によって選択されたクロックで動作するため、７０２の動作ではクロックが変化しないため、再び更新されることは無い（７０３）。
【００８４】
また、レジスタ６０３についてもレジスタ６０２が動作するクロックを論理反転したクロックで動作するため、レジスタ６０２と同様、７０２の動作によって更新されることは無い。
【００８５】
一方、レジスタ６０４は、マルチプレクサ６０６によって選択されたクロックであるｃｌｋ１の反転クロックによって動作するために、一点鎖線で示すようにクロック切り替えに伴うグリッチが発生する。しかし、この破線で囲んだ７０４の部分では、既に述べたようにレジスタ６０４の入力データであるレジスタ６０３が更新されていないため、同じ値（位相ｎ）を再度取り直す動作となり、実質的には問題は発生しない。
【００８６】
次に、レジスタ６０３はレジスタ６０２が動作するクロックを論理反転したクロックで動作するため、位相ｎのクロックの立ち下がりエッジによって、レジスタ６０３の内容はｎからｎ＋ｋに更新される（７０５）。
【００８７】
ここで、レジスタ６０３とレジスタ６０４の内容は一致判定器６０７に入力されるため、７０５の動作によってレジスタ６０３とレジスタ６０４の内容が不一致となるので、一致判定結果ｅｑｕａｌはＬｏレベルとなる（７０６）。
【００８８】
この一致判定結果ｅｑｕａｌはマルチプレクサ６０５の出力と共に論理積素子６０８に入力されているが、マルチプレクサ６０５はレジスタ６０４によって位相ｎを選択しており、その出力がＬｏレベルとなっている（７０７）。このため、７０６の動作はクロックｃｌｋ０には何ら影響を与えない。
【００８９】
次に、レジスタ６０４は既に位相ｎ＋ｋに切り替わっているｃｌｋ１を論理反転したクロックで動作するため、７０５の動作から位相差ｋ遅れて、レジスタ６０４の内容はｎからｎ＋ｋに更新される（７０８）。７０８の動作によってマルチプレクサ６０５の選択は位相ｎからｎ＋ｋに切り替わる（７０９）。
【００９０】
更に、７０８の動作によってレジスタ６０３とレジスタ６０４の内容が一致するため、一致判定結果ｅｑｕａｌはＨｉレベルとなる（７１０）。しかし、マルチプレクサ６０５が選択している位相ｎ＋ｋは既にＬｏレベルとなっている（７１１）。このため、７１０の動作はクロックｃｌｋ０には何ら影響を与えない。以上の動作により、レジスタ６０２、６０３、６０４は再び同じ値（ｎ＋ｋ）を示し、同様に位相ｎ＋ｋからｎ＋ｋ＋ｋへの切り替えが繰り返される（７１２）。
【００９１】
次に、位相ｎと立ち上がりエッジが最も遠いｋの最大値（max k）の場合についての動作を説明する。レジスタ６０２、６０３、６０４の格納データはすべて位相ｎを示している。レジスタ６０４の格納データは位相ｎを示すため、位相ｎのクロックによってレジスタ６０２の内容はｎからｎ＋ｋに更新される（７２１）。
【００９２】
レジスタ６０２の内容によってマルチプレクサ６０６が制御されるため、マルチプレクサ６０６から出力されるクロックｃｌｋ１は位相ｎから位相ｎ＋ｋへと切り替わる（７２２）。既に述べたように、レジスタ６０２はマルチプレクサ６０５によって選択されたクロックで動作するので、７２２の動作ではクロックが変化しないため、再び更新されることは無い（７２３）。
【００９３】
また、レジスタ６０３についてもレジスタ６０２が動作するクロックを論理反転したクロックで動作するため、レジスタ６０２と同様、７２２の動作によって更新されることは無い。
【００９４】
次に、レジスタ６０３はレジスタ６０２が動作するクロックを論理反転したクロックで動作するため、位相ｎのクロックの立ち下がりエッジによって、レジスタ６０３の内容はｎからｎ＋ｋに更新される（７２５）。
【００９５】
ここで、レジスタ６０３とレジスタ６０４の内容は一致判定器６０７に入力されるため、７２５の動作によってレジスタ６０３とレジスタ６０４の内容が不一致となるので、一致判定結果ｅｑｕａｌはＬｏレベルとなる（７２６）。
【００９６】
この一致判定結果ｅｑｕａｌはマルチプレクサ６０５の出力と共に論理積素子６０８に入力されているが、マルチプレクサ６０５はレジスタ６０４によって位相ｎを選択しており、その出力がＬｏレベルとなっている（７０７）。このため、７２６の動作はクロックｃｌｋ０には何ら影響を与えない。
【００９７】
次に、レジスタ６０４は既に位相ｎ＋ｋに切り替わっているｃｌｋ１を論理反転したクロックで動作するため、７２５の動作から位相差ｋ遅れて、レジスタ６０４の内容はｎからｎ＋ｋに更新される（７２８）。７２８の動作によってマルチプレクサ６０５の選択は位相ｎからｎ＋ｋに切り替わる（７２９）。
【００９８】
ここで、７２９の動作が行われるまでに一点鎖線で示すように位相ｎの立ち上がりエッジが存在する。しかし、一致判定結果ｅｑｕａｌがＬｏレベルとなっており（７２７）、論理積素子６０８によって無効化されるので、この破線で囲んだ７２４の部分では、クロックｃｌｋ０にはグリッチは発生しない。
【００９９】
更に、７２８の動作によってレジスタ６０３とレジスタ６０４の内容が一致するため、一致判定結果ｅｑｕａｌはＨｉレベルとなる（７３０）。しかし、マルチプレクサ６０５が選択している位相ｎ＋ｋは既にＬｏレベルとなっているため（７３１）、７３０の動作はクロックｃｌｋ０には何ら影響を与えない。以上の動作により、レジスタ６０２、６０３、６０４は再び同じ値（ｎ＋ｋ）を示し、同様に位相ｎ＋ｋからｎ＋ｋ＋ｋへの切り替えが繰り返される（７３２）。
【０１００】
上述したように、マルチプレクサによって選択されるクロックと、マルチプレクサを制御するレジスタが使用するクロックとを同一にすることを回避する構成によって、レジスタ更新時におけるクロックのグリッチ発生を回避することができる。更には、上記７２４の動作のように、特定条件でのクロックグリッチを無効化するという仕組みを組み合わせることが望ましい。
【０１０１】
なお、本実施形態では、７２４の動作を実現するために一致判定器と論理積素子とを構成要素にしているが、この構成に限定されるべきものではなく、上記７２４の動作を実現可能な無効化信号を生成するための回路構成、あるいは７２４の動作を代替する回路構成でも構わない。
【０１０２】
図１０は本実施形態における周波数シンセサイザの出力クロックの一例を示す図である。上述した本実施形態の構成及び動作により、クロックを選択することによって所定の出力クロックが得られる。図１０の例では、２／３分周の場合、すなわち図８においてＭ＝３、Ｎ＝２の場合を示している。この場合、多相クロックとして位相番号ｊ＝０であるクロック８０１、位相番号ｊ＝１であるクロック８０２がクロック選択手段５０４に入力される。
【０１０３】
位相番号生成手段５０５では、ｋ＝Ｍ−Ｎ（＝１）ずつ累算を実施し、累算値ＡＣＣは０、１、２、３、・・・というように増加していく。なお、この累算値ＡＣＣは、Ｎ（＝２）とＭ−Ｎ（＝１）の最小公倍数である２まで少なくとも累算すればよい。
【０１０４】
そして、累算値ＡＣＣをＮ（＝２）で割った剰余を位相番号として、位相番号ｊは０、１、０、１、・・・と変化する。また、図８で示したグリッチ防止の工夫により、得られる２／３分周クロック８０３は、クロック８０１とクロック８０２のそれぞれのクロックパルスを選択（８０４、８０５）して出力したものとなる。
【０１０５】
図１１は従来の構成と本実施形態の構成とを比較した説明図である。図１１において、（ａ）は従来の構成を示し、（ｂ）は本実施形態の構成を示している。図１１（ａ）あるいは背景技術で示した図２８のような従来の構成では、複数のクロック生成のためにＰＬＬを複数構成する必要があった。これに対し、図１１（ｂ）に示すような本実施形態の構成では、Ｎ相のクロック位相を出力するリファレンスクロック発生器（ＰＬＬ）１００１と、位相選択合成器１００２とを設けることで、複数のクロックを生成する場合でもＰＬＬを複数構成する必要は無くなり、ＰＬＬの個数を削減できる。これによって、回路の実装面積を削減でき、消費電力の削減を実現することが可能となる。
【０１０６】
（第２の実施形態）
第２の実施形態として、本発明に係るクロック生成装置の特徴的な構成を用いたフェーズロックループへの応用例をいくつか示す。本発明によるクロック生成の特徴として、以下のものが挙げられる。
【０１０７】
（１）分周分母、分子の値の変更によって、１つのクロック周波数から他の周波数を生成できる。
（２）分周率の分子として１よりも大きな値をとることができる。
【０１０８】
まず、上記（１）に挙げた特徴を用いた例として、動的周波数制御（Dynamic Frequency Scaling:ＤＦＳ）が第１応用例として考えられる。
【０１０９】
図１２は動的周波数制御に適用した第１応用例を説明する図である。図１２において、（ａ）は従来の構成を示し、（ｂ）は本発明に係る第１応用例を示している。図１２（ａ）に示す従来の構成では、例えばＰＬＬから得られる周波数ｆ０のクロックと、１／２分周器後に得られる周波数（１／２）ｆ０のクロックとを選択回路１００４によって切り替えるというものであった。この場合、動的に制御できる周波数は半分かどうかという解像度となる。すなわち、従来の構成では、基準周波数の１／２の周波数、一般的な分周器では１／（２のべき乗）という周波数しか生成できない（つまり基準周波数の９０％などではない）。
【０１１０】
これに対し、図１２（ｂ）に示す第１応用例では、Ｎ相のクロックを出力するリファレンスクロック発生器（ＰＬＬ）１００１と位相選択合成器１００２とを備え、ＤＦＳを実現する構成となっている。この構成では、図１、図８に示したようにＮ／Ｍ分周が実現できるため、分数制御値１００３によって例えば周波数ｆ０以外に（５／６）ｆ０、（５／７）ｆ０が実現でき、周波数切り替えの解像度が大幅に向上する。すなわち、基準周波数に対して５／６（８３％）、５／７（７１％）などの周波数を選択でき、周波数の高解像度化を図れる。
【０１１１】
また、上記（１）に挙げた特徴を用いた例として、スペクトル拡散クロックの生成が第２応用例として考えられる。
【０１１２】
図１３はスペクトル拡散クロック生成に適用した第２応用例を説明する図である。この第２応用例では、図１２（ｂ）に示した第１応用例の構成に加えて、乱数発生器１５０１、加算器１５０２を設け、上記第１応用例の分数制御と同様の分数制御値１５０３（Ｎ、あるいはＭ）に乱数発生器１５０１から出力される時系列乱数値α（ｔ）を足しこむ構成となっている。これにより、時系列に揺らぎを持つ分数制御値１５０４が生成できる。
【０１１３】
この構成によれば、例えば、ｆ０＊（Ｎ＋α（ｔ））／Ｍ、あるいはｆ０＊Ｎ／（Ｍ＋α（ｔ））といった時系列に揺らぎを持つクロックが実現できる。このような揺らぎを持つクロックは周波数成分として広がりを持っているため、特定周波数成分のピーク振幅が抑えられ、ＥＭＩを低減する効果を奏する。
【０１１４】
次に、上記（２）に挙げた特徴を用いた例として、ＰＬＬの特性改善が第３応用例及び第４応用例として考えられる。
【０１１５】
図１４はＰＬＬの特性改善に適用した第３応用例及び第４応用例を説明する図である。図１４において、（ａ）は従来の構成を示し、（ｂ）は本発明に係る第３応用例を示し、（ｃ）は本発明に係る第４応用例を示している。
【０１１６】
一般的にＰＬＬでは、図１４（ａ）に示す従来の構成のように、周波数ｆのクロックを１／Ｎ分周してｆ／Ｎのクロック１１０１を生成し、そしてＶＣＯ１１０２の出力クロック１１０３を１／Ｍ分周して位相比較器（ＰＦＤ）１１０４に入力し、位相比較結果をＶＣＯ１１０２にフィードバックすることで、１／Ｍ分周クロック１１０５の周波数がｆ／Ｎに収束する。このとき、ＶＣＯ１１０２の出力クロック１１０３は（Ｍ／Ｎ）ｆとなる。
【０１１７】
ここで、位相比較器（ＰＦＤ）１１０４は入力クロックのエッジ毎に動作するため、図１４（ａ）の構成ではｆ／Ｎの周波数で位相比較器（ＰＦＤ）１１０４が動作する。
【０１１８】
これに対し、図１４（ｂ）に示す一例としての第３応用例では、位相比較器１１１１とともに、本実施形態の位相選択合成器を分周器１１１０に適用し、Ｎ段のインバータリングで構成されるＶＣＯ１１１２によって、Ｎ相のクロックを分周器１１１０に入力する構成となっている。この構成の場合、分周器１１１０によってＮ／Ｍ分周が実現されるため、位相比較器１１１１の入力クロックは共に周波数ｆとなり、図１４（ａ）の従来の構成に対してＮ倍のクロックで位相比較器１１１１が動作する。これはＰＬＬの動作帯域がＮ倍になったことを意味し、広帯域化を図れる。
【０１１９】
なお、Ｎ段のＶＣＯによってＮ相のクロックが生成可能であることは一般的に知られているが、このＶＣＯの段数は発振可能周波数上限の決定要因にもなっている。図１４（ｃ）に示す他の例としてる第４応用例では、図１４（ｂ）の第３応用例のＮ／Ｍ分周器の代わりに、Ｐ／Ｍ分周器１１２０及びＰ／Ｎ分周器１１２１の組合せを設け、Ｐ段のインバータリングで構成されるＶＣＯ１１２３を用いてＰＬＬが構成されている。この構成の場合、位相比較器１１２２の入力クロックは周波数ｆのまま、ＶＣＯ１１２３の段数はＰ段にできるため、発振可能周波数上限に応じてＰの値を任意に設定することができる。
【０１２０】
また、ＰＬＬへの他の応用例を第５応用例として示す。図１５はＰＬＬへの他の応用例である第５応用例を説明する図である。図１５において、（ａ）は従来の第１の構成を示し、（ｂ）は従来の第２の構成を示し、（ｃ）は本発明に係る第５応用例を示している。
【０１２１】
周波数ｆから周波数ｆ＊Ｍを生成する場合、図１５（ａ）に示す従来の第１の構成のように、片側に１／Ｍ分周器１２０１を設けて、位相比較器（ＰＦＤ）１２０２の入力クロックを周波数ｆにするという構成がある。ここで、前述した図１４と同様に、位相比較器１２０２は周波数ｆで動作するものとする。このとき、ＶＣＯ１２０３の発振周波数はｆ＊ＭすなわちＭｆとなる。ここで、この周波数ｆが低くなると、ＶＣＯ１２０３の発振周波数が低くなるため、ＶＣＯの発振下限周波数の制約により入力周波数レンジが決定する。
【０１２２】
この入力周波数レンジを向上するための従来構成としては、図１５（ｂ）に示す従来の第２の構成のように、図１５（ａ）の１／Ｍ分周器１２０１の代わりに１／ＱＭ分周器１２１０及び１／Ｑ分周器１２１１を設けることで、ＶＣＯ１２１２の発振周波数をｆ＊ＱＭすなわちＱＭｆにでき、これにより入力周波数レンジがＱ倍となる。
【０１２３】
しかし、発振周波数の上限について考えた場合、図１５（ｂ）の従来の第２の構成では発振周波数を上げるだけなので、発振上限周波数の制約により入力周波数レンジが決定する。
【０１２４】
これに対し、図１５（ｃ）に示す第５応用例では、Ｐ／ＱＭ分周器１２２０及びＰ／Ｑ分周器１２２１と、Ｐ段のＶＣＯ１２２２とを備える構成となっている。この構成では、ＶＣＯ１２２２の発振周波数はｆ＊ＱＭ／Ｐすなわち（ＱＭ／Ｐ）ｆとなる。これにより、発振周波数を下げる側の組合せが実現できるため、ＶＣＯの発振上限周波数の制約を緩和することができる。この場合、入力周波数レンジとしては、図１５（ａ）の従来の第１の構成に対してＰＱ倍となるので、入力周波数レンジの拡大を図れる。
【０１２５】
さらに、本発明に係るクロック生成装置は、分周比に小数を用いた、いわゆるフラクショナルＰＬＬの精度向上にも応用できる。図１６はフラクショナルＰＬＬの精度向上にも応用した第６応用例を説明する図である。図１６において、（ａ）は従来の構成を示し、（ｂ）は本発明に係る第６応用例を示している。
【０１２６】
従来のフラクショナルＰＬＬとしては、図１６（ａ）に示す従来の構成のように、ＶＣＯ１３０３とともに、片側に１／Ｍ分周器１３０１を設けて、位相比較器（ＰＦＤ）１３０２の入力クロックを周波数ｆにするという構成がある。そして、Ｍ未満の小数点に相当する分周比の誤差を定期的に補正するように、１／Ｍ分周器１３０１のＭ値を１／Ｍあるいは１／（Ｍ＋１）に制御する（１３０４）。このＭ値の制御１３０４によって、ＶＣＯ１３０３の出力するクロックは１／（Ｍ＋小数）という分周比に収束する。
【０１２７】
ここで、図１６（ａ）の従来の構成において、１／Ｍ分周器１３０１のＭ値を制御する際、Ｍ＝１０の場合を考えると、１／Ｍと１／（Ｍ＋１）の差分は１／１０と１／１１という差分になる。この差分が一般的には量子化ノイズと呼ばれ、ジッター性能に影響する。
【０１２８】
これに対し、図１６（ｂ）に示す第６応用例では、位相比較器１３１２、Ｐ／ＰＭ分周器１３１１と、Ｐ段のＶＣＯ１３１３とを備える構成となっている。このように片側にＰ／ＰＭ分周器１３１１を設けて、位相比較器１３１２の入力クロックを周波数ｆとし、そしてＭ未満の小数点に相当する分周比の誤差を定期的に補正するように、Ｐ／ＰＭ分周器１３１１のＰＭ値をＰ／ＰＭあるいはＰ／（ＰＭ＋１）に制御する（１３１４）。このＰＭ値の制御１３１４によって、ＶＣＯ１３１３の出力するクロックは、図１６（ａ）の従来の構成と同様に、Ｐ／（Ｐ（Ｍ＋小数））＝１／（Ｍ＋小数）という分周比に収束する。
【０１２９】
この第６応用例の構成における量子化ノイズは、Ｍ＝１０、Ｐ＝５の場合を考えると、Ｐ／ＰＭとＰ／（ＰＭ＋１）との差分は１／１０と５／５１（＝１／１０．２）という差分になる。すなわち、本発明に係る第６応用例では、量子化ノイズが従来の構成での１／１１から１／１０．２となり、位相量子化ノイズを１／５に削減することができる。このようにして、よりジッターの少ないフラクショナルＰＬＬを実現できる。
【０１３０】
上記フラクショナルＰＬＬを実現するための位相選択合成器の構成例を図１７、図１８に示す。図１７はフラクショナルＰＬＬを実現する位相選択合成器の構成要素を示す図、図１８は図１７の位相選択合成器におけるクロック選択手段５０４及び位相番号生成手段１４０１の回路実装形態の一例を示す図である。
【０１３１】
この図１７、図１８の構成は、図８で説明した位相選択合成器における位相番号生成手段５０５の変形例となる。すなわち、図８の位相番号生成手段５０５において加算器６０１のキャリー入力（キャリーイン：ｃｉ）に小数点誤差を入力することで、フラクショナルＰＬＬを実現できる。
【０１３２】
具体的には、図１７に示すように、位相番号生成手段１４０１には小数設定として「ｘ」という値を設定する。そして、図１８に示すように、この小数設定値ｘを加算器１４０２、レジスタ１４０３からなる累算回路によって累算し、小数点からの桁あふれ（キャリーアウト：ｃｏ）１４０４を加算器６０１のキャリー入力に入力する。この他の動作は図８と同様である。この場合、桁あふれが発生する度に加算器６０１の累算値がｋからｋ＋１に変わり、結果として、分周比がＰ／ＰＭあるいはＰ／（ＰＭ＋１）となるように制御される。
【０１３３】
このように、第６応用例によれば、位相番号生成手段１４０１において累算手段を追加するだけで、容易にフラクショナルＰＬＬを実現でき、かつ、量子化ノイズを従来方式と比較して大幅に削減できる。
【０１３４】
（第３の実施形態）
第３の実施形態として、本発明に係るクロック生成装置の効果を更に高めるためのフェーズロックループへの応用例をいくつか示す。
【０１３５】
図１９は分周範囲を拡大するための第７応用例を説明する図である。図１９において、（ａ）は本実施形態の基本構成を示し、（ｂ）は本発明に係る第７応用例を示している。図１９（ａ）に示す基本構成の位相選択合成器１００２の場合、分周比として１／２から１の範囲を実現できる。
【０１３６】
これに対し、図１９（ｂ）に示す第７応用例では、図１９（ａ）の基本構成に加えて、Ｗ段の１／２分周器１６０１と、選択回路１６０４とを備えた構成となっている。この改善後の構成では、１／３などの上記範囲を超える分周比を実現したい場合、分数制御値を第１分数制御値１６０２と第２分数制御値１６０３との２つに分離し、選択回路１６０４によって位相選択合成器１００２あるいは１／２分周器１６０１のいずれかのクロックを選択する。
【０１３７】
例えば、分周比を１／３から１の範囲で実現したい場合、１／３＝２／３＊１／２が成立するため、第１分数制御値１６０２に２／３から１の範囲を設定する。これにより、位相選択合成器１００２の出力は２／３から１の範囲の分周比となり、さらに、１／２分周器１６０１の出力は１／３から１／２の範囲の分周比となる。
【０１３８】
ここで、選択回路１６０４によって位相選択合成器１００２の出力、あるいは１／２分周器１６０１の出力を選択することで、最終的なクロックの分周範囲は両方の出力を合わせた１／３から１の範囲となる。このような構成を一般化すると、１／２分周器をＷ段構成することによって、分周比は１／（２＾Ｗ）から１の範囲が実現でき、更なる分周範囲の拡大を図れる。
【０１３９】
また、本発明の効果を更に高めるための応用例としては、デューティ比の改善が挙げられる。本実施形態に係る位相選択合成器は、図８に示したように加算器６０１を用いた累算によって、多相クロックからクロックを選択する構成であるため、累算の初期値を変更することによってクロックの位相角を変更することが可能である。
【０１４０】
図２０、図２１を用いて本発明に係る第８応用例を説明する。図２０はデューティ比を改善するための一例としての第８応用例の構成を示す図である。第８応用例のクロック生成装置は、図１に示したリファレンスクロック発生器５０１、位相選択合成器５０２、５０３の後段に、１／２分周器１７０１、１７０２、排他論理和否定素子（ＸＮＯＲ）１７０３を設けた構成となっている。
【０１４１】
クロックの位相角の変更は、前述した式（５）で説明した初期位相番号（ｊ０）に相当する。そこで、図２０に示すように、リファレンスクロック発生器５０１のクロックを位相選択合成器５０２、５０３に入力し、それぞれの位相選択合成器の出力の位相角を０［ｄｅｇ］、１８０［ｄｅｇ］にしておき、さらに１／２分周器１７０１、１７０２で１／２分周した後、排他論理和否定素子（ＸＮＯＲ）１７０３の論理演算を行う。
【０１４２】
図２１は図２０の第８応用例におけるクロックのタイミングを示す図である。ここで、１８０［ｄｅｇ］の位相角というのは、周期（Ｍ／Ｎ）＊Ｔの場合、（Ｍ／２Ｎ）＊Ｔの時間に相当する。そこで、式（５）における初期位相番号（ｊ０）について、位相角０［ｄｅｇ］のクロックのｊ０をｊ０＝０とした場合、位相角１８０［ｄｅｇ］のクロックのｊ０をｊ０＝Ｍ／２とすれば、それぞれの位相角が得られる。
【０１４３】
これらの動作によって、位相選択合成器５０２、位相選択合成器５０３の出力クロックは、図２１のクロック１７０４、１７０６で示すように、ｆ＊Ｎ／Ｍの周波数で、位相が１８０［ｄｅｇ］ずれた形で生成される。また、１／２分周器１７０１、１７０２の出力クロックは、クロック１７０５、１７０７で示すように、ｆ＊Ｎ／２Ｍの周波数で、位相が同様に９０［ｄｅｇ］ずれた形で生成される。
【０１４４】
このとき、クロック１７０５、１７０７はそれぞれクロック１７０４、１７０６の立ち上がりエッジ毎に変化するため、デューティ比は理想的にはＨｉ区間：Ｌｏ区間＝５０％：５０％になる。そして、クロック１７０５、１７０７は位相９０［ｄｅｇ］毎にＬｏ／Ｌｏ、Ｈｉ／Ｌｏ、Ｈｉ／Ｈｉ、Ｌｏ／Ｈｉと遷移するため、排他論理和否定素子（ＸＮＯＲ）１７０３の論理演算を行うことで、ｆ＊Ｎ／Ｍの周波数でデューティ比が理想的にはＨｉ区間：Ｌｏ区間＝５０％：５０％となるクロック１７０８が得られる。
【０１４５】
図２２、図２３を用いて本発明に係る第９応用例を説明する。図２２はデューティ比を改善するための他の例としての第９応用例の構成を示す図、図２３は第９応用例におけるクロックのタイミングを示す図である。
【０１４６】
第９応用例では、図２０の第８応用例のように１／２分周器は用いずに、図２２に示すようにセットリセット保持手段としてのセット・リセットラッチ１９０１を用いた構成としている。この構成において、位相選択合成器５０２、５０３からそれぞれ出力される位相が１８０［ｄｅｇ］異なるクロックを、それぞれセット信号１９０２、あるいはリセット信号１９０３としてセット・リセットラッチ１９０１に入力する。
【０１４７】
図２３に示すように、セット・リセットラッチ１９０１の出力は、まず位相角が０［ｄｅｇ］のクロックを用いたセット信号１９０２によってＬｏからＨｉに遷移し（１９０４）、次に位相角が１８０［ｄｅｇ］のクロックを用いたリセット信号１９０３によってＨｉからＬｏに遷移する（１９０５）。
【０１４８】
これらの動作によって、セット・リセットラッチ１９０１の出力として、ｆ＊Ｎ／Ｍの周波数でデューティ比が理想的にはＨｉ区間：Ｌｏ区間＝５０％：５０％となるクロック１７０８が得られる。
【０１４９】
なお、上記の第８応用例及び第９応用例は、初期位相番号ｊ０としてＭ／２という値を用いるため、Ｍが奇数の場合には誤差が発生する。そこで、Ｍが奇数の場合であってもデューティ比を理想的にＨｉ区間：Ｌｏ区間＝５０％：５０％にすることができる構成例を第１０応用例として以下に示す。
【０１５０】
図２４はデューティ比を改善するためのさらに他の例としての第１０応用例の構成を示す図である。第１０応用例のクロック生成装置は、図２２の第９応用例を変形したもので、リファレンスクロック発生器５０１と３つの位相選択合成器５０２、２００６、２００７とを設けるとともに、位相選択合成器２００６、２００７の後段に位相混合器２００３を設け、位相選択合成器５０２及び位相混合器２００３の出力部にセット・リセットラッチ１９０１を設けた構成となっている。
【０１５１】
第１０応用例では、位相角が１８０［ｄｅｇ］のクロックを生成するために、位相角が１８０−Δ［ｄｅｇ］のクロック２００１を生成する位相選択合成器２００６、及び位相角が１８０＋Δ［ｄｅｇ］のクロック２００２を生成する位相選択合成器２００７、及び各々のクロックを入力して混合する位相混合器２００３を用いる。
【０１５２】
ここで、クロック２００１、２００２は、Ｍが奇数の場合におけるＭ／２の小数点切捨て及び切り上げした値をそれぞれｊ０に適用することによる位相角に相当する。例えば、Ｍ＝５の場合、５／２＝２．５であるので、クロック２００１はｊ０＝２とした位相角、クロック２００２はｊ０＝３とした位相角となる。
【０１５３】
図２５は第１０応用例における位相混合器２００３の構成を示す図である。位相混合器２００３は、各々のクロックを入力するインバータ２００８、２００９と、インバータ２００８、２００９の出力を短絡させる中間ノード２００４と、中間ノード２００４を入力するインバータ２０１０とを有して構成されている。
【０１５４】
図２６は図２５の位相混合器２００３によるクロックのタイミングを示す図である。図２５の構成による位相混合器２００３において、中間ノード２００４はインバータ２００８、２００９の出力が異なる区間Δ（２０１１、２０１２）において、２Δの時間をかけてＨｉレベルからＬｏレベルに遷移するように波形がなまった状態となる（２０１３）。このとき、スイッチングレベル２００５は、ＣＭＯＳの場合、一般的に電源電圧の半分の値になるため、インバータ２０１０の出力はクロック２００１、２００２の中間の位相、すなわち位相角が１８０［ｄｅｇ］となる（２０１４）。
【０１５５】
このように、第１０応用例によれば、Ｍが奇数の場合であってもデューティ比を理想的にＨｉ区間：Ｌｏ区間＝５０％：５０％にすることができる。なお、図２４の構成例では図２２の第９応用例の構成を元に説明を行ったが、図２０の第８応用例の構成においても位相混合器２００３を設けることで同様に適用することが可能である。
【０１５６】
（第４の実施形態）
第４の実施形態として、本発明に係る周波数シンセサイザを含むクロック生成装置を適用した装置の構成例をいくつか示す。図２７は本実施形態に係る周波数シンセサイザを適用した各種装置の構成を示す図である。
【０１５７】
図２７（ａ）は、本発明に係る周波数シンセサイザを備えた通信装置の概観を示す図である。通信装置としての携帯電話機１８００は、ベースバンドＬＳＩ１８０１及びアプリケーションＬＳＩ１８０２を備えている。このベースバンドＬＳＩ１８０１及びアプリケーションＬＳＩ１８０２は、上述した本実施形態の周波数シンセサイザを有する半導体集積回路である。
【０１５８】
本発明に係る周波数シンセサイザは、従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ１８０１及びアプリケーションＬＳＩ１８０２、並びにこれらを備えた携帯電話機１８００についてもまた低電力動作が可能となる。さらに、携帯電話機１８００が備えている半導体集積回路であってベースバンドＬＳＩ１８０１及びアプリケーションＬＳＩ１８０２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る周波数シンセサイザとすることによって、上記と同様の効果を得ることができる。
【０１５９】
なお、本発明に係る周波数シンセサイザを備えた通信装置は、携帯電話機に限定されるものではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【０１６０】
図２７（ｂ）は、本発明に係る周波数シンセサイザを備えた情報再生装置の概観を示す図である。情報再生装置としての光ディスク装置１８１０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ１８１１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ１８１２とを備えている。このメディア信号処理ＬＳＩ１８１１及び誤り訂正・サーボ処理ＬＳＩ１８１２は、上述した本実施形態の周波数シンセサイザを有する半導体集積回路である。
【０１６１】
本発明に係る周波数シンセサイザは、従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ１８１１及び誤り訂正・サーボ処理ＬＳＩ１８１２、並びにこれらを備えた光ディスク装置１８１０もまた低電力動作が可能となる。さらに、光ディスク装置１８１０が備えている半導体集積回路であってメディア信号処理ＬＳＩ１８１１及び誤り訂正・サーボ処理ＬＳＩ１８１２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る周波数シンセサイザとすることによって、上記と同様の効果を得ることができる。
【０１６２】
なお、本発明に係る周波数シンセサイザを備えた情報再生装置は、光ディスク装置に限定されるものではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【０１６３】
図２７（ｃ）は、本発明に係る周波数シンセサイザを備えた画像表示装置の概観を示す図である。画像表示装置としてのテレビジョン受像機１８２０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ１８２１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ１８２２とを備えている。この画像・音声処理ＬＳＩ１８２１及びディスプレイ・音源制御ＬＳＩ１８２２は、上述した本実施形態の周波数シンセサイザを有する半導体集積回路である。
【０１６４】
本発明に係る周波数シンセサイザは、従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ１８２１及びディスプレイ・音源制御ＬＳＩ１８２２、並びにこれらを備えたテレビジョン受像機１８２０もまた低電力動作が可能となる。さらに、テレビジョン受像機１８２０が備えている半導体集積回路であって画像・音声処理ＬＳＩ１８２１及びディスプレイ・音源制御ＬＳＩ１８２２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る周波数シンセサイザとすることによって、上記と同様の効果を得ることができる。
【０１６５】
なお、本発明に係る周波数シンセサイザを備えた画像表示装置は、テレビジョン受像機に限定されるものではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【０１６６】
図２７（ｄ）は、本発明に係る周波数シンセサイザを備えた電子装置の概観を示す図である。電子装置としてのデジタルカメラ１８３０は、信号処理ＬＳＩ１８３１を備えている。この信号処理ＬＳＩ１８３１は、上述した本実施形態の周波数シンセサイザを有する半導体集積回路である。
【０１６７】
本発明に係る周波数シンセサイザは、従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ１８３１及びこれを備えたデジタルカメラ１８３０もまた低電力動作が可能となる。さらに、デジタルカメラ１８３０が備えている半導体集積回路であって信号処理ＬＳＩ１８３１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る周波数シンセサイザとすることによって、上記と同様の効果を得ることができる。
【０１６８】
なお、本発明に係る周波数シンセサイザを備えた電子装置は、デジタルカメラに限定されるものではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【０１６９】
図２７（ｅ）は、本発明の周波数シンセサイザを備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す図である。移動体としての自動車１８４０は、電子制御装置１８５０を備えている。この電子制御装置１８５０は、本発明に係る周波数シンセサイザを有する半導体集積回路であって、自動車１８４０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ１８５１を備えている。また、自動車１８４０は、ナビゲーション装置１８４１を備えている。ナビゲーション装置１８４１もまた電子制御装置１８５０と同様に、本発明に係る周波数シンセサイザを有する半導体集積回路であるナビゲーション用ＬＳＩ１８４２を備えている。
【０１７０】
本発明に係る周波数シンセサイザは、従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ１８５１及びこれを備えた電子制御装置１８４０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ１８４２及びこれを備えたナビゲーション装置１８４１もまた低電力動作が可能となる。
【０１７１】
さらに、電子制御装置１８５０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ１８５１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る周波数シンセサイザとすることによって、上記と同様の効果を得ることができる。ナビゲーション装置１８４１についても同様のことが言える。そして、電子制御装置１８５０の低消費電力化によって、自動車１８４０における消費電力も低減させることができる。
【０１７２】
なお、本発明に係る周波数シンセサイザを備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるものではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。また、本発明に係る周波数シンセサイザを備えた移動体は、自動車に限定されるものではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【０１７３】
上述したように、本実施形態の周波数シンセサイザによれば、回路規模増加を抑えつつ高精度の分周動作を行って所望の周波数を実現可能となるため、複数の周波数生成が必要な場合であっても従来のようなＰＬＬを用いることなく複数の周波数クロックを生成することができる。また、本実施形態の周波数シンセサイザをＰＬＬ用分周器やクロック生成用システムに適用することによって、従来のＰＬＬには無かったクロック生成部の特性改善、及び低消費電力化が可能となる。
【０１７４】
なお、本発明は上記の実施形態において示されたものに限定されるものではなく、明細書の記載、並びに周知の技術に基づいて、当業者が変更、応用することも本発明の予定するところであり、保護を求める範囲に含まれる。
【産業上の利用可能性】
【０１７５】
本発明は、高精度の分周動作を回路増加を抑えつつ実現することが可能となる効果、クロック生成部の特性改善及び低消費電力化を図ることが可能となる効果を有し、任意の周波数を持つクロックを生成する周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法等に有用である。
【図面の簡単な説明】
【０１７６】
【図１】本発明の実施形態に係るクロック生成装置の構成を示すブロック図
【図２】本実施形態における基準クロックと分周クロックとの関係を示す図
【図３】本実施形態における基準クロックと分周クロックの複数サイクルにわたる関係を示す図
【図４】位相数と周期性の関係を極座標形式で表した概念図
【図５】本実施形態におけるＮ／Ｍ分周クロックの生成を説明する概念図
【図６】クロック選択手段及び位相番号生成手段の回路実装形態の一例を示す図
【図７】図６の構成におけるクロック切り替え制御時の動作例を示す図
【図８】本実施形態に係るクロック選択手段及び位相番号生成手段の回路実装形態の一例を示す図
【図９】本実施形態のクロック選択手段及び位相番号生成手段の構成におけるクロック切り替え制御時の動作例を示す図
【図１０】本実施形態における周波数シンセサイザの出力クロックの一例を示す図
【図１１】従来の構成と本実施形態の構成とを比較した説明図
【図１２】動的周波数制御に適用した本実施形態の第１応用例を説明する図
【図１３】スペクトル拡散クロック生成に適用した本実施形態の第２応用例を説明する図
【図１４】ＰＬＬの特性改善に適用した本実施形態の第３応用例及び第４応用例を説明する図
【図１５】ＰＬＬへの他の応用例である本実施形態の第５応用例を説明する図
【図１６】フラクショナルＰＬＬの精度向上にも応用した本実施形態の第６応用例を説明する図
【図１７】フラクショナルＰＬＬを実現する位相選択合成器の構成要素を示す図
【図１８】図１７の位相選択合成器におけるクロック選択手段及び位相番号生成手段の回路実装形態の一例を示す図
【図１９】分周範囲を拡大するための本実施形態の第７応用例を説明する図
【図２０】デューティ比を改善するための一例としての本実施形態の第８応用例の構成を示す図
【図２１】第８応用例におけるクロックのタイミングを示す図
【図２２】デューティ比を改善するための他の例としての本実施形態の第９応用例の構成を示す図
【図２３】第９応用例におけるクロックのタイミングを示す図
【図２４】デューティ比を改善するためのさらに他の例としての本実施形態の第１０応用例の構成を示す図
【図２５】第１０応用例における位相混合器の構成を示す図
【図２６】図２５の位相混合器によるクロックのタイミングを示す図
【図２７】本実施形態に係る周波数シンセサイザを適用した各種装置の構成を示す図
【図２８】従来の技術における２種類の周波数を生成するためのクロック生成装置の構成を示す図
【符号の説明】
【０１７７】
５０１  リファレンスクロック発生器
５０２、５０３、１００２、２００６、２００７  位相選択合成器
５０４  クロック選択手段
５０５、１４０１  位相番号生成手段
６０１、１４０２、１５０２  加算器
６０２、６０３、６０４、１４０３、１６０１  レジスタ
６０５、６０６  マルチプレクサ
６０７  一致判定器
６０８  論理積素子
６０９、６１０  論理反転素子
１００１  ＰＬＬ
１１１０、１１２０、１１２１、１２２０、１２２１、１３１１  分周器
１１１１、１１２２、１３１２  位相比較器
１１１２、１１２３、１２２２、１３１３  ＶＣＯ（電圧制御オシレータ）
１５０１  乱数発生器
１６０４  選択回路
１７０１、１７０２  １／２分周器
１７０３  排他論理和否定素子
１９０１  セット・リセットラッチ
２００３  位相混合器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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