(57)【要約】【課題】逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。【解決手段】位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成される高速クロック信号により基準クロック信号の周期をカウントしたデータに基づいて演算処理を行なうことで、前記基準クロック信号の周波数を逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路において、
前記基準クロック信号と前記逓倍クロック信号との位相差を検出し、その位相差に応じて、前記逓倍クロック信号の出力位相を前記基準クロック信号に同期させるように補正するもので、前記補正を、前記基準クロック信号周期をカウントする間隔の間に１回以上実行する位相補正手段を備えたことを特徴とするクロック信号出力回路。
【請求項２】
前記位相補正手段は、前記位相差に応じて、前記リングオシレータに供給される電源の電圧レベルを変化させるように構成されていることを特徴とする請求項１記載のクロック信号出力回路。
【請求項３】
前記位相補正手段は、前記位相差に応じて、前記リングオシレータの遅延ゲートを構成する半導体素子の閾値レベルを変化させるように構成されていることを特徴とする請求項１記載のクロック信号出力回路。
【請求項４】
前記半導体素子がＭＯＳＦＥＴである場合、
前記位相補正手段は、前記ＭＯＳＦＥＴのバックゲートに印加する電圧レベルを変化させるように構成されていることを特徴とする請求項３記載のクロック信号出力回路。
【請求項５】
前記位相補正手段は、
前記基準クロック信号の何れか一方のエッジを検出する第１フリップフロップと、
前記逓倍クロック信号のエッジを、前記第１フリップフロップと同じ側について検出する第２フリップフロップと、
前記第１，第２フリップフロップによる前記各エッジの検出状態に応じて、コンデンサの充電，放電を行うチャージポンプ回路とを備え、
前記第１，第２フリップフロップは、何れか一方のエッジが検出された後、他方のエッジが検出されると、リセットされるように構成されていることを特徴とする請求項２または４記載のクロック信号出力回路。
【請求項６】
前記位相補正手段は、
前記リングオシレータにおいて周回する信号エッジの到達位置を示すデータ及び前記周回の回数を示すデータに基づいて、前記基準クロック信号の１周期間に、前記逓倍クロック信号について生じる位相差のデータを検出する位相差データ検出手段と、
前記位相差データを前記基準クロック信号の周期で積分する積分器と、
この積分器による積分結果を、前記逓倍クロック信号の生成用データに加算する加算器とを備えて構成されることを特徴とする請求項１ないし５の何れかに記載のクロック信号出力回路。
【請求項７】
前記位相差データ検出手段は、
前記信号エッジの到達位置データを、前記基準クロック信号に同期してラッチする第１ラッチと、
この第１ラッチによりラッチされたデータを、前記基準クロック信号に同期してラッチする第２ラッチと、
前記信号エッジの周回回数をカウントするカウンタと、
このカウンタのカウントデータを、前記基準クロック信号に同期してラッチする第３ラッチと、
この第１ラッチによりラッチされたデータを、前記基準クロック信号に同期してラッチする第４ラッチと、
前記第１，第２ラッチによりラッチされたデータをバイナリデータにエンコードする第１，第２エンコーダと、
前記第２エンコーダによってエンコードされたデータの上位側に、前記第４ラッチによってラッチされたデータを付加したものに、前記逓倍クロック信号の生成用データに逓倍率を乗じた結果を加える加算器と、
この加算器の加算結果より、前記第１エンコーダによってエンコードされたデータの上位側に、前記第３ラッチによってラッチされたデータを付加したデータを減算する減算器とで構成されることを特徴とする請求項６記載のクロック信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的な演算処理により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの集積回路においては動作クロック周波数が上昇しているため、集積回路にＰＬＬ回路を利用して構成されるクロック信号出力回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してＣＰＵなどに供給する構成を採用するものが多い。また、そのようなクロック信号出力回路には、リングオシレータによって生成される高速なクロック信号により低速な基準クロック信号の周期を測定し、デジタル的なデータ処理により逓倍クロック信号を生成して出力するように構成されるものがある（一般に、デジタルＰＬＬ，ＤＰＬＬと称される）。
【０００３】
図８には、クロック信号出力回路の一構成例を示す。尚、詳細な構成については、特許文献１に開示されている。リングオシレータ１は、複数個の遅延ゲート、例えばＩＮＶ（インバータ）ゲートをリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。例えば、２段の伝搬遅延時間が１５３ｐｓである論理反転ゲートを３２個接続すれば、１５３ｐｓ×１６＝２．４５ｎｓ周期でハイ，ロウのレベルが反転する。従って、生成される高速クロック信号ＲＣＫの周期は、２．４５ｎｓ×２＝４．９ｎｓとなる。
【０００４】
基準クロック信号ＰＲＥＦは、基準発振回路２より出力される例えば周波数４ＭＨｚのクロックを、分周回路３により例えば（Ｍ＝）１２８分周した３１．２５ｋＨｚ（周期３２μｓ）を用いる。尚、分周回路３における分周比は、設定変更可能となっている。その基準クロック信号ＰＲＥＦの周期を、カウンタ・データラッチ回路４に内蔵される周期カウンタにより、リングオシレータ１の高速クロック信号ＲＣＫでカウントする。周期カウンタのカウントデータは、逓倍設定レジスタ５に設定される逓倍値に応じて除算（右ビットシフト）される。
【０００５】
ここで、リングオシレータ１においては、論理反転ゲートの１個おきの出力端子より、高速クロック信号ＲＣＫの周期に対して１／１６の位相差を有する１６個のパルスエッジを取り出すことができる。それらのパルスエッジを選択して逓倍クロック信号の出力タイミングを設定することで、高速クロック信号ＲＣＫに対して４ビット分の分解能が実現される。従って、５１２逓倍する場合、カウントデータを５（＝９−４）ビット右シフトする。そのシフト結果がＣＤ１〜１２としてＤＣＯ６に出力される。
ＤＣＯ（Digital Controlled Oscillator）６はダウンカウンタを内蔵しており、外部よりカウント許可信号が与えられるとダウンカウントを開始し、そのカウント値が「２」になった時点から、下位４ビットの値に応じて選択された１６個の位相差（パルスの内何れか１つの立上がりエッジのタイミングに応じて、逓倍クロック信号ＰＯＵＴを出力する。
【０００６】
以上の制御は、制御回路７における、基準クロック信号ＰＲＥＦの８周期（２５６μｓ）を一制御周期とするステートカウンタに基づいて行われる。基準クロック信号ＰＲＥＦの周期測定は制御周期の第４ステートで行われて第５ステートで確定し、第６ステートで演算処理対象として信号ＤＬＣによりラッチされる。ラッチされたデータは第８ステートで信号ＣＬＲによりクリアされる。
尚、５１２逓倍された周波数１６ＭＨｚのクロック信号は、最終段において波形整形のため２分周され、８ＭＨｚの逓倍クロック信号ＰＯＵＴとして出力される。以上がクロック信号出力回路８を構成している。
【特許文献１】特開平８−２６５１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
クロック信号出力回路８において、基準クロック信号ＰＲＥＦの周期を測定する場合の量子化誤差（カウント誤差）を低減するには、その周期はより長い方が好ましい。そのため、上述のように発振回路２からの４ＭＨｚクロックを１２８分周し、基準クロック信号ＰＲＥＦの周期を３２μｓとしている。また、制御周期が信号ＰＲＥＦの８周期であるから、周期の計測時間が長くなり、図９に示すように、リングオシレータ１の電源にノイズが載った場合などには、ピリオドジッタが大きくなってしまう。
【０００８】
そして、逓倍クロック信号ＰＯＵＴは、クロック信号のパルス幅を逓倍率に応じて調整する（周波数補正）ことで生成されており、基準クロック信号ＰＲＥＦの位相に対しては非同期である。その結果、制御を継続するとロングタームジッタも次第に大きくなって行く。このような状態は、逓倍クロック信号ＰＯＵＴのみを使用することが目的であれば何等問題はないが、例えば通信などのアプリケーションにおいて、基準クロック信号と逓倍クロック信号ＰＯＵＴとを同期させて使用する場合には問題となる。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載のクロック信号出力回路によれば、位相補正手段は、基準クロック信号と逓倍クロック信号との位相差を検出し、その位相差に応じて、逓倍クロック信号の出力位相を基準クロック信号に同期させる補正を、基準クロック信号周期をカウントする間隔（制御周期に相当する）の間に１回以上実行する。従って、双方のクロック信号の位相差を制御周期よりも短い間隔で補正することで、両者の同期を維持することが可能となる。
【００１１】
請求項２記載のクロック信号出力回路によれば、位相補正手段は、前記位相差に応じて、リングオシレータに供給される電源の電圧レベルを変化させる。即ち、リングオシレータの電源電圧を変化させると、遅延ゲートの伝搬遅延時間が変化して高速クロック信号の周期が変化するので、その結果、基準クロック信号周期のカウント値が変化して位相差を調整することができる。
【００１２】
請求項３記載のクロック信号出力回路によれば、位相補正手段は、前記位相差に応じて、リングオシレータの遅延ゲートを構成する半導体素子の閾値レベルを変化させる。即ち、半導体素子の閾値レベルを変化させることによっても、遅延ゲートの伝搬遅延時間を変化させることができるので、請求項２と同様にして位相差を調整することができる。
【００１３】
請求項４記載のクロック信号出力回路によれば、半導体素子がＭＯＳＦＥＴである場合に、位相補正手段は、ＭＯＳＦＥＴのバックゲートに印加する電圧レベルを変化させる。
すなわち、ＭＯＳＦＥＴのバックゲート電圧を変化させれば、ソース電位との差に応じてＦＥＴの閾値を変化させることができる。
【００１４】
請求項５記載のクロック信号出力回路によれば、位相補正手段において、第１，第２フリップフロップは、基準クロック信号，逓倍クロック信号の同一側エッジを検出し、チャージポンプ回路は、双方のエッジの検出状態に応じてコンデンサの充電，放電を行う。すなわち、両クロック信号の間に位相差が生じている状態では双方のエッジが検出されるタイミングが相違するので、その相違に応じてコンデンサの端子電圧を変化させれば、リングオシレータの電源電圧やＭＯＳＦＥＴのバックゲート電圧を変化させることができる。そして、何れか一方のエッジが検出された時点から他方のエッジが検出されるまでの期間が位相差に相当するので、その時点で両フリップフロップをリセットさせれば、コンデンサは充放電されなくなり、端子電圧が維持される。したがって、チャージポンプ回路の作用により、両クロック信号の間の位相差がなくなるように調整することができる。
【００１５】
請求項６記載のクロック信号出力回路によれば、位相補正手段は、位相差データ検出手段により、リングオシレータにおいて周回する信号エッジの到達位置を示すデータ及び前記周回の回数を示すデータに基づいて、基準クロック信号の１周期間に、逓倍クロック信号について生じる位相差のデータを検出する。そして、前記位相差データを基準クロック信号の周期で積分し、その積分結果データを、逓倍クロック信号の生成用データに加算する。この場合、上記加算を行う周期は、逓倍クロック信号を生成する演算を行う周期に一致させる。
すなわち、前記位相差データは、逓倍クロック信号について基準クロック周期の間に生じる位相差を示すので、その位相差を積分すれば位相差（誤差）を周期的に累積することになる。そして、その積分結果を、逓倍クロック信号を生成する演算を行う毎に当該信号の生成用データに加えれば、基準クロック信号に対する位相差が縮小されるように作用する。
【００１６】
請求項７記載のクロック信号出力回路によれば、位相補正手段は、リングオシレータにおいて周回する信号エッジの到達位置を示すデータと、同信号エッジの周回回数のカウントデータとを、基準クロック信号に同期して順次ラッチする。そして、到達位置のラッチデータはバイナリデータにエンコードして、そのエンコードデータの上位側に周回回数のラッチデータを付加し、前回のラッチデータには、逓倍クロック信号の生成用データに逓倍率を乗じた結果を加える。すると、その加算結果より、今回のラッチデータを減じた結果は、基準クロック信号の１周期間に、逓倍クロック信号について生じた位相差データとなる。
【発明を実施するための最良の形態】
【００１７】
（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図８と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図１（ａ）に示すように、本実施例のクロック信号出力回路１１は、クロック信号出力回路８に位相誤差補正回路（位相補正手段）１２を付加して構成されており、その位相誤差補正回路１２は、位相比較器１３，チャージポンプ回路１４，ＦＢ（フィードバック）分周器１５と、ＤＣＯ６の内部において、電源とリングオシレータ１の電源端子との間に挿入されたＮチャネルＭＯＳＦＥＴ１６とを備えている。この場合、ＦＥＴ１６は、電源側がドレイン，リングオシレータ１側がソースとなるように接続されている。
【００１８】
位相比較器１３には、基準発振回路２より出力される分周前の基準クロック信号REF＿INと、逓倍クロック信号ＰＯＵＴを分周器１５でＮ分周した信号DCO＿INとが入力されている。位相比較器１３は、図１（ｂ）に示すように、２つのＤフリップフロップ１７，１８と、ＮＡＮＤゲート１９とで構成されている。フリップフロップ１７，１８のクロック入力端子には、上記のクロック信号REF＿IN，DCO＿INがそれぞれ与えられており、Ｄ入力端子は、何れもハイレベル（データ“１”）に固定されている。
そして、フリップフロップ１７，１８のＱ出力端子からは、信号DCO＿UP，DCO＿DOWNがチャージポンプ回路１４に出力される。また、上記の各信号は、ＮＡＮＤゲート１９の入力端子にそれぞれ与えられており、出力端子は、フリップフロップ１７，１８の負論理のリセット端子Ｒに接続されている。
【００１９】
チャージポンプ回路１４は、図１（ｃ）に示すように、電源とグランドとの間に接続される定電流源２０，スイッチ回路２１及び２２，定電流源２３の直列回路と、コンデンサ２４とで構成されている。コンデンサ２４は、スイッチ回路２１及び２２の共通接続点とグランドとの間に接続されており、また上記共通接続点は、ＦＥＴ１６のゲートに接続されている。そして、位相比較器１３より与えられる信号DCO＿UP，DCO＿DOWNは、スイッチ回路２１，２２の開閉を制御するようになっており、これらは、上記信号がハイレベルになると閉じる常開型である。
【００２０】
次に、本実施例の作用について図２及び図３も参照して説明する。図２は、位相比較器１３並びにチャージポンプ回路１４の動作を示すタイミングチャートである。尚、図８の具体数値例に沿えば逓倍率Ｎは「４」になるが、ここでは説明の都合上、８ＭＨｚ／４ＭＨｚ＝２とする。したがって、分周クロック信号DCO＿INの周波数は、基準クロック信号REF＿INと同じとなっている。
【００２１】
図２（ａ），（ｂ）に示すように、クロック信号DCO＿INの位相がクロック信号REF＿INに対して遅れている場合、その位相差Φ０に応じて信号DCO＿UPがハイレベルとなる（図２（ｃ）参照）。すると、そのハイレベル期間にチャージポンプ回路１４のスイッチ回路２１が閉じて、コンデンサ２４は定電流源２０により充電されるため、端子電圧CP＿OUTは上昇する（図２（ｅ）参照）。その後、分周クロック信号DCO＿INの立上がりエッジが検出されれば、フリップフロップ１７，１８は何れもリセットされて、信号DCO＿UPはロウレベルとなる。
ここで、クロック信号周期がＴ０であり、定電流源２０が流す電流がＩcp，コンデンサ２４の容量がＣcpであれば、端子電圧CP＿OUTの上昇分  ΔCP＿OUTは、
ΔCP＿OUT＝Ｔ０・（Φ０／２π）・Ｉcp／Ｃcp
となる。
【００２２】
端子電圧CP＿OUTが上昇すれば、ＦＥＴ１６のゲート電位ＶGが上昇するので、ＦＥＴ１６を介してリングオシレータ１に供給される電源電圧（ＶG−ＶT）が上昇する。すると、リングオシレータ１を構成するＩＮＶゲートの伝搬遅延時間が短くなるため、クロック信号ＲＣＫの周波数が高くなることで、逓倍クロック信号ＰＯＵＴの位相は進み側にシフトして、遅れ位相差が減少するように作用する。
【００２３】
一方、クロック信号DCO＿INの位相がクロック信号REF＿INに対して進んでいる場合は、上記と逆の作用となり、進み位相差に応じて信号DCO＿DOWNがハイレベルとなり、そのハイレベル期間にチャージポンプ回路１４のスイッチ回路２２が閉じて、コンデンサ２４は定電流源２３により充電され、端子電圧CP＿OUTは低下する。したがって、ＦＥＴ１６のゲート電位が低下し、リングオシレータ１に供給される電源電圧が低下することで、逓倍クロック信号ＰＯＵＴの位相は遅れ側にシフトし、進み位相差が減少するように作用する。
【００２４】
すなわち、図３に示すように、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差は、０．２５μｓ周期で補正されることになり、従来構成のようにロングタームジッタやピリオッドジッタが発生することはなくなる。
【００２５】
以上のように本実施例によれば、位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＴの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行するので、双方のクロック信号の位相差を制御周期よりも短い間隔で補正して両者の同期を維持することが可能となる。そして、位相誤差補正回路１２は、前記位相差Φ０に応じて、リングオシレータ１に供給される電源電圧レベルを変化させるので、高速クロック信号ＲＣＫの周期を変化させることで基準クロック信号周期のカウント値を変化させ、位相差を調整することができる。
【００２６】
また、位相誤差補正回路１２において、フリップフロップ１７，１８は、基準クロック信号ＰＲＥＦ，逓倍クロック信号ＰＯＵＴの立上りエッジを検出し、チャージポンプ回路１４は、双方のエッジの検出状態に応じてコンデンサ２４の充電，放電を行い、そのコンデンサ２４の端子電圧によりＦＥＴ１６のゲートを制御するので、そのゲート電位の変化に応じてリングオシレータ１の電源電圧が変化する。したがって、チャージポンプ回路１４の作用により、両クロック信号間の位相差がなくなるように調整することができる。
【００２７】
（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のクロック信号出力回路３１は、位相誤差補正回路（位相補正手段）３２が、第１実施例の構成よりＦＥＴ１６を削除し、チャージポンプ回路１４をチャージポンプ回路３３に置き換えて構成されたものである。
【００２８】
図４（ｂ）に示すように、チャージポンプ回路３３は、通常電源ＶＤＤよりも電圧が高い高電圧電源と、通常グランド（０Ｖ）よりも電位が低い負グランドとの間に、第１実施例と同様の構成を２組備えており、定電流源２０（Ｐ，Ｎ），スイッチ回路２１（Ｐ，Ｎ）及び２２（Ｐ，Ｎ），定電流源２３（Ｐ，Ｎ）の直列回路と、コンデンサ２４（Ｐ，Ｎ）とで構成されている。そして、信号DCO＿UPはスイッチ回路２２Ｐ，２１Ｎ側に与えられており、信号DCO＿DOWNはスイッチ回路２１Ｐ，２２Ｎ側に与えられている。
【００２９】
図４（ｃ）には、リングオシレータ１の構成をＦＥＴ（半導体素子）レベルで示している。初段のＮＡＮＤゲート３４は、２つのＰチャネルＭＯＳＦＥＴと２つのＮチャネルＭＯＳＦＥＴとで構成され、次段以降のＩＮＶゲート３５〜３７は、１組のＣＭＯＳゲートで構成されている。この場合、各ゲートを構成する電源側のＰチャネルＦＥＴのバックゲートと、グランド側のＮチャネルＦＥＴのバックゲート（但しＮＡＮＤゲートのグランド側１個のみを除く）とは、各ＦＥＴのソースに接続されることなくそれぞれ共通に接続されており、Ｐチャネル側バックゲートＢＧ＿Ｐはコンデンサ２４Ｐに接続され、Ｎチャネル側バックゲートＢＧ＿Ｎはコンデンサ２４Ｎに接続されている。
【００３０】
次に、第２実施例の作用について説明する。第２実施例では、チャージポンプ回路３３が、Ｐチャネル側バックゲートＢＧ＿Ｐの電位と、Ｎチャネル側バックゲートＢＧ＿Ｎの電位とを逆方向に連動させて制御する。そして、ＦＥＴは、バックゲート電圧が変化すると閾値電圧ＶTが変化し、バックゲート電圧が上がると、ＰチャネルＦＥＴの閾値電圧は大きくなり、ＮチャネルＦＥＴの閾値電圧は小さくなる。バックゲート電圧が下がった場合は、閾値電圧の大小の関係が逆になる。
【００３１】
位相比較器１３より出力されるDCO＿UP側がハイレベルの場合は、スイッチ回路２２Ｐ，２１Ｎがオンするので、バックゲートＢＧ＿Ｐの電位が下降し、バックゲートＢＧ＿Ｎの電位が上昇する。すると、Ｐ，ＮチャネルＦＥＴの閾値電圧は何れも小さくなるので、ＩＮＶゲート３５〜３７等を構成する各ＦＥＴのスイッチングスピードが速くなり、結果として各ゲートの伝搬遅延時間が短くなり、リンクオシレータ１より出力されるクロック信号ＲＣＫの周期は短くなる。
【００３２】
逆に、DCO＿DOWN側がハイレベルの場合は、スイッチ回路２１Ｐ，２２Ｎがオンするので、バックゲートＢＧ＿Ｐの電位が上昇し、バックゲートＢＧ＿Ｎの電位が下降する。すると、Ｐ，ＮチャネルＦＥＴの閾値電圧は何れも大きくなるので、ＩＮＶゲート３５〜３７等を構成する各ＦＥＴのスイッチングスピードが遅くなり、結果として各ゲートの伝搬遅延時間が長くなり、リングオシレータ１より出力されるクロック信号ＲＣＫの周期も長くなる。その結果、作用は第１実施例と同様になる。
【００３３】
以上のように第２実施例によれば、位相誤差補正回路３２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差に応じて、リングオシレータ１のＮＡＮＤゲート３４やＩＮＶゲート３５〜３７を構成するＦＥＴの閾値レベルを変化させるようにした。具体的には、チャージポンプ回路３３によって、ＭＯＳＦＥＴのバックゲート電圧ＢＧ＿Ｐ，ＢＧ＿Ｎを変化させるので、ソース電位との差に応じてＦＥＴの閾値電圧ＶTを変化させることができる。したがって、リングオシレータ１の電源を、その他の回路と共用することが可能となる。
【００３４】
（第３実施例）
図５及び図６は、本発明の第３実施例を示すものである。第３実施例のクロック信号出力回路４１は、位相誤差補正回路（位相補正手段）４２を、デジタル回路で構成したものである。リングオシレータ１において、内部で周回する高速クロック信号ＲＣＫのエッジ到達位置を示すデータＲ１〜Ｒ１６は、直列に接続されたフリップフロップ４３，４４（第１，第２ラッチ）により、分周前の４ＭＨｚの基準クロック信号REF＿INの周期で順次ラッチされる。
【００３５】
また、桁上がりカウンタ４５は、リングオシレータ１のデータＲ１６の立下りエッジによってカウント動作し、そのカウント値は、直列に接続されたフリップフロップ４６，４７（第３，第４ラッチ）により、基準クロック信号REF＿INの周期で順次ラッチされる。即ち、カウンタ４５のカウント値は、リングオシレータ１においてクロックエッジが１周する毎にカウントアップするので、フリップフロップ４７，４６によりラッチされたデータの差分は、基準クロック信号REF＿INの周期間にリングオシレータ１のクロックエッジが周回した回数を示す。
【００３６】
また、フリップフロップ４３，４４にラッチされたデータは、位相エンコーダ４８，４９（第１，第２エンコーダ）によって４ビットのバイナリデータにエンコードされ、そのエンコードデータの上位側に、フリップフロップ４７，４６のラッチデータがそれぞれ付加される。そして、位相エンコーダ４９側のデータは、カウンタ・データラッチ回路４より出力されるデータＣＤ１〜１２に逓倍率データＮを乗じた結果と加算器５０により加算され、その加算結果データと、位相エンコーダ４８側のデータとは、減算器５１により減算される。
減算器５１の減算結果は、下位４ビットデータが加算器５２及びフリップフロップ５３により構成される積分器５４によって、基準クロック信号REF＿INの周期で積分され、積分結果データΔφは、ＤＣＯ６Ａに出力される。
【００３７】
図６は、ＤＣＯ６Ａの内部構成を示す。ＤＣＯ６Ａは、特許文献１に開示されているＤＣＯに、フリップフロップ（４ビット）５５と加算器５６とを加えたものである。積分データΔφは、フリップフロップ５５のデータ入力端子Ｄに与えられており、フリップフロップ５５は、信号ＡＤ２の立上りエッジによりラッチされる。そして、そのラッチデータは、カウンタ・データラッチ回路４より出力されるデータＣＤ１〜１２の下位４ビットに加算される。尚、ＤＣＯ６Ａのその他の内部構成は、特許文献１に開示されているものと同様である。
【００３８】
次に、第３実施例の作用について説明する。位相誤差補正回路４２では、基準クロック信号REF＿INの周期毎に、リングオシレータ１のクロックエッジが周回した回数と、エッジ位置を示すデータとの差が取られる。この場合、前回のデータには、カウンタ・データラッチ回路４における逓倍処理前のデータ（ＣＤ１〜１２）×Ｎが加えられて減算されることで、減算器５１の減算結果は、基準クロック信号REF＿INの周期間における逓倍クロック信号ＰＲＥＦの位相差を示すことになる。
【００３９】
上記位相差データは、積分器５４により逓倍クロック信号ＰＲＥＦの周期間に積分される。この場合、その積分結果は、クロックエッジの到達位置を示す４ビットデータ値を巡回しつつ変化する。そして、ＤＣＯ６Ａにおいて逓倍クロック信号ＰＲＥＦの位相を決定する下位４ビットデータＣＤ１〜４に加えられる。また、フリップフロップ５６が信号ＡＤ２の立上りエッジで位相差データΔφをラッチするのは、ＡＤ２の立下りエッジで演算対象となる下位５ビットデータＤ１〜Ｄ５がラッチされるようになっているので、そのラッチタイミング直前の積分結果を加算するためである（特許文献１，段落［００８６］参照）。
即ち、逓倍クロック信号ＰＲＥＦと、基準クロック信号REF＿INとの位相差がＤＣＯ６Ａにフィードバックされて逓倍クロック信号ＰＲＥＦが生成されるので、両者の位相差は縮小されるように制御される。
【００４０】
以上のように第３実施例によれば、位相誤差補正回路４２は、リングオシレータ１において周回する信号エッジの到達位置を示すデータ及び前記周回の回数を示すデータに基づいて、基準クロック信号ＰＲＥＦの１周期間に、逓倍クロック信号ＰＯＵＴについて生じる位相差のデータを検出すると、その位相差データを基準クロック信号ＰＲＥＦの周期で積分し、その積分結果データを、逓倍クロック信号ＰＯＵＴの生成用データＣＤ１〜４に加算するので、デジタル演算処理によって、基準クロック信号ＰＲＥＦに対する位相差を縮小させることができる。
【００４１】
また、位相誤差補正回路４２は、リングオシレータ１において周回する信号エッジの到達位置データＲ１〜１６と同信号エッジの周回回数カウントデータとを、基準クロック信号ＰＲＥＦに同期して順次ラッチし、到達位置データをエンコードした結果の上位側に周回回数ラッチデータを付加し、前回のラッチデータには（ＣＤ１〜１２）×Ｎを加え、その加算結果より今回のラッチデータを減じることで、基準クロック信号ＰＲＥＦの１周期間に、逓倍クロック信号ＰＯＵＴについて生じた位相差データを得ることができる。
【００４２】
（第４実施例）
図７は、本発明の第４実施例を示す。第１実施例の位相誤差補正回路１２と、第３実施例の位相誤差補正回路４２とを組み合わせた構成である。斯様に構成すれば、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差に応じて、リングオシレータ１の電源電圧と、位相差データのフィードバック制御とが並行して行われるので、位相差を縮小する制御時間がより短くなる。
【００４３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
位相誤差の補正は、１制御周期の間に少なくとも１回以上行えば良い。
１制御周期は、基準クロック信号ＰＲＥＦの８周期に限ることはない。
リングオシレータを構成する遅延ゲート数も、３２個に限ることはない。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例であり、（ａ）はクロック信号出力回路、（ｂ）は位相比較器、（ｃ）はチャージポンプ回路の構成を示す図
【図２】位相比較器並びにチャージポンプ回路の動作を示すタイミングチャート
【図３】クロック信号出力回路のタイミングチャート
【図４】本発明の第２実施例であり、（ａ）はクロック信号出力回路、（ｂ）はチャージポンプ回路、（ｃ）はリングオシレータの構成を示す図
【図５】本発明の第３実施例を示す図１（ａ）相当図
【図６】ＤＣＯの内部構成を示す図
【図７】本発明の第４実施例を示す図１（ａ）相当図
【図８】従来技術を示す図１（ａ）相当図
【図９】図２相当図
【符号の説明】
【００４５】
図面中、１はリングオシレータ、１１はクロック信号出力回路、１２は位相誤差補正回路（位相補正手段）、１３は位相比較器、１４はチャージポンプ回路、３１はクロック信号出力回路、３２は位相誤差補正回路（位相補正手段）、３３はチャージポンプ回路、４１はクロック信号出力回路、４２は位相誤差補正回路（位相補正手段）、４３，４４フリップフロップ（第１，第２ラッチ）、４５は桁上がりカウンタ、４６，４７はフリップフロップ（第３，第４ラッチ）、４８，４９は位相エンコーダ（第１，第２エンコーダ）、５０は加算器、５１は減算器、５４は積分器、５６は加算器、６１はクロック信号出力回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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