(57)【要約】【課題】半導体装置のシステマティックな歩留まりをより正確に算出し得る半導体装置の歩留まり算出方法を提供する。【解決手段】設計したデバイスパターンから、特定の第１パターンと、第１パターンとは異なる第２パターンとを選定する第１のステップＳ６と、特定された第１パターンがテストにパスする際に第２パターンがテストにパスする確率を、予め求められたテーブル値又は関数を用いて、第１パターンと第２パターンとの距離に応じてそれぞれ求める第２のステップＳ８と、第１パターンがテストにパスする際に第２パターンがテストにパスする確率値と、第１パターンの歩留まりの値との積に基づいて、デバイスパターンの歩留まりを求める第３のステップＳ１０とを有している。【選択図】  図５
2008172001.tif 000002
【特許請求の範囲】
【請求項１】
設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、
特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、
前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
【請求項２】
付記１記載の半導体装置の歩留まり算出方法において、
前記第２パターンが複数ある場合には、前記第３のステップでは、前記第１パターンが前記テストにパスする際に複数の前記第２パターンが前記テストにパスするそれぞれの確率の総積の値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項３】
請求項１又は２記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用いて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項４】
請求項３記載の半導体装置の歩留まり算出方法において、
前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項５】
請求項１又は２記載の半導体装置の歩留まり算出方法において、
複数の前記関数のうちの一つの前記関数は、テストチップを用いて求められ、
前記複数の関数のうちの他の関数は、前記テストチップを用いて求められた前記一つの関数に基づいて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項６】
請求項３又は５記載の半導体装置の歩留まり算出方法において、
前記第１のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第４のステップを更に有する
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項７】
設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
【請求項８】
請求項７記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用い、前記凹部の深さをパラメータとして求めたものである
ことを特徴とする半導体装置の歩留まり算出方法。
【請求項９】
設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、
特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、
前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
【請求項１０】
設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の歩留まり算出方法及びコンピュータプログラムに係り、特に半導体装置の歩留まりをより高精度に算出し得る半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法を実行するコンピュータプログラムに関する。
【背景技術】
【０００２】
従来は、ＬＳＩの歩留まりを低下させる主要因は、基板上に異物が付着することにより生じるショート故障やオープン故障であると考えられていた。このような考え方に基づいた場合の最も単純なモデルでは、チップサイズが大きいほど、異物の数が多くなり、歩留まりが低下することとなる。このような考え方に基づく歩留まりは、例えば以下のようなモデル式により表される。式（１）はポアソンのモデル式である。
【０００３】
Ｙ＝ｅｘｐ（−ＡＤ）    ・・・(1)
ここで、Ｙは歩留まりであり、Ａはチップ面積であり、Ｄは欠陥密度である。
【０００４】
このような考え方に基づいた場合には、チップサイズが小さいほど歩留まりが高くなる。小さいサイズの半導体チップは、１つの半導体ウェハから得られるチップ数が多いのみならず、歩留まりも高くなる。従って、このような考え方に基づいた場合には、半導体チップをできるだけ小さく設計することが望ましいことになる。
【０００５】
しかしながら、高集積化及び高性能化に伴って半導体装置の回路が複雑化した結果、チップサイズが同じであっても、同等の歩留まりが得られないケースが生じるようになってきた。例えば、配線間隔が広い半導体装置と配線間隔が狭い半導体装置とでは、配線形成工程において発生する不良率が異なる。このため、配線間隔が広い半導体装置と配線間隔が狭い半導体装置とでは、チップサイズが同じであっても歩留まりが異なることとなる。
【０００６】
このような現象に対応すべく、クリティカルエリアを考慮して歩留まりを検討する考え方が提案されている（非特許文献１〜３参照）。クリティカルエリアの考え方によると、配線幅や配線間隔が狭い箇所では、異物の付着に起因した不良が生じやすい。従って、歩留まりを向上させるためには、例えば、スペースに余裕がある場合には、配線幅や配線間隔を広く設計することが求められる。
【０００７】
近時では、半導体装置の更なる微細化に伴い、基板への異物の付着以外の要因に基づく歩留まりの低下が顕著になってきた。例えば、ある特徴を有するパターンのレイアウトが頻繁にショート故障となるといった現象が顕著になってきた。近時では、半導体装置の微細化によりプロセスマージンが低下しており、６５ｎｍ世代のプロセスマージンは製造装置の制御不能な条件変動を若干上回るに過ぎない。従って、プロセスマージンの小さいパターンは、様々な悪条件が重なると、断線やショートが生じる。このような現象により低下する歩留まりは、システマティックな歩留まりＹｓと称され、パターンのレイアウトに強く依存する。そして、システマティックな歩留まりＹｓは、基板に異物が付着することに起因して低下するランダムな歩留まりＹｒとは区別される。
【０００８】
ランダムな歩留まりＹｒのみならず、システマティックな歩留まりＹｓをも考慮して、製品チップの歩留まりを予測する手法は、特許文献１に記載されている。特許文献１によれば、製品チップの歩留まり予測値は、下記のようにランダム歩留まりとシステマティックな歩留まりとの積で表される。
【０００９】
【数１】
2008172001.tif 000003
また、システマティックな歩留まりの要素Ｙｓｉのモデルとして、“領域に基づいた歩留まりモデル”及び“事例に基づいた歩留まりモデル”が引用文献１に記載されている。“事例に基づいた歩留まりモデル”によれば、新規なレイアウトのシステマティックな歩留まりの要素Ｙｓｉは以下のようにして求められる。即ち、特定のレイアウトの歩留まりをテストチップにより予め定量化しておき、テストチップにより定量化された歩留まりに基づいて、新規なレイアウトのシステマティックな歩留まりの要素Ｙｓｉを求める。システマティックな歩留まりの要素Ｙｓｉは以下のような式で表される。
【００１０】
【数２】
2008172001.tif 000004
ここで、ｑは線幅、線間隔、長さ、幅／間隔の比、密度などのテストチップ（特徴付けビヒクル）内で調査された設計要因である。Ｙ０（ｑ）は、テストチップ（特徴付けビヒクル）からの設計ファクタｑをもつ構造の収率である。Ｙｒ（ｑ）は、ランダムな欠陥のみが歩留まり損失メカニズムであったと仮定したこの構造の予測された歩留まりである。Ｎ（ｑ）は、ファクタｑを有するパターンが製品レイアウト上に現れる回数である。Ｎ０（ｑ）は、ファクタｑを有するパターンがテストチップ上に現れる回数である。
【００１１】
テストチップにより定量化されたファクタｑを有するパターンの一つあたりのシステマティックな歩留まりは、以下のように表される。
【００１２】
【数３】
2008172001.tif 000005
これらのことから、ファクタｑを有するパターンをＮ個含む製品チップのシステマティックな歩留まりの要素ＹＳｉは、テストチップにより定量化されたファクタｑを有するパターンの一つあたりのシステマティックな歩留まりのＮ（ｑ）乗であるということがわかる。
【特許文献１】特表２００３−５１４４７５号公報
【非特許文献１】C.H.Stapper, “Modeling of Integrated Circuit Defect Sensitivities”, IBM J. RES. DEVELOP., Vol.27, No.6, November 1983, P.549-557
【非特許文献２】C.H.Stapper, “Modeling of defects in integrated circuit photolithographic patterns”, IBM J. RES. DEVELOP., Vol.28, No.4, July 1984, p.461-475
【非特許文献３】Jitendra Khare et al., “Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits”, IEEE Journal Of Solid-State Circuits, Vol.28, No.2, February 1993, p.146-156
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりと異なる場合があった。なぜなら、提案されている方法では、複数のファクタｑをもつパターンが製品チップ内に密集して存在しているか、若しくは、製品チップ内に離散して存在しているかといったことを考慮していないからである。従って、例えば、提案されている方法により算出される半導体装置のシステマティックな歩留まりが、実際の半導体装置のシステマティックな歩留まりに対して小さめに算出されてしまう場合があった。
【００１４】
本発明の目的は、半導体装置のシステマティックな歩留まりをより正確に算出し得る半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法を実行するコンピュータプログラムを提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一観点によれば、設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップとを有することを特徴とする半導体装置の歩留まり算出方法が提供される。
【００１６】
また、本発明の他の観点によれば、設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップとを有することを特徴とする半導体装置の歩留まり算出方法が提供される。
【００１７】
また、本発明の更に他の観点によれば、設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップとをコンピュータに実行させることを特徴とするコンピュータプログラムが提供される。
【００１８】
また、本発明の更に他の観点によれば、設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップとをコンピュータに実行させることを特徴とするコンピュータプログラムが提供される。
【発明の効果】
【００１９】
本発明によれば、デバイスパターンを構成する各々のセグメント間（パターン間）の距離を考慮してシステマティックな歩留まりを求めるため、より正確に半導体装置の歩留まりを求めることができる。
【００２０】
また、本発明によれば、化学的機械的研磨法によって基板上に生じる凹凸の影響を考慮してシステマティックな歩留まりを求めるため、半導体装置の歩留まりをより正確に求めることができる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
本発明の第１実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図１乃至図９を用いて説明する。図１は、半導体基板上にＮ０個のサンプルパターンＬ１をアレイ状に配置した場合を示す平面図である。図２は、半導体基板上にＮ０個のサンプルパターンＬ２をアレイ状に配置した場合を示す平面図である。図３は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。図４は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。図５は、設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。図６は、デバイスパターンを複数の領域に分割した状態を示す平面図である。図７は、デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。図８は、セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。図９は、レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。
【００２２】
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置（ＣＡＤ）を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
【００２３】
上述したように、提案されている方法では、半導体チップ内の各々のレイアウトの歩留まりをテストチップ等を用いて求め、これらの歩留まりの値の総積値を算出することにより、システマティックな歩留まりＹｓを求めていた。
【００２４】
しかしながら、上述したように、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりと異なる場合があった。例えば、提案されている方法により算出される半導体装置のシステマティックな歩留まりが、実際の半導体装置のシステマティックな歩留まりに対して小さめに算出されてしまう場合があった。
【００２５】
例えば、半導体基板上に形成されたフォトレジスト膜にデバイスパターンを露光する際には、フォーカスずれが生じる場合がある。かかるフォーカスずれは、歩留まりの劣化要因の一つである。フォーカスずれの顕著な箇所は、例えば数百μｍの距離の周期で生じる。
【００２６】
従って、例えば、フォーカスマージンが比較的小さい２つのパターンが互いに近接して配置されている場合、これら２つのパターンのうちの一方がテストにパスする際には、これら２つのパターンのうちの他方もテストにパスする可能性が高い。また、これら２つのパターンのうちの一方がテストにパスしない場合には、これら２つのパターンのうちの他方もテストにパスしない可能性が高い。従って、これら２つのパターンのうちの一方のパターンがテストにパスする際に他方のパターンがテストにパスする確率は、これら２つのパターンの距離に応じた値となる。あるパターンがテストにパスする際に、そのパターンから離間した他のパターンがテストにパスする確率は、これら２つのパターンが互いに近接しているほど高くなる。あるパターンがテストにパスする際に、そのパターンから離間した他のパターンがテストにパスする確率は、これら２つのパターンの間の距離をパラメータとしたテーブル値又は関数により定義することが可能である。
【００２７】
なお、あるパターンと他のパターンとが互いに十分に離間して配置されている場合には、これら２つのパターンがそれぞれテストにパスするか否かは、互いに無関係となる。
【００２８】
提案されている方法では、あるパターンがテストにパスするか否かということと、他のパターンがテストにパスするか否かということとが、全く無関係であることを前提として、システマティックな歩留まりを求めていた。上述したように、提案されている方法では、ファクタｑを有するパターンをＮ個含む製品チップのシステマティックな歩留まりの要素ＹＳｉは、テストチップにより定量化されたファクタｑを有するパターンの一つあたりのシステマティックな歩留まりのＮ（ｑ）乗で表される。なお、テストチップにより定量化されたファクタｑを有するパターンの一つあたりのシステマティックな歩留まりは、上述したように以下のように表される。
【００２９】
【数４】
2008172001.tif 000006
このことからも分かるように、ある特徴を有するパターンのシステマティックな歩留まりは、半導体チップ内のパターンの歩留まりの値の単なる総積値であり、各パターン間の距離は考慮していない。このため、提案されている方法により算出される半導体装置のシステマティックな歩留まりは、実際の半導体装置のシステマティックな歩留まりに対して過度に小さめに算出されてしまうこととなる。
【００３０】
本実施形態による歩留まり算出方法では、半導体装置のデバイスパターンを構成する各々の部分パターン間の距離を考慮してシステマティックな歩留まりを求めることにより、半導体装置のシステマティックな歩留まりをより正確に算出することに主な特徴がある。
【００３１】
本実施形態による半導体装置の歩留まり算出方法では、まず、テストチップを用いて、システマティックな歩留まりと距離との関係を定量化する。ここでは、注目したレイヤのデバイスパターンについて、フォーカスマージンに依存したシステマティックな歩留まりＹｓ１〜Ｙｓｎを求める場合を例に説明する。
【００３２】
まず、注目したレイヤのデバイスパターンのうちから、フォーカスマージンの異なる様々なサンプルパターン（テストパターン、テストビークル）Ｌ１〜Ｌｎを選定し、これらのサンプルパターンＬ１〜Ｌｎを用いてテストチップを設計する。具体的には、注目したレイヤにサンプルパターンＬ１〜Ｌｎをマトリクス状（アレイ状）にそれぞれＮ０個ずつレイアウトする。そして、サンプルパターンＬ１〜Ｌｎの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンＬ１〜Ｌｎのテストに必要な回路を設計する。
【００３３】
図１は、テストチップの注目されたレイヤ上にＮ０個のサンプルパターンＬ１をアレイ状にレイアウトした場合を示す平面図である。図１（ａ）は、サンプルパターンＬ１を示す平面図であり、図１（ｂ）において丸印で囲まれた部分を拡大して表したものである。図１（ｂ）はサンプルパターンＬ１がアレイ状にレイアウされた様子を示す平面図である。図１（ｂ）においてＲ１，１〜Ｒ１，Ｎ０は、各々のサンプルパターンを示している。図１に示すように、テストチップの注目されたレイヤ１０上には、Ｎ０個のサンプルパターンＬ１がアレイ状にレイアウトされている。アレイ状にレイアウトされたサンプルパターンＬ１により、サンプルパターン群が構成されている。
【００３４】
図２は、テストチップの注目されたレイヤ上にＮ０個のサンプルパターンＬ２をアレイ状にレイアウトした場合を示す平面図である。図２（ａ）は、サンプルパターンＬ２を示す平面図であり、図２（ｂ）において丸印で囲まれた部分を拡大して表したものである。図２（ｂ）はサンプルパターンＬ２がアレイ状にレイアウトされた様子を示す平面図である。図２（ｂ）においてＲ２，１〜Ｒ２，Ｎ０は、各々のサンプルパターンを示している。図２に示すように、テストチップの注目されたレイヤ１０上には、Ｎ０個のサンプルパターンＬ２がアレイ状にレイアウトされている。アレイ状にレイアウトされたサンプルパターンＬ２により、サンプルパターン群が構成されている。
【００３５】
同様にして、テストチップの注目されたレイヤ１０上に、Ｎ０個のサンプルパターンＬｎをアレイ状にレイアウトする。そして、サンプルパターンＬｎの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンＬｎのテストに必要な回路を設計する。
【００３６】
次に、設計されたテストチップを製造ラインにて製造する。
【００３７】
次に、各々の半導体基板１０上にそれぞれ形成されたＮ０個のサンプルパターンＬ１〜Ｌｎのうち、何個のサンプルパターンＬ１〜Ｌｎがテストにパスするかをそれぞれ求めることにより、各々のサンプルパターンＬ１〜Ｌｎの歩留まりＹ１〜Ｙｎを求める。
【００３８】
サンプルパターンＬｎの一つあたりの歩留まりＹｎは、以下のような式により表される。
【００３９】
Ｙｎ＝Ｐｎ／Ｎ０    ・・・(6)
ここで、ＰｎはテストにパスしたサンプルパターンＬｎの個数であり、Ｎ０は半導体基板１０上に形成されたサンプルパターンＬｎの個数である。
【００４０】
次に、各々のサンプルパターンＬ１〜Ｌｎの歩留まりＹ１〜Ｙｎを、予め求めておいたランダムな成分に起因する歩留まりＹｒ１〜Ｙｒｎによりそれぞれ除算することにより、フォーカスずれに起因するシステマティックな歩留まりＹｓ１〜Ｙｓｎを求める。
【００４１】
フォーカスずれに起因するシステマティックな歩留まりＹｓｎは、以下のような式により表される。
【００４２】
Ｙｓｎ＝Ｙｎ／Ｙｒｎ    ・・・(7)
ここで、ＹｎはサンプルパターンＬｎの歩留まりであり、Ｙｒｎはランダム成分に起因するサンプルパターンＬｎの歩留まりである。
【００４３】
なお、ランダムな成分に起因する歩留まりＹｒ１〜Ｙｒｎとは、基板上に異物等が付着すること等に起因して低下する歩留まりのことである。
【００４４】
歩留まりが、ランダムな成分やフォーカスずれ以外の要因によっても大きく低下する場合には、かかる要因に起因する歩留まりＹｒ１′〜Ｙｒｎ′を別途求め、各々のサンプルパターンＬ１〜Ｌｎの歩留まりＹ１〜Ｙｎを更にＹｒ１′〜Ｙｒｎ′で除算することにより、フォーカスずれに起因するシステマティックな歩留まりＹｓ１〜Ｙｓｎを求める。
【００４５】
上述したように、サンプルパターンＬ１〜Ｌｎのフォーカスマージンはそれぞれ異なっている。このため、システマティックな歩留まりＹｓ１〜Ｙｓｎが、フォーカスマージンに応じて、それぞれ求められる。
【００４６】
フォーカスマージンとシステマティックな歩留まりとの関係は、テーブル値や関数として定義する。
【００４７】
図３は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。図３（ａ）は、フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフである。図３（ａ）における横軸はフォーカスマージンを示しており、図３（ａ）における縦軸はシステマティックな歩留まりを示している。図３（ｂ）は、フォーカスマージンとシステマティックな歩留まりとの関係を示すテーブル値である。
【００４８】
次に、２つのサンプルパターン同士が同時にテストにパスする確率の距離依存を、下記の手順で求める。
【００４９】
あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から離間した他のサンプルパターンＬ１がテストをパスする確率は、以下のようにして求められる。
【００５０】
例えば、図１のようにサンプルパターンが配置されたサンプルパターン群の各々のサンプルパターンＲ１，１〜Ｒ１，Ｎ０についてテストを行った結果、テストをパスしなかったサンプルパターン、即ち、フェイル（Fail）となったサンプルパターンを“０”とし、テストをパス（Pass）したサンプルパターンを“１”とすると、例えば、Ｒ１，１（ｘ１，１，ｙ１，１）＝０、Ｒ１，２（ｘ１，２，ｙ１，２）＝１，・・・，Ｒ１，Ｎ０（ｘ１，Ｎ０，ｙ１，Ｎ０）＝０のようになる。なお、括弧内は、サンプルパターンＲ１，１〜Ｒ１，Ｎ０の座標を示している。
【００５１】
次に、サンプルパターン同士の距離ｄが同じとなる組み合わせを、サンプルパターンＲ１，１〜Ｒ１，Ｎ０の座標に基づいて抽出する。
【００５２】
次に、抽出されたサンプルパターンＬ１同士の組み合わせに基づいて、一方のサンプルパターンＬ１がテストをパスする際に、他方のサンプルパターンＬ１がテストをパスする確率Ｐ１−１を、以下のような式を用いて求める。
【００５３】
【数５】
2008172001.tif 000007
ここで、ａｉ、ｂｉ、距離ｄは、それぞれ以下のように表される。
【００５４】
ａｉ＝Ｒ１，ｊ（ｘ１，ｊ，ｙ１，ｊ）    ・・・(9)
ｂｉ＝Ｒ１，ｋ（ｘ１，ｋ，ｙ１，ｋ）    ・・・(10)
【００５５】
【数６】
2008172001.tif 000008
こうして、あるサンプルパターンＬ１がテストをパスする際に他のサンプルパターンＬ１がテストをパスする確率Ｐ１−１が、あるサンプルパターンＬ１と他のサンプルパターンＬ１との距離ｄに応じてそれぞれ求められる。換言すれば、同じフォーカスマージンを有するサンプルパターンＬ１同士が同時にテストをパスする確率Ｐ１−１が、サンプルパターン間の距離ｄに応じてそれぞれ求められる。
【００５６】
なお、あるサンプルパターンＬ１と他のサンプルパターンＬ１との距離ｄが完全に同じとなる組み合わせが十分な数だけ抽出できない場合には、あるサンプルパターンＬ１と他のサンプルパターンＬ１との距離がある範囲内となるような組み合わせを抽出すればよい。例えば、以下の式を満たすような組み合わせを抽出すればよい。
【００５７】
【数７】
2008172001.tif 000009
上記のような解析をサンプルパターンＬ１からサンプルパターンＬｎまで行うことにより、同じ形状のサンプルパターンＬ１〜Ｌｎ同士が同時にテストをパスする確率を、サンプルパターン間の距離ｄに応じてそれぞれ求めることができる。換言すれば、上記のような解析をサンプルパターンＬ１からサンプルパターンＬｎまで行うことにより、同じサンプルマージンを有するサンプルパターンＬ１〜Ｌｎ同士が同時にテストをパスする確率が、サンプルパターン間の距離ｄに応じてそれぞれ求められる。
【００５８】
次に、あるサンプルパターンがテストにパスする際に、そのサンプルパターンとは異なる形状のサンプルパターンがテストにパスする確率を、サンプルパターン間の距離に応じてそれぞれ求める。換言すれば、フォーカスマージンが互いに異なるサンプルパターン同士が同時にテストをパスする確率を、サンプルパターン間の距離に応じてそれぞれ求める。
【００５９】
まず、テストチップ上の注目されたレイヤに様々なサンプルパターンＬ１〜ＬｎをそれぞれＮ１個ずつランダムにレイアウトする。そして、サンプルパターンＬ１〜Ｌｎの周辺及び注目したレイヤの上下のレイヤに、各々のサンプルパターンＬ１〜Ｌｎのテストに必要な回路を設計する。
【００６０】
次に、設計されたテストチップを製造ラインにて製造する。
【００６１】
次に、製造されたテストチップを用い、サンプルパターンＬ１〜Ｌｎについてそれぞれテストを行う。あるサンプルパターンがテストをパスする際に、そのサンプルパターンとは異なる形状のサンプルパターンがテストをパスする確率が、かかるテストの結果に基づいて求めることができる。例えば、サンプルパターンＬ１がテストをパスする際に、サンプルパターンＬ１から距離ｄだけ離間して設けられたサンプルパターンＬ２がテストをパスする確率Ｐ１−２は、以下のような式を用いて求めることができる。
【００６２】
【数８】
2008172001.tif 000010
ここで、ａｉ、ｂｉ、距離ｄは以下のように表される。
【００６３】
ａｉ＝Ｒ１，ｊ（ｘ１，ｊ，ｙ１，ｊ）    ・・・(14)
ｂｉ＝Ｒ2，ｋ（ｘ2，ｋ，ｙ2，ｋ）    ・・・(15)
【００６４】
【数９】
2008172001.tif 000011
なお、あるサンプルパターンＬ１と他のサンプルパターンＬ２との距離ｄが完全に同じとなる組み合わせが十分な数だけ抽出できない場合には、あるサンプルパターンＬ１と他のサンプルパターンＬ２との距離がある範囲内となるような組み合わせを抽出すればよい。例えば、以下の式を満たすような組み合わせを抽出すればよい。
【００６５】
【数１０】
2008172001.tif 000012
そして、他の様々なサンプルパターンの組み合わせについても、上記と同様にして求めることが可能である。
【００６６】
また、あるサンプルパターンがテストをパスする際に、そのパターンから距離ｄだけ離れて設けられた他のサンプルパターンがテストをパスする確率は、様々なサンプルパターンが半導体基板上にランダムに設けられたサンプルパターン群を用いることなく、以下のようにして求めることも可能である。
【００６７】
まず、フォーカスずれに起因したシステマティックな歩留まりＹｓ１〜Ｙｓｎを、上記と同様にして、サンプルパターンＬ１〜Ｌｎのそれぞれについて求める。フォーカスずれに起因したシステマティックな歩留まりＹｓ１〜Ｙｓｎを求める際には、上記と同様に、半導体基板１０上にサンプルパターンをアレイ状に配置して成るサンプルパターン群を用いる。
【００６８】
次に、サンプルパターンＬ１〜Ｌｎのうちから、最も歩留まりの低いサンプルパターンを特定する。ここでは、最も歩留まりが低いサンプルパターンがＬ１である場合を例に説明する。
【００６９】
次に、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ１がテストをパスする確率Ｐ１−１を、上記と同様にして求める。あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ１がテストをパスする確率Ｐ１−１については、上記と同様に、半導体基板１０上にサンプルパターンをアレイ状に配置して成るサンプルパターン群を用いる。
【００７０】
図４は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。図４（ａ）は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフである。図４（ａ）において横軸はあるサンプルパターンと他のサンプルパターンとの間の距離ｄを示している。図４（ａ）において縦軸は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示している。図４（ａ）において◆印は、あるサンプルパターンＬ１がテストにパスする際に他のサンプルパターンＬ１がテストにパスする確率、即ち、同じフォーカスマージンを有するサンプルパターンＬ１同士が同時にテストをパスする確率を示している。図４（ａ）において■印は、あるサンプルパターンＬ２がテストにパスする際に他のサンプルパターンＬ２がテストにパスする確率、即ち、同じフォーカスマージンを有するサンプルパターンＬ２同士が同時にテストをパスする確率を示している。図４（ａ）において▲印は、あるサンプルパターンＬ１がテストにパスする際に他のサンプルパターンＬ２がテストにパスする確率を示している。図４（ｂ）は、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すテーブル値である。
【００７１】
あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１と同じ位置に設けられた他のサンプルパターンＬ１がテストをパスする確率Ｐ１−１（ｄ）は、１である。一方、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から無限大の距離ｄに位置するサンプルパターンＬ１がテストにパスする確率Ｐ１−１（ｄ）は、フォーカスずれに起因したサンプルパターンＬ１のシステマティックな歩留まりＹＳ１とほぼ一致する。従って、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ１がテストをパスする確率Ｐ１−１（ｄ）は、図４（ａ）において◆印で示すように、距離ｄが０のときには１であり、距離ｄが無限大のときにはＹＳ１に収束するような関数となる。
【００７２】
同様に、あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ２−２（ｄ）についても、確率Ｐ１−１（ｄ）と同様に、距離ｄに応じて変化すると考えられる。即ち、あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２と同じ位置に設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ２−２（ｄ）は、１となる。一方、あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２から無限大の距離に位置するサンプルパターンＬ２がテストにパスする確率Ｐ２−２（ｄ）は、フォーカスずれに起因したサンプルパターンＬ２のシステマティックな歩留まりＹＳ２とほぼ一致する。従って、あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ２−２（ｄ）は、図４（ａ）において■印で示すように、距離ｄが０のときには１であり、距離ｄが無限大のときにはＹＳ２に収束するような関数となる。
【００７３】
あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ２−２（ｄ）は、確率Ｐ１−１（ｄ）を用いて、以下のような式で表すことができる。
【００７４】
【数１１】
2008172001.tif 000013
サンプルパターンＬ２はサンプルパターンＬ１よりテストにパスしやすいため、確率Ｐ１−１（ｄ）が１のときには、確率Ｐ２−２（ｄ）は１となる。距離ｄが無限大のときには、確率Ｐ１−１（ｄ）はＹＳ１となり、確率Ｐ２−２（ｄ）はＹＳ２となる。式１６は、このような考え方に基づいて得られたものである。
【００７５】
このように、あるサンプルパターンＬ２がテストをパスする際に、そのサンプルパターンＬ２から無限大の距離に位置するサンプルパターンＬ２がテストにパスする確率Ｐ２−２（ｄ）は、半導体基板上に実際に形成されたサンプルパターン群を用いることなく、Ｐ１−１（ｄ）を用いて求めることが可能である。
【００７６】
また、他の様々なサンプルパターンＬｎについても、上記と同様にして求めることが可能である。
【００７７】
また、互いに異なる形状のサンプルパターンの組み合わせについては、以下のようにして求めることが可能である。
【００７８】
例えば、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ１−２（ｄ）は、以下のようにして求めることが可能である。
【００７９】
上述したように、サンプルパターンＬ１は最も歩留まりの低いサンプルパターンである。このため、サンプルパターンＬ２はサンプルパターンＬ１よりテストにパスしやすい。このため、あるサンプルパターンＬ１がテストをパスする際には、そのサンプルパターンＬ１と同じ位置に設けられた他のサンプルパターンＬ２は必ずテストにパスすると考えることができる。あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１と同じ位置に設けられた他のサンプルパターンＬ２がテストをパスする確率は、ＹＳ２／ＹＳ１と仮定することができる。一方、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から無限大の距離ｄに位置する他のサンプルパターンＬ２がテストにパスする確率Ｐ１−２（ｄ）は、フォーカスずれに起因したサンプルパターンＬ２のシステマティックな歩留まりＹＳ２とほぼ一致する。
【００８０】
従って、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ１−２（ｄ）は、確率Ｐ１−１（ｄ）を用いて、以下のような式で表すことができる。
【００８１】
【数１２】
2008172001.tif 000014
上記の式で表されるグラフは、図４（ａ）に点線を用いて示すように、距離ｄが比較的短い際には１を超えてしまう。確率が１より大きくなることは実際にはあり得ないので、上記の式で求められる確率Ｐ１−２（ｄ）の値が１を超える場合には、確率Ｐ１−２（ｄ）の値は１とする。
【００８２】
そうすると、あるサンプルパターンＬ１がテストをパスする際に、そのサンプルパターンＬ１から距離ｄだけ離間して設けられた他のサンプルパターンＬ２がテストをパスする確率Ｐ１−２（ｄ）は、図４（ａ）において▲印で示すような値となる。
【００８３】
このようにして求められた確率Ｐ１−１（ｄ）、確率Ｐ２−２（ｄ）、確率Ｐ１−２（ｄ）は、関数又はテーブル値により定義される。
【００８４】
ここでは、サンプルパターンＬ１がテストにパスする際にサンプルパターンＬ１がテストにパスする確率、サンプルパターンＬ２がテストにパスする際にサンプルパターンＬ２がテストにパスする確率、及び、サンプルパターンＬ１がテストにパスする際にサンプルパターンＬ２がテストにパスする確率を例に説明したが、同様にして、他の様々なサンプルパターンの組み合わせについて、２つのサンプルパターンがテストに同時にパスする確率を求め、求められた確率を関数又はテーブル値によりそれぞれ定義する。
【００８５】
テストチップの面積が十分に広くなく、たくさんの種類のサンプルパターンＬ１〜Ｌｎをテストチップ内に形成することが困難な場合にも、上記のような手法は有効である。
【００８６】
このようにして、あるサンプルパターンがテストにパスする際に、そのサンプルパターンから距離ｄだけ離間した位置に設けられた他のサンプルパターンがテストにパスする確率が、様々なサンプルパターンについて求められる。換言すれば、ある歩留まりを有するサンプルパターンがテストにパスする際に、そのサンプルパターンから距離ｄだけ離間した位置に設けられた他の歩留まりを有するサンプルパターンがテストにパスする確率が、様々なサンプルパターンについて求められる。そして、こうして求められた確率を、距離ｄをパラメータとするテーブル値又は関数により定義する。
【００８７】
次に、設計したレイアウト（デバイスパターン）のシステマティックな歩留まりを求める方法について図５を用いて説明する。図５は、設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。
【００８８】
まず、パターンのレイアウトを行う。即ち、デバイスパターン領域内にデバイスパターンを設計する（ステップＳ１）。
【００８９】
次に、図６に示すように、デバイスパターン領域１２を、複数の部分領域１４に分割する（ステップＳ２）。デバイスパターン領域１２を複数の部分領域１４に分割する際のサイズは、例えば数百μｍ程度とする。基板上に形成されたフォトレジスト膜にデバイスパターンを露光する際には、フォーカスずれの顕著な箇所が数百μｍの距離の周期で生じるためである。
【００９０】
次に、図７に示すように、設計したデバイスパターン１６の各々の辺をそれぞれ複数のセグメント（線分）に分割する（ステップＳ３）。図７は、デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。図７に示す各々の点は、セグメントの分割点（境界）１７を示している。このような処理は、セグメント化と称される。セグメント化は、分割された各々の部分領域１４（図６参照）毎に行う。セグメント化を行う際には、デバイスパターン１６の各々の辺を例えば一様なサイズのセグメント１８に分割する。図７（ａ）は、デバイスパターンの各々の辺を一様なサイズのセグメントに分割した例を示す平面図である。後述するように、後のステップでは、各々のセグメント１８について、フォーカスマージンが求められることとなる。このため、各々のセグメント１８のサイズは、フォーカスマージンを求めるのに適切なサイズであることが必要である。従って、各々のセグメント１８のサイズは、例えば数十ｎｍ程度とすることが好ましい。
【００９１】
なお、上記では、デバイスパターン１６の各々の辺を一様なサイズのセグメント１８に分割する場合を例に説明したが、デバイスパターン１６の各々の辺を一様なサイズのセグメント１８に分割しなくてもよい。例えば、隣接するパターンの状況が変動する箇所において、セグメント１８を分割するようにしてもよい。図７（ｂ）は、隣接するパターンの状況が変動する箇所においてセグメントを分割した例を示す平面図である。
【００９２】
次に、各々のセグメント１８についてフォーカスマージンをシミュレーションにより求める（ステップＳ４）。各々のセグメントのフォーカスマージンは、例えば以下のようにして求めることができる。
【００９３】
図８は、セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。図８（ａ）は、設計されたデバイスパターンの一部を示す平面図である。
【００９４】
まず、設計されたデバイスパターン（図８（ａ）参照）１６に対して、ＯＰＣ（Optical Proximity Correction）やエッチング補正等の処理を行い、マスクデータ２０（図８（ｂ）参照）を作成する。図８（ｂ）は、マスクデータを示す平面図である。
【００９５】
次に、フォーカス値を様々に変化させた場合におけるレジストパターン２２の寸法の変化をシミュレーションにより求める。図８（ｃ）は、フォーカス値を変化させた場合のレジストパターンの寸法の変化を示す平面図である。実線は、ベストフォーカスの際のレジストパターンを示している。また、破線は、フォーカス値がベストフォーカスから５０ｎｍずれた場合のレジストパターンを示している。また、一点鎖線は、フォーカス値がベストフォーカスから１００ｎｍずれた場合のレジストパターンを示している。
【００９６】
次に、ベストフォーカスの際のレジストパターン２２の寸法を基準値とし、フォーカス値を様々に変化させた際のレジストパターン２２の寸法について、基準値からの乖離量を求める。
【００９７】
図９は、レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。図９における横軸はフォーカスずれ（デフォーカス量）を示しており、縦軸はレジストパターンの寸法の基準値からのずれを示している。
【００９８】
図９に示すようなグラフは、各々のセグメント１８について求められる。
【００９９】
次に、レジストパターンの寸法において規定の乖離量が生じるようなデフォーカス量を、図９を用いて求める。かかる規定の乖離量は、図３のグラフ又はテーブルを求めたときの乖離量と同じ値とする。例えば、サンプルパターンのフォーカスマージンを求める際に５ｎｍの乖離量を基準とした場合には、ここでも５ｎｍの乖離量を引き起こすときのデフォーカス量を求める。こうして求められたデフォーカス量を、当該セグメントにおけるフォーカスマージンとする。このようにして、各々のセグメントのフォーカスマージンが求められる。
【０１００】
次に、フォーカスマージンと歩留まりとの関係を示すテーブル値又は関数を用いて、各々のセグメント１８の歩留まりを求める（ステップＳ５）。フォーカスマージンと歩留まりとの関係を示すテーブル値又は関数としては、予め求められた図３に示すようなテーブル値又は関数を用いる。
【０１０１】
次に、歩留まりが最も低いセグメントである最低歩留まりセグメント１８ａ（図７参照）を、各々の部分領域１４毎に特定する（ステップＳ６）。歩留まりが最も低いセグメント１８が部分領域１４内に複数存在している場合には、例えば、歩留まりが最も低いセグメント１８のうちの部分領域１４の中心に最も近いセグメント１８を最低歩留まりセグメント１８ａとする。
【０１０２】
次に、最低歩留まりセグメント１８ａと最低歩留まりセグメント１８ａ以外のセグメント１８との間の距離ｄをそれぞれ算出する（ステップＳ７）。最低歩留まりセグメント１８ａと最低歩留まりセグメント１８ａ以外のセグメント１８との間の距離ｄの算出は、各々の部分領域１４毎に行う。
【０１０３】
次に、最低歩留まりセグメント１８ａがテストにパスする際に、最低歩留まりセグメント１８ａ以外のセグメント１８がテストにパスする確率を、各々の部分領域１４毎に求める（ステップＳ８）。ある歩留まりを有するパターンがテストをパスする際に、そのパターンから距離ｄだけ離れた他の歩留まりを有するパターンがテストにパスする確率は、上述したように、テーブル又は関数として予め定義されている（図４参照）。従って、セグメント１８、１８ａに対応するテーブル値又は関数に基づいて、最低歩留まりセグメント１８ａがテストにパスする際に最低歩留まりセグメント１８ａ以外のセグメント１８がテストにパスする確率Ｐｉをそれぞれ求めることができる。
【０１０４】
次に、部分領域１４内におけるデバイスパターン１６の歩留まりを求める（ステップＳ９）。部分領域１４内の最低歩留まりセグメント１８ａがテストにパスし、かつ、当該部分領域１４内に存在する他のすべてのセグメント１８が同時にパスする確率が、当該部分領域１４内におけるデバイスパターン１６の歩留まりである。従って、最低歩留まりセグメント１８ａがテストにパスする際に、最低歩留まりセグメント１８ａ以外のセグメント１８がテストにパスするそれぞれの確率の総積の値と、最低歩留まりセグメント１８ａの歩留まりの値との積を求めることにより、部分領域１４内におけるデバイスパターン１６の歩留まりを求める。部分領域ｋにおけるデバイスパターン１６のフォーカスずれに起因するシステマティックな歩留まりＹｓｋは、以下のような式により表される。
【０１０５】
【数１３】
2008172001.tif 000015
ここで、ｙｗは、最低歩留まりセグメントの歩留まりである。
【０１０６】
次に、部分領域１４内におけるデバイスパターン１６についてそれぞれ求められたフォーカスずれに起因するシステマティックな歩留まりＹｓｋに基づいて、デバイスパターン領域１２の全体のフォーカスずれに起因するシステマティックな歩留まりＹｓを求める（ステップＳ１０）。デバイスパターン領域１２の全体のフォーカスずれに起因するシステマティックな歩留まりＹｓは、各々の部分領域１４におけるデバイスパターン１６のフォーカスずれに起因するシステマティックな歩留まりＹｓｋの値の総積により求められる。デバイスパターン領域１２の全体のフォーカスずれに起因するシステマティックな歩留まりＹｓは、以下のような式により表される。
【０１０７】
【数１４】
2008172001.tif 000016
こうして、半導体装置のデバイスパターンのフォーカスずれに起因するシステマティックな歩留まりが求められる。
【０１０８】
このように、本実施形態によれば、デバイスパターンを構成する各々の部分パターン間の距離を考慮して、フォーカスずれをはじめとした距離の依存性を有する様々な要素に起因するシステマティックな歩留まりを求めるため、より正確に半導体装置の歩留まりを求めることができる。
【０１０９】
［第２実施形態］
本発明の第２実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図１０を用いて説明する。図１０は、設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。図１乃至図９に示す第１実施形態による半導体装置の歩留まり算出方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１０】
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置（ＣＡＤ）を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
【０１１１】
本実施形態による半導体装置の歩留まり算出方法は、パターンマッチングを行うことにより、デバイスパターンを構成する各々の部分パターンにサンプルパターンを対応させることに主な特徴がある。
【０１１２】
まず、歩留まりを劣化させそうな幾つかのサンプルパターンＬ１〜Ｌｎについてフォーカスマージンに応じたシステマティックな歩留まりを求めるステップから、あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を、距離ｄをパラメータとしたテーブル値又は関数により定義するステップまでは、第１実施形態による半導体装置の歩留まり算出方法と同様であるので説明を省略する。
【０１１３】
次に、図１０に示すように、パターンのレイアウトを行う。即ち、デバイスパターン領域内にデバイスパターンを設計する（ステップＳ２１）。
【０１１４】
まず、デバイスパターンが形成された領域であるデバイスパターン領域１２を、複数の部分領域１４に分割する（図６参照）（ステップＳ２２）。デバイスパターン領域を複数の部分領域に分割する際のサイズは、第１実施形態と同様に、例えば数百μｍ程度とする。
【０１１５】
次に、パターンマッチングを行うことにより、デバイスパターンの中から、サンプルパターンＬ１〜Ｌｎと等しい部分パターン、又は、サンプルパターンＬ１〜Ｌｎに近似した部分パターンを抽出する（ステップＳ２３）。
【０１１６】
次に、テストチップを用いて定量化された歩留まり値に基づいて、抽出された部分パターン群の中から、歩留まりが最も低い部分パターンである最低歩留まり部分パターンを、各々の部分領域毎に特定する（ステップＳ２４）。歩留まりが最も低い部分パターンが部分領域内に複数存在している場合には、例えば、歩留まりが最も低い部分パターンのうち、部分領域の中心に最も近い部分パターンを最低歩留まり部分パターンとする。
【０１１７】
次に、最低歩留まり部分パターンと最低歩留まり部分パターン以外の部分パターンとの間の距離をそれぞれ算出する（ステップＳ２５）。最低歩留まり部分パターンと最低歩留まり部分パターン以外の部分パターンとの間の距離の算出は、各々の部分領域毎に行う。
【０１１８】
次に、最低歩留まり部分パターンがテストにパスする際に、最低歩留まり部分パターン以外の部分パターンがテストにパスする確率を、それぞれ求める（ステップＳ２６）。最低歩留まり部分パターンがテストにパスする際に、最低歩留まり部分パターン以外の部分パターンがテストにパスする確率は、各々の部分領域毎に求める。あるサンプルパターンがテストにパスする際に、そのサンプルパターンから距離ｄだけ離間した位置に存在する他のサンプルパターンがテストにパスする確率は、上述したように、あるサンプルパターンと他のサンプルパターンとの間の距離ｄをパラメータとしたテーブル値又は関数により予め定義されている（図４参照）。従って、予め求められたテーブル値又は関数に基づいて、最低歩留まり部分パターンがテストにパスする際に最低歩留まり部分パターン以外の部分パターンがテストにパスする確率Ｐｉがそれぞれ求められる。
【０１１９】
次に、各部分領域１４におけるデバイスパターンのシステマティックな歩留まりを求める（ステップＳ２７）。部分領域１４内の最低歩留まり部分パターンがテストにパスし、かつ、当該部分領域１４内に存在するすべての部分パターンが同時にパスする確率が、当該部分領域１４内のデバイスパターンの歩留まりである。従って、最低歩留まり部分パターンがテストにパスする際に最低歩留まり部分パターン以外の部分パターンがテストにパスするそれぞれの確率の総積の値と、最低歩留まり部分パターンの歩留まりの値との積を求めることにより、部分領域１４内におけるデバイスパターンの歩留まりを求めることができる。部分領域ｋにおけるデバイスパターンのシステマティックな歩留まりＹｓｋは、以下のような式により表される。
【０１２０】
【数１５】
2008172001.tif 000017
ここで、ｙｗは、最低歩留まり部分パターンの歩留まりである。
【０１２１】
次に、部分領域１４内におけるデバイスパターンについてそれぞれ求められたシステマティックな歩留まりに基づいて、デバイスパターン領域１２の全体のシステマティックな歩留まりを求める（ステップＳ２８）。デバイスパターン領域１２の全体のシステマティックな歩留まりは、各々の部分領域１４におけるデバイスパターンのシステマティックな歩留まりの総積により求められる。デバイスパターン領域１２の全体のシステマティックな歩留まりＹｓは、以下のような式により表される。
【０１２２】
【数１６】
2008172001.tif 000018
こうして、デバイスパターンのシステマティックな歩留まりが求められる。
【０１２３】
このように、パターンマッチングを行うことにより、デバイスパターンを構成する各々の部分パターンにサンプルパターンを対応させ、デバイスパターンのシステマティックな歩留まりを求めるようにしてもよい。
【０１２４】
［第３実施形態］
本発明の第３実施形態による半導体装置の歩留まり算出方法、及び、その半導体装置の歩留まり算出方法をコンピュータに実行させるためのコンピュータプログラムを図１１乃至図１４を用いて説明する。図１１は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。図１２及び図１３は、半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図である。図１４は、設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。図１乃至図１０に示す第１又は第２実施形態による半導体装置の歩留まり算出方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２５】
本実施形態による半導体装置の歩留まり算出方法は、例えば、本実施形態による半導体装置の歩留まり算出方法を実行するためのコンピュータプログラムがインストールされた半導体設計装置（ＣＡＤ）を用いて、実行することが可能である。かかるコンピュータプログラムは、例えば、ＣＤ−ＲＯＭ等の記録媒体により提供することが可能である。また、かかるコンピュータプログラムを、半導体設計装置に予めインストールしておいてもよい。かかるコンピュータプログラムを予め半導体設計装置にインストールしておけば、本実施形態による歩留まり算出方法を実行しうる歩留まり算出装置を提供することができる。
【０１２６】
本実施形態による半導体装置の歩留まり算出方法は、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）による平坦化によりデバイスパターンの下地の表面に生ずる凹部の深さを考慮して、デバイスパターンのシステマティックな歩留まりを求めることに主な特徴がある。
【０１２７】
なお、ここでは、ＳＴＩ法により素子分離領域を形成する際に生ずる凹部の深さを考慮してシステマティックな歩留まりを求める場合を例に説明するが、基板（下地）の表面に凹部が生じるのはＳＴＩ法により素子分離領域を形成する際だけではない。本発明の原理は、下地の表面に生じた凹部の深さを考慮してシステマティックな歩留まりを求める際に広く適用することが可能である。
【０１２８】
本実施形態では、小さな回路単位であるセルを設計し、これらの設計セルを組み合わせて配置配線を行うことにより半導体装置を設計する場合を例に説明する。
【０１２９】
なお、本実施形態では、セルを設計し、これらの設計セルを組み合わせて配置配線を行うことにより半導体装置を設計する場合を例に説明するが、ブロックを設計し、これらの設計ブロックを組み合わせて配置配線を行うことにより半導体装置を設計する場合にも、本発明の原理を適用することが可能である。
【０１３０】
まず、図１４に示すように、デバイスパターンの設計に用いられる設計セルのレイアウトを行う（ステップＳ３１）。
【０１３１】
次に、各々の設計セルのシステマティックな歩留まりの値を求める（ステップＳ３２）。各々の設計セルのシステマティックな歩留まりの値は、素子分離領域の表面の凹部の深さに応じて異なる。素子分離領域の表面の凹部の深さによって設計セルのシステマティックな歩留まりの値が異なるのは、素子分離領域の表面の凹部の深さに応じてフォーカスずれが大きくなり、これによりフォーカスマージンが変化するためである。
【０１３２】
設計セル又の歩留まりを求めるためには、凹部の深さの定量化が必要である。しかしながら、凹部の深さは、設計セル等の段階では定量化することができない。ＣＭＰ法により生じる凹凸は、設計セルのうちに存在するパターンの形状だけでなく、数十μｍ〜数百μｍ程度の領域におけるパターン密度に依存する。一方、設計セルの大きさは、数μｍから２０μｍ程度である。即ち、設計セル等の大きさは、ＣＭＰの影響が生じる範囲と比べて極めて小さい。従って、最終的な歩留まり値は、配置配線が完了し、周辺環境が決定されてからでなければ計算することができない。このため、設計セル又の段階でのシステマティックな歩留まりは、図１１に示すように、素子分離領域の表面の凹部の深さに応じたテーブル値又は関数により定義しておく。
【０１３３】
図１１は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。図１１（ａ）は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すグラフであり、図１１（ｂ）は、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値である。このようなテーブル値や関数は、例えば第１実施形態による歩留まり算出方法を若干変更した手法により求めることが可能である。第１実施形態では、デバイスパターンを構成する各々のセグメントについてフォーカスマージンを求め、求められたフォーカスマージンに基づいて歩留まりを算出している。これに対し、基板の表面に凹部が存在する場合には、凹部の深さの分だけフォーカスマージンが減少することとなる。従って、基板上の凹部の深さを考慮して設計セルの歩留まりを算出する際には、凹部の深さによって減少するフォーカスマージンを考慮して歩留まりを算出する。例えば、ＣＭＰシミュレータ等から予測されるセル内のパターンに依存した局所的な凹部の深さがδ（ｘ、ｙ）であり、セルの周辺環境に依存するグローバルな凹部の深さがｇである場合には、凹部が存在しない場合のフォーカスマージンからδ（ｘ、ｙ）＋ｇだけ減算した値が、この場合のフォーカスマージンとなる。例えば、０ｎｍ〜５０ｎｍの範囲で凹部の深さを変化させてシステマティックな歩留まりを求めると、図１１に示すようなテーブル又は関数が求められる。図１１に示すようなテーブル又は関数は、各々の設計セル毎に求められる。
【０１３４】
また、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係は、サンプルパターン（テストパターン）をアレイ状に配置したサンプルパターン群（テストパターン群）の歩留まりを実測することによっても求めることが可能である。なお、かかるサンプルパターン群を構成するサンプルパターンとしては、設計セルのレイアウトのうちに存在するパターンであって、素子分離領域の表面に存在する凹部によって歩留まりが低くなる可能性のあるパターンを用いる。
【０１３５】
図１２及び図１３は、半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図である。
【０１３６】
図１２（ｂ）は半導体基板１０上にはＮ０個のサンプルパターンをアレイ状に形成した状態を示す平面図（その１）である。図１２（ａ）は、図１２（ｂ）において丸印で囲んだ部分を拡大して表したものである。図１２（ｂ）に示すように、半導体基板１０上にはＮ０個のサンプルパターン２４ａがアレイ状に形成されている。図１２（ａ）に示すように、素子分離領域２６により素子領域２８が画定されている。各々のサンプルパターン２４ａにおける素子分離領域２６の面積の割合はＡ％となっている。素子分離領域２６の面積の割合が比較的大きいため、素子分離領域２６の表面には比較的深い凹部（図示せず）が形成されている。例えば、素子分離領域２６の表面には、例えば最大で４０ｎｍの深さの凹部が形成される。
【０１３７】
図１３（ｂ）は半導体基板１０上にはＮ０個のサンプルパターンをアレイ状に形成した状態を示す平面図（その２）である。図１３（ａ）は、図１３（ｂ）において丸印で囲んだ部分を拡大して表したものである。
【０１３８】
図１３（ｂ）に示すように、半導体基板１０上にはＮ０個のサンプルパターン２４ｂがアレイ状に形成されている。図１３（ａ）に示すように、素子分離領域２６により素子領域２８が画定されている。各々のサンプルパターン２４ｂにおける素子分離領域２６の面積の割合はＢ％となっている。素子分離領域２６の面積の割合が比較的小さいため、素子分離領域２６の表面には比較的浅い凹部（図示せず）が形成されている。例えば、素子分離領域２６の表面には、例えば２０ｎｍの深さの凹部が形成される。
【０１３９】
同様にして、素子分離領域２６の面積の割合の異なる様々なサンプルパターン群を、各々の半導体基板１０上に形成する。
【０１４０】
そして、これらの様々なサンプルパターン群についてそれぞれ求めた歩留まりに基づいて、素子分離領域２６の表面の凹部の深さに応じた各々の設計セルのシステマティックな歩留まりを求める。
【０１４１】
次に、図１４に示すように、様々な設計セルを用いてデバイスパターンを設計する（ステップＳ３３）。
【０１４２】
次に、デバイスパターンの下に存在する素子分離領域２６の表面の凹部の深さを求める（ステップＳ３４）。素子分離領域の表面の凹部の深さは、例えば、ＣＭＰシミュレータや、所定領域内における素子分離領域２６の面積の割合に基づいて求めることが可能である。
【０１４３】
次に、素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値又は関数を用いて、デバイスパターンを構成する各々の設計セルのシステマティックな歩留まりの値を求める（ステップＳ３５）。素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示すテーブル値又は関数としては、予め求められた図１１に示すようなテーブル値又は関数を用いる。こうして、デバイスパターンを構成する各々の設計セルのシステマティックな歩留まりＹｓｋが求められる。
【０１４４】
次に、デバイスパターンを構成する各々の設計セルについてそれぞれ求められたシステマティックな歩留まりＹｓｋに基づいて、デバイスパターン領域１２の全体におけるデバイスパターンのシステマティックな歩留まりＹｓを求める（ステップＳ３６）。デバイスパターン領域１２の全体のシステマティックな歩留まりＹｓは、各々の設計セルのシステマティックな歩留まりＹｓｋの総積により求められる。デバイスパターン領域１２の全体におけるデバイスパターンのシステマティックな歩留まりＹｓは、以下のような式により表される。
【０１４５】
【数１７】
2008172001.tif 000019
こうして、基板上に生じる凹凸を考慮して、半導体装置のシステマティックな歩留まりが求められる。
【０１４６】
このように、本実施形態によれば、基板上に生じる凹凸を考慮してシステマティックな歩留まりを求めるため、半導体装置の歩留まりをより正確に求めることができる。
【０１４７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１４８】
例えば、第１実施形態では、歩留まりが最も低い最低歩留まりセグメントを特定し、最低歩留まりセグメントがテストにパスする際に他のすべてのセグメントがテストにパスする確率を求める場合を例に説明したが、特定するセグメントは必ずしも歩留まりの最も低いセグメントに限定されるものではない。複数のセグメントのうちから一つのセグメントを特定し、そのセグメントがテストをパスする際に、そのセグメント以外のすべてのセグメントがテストにパスする確率を求めるようにしてもよい。
【０１４９】
また、第２実施形態では、歩留まりが最も低い最低歩留まり部分パターンを特定し、最低歩留まり部分パターンがテストにパスする際に他のすべての部分パターンがテストにパスする確率を求める場合を例に説明したが、特定する部分パターンは必ずしも歩留まりの最も低い部分パターンに限定されるものではない。複数の部分パターンのうちから一つの部分パターンを特定し、その部分パターンがテストをパスする際に、その部分パターン以外のすべての部分パターンがテストにパスする確率を求めるようにしてもよい。
【０１５０】
また、第１及び第２実施形態では、フォトリソグラフィにおけるフォーカスずれに起因する歩留まり低下を例に説明したが、フォトリソグラフィにおける露光量マージンに起因する歩留まり低下、ＭＥＥＦ（Mask Error Enhancement Factor）に起因する歩留まり低下についても、本発明の原理を同様に適用することが可能である。また、フォトリソグラフィ以外の要因によって歩留まりが劣化する場合にも、本発明の原理を適用することが可能である。
【０１５１】
また、第３実施形態では、ＳＴＩ法により素子分離領域を形成する際に素子分離領域の表面に生ずる凹部の深さを考慮してシステマティックな歩留まりを算出する場合を例に説明したが、本発明の原理は、基板上に生じる凹凸を考慮してシステマティックな歩留まりを算出する場合に広く適用することができる。例えば、ＣＭＰ法を用いて層間絶縁膜にコンタクトプラグを埋め込む際にも層間絶縁膜の表面に凹凸が生じるが、かかる凹凸を考慮してシステマティックな歩留まりを算出する場合にも、本発明の原理を適用することが可能である。
【０１５２】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、
特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、
前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
（付記２）
付記１記載の半導体装置の歩留まり算出方法において、
前記第２パターンが複数ある場合には、前記第３のステップでは、前記第１パターンが前記テストにパスする際に複数の前記第２パターンが前記テストにパスするそれぞれの確率の総積の値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める
ことを特徴とする半導体装置の歩留まり算出方法。
（付記３）
付記１又は２記載の半導体装置の歩留まり算出方法において、
前記第１のステップの前に、前記デバイスパターンが形成される領域であるデバイスパターン領域を複数の部分領域に分割するステップを更に有し、
前記第１のステップでは、各々の前記部分領域について、一つの前記第１パターンをそれぞれ特定し、
前記第２のステップでは、各々の前記部分領域について、前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率をそれぞれ求め、
前記第３のステップでは、各々の前記部分領域について、前記部分領域内に存在する前記デバイスパターンの歩留まりを求め、前記部分領域内に存在する前記デバイスパターンについてそれぞれ求められた歩留まりの値の総積に基づいて、前記デバイスパターン領域の全体における前記デバイスパターンの歩留まりを求める
ことを特徴とする半導体装置の歩留まり算出方法。
（付記４）
付記１乃至３のいずれかに記載の半導体装置の歩留まり算出方法において、
前記第１のステップでは、前記デバイスパターンに含まれる複数のパターンのうちの最も歩留まりが低い一つのパターンを、前記第１パターンとして特定する
ことを特徴とする半導体装置の歩留まり算出方法。
（付記５）
付記１乃至４のいずれかに記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用いて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
（付記６）
付記５記載の半導体装置の歩留まり算出方法において、
前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
ことを特徴とする半導体装置の歩留まり算出方法。
（付記７）
付記６記載の半導体装置の歩留まり算出方法において、
前記サンプルパターン群は、互いに等しい形状のサンプルパターンをアレイ状に配置して成るサンプルパターン群である
ことを特徴とする半導体装置の歩留まり算出方法。
（付記８）
付記６記載の半導体装置の歩留まり算出方法において、
前記サンプルパターン群は、様々な形状のサンプルパターンをランダムにアレイ状に配置して成るサンプルパターン群である
ことを特徴とする半導体装置の歩留まり算出方法。
（付記９）
付記１乃至４のいずれかに記載の半導体装置の歩留まり算出方法において、
複数の前記関数のうちの一つの前記関数は、テストチップを用いて求められ、
前記複数の関数のうちの他の関数は、前記テストチップを用いて求められた前記一つの関数に基づいて求められる
ことを特徴とする半導体装置の歩留まり算出方法。
（付記１０）
付記５又は９記載の半導体装置の歩留まり算出方法において、
前記第１のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第４のステップを更に有する
ことを特徴とする半導体装置の歩留まり算出方法。
（付記１１）
設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップと
を有することを特徴とする半導体装置の歩留まり算出方法。
（付記１２）
付記１１記載の半導体装置の歩留まり算出方法において、
前記テーブル値又は前記関数は、テストチップを用い、前記凹部の深さをパラメータとして求めたものである
ことを特徴とする半導体装置の歩留まり算出方法。
（付記１３）
付記１１又は１２記載の半導体装置の歩留まり算出方法において、
前記凹部は、化学的機械的研磨法による平坦化により生じた凹部である
ことを特徴とする半導体装置の歩留まり算出方法。
（付記１４）
付記１１乃至１３のいずれかに記載の半導体装置の歩留まり算出方法において、
前記第２のステップでは、前記設計セル内又は前記設計ブロック内における素子分離領域の面積の割合に基づいて、前記凹部の深さを求める
ことを特徴とする半導体装置の歩留まり算出方法。
（付記１５）
設計したデバイスパターンから、特定の第１パターンと、前記第１パターンとは異なる第２パターンとを選定する第１のステップと、
特定された前記第１パターンがテストにパスする際に前記第２パターンが前記テストにパスする確率を、予め求められたテーブル値又は関数を用いて、前記第１パターンと前記第２パターンとの距離に応じてそれぞれ求める第２のステップと、
前記第１パターンが前記テストにパスする際に前記第２パターンが前記テストにパスする確率値と、前記第１パターンの歩留まりの値との積に基づいて、前記デバイスパターンの歩留まりを求める第３のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
（付記１６）
付記１５記載のコンピュータプログラムにおいて、
前記テーブル値又は前記関数は、テストチップを用いて求められる
ことを特徴とするコンピュータプログラム。
（付記１７）
付記１６記載のコンピュータプログラムにおいて、
前記テストチップは、サンプルパターンをアレイ状に配置して成るサンプルパターン群を有する
ことを特徴とするコンピュータプログラム。
（付記１８）
付記１６記載のコンピュータプログラムにおいて、
前記第１のステップの前に、前記テストチップに含まれるサンプルパターンと前記デバイスパターンとのパターンマッチングを行うことにより、前記デバイスパターンの中から、前記サンプルパターンと等しい、又は近似したパターンを抽出する第４のステップを更にコンピュータに実行させる
ことを特徴とするコンピュータプログラム。
（付記１９）
設計セル又は設計ブロックを用いてデバイスパターンを設計する第１のステップと、
前記デバイスパターンの下地の表面に存在する凹部の深さを求める第２のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値を、予め求められたテーブル値又は関数を用いて、前記凹部の深さに応じて求める第３のステップと、
前記デバイスパターンを構成する各々の前記設計セル又は前記設計ブロックの歩留まりの値の総積に基づいて、前記デバイスパターンの歩留まりを求める第４のステップと
をコンピュータに実行させることを特徴とするコンピュータプログラム。
【図面の簡単な説明】
【０１５３】
【図１】半導体基板上にＮ０個のサンプルパターンＬ１をアレイ状に配置した場合を示す平面図である。
【図２】半導体基板上にＮ０個のサンプルパターンＬ２をアレイ状に配置した場合を示す平面図である。
【図３】フォーカスマージンとシステマティックな歩留まりとの関係を示すグラフ及びテーブル値である。
【図４】あるサンプルパターンがテストにパスする際に他のサンプルパターンがテストにパスする確率を示すグラフ及びテーブル値である。
【図５】設計したデバイスパターンのシステマティックな歩留まりを算出する方法を示すフローチャートである。
【図６】デバイスパターンを複数の領域に分割した状態を示す平面図である。
【図７】デバイスパターンの各々の辺をセグメントに分割した状態を示す平面図である。
【図８】セグメントのフォーカスマージンをシミュレーションで求める際の各々の段階を示す平面図である。
【図９】レジストパターンの寸法の基準値からの乖離量とフォーカスずれとの関係を示すグラフである。
【図１０】設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。
【図１１】素子分離領域の表面の凹部の深さと設計セルのシステマティックな歩留まりとの関係を示す図である。
【図１２】半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図（その１）である。
【図１３】半導体基板上にアレイ状に配置したサンプルパターン群の例を示す平面図（その２）である。
【図１４】設計したデバイスパターンの歩留まりを算出する方法を示すフローチャートである。
【符号の説明】
【０１５４】
１０…半導体基板
１２…デバイスパターン領域
１４…部分領域
１６…デバイスパターン
１７…セグメントの分割点
１８…セグメント
１８ａ…最低歩留まりセグメント
２０…マスクデータ
２２…レジストパターン
２４ａ、２４ｂ…サンプルパターン
２６…素子分離領域
２８…素子領域
【図１】
2008172001.tif 000020
【図２】
2008172001.tif 000021
【図３】
2008172001.tif 000022
【図４】
2008172001.tif 000023
【図５】
2008172001.tif 000024
【図６】
2008172001.tif 000025
【図７】
2008172001.tif 000026
【図８】
2008172001.tif 000027
【図９】
2008172001.tif 000028
【図１０】
2008172001.tif 000029
【図１１】
2008172001.tif 000030
【図１２】
2008172001.tif 000031
【図１３】
2008172001.tif 000032
【図１４】
2008172001.tif 000033