(57)【要約】【課題】半導体装置の設計時間を短縮すること。【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）配線構造中の配線に関する寄生抵抗及び寄生容量の製造ばらつきによる設計値からの変動を示す補正パラメータを算出するステップと、（Ｂ）半導体装置のレイアウトに基づいてＬＰＥ処理を行い、レイアウト中の配線に関する寄生抵抗及び寄生容量を抽出するステップと、（Ｃ）抽出された寄生抵抗及び寄生容量を、上記補正パラメータを用いて補正するステップと、（Ｄ）補正後の寄生抵抗及び寄生容量を用いることによって、半導体装置の動作検証を行うステップと、を有する。上記（Ａ）ステップにおいて、寄生抵抗及び寄生容量の製造ばらつきを統計的に緩和することによって、上記補正パラメータが算出される。【選択図】図１０
2008028161.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）配線構造中のターゲット配線に関する寄生抵抗及び寄生容量の製造ばらつきによる設計値からの変動を示す補正パラメータを、前記製造ばらつきを統計的に緩和しながら算出するステップと、
（Ｂ）半導体装置のレイアウトに基づいてＬＰＥ（Layout Parameter Extraction）処理を行い、前記レイアウト中の配線に関する寄生抵抗及び寄生容量を抽出するステップと、
（Ｃ）前記抽出された寄生抵抗及び寄生容量を、前記補正パラメータを用いて補正するステップと、
（Ｄ）前記補正後の寄生抵抗及び寄生容量を用いることによって、前記半導体装置の動作検証を行うステップと
を有する
半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法であって、
前記配線構造において、前記寄生抵抗及び前記寄生容量に関連する配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓのそれぞれは、前記製造ばらつきによって所定の範囲で変動し、
前記（Ａ）ステップにおいて、前記配線幅ｗ、前記配線膜厚ｈ、及び前記層間膜厚ｓのそれぞれのばらつきは同時には最大とならないという条件の下、前記補正パラメータが算出される
半導体装置の設計方法。
【請求項３】
請求項２に記載の半導体装置の設計方法であって、
前記配線幅ｗは、ｗ＝ｗ０＋αｗ×σｗで表され、
前記配線膜厚ｈは、ｈ＝ｈ０＋αｈ×σｈで表され、
前記層間膜厚ｓは、ｓ＝ｓ０＋αｓ×σｓで表され、
ここで、前記パラメータｗ０、ｓ０、ｔ０は、それぞれ前記配線幅、前記配線膜厚、及び前記層間膜厚の設計値であり、また、前記パラメータσｗ、σｈ、σｓは、それぞれ前記配線幅、前記配線膜厚、及び前記層間膜厚の分布の標準偏差であり、
前記（Ａ）ステップにおける前記条件は、関係式：αｗ２＋αｈ２＋αｓ２＝一定で表される
半導体装置の設計方法。
【請求項４】
請求項２又は３に記載の半導体装置の設計方法であって、
前記（Ａ）ステップにおいて算出される前記補正パラメータは、
前記ターゲット配線における遅延値が前記条件の下で最大となる場合の、前記寄生抵抗及び前記寄生容量の前記設計値からの変動を示す第１補正パラメータと、
前記ターゲット配線における遅延値が前記条件の下で最小となる場合の、前記寄生抵抗及び前記寄生容量の前記設計値からの変動を示す第２補正パラメータと
を含む
半導体装置の設計方法。
【請求項５】
請求項４に記載の半導体装置の設計方法であって、
前記（Ａ）ステップは、
（Ａ１）前記遅延値を、前記パラメータｗ，ｈ，ｓの関数Ｆ（ｗ，ｈ，ｓ）で表すステップと、
（Ａ２）前記関数Ｆ（ｗ，ｈ，ｓ）を用い、前記条件の下で前記遅延値が最大及び最小となる場合の前記パラメータｗ，ｈ，ｓを探索するステップと、
（Ａ３）前記探索されたパラメータｗ，ｈ，ｓを用いることによって、前記第１補正パラメータと前記第２補正パラメータを算出するステップと
を含む
半導体装置の設計方法。
【請求項６】
請求項５に記載の半導体装置の設計方法であって、
前記（Ａ１）ステップは、
（ａ）前記ターゲット配線に関する前記寄生容量を、前記パラメータｗ，ｈ，ｓの関数ｆ（ｗ，ｈ，ｓ）で表すステップと、
（ｂ）前記ターゲット配線に関する前記寄生抵抗を、前記パラメータｗ，ｈの関数ｇ（ｗ，ｈ）で表すステップと、
（ｃ）前記遅延値を、前記寄生容量及び前記寄生抵抗の関数Ｆ（ｆ，ｇ）で表すステップと、
（ｄ）前記関数ｆ（ｗ，ｈ，ｓ）及び前記関数ｇ（ｗ，ｈ）を前記関数Ｆ（ｆ，ｇ）に代入することによって、前記関数Ｆ（ｗ，ｈ，ｓ）を算出するステップと
を含む
半導体装置の設計方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の設計方法であって、
更に、
（Ｅ）前記動作検証の結果がフェイルの場合、前記レイアウトを修正した後、前記（Ｂ）〜（Ｄ）ステップを再度実行するステップと、
（Ｆ）前記動作検証の結果がパスの場合、前記レイアウトを確定レイアウトとして決定するステップと
を有する
半導体装置の設計方法。
【請求項８】
請求項７に記載の半導体装置の設計方法によって得られた前記確定レイアウトに基づいて、前記半導体装置の製造を行うことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至７のいずれかに記載の半導体装置の設計方法をコンピュータに実行させるための設計プログラム。
【請求項１０】
設計プログラムと半導体装置のレイアウトを示すレイアウトデータとが格納される記憶装置と、
前記記憶装置にアクセス可能な演算処理装置と
を備え、
前記演算処理装置は、前記設計プログラムを実行することによって、
（Ａ）配線構造中のターゲット配線に関する寄生抵抗及び寄生容量の製造ばらつきによる設計値からの変動を示す補正パラメータを、前記製造ばらつきを統計的に緩和して算出する機能と、
（Ｂ）前記レイアウトデータに基づいてＬＰＥ（Layout Parameter Extraction）処理を行い、前記レイアウト中の配線に関する寄生抵抗及び寄生容量を抽出する機能と、
（Ｃ）前記抽出された寄生抵抗及び寄生容量を、前記補正パラメータを用いて補正する機能と、
（Ｄ）前記補正後の寄生抵抗及び寄生容量を用いることによって、前記半導体装置の動作検証を行う機能と
を提供する
半導体装置設計システム。
【請求項１１】
請求項１０に記載の半導体装置設計システムであって、
前記配線構造において、前記寄生抵抗及び前記寄生容量に関連する配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓのそれぞれは、前記製造ばらつきによって所定の範囲で変動し、
前記演算処理装置は、前記配線幅、前記配線膜厚、及び前記層間膜厚のそれぞれのばらつきは同時には最大とならないという条件の下、前記補正パラメータを算出する
半導体装置設計システム。
【請求項１２】
請求項１１に記載の半導体装置設計システムであって、
前記演算処理装置は、前記補正パラメータとして第１補正パラメータと第２補正パラメータを算出し、
前記第１補正パラメータは、前記ターゲット配線における遅延値が前記条件の下で最大となる場合の、前記寄生抵抗及び前記寄生容量の前記設計値からの変動を示し、
前記第２補正パラメータは、前記ターゲット配線における遅延値が前記条件の下で最小となる場合の、前記寄生抵抗及び前記寄生容量の前記設計値からの変動を示す
半導体装置設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計技術及び製造技術に関する。特に、本発明は、設計中の半導体装置の動作検証に関する。
【背景技術】
【０００２】
コンピュータを用いた半導体装置の設計においては、論理設計が行われた後、ネットリストに基づいてレイアウト設計が行われる。レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを有するデバイスが正常に動作するか等について、様々な検証が行われる。その検証工程において行われる処理の１つとして、ＬＰＥ（Layout Parameter Extraction）が知られている。
【０００３】
ＬＰＥ処理においては、得られたレイアウト中の配線にかかわる寄生抵抗及び寄生容量（以下、「寄生ＲＣ」と参照される）の抽出が行われる。そのような寄生ＲＣは、レイアウトが得られて初めて決定され得るパラメータであり、上述のネットリストには含まれていない。よって、抽出された寄生ＲＣがネットリストに付加され、その結果、寄生ＲＣが付加されたネットリスト（以下、「寄生ＲＣ付ネットリスト」と参照される）が作成される。
【０００４】
その後、得られた寄生ＲＣ付ネットリストを用いることによって、設計中のデバイスに対する動作検証が行われる。動作検証としては、遅延検証やタイミング検証が挙げられる。その動作検証の結果が“フェイル”であった場合、上記レイアウト設計工程が再度実行される。そして、ＬＰＥ処理が再度実行され、また、動作検証が再度実行される。レイアウトが動作検証に“パス”するまで、上記作業が繰り返される。動作検証の結果が“パス”になると、最終的なレイアウトデータが確定する。
【０００５】
ＬＰＥに関する技術が特許文献１に開示されている。特許文献１に開示された回路シミュレーション装置は、集積回路のレイアウト情報を格納する手段と、配線ばらつき情報を格納する手段と、集積回路の製造工程を示すプロセス情報を格納する手段と、配線抵抗・容量抽出手段と、シミュレーション手段を備える。配線抵抗・容量抽出手段は、レイアウト情報と配線ばらつき情報とプロセス情報とに基づいて、ばらつきが考慮された配線抵抗と配線容量を抽出し、これら抽出された配線抵抗と配線容量を含むネットリストを生成する。シミュレーション手段は、生成されたネットリストを入力し、配線のばらつきを考慮して集積回路の遅延解析を行う。
【０００６】
【特許文献１】特開２００１−２６５８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の実際の製造プロセスにおいては、配線構造は狙いどおりに製造されない場合がある。つまり、配線幅や配線層の厚さ、層間絶縁膜の厚さ等は、所望の値からばらつく可能性がある。このようなばらつきは、以下、「製造ばらつき（manufacturing variability）」と参照される。製造ばらつきは、回路内の遅延に影響を与える。つまり、製造ばらつきが起こり得るため、設計されたレイアウトがたとえコンピュータ上での動作検証をパスしたとしても、実際の製品が正常に動作しないことも起こり得る。
【０００８】
従って、動作検証は、製造ばらつきを考慮して行われることが望ましい。しかしながら、製造ばらつきを考慮するということは、動作検証においてクリアされるべき条件が厳しくなることを意味する。条件が厳しくなるほど、動作検証の結果がフェイルになりやすく、レイアウトの修正回数が増大する。このことは、半導体装置の設計に要する時間の著しい増大を招く。
【０００９】
上述の特許文献１に開示された技術によれば、製造ばらつきを考慮したＬＰＥ処理や検証についての示唆はなされているが、それらに掛かる時間を短縮するための具体的な手法は開示されていない。製造ばらつきを考慮しつつ、半導体装置の設計にかかる時間を短縮することができる技術が望まれている。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
まず、本発明によれば、製造ばらつきが考慮される。その製造ばらつきは、複数のファクターを原因として有しており、配線幅ｗのばらつきや、配線膜厚ｈのばらつきや、層間膜厚ｓのばらつき等を含む。ここで、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓの設計値（所望の値）は、それぞれｗ０，ｈ０，及びｓ０で表されるとする。それら設計値からのずれ（ばらつき）は、製造される半導体チップ毎に異なる。よって、配線幅ｗの分布の標準偏差σｗ、配線膜厚ｈの分布の標準偏差σｈ、及び層間膜厚ｓの分布の標準偏差σｓが定義され得る。この時、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓは、係数αｗ、αｈ及びαｓを用いることにより、以下の式で表される。
【００１２】
ｗ＝ｗ０＋αｗ×σｗ
ｈ＝ｈ０＋αｈ×σｈ
ｓ＝ｓ０＋αｓ×σｓ
【００１３】
係数αｗ、αｈ及びαｓの各々は、製造ばらつきを示しており、−Ａから＋Ａまでの値をとり得るとする。その値Ａは、例えば“３”である。この時、配線幅ｗは、中心値ｗ０から±３σｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。配線膜厚ｈ及び層間膜厚ｓについても同様である。係数αｗが±Ａの場合は、配線幅ｗが最大限ばらついた場合に相当する。また、係数αｈが±Ａの場合は、配線膜厚ｈが最大限ばらついた場合に相当する。更に、係数αｓが±Ａの場合は、層間膜厚ｓが最大限ばらついた場合に相当する。
【００１４】
ここで、配線幅ｗのばらつきと配線膜厚ｈのばらつきの間に相関はない。これは、半導体装置の一般的な製造プロセスにおいて、配線膜厚ｈが決定される工程と配線幅ｗが決定される工程が別であることから明らかである。すなわち、係数αｗと係数αｈは、互いに独立した変数である。更に、層間膜厚ｓのばらつきと、パラメータｗ，ｈのばらつきの間に相関はない。これは、半導体装置の一般的な製造プロセスにおいて、層間膜が形成される工程と配線が形成される工程が別であることから明らかである。すなわち、係数αｓと係数αｗ，αｈは、互いに独立した変数である。
【００１５】
このように、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓは、互いに独立して変動する。すなわち、製造ばらつきを示す係数αｗ，αｈ，αｓは、互いに独立した変数である。これは、配線幅ｗ、配線膜厚ｔ、及び層間膜厚ｓのそれぞれのばらつきが同時に最大となる確率（αｗ＝±３，αｈ＝±３，αｓ＝±３）は極めて小さいことを意味する。そのような極端な状況まで考慮に入れられると、その極端な状況をもサポートするようなレイアウトを作成する必要がでてくる。それは、レイアウト及び検証のやり直し回数の増加を意味し、ＴＡＴ（Turn Around Time）の増大を意味する。
【００１６】
そのため、本発明によれば、製造ばらつきは考慮されるが、上述の極端な状況は考慮から除外される。このような工夫が、「統計的緩和」と呼ばれる。
【００１７】
本発明によれば、半導体装置の設計方法が提供される。その設計方法は、（Ａ）配線構造（１０）中のターゲット配線（１１）に関する寄生抵抗及び寄生容量の製造ばらつきによる設計値からの変動を示す補正パラメータ（７０）を算出するステップと、（Ｂ）設計中の半導体装置のレイアウトに基づいてＬＰＥ処理を行い、レイアウト中の配線に関する寄生抵抗及び寄生容量を抽出するステップと、（Ｃ）抽出された寄生抵抗及び寄生容量を、上記補正パラメータ（７０）を用いて補正するステップと、（Ｄ）補正後の寄生抵抗及び寄生容量を用いることによって、半導体装置の動作検証を行うステップと、を有する。
【００１８】
上記（Ａ）ステップにおいて、寄生抵抗及び寄生容量の製造ばらつきを統計的に緩和することによって、補正パラメータ（７０）が算出される。具体的には、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓのそれぞれのばらつき（αｗ，αｈ，αｓ）が同時には最大とならないという条件が課される。その条件は、例えば、「関係式：αｗ２＋αｈ２＋αｓ２＝一定」で表される。
【発明の効果】
【００１９】
本発明に係る半導体装置の設計技術によれば、製造ばらつきのうち統計的にあり得ないケースが排除されて動作検証が行われる。つまり、動作検証に「統計的緩和」が適用される。不必要なケースまでサポートする必要がないので、動作検証におけるフェイル率が低下する。動作検証のフェイル率が低下するため、レイアウトを修正し、再度動作検証を行う回数が大幅に削減される。つまり、ＴＡＴが短縮され、半導体装置の設計時間の短縮が実現される。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明の実施の形態に係る半導体装置の設計方法、製造方法、及び半導体装置設計システムを説明する。
【００２１】
１．半導体装置の設計方法、製造方法
図１は、本実施の形態に係る半導体装置（ＬＳＩ）の設計・製造方法を示すフローチャートである。
【００２２】
ステップＳ１０：
まず、半導体装置の論理設計が行われた後、その半導体装置のネットリストＮＥＴが作成される。ネットリストＮＥＴは、設計中の半導体装置における論理素子の接続関係を示すデータである。作成されたネットリストＮＥＴは、記憶装置に格納される。図２は、ネットリストＮＥＴが示す接続関係の一例を概念的に示している。図２において、ある配線で接続された２つのインバータが示されている。
【００２３】
ステップＳ２０：
次に、半導体装置のレイアウト設計が行われる。具体的には、上記ネットリストＮＥＴに基づいて、設計中の半導体装置のレイアウトが決定される。決定されたレイアウトを示すレイアウトデータＬＡＹは、記憶装置に格納される。図３は、レイアウトデータＬＡＹが示すレイアウトの一例を示している。図３において、図２で示された配線が、配線層Ｍ１及びＭ２にわたって形成されている。
【００２４】
ステップＳ３０：
レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを有するデバイスが正常に動作するか等について、様々な検証が行われる。そのため、上述のレイアウトデータＬＡＹ及びネットリストＮＥＴが、記憶装置から読み出される。
【００２５】
ステップＳ４０：
動作検証として、タイミング検証や遅延検証が挙げられる。タイミング検証や遅延検証を行うために、半導体装置のレイアウト中の配線に関する寄生ＲＣを知る必要がある。そのため、読み出されたレイアウトデータＬＡＹを参照することによって、ＬＰＥ処理が行われる。ＬＰＥ処理によって、レイアウトに含まれる全ての配線について、寄生ＲＣが抽出（算出）される。
【００２６】
ステップＳ５０：
抽出された寄生ＲＣが、読み出されたネットリストＮＥＴに付加される。その結果、設計中の半導体装置に関する寄生ＲＣ付ネットリストＮＥＴ−ＲＣが作成される。作成された寄生ＲＣ付ネットリストＮＥＴ−ＲＣは、記憶装置に格納される。図４は、図２で示されたネットリストＮＥＴに対応する寄生ＲＣ付ネットリストＮＥＴ−ＲＣを概念的に示している。図４に示されるように、寄生ＲＣ付ネットリストＮＥＴ−ＲＣには、寄生抵抗及び寄生容量が付加されている。
【００２７】
ステップＳ６０：
寄生ＲＣ付ネットリストＮＥＴ−ＲＣは、設計中の半導体装置の動作検証に用いられる。その動作検証は、寄生ＲＣの製造ばらつきを考慮して行われることが好適である。そのために、寄生ＲＣ付ネットリストＮＥＴ−ＲＣを補正する必要がある。寄生ＲＣの製造ばらつきによる変動を示すパラメータが、「ＲＣ補正パラメータ」である。ＲＣ補正パラメータを用いることによって、寄生ＲＣ付ネットリストＮＥＴ−ＲＣに含まれる寄生ＲＣの補正が行われる。
【００２８】
尚、ＲＣ補正パラメータは、予め作成されている（ステップＳ０）。そのＲＣ補正パラメータの作成処理に関しては、後の第２節以降で詳しく説明される。
【００２９】
ステップＳ７０：
修正後の寄生ＲＣ付ネットリストＮＥＴ−ＲＣを用いることによって、設計中の半導体装置に対する動作検証（遅延検証・タイミング検証）が行われる。
【００３０】
ステップＳ８０、Ｓ９０：
動作検証の結果が“フェイル”であった場合（ステップＳ８０；Ｎｏ）、ステップＳ２０〜Ｓ７０が再度実行される。つまり、検証結果に基づいてレイアウトの修正が行われ、レイアウトデータＬＡＹが再度作成される。その後、再度ＬＰＥ処理及び動作検証が行われる。動作検証の結果が“パス”になった場合（ステップＳ８０；Ｙｅｓ）、ステップＳ２０で作成されたレイアウトデータＬＡＹが最終的なレイアウトデータとして確定される（ステップＳ９０）。
【００３１】
ステップＳ１００：
確定したレイアウトデータＬＡＹに基づいて、設計された半導体装置の製造が行われる。具体的には、レイアウトデータＬＡＹをデータ処理することによってマスクデータが作成される。次に、作成されたマスクデータに基づいて、レチクル（マスク）が作成される。そのレチクルを用いたフォトリソグラフィ技術により、所望の半導体装置が製造される。
【００３２】
本発明によれば、遅延にかかわる寄生ＲＣの製造ばらつきを考慮するために、ＲＣ補正パラメータが予め準備される。そのＲＣ補正パラメータを動作検証に適用することによって、製造ばらつきを考慮した動作検証が実現される。後述されるように、本発明によれば、上記ステップＳ７０からステップＳ２０に戻る回数が低減される。その結果、半導体装置の設計時間が大幅に短縮される。以下、本発明の特徴をより詳細に説明する。特に、製造ばらつきを考慮したＲＣ補正パラメータの算出方法（ステップＳ０）を、詳細に説明する。
【００３３】
２．製造ばらつき
まず、本発明で扱われる「製造ばらつき」について詳しく説明する。半導体装置の実際の製造プロセスにおいては、配線構造は狙いどおりに製造されない場合がある。つまり、配線の断面積（幅・厚さ）、層間絶縁膜の厚さ等は、所望の値からばらつく可能性がある。そのような製造ばらつきが、寄生ＲＣの製造ばらつきの主な原因である。
【００３４】
寄生ＲＣの製造ばらつきを定量的に見積もるために、配線構造パターン（配線構造モデル）を考える必要がある。図５は、配線構造パターン１０の一例を示している。その配線構造パターン１０は、寄生ＲＣの見積もりが行われる対象である「ターゲット配線１１」を含んでいる。ターゲット配線１１の周囲には、絶縁膜を介して、別の配線が形成されている。具体的には、ターゲット配線１１が形成されている配線層には、そのターゲット配線１１と平行に別の配線が形成されている。また、ターゲット配線１１が形成されている配線層の上下の配線層には、そのターゲット配線１１と直角に別の配線が形成されている。配線層間には、層間膜が形成されている。
【００３５】
本実施の形態において、寄生ＲＣに寄与するパラメータとして、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓの３つが特に着目される。ここで、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓの設計値（所望の値）は、それぞれｗ０，ｈ０，及びｓ０で表されるとする。これら設計値は、以下「センター条件」と参照される。実際に製造される配線構造は、このセンター条件からずれるのが普通である。センター条件からのずれ（ばらつき）は、製造される半導体チップ毎に異なる。よって、配線幅ｗの分布の標準偏差σｗ、配線膜厚ｈの分布の標準偏差σｈ、及び層間膜厚ｓの分布の標準偏差σｓが定義され得る。この時、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓは、係数αｗ、αｈ及びαｓを用いることにより、以下の式で表される。
【００３６】
【数１】
2008028161.tif 000003
【００３７】
係数αｗ、αｈ及びαｓの各々は、製造ばらつきを示しており、−Ａから＋Ａまでの値をとり得るとする。その値Ａは、例えば“３”である。この時、配線幅ｗは、中心値ｗ０から±３σｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。配線膜厚ｈ及び層間膜厚ｓについても同様である。係数αｗが±Ａの場合は、配線幅ｗが最大限ばらついた場合に相当する。また、係数αｈが±Ａの場合は、配線膜厚ｈが最大限ばらついた場合に相当する。更に、係数αｓが±Ａの場合は、層間膜厚ｓが最大限ばらついた場合に相当する。
【００３８】
ここで、本発明において、上記パラメータｗ，ｈ，ｓに関して次の点が着目される。
【００３９】
まず、配線幅ｗのばらつきと配線膜厚ｈのばらつきの間に相関はない。つまり、“配線幅ｗのばらつき”という事象と、“配線膜厚ｈのばらつき”という事象とは、互いに独立である。すなわち、係数αｗと係数αｈは、互いに独立した変数である。これは、半導体装置の一般的な製造プロセスにおいて、配線膜厚ｈが決定される工程と配線幅ｗが決定される工程が別であることから明らかである。配線膜厚ｈは、膜堆積工程とＣＭＰ（Chemical Mechanical Polishing）工程によって決定される。一方、配線幅ｗは、リソグラフィ工程によって決定される。
【００４０】
更に、層間膜厚ｓのばらつきと、パラメータｗ，ｈのばらつきの間に相関はない。つまり、“層間膜厚ｓのばらつき”という事象と、“パラメータｗ，ｈ”のばらつきという事象とは、互いに独立である。すなわち、係数αｓと係数αｗ，αｈは、互いに独立した変数である。これは、半導体装置の一般的な製造プロセスにおいて、層間膜が形成される工程と配線が形成される工程が別であることから明らかである。
【００４１】
このように、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓは、互いに独立して変動する。すなわち、製造ばらつきを示す係数αｗ，αｈ，αｓは、互いに独立した変数である。
【００４２】
３．ＲＣ補正パラメータの算出
３−１．概念
上述の配線構造パターン１０を用いて寄生ＲＣの製造ばらつきを定量的に見積もることによって、ＲＣ補正パラメータを算出することができる。図６は、本実施の形態に係るＲＣ補正パラメータの算出方法、すなわち、本実施の形態に係るステップＳ０を概念的に示している。
【００４３】
まず、寄生ＲＣの製造ばらつきを見積もるために、様々な配線構造パターン１０が用意される。例えば、センター条件（ｗ０，ｈ０，ｓ０）を示す配線構造パラメータ２１と、製造ばらつき（αｗ，αｈ，αｓ）を示すばらつきデータ２２が与えられる。上記式（１）から分かるように、係数αｗ，αｈ，αｓのそれぞれを−Ａ〜＋Ａの範囲で様々に変更することによって、パラメータｗ，ｈ，ｓの様々な組み合わせが得られる、すなわち、様々な配線構造パターン１０が得られる。配線構造ファイル２３は、得られた様々な配線構造パターン１０を示している。尚、配線構造パターン１０において、層間膜の誘電率としては所定の値が与えられる。
【００４４】
図７は、ばらつきデータ２２の一例を示している。本例において、係数αｗ，αｈ，αｓの範囲は「−３〜＋３」に設定されるとする（Ａ＝３）。図７に示された例によれば、各係数αは、センター条件、変動範囲の限界値、及びセンター条件と限界値との中間値に設定される。つまり、各係数αは、−３，−１．５，０，＋１．５，＋３の５通りに設定される。この場合、係数αｗ，αｈ，αｓの組み合わせとして、１２５（＝５×５×５）通りが考えられる。すなわち、１２５通りの製造ばらつきが考慮されることになる。配線構造ファイル２３は、１２５個の配線構造パターン１０を示すことになる。
【００４５】
次に、配線構造ファイル２３が、配線容量解析ツール８１に入力される。この配線容量解析ツール８１は、配線構造パターン１０の電磁界解析を行い、ターゲット配線１１に関する寄生容量を算出（抽出）するツールである。配線容量解析ツール８１は、配線構造ファイル２３が示す１２５個の配線構造パターン１０を解析する。その結果、それぞれの配線構造パターン１０に関するターゲット配線１１の寄生容量を示す配線容量一覧データ３０が作成される。
【００４６】
図８は、作成される配線容量一覧データ３０の一例を概念的に示している。図８に示される配線容量一覧データ３０は、１２５個の配線構造パターン１０のそれぞれに対応する１２５個のエントリを有している。各エントリは、配線幅ｗ、配線膜厚ｈ、層間膜厚ｓ、及び算出された寄生容量Ｃｗｉｒｅを示している。
【００４７】
このように、配線容量一覧データ３０は、パラメータｗ，ｈ，ｓの様々な組み合わせに関して、寄生容量Ｃｗｉｒｅを離散的に示している。寄生容量Ｃｗｉｒｅの製造ばらつきを定量的に見積もるためには、寄生容量Ｃｗｉｒｅをパラメータｗ，ｈ，ｓの関数で表現することが好適である。例えば、寄生容量Ｃｗｉｒｅは、パラメータｗ，ｈ，ｓを変数とする２次の多項式で表され得る。
【００４８】
【数２】
2008028161.tif 000004
【００４９】
フィッティングツール８２は、式（２）で表される多項式を用いて、寄生容量Ｃｗｉｒｅに対するフィッティング処理を行う。つまり、フィッティングツール８２は、配線容量一覧データ３０で示される各エントリが上記多項式で近似されるように、式（２）中の係数を決定する。その結果、寄生容量Ｃｗｉｒｅに関する近似式Ｃｗｉｒｅ＝ｆ（ｗ，ｈ，ｓ）が得られる。得られた近似式は、以下「容量フィッティング式４０」と参照される。
【００５０】
また、ターゲット配線１１の単位長さあたりの配線抵抗Ｒｗｉｒｅは、次の式によって表現される。
【００５１】
【数３】
2008028161.tif 000005
【００５２】
ここで、パラメータρは、電気抵抗率（単位：Ωｍ）であり、配線材料、温度、不純物の量などに依存する。ここでは、配線材料としてアルミニウムが用いられ、温度は２５℃であるとする。式（３）で示されるように、配線抵抗Ｒｗｉｒｅは、電気抵抗率ρを配線断面積ｗ×ｈで割ることによって得られ、パラメータｗ，ｈの関数ｇ（ｗ，ｈ）で表されている。その関数ｇ（ｗ，ｈ）は、以下「抵抗計算式５０」と参照される。
【００５３】
ターゲット配線１１における遅延値Ｔｐｄは、寄生容量Ｃｗｉｒｅや寄生抵抗Ｒｗｉｒｅに依存する。その遅延値Ｔｐｄを表すために、所定の遅延フィッティング式６０が用意される。遅延フィッティング式６０は、パラメータＣｗｉｒｅ及びＲｗｉｒｅの関数Ｔｐｄ＝Ｆ（Ｃｗｉｒｅ，Ｒｗｉｒｅ）で与えられる。その遅延フィッティング式６０として、例えば、周知の「Ｅｌｍｏｒｅ遅延近似式」が用いられる。
【００５４】
図９は、Ｅｌｍｏｒｅの配線遅延モデルを模式的に示している。この配線遅延モデルは、あるインバータがターゲット配線１１を通して他のインバータを駆動する回路から構成されている。パラメータＲｄｒｖは、出力側のインバータ（ドライバ）の出力抵抗（インピーダンス）である。パラメータＣｉｎは、入力側のインバータのゲート入力容量（負荷容量）である。この時、ターゲット配線１１における遅延値Ｔｐｄは、次の式で表される。
【００５５】
【数４】
2008028161.tif 000006
【００５６】
式（４）において、パラメータＬは、ターゲット配線１１の配線長である。パラメータＣｗｉｒｅは、単位長さあたりの配線容量であり、上記式（２）で与えられる。また、パラメータＲｗｉｒｅは、単位長さあたりの配線抵抗であり、上記式（３）で与えられる。式（４）に、式（２）及び式（３）を代入することによって、遅延値Ｔｐｄをパラメータｗ，ｈ，ｓの関数として表す遅延フィッティング式Ｆ（ｗ，ｈ，ｓ）が得られる。
【００５７】
次に、遅延探索ツール８３は、遅延フィッティング式Ｆ（ｗ，ｈ，ｓ）を用いて、遅延値Ｔｐｄが最大・最小となる場合のパラメータｗ，ｈ，ｓを探索する。センター条件（ｗ０，ｈ０，ｓ０）に対して、遅延値が最大・最小となる場合のパラメータｗ，ｈ，ｓは、以下「コーナー条件」と参照される。つまり、遅延探索ツール８３は、遅延フィッティング式Ｆ（ｗ，ｈ，ｓ）を参照して、製造ばらつきのうち最大遅延と最小遅延に対応するコーナー条件を探し出す。
【００５８】
図１０は、本実施の形態におけるコーナー条件の決定方法を説明するための図である。図１０において、互いに直交する３軸のそれぞれは、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓを示している。また、原点Ｏは、センター条件（ｗ０，ｈ０，ｓ０）を示している。よって、図１０において、原点Ｏからの距離は、“製造ばらつき”を示していると言える。上述の式（１）を参照して、空間上の任意の点の座標は、（αｗσｗ，αｈσｈ，αｓσｓ）で表される。遅延フィッティング式Ｆ（ｗ，ｈ，ｓ）を用いることによって、空間上の任意の点に関して遅延値Ｔｐｄを算出することができる。
【００５９】
上述の通り、係数αｗ，αｈ，αｓの各々は、例として−３から＋３までの値をとり得る。この時、配線幅ｗは、センター条件ｗ０から±３σｗの範囲（９９．７％の範囲）で表され、統計学的に充分である。係数αｗが±３の場合は、配線幅ｗが最大限ばらついた場合に相当する。配線膜厚ｈや層間膜厚ｓについても同様である。
【００６０】
ここで、上述の通り、パラメータｗ，ｈ，ｓは互いに独立して変動し、係数αｗ，αｈ，αｓは互いに独立した変数であることが着目されるべきである。これは、配線幅ｗ、配線膜厚ｔ、及び層間膜厚ｓのそれぞれのばらつきが同時に最大となる確率（αｗ＝±３，αｈ＝±３，αｓ＝±３）は極めて小さいことを意味する。例えば、図１０中の点Ｑ（−３σｗ，−３σｈ，＋３σｓ）で示されるばらつきは、悲観的すぎる。そのような極端な状況まで考慮に入れられると、その極端な状況をもサポートするようなレイアウトを作成する必要がでてくる。それは、レイアウト及び動作検証のやり直し回数の増加を意味し、ＴＡＴの増大を意味する。
【００６１】
そのため、本実施の形態によれば、製造ばらつきは考慮されるが、上述の極端な状況は考慮から除外される。このような工夫が、「統計的緩和」と呼ばれる。具体的には、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓのそれぞれのばらつき（αｗ，αｈ，αｓ）が同時には最大とならないという条件が課される。例えば、係数αｗ，αｈ，αｓの間に、次の式で表される制限が課される。
【００６２】
【数５】
2008028161.tif 000007
【００６３】
つまり、「係数αｗ，αｈ，αｓの二乗和が一定」という制限が課される。この制限の下で、遅延値Ｔｐｄが最大・最小となるコーナー条件が計算されればよい。つまり、図１０に示される３次元球面ＳＰＨ上の点であって、遅延値Ｔｐｄが最大・最小となる場合に対応する点Ｐが、探索されればよい。これにより、配線幅ｗ、配線膜厚ｈ、及び層間膜厚ｓの全てが同時に最大限ばらつくケースが除外される。
【００６４】
以上に説明されたように、本実施の形態によれば、製造ばらつきに対して「統計的緩和」が適用されて、遅延値Ｔｐｄが最大・最小となるコーナー条件が算出される。コーナー条件（ｗ，ｈ，ｓ）が得られると、それら値を用いることによって、コーナー条件に対応する寄生ＲＣを算出することが可能である。具体的には、上記式（２）を用いることによって、最大遅延の場合の寄生容量Ｃｍａｘと最小遅延の場合の寄生容量Ｃｍｉｎを算出することができる。同様に、上記式（３）を用いることによって、最大遅延の場合の寄生抵抗Ｒｍａｘと最小遅延の場合の寄生抵抗Ｒｍｉｎを算出することができる。
【００６５】
また、センター条件（ｗ０，ｈ０，ｓ０）を用いることによって、センター条件に対応する寄生ＲＣを算出することが可能である。具体的には、上記式（２）を用いることによって、センター条件に対応する寄生容量Ｃ０を算出することができる。同様に、上記式（３）を用いることによって、センター条件に対応する寄生抵抗Ｒ０を算出することができる。そして、コーナー条件に対応する寄生ＲＣとセンター条件に対応する寄生ＲＣとの比率が、次の式によって定義され得る。
【００６６】
【数６】
2008028161.tif 000008
【００６７】
これら比率γ−Ｒｍａｘ、γ−Ｃｍａｘ、γ−Ｒｍｉｎ、及びγ−Ｃｍｉｎが、本実施の形態に係るＲＣ補正パラメータ７０である。ＲＣ補正パラメータ７０は、センター条件に対するコーナー条件の比率である。言い換えれば、ＲＣ補正パラメータ７０は、製造ばらつきによる寄生ＲＣのセンター条件からの変動を表す「補正倍率」である。図１１は、ＲＣ補正パラメータ７０を示している。ＲＣ補正パラメータ７０は、最大遅延に対応する「第１の補正パラメータ」と、最小遅延に対応する「第２の補正パラメータ」を含んでいる。第１の補正パラメータは、Ｒ補正係数としてのγ−Ｒｍａｘと、Ｃ補正係数としてのγ−Ｃｍａｘからなる。第２の補正パラメータは、Ｒ補正係数としてのγ−Ｒｍｉｎと、Ｃ補正係数としてのγ−Ｃｍｉｎからなる。
【００６８】
図１で示されたステップＳ６０においては、２種類のＲＣ補正パラメータ７０を用いることによって、寄生ＲＣの補正が行われる。結果として、補正後の寄生ＲＣ付ネットリストＲＣ−ＮＥＴも２種類得られる。動作検証（ステップＳ７０）においては、その２種類の寄生ＲＣ付ネットリストＲＣ−ＮＥＴが用いられる。最大遅延と最小遅延に対応する２種類の寄生ＲＣ付ネットリストＲＣ−ＮＥＴを考慮すれば、実際の製造でどのような配線構造ができあがっても動作を保証することができる。
【００６９】
３−２．フローチャート
図１２は、本実施の形態に係るステップＳ０を要約的に示している。まず、配線幅ｗ，配線膜厚ｈ，層間膜厚ｓの製造ばらつきを考慮することにより、複数の配線構造パターン１０が準備される（ステップＳ１）。次に、配線容量解析ツール８１によって、各配線構造パターン１０中のターゲット配線１１に関する寄生容量の解析が行われる（ステップＳ２）。その結果、複数の配線構造パターン１０のそれぞれに関する寄生容量Ｃｗｉｒｅを示す配線容量一覧データ３０が作成される（ステップＳ３）。
【００７０】
次に、フィッティングツール８２によって、配線容量一覧データ３０から容量フィッティング式４０が算出される（ステップＳ４）。次に、式（４）で表される遅延フィッティング式６０に、容量フィッティング式４０及び抵抗計算式５０が代入される（ステップＳ５）。その結果、ターゲット配線１１における遅延値Ｔｐｄを示す関数Ｆ（ｗ，ｈ，ｓ）が得られる。その関数Ｆ（ｗ，ｈ，ｓ）を用い、且つ、式（５）で表される統計的緩和を考慮することによって、コーナー条件の探索が行われる（ステップＳ６）。コーナー条件が決定されると、式（６）に基づいて、ＲＣ補正パラメータ７０が算出される（ステップＳ７）。
【００７１】
尚、ＲＣ補正パラメータ７０の算出は、１つのテクロノジ（プロセス）につき、あらかじめ一回だけ実行されればよい。つまり、１つのテクロノジに関して、ステップＳ０は一回だけ実行される。同一のテクノロジに基づく全ての製品に、同一のＲＣ補正パラメータ７０が用いられる。
【００７２】
３−３．効果
ＲＣ補正パラメータ７０は、製造ばらつきによる寄生ＲＣの補正倍率を表している。このＲＣ補正パラメータ７０を用いることによって、ステップＳ５０で得られた寄生ＲＣ付ネットリストＮＥＴ−ＲＣに、製造ばらつきのファクターを組み込むことが可能となる。そして、製造ばらつきが考慮された寄生ＲＣ付ネットリストＮＥＴ−ＲＣが、ステップＳ７０において動作検証に用いられる。つまり、本実施の形態によれば、寄生ＲＣの製造ばらつきが考慮されて動作検証が行われる。従って、動作検証の精度が向上する。
【００７３】
更に、本実施の形態によれば、ＲＣ補正パラメータ７０の算出時に「統計的緩和」が適用されている。これにより、寄生ＲＣの製造ばらつきのうち、統計的にあり得ないケースが排除される。言い換えれば、寄生ＲＣの変動が効率的に予測されている。不必要なケースまでサポートする必要がないので、動作検証（ステップＳ７０）におけるフェイル率が低下する。動作検証のフェイル率が低下するため、レイアウトを修正し、再度動作検証を行う回数が大幅に削減される。従って、ＴＡＴが短縮され、半導体装置の設計時間が短縮される。
【００７４】
４．半導体装置設計システム
上述の半導体装置の設計は、コンピュータシステム（CAD; Computer Aided Design）により実現される。そのコンピュータシステムは、当業者により適宜構築され得る。
【００７５】
図１３は、半導体装置設計システム１００の一例を示すブロック図である。図１３において、半導体装置設計システム１００は、記憶装置１１０、演算処理装置１２０、入力装置１３０、及び出力装置１４０を備えている。
【００７６】
記憶装置１１０として、ハードディスク装置やＲＡＭ（Random Access Memory）が例示される。記憶装置１１０には、上述の配線構造パラメータ２１、ばらつきデータ２２、配線構造ファイル２３、配線容量一覧データ３０、容量フィッティング式ファイル４０、抵抗計算式ファイル５０、遅延フィッティング式ファイル６０、ＲＣ補正パラメータ７０、ネットリストＮＥＴ、レイアウトデータＬＡＹ、寄生ＲＣ付ネットリストＮＥＴ−ＲＣ、及び設計プログラム群８０が格納される。設計プログラム群８０は、配線容量解析ツール８１、フィッティングツール８２、遅延探索ツール８３、論理合成ツール８４、レイアウトツール８５、ＬＰＥツール８６、及び検証ツール８７を含んでいる。
【００７７】
演算処理装置１２０は、記憶装置１１０にアクセス可能である。演算処理装置１２０は、記憶装置１１０に格納された設計プログラム群８０を実行することによって、本実施の形態に係る設計機能を提供し、本実施の形態に係る設計方法を実現する。
【００７８】
入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、ディスプレイが例示される。ユーザ（設計者）は、ディスプレイに表示された情報を参照しながら、キーボードやマウスを用いて様々なデータやコマンドを入力することが可能である。
【００７９】
図１３及び図１に示されたフローチャートを再度参照し、半導体設計システム１００の動作を説明する。
【００８０】
ステップＳ０：
配線容量解析ツール８１は、配線構造ファイル２３を記憶装置１１０から読み出し、配線容量一覧データ３０を作成する。次に、フィッティングツール８２は、配線容量一覧データ３０から容量フィッティング式ファイル４０を作成する。次に、遅延探索ツール８３は、容量フィッティング式ファイル４０、抵抗計算式ファイル５０、及び遅延フィッティング式ファイル６０を記憶装置１１０から読み出し、遅延探索を行う。その結果、ＲＣ補正パラメータ７０が作成される。作成されたＲＣ補正パラメータ７０は、記憶装置１１０に格納される。
【００８１】
ステップＳ１０：
半導体装置の論理設計が行われた後、論理合成ツール８４は、その論理設計の論理合成を実行し、ネットリストＮＥＴを作成する。作成されたネットリストＮＥＴは、記憶装置１１０に格納される。
【００８２】
ステップＳ２０：
レイアウトツール８５は、ネットリストＮＥＴに基づいて、半導体装置のレイアウトを示すレイアウトデータＬＡＹを作成する。作成されたレイアウトデータＬＡＹは、記憶装置１１０に格納される。
【００８３】
ステップＳ３０、Ｓ４０、Ｓ５０：
ＬＰＥツール８６は、記憶装置１１０からネットリストＮＥＴ及びレイアウトデータＬＡＹを読み出し、ＬＰＥ処理を行う。その結果、レイアウトに含まれる全ての配線について寄生ＲＣが抽出され、寄生ＲＣ付ネットリストＮＥＴ−ＲＣが作成される。
【００８４】
ステップＳ６０、Ｓ７０：
検証ツール８７は、記憶装置１１０からＲＣ補正パラメータ７０及び寄生ＲＣ付ネットリストＮＥＴ−ＲＣを読み出す。そして、検証ツール８７は、ＲＣ補正パラメータ７０を用いることによって、寄生ＲＣ付ネットリストＮＥＴ−ＲＣに含まれる寄生ＲＣを補正する。その結果、最大遅延と最小遅延に対応する２種類の寄生ＲＣ付ネットリストＮＥＴ−ＲＣが得られる。検証ツール８７は、その２種類の寄生ＲＣ付ネットリストＮＥＴ−ＲＣのそれぞれを用いて、動作検証（遅延検証・タイミング検証）を実行する。
【００８５】
ステップＳ８０、Ｓ９０：
動作検証の結果が“フェイル”の場合（ステップＳ８０；Ｎｏ）、ステップＳ２０〜Ｓ７０が再度実行される。動作検証の結果が“パス”の場合（ステップＳ８０；Ｙｅｓ）、ステップＳ２０で作成されたレイアウトデータＬＡＹが最終的なレイアウトデータとして決定される。
【００８６】
５．まとめ
本発明によれば、ＲＣ補正パラメータ７０を用いることによって、動作検証において寄生ＲＣの製造ばらつきを考慮することが可能となる。従って、動作検証の精度が向上する。
【００８７】
また、寄生ＲＣの製造ばらつきは複数のパラメータ（ｗ，ｈ，ｓ）の変動に依存している。それら複数のパラメータの組み合わせの数は膨大であり、全ての組み合わせについて製造ばらつきを考慮することは実質的に不可能である。本発明によれば、最大遅延及び最小遅延に対応する２種類のＲＣ補正パラメータ７０だけが用いられる。すなわち、最大遅延と最小遅延に対応する寄生ＲＣの製造ばらつきだけが考慮され、動作検証が行われる。従って、一回の動作検証にかかる時間が短縮される。よって、半導体装置の設計時間が短縮される。
【００８８】
更に、本実施の形態によれば、ＲＣ補正パラメータ７０の算出時に「統計的緩和」が適用されている。これにより、寄生ＲＣの製造ばらつきのうち、統計的にあり得ないケースが排除される。言い換えれば、寄生ＲＣの変動が効率的に予測されている。不必要なケースまでサポートする必要がないので、動作検証におけるフェイル率が低下する。動作検証のフェイル率が低下するため、レイアウトを修正し、再度動作検証を行う回数が大幅に削減される。従って、ＴＡＴが短縮され、半導体装置の設計時間が短縮される。
【００８９】
近年、ＬＳＩの動作速度の向上に伴い、より高い精度で遅延検証やタイミング検証を行うことが要求されている。また近年、ＬＳＩの大規模化により、ＬＳＩの設計時間は増大している。このような背景において、動作検証の精度を向上させ、且つ、設計時間の増大を抑制することができる本発明は、特に有効である。
【図面の簡単な説明】
【００９０】
【図１】図１は、本発明の実施の形態に係る半導体装置の設計方法及び製造方法を示すフローチャートである。
【図２】図２は、ネットリストを説明するための概念図である。
【図３】図３は、レイアウトデータを説明するための概念図である。
【図４】図４は、寄生ＲＣ付ネットリストを説明するための概念図である。
【図５】図５は、配線構造パターンの一例を示す模式図である。
【図６】図６は、本発明の実施の形態に係るＲＣ補正パラメータの決定方法を示す概念図である。
【図７】図７は、ばらつきデータを示す概念図である。
【図８】図８は、配線容量一覧データを示す概念図である。
【図９】図９は、配線遅延モデルを示す模式図である。
【図１０】図１０は、本実施の形態に係る統計的緩和を説明するための概念図である。
【図１１】図１１は、ＲＣ補正パラメータを示す概念図である。
【図１２】図１２は、本実施の形態に係るＲＣ補正パラメータの決定方法を要約的に示すフローチャートである。
【図１３】図１３は、本実施の形態に係る半導体装置設計システムの構成を示すブロック図である。
【符号の説明】
【００９１】
１０    配線構造パターン
１１    ターゲット配線
２１    配線構造パラメータ
２２    ばらつきデータ
２３    配線構造ファイル
３０    配線容量一覧データ
４０    容量フィッティング式
５０    抵抗計算式
６０    遅延フィッティング式
７０    ＲＣ補正パラメータ
８０    設計プログラム群
８１    配線容量解析ツール
８２    フィッティングツール
８３    遅延探索ツール
８４    論理合成ツール
８５    レイアウトツール
８６    ＬＰＥツール
８７    検証ツール
１００    半導体装置設計システム
１１０    記憶装置
１２０    演算処理装置
１３０    入力装置
１４０    出力装置
ＬＡＹ    レイアウトデータ
ＮＥＴ    ネットリスト
ＮＥＴ−ＲＣ  寄生ＲＣ付ネットリスト
【図１】
2008028161.tif 000009
【図２】
2008028161.tif 000010
【図３】
2008028161.tif 000011
【図４】
2008028161.tif 000012
【図５】
2008028161.tif 000013
【図６】
2008028161.tif 000014
【図７】
2008028161.tif 000015
【図８】
2008028161.tif 000016
【図９】
2008028161.tif 000017
【図１０】
2008028161.tif 000018
【図１１】
2008028161.tif 000019
【図１２】
2008028161.tif 000020
【図１３】
2008028161.tif 000021