(57)【要約】【課題】微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置及びその製造方法を提供することにある。【解決手段】素子分離領域１２を挟んで互いに隔てられて形成された第１の素子領域１０Ａ及び第２の素子領域１０Ｂの上部を横切るデュアルゲート電極２０を備え、デュアルゲート電極２０は、第１の素子領域１０Ａの上部、第２の素子領域１０Ｂの上部において、互いに組成比の異なる第１のシリサイド領域２０Ａ及び第２のシリサイド領域２０Ｂで構成されており、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界面が傾斜をなしている。【選択図】図２
2008028107.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を挟んで互いに隔てられて形成された第１の素子領域及び第２の素子領域の上部を横切るデュアルゲート電極を備えた半導体装置であって、
前記デュアルゲート電極は、前記第１の素子領域の上部、及び前記第２の素子領域の上部において、互いに組成比の異なる第１のシリサイド領域及び第２のシリサイド領域で構成されており、
前記第１のシリサイド領域と前記第２のシリサイド領域との境界面が、厚み方向において下面側から上面側に向かって傾斜をなしていることを特徴とする、半導体装置。
【請求項２】
前記第１のシリサイド領域及び前記第２のシリサイド領域は、膜厚の異なる第１の領域及び第２の領域からなる多結晶シリコン膜がシリサイド化されて形成された領域からなり、
前記シリコン膜の第１の領域及び第２の領域の段差部は、傾斜をなすよう形成され、
前記境界面の部位は、前記段差部の部位に対応している、請求項１に記載の半導体装置。
【請求項３】
前記デュアルゲート電極の下面における前記第１のシリサイド領域と前記第２のシリサイド領域との境界位置が、前記素子分離領域上に位置している、請求項１又は２に記載の半導体装置。
【請求項４】
前記デュアルゲート電極の下面における前記境界位置が、前記第１の素子領域よりも前記第２の素子領域に近い前記素子分離領域上に位置している、請求項３に記載の半導体装置。
【請求項５】
前記境界面は、前記デュアルゲート電極の下面における境界位置を基点として、第２の素子領域側から第１の素子領域側に向かって傾斜をなしている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の素子領域は、Ｎ型ＭＩＳトランジスタ形成領域であり、
前記第２の素子領域は、Ｐ型ＭＩＳトランジスタ形成領域であって、
前記第１のシリサイド領域は、ＮｉＳｉ膜で構成され、
前記第２のシリサイド領域は、Ｎｉ３Ｓｉ膜またはＮｉ３１Ｓｉ２１膜で構成されている、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
基板上に素子分離領域を挟んで互いに隔てられて第１の素子領域及び第２の素子領域を形成する工程（ａ）と、
前記第１の素子領域及び前記第２の素子領域の上に、ゲート絶縁膜を介して多結晶シリコン膜を形成する工程（ｂ）と、
前記多結晶シリコン膜の表面を選択的にエッチングして、前記多結晶シリコン膜に、前記第１の素子領域上に位置する第１の領域と、前記第２の素子領域上に位置する前記第１の領域よりも膜厚の薄い第２の領域と、前記第１の領域と前記第２の領域との間に位置する傾斜面を有する境界領域を形成する工程（ｃ）と、
前記多結晶シリコン膜における前記第１の領域、前記境界領域及び前記第２の領域上に金属膜を形成する工程（ｄ）と、
前記多結晶シリコン膜と前記金属膜とをシリサイド化反応させて、前記多結晶シリコン膜における前記第１の領域がフルシリサイド化されてなる第１のシリサイド領域を形成するとともに、前記多結晶シリコン膜における前記第２の領域がフルシリサイド化されてなり、且つ、前記第１のシリサイド領域とは互いに組成比が異なる第２のシリサイド領域を形成する工程（ｅ）とを備え、
前記工程（ｅ）では、前記多結晶シリコン膜における前記境界領域がフルシリサイド化されてなる前記第１のシリサイド領域及び前記第２のシリサイド領域が形成され、前記第１のシリサイド領域と前記第２のシリサイド領域との境界面が、厚み方向において下面側から上面側に向かって傾斜をなしていることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のシリサイド領域及び前記第２のシリサイド領域は、前記第１の素子領域及び前記第２の素子領域の上部を横切るデュアルゲート電極を構成している、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記多結晶シリコン膜をゲート電極形状にパターニングする工程（ｆ）を備え、
前記工程（ｃ）は、パターニングされた前記多結晶シリコン膜上に、第１の素子領域上を覆い、前記第２の素子領域上に開口を有するレジスト膜を形成する工程（ｃ１）と、前記レジスト膜をマスクにして、前記第２の素子領域上に位置する前記多結晶シリコン膜をエッチングすることにより前記多結晶シリコン膜における前記第２の領域を形成するとともに、前記境界領域に傾斜面を形成する工程（ｃ２）とを有している、請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記多結晶シリコン膜をゲート電極形状にパターニングする工程（ｆ）を備え、
前記工程（ｃ）は、前記多結晶シリコン膜上に、第１の素子領域上を覆い、前記第２の素子領域上に開口を有するレジスト膜を形成する工程（ｃ１）と、前記レジスト膜をマスクにして、前記第２の素子領域上に位置する前記多結晶シリコン膜をエッチングすることにより前記多結晶シリコン膜における前記第２の領域を形成するとともに、前記境界領域に傾斜面を形成する工程（ｃ２）とを有している、請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
基板上に素子分離領域を挟んで互いに隔てられて第１の素子領域及び第２の素子領域を形成する工程（ａ）と、
前記第１の素子領域及び前記第２の素子領域の上に、ゲート絶縁膜を介して多結晶シリコン膜を形成する工程（ｂ）と、
前記多結晶シリコン膜の表面を選択的にエッチングして、前記多結晶シリコン膜に、前記第１の素子領域上に位置する第１の領域と、前記第２の素子領域上に位置する前記第１の領域よりも膜厚の薄い第２の領域と、前記第１の領域と前記第２の領域との間に位置する段差部を有する境界領域を形成する工程（ｃ）と、
前記多結晶シリコン膜の前記境界領域における前記段差部の側面上にシリサイド化防止膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記多結晶シリコン膜をゲート電極形状にパターニングする工程（ｅ）と、
前記工程（ｅ）の後に、前記多結晶シリコン膜及び前記シリサイド化防止膜上に、金属膜を形成する工程（ｆ）と、
前記多結晶シリコン膜と前記金属膜とをシリサイド化反応させて、前記多結晶シリコン膜における前記第１の領域がフルシリサイド化されてなる第１のシリサイド領域を形成するとともに、前記多結晶シリコン膜における前記第２の領域がフルシリサイド化されてなり、且つ、前記第１のシリサイド領域とは互いに組成比が異なる第２のシリサイド領域を形成する工程（ｇ）とを備え、
前記工程（ｇ）では、前記シリサイド防止膜をマスクにして、前記多結晶シリコン膜における前記境界領域がフルシリサイド化されて前記第１のシリサイド領域及び前記第２のシリサイド領域が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１のシリサイド領域及び前記第２のシリサイド領域は、前記第１の素子領域及び前記第２の素子領域の上部を横切るデュアルゲート電極を構成している、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定した電気特性を得ることができるデュアルゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び高速化を図るために、ゲート電極配線に、金属又は高融点金属の合金が採用されている。また、Ｎ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタの両方において、低いしきい値電圧を実現するために、互いに異なる仕事関数を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート電極構造が採用されている。例えば、Ｎ型のＭＩＳトランジスタ及びＰ型のＭＩＳトランジスタの上で、互いに異なる組成比を有するシリサイド材料によってデュアルゲート電極を構成する方法が知られている（非特許文献１参照）。
【０００３】
図１２は、デュアルゲート電極の構成を模式的に示した平面図で、Ｎ型のＭＩＳトランジスタが形成された素子領域１０１Ａと、Ｐ型のＭＩＳトランジスタが形成された素子領域１０１Ｂの上部を横切るように、デュアルゲート電極１２０が形成されている。
【０００４】
従来のデュアルゲート電極を有する半導体装置の製造方法を、図１３（ａ）〜（ｅ）、及び図１４（ａ）〜（ｅ）を参照しながら説明する。なお、図１３（ａ）〜（ｅ）は、図１２のXIII−XIII線に沿ったゲート幅方向の工程断面図で、図１４（ａ）〜（ｅ）は、図１２のXIVa−XIVa線、及びXIVb−XIVb線に沿ったゲート長方向の工程断面図である。
【０００５】
まず、図１３（ａ）及び図１４（ａ）に示すように、シリコンからなる半導体基板１１１に、Ｎ型のＭＩＳトランジスタ形成領域Ａ（以下、領域Ａという）と、Ｐ型のＭＩＳトランジスタ形成領域Ｂ（以下、領域Ｂという）とを分離するための素子分離領域１１２をＳＴＩ（Shallow Trench Isolation）法によって形成する。その後、半導体基板１１１上に、酸化珪素またはハフニウム酸化物からなるゲート絶縁膜１１３を形成した後、半導体基板１１１上に、多結晶シリコン膜１１４及び酸化珪素膜１１５を形成する。
【０００６】
次に、図１３（ｂ）及び図１４（ｂ）に示すように、フォトリソグラフィー及びＲＩＥ（reactive ion etching）法によって酸化珪素膜１１５、多結晶シリコン膜１１４及びゲート絶縁膜１１３を順次エッチングして、多結晶シリコン膜１１４をゲート電極形状にパターニングする。その後、領域Ａ及び領域Ｂの半導体基板１１１内に、エクステンション領域１２１、ポケット領域（不図示）を形成した後、多結晶シリコン膜１１４の側面にサイドウォール１１６を形成し、さらに、ソース・ドレイン領域１２２を形成する。
【０００７】
その後、半導体基板１１１を熱処理して、半導体基板１１１及び多結晶シリコン膜１１４に導入した不純物を活性化した後、半導体基板１１１からなるソース・ドレイン領域１２２上のみをシリサイド化してシリサイド領域１２３を形成する。続いて、酸化珪素からなる層間膜１１７を堆積した後、ＣＭＰ（Chemical Mecanical Polishing）またはＲＩＥ法により酸化珪素膜１１５が露出するまで層間膜１１７を薄膜化し、その後、ウェットエッチまたはＲＩＥ法により酸化珪素膜１１５を除去する。
【０００８】
次に、図１３（ｃ）及び図１４（ｃ）に示すように、多結晶シリコン膜１１４上に、領域Ａが覆われ、領域Ｂが開口されたレジスト膜１１８を形成する。続いて、レジスト膜１１８をマスクとして、多結晶シリコン膜１１４の表面をエッチングして、領域Ｂにおける多結晶シリコン膜１１４の膜厚を、領域Ａにおける多結晶シリコン膜１１４の膜厚よりも薄くする。
【０００９】
次に、図１３（ｄ）及び図１４（ｄ）に示すように、レジスト膜１１８を除去した後、多結晶シリコン膜１１４上に、ニッケル（Ｎｉ）膜１１９を堆積した後、半導体基板１１１を熱処理して、多結晶シリコン膜１１４とＮｉ膜１１９との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜１１９を選択的に除去した後、半導体基板１１１に追加の熱処理を行うことによって、図１３（ｅ）及び図１４（ｅ）に示すように、領域ＡにＮｉＳｉ膜１２０Ａを形成するとともに、領域ＢにはＮｉ３Ｓｉ膜（またはＮｉ３Ｓｉ２膜）１２０Ｂを形成する。なお、２段階のシリサイド化反応を行うことによって、多結晶シリコン膜１１４とＮｉ膜１１９とは完全にシリサイド化するため、Ｎ型ＭＩＳトランジスタ形成領域Ａには、ＮｉＳｉ膜１２０Ａからなるフルシリサイドゲート電極が形成され、Ｐ型ＭＩＳトランジスタ形成領域Ｂには、Ｎｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ２１膜）１２０Ｂからなるフルシリサイドゲート電極が形成される。
【非特許文献１】J.A.Kittl 他、"Scalability of Ni FUSI gate processs: phase and Vt control to 30nm gate lengths"、2005 Symposium on VLSI Technology Digest of Technical Papers 、2005、p.72-73
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来技術において、Ｎ型ＭＩＳトランジスタ形成領域ＡとＰ型ＭＩＳトランジスタ形成領域Ｂとで、異なる組成比を有するシリサイド膜を作り分けるために、その境界部分において、多結晶シリコン膜に段差を設ける必要がある。多結晶シリコン膜の平坦部では、多結晶シリコン膜と金属膜との膜厚比で、形成されるシリサイド膜の組成比が一様に制御されるが、段差部においては、段差部側面に接する金属膜からも過剰な金属が供給されるため、組成比の異なるシリサイド膜の境界面の位置は、多結晶シリコン膜に設けた段差部の位置からずれてしまう。すなわち、図１３（ｅ）に示したＮｉＳｉ膜１２０ＡとＮｉ３Ｓｉ膜１２０Ｂとの境界面の位置は、図１３（ｄ）に示した多結晶シリコン膜の段差部の位置から、Ｎ型ＭＩＳトランジスタ形成領域Ａ側にシフトして形成される。
【００１１】
境界面の位置がシフトしても、シフトした位置が素子分離領域１１２上にあれば問題ないが、もし、境界面の位置が、Ｎ型ＭＩＳトランジスタ形成領域Ａにまで及んだ場合には、Ｎ型ＭＩＳトランジスタのしきい値電圧等が変動し、トランジスタ特性が不安定になり、信頼性を劣化させる一因となる。
【００１２】
例えば、大容量のＳＲＡＭにおいては、動作不良を起こさないために、トランジスタ特性のバラツキには厳しい条件（例えば、駆動電流Ｉｄのバラツキは２％以下）が課せられているが、もし、境界面の位置のシフトに起因するトランジスタ特性の変動が問題になれば、その対策として、素子分離領域の幅を大きくする必要が生じ、ＳＲＡＭの微細化の妨げとなる。
【００１３】
本発明はかかる点に鑑みてなされたもので、その主な目的は、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明の半導体装置は、組成比の異なる２種のシリサイド膜からなるデュアルゲート電極において、２種のシリサイド膜の境界面が傾斜をなしている構成を採用する。すなわち、傾斜をなす境界面に接する金属膜から供給される過剰な金属の量を、従来の垂直な段差部側面から供給される過剰な金属の量よりも減らすことができるので、組成比の異なるシリサイド膜の境界面の位置のシフト量を、従来よりも減少させることができる。これにより、境界面の位置のシフトに起因するトランジスタ特性の変動を抑えることができ、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置を実現することができる。
【００１５】
本発明に係わる半導体装置は、素子分離領域を挟んで互いに隔てられて形成された第１の素子領域及び第２の素子領域の上部を横切るデュアルゲート電極を備えた半導体装置であって、デュアルゲート電極は、第１の素子領域の上部、及び第２の素子領域の上部において、互いに組成比の異なる第１のシリサイド領域及び第２のシリサイド領域で構成されており、第１のシリサイド領域と第２のシリサイド領域との境界面が、厚み方向において下面側から上面側に向かって傾斜をなしていることを特徴とする。
【００１６】
このような構成にすることによって、境界面の位置のシフトに起因するトランジスタ特性の変動を抑えることができ、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置を実現することができる。
【００１７】
ある好適な実施形態において、第１のシリサイド領域及び第２のシリサイド領域は、膜厚の異なる第１の領域及び第２の領域からなる多結晶シリコン膜がシリサイド化されて形成された領域からなり、多結晶シリコン膜の第１の領域及び第２の領域の段差部は、傾斜をなすよう形成され、上記境界面の部位は段差部の部位に対応している。
【００１８】
このような構成にすれば、傾斜をなす多結晶シリコン膜をシリサイド化することによって、容易に傾斜をなすシリサイド膜の境界面を得ることができる。
【００１９】
ある好適な実施形態において、デュアルゲート電極の下面における第１のシリサイド領域と第２のシリサイド領域との境界位置は、素子分離領域上に位置している。
【００２０】
また、デュアルゲート電極の下面における境界位置は、第１の素子領域よりも第２の素子領域に近い素子分離領域上に位置していることが好ましい。
【００２１】
さらに、上記境界面は、デュアルゲート電極の下面における境界位置を基点として、第２の素子領域側から第１の素子領域側に向かって傾斜をなしていることが好ましい。
【００２２】
さらに、第１の素子領域は、Ｎ型ＭＩＳトランジスタ形成領域であり、第２の素子領域は、Ｐ型ＭＩＳトランジスタ形成領域であって、第１のシリサイド領域は、ＮｉＳｉ膜で構成され、第２のシリサイド領域は、Ｎｉ３Ｓｉ膜またはＮｉ３１Ｓｉ２１膜で構成されていることが好ましい。
【００２３】
本発明に係わる半導体装置の製造方法は、基板上に素子分離領域を挟んで互いに隔てられて第１の素子領域及び第２の素子領域を形成する工程（ａ）と、第１の素子領域及び第２の素子領域の上に、ゲート絶縁膜を介して多結晶シリコン膜を形成する工程（ｂ）と、多結晶シリコン膜の表面を選択的にエッチングして、多結晶シリコン膜に、第１の素子領域上に位置する第１の領域と、第２の素子領域上に位置する第１の領域よりも膜厚の薄い第２の領域と、第１の領域と第２の領域との間に位置する傾斜面を有する境界領域を形成する工程（ｃ）と、多結晶シリコン膜における第１の領域、境界領域及び第２の領域上に金属膜を形成する工程（ｄ）と、多結晶シリコン膜と金属膜とをシリサイド化反応させて、多結晶シリコン膜における第１の領域がフルシリサイド化されてなる第１のシリサイド領域を形成するとともに、多結晶シリコン膜における第２の領域がフルシリサイド化されてなり、かつ、第１のシリサイド領域とは互いに組成比が異なる第２のシリサイド領域を形成する工程（ｅ）とを備え、工程（ｅ）では、多結晶シリコン膜における境界領域がフルシリサイド化されてなる第１のシリサイド領域及び第２のシリサイド領域が形成され、第１のシリサイド領域と第２のシリサイド領域との境界面が、厚み方向において下面側から上面側に向かって傾斜をなしていることを特徴とする。
【００２４】
ある好適な実施形態において、第１のシリサイド領域及び第２のシリサイド領域は、第１の素子領域及び第２の素子領域の上部を横切るデュアルゲート電極を構成している。
【００２５】
ある好適な実施形態において、工程（ｂ）の後で工程（ｃ）の前に、多結晶シリコン膜をゲート電極形状にパターニングする工程（ｆ）を備え、工程（ｃ）は、パターニングされた多結晶シリコン膜上に、第１の素子領域上を覆い、第２の素子領域上に開口を有するレジスト膜を形成する工程（ｃ１）と、レジスト膜をマスクにして、第２の素子領域上に位置する多結晶シリコン膜をエッチングすることにより多結晶シリコン膜における第２の領域を形成するとともに、境界領域に傾斜面を形成する工程（ｃ２）とを有している。
【００２６】
ある好適な実施形態において、工程（ｃ）の後で工程（ｄ）の前に、多結晶シリコン膜をゲート電極形状にパターニングする工程（ｆ）を備え、工程（ｃ）は、多結晶シリコン膜上に、第１の素子領域上を覆い、第２の素子領域上に開口を有するレジスト膜を形成する工程（ｃ１）と、レジスト膜をマスクにして、第２の素子領域上に位置する多結晶シリコン膜をエッチングすることにより多結晶シリコン膜における第２の領域を形成するとともに、境界領域に傾斜面を形成する工程（ｃ２）とを有している。
【００２７】
本発明に係わる半導体装置の他の製造方法は、基板上に素子分離領域を挟んで互いに隔てられて第１の素子領域及び第２の素子領域を形成する工程（ａ）と、第１の素子領域及び前記第２の素子領域の上に、ゲート絶縁膜を介して多結晶シリコン膜を形成する工程（ｂ）と、多結晶シリコン膜の表面を選択的にエッチングして、多結晶シリコン膜に、第１の素子領域上に位置する第１の領域と、第２の素子領域上に位置する第１の領域よりも膜厚の薄い第２の領域と、第１の領域と第２の領域との間に位置する段差部を有する境界領域を形成する工程（ｃ）と、多結晶シリコン膜の境界領域における段差部の側面上にシリサイド化防止膜を形成する工程（ｄ）と、工程（ｄ）の後に、多結晶シリコン膜をゲート電極形状にパターニングする工程（ｅ）と、工程（ｅ）の後に、多結晶シリコン膜及びシリサイド化防止膜上に、金属膜を形成する工程（ｆ）と、多結晶シリコン膜と金属膜とをシリサイド化反応させて、多結晶シリコン膜における第１の領域がフルシリサイド化されてなる第１のシリサイド領域を形成するとともに、多結晶シリコン膜における第２の領域がフルシリサイド化されてなり、かつ、第１のシリサイド領域とは互いに組成比が異なる第２のシリサイド領域を形成する工程（ｇ）とを備え、工程（ｇ）では、シリサイド防止膜をマスクにして、多結晶シリコン膜における境界領域がフルシリサイド化されて第１のシリサイド領域及び第２のシリサイド領域が形成されることを特徴とする。
【００２８】
ある好適な実施形態において、第１のシリサイド領域及び第２のシリサイド領域は、第１の素子領域及び第２の素子領域の上部を横切るデュアルゲート電極を構成している。
【発明の効果】
【００２９】
本発明に係わる半導体装置によれば、組成比の異なるシリサイド膜の境界面の位置がシフトすることに起因するトランジスタ特性の変動を抑えることができ、これにより、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構成を模式的に示した平面図で、Ｎ型のＭＩＳトランジスタが形成された第１の素子領域１０Ａと、Ｐ型のＭＩＳトランジスタが形成された第２の素子領域１０Ｂの上部を横切るように、デュアルゲート電極２０が形成されている。
【００３２】
また、図２（ａ）〜（ｅ）、及び図３（ａ）〜（ｅ）は、本実施形態における半導体装置の製造方法を模式的に示した工程断面図である。ここで、図２（ａ）〜（ｅ）は、図１のII−II線に沿ったゲート幅方向の工程断面図で、図３（ａ）〜（ｅ）は、図１のIIIa−IIIa線、及びIIIb−IIIb線に沿ったゲート長方向の工程断面図である。
【００３３】
以下、図２（ａ）〜（ｅ）、及び図３（ａ）〜（ｅ）を参照しながら、本実施形態における半導体装置の製造方法について説明する。
【００３４】
まず、図２（ａ）及び図３（ａ）に示すように、シリコンからなる半導体基板１１に、Ｎ型ＭＩＳトランジスタ形成領域Ａ（以下、領域Ａという）と、Ｐ型ＭＩＳトランジスタ形成領域Ｂ（以下、領域Ｂという）とを分離するための素子分離領域１２をＳＴＩ法によって形成する。その後、半導体基板１１上に、酸化珪素膜またはハフニウム酸化物からなる厚さ２ｎｍ〜４ｎｍのゲート絶縁膜１３を形成した後、半導体基板１１（ゲート絶縁膜１３）上に厚さ１００ｎｍの多結晶シリコン膜１４、及び厚さ６０ｎｍの酸化珪素膜１５を形成する。続いて、フォトリソグラフィー及びＲＩＥ法によって酸化珪素膜１５、多結晶シリコン膜１４、及びゲート絶縁膜１３を順次エッチングして、多結晶シリコン膜１４をゲート電極形状にパターニングする。
【００３５】
次に、図２（ｂ）及び図３（ｂ）に示すように、領域Ａ及び領域Ｂの半導体基板１１内に、エクステンション領域２１、ポケット領域（不図示）を形成した後、多結晶シリコン膜１４の側面にサイドウォール１６を形成し、さらに、ソース・ドレイン領域２２を形成する。その後、半導体基板１１を熱処理して、半導体基板１１及び多結晶シリコン膜１４に導入した不純物を活性化した後、半導体基板１１からなるソース・ドレイン領域２２上のみをシリサイド化してシリサイド領域２３を形成する。続いて、酸化珪素からなる層間膜１７を堆積した後、ＣＭＰまたはＲＩＥ法により酸化珪素膜１５が露出するまで層間膜１７を薄膜化し、その後、ウェットエッチまたはＲＩＥ法により酸化珪素膜１５を除去する。
【００３６】
次に、図２（ｃ）及び図３（ｃ）に示すように、多結晶シリコン膜１４上に、領域Ａが覆われ、領域Ｂが開口されたレジスト膜１８を形成する。その後、レジスト膜１８をマスクとして、露出された多結晶シリコン膜１４を厚さ６０ｎｍ程度、ＲＩＥ法によりエッチングする。これにより、領域Ｂにおける多結晶シリコン膜１４の厚さは４０ｎｍ程度となる。
【００３７】
このエッチングは、レジスト膜１８と多結晶シリコン膜１４のエッチング選択比がほぼ同程度の条件で行われる。その結果、エッチングは、レジスト膜１８を後退させながら行われるので、エッチング後の多結晶シリコン膜１４の段差部は、図２（ｃ）に示すように、傾斜面（順テーパー）をなす。なお、エッチングは、ウェットエッチ法を用いてもよく、この場合、ＲＩＥ法によるエッチングと比べ、レジスト膜１８の端部を領域Ｂ側に、エッチング量程度シフトさせておくことが好ましい。
【００３８】
次に、図２（ｄ）及び図３（ｄ）に示すように、多結晶シリコン膜１４上に厚さ７０ｎｍ程度のニッケル（Ｎｉ）膜１９を堆積した後、半導体基板１１を、３５０℃程度の温度で約３０秒間、熱処理を行うことによって、多結晶シリコン膜１４とＮｉ膜１９との間でシリサイド化反応を起こさせる。
【００３９】
その後、未反応のＮｉ膜１９を選択的に除去した後、半導体基板１１を、５２０℃程度の温度で約３０秒間、熱処理を追加的に行う。これによって、図２（ｅ）及び図３（ｅ）に示すように、領域Ａには、ＮｉＳｉ膜２０Ａを形成すると共に、領域Ｂには、Ｎｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ１２膜）２０Ｂを形成する。なお、２段階のシリサイド化反応を行うことによって、多結晶シリコン膜１４とＮｉ膜１９とは完全にシリサイド化されるため、Ｎ型ＭＩＳトランジスタ形成領域Ａには、ＮｉＳｉ膜２０Ａからなるフルシリサイドゲート電極が形成されると共に、Ｐ型ＭＩＳトランジスタ形成領域Ｂには、Ｎｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ１２）２０Ｂからなるフルシリサイドゲート電極が形成される。このとき、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界位置のうち、厚み方向の底面における境界位置は領域Ｂに近い素子分離領域１２上に位置する一方、厚み方向の上面における境界位置は領域Ａに近い素子分離領域１２上又は領域Ａ上に位置するように形成する。
【００４０】
上記の製造方法によって得られた半導体装置は、素子分離領域１２を挟んで互いに隔てられて形成された第１の素子領域（Ｎ型ＭＩＳトランジスタ領域）１０Ａ、及び第２の素子領域（Ｐ型ＭＩＳトランジスタ領域）１０Ｂの上部を横切るデュアルゲート電極２０を備え、デュアルゲート電極２０は、第１の素子領域１０Ａの上部、及び第２の素子領域１０Ｂの上部において、互いに組成比の異なる第１のシリサイド領域（ＮｉＳｉ膜）２０Ａ、及び第２のシリサイド領域（Ｎｉ３Ｓｉ膜、またはＮｉ３１Ｓｉ１２膜）２０Ｂで構成されており、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界面が、傾斜をなした構成になっている。
【００４１】
すなわち、第１のシリサイド領域２０Ａ及び第２のシリサイド領域２０Ｂは、膜厚の異なる第１の領域及び第２の領域からなる多結晶シリコン膜１４がシリサイド化されて形成された領域からなり、多結晶シリコン膜１４の第１の領域及び第２の領域の段差部は傾斜をなすよう形成され、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界面の部位は、多結晶シリコン膜１４の第１の領域及び第２の領域の段差部の部位に対応している。
【００４２】
なお、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界面が、素子分離領域１２上に位置するように、予め、多結晶シリコン膜１４の第１の領域及び第２の領域の段差部を形成する位置を決めておくことが好ましい。
【００４３】
以上、説明したように、本実施形態によれば、デュアルゲート電極において、組成比の異なるシリサイド膜２０Ａ、２０Ｂの境界面を傾斜をなす構成にすることによって、境界面に接する金属膜（Ｎｉ膜）１９から供給される過剰な金属の量を、従来の垂直な段差部側面から供給される過剰な金属の量よりも減らすことができ、その結果、シリサイド膜２０Ａ、２０Ｂの境界面の位置のシフト量を、従来よりも減少させることができる。これにより、境界面の位置のシフトに起因するトランジスタ特性の変動を抑えることができ、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置を実現することができる。
【００４４】
（第２の実施形態）
図４（ａ）〜図５（ｂ）及び図６（ａ）〜図７（ｂ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。ここで、図４（ａ）〜図５（ｂ）は、第１の実施形態と同様に、図１のII−II線に沿ったゲート幅方向の工程断面図で、図６（ａ）〜図７（ｂ）は、図１のIIIa−IIIa線、及びIIIb−IIIb線に沿ったゲート長方向の工程断面図である。
【００４５】
以下、図４（ａ）〜図５（ｂ）及び図６（ａ）〜図７（ｂ）を参照しながら、本実施形態における半導体装置の製造方法について説明する。なお、本実施形態における工程のうち、図２（ａ）〜（ｅ）及び図３（ａ）〜（ｅ）で示した工程と共通する工程については、詳細な説明を省略する。
【００４６】
まず、図４（ａ）及び図６（ａ）に示すように、シリコンからなる半導体基板１１にＮ型ＭＩＳトランジスタ形成領域Ａ（以下、領域Ａという）と、Ｐ型ＭＩＳトランジスタ形成領域Ｂ（以下、領域Ｂという）とを分離するための素子分離領域１２を形成する。その後、半導体基板１１上に酸化珪素膜またはハフニウム酸化物からなるゲート絶縁膜１３を形成した後、半導体基板１１（ゲート絶縁膜１３）上に厚さ１００ｎｍの多結晶シリコン膜１４を形成する。
【００４７】
次に、図４（ｂ）及び図６（ｂ）に示すように、多結晶シリコン膜１４上に、領域Ａが覆われ、領域Ｂが開口されたレジスト膜１８を形成する。その後、レジスト膜１８をマスクとして、露出された多結晶シリコン膜１４を厚さ６０ｎｍ程度エッチングし、領域Ｂにおける多結晶シリコン膜１４の厚さは４０ｎｍ程度にする。このエッチングは、第１の実施形態と同様に、エッチング後の多結晶シリコン膜１４の段差部が傾斜面（順テーパー）をなすような条件で行われる。
【００４８】
次に、図４（ｃ）及び図６（ｃ）に示すように、多結晶シリコン膜１４上に厚さ２００ｎｍの酸化珪素膜１５を形成した後、ＣＭＰ法により領域Ａ上の酸化珪素膜１５の膜厚が６０ｎｍになるように平坦化する。その後、フォトリソグラフィー及びＲＩＥ法によって、酸化珪素膜１５、多結晶シリコン膜１４及びゲート絶縁膜１３を順次エッチングして多結晶シリコン膜１４をゲート電極形状にパターニングする。
【００４９】
次に、図４（ｄ）及び図６（ｄ）に示すように、領域Ａ及び領域Ｂの半導体基板１１内に、エクステンション領域２１、ポケット領域（不図示）を形成した後、多結晶シリコン膜１４の側面にサイドウォール１６を形成し、さらに、ソース・ドレイン領域２２を形成する。その後、半導体基板１１を熱処理して、半導体基板１１及び多結晶シリコン膜１４に導入した不純物を活性化した後、半導体基板１１からなるソース・ドレイン領域２２上のみをシリサイド化してシリサイド領域２３を形成する。続いて、酸化珪素からなる層間膜１７を堆積した後、ＣＭＰまたはＲＩＥ法により酸化珪素膜１５が露出するまで層間膜１７を薄膜化し、その後、ウェットエッチまたはＲＩＥ法により酸化珪素膜１５を除去する。
【００５０】
次に、図５（ａ）及び図７（ａ）に示すように、多結晶シリコン膜１４上に厚さ７０ｎｍ程度のＮｉ膜１９を堆積した後、半導体基板１１を熱処理して、多結晶シリコン膜１４とＮｉ膜１９との間でシリサイド化反応を起こさせる。
【００５１】
その後、未反応のＮｉ膜１９を選択的に除去した後、さらに半導体基板１１を熱処理する。これによって、図５（ｂ）及び図７（ｂ）に示すように、領域ＡにはＮｉＳｉ膜２０Ａが形成される共に、領域ＢにはＮｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ１２膜）２０Ｂが形成される。なお、第１の実施形態と同様に、２段階のシリサイド化反応を行うことによって、ゲート電極は、フルシリサイドゲート電極構造となる。このとき、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界位置のうち、厚み方向の底面における境界位置は領域Ｂに近い素子分離領域１２上に位置するように形成される一方、厚み方向の上面における境界位置は領域Ａに近い素子分離領域１２上又は領域Ａ上に位置するように形成される。
【００５２】
（第３の実施形態）
図８（ａ）〜図９（ｂ）及び図１０（ａ）〜図１１（ｂ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。ここで、図８（ａ）〜図９（ｂ）は、第１の実施形態と同様に、図１のII−II線に沿ったゲート幅方向の工程断面図で、図１０（ａ）〜図１１（ｂ）は、図１のIIIa−IIIa線、及びIIIb−IIIb線に沿ったゲート長方向の工程断面図である。
【００５３】
以下、図８（ａ）〜図９（ｂ）及び図１０（ａ）〜図１１（ｂ）を参照しながら、本実施形態における半導体装置の製造方法について説明する。なお、本実施形態における工程のうち、図２（ａ）〜（ｅ）及び図３（ａ）〜（ｅ）で示した工程と共通する工程については、詳細な説明を省略する。
【００５４】
まず、図８（ａ）及び図１０（ａ）に示すように、シリコンからなる半導体基板１１にＮ型ＭＩＳトランジスタ形成領域Ａ（以下、領域Ａという）と、Ｐ型ＭＩＳトランジスタ形成領域Ｂ（以下、領域Ｂという）とを分離するための素子分離領域１２を形成する。その後、半導体基板１１上に酸化珪素膜またはハフニウム酸化物からなるゲート絶縁膜１３を形成した後、半導体基板１１（ゲート絶縁膜１３）上に厚さ１００ｎｍの多結晶シリコン膜１４を形成する。
【００５５】
次に、図８（ｂ）及び図１０（ｂ）に示すように、多結晶シリコン膜１４上に、領域Ａが覆われ、領域Ｂが開口されたレジスト膜１８を形成する。その後、レジスト膜１８をマスクとして、露出された多結晶シリコン膜１４を厚さ６０ｎｍ程度エッチングし、領域Ｂにおける多結晶シリコン膜１４の厚さは４０ｎｍ程度にする。このエッチングは、異方性エッチングにより行い、エッチング後の多結晶シリコン膜１４の段差部は、ほぼ垂直な形状となる。
【００５６】
次に、図８（ｃ）及び図１０（ｃ）に示すように、厚さ５〜１０ｎｍの窒化珪素膜を堆積した後、エッチングを行い、多結晶シリコン膜１４の段差部側面にサイドウォール３０を形成する。
【００５７】
次に、図８（ｄ）及び図１０（ｄ）に示すように、多結晶シリコン膜１４上に厚さ２００ｎｍの酸化珪素膜１５を形成した後、ＣＭＰ法により領域Ａ上の酸化珪素膜１５の膜厚が６０ｎｍになるように平坦化する。その後、フォトリソグラフィー及びＲＩＥ法によって酸化珪素膜１５、サイドウォール３０、多結晶シリコン膜１４、及びゲート絶縁膜１３を順次エッチングして、多結晶シリコン膜１４をゲート電極形状にパターニングする。
【００５８】
次に、図８（ｅ）及び図１０（ｅ）に示すように、領域Ａ及び領域Ｂの半導体基板１１内に、エクステンション領域２１、ポケット領域（不図示）を形成した後、多結晶シリコン膜１４の側面にサイドウォール１６を形成し、さらに、ソース・ドレイン領域２２を形成する。その後、半導体基板１１を熱処理して、半導体基板１１及び多結晶シリコン膜１４に導入した不純物を活性化した後、半導体基板１１からなるソース・ドレイン領域２２上のみをシリサイド化してシリサイド領域２３を形成する。続いて、酸化珪素からなる層間膜１７を堆積した後、ＣＭＰまたはＲＩＥ法により酸化珪素膜１５が露出するまで層間膜１７を薄膜化し、その後、ウェットエッチまたはＲＩＥ法により酸化珪素膜１５を除去する。このとき、サイドウォール３０は残存させる。
【００５９】
次に、図９（ａ）及び図１１（ａ）に示すように、多結晶シリコン膜１４上に厚さ７０ｎｍ程度のＮｉ膜１９を堆積した後、半導体基板１１を熱処理して、多結晶シリコン膜１４とＮｉ膜１９との間でシリサイド化反応を起こさせる。その後、未反応のＮｉ膜１９を選択的に除去した後、さらに半導体基板１１を熱処理する。これによって、図９（ｂ）及び図１１（ｂ）に示すように、領域ＡにはＮｉＳｉ膜２０Ａが形成される共に、領域ＢにはＮｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ１２膜）２０Ｂが形成される。なお、第１の実施形態と同様に、２段階のシリサイド化反応を行うことによって、ゲート電極は、フルシリサイドゲート電極構造となる。このとき、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界位置のうち、厚み方向の底面における境界位置は素子分離領域１２上に位置するように形成される。
【００６０】
上記の製造方法により得られた半導体装置は、素子分離領域１２を挟んで互いに隔てられて形成された第１の素子領域（Ｎ型ＭＩＳトランジスタ領域）１０Ａ、及び第２の素子領域（Ｐ型ＭＩＳトランジスタ領域）１０Ｂの上部を横切るデュアルゲート電極２０を備え、デュアルゲート電極２０は、第１の素子領域１０Ａの上部、及び第２の素子領域１０Ｂの上部において、互いに組成比の異なる第１のシリサイド領域（ＮｉＳｉ膜）２０Ａ、及び第２のシリサイド領域（Ｎｉ３Ｓｉ膜、またはＮｉ３１Ｓｉ１２膜）２０Ｂで構成されており、第１のシリサイド領域２０Ａと第２のシリサイド領域２０Ｂとの境界面の一部に、絶縁膜からなるサイドウォール３０が形成された構成になっている。
【００６１】
本実施形態によれば、図９（ａ）に示すように、多結晶シリコン膜１４とＮｉ膜１９との間でシリサイド化反応を起こさせる際、多結晶シリコン膜１４の段差部に接するＮｉ膜１９から供給される過剰な金属を、段差部の側面に形成されたサイドウォール３０で阻止することができる。これにより、組成比の異なるシリサイド膜２０Ａ、２０Ｂの境界面の位置のシフト量を減少させることによって、境界面の位置のシフトに起因するトランジスタ特性の変動を抑えることができる。
【００６２】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記の実施形態では、金属膜１９としてＮｉ膜を用いて説明したが、多結晶シリコン膜１４と反応して金属シリサイド膜を形成する材料であれば特に制限はなく、例えば、Ｃｏ、Ｔｉ、Ｐｔ等の高融点金属を用いてもよい。また、多結晶シリコン膜１４は、ゲルマニウムを含むものであってもよい。
【産業上の利用可能性】
【００６３】
本発明は、微細化しても安定したトランジスタ特性を有するデュアルゲート電極を備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態における半導体装置の構成を模式的に示した平面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図５】（ａ）〜（ｂ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図７】（ａ）〜（ｂ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図８】（ａ）〜（ｅ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図９】（ａ）〜（ｂ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図１１】（ａ）〜（ｂ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【図１２】従来の半導体装置の構成を模式的に示した平面図である。
【図１３】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を模式的に示した工程断面図である。
【図１４】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を模式的に示した工程断面図である。
【符号の説明】
【００６５】
１０Ａ    第１の素子領域
１０Ｂ    第２の素子領域
１１      半導体基板
１２      素子分離領域
１３      ゲート絶縁膜
１４      多結晶シリコン膜
１５      酸化珪素膜
１６      サイドウォール
１７      層間膜
１８      レジスト膜
１９      Ｎｉ膜
２０      デュアルゲート電極
２０Ａ    ＮｉＳｉ膜
２０Ｂ    Ｎｉ３Ｓｉ膜（またはＮｉ３１Ｓｉ２１膜）
２１      エクステンション領域
２２      ソース・ドレイン領域
２３      シリサイド領域
３０      サイドウォール
【図１】
2008028107.tif 000003
【図２】
2008028107.tif 000004
【図３】
2008028107.tif 000005
【図４】
2008028107.tif 000006
【図５】
2008028107.tif 000007
【図６】
2008028107.tif 000008
【図７】
2008028107.tif 000009
【図８】
2008028107.tif 000010
【図９】
2008028107.tif 000011
【図１０】
2008028107.tif 000012
【図１１】
2008028107.tif 000013
【図１２】
2008028107.tif 000014
【図１３】
2008028107.tif 000015
【図１４】
2008028107.tif 000016