(57)【要約】【課題】マスク数を減少させて製造工程を単純化して収率を向上させると同時に、開口率を確保して輝度を向上し得る液晶表示装置およびその製造方法を提供する。【解決手段】画素部が定義され、該画素部は画素部ＴＦＴ領域とストレージ領域とに区分される基板２０１を用意する工程と、該基板２０１の全面に多結晶シリコン膜２０５及びストレージ電極膜２０９を順次形成する工程と、ストレージ電極膜２０９及び多結晶シリコン膜２０５を選択的にパターニングして前記画素部を覆う画素パターンを形成する工程と、前記画素パターンのうち、前記画素部ＴＦＴ領域のストレージ電極膜２０９を選択的に除去して前記ストレージ領域にストレージ電極２０９Ｐを形成すると同時に、前記画素部ＴＦＴ領域にストレージ電極２０９Ｐにより露出された多結晶シリコン膜からなる第１アクティブ層２０５Ｐ１を形成する工程とを備えている。【選択図】図４Ｇ
2008015461.tif 000002
【特許請求の範囲】
【請求項１】
画素部が定義され、該画素部は画素部ＴＦＴ領域とストレージ領域とに区分されている、基板を用意し、
該基板の全面に多結晶シリコン膜及びストレージ電極膜を順次形成し、
これらストレージ電極膜及び多結晶シリコン膜を選択的にパターニングして前記画素部を覆う画素パターンを形成し、
該画素パターンのうち、前記画素部ＴＦＴ領域のストレージ電極膜を選択的に除去して前記ストレージ領域にストレージ電極を形成すると同時に、前記画素部ＴＦＴ領域に前記ストレージ電極により露出された多結晶シリコン膜からなる第１アクティブ層を形成する  ことを備えたことを特徴とする液晶表示装置の製造方法。
【請求項２】
前記多結晶シリコン膜と前記ストレージ電極膜との間に絶縁膜をさらに形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記画素パターンは、前記ストレージ電極膜、絶縁膜、及び、多結晶シリコン膜を選択的にパターニングして形成することを特徴とする請求項２に記載の液晶表示装置の製造方法。
【請求項４】
前記絶縁膜はシリコン酸化膜（ＳｉＯ２）から形成されたことを特徴とする請求項２に記載の液晶表示装置の製造方法。
【請求項５】
前記ストレージ電極を形成することが、
前記画素パターンのうち、前記画素部ＴＦＴ領域のストレージ電極膜及び絶縁膜を順次除去することを含む請求項２に記載の液晶表示装置の製造方法。
【請求項６】
前記ストレージ電極膜は、Ｎ＋シリコン層から形成されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項７】
前記ストレージ電極膜は、金属膜から形成されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項８】
前記第１アクティブ層及びストレージ電極は同一マスクで回折露光して形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項９】
前記基板と前記多結晶シリコン層との間にバッファ層をさらに形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１０】
前記第１アクティブ層を形成した後、前記画素部ＴＦＴ領域の第１アクティブ層上に画素部ゲート電極を形成するとともに、前記ストレージ電極上に共通ラインを形成し、
前記画素部ゲート電極の両側下部の第１アクティブ層に画素部ソース領域及びドレイン領域を形成し、
これら画素部ソース領域及びドレイン領域を有する基板上に保護膜を形成し、
該保護膜をパターニングして、前記画素部ソース領域及びドレイン領域をそれぞれ露出させるための第１コンタクトホール及び第２コンタクトホールを形成し、
前記保護膜上に、前記第１コンタクトホールを介して前記画素部ソース領域と接続される画素部ソース電極を形成し、前記第２コンタクトホールを介して前記画素部ドレイン領域と接続される画素部ドレイン電極を形成し、
前記画素部ソース電極を覆う画素部ソース電極パターン及び前記画素部ドレイン電極を覆う画素部ドレイン電極パターンを形成する
ことをさらに備えたことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１１】
前記画素部ゲート電極及び共通ラインを形成する前に、前記第１アクティブ層を有する基板上にゲート絶縁膜をさらに形成することを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１２】
前記第２コンタクトホールは、前記画素部ドレイン領域と共に前記ストレージ電極の一部を同時に露出させるように形成されることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１３】
前記保護膜の形成は、
前記画素部ソース領域及びドレイン領域を有する前記基板上にシリコン酸化膜を蒸着して活性化熱処理を実施し、
前記活性化されたシリコン酸化膜上にシリコン窒化膜を蒸着及び水素化熱処理を実施することを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１４】
前記保護膜の形成は、
前記画素部ソース領域及びドレイン領域を有する前記基板上にシリコン酸化膜及びシリコン窒化膜を順次形成し、
これらシリコン窒化膜及び前記シリコン酸化膜を熱処理して前記シリコン酸化膜の活性化及び前記シリコン窒化膜の水素化を同時に進行させることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１５】
前記保護膜は、
前記画素部ソース領域及びドレイン領域を有する前記基板上にシリコン酸化膜、シリコン窒化膜、及び、シリコン酸化膜を順次形成することを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１６】
画素部及び回路部がそれぞれ定義され、前記画素部は画素部ＴＦＴ領域とストレージ領域とに区分されて、前記回路部はｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分されている基板を用意し、
前記基板の全面に多結晶シリコン膜及びストレージ電極膜を順次形成し、
これらストレージ電極膜及び多結晶シリコン膜を選択的にパターニングして、前記画素部を覆う画素パターン及び前記回路部のｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域をそれぞれ覆う第１、第２回路パターンを形成し、
前記画素パターンのうち、前記画素部ＴＦＴ領域のストレージ電極膜を選択的に除去して前記ストレージ領域にストレージ電極及び前記画素部ＴＦＴ領域に前記ストレージ電極により露出された多結晶シリコン膜からなる第１アクティブ層を形成すると同時に、前記ｎチャネルＴＦＴ領域及びｐチャネルＴＦＴ領域を覆うそれぞれの第２及び第３アクティブ層を形成する
ことを備えていることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１７】
前記第３アクティブ層上に回路部第１ゲート電極を形成し、
該回路部第１ゲート電極の両側下部の第３アクティブ層に回路部第１ソース領域及び第１ドレイン領域を形成し、
前記第１、第２アクティブ層上にそれぞれ画素部ゲート電極及び回路部第２ゲート電極を形成し、
前記画素部ゲート電極の両側下部の第１アクティブ層に画素部ソース領域及びドレイン領域を形成すると同時に、前記回路部第２ゲート電極の両側下部の第２アクティブ層に回路部第２ソース領域及び第２ドレイン領域を形成し、
これら回路部第２ソース領域及び第２ドレイン領域を有する基板上に保護膜を形成し、
該保護膜をパターニングして、前記画素部ソース領域及びドレイン領域、前記回路部第２ソース領域及び第２ドレイン領域、並びに、前記回路部第１ソース領域及び第１ドレイン領域をそれぞれ露出させる第１、第２、第３、第４、第５、及び第６コンタクトホールを形成し、
前記保護膜上に、前記第１、第３、及び第５コンタクトホールをそれぞれ満たして前記画素部ソース領域と接続される画素部ソース電極、前記回路部第２ソース領域と接続される回路部第２ソース電極、及び、前記回路部第１ソース領域と接続される回路部第１ソース電極を形成すると同時に、前記第２、第４、第６コンタクトホールをそれぞれ満たして前記画素部ドレイン領域と接続される画素部ドレイン電極、前記回路部第２ドレイン領域と接続される回路部第２ドレイン電極、及び、前記回路部第１ドレイン領域と接続される回路部第１ドレイン電極を形成し、
前記画素部ソース電極を覆う画素部ソース電極パターン及び前記回路部第２、第１ソース電極をそれぞれ覆う回路部第２、第１ソース電極パターンを形成すると同時に、前記画素部ドレイン電極を覆う画素部ドレイン電極パターン及び前記回路部第２、第１ドレイン電極をそれぞれ覆う回路部第２、第１ドレイン電極パターンをさらに形成することを特徴とする請求項１６に記載の液晶表示装置の製造方法。
【請求項１８】
画素部が定義され、該画素部は画素部ＴＦＴ領域とストレージ領域とに区分されている、基板と、
該基板上に形成され、少なくとも前記薄膜トランジスタ領域を覆う第１アクティブ層と、
該第１アクティブ層上に形成されるが、前記ストレージ領域を選択的に覆うストレージ電極と
を備えたことを特徴とする液晶表示装置。
【請求項１９】
前記第１アクティブ層は多結晶シリコン膜であることを特徴とする請求項１８に記載の液晶表示装置。
【請求項２０】
前記第１アクティブ層と前記ストレージ電極との間に絶縁膜が介在することを特徴とする請求項１８に記載の液晶表示装置。
【請求項２１】
前記ストレージ電極はＮ＋シリコン層であることを特徴とする請求項１８に記載の液晶表示装置。
【請求項２２】
前記ストレージ電極は金属膜であることを特徴とする請求項１８に記載の液晶表示装置。
【請求項２３】
前記基板と前記第１アクティブ層との間にバッファ層が介在することを特徴とする請求項１８に記載の液晶表示装置。
【請求項２４】
前記ストレージ電極を有する基板上にそれぞれ形成された画素部ゲート電極及び共通ラインと、
前記画素部ゲート電極の両側下部の前記第１アクティブ層に形成された画素部ソース領域及びドレイン領域と、
これら画素部ソース領域及びドレイン領域を有する基板上に形成された保護膜と、
該保護膜を貫通して前記画素部ソース領域及び前記ドレイン領域をそれぞれ露出させる第１コンタクトホール及び第２コンタクトホールと、
前記保護膜上に設けられ、前記第１コンタクトホールを介して前記画素部ソース領域と接続される画素部ソース電極、及び、前記第２コンタクトホールを介して前記画素部ドレイン領域と接続される画素部ドレイン電極と、
前記画素部ソース電極を覆う画素部ソース電極パターン及び前記画素部ドレイン電極を覆う画素部ドレイン電極パターンと、
をさらに備えたことを特徴とする請求項１８に記載の液晶表示装置。
【請求項２５】
前記ストレージ電極を有する基板と画素部ゲート電極及び共通ラインとの間にゲート絶縁膜が介在することを特徴とする請求項２４に記載の液晶表示装置。
【請求項２６】
前記ゲート絶縁膜はシリコン酸化膜（ＳｉＯ２）であることを特徴とする請求項２５に記載の液晶表示装置。
【請求項２７】
前記第２コンタクトホールは前記画素部ドレイン領域と共に前記ストレージ電極の一部を露出させることを特徴とする請求項２４に記載の液晶表示装置。
【請求項２８】
前記保護膜は、単一のシリコン窒化膜（ＳｉＮｘ）と、順次積層されたシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（ＳｉＮｘ）と、順次積層されたシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮｘ）及びシリコン酸化膜（ＳｉＯ２）との少なくとも１つを利用することを特徴とする請求項２４に記載の液晶表示装置。
【請求項２９】
画素部及び回路部がそれぞれ定義され、前記画素部は画素部ＴＦＴ領域とストレージ領域とに区分されて、前記回路部はｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分された基板と、  該基板上に同一レベルで形成され、少なくとも画素部ＴＦＴ領域を覆う第１アクティブ層、前記ｎチャネルＴＦＴ領域を覆う第２アクティブ層、及び、前記ｐチャネルＴＦＴ領域を覆う第３アクティブ層と、  該第３アクティブ層を有する基板上に形成され、前記ストレージ領域を覆うストレージ電極と、
を備えたことを特徴とする請求項２４に記載の液晶表示装置。
【請求項３０】
前記第１、第２、第３アクティブ層上にそれぞれ形成された画素部ゲート電極及び回路部第２、第１ゲート電極と、  前記画素部ゲート電極の両側下部の第１アクティブ層に形成された画素部ソース領域及びドレイン領域、前記回路部第２ゲート電極の両側下部の第２アクティブ層に形成された回路部第２ソース領域及び第２ドレイン領域、並びに、前記回路部第１ゲート電極の両側下部の第３アクティブ層に形成された回路部第１ソース領域及び第１ドレイン領域と、  これら回路部第１ソース領域及び第１ドレイン領域を有する基板上に形成された保護膜と、  該保護膜を貫通して前記画素部ソース領域及びドレイン領域、前記回路部第２ソース領域及び第２ドレイン領域、並びに、回路部第１ソース領域及び第１ドレイン領域をそれぞれ露出させる第１、第２、第３、第４、第５、及び第６コンタクトホールと、  前記保護膜上に形成され、前記第１、第３、及び第５コンタクトホールを介して前記画素部ソース領域、回路部第２ソース領域、及び、回路部第１ソース領域とそれぞれ接続される画素部ソース電極、回路部第２ソース電極、及び、回路部第１ソース電極、並びに、前記第２、第４、及び第６コンタクトホールを介して前記画素部ドレイン領域、前記回路部第２ソース領域、及び、回路部第１ドレイン領域とそれぞれ接続される画素部ドレイン電極、回路部第２ソース電極、及び、回路部第１ドレイン電極と、  前記画素部ソース電極、前記回路部第２ソース電極、及び、第１ソース電極をそれぞれ覆う画素部ソース電極パターン、回路部第２ソース電極パターン、及び、回路部第１ソース電極パターン、並びに、前記画素部ドレイン電極、前記回路部第２ドレイン電極、及び、前記回路部第１ドレイン電極をそれぞれ覆う画素部ドレイン電極パターン、回路部第２ドレイン電極パターン、及び、回路部第１ドレイン電極パターンと、をさらに備えたことを特徴とする請求項２９に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその製造方法に関し、特に、マスク数を減少させて製造工程を単純化して収率を向上させると同時に開口率を確保して輝度を向上させた液晶表示装置およびその製造方法に関する。
【背景技術】
【０００２】
最近の情報化社会でディスプレイは視覚情報の伝達媒体として重要性がより強調されており、今後主要な位置を占めるためには低消費電力化、薄型化、軽量化、高画質化などの要件を充足させなければならない。現在、フラットパネルディスプレイ（Flat Panel Display；ＦＰＤ）の主力製品である液晶表示装置（Liquid Crystal Display；ＬＣＤ）はディスプレイのこのような各条件を満たし得る性能だけではなく、量産性まで備えたために、これを利用した各種新製品の開発が急速に行われていて、従来のブラウン管（Cathode Ray Tube；ＣＲＴ）を漸進的に代替し得る核心部品産業として定着した。
【０００３】
一般に、液晶表示装置は、マトリクス状で配列された各液晶セルに画像情報によるデータ信号を個別的に供給し、前記各液晶セルの光透過率を調節することによって所望の画像を表示する構成の表示装置である。
【０００４】
前記液晶表示装置に主に使用される駆動方式のアクティブマトリクス（Active Matrix；ＡＭ）方式は非晶質シリコン薄膜トランジスタ（Amorphous Silicon Thin Film Transistor；a−Si ＴＦＴ）をスイッチング素子として使用して画素部の液晶を駆動する方式である。
【０００５】
前記非晶質シリコン薄膜トランジスタ技術は、１９７９年に英国のLeComber氏によって概念が確立されて、１９８６年以降に、３インチ液晶携帯用テレビとして実用化された。近年は、５０インチ以上の大画面薄膜トランジスタ液晶表示装置が開発されている。特に、非晶質シリコン薄膜トランジスタは、低温工程処理が可能なため、低価格の基板を使用できるため、多く利用されている。
【０００６】
しかし、非晶質シリコン薄膜トランジスタの電気的移動度（〜１ｃｍ２/Ｖｓｅｃ）では、１ＭＨｚ以上の高速動作を要求する周辺回路に利用することには限界がある。従って、電界効果移動度（field effect mobility）が非晶質シリコン薄膜トランジスタに比べて大きい多結晶シリコン（Polycrystalline Silicon；poly−Si）薄膜トランジスタを利用して、ガラス基板上に画素部と駆動回路部とを同時に集積する研究が活発に行われている。
【０００７】
多結晶シリコン薄膜トランジスタ技術は、１９８２年に液晶カラーテレビが開発された以後に、カムコーダ（ビデオカメラと録音機が一体になっている装置）などの小型モジュールに適用しており、低い感光度と高い電界効果移動度を有していて駆動回路を基板に直接形成できるという利点がある。
【０００８】
移動度（mobility）が向上させると、それにより、駆動画素数を決定する駆動回路部の動作周波数も向上できるため、表示装置の高精細化が容易になる。また、画素部の信号電圧の充電時間の減少により、伝達信号の歪みが減って、画質向上を期待することができる。
【０００９】
また、多結晶シリコン薄膜トランジスタは、高い駆動電圧（〜２５Ｖ）を有する非晶質シリコン薄膜トランジスタに比べて１０Ｖ未満で駆動が可能であるから、電力消費を減少し得るという利点がある。
【００１０】
以下、図５を参照して、従来の液晶表示装置の構造について詳細に説明する。
【００１１】
図５は、一般的な液晶表示装置の構造を概略的に示す平面図であり、アレイ基板に駆動回路部を集積させた駆動回路一体型液晶表示装置を示している。
【００１２】
図５に示すように、従来の液晶表示装置は、大きく分けて、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層（図示せず）とから構成されている。
【００１３】
アレイ基板１０には、各単位画素がマトリクス状で配列された画像表示領域である画素部３５と、画素部３５の外郭に位置するデータ駆動回路部３１とゲート駆動回路部３２とから構成された駆動回路部３０と、が設けられている。また、図示していないが、アレイ基板１０の画素部３５は、基板１０上に縦横に配列されてその交差により複数の画素領域を定義する複数のゲートラインとデータラインと、これらゲートラインとデータラインとの交差領域に形成されたスイッチング素子である薄膜トランジスタと、各画素領域に形成された画素電極とを有している。
【００１４】
薄膜トランジスタは、画素電極に信号電圧を印加して遮断するスイッチング素子で、電界によって電流の流れを調節する電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）の一種である。
【００１５】
前記アレイ基板１０の駆動回路部３０は前記カラーフィルタ基板５より突出されたアレイ基板１０の画素部３５の外郭に位置するが、前記突出されたアレイ基板１０の一側長弁にデータ駆動回路部３１が位置し、前記突出されたアレイ基板１０の一側短弁にゲート駆動回路部３２が位置する。
【００１６】
この時、データ駆動回路部３１とゲート駆動回路部３２は入力される信号を適切に出力させるために、インバータであるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の薄膜トランジスタを使用する。
【００１７】
参考までに記載するが、ＣＭＯＳは高速信号処理が要求される駆動回路部薄膜トランジスタに使用されるＭＯＳ構造からなる集積回路の一種であり、ｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを全て必要とし、速度と密度の特性はＮＭＯＳとＰＭＯＳの中間形態を示す。
【００１８】
ゲート駆動回路部３２とデータ駆動回路部３１は、それぞれ、ゲートラインとデータラインを介して画素電極に走査信号及びデータ信号を供給するための装置であり、外部信号入力端（図示せず）と接続されていて、該外部信号入力端から入った外部信号を調節して画素電極に出力する役割を果たす。
【００１９】
また、前記カラーフィルタ基板５の画素部には、カラーを実現するためのカラーフィルタ（図示せず）と、前記アレイ基板１０の画素部３５に形成された画素電極の対向電極である共通電極（図示せず）とが形成されている。
【００２０】
このように構成されたカラーフィルタ基板５とアレイ基板１０とは、スペーサ（図示せず）により一定に離隔するようにセルギャップが確保され、画素部３５の外郭に形成されたシールパターン（図示せず）により合着されて、単位液晶表示パネルを成す。この時、カラーフィルタ基板５とアレイ基板１０との合着は、カラーフィルタ基板５又はアレイ基板１０に形成された合着キー（図示せず）を通じて行われる。
【００２１】
前述したように構成される駆動回路一体型液晶表示装置は、多結晶シリコン薄膜トランジスタを利用しているため、素子特性が卓越で画像品質が優秀で、かつ、高精細化が可能で電力の消費が少ないという利点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、駆動回路一体型液晶表示装置は、同一基板上にｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを共に形成しなければならないために、単一タイプのチャネルのみを形成する非晶質シリコン薄膜トランジスタ液晶表示装置に比べて製造工程がより複雑であるという欠点がある。
【００２３】
すなわち、前記薄膜トランジスタを含むアレイ基板の製造には複数回のフォトリソグラフィ工程を必要とする。
【００２４】
該フォトリソグラフィ工程はマスクに描かれたパターンを薄膜が蒸着された基板上に転写させて所望のパターンを形成する一連の工程であり、感光液の塗布、露光、現像工程などの複数の工程からなる。その結果、複数のフォトリソグラフィ工程は収率を落とし、形成された薄膜トランジスタに欠陥が発生する確率を向上させるなど多くの問題点があった。
【００２５】
特に、パターンを形成するために設計されたマスクは非常に高価で、工程に適用されるマスク数が増加すると、液晶表示装置の製造コストがこれに比例して上昇するという問題点があった。
【００２６】
本発明は、かかる問題点を解決するためになされたものであり、マスク数を減少させて製造工程を単純化して収率を向上させると同時に、開口率を確保して輝度を向上し得る液晶表示装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
前記目的を達成するために、本発明による液晶表示装置の製造方法は、画素部が定義されるが、該画素部は画素部ＴＦＴ領域とストレージ領域とに区分される絶縁基板を提供し、該基板の全面に多結晶シリコン膜及びストレージ電極膜を順次形成し、これらストレージ電極膜及び多結晶シリコン膜を選択的にパターニングして前記画素部を覆う画素パターンを形成し、該画素パターンのうち前記画素部ＴＦＴ領域のストレージ電極膜を選択的に除去して前記ストレージ領域にストレージ電極を形成すると同時に、前記画素部ＴＦＴ領域に前記ストレージ電極により露出された多結晶シリコン膜からなる第１アクティブ層が形成されることを特徴とする。
【００２８】
また、前記方法により形成された本発明による液晶表示装置は、画素部が定義されるが、該画素部は画素部ＴＦＴ領域とストレージ領域とに区分される絶縁基板と、該絶縁基板上に形成され、少なくとも前記薄膜トランジスタ領域を覆う第１アクティブ層と、該第１アクティブ層上に形成されるが、前記ストレージ領域を選択的に覆うストレージ電極と、を含むことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、回折露光工程により１つのマスクを利用してアクティブ層及びストレージ電極を形成する。従って、薄膜トランジスタ製造に使用されるマスク数を減らし製造工程及びコストを節減し得るという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照して本発明に係る液晶表示装置およびその製造方法の好ましい実施形態について詳細に説明する。
【００３１】
図１は本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示している。
【００３２】
実際の液晶表示装置においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素領域が存在するが、説明を簡単にするために、図面には１つの画素領域のみを示している。
【００３３】
図１に示すように、第１実施形態のアレイ基板１１０には、該アレイ基板１１０上に縦横に配列されて画素領域を定義するゲートライン１１６とデータライン１１７とが形成されている。また、これらゲートライン１１６とデータライン１１７との交差領域にはスイッチング素子である薄膜トランジスタが形成されており、前記画素領域内には、前記薄膜トランジスタに接続されて、カラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させるための画素電極１１８が形成されている。
【００３４】
薄膜トランジスタは、前記ゲートライン１１６に接続されたゲート電極１２１、前記データライン１１７に接続されたソース電極１２２及び画素電極１１８に接続されたドレイン電極１２３から構成される。また、薄膜トランジスタは、ゲート電極１２１に供給されるゲート電圧によりソース電極１２２とドレイン電極１２３との間に伝導チャネル（conductive channel）を形成するアクティブパターン１２４’を含む。
【００３５】
ここで、本第１実施形態のアクティブパターン１２４’は、多結晶シリコン薄膜からなり、該アクティブパターン１２４’はその一部が画素領域に延長されて共通ライン１０８と共に第１ストレージキャパシタを構成するストレージパターン１２４”に接続されている。すなわち、前記画素領域内には前記ゲートライン１１６と実質的に同一方向に共通ライン１０８が形成されており、該共通ライン１０８は第１絶縁膜（図示せず）を介してその下部のストレージパターン１２４”と重畳して第１ストレージキャパシタを構成する。この時、前記第１実施形態のストレージパターン１２４”は前記アクティブパターン１２４’を構成する多結晶シリコン薄膜に別途のマスク工程によるストレージドーピングを通じて形成される。
【００３６】
前記ソース電極１２２及びドレイン電極１２３は前記第１絶縁膜と第２絶縁膜（図示せず）に形成された第１コンタクトホール１４０ａ及び第２コンタクトホール１４０ｂを介して前記アクティブパターン１２４’のソース領域及びドレイン領域と電気的に接続する。また、前記ソース電極１２２の一部は一方向に延長されて前記データライン１１７の一部を構成し、前記ドレイン電極１２３の一部は画素領域方向に延長されて第３絶縁膜（図示せず）に形成された第３コンタクトホール１４０ｃを介して前記画素電極１１８と電気的に接続する。
【００３７】
この時、前記画素領域に延長されたドレイン電極１２３の一部は前記第２絶縁膜を介してその下部の共通ライン１０８と重畳して第２ストレージキャパシタを構成する。
【００３８】
以下、このように構成された前記アレイ基板の製造工程について図面を参照して詳細に説明する。
【００３９】
図２Ａ〜図２Ｉは、図１に示すアレイ基板のＩＩ−ＩＩ’線による製造工程を順次的に示す断面図であり、ｎチャネルのＴＦＴが形成される画素部のアレイ基板を製造する過程を示している。
【００４０】
図２Ａに示すように、ガラスのような透明な絶縁物質からなる基板１１０上にシリコン薄膜を形成した後、該シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。この時、前記基板１１０には、ｎチャネルＴＦＴ領域とストレージ領域とに区分される画素部、及び、ｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分される回路部（図示せず）がそれぞれ定義されている。その後、前記多結晶シリコン薄膜をフォトリソグラフィ工程（第１マスク工程）を利用してパターニングして、アクティブパターンとストレージパターンを構成する多結晶シリコン薄膜パターン１２４を形成する。この時、前記基板１１０と前記多結晶シリコン薄膜パターン１２４の間にはバッファ層１１１を介在させてもよい。
【００４１】
図２Ｂに示すように、前記多結晶シリコン薄膜パターン１２４の一部をフォトレジストで覆った後、ドーピングを進行して、フォトレジストで覆われていない部分の多結晶シリコン薄膜パターン１２４からストレージパターン１２４”を形成する。ここで、フォトレジストで覆われている前記多結晶シリコン薄膜パターン１２４の残りの一部分は、アクティブパターン１２４’を形成する。このように、ここで、また一つのフォトリソグラフィ工程（第２マスク工程）が必要となる。
【００４２】
次に、図２Ｃに示すように、前記基板１１０の全面に、順に、第１絶縁膜１１５ａと第１導電膜を形成した後、フォトリソグラフィ工程（第３マスク工程）を利用して、前記第１導電膜を選択的にパターニングすることにより、前記アクティブパターン１２４’上に前記第１導電膜からなるゲート電極１２１を形成すると同時に、前記ストレージパターン１２４”上に前記第１導電膜からなる共通ライン１０８を形成する。前記第１導電膜としては、前記ゲート電極１２１と共通ライン１０８を構成するために、例えば、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などのような低抵抗の不透明導電性物質を用いる。この時、前記共通ライン１０８は、画素領域内で前記第１絶縁膜１１５ａを介して、その下部のストレージパターン１２４”と重畳して第１ストレージキャパシタを構成する。
【００４３】
次に、図２Ｄに示すように、ゲート電極１２１と共通ライン１０８を有する基板１１０上に第１感光膜パターン１７０を形成する。該第１感光膜パターン１７０は、アレイ基板の画素部の全面と回路部のｎチャネルＴＦＴ領域を覆って、回路部のｐチャネルＴＦＴ領域を露出するようにパターニングされる（前記回路部は図示せず）。前記第１感光膜パターン１７０をマスクとして前記回路部のｐチャネルＴＦＴ領域に高濃度のｐ＋イオンを注入してｐ＋ソース領域とドレイン領域（図示せず）を形成する（第４マスク工程）。
【００４４】
次に、図２Ｅに示すように、第１感光膜パターン１７０の一部を除去することにより、前記ｐ＋ソース領域とドレイン領域を有する基板１１０上に第２感光膜パターン１７０’を形成する。該第２感光膜パターン１７０’は前記回路部のｐチャネルＴＦＴ領域と前記画素部／回路部のｎチャネルＴＦＴ領域の一部及びストレージ領域を覆うようにパターニングされたものである。前記第２感光膜パターン１７０’をマスクとして、前記画素部のアクティブパターン１２４’に高濃度のｎ＋イオンを注入する。その結果、前記画素部アクティブ層１２４’にｎ＋のソース領域１２４ａとドレイン領域１２４ｂが形成される（第５マスク工程）。
【００４５】
図２Ｆに示すように、前記第２感光膜パターン１７０’を除去する。次いで、該第２感光膜パターン１７０’が除去された基板１１０の全面に、低濃度のｎ−イオンを注入してＬＤＤ（Lightly Doped Drain）領域１２４ｌを形成する。なお、図２Ｆにおいて、符号１２４ｃは、前記ｎ＋のソース領域１２４ａとドレイン領域１２４ｂの間に伝導チャネルを形成するチャネル領域を示す。具体的に説明すると、ＬＤＤ領域１２４ｌは、ソース領域１２４ａとチャネル領域１２４ｃとの間、及び、ドレイン領域１２４ｂとチャネル領域１２４ｃとの間に形成される。一方、図に示していないが、前記画素部のｎチャネルＴＦＴ領域にＬＤＤ領域１２４ｌを形成する間、前記回路部のｎチャネルＴＦＴ領域にもｎ−イオンが注入されてＬＤＤ領域が形成される。
【００４６】
次いで、図２Ｆに示すように、前記ＬＤＤ領域１２４ｌを有する基板の全面に第２絶縁膜１１５ｂを蒸着した後、フォトリソグラフィ工程（第６マスク工程）を利用して前記第１絶縁膜１１５ａと第２絶縁膜１１５ｂの一部領域を除去して、前記ソース領域１２４ａの一部を露出させる第１コンタクトホール１４０ａと前記ドレイン領域１２４ｂの一部を露出させる第２コンタクトホール１４０ｂを形成する。
【００４７】
図２Ｇに示すように、前記基板１１０の全面に第３導電膜を形成した後、フォトリソグラフィ工程（第７マスク工程）を利用して、該第３導電膜をパターニングすることで、前記第１コンタクトホール１４０ａを介して前記ソース領域１２４ａと電気的に接続するソース電極１２２を形成するとともに、前記第２コンタクトホール１４０ｂを介して前記ドレイン領域１２４ｂと電気的に接続するドレイン電極１２３を形成する。この時、前記ソース電極１２２の一部は一方向に延長されてデータライン１１７を形成し、前記ドレイン電極１２３の一部は画素領域に延長されて前記第２絶縁膜１１５ｂを介してその下部の共通ライン１０８と重畳して第２ストレージキャパシタを構成する。
【００４８】
図２Ｈに示すように、前記基板１１０の全面に第３絶縁膜１１５ｃを蒸着した後、フォトリソグラフィ工程（第８マスク工程）を利用して、該第３絶縁膜１１５ｃをパターニングすることで、前記ドレイン電極１２３の一部を露出させる第３コンタクトホール１４０ｃを形成する。
【００４９】
図２Ｉに示すように、前記第３絶縁膜１１５ｃが形成された基板１１０の全面に、第４導電膜を形成した後、フォトリソグラフィ工程（第９マスク工程）を利用して該第４導電膜をパターニングすることで、前記第３コンタクトホール１４０ｃを介して前記ドレイン電極１２３と電気的に接続する画素電極１１８を形成する。前記第４導電膜は、画素電極１１８を構成するためにインジウムスズ酸化物（Indium Tin Oxide；ＩＴＯ）又はインジウム亜鉛酸化物（Indium Zinc Oxide；ＩＺＯ）などのように透過率に優れた透明導電物質を使用することができる。
【００５０】
前述したように、本発明による第１実施形態においては、多結晶シリコン薄膜にアクティブ層とストレージ電極を形成して、別個のマスク工程により、前記ストレージパターンにストレージドーピングを進行することによって、のべ９回のマスク工程により、画素部と回路部のＴＦＴを形成することができる。
【００５１】
図３は本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【００５２】
図３に示すように、絶縁基板（以下、基板とする。）２０１には縦横に画素領域を定義するゲートライン２５０とデータライン２４０が形成されている。この時、前記絶縁基板２０１は、アレイ基板に該当する。前記ゲートライン２５０とデータライン２４０との交差領域にはスイッチング素子であるＴＦＴが形成されている。前記画素領域内には、前記ＴＦＴに接続されて、カラーフィルタ基板（図示せず）の共通電極（図示せず）と共に液晶（図示せず）を駆動させるための画素電極である画素部ドレイン電極パターン２２５Ｐ２が形成されている。
【００５３】
前記ＴＦＴは、ゲートライン２５０に接続された画素部ゲート電極２１３Ｐ２、データライン２４０に接続された画素部ソース電極２２３Ｓ１、及び、画素部ドレイン電極２２３Ｄ１から構成される。また、前記ＴＦＴは、前記画素部ゲート電極２１３Ｐ２に供給されるゲート電圧により画素部ソース電極２２３Ｓ１及び画素部ドレイン電極２２３Ｄ１の間に伝導チャネルを形成する第１アクティブ層２０５Ｐ１を含む。該第１アクティブ層２０５Ｐ１は、画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄに区分される。前記第１アクティブ層２０５Ｐ１は一部が画素領域方向に延長され、該画素領域方向に延長された前記第１アクティブ層２０５Ｐ１の上部にはストレージ電極２０９Ｐが形成されている。該ストレージ電極２０９Ｐはｎ＋シリコン層又は金属膜でパターニングすることができる。なお、前記第１アクティブ層２０５Ｐ１と前記ストレージ電極２０９Ｐとの間に、絶縁膜（図示せず）を介在させてもよい。
【００５４】
前記画素領域内には前記ゲートライン２５０と実質的に同一方向に共通ライン２１３Ｐ３が形成されている。該共通ライン２１３Ｐ３はゲート絶縁膜（図示せず）を介して前記ストレージ電極２０９Ｐと重畳してストレージキャパシタを構成する。前記共通ライン２１３Ｐ３は前記画素部ゲート電極２１３Ｐ２と同一膜でパターニングすることができる。前記アクティブパターン２０５Ｐ１と前記ストレージ電極２０９Ｐの間に絶縁膜が介在する場合、該絶縁膜は第１ゲート絶縁膜に該当することができ、該ゲート絶縁膜は第２ゲート絶縁膜に該当する。
【００５５】
前記共通ライン２１３Ｐ３を有する基板２０１を覆うように保護膜（図示せず）が配置される。該保護膜及びゲート絶縁膜には前記第１アクティブ層２０５Ｐ１の画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄをそれぞれ露出する第１コンタクトホール２２１Ｈ１及び第２コンタクトホール２２１Ｈ２が形成される。前記画素部ソース電極２２３Ｓ１及び画素部ドレイン電極２２３Ｄ１は前記第１コンタクトホール２２１Ｈ１及び第２コンタクトホール２２１Ｈ２を介してそれぞれ前記第１アクティブ層２０５Ｐ１の画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄと電気的に接続される。
【００５６】
前記画素部ドレイン電極パターン２２５Ｐ２は前記画素部ドレイン電極２２３Ｄ１を覆って、一部が画素領域方向に延長されるように配置される。前記画素部ドレイン電極パターン２２５Ｐ２は画素電極に該当することができる。また、前記画素部ソース電極２２３Ｓ１上には画素部ソース電極パターン２２５Ｐ１が形成される。前記画素部ドレイン電極パターン２２５Ｐ２及び前記画素部ソース電極パターン２２５Ｐ１は同一膜でパターニングすることができる。
【００５７】
図４Ａ〜図４Ｇは図３のＩＩＩ−ＩＩＩ’線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【００５８】
図４Ａに示すように、絶縁基板２０１を提供する。該絶縁基板２０１にはｎチャネル（又はｐチャネル）ＴＦＴ領域とストレージ領域とに区分される画素部及びｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域とに区分される回路部がそれぞれ定義されている。すなわち、前記画素部はｎチャネルＴＦＴ又はｐチャネルＴＦＴが全て形成可能で、前記回路部はｎチャネルＴＦＴとｐチャネルＴＦＴが全て形成されてＣＭＯＳ形態を成す。前記絶縁基板２０１はアレイ基板であり得る。該絶縁基板２０１はガラスなどの透明な基板であり得る。該絶縁基板２０１上に、バッファ層２０３、多結晶シリコン膜２０５、絶縁膜２０７、ストレージ電極膜２０９を、順次、形成する。前記絶縁膜２０７はゲート絶縁膜であり得る。該絶縁膜２０７はシリコン酸化膜（ＳｉＯ２）であり得る。該絶縁膜２０７は省略することができる。前記ストレージ電極膜２０９はｎ＋シリコン層又は金属膜であり得る。
【００５９】
図４Ｂに示すように、スリット又はハーフトーンマスク（図示せず）を利用して前記ストレージ電極膜を有した基板上に第１感光膜パターン２３０を形成する。該第１感光膜パターン２３０は、回路部のｎチャネルＴＦＴ領域、回路部のｐチャネルＴＦＴ領域、及び、画素部のｎチャネルＴＦＴ領域において、前記画素部のストレージ領域よりも、相対的に薄く形成される。前記第１感光膜パターン２３０を利用して、前記ストレージ電極膜、絶縁膜及び多結晶シリコン膜を選択的に１次エッチングして前記画素部を覆う画素パターン２１０Ｐ１、及び、回路部のｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域をそれぞれ覆う第１及び第２回路パターン２１０Ｐ２、２１０Ｐ３を形成する。前記ストレージ電極膜、絶縁膜及び多結晶シリコン膜は同時にエッチングすることができる。該エッチング工程は乾式で進行するか、又は、湿式と乾式とを混用して進行することができる。
【００６０】
図４Ｃに示すように、前記第１感光膜パターン２３０をアッシングする。該アッシングされた後に残留された第１感光膜パターン２３０Ｐは相対的に厚さが薄い回路部のｎチャネルＴＦＴ領域とｐチャネルＴＦＴ領域、及び、前記画素部のＴＦＴ領域が全て除去され、画素部のストレージ領域にのみ選択的に残留される。次いで、前記残留された第１感光膜パターン２３０Ｐにより露出された前記画素パターン２１０Ｐ１及び第１、第２回路パターン２１０Ｐ２、２１０Ｐ３からストレージ電極膜及び絶縁膜を選択的に除去する。その結果、前記画素部のストレージ領域には残留されたストレージ電極膜からなるストレージ電極２０９Ｐが形成される。この時、前記画素部のｎチャネルＴＦＴ領域、前記回路部のｎチャネルＴＦＴ領域、及び、前記回路部のｐチャネルＴＦＴ領域には、多結晶シリコン膜からなるそれぞれの第１、第２及び第３アクティブ層２０５Ｐ１、２０５Ｐ２、２０５Ｐ３が形成される。
【００６１】
図４Ｄに示すように、前記残留された第１感光膜パターン２３０Ｐを除去する。前記第１、第２及び第３アクティブ層２０５Ｐ１、２０５Ｐ２、２０５Ｐ３を有する絶縁基板２０１上にゲート絶縁膜２１１、第１金属膜２１３及び第２感光膜パターン２３３を、順次、形成する。一方、図４Ａのように、前記絶縁膜２０７が、多結晶シリコン膜２０５とストレージ電極膜２０９の間に介在する場合、前記絶縁膜２０７は第１ゲート絶縁膜に該当し、前記ゲート絶縁膜２１１は第２ゲート絶縁膜に該当することができる。このように、ゲート絶縁膜が前記第１ゲート絶縁膜と第２ゲート絶縁膜の２重構造を成す場合、該２重構造を有するゲート絶縁膜の総厚さ（のべ厚さ）は前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を合わせた値に該当する。従って、本発明による前記２重構造を有するゲート絶縁膜は前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の厚さを適切に調節することによって従来と同一の厚さで形成する。
【００６２】
一方、前記第２感光膜パターン２３３は前記画素部の全体、前記回路部のｎチャネルＴＦＴ領域の全体、及び、ｐチャネルＴＦＴ領域のｐチャネルゲート電極が形成される部位を選択的に覆うようにパターニングされる。すなわち、前記第２感光膜パターン２３３は前記回路部ｐチャネルＴＦＴ領域でソース/ドレイン領域が形成される部位のみを選択的に露出するようにパターニングされる。
【００６３】
次いで、前記第２感光膜パターン２３３を利用して前記第１金属膜をエッチングして前記回路部のｐチャネルＴＦＴ領域に回路部第１ゲート電極２１３Ｐ１を形成する。この時、画素部の全体及び回路部ｎチャネルＴＦＴ領域は前記第２感光膜パターン２３３によりマスキングされた状態であるから、前記第１金属膜がパターニングされることなくそのまま残留される。次いで、前記第２感光膜パターン２３３を利用して前記回路部第１ゲート電極２１３Ｐ１を有する基板にｐ＋ドーピングを実施する。その結果、前記第３アクティブ層２０５Ｐ３には回路部第１ソース/ドレイン領域２０５Ｐ３Ｓ、２０５Ｐ３Ｄが形成される。
【００６４】
図４Ｅに示すように、前記第２感光膜パターン２３３を除去する。前記回路部第１ゲート電極２１３Ｐ１を有する絶縁基板２０１の全面に、第３感光膜パターン２３５を形成する。該第３感光膜パターン２３５は、前記画素部にそれぞれの画素部ゲート電極及び共通ラインが形成される部位、前記回路部のｎチャネルＴＦＴ領域に回路部第２ゲート電極が形成される部位、そして、前記ｐチャネルＴＦＴ領域の全体を覆うようにパターニングされる。
【００６５】
図４Ｆに示すように、前記第３感光膜パターン２３５を利用して、前記残留された第１金属膜をエッチングして前記画素部に画素部ゲート電極２１３Ｐ２及び共通ライン２１３Ｐ３を形成すると同時に、前記回路部のｎ型ＴＦＴ領域に回路部第２ゲート電極２１３Ｐ４を形成する。前記残留された第１金属膜エッチング工程はウェットエッチングで進行することができる。その結果、前記画素部ゲート電極２１３Ｐ２、共通ライン２１３Ｐ３及び回路部第２ゲート電極２１３Ｐ４は、側面に過度エッチングされることができる。次いで、前記第３感光膜パターン２３５を有する絶縁基板にｎ＋イオンドーピングを実施する。その結果、前記画素部のｎチャネルＴＦＴ領域に画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄが形成され、前記回路部のｎチャネルＴＦＴ領域に回路部第２ソース領域２０５Ｐ２Ｓ及び回路部第２ドレイン領域２０５Ｐ２Ｄが形成される。すなわち、前記画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄは前記画素部ゲート電極２１３Ｐ２両側下部の第１アクティブ層２０５Ｐ１に形成される。また、前記回路部第２ソース領域２０５Ｐ２Ｓ及び回路部第２ドレイン領域２０５Ｐ２Ｄは前記回路部第２ゲート電極２１３Ｐ４両側下部の第２アクティブ層２０５Ｐ２に形成される。
【００６６】
以後、前記第３感光膜パターン２３５を除去する。次いで、前記画素部ゲート電極２１３Ｐ２及び回路部第２ゲート電極２１３Ｐ４をマスクにして、絶縁基板２０１の全面にＬＤＤドーピング（ｎ−）を実施する。その結果、前記画素部のｎチャネルＴＦＴ領域には第１ＬＤＤ領域２０５Ｐ１Ｌが形成され、前記回路部のｎチャネルＴＦＴ領域には第２ＬＤＤ領域２０５Ｐ２Ｌが形成される。これら第１、第２ＬＤＤ領域２０５Ｐ１Ｌ，２０５Ｐ２Ｌは湿式ＣＤバイアスだけ形成され、別途のマスクがない状態で基板の全体にドーピング処理して得ることができる。前記第３感光膜パターンを除去する。
【００６７】
図４Ｇに示すように、前記第１、第２ＬＤＤ領域２０５Ｐ１Ｌ，２０５Ｐ２Ｌを有する絶縁基板２０１上に保護膜２２１を形成する。該保護膜２２１は順次積層されたシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（ＳｉＮｘ）を利用することができる。この時、前記保護膜２２１は、（１）前記シリコン酸化膜を蒸着して活性化熱処理した後、前記シリコン窒化膜を蒸着して水素化熱処理を実施するか、又は、（２）前記シリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（ＳｉＮｘ）を順次形成してからこれら膜を熱処理して形成する。ここで、（２）の方法で保護膜２２１を形成する場合、１回の熱処理を通じて前記シリコン酸化膜（ＳｉＯ２）の活性化及びシリコン窒化膜（ＳｉＮｘ）の水素化を同時に進行することができる。
【００６８】
一方、前記保護膜２２１に単一のシリコン窒化膜（ＳｉＮｘ）を利用することができる。このように、本発明においては、前記保護膜２２１としてシリコン窒化膜（ＳｉＮｘ）を含む構造を採択する。この時、該シリコン窒化膜（ＳｉＮｘ）は水素化に寄与し得る水素ソースの役割を果たす。
【００６９】
しかし、前述したように、前記保護膜にシリコン酸化膜（ＳｉＯ２）／シリコン窒化膜（ＳｉＮｘ）構造又は単一のシリコン窒化膜（ＳｉＮｘ）構造を採択する場合、シリコン窒化膜（ＳｉＮｘ）は誘電常数が６．５〜７．０であり、誘電常数が３．９であるシリコン酸化膜（ＳｉＯ２）と比較して同一積層の厚さに対して単位面積当たりキャパシタンスが大きい。従って、前記保護膜の上部及び下部にそれぞれ配列されたゲートラインとデータラインの間に電気的影響が大きくなり、信号ディレイ（信号遅延）が増加する。これで、高速動作や高解像度の実現観点で問題となる。
【００７０】
このような問題を補完するために、前記保護膜２２１として、前記シリコン窒化膜（ＳｉＮｘ）上に誘電常数が低いシリコン酸化膜（ＳｉＯ２）を積層したシリコン酸化膜（ＳｉＯ２）／シリコン窒化膜（ＳｉＮｘ）／シリコン酸化膜（ＳｉＯ２）の３重構造を採択することができる。このように、前記保護膜２２１として、シリコン酸化膜（ＳｉＯ２）／シリコン窒化膜（ＳｉＮｘ）／シリコン酸化膜（ＳｉＯ２）の３重構造を採択する場合、シリコン酸化膜（ＳｉＯ２）／シリコン窒化膜（ＳｉＮｘ）構造又はシリコン窒化膜（ＳｉＮｘ）構造と比較して同一積層の厚さに対して単位面積当たりキャパシタンスを小さくすることができる。これで、ゲートラインとデータラインの間に電気的影響が減少してディレイ要素（遅延要素）を減らすことができる。その結果、高速動作や高解像度を実現することができる。
【００７１】
次いで、別途のマスク（図示せず）を利用して、前記保護膜及びゲート絶縁膜をエッチングして第１、第２、第３、第４、第５及び第６コンタクトホール２２１Ｈ１、２２１Ｈ２、２２１Ｈ３、２２１Ｈ４、２２１Ｈ５、２２１Ｈ６を形成する。前記第１コンタクトホール２２１Ｈ１と第２コンタクトホール２２１Ｈ２は、前記画素部ソース領域２０５Ｐ１Ｓ及び画素部ドレイン領域２０５Ｐ１Ｄを露出する。ここで、前記第２コンタクトホール２２１Ｈ２は、前記画素部ドレイン領域２０５Ｐ１Ｄだけではなく、前記ストレージ電極２０９Ｐの一部も共に露出するようにパターニングされる。前記第３コンタクトホール２２１Ｈ３及び第４コンタクトホール２２１Ｈ４は、前記回路部第２ソース領域２０５Ｐ２Ｓ及び回路部第２ドレイン領域２０５Ｐ２Ｄを露出する。前記第５コンタクトホール２２１Ｈ５及び第６コンタクトホール２２１Ｈ６は、前記回路部第１ソース領域２０５Ｐ３Ｓ及び回路部第１ドレイン領域２０５Ｐ３Ｄを露出する。
【００７２】
次いで、前記各コンタクトホール２２１Ｈ１〜２２１Ｈ６を有した絶縁基板２０１上に第２金属膜を形成する。該第２金属膜をパターニングして、画素部ｎチャネルＴＦＴ領域に前記第１コンタクトホール２２１Ｈ１及び第２コンタクトホール２２１Ｈ２を覆う画素部ソース電極２２３Ｓ１及び画素部ドレイン電極２２３Ｄ１を形成する。これら画素部ソース電極２２３Ｓ１及び画素部ドレイン電極２２３Ｄ１が形成される間、前記回路部のｎチャネルＴＦＴ領域にも、第３コンタクトホール２２１Ｈ３及び第４コンタクトホール２２１Ｈ４を覆う回路部第２ソース電極２２３Ｓ３及び回路部第２ドレイン電極２２３Ｄ３が形成される。また、前記回路部ｐチャネルＴＦＴ領域にも、前記第５コンタクトホール２２１Ｈ５及び第６コンタクトホール２２１Ｈ６を覆う回路部第１ソース電極２２３Ｓ２及び回路部第１ドレイン電極２２３Ｓ２が形成される。
【００７３】
次いで、前記各ソース電極２２３Ｓ１、２２３Ｓ２、２２３Ｓ３及び各ドレイン電極２２３Ｄ１、２２３Ｄ２、２２３Ｄ３を有する絶縁基板２０１上に透明導電膜を形成する。該透明導電膜をパターニングして前記画素部ソース電極２２３Ｓ１を覆う画素部ソース電極パターン２２５Ｐ１及び画素部ドレイン電極２２３Ｄ１を覆う画素部ドレイン電極パターン２２５Ｐ２を形成する。ここで、該画素部ドレイン電極パターン２２５Ｐ２は、図３に示すように、前記画素部ドレイン電極２２３Ｄ１を覆うが、画素領域方向に延長されるようにパターニングされる。前記画素部ドレイン電極パターン２２５Ｐ２は画素電極であり得る。これと同時に、前記回路部のｐチャネルＴＦＴ領域及びｎチャネルＴＦＴ領域にも回路部第１、第２ソース電極２２３Ｓ２、２２３Ｓ３を覆う回路部第１、第２ソース電極パターン２２５Ｐ５、２２５Ｐ３が形成され、前記回路部第１、第２ドレイン電極２２３Ｄ２、２２３Ｄ３を覆う回路部第１、第２ドレイン電極パターン２２５Ｐ６、２２５Ｐ４が形成される。
【００７４】
前述したように、本発明の第２実施形態においては、回折露光を通じてアクティブ層及びストレージ電極を形成して（第１マスク工程）、回路部ｐチャネルＴＦＴ領域に回路部第２ゲート電極形成（第２マスク工程）、画素部に画素部ゲート電極及び共通ライン形成（第３マスク工程）、保護膜にコンタクトホール形成工程（第４マスク工程）、ソース電極及びドレイン電極形成（第５マスク工程）、及び、ソース電極パターン及びドレイン電極パターン形成（第６マスク工程）を進行する。従って、このような工程を経て高開口率６マスクＣＭＯＳ構造を実現することができる。
【００７５】
以上のように、本発明によれば、回折露光工程により１つのマスクを利用してアクティブ層及びストレージ電極を形成する。従って、薄膜トランジスタ製造に使用されるマスク数を減らし製造工程及びコストを削減できるという効果がある。本発明においては、アクティブパターンの上部に絶縁膜を介在させストレージ電極を形成することによって前記アクティブパターンが損傷されることを防止して薄膜トランジスタの電気的特性が向上するという効果がある。また、開口率の向上により輝度が増加する効果を期待できるという効果がある。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図２Ａ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｂ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｃ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｄ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｅ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｆ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｇ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｈ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図２Ｉ】図１に示すアレイ基板のＩＩ−ＩＩ'線による製造工程を順次に示す断面図である。
【図３】本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図４Ａ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｂ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｃ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｄ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｅ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｆ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図４Ｇ】図３のＩＩＩ−ＩＩＩ'線の切断面を示すものであり、本発明の第２実施形態による液晶表示装置の製造方法を説明するための工程別断面図である。
【図５】一般的な駆動回路一体型液晶表示装置の構造を概略的に示す平面図である。
【符号の説明】
【００７７】
１１０  アレイ基板、１１６  ゲートライン、１１７  データライン、１１８  画素電極、１２１  ゲート電極、１２２  ソース電極、１２３  ドレイン電極、１２４’  アクティブパターン。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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