(57)【要約】【課題】  比較的簡易な回路構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型ＡＤ変換器及び半導体装置を提供する。【解決手段】  入力信号とフィードバック信号の差分を算出する第１演算回路１１と、第１演算回路からの出力信号を積分するフィルタ回路２０と、フィルタ回路からの出力信号を量子化する第１量子化回路４１と、第１量子化回路４１の出力信号をアナログ変換して生成したフィードバック信号を第１演算回路１１に出力するＤＡ変換回路（ＤＡＣ）５０と、を備えて構成されるΔΣ型ＡＤ変換器１であって、第１量子化回路４１の出力信号に基づいて、制御信号を生成するデジタル処理部６０と、フィルタ回路２０と第１量子化回路４１の間に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路２０の出力信号を増幅し、第１量子化回路４１に出力する１または複数の可変ゲイン回路７０を備える。【選択図】        図１
2008172412.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、
前記第１量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、
前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅し、前記第１量子化回路に出力する１または複数の可変ゲイン回路と、を備えることを特徴とするΔΣ型ＡＤ変換器。
【請求項２】
前記入力信号を量子化する第２量子化回路と、
前記第１量子化回路の出力信号と前記第２量子化回路の出力信号の差を算出する第２演算回路と、を備え、
前記デジタル処理部は、前記第２演算回路からの出力信号に基づいて、前記制御信号を生成することを特徴とする請求項１に記載のΔΣ型ＡＤ変換器。
【請求項３】
前記第２量子化回路の動作周波数は、前記第１量子化回路の動作周波数と異なることを特徴とする請求項２に記載のΔΣ型ＡＤ変換器。
【請求項４】
前記可変ゲイン回路と前記第１量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第１量子化回路に出力する第３演算回路を備えることを特徴とする請求項１に記載のΔΣ型ＡＤ変換器。
【請求項５】
入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、
量子化された信号から制御信号を生成するデジタル処理部と、
前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅する１または複数の可変ゲイン回路と、
前記可変ゲイン回路の出力信号を量子化する第３量子化回路と、
前記可変ゲイン回路と前記第１量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第１量子化回路に出力する第３演算回路と、を備え、
前記デジタル処理部は、前記第３量子化回路からの出力信号に基づいて、前記制御信号を生成することを特徴とするΔΣ型ＡＤ変換器。
【請求項６】
前記第３量子化回路の動作周波数は、前記第１量子化回路の動作周波数と異なることを特徴とする請求項５に記載のΔΣ型ＡＤ変換器。
【請求項７】
前記フィルタ回路は、複数の積分回路を直列に接続して構成され、
前記可変ゲイン回路は、前記積分回路夫々に対応して設けられた可変容量と、前記可変容量夫々に対し、前記可変容量の入力端に、前記積分回路の出力端と接地電位の間で接続を切り替える第１スイッチ群と、前記可変容量の出力端に、前記第１量子化回路の入力端と接地電位の間で接続を切り替える第２スイッチ群と、を備えて構成されることを特徴とする請求項１〜６の何れか１項に記載のΔΣ型ＡＤ変換器。
【請求項８】
前記可変ゲイン回路は、前記第２スイッチ群夫々と前記第１量子化回路の間にアンプ回路を備えて構成されることを特徴とする請求項７に記載のΔΣ型ＡＤ変換器。
【請求項９】
前記可変ゲイン回路は、前記アンプ回路の入力端と出力端を接続する可変容量を備えて構成されることを特徴とする請求項８に記載のΔΣ型ＡＤ変換器。
【請求項１０】
入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、
前記第１量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、
前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて、前記第１量子化回路において量子化する信号を評価するための閾値電圧を設定する閾値電圧設定回路と、を備えることを特徴とするΔΣ型ＡＤ変換器。
【請求項１１】
前記デジタル処理部は、前記デジタル処理部に入力された信号に基づいて頻度情報を取得し、取得した前記頻度情報に基づいてノイズ伝達特性を評価して前記制御信号を生成することを特徴とする請求項１〜１０の何れか１項に記載のΔΣ型ＡＤ変換器。
【請求項１２】
前記デジタル処理部は、前記頻度情報として、前記デジタル処理部に入力された信号の標準偏差または分散を取得することを特徴とする請求項１１に記載のΔΣ型ＡＤ変換器。
【請求項１３】
請求項１〜１２の何れか１項に記載のΔΣ型ＡＤ変換器を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器に関する。
【背景技術】
【０００２】
ΔΣ型ＡＤ変換器は、逐次比較型ＡＤ変換器や積分型ＡＤ変換器等に比べ、高精度なアナログデジタル変換を実現できるため、オーディオ用ＡＤ変換器や無線レシーバ用ＡＤ変換器として利用されている。
【０００３】
従来の基本的なΔΣ型ＡＤ変換器について、図２０を基に説明する。ここで、図２０は、従来のΔΣ型ＡＤ変換器の概略構成を示すブロック図である。従来のΔΣ型ＡＤ変換器１１００は、図２０に示すように、アナログ信号の入力信号ＩＮと後述するＤＡＣ（ＤＡ変換回路）１１４０からのフィードバック信号の差分信号を出力する演算回路１１１０、演算回路１１１０からの差分信号を積分するフィルタ回路１１２０、フィルタ回路１１２０の出力信号を量子化によりデジタル変換して出力信号ＯＵＴを出力する量子化回路１１３０、及び、量子化回路１１３０から出力された出力信号ＯＵＴをアナログ変換して演算回路１１１０にフィードバック信号を出力するＤＡＣ１１４０を備えて構成されている。
【０００４】
ここで、図２１は、２次のΔΣ型ＡＤ変換器の線形モデルを示している。ΔΣ型ＡＤ変換器１２００は、図２１に示すように、アナログ信号の入力信号ＩＮと後述するＤＡＣ１２４０からのフィードバック信号の差分信号を出力する演算回路１２１０、演算回路１２１０からの差分信号を積分するフィルタ回路１２２０、フィルタ回路１２２０の複数の出力信号を加算する演算回路１２５０、演算回路１２５０の出力信号を量子化によりデジタル変換して出力信号ＯＵＴを出力する量子化回路１２３０、及び、量子化回路１２３０から出力された出力信号ＯＵＴをアナログ変換して演算回路１２１０にフィードバック信号を出力するＤＡＣ１２４０を備えて構成されている。フィルタ回路１２２０は、２つの積分回路１２２１、１２２２、積分回路１２２１の出力を増幅する増幅率ａ（ゲイン）の増幅回路１２２３、及び、積分回路１２２２の出力を増幅する増幅率ｂの増幅回路１２２４を備えて構成されている。演算回路１２５０は、増幅回路１２２３によって増幅された積分回路１２２１の出力信号と、増幅回路１２２４によって増幅された積分回路１２２２の出力信号を加算して、量子化回路１２３０に出力する。
【０００５】
続いて、図２１に示すΔΣ型ＡＤ変換器１２００の動作原理について簡単に説明する。図２１において、フィルタ回路１２２０の積分回路１２２１の出力信号Ｘ１、積分回路１２２２の出力信号Ｘ２は、数１で表される。
【０００６】
［数１］
Ｘ１＝Ｚ−１／（１−Ｚ−１）×（ＩＮ−ＯＵＴ）
Ｘ２＝｛Ｚ−１／（１−Ｚ−１）｝×｛Ｚ−１／（１−Ｚ−１）｝×（ＩＮ−ＯＵＴ）
【０００７】
更に、量子化回路１２３０における量子化エラー（雑音）の指標をＥとすると、ΔΣ型ＡＤ変換器１２００の出力信号ＯＵＴは、数２で表される。
【０００８】
［数２］
ＯＵＴ＝ａ×Ｘ１＋ｂ×Ｘ２＋Ｅ
【０００９】
数１及び数２をまとめると、ΔΣ型ＡＤ変換器１２００の出力信号ＯＵＴは次の数３で表される。
【００１０】
［数３］
ＯＵＴ
＝〔｛（−ａ＋ｂ）Ｚ−２＋ａＺ−１｝
／｛（−ａ＋ｂ＋１）Ｚ−２＋（ａ−２）Ｚ−１＋１｝〕×ＩＮ
＋〔（１−Ｚ−１）２／｛（−ａ＋ｂ＋１）Ｚ−２＋（ａ−２）Ｚ−１＋１｝〕×Ｅ
【００１１】
ここで、[ａ，ｂ]=[２，１]とすると、ΔΣ型ＡＤ変換器１２００の出力信号ＯＵＴは次の数４で表される。
【００１２】
［数４］
ＯＵＴ＝（２−Ｚ−１）Ｚ−１×ＩＮ＋（１−Ｚ−１）２×Ｅ
【００１３】
数４に示すように、入力信号ＩＮの伝達関数（信号伝達関数）は、信号帯域内（低い周波数帯、Ｚ−１はほぼ１となる）でほぼ１になる。量子化エラーＥの伝達関数（ノイズ伝達関数）は、ハイパス特性（低周波数帯で０に近く、周波数が高くなると大きくなる）となる。従って、図２１に示すΔΣ型ＡＤ変換器１２００は、信号帯域内では、出力信号ＯＵＴは入力信号ＩＮとほぼ等しくなり、量子化エラーＥの指標は小さくなるといえる。このように、信号帯域内の信号雑音比を改善するために、量子化エラーをフィルタリングすることをノイズシェーピングという。
【００１４】
このようなΔΣ型ＡＤ変換器には、広いダイナミックレンジを実現するために、ＤＡＣを、入力信号のレベルが低い場合に相対的にレベルの小さいフィードバック信号を出力し、入力信号のレベルが高い場合に相対的にレベルの大きいフィードバック信号を出力するように構成することで、ΔΣ型ＡＤ変換器が正常に動作可能な入力信号のレベルの範囲をレベルが高い方にシフトさせた適応型のΔΣ型ＡＤ変換器がある。更に、適応型のΔΣ型ＡＤ変換器として、例えば、可変容量を用いてＤＡＣ（ＤＡ変換回路）を構成することにより、回路構成を単純化したΔΣ型ＡＤ変換器がある（例えば、特許文献１参照）。
【００１５】
【特許文献１】特開２００６−１４０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来のΔΣ型ＡＤ変換器では、半導体装置に搭載する場合、例えば、製造バラツキや寄生容量等の影響により、フィルタ回路の積分回路のゲインが変化して積分回路の出力信号が規定の動作仕様より減衰し、フィルタ回路の積分回路において出力信号のセトリング特性が劣化する可能性がある。フィルタ回路の積分回路において出力信号のセトリング特性が劣化すると、ΔΣ型ＡＤ変換器の性能劣化や安定性が低下する。
【００１７】
より具体的には、例えば、図２１に示すΔΣ型ＡＤ変換器１２００において、寄生容量により積分回路１２２１、１２２２の出力信号のセトリング特性が劣化すると、演算回路１２５０に入力される信号が寄生容量の影響により減衰することとなる。これは、積分回路１２２１のゲインの値ａ及び積分回路１２２２のゲインの値ｂが低下することと等価であり、これによって、ΔΣ型ＡＤ変換器の信号伝達関数やノイズ伝達関数が変化し、ノイズ性能が劣化する場合がある。また、入力信号ＩＮの振幅が大きくなると発振する（不安定になる）３次以上のΔΣ型ＡＤ変換器においては、信号伝達関数やノイズ伝達関数の変化により、積分回路１２２１及び１２２２の信号振幅が変化し、発振する可能性がある。このため、簡易な構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型ＡＤ変換器が望まれている。
【００１８】
本発明は上記の問題に鑑みてなされたものであり、その目的は、比較的簡易な回路構成で、製造バラツキや寄生容量に起因する性能劣化や安定性低下を防止することができるΔΣ型ＡＤ変換器を提供する点にある。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係るΔΣ型ＡＤ変換器は、入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、前記第１量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅し、前記第１量子化回路に出力する１または複数の可変ゲイン回路と、を備えることを第１の特徴とする。
【００２０】
上記特徴の本発明によれば、制御信号に基づいて設定したゲインに応じてフィルタ回路の出力信号を増幅し第１量子化回路に出力する１または複数の可変ゲイン回路を備えることにより、フィルタ回路における出力信号の特性劣化（出力信号の減衰）を補償することができ、第１量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、可変ゲイン回路のゲインを第１量子化回路の出力信号に応じて、即ち、第１量子化回路の出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型ＡＤ変換器を提供することができる。
【００２１】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記入力信号を量子化する第２量子化回路と、前記第１量子化回路の出力信号と前記第２量子化回路の出力信号の差を算出する第２演算回路と、を備え、前記デジタル処理部は、前記第２演算回路からの出力信号に基づいて、前記制御信号を生成することを第２の特徴とする。
【００２２】
上記特徴の本発明によれば、デジタル処理部を、第１量子化回路の出力信号と入力信号を量子化した信号の差分信号、即ち、第１量子化回路の出力信号から入力信号に係る成分を差し引いたノイズ成分に係る信号に基づいて制御信号を生成するように構成したので、デジタル処理部において、構成を複雑化することなく容易に、ノイズ伝達特性に応じたゲインを決定することが可能になる。また、ノイズ伝達特性の評価には、第１量子化回路の出力信号からノイズ成分を抽出する必要があるが、上記特徴の本発明によれば、デジタル処理部には、第２演算回路により第１量子化回路の出力信号から入力信号の成分を差し引いたノイズ成分に係る信号が与えられるので、ノイズ伝達特性の評価に当たって第２演算回路の出力信号をそのまま利用可能になる。このため、デジタル処理部の構成を簡素化することができる。
【００２３】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記第２量子化回路の動作周波数が、前記第１量子化回路の動作周波数と異なることを第３の特徴とする。
【００２４】
上記特徴の本発明によれば、ΔΣ型ＡＤ変換器の出力信号の量子化誤差をおさえてΔΣ型ＡＤ変換器の精度を良好にするためには、出力信号を生成する第１量子化回路の動作周波数を高く設定する必要があるのに対し、第２量子化回路によって生成されるデジタル処理部への信号は、ΔΣ型ＡＤ変換器の精度に与える影響は比較的小さいと考えられることから、例えば、第２量子化回路の動作周波数を第１量子化回路の動作周波数より低く設定することで、ΔΣ型ＡＤ変換器の消費電力の低減を図ることができる。
【００２５】
上記第１の特徴の本発明に係るΔΣ型ＡＤ変換器は、前記可変ゲイン回路と前記第１量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第１量子化回路に出力する第３演算回路を備えることを第４の特徴とする。
【００２６】
上記特徴の本発明によれば、可変ゲイン回路の後段に入力信号を加算する第３演算回路を設け、フィルタ回路の出力信号を製造プロセスや寄生容量に対するノイズ成分とし、可変ゲイン回路ではノイズ成分を扱うように構成することで、可変ゲイン回路によるフィルタ回路の出力信号に対する補正の前後で信号伝達特性が変化しないΔΣ型ＡＤ変換器を、回路構成を複雑化することなく構成できる。
【００２７】
上記目的を達成するための本発明に係るΔΣ型ＡＤ変換器は、入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、量子化された信号から制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて設定したゲインに応じて前記フィルタ回路の出力信号を増幅する１または複数の可変ゲイン回路と、前記可変ゲイン回路の出力信号を量子化する第３量子化回路と、前記可変ゲイン回路と前記第１量子化回路の間に設けられ、前記入力信号と前記可変ゲイン回路の出力信号を加算し、前記第１量子化回路に出力する第３演算回路と、を備え、前記デジタル処理部は、前記第３量子化回路からの出力信号に基づいて、前記制御信号を生成することを第５の特徴とする。
【００２８】
上記特徴の本発明によれば、制御信号に基づいて設定したゲインに応じてフィルタ回路の出力信号を増幅し第１量子化回路に出力する１または複数の可変ゲイン回路を備えることにより、フィルタ回路の積分回路における出力信号の特性劣化（出力信号の減衰）を低減することができ、第１量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、可変ゲイン回路のゲインを第１量子化回路の出力信号に応じて、即ち、フィルタ回路の積分回路における出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型ＡＤ変換器を提供することができる。
【００２９】
更に、上記特徴の本発明によれば、可変ゲイン回路の後段に入力信号を加算する第３演算回路を設け、フィルタ回路の出力信号を製造プロセスや寄生容量に対するノイズ成分とし、可変ゲイン回路ではノイズ成分を扱うように構成することで、可変ゲイン回路によるフィルタ回路の出力信号に対する補正の前後で信号伝達特性が変化しないΔΣ型ＡＤ変換器を、回路構成を複雑化することなく構成できる。また、上記特徴の本発明において、デジタル処理部を、ノイズ成分を扱うフィルタ回路の出力信号を量子化した信号に基づいて制御信号を生成するように構成したので、特別な入力信号を与えることなく、任意の入力信号を与えた場合でも、同じ構成で制御信号を生成することができ、デジタル処理部の構成を簡素化することができる。
【００３０】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記第３量子化回路の動作周波数が、前記第１量子化回路の動作周波数と異なることを第６の特徴とする。
【００３１】
上記特徴の本発明によれば、出力信号を生成する第１量子化回路の動作周波数が、ΔΣ型ＡＤ変換器の精度に与える影響に対し、制御信号を生成する第３量子化回路の動作周波数は、ΔΣ型ＡＤ変換器の精度に与える影響は比較的小さいと考えられることから、例えば、第３量子化回路の動作周波数を第１量子化回路の動作周波数より低く設定することで、ΔΣ型ＡＤ変換器の消費電力の低減を図ることができる。
【００３２】
上記何れかの特徴の本発明に係るΔΣ型ＡＤ変換器は、前記フィルタ回路が、複数の積分回路を直列に接続して構成され、前記可変ゲイン回路が、前記積分回路夫々に対応して設けられた可変容量と、前記可変容量夫々に対し、前記可変容量の入力端に、前記積分回路の出力端と接地電位の間で接続を切り替える第１スイッチ群と、前記可変容量の出力端に、前記第１量子化回路の入力端と接地電位の間で接続を切り替える第２スイッチ群と、を備えて構成されることを第７の特徴とする。
【００３３】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記可変ゲイン回路が、前記第２スイッチ群夫々と前記第１量子化回路の間にアンプ回路を備えて構成されることを第８の特徴とする。
【００３４】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記可変ゲイン回路が、前記アンプ回路の入力端と出力端を接続する可変容量を備えて構成されることを第９の特徴とする。
【００３５】
上記第７〜第９の特徴の本発明によれば、可変ゲイン回路を、可変容量と第１及び第２スイッチ群を用いて構成するので、可変ゲイン回路を、回路面積を増大させることなく、簡易な回路構成で実現できる。
【００３６】
上記目的を達成するための本発明に係るΔΣ型ＡＤ変換器は、入力信号とフィードバック信号の差分を算出する第１演算回路と、前記第１演算回路からの出力信号を積分するフィルタ回路と、前記フィルタ回路からの出力信号を量子化する第１量子化回路と、前記第１量子化回路の出力信号をアナログ変換して生成した前記フィードバック信号を前記第１演算回路に出力するＤＡ変換回路と、を備えて構成されるΔΣ型ＡＤ変換器であって、前記第１量子化回路の出力信号に基づいて、制御信号を生成するデジタル処理部と、前記フィルタ回路と前記第１量子化回路の間に設けられ、前記制御信号に基づいて、前記第１量子化回路において量子化する信号を評価するための閾値電圧を設定する閾値電圧設定回路と、を備えることを第１０の特徴とする。
【００３７】
上記特徴の本発明によれば、閾値電圧設定回路により、制御信号に基づいて、第１量子化回路において量子化する信号を評価するための閾値電圧を設定するように構成したので、該閾値電圧の設定により、フィルタ回路の出力信号の劣化を補償することができる。これにより、上記特徴の本発明は、可変ゲイン回路によりフィルタ回路の出力信号の劣化を補償する上記第１の特徴のΔΣ型ＡＤ変換器における作用効果を奏することができる。また、第１量子化回路の出力信号に基づいて制御信号を生成するデジタル処理部により、閾値電圧を第１量子化回路の出力信号に応じて、即ち、第１量子化回路の出力信号の特性劣化の度合いに応じて、適切に設定することが可能になる。これにより、上記特徴の本発明によれば、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型ＡＤ変換器を提供することができる。
【００３８】
上記何れかの特徴の本発明に係るΔΣ型ＡＤ変換器は、前記デジタル処理部が、前記デジタル処理部に入力された信号に基づいて頻度情報を取得し、取得した前記頻度情報に基づいてノイズ伝達特性を評価して前記制御信号を生成することを第１１の特徴とする。
【００３９】
上記特徴の本発明に係るΔΣ型ＡＤ変換器は、前記デジタル処理部が、前記頻度情報として、前記デジタル処理部に入力された信号の標準偏差または分散を取得することを第１２の特徴とする。
【００４０】
上記第１１及び第１２の特徴の本発明によれば、デジタル処理部において、頻度情報、例えば、標準偏差または分散からΔΣ型ＡＤ変換器における回路全体の安定性を評価することが可能になるので、制御信号を適切に生成することができる。
【００４１】
上記目的を達成するための本発明に係る半導体装置は、上記第１〜第１２の特徴のΔΣ型ＡＤ変換器を備えることを特徴とする。
【００４２】
上記特徴の本発明によれば、半導体装置のΔΣ型ＡＤ変換器において、上記第１〜第１２の特徴のΔΣ型ＡＤ変換器の作用効果を奏することができ、フィルタ回路の積分回路における出力信号の特性劣化の度合いに応じて、適切に設定することができ、回路全体でのノイズ伝達特性の変化を適切に補正して、製造バラツキや寄生容量による特性劣化に対してロバストなΔΣ型ＡＤ変換器を備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明に係るΔΣ型ＡＤ変換器及び半導体装置の実施形態を図面に基づいて説明する。
【００４４】
〈第１実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第１実施形態について、図１〜図１９を基に説明する。尚、本実施形態のΔΣ型ＡＤ変換器は、本発明に係る半導体装置に搭載されるオーディオ用ＡＤ変換器や無線レシーバ用ＡＤ変換器を想定して説明する。
【００４５】
先ず、本発明に係るΔΣ型ＡＤ変換器の構成について図１を基に説明する。尚、本実施形態では、ΔΣ型ＡＤ変換器１Ａとして、動作周波数１００ＭＳ/ｓ、４次４ビット構成のΔΣ型ＡＤ変換器を例に説明する。ΔΣ型ＡＤ変換器１Ａは、図１に示すように、入力信号ＩＮとフィードバック信号の差分を算出する第１演算回路１１、第１演算回路１１からの出力信号を積分するフィルタ回路２０、フィルタ回路２０からの出力信号を量子化する第１量子化回路４１、及び、第１量子化回路４１の出力信号ＯＵＴをアナログ変換して生成したフィードバック信号を第１演算回路１１に出力するＤＡ変換回路（ＤＡＣ）５０を備えて構成される。また、本実施形態のΔΣ型ＡＤ変換器１Ａは、４次４ビット構成であるため、フィルタ回路２０と第１量子化回路４１の間に、フィルタ回路２０からの複数の出力信号を加算して第１量子化回路４１に出力する加算回路３０を備えている。
【００４６】
本実施形態のΔΣ型ＡＤ変換器１Ａは、更に、第１量子化回路４１の出力信号ＯＵＴに基づいて、制御信号を生成するデジタル処理部６０、及び、フィルタ回路２０と第１量子化回路４１の間に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路２０の出力信号を増幅し、第１量子化回路４１に出力する１または複数の可変ゲイン回路７０を備えている。
【００４７】
フィルタ回路２０は、図１に示すように、４つの積分回路２１〜２４を備えて構成されており、積分回路２１〜２４夫々の出力信号を、後段の加算回路３０に出力するように構成されている。ここで、図２は、積分回路２１〜２４の一構成例を示す概略回路図である。積分回路２１〜２４は、図２に示すように、一方端にスイッチφ１１及びφ２１の切り替えにより信号Ｖｉｎまたは接地電圧が入力され、他方端にスイッチφ１２及びφ２２の切り替えによりオペアンプの反転入力端子または接地電圧が接続される容量Ｃｉｎ、一方端がオペアンプの反転入力端子に、他方端がオペアンプの出力端子に接続された容量Ｃｆｂ、非反転入力端子が接地電圧に接続されているオペアンプを備えて構成されている。この積分回路２１〜２４は、スイッチφ１１及びφ２２をオンに、スイッチφ１２及びφ２１をオフに制御することにより、信号Ｖｉｎを容量Ｃｉｎによりサンプリングする。続いて、積分回路２１〜２４は、スイッチφ１１及びφ２２をオフに、スイッチφ１２及びφ２１をオンに制御することにより、容量Ｃｉｎに蓄えられた電荷を容量Ｃｆｂに転送する。積分回路２１〜２４は、これらの動作を繰り返し実施することにより、信号Ｖｉｎを積分する。
【００４８】
デジタル処理部６０は、第１量子化回路４１の出力信号ＯＵＴに基づいて、制御信号を生成する。本実施形態のデジタル処理部６０は、出力信号ＯＵＴに基づいて頻度情報を取得し、取得した頻度情報に基づいてノイズ伝達特性を評価して制御信号を生成する。より具体的には、本実施形態では、ノイズ伝達特性の評価は、出力信号ＯＵＴから入力信号ＩＮの成分を差し引いたノイズ成分における標準偏差を求めて行なう。また、可変ゲイン回路７０のゲインの決定は、該標準偏差とΔΣ型ＡＤ変換器１Ａの安定性とゲインの値の関係を求めて行なう。
【００４９】
以下、可変ゲイン回路７０のゲインの値の決定方法の一例について図３〜図１０を基に説明する。本実施形態のデジタル処理部６０は、第１量子化回路４１の出力信号ＯＵＴを直接利用してゲインを設定するため、ゲインの設定時、出力信号ＯＵＴから入力信号ＩＮの影響を無くすために、入力信号ＩＮをゼロにする。
【００５０】
先ず、ΔΣ型ＡＤ変換器１Ａの安定性に対するゲインの値の関係について説明する。図３は、本発明に係るΔΣ型ＡＤ変換器１Ａの基本構成を備えるΔΣ型ＡＤ変換器１００Ａの概略構成を示す概略ブロック図である。より詳細には、図３に示すように、ΔΣ型ＡＤ変換器１００Ａは、入力信号ＩＮとフィードバック信号の差分を算出する第１演算回路１０１、第１演算回路１０１からの出力信号を積分する積分回路１２１〜１２４を備えたフィルタ回路１２０、フィルタ回路１２０からの複数の出力信号を加算する加算回路１３０、加算回路１３０からの出力信号を量子化する第１量子化回路１４０、及び、第１量子化回路１４０の出力信号ＯＵＴをアナログ変換して生成したフィードバック信号を第１演算回路１０１に出力するＤＡ変換回路（ＤＡＣ）１５０を備えて構成されている。
【００５１】
ここで、図４は、ΔΣ型ＡＤ変換器１００Ａにおいて、入力信号ＩＮに対し積分回路１２１〜１２４を構成するオペアンプの帯域が十分に確保されている場合の入力信号ＩＮの周波数に対する出力信号ＯＵＴの強度を示している。図４から分かるように、入力信号ＩＮに対しオペアンプの帯域が十分に確保されている場合のΔΣ型ＡＤ変換器１００Ａの出力信号ＯＵＴは、出力レベルが低域でほぼ一定、５ＭＨｚ付近より高域で大きくなるハイパス特性を示し、ノイズシェーピングされている。これに対し、図５は、ΔΣ型ＡＤ変換器１００Ａにおいて、積分回路１２１を構成するオペアンプの帯域が不足している場合の入力信号ＩＮの周波数に対する出力信号ＯＵＴの強度を示している。尚、図５におけるオペアンプのユニティゲイン周波数は８０ＭＨｚである。図５から分かるように、ΔΣ型ＡＤ変換器１００Ａの出力信号ＯＵＴの出力レベルは、１２．５ＭＨｚ付近から高域で、複数のピークを持つ波形となっており、発振している。これは、オペアンプの帯域不足によるセトリング特性劣化の影響でノイズ伝達関数が変化するためである。
【００５２】
図６は、図３に示すΔΣ型ＡＤ変換器１００Ａに可変ゲイン回路１７０を追加したΔΣ型ＡＤ変換器１００Ｂの概略構成を示す概略ブロック図であり、本発明に係るΔΣ型ＡＤ変換器１Ａの要部を示している。可変ゲイン回路１７０は、本発明に係るΔΣ型ＡＤ変換器１Ａの可変ゲイン回路７０と同じ構成であり、加算回路１３０と第１量子化回路１４０の間に配置されている。ここでの量子化回路１４０は、図示しないが、１５個のコンパレータから構成されており、１５ビットのサーモメータコード、ここでは、１〜１６までの値の何れかを出力するように構成されている。尚、ΔΣ型ＡＤ変換器１００Ｂは、図３に示すΔΣ型ＡＤ変換器１００Ａに対し、可変ゲイン回路１７０を設けたことにより、帯域不足による信号の減衰を補償することが可能となっている。
【００５３】
ここで、図７は、ΔΣ型ＡＤ変換器１００Ｂにおいて、可変ゲイン回路１７０のゲインを１．８に設定したときの入力信号ＩＮの周波数に対する出力信号ＯＵＴの強度を示している。尚、図７におけるオペアンプのユニティゲイン周波数は、８０ＭＨｚ（図３に示すΔΣ型ＡＤ変換器１００Ａではオペアンプの帯域が不足している状態）である。図７から分かるように、ΔΣ型ＡＤ変換器１００Ｂは、オペアンプの帯域が不足しているにもかかわらず、図５のような発振しているスペクトルでなく、図４のようなハイパス特性を示している。これによって、可変ゲイン回路１７０のゲインを１．８に設定することで、オペアンプの帯域不足の影響を補正できることが確認できた。また、図８は、ΔΣ型ＡＤ変換器１００Ｂにおいて、可変ゲイン回路１７０のゲインを３に設定したときの入力信号ＩＮの周波数に対する出力信号ＯＵＴの強度を示している。尚、図８におけるオペアンプのユニティゲイン周波数は、８０ＭＨｚ（図３に示すΔΣ型ＡＤ変換器１００Ａではオペアンプの帯域が不足している状態）である。図８から分かるように、可変ゲイン回路１７０のゲインを３に設定したときのΔΣ型ＡＤ変換器１００Ｂの出力信号ＯＵＴは、ノイズシェーピングされているが、５０ＭＨｚ付近より高域では、ピークを持つ波形となっており、安定性が劣化している。即ち、図６に示すΔΣ型ＡＤ変換器１００Ｂでは、可変ゲイン回路１７０のゲインを過度に大きくすると（信号の減衰を過度に補償すると）、逆に、性能が劣化する場合があることが分かる。
【００５４】
図９は、図１に示すΔΣ型ＡＤ変換器１Ａの可変ゲイン回路７０において、ゲインの値と、出力信号ＯＵＴの値と、出力信号ＯＵＴの頻度情報（正規化した標準偏差の値）の関係を示している。図９を参照すると、ゲインの値が１．２未満である領域と２．８以上の領域で、出力信号ＯＵＴが最小値１または最大値１６の値をとる頻度が高くなっている。また、ゲインの値が１．２以上２．８未満に設定されている場合は、最小値１または最大値１６の値をとることなく、中間の値をとっている。
【００５５】
ところで、上述したように、ΔΣ型ＡＤ変換器１Ａが不安定なときは、入力信号ＩＮの周波数に対する出力信号ＯＵＴの強度（ノイズ伝達関数）のグラフにピークが現れる。このとき、出力信号ＯＵＴの振幅は大きく、出力信号ＯＵＴの最小値及び最大値付近の出現頻度が相対的に高くなっており、出力信号ＯＵＴの標準偏差の値は大きくなる。これに対し、ΔΣ型ＡＤ変換器１Ａが比較的安定しているときは、ノイズ伝達関数のグラフにピークが現れない。このとき、出力信号ＯＵＴの振幅は小さく、出力信号ＯＵＴの最小値及び最大値付近の出現頻度が相対的に低く中間付近の出現頻度が高くなっており、出力信号ＯＵＴの標準偏差の値は小さくなる。これによって、標準偏差の値が大きい場合は、ΔΣ型ＡＤ変換器１Ａが不安定であると判定でき、標準偏差の値が小さい場合は、ΔΣ型ＡＤ変換器１Ａが比較的安定していると判定できる。
【００５６】
図１０は、図９におけるゲインの値に対する出力信号ＯＵＴの信号帯域内のノイズの値、及び、ゲインの値に対する標準偏差の値を示している。図１０から分かるように、可変ゲイン回路７０のゲインが１．２未満の値に設定されているときは、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が小さいため、信号減衰を十分に補償できず、ΔΣ型ＡＤ変換器１Ａが不安定であることを示している。また、可変ゲイン回路７０のゲインが２．８以上の値に設定されているときにも、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が過度に大きく設定されたために、逆に、ΔΣ型ＡＤ変換器１Ａが不安定となっていることを示している。従って、図１に示すΔΣ型ＡＤ変換器１Ａの場合は、安定動作のために、可変ゲイン回路７０のゲインを１．２以上２．８未満の値に設定する必要がある。
【００５７】
以上より、図１に示す本発明に係るΔΣ型ＡＤ変換器１Ａのデジタル処理部６０は、本実施形態では、オペアンプのユニティゲイン周波数等の条件に応じて決まるゲインと出力信号ＯＵＴの標準偏差の関係に基づいて、可変ゲイン回路７０のゲインを、ΔΣ型ＡＤ変換器１Ａが安定動作する値、即ち、標準偏差の値が最も小さくなる場合の値に近づくように決定するように構成する。
【００５８】
〈第２実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第２実施形態について、図１１を基に説明する。本実施形態では、上記第１実施形態とは、第１量子化回路４１に入力される信号の構成が異なる場合について説明する。
【００５９】
ΔΣ型ＡＤ変換器１Ｂは、図１１に示すように、図１に示すΔΣ型ＡＤ変換器１Ａの構成に加え、可変ゲイン回路７０と第１量子化回路４１の間に、入力信号ＩＮと可変ゲイン回路７０の出力信号を加算する第３演算回路１３を備えて構成されている。
【００６０】
尚、本実施形態のΔΣ型ＡＤ変換器１Ｂの場合、フィルタ回路２０及び可変ゲイン回路７０においてノイズ成分を扱うように構成することができるので、可変ゲイン回路７０のゲインを変更しても信号伝達関数が変化しない。
【００６１】
〈第３実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第３実施形態について、図１２〜図１４を基に説明する。本実施形態では、上記第１及び第２実施形態とは、デジタル処理部６０に入力される信号の構成が異なる場合について説明する。
【００６２】
ΔΣ型ＡＤ変換器１Ｃは、図１２に示すように、図１に示すΔΣ型ＡＤ変換器１Ａの構成に加え、入力信号ＩＮを量子化する第２量子化回路４２と、第１量子化回路４１の出力信号ＯＵＴと第２量子化回路４２の出力信号の差を算出する第２演算回路１２と、を備えて構成されている。
【００６３】
本実施形態のデジタル処理部６０は、第２演算回路１２からの出力信号に基づいて、制御信号を生成するように構成されている。尚、本実施形態において、第２演算回路１２からの出力信号は、出力信号ＯＵＴから入力信号ＩＮの成分を取り除いたものであるため、デジタル処理部６０は、標準偏差の算出に当たって、入力信号ＩＮをゼロにする必要はない。
【００６４】
以下、本実施形態のデジタル処理部６０における可変ゲイン回路７０のゲインの値の決定方法の一例について図１３及び図１４を基に説明する。
【００６５】
ここで、図１３は、ΔΣ型ＡＤ変換器１Ｃに、フルスケールに対して０．９の振幅を持つ正弦波を入力信号ＩＮとして与えた場合における可変ゲイン回路７０のゲインの値と、第２演算回路１２の出力信号の値と、頻度情報（正規化した標準偏差の値）の関係を示している。尚、本実施形態の積分回路２１を構成するオペアンプのユニティゲイン周波数は、第１及び第２実施形態と同様に、８０ＭＨｚである。
【００６６】
尚、ΔΣ型ＡＤ変換器１Ｃの出力信号ＯＵＴは、正常動作時、入力信号ＩＮとノイズ成分の和となり、第２演算回路１２の出力信号は、出力信号ＯＵＴから入力信号ＩＮの成分がキャンセルされたノイズ成分となる。これに対し、非正常動作時のΔΣ型ＡＤ変換器１Ｃの出力信号ＯＵＴは、正常動作時の出力信号ＯＵＴから入力信号ＩＮの成分が一部キャンセルされずに残っている状態となり、入力信号ＩＮが示す値とは異なる値をとる。このときの第２演算回路１２の出力信号は、キャンセルされずに残る入力信号ＩＮの一部成分により、一般に、振幅が大きくなる。このため、非正常動作時の第２演算回路１２の出力信号の値は広い範囲に分布し、標準偏差の値が大きくなる。具体的には、ΔΣ型ＡＤ変換器１Ｃにおいて、図１３を参照すると、ゲインの値が１．４未満である領域と２．７以上の領域で、第２演算回路１２の出力信号の値が広い範囲に分布している。また、ゲインの値が１．４以上２．７未満に設定されている場合は、第２演算回路１２の出力信号の値は、広い範囲ではなく、概ね中間値付近に分布しており、標準偏差の値は小さくなっている。これによって、標準偏差の値が大きい場合は、ΔΣ型ＡＤ変換器１Ｃが不安定であると判定でき、標準偏差の値が小さい場合は、ΔΣ型ＡＤ変換器１Ｃが比較的安定していると判定できる。
【００６７】
図１４は、図１３におけるゲインの値に対する第２演算回路１２の出力信号の信号帯域内のノイズの値、及び、ゲインの値に対する標準偏差の値を示している。図１４から分かるように、可変ゲイン回路７０のゲインが１．４未満の値に設定されているときは、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が小さいため、フィルタ回路２０等における信号減衰を十分に補償できず、ΔΣ型ＡＤ変換器１Ｃが不安定であることを示している。また、可変ゲイン回路７０のゲインが２．７以上の値に設定されているときにも、標準偏差の値及びノイズが大きくなっている。これは、ゲインの値が過度に大きく設定されたために、逆に、ΔΣ型ＡＤ変換器１Ｃが不安定となっていることを示している。従って、図１３及び図１４の場合には、図１２に示すΔΣ型ＡＤ変換器１Ｃにおいて、安定動作のために、可変ゲイン回路７０のゲインを１．４以上２．７未満の値に設定する。
【００６８】
〈第４実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第４実施形態について、図１５を基に説明する。本実施形態では、上記第１〜第３実施形態とは、デジタル処理部６０に入力される信号の構成が異なる場合について説明する。
【００６９】
ΔΣ型ＡＤ変換器１Ｄは、図１５に示すように、図１に示すΔΣ型ＡＤ変換器１Ａと同様に、入力信号ＩＮとフィードバック信号の差分を算出する第１演算回路１１、第１演算回路１１からの出力信号を積分するフィルタ回路２０、フィルタ回路２０からの出力信号を量子化する第１量子化回路４１、及び、第１量子化回路４１の出力信号ＯＵＴをアナログ変換して生成したフィードバック信号を第１演算回路１１に出力するＤＡ変換回路（ＤＡＣ）５０を備えて構成される。また、本実施形態のΔΣ型ＡＤ変換器１Ｄは、図１に示すΔΣ型ＡＤ変換器１Ａと同様に、４次４ビット構成であり、フィルタ回路２０と第１量子化回路４１の間に、フィルタ回路２０からの複数の出力信号を加算して第１量子化回路４１に出力する加算回路３０を備えている。
【００７０】
更に、本実施形態のΔΣ型ＡＤ変換器１Ｄは、量子化された信号から制御信号を生成するデジタル処理部６０、加算回路３０の後段（フィルタ回路２０と第１量子化回路４１の間）に設けられ、制御信号に基づいて設定したゲインに応じてフィルタ回路２０の出力信号を増幅する１または複数の可変ゲイン回路７０、可変ゲイン回路７０の出力信号を量子化する第３量子化回路４３、及び、可変ゲイン回路７０と第１量子化回路４１の間に設けられ、入力信号ＩＮと可変ゲイン回路７０の出力信号を加算し、第１量子化回路４１に出力する第３演算回路１３を備えている。
【００７１】
本実施形態のデジタル処理部６０は、第３量子化回路４３からの出力信号に基づいて、制御信号を生成するように構成されている。尚、本実施形態において、第３量子化回路４３からの出力信号は、出力信号ＯＵＴの基となる量子化前のアナログ信号から入力信号ＩＮの成分を取り除いたものであるため、デジタル処理部６０は、標準偏差の算出に当たって、入力信号ＩＮをゼロにする必要はない。
【００７２】
〈第５実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第５実施形態について、図１６を基に説明する。本実施形態では、上記第１実施形態とは、加算回路３０及び可変ゲイン回路７０の構成が異なる場合について説明する。より詳しくは、本実施形態の可変ゲイン回路７０は、加算回路３０の機能を備えて構成されている。
【００７３】
先ず、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の構成について、図１及び図１６を基に説明する。ここで、図１６は、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の構成と、加算回路３０及び可変ゲイン回路７０の第１量子化回路４１及びデジタル処理部６０に対する接続構成を示している。図１６に示すように、本実施形態では、本実施形態の可変ゲイン回路７０は、加算回路３０の機能を備えて構成されており、可変ゲイン回路７０は、積分回路２１〜２４夫々に対応して設けられた可変容量Ｃ１〜Ｃ４と、可変容量Ｃ１〜Ｃ４夫々に対し、可変容量Ｃ１〜Ｃ４夫々の入力端に、積分回路２１〜２４の出力端と接地電位の間で接続を切り替える第１スイッチ群（スイッチφ１１、φ１３、φ２１、φ２３、φ３１、φ３３、φ４１、φ４３）と、可変容量Ｃ１〜Ｃ４の出力端に、第１量子化回路４１の入力端と接地電位の間で接続を切り替える第２スイッチ群（スイッチφ１２、φ１４、φ２２、φ２４、φ３２、φ３４、φ４２、φ４４）と、を備えて構成される。
【００７４】
次に、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の動作について簡単に説明する。ここでは、加算回路３０及び可変ゲイン回路７０のスイッチ動作により、電荷蓄積動作と、電荷転送動作が繰り返し実行される。具体的には、例えば、スイッチφ１１、φ１４、φ２１、φ２４、φ３１、φ３４、φ４１、φ４４がオンに、スイッチφ１２、φ１３、φ２２、φ２３、φ３２、φ３３、φ４２、φ４３がオフになると、入力信号Ｖｉｎ１〜Ｖｉｎ４に応じた電荷が可変容量Ｃ１〜Ｃ４に蓄積される（電荷蓄積動作）。その後、スイッチφ１１、φ１４、φ２１、φ２４、φ３１、φ３４、φ４１、φ４４がオフに、スイッチφ１２、φ１３、φ２２、φ２３、φ３２、φ３３、φ４２、φ４３がオンになると、可変容量Ｃ１〜Ｃ４に蓄積された電荷Ｑ１〜Ｑ４が第１量子化回路４１に送られる（電荷転送動作）。このときの第１量子化回路４１の入力信号Ｖｃｏｍｐは、数５で表される。
【００７５】
［数５］
Ｖｃｏｍｐ＝（Ｑ１×Ｖｉｎ１＋Ｑ２Ｖｉｎ２＋Ｑ３Ｖｉｎ３＋Ｑ４Ｖｉｎ４）
／（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４）
【００７６】
可変容量Ｃ１〜Ｃ４の容量Ｑ１〜Ｑ４の値を、デジタル処理部６０で設定されたゲインに応じた値に設定することにより、可変ゲイン回路７０を実現することができる。
【００７７】
〈第６実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第６実施形態について、図１７を基に説明する。本実施形態では、上記第５実施形態とは、加算回路３０及び可変ゲイン回路７０の構成が異なる場合について説明する。
【００７８】
先ず、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の構成について、図１及び図１７を基に説明する。ここで、図１７は、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の構成と、加算回路３０及び可変ゲイン回路７０の第１量子化回路４１及びデジタル処理部６０に対する接続構成を示している。図１７に示すように、本実施形態の可変ゲイン回路７０は、上記第５実施形態の可変ゲイン回路７０及び加算回路３０の各構成に加え、第２スイッチ群と第１量子化回路４１の間に設けられたアンプ回路８０と、アンプ回路８０の入力端と出力端を接続する可変容量Ｃｆｂを備えて構成されている。
【００７９】
次に、本実施形態のΔΣ型ＡＤ変換器における加算回路３０及び可変ゲイン回路７０の動作について簡単に説明する。本実施形態では、上記第５実施形態と同様に、加算回路３０及び可変ゲイン回路７０のスイッチ動作により、電荷蓄積動作と、電荷転送動作が繰り返し実行される。具体的には、スイッチφ１１、φ１４、φ２１、φ２４、φ３１、φ３４、φ４１、φ４４がオンに、スイッチφ１２、φ１３、φ２２、φ２３、φ３２、φ３３、φ４２、φ４３がオフになると、入力信号Ｖｉｎ１〜Ｖｉｎ４に応じた電荷が可変容量Ｃ１〜Ｃ４に蓄積され、可変容量Ｃｆｂの電荷が接地電位に放出される（電荷蓄積動作）。その後、スイッチφ１１、φ１４、φ２１、φ２４、φ３１、φ３４、φ４１、φ４４がオフに、スイッチφ１２、φ１３、φ２２、φ２３、φ３２、φ３３、φ４２、φ４３がオンになると、可変容量Ｃ１〜Ｃ４に蓄積された電荷Ｑ１〜Ｑ４が可変容量Ｃｆｂに蓄積され、これによって、Ｖｃｏｍｐが第１量子化回路４１に送られる（電荷転送動作）。このときの第１量子化回路４１の入力信号Ｖｃｏｍｐは、数６で表される。
【００８０】
［数６］
Ｖｃｏｍｐ＝Ｑ１×Ｖｉｎ１＋Ｑ２Ｖｉｎ２＋Ｑ３Ｖｉｎ３＋Ｑ４Ｖｉｎ４
【００８１】
可変容量Ｃ１〜Ｃ４の容量Ｑ１〜Ｑ４の値を、デジタル処理部６０で設定されたゲインに応じた値に設定することにより、可変ゲイン回路７０を実現することができる。
【００８２】
〈第７実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第７実施形態について、図１８を基に説明する。尚、上記第１〜第６実施形態では、可変ゲイン回路７０を用いてフィルタ回路２０の出力信号を補償する場合について説明したが、本実施形態では、閾値電圧設定回路により第１量子化回路４１において量子化する信号を評価するための閾値電圧を変更することによりフィルタ回路２０の出力信号を補償する場合について説明する。
【００８３】
本実施形態のΔΣ型ＡＤ変換器は、図１に示すΔΣ型ＡＤ変換器１Ａの可変ゲイン回路７０に代えて閾値電圧設定回路を備えており、本実施形態の第１量子化回路４１は、量子化する信号を評価するための閾値電圧を入力するように構成されている。
【００８４】
閾値電圧設定回路は、フィルタ回路２０と第１量子化回路４１の間に設けられ、デジタル処理部６０からの制御信号に基づいて、第１量子化回路４１において量子化する信号を評価するための閾値電圧を設定するように構成されている。より詳細には、図１８に示すように、閾値電圧設定回路９０は、閾値電圧Ｖｔｈを受ける可変容量Ｃｔｈ、加算回路３０からの出力電圧を入力電圧Ｖｉｎとして受け付ける可変容量Ｃｉｎ、及び、可変容量Ｃｔｈ及び可変容量Ｃｉｎの電荷を第１量子化回路４１に転送するための複数のスイッチを備えている。
【００８５】
閾値電圧設定回路９０は、デジタル処理部６０からの制御信号に応じて、可変容量Ｃｔｈの容量を変更することで、実質的に、第１量子化回路４１において量子化する信号を評価するための閾値電圧を直接的に変更するのと同じ効果を得る。この場合には、直接的に増幅することなくフィルタ回路２０（加算回路３０）からの出力信号を補償することが可能になる。この場合には、フィルタ回路２０（加算回路３０）からの出力信号を増幅するための可変容量等の回路が必要なくなる。尚、本実施形態では、閾値電圧設定回路９０において、可変容量Ｃｔｈ及び可変容量Ｃｉｎの２つを備える構成について説明したが、何れか一方が固定容量であっても良い。
【００８６】
〈第８実施形態〉
本発明に係るΔΣ型ＡＤ変換器の第８実施形態について、図１及び図１９を基に説明する。本実施形態では、上記第１実施形態とは、フィルタ回路２０及び可変ゲイン回路７０の構成が異なる場合について説明する。
【００８７】
本実施形態の可変ゲイン回路７０は、フィルタ回路２０と一体化して設けられており、図２に示すフィルタ回路２０の各積分回路２１〜２４夫々に対して設けられた容量Ｃｆｂを可変容量Ｃｆｂ’に、容量Ｃｉｎを可変容量Ｃｉｎ’に置き換えることによって実現される。可変容量Ｃｆｂ’及び可変容量Ｃｉｎ’の容量を、制御信号に応じて適宜変更することで、フィルタ回路２０において出力信号を補償することが可能になる。
【００８８】
〈別実施形態〉
〈１〉上記第３実施形態において、第２量子化回路４２の動作周波数は、第１量子化回路４１の動作周波数と異なる値に設定されていても良い。この場合には、例えば、第２量子化回路４２の動作周波数を第１量子化回路４１の動作周波数より低く設定することで、ΔΣ型ＡＤ変換器１全体で消費電力の低減を図ることができる。
【００８９】
同様に、上記第４実施形態において、第３量子化回路４３の動作周波数は、第１量子化回路４１の動作周波数と異なる値に設定されていても良い。この場合には、例えば、第３量子化回路４３の動作周波数を第１量子化回路４１の動作周波数より低く設定することで、ΔΣ型ＡＤ変換器１全体で消費電力の低減を図ることができる。
【００９０】
また、上記第３及び第４実施形態において、第２量子化回路４２及び第３量子化回路４３は常時動作させる必要はなく、可変ゲイン回路７０のゲインを算出する時間のみ動作させるように構成しても良い。この場合には、消費電力の低減を図ることができる。
【００９１】
〈２〉上記第１〜第８実施形態では、ΔΣ型ＡＤ変換器が４次４ビットの場合を例に説明したが、これに限るものではなく、本発明は、任意の次数、ビット数を持つΔΣ型ＡＤ変換器に適用可能である。
【００９２】
〈３〉上記第１〜第８実施形態では、デジタル処理部６０において、頻度情報として標準偏差を用いた場合について説明したが、これに限るものではなく、分散を用いても良いし、他の指標であっても良い。頻度情報は、積分回路２１〜２４を構成するオペアンプのユニティゲイン周波数等、回路構成やその他の条件に応じて、ゲインを適切に設定できる指標であれば良い。
【００９３】
〈４〉上記第５及び第６実施形態では、フィルタ回路２０からの全ての出力信号に対応して可変容量、第１スイッチ群及び第２スイッチ群を設けたが、フィルタ回路２０からの出力信号の一部に対してのみ可変容量、第１スイッチ群及び第２スイッチ群を設け、それ以外の出力信号に対しては、固定容量、第１スイッチ群及び第２スイッチ群を設けて構成しても良い。
【００９４】
〈５〉上記第１〜第８実施形態では、フィルタ回路２０を構成する積分回路２１〜２４を、シングルエンド増幅回路を用いて構成したが、これに限るものではなく、差動増幅回路で構成しても良い。
【図面の簡単な説明】
【００９５】
【図１】本発明に係るΔΣ型ＡＤ変換器の第１実施形態における概略構成を示す概略ブロック図
【図２】本発明に係るΔΣ型ＡＤ変換器の積分回路の一構成例を示す概略回路図
【図３】本発明に係るΔΣ型ＡＤ変換器の基本構成を備えるΔΣ型ＡＤ変換器の概略構成を示す概略ブロック図
【図４】図３に示すΔΣ型ＡＤ変換器において、入力信号に対し積分回路を構成するオペアンプの帯域が十分に確保されている場合の入力信号の周波数に対する出力信号の強度を示すグラフ
【図５】図３に示すΔΣ型ＡＤ変換器において、入力信号に対し積分回路を構成するオペアンプの帯域が不足している場合の入力信号の周波数に対する出力信号の強度を示すグラフ
【図６】本発明に係るΔΣ型ＡＤ変換器の要部の概略構成を示す概略ブロック図
【図７】図６に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインが１．８であるときの入力信号の周波数に対する出力信号の強度を示すグラフ
【図８】図６に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインが３であるときの入力信号の周波数に対する出力信号の強度を示すグラフ
【図９】図６に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインの値及び出力信号の値に対する頻度情報を示すグラフ
【図１０】図６に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインの値に対するノイズ及び標準偏差を示すグラフ
【図１１】本発明に係るΔΣ型ＡＤ変換器の第２実施形態における概略構成を示す概略ブロック図
【図１２】本発明に係るΔΣ型ＡＤ変換器の第３実施形態における概略構成を示す概略ブロック図
【図１３】図１２に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインの値と出力信号の値と頻度情報の関係を示すグラフ
【図１４】図１２に示すΔΣ型ＡＤ変換器において、可変ゲイン回路のゲインの値に対するノイズ及び標準偏差を示すグラフ
【図１５】本発明に係るΔΣ型ＡＤ変換器の第４実施形態における概略構成を示す概略ブロック図
【図１６】本発明に係るΔΣ型ＡＤ変換器の第５実施形態における加算回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
【図１７】本発明に係るΔΣ型ＡＤ変換器の第６実施形態における加算回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
【図１８】本発明に係るΔΣ型ＡＤ変換器の第７実施形態における可変ゲイン回路及び第１量子化回路の部分構成の概略を示す概略ブロック図
【図１９】本発明に係るΔΣ型ＡＤ変換器の第８実施形態におけるフィルタ回路及び可変ゲイン回路の部分構成の概略を示す概略ブロック図
【図２０】従来技術に係るΔΣ型ＡＤ変換器の概略構成を示すブロック図
【図２１】従来技術に係るΔΣ型ＡＤ変換器の概略構成を示すブロック図
【符号の説明】
【００９６】
１Ａ      本発明に係るΔΣ型ＡＤ変換器
１Ｂ      本発明に係るΔΣ型ＡＤ変換器
１Ｃ      本発明に係るΔΣ型ＡＤ変換器
１Ｄ      本発明に係るΔΣ型ＡＤ変換器
１１      第１演算回路
２０      フィルタ回路
２１      積分回路
２２      積分回路
２３      積分回路
２４      積分回路
３０      加算回路
４１      第１量子化回路
４２      第２量子化回路
４３      第３量子化回路
５０      ＤＡ変換回路（ＤＡＣ）
６０      デジタル処理部
７０      可変ゲイン回路
９０      閾値電圧設定回路
１００Ａ  ΔΣ型ＡＤ変換器
１００Ｂ  ΔΣ型ＡＤ変換器
１０１    第１演算回路
１２０    フィルタ回路
１２１    積分回路
１２２    積分回路
１２３    積分回路
１２４    積分回路
１３０    加算回路
１４０    第１量子化回路
１５０    ＤＡ変換回路（ＤＡＣ）
１７０    可変ゲイン回路
１１００  従来技術に係るΔΣ型ＡＤ変換器
１１１０  第１演算回路
１１２０  フィルタ回路
１１３０  量子化回路
１１４０  ＤＡ変換回路（ＤＡＣ）
１２００  従来技術に係るΔΣ型ＡＤ変換器
１２１０  第１演算回路
１２２０  フィルタ回路
１２２１  積分回路
１２２２  積分回路
１２２３  積分回路
１２２４  積分回路
１２３０  量子化回路
１２４０  ＤＡ変換回路（ＤＡＣ）
１２５０  演算回路
φ        スイッチ
Ｃｉｎ    容量
Ｃｆｂ    容量
【図１】
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【図２】
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【図３】
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【図６】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１４】
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