(57)【要約】      （修正有）【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。【選択図】図１
2008016798.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域の間の前記ｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層、および前記第１金属層上に形成され前記第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層の積層構造を有する第１ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、
前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域の間の前記ｎ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１化合物層と同じ組成の化合物を含む第２化合物層を有する第２ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１金属は、Ａｌ、Ｉｎ、Ｇａ、Ｔｌの中から選ばれる金属であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第第１および２化合物層の化合物の仕事関数は４．８ｅＶ以上であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２金属はＮｉ、Ｐｔ、Ｉｒ、Ｐｄの中から選ばれる１種類以上の金属であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１金属層は層厚が１モノレイヤー以上１０ｎｍ以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１および第２ゲート絶縁膜はＨｆ、Ｚｒ又はＬａの中から選ばれる１種類以上の金属を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第２ゲート絶縁膜と前記第２化合物層との間にＡｕ層が設けられていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第Ａｕ層は層厚が１モノレイヤー以上１０ｎｍ以下であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１ゲート絶縁膜と前記第１金属層との界面の少なくとも前記第１金属層側にリン、砒素、およびアンチモンのいずれか１つの非金属元素を含み、前記第２ゲート絶縁膜と前記第２化合物層との間の界面の少なくとも前記第２ゲート絶縁膜側にボロンを含んでいることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項１０】
前記第１および第２化合物層がＮｉシリサイドで構成され、前記ＮｉシリサイドのＮｉ／Ｓｉ比が１〜２の範囲にあり、４．３ｅＶより低い仕事関数を有する前記第１金属層がＡｌであることを特徴とする請求項１記載の半導体装置。
【請求項１１】
基板と、
前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域の間の前記ｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、金属とIV族半導体との化合物を含む第１化合物層を含む第１ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、
前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域の間の前記ｎ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたＡｕ層と、このＡｕ層上に形成され前記第１化合物層と同じ組成の化合物を含む第２化合物層を有する第２ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項１２】
前記第１および第２化合物層の仕事関数は４．４ｅＶ以下であることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１および第２化合物層の化合物に含まれる金属はＨｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗ、Ｅｒの中から選ばれる１種類以上の金属であることを特徴とする請求項１１または１２記載の半導体装置。
【請求項１４】
前記Ａｕ層は１モノレイヤー以上１０ｎｍ以下であることを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記ゲート絶縁膜はＨｆ、Ｚｒ、またはＬａの中から選ばれる１種類以上の金属を含むことを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置。
【請求項１６】
基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、
前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、
前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、
前記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程と、
前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程と、
前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行うことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、
前記第１化合物層に４．３ｅＶよりも小さい仕事関数を有する金属元素を添加する工程
と、
６００℃以下の熱処理を行うことにより前記金属元素の単体層を前記第１化合物層と前記第１ゲート絶縁膜との界面に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１７】
前記金属元素はイオン注入により添加され、その注入量は１ｘ１０１５ｃｍ−２以上５ｘ１０１６ｃｍ−２以下であり、最大濃度が前記第１化合物層の表面からゲート絶縁膜との界面までの高さの２／３より浅くなる条件によりイオン注入することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、
前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、
前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、
前記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程
と、
前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程
と、
前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行う
ことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、
前記第２化合物層にＡｕを添加する工程と、
６００℃以下の熱処理を行うことにより前記Ａｕ層を前記第２化合物層と前記第２ゲート絶縁膜との界面に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１９】
前記Ａｕはイオン注入により添加され、その量は１ｘ１０１５ｃｍ−２以上５ｘ１０１６ｃｍ−２以下であり、最大濃度が前記第２の層の膜厚の表面から前記第２ゲート絶縁膜の界面までの高さの２／３より浅くなる条件によりイオン注入することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、
前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、
前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、
前記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程と、
前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程と、
前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行うことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、
前記第１化合物層上に４．３ｅＶよりも小さい仕事関数を有する金属膜を堆積する工程と、
６００℃以下の熱処理を行うことにより前記金属膜の金属元素の単体層を前記第１化合物層と前記第１ゲート絶縁膜との界面に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１および第２化合物層がＮｉシリサイドで構成され、前記ＮｉシリサイドのＮｉ／Ｓｉ比が１〜２の範囲にあり、４．３ｅＶより低い仕事関数を有する前記金属膜がＡｌであることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記金属膜の形成はスパッタリングで行うことを特徴とする請求項２０または２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)、ＣＭＯＳＦＥＴ(Complementary MOSFET)等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜との界面におけるキャリア空乏化による実効的絶縁膜容量の低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
メタルゲート電極の形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイドゲート電極技術がある。メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。
【０００５】
これは、ＭＩＳトランジスタの動作閾値電圧はゲート電極とゲート絶縁膜との界面におけるゲート電極の仕事関数（実効仕事関数（Φｅｆｆ））の変化に従って変調されるためである。導電型に応じて最適な仕事関数を有するゲート電極をそれぞれ作りわけることは、ＣＭＯＳＦＥＴの製造プロセスを煩雑化し、製造コストを増大させてしまう。このため、簡単にゲート電極の仕事関数を制御する方法の技術開発が行われている。
【０００６】
例えば、ＮｉＳｉを用いたフルシリサイドゲート電極を形成する際に、Ｎｉ堆積時に他の金属を同時に堆積することによる仕事関数制御の試みがなされている（例えば、非特許文献１、２参照）。
【０００７】
非特許文献１では、ＮｉとＡｌを同時成膜し、フルシリサイドゲート電極を形成することで、Ａｌ偏析層を形成し、ＨｆＯ２からなるゲート絶縁膜上でｎ型ＭＯＳメタルにふさわしい４．３ｅＶの仕事関数を実現している。また、非特許文献２においては、ＮｉとＴａまたはＰｔとの同時成膜によりＳｉＯ２からなるゲート絶縁膜上でｎ型ＭＯＳメタルおよびｐ型ＭＯＳメタルにふさわしい４．２ｅＶおよび４．９ｅＶの仕事関数を実現している。しかしながら、これら同時成膜の方法では、導電型に応じて異なるメタル元素を添加するため、フルシリサイドを形成するプロセスを導電型に応じて別々に行う必要があり、上記のプロセス煩雑化を回避できていない。また、非特許文献１では、多結晶膜のＨｆＯ２膜の結晶粒界にもＡｌが進入しており、誘電率及びゲートリーク電流の面内ばらつきを誘発してしまう。
【０００８】
一方、非特許文献２では、非特許文献１と同様の技術的課題に加えて、Ｈｆを含む高誘電率膜の場合には仕事関数制御範囲が０．２ｅＶ以下であり、実用可能なデバイスの範囲が非常に狭い。
【非特許文献１】Y.H.Kim et al., Tech. Dig. IEDM2005, p.665
【非特許文献２】N.Biswas et al., Tech. Dig. IEDM2005, p.657
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情を考慮してなされたものであって、リーク電流が少なく、適切なしきい値を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様による半導体装置は、基板と、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域の間の前記ｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層、および前記第１金属層上に形成され前記第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層の積層構造を有する第１ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域の間の前記ｎ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１化合物層と同じ組成の化合物を含む第２化合物層を有する第２ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
【００１１】
また、本発明の第２の態様による半導体装置は、基板と、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成された第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域の間の前記ｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、金属とIV族半導体との化合物を含む第１化合物層を含む第１ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、前記基板上に前記ｐ型半導体領域とは絶縁分離して形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成された第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域の間の前記ｎ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたＡｕ層と、このＡｕ層上に形成され前記第１化合物層と同じ組成の化合物を含む第２化合物層を有する第２ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
【００１２】
また、本発明の第３の態様による半導体装置の製造方法は、基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、前記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程と、前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行うことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、前記第１化合物層に４．３ｅＶよりも小さい仕事関数を有する金属元素を添加する工程と、６００℃以下の熱処理を行うことにより前記金属元素の単体層を前記第１化合物層と前記第１ゲート絶縁膜との界面に形成する工程と、を備えたことを特徴とする。
【００１３】
また、本発明の第４の態様による半導体装置の製造方法は、基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程と、前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行うことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、前記第２化合物層にＡｕを添加する工程と、６００℃以下の熱処理を行うことにより前記Ａｕ層を前記第２化合物層と前記第２ゲート絶縁膜との界面に形成する工程と、を備えたことを特徴とする。
【００１４】
また、本発明の第５の態様による半導体装置の製造方法は、基板上に形成されたｐ型半導体領域上に第１ゲート絶縁膜を形成し、前記基板上に前記ｐ型半導体領域と絶縁分離されて形成されたｎ型半導体領域上に第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜上にIV族半導体を含む層を形成する工程と、前記第１および第２ゲート絶縁膜ならびに前記IV族半導体を含む層を加工し、前記ｐ型半導体領域上に前記IV族半導体を含む第１の層を形成するとともに前記ｎ型半導体領域上に前記IV族半導体を含む第２の層を形成する工程と、前記第１の層の両側の前記ｐ型半導体領域に第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｎ型半導体領域に第２ソース・ドレイン領域を形成する工程と、前記第１および第２の層上に同一の金属の膜を堆積させ、６００℃以下の熱処理を行うことにより前記金属と第１および第２の層に含まれる前記IV族半導体との化合物を含む第１および第２化合物層をそれぞれ形成する工程と、前記第１化合物層上に４．３ｅＶよりも小さい仕事関数を有する金属膜を堆積する工程と、６００℃以下の熱処理を行うことにより前記金属膜の金属元素の単体層を前記第１化合物層と前記第１ゲート絶縁膜との界面に形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、リーク電流が少なく、適切なしきい値を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施形態について図面を参照しながら説明する。なお、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１７】
（第１実施形態）
本発明の第１実施形態による半導体装置を説明する。本実施形態の半導体装置は、ＣＭＯＳＦＥＴであって、そのゲート長方向の断面を図１に示す。
【００１８】
図１に示すように、ｐ型シリコン基板１中に、ｐ型ウェル領域２と、ｎ型ウェル領域３とが形成され、これらウェル領域２，３はＳｉＯ２からなる素子分離層４によって電気的に絶縁されている。ｐ型ウェル領域２にはｎチャネルＭＩＳ(Metal-Insulator-Semiconductor)トランジスタ１００が形成され、ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタ２００が形成されている。
【００１９】
ｎチャネルＭＩＳトランジスタ１００は、ｐ型ウェル領域２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート電極６の側部に形成された絶縁体からなるゲート側壁８と、ゲート電極６の両側のｐ型ウェル領域２に形成されたｎ型エクステンション層９と、ゲート側壁８の両側のｐ型ウェル領域２に形成されたｎ型拡散層１０と、ｎ型拡散層１０上に形成されたＮｉＳｉからなるＮｉシリサイド層１２とを備えている。ゲート電極６は、ゲート絶縁膜５上に形成されたＡｌ層６ａと、Ａｌ層６ａ上に形成されたシリサイド層６ｂとの積層構造を有している。ｎ型拡散層１０は、ｎ型エクステンション層９よりもｐ型ウェル領域２との接合深さが深くなるように構成され、ｎ型拡散層１０およびｎ型エクステンション層９がｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。
【００２０】
ｐチャネルＭＩＳトランジスタ２００は、ｎ型ウェル領域３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたシリサイドからなるゲート電極１６と、ゲート電極１６の側部に形成された絶縁体からなるゲート側壁１８と、ゲート電極１６の両側のｎ型ウェル領域３に形成されたｐ型エクステンション層１９と、ゲート側壁１８の両側のｎ型ウェル領域２２に形成されたｐ型拡散層２０と、ｐ型拡散層２０上に形成されたＮｉＳｉからなるＮｉシリサイド層２２とを備えている。ｐ型拡散層２０は、ｐ型エクステンション層１９よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層２０およびｐ型エクステンション層１９がｐ型ＭＩＳトランジスタのソース・ドレイン領域となる。ｎチャネルＭＩＳトランジスタ１００およびｐチャネルＭＩＳトランジスタ２００は層間絶縁膜２４によって覆われている。
【００２１】
ゲート絶縁膜５、１５は、双方とも少なくともゲート電極６、１６との界面が非晶質であるＨｆＳｉＯＮであり、その物理膜厚は５ｎｍ以下が望ましい。ゲート電極６のＡｌ層６ａの膜厚は１モノレイヤーである。ゲート電極６のシリサイド層６ｂは立方晶のＮｉ３Ｓｉからなっている。一方、ゲート電極１６は、ゲート電極６のシリサイド層６ｂと同じ立方晶のＮｉ３Ｓｉからなっている。なお、図１では、ゲート電極１６の全てがＮｉ３Ｓｉの結晶相であるが、ゲート電極１６とゲート絶縁膜１５との界面領域にＮｉ３Ｓｉの結晶相が層状に形成されていれば仕事関数に変化はないのでかまわない。ゲート電極６のシリサイド層６ｂについても同様である。ただし、ゲート電極６のシリサイド層６ｂと、ゲート電極１６の構造は常に同じである。
【００２２】
これらのゲート絶縁膜５，１５およびゲート電極６、１６から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は、両導電型ともに、３０ｎｍ以下が好ましい。
【００２３】
ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとは相補的に働き、これらでＣＭＩＳデバイスが構成される。
【００２４】
本実施形態では、導電型に応じて閾値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。本実施形態のように、シリコン基板１上に形成されたｎチャネルＭＩＳトランジスタ１００では、Ｓｉのミッドギャップよりも小さい実効仕事関数Φｅｆｆが好ましく、ｐチャネルＭＩＳトランジスタ２００では、逆にＳｉのミッドギャップよりも大きな実効仕事関数Φｅｆｆが好ましい。特に、高速動作用の低閾値電圧で動作するためのトランジスタではｎ型デバイスでは４．４ｅＶ以下、ｐ型デバイスでは、４．８ｅＶ以上の実効仕事関数Φｅｆｆであれば、閾値電圧０．５ｅＶ以下の低閾値電圧が容易に実現できる。ここで、実効仕事関数Φｅｆｆとは、ゲート絶縁膜との界面におけるゲート電極の仕事関数であり、ＭＩＳ型キャパシタのＣ−Ｖ特性から求まるフラットバンド電圧Ｖｆｂのゲート酸化膜の膜厚依存性より酸化膜の膜厚が０の場合のフラットバンド電圧Ｖｆｂを直線外挿値により抽出し、Ｓｉ基板の不純物濃度（例えば、１ｘ１０１５ｃｍ−３）から求まるＳｉ基板のフェルミレベルを用いて電極の実効仕事関数Φｅ
ｆｆを抽出したものである。
【００２５】
実効仕事関数Φｅｆｆの値はゲート絶縁膜と接しているゲート電極の界面のフェルミレベルにより決まる。本実施形態のｎチャネルＭＩＳトランジスタ１００においては、ゲート絶縁膜５と接するゲート電極６はＡｌ層６ａであり、その実効仕事関数Φｅｆｆは４．３ｅＶであることから、低閾値電圧を実現できる。また、ｐチャネルＭＩＳトランジスタ２００のゲート絶縁膜１５に接するゲート電極１６はＮｉ３Ｓｉからなっており、その実効仕事関数Φｅｆｆは４．８５ｅＶであり、上記ｐチャネルＭＩＳトランジスタにおいて低閾値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。なお、本実施形態では実効仕事関数Φｅｆｆの抽出に際して、フラットバンド電圧Ｖｆｂの酸化膜の膜厚依存性より、ＳｉＯ２とＳｉ基板との界面の固定電荷のみ差し引くことで実効仕事関数Φｅｆｆを抽出しており、ゲート絶縁膜５、１５中に固定電荷は存在しないと仮定している。実際には界面固定電荷量よりは、１桁以上面密度としては少ないものの膜中に固定電荷は存在しており、それにより抽出される実効仕事関数Φｅｆｆの値は０．０５ｅＶ程度の誤差を含むが、どちらにせよ低閾値電圧を実施するために必要な実効仕事関数Φｅｆｆを実現可能であることにはかわりない。
【００２６】
本実施形態のゲート電極６中とゲート絶縁膜５との界面のＡｌ分布は、Ａｌのゲート絶縁膜５中深く又はＳｉ基板１側への拡散は生じない。これは、ゲート絶縁膜５がアモルファス層もしくはエピタキシャル層であることに起因している。
【００２７】
非特許文献１のように、多結晶構造のゲート絶縁膜を用いた場合には、粒界拡散速度の速いＡｌが結晶粒界を伝い、ゲート絶縁膜中に欠陥を形成することによってトランジスタ動作が不安定になること、またはＡｌがＳｉチャネル領域にまで達してデバイスの信頼性を劣化させることがありうる。
【００２８】
これに対して本実施形態では、結晶粒界のない非晶質のＨｆＳｉＯＮからなるゲート絶縁膜５を用いることで、ゲート絶縁膜およびチャネル領域へのＡｌの拡散が抑制された結果、Ａｌは界面に急峻にパイルアップし、Ａｌのゲート絶縁膜５への進入深さは、トランジスタ動作に支障がない程度に抑えることができる。また、ゲート絶縁膜５として、結晶粒界のないエピタキシャル膜を用いても同様にゲート絶縁膜中へのＡｌの進入が抑制できる。
【００２９】
図１では、ゲート絶縁膜５としてＨｆＳｉＯＮ膜を用いているが、ＨｆＳｉＯＮ膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。但し、ゲート絶縁膜はアモルファス層、又はＳｉ基板に対して格子整合したエピタキシャル層である必要があり、多結晶構造であってはならない。なぜならば、ゲート絶縁膜が多結晶構造であった場合には、Ａｌの結晶粒界での拡散速度は結晶粒内に比べて１桁以上早いため、製造の後工程においてゲート電極の下層のＡｌ層がゲート絶縁膜の多結晶粒界又は、チャネル領域との界面に侵入する。その結果、ゲートリーク電流の増大や信頼性を劣化させてしまう。結晶粒界のないアモルファスやエピタキシャル構造の場合には、Ａｌはゲート絶縁膜の電極界面の極浅領域には侵入するものの、その深さは、ゲート絶縁膜の膜厚の半分以下に抑えることが可能でありため上記危惧は生じない。
【００３０】
また、ゲート絶縁膜の材料としては、ＨｆＳｉＯＮからなるシリコン酸化膜以外に、例えばＳｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体がある。但し、それぞれの材料において上記のアモルファスまたはエピタキシャル構造を実現するために、シリコン酸化物に金属イオンを混ぜた材料であるシリケートも有効であるし、ＬａＡｌ酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。
【００３１】
以下の実施形態でも、ゲート絶縁膜としてはシリコン酸化膜を用いるが、特に断らない限り高誘電体絶縁膜に置き換えることは無論有効である。また界面となるＡｌ層の形成の観点からは、ゲート絶縁膜の種類はＡｌ２Ｏ３よりもギブスの自由エネルギーが大きく、熱力学的に安定な材料が好ましい。この場合は、Ａｌによるゲート絶縁膜の還元が抑制され絶縁膜中へ侵入するＡｌ量が低下する。そのため、より少ないＡｌの添加量で電極の仕事関数に寄与する電極側１層目にＡｌ層を効果的に形成することができる。具体的にはＨｆ及びＬａを含むゲート絶縁膜でアモルファス乃至エピタキシャル構造のものが好ましい。また、ゲート絶縁膜の界面付近でそれらの金属元素の組成を大きくしＡｌの絶縁膜中への侵入を抑制することも無論有効である。但し、ゲート電極の界面におけるＨｆ組成を多くする場合には、後述するフェルミレベル現象を鑑み、電極の金属−シリコン乃至ゲルマニウム組成を制御する必要がある。また、ゲート絶縁膜は、基板側にＳｉＯ２などで形成された界面層を有していてもかまわない。
【００３２】
なお、デバイスに要求される閾値電圧が高い場合は、Ｎｉ２Ｓｉ結晶相のように本実施形態で用いているＮｉ３Ｓｉよりもその実効仕事関数Φｅｆｆが小さい材料をｐチャネルＭＩＳトランジスタのゲート電極１６として用い、図３に示す場合と同様にＮ型トランジスタのＡｌ層の面密度乃至膜厚を１モノレイヤー以下の所望の実効仕事関数Φｅｆｆとなる膜厚に制御することで、Ｎ型トランジスタの実効仕事関数Φｅｆｆを調整すればよい。なお、Ｎｉ２Ｓｉの実効仕事関数Φｅｆｆは４．７５ｅＶである。電極６ｂにＮｉ３Ｓｉと異なる材料を用いた場合にも１モノレイヤー以上のＡｌ膜厚の領域で実効仕事関数Φｅｆｆが最小となることには変化は生じないが、１モノレイヤーよりＡｌの面密度が小さい場合の実効仕事関数ΦｅｆｆとＡｌ量との関係はＮ型トランジスタの電極６ｂの実効仕事関数Φｅｆｆ値に依存して変化する。簡単なＡｌ層膜厚の制御方法としては、後述するＡｌのイオン注入量を減らすことが挙げられる。
【００３３】
ゲート電極６、１６の高さ、すなわちシリサイドの膜厚については、１００ｎｍ以下が好ましく、ゲート長の縮小に応じて低くする必要がある。ゲート長に対して高すぎる場合には、機械的強度が不十分となり製造工程中にその構造を維持できず、デバイス製造を困難にする。典型的には、ゲート長の２乃至３倍の高さが好ましい。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも２０ｎｍ以上の高さは必要である。
【００３４】
また、本実施形態では、シリサイド材料であるＮｉ３Ｓｉ相をゲート電極６の上層６ｂ及びゲート電極１６として用いているが、他の実効仕事関数ΦｅｆｆがＳｉのミッドギャップよりも大きい金属とIV族半導体化合物であるシリサイド、ジャーマナイド、またはカーバイド材料であればよく、またそれらの混晶結晶であっても構わない。後述するように、これらの材料は現行のトランジスタ製造プロセスとの互換性に優れている。具体的には、シリサイド又はジャーマナイドを用いる場合には、それらが、金属とシリコン又はゲルマニウムの固相反応により形成可能であるため、ソース・ドレイン接合形成時等の高温プロセス工程時のゲート電極は高温耐熱性に優れた多結晶シリコン乃至ゲルマニウムを用い、その後に、シリサイド及びジャーマナイドを形成できるため、シリサイド及びジャーマナイド電極と絶縁膜との界面の界面反応によるリーク電流の増大などの電気的特性の劣化を抑制することが可能である。また、ジャーマナイドの耐熱性が不十分である場合には、シリコンとゲルマニウムの混晶結晶であるシリコンゲルマニウムや更にカーボンを添加したシリコンゲルマニウムカーボンを高温プロセス時のゲート電極として用い、その後、金属と固相反応させることで、ジャーマノシリサイドや、ジャーマノシリサイドカーボンを形成すればよい。但し、カーボンの添加量が多すぎる場合には、固相反応温度を上昇させてしまい、トランジスタ形成に適した温度での反応が不可能になるため、その際のカーボンの添加量は５ａｔｏｍ％以下が好ましい。上記以外の具体的な材料としては、Ｎｉ、Ｐｔ、Ｐｄ、またはＩｒを含むＮｉ３１Ｓｉ１２、  ＮｉＧｅ、Ｎｉ２Ｇｅ、Ｎｉ５Ｇｅ３、ＰｔＳｉ、Ｐｔ２Ｓｉ、Ｐｔ３Ｓｉ、ＰｔＧｅ、Ｐｔ２Ｇｅ、Ｐｄ２Ｓｉ、ＰｄＧｅ、ＩｒＳｉ、ＩｒＧｅ、があり、ゲート電極に必要とされる低電気抵抗率の観点からは、特に、ＮｉＧｅ、ＰｔＳｉ、ＰｔＧｅ、Ｐｄ２Ｓｉが好ましい。また、上記金属元素は２種類が混合されていてよく、その場合には、閾値ばらつきの観点から、一方の金属は他方に対して２０％以下である必要がある。例えば、Ｎｉ中にＰｔが２０％以下添加されたものでもよい。現行のＣＭＩＳトランジスタでは、ソース・ドレイン上に形成されるシリサイド相は比抵抗率の低いＮｉＳｉが用いられており、新規材料及び製造設備の導入なく実現可能な構造であると同時に、ソース・ドレインと同時形成プロセスも場合によっては可能であることから、製造及び開発コストが抑えられるため上記材料のうちＮｉシリサイドが最も好ましい。特にＮｉ３Ｓｉはトランジスタのゲート長に似依存せずに、組成ばらつきを抑えて形成可能である。これは、Ｎｉ組成が最も大きなＮｉシリサイドであるからである。後述する多結晶ＳｉとＮｉ膜の固相反応によりＮｉＳｉ相をゲート長の異なるトランジスタに同時に形成する場合には、ゲート長が短いトランジスタではＮｉ２Ｓｉ相が形成してしまう。これは、層間膜上から廻り込むＮｉにより、目的とするＮｉＳｉ形成に必要な量よりも過剰にＮｉが供給され、ゲート長が短いトランジスタではそれが顕著であるためである。これに対し、Ｎｉ３Ｓｉが形成した場合には、その後Ｎｉが供給されても相が変化することがない。よって、異なるゲート長のトランジスタでも、均一にＮｉ３Ｓｉ相が形成可能である。
【００３５】
また、ゲート絶縁膜にＨｆを含む場合には、Ｐ型トランジスタにおいて低閾値電圧を実現するには上記ゲート電極の金属組成がシリコンまたはゲルマニウムのそれよりも大きいことが好ましい。これは、Ｈｆ系絶縁膜の界面に生じるＨｆ−Ｓｉ又はＨｆ−Ｇｅが起因となるフェルミレベルピニングが起因する実効仕事関数Φｅｆｆの減少効果を抑制するためである。電極側の界面におけるシリコンまたはゲルマニウム組成が大きいほどピニングの影響が大きくなり、これにより実効仕事関数ΦｅｆｆがＳｉミッドギャップ付近にまで低下する。この現象は、Ｈｆ組成が３０％以上であるときに特に顕著となるが、これより小さい場合も、Ｈｆ−ＳｉまたはＨｆ−Ｇｅ結合が界面に存在しうる限り上記ピニング現象の影響を受ける。よって、金属組成を大きくし界面でのシリコンまたはゲルマニウム組成を小さくすることで、これを回避することができる。組成比として金属組成がシリコンまたはゲルマニウムの組成の２倍以上であることが好ましい。また、ゲート絶縁膜のゲート電極側にＨｆを含まない、又はＨｆ組成の小さい層を形成することでこの問題を回避すれば上記組成を用いる必要は必ずしもない。
【００３６】
一方、カーバイドはその融点が高いが故に上記の高温プロセス時にすでにゲート絶縁膜上に形成していても、リーク電流の増大や信頼性の劣化を生じることはないため、現行の多結晶シリコンゲート電極と同じ製造プロセス手順で形成することが可能である。カーバイドに含まれる金属としては、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、ＭｏまたはＷが好ましい。但しカーバイドの実効仕事関数Φｅｆｆはその金属―カーボン組成や結晶配向性により１ｅＶ程度変化することから、ゲート電極に置き換えて適用する場合には、その実効仕事関数ΦｅｆｆがＳｉのミッドギャップよりも大きくなるように、それらを調整する必要がある。
【００３７】
また、図４に示す本実施形態の第１変形例のように、本実施形態の半導体装置においてｎチャネルＭＩＳトランジスタのゲート電極６の界面にリン７等の非金属元素を、ｐチャネルＭＩＳトランジスタのゲート電極１６の界面にボロン１７等の非金属元素を添加することで、実効仕事関数Φｅｆｆ値を所望の実効仕事関数Φｅｆｆになるように調整することも無論有効である。絶縁膜側の界面に偏析しやすいボロン元素をＮｉ３Ｓｉ電極１６とゲート絶縁膜１５との界面に偏析させるとＮｉ３ＳｉのΦｅｆｆは最大で０．３ｅＶ程度大きくすることができ、その変化量は界面のボロン面密度に比例する。また、リンは電極側の界面に偏析しやすく、ボロンとは逆に実効仕事関数Φｅｆｆを最大０．４５ｅＶ程度低下させることができる。砒素、アンチモンを用いてもリンと同様の効果がある。リンおよびボロンをそれぞれ本実施形態のｎ型及びｐ型トランジスタに適用することで、実効仕事関数Φｅｆｆが５．１５ｅＶ及び４．０ｅＶとなり、現行の多結晶シリコン電極と同じ実効仕事関数が実現できる。この場合、ｎ型トランジスタのリンはＡｌ層６ａとＨｆＳｉＯＮ膜５との界面に主に偏析し、上記の実効仕事関数Φｅｆｆの変調効果を生じる。このことは、現行のトランジスタと同じチャネル不純物エンジニアリングを用いて、低閾値電圧デバイスを実現できることを示しており、デバイス開発コストの低減を可能にする。上記の非金属元素は、ゲート電極と絶縁膜との界面に偏析し界面電気２重層を形成することでゲート電極の実効仕事関数Φｅｆｆの値を変化させる。この場合には、ゲート電極の実効仕事関数Φｅｆｆの値は空間的に均一に変調されるため、後述する２種以上の金属元素が存在する場合（米国特許出願公開第２００５／００３７５８０号）の、金属元素種による仕事関数差によって生じるトランジスタ閾値のばらつきに関する危惧はない。
【００３８】
本実施形態では、ｐ型ウェル領域２上のゲート電極６のゲート絶縁膜５に接する側の層は、アルミニウム層６ａであるが、他の金属で融点が６５０℃以下、かつその真空仕事関数も４．３ｅＶよりも小さい金属材料を用いてもかまわない。ここでの真空仕事関数は、光電子分光法により測定した値であり、文献H.B. Michaelson, JAP 48, 4729 (1977)の値を用いることにする。詳しくは製造方法の箇所で述べるが、それらの金属は、低融点であるがゆえに電極中での拡散が速く、容易にゲート電極と絶縁膜との界面に拡散、偏析するため、簡単に本実施形態の構造が実現できる。具体的にはＡｌの他にＩｎ、Ｇａ、Ｔｌが挙げられる。耐熱性の観点からは、上記の金属材料のうち最も融点の高いＡｌ（６６０℃）が好ましい。ただし、ＬＳＩの配線領域の製造プロセス温度を低下させることで、それ以外の上記金属も適用できる。閾値調整の観点からは、真空仕事関数値が小さいＩｎ（４．１２ｅＶ）、Ｔｌ（３．８４ｅＶ）が好ましい。トランジスタ閾値のばらつき抑制の観点から、ゲート電極６のゲート絶縁膜５に接する側の層は、１種類の金属元素から成る必要がある。米国特許出願公開第２００５／００３７５８０号明細書では、Ｉｎをメッキ成膜する際、ＡｌやＧａを電極中に含有している。この場合、ＬＳＩの配線工程時にかかる熱により、Ｉｎの拡散時に上記含有元素もゲート絶縁膜の界面に到達し、仕事関数の異なる２種類の金属元素が界面に共存する。ＡｌとＳｂでは真空仕事関数値は、０．１８ｅＶ程度も異なる。この真空仕事関数差は、同一トランジスタ内での閾値ばらつきによるＳ−ファクターの劣化を招く。また、トランジスタ間での閾値ばらつきにも直接的に影響をし、その大きさは電源電圧の１０％〜２０％にも達するため、集積回路の動作が正常に動作しない状況を招く。ゆえに本実施形態のゲート絶縁膜５に接する側の層は、１種類の金属元素から成る構造をとることで、そのような閾値ばらつきを完全に抑えることが可能となる。
【００３９】
また、ゲート電極６ｂ、１６の結晶粒サイズに至っても、実効仕事関数Φｅｆｆばらつきの観点からゲート長の１／２以下の粒サイズが好ましい。
【００４０】
なお、本実施形態は、上述のようにバルク基板上に形成したトランジスタの閾値電圧の低減に優れた仕事関数を実現できるため、図１に示したように、基板はバルク基板であることが好ましい。
【００４１】
ここでは、チャネル領域にはＳｉを用いているが、Ｓｉよりも移動度の大きいＳｉＧｅ、Ｇｅ及び歪Ｓｉ等を用いても構わない。
【００４２】
また、ここでは、ソース・ドレイン領域１０、２０は現行のトランジスタ構造で用いられている高不純物シリコン層を形成しているが、シリサイドに置き換えるショットキー型ソース・ドレイン構造を用いても良いし、そのシリサイドとシリコン基板との界面に不純物を偏析された偏析ショットキー構造を用いても無論有効である。各デバイス世代において、最適なソース・ドレイン構造を用いればよい。
【００４３】
また、図５および図６に示すように、ｎ型トランジスタ領域のソース・ドレイン領域とその上部のシリサイド１２、との界面に上記真空仕事関数が４．３ｅＶよりも小さい金属材料層を有する構造を用いてもよい。図１８は本実施形態の第２変形例によるショットキートランジスタを示し、図１９は本実施形態の第３変形例による通常の拡散層を有するトランジスタ構造である。第２変形例のショットキートランジスタは、ｎチャネルＭＩＳトランジスタのソース・ドレイン領域がＡｌ層１１と、シリサイド層１２からなっており、ｐチャネルＭＩＳトランジスタのソース・ドレイン領域がシリサイド２２からなっている以外は第１実施形態と同様の構造を有している。また、第３変形例は、ｎチャネルＭＩＳトランジスタのソース・ドレイン領域がＡｌ層１１と、シリサイド層１２からなっている以外は第１実施形態と同様の構造を有している。これらの場合には、電子に対するショットキー障壁高さが低減され、どちらのソース・ドレイン構造の場合にもコンタクト抵抗の低減によりトランジスタ動作の更なる高速化が可能となる。
【００４４】
（製造方法：Ａｌイオン注入）
次に、第１実施形態の半導体装置の製造方法を、図７乃至図９を参照して説明する。
【００４５】
素子分離は、局所酸化法や、シャロー・トレンチＳＴＩ(Shallow Trench)法で形成することもできるし、メサ型でも構わない。シリコン基板１に素子分離層４を形成した後、イオン注入によりｐ型ウェル領域２、ｎ型ウェル領域３を形成する（図７参照）。
【００４６】
次に、シリコン基板１の表面にゲート絶縁膜をして用いるＨｆＳｉＯＮ膜５、１５をＭＯＣＶＤにより形成する。高誘電率膜を形成する場合には、ＭＯＣＶＤの他にＡＬＤ法などの成膜方法を用いてもよいし、ＨｆＳｉＯＮの様にそれにＳｉやＮ等を添加したものを用いればよい（図７参照）。
【００４７】
その後、減圧ＣＶＤにより、ゲート電極として用いる多結晶シリコン層を５０ｎｍ及びその上部に膜厚が１０ｎｍのＳｉＮキャップ層（図示せず）を堆積する。リソグラフィーによるパターニングを行い、異方性エッチングによりゲート電極の形状の加工を行う。
【００４８】
リンとボロンのイオン注入によりｎ型及びｐ型ＭＩＳトランジスタの高不純物濃度の浅いエクステンション層９，１９を形成する（図７参照）。エクステンション層９，１９の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【００４９】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁８、１８を形成する（図７参照）。先ほどよりも、大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層１０，２０を形成する。Ｎｉを８ｎｍスパッタ成膜し、その後４００℃の熱処理を行うことで、ソース・ドレイン領域１０，２０の上部にＮｉＳｉコンタクト層１２，２２を形成する（図７参照）。それ以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉがソース・ドレイン領域１０，２０にのみ選択的に形成する。
【００５０】
その後、ゲート電極上のＳｉＮからなるキャップ層を除去し、その後、減圧ＣＶＤにより層間絶縁膜２４となるシリコン酸化膜を堆積し、ＣＭＰ(chemical mechanical planarization)によりゲート電極の上端を露出させる（図７参照）。次に、Ｎｉをスパッタにより８５ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、Ｎｉと多結晶Ｓｉの界面領域からシリサイドが形成され同じ膜厚１１０ｎｍのＮｉ３Ｓｉ相のゲート電極６ｂ、１６が両導電型のトランジスタに対して形成される（図７参照）。この際Ｎｉの膜厚を５０ｎｍにしてＮｉ−Ｓｉ量比を制御するとＮｉ２Ｓｉ結晶相が形成でき、Ｎｉの膜厚を３０ｎｍにしてＮｉ−Ｓｉ量比を制御するとＮｉＳｉ結晶相が形成できる。また、シリサイド形成のための熱処理は２段階に分けて行いその間に未反応のＮｉを除去するウェットエッチング工程を行う方が好ましい。そうすることで、ゲート側壁上などの余剰のＮｉがゲート電極部に流入することを防ぎゲート長の異なるトランジスタを同時に、同一のＮｉ−Ｓｉ組成のシリサイドが形成できる。その結果、閾値電圧のばらつきを抑制することができる。その場合の熱処理としては、第一段階目として３００℃以上４５０℃以下の温度で１分間の熱処理条件が好ましい。５００℃以上で行なうと上述の様に余剰なＮｉの流入が生じる。また、２段階目の熱処理は４００℃以上６００℃以下の温度範囲である必要があり、６００℃よりも高温の場合には、Ｎｉシリサイド膜の凝集に伴うゲート電極の断線によりゲート電極部の電気抵抗の増大、しいては不良なトランジスタ動作を招いてしまう。
【００５１】
次に、図８に示すように、リソグラフィー技術を用いてｎチャネルＭＩＳトランジスタ形成領域のみ露出させ、ｐチャネルＭＩＳトランジスタ領域はレジストまたはハードマスク３０により覆う。その後、Ａｌイオン注入により、ＡｌをｎチャネルＭＩＳトランジスタのゲート電極６ｂにのみ添加する。Ａｌのドーズ量は１ｘ１０１６ｃｍ−２であり、その際の加速電圧は１０ｋｅＶであった。ドーズ量は第１実施形態で記したように、所望の実効仕事関数Φｅｆｆに必要なＡｌ層６ａの膜厚及びその濃度になるように最適な量を選べばよく、加速エネルギーは、Ａｌイオンがゲート絶縁膜５へ届かない程度に低加速であえばよい。典型的にはＡｌの平均飛程がゲート電極６ｂの高さの表面から２／３よりも表面側になることが必須である。それ以上大きな加速電圧でＡｌをイオン注入した場合には、ゲート絶縁膜５へＡｌが直接注入されてしまい、ゲートリーク電流の増大や信頼性劣化が生じ、さらに大きな加速電圧の場合には、チャネル中へＡｌが添加されてしまい、キャリア移動度劣化によりさらにそのデバイス特性は劣化してしまう。その後、５００℃で１時間の熱処理を行なうことで、Ａｌをゲート電極６ｂとゲート絶縁膜５との界面に偏析させることで、Ａｌ層６ａを形成する（図９参照）。
【００５２】
Ａｌはカーボン、シリコン乃至ゲルマニウムと化合物を形成しない。よって、ゲート電極６ｂ中に添加されたＡｌは結晶粒界に吐き出され、その粒界を伝いゲート電極と絶縁膜との界面及び表面に析出する。この際の熱処理温度及び時間を制御することでも、同様にΦｅｆｆを制御することが可能である。この熱処理前後でのＡｌのＮｉＳｉ電極中の分布をＳＩＭＳ分析により評価した結果を図１０に示す。なお、ＳＩＭＳ分析はゲート電極の表面から基板側に向けて行っている。そのため、ゲート電極と絶縁膜との界面よりも深い領域でのＡｌ分布は、ＳＩＭＳ分析中のノックオンの影響を強く受けており、実際のプロファイルとは異なる。
【００５３】
一方、バックサイドＳＩＭＳ(Secondary Ion Mass Spectroscopy)を用いて分析した結果を図２に示す。なお、ＳＩＭＳ分析はＳｉ基板を薬液で除去し、ＨｆＳｉＯＮを露出させた状態からゲート電極６の表面方向に向かって行っており、一次イオン種がＯ２＋であった。本分析には、ＨｆＳｉＯＮ中のＡｌの拡散挙動を分析するため、物理膜厚が１０ｎｍと厚いＨｆＳｉＯＮ膜を用いている。図２から、シリサイド層６ｂとの界面でＡｌ濃度が大きくなっておりＡｌが偏析していることが分かる。また、ゲート絶縁膜５側へのＡｌの進入深さは２ｎｍ以内に抑えられており、Ａｌのゲート絶縁膜５中深く又はＳｉ基板１側への拡散は生じていない。図２に示すＳＩＭＳ分析は基板側からゲート電極表面に向けて行っているため、ノックオンの影響は少なく、真のＡｌの深さ分布を示している。上記熱処理により、Ｎｉシリサイド電極６ｂとシリコン酸化膜５との界面にＡｌ層６ａが形成していることが確認できる。また、図１０より、電極表面近傍にもＡｌ層またはＡｌが高濃度に存在する領域が形成していることが分かる。
【００５４】
図１９は、ＳＰring-8放射光施設の硬Ｘ線電子分光法（ＨＸ−ＰＥＳ）を用いて、Ａｌのs1軌道を分析することにより本実施例のＡｌ層の結合状態を明らかにしたものである。分析に際しては、ゲート電極厚さをＡｒイオンエッチングにより１０ｎｍ程度に薄膜化したのちに、ゲート電極の表面方向から硬Ｘ線を照射している。分析に用いた光電子検出角度は８０°であった。金属状態のＡｌ及びＡｌサブオキサイドは界面のＮｉＳｉ膜側に存在するＡｌである。フルオキサイドのＡｌはゲート絶縁膜中に侵入しているＡｌであり、界面において電極側最表面に分布し、実効仕事関数Φｅｆｆに影響しない。フルオキサイドのＡｌスペクトル強度が他のそれに比べて大きくなっているのは、電極の薄膜化時に表面露出したＡｌが酸化されてしまったためである。硬Ｘ線電子分光法は、試料表面に最も敏感な分析手法であるため、最表面で酸化したＡｌの影響を強く受ける。よって実際の界面ではフルオキサイドのＡｌの割合は本分析手法で見積もられる値よりも小さく、絶縁膜中への侵入量も上記ＳＩＭＳ分析で明らかなように、ゲート電極／絶縁膜界面の極近傍に抑えられている。Ａｌ電極の仕事関数に寄与しているＡｌは電極側界面に存在するＡｌであり、金属状態及びサブオキサイド状態のものである。本分析結果のスペクトル強度比から界面に存在するＡｌ量の少なくとも約３０％以上が金属状態及びサブオキサイド状態にあることが分かる。
【００５５】
上記のような界面に分布するＡｌの存在箇所、結合状態の解析は、上記のＨＸ−ＰＥＳ以外にも、現実のデバイス分析によっても可能である。まず、完成したＭＯＳトランジスタから、集束イオンビーム法を利用した一般的な試料作成法により、Ａｌが偏析したＮｉＳｉ／ＨｆＳｉＯＮ構造のＴＥＭ(Transmission electron Microscopy)観察試料をピックアップする。この試料に対し、断面ＴＥＭ法により構造を観察を行うことで、界面構造を原子サイズの空間分解能で分析することができる。さらに、観察された特定の位置に照射したＴＥＭの電子ビームが試料を透過する際の吸収スペクトルから、試料の特定位置に含まれる元素の種類とその結合状態を、やはり原子サイズの空間分解能で知ることができる。これはＴＥＭ−ＥＥＬＳ(Elecron energy loss spectrocscopy)と呼ばれる一般的な分析手法である。この手法によれば、ＮｉＳｉ／ＨｆＳｉＯＮ界面のＮｉＳｉ側に金属状態およびサブオキサイド状態のＡｌが存在すること、界面のＨｆＳｉＯＮ側にフルオキサイド状態のＡｌが存在することが明らかにわかる。金属状態およびサブオキサイド状態のＡｌと、フルオキサイド状態のＡｌとの間には、図１９に示すごとく２ｅＶ〜３ｅＶ程度の結合エネルギー差が存在するので、その分離は通常のＴＥＭ−ＥＥＬＳ装置を用いた解析で容易に実施可能である。
【００５６】
上記のＳＩＭＳ、ＨＸ−ＰＥＳ分析方法を用いて見積もったＡｌの界面偏析量から推定される電極の実効仕事関数Φｅｆｆの値を図３に示す。界面のＡｌ量の増大に伴って実効仕事関数Φｅｆｆの値はＮｉ３Ｓｉの４．８５ｅＶから単調に減少し、面密度が１ｘ１０１５ｃｍ−２以上になった場合にＡｌ固有の実効仕事関数Φｅｆｆの値である４．３ｅＶになると推定された。これは、実効仕事関数Φｅｆｆは、ゲート電極の界面の元素種により決定されるため、表面のＡｌ面密度の上昇に伴って、ゲート電極の実効仕事関数ΦｅｆｆがＡｌ層６ａのそれに近づいていくことに基づいている。面密度が１ｘ１０１５ｃｍ−２の場合は丁度、１モノレイヤーのＡｌ層７が界面から電極側に存在していることを示している。それ以下の濃度にすることで、Ｎｉ３ＳｉとＡｌの実効仕事関数Φｅｆｆの値の中間の値を連続的に実現でき、界面のサブオキサイド状態のＡｌ量に依存して実効仕事関数Φｅｆｆが変化する。
【００５７】
ゲート電極の実効仕事関数Φｅｆｆはゲート電極の界面の元素種により決まるため、本実施形態のゲート電極側の２層目以降に存在するＡｌ層は実効仕事関数Φｅｆｆに影響しないため実効仕事関数Φｅｆｆの制御の観点からは必要ない。但し、Ａｌの比抵抗はＮｉ３Ｓｉのそれに比べ小さく、Ａｌ層６ａの膜厚の増加につれてゲート電極のシート低減につながるためＡｌ層６ａの膜厚は厚い方が好ましい。但し、Ａｌ層６ａの膜厚が１０ｎｍ以上の場合には、Ｎ型とＰ型でのゲート高さの差が顕著となり、配線プラグ形成を同時に行うことが困難になるため、Ａｌ層６ａの膜厚さは１０ｎｍより薄い必要がある。
【００５８】
図１１は、ゲート電極とゲート絶縁膜界面にＡｌ原子を偏析させたときのＮｉＳｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉの積層構造からなるＭＩＳキャパシタの容量−電圧（Ｃ−Ｖ）特性を示したものである。Ａｌを界面偏析させるための熱処理温度が高い程、また熱処理時間が長いほどＡｌ層の面密度乃至膜厚が増加し、それに伴いＣ−Ｖカーブが負電圧側にシフトし、仕事関数の減少に伴いフラットバンド電圧が減少していることが分かる。また、その変化は５００℃、３０分間以上のサーマル・バジェットの場合に実効仕事関数Φｅｆｆが４．３ｅＶで一定となっており、この場合にＡｌ層が１モノレイヤー以上になっていることが分かる。
【００５９】
また、この熱処理工程は、熱処理時間にも依存するが、１０秒以上１時間以下行うことが好ましい。１時間より長いと、生産性の観点から製造コストを増大させてしまう。１０秒未満であると、素子によっては、Ａｌが界面に拡散していないものが存在する。
【００６０】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。温度範囲としては３００℃以上６００℃以下である必要がある。３００℃より小さいと、Ａｌの拡散速度が遅く生産コストを増大させ、６００℃より大きいと、融点近い温度のためＡｌ層がゲート絶縁膜にダメージを与え、デバイスの信頼性を劣化させる。その後、ｐ型トランジスタ形成領域のレジスト又はハードマスクを除去することで、図１に示す第１実施形態の構造が実現される。
【００６１】
本プロセスを用いることで、ゲート電極のシリサイド形成工程は１度であるため、非特許文献１，２に挙げられているように、導電型に応じてそれぞれ異なる金属元素膜によるシリサイド工程を行う場合に比べて製造時間及びそのコストが短縮及び削減できる。
【００６２】
Ａｌの添加に際しては、上記のシリサイドゲート電極形成後のイオン注入による方法の他にも、Ａｌ層６ａをｎチャネルＭＩＳトランジスタのシリサイド電極上のみに成膜し、熱拡散させる方法や非特許文献１のＡｌ含有Ｎｉ膜によるシリサイド反応があるが、どちらの場合もｐチャネルＭＩＳトランジスタの金属膜を除去する工程が加わるため、製造プロセスが煩雑化する。両者を比較すると、後者はｎチャネルＭＩＳトランジスタにＡｌ含有Ｎｉを、ｐチャネルＭＩＳトランジスタにはＮｉを堆積せねばならず、工程数の増加・複雑化をまぬかれない。しかしながら、前者については、後の実施形態にて詳述するように、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのシリサイドを共通化できるので、製造時間の短縮化という利点がある。また、シリサイドゲート電極の形成前の多結晶Ｓｉ中にＡｌをプレドープする方法も可能であるが、その場合には添加されている不純物種によるシリサイド反応速度差が導電型により顕著となり、プロセスマージンが狭くなり、製造歩留まりを悪化させる。
【００６３】
また、本実施形態でＮｉ３Ｓｉを用いた場合の製造方法において、Ｎｉ３Ｓｉからなる電極６ｂ、１６の形成の際には、Ｎｉと多結晶Ｓｉの界面に薄膜Ｔｉ層を挿入することで、ゲート電極と未反応Ｎｉとの酸ウェットエッチング耐性の選択性を向上させるプロセス及び構造が有効である。Ｎｉ３Ｓｉ相は、未反応Ｎｉとの選択エッチング比が小さいためＮｉ層のみエッチングの温度や時間等の条件マージンは現行サリサイドＮｉＳｉの場合に比較し小さくなってしまう。そこで、Ｔｉ層をＮｉ成膜前に形成し、その後、シリサイド形成の熱処理を同様に行う。こうすることで、Ｎｉの拡散が早いため、ＮｉとＴｉの位置関係が逆転しＮｉ３Ｓｉ電極の上層にＴｉＳｉ２相３２が形成される。このＴｉＳｉ２相層は上記の硫酸（Ｈ２ＳＯ４）と過酸化水溶液（Ｈ２Ｏ２）の混合液に対する耐性に優れているため、Ｎｉ選択剥離中のＮｉ３Ｓｉゲート電極保護層として働き、本実施形態の構造を容易に形成することが可能である。
【００６４】
このように形成したデバイスでは図１２に示すように第１実施形態の構造に対して両導電型のトランジスタにおいてゲート電極６、１６の上層にさらにＴｉシリサイド相３２が形成された構造となる。図１２に示す構造の場合にも、ゲート電極と絶縁膜との界面の構造は第１実施形態と同様であるので、その効果は同じであり、製造のし易さのみ改善される。
【００６５】
また、Ｔｉ層を界面ではなくＮｉ成膜時の上層に成膜しても同じ構造が得られるが、界面に還元性の強いＴｉを挿入することで、多結晶シリコン表面の自然酸化膜層を還元できるため、それによるシリサイドの未形成などの不良を防ぐことが可能なため、Ｔｉは界面に挿入した方が好ましい。
【００６６】
以上説明したように、本実施形態およびその変形例によれば、リーク電流が少なく、適切なしきい値を有する半導体装置およびその製造方法を提供することができる。
【００６７】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を、図１３を参照して説明する。本実施形態の半導体装置は、ＣＭＩＳＦＥＴであって、そのゲート長方向の断面図を図１３に示す。
【００６８】
本実施形態のＣＭＩＳＦＥＴは、図１に示す第１実施形態のＣＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳトランジスタのゲート電極を、Ａｌ層６ａおよびＮｉシリサイド層６ｂからなる積層構造から単層のＨｆシリサイド層３６に置き換え、ｐチャネルＭＩＳトランジスタのゲート電極をＮｉシリサイド層１６から下層がゴールド（Ａｕ）層３７ａで上層がＨｆシリサイド層３７ｂの積層構造のゲート電極３７に置き換えた構成となっている。Ｈｆシリサイド層３６およびＨｆシリサイド層３７ｂは、同じ組成ＨｆＳｉ２を有している。
【００６９】
本実施形態でも第１実施形態と同様に、導電型に応じて閾値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。本実施形態のｎチャネルＭＩＳトランジスタでのゲート電極はＨｆＳｉ２層３６であり、その実効仕事関数Φｅｆｆは４．３５ｅＶであることから、定閾値電圧を実現できる。また、ｐチャネルＭＩＳトランジスタのゲート絶縁膜１５と接するゲート電極３７はＡｕ層３７ａでありその厚さは１モノレイヤーである。その実効仕事関数Φｅｆｆは５．０５ｅＶであり、上記ｐチャネルＭＩＳトランジスタにおいて低閾値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。
【００７０】
本実施形態ではＡｕ層３７ａの面密度または膜厚によりゲート電極３７の実効仕事関数Φｅｆｆが変化する。その電極３７の実効仕事関数Φｅｆｆの値と界面のＡｕ量の関係を図１４に示す。図１４からわかるように、界面のＡｕ量の増大に伴って実効仕事関数Φｅｆｆの値はＨｆシリサイド（ＨｆＳｉ２）の実効仕事関数の値４．３５ｅＶから単調に増加し、１モノレイヤー以上になった場合にＡｕ固有の実効仕事関数Φｅｆｆの値である５．０５ｅＶになる。それ以下の濃度にすることで、Ｈｆシリサイド（ＨｆＳｉ２）とＡｕの実効仕事関数Φｅｆｆの値の中間の値を連続的に実現できる。本実施形態のＡｕ層３７ａは還元性が極弱いためゲート絶縁膜１５を還元しゲート絶縁膜１５中へ侵入することはない。但し、結晶粒界を介した拡散の速度は速いため第１実施形態と同様にゲート絶縁膜１５は、アモルファス構造またはエピタキシャル構造である必要がある。
【００７１】
電極の実効仕事関数Φｅｆｆは界面の元素種により決まるため、本実施形態の電極側の２層目以降に存在するＡｕ層３７ａは実効仕事関数Φｅｆｆに影響しないため実効仕事関数Φｅｆｆの制御の観点からは必要ない。但し、Ａｕの比抵抗は電極３７ｂのＨｆＳｉ２のそれに比べ小さく、Ａｕ層３７ａの膜厚の増加につれてゲート電極のシート抵抗低減につながるためＡｕ層３７ａの膜厚は厚い方が好ましい。但し、１０ｎｍ以上の場合には、ｎ型とｐ型でのゲートの高さの差が顕著となり、配線プラグ形成を同時に行なうことが困難になるため、Ａｕ層３７ａの厚さは１０ｎｍより薄い必要がある。
【００７２】
なお、デバイスに要求される閾値電圧が高い場合は、ＴａＳｉ２結晶相のように本実施形態のゲート電極のシリサイド層で用いているＨｆＳｉ２よりも実効仕事関数Φｅｆｆが大きい材料をｎチャネルＭＩＳトランジスタのゲート電極３６として用い、ｐチャネルＭＩＳトランジスタのＡｕ層３７ａの面密度または膜厚を１モノレイヤー以下の所望の実効仕事関数Φｅｆｆとなる膜厚に制御することで、ｐチャネルＭＩＳトランジスタの実効仕事関数Φｅｆｆを調整すればよい。なお、ＴａＳｉ２の実効仕事関数Φｅｆｆは４．４ｅＶである。電極３７の上層のシリサイド層３７ｂにＨｆＳｉ２と異なる材料を用いた場合にも１モノレイヤー以上のＡｕ層３７ａの膜厚領域で実効仕事関数Φｅｆｆが最大となることには変化は生じないが、１モノレイヤーよりＡｕ面密度が小さい場合の実効仕事関数Φｅｆｆと、Ａｕ量との関係はｐチャネルＭＩＳトランジスタの上層のシリサイド層の実効仕事関数Φｅｆｆの値に依存して変化する。簡単なＡｕ層３７ａの膜厚の制御方法としては、Ａｌと同様にイオン注入量を減らすことが挙げられる。
【００７３】
また、本実施形態では、シリサイド材料であるＨｆＳｉ２相をゲート電極３６、３７ｂとして用いているが、実効仕事関数ΦｅｆｆがＳｉのミッドギャップよりも小さい他の金属とIV族半導体化合物であるシリサイド、ジャーマナイド、またはカーバイド材料であればよく、またそれらの混晶結晶であっても構わない。それらの材料が現行の製造プロセスとの整合性がよいことは、Ａｌの場合と同じ理由による。上記以外の具体的な材料としては、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、ＷまたはＥｒを含むＴａ２Ｓｉ、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＷＳｉ２、Ｅｒ３Ｓｉ５があり、ゲート電極に必要とされる低電気抵抗率の観点からは、特に、Ｔａ２Ｓｉ、ＴｉＳｉ２、が好ましい（。また、各ゲート電極には、その耐熱性向上を目的として窒素を添加したものを用いてもよい。窒素を添加すると各ゲート電極の結晶化が抑制され、ゲート長に対して結晶粒系の大きさが相対的に小さくなり、結晶面による仕事関数差によるトランジスタの閾値ばらつきが抑制できる。
【００７４】
また、ゲート絶縁膜にＨｆを含む場合に、Ｎ型トランジスタにおいて低閾値電圧を実現するには上記ゲート電極の金属組成がシリコン乃至ゲルマニウムのそれよりも大きいことが好ましいことは、第１実施形態で述べたとおりである。
【００７５】
一方、カーバイドはその融点が高いが故に上記の高温プロセス時にすでにゲート絶縁膜上に形成していても、リーク電流の増大や信頼性の劣化を生じることはないため、現行の多結晶シリコンゲート電極と同じ製造プロセス手順で形成することが可能である。
【００７６】
図１５に本実施形態の変形例によるＣＭＩＳＦＥＴを示す。この変形例によりＣＭＩＳＦＥＴは、図１３に示す第２実施形態のＣＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳトランジスタのＨｆＳｉ２からなるゲート電極３６およびｐチャネルＭＩＳトランジスタのゲート電極３７の上層のＨｆＳｉ２層３７ｂをＴａＣ層３８、３９にそれぞれ置き換えた構成となっている。このＴａＣの実効仕事関数Φｅｆｆは４．２５ｅＶであり、ＴａＳｉ２のそれに比較しさらに低い実効仕事関数Φｅｆｆのため、ｎチャネルＭＩＳトランジスタの閾値電圧もさらに低減される。カーバイドに含まれる金属としては、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｍｏ、またはＷが好ましい。但しカーバイドの実効仕事関数Φｅｆｆはその金属とカーボンとの組成や結晶配構成を制御することで、その実効仕事関数ΦｅｆｆがＳｉのミッドギャップよりも小さくなるように調整する必要がある。本変形例でも、両ゲート電極界面に不純物を偏析させ、その実効仕事関数Φｅｆｆを補助的に調整させることは有効である。
【００７７】
また、図５および図６に示す第１実施形態の第２または第３変形例に示したように、ソース・ドレイン拡散層とその上部のシリサイド界面にＡｕ層を有する構造を用いてもよい。但し、その場合、Ａｕ層はｐチャネルＭＩＳトランジスタ領域のみに形成する。この場合には、正孔に対するショットキー障壁高さが低減され、ソース・ドレイン構造によらずコンタクト抵抗の低減によりトランジスタ動作の更なる高速化が可能となる。
【００７８】
（製造方法：Ａｕイオン注入）
次に、図１５に示した第２実施形態の変形例による半導体装置の製造方法を、図１６乃至図１７を参照して説明する。
【００７９】
シリコン基板１の表面にゲート絶縁膜５、１５として用いるＨｆＳｉＯＮ膜を形成する工程までは、図７乃至図９に示した第１実施形態の場合と同様に行う（図１６）。
【００８０】
その後、減圧ＣＶＤにより、ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタのゲート電極として用いるＴａＣ層を５０ｎｍ堆積し、続いてＳｉＮ層（図示せず）を３０ｎｍ堆積する。リソグラフィー技術を用いてＳｉＮ層のパターニングを行い、このパターニングされたＳｉＮ層をマスクとして異方性エッチングを用いてパターニングし、ゲート電極の形状のＴａＣ層３８、３９を得る（図１６）。
【００８１】
次に、リンとボロンのイオン注入によりエクステンション層９、１９を形成し、その後ゲート電極とソース・ドレイン領域との絶縁のための側壁８、１８を形成する（図１６）。エクステンション層９、１９の形成時よりも、大きな加速電圧でリン及びボロンのイオン注入を行い、拡散層１０，２０を形成する（図１６）。エクステンション層９，１９および拡散層１０，２０がソース・ドレイン領域となる。その後、Ｎｉを膜厚８ｎｍ、スパッタ法で成膜し、続いて、４００℃の熱処理を行うことで、ソース・ドレイン領域の上部にＮｉＳｉコンタクト層１２，２２を形成する。それ以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉ層１２，２２がソース・ドレイン領域にのみ選択的に形成される（図１６）。
【００８２】
その後、ゲート電極上のＳｉＮ層を除去し、続いて、減圧ＣＶＤにより層間絶縁膜２４としてシリコン酸化膜を堆積し、ＣＭＰによりゲート電極の上端を露出させる（図１６）。
【００８３】
次に、リソグラフィー技術を用いて、ｐチャネルＭＩＳトランジスタ形成領域のみ露出させ、ｎチャネルＭＩＳトランジスタ形成領域はレジストまたはハードマスク４２により覆う（図１７）。その後、Ａｕイオンを注入することにより、ｐチャネルＭＩＳトランジスタのゲート電極３９にＡｕを添加する。Ａｕのドーズ量は１ｘ１０１６ｃｍ−２であり、その際の加速電圧は６０ｋｅＶであった。ドーズ量は第２実施形態の箇所で記したように、所望の実効仕事関数Φｅｆｆに必要なＡｕ層３７ａの膜厚及び面密度となるように最適な量を選べばよく、加速エネルギーは、Ａｕイオンがゲート絶縁膜１５へ届かない程度のエネルギーであればよい。典型的にはＡｌの平均飛程がゲート電極の高さの表面から２／３よりも表面側になることが必須である。その後、５００℃で、１時間の熱処理を行うことで、Ａｕをゲート電極３９とゲート絶縁膜１５との界面に偏析させることで、Ａｕ層３７ａを形成する。この際の熱処理温度及び時間を制御することでも、Ａｕの添加量と同様に実効仕事関数Φｅｆｆを制御することが可能である。高温熱処理時にＡｕはカーボン、シリコンまたはゲルマニウムと化合物を形成しない。よって、Ａｕ層３７ａがゲート電極３９と絶縁膜１５との界面に析出する。
【００８４】
また、この熱処理工程は、熱処理温度にも依存するが、１０秒以上１時間以下で行うことが好ましい。１時間より長いと、生産性の観点から製造コストを増大させてしまう。１０秒未満であると、素子によっては、Ａｕが界面に拡散していないものが存在しデバイスのばらつきを増大させてしまう。
【００８５】
また、この熱処理工程の雰囲気は、窒素雰囲気が好ましい。温度範囲としては３００℃以上６００℃以下である必要がある。３００℃より小さいと、Ａｕの拡散速度が遅く生産コストを増大させ、６００℃より大きいと、Ａｕの融点近い温度のためＡｌ層３７ａがゲート絶縁膜１５にダメージを与え、デバイスの信頼性を劣化させる。その後、ｐチャネルＭＩＳトランジスタの形成領域のレジスト又はハードマスク４２を除去することで、図１５に示す変形例の構造が実現される。
【００８６】
以上説明したように、本実施形態およびその変形例によれば、リーク電流が少なく、適切なしきい値を有する半導体装置およびその製造方法を提供することができる。
【００８７】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を説明する。本実施形態の半導体装置はＣＭＩＳＦＥＴであって、ゲート長方向の断面を図１８に示す。
【００８８】
本実施形態のＣＭＩＳＦＥＴは、図１に示す第１実施形態のＣＭＩＳＦＥＴとは、ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタのゲート電極が異なっている。本実施形態において、ｎチャネルＭＩＳトランジスタのゲート電極は積層構造であって、下層がＡｌ層６ａ、上層がＮｉＳｉ層４４であり、ｐチャネルＭＩＳトランジスタのゲート電極も積層構造であって、下層がＡｕ層３７ａ、上層がＮｉＳｉ層４５となっている。どちらの下層６ａ、３７ａの膜厚とも１モノレイヤーである。また、ＮｉＳｉ層４４およびＮｉＳｉ層４５は、同じ膜厚を有している。
【００８９】
本実施形態でも第１実施形態と同様に、導電型に応じて閾値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。両導電型トランジスタのゲート絶縁膜５，１５と接するゲート電極はそれぞれ、ｎ型ＭＩＳトランジスタではＡｌ層６ａ、ｐ型ＭＩＳトランジスタではＡｕ層３７ａでありそれぞれの実効仕事関数Φｅｆｆは４．３ｅＶ、５．０５ｅＶであり、どちらも低閾値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。
【００９０】
第１および第２実施形態の場合と同様に、Ａｌ層６ａおよびＡｕ層３７ａの面密度を小さくし１モノレイヤー以下にすることで、ともにその実効仕事関数ΦｅｆｆはＮｉＳｉの値４．６５ｅＶにそれぞれ近づくため、Ａｌ層６ａおよびＡｕ層３７ａの面密度を制御することで、実効仕事関数Φｅｆｆの値を連続的に制御できる。その他、下層のゲート電極における効果は第１実施形態のＡｌ層６ａ、第２実施形態のＡｕ層３７ａと同じである。また、本実施形態では低抵抗率のＮｉＳｉを用いることでゲート電極のシート抵抗が低減できる。また、ＮｉＳｉは現行のデバイスのソース・ドレインのコンタクト材料またはゲート電極の上部低抵抗層として使用されている材料であり、そのため本実施形態の構造の実現のための製造プロセス開発コストを低減することができる。
【００９１】
本実施形態の両導電型のゲート電極の上層は実効仕事関数Φｅｆｆに寄与しないため、製造プロセスに適合する可能な限り低抵抗な金属材料を用いることが好ましい。
【００９２】
本実施形態の半導体装置の製造方法は、第１実施形態及び第２実施形態の製造方法の箇所で示したイオン注入によるＡｌおよびＡｕの添加を順次行えばよい。
【００９３】
以上説明したように、本実施形態によれば、リーク電流が少なく、適切なしきい値を有する半導体装置およびその製造方法を提供することができる。
【００９４】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置の製造方法を説明する。本実施形態の製造方法は、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極としてＮｉ２Ｓｉを用い、ｎチャネルＭＩＳトランジスタのゲート電極にＡｌを導入するのにＮｉ２Ｓｉ膜上のＡｌ薄膜からの熱拡散を利用するものである。なお、本実施形態の製造方法において、ゲート電極の材料としてＮｉ２Ｓｉの代わりにＮｉＳｉを用いてもよい。Ｎｉ２ＳｉとＮｉＳｉの物性は極めて似通っていて、下記で説明するＮｉ３Ｓｉに対する優位点はＮｉ２ＳｉとＮｉＳｉでほぼ同等である。ただしＮｉ２ＳｉのほうがＮｉＳｉよりも仕事関数が高く、ｐチャネルＭＩＳトランジスタのゲート電極にふさわしいという特長を有しており、本実施形態の製造方法においてはＮｉ２Ｓｉを用いることがより望ましい。
【００９５】
Ｎｉ２Ｓｉは、Ｎｉ３Ｓｉよりも比抵抗が低いという物性を持つために、完成したトランジスタの寄生抵抗が相対的にひくく、トランジスタ動作速度の向上に役立つ。また、Ｎｉ２ＳｉはＮｉ３Ｓｉよりもシリサイド形成時の体積膨張率が小さいため、トランジスタ製造工程におけるゲート電極の断線などの不良発生の確率を低く出来る。また、Ｎｉ２ＳｉはＮｉ３Ｓｉよりも薬液に対する耐エッチング性に優れており、先に記述したような未反応Ｎｉ除去プロセス時のエッチング選択比低下の課題を解決できる。加えてＮｉ２Ｓｉは、Ａｌを熱拡散させる工程において、Ｎｉ３Ｓｉよりも高速でＡｌを拡散させる性質を有している。これに関しては、具体的な実験結果に基づき後で説明する。この性質により、Ｎｉ２ＳｉではＡｌ原子を効率よくシリサイドと絶縁膜との界面に到達させることが可能となり、シリサイド上部のＡｌ拡散源の量を減らすことができる。また、Ｎｉ２ＳｉではＮｉ３Ｓｉよりも相対的に少ないサーマル・バジェットでＡｌの界面偏析を完遂できる。Ａｌの界面偏析はトランジスタの後工程で行うため、サーマル・バジェットを低減することは、トランジスタの内部の不純物プロファイルを維持し寄生抵抗やショートチャネル効果に影響を及ぼさないことにつながり、望ましい。
【００９６】
本実施形態の製造方法を図２０乃至図２２を参照して説明する。
【００９７】
まず、シリコン基板１に素子分離層４を形成した後、イオン注入によりｐ型ウェル領域２、ｎ型ウェル領域３を形成する（図２０参照）。なお、素子分離層４は、局所酸化法や、シャロー・トレンチＳＴＩで形成することもできるし、メサ型でも構わない。
【００９８】
次に、シリコン基板１の表面にゲート絶縁膜をして用いるＨｆＳｉＯＮ膜５、１５をＭＯＣＶＤにより形成する。高誘電率（high-k)膜を形成する場合には、ＭＯＣＶＤの他にＡＬＤ法などの成膜方法を用いてもよいし、例えばＨｆＳｉＯＮのように、成膜したＨｆＯにＳｉやＮ等を添加してもよい。ＨｆＳｉＯＮの他には、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＨｆＯＮ、などの絶縁体を使うことができる。
【００９９】
その後、減圧ＣＶＤ法により、ゲート電極として用いる多結晶シリコン層を５０ｎｍ堆積し、その上部に膜厚が１０ｎｍのＳｉＮキャップ層（図示せず）を堆積する。リソグラフィーを用いてパターニングを行い、反応性イオンエッチングなどの異方性エッチングを用いてゲート電極の形状の加工を行う。
【０１００】
リンおよびボロンをｐ型ウェル領域２および型ウェル領域３にそれぞれイオン注入することにより、高不純物濃度であって浅いｎ型エクステンション層９およびｐ型エクステンション層１９を形成する（図２０参照）。なお、エクステンション層９、１９の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【０１０１】
次に、ゲート電極の側部に側壁８、１８を形成する（図２０参照）。その後、エクステンション層９、１９の形成時よりも大きな加速電圧でリンおよびボロンをｐ型ウェル領域２および型ウェル領域３にそれぞれイオン注入することにより、深いｎ型拡散層１０およびｐ型拡散層２０を形成する。ｎ型拡散層１０およびｎ型エクステンション層９がｎ型ソース・ドレイン領域となり、ｐ型拡散層２０およびｐ型エクステンション層１９がｐ型ソース・ドレイン領域となる。
【０１０２】
続いて、Ｎｉを８ｎｍスパッタ成膜し、その後４００℃の熱処理を行うことで、ソース・ドレイン領域１０、２０の上部にＮｉＳｉコンタクト層１２、２２をそれぞれ形成する（図２０参照）。そして、それ以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉがソース・ドレイン領域１０，２０にのみ選択的に形成する。
【０１０３】
次に、ゲート電極上のＳｉＮからなるキャップ層を除去し、その後、減圧ＣＶＤにより層間絶縁膜２４となるシリコン酸化膜を堆積し、ＣＭＰによりゲート電極の上端を露出させる（図２０参照）。
【０１０４】
次に、Ｎｉをスパッタにより５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、Ｎｉと多結晶Ｓｉの界面領域からシリサイドが形成され、Ｎｉ２Ｓｉ相のゲート電極６ｃ、２６がｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタに対してそれぞれ形成される（図２０参照）。なお、シリサイド形成のための熱処理は２段階に分けて行いその間に未反応のＮｉを除去するウェットエッチング工程を行う方が好ましい。そうすることで、ゲート側壁上などの余剰のＮｉがゲート電極部に流入することを防ぐことが可能となり、ゲート長の異なるトランジスタを同時に、同一のＮｉ−Ｓｉ組成のシリサイドが形成できる。その結果、閾値電圧のばらつきを抑制することができる。その場合の熱処理としては、第一段階目として３００℃以上４５０℃以下の温度で１分間の熱処理条件が好ましい。５００℃以上で行なうと上述のように余剰なＮｉの流入が生じる。また、２段階目の熱処理は４００℃以上６００℃以下の温度範囲である必要がある。熱処理温度が６００℃よりも高温の場合には、Ｎｉシリサイド膜の凝集に伴うゲート電極の断線によりゲート電極部の電気抵抗の増大し、不良なトランジスタ動作を招いてしまう。
【０１０５】
次に、図２１に示すように、リソグラフィー技術を用いてｎチャネルＭＩＳトランジスタ形成領域のみ露出させ、ｐチャネルＭＩＳトランジスタ形成領域はレジストまたはハードマスク（図示せず）により覆う。その後、スパッタリングなどの方法により、Ａｌ薄膜５０をｎチャネルＭＩＳトランジスタのゲート電極６ｃ上部にのみ形成する。本実施例におけるＡｌ薄膜５０の膜厚は３０ｎｍであった。
【０１０６】
このときのＡｌ薄膜５０の膜厚は、１ｎｍ以上であることが望ましい。１ｎｍ以上でないと、十分な量のＡｌを絶縁膜との界面に偏在化させることができない。一方、Ａｌ薄膜５０の膜厚には、Ａｌを界面に偏析させるという目的から考えたときの上限は無い。しかしながら、この後の工程でＡｌを熱拡散させる際、あまりにもＡｌ薄膜が厚いと、Ｎｉ２Ｓｉ膜のモフォロジーが悪くなる可能性があるため、５０ｎｍ以下であることが望ましく、より望ましくは３０ｎｍ以下が良い。
【０１０７】
Ａｌ薄膜５０の成膜方法はスパッタリング以外にもＣＶＤ法などの方法を用いることが出来るが、スパッタリング法が最も望ましい。これは、ＣＶＤ法を用いると材料ガスに含まれるさまざまな不純物元素、例えば酸素などがＡｌ薄膜に含有され、これがＮｉシリサイドへのＡｌ拡散を大きく阻害し、ゲート絶縁膜との界面へのＡｌ偏析を非効率的にするためである。スパッタリング法では、Ａｌ薄膜中の不純物濃度をＣＶＤ法などよりも低減化させることが可能なので、本実施形態の製造方法として望ましい。
【０１０８】
その後、４５０℃で３０分の熱処理を行なうことで、Ａｌをゲート電極６ｃとゲート絶縁膜５との界面に偏析させることで、Ａｌ層６ａを形成する。その後、硫酸と過酸化水素水の混合液などのエッチング液を用いてＡｌ薄膜５０をＮｉ２Ｓｉ膜に対して選択剥離する。ここで、燐酸、酢酸、塩酸の混合水溶液をエッチング液に用いても良い。このプロセスを経て、図２２に示す構造を有する半導体装置が完成する。
【０１０９】
本実施形態の製造方法と同様に、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ／ｐ型Ｓｉの積層構造のＮｉ２Ｓｉ上にＡｌ薄膜を堆積し、その後、４５０℃、３０分の熱処理を行って形成したＭＩＳキャパシタの容量−電圧（Ｃ−Ｖ）特性を図２３のグラフｇ１に示す。すなわち、このＭＩＳキャパシタはＮｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面にＡｌが偏析した構造を有している。
【０１１０】
これに対して比較例として、Ｎｉ２Ｓｉ／ＨｆＳｉＯＮ／ｐ型ＳｉからなるＭＩＳキャパシタの容量−電圧特性を図２３のグラフｇ２に示す。すなわち、この比較例のＭＩＳキャパシタは、Ｎｉ２Ｓｉ上にＡｌ薄膜を堆積せず、熱処理を行わないで形成したＭＩＳキャパシタであって、Ｎｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面にＡｌが偏析していない構造となっている。
【０１１１】
図２３からわかるように、Ａｌ薄膜堆積と熱処理工程を施すことにより、Ｃ−Ｖ特性が負電圧側に約０．５Ｖシフトした。これは、Ｎｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面の実効的な仕事関数が低下したことを示唆している。Ｎｉ２Ｓｉの仕事関数が約４．７５ｅＶであることを考えると、Ａｌ薄膜を堆積し、熱処理工程を行った後のＮｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面の実効仕事関数はおよそ４．２ｅＶ〜４．３ｅＶ程度であることが分かる。
【０１１２】
本実施形態の製造方法によって作成したＮｉシリサイドの組成を確認するために行ったＸＲＤ(X-ray diffractometry)の実験結果を図２４に示す。図２４中、複数のピークが確認できるが、これらは全てＮｉ２Ｓｉに起因する結晶回折信号であり、本実施形態の製造方法によって確実にＮｉ２Ｓｉ膜が形成できていることが確認された。同定したＮｉ２Ｓｉのピークと、検出されなかったＮｉ３ＳｉおよびＮｉＳｉピークの位置については以下のとおりである。
ａ）同定したＮｉ２Ｓｉピーク
斜方晶Ｎｉ２Ｓｉ（１２３）  ２θ＝４４．６３８°
斜方晶Ｎｉ２Ｓｉ（２０３）  ２θ＝４５．８２９°
斜方晶Ｎｉ２Ｓｉ（１５０）  ２θ＝４７．３４７°
六方晶Ｎｉ２Ｓｉ（１１０）  ２θ＝４７．８７６°
ｂ）検出されなかったＮｉ３ＳｉおよびＮｉＳｉピークの位置
立方晶Ｎｉ３Ｓｉ（１１１）  ２θ＝４４．８７１°
立方晶Ｎｉ３Ｓｉ（２００）  ２θ＝５２．２７５°
立方晶Ｎｉ３Ｓｉ（２１０）  ２θ＝５８．８１７°
斜方晶ＮｉＳｉ（２１０）   ２θ＝４４．３６９°
斜方晶ＮｉＳｉ（２０２）   ２θ＝４７．２７９°
斜方晶ＮｉＳｉ（１０３）   ２θ＝５１．４３８°
斜方晶ＮｉＳｉ（３０１）   ２θ＝５５．０４２°
斜方晶ＮｉＳｉ（２１２）   ２θ＝５５．４７６°
斜方晶ＮｉＳｉ（０１３）   ２θ＝５６．３２６°
斜方晶ＮｉＳｉ（０２０）   ２θ＝５６．４３９°
【０１１３】
この実験では確認用に、ウェハ上、平面的に連続して形成されたＮｉシリサイド膜の分析を行ったが、実際のＭＩＳＦＥＴにおいてもＮｉシリサイドの組成を確認することは可能である。例えば、ＭＩＳＦＥＴのゲート積層部を通常のピックアップ法などにより取り出し、断面ＴＥＭ観察を行う。ＴＥＭ試料中のＮｉシリサイドの位置をＴＥＭ観察により確認したうえで、ＥＤＸ(Energy Dispersive X-ray spectroscopy)によりＮｉシリサイド中のＮｉとＳｉの組成比を測定することが可能である。また、より厳密にＮｉシリサイドの結晶相を確認するには、ＴＥＭ試料の断面からＮｉシリサイドの位置を確認し、その箇所にある程度収束させた電子ビームを照射し、試料中を通過した電子ビームの回折パターンを解析すればよい。
【０１１４】
図２５は本実施形態によって製造されたｎチャネルＭＩＳトランジスタのゲート積層部から取り出したＮｉ２Ｓｉ／ＨｆＳｉＯＮ／Ｓｉ構造の断面ＴＥＭ観察結果である。この試料は形状確認用のものでありＮｉ２Ｓｉ膜、ＨｆＳｉＯＮ膜の膜厚などはデバイス特性のために最適化されたものではない。ここで、Ｎｉ２Ｓｉ膜の構造に注目すると、膜厚方向に一つのＮｉ２Ｓｉグレイン（結晶粒）しかない構造になっていることがわかる。これは本実施形態のＮｉシリサイドが、その膜厚方向に組成の変動をもたないことを示唆している。組成のばらつきが無いことは、ＮｉシリサイドとＨｆＳｉＯＮとの界面の仕事関数がＮｉ２Ｓｉの固有値で決まることを示唆しており、トランジスタのしきい値電圧のばらつきが抑制されることを示唆している。
【０１１５】
図２６は、図２５のＴＥＭ写真においてＮｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面を高精度に観察したＴＥＭ実験の結果を示している。界面には連続的な白いコントラストの層が形成されていることが分かった。ＥＥＬＳによる成分分析の結果、この白いコントラストの層はＡｌが主成分であることが分かった。ＥＥＬＳでは電子ビームを収束させることでナノメートルオーダーの空間分解能で元素分析をすることが可能であり、ごく微量な界面のＡｌ層の検出が可能である。図２３のＣ−Ｖ特性のシフトから判明したＮｉ２ＳｉとＨｆＳｉＯＮとの界面の仕事関数の低下は、界面に偏析したＡｌの仕事関数の作用によるものであることが確認できる。
【０１１６】
図２７は、本実施形態の製造方法と同様に製造されたＮｉ２Ｓｉ／ＨｆＳｉＯＮからなる積層構造の内部のＡｌの元素深さ方向分布を、バックサイドＳＩＭＳにより分析した結果である（図中の黒丸でプロットしている）。この実験では、Ｎｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面およびＮｉ２Ｓｉ膜中におけるＡｌの分布を正確に計測するために、Ｓｉ基板を物理的研磨によって薄膜化したのちに、基板の側から１次イオン、この場合にはＯ２＋イオンを照射し、試料をエッチングしながら元素分布評価を行った。この分析手法によって、Ａｌ濃度の低い側から高い側へ向けて分布計測をすることになるので、ＳＩＭＳ特有の試料の奥方向への元素打ち込み現象に伴う真の元素分布からの乖離が生じにくくなり、より正確なＡｌの深さ分布が得られる。この実験では、バックサイドＳＩＭＳ分析を行う前に上部のＡｌ層は溶液処理などによって除去した。また、図２７にはＨｆの濃度分布（白丸でプロットしている）も示した。また、Ｎｉ２Ｓｉ膜とＨｆＳｉＯＮ膜とＳｉ基板との境界を点線で示した。同図からわかるように、Ｎｉ２Ｓｉ膜中には、上方に堆積したＡｌ薄膜から多量のＡｌ原子が拡散し、分布している。特にＨｆＳｉＯＮ膜との界面ではＡｌがパイルアップしているのが見られた。その量はおおよそ１０２１ｃｍ−３のオーダーでＡｌの連続層を形成するのに十分な量といえる。このように、図２６に示す断面観察で確認されたＮｉ２Ｓｉ膜とＨｆＳｉＯＮ膜との界面のＡｌは、Ｎｉ２Ｓｉ膜上方のＡｌ薄膜からのＡｌ熱拡散と、界面での偏析作用によるものであることが確認できる。また、図２７から、ＡｌはＨｆＳｉＯＮ膜中にほとんど拡散していないことも確認された。これはＨｆＳｉＯＮ膜によって、Ａｌの拡散がせき止められていることを示唆している。ＡｌがＨｆＳｉＯＮ膜に拡散すると絶縁膜の信頼性、トランジスタの移動度劣化などの原因となるが、本構造はその心配はないと考えられる。
【０１１７】
図２８は、本実施形態のゲート電極のＮｉ２Ｓｉ膜をＮｉ３Ｓｉ膜に変更した場合の、Ｎｉ３Ｓｉ／ＨｆＳｉＯＮ構造におけるＡｌ元素の深さ分布を示す図である。図２７と同様に、バックサイドＳＩＭＳによる分析を行った。Ａｌ薄膜の堆積、熱処理条件などの実験条件は先に述べたＮｉ２Ｓｉ膜の場合と同じである。ＨｆＳｉＯＮ膜の膜厚は、Ｎｉ３Ｓｉの実験で用いた試料の方が薄いものとなっているが、Ｎｉ３Ｓｉ膜中およびＮｉ３Ｓｉ膜とＨｆＳｉＯＮ膜との界面のＡｌ分布を議論する上での障害にはならない。Ｎｉ２Ｓｉの場合と同様、Ｎｉ３Ｓｉ膜へＡｌの熱拡散が生じている様子が分かる。しかし、シリサイド内部のＡｌの分布はＮｉ２Ｓｉ膜とＮｉ３Ｓｉ膜で大きく異なる。図２７に示すＮｉ２Ｓｉ膜中のＡｌの分布はほぼ平坦であることから、その拡散が極めて高速に生じていることが推定される。これに対し図２８に示すＮｉ３Ｓｉ膜の場合には表面から奥に行くに従いＡｌの量が減少していて、これはＮｉ２Ｓｉ膜の場合よりもＮｉ３Ｓｉ膜の内部でのＡｌの拡散がおきにくいことを意味している。この性質差の結果、ＨｆＳｉＯＮ膜との界面に到達しパイルアップしたＡｌ元素の量は、Ｎｉ３Ｓｉ膜の方が相対的に少ない。その量はＮｉ２Ｓｉ膜の場合よりもおおよそ２桁あまり低く、おおまかには１０１９ｃｍ−３のオーダーであってＡｌの連続層を形成しているとは言いがたく、界面の実効的仕事関数を低下させるのに十分な量とはいえない。したがって、本実施形態においては、ゲート電極にはＮｉ３ＳｉよりもＮｉ２Ｓｉを用いた方がより効率的にＡｌを界面に到達させ、仕事関数を低下させる作用につながるといえる。
【０１１８】
本実施形態において、Ｎｉ２Ｓｉからなる電極とＨｆＳｉＯＮからなる絶縁膜との界面にＡｌ層を形成する方法は、Ａｌ薄膜からの熱拡散でなく、ｎチャネルＭＩＳトランジスタのゲート電極へのＡｌイオンを注入することで行っても良い。ただしこの場合には、イオン注入特有のエネルギーストラグリングによって、ゲート絶縁膜に対しＡｌが注入されないような工夫が必要である。これは、ゲート絶縁膜が損傷を受けて漏れ電流が増大し、トランジスタの性能が著しく劣化するためである。これを回避するためには、注入イオンの加速エネルギーを低く設定する必要があるが、これはイオン注入時の注入電流を下げることに相当し、プロセス時間の増加というデメリットにつながる。これに対し、本実施形態で紹介したＡｌ薄膜を用いた手法はゲート絶縁膜へのＡｌ打ち込みの危惧は無く、単純にＡｌの成膜を行うだけでよいので製造時間の短縮につながるという利点がある。
【０１１９】
以上説明したように、本実施形態によれば、ｎチャネルＭＩＳトランジスタのゲート電極の実効的な仕事関数を下げることが可能となり、ＣＭＯＳの性能向上が期待できる。また、Ｎｉシリサイドの製造はｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを一括で行うため、高い性能を少ない工程数で実現することができる。
【０１２０】
（変形例）
第４実施形態ではｐチャネルＭＩＳトランジスタのゲート電極はＮｉ２Ｓｉであり、抵抗が低いなどの利点はあるものの、仕事関数が４．７５ｅＶ程度であり、ｐチャネルＭＩＳトランジスタのしきい値電圧を十分低くするのにはもう少し高い仕事関数が望ましい。この変形例では、図２２に示す構造に対し、ｐチャネルＭＩＳトランジスタのゲート電極の上部にのみＴｉ層６０、Ｎｉ層７０を積層する。一例として、５ｎｍのＴｉ、１００ｎｍのＮｉを、この順番で、真空中で連続的にスパッタ成膜する。ｎチャネルＭＩＳトランジスタの上部は公知の方法でＳｉＮなどのハードマスク８０で被覆しておく（図２９参照）。
【０１２１】
この後、５００℃、１分の熱処理を行うことにより、Ｎｉ層７０のＮｉが、Ｔｉ層６０を通り抜けてＮｉ２Ｓｉ層２６中に拡散し、この温度で安定なＮｉ３Ｓｉ層１６が形成されるという、相転移現象が生じる。ここでＴｉの役割はＮｉ２Ｓｉ表面に形成された自然酸化膜を還元しＮｉの拡散を容易化させることである。引き続きハードマスク８０および残留したＴｉ層６０、Ｎｉ層７０を、従来のウェットエッチングなどにより除去することによって図３０に示す構造を得ることができる。
【０１２２】
本変形例によれば、製造工程数は若干増加するものの、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタともに低いしきい値電圧を持つことが可能となり、ＣＭＯＳの設計を容易に行うことができる。
【０１２３】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１２４】
【図１】第１実施形態によるＣＭＩＳＦＥＴの断面図。
【図２】第１実施形態に係る電極構造をＳＩＭＳにより分析したＡｌの深さ方向の分布を示す図。
【図３】第１実施形態に係るシリサイド電極の実効仕事関数とＡｌ層との膜厚の関係を示す図。
【図４】第１実施形態の第１変形例によるＣＭＩＳＦＥＴの断面図。
【図５】第１実施形態の第２変形例によるＣＭＩＳＦＥＴの断面図。
【図６】第１実施形態の第３変形例によるＣＭＩＳＦＥＴの断面図。
【図７】第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図８】第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図９】第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１０】第１実施形態によるＣＭＩＳＦＥＴの熱拡散前後のＡｌの電極内分布を示す図。
【図１１】第１実施形態によるＭＯＳキャパシタのＣ−Ｖ特性の拡散熱処理依存性を示す図。
【図１２】第１実施形態の第４変形例によるＣＭＩＳＦＥＴの断面図。
【図１３】第２実施形態によるＣＭＩＳＦＥＴの断面図。
【図１４】第２実施形態に係るゲート電極の実効仕事関数とＡｕ層の膜厚との関係を示す図。
【図１５】第２実施形態の変形例によるＣＭＩＳＦＥＴの断面図。
【図１６】第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１７】第２実施形態の変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１８】第３実施形態によるＣＭＩＳＦＥＴの断面図。
【図１９】第１実施形態に係る電極構造をＨＸ−ＰＥＳにより分析したＡｌの結合状態示す図。
【図２０】第４実施形態の製造方法の製造工程を示す断面図。
【図２１】第４実施形態の製造方法の製造工程を示す断面図。
【図２２】第４実施形態の製造方法によって製造されたＣＭＩＳＦＥＴの断面図。
【図２３】第４実施形態の製造方法を用いて製造されたＭＩＳキャパシタの容量−電圧特性を示す図。
【図２４】第４実施形態の製造方法によって製造されたＮｉシリサイド電極の組成、結晶構造を確認するためのＸＲＤ実験結果を示す図。
【図２５】第４実施形態の製造方法によって製造されたＣＭＯＳデバイスのゲートの断面のＴＥＭ観察結果を示す写真。
【図２６】第４実施形態によって製造されたＣＭＯＳデバイスのＮｉ２ＳｉとＨｆＳｉＯＮとの界面のＴＥＭ観察結果を示す写真。
【図２７】第４実施形態によって製造されたゲートのＮｉ２Ｓｉ／ＨｆＳｉＯＮの積層構造中のＡｌ元素分布のＳＩＭＳ分析結果を示す図。
【図２８】ゲート電極のシリサイドをＮｉ３Ｓｉにした場合の、Ｎｉ３Ｓｉ／ＨｆＳｉＯＮの積層構造中のＡｌ元素分布のＳＩＭＳ分析結果を示す図。
【図２９】第４実施形態の変形例による製造方法の製造工程を示す断面図。
【図３０】第４実施形態の変形例によって製造されたＣＭＩＳＦＥＴの断面図。
【符号の説明】
【０１２５】
１  シリコン基板
２  ｐ型ウェル領域
３  ｎ型ウェル領域
４  素子分離層
５、１５  ＨｆＳｉＯＮ膜（ゲート絶縁層）
６  ゲート電極
６ａ  Ａｌ（アルミニウム）層
６ｂ  Ｎｉシリサイド層（Ｎｉ３Ｓｉ層）
６ｃ  Ｎｉシリサイド層（Ｎｉ２Ｓｉ層）
７  リン元素
８、１８  ゲート側壁
９  エクステンション層
１０  拡散層
１１  Ａｌ（アルミニウム）層
１２  Ｎｉシリサイド層（ＮｉＳｉ層）
１６  Ｎｉシリサイド層（Ｎｉ３Ｓｉ層）
１７  ボロン元素
１９  エクステンション層
２０  拡散層
２２  Ｎｉシリサイド層（ＮｉＳｉ層）
２４  層間絶縁膜
２６  Ｎｉシリサイド層（Ｎｉ２Ｓｉ層）
３０  レジスト又はハードマスク
３２  Ｔｉシリサイド層（ＴｉＳｉ２層）
３６  Ｈｆシリサイド層（ＨｆＳｉ２層）
３７a  ゴールド層（Ａｕ層）
３７ｂ  Ｈｆシリサイド層（ＨｆＳｉ２層）
３８、３９  Ｔａカーバイド（ＴａＣ層）
４４、４５  Ｎｉシリサイド層（ＮｉＳｉ層）
５０  Ａｌ薄膜
６０  Ｔｉ層
７０  Ｎｉ層
８０  ハードマスク（ＳｉＮ）
【図１】
2008016798.tif 000003
【図２】
2008016798.tif 000004
【図３】
2008016798.tif 000005
【図４】
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【図５】
2008016798.tif 000007
【図６】
2008016798.tif 000008
【図７】
2008016798.tif 000009
【図８】
2008016798.tif 000010
【図９】
2008016798.tif 000011
【図１０】
2008016798.tif 000012
【図１１】
2008016798.tif 000013
【図１２】
2008016798.tif 000014
【図１３】
2008016798.tif 000015
【図１４】
2008016798.tif 000016
【図１５】
2008016798.tif 000017
【図１６】
2008016798.tif 000018
【図１７】
2008016798.tif 000019
【図１８】
2008016798.tif 000020
【図１９】
2008016798.tif 000021
【図２０】
2008016798.tif 000022
【図２１】
2008016798.tif 000023
【図２２】
2008016798.tif 000024
【図２３】
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【図２４】
2008016798.tif 000026
【図２７】
2008016798.tif 000027
【図２８】
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【図２９】
2008016798.tif 000029
【図３０】
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【図２５】
2008016798.tif 000031
【図２６】
2008016798.tif 000032