(57)【要約】【課題】素子分離工程において、ＳＴＩ段差を低減、もしくはなくすことを目的とする。【解決手段】半導体装置１０１に形成される半導体素子を分離する分離溝１０５を形成する際に、分離溝１０５に堆積された絶縁膜１０６をストッパ膜１０２の高さにそろえるように研磨した後、絶縁膜１０６の高さを半導体基板１０１の表面と一致する高さまでエッチングして凸形状のストッパ膜１０２を形成し、セリア系スラリーを用いるＣＭＰによりストッパ膜１０２を除去することにより、セリア系スラリーを用いたＣＭＰでは凸部を選択的に研磨することができるため、ストッパ膜１０２のみを選択的に研磨することができ、絶縁膜１０６と半導体基板１０１の表面がそろえられて、ＳＴＩ段差を低減、もしくはなくすことができる。【選択図】図１
2008311244.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に形成された素子を分離する分離溝を形成するに際し、
半導体基板上にストッパ膜を形成する工程と、
前記ストッパ膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ストッパ膜及び前記半導体基板の素子分離領域に前記分離溝を形成する工程と、
前記分離溝からはみ出した前記絶縁膜を除去する工程と、
前記絶縁膜の上面と前記半導体基板の上面とが等しい高さになるまで前記分離溝に埋め込まれた前記絶縁膜の上部をエッチングする工程と、
界面活性剤が添加されたセリア系スラリーを用いるＣＭＰ法にて前記ストッパ膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ストッパ膜をＣＭＰによって除去する工程において、セリア系スラリーを用いるＣＭＰの前に、ストッパ膜厚の角部を丸めるまでの除去をシリカ系スラリーを用いたＣＭＰにより行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ストッパ膜としてＳｉＮ膜を用い、前記ストッパ膜をＣＭＰによって除去する工程において、セリア系スラリーを用いるＣＭＰの前に、ストッパ膜厚の１０分の１までの除去をシリカ系スラリーを用いたＣＭＰにより行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ストッパ膜が窒化膜またはＰｏｌｙ−Ｓｉ膜であることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ストッパ膜を形成する工程において、ＡＬＤおよびアニール炉を使った成膜方式を用いて、前記ストッパ膜の膜厚を２０ｎｍ乃至１５０ｎｍとすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記分離溝の形成後、前記絶縁膜を堆積する前に、熱処理によって前記分離溝の側壁に薄膜の酸化膜を形成する工程をさらに備えることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ストッパ膜を形成する前に、前記半導体基板上に熱酸化膜を形成する工程をさらに備えることを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ストッパ膜を除去する工程において、工程の開始時には前記セリア系スラリーに添加する界面活性剤の濃度を２．５〜４．０ｗｔ％とし、ストッパ膜の膜厚が２０μｍ未満では前記界面活性剤の濃度を２．０ｗｔ％以下にて使用することを特徴とする請求項１または請求項４〜請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ストッパ膜を除去する工程において、ストッパ膜の膜厚が２０μｍ未満で用いられる前記セリア系スラリーは、工程の開始時に用いられる前記セリア系スラリーを４〜６倍に希釈したセリア系スラリーであることを特徴とする請求項１または請求項４〜請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は、回転塗布法を用いたスピンオンガラス膜、ＨＤＰ酸化物あるいはＣＶＤ酸化物のいずれかよりなる単膜またはいずれかを組み合わせた複数膜であることを特徴とする請求項１〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記分離溝がアスペクト比５以上であり、前記絶縁膜がスピンオンガラス膜とＨＤＰ酸化物あるいはＣＶＤ酸化物との積層膜であることを特徴とする請求項１〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記ストッパ膜を除去する工程の終点検出を、トルク式終点検出で行うことを特徴とする請求項１〜請求項１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分離溝により素子分離を行う半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、個々の半導体素子を電気的に分離する方法としてシャロー・トレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が採用されている。
【０００３】
以下、従来のＳＴＩ技術を用いた素子分離方法について図１１，図１２を用いて説明する。
図１１は従来のＳＴＩの形成工程を示す工程断面図、図１２はＳＴＩ段差とゲート寸法との関係を説明する図である。
【０００４】
従来の素子分離方法では、まず、図１１（ａ）に示すように、半導体基板９０１の上面上にストッパ膜９０２を形成した後、ストッパ膜９０２の上にレジスト膜９０３を堆積する。
【０００５】
次に、図１１（ｂ）に示すように、リソグラフィー及びドライエッチングを用いて、分離溝（トレンチ）形成用のレジストパターン９０４を形成する。
続いて、図１１（ｃ）に示すように、このレジストパターン９０４をマスクとして、ストッパ膜９０２及び半導体基板９０１に対してエッチングを行い、分離溝９０５を形成する。その後、レジストパターン９０４を除去する。
【０００６】
次に、図１１（ｄ）に示すように、分離溝９０５及びストッパ膜９０２上に絶縁膜９０６を、分離溝９０５を完全に埋め込むように堆積する。ここで、堆積する絶縁膜９０６の膜厚は分離溝９０５の深さに対して十分な量を設定する。そのため、堆積後の表面は分離溝９０５のパターンに応じた段差が生じる。図１１（ｄ）では、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により堆積した場合のケースを一例に図式化した。他にＳＴＩを形成するのに使用する絶縁膜９０５の堆積方法は、ＳＡ−ＣＶＤやＳＯＤ（Ｓｐｉｎ  ＯＮ  Ｄｉｅｌｅｃｔｒｉｃ）法がある。いずれの方法で堆積しても、表面には段差が生じる。
【０００７】
次に、図１１（ｅ）に示すように、こうして堆積した絶縁膜９０６をＣＭＰにより、ストッパ膜９０２表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。但し、通常は、ウエハ面内のストッパ膜９０２上の絶縁膜９０５残りを完全に防ぐために、平坦化後にオーバー研磨を実施する。これにより、上述の研磨残りを防止できる。しかしながら、幅広の分離パターンでは、このオーバー研磨により図１１（ｆ）に示すように、分離部の絶縁膜９０６表面がストッパ膜９０２の表面位置よりも下がる問題が生じる。この段差をＣＭＰ用語でディッシングと呼ぶ。
【０００８】
最後にストッパ膜をウェットエッチングにより除去することで、図１１（ｇ）に示したような素子分離（ＳＴＩ）を完成する。この際に使用するエッチング液はリン酸やＨＦといった大変酸化力の強い薬液を使い、ストッパ膜の除去を行う。
【０００９】
以上の説明通り、一般的なトレンチ分離工程では、基板上へのストッパ膜の成膜、ストッパ膜のパターンニング用マスクの形成、エッチングによる分離溝の形成などを順次行い、その後、分離溝を絶縁膜により埋め込む。次にＣＭＰによりストッパ膜上面位置まで、絶縁膜の除去と平坦化を行う。そして、ストッパ膜の除去をウェットエッチングにより行い、最終的にＳＴＩが完成する。こうして形成されたＳＴＩは分離部と活性領域との間において必ず段差Ｄ１およびＤ２が生じてしまう。また、先程のディッシングの影響を受けた幅広の分離パターン部では、最終的にＳＴＩ段差Ｄ１が他のＳＴＩ段差Ｄ２に比べて小さい形状になり、ＳＴＩ段差にパターン間差が生じてしまう。以上が従来のＣＭＰ技術を使った平坦化の過程までの説明である。
【００１０】
このようにして形成された素子分離構造では、ＳＴＩと活性領域間に必ず段差Ｄ１およびＤ２が発生してしまう。この事はゲート開発にも影響を与えている。その背景として、メタルゲートトランジスタの開発要求がある。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のスケーリングに伴い、ゲート絶縁膜も薄膜化が要求されており、現在では、ＳｉＯ２換算で２ｎｍ以下の膜厚が実用化されるに至っている。しかしながら、従来の多結晶シリコンを用いたゲート電極では、トランジスタをオンさせた状態において電極内に空乏層が形成される。空乏層部分に寄生容量が形成されるため、トータルのゲート容量は減少する。これは実効的なゲート絶縁膜が厚くなったのに相当する。膜厚増加分は特にｐチャネルＭＯＳＦＥＴにおいて０．５から０．８ｎｍに達する場合もあり、もはやゲート絶縁膜厚と比較して無視することはできない。この空乏層による膜厚増加を解消するためにメタルゲートの検討が行われている。近年では特にメタルゲート開発において、従来のＰｏｌｙ−Ｓｉ電極からの転用が比較的容易な電極構造であるＦＵＳＩ（Ｆｕｌｌｙ−Ｓｉｌｉｃｉｄｅｄ：フルシリサイド電極／ポリシリコンを完全にシリサイド化したメタル電極）の開発が急速に進んできている。このようにＦＵＳＩのプロセスを設計する際、ＳＴＩの段差がそのままＦＵＳＩゲート電極の高さに影響を与えてしまう。つまり、段差のあるところとないところとでゲート高さが異なるため、同一プロセスで製造した場合、ＦＵＳＩ電極内の組成が変わってしまう。このことは段差の差によってさらに影響を与え、トランジスタ特性としての容量に設計差を生んでしまうことになる（例えば、特許文献１，特許文献２，特許文献３参照）。
【特許文献１】特開２０００−２４３７３３号公報
【特許文献２】特開２００４−３６３５９５号公報
【特許文献３】特開２００４−８０００７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の方法では、素子分離の完成後に必ずＳＴＩと活性領域との間に段差が生じる。このＳＴＩ段差がデバイス構造に与える影響は複数あるが、中でも微細化に大きく関与している問題を以降に説明する。
【００１２】
まず、ＳＴＩ段差の上限と下限のスペック設定の考え方について説明する。
下限はトランジスタ特性に影響を与える可能性がある。例えば、ハンプ特性やゲート酸化膜の信頼性である。この理由として、基板面にたいしてＳＴＩ段差が下がった場合、ＳＴＩ端部に電界集中が発生するためである。よって、下限についてはゲート電極形成前において、基板面よりもＳＴＩ段差が下がっていないことがトランジスタ特性上は望ましい。
【００１３】
次に上限の設定に関する説明を以下に述べる。一般的に、ＳＴＩ段差の上限は、ゲートのリソグラフィーでの寸法精度に影響を与える。そのためには、ＳＴＩ段差がゲート寸法精度に影響を与えるメカニズムについて説明する必要がある。図１２（ａ）から判るように、ＳＴＩ段差がある場合、（１）ＳＴＩ部と活性領域とでレジスト膜厚が変化することと、（２）露光時にＳＴＩ段差部で光が反射され、活性領域上のレジストパターンに影響を及ぼすために、レジスト寸法にバラツキが発生する。そのためＳＴＩ形成プロセスでは、ＳＴＩの最大段差を可能な限り低減することが重要な課題である。またこの段差の設定スペックは微細化とともに、小さくなってきている。
【００１４】
図１２（ｂ）はＳＴＩ段差とゲート寸法バラツキの関係を説明したグラフである。前述したように、ＳＴＩ段差が負となると、Ｔｒ特性が劣化してしまうのでＳＴＩ段差の下限は０以上である。
【００１５】
ＳＴＩ段差の上限について、グラフには、上述にある従来のＳＴＩ形成プロセスにより形成した場合のＳＴＩ段差とゲート寸法ばらつきの値（従来での技術値）と、技術ロードマップ動向のＳＴＩ段差目標値をプロットした。従来の技術では、現段階で最先端ノードである４５ｎｍノードスペックは満足するが、次世代以降のノードには対応できない。ＣＭＰの技術革新だけでは対応できず、インテグレーションも含めた抜本的なＳＴＩ形成プロセスが求められている。
【００１６】
そこで本発明は、次世代以降に対応するＳＴＩ段差を低減、もしくはなくすことを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明における半導体装置の製造方法は、半導体装置に形成された素子を分離する分離溝を形成するに際し、半導体基板上にストッパ膜を形成する工程と、前記ストッパ膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記ストッパ膜及び前記半導体基板の素子分離領域に前記分離溝を形成する工程と、前記分離溝を埋め込むように絶縁膜を堆積する工程と、前記分離溝からはみ出した前記絶縁膜を除去する工程と、前記絶縁膜の上面と前記半導体基板の上面とが等しい高さになるまで前記分離溝に埋め込まれた前記絶縁膜の上部をエッチングする工程と、界面活性剤が添加されたセリア系スラリーを用いるＣＭＰ法にて前記ストッパ膜を除去する工程とを有することを特徴とする。
【００１８】
また、前記ストッパ膜をＣＭＰによって除去する工程において、セリア系スラリーを用いるＣＭＰの前に、ストッパ膜厚の角部を丸めるまでの除去をシリカ系スラリーを用いたＣＭＰにより行うことを特徴とする。
【００１９】
また、前記ストッパ膜としてＳｉＮ膜を用い、前記ストッパ膜をＣＭＰによって除去する工程において、セリア系スラリーを用いるＣＭＰの前に、ストッパ膜厚の１０分の１までの除去をシリカ系スラリーを用いたＣＭＰにより行うことを特徴とする。
【００２０】
また、前記ストッパ膜が窒化膜またはＰｏｌｙ−Ｓｉ膜であることを特徴とする。
また、前記ストッパ膜を形成する工程において、ＡＬＤおよびアニール炉を使った成膜方式を用いて、前記ストッパ膜の膜厚を２０ｎｍ乃至１５０ｎｍとすることを特徴とする。
【００２１】
また、前記分離溝の形成後、前記絶縁膜を堆積する前に、熱処理によって前記分離溝の側壁に薄膜の酸化膜を形成する工程をさらに備えることを特徴とする。
また、前記ストッパ膜を形成する前に、前記半導体基板上に熱酸化膜を形成する工程をさらに備えることを特徴とする。
【００２２】
また、前記ストッパ膜を除去する工程において、工程の開始時には前記セリア系スラリーに添加する界面活性剤の濃度を２．５〜４．０ｗｔ％とし、ストッパ膜の膜厚が２０μｍ未満では前記界面活性剤の濃度を２．０ｗｔ％以下にて使用することを特徴とする。
【００２３】
また、前記ストッパ膜を除去する工程において、ストッパ膜の膜厚が２０μｍ未満で用いられる前記セリア系スラリーは、工程の開始時に用いられる前記セリア系スラリーを４〜６倍に希釈したセリア系スラリーであることを特徴とする。
【００２４】
また、前記絶縁膜は、回転塗布法を用いたスピンオンガラス膜、ＨＤＰ酸化物あるいはＣＶＤ酸化物のいずれかよりなる単膜またはいずれかを組み合わせた複数膜であることを特徴とする。
【００２５】
また、前記分離溝がアスペクト比５以上であり、前記絶縁膜がスピンオンガラス膜とＨＤＰ酸化物あるいはＣＶＤ酸化物との積層膜であることを特徴とする。
また、前記ストッパ膜を除去する工程の終点検出を、トルク式終点検出で行うことを特徴とする。
以上により、ＳＴＩ段差を低減、もしくはなくすことができる。
【発明の効果】
【００２６】
以上のように、半導体装置に形成される半導体素子を分離する分離溝を形成する際に、分離溝に堆積された絶縁膜をストッパ膜の高さにそろえるように研磨した後、絶縁膜の高さを半導体基板の表面と一致する高さまでエッチングして凸形状のストッパ膜を形成し、セリア系スラリーを用いるＣＭＰによりストッパ膜を除去することにより、セリア系スラリーを用いたＣＭＰでは凸部を選択的に研磨することができるため、ストッパ膜のみを選択的に研磨することができ、絶縁膜と半導体基板の表面がそろえられて、ＳＴＩ段差を低減、もしくはなくすことができる。
【発明を実施するための最良の形態】
【００２７】
−  発明に至る経緯および発明の原理  −
ＣＭＰ法において、研磨レート、研磨対象の選択比や被研磨面に与える影響は、使用するスラリーの種類によって大きく変化する。現在、酸化膜のＣＭＰとして使用されるスラリーとして大別して２種類がある。シリカ系スラリーとセリア系スラリーである。発明者はこの２種のスラリーの特徴を十分検討した結果、両者のメリットを両立した新たなスラリーを用いた。そして、絶縁膜であるＳＴＩ酸化膜を掘り下げるために、従来の窒化膜表面でＣＭＰを停止後にＳＴＩ酸化膜に対してエッチバックを行った後、被研磨面の状態に応じてこれらのスラリーを使い分けることで、本発明のポイントであるストッパ膜である窒化膜を研磨して除去する発明に至った。以降にその窒化膜を選択的に研磨して除去することができるに至った経緯について、図９を用いて説明する。
【００２８】
図９はシリカ系スラリーとセリア系スラリーとを用いた研磨を比較する図である。
【００２９】
【表１】
2008311244.tif 000003
表１は、シリカ系スラリーと、セリア系スラリーおよびセリア系希釈スラリーの特徴を示している。同表に示すように、一般によく利用されているシリカ系のスラリーは、スラリー粒子の表面が比較的滑らかで、摩擦係数は大きくない。よって、シリカ系のスラリーは、研磨時にスクラッチや傷が発生しにくいスラリーと言える。一方、セリア系のスラリーは、配位子となる界面活性剤が添加されており、スラリー粒子の端部が酸化セリウムで修飾され、スラリー粒子の周辺に有機酸などの化合物が配位した構造を有するスラリーで、スラリー粒子の表面には凹凸がある。よって、シリカ系のスラリーと比較すると、セリア系のスラリーは摩擦係数が大きいスラリーであるため、研磨時におけるスクラッチや被研磨面への傷が発生しやすい。そこで、発明者は両者の利点を生かすことができないかを考えた結果、セリア系スラリーを純水で希釈することで、スラリー粒子を分散させることができ、セリア系スラリーを使っても傷が発生しにくいことを見出した。
【００３０】
発明者は、上記に示す特性に加えて、シリカ系スラリーとセリア系スラリーの研磨特性と平坦化性能との関係を明らかにした。つまり各スラリー粒子が被研磨面の凹凸形状に与える特性を見出した。具体的には、シリカ系スラリーを用いた研磨を行った場合、研磨初期は前記凹凸形状の角を丸める効果がある。そのまま研磨を続けるにつれて、凹凸量が緩和されていく。但し、凹凸を完全に平坦化し終えるまでには多くの研磨時間を要し、凹部も研磨されていくために、平坦化性能は良くない。平坦化性能とは、段差を研磨時間で割ることで指標化できる。一方のセリア系スラリーを用いて研磨を行う場合、被研磨面にスラリーを供給した後、ある程度被研磨面に圧力を付加しないと、研磨が十分進行しない。その理由はセリア系スラリー粒子の周囲には配位子があり、ある程度の圧力を負荷しなければ粒子を取り巻く配位子を除去できないためである。このようにセリア系スラリーは、ある閾値を超えた圧力が負荷されることによって、配位子が除去され、粒子がむき出しになることで急激に研磨レートが向上する。
【００３１】
この内容を模式的に示したのが、図９である。図９（ａ）は研磨圧力と研磨レートの関係を示している。シリカ系スラリーとセリア系スラリーの平坦性はこの研磨特性差に依るものであり、シリカ系スラリーが研磨圧力に比例して研磨レートが高くなるに対して、セリア系スラリーはある閾値を超える研磨圧力をかけることにより、その後、研磨圧力に比例して急激に研磨レートが高くなっている。
【００３２】
次に、平坦性と窒化膜への選択性に関して、説明を行う。図９（ｂ），図９（ｃ），図９（ｄ）はシリカ系スラリーとセリア系スラリーとの研磨開始から終了までの研磨メカニズムを模式的に表したものである。まず、図９（ｂ）に示す研磨開始初期の段階では、セリア系スラリーは凹凸の初期形状に応じて、凸部のみを選択的に研磨する。これは上述で説明したようにセリア系スラリーの圧力依存性に寄与し、凸部のみが研磨圧力による作用をセリア粒子に受けるからである。一方で、凹部は添加剤である界面活性剤による保護作用を受けることで、研磨が抑制される。また、シリカ系スラリーはセリア系スラリーのような添加剤が積極的に含有されていない。よって、セリア系スラリーのような研磨特性は得られず、均一に研磨される。次に、図９（ｃ）に研磨途中段階での断面模式図を現す。この段階で、セリア系スラリーは凸部を選択的に研磨した結果、凹凸段差が解消され、平坦化がほぼ完了する。一方、シリカ系スラリーは凹凸の角が研磨されて丸みを帯びる形状を形成する。すなわち、シリカ系スラリーの場合、平坦化が完了するまでにセリア系スラリーに比べて多くの研磨時間を要する。さらに図９（ｄ）に研磨終了時点での断面模式図を示す。セリア系スラリーの場合、窒化膜が露出した時点で添加剤が選択的に窒化膜に吸着する。この理由は、添加剤として使用する界面活性剤は、主にポリアクリル酸アンモニウム塩などの負に帯電した状態のものを使用する。このため、酸性雰囲気に調整されたスラリー中では、窒化膜表面は正に帯電するため、添加剤は選択的に窒化膜表面に吸着され、窒化膜の研磨を阻害する。一方のシリカ系スラリーを用いた場合は、セリア系スラリーのような化学的吸着がないために、窒化膜が露出すると、研磨時間の長さに応じて窒化膜の研磨が進行してしまう。但し、セリア系スラリーを使用した場合に添加剤が窒化膜表面に強固に吸着した状態で過研磨を行った場合、被研磨面に傷が発生する傾向がある。この傷の深さによっては、基板面まで到達すると、歩留まりを悪化させる要因となってしまう。そこで本発明者は、上述したセリア系スラリーを純水で希釈したスラリーを用意し、平坦化が完了した時点で研磨に使用するスラリーをセリア系スラリーを純水で希釈したスラリーに切り替えて研磨を行うことで、傷の低減効果を確認した。
【００３３】
以上の経緯を経て、発明者はＳＴＩ膜を掘り下げた後に、セリア系スラリーを使って窒化膜を研磨除去する際に、以下の知見を見出し、発明の効果を得た。
１）窒化膜を研磨する第一段階、ストップ膜としてＳｉＮ膜を用いた場合にはストップ膜の膜厚の１０分の１程度までにおいてシリカ系スラリーを使うことで、研磨時間を短縮化できた。これはセリア系スラリーを最初から使用した場合、添加剤の効果が強すぎるために、平坦化までに研磨時間が長くなってしまう。このために傷の発生頻度も多くなる。そこで、研磨初期にシリカ系スラリーを用いた短時間の研磨を追加することで改善できた。
２）窒化膜の研磨では、上述したセリア系スラリーの研磨特性を利用することで実現できた。つまり、窒化膜とＳＴＩ部とに段差を作ることで、セリア系スラリーの特徴である凸部のみを選択的に研磨する性質を効用できる。またこの段差が解消され、平坦化が完了すると、自動的に研磨が停止する。この研磨停止はトルク式の終点検出モニターで検知できる。
３）２）で説明したようなセリア系スラリーを使った窒化膜の研磨を行う際に、発明者は初期段差、つまりＳＴＩ部と窒化膜との段差に応じて最適な添加剤濃度がある事を発見した。
４）さらに、本発明者は研磨の最終段階では希釈したセリア系スラリーを使用することで傷を低減できることも実証した。
５）ストッパ膜としては、これまで説明してきた窒化膜の他にＰｏｌｙ−Ｓｉ膜を使っても同じ研磨方法で実施できることもわかった。
６）この他に窒化膜をＣＭＰで除去する技術は、従来のウェットエッチングで除去する場合に比べて、多くの点で優位性があることが確認できた。研磨技術を適用することで、以下のような課題を解決できる。
６−１）従来のウェットエッチングを使用する場合は、リン酸を使用して除去することが多い。この場合、窒化膜で研磨を停止する前工程のＣＭＰを終えたときに発生した窒化膜上の傷口をリン酸によるエッチングにより、さらに広く、深くしてしまうことがある。このことは歩留まりを低下させる原因となっていた。
６−２）従来の方法ではストッパ膜を１００ｎｍ前後の膜厚が必要であった。これは溝形成時のエッチングストップやＣＭＰストップに加えて、その後のＳＴＩの高さ調整用に行う複数回のウェットエッチングに必要な膜厚である。しかしながら、本発明ではこのＳＴＩの高さ調整用の複数回のウェットエッチングは不要であり、発明者は窒化膜の最低膜厚は２０ｎｍまで低減できることを確認した。ストップ膜である窒化膜の膜厚を小さくできることは、活性領域上への注入量を一定にできる効果がある。これは窒化膜が厚いと溝形成時に窒化膜がテーパー化されるために、その後の注入プロセスにおいてテーパー化に応じた注入量の分布に差が生じてしまうからである。
７）この他にも、本発明での方法を使えば、ＳＴＩ膜に使用できる絶縁膜種に依らず、ＳＴＩ段差をゼロにできる。このため、将来的に溝のアスペクト比が５以上の素子分離形成においても本発明による方法が適用できる。
【００３４】
以下、本発明の実施形態について図面を参照しながら説明する。
（実施形態１）
以下本発明の実施形態１について、図１を参照しながら説明する。
【００３５】
図１は本発明の実施形態１における半導体装置の製造方法を示す工程断面図である。
本実施形態の半導体装置の製造方法を用いることで、課題であるＳＴＩ段差を従来に比べて低減もしくはゼロにすることができる。以下にその詳細を説明する。
【００３６】
図１が本発明のＳＴＩ形成工程を順に示した工程断面図である。
まず、図１（ａ）に示すように、半導体基板１０１の上面上にストッパ膜１０２を形成した後、ストッパ膜１０２の上にレジスト膜１０３を堆積する。
【００３７】
次に、図１（ｂ）に示すように、リソグラフィー及びドライエッチングを用いて、分離溝（トレンチ）形成用のレジストパターン１０４を形成する。
続いて、図１（ｃ）に示すように、このレジストパターン１０４をマスクとして、ストッパ膜１０２及び半導体基板１０１に対してエッチングを行い、半導体素子を分離する分離溝１０５を形成する。その後、レジストパターン１０４を除去する。
【００３８】
次に、図１（ｄ）に示すように、分離溝１０５及びストッパ膜１０２上に絶縁膜１０６を、分離溝１０５を完全に埋め込むように堆積する。ここで、堆積する絶縁膜の膜厚は分離溝１０５の深さに対して十分な量を設定する。そのため、堆積後の表面は分離溝のパターンに応じた段差が生じる。図１（ｄ）では、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により堆積した場合のケースを一例に図式化した。他にＳＴＩを形成するのに使用する絶縁膜の堆積方法は、ＳＡ−ＣＶＤやＳＯＤ（Ｓｐｉｎ  ＯＮ  Ｄｉｅｌｅｃｔｒｉｃ）法がある。いずれの方法で堆積しても、表面には段差が生じる。
【００３９】
次に、図１（ｅ）に示すように、こうして堆積した絶縁膜１０６をＣＭＰにより、ストッパ膜１０２表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
【００４０】
以上までの工程は、従来と同じ方法である。この後に、ウェットエッチング法を使い、図１（ｆ）に示すようにＳＴＩ酸化膜である絶縁膜１０６を掘り下げる。具体的には、ストッパ膜１０２の膜厚を事前に測定後、掘り下げるのに必要な膜厚を計算し、純水で２０倍に希釈したエッチング用の薬液を使ってエッチングする。この時、エッチングを高精度に行うために、エッチングを分割して行う。具体的には、最初に６０ｓｅｃ処理を行い、そのウエハでの実際のエッチングレートを算出してから処理を行う。また、原子間力顕微鏡（ＡＦＭ）を使い、段差測定を行うことで、仕上がりが確認できる。例えば、ストッパ膜１０２として１００ｎｍの膜厚である窒化膜としてＳｉＮ膜を使用した場合を考える。またＳＴＩ部に埋め込まれた絶縁膜１０６としてＨＤＰ−ＮＳＧ膜を使用したとする。上述した薬液でのエッチングレートは、ＳｉＮはほとんどゼロであり、ＨＤＰ−ＮＳＧは２４ｎｍ／ｍｉｎであるとするとから、２５０ｓｅｃの処理を行う。
【００４１】
こうしてＳＴＩを掘り下げることでストッパ膜１０２とＳＴＩ部との間にストッパ膜厚分の段差が完成する。次にこのストッパ膜１０２のみを除去することで、段差のない素子分離を実現できる。
【００４２】
次に、上述の方法で形成されたＳＴＩ部と活性領域との間に段差ができた時点でストッパ膜１０２のみを選択的に除去する方法について説明する。
手段としてはセリア系スラリーを使ってＣＭＰを行う。この方法を使うことで、図１（ｇ）に示すようにストッパ膜のみが選択的に除去され、最終的にＳＴＩと活性領域との間に段差のない素子分離が完成する。具体的には、１ｗｔ％以上のセリア粒子濃度をもったスラリーを用いる。またセリア粒子に添加する添加剤としては、ポリアクリル酸アンモニウム塩など界面活性剤を使用する。その濃度としては、例えば、セリアスラリーに対して、４．０ｗｔ％濃度を添加する。研磨条件としては、研磨圧力を４ｐｓｉ、研磨定盤の回転数を５３ｒｐｍとしてスラリー流量を２００ｍｌ／ｍｉｎを滴下しながら、半導体素子が形成されたウエハをＣＭＰする。この方法を使うとセリア系スラリーの性質により、凸部であるストッパ膜のみが選択的に除去され、平坦化が完了する。この平坦化が完了したことを検出する方式として、トルク式の終点検出方法を用いる。ＣＭＰでは多くの場合、終点検出方法として光学式あるいは、トルク式を用いる。しかしながらセリア系スラリーは粒子濃度がシリカ系スラリーに比べて大きいため、すなわち光の透過性が良くないため、光学式では精度が良くない。このため、トルク式を使用することが多い。具体的には、ストッパ膜を研磨していくにつれてトルク強度は増していき、完全に除去されると、トルク強度が低下する。この低下の開始位置が、平坦化の完了時点を意味する。この平坦化が完了すると、研磨は自動的に停止する。すなわち、前工程で実施したＳＴＩ酸化膜の掘り下げ位置で研磨が停止する。但し、この掘り下げ位置がストッパ膜の下面位置に対して、前後した場合は、最も低い位置で研磨が停止する。
【００４３】
以上のように、絶縁膜をストッパ層に対してオーバーエッチングした後、セリア系スラリーを使ってストッパ層を除去することにより、セリア系スラリーは凸部のみを研磨するため、ストッパ層を絶縁膜と段差がなくなるまで選択的に除去することができ、ＳＴＩ段差を低減、もしくはなくすことができる。
（実施形態２）
次に、実施形態２における半導体装置の製造方法について、図２を用いて説明する。
【００４４】
図２は実施形態２の半導体装置の製造方法におけるストッパ膜除去工程を示す工程断面である。
本実施形態での半導体装置の製造方法では、図２に示すように、従来からこのストッパ膜として一般的に用いられる窒化膜２０２の他にＰｏｌｙ−Ｓｉ膜２０３を使用できることに特徴がある。以下にその詳細を説明する。
【００４５】
本実施形態での特徴は、ストッパ膜を研磨する際に効果を生む。実施形態１記載と同様の方法にて、図１（ｅ）までの製造プロセスで半導体装置を形成した後に、ストッパ膜が窒化膜２０２の場合とＰｏｌｙ−Ｓｉ膜２０３の場合とで対比させて上記特徴を説明する。図２（ａ）および図２（ｄ）は、従来のＣＭＰ法によりストッパ膜で研磨を停止した段階での断面図である。このＣＭＰ後の時点で通常はストッパ膜上に研磨による傷、いわゆるスクラッチ２０４が発生する可能性がある。図２（ａ）と図２（ｄ）にその様子を示している。この後、ウェットエッチングを使ったＳＴＩ部を掘り下げる工程を行う（図２（ｂ），図２（ｅ））。この際に、窒化膜２０２の場合は、５０倍に希釈したＨＦを使用する。この場合、上記ＣＭＰで発生した傷はＨＦ処理によって、その傷口が拡大して、半導体基板２０１に達してしまうことになる。この時の傷を拡大したスクラッチ２０５とする。この状態で窒化膜２０２を除去すると、下地の半導体基板２０１まで露出する可能性がある。一方でＰｏｌｙ−Ｓｉ膜２０３の場合は、薬液としてはＨＦ以外に過硫酸アンモニウム水（ＡＰＡ）を使用できる。このＡＰＡを使った場合は、薬液の特性上、ＣＭＰで発生した傷を広げることはない。このおかげで、Ｐｏｌｙ−Ｓｉ膜２０３を除去した後は半導体基板２０１まで傷が到達する可能性は少ない。ここで窒化膜２０２にＡＰＡを使用できない理由として、ＡＰＡを使用した場合、窒化膜２０２も削れてしまう可能性があるからである。そうするとＳＴＩ部と活性領域との段差形状がパターン毎にばらつきが生じることがある。このために次のセリア系スラリーを使った窒化膜２０２の研磨が機能しないことになる。ストッパ膜の研磨後の状態を図２（ｃ），図２（ｆ）に示す。
【００４６】
次に、具体的にストッパ膜を研磨する際の方法について説明する。図２（ｇ）および（ｈ）はストッパ膜として、窒化膜２０２を想定した場合のＣＭＰを実施している様子を模式的に示している。図２（ｇ）は研磨パッド２０６で研磨を実施しているＣＭＰの様子である。ＣＭＰにより窒化膜２０２を除去する工程において、図２（ｇ）に示す検出器２０７を用いて研磨の終点をトルク式の終点検出法により検出する。ここでトルク式の検出方法について、簡単に説明する。トルク式の検出方法は、ＣＭＰ工程において、研磨装置のトルクにかかる力が変わるところを終点として検出する方法である。ある同じ種類の膜を研磨する際にトルクにかかる力と、また異なる種類の膜を研磨する場合にトルクにかかる力は異なるので、トルクにかかる力の変化を検出して、被研磨面に種類の異なる膜が露出した時点を終点とする。また、トルク検出の特徴として、被研磨面の段差が解消されると、トルクにかかる力が急激に低下するため、その変化を捉えることができる。図２（ｇ）は、実際の研磨中における研磨パッドを用いて、窒化膜２０２が除去されている様子を示している。この際に検出器２０７のモニターを示したのが、図２（ｉ）である。図２（ｉ）は、横軸に研磨時間Ｔ、縦軸にトルクにかかる力Ｆを示している。グラフには、ストッパ膜として窒化膜２０２としてＳｉＮとＰｏｌｙ−Ｓｉ膜２０３をそれぞれ膜厚２０ｎｍと１００ｎｍの場合のデータを示している。ＳｉＮ１００ｎｍの場合を例にとり、検出の方法について説明する。研磨開始時点でＳｉＮ膜固有のトルク圧位置が検出される。次に研磨が進行するにつれて、初期段差が解消されていき、平坦化が開始されるにつれて、ＳｉＮの絶対量も少なくなり、同時に半導体基板面が露出される。そして平坦化が完了し、活性領域上は半導体基板面が露出し、ＳＴＩと活性領域との段差がなくなり、完全平坦化が行われる。この様子がグラフで示す平坦化開始から平坦化終了に至るトルクにかかる力でモニターできる。その後は研磨を続けても力は変わらないために、グラフは横ばいを描く。ここでの半導体基板２０１と酸化膜との異種材料によるトルク差は段差にかかる力に比べると僅かなため、変化が検出されない。さらに膜厚が２０ｎｍの場合は、膜厚が薄い分だけ、初期段差が小さいために、早く平坦化が完了するため、グラフのような破線の結果になる。一方、Ｐｏｌｙ−Ｓｉ膜２０３の場合は、ＳｉＮよりはトルクにかかる力が若干小さいために、研磨開始時点における初期位置が小さい。しかしながら、その後の平坦化の完了までのプロセスは上述のＳｉＮの場合と同じ通りである。
【００４７】
以上のように、絶縁膜をストッパ層に対してオーバーエッチングした後、セリア系スラリーを使ってストッパ層を除去することにより、セリア系スラリーは凸部のみを研磨するため、ストッパ層を絶縁膜と段差がなくなるまで除去することができ、さらに、このようにストッパ膜の材料としては窒化膜２０２の他にＰｏｌｙ−Ｓｉ膜２０３が使用できる。従来は、アニール炉を使用したＳｉＮ１５０ｎｍ相当をストッパ膜に使用してきた。しかしながら、本発明では、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて堆積するため、ＳｉＮの膜厚も２０ｎｍまでの薄膜化が実現できる。また材料としても２０ｎｍ乃至１５０ｎｍ相当のＰｏｌｙ−Ｓｉを使用できる。その効果は上述した傷の問題以外にも効果がある。その効果について実施形態３で説明する。
（実施形態３）
以下本発明の実施形態３について図３を参照しながら説明する。
【００４８】
ここでは、ＳｉＮの膜厚として２０ｎｍと１５０ｎｍを用いた場合を例に取り説明する。
図３はＳｉＮ膜厚と活性領域上へのイオン注入幅の関係を示す図である。
【００４９】
従来はＳｉＮ膜の堆積方法として、バッチ式のアニール炉を使っていた。このため薄膜化ができず、１００ｎｍ前後の膜厚を堆積することが多かった。本実施形態では１５０ｎｍの場合を例として説明する。一方、本発明ではＡＬＤ法を用いた堆積方法のために２０ｎｍのＳｉＮ膜厚を用いることができる。図３（ａ）は本発明の半導体装置の製造方法にて溝を形成後の断面を比較する模式図である。ＳｉＮ膜厚１５０ｎｍの場合、現在のドライエッチング技術では、膜厚が厚いとテーパー角がついてしまうためにＳＴＩの溝の側壁にもその角度がある程度転写される。一方の２０ｎｍの場合は、膜厚が薄いためにテーパー角はつかない。このためＳＴＩの溝も角度がなく、垂直にエッチングされる。この様子が図３（ｂ）で一目にわかる。この影響はＳｉＮを除去した後の活性領域上に注入されるウェル注入の際に問題になる。図３（ｃ）は両者のＳＴＩ形状を同時に重ねたものである。活性領域上の横方向の注入幅は明らかに、両者で差が発生してしまう。この差は注入幅の差としてΔｗができる。これは、トランジスタ特性に大きく影響を与えてしまう。本発明のようにＳｉＮの膜厚が２０ｎｍのように薄い場合には、トランジスタ特性を劣化させないでＳＴＩ段差のない半導体装置を製造できる。
（実施形態４）
以下本発明の実施形態４について図４を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、ＳＴＩの側壁に酸化膜を犠牲的に堆積する点である。この理由は、ＳｉＮのＣＭＰを行う際に発明者は図４（ｈ）に示すように研磨圧力はＳｉＮの角方向からの影響が大きいことを発見したからである。このためにＳＴＩの側壁上部が最も研磨によるダメージを受けやすくなる。そこで発明者は熱酸化膜を犠牲的に側壁に堆積することで、このダメージをカバーすることを見出した。また、この熱酸化膜はＳＴＩの堆積膜と同じ酸化膜であり、素子分離としての機能は保持できる。これにより、ＳｉＮのＣＭＰによるダメージが防止できる。このダメージにより基板を露出したＳＴＩはトランジスタ特性を劣化させる原因になることは分かっている。以降に本実施形態の半導体装置の製造方法について説明する。
【００５０】
図４は実施の形態４における熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図である。
まず、図４（ａ）に示すように、半導体基板４０１の上面上にストッパ膜４０２を形成した後、ストッパ膜４０２の上にレジスト膜４０３を堆積する。
【００５１】
次に、図４（ｂ）に示すように、リソグラフィー及びドライエッチングを用いて、分離溝（トレンチ）形成用のレジストパターン４０４を形成する。
続いて、図４（ｃ）に示すように、このレジストパターン４０４をマスクとして、ストッパ膜４０２及び半導体基板４０１に対してエッチングを行い、分離溝４０５を形成する。その後、レジストパターン４０４を除去する。この後に、４００℃、１５分のアニール処理を実施する。これによりＳＴＩの溝周辺に熱酸化膜４０６が１０ｎｍ堆積する。
【００５２】
次に、図４（ｄ）に示すように、分離溝４０５及びストッパ膜４０２上に絶縁膜４０７を、分離溝４０５を完全に埋め込むように堆積する。次に、図４（ｅ）に示すように、こうして堆積した絶縁膜４０７をＣＭＰにより、ストッパ膜４０２表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
【００５３】
この後に、ウェットエッチング法を使い、絶縁膜４０７であるＳＴＩ酸化膜を掘り下げる。
そして、ストッパ膜４０２をＣＭＰにより除去することで、図４（ｇ）が完成する。
【００５４】
以上のように、ＳＴＩ段差を低減、もしくはなくすことができると共に、少なくとも分離溝の側壁に熱酸化膜を堆積することにより、絶縁膜のＣＭＰによるダメージが防止できる。
（実施形態５）
以下本発明の実施形態５について図５を参照しながら説明する。
【００５５】
本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、半導体基板５０１の直上に熱酸化膜５０２を堆積する点である。この理由は、ＳｉＮのＣＭＰを行った際に過研磨を実施すると半導体基板５０１表面が荒れて、傷が入ることがあることを発見したため、その防止策として実施した。過研磨を行う必要性として、ウエハ面内でのＳｉＮ残りを完全になくすことが目的である。つまりＳｉＮが除去され、平坦化が完了し終点検出モニターで確認が取れるが、その後に場所によってはＳｉＮがまだ残っていることが考えられるため、オーバー研磨を行うことがある。
【００５６】
その際に上記問題が発生することがある。そこで本発明者はＳｉＮが除去された後に、直接基板が露出しないような対策として、半導体基板５０１上に熱酸化膜５０２でカバーすることを考えた。但し、この酸化膜の厚さはＳＴＩの段差に影響を与えるので、極力薄くできる熱酸化膜５０２をつけることにした。その厚さは５ｎｍ以下が望ましい。本実施形態では数ｎｍ程の堆積を行う。以降に本実施形態の半導体装置の製造方法について説明する。
【００５７】
図５は実施の形態５における半導体基板表面に熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図である。
まず、図５（ａ）に示すように、半導体基板５０１の上面上に熱酸化膜５０２を４００℃、１０分のアニール処理にて堆積する。この上にストッパ膜５０３を形成した後、さらにストッパ膜５０３の上にレジスト膜５０４を堆積する。
【００５８】
次に、図５（ｂ）に示すように、リソグラフィー及びドライエッチングを用いて、分離溝（トレンチ）形成用のレジストパターン５０５を形成する。
続いて、図５（ｃ）に示すように、このレジストパターン５０５をマスクとして、ストッパ膜５０３及び半導体基板５０１に対してエッチングを行い、分離溝５０６を形成する。
【００５９】
次に、図５（ｄ）に示すように、分離溝５０６及びストッパ膜５０３上に絶縁膜５０８を、分離溝５０６を完全に埋め込むように堆積する。次に、図５（ｅ）に示すように、こうして堆積した絶縁膜５０８をＣＭＰにより、ストッパ膜５０３表面まで研磨して除去する。これにより分離領域と活性領域との表面位置が合うように平坦化を行う。
【００６０】
この後に、ウェットエッチング法を使い、絶縁膜５０８であるＳＴＩ酸化膜を掘り下げる。この時に、図５（ｆ）に示すようにＳｉＮの厚さ分だけのエッチバックを行う。
そして、ストッパ膜５０３をＣＭＰにより除去することで、図５（ｈ）が完成する。具体的には、終点検出モニターによりストッパ膜の除去を確認後、研磨を停止する（図５（ｇ））。熱酸化膜は、ウェットエッチング法を使い除去する。その方法はＳＴＩ酸化膜を掘り下げる際に使用する条件と同じでよい。ＳＴＩ酸化膜と熱酸化膜のエッチングレートはほぼ同じであるが、数ｎｍ分なので、ＳＴＩ段差を議論する上では影響ない。
【００６１】
以上のように、ＳＴＩ段差を低減、もしくはなくすことができると共に、半導体基板上に薄い熱酸化膜を形成することにより、活性化領域上のストッパ膜を除去する際に半導体基板表面に傷をつけることを防止することができる。
（実施形態６）
以下本発明の実施形態６について図６を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、ＳｉＮの研磨を行う初期の段階でセリア系スラリーによる研磨を行う前に、シリカ系スラリーを使って、ＳｉＮの角を丸めることで研磨時間の大幅な短縮化が実現させることであり、条件によっては、研磨時間は６分の１に低減できる。この時間差は傷の発生頻度に大きく効果がある。本発明者はセリア系スラリーの研磨初期の段階でＳｉＮの角が丸くなるまでの時間はＳｉＮの初期膜厚の１０分の１程度であることも実験でわかった。セリア系スラリーでもその１０分の１の膜厚を研磨した以降はシリカ系スラリーと同様、研磨が一気に進むこともわかった。以下に詳細を説明する。
【００６２】
図６は実施の形態６におけるシリカ系スラリーとセリア系スラリーを併用する半導体装置の製造方法について説明する工程断面図である。
図６（ｂ）は研磨初期にシリカ系スラリーを使用した場合とセリア系スラリーを使用した場合の研磨時間とＳｉＮ膜厚の関係を示したグラフである。また、研磨の様子を図式化した図６（ａ）も示している。
【００６３】
図６（ｂ）に示したグラフは、横軸に研磨時間、縦軸にＳｉＮの研磨膜厚を示している。本実験ではＳｉＮ膜厚が１００ｎｍの場合の実験データである。なお、本実験時の研磨条件は、研磨圧力が３ｐｓｉ、回転数が５３ｒｐｍ、スラリー流量が２００ｍｌ／ｍｉｎであった。またＳｉＮの研磨レートは約６０ｎｍ／ｍｉｎであった。但し、パターン構造のないブランケットのＳｉＮレートである。
【００６４】
図６（ｂ）に示すように、シリカ系スラリーを用いた場合、研磨開始直後から被研磨膜の膜厚が減少し、研磨を始めてから１０秒で初期膜厚Ｈ２の１０分の１であるＨ１にまで研磨が進んでいる。この段階でＳｉＮの角部は丸められていることが、ＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｔｈ  Ｍｉｃｒｏｓｃｐｅ：原子間力顕微鏡）を使った段差測定結果からわかった。一方のセリア系スラリーを用いた場合は、同じく研磨開始からＨ１の膜厚になるまでに６０秒に時間を要した。すなわち、セリア系スラリーを用いた場合は、ブランケット膜ではパターン構造の膜とは異なる研磨特性を示した結果である。このように、発明者は、セリア系スラリー特有の性質として、研磨開始直後から角が丸まり、実効的なＳｉＮの研磨が進行するまでにはシリカ系スラリーに比べて６倍の時間がかかることを知った。
【００６５】
以上のように、ＳＴＩ段差を低減、もしくはなくすことができると共に、研磨を行う際はシリカ系スラリーで初期膜厚の研磨処理を行った後にセリア系スラリーでの研磨を実施することにより、研磨時間の短縮化に加えて、傷を発生する頻度を低減できる効果がある。
（実施形態７）
以下本発明の実施形態７について図７を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、ＳｉＮの膜厚に応じた最適なセリア系スラリーに添加する界面活性剤等の添加剤の濃度があることを限定するものである。また、ＳｉＮ膜厚が２０ｎｍ以下になった場合、純水で希釈したセリア系スラリーを用いることで、摩擦係数の大きなセリア系スラリーを用いた場合に生じるスクラッチや傷の大幅な改善が得られるため、その方法を限定するものである。以下にその詳細を説明する。
【００６６】
図７は実施の形態７におけるスラリーの特性を説明するための図である。
発明者は実験で使用したサンプルのうち、ＳｉＮ膜厚が８０ｎｍと２０ｎｍの場合の結果を図７（ａ）のグラフに示した。このグラフは横軸に研磨時間、縦軸にＳｉＮ膜厚を指す。なお、この結果はセリア系スラリーを用いた結果であり、この前にシリカ系スラリーを用いて初期研磨を行っている。したがって、ＳｉＮ膜厚８０ｎｍのサンプルは研磨開始時点で、約７２ｎｍの膜厚になっている。またＳｉＮ膜厚２０ｎｍのサンプルは同様に約１８ｎｍに膜厚になっている。次に、このセリア系スラリーに添加する添加剤としての界面活性剤の濃度とＳｉＮ膜厚の関係について説明する。発明者は、複数の添加剤濃度を用意し、ＳｉＮ膜厚との最適化を図った。その結果、ＳｉＮ膜厚が２０ｎｍ以上１５０ｎｍ以下の場合は添加剤濃度を２．５乃至４．０ｗｔ％にて使用し、ＳｉＮ膜厚が２０ｎｍ未満の場合は添加剤濃度を２．０ｗｔ％にて使用することが望ましいと判った。これは、上述の二つのサンプルを事例にとると、ＳｉＮの初期膜厚８０ｎｍの場合２．５ｗｔ％乃至４．０ｗｔ％の添加剤濃度を使用した場合、いずれもグラフ図７（ａ）のような挙動で研磨が進行した。しかしながら、ＳｉＮ膜厚が２０ｎｍ未満になった場合もそのままの添加剤濃度で研磨を実施すると、極端に研磨時間が長くなることが判った。この理由として、発明者はＳｉＮが研磨され、薄くなるにつれて段差が小さくなるため、添加剤濃度がある一定以上の量があると、ＳｉＮ膜厚の研磨が抑制されるのではないかと考えた。すなわち、ＳｉＮの段差が解消され、平坦化が進むと凸部の高さが小さくなるため、添加剤によるセリア本来の性質である研磨の抑制が働くものと考えた。その添加剤濃度とＳｉＮとＳＴＩとの段差、すなわちＳｉＮの膜厚とにある関係を発明者は明らかにした。そこで、膜厚が２０ｎｍとなった時点で添加剤濃度をさらに少なくした２．０ｗｔ％のセリア系スラリーに切り替えたところ、ＳｉＮの研磨レートが下がることなく、線形的に研磨が進行することを確認した。
【００６７】
一方で、この結果を検証する意味でも、もう片方のサンプルであるＳｉＮ初期膜厚２０ｎｍの方を添加剤濃度２．０ｗｔ％で研磨すると同じ傾向で研磨が実施できた。なお、本実験では研磨圧力を４ｐｓｉで行ったが、２ｐｓｉ乃至５ｐｓｉ内では同傾向であった。
【００６８】
次に、本実施形態について実験結果とともに説明する。発明者は、上述の添加剤濃度の最適化に加えて、半導体基板の傷、つまりスクラッチの数が小さくなるようなスラリーの特徴を見出した。それは、純水で添加剤入りのセリア系スラリーを希釈して研磨を実施することである。図７（ｂ）に示したグラフは添加剤濃度２．０ｗｔ％のセリア系スラリーを２倍、４倍、６倍と８倍に純水希釈したスラリーでＳｉＮ研磨を終えた後に半導体基板上に発生したスクラッチをカウントして、希釈を行わない原液での研磨結果に対して規格化したものである。その結果、２倍希釈でスクラッチの程度は約半分に、４倍希釈で約４分の１になり、以降希釈倍率に応じてスクラッチが低減した。これをＳｉＮ膜厚が２０ｎｍ未満になった際にスラリーを切り替えて使用することで、大幅なスクラッチの低減が実現できる。その結果、ＳｉＮ上へのスクラッチが減るために歩留まりの良化が期待できる。但し、８倍に希釈したスラリーでは、添加剤濃度が薄いために、ＳＴＩ部のＤｉｓｈｉｎｇ、いわゆる窪みが発生していることを発明者は確認した。このため、本発明者はスクラッチ低減の効果を考え、ＳｉＮ膜厚が２０ｎｍ未満になった際には４倍乃至６倍に希釈したスラリーに切り替えて研磨を実施することが最適であると判った。
【００６９】
以上のように、ＳＴＩ段差を低減、もしくはなくすことができると共に、ストップ膜の研磨に際し、シリカ系スラリーを用いて初期研磨を行い、ストップ膜厚が一定の膜厚以下担った時点で４倍乃至６倍に希釈したセリア系スラリーを用いて研磨を行うことにより、研磨時間が短縮できると共に、半導体基板の傷を低減することができる。
（実施形態８）
以下本発明の実施形態８について図８を参照しながら説明する。本実施形態の特徴は、上記各実施形態の半導体装置の製造方法に加えて、ＳＴＩに埋め込む絶縁膜の種類として、ＨＤＰ酸化物、ＣＶＤ酸化物およびスピンオンガラス膜を使用することができるものである。また、これらの膜種を複数に組み合わせて使用することもできる。そしてこうして堆積したＳＴＩを、ＳＴＩ段差のない素子分離を形成できることに特徴がある。また、本実施形態の半導体装置の製造方法では、さらに溝深さに応じた上記絶縁膜の組み合わせを限定するものである。この根拠データとして、埋め込み性に加えて、トランジスタ特性を用いて判断している。具体的には、２２ｎｍ世代にも適応できるＳＴＩのアスペクト比１０の素子分離構造に対して、埋め込みとトランジスタ特性が良好でかつ、ＳＴＩ段差のない素子分離を形成することができる製造方法を提供するものである。以下にその詳細について説明する。
【００７０】
図８は実施の形態８の半導体装置における複数の絶縁材料よりなるＳＴＩの応力について説明する図である。
図８（ａ）はＩＴＲＳロードマップ（国際半導体技術ロードマップ）より抜粋したＳＴＩ埋め込み構造のアスペクト比のトレンドである。このトレンドからもわかるように微細化に伴い、ＳＴＩの開口幅も小さくなり、ＳＴＩの深さも深くなっていく必要があり、結果としてグラフに見られるようなアスペクト比が大きくなっていく。発明者は２２ｎｍ世代にまで対応できる研磨方法を見つけた。図８（ｂ）は上記ロードマップから、２２ｎｍ世代に求められるアスペクト比１０を想定したＳＴＩの構造例を示したものである。ここで、発明者は埋め込み膜として一般的に使用される三種類を複数に分けて堆積する方法を考えた。その理由として、単膜での埋め込み能力には限界があるためである。一方でトランジスタ特性を考慮した場合、膜腫によっては、膜のもつストレス方向が異なるため、この点を考慮する必要がある。このように複数の膜をＳＴＩ埋め込み膜に適用する事例は、特開２００４−３６３５９５号公報にも記載されている。しかしながら、複数の膜を使用する際にその境界となる位置については限定がない。また、上記特許文献では、ＳＴＩ段差が従来と同様に必ず発生してしまう。そこで、発明者は２２ｎｍ世代にも対応できるＳＴＩ段差のない素子分離構造を形成できる製造方法を考案したので、以下に説明する。具体的な埋め込み膜の組み合わせとしては、まずは埋め込み能力の高い回転塗布法を用いて形成するスピンオンガラス膜（ＳＯＤ膜）を使って、第一の埋め込みを行い、次に引っ張り応力の高い性質をもつＨＤＰ酸化物で第二の埋め込みを実施する方法である。その埋め込み関係を図８（ｂ）に模式的に示している。次に、図８（ｃ）はそのＨＤＰによる酸化物埋め込み部分のアスペクト比を横軸にして、縦軸には膜全体の応力を考えたグラフである。また応力を考える際に、ＨＤＰとＳＯＤの膜厚比からその複数膜全体での応力値が算出できる。したがって、横軸には上記ＨＤＰによる酸化物埋め込み部分のアスペクト比に加えて、ＨＤＰとＳＯＤの膜厚比との相関をとり、グラフ化した。ここで、応力について説明する必要がある。埋め込み能力の高いＳＯＤ膜の単体での応力は、Ｓｉ基板に対して圧縮応力がかかる方向にある。一方のＨＤＰ酸化膜はＳｉ基板に対してＳＯＤ膜とは反対の方向の引っ張り応力がかかる方向にある。またそれぞれの応力値は、ＳＯＤ膜が−３０ＭＰａ（−側が圧縮方向）、ＨＤＰ膜が２００ＭＰａ（プラス側が引っ張り方向）である。この結果をもとに各膜厚比に対して、応力値を換算してプロットしたグラフが図８（ｃ）である。ここで発明者は、ＨＤＰとＳＯＤの堆積膜の境界位置について最適なプロセス設計領域を考えた。その領域を考えるにあたって、判断に用いた根拠としては、埋め込み能力とトランジスタ特性の二点である。図８（ｃ）をもとに、ＨＤＰの埋め込み能力の性能限界である、アスペクト比５以下と、トランジスタ特性上の必要応力の性能を満たすスペックである１００ＭＰａ以上を満たす領域をその境界位置を決定する根拠データとした。その結果、２２ｎｍ世代に求められるアスペクト比１０の素子分離を考えた場合、ＳＯＤ膜で残りの埋め込みをアスペクト比５となる位置まで埋め込んだ後、ＨＤＰ膜でその残りを埋め込むこととした。またその後の製造方法は前述までの実施形態と同様に行うことで、ＳＴＩ段差のない素子分離を形成できる。
【００７１】
以上のように、ＳＴＩ段差を低減、もしくはなくすことができると共に、複数の絶縁材料を用いて絶縁膜を所定の膜厚比で形成することにより、内部応力を調整してトランジスタ特性を向上させることができる。
【００７２】
以上の各実施形態で説明したように、本発明は素子分離構造の形成において、従来の方法では必然的に発生してしまうＳＴＩの絶対段差を低減もしくはゼロにできる半導体装置とその製造方法を実現できるものである。
【００７３】
発明の効果は、以下に示すものが挙げられる。
１．ゲート寸法ばらつきを低減できる
ＳＴＩの形成においては、分離溝形成のためのドライエッチング用および、ストッパ膜表面で研磨を停止するためのＣＭＰ用として窒化膜が必要である。従来はこのストッパ膜を最終はリン酸を使ったウェットエッチングにより除去していた。しかしながら、ＣＭＰ後にストッパ膜をウェットエッチングで除去する方法では、ＳＴＩ段差ができてしまう。この段差は次の製造工程でのゲート寸法精度に大きく影響を及ぼしてしまう。本発明では、セリア系スラリーを使い、段差形状のあるパターンでの研磨レートの圧力依存性を生かして、段差を低減もしくはゼロにすることを可能にした。すなわち従来通りに、窒化膜表面で研磨を停止するＣＭＰを行った後に、分離部の酸化膜のみをエッチバックをして掘り下げ、セリア系スラリーを使って窒化膜を選択的に研磨して除去する。これにより、ＳＴＩ絶対段差を限りなくゼロにすることができる。この結果は強いては、ＳＴＩ段差によるゲート寸法のばらつきをゼロにすることができることになる。
２．メタルゲート形成時のゲート高さを統一化できる
上述の従来技術にも記載したが、近年のメタルゲートトランジスタの開発の一環として、従来のＰｏｌｙ−Ｓｉ電極からの転用が比較的容易な電極構造であるＦＵＳＩ（Ｆｕｌｌｙ−Ｓｉｌｉｃｉｄｅｄ：フルシリサイド電極／ポリシリコンを完全にシリサイド化したメタル電極）の開発が盛んである。このＦＵＳＩのプロセスを設計する際、ＳＴＩの段差がそのままＦＵＳＩゲート電極の高さに影響を与えてしまう。つまり、段差のあるところとないところとでゲート高さが異なるため、同一プロセスで製造した場合、ＦＵＳＩ電極内の組成が変わってしまう。このことは段差の差によってさらに影響を与え、トランジスタ特性としての容量に設計差を生んでしまうことになる。図１０のＳＴＩ段差とＦＵＳＩ化後の容量比の関係を示す図に示すグラフは、横軸にＳＴＩ段差を、縦軸にはＦＵＳＩ形成後のパターン内でＳＴＩ段差のある箇所とない箇所との容量比を取ったものである。通常、プロセスを行う際にＳＴＩ段差の影響は考えずに、ウエハ全面に同一条件でアニール処理を実施する。このため、ＳＴＩ段差のある場所とない場所とではＰｏｌｙ−Ｓｉへのアニールの到達深度が異なるため、ＳＴＩ段差がある箇所ではＰｏｌｙ−Ｓｉの完全ＦＵＳＩ化ができないことがある。この影響は直接、容量に影響を与えることになり、ＦＵＳＩプロセスの設計に障害が生じる。こうしたＳＴＩ段差の影響が容量に支障をきたさないためには、ＳＴＩ段差は約１０ｎｍ以下に設計する必要がある。この問題の解決にも、本発明による手段は大変有効である。
【００７４】
また、以上の実施形態ではストッパ膜としてＳｉＮ膜を用いる場合を例に説明したが、ＳｉＮ膜に限定するものではない。
【産業上の利用可能性】
【００７５】
本発明は、ＳＴＩ段差を低減、もしくはなくすことができ、分離溝により素子分離を行う半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態１における半導体装置の製造方法を示す工程断面
【図２】実施形態２の半導体装置の製造方法におけるストッパ膜除去工程を示す工程断面
【図３】ＳｉＮ膜厚と活性領域上へのイオン注入幅の関係を示す図
【図４】実施の形態４における熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図
【図５】実施の形態５における半導体基板表面に熱酸化膜を堆積して行う半導体装置の製造方法を示す工程断面図
【図６】実施の形態６におけるシリカ系スラリーとセリア系スラリーを併用する半導体装置の製造方法について説明する工程断面図
【図７】実施の形態７におけるスラリーの特性を説明するための図
【図８】実施の形態８の半導体装置における複数の絶縁材料よりなるＳＴＩの応力について説明する図
【図９】シリカ系スラリーとセリア系スラリーとを用いた研磨を比較する図
【図１０】ＳＴＩ段差とＦＵＳＩ化後の容量比の関係を示す図
【図１１】従来のＳＴＩの形成工程を示す工程断面図
【図１２】ＳＴＩ段差とゲート寸法との関係を説明する図
【符号の説明】
【００７７】
１０１    半導体基板
１０２    ストッパ膜
１０３    レジスト膜
１０４    レジストパターン
１０５    分離溝
１０６    絶縁膜
２０１    半導体基板
２０２    窒化膜
２０３    Ｐｏｌｙ−Ｓｉ膜
２０４    スクラッチ
２０５    拡大したスクラッチ
２０６    研磨パッド
２０７    検出器
４０１    半導体基板
４０２    ストッパ膜
４０３    レジスト膜
４０４    レジストパターン
４０５    分離溝
４０６    熱酸化膜
４０７    絶縁膜
５０１    半導体基板
５０２    熱酸化膜
５０３    ストッパ膜
５０４    レジスト膜
５０５    レジストパターン
５０６    分離溝
５０８    絶縁膜
９０１    半導体基板
９０２    ストッパ膜
９０３    レジスト膜
９０４    レジストパターン
９０５    分離溝
９０６    絶縁膜
９０７    ディッシング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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