(57)【要約】【課題】使用可能なユーザ定義命令コードが不足する集積回路に対しても使用可能な命令コードを擬似的に増やして各スキャンチェーンに割り当て可能にし内部ラッチのスキャンイン／アウト動作を実現する。【解決手段】ＪＴＡＧポートを第一のシリアルインタフェース（ＳＩ）として備える集積回路５０Ａが、各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、第二のＳＩを介して設定されるループ選択レジスタ６２と、第一のＳＩを介して設定される命令レジスタ５４と、ループ選択レジスタ内の値と命令レジスタ内の命令コードとに基づいて一つのスキャンチェーンを選択し、そのスキャンチェーンに対して第一のＳＩを介してのデータのシフトイン及びシフトアウトを実行する回路と、を具備する。スキャン装置は、第二のＳＩを介してループ選択レジスタに値を設定し、第一のＳＩを介して命令レジスタに命令コードを設定する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン方法であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン方法は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定するステップと、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定するステップと、
を具備するスキャン方法。
【請求項２】
前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項１に記載のスキャン方法。
【請求項３】
前記第二のシリアルインタフェースは、Ｉ２Ｃバスである、請求項１に記載のスキャン方法。
【請求項４】
ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン装置であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。
【請求項５】
前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項４に記載のスキャン装置。
【請求項６】
前記第二のシリアルインタフェースは、Ｉ２Ｃバスである、請求項４に記載のスキャン装置。
【請求項７】
ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路であって、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。
【請求項８】
前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路に関する。
【背景技術】
【０００２】
例えば、下記の特許文献１及び２に開示されるように、バウンダリスキャンアーキテクチャとそれにアクセスするためのシリアルポートが国際標準規格ＩＥＥＥ１１４９．１として規格化されている。この規格は、通称、ＪＴＡＧ（Joint Test Action Group）ポートと呼ばれている。
【０００３】
ＪＴＡＧに対応したデバイスは、ＴＡＰ（Test Access Port）と呼ばれるＴＤＩ（Test Data In）、ＴＤＯ（Test Data Out）、ＴＭＳ（Test Mode Select）、ＴＣＫ（Test ClocK）及びＴＲＳＴ（Test ReSeT）からなる５本の端子を有する。
【０００４】
ＴＤＩピンはシリアルのテストデータパスであり、ここから命令又はデータが入力され、命令レジスタ（ＩＲ： Instruction Register）又は各種のデータレジスタ（ＤＲ： Data Register）に転送される。これらのレジスタは、シフトレジスタとして構成される。命令レジスタに格納された命令コードはデコードされ、その結果に基づいて内部制御信号が生成されて、データレジスタが制御される。
【０００５】
デバイス内に設けられるＴＡＰコントローラは、１６種のステートを持つステートマシンであり、ＴＭＳ信号及びＴＣＫ信号に基づいて状態を遷移させ、命令レジスタ、データレジスタ、マルチプレクサ等を制御するとともに、ＴＲＳＴ信号に基づいて初期化される。
【０００６】
テスト用に設けられたＪＴＡＧインタフェースを使用して、システム障害解析時等にシステム内の各装置に搭載される集積回路の内部ラッチをスキャン（スキャンイン又はスキャンアウト）することが広く行われている。
【０００７】
図１は、コンピュータシステム内のＪＴＡＧスキャン系回路構成の一例を示す。このシステムは、ＳＶＰ（SerVice  Processor）１０、ＳＣＩ（System Console Interface）２０及び本体装置４０を備える。
【０００８】
ＳＶＰ１０とＳＣＩ２０との間は、ＳＣＩバスによって接続されている。ＳＣＩ２０は、ＳＣＩバスを介してＳＶＰ１０からアクセス可能なＪＣＭＲ（JTAG CoMmand Register）２１、ＪＣＲ（JTAG chip Command Register）２２、ＳＣＤＲ（JTAG Sense/Control Data Register）２３及びＬＯＯＰ（JTAG LOOP register）２４といった各種インタフェースレジスタ、並びに、ＪＴＡＧ制御回路２５を備える。ＪＴＡＧ制御回路２５は、データ転送に使用されるレジスタＴＤＲ（Test Data Register）２６を有する。
【０００９】
ＳＣＩ２０と本体装置４０との間は、ＪＴＡＧインタフェースによって接続されている。本体装置４０は、各種のＡＳＩＣ（Application Specific Integrated Circuit）５０を備える。そして、各ＡＳＩＣ５０は、テスト制御回路としてのＴＡＰコントローラ５２を備えるとともに、スキャンチェーンを構成する多数のラッチ５６を備える。このスキャンチェーンは、ＴＤＯ、ＴＤＲ及びＴＤＩとともにスキャンループを構成する。ＴＡＰコントローラ５２は、ＴＤＩからシリアルにデータ設定可能な命令レジスタ（ＩＲ）５４を有する。
【００１０】
ＳＶＰ１０は、各種インタフェースレジスタを介してＳＣＩ２０を制御し、それを受けて、ＪＴＡＧ制御回路２５は、ＪＴＡＧインタフェースを介して、本体装置４０に搭載されたＡＳＩＣ５０内のＩＲ５４に命令コードを設定し、ＡＳＩＣ５０の内部ラッチ５６に対するスキャンイン／アウトをシリアルデータ転送により実現する。
【００１１】
図２は、図１に示されるシステムにおけるＪＴＡＧスキャン動作を示すフローチャートである。まず、ＳＶＰ１０は、インタフェースレジスタＪＣＲ２２、ＳＣＤＲ２３、ＬＯＯＰ２４及びＪＣＭＲ２１にリクエスト情報をセットする（ステップ１０２）。ＳＣＤＲ２３には、チェックコードがセットされる。このチェックコードは、スキャンループを一周してＴＤＲ２６にセットされる際に、ＳＣＩ２０によってチェックされる。また、ＬＯＯＰ２４には、対象スキャンループに接続されているＡＳＩＣ数と対象スキャンループのビット数とがそれぞれセットされる。最後に、ＪＣＭＲ２１にスキャンイン／アウトのコマンドがセットされることにより、ＪＴＡＧ制御回路２５が起動される。
【００１２】
次いで、ＪＴＡＧ制御回路２５は、対象ＡＳＩＣ５０内のＴＡＰコントローラ５２のＩＲ５４に、ユーザ定義コードとして、スキャンループ選択を指示する命令コードをセットする（ステップ１０４）。この命令コードにより、内部ラッチを駆動するシステムクロック種に応じてスキャンチェーンを分けて指定することができる。すなわち、ゲーティッドクロック（gated clock）により駆動されるラッチから構成されるスキャンチェーンと、フリーランクロック（free run clock）により駆動されるラッチから構成されるスキャンチェーンと、に分けて指定することができる。
【００１３】
次いで、ＪＴＡＧ制御回路２５からのＴＲＳＴ信号、ＴＭＳ信号及びＴＣＫ信号によりＴＡＰコントローラ５２が制御されることで、スキャン動作が実行される。すなわち、ＴＤＲ２６に格納されたスキャンデータがＴＤＩからシフトインされる（ステップ１０６）。同時に、ＴＤＯからのシフトアウトデータがＴＤＲ２６にシフトインされる（ステップ１０８）。このようなシフト動作がスキャンチェーン内のラッチの数だけ繰り返されることで、スキャン動作が終了する。
【００１４】
ところで、上述のスキャン制御は、以下のような問題点を有する。第一に、ＡＳＩＣの集積度が大規模になることで、ハードウェアの内部ラッチ数が増加し、ユーザ定義可能な命令コードがＡＳＩＣのハードウェア制限などで不足する場合には、システムクロック種毎のスキャンループに命令コードを割り当てることができなくなる。そのときには、システム試験時、フリーランクロック動作中にゲーティッドクロックを停止させて、内部ラッチへのスキャン動作を実行することができない、という問題がある。
【００１５】
第二に、ユーザ定義の命令コードが不足することで、スキャンチェーンを分割してスキャンイン／アウト動作を実行させることができず、内部ラッチが接続されるスキャンループが長くなる場合には、一回のスキャンの動作時間が長くなってしまう。
【００１６】
第三に、ユーザ定義の命令コードが必要数分確保することができない場合、障害解析時に、ハードウェアのデバック機能として内部ラッチの状態を確認する手段が、例えばＩ２Ｃバスを使用して特定のデータの読み出しを実行することに限られるという問題がある。なお、Ｉ２Ｃバスとは、シリアルデータライン（ＳＤＡ）とシリアルクロックライン（ＳＣＬ）との２本のバスラインによるインタフェースをいう。
【００１７】
【特許文献１】特表２００６−５１７２９５号公報
【特許文献２】特開平８−１８９９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上述した問題点に鑑みてなされたものであり、その目的は、使用可能なユーザ定義命令コードが不足する集積回路に対しても使用可能な命令コードを擬似的に増やし各スキャンチェーンに割り当て可能にして内部ラッチのスキャンイン／アウト動作を実現する、集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明によれば、ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路であって、各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、前記第一のシリアルインタフェースを介して設定される命令レジスタと、第二のシリアルインタフェースを介して設定されるループ選択レジスタと、前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、を具備する集積回路が提供される。
【００２０】
また、本発明によれば、上述した集積回路の内部ラッチをスキャンするスキャン方法であって、当該第二のシリアルインタフェースを介して当該ループ選択レジスタに値を設定するステップと、当該第一のシリアルインタフェースを介して当該命令レジスタに命令コードを設定するステップと、を具備するスキャン方法が提供される。
【００２１】
また、本発明によれば、上述した集積回路の内部ラッチをスキャンするスキャン装置であって、当該第二のシリアルインタフェースを介して当該ループ選択レジスタに値を設定する手段と、当該第一のシリアルインタフェースを介して当該命令レジスタに命令コードを設定する手段と、を具備するスキャン装置が提供される。
【００２２】
一つの好適な態様では、前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである。
【００２３】
一つの好適な態様では、前記第二のシリアルインタフェースは、Ｉ２Ｃバスである。
【発明の効果】
【００２４】
本発明によれば、ＪＴＡＧインタフェース上使用可能なユーザ定義命令コードが不足する集積回路に対しても、ＪＴＡＧインタフェースを変更することなく、複数のスキャンチェーンを設定してチェーンごとに内部ラッチのスキャンイン／アウト動作を実行することが可能となる。スキャン動作を行うことで、ハードウェアのデバッグ及び障害解析が容易となり、システム試験工数の大幅な削減を実現することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して本発明の実施形態について説明する。図３は、本発明の一実施形態に係るＪＴＡＧスキャン系回路構成を示す図である。図１のシステムと同様に、図３のシステムはＳＶＰ１０、ＳＣＩ２０Ａ及び本体装置４０Ａを備え、ＳＶＰ１０とＳＣＩ２０Ａとの間はＳＣＩバスによって接続され、ＳＣＩ２０Ａと本体装置４０Ａとの間はＪＴＡＧインタフェースによって接続されている。また、図３のシステムにおいては、ＳＣＩ２０Ａと本体装置４０Ａとの間に、シリアルデータラインＳＤＡとシリアルクロックラインＳＣＬとからなるＩ２Ｃバスが存在する。
【００２６】
図３におけるＳＣＩ２０Ａは、図１のＳＣＩ２０と同様に、ＳＣＩバスを介してＳＶＰ１０からアクセス可能なＪＣＭＲ２１、ＪＣＲ２２、ＳＣＤＲ２３及びＬＯＯＰ２４といった各種インタフェースレジスタ、並びに、ＪＴＡＧ制御回路２５を備える。ＪＴＡＧ制御回路２５は、データ転送に使用されるレジスタＴＤＲ２６を有する。
【００２７】
ＳＣＩ２０Ａは、さらに、ＳＣＩバスを介してＳＶＰ１０からアクセス可能なＩＣＭＲ（I2C CoMmand Register）３２、ＩＳＣＲ（I2C Slave add Command Register）３４及びＩＤＲ（I2C Data Register）３６の各インタフェースレジスタ、並びに、Ｉ２Ｃ制御回路３８を備える。ＳＶＰ１０は、ＩＣＭＲに対してロードオペレーションを行うことによって、Ｉ２Ｃ制御回路３８を起動する。
【００２８】
図３における本体装置４０Ａは、各種のＡＳＩＣ５０Ａを備える。そして、各ＡＳＩＣ５０Ａは、図１におけるＡＳＩＣ５０と同様に、ＴＡＰコントローラ５２を備えるとともに、スキャンチェーンを構成する多数のラッチ５６を備える。ＴＡＰコントローラ５２は、ＴＤＩからシリアルにデータ設定可能な命令レジスタ（ＩＲ）５４を有する。
【００２９】
しかし、図３におけるＡＳＩＣ５０Ａは、図１におけるＡＳＩＣ５０と異なり、Ｉ２Ｃ回路６０、ＡＮＤ回路７０等を更に備えている。Ｉ２Ｃ回路６０は、内部にループ選択回路６２を有する。ＡＮＤ回路７０は、ＩＲ５４に格納された命令コードのデコード結果信号とループ選択回路６２からの信号とに基づいて、ＴＤＩからのシリアルデータを該当スキャンチェーンに転送する機能を果たす。
【００３０】
図４は、図３におけるＡＳＩＣ５０Ａの内部構成を詳細に示す図である。ＡＳＩＣ５０Ａは、それぞれ、内部ラッチ５６の直列接続で構成される複数のスキャンチェーン７２Ａ、７２Ｂ、・・・、７２Ｎを含む。ここで、複数のスキャンチェーン７２Ａ、７２Ｂ、・・・、７２Ｎの各々は、同一種類のクロックによって駆動されるラッチを接続したものとなっている。同図においては、スキャンチェーン７２Ａ及び７２Ｂは、それぞれ、ゲーティッドクロック（gated clock）により駆動されるラッチから構成される一方、スキャンチェーン７２Ｎは、フリーランクロック（free run clock）により駆動されるラッチから構成されている。
【００３１】
これらのスキャンチェーン７２Ａ、７２Ｂ、・・・、７２Ｎの各々には、対応するＡＮＤ回路７０を介してＴＤＩからデータがシフトインされるとともに、ＯＲ回路７４を介してＴＤＯへとデータがシフトアウトされるようになっている。したがって、ＪＴＡＧ制御回路２５内のＴＤＲ２６を介してスキャンループが構成される。
【００３２】
ＴＡＰコントローラ５２内のＩＲ５４はｎビットからなるレジスタであり、そのＩＲに格納された命令コードはデコーダ７６によってデコードされ、ユーザ定義の所定のコードであることを示す信号が各ＡＮＤ回路７０に入力される。
【００３３】
Ｉ２Ｃ回路６０は、シリアルデータラインＳＤＡとシリアルクロックラインＳＣＬとを介してコマンド及びデータを受け取るためのコマンドレジスタ（ＣＭＤ）６６及びデータレジスタ（ＤＡＴＡ）６７を有する。そして、それらのコマンド及びデータにしたがって、ループ選択回路６２内のループ選択レジスタ６４が設定される。ループ選択回路６２は、ループ選択レジスタ６４内のデータをデコーダ６５によりデコードし、その結果信号ＳＥＬ［１］、ＳＥＬ［２］、・・・、ＳＥＬ［Ｎ］を対応するＡＮＤ回路７０に与える。かくして、ＩＲ内のコードとループ番号とにより、スキャンチェーン７２Ａ、７２Ｂ、・・・、７２Ｎから一つのスキャンチェーンが選択され、ＴＤＩからその内部ラッチ群にデータがシフトインされ、また、その内部ラッチ群からＴＤＯへとデータがシフトアウトされる。
【００３４】
図５は、図３及び図４に示されるシステムにおけるＪＴＡＧスキャン動作を示すフローチャートである。まず、ＳＶＰ１０は、インタフェースレジスタＪＣＲ２２、ＳＣＤＲ２３、ＬＯＯＰ２４及びＪＣＭＲ２１にリクエスト情報をセットする（ステップ２０２）。ＳＣＤＲ２３には、チェックコードがセットされる。このチェックコードは、スキャンループを一周してＴＤＲ２６にセットされる際に、ＳＣＩ２０によってチェックされる。また、ＬＯＯＰ２４には、対象スキャンループに接続されているＡＳＩＣ数と対象スキャンループのビット数とがそれぞれセットされる。最後に、ＪＣＭＲ２１にスキャンイン／アウトのコマンドがセットされることにより、ＪＴＡＧ制御回路２５が起動される。
【００３５】
次いで、ＳＶＰ１０は、Ｉ２Ｃ制御回路３８を起動し、Ｉ２Ｃバスを介してループ選択レジスタ６４にスキャン対象となるスキャンループ番号を設定する（ステップ２０４）。
【００３６】
次いで、ＪＴＡＧ制御回路２５は、対象ＡＳＩＣ５０Ａ内のＴＡＰコントローラ５２のＩＲ５４に、ユーザ定義コードとして、スキャン実行を指示する命令コードをセットする（ステップ２０６）。
【００３７】
次いで、ＪＴＡＧ制御回路２５からのＴＭＳ信号及びＴＣＫ信号によりＴＡＰコントローラ５２が制御されることで、スキャン動作が実行される。すなわち、ＴＤＲ２６に格納されたスキャンデータがＴＤＩから対象スキャンチェーンにシフトインされる（ステップ２０８）。同時に、対象スキャンチェーンからのシフトアウトデータがＴＤＯを経由してＴＤＲ２６にシフトインされる（ステップ２１０）。このようなシフト動作がスキャンチェーン内のラッチの数だけ繰り返される。
【００３８】
最後に、ＳＶＰ１０は、Ｉ２Ｃ制御回路３８を起動し、Ｉ２Ｃバスを介してループ選択レジスタ６４の設定を解除する（ステップ２１２）。
【００３９】
上述の実施形態によれば、従来のスキャン手順にループの選択の設定及びその設定の解除を追加するのみで、ＳＣＩとＡＳＩＣとの間のＪＴＡＧインタフェースの仕様を変更することなく、従来と同様のＪＴＡＧスキャン動作が可能となる。ハードウェア内にループ選択レジスタを持たせ、Ｉ２Ｃバスを使用してそれを設定することで、複数のスキャンチェーンに任意に拡張してループを選択することが可能となる。
【００４０】
以上、本発明を特にその好ましい実施の形態を参照して詳細に説明した。本発明の容易な理解のため、本発明の具体的な形態を以下に付記する。
【００４１】
（付記１）  ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン方法であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン方法は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定するステップと、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定するステップと、
を具備するスキャン方法。
【００４２】
（付記２）  前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、付記１に記載のスキャン方法。
【００４３】
（付記３）  前記第二のシリアルインタフェースは、Ｉ２Ｃバスである、付記１に記載のスキャン方法。
【００４４】
（付記４）  ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン装置であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。
【００４５】
（付記５）  前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、付記４に記載のスキャン装置。
【００４６】
（付記６）  前記第二のシリアルインタフェースは、Ｉ２Ｃバスである、付記４に記載のスキャン装置。
【００４７】
（付記７）  ＪＴＡＧポートを第一のシリアルインタフェースとして備える集積回路であって、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。
【００４８】
（付記８）  前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、付記７に記載の集積回路。
【００４９】
（付記９）  前記第二のシリアルインタフェースは、Ｉ２Ｃバスである、付記７に記載の集積回路。
【図面の簡単な説明】
【００５０】
【図１】コンピュータシステム内のＪＴＡＧスキャン系回路構成の従来例を示す図である。
【図２】図１に示されるシステムにおけるＪＴＡＧスキャン動作を示すフローチャートである。
【図３】本発明の一実施形態に係るＪＴＡＧスキャン系回路構成を示す図である。
【図４】図３におけるＡＳＩＣの内部構成を詳細に示す図である。
【図５】図３及び図４に示されるシステムにおけるＪＴＡＧスキャン動作を示すフローチャートである。
【符号の説明】
【００５１】
１０    ＳＶＰ（SerVice  Processor）
２０、２０Ａ    ＳＣＩ（System Console Interface）
２１    ＪＣＭＲ（JTAG CoMmand Register）
２２    ＪＣＲ（JTAG chip Command Register）
２３    ＳＣＤＲ（JTAG Sense/Control Data Register）
２４    ＬＯＯＰ（JTAG LOOP register）
２５    ＪＴＡＧ制御回路
２６    ＴＤＲ（Test Data Register）
３２    ＩＣＭＲ（I2C CoMmand Register）
３４    ＩＳＣＲ（I2C Slave add Command Register）
３６    ＩＤＲ（I2C Data Register）
３８    Ｉ２Ｃ制御回路
４０、４０Ａ    本体装置
５０、５０Ａ    ＡＳＩＣ（Application Specific Integrated Circuit）
５２    ＴＡＰコントローラ
５４    ＩＲ（Instruction Register）
５６    ラッチ
６０    Ｉ２Ｃ回路
６２    ループ選択回路
６４    ループ選択レジスタ
６５    セレクタ
６６    コマンド（ＣＭＤ）レジスタ
６７    データ（ＤＡＴＡ）レジスタ
７０    ＡＮＤ回路
７２Ａ、７２Ｂ、７２Ｎ    スキャンチェーン
７４    ＯＲ回路
７６    デコーダ
【図１】
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【図２】
2008164470.tif 000004
【図３】
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【図４】
2008164470.tif 000006
【図５】
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