(57)【要約】【課題】本発明は、簡単な工程で、完成品のばらつきをより抑制することができる半導体装置の製造方法を提供する。【解決手段】本発明に係わる半導体装置では、素子形成領域１５０の上面にゲート絶縁膜２ａを介してゲート電極３ａが形成され、また第一のソース・ドレイン領域５が形成され、またスクライブ領域１６０表面内に第一のソース・ドレイン領域５と同等の不純物濃度を有する不純物領域５ｐが形成された、半導体基板１を用意する。次に、不純物領域５ｐの抵抗値を測定する。次に、素子形成領域１５０の表面内に第二のソース・ドレイン領域７を形成する。ここで、当該第二のソースドレイン領域７を形成するための不純物イオン注入処理は、上記不純物領域５ｐの抵抗値の結果に応じて、注入される不純物の濃度を変化させる処理である。【選択図】図１
2008028217.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）素子形成領域とスクライブ領域とを有しており、前記素子形成領域の上面にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両脇において前記素子形成領域の表面内に比較的低濃度である第一のソース・ドレイン領域が形成され、前記スクライブ領域表面内に前記第一のソース・ドレイン領域と同等の不純物濃度を有する不純物領域が形成された、半導体基板を用意する工程と、
（Ｂ）前記不純物領域の抵抗値を測定する工程と、
（Ｃ）所定の不純物注入処理により、少なくとも一部において前記第一のソース・ドレイン領域と重複するように、前記素子形成領域の表面内に比較的高濃度である第二のソース・ドレイン領域を形成する工程とを、備えており、
前記工程（Ｃ）における前記所定の不純物注入処理は、
前記工程（Ｂ）の抵抗値の結果に応じて、注入される不純物の濃度を変化させる処理である、
ことを特徴とする半導体装置の製造方法。
【請求項２】
所定の抵抗値より前記工程（Ｂ）の抵抗値の方が小さい場合には、
前記工程（Ｃ）における前記所定の不純物注入処理は、
所定の濃度よりも高い濃度でイオン注入処理を行う処理であり、
前記所定の抵抗値より前記工程（Ｂ）の抵抗値の方が大きい場合には、
前記工程（Ｃ）における前記所定の不純物注入処理は、
前記所定の濃度よりも低い濃度でイオン注入処理を行う処理である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物領域は、
前記第一のソース・ドレイン領域と同等の形状を有する、ダミートランジスタにおけるダミーのソース・ドレイン領域である、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
（Ｄ）前記素子形成領域の表面内の一部にキャパシタの一方の電極部を形成するために、前記半導体基板に不純物を注入する工程と
（Ｅ）前記不純物領域の少なくとも一部に不純物を注入する工程と、
（Ｆ）前記工程（Ｅ）により不純物が注入された領域の上面に、パッドを形成する工程とを、さらに備えており、
前記工程（Ｄ）と前記工程（Ｅ）とは、同時に実施する、
ことを特徴とする請求項１または請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、特に、完成品のトランジスタのオン電流を一定に保つことが可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むにつれて、トランジスタの加工性制御が困難となってきている。このような加工性制御の困難性の状況においてトランジスタを量産した場合には、結果としてウエハ間やロット間において、完成品のトランジスタにおける特性のばらつきが生じる。
【０００３】
完成品のトランジスタのばらつきを少なくする技術として、特許文献１が存在する。また、パターン形状や物性値をモニターし、完成品が不良と成り得るものを予測し、当該不良と予測された場合には、処理が終了している部分について修正を加える技術が、特許文献２に開示されている。
【０００４】
【特許文献１】特開平１０−１６３０８０号公報
【特許文献２】特開平７−３０２８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の更なる微細化が進み、また工程が複雑化している現在の半導体プロセスにおいては、より簡単な工程のみで、完成品のばらつき（たとえば、ウエハ間に形成されたトランジスタのばらつき、またはロット間におけるトランジスタのばらつき）をより精度良く抑制することができる方法が望まれている。
【０００６】
そこで、本発明は、簡単な工程で、完成品のばらつきをより精度良く抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、（Ａ）素子形成領域とスクライブ領域とを有しており、前記素子形成領域の上面にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両脇において前記素子形成領域の表面内に比較的低濃度である第一のソース・ドレイン領域が形成され、前記スクライブ領域表面内に前記第一のソース・ドレイン領域と同等の不純物濃度を有する不純物領域が形成された、半導体基板を用意する工程と、（Ｂ）前記不純物領域の抵抗値を測定する工程と、（Ｃ）所定の不純物注入処理により、少なくとも一部において前記第一のソース・ドレイン領域と重複するように、前記素子形成領域の表面内に比較的高濃度である第二のソース・ドレイン領域を形成する工程とを、備えており、前記工程（Ｃ）における前記所定の不純物注入処理は、前記工程（Ｂ）の抵抗値の結果に応じて、注入される不純物の濃度を変化させる処理である。
【発明の効果】
【０００８】
本発明の請求項１に記載の半導体装置の製造方法は、（Ａ）素子形成領域とスクライブ領域とを有しており、前記素子形成領域の上面にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両脇において前記素子形成領域の表面内に比較的低濃度である第一のソース・ドレイン領域が形成され、前記スクライブ領域表面内に前記第一のソース・ドレイン領域と同等の不純物濃度を有する不純物領域が形成された、半導体基板を用意する工程と、（Ｂ）前記不純物領域の抵抗値を測定する工程と、（Ｃ）所定の不純物注入処理により、少なくとも一部において前記第一のソース・ドレイン領域と重複するように、前記素子形成領域の表面内に比較的高濃度である第二のソース・ドレイン領域を形成する工程とを、備えており、前記工程（Ｃ）における前記所定の不純物注入処理は、前記工程（Ｂ）の抵抗値の結果に応じて、注入される不純物の濃度を変化させる処理である。
【０００９】
したがって、完成品におけるソース・ドレイン領域（第一、二のソース・ドレイン領域５，７と把握できる）の不純物濃度を略一定にすることができる。これにより、完成品のトランジスタのＯＮ電流を略一定にすることができる。また、工程（Ｂ）の結果を後工程である工程（Ｃ）にフィードフォワードさせているだけであるので、簡単な工程で、上述のように完成品のばらつきを抑制することができる。さらに、前記所定の不純物注入処理は、プロセス条件の調整（制御）が比較的簡単であるので、前記工程（Ｃ）の結果、前記完成品のばらつきをより精度良く抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。本発明に係わる半導体装置の製造方法を、各工程の流れを示す図１を用いて説明する。
【００１１】
工程断面図である図２を参照して、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｒｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）法により、シリコン等の半導体基板１の主面上にゲート絶縁膜２を形成する。ここで、以降の工程断面図（図２も含む）で示す半導体基板１は、図３に示す半導体ウエハ１００の一部（特に、後述する素子形成領域１５０の一部）を示したものである。また、半導体基板１には、図３に示すように、製品としての素子が形成される素子形成領域１５０と、ダイシングカットの対象となるスクライブ領域１６０とを有している。なお、半導体基板１の内部には、以降の工程断面図（図２も含む）では図示しないが、所定の導電型のウエル等も形成されている。
【００１２】
次に、工程断面図である図４を参照して、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、多結晶シリコン３をゲート絶縁膜２上に成膜する。その後、当該多結晶シリコン３に対して所定の導電型の不純物イオンを注入し、活性化アニール処理を実施する。
【００１３】
次に、通常のフォトリソグラフィ技術により、多結晶シリコン３およびゲート絶縁膜２を所定の形状にパターニングする。当該パターニング処理により、工程断面図である図５に示すように、所定の形状のゲート絶縁膜２ａおよびゲート電極３ａを、半導体基板１上に形成する（ステップＳ１）。ここで、当該ゲート絶縁膜２ａおよびゲート電極３ａは、図３に示した素子形成領域１５０の上面に形成されている。
【００１４】
当該ゲート電極３ａ等の形成後、半導体製造プロセスの監視（管理）のために、形成された当該ゲート電極３ａの寸法を測長する（ステップＳ２）。
【００１５】
次に、工程断面図である図６を参照して、ＬＰＣＶＤ法により、ゲート電極３ａ，ゲート絶縁膜２ａおよび半導体基板１の露出している主面上を覆うように、酸化膜４を成膜する。その後、図６に示した酸化膜４に対して異方性エッチング処理を施し、当該酸化膜４をエッチバックさせる。当該異方性エッチング処理により、図７に示すように、ゲート電極３ａの側面およびゲート絶縁膜２ａの側面に、オフセットスペーサ４ａを形成する（ステップＳ３）。
【００１６】
当該オフセットスペーサ４ａの形成後、半導体製造プロセスの監視（管理）のために、形成された当該オフセットスペーサ４ａの寸法を測長する（ステップＳ４）。
【００１７】
次に、図７に示した製造途中の半導体基板１の上面に対して、所定の濃度であり、所定の導電型の不純物イオンを注入する（ステップＳ５）。ここで、ゲート電極３ａおよびオフセットスペーサ４ａはマスクとして機能する。したがって、当該不純物イオン注入処理では、半導体基板１の露出している主面上に対してなされる（ステップＳ５）。当該不純物イオン注入処理により、図８に示すように、ゲート電極３ａの両脇において半導体基板１（より具体的には、前述の素子形成領域１５０）の表面内に、比較的低濃度である第一のソース・ドレイン領域５が形成される。ここで、当該第一のソース・ドレイン領域５には、エクステンション層およびハロー層も含まれる（図示せず）。
【００１８】
なお、当該ステップＳ５の不純物イオン注入処理では、第一のソース・ドレイン領域５を形成するための上記イオン注入だけでなく、図３に示したスクライブ領域１６０の表面に対しても、同じ条件でのイオン注入を行う。このように、ステップＳ５では同時に両イオン注入処理が実施されるので、図９に示すように、当該スクライブ領域１６０には、上記第一のソース・ドレイン領域５と同等の不純物濃度を有する、所定のパターンの不純物領域５ｐ（当該不純物領域５ｐは、第一のソース・ドレイン領域５のシート抵抗測定のためのテストパターンであると把握できる）が形成される。ここで、図９は、図３に示したスクライブ領域１６０の砂地領域を拡大した平面図である。
【００１９】
ここで、図９では、不純物領域５ｐのみをテストパターンとして形成する場合について言及した。しかし、ゲート電極３ａ等のシート抵抗測定を目的として、所定の形状の多結晶シリコン層（当該多結晶シリコン層は、ゲート電極３ａの形成工程と同時に作成することができ、ゲート電極３ａと同じ材質である）をスクライブ領域１６０の上面に形成しても良い。なお、当該多結晶シリコン層を当該スクライブ領域１６０に設ける場合には、当該多結晶シリコン層と基板１との間に絶縁膜（当該絶縁膜は、ゲート絶縁膜２ａの形成工程と同時に形成することができ、ゲート絶縁膜２ａと同じ材質である）が形成され、また不純物領域５ａは、平面視において当該多結晶シリコン層の両脇においてスクライブ領域１６０の表面内に形成される。
【００２０】
さて、上記ステップＳ５の工程の後に、図９に示した不純物領域５ｐの抵抗値を測定する（ステップＳ６）。ここで、当該抵抗値の測定は、別工程で形成された図９に示すパッドに端子を当接することにより実施する。なお、当該不純物領域５ｐの測定は、前記のように直接実施しても良く、また、上述した多結晶シリコン層と絶縁膜とを含むテストパターンがスクライブ領域１６０に形成されている場合には、当該各部材も含めたシート抵抗を測定し、間接的に不純物領域５ｐの抵抗値を求めることもできる。
【００２１】
次に、工程断面図である図１０を参照して、ＬＰＣＶＤ法により、ゲート電極３ａ、オフセットスペーサ４ａおよび半導体基板１の露出している主面上を覆うように、酸化膜（あるいは窒化膜）６を成膜する。その後、図１０に示した酸化膜（あるいは窒化膜）６に対して異方性エッチング処理を施し、当該酸化膜（あるいは窒化膜）６をエッチバックさせる。当該異方性エッチング処理により、図１１に示すように、オフセットスペーサ４ａの側面に、サイドウォール６ａを形成する（ステップＳ７）。
【００２２】
次に、図１１に示した製造途中の半導体基板１の上面に対して、所定の濃度（ステップＳ５の不純物イオン注入処理の際の不純物濃度よりも高い）であり、所定の導電型の不純物イオンを注入する（ステップＳ８）。
【００２３】
ここで、ゲート電極３ａ、オフセットスペーサ４ａおよびサイドウォール６ａはマスクとして機能する。したがって、当該不純物イオン注入処理では、半導体基板１の露出している主面上に対してなされる（ステップＳ８）。当該不純物イオン注入処理により、図１２に示すように、ゲート電極３ａの両脇において半導体基板１（より具体的には、前述の素子形成領域１５０）の表面内に、比較的高濃度（第一のソース・ドレイン領域５よりも高濃度であると把握できる）である第二のソース・ドレイン領域７が形成される。なお、図１２に示すように、当該ステップＳ８により、少なくとも一部において第一のソース・ドレイン領域５と重複するように、第二のソース・ドレイン領域７が形成される。
【００２４】
ところで、ＬＤＤ構造を有するＭＯＳトランジスタで重要となるのは、実行チャネル長とソース、ドレインの直列抵抗である。ＬＤＤ構造ではチャネルと接続するソース領域、ドレイン領域が不純物濃度の低いｎ−層となるため、実行チャネル長Ｌｅｆｆを考慮する必要がある。
【００２５】
図１３に、ゲート長Ｌｇと実行チャネル長Ｌｅｆｆとの関係をｎ−層注入量に対してプロットしたグラフを示す。ＬＤＤ構造ではｎ−層の注入量の減少と共に、負方向に大きく変化している。実行チャネル長Ｌｅｆｆが負となることは、当該実行チャネル長Ｌｅｆｆが実測のゲート長よりも長くなることを意味する。この原因としてはソース、ドレインの直列抵抗の影響が考えられる。ＭＯＳトランジスタの等価回路は図１４で示される。ソース、ドレインの直列抵抗が無視できないほど微細化が進み、実行チャネル抵抗Ｒｅｆｆはチャネル抵抗Ｒｃｈを用いて、Ｒｅｆｆ＝Ｒｃｈ＋Ｒｓ（ソース領域抵抗）＋Ｒｄ（ドレイン領域抵抗）＝Ｒｃｈ＋Ｒｓｄ（ソース領およびドレイン領域の合成抵抗）で表される。このため、抵抗Ｒｓ，Ｒｄおよび抵抗Ｒｃｈ，Ｒｓ，Ｒｄの直列抵抗を揃えることでトランジスタ特性をそろえることに繋がることになる。
【００２６】
そこで、当該直列抵抗をそろえるため、本発明に係わる半導体装置の製造方法では、ステップＳ８の不純物イオン注入処理は、以下のようにして実施される。
【００２７】
つまり、ステップＳ８における不純物イオン注入処理では、ステップＳ６で測定した抵抗値の結果に応じて、完成品のトランジスタの特性を予想し、不純物イオンの濃度・注入濃度を変化させる。たとえば、ステップＳ６の測定結果をステップＳ８の処理を行う部分に自動的に転送する。そして、当該転送を受けた部分では、当該測定結果である抵抗値に応じて、所定の不純物イオン注入レシピを自動的に選択し、当該選択したレシピに従って、上記ステップＳ８の不純物イオン注入処理を行う。なお、前記処理が可能なシステムをＡＰＣシステムと称する。
【００２８】
たとえば、予め決定されている所定の抵抗値よりステップＳ６の抵抗値の方が小さい場合には、上記抵抗Ｒｓ，Ｒｄが高くなるように、ステップＳ８における不純物イオン注入処理では、予め決定されている所定の濃度よりも高い濃度で不純物イオン注入処理を行う。これに対して、予め決定されている所定の抵抗値よりステップＳ６の抵抗値の方が大きい場合には、上記抵抗Ｒｓ，Ｒｄが低くなるように、ステップＳ８における不純物イオン注入処理では、予め決定されている所定の濃度よりも低い濃度で不純物イオン注入処理を行う。こうして仕上りの実行チャネル抵抗Ｒｅｆｆを揃えることができる。
【００２９】
これまでの工程により、半導体基板１には、所定の構成のＭＯＳトランジスタが形成される。
【００３０】
以上のように、本発明に係わる半導体装置の製造方法では、ステップＳ８における不純物イオン注入処理において、ステップＳ６の測定結果である抵抗値に応じて、注入する不純物イオンの濃度を変化させている。
【００３１】
したがって、完成品におけるソース・ドレイン領域（第一、二のソース・ドレイン領域５，７と把握できる）の不純物濃度を略一定にすることができる。これにより、完成品のトランジスタの特性の一つであるＯＮ電流を、一定にすることができる。また、ステップＳ６の結果を後工程であるステップＳ８にフィードフォワードさせているだけであるので、簡単な工程で、上述のように完成品の特性のばらつきを抑制することができる。
【００３２】
たとえば、一のウエハにおいて、当該一のウエハのスクライブ領域１６０に形成されている不純物領域５ｐの抵抗を測定（ステップＳ６）し、当該測定結果に応じて当該一のウエハに適する、ステップＳ８を実施するためのレシピ（不純物イオン注入条件に関するレシピ）を選択し、当該選択したレシピに従い当該一のウエハに対してステップＳ８の処理を実行する。
【００３３】
また、他のウエハにおいて、当該他のウエハのスクライブ領域１６０に形成されている不純物領域５ｐの抵抗を測定（ステップＳ６）し、当該測定結果に応じて当該他のウエハに適する、ステップＳ８を実施するためのレシピ（不純物イオン注入条件に関するレシピ）を選択し、当該選択したレシピに従い当該他のウエハに対してステップＳ８の処理を実行する。
【００３４】
このようにすることにより、ウエハ間における完成品のソース・ドレイン領域（第一、二のソース・ドレイン領域５，７と把握できる）の不純物濃度を略一定にすることができる（つまり、完成品のトランジスタのＯＮ電流を略一定にすることができる）。よって、完成品のトランジスタの特性のばらつきも抑制される。
【００３５】
また、たとえば、一のロットにおいて一のウエハを選択し、当該選択したウエハのスクライブ領域１６０に形成されている不純物領域５ｐの抵抗を測定（ステップＳ６）し、当該測定結果に応じて当該一のロットに適する、ステップＳ８を実施するためのレシピ（不純物イオン注入条件に関するレシピ）を選択し、当該選択したレシピに従い当該一のロットに含まれる全てのウエハに対して、共通にステップＳ８の処理を実行する。
【００３６】
また、他のロットにおいて一のウエハを選択し、当該選択したウエハのスクライブ領域１６０に形成されている不純物領域５ｐの抵抗を測定（ステップＳ６）し、当該測定結果に応じて当該他のロットに適する、ステップＳ８を実施するためのレシピ（不純物イオン注入条件に関するレシピ）を選択し、当該選択したレシピに従い当該他のロットに含まれる全てのウエハに対して、共通にステップＳ８の処理を実行する。
【００３７】
このようにすることにより、ロット間における完成品のソース・ドレイン領域（第一、二のソース・ドレイン領域５，７と把握できる）の不純物濃度を略一定にすることができる（つまり、完成品のトランジスタのＯＮ電流を略一定にすることができる）。よって、完成品のトランジスタの特性のばらつきも抑制される。
【００３８】
なお、ステップＳ６の測定の結果、第一のソース・ドレイン領域５の抵抗値が小さい場合には、再度ステップＳ５の工程に戻り、所定量の不純物イオンを注入する方法も考えられる。
【００３９】
しかし、当該ステップＳ６の結果をステップＳ５にフィードバックさせる方法の場合には、ステップＳ５の工程を繰り返すことになり、製造プロセスが煩雑化する。さらに、ステップＳ６の測定の結果、第一のソース・ドレイン領域５の抵抗値が大きい場合には、上記ステップＳ６の結果をステップＳ５にフィードバックさせる方法だけでは、完成品のソース・ドレイン領域の濃度調整を行うことができない。
【００４０】
しかし、図１で示したように、本発明に係わる半導体装置の製造方法では、ステップＳ６の結果をステップＳ８にフィードフォワードさせている。したがって、製造プロセスの煩雑化を防止できると共に、第一のソース・ドレイン領域５の抵抗値が大きい場合においても、完成品のソース・ドレイン領域の濃度調整を行うことができる。
【００４１】
また、ステップＳ６の測定結果に応じて、ステップＳ７におけるサイドウォール膜６ａの形成寸法を調整し、当該サイドウォール６ａ形成後、ステップＳ８の工程を実施することにより、完成品のソース・ドレイン領域の濃度調整を行う方法も考えられる。
【００４２】
しかし、当該ステップＳ６の測定結果をステップＳ７にフィードフォワードさせる場合には、完成品のソース・ドレイン領域の濃度調整を精度良く行うことができない。つまり、サイドウォール膜６ａを形成するための酸化膜６等を堆積する段階で、当該堆積量の調整が必要であり、かつ、酸化膜６を異方性エッチングする段階で、当該エッチング量の調整が必要である。したがって、上記堆積の段階および上記エッチングの段階の各々において寸法ずれが生じるので、形成されたサイドウォール６ａの膜厚寸法は予定寸法と大きく異なり得る。
【００４３】
これに対して、図１で示したように、本発明に係わる半導体装置の製造方法では、ステップＳ６の結果をステップＳ８にフィードフォワードさせている。したがって、不純物イオン濃度だけを調整するだけで済むので、完成品のソース・ドレイン領域の濃度調整をより精度良く行うことができる。よって、完成品のトランジスタの特性のばらつきもより精度良く抑制される。
【００４４】
また、上記の通り、不純物領域５ｐのみをテストパターンとして形成する場合と、不純物領域５ｐおよび多結晶シリコン等をテストパターンとして形成する場合とがある。しかし、不純物領域５ｐのみをテストパターンとして形成する場合の方が、より直接的に不純物領域５ｐの抵抗を測定することになる。したがって、ステップＳ８における不純物イオンの濃度をより正確に決定することができる。
【００４５】
また、スクライブ領域１６０に、不純物領域５ｐのみをテストパターンとして形成する場合の他に、次のような形態も考えられる。つまり、スクライブ領域１６０にダミートランジスタを形成する形態である。当該形態の場合には、図１のステップＳ５までの工程を施すことにより、素子形成領域１５０に図８の構造を形成するだけでなく、スクライブ領域１６０においても図８の構造を形成する。
【００４６】
したがって、ステップＳ６の工程前には、スクライブ領域１６０には、ダミーの第一のソース・ドレイン領域（当該ダミーの第一のソース・ドレイン領域は、第一のソース・ドレイン領域５と同等の形状および不純物濃度を有する）、ダミーのゲート絶縁膜膜（当該ダミーのゲート絶縁膜は、ゲート絶縁膜２ａと同じ材質、同等寸法である）、ダミーのゲート電極（当該ダミーのゲート電極は、ゲート電極３ａと同じ材質、同等寸法である）、およびダミーのオフセットスペーサ（当該ダミーのオフセットスペーサは、オフセットスペーサ４ａと同じ材質、同等の寸法である）が形成されている。よって、上述したダミーのトランジスタとは、ダミーの第二ソース・ドレイン領域が形成されていないトランジスタ構造であると把握できる（より厳密には、ダミーのサイドウォールも形成されていない）。
【００４７】
なお、スクライブ領域１６０に形成されている上記ダミーのトランジスタは、ダイシングカットの際に除去される。また、ダミートランジスタに対して、素子形成領域１５０に形成されるトランジスタは、完成品において素子として使用する部分である。したがって、ダイシングカットの際には、当然除去はされない。
【００４８】
このように、ダミーのトランジスタをスクライブ領域１６０に形成し、不純物領域５ｐの代わりに、第一のソース・ドレイン領域と同等の形状・同等の不純物濃度を有するダミー領域（上記ダミーの第一のソース・ドレイン領域）の抵抗値を測定することにより、素子形成領域１５０に形成されている第一のソース・ドレイン領域５の抵抗値をより正確に見積もることができる。したがって、ステップＳ８における不純物イオンの濃度をより正確に決定することができる。
【００４９】
また、ダミーのトランジスタは、第二のソース・ドレイン領域７が形成されていないだけで、一般に知られれているトランジスタ特性を示す。したがって、当該ダミーのトランジスタ特性を直接測定し（オン電流、オフリークなど）、その結果を受けて第二のソース・ドレイン領域７の不純物濃度を調整することができる。したがって、実際のトランジスタに非常に近い状態で、ステップＳ８における不純物イオン濃度を決定することができる。
【００５０】
なお、不純物領域５ｐ（上述したダミーの第一のソース・ドレイン領域も含む）の抵抗値を測定する場合、当該不純物領域５ｐと接触するように、半導体基板１上に測定器の端子を当接するためのパッドを設ける。しかし、当該半導体基板１（より具体的には、不純物領域５ｐ）と当該パッドとの接触抵抗が高いと、ステップＳ６において精度良く抵抗値を測定することができない。
【００５１】
そこで、半導体装置の製造プロセスにおいて、素子形成領域１５０の表面内の一部にキャパシタの一方の電極部を形成するために、半導体基板１の表面内に濃度の高い（１×１０16以上）不純物を注入する工程が含まれている場合には、次のプロセスを採用することが望ましい。
【００５２】
つまり、素子形成領域１５０の表面内の一部にキャパシタの一方の電極部を形成するために、半導体基板１に不純物を注入する工程と、上記不純物領域５ｐの少なくとも一部に不純物を注入する工程とを同時に実施する。したがって、各領域における不純物濃度は同等（当該濃度は高濃度であり、たとえば１×１０16以上となる）となる。そして、不純物領域５ｐにおいて前述の工程により不純物が注入された領域の上面に、パッドを形成する。
【００５３】
このようにパッドの下方において高濃度の不純物が注入されるので、半導体基板１（より具体的には、不純物領域５ｐ）とパッドとの接触抵抗を小さくすることができる。また、当該接触抵抗を減少させるための高濃度の不純物注入は、キャパシタの一方の電極部を形成するために行われる不純物注入処理と同時に行われるので、製造プロセスの煩雑化を防止できる。
【００５４】
また、半導体基板１（より具体的には、不純物領域５ｐ）とパッドとの接触抵抗の影響を小さくするために、四端子法による抵抗値測定を実施しても良い。
【図面の簡単な説明】
【００５５】
【図１】本発明に係わる半導体装置の製造方法の工程の流れを説明するための図である。
【図２】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図３】ウエハおよび当該ウエハの一部を拡大した平面図である。
【図４】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図６】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図７】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図８】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図９】ダミーパターンの構成を示す平面図である。
【図１０】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１１】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１２】本発明に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１３】実行チャネル長とゲート長との関係を示す図である。
【図１４】トランジスタで形成される抵抗を模式的に示した図である。
【符号の説明】
【００５６】
１  半導体基板、２ａ  ゲート絶縁膜、３ａ  ゲート電極、４ａ  オフセットスペーサ、５  第一のソース・ドレイン領域、６ａ  サイドウォール、７  第二のソース・ドレイン領域、５ｐ  不純物領域、１００  ウエハ、１５０  素子形成領域、１６０  スクライブ領域、Ｓ６  抵抗値を測定するステップ、Ｓ８  第二のソース・ドレイン領域を形成するための不純物イオン注入ステップ。
【図１】
2008028217.tif 000003
【図２】
2008028217.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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