(57)【要約】【課題】メモリセル列に選択的にアクセスする半導体記憶装置のレイアウト面積を小さくする。【解決手段】メモリセル１０は、プログラム可能な抵抗素子ＧＳＴを含み、ビット線ＢＬ０で接続され、メモリセル列１１ａを構成する。メモリセル列を選択する選択回路１４は、一端をライトアンプ１２に接続し、他端をビット線ＢＬ０に接続し、ブロック選択活性化信号ＢＳ０がアクティブとなった後にライトアンプ１２が電源側の電圧レベルを出力した場合には、ゲートに電源ＶＤＤの電圧と同極性で電源ＶＤＤの電圧レベルを上回る電圧が与えられるように制御されるＮＭＯＳトランジスタＮ１ａを含む。また、一端にブロック選択活性化信号ＢＳ０が与えられ、ゲートを電源ＶＤＤに接続し、他端をＮＭＯＳトランジスタＮ１ａのゲートに接続するＮＭＯＳトランジスタＮ２ａを備える。【選択図】図１
2008071384.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とワード線の交差部に備えられるメモリセルを複数含んで前記ビット線でそれぞれのメモリセルを接続したメモリセル列を複数備え、
ライトアンプと、
ブロック選択活性化信号によって前記メモリセル列を前記ビット線を介して選択的に前記ライトアンプに接続する選択回路と、
を備え、
前記選択回路は、一端を前記ライトアンプに接続し、他端を前記ビット線に接続し、前記ブロック選択活性化信号がアクティブとなった後に前記ライトアンプが電源側の電圧レベルを出力した場合には、制御端に電源側の電圧と同極性で該電圧レベルを上回る電圧が与えられるように制御される第１のＭＯＳトランジスタを含むことを特徴とする半導体記憶装置。
【請求項２】
前記選択回路は、一端に前記ブロック選択活性化信号が与えられ、制御端を前記電源側に接続し、他端を前記第１のＭＯＳトランジスタの制御端に接続する、前記第１のＭＯＳトランジスタと同じ導電型の第２のＭＯＳトランジスタを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルは、プログラム可能な抵抗素子を含むことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記プログラム可能な抵抗素子は、相変化素子であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記プログラム可能な抵抗素子は、トンネル磁気抵抗素子であることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、メモリセルを選択的にアクセスする半導体記憶装置に係る。
【背景技術】
【０００２】
相変化メモリ（ＰＲＡＭ）は、相変化材料（ＧｅＳｂＴｅ）に電流を流して発生するジュール熱を制御して、相変化材料の結晶状態を、低抵抗の結晶化状態（セット状態）と高抵抗のアモルファス状態（リセット状態）とにしてデータを記憶する。リセット状態にするためには、素子に高電圧を印加して、リセットに必要な電流を流す必要がある。一方、この書き込み電流を供給するためにビット線に接続されるライトアンプは、リセット、セットの書き込みを制御する回路を有する必要があり、リセットに必要な電流を供給する必要があるためにレイアウトサイズが大きい。さらに、相変化素子に書き込まれたデータを読むためのセンスアンプも電流センス方式をとる必要があるために、一般的にＤＲＡＭで使用するラッチ方式のアンプよりも素子数も多く、レイアウトサイズが大きくなる。このため、ビット線１本に対してセンスアンプおよびライトアンプを１個配置すると非常に面積が大きくなってしまう。また、ＳＲＡＭ互換のメモリを作る場合には、１サイクル中の書き込みビット数は、Ｉ／Ｏ数と同じ１６ビット程度と少ないため、ビット線を階層化してこれらの回路の配置数を減らす必要がある。
【０００３】
このような階層化ビット線構造をとる場合、ビット線とセンスアンプ／ライトアンプ部との間にビット線を選択する選択回路（ブロックセレクト回路）が必要になる。この選択回路は、ＰＲＡＭの場合、素子への書き込み電圧を確保する必要性からＣＭＯＳ型のスイッチが使われている（非特許文献１参照）。ＣＭＯＳ型のスイッチによれば、相変化素子に書き込みに十分な電流（５００μＡ〜１ｍＡ程度）を流すためにビット線に高電圧をかけることができる。
【０００４】
図４は、非特許文献１に記載の書き込みパス部を示す回路図である。図４において、昇圧された電圧ＶＰＰ＿ＷＤは、書き込み信号ＷＤによってオンとなったＮＭＯＳトランジスタＱ１を介して選択回路ＳＥＬに与えられる。選択回路ＳＥＬは、ＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ３とからなるＣＭＯＳ型のスイッチで構成され、グローバルカラム選択信号ＧＹ、／ＧＹによってオンオフされ、スイッチがオンとなった場合、電圧ＶＰＰ＿ＷＤは、ローカルカラム選択信号ＬＹによってオンオフされるローカルカラムスイッチとなるＮＭＯＳトランジスタＱ４を介して相変化素子ＧＳＴに与えられる。相変化素子である抵抗素子ＧＳＴは、ワード線信号ＷＬによってオンオフされるＮＭＯＳトランジスタＱ５と接続され、ワード線信号ＷＬとグローバルカラム選択信号ＧＹ、／ＧＹ、ローカルカラム選択信号ＬＹとによって選択され、書き込みがなされる。
【０００５】
なお、関連する技術として、特許文献１には、ブロー制御が容易なアンチヒューズ回路を備える半導体装置が記載されている。
【０００６】
【非特許文献１】Sangbeom Kang et al, "A 0.1um 1.8V 256Mb 66MHz Synchronous Burst PRAM", 2006 IEEE International Solid-State Circuit Conference pp.140-141, Feb. 2006
【特許文献１】特開２０００−２９９３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５は、ＣＭＯＳ型の選択回路における半導体装置のレイアウトを模式的に示す図である。図５において、Ｐ基板中にＮウェル領域１００を備える。また、Ｎウェル領域１００中にはｐ＋拡散層領域１０１を設け、Ｐ基板中にｎ＋拡散層領域１０２を設ける。ｎ＋拡散層領域１０２は、例えば図４のＮＭＯＳトランジスタＱ２を構成し、ｐ＋拡散層領域１０１は、例えば図４のＰＭＯＳトランジスタＱ３を構成する。ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３の一端は、共通にグローバルビット線ＧＢＬに接続され、他端は、共通にローカルビット線ＬＢＬに接続される。また、ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３のゲートには、それぞれグローバルカラム選択信号ＧＹ、／ＧＹが与えられる。
【０００８】
ところで、選択回路ＳＥＬにおいてＣＭＯＳ型のスイッチを使う場合、Ｐウェル領域（Ｐ基板）とＮウェル領域１００とを備え、これらの間にウェル分離領域１０３が必要となる。また、駆動力の低いＰＭＯＳトランジスタＱ３が高電圧領域での電流の主要パスとなるために、ＰＭＯＳトランジスタＱ３のレイアウトサイズが大きくなってしまう。さらに、ＣＭＯＳ型のスイッチのゲートを制御するために相補の信号であるグローバルカラム選択信号ＧＹ、／ＧＹの配線が必要となり、配線数が増加することでレイアウト面積が大きくなってしまう。なお、ＮＭＯＳ型のスイッチで構成することも可能であるが、スイッチとなるＮＭＯＳトランジスタのゲート電圧を高電圧にする必要があるため、酸化膜の厚いＭＯＳトランジスタを使用することになる。さらに、高電圧を印加するためにはゲート酸化膜の厚いＭＯＳトランジスタを使用することで駆動力が減少し、これを補うためにゲート幅を大きくしなければならず、やはりレイアウトサイズが増大してしまう虞があった。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクトに係る半導体記憶装置は、ビット線とワード線の交差部に備えられるメモリセルを複数含んでビット線でそれぞれのメモリセルを接続したメモリセル列を複数備え、ライトアンプと、ブロック選択活性化信号によってメモリセル列をビット線を介して選択的にライトアンプに接続する選択回路と、を備え、選択回路は、一端をライトアンプに接続し、他端をビット線に接続し、ブロック選択活性化信号がアクティブとなった後にライトアンプが電源側の電圧レベルを出力した場合には、制御端に電源側の電圧と同極性で該電圧レベルを上回る電圧が与えられるように制御される第１のＭＯＳトランジスタを含む。
【００１０】
第１の展開形態の半導体記憶装置において、選択回路は、一端にブロック選択活性化信号が与えられ、制御端を電源側に接続し、他端を第１のＭＯＳトランジスタの制御端に接続する、第１のＭＯＳトランジスタと同じ導電型の第２のＭＯＳトランジスタを備えることが好ましい。
【００１１】
第２の展開形態の半導体記憶装置において、メモリセルは、プログラム可能な抵抗素子を含むことが好ましい。
【００１２】
第３の展開形態の半導体記憶装置において、プログラム可能な抵抗素子は、相変化素子であってもよい。
【００１３】
第４の展開形態の半導体記憶装置において、プログラム可能な抵抗素子は、トンネル磁気抵抗素子であってもよい。
【発明の効果】
【００１４】
本発明によれば、選択回路を、セルフブースト型の回路として同一導電型の低耐圧のＭＯＳトランジスタを用いて駆動力の高い回路とすることができる。したがって、半導体記憶装置におけるレイアウト面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態に係る半導体記憶装置は、ビット線（図１のＢＬ０、ＢＬ１、・・）とワード線（図１のＷＬ０、ＷＬ１、・・）の交差部にメモリセル（図１の１０）を備え、メモリセルは、相変化素子あるいはトンネル磁気抵抗素子等のプログラム可能な抵抗素子（図１のＧＳＴ）を含む。複数のメモリセルは、ビット線で接続され、メモリセル列（図１の１１ａ）を構成する。さらに、複数のメモリセル列を選択的にライトアンプ（図１の１２）およびリードアンプ（図１の１３）に接続する選択回路（図１の１４）を備える。
【００１６】
選択回路（ブロックセレクト回路）は、一端をライトアンプおよびリードアンプに接続し、他端をビット線に接続し、ブロック選択活性化信号（図１のＢＳ０）がアクティブとなった後にライトアンプが電源側の電圧レベルを出力した場合には、ゲートに電源側（図１のＶＤＤ）の電圧と同極性で電源電圧のレベルを上回る電圧が与えられるようにセルフブースト回路を構成するＮＭＯＳトランジスタ（図１のＮ１ａ）を含む。また、一端にブロック選択活性化信号が与えられ、ゲートを電源側（図１のＶＤＤ）に接続し、他端をＮＭＯＳトランジスタ（図１のＮ１ａ）のゲートに接続するＮＭＯＳトランジスタ（図１のＮ２ａ）を備える。
【００１７】
このような構成の半導体記憶装置は、スイッチ部分のＭＯＳトランジスタを全てＮＭＯＳトランジスタで構成できる点でレイアウト上有利である。また、セルフブースト回路で構成されるため、ソースとゲートの間には、そのＭＯＳトランジスタで許容されている電圧以上の電圧が印加されることは無い。したがって、ゲート酸化膜の薄いＭＯＳトランジスタが使用できるため、レイアウト面積を大きくすること無くスイッチ部分の電流駆動力を高めることができる。
【００１８】
本発明の実施形態に係る半導体記憶装置によれば、セルフブースト型の選択回路を使用することにより、ＮＭＯＳトランジスタだけで電流駆動力の高い回路を構成できる。また、選択回路をＮＭＯＳトランジスタだけで構成できるので、ＣＭＯＳ型の回路よりもレイアウト面積を小さくすることができる。さらに、選択回路において、ゲートとソース／ドレイン間には高電圧は印加されないので、ゲート酸化膜の薄いＭＯＳトランジスタを使用することが可能である。すなわち、ＮＭＯＳトランジスタのゲートを単純に高電圧にする方式よりも、同じＭＯＳトランジスタサイズで電流駆動力を大きくとることができる。またさらに、ＮＭＯＳトランジスタのみで選択回路を構成した場合、電流駆動力を確保するためには、ゲートに高電圧を印加する必要があるが、セルフブースト回路の場合は高電圧の発生回路を別に設ける必要が無くなり、このゲートを駆動するための消費電流も低減することができる。以下、実施例に即し、図面を参照し詳細に説明する。
【実施例１】
【００１９】
図１は、本発明の実施例に係る半導体記憶装置の主要部の回路図である。図１において、半導体記憶装置は、ビット線ＢＬ０、ＢＬ１、・・とワード線ＷＬ０、ＷＬ１、・・との交差部にメモリセル１０を備える。メモリセル１０は、相変化素子あるいはトンネル磁気抵抗素子等のプログラム可能な抵抗素子ＧＳＴと、一端を接地し、他端を抵抗素子ＧＳＴに接続し、制御端をワード線ＷＬ０に接続するＮＭＯＳトランジスタＮ０を含む。複数のメモリセルは、ビット線ＢＬ０で接続され、メモリセル列１１ａを構成する。また、ビット線ＢＬ１で接続され、メモリセル列１１ｂを構成する。さらに、２つのメモリセル列１１ａ、１１ｂを選択的にライトアンプ１２およびリードアンプ１３に接続する選択回路１４を備える。なお、メモリセル列、ライトアンプおよびリードアンプは、多数並列的に存在しているものとする。
【００２０】
ライトアンプ１２は、メモリセルへの書き込み電流を発生する電流源Ｉｓｅｔ、Ｉｒｅｓｅｔ、書き込み電流をオンオフするＰＭＯＳトランジスタＰ１、Ｐ２を備える。電流源Ｉｓｅｔの電流は、セット信号ΦｓｅｔでオンとされるＰＭＯＳトランジスタＰ１によってグローバルビット線ＧＢＬに供給される。また、電流源Ｉｒｅｓｅｔの電流は、リセット信号ΦｒｅｓｅｔでオンとされるＰＭＯＳトランジスタＰ２によってグローバルビット線ＧＢＬに供給される。リードアンプ１３は、グローバルビット線ＧＢＬを介してメモリセルにおける抵抗値を電流値として読み出す。
【００２１】
選択回路１４は、ビット線ＢＬ０、ＢＬ１の一方を選択してグローバルビット線ＧＢＬとしてライトアンプ１２およびリードアンプ１３に接続する。例えば、ビット線選択信号ＢＳ０がハイレベル（アクティブ）である場合にはビット線ＢＬ０を選択し、ビット線選択信号ＢＳ１がハイレベル（アクティブ）である場合にはビット線ＢＬ１を選択する。なお、ここでは２本のビット線を選択する例を挙げているが、４本のビット線、もしくは８本のビット線、さらにそれ以上の本数で共有化することももちろん可能であり、これは製品の仕様等で決定される。
【００２２】
選択回路１４は、ＮＭＯＳトランジスタＮ１ａ、Ｎ２ａ、Ｎ１ｂ、Ｎ２ｂを備える。ＮＭＯＳトランジスタＮ１ａ、Ｎ１ｂのそれぞれ一端は、共通にグローバルビット線ＧＢＬとしてライトアンプ１２およびリードアンプ１３に接続される。ＮＭＯＳトランジスタＮ１ａの他端は、ビット線ＢＬ０に接続され、ＮＭＯＳトランジスタＮ１ｂの他端は、ビット線ＢＬ１に接続される。ＮＭＯＳトランジスタＮ２ａは、一端にブロック選択活性化信号ＢＳ０が与えられ、ゲートを電源ＶＤＤに接続し、他端をＮＭＯＳトランジスタＮ１ａのゲートに接続する。また、ＮＭＯＳトランジスタＮ２ｂは、一端にブロック選択活性化信号ＢＳ１が与えられ、ゲートを電源ＶＤＤに接続し、他端をＮＭＯＳトランジスタＮ１ｂのゲートに接続する。
【００２３】
このような構成の選択回路１４において、ブロック選択活性化信号ＢＳ０がアクティブとなった後にライトアンプ１２が電源側の電圧レベルを出力した場合には、ＮＭＯＳトランジスタＮ１ａのゲートに電源ＶＤＤの電圧レベルを上回る電圧が与えられ、セルフブースト回路を構成する。すなわち、ＮＭＯＳトランジスタＮ２ａは、ゲートを電源ＶＤＤの電圧に固定しており、ＮＭＯＳトランジスタＮ１ａのゲート電圧ＢＳＧは、ＶＤＤ−Ｖｔｈ（ＮＭＯＳトランジスタの閾値）のレベルとなる。この状態でライトアンプ１２側からＶＤＤ振幅の信号が入力されると、ＮＭＯＳトランジスタＮ１ａのゲート電圧ＢＳＧは、２ＶＤＤ−Ｖｔｈのレベルまで上昇する。このようにＮＭＯＳトランジスタＮ１ａのゲートが高電圧にブーストされることで、ＮＭＯＳトランジスタＮ１ａの電流駆動力が確保される。また、同様にブロック選択活性化信号ＢＳ１がアクティブとなった場合、ＮＭＯＳトランジスタＮ１ｂがセルフブースト回路を構成する。
【００２４】
図２は、本発明の実施例に係る選択回路における動作波形を示す図である。図２において、ビット線選択信号ＢＳ０をハイレベル（３Ｖ）とする。このとき、ＭＯＳトランジスタＮ２ａのゲートがＶＤＤレベル（３Ｖ）であるため、ＮＭＯＳトランジスタＮ１ａゲートの電圧ＢＳＧは、ＶＤＤ−Ｖｔｈ（約２．１Ｖ）までしか上昇しない。ＮＭＯＳトランジスタＮ１ａのゲートのレベルがＶＤＤ−Ｖｔｈで安定した後、グローバルビット線ＧＢＬに書き込みのパルスが入ると、ＮＭＯＳトランジスタＮ１ａのゲートのカップリングによって、ＮＭＯＳトランジスタＮ１ａのゲートレベルは、２ＶＤＤ−Ｖｔｈ（約４．８Ｖ）まで上昇する。このように電源の電圧より高電圧のゲート電圧を得ることができるため、ＮＭＯＳトランジスタＮ１ａは、メモリセルの書き込みに対して高い駆動力を確保することができる。
【００２５】
なお、セルフブースト方式を採用せずに、ゲートにＶＤＤ以上の高電圧をかけることで同様の効果を得ることもできる。しかし、この場合には、ゲートとソース／ドレイン間には電源ＶＤＤ以上の電圧が印加されることになる。したがって、印加される電圧に合わせてゲート酸化膜の厚さを厚くする必要があるため、一般的にはＭＯＳトランジスタの電流駆動力が低下する。一方、セルフブースト方式の場合、ゲートとソース／ドレイン間にはＶＤＤ以上の電圧は、印加されることがない。したがって、ＶＤＤの電圧で使用可能なＭＯＳトランジスタを使用することで、電流駆動力を確保する点で有利となり、同じ電流を確保する時には、セルフブースト型の方がレイアウト面積を小さくすることができる。
【００２６】
図３は、本発明の実施例に係る半導体記憶装置の選択回路におけるレイアウトを示す図である。図３において、ローカルビット線ＢＬ０、ＢＬ１側にスイッチ用のＮＭＯＳトランジスタＮ１ａ、Ｎ１ｂを配置し、その横にゲートを昇圧するためのＮＭＯＳトランジスタＮ２ａ、Ｎ２ｂを配置している。このＭＯＳトランジスタＮ２ａ、Ｎ２ｂは、電流の主要パスにはならず、先に述べたように低耐圧でよいために、サイズを小さくすることができる。また、この選択回路では、図５に示したようなＰＭＯＳトランジスタを使用しないために、図５と比較してレイアウト面積を小さくすることができる。さらに、ＮＭＯＳトランジスタだけでレイアウトできるためにウェルの分離領域が不要となり、小面積でのレイアウトが可能となる。
【００２７】
以上の説明で、プログラム可能な抵抗素子ＧＳＴは、ＰＲＡＭ（相変化メモリ）に限定されることなく、ＭＲＡＭ（Magnetoresistive Random Access Memory）等のようなトンネル磁気抵抗素子等に対して高電流を書き込みビット線に流す必要があるビット線選択においても同様に適用することができる。
【００２８】
以上実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例に係る半導体記憶装置の主要部の回路図である。
【図２】本発明の実施例に係る選択回路における動作波形を示す図である。
【図３】本発明の実施例に係る半導体記憶装置の選択回路におけるレイアウトを示す図である。
【図４】非特許文献１に記載の書き込みパス部を示す回路図である。
【図５】ＣＭＯＳ型の選択回路における半導体装置のレイアウトを模式的に示す図である。
【符号の説明】
【００３０】
１０  メモリセル
１１ａ、１１ｂ  メモリセル列
１２  ライトアンプ
１３  リードアンプ
１４  選択回路
ＢＬ０、ＢＬ１  ビット線
ＢＳ０、ＢＳ１  ビット線選択信号
ＢＳＧ  ゲート電圧
ＧＢＬ  グローバルビット線
ＧＳＴ  抵抗素子
Ｉｓｅｔ、Ｉｒｅｓｅｔ  電流源
Ｎ０、Ｎ１ａ、Ｎ１ｂ、Ｎ２ａ、Ｎ２ｂ  ＮＭＯＳトランジスタ
Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
ＶＤＤ  電源
ＷＬ０、ＷＬ１、・・  ワード線
【図１】
2008071384.tif 000003
【図２】
2008071384.tif 000004
【図３】
2008071384.tif 000005
【図４】
2008071384.tif 000006
【図５】
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