(57)【要約】【課題】比較的長い期間における比較的低い電圧のサージパルスにより、保護用トランジスタが破壊され、結果的に、半導体装置も破壊された。【解決手段】Ｐ型基板と、入力用パッドと、入力用バッファ素子と、ゲート長が、前記ソース及び前記ドレイン間のオフ耐圧を、前記入力用パッドに印加されるおそれがある、当該ゲート長が短かったならば当該ＮＭＯＳトランジスタを破壊し得るほどに電圧値が大きくかつ長い期間に亘るサージ電圧より大きく規定するほどに長いＮＭＯＳトランジスタと、前記Ｐ型基板中で前記ソースを包囲する、当該ソースに比して不純物濃度が低いソース包囲層と、前記Ｐ型基板中で前記ドレインを包囲する、当該ドレインに比して不純物濃度が低いドレイン包囲層と、を含む。【選択図】図２
2008243887.tif 000002
【特許請求の範囲】
【請求項１】
接地電位に接続されているＰ型基板と、
外部からの信号の入力を受けるための入力用パッドと、
前記信号をバッファリングするための入力用バッファ素子と、
前記Ｐ型基板中に形成されており、ドレインが前記入力用パッド及び前記入力用バッファ素子の入力端に接続されており、ソースが前記接地電位に接続されているＮＭＯＳトランジスタであって、ゲート長が、前記ソース及び前記ドレイン間のオフ耐圧を、前記入力用パッドに印加されるおそれがある、当該ゲート長が短かったならば当該ＮＭＯＳトランジスタを破壊し得るほどに電圧値が大きくかつ長い期間に亘るサージ電圧より大きく規定するほどに長い前記ＮＭＯＳトランジスタと、
前記ソース及び前記Ｐ型基板間のオフ耐圧を前記サージ電圧より大きく規定すべく、前記Ｐ型基板中で前記ソースを包囲する、当該ソースに比して不純物濃度が低いソース包囲層と、
前記ドレイン及び前記Ｐ型基板間のオフ耐圧を前記サージ電圧より大きく規定すべく、前記Ｐ型基板中で前記ドレインを包囲する、当該ドレインに比して不純物濃度が低いドレイン包囲層と、
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージパルスによる破壊を防止するための機能を有する半導体装置に関する。
【背景技術】
【０００２】
図３の回路図に図示された従来の半導体装置ＳＤ１０は、下記の特許文献１に記載の課題「サージからの半導体装置の保護」と同様な課題を解決すべく、実質的に、外部から入来する信号ＳＮ１０を受けるための入力用パッドＰＤ１０と、当該入力用パッドＰＤ１０を介して入力される前記信号ＳＮ１０をバッファリングするための入力用バッファ素子ＢＦ１０（抵抗器Ｒ１０は、電流制限用。）との間に、当該入力用パッドＰＤ１０に印加され得るサージパルスＳＧ１０から、当該半導体装置ＳＤ１０を保護するための保護用ＮＭＯＳトランジスタＴＲ１０を有する。
【０００３】
前記従来の半導体装置ＳＤ１０では、より詳しくは、前記入力用パッドＰＤ１０に、図３の回路図に示されるように、急峻なサージパルスＳＧ１０（例えば、数ナノ秒間に２０００Ｖを超過するようなパルス）が印加されると、当該入力用パッドＰＤ１０から当該保護用ＮＭＯＳトランジスタＴＲ１０を経て接地電位Ｖｓｓへ電流ｉ１０を流すことにより、半導体装置ＳＤ１０を保護する。
【０００４】
【特許文献１】特開平５−１０２４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置ＳＤ１０では、また、図４の断面図に示されるように、入力用パッドＰＤ１０から、ＮＭＯＳトランジスタＴＲ１０のソースＳ１０、Ｐ型基板ＰＳ１０、及びＮＭＯＳトランジスタＴＲ１０のドレインＤ１０を経て、電源電位Ｖｓｓに至るという経路Ｒ１０が存在する。加えて、前記ソースＳ１０及び前記Ｐ型基板ＰＳ１０間に寄生ダイオードＤＤ１０が存在することにより、入力用パッドＰＤ１０から、前記ソースＳ１０及び前記Ｐ型基板ＰＳ１０を経て、前記Ｐ型タップＴＰ１０に至るという経路Ｒ２０が存在する。
【０００６】
上記した２つの経路Ｒ１０、Ｒ２０は、共に、オフ耐圧が比較的低い（例えば、６〜７Ｖ程度）。従って、従来の半導体装置ＳＤ１０では、前記入力用パッドＰＤ１０に、図５に示されるように、上記した急峻なサージパルスＳＧ１０とは対照的な、比較的長い期間における比較的低い電圧のサージパルスＳＧ２０（例えば、０．１秒以上に亘る１０〜１５Ｖ程度のパルス）が印加されると、当該サージパルスＳＧ２０の電圧が前記オフ耐圧よりも大きく、しかも、当該印加が、比較的に長時間に亘り行われることになり、その結果、保護用ＮＭＯＳトランジスタＴＲ１０が、破壊され、結果的に、半導体装置ＳＤ１０もまた、破壊されるという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、上記した課題を解決すべく、
接地電位に接続されているＰ型基板と、
外部からの信号の入力を受けるための入力用パッドと、
前記信号をバッファリングするための入力用バッファ素子と、
前記Ｐ型基板中に形成されており、ドレインが前記入力用パッド及び前記入力用バッファ素子の入力端に接続されており、ソースが前記接地電位に接続されているＮＭＯＳトランジスタであって、ゲート長が、前記ソース及び前記ドレイン間のオフ耐圧を、前記入力用パッドに印加されるおそれがある、当該ゲート長が短かったならば当該ＮＭＯＳトランジスタを破壊し得るほどに電圧値が大きくかつ長い期間に亘るサージ電圧より大きく規定するほどに長い前記ＮＭＯＳトランジスタと、
前記ソース及び前記Ｐ型基板間のオフ耐圧を前記サージ電圧より大きく規定すべく、前記Ｐ型基板中で前記ソースを包囲する、当該ソースに比して不純物濃度が低いソース包囲層と、
前記ドレイン及び前記Ｐ型基板間のオフ耐圧を前記サージ電圧より大きく規定すべく、前記Ｐ型基板中で前記ドレインを包囲する、当該ドレインに比して不純物濃度が低いドレイン包囲層と、
を含む。
【０００８】
上記した本発明に係る半導体装置によれば、（１）前記ＮＭＯＳトランジスタが、前記サージ電圧に耐えることが可能なほどの長さを有するゲート長を備えることにより、当該ＮＭＯＳトランジスタのソース及びドレイン間でのオフ耐圧が従来に比して大きくなり、また、（２）当該ＮＭＯＳトランジスタの前記ソース及び前記ドレインが、それぞれ、当該ソースに比して不純物濃度が低い前記ソース包囲層、及び、前記ドレインに比して不純物濃度が低い前記ドレイン包囲層により包囲されていることにより、前記ソースと前記Ｐ型基板との間でのオフ耐圧、及び、前記ドレイン及びＰ型基板との間でのオフ耐圧が従来に比して大きくなる。これにより、前記入力用パッドに前記サージ電圧が印加されても、当該サージ電圧によって前記ＮＭＯＳトランジスタが破壊されることはなく、その結果、前記サージ電圧から当該半導体装置を保護することが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【００１０】
《構成》
図１の回路図及び図２の断面図に示されるように、実施例の半導体装置ＳＤ１は、基本的には、図３及び図４に図示された従来の半導体装置ＳＤ１０と同様に、Ｐ型基板ＰＳ１と、入力用パッドＰＤ１と、入力用バッファ素子ＢＦ１と、抵抗器Ｒ１と、ＮＭＯＳトランジスタＴＲ１と、Ｐ型タップＴＰ１とを含む。
【００１１】
Ｐ型基板ＰＳ１は、Ｐ型タップＴＰを介して接地電位Ｖｓｓに接続されている。
【００１２】
入力用パッドＰＤ１は、当該半導体装置ＳＤ１の外部から入力される信号ＳＮ１を受ける機能を有する。
【００１３】
入力用バッファ素子ＢＦ１は、実質的に、前記入力用パッドＰＤ１の後段に設けられており、前記入力用パッドＰＤ１に入力された信号ＳＮ１をバッファリングする機能を有する。
【００１４】
抵抗器Ｒ１は、前記入力用パッドＰＤ１及び前記入力用バッファＢＦ１間に設けられており、前記信号ＳＮ１の電流を制限する機能を有する。
【００１５】
ＮＭＯＳトランジスタＴＲ１は、ソースＳ１が、実質的に、前記入力用パッドＰＤ１及び前記入力用バッファ素子ＢＦ１間に接続されており、また、ドレインＤ１が、接地電位Ｖｓｓに接続されており、更に、ゲートＧ１が、ドレインＤ１に接続されている。
【００１６】
より詳しくは、ＮＭＯＳトランジスタＴＲ１では、図２に示されるように、ゲート長ＧＬ１が、ソースＳ１及びドレインＤ１間のオフ耐圧が前記した比較的長い期間における比較的低い電圧のサージパルスＳＧ２０（図５に図示。）に耐えることが可能なほどに長く、換言すれば、当該サージパルスＳＧ２０の電圧の大きさ（上記したような、１０〜２０Ｖ程度。）に耐えることができるほどに大きいオフ耐圧を確保するために必要な長さを有する。
【００１７】
ＮＭＯＳトランジスタＴＲ１は、また、図２に示されるように、ソースＳ１が、当該ソースＳ１よりも不純物濃度が低いソース包囲層ＳＳ１によって囲まれており、同様にして、ドレインＤ１が、当該ドレインＤ１よりも不純物濃度が低いドレイン包囲層ＤＳ１によって囲まれている。これにより、ソースＳ１及びＰ型基板ＰＳ１間のオフ耐圧、並びに、ドレインＤ１及びＰ型基板ＰＳ１間のオフ耐圧が従来に比して大きくなっている。
【００１８】
《動作》
実施例の半導体装置ＳＤ１では、急峻なサージパルスＳＧ１０（図３に図示。）が入力用パッドＰＤ１に入来したときには、従来の半導体装置ＳＤ１０と同様に、ＮＭＯＳトランジスタＴＲ１が導通することにより、入力用パッドＰＤ１からＮＭＯＳトランジスタＴＲ１を経て接地電位Ｖｓｓに至る経路を確保することにより電流（図３に図示の電流ｉ１０に相当。）を流すことによって、当該サージパルスＳＧ１０から当該半導体装置ＳＤ１を保護する。
【００１９】
他方で、実施例の半導体装置ＳＤ１では、比較的長い期間における比較的低い電圧のサージパルスＳＧ２０（図５に図示。）が入力用パッドＰＤ１に入来したときには、従来の半導体装置ＳＤ１０と異なり、ソースＳ１及びドレインＤ１間のオフ耐圧、ソースＳ１及びＰ型基板ＰＳ１間のオフ耐圧、並びに、ドレインＤ１及びＰ型基板ＰＳ１間のオフ耐圧が当該サージパルスＳＧ２０の電圧より大きいことから、ＮＭＯＳトランジスタＴＲ１は当該サージパルスＳＧ２０によっては破壊されず、その結果として、当該サージパルスＳＧ２０から半導体装置ＳＤ１を保護することが可能となる。
【００２０】
《効果》
上述したように、実施例の半導体装置ＳＤ１では、（１）ＮＭＯＳトランジスタＴＲ１のゲート長ＧＬ１が、ソースＳ１及びドレインＤ１間のオフ耐圧を、入来するおそれがあるサージパルスＳＧ２０の電圧値より大きく規定するほどに長く、かつ、（２）ソースＳ１が、当該ソースＳ１における不純物濃度より低いソース包囲層ＳＳ１により包囲されており、また、ドレインＤ１が、同様に、当該ドレインＤ１における不純物濃度より低いドレイン包囲層ＤＳ１により包囲されていることにより、ソースＳ１及びＰ型基板ＰＳ１間のオフ耐圧並びにドレインＤ１及びＰ型基板ＰＳ１間のオフ耐圧が、前記サージパルスＳＧ２０の電圧値より大きくなっていることから、従来と異なり、サージパルスＳＧ２０が印加されたときであっても、ＮＭＯＳトランジスタＴＲ１は破壊されず、その結果、当該サージパルスＳＧ２０から、当該半導体装置ＳＤ１を保護することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】実施例の半導体装置の回路図。
【図２】実施例の半導体装置の断面図。
【図３】従来の半導体装置の回路図（その１）。
【図４】従来の半導体装置の断面図。
【図５】従来の半導体装置の回路図（その２）。
【符号の説明】
【００２２】
ＳＤ１…半導体装置、ＰＤ１…入力用パッド、ＴＲ１…ＮＭＯＳトランジスタ、ＧＬ１…ゲート長、ＳＳ１…ソース包囲層、ＤＳ１…ドレイン包囲層。
【図１】
2008243887.tif 000003
【図２】
2008243887.tif 000004
【図３】
2008243887.tif 000005
【図４】
2008243887.tif 000006
【図５】
2008243887.tif 000007