(57)【要約】      （修正有）【課題】小型化を実現しつつ所望の抵抗値を得ることができる半導体装置を提供する。【解決手段】半導体装置は、半導体チップ２と、半導体チップ２の一方の面側に合成樹脂によって形成された凸部材６，７と、少なくとも一部が凸部材上に形成された膜状の抵抗素子８とを備えている。上記構成により、膜状の抵抗素子８を半導体チップ２の第１面２Ａから離れる方向に引き延ばすことができ、少ない占有面積で所望の抵抗値を持った薄膜抵抗８を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、
少なくとも一部が前記凸部材上に形成された膜状の抵抗素子と、を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体チップの一方の面側に形成されたバンプを備え、前記凸部材の高さは前記バンプの高さよりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凸部材上に形成された前記抵抗素子は、外部機器と電気的に接続されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記凸部材の一部に形成された凹部を有し、
前記抵抗素子の少なくとも一部は、前記凹部に形成されていることを特徴とする請求項１〜３のいずれか一項記載の半導体装置。
【請求項５】
半導体チップと、前記半導体チップが実装される配線板とを備えた半導体モジュールであって、
前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、
少なくとも一部が前記凸部材上に形成された膜状の抵抗素子と、
前記半導体チップの一方の面側に形成され、前記配線板と電気的に接続可能なバンプと、を備え、
前記半導体チップと対向する前記配線板の表面のうち前記凸部材上の前記抵抗素子と対向する領域には配線が形成されていないことを特徴とする半導体モジュール。
【請求項６】
前記凸部材の高さは前記バンプの高さよりも低いことを特徴とする請求項５記載の半導体モジュール。
【請求項７】
半導体チップと、前記半導体チップが実装される配線板とを備えた半導体モジュールであって、
前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、
少なくとも一部が前記凸部材上に形成され、前記配線板の所定配線と電気的に接続可能な膜状の抵抗端子と、
前記配線板上に形成され、前記所定配線と電気的に接続された抵抗素子と、を備えたことを特徴とする半導体モジュール。
【請求項８】
前記凸部材の表面のうち、前記接続端子が形成された領域以外の領域は凹んでいることを特徴とする請求項７記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体モジュールに関する。
【背景技術】
【０００２】
半導体装置の小型化、及び半導体装置をプリント配線板に実装するときの高密度化等を目的として、ＣＳＰ（Chip Size Package）、あるいはＷ−ＣＳＰ（Wafer level Chip Size Package）等、パッケージ化された半導体装置が案出されている。下記特許文献には、抵抗素子を備えた半導体装置に関する技術の一例が開示されている。
【特許文献１】特公平７−７０６７７号公報
【特許文献２】特開平９−２７５００１号公報
【特許文献３】特開２０００−１３０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置が抵抗素子を有する場合、半導体装置の小型化等を実現するための手段の一つとして、抵抗素子を小型化することが考えられる。しかしながら、抵抗素子の抵抗値は、その抵抗素子の長さ等に依存するため、単に抵抗素子を短くした場合、その抵抗素子によって所望の抵抗値を得ることができない可能性がある。そのため、抵抗素子の小型化を実現しつつ所望の抵抗値を得ることができる技術の案出が望まれる。
【０００４】
本発明はこのような事情に鑑みてなされたものであって、小型化を実現しつつ所望の抵抗値を得ることができる抵抗素子を備えた半導体装置及び半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明は以下の構成を採用する。
【０００６】
本発明は、半導体チップと、前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、少なくとも一部が前記凸部材上に形成された膜状の抵抗素子と、を備えたことを特徴とする半導体装置を提供する。
【０００７】
本発明によれば、凸部材上に膜状の抵抗素子を形成することによって、少なくとも半導体チップの一方の面と平行な面内における抵抗素子の小型化を実現しつつ、その抵抗素子によって所望の抵抗値を得ることができる。したがって、半導体装置の小型化、及びその半導体装置を配線板等の外部機器に実装するときの高密度化を実現することができる。
【０００８】
本発明の半導体装置において、前記半導体チップの一方の面側に形成されたバンプを備え、前記凸部材の高さは前記バンプの高さよりも低い構成を採用することができる。
【０００９】
こうすることにより、配線板等の外部機器と抵抗素子との接続を抑制しつつ、バンプと外部機器とを電気的に接続することができる。
【００１０】
本発明の半導体装置において、前記凸部材上に形成された前記抵抗素子は、外部機器と電気的に接続される構成を採用することができる。
【００１１】
こうすることにより、抵抗素子を、配線板等の外部機器と接続するための接続端子として用いることができる。
【００１２】
本発明の半導体装置において、前記凸部材の一部に形成された凹部を有し、前記抵抗素子の少なくとも一部は、前記凹部に形成されている構成を採用することができる。
【００１３】
こうすることにより、少なくとも半導体チップの一方の面と平行な面内における抵抗素子の更なる小型化を実現しつつ、その抵抗素子によって所望の抵抗値を得ることができる。
【００１４】
また本発明は、半導体チップと、前記半導体チップが実装される配線板とを備えた半導体モジュールであって、前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、少なくとも一部が前記凸部材上に形成された膜状の抵抗素子と、前記半導体チップの一方の面側に形成され、前記配線板と電気的に接続可能なバンプと、を備え、前記半導体チップと対向する前記配線板の表面のうち前記凸部材上の前記抵抗素子と対向する領域には配線が形成されていないことを特徴とする半導体モジュールを提供する。
【００１５】
本発明によれば、凸部材上に膜状の抵抗素子を形成することによって、少なくとも半導体チップの一方の面と平行な面内における抵抗素子の小型化を実現しつつ、その抵抗素子によって所望の抵抗値を得ることができる。したがって、半導体チップの小型化、及びその半導体チップを配線板に実装するときの高密度化を実現することができるとともに、半導体モジュールの小型化を図ることができる。また、半導体チップと対向する配線板の表面のうち、凸部材上の抵抗素子と対向する領域に、配線を形成しないようにすることで、配線板と抵抗素子との電気的な接続を抑制しつつ、バンプと配線板とを電気的に接続することができる。
【００１６】
本発明のモジュールにおいて、前記凸部材の高さは前記バンプの高さよりも低い構成を採用することができる。
【００１７】
こうすることにより、配線板と抵抗素子との電気的な接続を抑制することができる。
【００１８】
また本発明は、半導体チップと、前記半導体チップが実装される配線板とを備えた半導体モジュールであって、前記半導体チップの一方の面側に合成樹脂によって形成された凸部材と、少なくとも一部が前記凸部材上に形成され、前記配線板の所定配線と電気的に接続可能な膜状の抵抗端子と、前記配線板上に形成され、前記所定配線と電気的に接続された抵抗素子と、を備えたことを特徴とする半導体モジュールを提供する。
【００１９】
本発明によれば、半導体チップの一方の面側に合成樹脂によって凸部材を形成するとともに、その凸部材上に膜状の接続端子を形成することによって、半導体素子の接続端子と配線板上の所定配線とを電気的に接続するために接続端子を所定配線に接触させる際、その接続端子の下地である合成樹脂からなる凸部材の弾性作用によって、接続端子を所定配線に対して良好に接触させることができる。したがって、接続端子と所定配線とを良好に接続することができる。そして、配線板上に抵抗素子を設けることによって、半導体チップの小型化を実現することができる。
【００２０】
本発明のモジュールにおいて、前記凸部材の表面のうち、前記接続端子が形成された領域以外の領域は凹んでいる構成を採用することができる。
【００２１】
こうすることにより、接続端子が所定配線に接触したとき、その接続端子の下地である凸部材が撓み変形する。したがって、その撓み変形によって、接続端子を配線板の所定配線に対して良好に接触させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の説明においては、ＸＹＺ直交座標系を設定し、このＸＹＺ直交座標系を参照しつつ各部材の位置関係について説明する。そして、水平面内における所定方向をＸ軸方向、水平面内においてＸ軸方向と直交する方向をＹ軸方向、Ｘ軸方向及びＹ軸方向のそれぞれに直交する方向（すなわち鉛直方向）をＺ軸方向とする。また、Ｘ軸、Ｙ軸、及びＺ軸まわりの回転方向をそれぞれ、θＸ、θＹ、及びθＺ方向とする。
【００２３】
＜第１実施形態＞
第１実施形態について説明する。図１は、第１実施形態に係る半導体装置１を示す模式図、図２は図１の一部を拡大した図である。図１において、半導体装置１は、第１面２Ａ及び第２面２Ｂを有する半導体チップ２を備えている。本実施形態においては、半導体チップ２は、シリコン基板を含み、トランジスタ、メモリ素子等を含む電子回路（集積回路）を有する。半導体チップ２の第１面２Ａは、少なくとも集積回路が形成された能動面を含む。本実施形態においては、第１面２Ａは、図中、半導体チップ２の＋Ｚ側の面であり、第２面２Ｂは、第１面２Ａと反対側の−Ｚ側の面である。
【００２４】
半導体装置１は、半導体チップ２の第１面２Ａ側（＋Ｚ側）に形成され、第１面２Ａの電子回路（集積回路）と電気的に接続された電極３と、半導体チップ２の第１面２Ａ上に形成された絶縁層４と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に形成され、外部基板（外部機器）であるインターポーザ等のプリント配線板Ｐの所定配線２０と電気的に接続可能な導電部５とを備えている。導電部５は、電極３と所定配線２０とを電気的に接続可能である。
【００２５】
絶縁層４は、半導体チップ２を保護する機能、及び導電部５と半導体チップ２とを電気的に絶縁する機能を有する。絶縁層４において、電極３上には開口４Ａが形成されている。電極３の少なくとも一部は、開口４Ａにおいて絶縁層４から露出する。
【００２６】
また、半導体装置１は、半導体チップ１の第１面２Ａ側に合成樹脂によって形成された第１凸部材６と、第１面２Ａ側に合成樹脂によって形成された第２凸部材７と、第１面２Ａ側に形成され、少なくとも一部が第１凸部材６上に形成された膜状の抵抗素子８とを備えている。本実施形態においては、抵抗素子８は、第２凸部材７上にも形成されている。
【００２７】
本実施形態においては、第１凸部材６の表面（上面）、及び第２凸部材７の表面（上面）は、曲面である。
【００２８】
本実施形態においては、第１面２Ａ側には、抵抗素子８よりも抵抗率が低い（導電率が高い）配線９が形成されており、導電部５は、抵抗素子８と配線９とを含む。抵抗素子５及び配線９のそれぞれは導電性を有する。以下の説明においては、抵抗素子８を適宜、抵抗膜８、と称し、配線９を適宜、導電膜９、と称する。
【００２９】
本実施形態においては、抵抗膜８は、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに形成されている。一方、本実施形態においては、導電膜９は、電極３上、及び第２凸部材７上のそれぞれに形成され、第１凸部材６上には形成されていない。
【００３０】
以下の説明においては、導電膜９のうち、電極３上に形成された部分を適宜、第１導電膜９Ａ、と称し、第２凸部材７上に形成された部分を適宜、第２導電膜９Ｂ、と称する。
【００３１】
抵抗膜８の少なくとも一部は、電極３と第１導電膜９Ａとの間に配置されている。電極３と抵抗膜８と第１導電膜９Ａとは電気的に接続されている。
【００３２】
また、抵抗膜８の少なくとも一部は、第２凸部材７と第２導電膜９Ｂとの間に配置されている。抵抗膜８と第２導電膜９Ｂとは電気的に接続されている。
【００３３】
半導体装置１は、半導体チップ２の第１面２Ａ側に形成され、プリント電膜板Ｐの所定配線２０と電気的に接続可能なバンプ１０を備えている。バンプ１０は、外部基板（外部機器）であるプリント配線板Ｐと電気的に接続する接続端子として機能する。
【００３４】
バンプ１０は、第２凸部材７と、その第２凸部材７上に形成された導電部５（第２導電膜９Ｂ及び抵抗膜８の少なくとも一方）とを含む。本実施形態においては、第２凸部材７と第２導電膜９Ｂとの間に、抵抗膜８の一部が配置されている。
【００３５】
本実施形態においては、導電部５の抵抗膜８は、電極３とバンプ１０を形成する第２導電膜９Ｂとを接続するように形成され、導電部５の導電膜９は、抵抗膜８上の一部の領域に形成されている。
【００３６】
導電部５の少なくとも一部を含むバンプ１０は、プリント配線板Ｐの所定配線２０と電気的に接続される。本実施形態においては、バンプ１０の第２導電膜９Ｂとプリント配線板Ｐの所定配線２０とが接続される。半導体チップ２の集積回路は、電極３、抵抗膜８及び導電膜９を含む導電部５（バンプ１０）を介して、プリント配線板Ｐの所定配線２０と電気的に接続される。
【００３７】
また、本実施形態においては、電極３とバンプ１０とは、ＸＹ平面内（第１面２Ａと平行な平面内）において異なる位置に配置されている。導電部５は、集積回路と直接的に接続された電極３の位置をバンプ１０に配置する、いわゆる再配置配線として機能する。
【００３８】
そして、本実施形態においては、半導体装置１と、その半導体装置１が実装されるプリント配線板Ｐとを備えた半導体モジュールＭが形成される。
【００３９】
また、本実施形態においては、半導体装置１（半導体チップ２の第１面２Ａ）と対向するプリント配線板Ｐの表面ＰＡのうち、第１凸部材６上の抵抗膜８と対向する領域、換言すれば、バンプ１０の少なくとも一部を形成する第２凸部材７とは異なる第１凸部材６と対向する領域には、配線が形成されていない。
【００４０】
また、本実施形態においては、第１凸部材６の高さは、バンプ１０を形成する第２凸部材７の高さよりも低い。したがって、バンプ１０と所定配線２０とを接続し、プリント配線板Ｐに半導体装置１を実装した状態において、第１凸部材６上の導電部５（抵抗膜８）と、プリント配線板Ｐの表面ＰＡとは離れている。
【００４１】
電極３は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等によって形成可能である。本実施形態においては、電極３はアルミニウムによって形成されている。
【００４２】
絶縁層４は、絶縁性を有する合成樹脂によって形成されている。絶縁層４は、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等によって形成可能である。
【００４３】
第１凸部材６は、合成樹脂によって形成されている。第１凸部材６は、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、及びＰＢＯ（polybenzoxazole）等によって形成可能である。本実施形態においては、第１凸部材６は、ポリイミド樹脂によって形成されている。
【００４４】
第２凸部材７は、合成樹脂によって形成されている。第２凸部材７は、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、及びＰＢＯ（polybenzoxazole）等によって形成可能である。本実施形態においては、第２凸部材７は、ポリイミド樹脂によって形成されている。
【００４５】
抵抗膜８は、導電性を有し、導電膜９よりも抵抗率が高い（導電率が低い）材料で形成されている。また、抵抗膜８は、導電膜９と接着性が良好な材料で形成される。本実施形態においては、抵抗膜８は、チタンタングステン（ＴｉＷ）によって形成されている。
【００４６】
導電膜９は、導電性を有し、抵抗膜８よりも抵抗率が低い（導電率が高い）材料（金属）で形成される。また、導電膜９は、抵抗膜８と接着性が良好な材料で形成される。導電膜９は、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、あるいは、これらを含む合金等によって形成可能である。本実施形態においては、導電膜９は、銅によって形成されている。
【００４７】
なお、抵抗膜８及び導電膜９は、上述の材料による単層構造に限られず、複数種を組み合わせた積層構造でもよい。
【００４８】
なお、本実施形態において、バンプ１０以外の導電部５を覆うように、絶縁層を形成することができる。その絶縁層を形成するための樹脂としては、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等を用いることができる。また、バンプ１０以外の導電部５を覆う絶縁層を、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の無機材料によって形成することもできる。
【００４９】
次に、半導体装置１を製造する手順の一例について説明する。なお、本実施形態においては、図４に示すように、同一のシリコン基板（ウエハ）１００上に半導体装置１を複数一括して形成し、その後ダイシング（切断）して個片化することによって、半導体装置１が得られるが、以下の図３を用いた説明においては、簡単のため、１つの半導体装置１を形成する場合について説明する。
【００５０】
まず、シリコン基板に、後に半導体チップ２となる集積回路を含む第１面２Ａと第２面２Ｂとが形成される。そして、その半導体チップ２の第１面２Ａ上の集積回路と少なくとも一部と電気的に接続可能な部分に電極３が形成される。次に、電極３を覆うように、シリコン基板２の第１面２Ａ上に絶縁層４を形成するための膜が形成された後、フォトリソグラフィ法及びエッチング法を用いて、その膜の一部が除去される。これにより、図３（ａ）に示すように、開口４Ａを有する絶縁層４が形成される。電極３の少なくとも一部は、開口４Ａから露出する。
【００５１】
次に、絶縁層４上に第１凸部材６及び第２凸部材７を形成するための膜が形成された後、フォトリソグラフィ法及びエッチング法を用いて、その膜がパターニングされる。これにより、図３（ｂ）に示すように、第１凸部材６とその第１凸部材６よりも高い第２凸部材７とが形成される。このように、本実施形態においては、第１凸部材６と第２凸部材７とが、同じ材料（本実施形態においては、ポリイミド樹脂）によって、一括して形成される。
【００５２】
次いで、図３（ｃ）に示すように、電極３と接続するように、抵抗膜８が形成される。抵抗膜８は、例えばスパッタリング法、またはめっき法等によって成膜可能である。これにより、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに抵抗膜８が形成される。
【００５３】
次いで、図３（ｄ）に示すように、抵抗膜８の一部の領域に、導電膜９が形成される。導電膜９も、例えばスパッタリング法、またはめっき法等によって成膜可能である。
【００５４】
そして、図４に示すように、ダイシング装置１１０によってシリコン基板１００を半導体装置１毎にダイシング（切断）し、個片化することにより、半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（ＣＳＰ：Chip Size Package）の半導体装置１が形成される。また、その半導体装置１がインターポーザ等のプリント配線板Ｐに実装されることによって、半導体モジュールＭが形成される。
【００５５】
以上説明したように、本実施形態によれば、半導体チップ２の第１面２Ａ上に抵抗膜８を形成する際、半導体チップ２上に第１凸部材６を形成するとともに、抵抗膜８の少なくとも一部を第１凸部材６上に形成することによって、少なくとも半導体チップ２の第１面２Ａと平行な面内（ＸＹ平面内）における抵抗膜８の小型化を実現しつつ、その抵抗膜８によって所望の抵抗値を得ることができる。
【００５６】
すなわち、抵抗膜によって所定の抵抗値を得ようとする場合、半導体チップ２の第１面２Ａ上において抵抗膜の長さを長くする必要が生じる可能性がある。その場合、半導体チップ２の少なくとも第１面２Ａと平行な面内（ＸＹ平面内）における大きさが大きくなる可能性がある。
【００５７】
本実施形態においては、第１面２Ａ上において、第１面２Ａから突出する第１凸部材６を設け、その第１凸部材６上に抵抗膜８の少なくとも一部を設けたので、抵抗膜８を第１面２Ａから離れる方向（Ｚ軸方向）に引き延ばすことができ、所望の抵抗値を得ることができる。すなわち、ＸＹ平面内において所定面積（投影面積）を有する所定面上に抵抗膜を形成する場合、その所定面に抵抗膜を形成する場合に比べて、その所定面の少なくとも一部に凸部材を設けその凸部材上に抵抗膜を形成する場合のほうが、高い抵抗値を得ることができる。したがって、ＸＹ平面内における半導体チップ２の大型化を抑えつつ、抵抗膜８によって所望の抵抗値を得ることができる。したがって、半導体装置１の小型化を実現することができる。
【００５８】
また、その半導体装置１をプリント配線板Ｐに実装するときの高密度化を実現することができ、高密度で小型化された半導体モジュールＭを形成することができる。
【００５９】
また、本実施形態においては、第１、第２凸部材６、７は、合成樹脂によって形成される。第１、第２凸部材６、７を形成するための材料として合成樹脂を用いることにより、材料コストを抑えることができる。また、既存の設備で第１、第２凸部材６、７を容易に形成することができ、製造コストを抑えることもできる。
【００６０】
また、本実施形態においては、抵抗膜８が形成される第１凸部材６の高さは、バンプ１０を形成するための第２凸部材７の高さよりも低いので、プリント配線板Ｐと抵抗膜８との接続を抑制しつつ、バンプ１０とプリント配線板Ｐとを電気的に接続することができる。換言すれば、半導体装置１のうち、プリント配線板Ｐに接続されるべき部分（本実施形態ではバンプ１０）のみをプリント配線板Ｐに接続することができ、プリント配線板Ｐに接続されるべきではない部分（本実施形態では第１凸部材６上の抵抗膜８）がプリント配線板Ｐに接続されることを抑制することができる。
【００６１】
また、本実施形態においては、半導体チップ２と対向するプリント配線板Ｐの表面ＰＡのうち、第１凸部材６上の抵抗膜８と対向する領域に、配線が形成されていないので、プリント配線板Ｐと抵抗膜８との電気的な接続を抑制しつつ、バンプ１０とプリント配線板Ｐとを電気的に接続することができる。
【００６２】
また、本実施形態においては、半導体チップ２上にバンプ１０を形成し、そのバンプ１０をプリント配線板Ｐの所定配線（電極部）２０と接合（ボンディング）させることで、半導体チップ２とプリント配線板Ｐとを電気的かつ機械的に接続する、いわゆるフリップチップ方式によって、半導体装置１がプリント配線板Ｐに実装される。これにより、半導体装置１とプリント配線板Ｐとが良好に接続され、高密度化が実現された半導体モジュールＭが形成される。
【００６３】
＜第２実施形態＞
次に、第２実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略若しくは省略する。
【００６４】
図５は、第２実施形態に係る半導体装置１を示す模式図である。図５において、半導体装置１は、半導体チップ２と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第１凸部材６と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第２凸部材７と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に形成された抵抗膜８及び導電膜９を含む導電部５とを備えている。
【００６５】
本実施形態においては、抵抗膜８は、電極３上、及び第１凸部材６上のそれぞれに形成され、第２凸部材７には形成されていない。一方、本実施形態においては、導電膜９は、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに形成されている。
【００６６】
すなわち、本実施形態においては、バンプ１０は、第２凸部材７と、その第２凸部材７上に形成された導電膜９とを含む。
【００６７】
本実施形態においても、少なくとも半導体チップ２の第１面２Ａと平行な面内（ＸＹ平面内）における抵抗膜８の小型化を実現しつつ、その抵抗膜８によって所望の抵抗値を得ることができる。
【００６８】
＜第３実施形態＞
次に、第３実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略若しくは省略する。
【００６９】
図６は、第３実施形態に係る半導体装置１を示す模式図である。図６において、半導体装置１は、半導体チップ２と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第１凸部材６と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第２凸部材７と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に形成された抵抗膜８及び導電膜９を含む導電部５とを備えている。
【００７０】
本実施形態においては、抵抗膜８は、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに形成されている。また、本実施形態においては、導電膜９も、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに形成されている。
【００７１】
そして、本実施形態においては、バンプ１０は、第２凸部材７と、第２凸部材７上に形成された抵抗膜８と、その抵抗膜８上に形成された導電膜９とを含む。
【００７２】
本実施形態においても、少なくとも半導体チップ２の第１面２Ａと平行な面内（ＸＹ平面内）における抵抗膜８の小型化を実現しつつ、その抵抗膜８によって所望の抵抗値を得ることができる。
【００７３】
＜第４実施形態＞
次に、第４実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略若しくは省略する。
【００７４】
図７は、第４実施形態に係る半導体装置１を示す模式図、図８は、図７を−Ｙ側から見た図である。図７において、半導体装置１は、半導体チップ２と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第１凸部材６と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に合成樹脂によって形成された第２凸部材７と、半導体チップ２の第１面２Ａ側（＋Ｚ側）に形成された抵抗膜８及び導電膜９を含む導電部５とを備えている。
【００７５】
本実施形態においては、抵抗膜８は、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに形成されている。一方、本実施形態においては、導電膜９は、電極３上、及び第１凸部材６上に形成され、第２凸部材７上には形成されていない。
【００７６】
本実施形態においては、バンプ１０は、第２凸部材７と、その第２凸部材７上に形成された抵抗膜８とを含む。本実施形態においては、バンプ１０の第２凸部材７上に形成された抵抗膜８とプリント配線板Ｐの所定配線２０とが接続される。本実施形態においては、第２凸部材７上に形成された膜状の抵抗膜８が、プリント配線板Ｐの所定配線２０と電気的に接続可能な接続端子として機能する。
【００７７】
半導体チップ２の集積回路は、電極３、抵抗膜８及び導電膜９を含む導電部５（バンプ１０）を介して、プリント配線板Ｐの所定配線２０と電気的に接続される。
【００７８】
そして、半導体装置１をプリント配線板Ｐに実装することによって、半導体装置１と、その半導体装置１が実装されるプリント配線板Ｐとを備えた半導体モジュールＭが形成される。また、本実施形態においては、半導体装置１の第１面２Ａと対向するプリント配線板Ｐの表面ＰＡのうち、第２凸部材７上の抵抗膜８と対向する領域には所定配線２０が形成され、その所定配線２０には抵抗膜２８が電気的に接続されている。すなわち、プリント配線板Ｐは、半導体装置１のバンプ１０と電気的に接続可能な所定配線２０と電気的に接続された抵抗膜２８を備えている。
【００７９】
本実施形態においても、半導体装置１の第１面２Ａ側に合成樹脂によって第１、第２凸部材６、７を形成するとともに、その第１、第２凸部材６、７上に膜状の抵抗膜８を形成することによって、少なくとも半導体チップ２の第１面２Ａと平行な面内（ＸＹ平面内）における抵抗膜８の小型化を実現しつつ、その抵抗膜８によって所望の抵抗値を得ることができる。
【００８０】
また、本実施形態においては、合成樹脂からなる第２凸部材７上に膜状の接続端子（抵抗膜）８を形成することによって、半導体装置１の接続端子８とプリント配線板Ｐ上の所定配線２０とを電気的に接続するために接続端子８を所定配線２０に接触させる際、その接続端子８の下地である合成樹脂からなる第２凸部材７の弾性作用によって、接続端子８を所定配線２０に対して良好に接触させることができる。したがって、接続端子８と所定配線２０とを良好に接続することができる。
【００８１】
また、本実施形態においては、プリント配線板Ｐ上にも抵抗膜２８が設けられているので、半導体装置１の抵抗膜８の小型化を実現することができ、ひいては半導体装置１の小型化を実現することができる。
【００８２】
また、本実施形態においては、図８に示すように、第２凸部材７の表面のうち、接続端子（本実施形態においては、抵抗膜）８が形成された領域以外の領域は凹んでいる。すなわち、接続端子８どうしの間には、凹部７Ｄが形成されている。
【００８３】
凹部７Ｄが設けられているので、接続端子８が所定配線２０に接触したとき、その接続端子８の下地である第２凸部材７が撓み変形する。したがって、その撓み変形によって、接続端子８をプリント配線板Ｐの所定配線２０に対して良好に接触させることができる。
【００８４】
本実施形態に係る半導体装置１を製造する手順の一例について説明する。まず、上述の実施形態と同様、まず、シリコン基板に、後に半導体チップ２となる集積回路を含む第１面２Ａと第２面２Ｂとが形成される。そして、その半導体チップ２の第１面２Ａに、開口４Ａを有する絶縁層４が形成される。次いで、絶縁層４上の所定領域に、第１、第２凸部材６、７を形成するための樹脂が配置される。本実施形態においては、第１、第２凸部材６、７のそれぞれは、半導体チップ（シリコン基板）２上において、所定方向（Ｘ軸方向）に延びるように蒲鉾状に設けられる。
【００８５】
次に、電極３上、第１凸部材６上、及び第２凸部材７上のそれぞれに、抵抗膜８が、スパッタリング法、めっき法等を用いて形成される。抵抗膜８は、第１、第２凸部材６、７の長手方向（Ｙ軸方向）に間隔をおいて複数形成される。
【００８６】
次に、第２凸部材７に対して、Ｏ２プラズマ処理が施される。Ｏ２プラズマ処理により、第２凸部材７の表面のうち、抵抗膜８が形成された領域以外の領域が、抵抗膜８をマスクとして、選択的にハーフエッチングされる。これにより、図８に示したように、抵抗膜８どうしの間に凹部７Ｄが形成される。
【００８７】
次いで、抵抗膜８の一部の領域に、導電膜９が形成される。導電膜９も、例えばスパッタリング法、またはめっき法等によって成膜可能である。
【００８８】
そして、上述の実施形態と同様、ダイシング装置１１０によってシリコン基板１００を半導体装置１毎にダイシング（切断）し、個片化することにより、半導体装置１を得る。
【００８９】
なお、第４実施形態においては、バンプ１０の表面が抵抗膜８によって形成されているが、上述の第１〜第３実施形態と同様、導電膜９で形成されていてもよい。この場合、導電膜９が、プリント配線板Ｐと電気的に接続する接続端子として機能する。この場合においても、プリント配線板Ｐに抵抗膜２８を設けることによって、半導体チップ２に設けられる抵抗膜８の小型化を実現しつつ、抵抗膜８、２８によって所望の抵抗値を得ることができる。
【００９０】
＜第５実施形態＞
次に、第５実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略若しくは省略する。
【００９１】
図９は、第５実施形態に係る半導体装置１の一部を示す図である。図９において、半導体装置１は、第１凸部材６の一部に形成された凹部６Ｄを有している。抵抗膜８の少なくとも一部は、凹部６Ｄに形成されている。
【００９２】
こうすることにより、少なくとも半導体チップ２の第１面２Ａと平行な面内（ＸＹ平面内）における抵抗膜８の更なる小型化を実現しつつ、その抵抗膜８によって所望の抵抗値を得ることができる。
【００９３】
なお、上述の第１〜第５実施形態においては、半導体装置１がプリント配線板Ｐに実装される場合を例にして説明したが、半導体装置１（半導体チップ２）を、別の半導体装置（半導体チップ）に実装する、いわゆるチップオンチップ型の実装方式を採用することもできる。
【図面の簡単な説明】
【００９４】
【図１】第１実施形態に係る半導体装置を示す図である。
【図２】図１の一部を拡大した図である。
【図３】第１実施形態に係る半導体装置を製造する手順の一例を説明するための図である。
【図４】第１実施形態に係る半導体装置を製造する手順の一例を説明するための図である。
【図５】第２実施形態に係る半導体装置の一部を示す図である。
【図６】第３実施形態に係る半導体装置の一部を示す図である。
【図７】第４実施形態に係る半導体装置の一部を示す図である。
【図８】図７の一部を正面から見た図である。
【図９】第５実施形態に係る半導体装置の一部を示す図である。
【符号の説明】
【００９５】
１…半導体装置、２…半導体チップ、２Ａ…第１面、６…第１凸部材、６Ｄ…凹部、７…第２凸部材、７Ｄ…凹部、８…抵抗膜、９…導電膜、１０…バンプ、２０…所定配線、２８…抵抗膜、Ｍ…半導体モジュール、Ｐ…プリント配線板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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