(57)【要約】【課題】大型高精細パネルを高リフレッシュレートで駆動させる場合でも、映像線駆動回路から遠い位置のサブピクセルに階調電圧の書き込み不足が生じるのを防止する。【解決手段】１水平走査期間を、期間Ａと、期間Ａに連続する期間Ｂとするとき、前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧と、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧とは異なっており、前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧をＶＡ、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧をＶＢとするとき、前記ＶＢの階調電圧が前記サブピクセルに書き込まれる正規の階調電圧であるとともに、｜ＶＡ｜≧｜ＶＢ｜を満足し、前記期間Ａは、前記各映像線から前記階調電圧が入力されるサブピクセルの位置が、前記映像線駆動回路から遠い位置程長い。【選択図】図５
2008164710.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブピクセルと、前記各サブピクセルに階調電圧を入力する複数の映像線とを有する表示パネルと、
前記各映像線に前記階調電圧を供給する映像線駆動回路とを備える表示装置であって、
１水平走査期間を、期間Ａと、期間Ａに連続する期間Ｂとするとき、前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧と、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧とは異なっており、
前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧をＶＡ、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧をＶＢとするとき、前記ＶＢの階調電圧が前記サブピクセルに書き込まれる正規の階調電圧であるとともに、｜ＶＡ｜≧｜ＶＢ｜を満足し、
前記期間Ａは、前記各映像線から前記階調電圧が入力されるサブピクセルの位置が、前記映像線駆動回路から遠い位置程長いことを特徴とする表示装置。
【請求項２】
前記サブピクセルに書き込まれる階調電圧が、最大の階調電圧と、最小の階調電圧のときに、｜ＶＡ｜＝｜ＶＢ｜を満足し、
前記サブピクセルに書き込まれる階調電圧が、最大の階調電圧と最小の階調電圧との間の階調電圧のときに、｜ＶＡ｜＞｜ＶＢ｜を満足することを特徴とする請求項１に記載の表示装置。
【請求項３】
最大の階調付近の階調電圧、あるいは、最小の階調付近の階調電圧の時よりも、中間調の階調電圧の時の方が、｜ＶＡ−ＶＢ｜が大きいことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記表示パネルは、前記各サブピクセルに選択走査電圧を入力する複数の走査線を有し、
前記選択走査電圧が供給される前記走査線上の前記サブピクセルに前記階調電圧を書き込むときに、前記映像線駆動回路から前記走査線までの距離に応じて、前記期間Ａの長さを設定することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記表示パネルは、前記各サブピクセルに選択走査電圧を入力する複数の走査線を有し、
前記映像線駆動回路から前記各走査線までの距離に応じて、前記複数の走査線を複数のグループにグループ分けし、
前記選択走査電圧が供給される前記走査線上の前記サブピクセルに前記階調電圧を書き込むときに、前記選択走査電圧が供給される前記走査線が属する前記グループに応じて、前記期間Ａの長さを設定することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項６】
前記選択走査電圧が供給される前記走査線が、前記映像線駆動回路に近い位置の場合、前記期間Ａの長さが０であることを特徴とする請求項４または請求項５に記載の表示装置。
【請求項７】
複数の階調基準電圧を生成する階調基準電圧生成回路を備え、
前記映像線駆動回路は、前記階調基準電圧生成回路から入力される複数の階調基準電圧に基づき、階調電圧を生成する階調電圧生成回路を有し、
前記階調基準電圧生成回路は、前記期間Ａに生成する前記各階調基準電圧と、前記期間Ｂに生成する前記各階調基準電圧とは異なっており、
前記期間Ａに生成する前記各階調基準電圧を、それぞれ、ＶＲＡ１〜ＶＲＡｎ（ｎ≧３）、前記期間Ｂに生成する前記各階調基準電圧を、それぞれ、Ｖ１〜Ｖｎとするとき、｜ＶＲＡｋ｜≧｜Ｖｋ｜（ｋ＝１〜ｎ）を満足することを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【請求項８】
｜ＶＲＡ１｜＝｜Ｖ１｜、
｜ＶＲＡｎ｜＝｜Ｖｎ｜、
｜ＶＲＡｋ｜≧｜Ｖｋ｜｛ｋ＝２〜（ｎ−１）｝を満足することを特徴とする請求項７に記載の表示装置。
【請求項９】
表示制御回路を備え、
前記階調基準電圧生成回路は、前記表示制御回路からの階調基準電圧データに基づき、前記期間Ａに生成する前記各階調基準電圧と、前記期間Ｂに生成する前記各階調基準電圧のそれぞれの電圧を設定することを特徴とする請求項７または請求項８に記載の表示装置。
【請求項１０】
前記表示制御回路の指示に基づき、前記階調基準電圧生成回路は、前記期間Ａに、前記ＶＲＡ１〜ＶＲＡｎの階調基準電圧を、また、前記期間Ｂに、前記Ｖ１〜Ｖｎの階調基準電圧を出力することを特徴とする請求項９に記載表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、３７型以上のフルハイビジョン液晶表示パネル等の大型高精細パネルを備える表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。
一般に、液晶表示モジュールでは、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が前述の薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、画素が構成される。
ここで、各映像線は、液晶表示パネルの一方の辺側（長辺側）に配置されるドレインドライバに接続され、各走査線は、液晶表示パネルの他方の辺側（短辺側）に配置されるゲートドライバに接続される。
薄型テレビに採用される液晶表示モジュールでは、動画特性を向上させるために、１２０Ｈｚ以上の高リフレッシュレートで駆動される。さらに、また、動画特性を向上させる技術として、オーバーシュート駆動（下記、特許文献１参照）が知られている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００３−２４１７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述したように、薄型テレビに採用される液晶表示モジュールでは、動画特性を向上させるために、１フレーム期間が１２０Ｈｚ以上の倍速駆動が採用されているが、３７型以上のフルハイビジョン液晶表示パネル等の大型高精細パネルを、１２０Ｈｚ以上の高リフレッシュレートで駆動させる場合、１水平走査期間（即ち、ライン選択時間）が短くなる。
一方、映像線は一種の分布定数線路と見なせるため、ドレインドライバから映像線に供給されるパルス状の電圧は、直ぐには立ち上がらず、所定の立ち上がり時間を経て立ち上がることになる。そして、この立ち上がり時間は、ドレインドライバから遠い位置程大きくなる。
そのため、ライン選択時間が短くなると、ドレインドライバから遠い位置の表示ライン上のサブピクセルに階調電圧を書き込むときに、薄膜トランジスタがオンとなっている期間内に、ドレインドライバから映像線に供給される階調電圧が正規の電圧値まで立ち上がらないので、ドレインドライバから遠い位置の表示ライン上のサブピクセルにおいて階調電圧の書き込み不足が生じ、表示される画像の画質劣化を引き起こすことが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、大型高精細パネルを高リフレッシュレートで駆動させる場合でも、映像線駆動回路から遠い位置の表示ライン上のサブピクセルに階調電圧の書き込み不足が生じるのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数のサブピクセルと、前記各サブピクセルに階調電圧を入力する複数の映像線とを有する表示パネルと、前記各映像線に前記階調電圧を供給する映像線駆動回路とを備える表示装置であって、１水平走査期間を、期間Ａと、期間Ａに連続する期間Ｂとするとき、前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧と、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧とは異なっており、前記映像線駆動回路から前記期間Ａに前記各映像線に供給する階調電圧をＶＡ、前記映像線駆動回路から前記期間Ｂに前記各映像線に供給する階調電圧をＶＢとするとき、前記ＶＢの階調電圧が前記サブピクセルに書き込まれる正規の階調電圧であるとともに、｜ＶＡ｜≧｜ＶＢ｜を満足し、前記期間Ａは、前記各映像線から前記階調電圧が入力されるサブピクセルの位置が、前記映像線駆動回路から遠い位置程長い。
（２）（１）において、前記サブピクセルに書き込まれる階調電圧が、最大の階調電圧と、最小の階調電圧のときに、｜ＶＡ｜＝｜ＶＢ｜を満足し、前記サブピクセルに書き込まれる階調電圧が、最大の階調電圧と最小の階調電圧との間の階調電圧のときに、｜ＶＡ｜＞｜ＶＢ｜を満足する。
（３）（１）において、最大の階調付近の階調電圧、あるいは、最小の階調付近の階調電圧の時よりも、中間調の階調電圧の時の方が、｜ＶＡ−ＶＢ｜が大きい。
【０００６】
（４）（１）ないし（３）の何れかにおいて、前記表示パネルは、前記各サブピクセルに選択走査電圧を入力する複数の走査線を有し、前記選択走査電圧が供給される前記走査線上の前記サブピクセルに前記階調電圧を書き込むときに、前記映像線駆動回路から前記走査線までの距離に応じて、前記期間Ａの長さを設定する。
（５）（１）ないし（３）の何れかにおいて、前記表示パネルは、前記各サブピクセルに選択走査電圧を入力する複数の走査線を有し、前記映像線駆動回路から前記各走査線までの距離に応じて、前記複数の走査線を複数のグループにグループ分けし、前記選択走査電圧が供給される前記走査線上の前記サブピクセルに前記階調電圧を書き込むときに、前記選択走査電圧が供給される前記走査線が属する前記グループに応じて、前記期間Ａの長さを設定する。
（６）（４）または（５）において、前記選択走査電圧が供給される前記走査線が、前記映像線駆動回路に近い位置の場合、前記期間Ａの長さが０である。
【０００７】
（７）（１）ないし（６）の何れかにおいて、複数の階調基準電圧を生成する階調基準電圧生成回路を備え、前記映像線駆動回路は、前記階調基準電圧生成回路から入力される複数の階調基準電圧に基づき、階調電圧を生成する階調電圧生成回路を有し、前記階調基準電圧生成回路は、前記期間Ａに生成する前記各階調基準電圧と、前記期間Ｂに生成する前記各階調基準電圧とは異なっており、前記期間Ａに生成する前記各階調基準電圧を、それぞれ、ＶＲＡ１〜ＶＲＡｎ（ｎ≧３）、前記期間Ｂに生成する前記各階調基準電圧を、それぞれ、Ｖ１〜Ｖｎとするとき、｜ＶＲＡｋ｜≧｜Ｖｋ｜（ｋ＝１〜ｎ）を満足する。
（８）（７）において、
｜ＶＲＡ１｜＝｜Ｖ１｜、
｜ＶＲＡｎ｜＝｜Ｖｎ｜、
｜ＶＲＡｋ｜≧｜Ｖｋ｜｛ｋ＝２〜（ｎ−１）｝を満足する。
（９）（７）または（８）において、表示制御回路を備え、前記階調基準電圧生成回路は、前記表示制御回路からの階調基準電圧データに基づき、前記期間Ａに生成する前記各階調基準電圧と、前記期間Ｂに生成する前記各階調基準電圧のそれぞれの電圧を設定する。
（１０）（９）において、前記表示制御回路の指示に基づき、前記階調基準電圧生成回路は、前記期間Ａに、前記ＶＲＡ１〜ＶＲＡｎの階調基準電圧を、また、前記期間Ｂに、前記Ｖ１〜Ｖｎの階調基準電圧を出力する。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、大型高精細パネルを高リフレッシュレートで駆動させる場合でも、映像線駆動回路から遠い位置の表示ライン上のサブピクセルに階調電圧の書き込み不足が生じるのを防止することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、液晶表示パネル１と、ドレインドライバ２と、ゲートドライバ３と、表示制御回路４と、電源回路５と、階調基準電圧生成回路６とで構成される。
ドレインドライバ２は、液晶表示パネル１の一辺に配置された半導体チップで構成され、また、ゲートドライバ３は、液晶表示パネル１の他の辺に配置された半導体チップで構成される。
表示制御回路４は、テレビ受信回路等の表示信号源（ホスト側）から入力される表示データ（Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］）と、ドットクロック（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（ＨＳＹＮＣ）、および垂直同期信号（ＶＳＹＮＣ）に基づき、表示データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、同期信号（クロック信号）と共にドレインドライバ２と、ゲートドライバ３に入力する。
表示制御回路４の制御の基に、ゲートドライバ３は、走査線（ＧＬ；ゲート線ともいう）に走査電圧を供給し、また、ドレインドライバ２は、映像線（ＤＬ；ドレイン線、ソース線ともいう）に階調電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成し、階調基準電圧生成回路６は、Ｖ１〜Ｖ１２の階調基準電圧を生成する。
【００１０】
図１において、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極であり、ＣＴは対向電極（コモン電極）、ＣＬは液晶層を等価的に示す液晶容量、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成された保持容量である。
図１に示す液晶表示パネル１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）の第１の電極（ドレイン電極またはソース電極）は、映像線（ＤＬ）に接続され、各映像線（ＤＬ）は列方向に配置されたサブピクセルに、表示データに対応する階調電圧を供給するドレインドライバ２に接続される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給するゲートドライバ３に接続される。
液晶表示パネル１に画像を表示する際、ゲートドライバ３は、走査線（ＧＬ）を上から下（あるいは、下から上）に向かって順次選択し、一方で、ある走査線の選択期間中に、ドレインドライバ２は、表示データに対応する階調電圧を、映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＣＬ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１１】
ここでは、各サブピクセルに供給される階調電圧が、大きくなるほど高い輝度を示す、所謂、ノーマリ黒表示モード（Normally Black-displaying Mode）で動作することを前提とする。
液晶表示パネル１は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）、映像線（ＤＬ）、走査線（ＧＬ）などが設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
また、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、実際の製品では、液晶表示パネル１の後ろ側にバックライトが配置されるが、本発明は、バックライトの構造とは関係がないので、バックライトの詳細な説明も省略する。
【００１２】
図２は、図１に示すドレインドライバ２の概略回路構成を示すブロック図である。
図２において、２１はクロック制御部、２２はラッチアドレスセレクタ、２３はラッチ回路、２４はＤ／Ａコンバータ回路、２５は出力アンプ回路である。
ラッチ回路２３は、ラッチアドレスセレクタ２２の制御の元に、表示制御回路４から出力される表示データラッチ用クロック（ＣＬ２）に同期して、外部から入力される表示データ（Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］）を順次ラッチする。
ラッチ回路２３にラッチされた表示データは、表示制御回路４から出力される、出力タイミング制御用クロック信号（ＣＬ１）に基づき、Ｄ／Ａコンバータ回路２４に出力される。
Ｄ／Ａコンバータ回路２４の階調電圧生成回路は、階調基準電圧生成回路６から入力される、正極性のＶ１〜Ｖ６の階調基準電圧と、負極性のＶ７〜Ｖ１２の階調基準電圧に基づき、正極性および負極性の０〜２５５階調の階調電圧を生成する階調電圧生成回路（２４−１）を有する。
Ｄ／Ａコンバータ回路２４は、階調電圧生成回路（２４−１）で生成された、正極性および負極性の０〜２５５階調の階調電圧の中から、ラッチ回路２３から入力された表示データに対応した階調電圧を選択して、出力アンプ回路２５に入力する。
出力アンプ回路２５は、Ｄ／Ａコンバータ回路２４から入力された階調電圧を、アンプ回路で電流増幅し、対応する映像線（ＤＬ）に出力する。
【００１３】
図３は、図２に示す階調電圧生成回路（２４−１）の回路構成を示す図であり、図３（ａ）は全体の回路構成を、図３（ｂ）は、図３（ａ）の（イ）で示す部分を拡大して示す図である。
図３（ａ)に示すように、図２に示す階調電圧生成回路（２４−１）は、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ１−Ｖ６）の各階調基準電圧間を、直列抵抗分圧回路（２４−２）により分圧して、正極性の０〜２５５階調分の階調電圧を生成する部分と、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ７−Ｖ１２）の各階調基準電圧間を、直列抵抗分圧回路（２４−３）により分圧して、負極性の０〜２５５階調分の階調電圧を生成する部分とで構成される。
ここで、１２値の階調基準電圧（Ｖ１−Ｖ１２）の階調基準電圧Ｖｎと階調基準電圧Ｖｎ−１（ｎ＝２〜１２）の電圧差をＶｎ（ｎ−１）と表記し、直列抵抗分圧回路の階調基準電圧Ｖｎと階調基準電圧Ｖｎ−１（ｎ＝２〜１２）の階調基準印加端子間の合成抵抗値をＲｎと表記すると、図３に示す階調電圧生成回路では、Ｒ１２：Ｒ１１：Ｒ１０：Ｒ９：Ｒ８＝Ｖ１２（１１）：Ｖ１１（１０）：Ｖ１０（９）：Ｖ９（８）：Ｖ８（７）、 Ｒ６：Ｒ５：Ｒ４：Ｒ３：Ｒ２＝Ｖ６（５）：Ｖ５（４）：Ｖ４（３）：Ｖ３（２）：Ｖ２（１）である。
したがって、直列抵抗分圧回路（２４−２，２４−３）を流れる電流は、一定の電流値（Ｖｎ（ｎ−１）／Ｒｎ＝一定の電流値）となり、図３に示す階調電圧生成回路では、最大の階調基準電圧と最小の階調基準電圧電圧とが印加される直列抵抗分圧回路（２４−２，２４−３）の階調基準電圧（Ｖ１，Ｖ６，Ｖ７，Ｖ１２）の印加端子以外からの電流の流入、流出はほとんど「０」となり、ドレインドライバ２の消費電力を低減することが可能となり、それにより、液晶表示モジュールの消費電力を低減することが可能となる。
【００１４】
図４（ａ）は、図１に示す階調基準電圧生成回路６の一例を示す図である。図４（ａ）に示す階調基準電圧生成回路６は、抵抗分圧回路で構成した例を示す図である。
Ｖ１〜Ｖ１２の階調基準電圧は、ＲＡ１〜ＲＡ１３の抵抗、あるいは、ＲＢ１〜ＲＢ１３の抵抗値の比により設定され、抵抗分圧回路の出力は、バッファ回路６３により、電流増幅されてドレインドライバ２の階調電圧生成回路（２４−１）に出力される。
ここで、ＲＡ１〜ＲＡ１３の抵抗値と、ＲＢ１〜ＲＢ１３の抵抗値とは異なっており、ＲＡ１〜ＲＡ１３の抵抗から成る抵抗分圧回路で生成されるＶ１〜Ｖ１２の階調基準電圧（以下、第１群の階調基準電圧）と、ＲＢ１〜ＲＢ１３の抵抗から成る抵抗分圧回路で生成されるＶ１〜Ｖ１２の階調基準電圧（以下、第２群の階調基準電圧）とは異なっている。
図４（ａ）の６１、６２は選択回路（スイッチ回路）であり、本実施例では、表示制御回路４の制御の下に、１水平走査期間内に、選択回路（６１，６２）により、ＲＡ１〜ＲＡ１３の抵抗から成る抵抗分圧回路と、ＲＢ１〜ＲＢ１３の抵抗から成る抵抗分圧回路とを切り替えることにより、ドレインドライバ２の階調電圧生成回路（２４−１）に出力する、Ｖ１〜Ｖ１２の階調基準電圧の値を変更する。
【００１５】
なお、図４（ａ）において、ＲＡ１〜ＲＡ１３の抵抗から成る抵抗分圧回路と、ＲＢ１〜ＲＢ１３の抵抗から成る抵抗分圧回路以外に、１つ以上の抵抗分圧回路を設け、表示制御回路４の制御の下に、１水平走査期間内に、選択回路（６１，６２）により、３個以上の抵抗分圧回路の中の２つの抵抗分圧回路を選択することにより、１水平走査期間内に、ドレインドライバ２の階調電圧生成回路（２４−１）に出力する、Ｖ１〜Ｖ１２の階調基準電圧の値を変更してもよい。
図４（ｂ）は、図１に示す階調基準電圧生成回路６の他の例を示す図である。図４（ｂ）に示す階調基準電圧生成回路６も、抵抗分圧回路で構成したものであるが、図４（ｂ）では、分圧抵抗（例えば、図４（ａ）に示すＲＡ１の抵抗）を、ＲＣ１−１、ＲＣ１−２、ＲＣ１−３の３つの抵抗で構成し、その中の一つを選択回路６５で選択するようにしたものである。
さらに、図４（ｂ）では、レジスタ６６を備え、このレジスタ６６から出力される制御データにより、選択回路６５を制御する。この場合に、表示制御回路４から、予め、レジスタ６６に、１水平走査期間内に、ドレインドライバ２の階調電圧生成回路（２４−１）に入力する、第１群と第２群の階調基準電圧データを格納しておき、表示制御回路４からの指示に基づき、レジスタ６６から出力される制御データを変更し、選択回路６５で選択する抵抗を切り替えることにより、１水平走査期間内に、ドレインドライバ２の階調電圧生成回路（２４−１）に出力する、Ｖ１〜Ｖ１２の階調基準電圧を、第１群の階調基準電圧から、第２群の階調基準電圧に変更するようにしてもよい。
【００１６】
本実施例では、ドレインドライバ２の階調電圧生成回路（２４−１）に入力される、Ｖ１〜Ｖ１２の階調基準電圧を１水平走査期間（ライン選択時間）内で瞬時に切り替えることにより、ドレインドライバ２から映像線（ＤＬ）に出力される階調電圧の電圧波形をオーバーシュートさせ、ドレインドライバ２から遠い位置の表示ライン上のサブピクセルにおいて階調電圧の書き込み不足が生じるのを防止する。
図５は、従来の液晶表示モジュールの問題点と、本実施例の液晶表示モジュールの作用・効果を説明するための図である。
図５の（イ）は、従来の液晶表示モジュールの問題点を説明するための図であり、図５の（イ）の（ａ）は、ドレインドライバ２に近い位置（図６に示す（ａ）の表示ライン）の映像線（ＤＬ）上の階調電圧の電圧波形、図５の（イ）の（ｃ）は、ドレインドライバ２から遠い位置（図６に示す（ｃ）の表示ライン）の映像線（ＤＬ）上の階調電圧の電圧波形を示す図である。
図５の（イ）の（ａ）に示すように、ドレインドライバ２から映像線（ＤＬ）に階調電圧を供給する時に、ドレインドライバ２に近い位置の映像線（ＤＬ）上の階調電圧の電圧波形は、薄膜トランジスタがオンとなる選択期間内に、正規の階調電圧にまで立ち上がっている。このため、図６に示す（ａ）の表示ライン上のサブピクセルに、十分な階調電圧を書き込むことができる。
しかしながら、図５の（イ）の（ｃ）に示すように、ドレインドライバ２から遠い位置の映像線（ＤＬ）上の階調電圧は、映像線（ＤＬ）の抵抗と分布容量により、階調電圧の電圧波形の立ち上がり時間が大きくなるので、当該映像線（ＤＬ）上の階調電圧の電圧波形は、薄膜トランジスタがオンとなる選択期間内に、正規の階調電圧にまで立ち上がらない。このため、図６に示す（ｃ）の表示ライン上のサブピクセルにおいて階調電圧の書き込み不足が生じ、表示される画像の画質劣化を引き起こす。
【００１７】
図５の（ロ）〜（ニ）は、本実施例の液晶表示モジュールの作用・効果を説明するための図であり、図５の（ロ）〜（ニ）の（ａ）は、ドレインドライバ２に近い位置（図６に示す（ａ）の表示ライン）の映像線（ＤＬ）上の階調電圧の電圧波形、図５の（ロ）〜（ニ）の（ｂ）は、画面中央部付近の位置（図６に示す（ｂ）の表示ライン）の映像線（ＤＬ）上の階調電圧の電圧波形、図５の（ロ）〜（ニ）の（ｃ）は、ドレインドライバ２から遠い位置（図６に示す（ｃ）の表示ライン）の映像線（ＤＬ）上の階調電圧の電圧波形を示す図である。
図５の（ロ）〜（ニ）の（ａ）に示す、ドレインドライバ２に近い位置の映像線（ＤＬ）上の階調電圧の電圧波形は、図５の（イ）に示す従来の液晶表示モジュールと同じである。
図５の（ロ）〜（ニ）の（ｂ）に示す、画面中央部付近の表示ライン上の各サブピクセルに階調電圧を書き込む時には、１水平走査期間の始めのＴＡの期間に、ドレインドライバ２から映像線（ＤＬ）に、電圧の絶対値が、正規の階調電圧（ここでは、正極性のＶＡｐの階調電圧、あるいは、負極性のＶＡｐｎ調電圧）の絶対値よりも大きい電圧を供給し、ＴＡの期間に続く、ＴＢの期間に正規の階調電圧を供給する。
したがって、図５の（ロ）〜（ニ）の（ｂ）に示すように、ＴＡの期間に、映像線（ＤＬ）上の階調電圧には、オーバーシュート波形が生じるので、薄膜トランジスタがオンとなる選択期間内に、映像線（ＤＬ）上の階調電圧は正規の階調電圧以上まで立ち上がった後に正規の階調電圧に到達するようになるので、図６に示す（ｂ）の表示ライン上のサブピクセルに、十分な階調電圧を書き込むことができる。
このＴＡの期間は、図５の（ロ）〜（ニ）の（ｂ）、（Ｃ）に示すように、階調電圧を書き込む表示ラインが、ドレインドライバ２から遠くなる程長くする。これにより、階調電圧の書き込み不足が生じるのを防止することが可能となる。
【００１８】
図７は、ドレインドライバ２から階調電圧を書き込む表示ラインまでの距離に応じた、図５に示すＴＡの期間の一例を示す図である。
図７において、ＭＮＥは、ドレインドライバ２に最も近い位置の表示ライン、ＭＦＥは、ドレインドライバ２から最も遠い位置の表示ライン、１Ｈは、１水平走査期間、１ＦＬＭは、１フレーム期間である。
図７に示すように、階調電圧を書き込む表示ラインがドレインドライバ２に近い位置の場合、ＴＡの期間は「０」であるが、階調電圧を書き込む表示ラインがドレインドライバ２から遠くなると、ＴＡの期間は「０」より大きくなるとともに、階調電圧を書き込む表示ラインがドレインドライバ２から遠くなる程、ＴＡの期間が長くなる。
図７では、ドレインドライバ２から走査線（ＧＬ）までの距離に応じて、図７のＳＴＫに示すように、複数の走査線（即ち、表示ライン）（ＧＬ）を複数のグループにグループ分けし、各グループ毎に、ＴＡの期間を設定している。ここで、図７のＳＴＫは、例えば、１００程度とされる。
また、ＴＡの期間のドットクロック（ＤＣＬＫ）の分周数により設定する。さらに、ＴＡの期間の変化幅は、横縞が見えないような変化幅に設定する。
【００１９】
ＴＡの期間に、階調基準電圧生成回路６は、例えば、抵抗ＲＡ１〜ＲＡ１３から成る抵抗分圧回路で生成されるＶ１〜Ｖ１２の階調基準電圧を、ドレインドライバ２に入力し、また、ＴＢの期間に、階調基準電圧生成回路６は、例えば、抵抗ＲＢ１〜ＲＢ１３から成る抵抗分圧回路で生成されるＶ１〜Ｖ１２の階調基準電圧を、ドレインドライバ２に入力する。
図８に、ＴＡの期間に、階調基準電圧生成回路６で生成される階調基準電圧と、ＴＢの期間に、階調基準電圧生成回路６で生成される階調基準電圧の一例を示す。
図８において、ＶＲＡは、ＴＡの期間に、階調基準電圧生成回路６で生成される階調基準電圧である。なお、図８では、Ｖ１の階調基準電圧は、正極性の２５５階調の階調基準電圧、Ｖ２の階調基準電圧は、正極性の２２４階調の階調基準電圧、Ｖ３の階調基準電圧は、正極性の１２８階調の階調基準電圧、Ｖ４の階調基準電圧は、正極性の６４階調の階調基準電圧、Ｖ５の階調基準電圧は、正極性の３２階調の階調基準電圧、Ｖ６の階調基準電圧は、正極性の０階調の階調基準電圧、Ｖ７の階調基準電圧は、負極性の０階調の階調基準電圧、Ｖ８の階調基準電圧は、負極性の３２階調の階調基準電圧、Ｖ９の階調基準電圧は、負極性の６４階調の階調基準電圧、Ｖ１０の階調基準電圧は、負極性の１２８階調の階調基準電圧、Ｖ１１の階調基準電圧は、負極性の２２４階調の階調基準電圧、Ｖ１２の階調基準電圧は、負極性の２５５階調の階調基準電圧である。
例えば、図８の（イ）で示すエントリでは、Ｖ２の階調基準電圧（正極性の２２４階調の階調基準電圧）は、１０．４Ｖ、ＶＲＡの階調基準電圧は、１１．２Ｖであることを示している。
【００２０】
図２に示す階調電圧生成回路（２４−１）は、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ１−Ｖ６）の各階調基準電圧間を、直列抵抗分圧回路（２４−２）により分圧して、正極性の０〜２５５階調分の階調電圧と、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ７−Ｖ１２）の各階調基準電圧間を、直列抵抗分圧回路（２４−３）により分圧して、負極性の０〜２５５階調分の階調電圧とを生成する。
したがって、ＴＡの期間に、ドレインドライバ２から映像線（ＤＬ）に供給される階調電圧をＶＡ、ＴＢの期間に、ドレインドライバ２から映像線（ＤＬ）に供給される階調電圧をＶＢとするとき、｜ＶＡ｜≧｜ＶＢ｜の関係を満足することになる。
なお、図８では、Ｖ１（正極性の２５５階調）の階調基準電圧、Ｖ６（正極性の０階調）の階調基準電圧、Ｖ７（負極性の０階調）の階調基準電圧、およびＶ１２（負極性の２５５階調）の階調基準電圧の時に、｜ＶＲＡ−Ｖｋ（ｋ＝１，６，７，１２）｜＝０、
Ｖ２（正極性の２２４階調）の階調基準電圧、およびＶ１１（負極性の２２４階調）の階調基準電圧の時に、｜ＶＲＡ−Ｖｋ（ｋ＝２，１１）｜＝０．８、
Ｖ３（正極性の１２８階調）の階調基準電圧、およびＶ１０（負極性の１２８階調）の階調基準電圧の時に、｜ＶＲＡ−Ｖｋ（ｋ＝３，１０）｜＝１．５、
Ｖ４（正極性の６４階調）の階調基準電圧、およびＶ９（負極性の６４階調）の階調基準電圧の時に、｜ＶＲＡ−Ｖｋ（ｋ＝４，９）｜＝１．０、
Ｖ５（正極性の３２階調）の階調基準電圧、およびＶ８（負極性の３２階調）の階調基準電圧の時に、｜ＶＲＡ−Ｖｋ（ｋ＝５，８）｜＝０．５となっている。
【００２１】
即ち、図８では、階調電圧の変動により輝度の変化が大きい中間調の時に、｜ＶＲＡ−Ｖｋ（ｋ＝１〜１２）｜の値が大きくされ、階調電圧の変化により輝度の変化が小さい、例えば、最大の階調と最小の階調の時に、｜ＶＲＡ−Ｖｋ（ｋ＝１，６，７，１２）｜＝０とされる。
これにより、本実施例では、最大の階調付近の階調電圧、あるいは、最小の階調の階調電圧の時よりも、中間調の階調電圧の時の方が、｜ＶＡ−ＶＢ｜が大きいことになる。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬなどの大型高精細パネルを備える表示装置全てに適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示すドレインドライバの概略回路構成を示すブロック図である。
【図３】図２に示す階調電圧生成回路の回路構成を示す図である。
【図４（ａ）】図１に示す階調基準電圧生成回路の一例を示す図である。
【図４（ｂ）】図１に示す階調基準電圧生成回路の他の例を示す図である。
【図５】従来の液晶表示モジュールの問題点と、本発明の実施例の液晶表示モジュールの作用・効果を説明するための図である。
【図６】図５の（ａ）、（ｂ）、（ｃ）に示す電圧波形のときの表示ラインの位置を示す図である。
【図７】本発明の実施例の液晶表示モジュールにおいて、ドレインドライバから階調電圧を書き込む表示ラインまでの距離に応じた、図５に示すＴＡの期間の一例を示す図である。
【図８】本発明の実施例の液晶表示モジュールにおいて、ＴＡの期間に、階調基準電圧生成回路で生成される階調基準電圧と、ＴＢの期間に、階調基準電圧生成回路で生成される階調基準電圧の一例を示す図である。
【符号の説明】
【００２３】
１  液晶表示パネル
２  ドレインドライバ
３  ゲートドライバ
４  表示制御回路
５  電源回路
６  階調基準電圧生成回路
２１  クロック制御部
２２  ラッチアドレスセレクタ
２３  ラッチ回路
２４  Ｄ／Ａコンバータ回路
２４−１  階調電圧生成回路
２４−２，２４−３  直列抵抗分圧回路
２５  出力アンプ回路
６１，６２，６５  選択回路（スイッチ回路）
６３  バッファ回路
６６  レジスタ
ＧＬ  走査線
ＤＬ  映像線
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極（コモン電極）
ＣＬ  液晶容量
Ｃａｄｄ  保持容量
ＲＡ１〜ＲＡ１３，ＲＢ１〜ＲＢ１３，ＲＣＡ１−１〜ＲＣＡ１−３，ＲＣＡ２−１〜ＲＣＡ２−３，ＲＣＡ１２−１〜ＲＣＡ１２−３，ＲＣＡ１３−１〜ＲＣＡ１３−３  抵抗
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
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【図６】
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【図７】
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【図８】
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