(57)【要約】【課題】  従来のチャージポンプ回路は、チャージポンプ回路内の寄生容量に起因するスパイク状のノイズを十分にキャンセルすることができなかった。【解決手段】  基準クロック信号と帰還クロック信号との位相を比較し、当該位相差に基づいて電圧上昇信号及び電圧下降信号を出力する位相比較回路と、前記電圧上昇信号及び電圧下降信号に基づいて第１の電流を生成する第１のチャージポンプ回路と、前記電圧上昇信号あるいは電圧下降信号に同期して、前記基準クロック信号と帰還クロック信号の位相差によらず同一パルス幅のダミー信号を出力するダミー信号生成回路と、前記ダミー信号に基づいて第２の電流を生成する第２のチャージポンプ回路と、前記第１の電流に基づいて生成される第１の電圧と、前記第２の電流に基づいて生成される第２の電圧と、前記第１の電圧と前記第２の電圧との差電圧に基づいて出力クロックの電圧を制御する電圧制御発振器とを有する。【選択図】  図１
2008072272.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号との位相を比較し、当該位相差に基づいて電圧上昇信号及び電圧下降信号を出力する位相比較回路と、
前記電圧上昇信号及び電圧下降信号に基づいて第１の電流を生成する第１のチャージポンプ回路と、
前記電圧上昇信号あるいは電圧下降信号に同期して、前記電圧上昇信号あるいは電圧下降信号のいずれか一方と略同一のパルス幅を有するダミー信号を出力するダミー信号生成回路と、
前記ダミー信号に基づいて第２の電流を生成する第２のチャージポンプ回路と、
前記第１の電流に基づいて生成される第１の電圧と、前記第２の電流に基づいて生成される第２の電圧との差電圧に基づいて出力クロックの周波数を制御する電圧制御発振器とを有するＰＬＬ回路。
【請求項２】
前記ダミー信号生成回路は、前記電圧上昇信号と前記電圧下降信号との論理積又は論理和に基づいて前記ダミー信号を生成することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記第１の電圧は、第１のフィルタによって生成され、前記第２の電圧は、第２のフィルタによって生成されることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記第１のチャージポンプ回路及び第２のチャージポンプ回路は、実質的に同一の回路によって構成され、
前記第１及び第２のフィルタは、実質的に同一の回路によって構成されていることを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記電圧制御発振器は、前記第１の電圧と前記第２の電圧との差電圧に基づいた電流を出力する電圧電流変換回路と、前記電流に基づいて出力クロックを制御する電流制御発振器とを有することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
前記位相比較回路と前記第１のチャージポンプ回路との間には、前記ダミー信号と、前記電圧上昇信号あるいは電圧下降信号との遅延時間差を調整するバッファが接続されていることを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特にチャージポンプ回路を有するＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される発振回路としてＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が多く用いられている。ＰＬＬ回路は、基準信号の位相と出力信号の位相とが同期するように出力信号の発振周波数を制御する。
【０００３】
図７に一般的なＰＬＬ回路のブロック図を示す。図７に示すように、ＰＬＬ回路７０は、位相比較回路（以下、位相周波数比較器と称す）７１、チャージポンプ回路７２、ループフィルタ７３、電圧制御発振器７４を有している。
【０００４】
位相周波数比較器７１は、基準クロック信号Ｆｒと、ＰＬＬ回路７０の出力クロック信号Ｆｏｕｔを帰還させた帰還クロック信号Ｆｄとを比較し、チャージポンプ回路７２を制御する電圧上昇信号（以降、ＵＰ信号と称す）と電圧下降信号（以降、ＤＮ信号と称す）とを出力する。チャージポンプ回路７２は、ＵＰ信号とＤＮ信号とのパルス幅の差に基づいて電流を出力し、出力した電流の電流量に応じたチャージポンプ出力電圧を出力する。この電流は、ＵＰ信号とＤＮ信号とのパルス幅の差に基づいて流入方向あるいは流出方向になるように制御される。ループフィルタ７３は、チャージポンプ回路７２が出力する電流に基づいて電圧を生成する。また、ループフィルタ７３は、生成される電圧に重畳される高周波ノイズを除去する。電圧制御発振器７４は、ループフィルタ７３を介して生成される電圧に応じた周波数を有する出力クロック信号Ｆｏｕｔを出力する。また、この出力クロック信号Ｆｏｕｔは、帰還クロック信号Ｆｄとして位相周波数比較器７１に入力される。以上のように構成されているＰＬＬ回路７０において、チャージポンプ回路７２には寄生容量が形成されている（図８参照）。この寄生容量による影響から、チャージポンプ回路７２によって出力される電流にはスパイク状のノイズが発生する。さらに、このスパイク状のノイズが電圧制御発振器７４によって出力される発振周波数を瞬間的に変調することでジッタが発生する。このような寄生容量におけるスパイク状のノイズをキャンセルするチャージポンプ回路が特許文献１に記載されている。
【０００５】
特許文献１に記載のチャージポンプ回路を図９に示す。図９に示すチャージポンプ回路は、主電流制御部９１及び過電流キャンセル部９２を有している。この場合、主電流制御部９１は、入力信号に基づいて、主電流制御部９１における寄生容量に起因したスパイク状の電流Ｉｐ１を生成する。一方、過電流キャンセル部９２は、主電流制御部９１に入力された信号と同一の入力信号に基づいて、主電流制御部９１によって出力されたスパイク状の電流Ｉｐ１とは逆位相のスパイク状の電流Ｉｐ２を生成する。つまり、主電流制御部によって出力されるスパイク状の電流Ｉｐ１は、過電流キャンセル部９２によって出力されるスパイク状の電流Ｉｐ２によって相殺される。このようにして、チャージポンプ回路７２内の寄生容量に起因するスパイク状のノイズをキャンセルすることによって、ＰＬＬ回路におけるジッタを低減していた。この場合、主電流制御部９１と過電流キャンセル部９２の素子特性は同一であることが理想的である。
【０００６】
しかしながら、特許文献１に記載の技術では、主電流制御部９１及び過電流キャンセル部９２には同一の信号が入力されるため、主電流制御部９１と過電流キャンセル部９２の素子特性を同一にすると、過電流キャンセル部９２から所定の電流が出力されない。つまり、チャージポンプ回路の本来の動作である、入力信号に基づく電流の出力が行われなくなるため、主電流制御部９１と過電流キャンセル部９２の素子特性を同一にすることができなかった。このように素子特性を同一にすることができないため、十分にスパイク状のノイズをキャンセルすることができなかった。したがって、ＰＬＬ回路に発生するジッタを十分に低減することができなかった。
【特許文献１】特開平９−２６６４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、従来のチャージポンプ回路では、チャージポンプ回路内の寄生容量に起因するスパイク状のノイズを十分にキャンセルすることができなかった。
【課題を解決するための手段】
【０００８】
本発明にかかるＰＬＬ回路は、基準クロック信号と帰還クロック信号との位相を比較し、当該位相差に基づいて電圧上昇信号及び電圧下降信号を出力する位相比較回路と、前記電圧上昇信号及び電圧下降信号に基づいて第１の電流を生成する第１のチャージポンプ回路と、前記電圧上昇信号あるいは電圧下降信号に同期して、前記基準クロック信号と帰還クロック信号の位相差によらず同一パルス幅のダミー信号を出力するダミー信号生成回路と、前記ダミー信号に基づいて第２の電流を生成する第２のチャージポンプ回路と、前記第１の電流に基づいて生成される第１の電圧と、前記第２の電流に基づいて生成される第２の電圧と、前記第１の電圧と前記第２の電圧との差電圧に基づいて出力クロックの電圧を制御する電圧制御発振器とを有する。
【０００９】
本発明にかかるＰＬＬ回路によれば、第１の電圧に重畳されるスパイク状のノイズと第２の電圧に重畳されるスパイク状のノイズとが互いに相殺される。従って、電圧制御発振器は、スパイク状のノイズが除去された入力電圧に基づき出力クロックの周波数を制御することが可能である。また、電圧制御発振器の入力電圧からスパイク状のノイズが除去されているため、出力クロックのジッタも低減される。
【発明の効果】
【００１０】
本発明にかかるＰＬＬ回路によれば、ジッタを低減したクロックの生成が可能である。
【発明を実施するための最良の形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる位相同期回路１００（以降、ＰＬＬ回路と称す）を示す図である。ＰＬＬ回路とは、基準信号の位相と出力信号の位相とが同期するように出力信号の発振周波数を制御する回路である。図１に示すように、本実施の形態のＰＬＬ回路１００は、位相比較回路（以下、位相周波数比較器と称す）１、第１のチャージポンプ回路３、第２のチャージポンプ回路６、第１のフィルタ４、第２のフィルタ７、電圧制御発振器１０、バッファ回路２、ダミー信号生成回路５を有している。なお、本実施の形態ではフィルタとしてループフィルタを用いる。また、電圧制御発振器１０は、電圧電流変換回路８と電流制御発振器９を有している。
【００１２】
位相周波数比較器１は、２つの入力信号の位相を比較して、その位相差に基づいた信号を出力する回路である。本実施の形態における位相周波数比較回路１は、基準信号Ｆｒと帰還信号Ｆｄとの位相差に基づき、電圧上昇信号（以降、ＵＰ信号と称す）と電圧下降信号（以降、ＤＮ信号と称す）とを出力する。ＵＰ信号とＤＮ信号は、例えばパルス信号である。
【００１３】
バッファ回路２は、ＵＰ信号とＤＮ信号の入力に基づいて、それぞれＵＰ１信号、ＤＮ１信号を出力する。ここで、第２のチャージポンプ回路６に入力されるダミー信号は、ダミー信号生成回路５を介して入力されるため、このダミー信号生成回路５で遅延が生じる。そのため、本実施の形態では、第１のチャージポンプ回路３の入力にバッファ２を接続し、第１のチャージポンプ回路３に入力される信号にもダミー信号生成回路５と同様の遅延を生じさせる。なお、ダミー信号生成回路５については後述する。
【００１４】
第１のチャージポンプ回路３は、ＵＰ１信号とＤＮ１信号とに基づき出力電流を制御する。例えば、ＵＰ１信号のパルス幅がＤＮ１信号のパルス幅よりも長い場合、そのパルス幅の差に相当する期間の間電流Ｉｃｐを流出させる。一方、ＵＰ１信号のパルス幅がＤＮ１信号のパルス幅よりも短い場合、そのパルス幅の差に相当する期間の間電流Ｉｃｐを流入させる。
【００１５】
第１のループフィルタ４は、主に積分回路によって構成され、入力される離散的な信号（電流信号）を平均化して出力する回路である。また、本実施の形態における第１のループフィルタ４は、第１のチャージポンプ回路３によって出力された電流を入力し、電圧ＶＣを出力する。
【００１６】
ダミー信号生成回路５は、位相周波数比較器１によって出力された信号（ＵＰ信号及びＤＮ信号）に基づき、ダミー信号（図中、ＵＰＤＮ信号と称す）を出力する回路である。ダミー信号とは、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが同期している場合（以下、ロック状態と称す）に生成されるＵＰ信号、ＤＮ信号を擬似的に再現したものである。本実施の形態では、ロック状態の場合、ＵＰ信号及びＤＮ信号は同一のパルス幅となる。従って、ダミー信号はパルス幅が同一な２つの信号として生成される。本実施の形態では、ダミー信号生成回路５としてＡＮＤ回路を用いる。そして、ＡＮＤ回路５で位相周波数比較器１が出力するＵＰ信号とＤＮ信号の論理積を演算することでダミー信号を生成する。このダミー信号は、ダミー１信号及びダミー２信号として第２のチャージポンプ回路６へ入力される。また、ダミー信号は、ＵＰ信号及びＤＮ信号の論理積に基づき生成されるものであるため、第１のチャージポンプ回路３に入力される信号のいずれか一方と同期したものとなる。なお、ダミー信号生成回路５としてＯＲ回路を用いてもよい。この場合、ダミー信号は位相周波数比較器１が出力するＵＰ信号及びＤＮ信号の論理和に基づき生成される。
【００１７】
第２のチャージポンプ回路６は、ダミー信号に基づいて出力電流を制御する。この場合、ダミー１信号とダミー２信号は同一のパルス幅を有する信号である。なお、第２のチャージポンプ回路６は、第１のチャージポンプ回路３と同一の回路構成のものを使用する。
【００１８】
第２のループフィルタ７は、第２のチャージポンプ回路７によって出力された電流を入力し、電圧ＶＣＤＭを出力する。なお、本実施の形態では、第２のループフィルタとして第１のループフィルタ４と同一の回路構成のものを使用する。この第２のループフィルタには、第２のループフィルタの直流電位（コモン電位）を定めるためのコモンフィードバック回路を付加してもよい。最も単純な回路例としては、電源電位をループフィルタのインピーダンスに比べて十分に高い抵抗値をもつ抵抗にして抵抗分圧して接続してもよい。なお、図中には、電源電位と接地電位との間に直列に接続されている抵抗Ｒａ及びＲｂとして示されている（図１、参照）。
【００１９】
電圧制御発振器１０は電圧電流変換回路８と電流制御発振器９によって構成されている。電圧電流変換回路８は、ループフィルタが出力する電圧に基づいた電流を出力する回路である。本実施の形態における電圧電流変換回路８は、第１のループフィルタ４によって出力される電圧ＶＣ及び第２のループフィルタ７によって出力される電圧ＶＣＤＭを入力し、電圧ＶＣと電圧ＶＣＤＭの差電圧に応じた電流を出力する。
【００２０】
電流制御発振器９は、入力される電流の電流量に応じて出力する信号の発振周波数を制御する回路である。電流制御発振器９は、電圧電流変換回路８によって出力された電流に応じた周波数を有する出力クロック信号Ｆｏｕｔを出力する。
【００２１】
ここで、図２を用いてチャージポンプ回路について説明する。本実施の形態では、第１のチャージポンプ回路３と第２のチャージポンプ回路６とは同一の回路構成のものを使用するため、一例として第１のチャージポンプ回路３について説明する。第１のチャージポンプ回路３は、第１の電流源Ｉｐ、第２の電流源Ｉｎ、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２、インバータ回路を有している。
【００２２】
第１の電流源Ｉｐは、電源電圧端子ＶＤＤとＰＭＯＳトランジスタＴｒ１のソースとの間に接続されている。第２の電流源Ｉｎは、接地電位端子ＶＳＳとＮＭＯＳトランジスタＴｒ２のソースとの間に接続されている。ＰＭＯＳトランジスタＴｒ１のドレインとＮＭＯＳトランジスタＴｒ２のドレインとは互いに接続され、この接続点が第１のチャージポンプ回路３の出力端子となっている。また、ＰＭＯＳトランジスタＴｒ１のゲートにはインバータ回路を介してＵＰ１信号が入力されている。ＮＭＯＳトランジスタＴｒ２のゲートにはＤＮ１信号が入力されている。
【００２３】
また、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２の各端子には寄生容量が形成されている。例えば、ＰＭＯＳトランジスタＴｒ１のゲートとドレインとの間には、第１の寄生容量Ｃｇｐが形成され、ＰＭＯＳトランジスタＴｒ１のソースには、第２の寄生容量Ｃｄｐが形成される。一方、ＮＭＯＳトランジスタＴｒ２のゲートとドレインとの間には、第３の寄生容量Ｃｇｎが形成され、ＮＭＯＳトランジスタのソースには第４の寄生容量Ｃｄｎが形成される。第１のチャージポンプ回路３は、トランジスタのスイッチングに伴い、この寄生容量への充放電が行われる。そして、この充放電に起因して出力電流が変動するために出力電圧にパルス状のノイズが発生する。
【００２４】
なお、寄生容量の容量値は、トランジスタの形状、特にトランジスタのゲート、ソース、ドレインが形成される領域の面積に依存して決定されるものである。そして、パルス状のノイズは、寄生容量の大きさに依存して大きさが変動する。つまり、第１のチャージポンプ回路３と第２のチャージポンプ回路６とで同じ大きさのＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２を使用することで、チャージポンプ回路の出力電圧ＶＣ及び出力電圧ＶＣＤＭに重畳されるスパイク状のノイズの大きさは同じものとなる。
【００２５】
次に、ＰＬＬ回路１００の動作について説明する。まず、基準クロック信号Ｆｒ及び帰還クロック信号Ｆｄが位相周波数比較器１へと入力される。帰還信号Ｆｄとは、電流制御発振器９によって出力された信号をフィードバックした信号である。このとき、位相周波数比較器１は、入力された基準クロック信号Ｆｒ及び帰還クロック信号Ｆｄの位相を比較し、ＵＰ信号及びＤＮ信号を生成する。位相周波数比較器１によって出力されるＵＰ信号及びＤＮ信号は、バッファ２を介して、それぞれＵＰ１信号、ＤＮ１信号として第１のチャージポンプ回路３へと入力される。一方、ＡＮＤ回路５は、ＵＰ信号及びＤＮ信号に基づいて、ダミー信号を生成する。以下、基準クロック信号Ｆｒと帰還クロック信号Ｆｄの位相が同一ではない場合あるいは、ロック時の場合における信号波形について説明する。
【００２６】
まず、図３を参照して基準クロックＦｒに対して帰還クロック信号Ｆｄの位相が進んでいる場合について説明する。この場合、ＤＮ１信号はＵＰ１信号より早く立ち上がる。この時、ＤＮ１信号が第１のチャージポンプ回路３のＮＭＯＳトランジスタＴｒ２のゲートに入力されると（図３、ｔ１参照）、ＮＭＯＳトランジスタＴｒ２はオン状態となる。すると、電流源Ｉｎによる電流Ｉｎが第１のループフィルタ４から接地電位へと流入される。このとき、寄生容量への充放電によるスパイク状のノイズが発生する。このため、スパイク状のノイズが重畳された電流Ｉｃｎが第１のループフィルタ４から接地電位へと流入される。
【００２７】
その後、ＵＰ１信号がＰＭＯＳトランジスタＴｒ１のゲートに入力されると（図３、ｔ２参照）、ＰＭＯＳトランジスタＴｒ１もまたオン状態となる。この場合、ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は共にオン状態であるため、電流は、電源電位から接地電位へと流れる。つまり、ＵＰ１信号及びＤＮ１信号が同時に立ち上がる期間では、第１のループフィルタ４に対して電圧は出力されなくなる。しかしながら、この場合においても寄生容量への充放電によるスパイク状のノイズが発生する。
【００２８】
その後、ＵＰ１信号及びＤＮ１信号が同時に立ち下がると（図３、ｔ３参照）、ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は同時にオフ状態となる。よって、第１のループフィルタ４に対して電流は出力されなくなる。ここでも、トランジスタのスイッチングに応じてスパイクノイズが発生する。
【００２９】
このことより、ＤＮ１信号の立ち上がり時とＵＰ１信号の立ち上がり時の間の位相差分（図３、参照）だけ、電流Ｉｃｎが第１のループフィルタ４から第１のチャージポンプ回路３へと流入される。そして、第１のチャージポンプ回路３によって出力された電流に応じて、第１のループフィルタ４からは、電圧ＶＣが出力される。なお、第１のチャージポンプ回路３へと流入される電流にはトランジスタのスイッチングに応じたスパイク状のノイズが重畳される。これに伴い、電圧ＶＣにもスパイク状のノイズが重畳される（図３、ＶＣ参照）。
【００３０】
一方、ＡＮＤ回路５ではダミー信号を生成する。本実施の形態では、例えばＵＰ信号に同期したダミー信号を生成する（図３、ダミー信号参照）。ＡＮＤ回路５によって出力されたダミー信号は、ダミー１信号及びダミー２信号として第２のチャージポンプ回路６へと入力される。なお、第２のチャージポンプ回路６へと入力されるダミー１信号及びダミー２信号は同一のパルス幅を有する信号である。
【００３１】
第２のチャージポンプ回路６は、ダミー１信号及びダミー２信号の入力に基づいて動作する。ここで、ダミー１信号とダミー２信号とは、同じパルス幅であるため、第２のチャージポンプ回路６からの電流出力は行われない。しかし、ダミー１信号及びダミー２信号とに基づきトランジスタはスイッチングされるため、寄生容量への充放電は行われる。従って、トランジスタのスイッチングに応じてスパイク状のノイズが出力される。このスパイク状のノイズは、タイミングｔ２、ｔ３で出力される。このタイミングは、ＵＰ信号の立ち上がりと立下がりに同期する。つまり、第２のチャージポンプ回路６からは、ＵＰ信号の立ち上がりと立下がりとに同期したスパイク状のノイズが出力される。このとき、第２のループフィルタ７から出力される電圧ＶＣＤＭには、このスパイク状のノイズが重畳される（図３、ＶＣＤＭ参照）。
【００３２】
電圧電流変換回路８は、第１のループフィルタ４によって出力される電圧ＶＣ及び第２のループフィルタ７によって出力される電圧ＶＣＤＭを入力し、電圧ＶＣと電圧ＶＣＤＭの差電圧に基づいた電流を出力する。これによって、電圧電流変換回路８に入力される電圧は、タイミングｔ２、ｔ３で電圧ＶＣに重畳されるスパイク状のノイズを除去したものとなる。従って、電圧電流変換回路８が出力する電流ＩＣの波形は、タイミングｔ１にのみスパイク状のノイズが重畳されたものとなる。
【００３３】
次に、図４を参照して基準クロック信号に対して帰還信号Ｆｄの位相が進んでいる場合について説明する。この場合、ＤＮ１信号はＵＰ１信号より遅く立ち上がる。この時、ＵＰ１信号が第１のチャージポンプ回路３のＰＭＯＳトランジスタＴｒ１のゲートに入力されると（図４、ｔ４参照）、ＰＭＯＳトランジスタＴｒ１はオン状態となる。このとき、電流源Ｉｐによる電流Ｉｐが電源電位からループフィルタ４へと出力される。また、寄生容量への充放電によるスパイク状のノイズが発生する。このため、スパイク状のノイズが重畳された電流Ｉｃｐがループフィルタ４へと出力される。
【００３４】
その後、ＤＮ１信号がＮＭＯＳトランジスタＴｒ２のゲートに入力されると（図４、ｔ５参照）、ＮＭＯＳトランジスタＴｒ２もまたオン状態となる。この場合、ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は共にオン状態であるため、電流は、電源電位から接地電位へと流れる。つまり、ＵＰ１信号及びＤＮ１信号が同時に立ち上がる期間では、第１のループフィルタ４に対して電圧は出力されなくなる。しかしながら、この場合においても寄生容量への充放電によるスパイク状のノイズが発生する。
【００３５】
その後、ＵＰ１信号及びＤＮ１信号が同時に立ち下がると（図４、ｔ６参照）、ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は同時にオフ状態となる。よって、第１のループフィルタ４に対して電流は出力されなくなる。ここでも、トランジスタのスイッチングに応じてスパイクノイズが発生する。
【００３６】
このことより、ＵＰ１信号の立ち上がり時とＤＮ１信号の立ち上がり時の間の位相差分（図４、参照）だけ、電流Ｉｃｐがループフィルタ４へと出力される。そして、第１のチャージポンプ回路３によって出力された電流に応じて、第１のループフィルタ４からは、電圧ＶＣが出力される。なお、第１のループフィルタ４へと出力される電流にはトランジスタのスイッチングに応じたスパイク状のノイズが重畳される。これに伴い、電圧ＶＣにもスパイク状のノイズが重畳される（図４、ＶＣ参照）。
【００３７】
一方、ＡＮＤ回路５ではダミー信号を生成する。本実施の形態では、例えばＵＰ信号に同期したダミー信号を生成する（図４、ダミー信号参照）。ＡＮＤ回路５によって出力されたダミー信号は、ダミー１信号及びダミー２信号として第２のチャージポンプ回路６へと入力される。なお、第２のチャージポンプ回路６へと入力されるダミー１信号及びダミー２信号は同一のパルス幅を有する信号である。
【００３８】
第２のチャージポンプ回路６は、ダミー１信号及びダミー２信号の入力に基づいて動作する。ここで、ダミー１信号とダミー２信号とは、同じパルス幅であるため、第２のチャージポンプ回路６からの電流出力は行われない。しかし、ダミー１信号及びダミー２信号とに基づきトランジスタはスイッチングされるため、寄生容量への充放電は行われる。従って、トランジスタのスイッチングに応じてスパイク状のノイズが出力される。このスパイク状のノイズは、タイミングｔ５、ｔ６で出力される。このタイミングは、ＵＰ信号の立ち上がりと立下がりに同期する。つまり、第２のチャージポンプ回路６からは、ＵＰ信号の立ち上がりと立下がりとに同期したスパイク状のノイズが出力される。このとき、第２のループフィルタ７から出力される電圧ＶＣＤＭには、このスパイク状のノイズが重畳される（図４、ＶＣＤＭ参照）。
【００３９】
電圧電流変換回路８は、第１のループフィルタ４によって出力される電圧ＶＣ及び第２のループフィルタ７によって出力される電圧ＶＣＤＭを入力し、電圧ＶＣと電圧ＶＣＤＭの差電圧に基づいた電流を出力する。これによって、電圧電流変換回路８に入力される電圧は、タイミングｔ５、ｔ６で電圧ＶＣに重畳されるスパイク状のノイズを除去したものとなる。従って、電圧電流変換回路８が出力する電流ＩＣの波形は、タイミングｔ４にのみスパイク状のノイズが重畳されたものとなる。
【００４０】
次に、図５を参照して基準クロック信号Ｆｒ及び帰還クロック信号Ｆｄが同位相である場合について説明する。ＵＰ１信号とＤＮ１信号が同時に立ち上がると、ＰＭＯＳトランジスタＴｒ１及びＮＭＯＳトランジスタＴｒ２は同時にオン状態となる（図５、ｔ７参照）。この場合、電源電圧から接地電位に対して電流が流れる。その後、ＵＰ１信号及びＤＮ１信号は同時に立ち下がり、トランジスタＴｒ１及びトランジスタＴｒ２は同時にオフ状態となる（図５、ｔ８参照）。以上のように、ＵＰ１信号とＤＮ１信号が同位相である場合、ＵＰ１信号とＤＮ１信号は、同じパルス幅であるため、第１のチャージポンプ回路３からの電流出力は行われない。しかしながら、ＵＰ１信号及びＵＰ２信号とに基づきトランジスタはスイッチングされるため、寄生容量への充放電が行われる。従って、トランジスタのスイッチングに応じてスパイク状のノイズが出力される。このとき、第１のループフィルタ４から出力される電圧ＶＣには、このスパイク状のノイズが重畳される（図５、ＶＣ参照）。
【００４１】
一方、第２のチャージポンプ回路６は、ダミー１信号及びダミー２信号の入力に基づいて動作する。ここで、ダミー１信号とダミー２信号とは、同じパルス幅であるため、第２のチャージポンプ回路６からの電流出力は行われない。しかし、ダミー１信号及びダミー２信号とに基づきトランジスタはスイッチングされるため、寄生容量への充放電は行われる。従って、トランジスタのスイッチングに応じてスパイク状のノイズが出力される。このスパイク状のノイズは、タイミングｔ７、ｔ８で出力される。このタイミングは、ＵＰ信号及びＤＮ信号の立ち上がりと立下がりに同期する。つまり、第２のチャージポンプ回路６からは、ＵＰ信号及びＤＮ信号の立ち上がりと立下がりとに同期したスパイク状のノイズが出力される。このとき、第２のループフィルタ７から出力される電圧ＶＣＤＭには、このスパイク状のノイズが重畳される（図５、ＶＣＤＭ参照）。
【００４２】
電圧電流変換回路８は、第１のループフィルタ４によって出力される電圧ＶＣ及び第２のループフィルタ７によって出力される電圧ＶＣＤＭを入力し、電圧ＶＣと電圧ＶＣＤＭの差電圧に基づいた電流を出力する。これによって、電圧電流変換回路８に入力される電圧は、タイミングｔ７、ｔ８で電圧ＶＣに重畳されるスパイク状のノイズを除去したものとなる。従って、電圧電流変換回路８が出力する電流ＩＣの波形にスパイク状のノイズは重畳されない（図５、ＩＣ参照）。そして、電流制御発振器９は電圧電流変換回路８によって出力された電流に応じた周波数を有する出力クロック信号Ｆｏｕｔを出力する。
【００４３】
以上のように、ＰＬＬ回路１００は、ＵＰ信号とＤＮ信号とに基づき動作する第１のチャージポンプ回路３が出力電圧ＶＣに重畳されるスパイク状のノイズを、ダミー信号に基づき動作する第２のチャージポンプ回路６で擬似的に再現した出力電圧ＶＣＤＭを生成する。そして、第１のチャージポンプ回路３の出力電圧ＶＣと第２のチャージポンプ回路７の出力電圧ＶＣＤＭとの差電圧に基づき電圧制御発振回路１０が出力する出力クロック信号の発振周波数を制御する。ここで、本実施の形態のＰＬＬ回路１００においては、出力電圧ＶＣに重畳されるスパイク状のノイズと出力電圧ＶＣＤＭに重畳されるスパイク状のノイズとは、略同じ波形となるように回路が構成されている。つまり、略同じ波形となる出力電圧ＶＣと出力電圧ＶＣＤＭと間にはノイズ波形に関する電圧差は生じない。したがって、電圧制御発振回路１０が生成する出力クロック信号Ｆｏｕｔにスパイク状のノイズの影響はなく、ジッタも発生しない。このことより、本実施の形態にかかるＰＬＬ回路１００によれば、ジッタを低減した出力クロック信号Ｆｏｕｔの生成が可能である。
【００４４】
実施の形態２
実施の形態２にかかるＰＬＬ回路２００を図６に示し、図６を参照してＰＬＬ回路２００について説明する。ＰＬＬ回路２００は、実施の形態１にかかるＰＬＬ回路１００におけるループフィルタ４を構成するコンデンサの容量値を削減するものである。そのために、ＰＬＬ回路２００は、実施の形態１にかかるチャージポンプ回路３と電圧電流変換回路８との組を２組有している。図６において、一方の組を構成するチャージポンプ回路と電圧電流変換回路は、チャージポンプ回路２４と電圧電流変換回路２６とで示され、他方の組を構成するチャージポンプ回路と電圧電流変換回路は、チャージポンプ回路２８と電圧電流変換回路３３とで示される。
【００４５】
また、ＰＬＬ回路２００は、この組のうち一方の組のチャージポンプ回路と電流電圧変換回路との間に積分フィルタ２５を有し、他方の組のチャージポンプ回路と電流電圧変換回路との間にリップルフィルタ２９を有している。そして、ＰＬＬ回路２００では、チャージポンプ回路２４の出力電流の電流量をチャージポンプ回路２８の電流量よりも小さくする。これによって、ＰＬＬ回路２００は、積分フィルタ２５を構成するコンデンサＣ１の容量値を小さくしながら、このコンデンサＣ１とチャージポンプ回路２４の出力電流との積によって決まるノイズの大きさをＰＬＬ回路１００で発生するノイズの大きさと実質的に同じにする。
【００４６】
しかしながら、ＰＬＬ回路２００では、チャージポンプ回路２８で発生する高周波ノイズ（例えば、スパイク状のノイズ）が除去されない。これは、リップルフィルタ２９の特性が、チャージポンプ回路２８で発生する電圧の揺れ（以下、リップルノイズと称す）を除去するために最適化されているためである。したがって、実施の形態２では、このリップルフィルタ２９が接続されるチャージポンプ回路２８に対して、実施の形態１の構成を適用する。これによって、ＰＬＬ回路２００では、チャージポンプ回路２８で発生するスパイク状のノイズを低減する。以下では、チャージポンプ回路２８を有する組とその組に対して適用される実施の形態１の構成について着目し、説明する。
【００４７】
実施の形態２では、第１のチャージポンプ回路としてチャージポンプ回路２８を用い、第１のフィルタとしてリップルフィルタ２９を用いる。一方、第２のチャージポンプ回路としてチャージポンプ回路３１を用い、第２のフィルタとしてリップルフィルタ３２を用いる。また、ダミー信号生成回路としてＡＮＤ回路３０を用いる。なお、実施の形態２においても、チャージポンプ回路２８、３１には、実施の形態１と同様に同じ構成のチャージポンプ回路、例えば図２に示すチャージポンプ回路を用いる。
【００４８】
チャージポンプ回路２８は、位相周波数比較器２３からＵＰ１信号とＤＮ１信号とがバッファ回路２７を介して入力される。そして、チャージポンプ回路２８は、このＵＰ１信号とＤＮ１信号とに基づき出力電流を制御する。リップルフィルタ２９は、チャージポンプ回路２９の出力電流に基づき出力電圧ＶＣを出力する。
【００４９】
チャージポンプ回路３１は、ＡＮＤ回路３０によって生成されるＵＰＤＮ信号（図中のＵＰＮＤ１信号及びＵＰＤＮ２信号）が入力される。このＵＰＤＮ信号は、位相周波数比較器２３が出力するＵＰ信号及びＤＮ信号に基づきＡＮＤ回路３０が生成するものである。そして、チャージポンプ回路３１は、このＵＰＤＮ１信号とＵＰＤＮ２信号とに基づき出力電流を制御する。リップルフィルタ３２は、チャージポンプ回路３１の出力電流に基づき出力電圧ＶＣＤＭを出力する。
【００５０】
ここで、リップルフィルタ２９とリップルフィルタ３２とは、同じ構成のものを使用する。そのため、チャージポンプ回路の動作に起因して発生し、出力電圧ＶＣと出力電圧ＶＣＤＭとに重畳されるスパイク状のノイズは、同じ大きさになる。電圧電流変換回路３３は、この出力電圧ＶＣと出力電圧ＶＣＤＭとの差電圧に基づき出力電流ＩＣを出力する。したがって、出力電流ＩＣには、スパイク状のノイズに起因するノイズは重畳されない。
【００５１】
そして、この出力電流ＩＣと電流電圧変換回路２６が出力する出力電流とを加算し、この加算した電流に基づき電流制御発振回路２４で出力クロック信号Ｆｏｕｔの周波数を制御する。これによって、出力クロック信号Ｆｏｕｔのジッタは低減される。
【００５２】
上記説明より、実施の形態２にかかるＰＬＬ回路２００では、スパイク状のノイズの大きさを低減する能力が小さいリップルフィルタを有する部分に関し、実施の形態１の構成を適用する。これによって、リップルフィルタが接続されるチャージポンプ回路で発生するスパイク状のノイズの大きさを低減することが可能である。つまり、ＰＬＬ回路２００においても、スパイク状のノイズの影響を低減した出力電流ＩＣに基づき出力クロック信号Ｆｏｕｔの周波数を制御することが可能である。また、ＰＬＬ回路２００は、出力クロック信号Ｆｏｕｔのジッタを低減することが可能である。また、ＰＬＬ回路２００のように、スパイク状のノイズを低減する能力が小さな部分に本発明を適用することで、ノイズ低減に関する効果はより顕著なものとなる。
【００５３】
以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１に関わるＰＬＬ回路を示す図である。
【図２】本発明の実施の形態１に関わるＰＬＬ回路内部のチャージポンプ回路を示す図である。
【図３】本発明の実施の形態に関わるＰＬＬ回路内部の位相波形及び電圧波形を示す図である。
【図４】本発明の実施の形態に関わるＰＬＬ回路内部の位相波形及び電圧波形を示す図である。
【図５】本発明の実施の形態に関わるＰＬＬ回路内部の位相波形及び電圧波形を示す図である。
【図６】本発明の実施の形態２に関わるＰＬＬ回路を示す図である。
【図７】従来のＰＬＬ回路を示す図である。
【図８】従来におけるＰＬＬ回路内部のチャージポンプ回路を示す図である。
【図９】従来におけるＰＬＬ回路内部のチャージポンプ回路を示す図である。
【符号の説明】
【００５５】
１、２３          位相周波数比較器
２、２７、３６    バッファ
５、３０          ＡＮＤ回路
３、２８          第１のチャージポンプ回路
６、３１          第２のチャージポンプ回路
２４              第３のチャージポンプ回路
４、２９          第１のフィルタ
７、３２          第２のフィルタ
８、３３          電圧電流変換回路
２６              第２の電圧電流変換回路
９、３４          電流制御発振器
１０              電圧制御発振器
２１、２２、３５  分周器
Ｔｒ１            ＰＭＯＳトランジスタ
Ｔｒ２            ＮＭＯＳトランジスタ
Ｉｐ、Ｉｎ        電流源
１００、２００    ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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