(57)【要約】      （修正有）【課題】メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できるＤＲＡＭ等の半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、メモリアレイ領域１０Ａのシリコン基板１１内に不純物を注入し、メモリアレイ領域１０Ａのゲート電極１４に対応してソース・ドレイン拡散層を形成する第１拡散層形成工程と、メモリアレイ領域１０Ａのソース・ドレイン拡散層内の不純物を拡散する熱処理工程と、周辺回路領域１０Ｂ，１０Ｃのシリコン基板１１内に不純物を注入し、周辺回路領域１０Ｂ，１０Ｃのゲート電極１４に対応してソース・ドレイン拡散層を形成する第２拡散層形成工程とをこの順に有する。【選択図】図１
2008016705.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に不純物がドープされたシリコン層を形成するシリコン層形成工程と、
半導体基板の第１領域のシリコン層をパターニングして、ゲート電極に形成する第１パターニング工程と、
前記第１領域の半導体基板内に不純物を注入し、前記第１領域のゲート電極に対応してソース・ドレイン拡散層を形成する第１拡散層形成工程と、
半導体基板の相互に隣接する第２領域及び第３領域の前記シリコン層をパターニングして、ゲート電極に形成する第２パターニング工程と、
前記第２及び第３領域の半導体基板内に不純物を注入し、前記第２及び第３領域のゲート電極に対応してソース・ドレイン拡散層を形成する第２拡散層形成工程と、
前記第１領域のソース・ドレイン拡散層内の不純物を拡散する熱処理工程とを有し、
前記熱処理工程を、前記第１拡散層形成工程と前記第２拡散層形成工程との間に行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン層形成工程は、ノンドープシリコン層を堆積する工程と、前記第１領域及び第２領域のシリコン層に第１導電型の不純物を注入し、前記第３領域のシリコン層に第２導電型の不純物を注入する注入工程とを有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン層形成工程と前記第１パターニング工程との間に、前記シリコン層上に金属層を堆積する工程を更に有し、前記ゲート電極が前記シリコン層及び金属層で構成される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１パターニング工程は、前記シリコン層を前記第２領域と前記第３領域の境界部分で分離する分離溝を前記シリコン層内に形成する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記第１パターニング工程と前記第２パターニング工程との間に、前記第１領域のゲート電極の側壁及び前記分離溝の側壁に側壁保護膜を形成する工程を更に有する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記側壁保護膜を形成する工程と前記第２パターニング工程との間に、前記第１領域のゲート電極間と、前記分離溝内とに、前記半導体基板に接するコンタクト電極を形成する工程を更に有する、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、メモリアレイ領域及び周辺回路領域を備える半導体装置の製造方法として好適な技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルがアレイ状に配設されたメモリアレイ領域と、メモリアレイ領域の周辺に配設されると共に、各メモリセルを駆動する周辺回路が配設された周辺回路領域とを備えている。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとから構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。
【０００３】
ＭＯＳＦＥＴの形成に際しては、シリコン基板上にゲート絶縁膜を形成した後、このゲート絶縁膜上にシリコン電極膜及び電極保護膜を順次に積層する。フォトリソグラフィ技術及びドライエッチング技術を用いてこれらゲート絶縁膜、シリコン電極膜、及び、電極保護膜をゲート電極の形状にパターニングした後、パターニングされた電極保護膜をマスクとしてシリコン基板の表面付近に不純物の注入を行い、ソース・ドレイン拡散層を形成する。熱処理によって、シリコン基板の表面付近に注入した不純物を拡散、活性化させることによって、ゲート電極とその両脇のソース・ドレイン拡散層とで構成されるＭＯＳＦＥＴを形成する。
【０００４】
ＤＲＡＭ及びその製造方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００６−１２０８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、キャパシタに蓄積された電荷は、ＭＯＳＦＥＴの接合リーク電流により、時間の経過に伴って減少する。従って、蓄積された電荷を読出し可能な時間内に、その電荷を読み出すと共に蓄積し直すリフレッシュ動作を行っている。ＤＲＡＭでは、その消費電力低減のために、リフレッシュ動作の周期を長くする要請が強い。この目的のためには、メモリアレイ領域のソース・ドレイン拡散層では、不純物濃度を低くしてＰＮ接合部における電界強度を弱めると共に、高温で長時間の熱処理を行いＰＮ接合部近傍の不純物準位を不活性化させることで、接合リーク電流を低減することが好ましい。
【０００６】
一方、周辺回路領域では、高速化に対する要請が強く、メモリアレイ領域のＭＯＳＦＥＴとは逆に、ソース・ドレイン拡散層の不純物濃度を高めると共にチャネル長を短くして、応答速度を高めることが好ましい。ところで、そのような周辺回路領域のソース・ドレイン拡散層に対して高温で長時間の熱処理を行うと、不純物が過度に拡散することによって、短チャネル効果が生じ易くなり、ＭＯＳＦＥＴの特性劣化を招くおそれがある。従って、メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層に生じる不純物の過度の拡散を抑制できるＤＲＡＭの製造方法が望まれる。
【０００７】
本発明は、上記に鑑み、メモリアレイ領域及び周辺回路領域を備える半導体装置の製造方法であって、メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に不純物がドープされたシリコン層を形成するシリコン層形成工程と、
半導体基板の第１領域のシリコン層をパターニングして、ゲート電極に形成する第１パターニング工程と、
前記第１領域の半導体基板内に不純物を注入し、前記第１領域のゲート電極に対応してソース・ドレイン拡散層を形成する第１拡散層形成工程と、
半導体基板の相互に隣接する第２領域及び第３領域の前記シリコン層をパターニングして、ゲート電極に形成する第２パターニング工程と、
前記第２及び第３領域の半導体基板内に不純物を注入し、前記第２及び第３領域のゲート電極に対応してソース・ドレイン拡散層を形成する第２拡散層形成工程と、
前記第１領域のソース・ドレイン拡散層内の不純物を拡散する熱処理工程とを有し、
前記熱処理工程を、前記第１拡散層形成工程と前記第２拡散層形成工程との間に行うことを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、第１拡散層形成工程と第２拡散層形成工程との間に行う熱処理工程を有することによって、メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できる。
【００１０】
本発明に係る半導体装置の製造方法の好適な態様では、前記シリコン層形成工程は、ノンドープシリコン層を堆積する工程と、前記第１領域及び第２領域のシリコン層に第１導電型の不純物を注入し、前記第３領域のシリコン層に第２導電型の不純物を注入する注入工程とを有する。或いはこれに代えて、シリコン層形成工程は、第１導電型の不純物ドープシリコン層を堆積する工程と、第３領域のシリコン層に第２導電型の不純物を注入することによって、第３領域のシリコン層の導電型を第２導電型に反転させる注入工程とを有する。ＰＮデュアルゲート構造のＭＯＳＦＥＴを形成することによって、ＭＯＳＦＥＴのしきい値電圧を低減できる。
【００１１】
本発明に係る半導体装置の製造方法の好適な態様では、前記シリコン層形成工程と前記第１パターニング工程との間に、前記シリコン層上に金属層を堆積する工程を更に有し、前記ゲート電極が前記シリコン層及び金属層で構成される。金属層によってゲート電極の電気抵抗を低減できる。
【００１２】
本発明に係る半導体装置の製造方法の好適な態様では、前記第１パターニング工程は、前記シリコン層を前記第２領域と前記第３領域の境界部分で分離する分離溝を前記シリコン層内に形成する。第１拡散層形成工程と第２拡散層形成工程との間に行う熱処理工程に際して、第２領域のシリコン層と第３領域のシリコン層との間で、第１導電型の不純物及び第２導電型の不純物が相互に拡散することを抑制できる。
【００１３】
シリコン層内に分離溝を形成する場合には、より好ましくは、前記第１パターニング工程と前記第２パターニング工程との間に、前記第１領域のゲート電極の側壁及び前記分離溝の側壁に側壁保護膜を形成する工程を更に有する。側壁保護膜に、不純物を拡散させにくい窒化膜等を用いることによって、不純物の拡散を効果的に抑制できる。
【００１４】
側壁保護膜を形成する場合には、より好ましくは、前記側壁保護膜を形成する工程と前記第２パターニング工程との間に、前記第１領域のゲート電極間と、前記分離溝内とに、前記半導体基板に接するコンタクト電極を形成する工程を更に有する。第１領域のコンタクト電極形成に際して、分離溝内にもコンタクト電極を形成することによって、分離溝付近にエッチング残渣等が生じることを抑制できる。分離溝内に形成されるコンタクト電極は、好ましくは、半導体基板内の素子分離構造に接する。
【発明を実施するための最良の形態】
【００１５】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、メモリセルがアレイ状に配設されたメモリアレイ領域１０Ａと、メモリアレイ領域１０Ａの周辺に配設されると共に、メモリセルを駆動する周辺回路が配設された周辺回路領域とを備える。同図中、周辺回路領域では、ＮＭＯＳＦＥＴが配設されるＮＭＯＳＦＥＴ領域１０Ｂ、及び、ＰＭＯＳＦＥＴが配設されるＰＭＯＳＦＥＴ領域１０Ｃをそれぞれ示している。
【００１６】
半導体装置１０は、シリコン基板１１を備える。シリコン基板１１の表面部分には、ＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。シリコン基板１１上には酸化膜又は酸窒化膜から成るゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。ゲート電極１４は、ポリメタル構造を有し、下層は不純物がドープされたポリシリコン層（シリコン電極層）１５で、上層は金属電極層１６でそれぞれ構成されている。金属電極層１６は、例えば順次に積層された窒化タングステン層（以下、ＷＮ層と呼ぶ）及びタングステン層（以下、Ｗ層と呼ぶ）から成る。
【００１７】
メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５には、Ｎ型不純物としてリン又はヒ素が、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１５には、Ｐ型不純物としてホウ素又はインジウムが、それぞれドープされている。ゲート電極１４上には、窒化膜から成る電極保護膜１７が形成されている。
【００１８】
ゲート電極１４の両脇のシリコン基板１１の表面部分には不純物がドープされ、図示しないソース・ドレイン拡散層が形成されている。メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのソース・ドレイン拡散層にはＮ型不純物が、ＰＭＯＳＦＥＴ領域１０Ｃのソース・ドレイン拡散層にはＰ型不純物が、それぞれドープされている。ゲート電極１４と、ゲート電極１４両脇のソース・ドレイン拡散層とが、ＭＯＳＦＥＴを構成する。なお、符号２２に示すような、素子分離構造１２上に形成されたゲート電極は、ダミーのゲート電極である。
【００１９】
ゲート絶縁膜１３下のシリコン基板１１の部分はチャネルを、ソース・ドレイン拡散層下のシリコン基板１１の部分はウェルをそれぞれ構成し、何れもソース・ドレイン拡散層よりも低濃度の不純物がドープされている。チャネル等の不純物濃度を調節することによって、ＭＯＳＦＥＴのしきい値電圧を制御できる。
【００２０】
メモリアレイ領域１０Ａでは、ゲート絶縁膜１３、ゲート電極１４、及び、電極保護膜１７の側壁には、窒化膜から成る側壁保護膜１８が形成されている。電極保護膜１７及び側壁保護膜１８から露出するシリコン基板１１のソース・ドレイン拡散層に接続して、コンタクトパッド１９が形成されている。コンタクトパッド１９上には、酸化膜から成るパッド保護膜２０が形成されている。
【００２１】
コンタクトパッド１９及びパッド保護膜２０から露出する、シリコン基板１１、電極保護膜１７、及び、側壁保護膜１８上には、層間絶縁膜２１が形成されている。層間絶縁膜２１の上面は、パッド保護膜２０の上面と同じ高さに形成されている。メモリアレイ領域１０ＡとＮＭＯＳＦＥＴ領域１０Ｂとの境界付近では、ＮＭＯＳＦＥＴ領域１０Ｂの素子分離構造１２上の構造が除去され、メモリアレイ領域１０Ａの周縁に沿って側壁２３が形成されている。
【００２２】
周辺回路領域では、電極保護膜１７上に更に酸化膜から成る上部電極保護膜２４が形成されている。上部電極保護膜２４は、層間絶縁膜２１と同じ材料で構成されている。ゲート絶縁膜１３、シリコン電極層１５、金属電極層１６、電極保護膜１７、及び、上部電極保護膜２４の側壁には、窒化膜から成る側壁保護膜１８が形成されている。側壁保護膜１８は、メモリアレイ領域１０Ａの周縁の側壁２３にも形成されている。
【００２３】
周辺回路領域では、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界の素子分離構造１２上に、シリコン電極層１５をＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとに分離する分離構造２６が形成されている。分離構造２６は、メモリアレイ領域１０Ａの部分２７と同様の断面構造を有する構造２８と、構造２８の側壁に形成された側壁保護膜１８とから構成されている。構造２８内で、ゲート絶縁膜１３、シリコン電極層１５、金属電極層１６、及び、電極保護膜１７に形成された溝は、分離溝５６を構成する。また、構造２８内のコンタクトパッド１９は、ダミーのコンタクトパッド５７を構成し、分離溝５６に沿って延在している。
【００２４】
パッド保護膜２０、層間絶縁膜２１、上部電極保護膜２４、及び、側壁保護膜１８を覆って、シリコン基板１１上に層間絶縁膜２９が成膜されている。メモリアレイ領域１０Ａでは、層間絶縁膜２９及びパッド保護膜２０を貫通してコンタクトパッド１９の頂部を露出するコンタクトホール３０が形成され、コンタクトホール３０の内部にコンタクトプラグ３１が埋め込まれている。周辺回路領域では、層間絶縁膜２９を貫通してソース・ドレイン拡散層を露出するコンタクトホール３２が形成され、コンタクトホール３２の内部にコンタクトプラグ３３が埋め込まれている。
【００２５】
コンタクトプラグ３１，３３の頂部に接続して、層間絶縁膜２９上にはビット線として構成される上層配線３４が形成され、上層配線３４上には配線保護膜３５が形成されている。配線保護膜３５及び上層配線３４を覆って層間絶縁膜２９上には層間絶縁膜３６及び層間絶縁膜３９が形成されている。メモリアレイ領域１０Ａでは、層間絶縁膜３９を貫通してシリンダ孔４０が形成され、シリンダ孔４０内部にはシリンダ型のキャパシタ４１が形成されている。
【００２６】
キャパシタ４１は、シリンダ孔４０の底面及び側面に形成された下部電極４２と、下部電極４２上に形成された容量絶縁膜４３と、容量絶縁膜４３上に形成されシリンダ孔４０の内部を埋め込む上部電極４４とから構成される。コンタクトパッド１９の頂部と下部電極４２の底部との間には、パッド保護膜２０、層間絶縁膜２９、及び、層間絶縁膜３６を貫通して、スルーホール３７が形成され、スルーホール３７の内部にはプラグ３８が埋め込まれている。
【００２７】
上部電極４４を覆って層間絶縁膜３９上には、層間絶縁膜４５が形成されている。メモリアレイ領域１０Ａでは、層間絶縁膜４５を貫通して上部電極４４の一部を露出させるスルーホール４６が形成され、スルーホール４６の内部にはプラグ４７が埋め込まれている。周辺回路領域では、配線保護膜３５、層間絶縁膜３６、層間絶縁膜４５を貫通して、上層配線３４の一部を露出させるスルーホール４８が形成され、スルーホール４８の内部にはプラグ４９が埋め込まれている。層間絶縁膜４５上には、プラグ４７，４９に接続する表層配線５０が形成されている。
【００２８】
本実施形態の半導体装置１０は、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界部分で、シリコン電極層１５をＮＭＯＳＦＥＴ領域１０Ｂ側とＰＭＯＳＦＥＴ領域１０Ｃ側とに分離する分離構造２６を備えることによって、メモリアレイ領域１０Ａのソース・ドレイン拡散層を形成する熱処理に際して、シリコン電極層１５内のＮ型不純物及びＰ型不純物がＮＭＯＳＦＥＴ領域１０Ｂ及びＰＭＯＳＦＥＴ領域１０Ｃ間を相互に拡散することを防止できる。これによって、周辺回路領域のシリコン電極層１５の空乏化を抑制し、ＭＯＳＦＥＴの特性を向上できる。
【００２９】
図２〜６は、図１の半導体装置を製造する製造方法について、各製造段階を順次に示す断面図である。先ず、図２（ａ）に示すように、シリコン基板１１上に素子分離構造１２を形成し、ＭＯＳＦＥＴを形成する素子形成領域を区画する。シリコン基板１１の表面付近に不純物を注入し、図示しないウェルを形成した後、シリコン基板１１上に酸化膜又は酸窒化膜から成るゲート絶縁膜１３を形成する。引き続き、図２（ｂ）に示すように、ゲート絶縁膜１３上に、アモルファス状態のシリコン電極層１５を１００ｎｍの厚みで成膜する。
【００３０】
次いで、公知のフォトリソグラフィ技術を用いて、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１５を覆うレジストパターン５１を形成する。引き続き、図２（ｃ）の符号５２に示すように、レジストパターン５１から露出するメモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５に対してＮ型不純物を注入する。Ｎ型不純物としては、例えばリンやヒ素を注入する。Ｎ型不純物の注入が終わったら、レジストパターン５１を除去する。
【００３１】
次いで、公知のフォトリソグラフィ技術を用いて、メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５を覆うレジストパターン５３を形成する。引き続き、図３（ｄ）の符号５４に示すように、レジストパターン５３から露出するＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１５に対してＰ型不純物を注入する。Ｐ型不純物としては、例えばホウ素やインジウムを注入する。Ｐ型不純物の注入が終わったら、レジストパターン５３を除去する。
【００３２】
次いで、シリコン電極層１５上に金属電極層１６及び窒化膜１７ａを順次に成膜する（図３（ｅ））。金属電極層１６の成膜に際しては、例えばＷＮ膜及びＷ膜を順次に成膜する。引き続き、公知のフォトリソグラフィ技術を用いて窒化膜１７ａ上にレジストパターンを形成した後、このレジストパターンを用いて窒化膜１７ａをパターニングする（図３（ｆ））。窒化膜１７ａのパターニングに際しては、メモリアレイ領域１０Ａでは、ゲート電極を形成する部分を残す。また、周辺回路領域では、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界部分に開口５５を形成し、他の部分を残す。
【００３３】
引き続き、図４（ｇ）に示すように、パターニングされた窒化膜１７ａをマスクとするドライエッチングによって、ゲート絶縁膜１３、シリコン電極層１５、及び、金属電極層１６をパターニングする。これによって、メモリアレイ領域１０Ａでは、順次に積層されたシリコン電極層１５及び金属電極層１６から成るゲート電極１４を形成する。また、周辺回路領域では、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界部分に、素子分離構造１２を露出する分離溝５６を形成する。ドライエッチングによって窒化膜１７ａの上部も除去され、その厚みが減少する。メモリアレイ領域１０Ａで、ゲート電極１４上に形成された窒化膜１７ａは、電極保護膜１７を構成する。
【００３４】
次いで、窒化膜１７ａをマスクとして不純物の注入を行うことによって、メモリアレイ領域１０Ａにおいて、電極保護膜１７から露出するシリコン基板１１の表面付近にＮ型不純物を注入し、ソース・ドレイン拡散層を形成する。次いで、公知の方法を用いて、ゲート絶縁膜１３、ゲート電極１４、及び、電極保護膜１７の側壁を覆う側壁保護膜１８を形成する（図４（ｈ））。側壁保護膜１８は、分離溝５６の側壁にも形成される。
【００３５】
ゲート電極１４間の部分、及び、分離溝５６の内部を埋め込んで全面に、不純物がドープされたポリシリコン膜１９ａを成膜した後、ポリシリコン膜１９ａ上に酸化膜２０ａを成膜する（図４（ｉ））。次いで、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて酸化膜２０ａをパターニングする。酸化膜２０ａのパターニングに際しては、メモリアレイ領域１０Ａでは、コンタクトパッド１９を形成する部分を残す。周辺回路領域では、分離溝５６の付近を残し、他の部分を除去する。
【００３６】
更に、パターニングされた酸化膜２０ａをマスクとするドライエッチングによってポリシリコン膜１９ａをパターニングする。これによって、メモリアレイ領域１０Ａでは、シリコン基板１１の素子形成領域に接続するコンタクトパッド１９を形成する。周辺回路領域では、分離溝５６の内部及び窒化膜１７ａ上に連続して、ダミーのコンタクトパッド５７を形成する（図５（ｊ））。
【００３７】
引き続き、１回目の熱処理を行い、メモリアレイ領域１０Ａのシリコン基板１１の表面付近に注入されたＮ型不純物を拡散させる。１回目の熱処理は、シリコン基板１１に注入された不純物を活性化させることを目的とする高温で短時間の第１熱処理と、第１熱処理によって生じた不要な不純物準位を低減することを目的とする高温で長時間の第２熱処理とを含む。第１熱処理は、例えば１０００℃の基板温度で３０秒間行う。第２熱処理は、８００℃程度の基板温度で５分以上行うことが好ましく、例えば８００℃の基板温度で１０分間行う。
【００３８】
１回目の熱処理に際して、メモリアレイ領域１０Ａでは、シリコン基板１１とコンタクトパッド１９との間のコンタクト抵抗が低減される。シリコン電極層１５は、分離溝５６によってＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとに分離されており、分離溝５６の側壁には不純物を拡散させにくい窒化膜から成る側壁保護膜１８が形成されている。このため、この熱処理に際して、ＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５とＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１５との間で、Ｎ型不純物及びＰ型不純物が相互に拡散することが抑制される。
【００３９】
シリコン基板１１、窒化膜１７ａ、コンタクトパッド１９、及び、パッド保護膜２０を覆って全面に酸化膜２１ａを成膜した後、ＣＭＰなどの技術を用いて表面を平坦化する（図５（ｋ））。引き続き、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、周辺回路領域において、窒化膜１７ａ及び酸化膜２１ａをパターニングする（図５（ｌ））。窒化膜１７ａ及び酸化膜２１ａのパターニングに際しては、メモリアレイ領域１０Ａでは全ての領域を残す。周辺回路領域ではゲート電極１４を形成する部分と、ダミーのコンタクトパッド５７付近とを残し、他の部分を除去する。
【００４０】
次いで、パターニングされた窒化膜１７ａ及び酸化膜２１ａをマスクとするドライエッチングを行い、周辺回路領域の金属電極層１６及びシリコン電極層１５をパターニングする（図６（ｍ））。これによって、周辺回路領域では、ゲート電極１４を形成すると共に、ダミーのコンタクトパッド５７付近に構造２８を形成する。ドライエッチングに際して、酸化膜２１ａの上部が除去され、その膜厚が減少する。これによって、メモリアレイ領域１０Ａでは、パッド保護膜２０上に成膜された酸化膜２１ａが除去され、周辺回路領域では、ダミーのコンタクトパッド５７上に形成されたパッド保護膜２０上の酸化膜２１ａが除去される。
【００４１】
メモリアレイ領域１０Ａで、隣接するコンタクトパッド１９及びパッド保護膜２０間に埋め込まれた酸化膜２１ａは、層間絶縁膜２１を構成する。周辺回路領域で、ゲート電極１４上に形成された窒化膜１７ａは、電極保護膜１７を構成し、その電極保護膜１７上に形成された酸化膜２１ａは、上部電極保護膜２４を構成する。
【００４２】
次いで、公知のフォトリソグラフィ技術を用いて、ＮＭＯＳＦＥＴ領域１０Ｂにおいて、上部電極保護膜２４から露出するシリコン基板１１の表面付近に低濃度のＮ型不純物を注入し、ソース・ドレイン拡散層の低濃度領域（ＬＤＤ：Lightly Doped Drain）を形成する。引き続き、公知のフォトリソグラフィ技術を用いて、ＰＭＯＳＦＥＴ領域１０Ｃで、上部電極保護膜２４から露出するシリコン基板１１の表面付近に低濃度のＰ型不純物を注入し、ソース・ドレイン拡散層の低濃度領域を形成する。
【００４３】
全面に窒化膜を成膜した後、エッチバックを行うことによって、側壁保護膜２５を形成する（図６（ｎ））。側壁保護膜２５は、メモリアレイ領域１０Ａでは、側壁２３に形成し、周辺回路領域では、ゲート絶縁膜１３、ゲート電極１４、電極保護膜１７、上部電極保護膜２４から成る積層構造５８の側壁、及び、構造２８の側壁にそれぞれ形成する。これによって、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界部分に、分離構造２６が形成される。
【００４４】
次いで、公知のフォトリソグラフィ技術を用いて、ＮＭＯＳＦＥＴ領域１０Ｂにおいて、上部電極保護膜２４及び側壁保護膜２５から露出するシリコン基板１１の表面付近に高濃度のＮ型不純物を注入し、ソース・ドレイン拡散層の高濃度領域を形成する。引き続き、公知のフォトリソグラフィ技術を用いて、ＰＭＯＳＦＥＴ領域１０Ｃにおいて、上部電極保護膜２４及び側壁保護膜２５から露出するシリコン基板１１の表面付近に高濃度のＰ型不純物を注入し、ソース・ドレイン拡散層の高濃度領域を形成する。
【００４５】
更に、１回目の熱処理に比して低温で短時間の条件で２回目の熱処理を行い、周辺回路領域のシリコン基板１１に注入した不純物を拡散させる。２回目の熱処理は、例えば８００℃で１分間行う。
【００４６】
引き続き、シリコン基板１１、パッド保護膜２０、層間絶縁膜２１、酸化膜２１ａ、上部電極保護膜２４、及び、側壁保護膜２５を覆って全面に、層間絶縁膜２９を成膜する。メモリアレイ領域１０Ａで、パッド保護膜２０及び層間絶縁膜２９を貫通してコンタクトパッド１９の頂部を露出させるコンタクトホール３０を形成した後、コンタクトホール３０の内部に導電材料を埋め込んでコンタクトプラグ３１を形成する。周辺回路領域では、層間絶縁膜２９を貫通してソース・ドレイン拡散層を露出させるコンタクトホール３２を形成した後、コンタクトホール３２の内部に導電材料を埋め込んでコンタクトプラグ３３を形成する。
【００４７】
層間絶縁膜２９上に導電材料及び窒化膜を順次に積層した後、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて導電材料及び窒化膜をパターニングし、コンタクトプラグ３１，３３に接続する上層配線３４と、上層配線３４上の配線保護膜３５とを形成する。引き続き、上層配線３４及び配線保護膜３５を覆って層間絶縁膜２９上に層間絶縁膜３６を堆積する。パッド保護膜２０、層間絶縁膜２９，３６を貫通し、コンタクトパッド１９の頂部を露出させるスルーホール３７を形成した後、スルーホール３７の内部に導電材料を埋め込んでプラグ３８を形成する。
【００４８】
層間絶縁膜３６及びプラグ３８上に層間絶縁膜３９を堆積した後、層間絶縁膜３９を貫通してプラグ３８の頂部を露出させるシリンダ孔４０を開孔する。シリンダ孔４０の底面及び側面に下部電極４２を形成した後、下部電極４２上に容量絶縁膜４３を形成する。更に、シリンダ孔４０の内部を埋め込んで容量絶縁膜４３上に上部電極４４を形成し、これによって、下部電極４２、容量絶縁膜４３、及び、上部電極４４から成るキャパシタ４１を形成する。引き続き、上部電極４４を覆って層間絶縁膜３９上に層間絶縁膜４５を堆積する。
【００４９】
層間絶縁膜４５を貫通して、上部電極４４の一部を露出させるスルーホール４６を開孔した後、スルーホール４６の内部に導電材料を埋め込んでプラグ４７を形成する。配線保護膜３５、層間絶縁膜３６，３９，４５を貫通して、上層配線３４の一部を露出させるスルーホール４８を開孔した後、スルーホール４８の内部に導電材料を埋め込んでプラグ４９を形成する。層間絶縁膜４５上にプラグ４７，４９に接続する表層配線５０を形成する等の工程を経ることによって、半導体装置１０を製造できる。
【００５０】
本実施形態の製造方法によれば、メモリアレイ領域１０Ａのソース・ドレイン拡散層を形成する不純物注入の後であって、周辺回路領域のソース・ドレイン拡散層を形成する不純物注入に先立つ１回目の熱処理を行うことによって、メモリアレイ領域１０Ａのソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できる。これによって、周辺回路領域のＭＯＳＦＥＴの短チャネル効果を抑制しつつ、メモリアレイ領域１０ＡのＭＯＳＦＥＴの接合リーク電流を抑制できる。
【００５１】
また、ＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとの境界部分に、シリコン電極層１５を分離する分離溝５６を形成することによって、１回目の熱処理に際して、ＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５とＰＭＯＳＦＥＴ１０Ｃのシリコン電極層１５との間で生じる、Ｎ型不純物及びＰ型不純物の相互拡散を抑制できる。
【００５２】
更に、分離溝５６の内部に側壁保護膜１８を介してダミーのコンタクトパッド５７を形成することによって、分離溝５６付近に生じるエッチング残渣を低減できる。
【００５３】
なお、上記実施形態の製造方法では、コンタクトパッド１９形成に後続して１回目の熱処理を行ったが、この１回目の熱処理は、メモリアレイ領域１０Ａのソース・ドレイン拡散層を形成する不純物注入の後であって、周辺回路領域のソース・ドレイン拡散層を形成する不純物注入の前であれば、どの段階で行っても構わない。
【００５４】
図７、８は、実施形態の一変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本変形例の製造方法は、図５（ｊ）、（ｌ）に示した製造段階以外は実施形態に係る半導体装置の製造方法と同様である。図５（ｊ）に示したポリシリコン膜１９ａ及び酸化膜２０ａのパターニングに際して、図７（ａ）に示すように、分離溝５６の内部及びその付近を含め、周辺回路領域のポリシリコン膜１９ａ及び酸化膜２０ａを完全に除去する。
【００５５】
図５（ｋ）に示した酸化膜２１ａの堆積に際しては、図７（ｂ）に示すように、分離溝５６の内部を酸化膜２１ａで埋め込む。図５（ｌ）に示した窒化膜１７ａ及び酸化膜２１ａをパターニングに際しては、図７（ｃ）に示すように、分離溝５６の内部及びその付近に対してもドライエッチングを行う。図６（ｍ）に示したゲート絶縁膜１３、シリコン電極層１５、及び、金属電極層１６のパターニングによって、図８（ｄ）に示した構造が得られる。
【００５６】
分離溝５６の内部では、図７（ｃ）、図８（ｄ）に示したように、側壁保護膜１８及び酸化膜２１ａの一部が残渣としてエッチングされずに残る。しかし、図４（ｇ）に示した製造段階で、分離溝５６を素子分離構造１２上に形成することによって、エッチング残渣を素子分離構造１２上に形成でき、製造上又は半導体装置への影響を防止できる。
【００５７】
本変形例の製造方法によれば、図５（ｊ）の製造段階に後続する１回目の熱処理に際して、シリコン電極層１５が、分離溝５６によってＮＭＯＳＦＥＴ領域１０ＢとＰＭＯＳＦＥＴ領域１０Ｃとに分離されているため、この熱処理に際して、ＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１５とＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１５との間で生じる、Ｎ型不純物及びＰ型不純物の相互拡散が抑制される。
【００５８】
また、実施形態の製造方法に比して、図５（ｊ）又は（ｌ）の製造段階に先立つレジストパターンの形成に際して、分離溝５６付近のパターンを形成する必要がなく、メモリアレイ領域１０Ａのパターンのみを形成すればよい。従って、レジストパターンを形成する露光工程を簡素化できる。
【００５９】
なお、図７（ｃ）に示した窒化膜１７ａ及び酸化膜２１ａのパターニングに際しては、側壁保護膜１８及び酸化膜２１ａを完全に除去しても構わない。また、後続するゲート絶縁膜１３、シリコン電極層１５、及び、金属電極層１６のパターニングに際しては、図６（ｍ）と同様にパッド保護膜２０上の酸化膜２１ａを完全に除去しても構わない。
【００６０】
ところで、従来の半導体装置では、上記実施形態及び変形例とは異なり、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１５をＮ型にすると共に、シリコン基板１１表面よりやや下方にチャネルを形成した埋込みチャネル型が採用されていた。しかし、このＰＭＯＳＦＥＴでは、シリコン基板１１とシリコン電極層１５との間の仕事関数差によって、しきい値電圧を充分に低減できない問題があった。
【００６１】
上記に対して、本実施形態の半導体装置では、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１５をＰ型にすると共に、シリコン基板１１の直下にチャネルを形成した表面チャネル型を採用することによって、上記仕事関数差を低減し、しきい値電圧を下げることが出来る。ＰＭＯＳＦＥＴのシリコン電極層１７をＰ型に、ＮＭＯＳＦＥＴのシリコン電極層１７をＮ型にしたトランジスタ構造はＰＮデュアルゲート構造と、また、その製造プロセスはＰＮデュアルゲートプロセスと呼ばれ、最新のロジック半導体装置等で採用されている。
【００６２】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】図３（ｄ）〜（ｆ）は、図２に後続する各製造段階を順次に示す断面図である。
【図４】図４（ｇ）〜（ｉ）は、図３に後続する各製造段階を順次に示す断面図である。
【図５】図５（ｊ）〜（ｌ）は、図４に後続する各製造段階を順次に示す断面図である。
【図６】図６（ｍ）、（ｎ）は、図５に後続する各製造段階を順次に示す断面図である。
【図７】図７（ａ）〜（ｃ）は、実施形態の一変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図８】図７に後続する一製造段階を示す断面図である。
【符号の説明】
【００６４】
１０：半導体装置
１０Ａ：メモリアレイ領域
１０Ｂ：ＮＭＯＳＦＥＴ領域
１０Ｃ：ＰＭＯＳＦＥＴ領域
１１：シリコン基板
１２：素子分離構造
１３：ゲート絶縁膜
１４：ゲート電極
１５：シリコン電極層
１６：金属電極層
１７：電極保護膜
１７ａ：窒化膜
１８：側壁保護膜
１９：コンタクトパッド
１９ａ：ポリシリコン膜
２０：パッド保護膜
２０ａ：酸化膜
２１：層間絶縁膜
２１ａ：酸化膜
２２：ダミーのゲート電極
２３：側壁
２４：上部電極保護膜
２５：側壁保護膜
２６：分離構造
２７：部分
２８：構造
２９：層間絶縁膜
３０：コンタクトホール
３１：コンタクトプラグ
３２：コンタクトホール
３３：コンタクトプラグ
３４：上層配線
３５：配線保護膜
３６：層間絶縁膜
３７：スルーホール
３８：プラグ
３９：層間絶縁膜
４０：シリンダ孔
４１：キャパシタ
４２：下部電極
４３：容量絶縁膜
４４：上部電極
４５：層間絶縁膜
４６：スルーホール
４７：プラグ
４８：スルーホール
４９：プラグ
５０：表層配線
５１：レジストパターン
５２：Ｎ型不純物
５３：レジストパターン
５４：Ｐ型不純物
５５：開口
５６：分離溝
５７：ダミーのコンタクトパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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