(57)【要約】【課題】本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。【解決手段】本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。またＮＭＯＳトランジスタＱＮは、ゲート絶縁膜５、多結晶ポリシリコン６３が当該順に形成された構成を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１及び第２半導体層と、
前記第１半導体層上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３半導体層を有する第１ゲート電極と、
前記第２半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された第４半導体層を有する第２ゲート電極と、を備えた、
ＭＯＳ構造を有する半導体装置。
【請求項２】
前記第２金属層は、
前記第１金属層よりも、前記第３半導体層から前記第１ゲート絶縁膜方向への物質の拡散をより抑制することが可能である、
請求項１に記載のＭＯＳ構造を有する半導体装置。
【請求項３】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、
ハフニウム酸化物である、
請求項１に記載のＭＯＳ構造を有する半導体装置。
【請求項４】
前記第１金属層及び前記第２金属層は、
窒化チタンである、
請求項２に記載のＭＯＳ構造を有する半導体装置。
【請求項５】
前記第２金属層は、
（１００）面に配向した前記窒化チタンである、
請求項４に記載のＭＯＳ構造を有する半導体装置。
【請求項６】
前記第２金属層の膜厚は、
５ｎｍ以上である、
請求項２に記載のＭＯＳ構造を有する半導体装置。
【請求項７】
前記第１金属層の厚さ及び前記第２金属層の厚さの合計は、
前記第３半導体層の厚さの１０分の１以下である、
請求項１に記載のＭＯＳ構造を有する半導体装置。
【請求項８】
（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１金属層を形成する工程と、
（ｃ）前記第１金属層上に第２金属層を形成する工程と、
（ｄ）前記第１半導体層の上方に前記第１金属層及び前記第２金属層を残し、前記第２半導体層の上方から前記第１金属層及び前記第２金属層を除去する工程と、
（ｅ）前記第２金属層及び前記第２半導体層上に、ゲート電極用半導体層を形成する工程と、
（ｆ）前記第１金属層及び前記第２金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えた、
ＭＯＳ構造を有する半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、
ハフニウム酸化物から成る前記ゲート絶縁膜を形成する工程である、
請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）は、
窒化チタンから成る前記第１金属層を形成する工程であり、
前記工程（ｃ）は、
窒化チタンから成る前記第２金属層を形成する工程である、
請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、
前記第１金属層を、ＣＶＤ法、ＡＬＤ法、またはスパッタ法により形成する工程であり、
前記工程（ｃ）は、
前記第２金属層を、スパッタ法により形成する工程である、
請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）は
前記第１金属層の形成温度より高い温度で、前記第２金属層を形成する工程である、
請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、
５００℃以上の温度条件において、窒化チタンから成る前記第２金属層を形成する工程である、
請求項１２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）及び前記工程（ｃ）は、
前記第１金属層の厚さ及び前記第２金属層の厚さの合計が、前記ゲート電極用半導体層の厚さの１０分の１以下となるように、前記第１金属層及び前記第２金属層を形成する工程である、
請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項１５】
第１及び第２半導体層と、
前記第１半導体層上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３金属層及び前記第３金属層上に配置された第３半導体層を有する第１ゲート電極と、
前記第２半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された第４金属層及び前記第４金属層上に配置された第５金属層及び前記第５金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、
前記第２金属層と前記第４金属層とは、同一の材質及び厚さの層であり、
前記第３金属層と前記第５金属層とは、同一の材質及び厚さの層である、
ＭＯＳ構造を有する半導体装置。
【請求項１６】
前記第３金属層は、
前記第１金属層よりも、前記第３半導体層から前記第１ゲート絶縁膜方向への物質の拡散をより抑制することが可能である、
請求項１５に記載のＭＯＳ構造を有する半導体装置。
【請求項１７】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、
ハフニウム酸化物である、
請求項１５に記載のＭＯＳ構造を有する半導体装置。
【請求項１８】
前記第１金属層及び前記第３金属層は、
窒化チタンである、
請求項１６に記載のＭＯＳ構造を有する半導体装置。
【請求項１９】
前記第３金属層及び前記第５の金属層は、
（１００）面に配向した前記窒化チタンである、
請求項１８に記載のＭＯＳ構造を有する半導体装置。
【請求項２０】
前記第３金属層の膜厚および前記第５金属層の膜厚は、
５ｎｍ以上である、
請求項１６に記載のＭＯＳ構造を有する半導体装置。
【請求項２１】
前記第１金属層の膜厚は、
前記第３半導体層の厚さ、前記第３金属層の厚さ、及び前記第２金属層の厚さの合計の１０分の１以下である、
請求項１５に記載のＭＯＳ構造を有する半導体装置。
【請求項２２】
（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１層目の金属層を形成する工程と、
（ｃ）前記第１半導体層の上方に前記第１層目の金属層を残し、前記第２半導体層の上方から前記第１層目の金属層を除去する工程と、
（ｄ）前記第１層目の金属層及び前記第２半導体層上に第２層目の金属層を形成する工程と、
（ｅ）前記第２層目の金属層上に第３層目の金属層を形成する工程と、
（ｆ）前記第３層目の金属層上にゲート電極用半導体層を形成する工程と、
（ｇ）前記第１層目の金属層、前記第２層目の金属層、前記第３層目の金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えた、
ＭＯＳ構造を有する半導体装置の製造方法。
【請求項２３】
前記工程（ａ）は、
ハフニウム酸化物から成る前記ゲート絶縁膜を形成する工程である、
請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２４】
前記工程（ｂ）は、
窒化チタンから成る第１層目の金属層を形成する工程であり、
前記工程（ｅ）は、
窒化チタンから成る第３層目の金属層を形成する工程である、
請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２５】
前記工程（ｂ）及び前記工程（ｄ）は、
前記第１層目の金属層及び前記第２層目の金属層を、ＣＶＤ法、ＡＬＤ法、またはスパッタ法により形成する工程であり、
前記工程（ｅ）は、
前記第３層目の金属層を、スパッタ法により形成する工程である、
請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２６】
前記工程（ｅ）は
前記第１層目の金属層の形成温度より高い温度で、前記第３層目の金属層を形成する工程である、
請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２７】
前記工程（ｅ）は、
５００℃以上の温度条件において、窒化チタンから成る前記第３層目の金属層を形成する工程である、
請求項２６に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２８】
前記工程（ｂ）は、
前記ゲート電極用半導体層、前記第２層目の金属層、及び前記第３層目の金属層の厚さの合計の１０分の１以下となるような厚さを有する、前記第１層目の金属層を形成する工程である、
請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項２９】
表面内にハロゲン元素を含有した第１半導体層と、
表面内に窒素を含有した第２半導体層と、
前記第１半導体層上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第３半導体層を有する第１ゲート電極と、
前記第２半導体層上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置された前記第２金属層及び前記第２金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、
前記第１金属層と前記第２金属層とは、同一の材質および厚さの層である、
ＭＯＳ構造を有する半導体装置。
【請求項３０】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、
ハフニウム酸化物である、
請求項２９に記載のＭＯＳ構造を有する半導体装置。
【請求項３１】
（ａ）第１半導体層の表面内にハロゲン元素を注入する工程と、
（ｂ）第２半導体層の表面内に窒素を注入する工程と、
（ｃ）前記第１半導体層上及び前記第２半導体層上に、ゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に金属層を形成する工程と、
（ｅ）前記金属層上にゲート電極用半導体層を形成する工程と、
（ｆ）前記金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、
を備えた、ＭＯＳ構造を有する半導体装置の製造方法。
【請求項３２】
前記工程（ｃ）は、
ハフニウム酸化物から成る前記ゲート絶縁膜を形成する工程である、
請求項３１に記載のＭＯＳ構造を有する半導体装置の製造方法。
【請求項３３】
前記工程（ｄ）は、
スパッタ法により前記金属層を形成する工程である、
請求項３１に記載のＭＯＳ構造を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ構造を有する半導体装置及びその製造方法に係る発明であり、例えば、閾値電圧が異なる複数のＭＯＳ電界型トランジスタの、ゲート電極構造に適用できる。
【背景技術】
【０００２】
半導体装置の集積密度を向上させ、性能を向上させるために、半導体装置の微細化が進んでいる。半導体装置の構成材料として、ｈｉｇｈ−ｋ膜とよばれる高誘電率材料をＭＯＳトランジスタのゲート絶縁膜として利用する検討も盛んに行われている。ｈｉｇｈ−ｋ膜をゲート絶縁膜として適用できれば、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができ、また、ゲートリーク電流を従来のシリコン酸化膜より低減できる。
【０００３】
しかしながら、ゲート絶縁膜としてｈｉｇｈ−ｋ膜（例えば、ＨｆＳｉＯＮ）を用いた場合、酸窒化シリコン（ＳｉＯＮ）を用いた場合に比べて、特に、ＰＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が非常に高くなり、オン電流が小さくなるという問題が生じた。これは、ゲート絶縁膜をｈｉｇｈ−ｋ膜、ゲート電極を多結晶シリコンとした場合に、フェルミレベルピニング（Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇ）という現象が起こるためと報告されている（非特許文献１）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、ｈｉｇｈ−ｋ膜を構成する金属とシリコンとの結合に基づく準位が形成されることにより生じると考えられている。
【０００４】
また、ゲート絶縁膜の薄膜化によって相対的にゲート電極にかかる電場が強くなると、ゲート電極中に空乏層が形成される現象が発生する。このような空乏層の影響で、ゲート電極にゲート電圧を印加してもｈｉｇｈ−ｋ膜、ＳｉＯＮ膜いずれの場合でもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘発することが困難となる。
【０００５】
また、多結晶シリコンの導電率を上げるために、当該多結晶シリコン膜に混入する不純物量を増加させると、この不純物がゲート絶縁膜を超えて半導体のチャネル領域へと拡散し、電気的特性を変動させることがある。ＰＭＯＳトランジスタでは、当該不純物として硼素を採用されることがあるが、この場合、上記拡散現象が顕著となる。
【０００６】
上記ＰＭＯＳトランジスタで発生するフェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決するため、ゲート電極を金属材料により形成する、メタルゲートの採用が検討されている。金属は、多結晶シリコンと異なり、不純物濃度を調整することにより仕事関数を大きく変化させることができない。このため、メタルゲート電極の閾値を変えるためには、この電極を形成する金属の種類を変える必要がある。
【０００７】
例えば、ＮＭＯＳのゲート電極に適した４．３ｅＶ以下の仕事関数を有する金属材料には、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなど、ＰＭＯＳのゲート電極に適した４．８ｅＶ以上の仕事関数を有する金属材料には、窒化タングステン（ＷＮ）、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、窒化モリブデン（ＭｏＮ）等が報告されている。
【０００８】
窒化チタン（ＴｉＮ）をメタルゲート電極材料として使用する研究も進められているが、従来のスパッタ法で成膜したＴｉＮは、その仕事関数が約４．６ｅＶ（シリコンのミッドギャップ近傍、即ち、シリコン基板の伝導帯の下端のエネルギーＥｃ及び価電子帯の上端のエネルギーＥｖの中間値の近傍）になるため、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに閾値電圧（Ｖｔｈ）が高くなる。ただし、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）とを用いた熱ＣＶＤ法により４５０℃以下の低温で当該ＴｉＮ膜を成膜することで、ゲート絶縁膜へのダメージを抑制してゲートリーク電流を低減させ、且つＰＭＯＳトランジスタに適した４．８ｅＶ以上の仕事関数を得ることができる（非特許文献２）。
【０００９】
また、閾値電圧（Ｖｔｈ）の制御方法として、ＰＭＯＳでは基板にフッ素（Ｆ）を注入、ＮＭＯＳトランジスタでは、基板に窒素（Ｎ2）を注入する方法が提案されている（非特許文献３）。例えば、ＰＭＯＳトランジスタにおいてシリコン基板にフッ素（Ｆ）を注入した場合、ｈｉｇｈ−ｋ膜とシリコンとの間の反応により形成される空孔をフッ素が埋めるので、高くなった閾値電圧（Ｖｔｈ）を下げることができると考えられている。しかし、当該フッ素の注入量が多すぎると逆に界面準位の原因となり、トランジスタ特性が劣化する。よって、閾値電圧（Ｖｔｈ）の制御には、基板への微妙なフッ素注入量の調整が必要となる。
【００１０】
【非特許文献１】C.Hobbs et al, “Fermi Level Pinning at the PolySi/Metal Oxide Interface”, 2003 Symposium on VLSI Technology Digest of Technical Papers, pp9
【非特許文献２】S.Sakashita, K.Mori, K.Tanaka, M.Mizutani, M.Inoue, S.Yamanari, J.Yugami, H.Miyatake, and M.Yoneda, “Low temperature divided CVD technique for TiN metal gate electrodes of p-MISFETs", Ext. Abstr. Solid State Devices and Materials, 2005, pp854-855
【非特許文献３】M.Inoue, S.Tsujikawa, M.Mizutani, K.Nomura, T.Hayashi, K.Shiga, J.Yugami, J.Tsuichimoto, Y.Ohno, and M.Yoneda, “Fluorine Incorporation into HfSiON Dielectric for Vth Control and Its Impact on Reliability for Poly-Si Gate pFET", IEDM Tech. Dig., 2005, pp425-428
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、ｈｉｇｈ−ｋ膜をゲート絶縁膜に適用した場合に、ゲート電極として金属材料を採用することが検討されている。この手法では特にＣＭＯＳトランジスタを構成する際に問題が生じる。ＣＭＯＳトランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの両方を備えており、それぞれのゲート電極には適切な仕事関数を有する金属材料を用いなければならない。これは上述したように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの閾値電圧を調整する必要性に基づくが、従来のデバイス作製方法では製造プロセスが極めて煩雑となってしまう。したがって、なるべく製造プロセスを簡略化することが望まれる。
【００１２】
そこで、本発明は、上記したフェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明に係る請求項１に記載のＭＯＳ構造を有する半導体装置は、第１及び第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された第４半導体層を有する第２ゲート電極と、を備えている。
【００１４】
また、本発明に係る請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１金属層を形成する工程と、（ｃ）前記第１金属層上に第２金属層を形成する工程と、（ｄ）前記第１半導体層の上方に前記第１金属層及び前記第２金属層を残し、前記第２半導体層の上方から前記第１金属層及び前記第２金属層を除去する工程と、（ｅ）前記第２金属層及び前記第２半導体層上に、ゲート電極用半導体層を形成する工程と、（ｆ）前記第１金属層及び前記第２金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えている。
【００１５】
また、本発明に係る請求項１５に記載のＭＯＳ構造を有する半導体装置は、第１及び第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３金属層及び前記第３金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された第４金属層及び前記第４金属層上に配置された第５金属層及び前記第５金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、前記第２金属層と前記第４金属層とは、同一の材質及び厚さの層であり、前記第３金属層と前記第５金属層とは、同一の材質及び厚さの層である。
【００１６】
また、本発明に係る請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１層目の金属層を形成する工程と、（ｃ）前記第１半導体層の上方に前記第１層目の金属層を残し、前記第２半導体層の上方から前記第１層目の金属層を除去する工程と、（ｄ）前記第１層目の金属層及び前記第２半導体層上に第２層目の金属層を形成する工程と、（ｅ）前記第２層目の金属層上に第３層目の金属層を形成する工程と、（ｆ）前記第３層目の金属層上にゲート電極用半導体層を形成する工程と、（ｇ）前記第１層目の金属層、前記第２層目の金属層、前記第３層目の金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えている。
【００１７】
また、本発明に係る請求項２９に記載のＭＯＳ構造を有する半導体装置は、表面内にハロゲン元素を含有した第１半導体層と、表面内に窒素を含有した第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された前記第２金属層及び前記第２金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、前記第１金属層と前記第２金属層とは、同一の材質及び厚さの層である。
【００１８】
また、本発明に係る請求項３１に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層の表面内にハロゲン元素を注入する工程と、（ｂ）第２半導体層の表面内に窒素を注入する工程と、（ｃ）前記第１半導体層上及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に金属層を形成する工程と、（ｅ）前記金属層上にゲート電極用半導体層を形成する工程と、（ｆ）前記金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程とを備えている。
【発明の効果】
【００１９】
本発明の請求項１に記載のＭＯＳ構造を有する半導体装置は、第１及び第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された第４半導体層を有する第２ゲート電極と、を備えている。
【００２０】
したがって、第１ゲート電極を有する第１のＭＯＳ構造において、第１金属層等を備えているので、フェルミレベルピニング、ゲート電極における空乏化等を解決することができる。また、第２ゲート電極を有する第２のＭＯＳ構造は、第４半導体層のみによって閾値電圧が選定されるのに対して、第１のＭＯＳ構造では、第１金属層、第２金属層、及び第３半導体層によって、閾値電圧が選定される。つまり、第１のＭＯＳ構造では、より精度の良い（細かな）閾値電圧の調整を行うことができる。さらに、第１ゲート電極において、第１ゲート絶縁膜上に直接配置される第１金属層を、たとえば第１のＭＯＳ構造の適正な仕事関数の観点から選定することができ、他方、第２金属層を、たとえば第３半導体層からの物質の拡散の抑制の観点から選定できる。つまり、各用途に特化した金属層を別途独立に設けているので、各用途を兼備する金属層を形成する場合よりも、製造プロセスの簡略化を図ることができる。また、第１金属層等の存在により第３半導体層に導入される不純物はいずれの導電型であっても良くなる。したがって、第３半導体層及び第４半導体層に同一の導電型不純物を導入することができ、この点においても製造プロセスの簡略化を図ることができる。また、第１ゲート電極において第３半導体層を採用することによって、第１金属層及び第２金属層の厚さを薄くすることができる。これにより、第３半導体層及び第４半導体層をパターニングする際に、第１金属層及び第２金属層も併せてパターニングでき、この点においても製造プロセスの簡略化を図ることができる。
【００２１】
また、本発明に係る請求項８に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１金属層を形成する工程と、（ｃ）前記第１金属層上に第２金属層を形成する工程と、（ｄ）前記第１半導体層の上方に前記第１金属層及び前記第２金属層を残し、前記第２半導体層の上方から前記第１金属層及び前記第２金属層を除去する工程と、（ｅ）前記第２金属層及び前記第２半導体層上に、ゲート電極用半導体層を形成する工程と、（ｆ）前記第１金属層及び前記第２金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えている。
【００２２】
したがって、請求項１に記載のＭＯＳ構造を有する半導体装置を製造することができる。特に、第１ゲート電極を有する第１のＭＯＳ構造において、フェルミレベルピニング、ゲート電極の空乏化等を解決できる。さらに、第３半導体層として第４半導体層と同じ導電型とすることができ、製造プロセスを簡略化できる。また、第１ゲート電極において第３半導体層を採用することによって、各金属層の厚さを薄くすることができる。これにより、第３半導体層及び第４半導体層をパターニングする際に、第１及び第２金属層も併せてパターニングでき、製造が容易となる。
【００２３】
また、本発明に係る請求項１５に記載のＭＯＳ構造を有する半導体装置は、第１及び第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第２金属層及び前記第２金属層上に配置された第３金属層及び前記第３金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された第４金属層及び前記第４金属層上に配置された第５金属層及び前記第５金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、前記第２金属層と前記第４金属層とは、同一の材質及び厚さの層であり、前記第３金属層と前記第５金属層とは、同一の材質及び厚さの層である。
【００２４】
したがって、第２ゲート電極を有する第２のＭＯＳ構造において、第４金属層、５金属層が配置されているので、たとえ第２ゲート絶縁膜が薄膜化したとしても、当該第２ゲート電極において空乏層が形成されることを防止できる。また、第１ゲート電極を有する第１のＭＯＳ構造において、第１金属層等を備えているので、フェルミレベルピニング、ゲート電極における空乏化等を解決することができる。また、第１のＭＯＳ構造では、第１金属層、第２金属層、第３金属層、及び第３半導体層によって、閾値電圧が選定される。他方第２のＭＯＳ構造は、第４金属層、第５金属層及び第４半導体層によって閾値電圧が選定される。つまり、金属層の層数が増えた分、第１，２のＭＯＳ構造では、より精度の良い（細かな）閾値電圧の調整を行うことができる。さらに、第１ゲート電極において、第１ゲート絶縁膜上に直接配置される第１金属層を、たとえば第一のＭＯＳ構造の適正な仕事関数の観点から選定することができ、他方第３金属層を、たとえば第３半導体層からの物質の拡散の抑制の観点から選定でき、また第２ゲート電極において、第２ゲート絶縁膜上に直接配置される第４金属層を、たとえば第２のＭＯＳ構造の適正な仕事関数の観点から選定することができる。つまり、各用途に特化した金属層を別途独立に設けているので、各用途を兼備する金属層を形成する場合よりも、製造プロセスの簡略化を図ることができる。また、各金属層の存在により第３，４半導体層に導入される不純物はいずれの導電型であっても良くなる。したがって、第３半導体層及び第４半導体層に同一の導電型不純物を導入することができ、この点においても製造プロセスの簡略化を図ることができる。また、第１ゲート電極において第３半導体層を採用することによって、第１、２、３金属層の厚さを薄くすることができる。また、第２ゲート電極において、第４半導体層を採用することにより、第４，５金属層の厚さを薄くすることができる。これにより、第３半導体層及び第４半導体層をパターニングする際に、第１〜５金属層も併せてパターニングでき、この点においても製造プロセスの簡略化を図ることができる。
【００２５】
また、本発明に係る請求項２２に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１層目の金属層を形成する工程と、（ｃ）前記第１半導体層の上方に前記第１層目の金属層を残し、前記第２半導体層の上方から前記第１層目の金属層を除去する工程と、（ｄ）前記第１層目の金属層及び前記第２半導体層上に第２層目の金属層を形成する工程と、（ｅ）前記第２層目の金属層上に第３層目の金属層を形成する工程と、（ｆ）前記第３層目の金属層上にゲート電極用半導体層を形成する工程と、（ｇ）前記第１層目の金属層、前記第２層目の金属層、前記第３層目の金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程と、を備えている。
【００２６】
したがって、請求項１５に記載のＭＯＳ構造を有する半導体装置を製造することができる。特に、第１のＭＯＳ構造において閾値電圧は、第１、第２、第３金属層及び第３半導体層によって選定でき、且つ第２のＭＯＳ構造における閾値電圧は、第４、第５金属層及び第４半導体層によって選定できる。また、第１のＭＯＳ構造において、フェルミレベルピニング、ゲート電極の空乏化等を解決できる。また、第２のＭＯＳ構造において、第２ゲート電極の空乏化を抑制できる。第１、第２ゲート電極いずれにおいても多結晶シリコン層の導電型を共通にすることができ、製造プロセスを簡略化できる。また、第１ゲート電極において第３半導体層を採用することによって第１，２，３金属層の厚さを薄くすることができ、第２ゲート電極において第４半導体層を採用することによって第４，５金属層の厚さを薄くできる。これにより、第３，４半導体層をパターニングする際に、各金属層も併せてパターニングでき、製造が容易となる。
【００２７】
また、本発明に係る請求項２９に記載のＭＯＳ構造を有する半導体装置は、表面内にハロゲン元素を含有した第１半導体層と、表面内に窒素を含有した第２半導体層と、前記第１半導体層上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置された第１金属層及び前記第１金属層上に配置された第３半導体層を有する第１ゲート電極と、前記第２半導体層上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置された前記第２金属層及び前記第２金属層上に配置された第４半導体層を有する第２ゲート電極と、を備えており、前記第１金属層と前記第２金属層とは、同一の材質及び厚さの層である。
【００２８】
したがって、ハロゲン元素が注入された第１半導体層及び窒素が注入された第２半導体層を有するので、当該注入される元素の濃度等を調整することにより、各ゲート電極の閾値電圧を調整することができる。また各金属層の形成により、各ゲート電極における空乏層の形成を解決できる。
【００２９】
また、本発明に係る請求項３１に記載のＭＯＳ構造を有する半導体装置の製造方法は、（ａ）第１半導体層の表面内にハロゲン元素を注入する工程と、（ｂ）第２半導体層の表面内に窒素を注入する工程と、（ｃ）前記第１半導体層上及び第２半導体層上にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に金属層を形成する工程と、（ｅ）前記金属層上にゲート電極用半導体層を形成する工程と、（ｆ）前記金属層及び前記ゲート電極用半導体層をパターニングして、前記第１半導体層の上方において第１ゲート電極を、前記第２半導体層の上方において第２ゲート電極を、それぞれ形成する工程とを備えている。
【００３０】
したがって、請求項２９に記載のＭＯＳ構造を有する半導体装置を製造することができる。特に、第１半導体層にハロゲン元素を注入する工程及び第２半導体層に窒素を注入する工程を有するので、当該注入される元素の濃度等を調整することにより、各ゲート電極の閾値電圧を調整することができる。また金属層を形成する工程を有するので、各ゲート電極における空乏層の形成を解決できる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００３２】
＜実施の形態１＞
図１は、本実施の形態にかかるＣＭＯＳトランジスタ５０１の構造を示す断面図である。ＣＭＯＳトランジスタ５０１はＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとを備えている。
【００３３】
ＰＭＯＳトランジスタＱＰは、Ｎ型ウェル３１（ここで、Ｎ型ウェル３１ａは第１半導体層であると把握できる）において設けられている。一方、ＮＭＯＳトランジスタＱＮは、Ｐ型ウェル３２（ここで、Ｐ型ウェル３２ａは第２半導体層であると把握できる）において設けられている。Ｎ型ウェル３１とＰ型ウェル３２とはともに、半導体基板１の一方の主面（図１において上側）に設けられている。またＮ型ウェル３１ａとＰ型ウェル３２ａとは、素子分離絶縁体２によって分離されている（なお図１から分かるように、Ｎ型ウェル３１ｂとＰ型ウェル３２ｂとは、素子分離絶縁体２によって分離されていない）。半導体基板１、Ｎ型ウェル３１、Ｐ型ウェル３２はいずれも、例えばシリコンを主成分として採用する。特に断らない限り他の不純物層についても同様に、シリコンを採用することができる。また、素子分離絶縁体２には、例えばシリコン酸化物を採用することができる。
【００３４】
半導体基板１上に形成されたＮ型ウェル３１ｂ上には、Ｎ型素子分離拡散層４１が設けられている。他方、半導体基板１上に形成されたＰ型ウェル３２ｂには、Ｐ型素子分離拡散層４２が設けられている。
【００３５】
また、ＰＭＯＳトランジスタＱＰは、ゲート電極（第１ゲート電極と把握できる）ＧＰと、一対のＰ型ソース・ドレイン層１０１とを有している。一対のＰ型ソース・ドレイン層１０１で挟まれ、ゲート電極ＧＰと対峙するＮ型ウェル３１ａは、ＰＭＯＳトランジスタＱＰのチャネル領域として機能する。
【００３６】
他方、ＮＭＯＳトランジスタＱＮは、ゲート電極（第２ゲート電極と把握できる）ＧＮと、一対のＮ型ソース・ドレイン層１０２とを有している。一対のＮ型ソース・ドレイン層１０２で挟まれ、ゲート電極ＧＮと対峙するＰ型ウェル３２ａは、ＮＭＯＳトランジスタＱＮのチャネル領域として機能する。
【００３７】
Ｐ型ソース・ドレイン層１０１は、Ｐ型の主層７４と、主層７４の底よりもトランジスタ形成面からみて底が浅い副層７０，７１を含む。副層７０はＰ型のソース・ドレイン・エクステンションであり、主層７４よりもチャネル領域側に突出する。副層７１はＮ型のポケットであり、ソース・ドレイン・エクステンション７０の底よりも上記トランジスタ形成面からみて底が深く、ソース・ドレイン・エクステンション７０よりもチャネル領域側に突出する。
【００３８】
Ｎ型ソース・ドレイン層１０２は、Ｎ型の主層７５と、主層７５の底よりも上記トランジスタ形成面からみて底が浅い副層７２，７３を含む。副層７２はＮ型のソース・ドレイン・エクステンションであり、主層７５よりもチャネル領域側に突出する。副層７３はＰ型のポケットであり、ソース・ドレイン・エクステンション７２の底よりも上記トランジスタ形成面からみて底が深く、ソース・ドレイン・エクステンション７２よりもチャネル領域側に突出する。
【００３９】
ゲート電極ＧＰ，ＧＮのいずれの周囲にも、断面がＬ字型のサイドウォール８と、サイドウォール８の入隅を埋めるスペーサ９とが設けられている。サイドウォール８、スペーサ９の材料としては、例えばそれぞれ酸化膜及び窒化膜が採用される。
【００４０】
素子分離絶縁体２、ソース・ドレイン・エクステンション７０，７２、サイドウォール８、スペーサ９、ゲート電極ＧＰ，ＧＮ上には層間絶縁膜１２が設けられている。層間絶縁膜１２の材料としては、例えば酸化膜が採用される。
【００４１】
またコンタクトプラグ１３は、層間絶縁膜１２を貫通して設けられる。コンタクトプラグ１３の下端の位置においてソース・ドレイン・エクステンション７０，７２が形成されており、他のコンタクトプラグ１３の下端の位置においてゲート電極ＧＰ，ＧＮの一部を構成するシリサイド層１１が形成されている。つまり、当該シリサイド層１１を介してソース・ドレイン・エクステンション７０，７２、ゲート電極ＧＰ，ＧＮは、コンタクトプラグ１３と電気的に接続されている。シリサイド層１１は、例えばニッケルシリサイドでできている。シリサイド層１１は、電気的な接続を良好にする観点から、設けられることが望ましいものの、必須ではない。
【００４２】
コンタクトプラグ１３の上端の位置において層間絶縁膜１２上に配線層１４が設けられ、コンタクトプラグ１３と配線層１４とが電気的に接続される。コンタクトプラグ１３の材料、配線層１４の材料は、いずれも金属を採用することができる。
【００４３】
図１では、相互に隣接するソース・ドレイン層１０１，１０２が、配線層１４によって直結された場合が例示されているが、本発明はかかる構成に限定されるものではない。ただし、さらにゲート電極ＧＰ，ＧＮが相互に接続されてＣＭＯＳインバータが構成される場合に、本発明は好適である。複数のＭＯＳ構造について閾値電圧を調整することが、本発明の背景として存在し、当該調整はＣＭＯＳインバータの動作に大きな影響を与えるからである。
【００４４】
ＰＭＯＳトランジスタＱＰは、ゲート電極ＧＰと、Ｎ型ウェル３１ａのチャネル領域との間にゲート絶縁膜（第１ゲート絶縁膜と把握できる）５とを有している。ＮＭＯＳトランジスタＱＮは、ゲート電極ＧＮと、Ｐ型ウェル３２ａのチャネル領域との間にゲート絶縁膜（第２ゲート絶縁膜と把握できる）５とを有している。ゲート絶縁膜５としては、酸化シリコンや酸窒化シリコンの他、誘電率が高いハフニウム酸化膜（ＨｆＯ2）やハフニウム酸窒化膜（ＨｆＯＮ）、シリコン酸化ハフニウム（ＨｆｘＳｉｙＯｚ）やシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）、アルミニウム酸化ハフニウム（ＨｆｘＡｌｙＯｚ）やアルミニウム酸窒化ハフニウム（ＨｆＡｌＯＮ）等のハフニウム酸化物を採用することができる。
【００４５】
またゲート電極ＧＰは、ゲート絶縁膜５側から順に、第１金属層６４、第２金属層６５、多結晶シリコン層（第３半導体層と把握できる）６３、シリサイド層１１を含んでいる。
【００４６】
ここで、第１金属層６４は、ゲート絶縁膜５を介してＮ型ウェル３１ａに形成されるチャネル領域と対峙している。つまり、当該第１金属層６４が主に、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰの仕事関数を決定する。よって、当該ＰＭＯＳトランジスタＱＰの動作に適した仕事関数を有する材料が、第１金属層６４の材料となる（つまり、第１金属層６４は、ＰＭＯＳトランジスタＱＰの仕事関数の観点からその材料が選択される）。
【００４７】
また、第２金属層６５は、多結晶シリコン層６３からの不純物やシリコン等の物質が、ゲート絶縁膜５の形成されている方向に拡散されることをより抑制することができる。つまり、第２金属層６５は、第１金属層６４よりもより上記拡散抑制効果が高い（よって、第２金属層第６５は、上記拡散抑制効果の観点からその材料が選択される）。
【００４８】
上記から分かるように、第１金属層６４と第２金属層６５とは、その機能が異なる。つまり、第１金属層６４は、主に、ＰＭＯＳトランジスタＱＰを構成するゲート電極ＧＰの仕事関数を決定する働きを有しており、他方、第２金属層６５は、主に、多結晶シリコン層６３からの不純物やシリコン等の物質の拡散を抑制する働きを有する。そして、第１，２金属層６４，６５を形成する際に、当該機能に特化した材料及び製造条件が選択される。
【００４９】
また、ＰＭＯＳトランジスタＱＰにおいて、第１金属層６４、第２金属層６５、及び多結晶シリコン層６３により、ゲート電極ＧＰの閾値電圧が決定される。
【００５０】
ゲート電極ＧＮは、ゲート絶縁膜５側から順に、多結晶シリコン層（第４半導体層と把握できる）６３、シリサイド層１１を含んでいる。
【００５１】
ＣＭＯＳトランジスタにおいてはゲート電極として多結晶シリコンを採用する場合、通常はこれらのゲート電極の導電型を異ならせる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで相互の閾値電圧を調整する必要があるからである。
【００５２】
しかし、本実施の形態では、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰの多結晶シリコン層６３とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。よって、ゲート電極ＧＰの多結晶シリコン層６３の導電型が、直ちにＰＭＯＳトランジスタＱＰの閾値電圧を決定することはない。他方、ゲート電極ＧＮはＮＭＯＳトランジスタＱＮが有するので、ゲート電極ＧＮの多結晶シリコン層６３の導電型にＮ型を採用することが望ましい。よって、本発明では、ゲート電極ＧＰ，ＧＮのいずれにおいても多結晶シリコン層６３の導電型を共通にすることができ、本実施の形態では当該導電型としてゲート電極ＧＮに適したＮ型を採用する。
【００５３】
もちろん、ゲート電極ＧＰの第１金属層６４とチャネル領域とは、ゲート絶縁膜５のみを介して対峙する。したがって、第１金属層６４の金属材料としては、ＰＭＯＳトランジスタＱＰに適した仕事関数（つまり、比較的高い仕事関数）を有する金属を採用することが望ましい。Ｎ型ウェル３１の主成分としてシリコンを採用する場合、当該第１金属層６４の金属材料としては、シリコンの価電子帯に近い仕事関数（約５．１ｅＶ）を有することが望ましい。なお、第２金属層６５とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。よって、当該第２金属層６５の仕事関数は、第１金属層６４の仕事関数ほど高くなくても良い（換言すれば、前記第１金属層の仕事関数は、前記第２金属層の仕事関数よりも大きい）。
【００５４】
ここで、金属層６４，６５の要件を満たす金属材料として、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、窒化モリブデン（ＭｏＮ）を挙げることができる。
【００５５】
なお、窒化チタン（ＴｉＮ）をメタルゲート電極材料として使用する研究も進められている。しかし、従来のスパッタ法で成膜したＴｉＮ膜は、その仕事関数が約４．６ｅＶになるため、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに閾値電圧Ｖｔｈが高くなる。ただし、ＴｉＣｌ4とＮＨ3を用いた熱ＣＶＤ法により、４５０℃以下の低温で、第１の金属層６４としてＴｉＮ膜を成膜することで、ゲート絶縁膜５へのダメージを抑制してゲートリーク電流を低減させ、且つＰＭＯＳトランジスタＱＰに適した４．８ｅＶ以上の仕事関数を得ることができる。
【００５６】
このように、本実施の形態では、第１の閾値電圧を有するＰＭＯＳトランジスタＱＰのゲート電極ＧＰにおいてゲート絶縁膜５に接触する部分を第１金属層６４としている。したがって、ＰＭＯＳトランジスタＱＰで発生しうる上記フェルミレベルピニング、ゲート電極空乏化等の各問題を解決することができる。
【００５７】
また、本実施の形態では、ＰＭＯＳトランジスタＱＰを構成するゲート電極ＧＰは、第１金属層６４、第２金属層６５及び多結晶シリコン層６３により構成されている。したがって、各金属層６４，６５と多結晶シリコン層６３とにより、ＰＭＯＳトランジスタＱＰの閾値電圧を適切な値に調整（制御）することができる。つまり、各金属層６４，６５が形成される分、ＰＭＯＳトランジスタＱＰの閾値電圧をより精度良（細かく）調整（制御）できる。
【００５８】
また、本実施の形態では、上記ゲート電極ＧＰの構成に加えて、第２の閾値を有するＮＭＯＳトランジスタＱＮのゲート電極ＧＮにおいてゲート絶縁膜５に接触する部分を多結晶シリコン層６３（半導体層）としている。したがって、当該構造により、当該ＮＭＯＳトランジスタＱＮにおいて形成される多結晶シリコン層６３と同じ導電型の多結晶シリコン層６３を、上記第２金属層６５上に設けることができる。つまり、各多結晶シリコン層６３に異なる導電型の不純物を導入する必要がなくなるので、製造プロセスの簡略化を図ることができる。
【００５９】
ところで、ゲート電極ＧＰの構造として、ゲート絶縁膜、一層の金属層、及び多結晶シリコンとが当該順に積層された積層構造を採用することもできる（つまり、金属層が一層のみの積層構造を採用することもできる）。
【００６０】
しかし、上述したように、主に、ゲート絶縁膜上に直接形成される金属層により、ＭＯＳトランジスタの仕事関数が決定される。したがって、ＰＭＯＳトランジスタＱＰの動作の観点から適正な仕事関数を決定する必要があり、この観点でゲート絶縁膜上に直接形成される金属層の材料、製造プロセス等も決定される。
【００６１】
他方、多結晶シリコン層からゲート絶縁膜方向に拡散する、当該多結晶シリコン層からのシリコンや不純物拡散等の物質も抑制しなければならない。これは、当該不純物やシリコン等の拡散に起因した電気的特性が変動するからである。ここで、上記不純物やシリコン等の物質の拡散は、多結晶シリコン層の形成時あるいはその後の活性化アニールなどの高温の熱処理時に発生する。
【００６２】
ところが、ＰＭＯＳトランジスタＱＰの動作の観点から適正な仕事関数を有し、且つ上記シリコン等の物質の拡散抑制効果を有する一層の金属層を形成することは、製造プロセスの観点から非常に困難である。なぜなら、そのような仕事関数を有する金属層を作成するプロセスと、上記高い拡散抑制効果を有する金属層を作成するプロセスとは一般的に異なるからである。また、そのような仕事関数を有する金属層の構成と、上記高い拡散抑制効果を有する金属層の構成とが異なることもある。
【００６３】
そこで、本実施の形態では、ゲート絶縁膜５上には第１金属層６４が形成され、当該第１金属層６４上には第２金属層６５が形成されている。したがって、第１金属層６４がＰＭＯＳトランジスタＱＰの動作の観点から適正な仕事関数を有するように、当該第１金属層６４の構成及び製造プロセスを選択・決定することができる。他方、第２金属層６５がより高い上記拡散抑制効果を有するように、当該第２金属層６５の構成及び製造プロセスを選択・決定することができる。
【００６４】
このように、本実施の形態では、上記各機能に特化した金属層６４，６５を別個独立に設けることにより、当該各金属層６４，６５の作製は容易となるので、製造プロセスの困難性を回避できる。なお、ＣＭＯＳトランジスタのうち、ゲート電極において採用される多結晶シリコンに導入された不純物やシリコンのチャネル領域への拡散が顕著となる方のトランジスタである、ＰＭＯＳトランジスタＱＰにおいて、当該不純物やシリコン等の拡散に起因した電気的特性の変動を回避することができる。
【００６５】
なお、ゲート電極ＧＰを構成する金属層を一層のみとして、当該金属層を上記適正な仕事関数の観点から形成したとする。当該構成においても、当該一層の金属層は、ある程度上記シリコンや不純物等の拡散抑制効果を有するが、十分に抑制できない（特に、シリコンの拡散は抑制できない）。したがって、シリコンや不純物拡散抑制効果の十分に発揮させるため（特に、シリコンの拡散抑制効果を発揮させるため）、ゲート電極ＧＰを上記二層の金属層６４，６５で構成することは、より有益である。
【００６６】
なお、ゲート絶縁膜５としてハフニウム酸化物を採用した場合には、ゲート電極ＧＰの多結晶シリコン層６３がゲート絶縁膜５と接触した場合、いわゆるフェルミレベルピニングという界面準位の問題が生じやすい。しかし、本実施の形態では、ゲート絶縁膜５と接触するのが第１金属層６４であり、さらにその上に拡散を防止する第２金属層６５が存在するので、この問題も回避できる。よって、ゲート絶縁膜５としてハフニウム酸化物を採用してその誘電率を高める場合に、本発明は好適である。
【００６７】
また、本実施の形態において、第１金属層６４及び第２金属層６５を、ともに窒化チタンで形成することができる。各金属層６４，６５として窒化チタンを採用した場合には、ゲート絶縁膜５にダメージを与えることなく、ＰＭＯＳトランジスタＱＰに適した仕事関数（４．８ｅＶ以上）を有する第１金属層６４を形成することが可能となり、また、多結晶シリコン層６３からのシリコンや不純物等の拡散をより抑制できる第２金属層６５を形成することが可能となる。さらに、第１金属層６４及び第２金属層６５を同じ窒化チタンとすることにより、多結晶シリコン層６３と同時に各金属層６４，６５をパターニングする際のエッチング工程が容易化される。
【００６８】
また、本実施の形態では、上述の通り、ゲート電極ＧＰにおいて多結晶シリコン層６３を採用している。これにより、第１金属層６４及び第２金属層６５の厚さを薄くすることができる。したがって、ゲート電極ＧＰ，ＧＮにおける各多結晶シリコン層６３をパターニングする際に、当該第１金属層６４及び第２金属層６５も併せてパターニングでき、この観点からも製造が容易となる。
【００６９】
次に、本実施の形態に係わるＭＯＳ構造を有する半導体装置（ＣＭＯＳトランジスタ５０１）の製造方法について説明する。図２乃至図１２は、ＣＭＯＳトランジスタ５０１の製造工程を順に示す断面図である。
【００７０】
まず図２を参照して、半導体基板１の一方の主面に素子分離絶縁体２を隔離して複数設ける。素子分離絶縁体２の形成には、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を採用する。また、注入用酸化膜５１を半導体基板１の主面に形成する。
【００７１】
ＮＭＯＳトランジスタＱＮを後に形成する領域において、上記主面上にフォトレジスト９１を形成する。図２乃至図１２では、中央に示された素子分離絶縁体２の左側にはＰＭＯＳトランジスタＱＰを、右側にはＮＭＯＳトランジスタＱＮを、それぞれ形成する場合を例示する。
【００７２】
フォトレジスト９１をマスクとし、注入用酸化膜５１を介してＮ型不純物を主面に導入する。注入されるＮ型不純物としては例えば燐を採用できる。Ｎ型不純物の注入により、Ｎ型ウェル３１ａ，３１ｂ、Ｎ型素子分離拡散層４１が形成される。その後フォトレジスト９１を除去する。
【００７３】
図３を参照して、ＰＭＯＳトランジスタＱＰを後に形成する領域において、主面上にフォトレジスト９２を形成する。フォトレジスト９２をマスクとし、注入用酸化膜５１を介してＰ型不純物を主面に導入する。注入されるＰ型不純物としては例えば硼素を採用できる。Ｐ型不純物の注入により、Ｐ型ウェル３２ａ，３２ｂ、Ｐ型素子分離拡散層４２が形成される。その後フォトレジスト９２を除去する。
【００７４】
図４を参照して、注入用酸化膜５１を除去し、Ｎ型ウェル３１ａ及びＰ型ウェル３２ａの両方において、主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５としては既述のように、例えばシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）を採用できる。
【００７５】
図５を参照して、主面側で露出する面の全体に亘り、ゲート絶縁膜５上に第１金属層６４を後述する厚さで形成し、さらに第１金属層６４上に第２金属層６５を例えば１０ｎｍの厚さで形成する。
【００７６】
第１金属層６４には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって生成される窒化チタン（ＴｉＮ）を採用する。ＣＶＤ法以外にＡＬＤ法（ＡＬＤ : Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、または、低ダメージの物理蒸着法（スパッタ）（ＰＶＤ : Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）でも良く、ゲート絶縁膜５にダメージを与えない、ゲート絶縁膜５の特性を劣化させない方法でなければならない。
【００７７】
第２金属層６５の形成の際には、多少ダメージを与える手法でも第１金属層６４があるため問題なく、不純物の少ないスパッタ法が良い。また、後に第２金属層６５上に形成される多結晶シリコン６３からのシリコンや不純物等の物質の拡散を抑制するため、第２金属層６５は、第１金属層６４の形成温度より高い温度で形成することが望まれる。当該第２金属層６５として、上述したように、窒化チタン等を採用することができる。
【００７８】
さて、図５を参照して、Ｎ型ウェル３１ａの上方において、第２金属層６５上にフォトレジスト９３を形成する。
【００７９】
図６を参照し、フォトレジスト９３をマスクとして第２金属層６５、第１金属層６４をパターニングする。これにより、第１金属層６４及び第２金属層６５は、Ｐ型ウェル３２ａの上方では除去され、Ｎ型ウェル３１ａの上方では残される。その後フォトレジスト９３は除去される。
【００８０】
図７を参照し、主面側で露出する面の全体に亘り、多結晶シリコン層６３を形成する。Ｎ型ウェル３１ａの上方では多結晶シリコン層６３は第２金属層６５上に、Ｐ型ウェル３２ａの上方ではゲート絶縁膜５上に、それぞれ設けられることとなる。多結晶シリコン層６３の導電型をＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６３を形成することが望ましい。
【００８１】
一旦多結晶シリコン層６３を形成してからＮ型の不純物をその表面から注入することによっても、多結晶シリコン層６３の導電型をＮ型にすることはできる。しかし、イオン注入をゲート絶縁膜５近傍まで行う場合よりも、Ｎ型の不純物を導入しつつ多結晶シリコン層６３を形成する方が、ゲート電極ＧＮ（図１参照）のゲート絶縁膜５側における空乏層の発生を低減することができる。多結晶シリコン層６３の厚さ及び不純物濃度は、例えばそれぞれ１００ｎｍ、１０20ｃｍ-3に設定される。
【００８２】
図８を参照し、周知のフォトリソグラフィ技術を採用して、多結晶シリコン層６３、ゲート絶縁膜５をパターニングする。多結晶シリコン層６３をエッチングする工程で、第１金属層６４及び第２金属層６５も併せてエッチングできる。第１金属層６４はゲート絶縁膜５を介してＮ型ウェル３１ａとの間で適切なバンド構造を提供し、且つ多結晶シリコン層６３成膜やその後の活性化アニールなどの熱処理時に多結晶シリコン層６３内のシリコンや不純物が第２金属層６５を越えてゲート絶縁膜５へ拡散しない程度で足りる。当該観点から、当該第１金属層６４及び第２金属層６５の厚さを厚くする必要はなく、第１金属層６４の厚さと第２金属層６５の厚さとの合計が、多結晶シリコン層６３の厚さの１／１０程度であることが適切である。
【００８３】
また、ゲート電極として採用される多結晶シリコン層をエッチングする際、そのオーバーエッチ量が多結晶シリコン層の厚さの１／１０程度に設定されるのが通常であり、本実施の形態ではＰ型ウェル３２ａの上方、Ｎ型ウェル３１ａの上方のいずれにも同じ工程で多結晶シリコン層６３が形成されている。したがって、Ｎ型ウェル３１ａの上方で多結晶シリコン層６３をパターニングする際のオーバーエッチ量以下（つまり、多結晶シリコン層の厚さの１０分の１以下）に、第１金属層６４の厚さ及び第２金属層６５の厚さの合計を設定することで、エッチング工程を簡略化できる。
【００８４】
図９を参照し、Ｎ型ウェル３１ａの上方において、パターニングされた多結晶シリコン層６３／第２金属層６５／第１金属層６４／ゲート絶縁膜５の積層構造をマスクとしてソース・ドレイン・エクステンション７０を形成する。またＰ型ウェル３２ａの上方において、パターニングされた多結晶シリコン層６３／ゲート絶縁膜５の積層構造をマスクとしてソース・ドレイン・エクステンション７２を形成する。
【００８５】
詳細には図示されないが、ソース・ドレイン・エクステンション７０を形成する際には、Ｐ型ウェル３２ａの上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によってＮ型ウェル３１ａへ導入する。そしてさらに、短チャネル効果を抑制するため、Ｎ型不純物（例えば砒素）を主面に対して斜めにイオン注入を行ってポケット７１を形成する。同様に、ソース・ドレイン・エクステンション７２を形成する際には、Ｎ型ウェル３１ａの上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によってＰ型ウェル３２ａへ導入する。そしてさらに、短チャネル効果を抑制するため、Ｐ型不純物（例えば硼素）を主面に対して斜めにイオン注入を行ってポケット７３を形成する。
【００８６】
これらのイオン注入のドーズ量や、注入エネルギーは、ソース・ドレイン・エクステンション７０，７２やポケット７１，７３に要求される深さや抵抗値で決まる。
【００８７】
酸化膜及び窒化膜をこの順に、主面側で露出する面の全面に亘って形成し、当該酸化膜及び窒化膜をエッチバックする。これにより、図１０に示されるように、サイドウォール８、スペーサ９が形成される。
【００８８】
図１１を参照し、Ｎ型ウェル３１ａの上方において、多結晶シリコン層６３／第２金属層６５／第１金属層６４／ゲート絶縁膜５の積層構造及びその周囲のサイドウォール８、スペーサ９をマスクとして、所定のイオン注入処理を行うことにより主層７４を形成する。またＰ型ウェル３２ａの上方において、多結晶シリコン層６３／ゲート絶縁膜５の積層構造及びその周囲のサイドウォール８、スペーサ９をマスクとして、所定のイオン注入処理を行うことにより主層７５を形成する。
【００８９】
詳細には図示されないが、主層７４を形成する際には、Ｐ型ウェル３２ａの上方をフォトレジストで覆い、Ｐ型不純物（例えば硼素）をイオン注入によって副層７０，７１をも含むＮ型ウェル３１ａへ導入する。同様に主層７５を形成する際には、Ｎ型ウェル３１ａの上方をフォトレジストで覆い、Ｎ型不純物（例えば砒素）をイオン注入によって副層７２，７３をも含むＰ型ウェル３２ａへ導入する。そしてソース・ドレイン層１０１，１０２を活性化するためのアニールを行う。アニールには、例えばランプアニールが採用される。
【００９０】
シリサイド用の金属、例えばニッケルを、主面側で露出する面の全面に亘って形成し、アニールによって第１のシリサイド化を行う。そして未反応の上記シリサイド用の金属を除去し、さらにアニールを行って第２のシリサイド化を行い、シリサイドの相転移を促してシリサイドの抵抗を下げる。これにより、図１２に示されるように、ソース・ドレイン・エクステンション７０，７２及び多結晶シリコン層６３の露出面にシリサイド層１１が形成される。
【００９１】
その後、周知の製造プロセスによって層間絶縁膜１２、コンタクトプラグ１３、配線層１４が形成され、図１に示されるＣＭＯＳトランジスタ５０１が得られる。
【００９２】
上述のように、第１金属層６４及び第２金属層６５が多結晶シリコン層６３のエッチングに付随してエッチングされるためには、第１金属層６４の膜厚及び第２金属層６５の膜厚の合計は薄い方が望ましい。しかし第１金属層６４が適切な仕事関数を有する必要があり、かかる要求からは２ｎｍ以上（特に、２ｎｍ〜５ｎｍ程度）の膜厚が必要と考えられる。また、第２金属層６５がシリコンや不純物等の物質の拡散をより確実時に防止する必要があり、かかる要求からは５ｎｍ以上（特に、５ｎｍ〜１０ｎｍ程度）の膜厚が必要と考えられる。
【００９３】
上述の構造で、閾値電圧（Ｖｔｈ）のさらに調整が必要な場合は、ゲート電極ＧＰが形成されるＮ型ウェル３１ａの表面内にハロゲンイオン（例えばフッ素イオン）を適度に注入し、またゲート電極ＧＮが形成されるＰ型ウェル３２ａの表面内にＮ2（窒素イオン）を適度に注入すれば良い。例えば、上記閾値電圧調整のための各イオン注入は、フッ素イオンの濃度が１〜３×１０15／ｃｍ2程度で、イオン加速電圧が７ｋｅＶ程度の条件にて、またＮ2イオンの濃度が０．５〜２×１０15／ｃｍ2程度で、イオン加速電圧が２２ｋｅＶ程度の条件にて、行うことができる。
【００９４】
図１３は、第２金属層を設けることにより多結晶シリコン層６３からのシリコンの拡散が抑制されることを示す実験データである。図１３の左の実験データ（ａ）は、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造の１０００℃熱処理後の深さ方向ＳＩＭＳ分析結果である。これに対して、図１３の右の実験データ（ｂ）は、Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第二金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造の１０００℃熱処理後の深さ方向ＳＩＭＳ分析結果である。
【００９５】
図１３に示すように、上記シリコン等の拡散防止効果に特化した第２金属層（ＰＶＤ−ＴｉＮ）を上述の製造方法により、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ（第１金属層）間に形成することにより、Ｐｏｌｙ−Ｓｉからのシリコンの拡散が抑制できる（図１３（ｂ）に示すように、第１金属層及び第２金属層が形成されている深さにおけるシリコンの分布量は、図１３（ａ）の場合と比較してかなり少ない）。
【００９６】
第２金属層６５を設けることにより奏される効果を説明するための別の実験データを、図１４に示す。
【００９７】
ＬＯＣＯＳキャパシタを用いて、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造、及びＰｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第２金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造を作成し、共に１０００℃熱処理を行いその後Ｃ−Ｖ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）曲線を測定した。当該測定結果を図１４に示す。
【００９８】
ところで、ＣＶＤ−ＴｉＮ／ＨｆＳｉＯＮ／Ｓｉ構造では、Ｃ−Ｖ曲線から見積もられる実効的仕事関数（ｅｆｆｅｃｔｉｖｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）が４．９２ｅＶとＰＭＯＳトランジスタに適した比較的高い仕事関数が得られていた（非特許文献２）。これに対して、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ／ＨｆＳｉＯＮ／Ｓｉ構造（つまり、第１金属層上に多結晶シリコン層を設けた構造）では、図１４の白丸のデータから見積もると、実効的仕事関数が〜４．６ｅＶとミッドギャップにシフトした。
【００９９】
このように、Ｐｏｌｙ−Ｓｉを第１金属層上に積層することによって、仕事関数がミッドギャップにシフトしたのは、Ｐｏｌｙ−Ｓｉからのシリコンの拡散が原因だと発明者らは考えた。そこで、この拡散を抑制するため、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ（第１金属層）間にＰＶＤ−ＴｉＮ（第２金属層）を挿入した、Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第２金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造を創作した。
【０１００】
すると、図１４の黒丸のデータが当該Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第２金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造であり、当該黒丸のデータから見積もると、実効的仕事関数が〜４．８ｅＶとＰＭＯＳトランジスタに適した仕事関数が得られることが分かった。
【０１０１】
図１４の黒丸データは、当該Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第２金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造において、ＰＶＤ−ＴｉＮ（第２金属層）を５００℃での成膜条件で形成した場合である。これに対して、当該Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（第２金属層）／ＣＶＤ−ＴｉＮ（第１金属層）／ＨｆＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造において、ＰＶＤ−ＴｉＮを１００℃で形成した場合には、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ／ＨｆＳｉＯＮ／Ｓｉ構造と同じで、仕事関数がミッドギャップにシフトした（データ図示せず）。
【０１０２】
つまり、ＰＶＤ−ＴｉＮをＣＶＤ−ＴｉＮの製造温度より低温の１００℃で形成した場合は、Ｐｏｌｙ−Ｓｉからのシリコンの拡散が抑制できていないと考えられる。換言すると、ＰＶＤ−ＴｉＮ（第２金属層）をＣＶＤ−ＴｉＮ（第１金属層）の製造温度より高い温度（例えば５００℃以上）で形成した場合は、当該ＰＶＤ−ＴｉＮ（第２金属層）に起因してＰｏｌｙ−Ｓｉからのシリコンの拡散が抑制される。
【０１０３】
また、発明者らは、上記シリコン等の拡散抑制効果を有する第２金属層６５の結晶構造を調べた。
【０１０４】
図１５に、Ｐｏｌｙ−Ｓｉ／ＣＶＤ−ＴｉＮ（金属層、成膜温度３５０℃）／ＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造、Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（金属層、成膜温度１００℃）／ＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造、Ｐｏｌｙ−Ｓｉ／ＰＶＤ−ＴｉＮ（金属層、成膜温度５００℃）／ＳｉＯＮ（ゲート絶縁膜）／Ｓｉ構造、の１０００℃熱処理後のＸＲＤパターンを示す。
【０１０５】
形成温度（成膜温度）５００℃で作成したＰＶＤ−ＴｉＮ金属層を有する構造のみが、上記シリコン拡散抑制効果を有しており（つまり、当該５００℃で作成したＰＶＤ−ＴｉＮ金属層が第２金属層と把握できる）、図１５の結果、当該５００℃で形成したＰＶＤ−ＴｉＮ金属層のみ、（１００）面に配向していた。換言すれば、（１００）面に配向したＴｉＮ膜は、上記シリコンの拡散抑制効果を有することが分かる。
【０１０６】
＜実施の形態２＞
図１６は、本実施の形態にかかるＣＭＯＳトランジスタ５０２の構造を示す断面図である。ＣＭＯＳトランジスタ５０２は、実施の形態１と同様に、ＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとを備えている。
【０１０７】
なお、以下に説明するように、トランジスタＱＰ，ＱＮ以外の構成（特に、ゲート電極ＧＰ，ＧＮ以外の構成）は、実施の形態１で説明したＣＭＯＳトランジスタ５０１（図１）と同様である。したがって、実施の形態１と実施の形態２との間において共通する構成の説明は、本実施の形態では省略する。なお、ＣＭＯＳトランジスタ５０２において、ＣＭＯＳトランジスタ５０１を構成する部材と同様な部材については同じ符号が付されている。
【０１０８】
まず、本実施の形態に係わるＰＭＯＳトランジスタＱＰの構成について説明する。
【０１０９】
ＰＭＯＳトランジスタＱＰは、ゲート電極ＧＰと、Ｎ型ウェル３１ａのチャネル領域との間にゲート絶縁膜（第１ゲート絶縁膜と把握できる）５とを有している。ここで、ゲート絶縁膜５としては、酸化シリコンや酸窒化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や酸窒化ハフニウム（ＨｆＯＮ）、シリコン酸化ハフニウム（ＨｆｘＳｉｙＯｚ）やシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）、アルミニウム酸化ハフニウム（ＨｆｘＡｌｙＯｚ）やアルミニウム酸窒化ハフニウム（ＨｆＡｌＯＮ）等のハフニウム酸化物を採用することができる。
【０１１０】
ゲート電極ＧＰは、ゲート絶縁膜５側から順に、第１金属層１５０、第２金属層１５１、第３金属層１５２、多結晶シリコン層（第３半導体層と把握できる）６３、シリサイド層１１を含んでいる。
【０１１１】
ここで、第１金属層１５０は、ゲート絶縁膜５を介してＮ型ウェル３１ａに形成されるチャネル領域と対峙している。つまり、当該第１金属層１５０が、主に、ＰＭＯＳトランジスタＱＰを構成するゲート電極ＧＰの仕事関数を決定する。よって、当該ＰＭＯＳトランジスタＱＰの動作に適した仕事関数を有する材料が、第１金属層１５０の材料となる（つまり、第１金属層１５０は、ＰＭＯＳトランジスタＱＰに適した仕事関数の観点からその材料が選択される）。
【０１１２】
また、第３金属層１５２は、多結晶シリコン層６３からの不純物やシリコン等の物質がゲート絶縁膜５の形成されている方向に拡散されることをより抑制することができる。つまり、第３金属層１５２は、第１金属層１５０よりもより上記物質の拡散抑制効果が高い（よって、第３金属層第１５２は、上記拡散抑制効果の観点からその材料が選択される）。
【０１１３】
上記から分かるように、第１金属層１５０と第３金属層１５２とは、その機能が異なる。つまり、第１金属層１５０は、主に、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰの仕事関数を決定する働きを有しており、他方、第３金属層１５２は、主に、多結晶シリコン層６３からの不純物やシリコン等の物質の拡散を抑制する働きを有する。そして、第１，３金属層１５０，１５２を形成する際に、当該機能に特化した材料及び製造条件が選択される。
【０１１４】
なお、ＰＭＯＳトランジスタＱＰにおいて、第２金属層１５１の形成を省略することもできる。しかし、後述するように、第２金属層１５１は、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮを構成する第４金属層１５１が形成される際に、同時に形成される。ここで、ＰＭＯＳトランジスタＱＰにおいて、第２金属層１５１の形成を省略する場合には、ＰＭＯＳトランジスタＱＰにおいて形成された当該第２金属層１５１を、別途除去する工程が必要となる。当該第２金属層１５１を別途除去する工程を無くし、製造プロセスの簡略化を図るために、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰにおいて、第２金属層１５１がそのまま形成されている。
【０１１５】
また、ＰＭＯＳトランジスタＱＰにおいて、第１金属層１５０、第２金属層１５１、第３金属層１５２、及び多結晶シリコン層６３により、ゲート電極ＧＰの閾値電圧が決定される。
【０１１６】
次に、本実施の形態に係わるＮＭＯＳトランジスタＱＮの構成について説明する。
【０１１７】
ＮＭＯＳトランジスタＱＮは、ゲート電極ＧＮと、Ｐ型ウェル３２ａのチャネル領域との間にゲート絶縁膜（第２ゲート絶縁膜と把握できる）５とを有している。ゲート絶縁膜５としては、酸化シリコンや酸窒化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や酸窒化ハフニウム（ＨｆＯＮ）、シリコン酸化ハフニウム（ＨｆｘＳｉｙＯｚ）やシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）、アルミニウム酸化ハフニウム（ＨｆｘＡｌｙＯｚ）やアルミニウム酸窒化ハフニウム（ＨｆＡｌＯＮ）等のハフニウム酸化物を採用することができる。
【０１１８】
ゲート電極ＧＮは、ゲート絶縁膜５側から順に、第４金属層１５１、第５金属層１５２、多結晶シリコン層（第４半導体層と把握できる）６３、シリサイド層１１を含んでいる。
【０１１９】
ここで、第４金属層１５１は、ゲート絶縁膜５を介してＰ型ウェル３２ａに形成されるチャネル領域と対峙している。つまり、当該第４金属層１５１が、主に、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮの仕事関数を決定する。よって、当該ＮＭＯＳトランジスタＱＮの動作に適した仕事関数を有する材料が、第４金属層１５１の材料となる（つまり、第４金属層１５１は、ＮＭＯＳトランジスタＱＮに適する仕事関数の観点からその材料が選択される）。
【０１２０】
また、第５金属層１５２は、多結晶シリコン層６３からの不純物やシリコン等の物質が、ゲート絶縁膜５の形成されている方向に拡散されることをより抑制することができる。つまり、第５金属層１５２は、たとえば第１金属層１５０よりもより上記物質の拡散抑制効果が高い（よって、第５金属層第１５２は、上記物質の拡散抑制効果の観点からその材料が選択される）。
【０１２１】
上記から分かるように、第４金属層１５１と第５金属層１５２とは、その機能が異なる。つまり、第４金属層１５１は、主に、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮの仕事関数を決定する働きを有しており、他方、第５金属層１５２は、主に、多結晶シリコン層６３からの不純物やシリコン等の物質の拡散を抑制する働きを有する。そして、第４，５金属層１５１，１５２を形成する際に、当該機能に特化した材料及び製造条件が選択される。
【０１２２】
なお、後述するように、第２金属層１５１と第４金属層１５１は、同じ工程で形成される。したがって、第２金属層１５１および第４金属層１５１は共に、同じ材質（材料及び結晶性等）、ほぼ同じ（略同一の）厚さを有している。また、第３金属層１５２と第５金属層１５２は、同じ工程で形成される。したがって、第３金属層１５２および第５金属層１５２は共に、同じ材質（材料及び結晶性等）、ほぼ同じ（略同一の）厚さを有している。
【０１２３】
なお、ＮＭＯＳトランジスタＱＮにおいて、多結晶シリコン層６３からゲート絶縁膜５方向へのシリコン等の拡散はさほど問題とならない。よって、ＮＭＯＳトランジスタＱＮにおいて、第５金属層１５２の形成を省略することもできる。しかし、後述するように、第５金属層１５２は、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰを構成する第３金属層１５２が形成される際に、同時に形成される。ここで、ＮＭＯＳトランジスタＱＮにおいて、第５金属層１５２の形成を省略する場合には、ＮＭＯＳトランジスタＱＮにおいて形成された当該第５金属層１５２を、別途除去する工程が必要となる。当該第５金属層１５２を別途除去する工程を無くし、製造プロセスの簡略化を図るために、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮにおいて、第５金属層１５２がそのまま形成されている。
【０１２４】
また、ＮＭＯＳトランジスタＮＱにおいて、第４金属層１５１、第５金属層１５２、及び多結晶シリコン層６３により、ゲート電極ＧＮの閾値電圧が決定される。
【０１２５】
ＣＭＯＳトランジスタにおいてはゲート電極として多結晶シリコンを採用する場合、通常はこれらのゲート電極の導電型を異ならせる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで相互の閾値電圧を調整する必要があるからである。
【０１２６】
しかし、本実施の形態では、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰの多結晶シリコン層６３とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。また、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮの多結晶シリコン層６３とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。よって、ゲート電極ＧＰ，ＧＮの多結晶シリコン層６３の導電型が、直ちにトランジスタＱＰ，ＱＮの閾値電圧を決定することはない。そこで、本実施の形態では、ゲート電極ＧＰ，ＧＮのいずれにおいても多結晶シリコン層６３の導電型を共通にすることができ、本実施の形態では当該導電型としてＮ型を採用する。
【０１２７】
もちろん、ゲート電極ＧＰの第１金属層１５０とチャネル領域とは、ゲート絶縁膜５のみを介して対峙する。したがって、第１金属層１５０の金属材料としては、ＰＭＯＳトランジスタＱＰに適した仕事関数（４．８ｅＶ以上の仕事関数）を有する金属を採用することが望ましい。
【０１２８】
ゲート電極ＧＮの第４金属層１５１とチャネル領域とは、ゲート絶縁膜５のみを介して対峙する。また、第４金属層１５１の金属材料としては、ＮＭＯＳトランジスタＱＮに適した仕事関数（４．３ｅＶ以下の仕事関数）を有する金属を採用することが望ましい。なぜなら、ＰＭＯＳトランジスタＱＰ、ＮＭＯＳトランジスタＱＮとも、閾値電圧も小さく低電力で駆動可能なデバイスが作製可能となるからである。
【０１２９】
ここで、金属層１５０〜１５２の要件を満たす金属材料として、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、窒化モリブデン（ＭｏＮ）を挙げることができる。
【０１３０】
なお、窒化チタン（ＴｉＮ）をメタルゲート電極材料として使用する研究も進められている。しかし、従来のスパッタ法で成膜したＴｉＮ膜は、その仕事関数が約４．６ｅＶになるため、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに閾値電圧Ｖｔｈが高くなる。ただし、ＴｉＣｌ4とＮＨ3を用いた熱ＣＶＤ法により、４５０℃以下の低温で、第１の金属層６４としてＴｉＮ膜を成膜することで、ゲート絶縁膜５へのダメージを抑制してゲートリーク電流を低減させ、且つＰＭＯＳトランジスタＱＰに適した４．８ｅＶ以上の仕事関数を得ることができる。
【０１３１】
実施の形態１に係わる構成の場合では、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰにおいてゲート絶縁膜５に接触する部分を第１金属層６４としているので、ＰＭＯＳトランジスタで発生しうる上記フェルミレベルピニング、ゲート電極空乏化等を解決することができる。しかし、ＮＭＯＳトランジスタＱＮにおけるゲート電極ＧＮにおいてゲート絶縁膜５に接触する部分が多結晶シリコン層６３であったため、その仕様によっては（つまり、ＮＭＯＳトランジスタＱＮを構成するゲート絶縁膜５がより薄膜化すると）、当該ゲート電極ＧＮにおける空乏層形成の問題が顕著となる場合があった。
【０１３２】
そこで、本実施の形態の場合には、上述の通り、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮにおいてゲート絶縁膜５に接触する部分を第４金属層１５１としている。したがって、たとえＮＭＯＳトランジスタＱＮを構成するゲート絶縁膜５が薄膜化したとしても、上記ゲート電極ＧＮにおける空乏層の形成を防止することができる。なお、上述したように、当該第４金属層１５１の構成、形成方法は、当該第４金属層がＮＭＯＳトランジスタＱＮの動作の観点から適正な仕事関数を有するように、選定される。
【０１３３】
また、本実施の形態では、実施の形態１と同様に、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰにおいてゲート絶縁膜５に接触する部分を第１金属層１５０としている。したがって、ＰＭＯＳトランジスタＱＰで発生しうる上記フェルミレベルピニング、ゲート電極空乏化等の各問題を解決することができる。
【０１３４】
また、本実施の形態では、ＰＭＯＳトランジスタＱＰを構成するゲート電極ＧＰは、第１金属層１５０、第２金属層１５１、第３金属層１５２及び多結晶シリコン層６３により構成されており、ＮＭＯＳトランジスタＱＮを構成するゲート電極ＧＮは、第４金属層１５１、第５金属層１５２、及び多結晶シリコン層６３により構成されている。
【０１３５】
したがって、各金属層１５０〜１５２と多結晶シリコン層６３とにより、各ＭＯＳトランジスタＱＰ，ＱＮの閾値電圧を適切な値に調整（制御）することができる。つまり、実施の形態１の構成の場合よりも各ゲート電極ＧＰ，ＧＮにおいて金属層の層数が増加した分、各ＭＯＳトランジスタＱＰ，ＱＮの閾値電圧をより精度良（細かく）調整（制御）することができる。
【０１３６】
なお、上述したように、ゲート電極ＧＰにおける第２金属層１５１及びゲート電極ＧＮにおける第５金属層１５２を省略しても良い。しかし、省略しない構成とすることにより、上述したように金属層１５１，１５２の余分な除去工程を省くことができ、また、上述したように、各ＭＯＳトランジスタＱＰ，ＱＮの閾値電圧をより精度良く（細かく）調整することができる。
【０１３７】
また、本実施の形態では、ＰＭＯＳトランジスタＱＰのゲート電極ＧＰの多結晶シリコン層６３とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。よって、当該ゲート電極ＧＰの多結晶シリコン層６３の導電型が、直ちにＰＭＯＳトランジスタＱＰの閾値電圧を決定することはない。同様に、ＮＭＯＳトランジスタＱＮのゲート電極ＧＮの多結晶シリコン層６３とチャネル領域とは、ゲート絶縁膜５のみを介して対峙するとは言えない。よって、当該ゲート電極ＧＮの多結晶シリコン層６３の導電型が、直ちにＮＭＯＳトランジスタＱＮの閾値電圧を決定することはない。
【０１３８】
したがって、当該構造により、例えば当該ＮＭＯＳトランジスタＱＮにおいて形成される多結晶シリコン層６３と同じ導電型の多結晶シリコン層６３を、上記第３金属層１５２上に設けることができる。つまり、各多結晶シリコン層６３に異なる導電型の不純物を導入する必要がなくなるので、製造プロセスの簡略化を図ることができる。
【０１３９】
また、本実施の形態では、ゲート絶縁膜５上には第１金属層１５０が形成され、当該第１金属層１５０上方には第３金属層１５２が形成されている。したがって、第１金属層１５０がＰＭＯＳトランジスタＱＰの動作の観点から適正な仕事関数を有するように、当該第１金属層１５０の構成及び製造プロセスを選択・決定することができる。他方、第３金属層１５２がより高い上記物質の拡散抑制効果を有するように、当該第３金属層１５２の構成及び製造プロセスを選択・決定することができる。
【０１４０】
このように、本実施の形態では、上記各機能に特化した金属層１５０，１５２を別個独立に設けることにより、当該各金属層１５０，１５２の作製は容易となるので、製造プロセスの困難性を回避できる。なお、ＣＭＯＳトランジスタのうち、ゲート電極において採用される多結晶シリコンに導入された不純物やシリコンのチャネル領域への拡散が顕著となる方のトランジスタである、ＰＭＯＳトランジスタＱＰにおいて、当該不純物やシリコン等の拡散に起因した電気的特性の変動を回避することができる。
【０１４１】
なお、ゲート絶縁膜５としてハフニウム酸化物を採用した場合には、ゲート電極ＧＰの多結晶シリコン層６３がゲート絶縁膜５と接触した場合、いわゆるフェルミレベルピニングという界面準位の問題が生じやすい。しかし、本実施の形態では、ゲート絶縁膜５と接触するのが第１金属層１５０等であるので、この問題も回避できる。よって、ゲート絶縁膜５としてハフニウム酸化物を採用してその誘電率を高める場合に、本発明は好適である。
【０１４２】
また、本実施の形態において、第１金属層１５０及び第３金属層１５２を、ともに窒化チタンで形成することができる。各金属層１５０，１５２として窒化チタンを採用した場合には、ゲート絶縁膜５にダメージを与えることなく、ＰＭＯＳトランジスタＱＰに適した仕事関数（４．８ｅＶ以上）を有する第１金属層１５０を形成することが可能となり、また、多結晶シリコン層６３からのシリコンや不純物等の拡散をより抑制できる第３金属層１５２を形成することが可能となる。なお、上述の通り、第３金属層１５２と第５金属層１５２とは、同一工程で成膜されるので、同じ材質、略同一の厚さを有する。
【０１４３】
なお、第４金属層１５１（第２金属層１５１も同様）は、ＮＭＯＳトランジスタＱＮに適した仕事関数（４．３ｅＶ以下）を有することが必要であり、また形成時のゲート絶縁膜５に対するダメージ軽減を考慮すると、第４金属層１５１として、Ｈｆ，Ｚｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏや、これらの窒化物、若しくはシリコン窒化物等を採用することができる。
【０１４４】
また、本実施の形態では、上述の通り、ゲート電極ＧＰにおいて、第３金属層１５２上に多結晶シリコン層６３を採用している。これにより、各金属層１５０〜１５２の厚さを薄くすることができる。また、ゲート電極ＧＮにおいて、第５金属層１５２上に多結晶シリコン層６３を採用している。これにより、各金属層１５１，１５２の厚さを薄くすることができる。したがって、ゲート電極ＧＰ，ＧＮにおける各多結晶シリコン層６３をパターニングする際に、当該各金属層１５０〜１５２も併せてパターニングでき、この観点からも製造が容易となる。
【０１４５】
次に、本実施の形態に係わるＭＯＳ構造を有する半導体装置（ＣＭＯＳトランジスタ５０２）の製造方法について説明する。ここで、実施の形態１で説明した図２〜図４までの工程は、本実施の形態においても共通する。
【０１４６】
さて、図４を用いて説明した工程後、図１７を参照して、主面側で露出する面の全体に亘り、ゲート絶縁膜５上に第１層目の金属層１５０を所定の厚さで形成する。ここで、当該第１層目の金属層１５０は、完成品のゲート電極ＧＰにおいて第１金属層１５０となる。
【０１４７】
当該第１層目の金属層１５０には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって生成される窒化チタン（ＴｉＮ）を採用する。ＣＶＤ法以外にＡＬＤ法（ＡＬＤ : Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、または、低ダメージの物理蒸着法（スパッタ）（ＰＶＤ : Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）でも良く、ゲート絶縁膜５にダメージを与えない、ゲート絶縁膜５の特性を劣化させない方法でなければならない。
【０１４８】
さて、図１８を参照して、Ｎ型ウェル３１ａの上方において、第１層目の金属層１５０上にフォトレジスト９４を形成する。そして、当該フォトレジスト９４をマスクとして第１層目の金属層１５０をパターニングする。これにより、第１層目の金属層１５０は、Ｐ型ウェル３２ａの上方では除去され（つまり、当該領域においてゲート絶縁膜５が露出される）、Ｎ型ウェル３１ａの上方では残される。その後フォトレジスト９４は除去される。
【０１４９】
図１９を参照して、主面側で露出する面の全体に亘り、第２層目の金属層１５１を所定の厚さで形成する。これにより、Ｎ型ウェル３１ａの上方では、第１層目の金属層１５０上に第２層目の金属層１５１が形成され、Ｐ型ウェル３２ａの上方では、ゲート絶縁膜５上に第２層目の金属層１５１が形成される。さらに、図１９を参照して、当該第２金属層１５１上に、第３層目の金属層１５２を所定の厚さで形成する。
【０１５０】
なお、当該第２層目の金属層１５１は、完成品のゲート電極ＧＰにおいて第２金属層１５１となり、完成品のゲート電極ＧＮにおいて第４金属層１５１になる。また、当該第３層目の金属層１５２は、完成品のゲート電極ＧＰにおいて第３金属層１５２となり、完成品のゲート電極ＧＮにおいて第５金属層１５２になる。
【０１５１】
当該第１層目の金属層１５０には、例えばＣＶＤ法によって生成される窒化チタン（ＴｉＮ）を採用する。第２層目の金属層１５１には、例えばＣＶＤ法によって生成される窒化タンタル（ＴａＮ）を採用する。ＣＶＤ法以外にＡＬＤ法、または、低ダメージの物理蒸着法（スパッタ）でも良い。第１層目の金属層１５０、第２層目の金属層１５１を形成する際には、ゲート絶縁膜５にダメージを与えない、ゲート絶縁膜５の特性を劣化させない方法でなければならない。これに対して、第３層目の金属層１５２の形成の際には、多少ダメージを与える手法でも第１層目の金属層１５０または第２層目の金属層１５１があるため問題なく、不純物の少ないスパッタ法が良い。また、第３層目の金属層１５２として、窒化チタンを採用することができる。
【０１５２】
また、後に第３金属層１５２上に形成される多結晶シリコン層６３からのシリコンや不純物等の拡散を抑制するため、第３層目の金属層１５２は、第１層目の金属層１５０の形成温度（例えば１００℃程度）より高い温度（例えば５００℃以上）で形成することが望まれる。
【０１５３】
後述するように、第１金属層１５０〜第３金属層１５２が多結晶シリコン層６３のエッチングに付随してエッチングされるためには、第１金属層１５０〜第３金属層１５２の膜厚の合計は薄い方が望ましい。また上述のように、第１金属層１５０がＰＭＯＳトランジスタＱＰの適切な仕事関数を有する必要があり、かかる要求から第１層目の金属層１５０は、２ｎｍ〜５ｎｍ程度の膜厚が必要と考えられる。また上述のように、第４金属層１５１がＮＭＯＳトランジスタＱＮの適切な仕事関数を有する必要があり、かかる要求から第４層目の金属層１５１は、２ｎｍ〜５ｎｍ程度の膜厚が必要と考えられる。また、第３金属層１５２が適切なシリコンの拡散を防止する必要があり、かかる要求から第３層目の金属層１５２は、５ｎｍ以上（たとえば５ｎｍ〜１０ｎｍ程度）の膜厚が必要と考えられる。
【０１５４】
図２０を参照し、主面側で露出する面の全体に亘り、多結晶シリコン層６３を形成する。Ｎ型ウェル３１ａの上方では、ゲート絶縁膜５、第１層目の金属層１５０、第２層目の金属層１５１、第３層目の金属層１５２及び多結晶シリコン層６３の積層構造が形成される。他方、Ｐ型ウェル３２ａの上方では、ゲート絶縁膜５、第２層目の金属層１５１、第３層目の金属層１５２、及び多結晶シリコン層６３の積層構造が形成される。多結晶シリコン層６３の導電型を例えばＮ型にするには、Ｎ型の不純物（例えば燐）を導入しつつ多結晶シリコン層６３を形成することが望ましい。
【０１５５】
一旦多結晶シリコン層６３を形成してからＮ型の不純物をその表面から注入することによっても、多結晶シリコン層６３の導電型をＮ型にすることはできる。しかし、イオン注入をゲート絶縁膜５近傍まで行う場合よりも、Ｎ型の不純物を導入しつつ多結晶シリコン層６３を形成する方が、ゲート電極ＧＮのゲート絶縁膜５側における空乏層の発生を低減することができる。多結晶シリコン層６３の厚さ及び不純物濃度は、例えばそれぞれ１００ｎｍ、１０20ｃｍ-3に設定される。
【０１５６】
図２１を参照し、周知のフォトリソグラフィ技術を採用して、多結晶シリコン層６３、ゲート絶縁膜５をパターニングする。多結晶シリコン層６３をエッチングする工程で、ＰＭＯＳトランジスタＱＰの形成領域において、第１層目の金属層１５０、第２層目の金属層１５１、及び第３層目の金属層１５２も併せてエッチングできる。また、多結晶シリコン層６３をエッチングする工程で、ＮＭＯＳトランジスタＱＮの形成領域において、第２層目の金属層１５１、及び第３層目の金属層１５２も併せてエッチングできる。
【０１５７】
当該エッチング処理のより、ＰＭＯＳトランジスタＱＰの形成領域において、第１金属層１５０、第２金属層１５１、及び第３金属層１５２が形成され、ＮＭＯＳトランジスタＱＮの形成領域においては、第４金属層１５１、及び第５金属層１５２が形成される。
【０１５８】
なお、ゲート電極として採用される多結晶シリコン層をエッチングする際、そのオーバーエッチ量が多結晶シリコン層の厚さの１／１０程度に設定されるのが通常であり、本実施の形態ではＰ型ウェル３２ａの上方、Ｎ型ウェル３１ａの上方のいずれにも同じ工程で多結晶シリコン層６３が形成されている。したがって、多結晶シリコン層６３の厚さ（第３半導体層または第４半導体層の厚さと把握できる）、第３層目の金属層１５２の厚さ（第３金属層または第５金属層の厚さと把握できる）、及び第２層目の金属層１５１（第２金属層または第４金属層の厚さと把握できる）の厚さの合計の１０分の１以下となるような厚さで、第１層目の金属層１５０（第１金属層と把握できる）を形成することにより（つまり、第１層目の金属層１５０の厚さを、多結晶シリコン層６３等のパターニングする際のオーバーエッチ量以下とすることにより）、ゲート電極ＧＮ，ＧＰのパターニング際のエッチング工程を簡略化できる。
【０１５９】
その後の工程は、図９乃至図１２等を用いて説明した内容と同等であるので、ここでの説明は省略する。以上により、図１６に示されるＣＭＯＳトランジスタ５０２が得られる。
【０１６０】
上述のように、各金属層１５０〜１５２が多結晶シリコン層６３のエッチングに付随してエッチングされるためには、各金属層１５０〜１５２の膜厚の合計は薄い方が望ましい。しかし、第１金属層１５０及び第４金属層１５１が適切な仕事関数を有する必要があり、かかる要求からは２ｎｍ以上の膜厚が必要と考えられる。また、第３金属層１５２が適切なシリコンの拡散を防止する必要があり、かかる要求からは５ｎｍ以上の膜厚が必要と考えられる。
【０１６１】
なお、上述の構造で、閾値電圧（Ｖｔｈ）のさらに調整が必要な場合は、ゲート電極ＧＰが形成されるＮ型ウェル３１ａの表面内にハロゲンイオン（例えばフッ素イオン）を適度に注入し、またゲート電極ＧＮが形成されるＰ型ウェル３２ａの表面内にＮ2（窒素イオン）を適度に注入すれば良い。例えば、上記閾値電圧調整のための各イオン注入は、フッ素イオンの濃度が１〜３×１０15／ｃｍ2程度で、イオン加速電圧が７ｋｅＶ程度の条件にて、またＮ2イオンの濃度が０．５〜２×１０15／ｃｍ2程度で、イオン加速電圧が２２ｋｅＶ程度の条件にて、行うことができる。
【０１６２】
また、上述の通り、シリコン等の拡散抑制効果を有する第３金属層１５２を形成する方法として、ＴｉＮ膜を、第１金属層１５０の形成温度よりも高い形成温度（例えば５００℃以上）で作成する方法がある。当該比較的高い形成温度で第３金属層１５２を形成した場合、図１５で示したように、形成されたＴｉＮ膜は、（１００）面に配向している。換言すれば、（１００）面に配向したＴｉＮ膜は、上記シリコンの拡散抑制効果を有することが分かる。
【０１６３】
＜実施の形態３＞
実施の形態１、２において、閾値電圧（Ｖｔｈ）をさらに調整のために、図１，１６に図示したＣＭＯＳトランジスタ５０１，５０２の基板主面内に所定の不純物を注入する旨を記載した。例えば、ＰＭＯＳトランジスタＱＰの閾値電圧を調整するために、Ｎ型ウェル３１ａの表面内にハロゲン元素イオン（フッ素イオン）を注入する。また、ＮＭＯＳトランジスタＱＮの閾値電圧を調整するために、Ｐ型ウェル３２ａの表面内に窒素イオンを注入する。
【０１６４】
しかし、不純物イオンを基板主面に注入することによる閾値電圧（Ｖｔｈ）の調整という観点のみに着目すると、対象となるＣＭＯＳトランジスタの構成（より具体的には、ゲート電極の構造）は、図１，１６に限る必要は無い。したがって、本実施の形態では、図１，１６とは異なるゲート電極構造を有するＣＭＯＳトランジスタが形成された基板の主面の表面内に、所定の不純物イオンを注入し、当該イオン注入により、閾値電圧（Ｖｔｈ）の調整を可能とした形態について言及する。
【０１６５】
図２２は、本実施の形態にかかるＣＭＯＳトランジスタ５０３の構造を示す断面図である。ここで、図２２に示すＣＭＯトランジスタ５０３は、製造途中の構成を示している。したがって、完成品となるＣＭＯＳトランジスタ５０３には、図示を省略しているが、ソース・ドレイン領域、サイドウォール、スペーサ、層間絶縁膜、当該層間絶縁膜内に形成されるコンタクト、および当該層間絶縁膜上に形成される配線等が形成されることになる。
【０１６６】
また、図２２に示すＣＭＯＳトランジスタ５０３は、未完成であるが、ＰＭＯＳトランジスタＱＰとＮＭＯＳトランジスタＱＮとを備えている。ここで、ＰＭＯＳトランジスタＱＰは、Ｎ型ウェル３１（ここで、Ｎ型ウェル３１ａは第１半導体層であると把握できる）において設けられる。一方、ＮＭＯＳトランジスタＱＮは、Ｐ型ウェル３２（ここで、Ｐ型ウェル３２ａは第２半導体層であると把握できる）において設けられる。
【０１６７】
Ｎ型ウェル３１とＰ型ウェル３２とはともに、半導体基板１の一方の主面（図２２において上側）に設けられている。またＮ型ウェル３１ａとＰ型ウェル３２ａとは、素子分離絶縁体２によって分離されている（なお図１から分かるように、Ｎ型ウェル３１ｂとＰ型ウェル３２ｂとは、素子分離絶縁体２によって分離されていない）。半導体基板１、Ｎ型ウェル３１、Ｐ型ウェル３２はいずれも、例えばシリコンを主成分として採用する。特に断らない限り他の不純物層についても同様に、シリコンを採用することができる。また、素子分離絶縁体２には、例えばシリコン酸化物を採用することができる。
【０１６８】
また、本実施の形態では、図２２に示しているように、Ｎ型ウェル３１ａの表面内には、ハロゲン元素イオン（例えばフッ素イオン）が注入されることにより形成された、第１不純物注入領域３３が形成されている。これに対して、Ｐ型ウェル３２ａの表面内には、窒素イオンが注入されることにより形成された、第２不純物注入領域３４が形成されている。
【０１６９】
ここで、第１不純物注入領域３３は、例えば濃度１〜３×１０15／ｃｍ2程度で、イオン加速電圧が７ｋｅＶ程度の条件にて、フッ素イオンを注入することにより形成される。また、第２不純物注入領域３４は、例えば濃度０．５〜２×１０15／ｃｍ2程度で、イオン加速電圧２２ｋｅＶ程度の条件にて、窒素イオンを注入することにより形成される。
【０１７０】
半導体基板１上に形成されたＮ型ウェル３１ｂ上には、Ｎ型素子分離拡散層４１が設けられている。他方、半導体基板１上に形成されたＰ型ウェル３２ｂには、Ｐ型素子分離拡散層４２が設けられている。
【０１７１】
また、ＰＭＯＳトランジスタＱＰは、ゲート電極ＧＰ（第１ゲート電極と把握できる。図２２では、製造途中のゲート電極図示されている）を有している。他方、ＮＭＯＳトランジスタＱＮは、ゲート電極ＧＮ（第２ゲート電極と把握できる。図２２では、製造途中の下と電極ＧＮが図示されている）を有している。なお、実施の形態１と同様に、ソース・ドレイン領域を有するが、図２２では図示を省略している。
【０１７２】
また、ＰＭＯＳトランジスタＱＰは、ゲート電極ＧＰと、Ｎ型ウェル３１ａのチャネル領域との間に形成されたゲート絶縁膜（第１ゲート絶縁膜と把握できる）５とを有している。他方、ＮＭＯＳトランジスタＱＮは、ゲート電極ＧＮと、Ｐ型ウェル３２ａのチャネル領域との間に形成されたゲート絶縁膜（第２ゲート絶縁膜と把握できる）５とを有している。
【０１７３】
ゲート絶縁膜５としては、酸化シリコンや酸窒化シリコンの他、誘電率が高い酸化ハフニウム（ＨｆＯ2）や酸窒化ハフニウム（ＨｆＯＮ）、シリコン酸化ハフニウム（ＨｆｘＳｉｙＯｚ）やシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）、アルミニウム酸化ハフニウム（ＨｆｘＡｌｙＯｚ）やアルミニウム酸窒化ハフニウム（ＨｆＡｌＯＮ）等のハフニウム酸化物を採用することができる。
【０１７４】
またゲート電極ＧＰは、ゲート絶縁膜５側から順に、第１金属層６４、及び多結晶シリコン層（第３半導体層と把握できる）６３を含んでいる。ここで、当該第１金属層６４は、多結晶シリコン層６３からゲート絶縁膜５方向へとシリコンや不純物等が拡散することを抑制する機能を、多少有している。
【０１７５】
なお、ＰＭＯＳトランジスタＱＰでは、第１金属層６４、多結晶シリコン層６３、及び第１不純物注入領域３３における不純物濃度等により、ゲート電極ＧＰの閾値電圧が決定される。
【０１７６】
またゲート電極ＧＮは、ゲート絶縁膜５側から順に、第２金属層６４、及び多結晶シリコン層（第４半導体層と把握できる）６３を含んでいる。なお、ＮＭＯＳトランジスタＱＮでは、第２金属層６４、多結晶シリコン層６３、及び第２不純物注入領域３４における不純物濃度等により、ゲート電極ＧＮの閾値電圧が決定される。
【０１７７】
当該第２金属層６４と第１金属層６４は、後述するように、同一の金属層の成膜工程により形成されている。したがって、第１金属層６４と第２金属層６４とは、厚さが略同一であり、同じ材質（材料、結晶性等）を有している。ここで、第１金属層６４及び第２に金属層６４の金属材料として、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、ニッケル（Ｎｉ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、窒化モリブデン（ＭｏＮ）を挙げることができる。
【０１７８】
なお、本実施の形態では、ＣＭＯＳトランジスタ５０３において、ゲート電極ＧＰを構成する多結晶シリコン層６３の導電型と、ゲート電極ＧＮを構成する多結晶シリコン層６３の導電型とを異ならせる必要がある。
【０１７９】
このように、本実施の形態では、第１の閾値電圧を有するＰＭＯＳトランジスタＱＰのゲート電極ＧＰにおいてゲート絶縁膜５に接触する部分を第１金属層６４としている。したがって、ＰＭＯＳトランジスタＱＰで発生しうるゲート電極空乏化等の各問題を解決することができる。
【０１８０】
また、本実施の形態では、第２の閾値電圧を有するＮＭＯＳトランジスタＱＮのゲート電極ＧＮの構成要素として第２金属層６４を形成することにより、ＮＭＯＳトランジスタＱＮが有するゲート絶縁膜５の薄膜化等に起因して発生するゲート電極ＧＮ内の空乏層の形成を、防止することができる。
【０１８１】
また、本実施の形態では、ゲート電極ＧＰの閾値電圧を、第１金属層６４、多結晶シリコン層６３だけでなく、第１不純物注入領域３３におけるハロゲン元素イオンの不純物濃度によって、調整することができる。さらに、ゲート電極ＧＮの閾値電圧を、第２金属層６４、多結晶シリコン層６３だけでなく、第２不純物注入領域３４における窒素イオンの不純物濃度によって、調整することができる。
【０１８２】
まとめると、第１金属層６４及び第２金属層６４は、主に、ゲート電極ＧＰ，ＧＮにおける空乏層の形成を防止する機能を有している。また、閾値電圧（Ｖｔｈ）の調整（制御）は、主に、第１不純物注入領域３３及び第２不純物注入領域３４の形成により行われる。
【０１８３】
次に、本実施の形態に係わるＭＯＳ構造を有する半導体装置（ＣＭＯＳトランジスタ５０３）の製造方法について説明する。ここで、図２、図３を用いて説明した工程までは、実施の形態１と同様である。したがって、ここでの詳細な説明は省略する。
【０１８４】
図３を用いて説明した工程後、注入用酸化膜５１を除去する。当該注入用酸化膜５１除去後の様子を図２３に示す。
【０１８５】
さて、図２４に示すように、ＮＭＯＳトランジスタＱＮを後に形成する領域を覆うように、フォトレジスト１１１を形成する。ここで、図２３以降の工程断面図において、中央に示された素子分離絶縁体２の左側にはＰＭＯＳトランジスタＱＰが、右側にはＮＭＯＳトランジスタＱＮが、それぞれ形成される。
【０１８６】
そして、図２４に示すように、当該フォトレジスト１１１をマスクとし、Ｎ型ウェル３１ａの表面内にフッ素イオンを注入する。ここで、当該フッ素イオンの注入濃度及び注入エネルギーは上述の通りである。当該フッ素イオン注入により、Ｎ型ウェル３１ａの表面内には、第１不純物注入領域３３が形成される。その後フォトレジスト１１１を除去する。
【０１８７】
次に、図２５に示すように、ＰＭＯＳトランジスタＱＰを後に形成する領域（つまり、第１不純物注入領域３３）を覆うように、フォトレジスト１１２を形成する。そして、図２５に示すように、当該フォトレジスト１１２をマスクとし、Ｐ型ウェル３２ａの表面内に窒素イオンを注入する。ここで、当該窒素イオンの注入濃度及び注入エネルギーは上述の通りである。当該窒素イオン注入により、Ｐ型ウェル３２ａの表面内には、第２不純物注入領域３４が形成される。その後フォトレジスト１１２を除去する。
【０１８８】
次に、図２６に示すように、表面内に第１不純物注入領域３３が形成されたＮ型ウェル３１ａ及び表面内に第２不純物注入領域３４が形成されたＰ型ウェル３２ａの両方において、主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５としては既述のように、例えばシリコン酸窒化ハフニウム（ＨｆＳｉＯＮ）等のハフニウム酸化物を採用することができる。
【０１８９】
次に、図２７に示すように、主面側で露出する面の全体に亘り、ゲート絶縁膜５上に金属層６４を所定の厚さ（２ｎｍ〜５ｎｍ程度）で形成する。ここで、当該金属層６４は、完成品において、ゲート電極ＧＰを構成する第１金属層６４と、ゲート電極ＧＮを構成する第２金属層６４とになる。
【０１９０】
金属層６４には、例えばＣＶＤ法によって生成される窒化チタン（ＴｉＮ）を採用することができる。ＣＶＤ法以外にＡＬＤ法、または、低ダメージで不純物の少ない物理蒸着法（スパッタ）でも良く、ゲート絶縁膜５にダメージを与えない、ゲート絶縁膜５の特性を劣化させない方法でなければならない。
【０１９１】
なお、当該低ダメージのスパッタ法により金属層６４を形成した場合には、ゲート絶縁膜５が受けるダメージを最小限に抑えることができ、金属層６４に含まれる不純物も少なくなる（これは、金属層６４の低抵抗に寄与する）。また、完成されるゲート電極ＧＰ，ＧＮにおける空乏層の形成を十分に抑制することができ、各ＭＯＳトランジスタＱＰ，ＱＮの容量の増加も期待できる。
【０１９２】
上述したように金属層６４は、ゲート電極ＧＰを構成する第１金属層６４、及びゲート電極ＧＮを構成する第２金属層６４になる。そして、上述の通り、当該第１金属層６４は、ゲート電極ＧＰにおける空乏層の形成を防止し、第２金属層６４は、ゲート電極ＧＮにおける空乏層の形成を防止する。
【０１９３】
当該空乏層形成防止のためには、上記工程で形成される金属層６４の抵抗値は低い方が適している。したがって、不純物の少ない低ダメージのスパッタ法が最適である。
【０１９４】
次に、図２８に示すように、主面側で露出する面の全体に亘り、金属層６４上に多結晶シリコン層６３を形成する。さらに、ＰＭＯＳトランジスタＱＰが形成される領域の多結晶シリコン層６３にＰ型の不純物を導入し（図示せず）、ＮＭＯＳトランジスタＱＮが形成される領域の多結晶シリコン層６３にＮ型の不純物を導入する（図示せず）。
【０１９５】
次に、周知のフォトリソグラフィ技術を採用して、多結晶シリコン層６３、金属層６４、ゲート絶縁膜５をパターニングする。当該パターニングにより、図２２に示す構造が完成する。
【０１９６】
その後の、ソース・ドレイン領域、サイドウォール、スペーサ、シリサイド、層間絶縁膜、コンタクト、配線等の形成方法は、実施の形態１と同様であり、ここでの説明は省略する。
【０１９７】
なお、実施の形態１乃至実施の形態３では、多結晶シリコン層６３について言及した。しかし、当該多結晶シリコン層６３に代替して、アモルファスシリコン層を採用しても良い。アモルファスシリコンは多結晶シリコンと比較して微細加工が容易であり、ＣＭＯＳトランジスタの集積化に寄与する。
【０１９８】
さらに、本発明はＣＭＯＳトランジスタに限定されるものではなく、異なる閾値を採用する複数のＭＯＳトランジスタに対して適用することができる。さらに、電界効果トランジスタに限定されることなく、ＭＯＳ構造を有するトランジスタであれば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用できることは明白である。
【図面の簡単な説明】
【０１９９】
【図１】本発明の実施の形態１に係わるＣＭＯＳトランジスタの構成を示す断面図である。
【図２】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図６】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図７】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図８】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図９】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１０】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１１】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１２】本発明の実施の形態１に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１３】本発明の効果を説明するためのＳＩＭＳ分析結果を示す図である。
【図１４】本発明の効果を説明するためのＣ−Ｖ曲線測定結果を示す図である。
【図１５】本発明の効果を説明するためのＸＲＤ分析結果を示す図である。
【図１６】本発明の実施の形態２に係わるＣＭＯＳトランジスタの構成を示す断面図である。
【図１７】本発明の実施の形態２に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１８】本発明の実施の形態２に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１９】本発明の実施の形態２に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２０】本発明の実施の形態２に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２１】本発明の実施の形態２に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２２】本発明の実施の形態３に係わるＣＭＯＳトランジスタの構成を示す断面図である。
【図２３】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２４】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２５】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２６】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２７】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２８】本発明の実施の形態３に係わるＣＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【符号の説明】
【０２００】
１  半導体基板、５  ゲート絶縁膜、３１ａ  Ｎ型ウェル（第１半導体層）、３２ａ  Ｐ型ウェル（第２半導体層）、３３  第１不純物注入領域、３４  第２不純物注入領域、６３  多結晶シリコン、６４，１５０  第１金属層、６５，１５１  第２金属層、１５２  第３金属層、５０１，５０２，５０３  ＣＭＯＳトランジスタ、ＱＰ  ＰＭＯＳトランジスタ、ＱＮ  ＮＭＯＳトランジスタ、ＧＰ，ＧＮ  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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