(57)【要約】【課題】  シリアルデータ転送に使用する信号数を最小限に抑え、データ転送するデバイスが増加しても信号線数が増加しないシリアルデータ転送装置を実現することを目的とする。【解決手段】  マスターシリアルインタフェース回路と、該マスターシリアルインタフェース回路によりデバイス選択され、シリアルデータ信号により指定されたアドレスのデータを読み出し／書き込みする複数のスレーブシリアルインタフェース回路とを備えたシリアルデータ転送装置において、シリアルデータ信号がスタート信号とデバイス選択信号を含むように構成することにより、シリアルデータ転送に使用する信号線がクロック用とデータ用の２線のみとなるようにした。【選択図】                    図１
2008040575.tif 000002
【特許請求の範囲】
【請求項１】
マスターシリアルインタフェース回路から供給されるデバイス選択信号により複数のスレーブシリアルインタフェース回路の１つが選択され、選択された前記スレーブシリアルインタフェース回路が前記マスターシリアルインタフェース回路から供給されるシリアルデータ信号により指定されたアドレスに対してデータの読み出し／書き込みを行うシリアルデータ転送装置において、
シリアルデータの開始を示すスタート信号と、前記デバイス選択信号とが前記シリアルデータ信号に含まれることを特徴とするシリアルデータ転送装置。
【請求項２】
前記マスターシリアルインタフェース回路及び前記スレーブシリアルインタフェース回路がＦＰＧＡで構成されたことを特徴とする請求項１記載のシリアルデータ転送装置。
【請求項３】
前記マスターシリアルインタフェース回路及び前記スレーブシリアルインタフェース回路がＣＰＬＤで構成されたことを特徴とする請求項１記載のシリアルデータ転送装置。
【請求項４】
マスターシリアルインタフェース回路から供給されるデバイス選択信号により複数のスレーブシリアルインタフェース回路の１つが選択され、選択された前記スレーブシリアルインタフェース回路が前記マスターシリアルインタフェース回路から供給されるシリアルデータ信号により指定されたアドレスに対してデータの読み出し／書き込みを行うシリアルデータ転送方法において、
シリアルデータの開始を示すスタート信号と、前記デバイス選択信号とが前記シリアルデータ信号に含まれることを特徴とするシリアルデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）のデータ転送に適用されるシリアルデータ転送装置及びシリアルデータ転送方法に関する。
【背景技術】
【０００２】
一般に、ＣＰＵバスを備えたシステム（ＬＳＩテスタ、ＰＣ等各種電子装置）で個々のデバイスに直接ＣＰＵバスを接続すると、本来ＣＰＵバスに接続しなくてもよいデバイスまで接続することになり、接続ピン数が膨大となる。これを避けるために、ＣＰＵバスの情報を各デバイス（例：ＲＯＭ）にシリアルデータ転送することが行われる。
例えばＦＰＧＡやＣＰＬＤの設計において、リビジョン情報を得るために書き込みＲＯＭの捺印を視覚で確認する代わりに、コンフィグレーションされたＦＰＧＡからＣＰＵバスを介して認識できるようにして、実装されているすべてのＦＰＧＡやＣＰＬＤのリビジョンをデータとして管理することが考えられる。しかし、本来ＣＰＵバスが不要なＦＰＧＡやＣＰＬＤに対してもＣＰＵバスを接続することになり、使用ピンや使用ゲート数の大幅増加となってしまうため、ＣＰＵバスの情報をシリアルデータ転送することによって必要最小限のピン数に抑える。シリアルＲＯＭに代表されるシリアルデータ転送は、クロック、データ、チップセレクタ信号の最低３本の制御信号を必要とする。
【０００３】
図３は従来のシリアルデータ転送装置の一例で、マスター動作１回路、スレーブ動作４回路の場合を示す。１１はマスターモードで動作するマスターシリアルインタフェース回路であり、１２〜１５はスレーブモードで動作するスレーブシリアルインタフェース回路である。マスターシリアルインタフェース回路１１のＣＬＫ端子から出力されるシリアルデータ転送用のクロック出力はスレーブシリアルインタフェース回路１２〜１５のクロック入力端子ＣＬＫにそれぞれ入力する。マスターシリアルインタフェース回路１１のＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３から出力されるチップセレクト信号はそれぞれスレーブシリアルインタフェース回路１２、１３、１４、１５のＣＳ端子に入力し、データ転送を行うデバイスを選択する。選択されたデバイスに対し、マスターシリアルインタフェース回路１１のＤＡＴＡ端子とスレーブシリアルインタフェース回路１２〜１５のＤＡＴＡ端子との間で入出力されるシリアルデータ信号により指定されたアドレスについて読み出し／書き込みが行われる。ＣＰＵバスの情報をシリアルデータ転送する場合、ＣＰＵバスとの送受信はマスターシリアルインタフェース回路１１を介して行われる。
【０００４】
上記のようなシリアルデータ転送装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２００５−３０１４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図３のようなシリアルデータ転送装置によれば、シリアルデータ転送する対象デバイスであるスレーブシリアルインタフェース回路の数が増えると、マスターシリアルインタフェース回路１１側のチップセレクト信号ＣＳｉ（ｉ＝１，２，・・・）の数が増加し、信号数の増加に伴ってデバイスの使用ピン数を圧迫する恐れがある。
【０００７】
本発明はこのような課題を解決しようとするもので、シリアルデータ転送に使用する信号数を最小限に抑え、データ転送するデバイスが増加しても信号線数が増加しないシリアルデータ転送装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
マスターシリアルインタフェース回路から供給されるデバイス選択信号により複数のスレーブシリアルインタフェース回路の１つが選択され、選択された前記スレーブシリアルインタフェース回路が前記マスターシリアルインタフェース回路から供給されるシリアルデータ信号により指定されたアドレスに対してデータの読み出し／書き込みを行うシリアルデータ転送装置において、
シリアルデータの開始を示すスタート信号と、前記デバイス選択信号とが前記シリアルデータ信号に含まれることを特徴とする。
【０００９】
請求項２記載の発明は、
請求項１記載の発明であるシリアルデータ転送装置において、
前記マスターシリアルインタフェース回路及び前記スレーブシリアルインタフェース回路がＦＰＧＡで構成されたことを特徴とする。
【００１０】
請求項３記載の発明は、
請求項１記載の発明であるシリアルデータ転送装置において、
前記マスターシリアルインタフェース回路及び前記スレーブシリアルインタフェース回路がＣＰＬＤで構成されたことを特徴とする。
【００１１】
請求項４記載の発明は、
マスターシリアルインタフェース回路から供給されるデバイス選択信号により複数のスレーブシリアルインタフェース回路の１つが選択され、選択された前記スレーブシリアルインタフェース回路が前記マスターシリアルインタフェース回路から供給されるシリアルデータ信号により指定されたアドレスに対してデータの読み出し／書き込みを行うシリアルデータ転送方法において、
シリアルデータの開始を示すスタート信号と、前記デバイス選択信号とが前記シリアルデータ信号に含まれることを特徴とする。
【発明の効果】
【００１２】
以上述べたように、本発明のシリアルデータ転送装置によれば、シリアルデータ信号がスタート信号とデバイス選択信号を含むので、シリアルデータ転送に使用する信号線がクロック用とデータ用の２線のみとなり、データ転送デバイスが増えても信号線を増加させることなしに、データ取込制御を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下本発明につき図面を用いて詳細に説明する。
図１は本発明に係るシリアルデータ転送装置の構成説明図である。
図１において、１はマスターモードで動作するマスターシリアルインタフェース回路であり、２〜５はスレーブモードで動作するスレーブシリアルインタフェース回路である。ＣＰＵバスの情報をシリアルデータ転送する場合、ＣＰＵバスとの送受信はマスターシリアルインタフェース回路１を介して行われる。マスターシリアルインタフェース回路１のＣＬＫ端子から出力されるシリアルデータ転送用のクロック出力はスレーブシリアルインタフェース回路２〜５のクロック入力端子ＣＬＫにそれぞれ入力する。マスターシリアルインタフェース回路１１のＤＡＴＡ端子はスレーブシリアルインタフェース回路２〜５のＤＡＴＡ端子と接続し、シリアルデータ信号を入出力する。シリアルデータ信号はワイヤードオア接続とし、図示しない電源端子ＶＣＣでプルアップされ、クロック信号に同期して制御される。
【００１４】
ＤＡＴＡ端子で入出力するシリアルデータ信号のデータフォーマットは下記構成とし、マスターシリアルインタフェース回路１１とスレーブシリアルインタフェース回路２〜５間でデータ長を予め合わせておく。
（１）スタート信号（２）デバイス選択（３）Ｉ／Ｏ（４）アドレス（５）データ
ここで、スタート信号（１）は、スレーブ側又はマスター側のデータ受信待ちのときに、この信号を合図にデータ信号をデータ長分シフトレジスタに蓄えるためのものである。
デバイス選択信号（２）は、スレーブ側のデバイス選択ができるように個々の番号を指定する情報である。
Ｉ／Ｏ信号（３）は、スレーブ側にデータを書き込むのか、スレーブ側のデータを読み出すのかを示すための情報である。
アドレス信号（４）は、スレーブ側のメモリアドレスに相当する番地である。
データ信号（５）はスレーブ側のアドレスに対するデータ情報である。
スレーブ側のデバイスすなわちスレーブシリアルインタフェース回路２〜５は、個々にデバイス選択の番号を持つ。スレーブ側がスタート信号を受け取る状態で、スタート信号を合図にシフトレジスタにデータを蓄え、デバイス選択信号と一致した番号を有するデバイスのデータのみが有効となる。
【００１５】
以下に図１のシリアルデータ転送装置の動作を示す。
Ｉ／Ｏ信号はＩが読み出し状態、Ｏが書き込み状態を示す。
Ｉ／Ｏ信号がＯすなわち書き込みの場合は、以下のシーケンスによりマスター側からスレーブ側にあるアドレスに対しデータを渡す。
スレーブ側：データ待ち
マスター側：データ送信（送信完了で出力ディセーブル）
スレーブ側：スタート信号を確認し、データをデータ長分受信する。デバイス選択信号により該当デバイスのみがＩ／Ｏ情報から書き込み状態を認識し、受信データ内のアドレスとデータをそれぞれの情報として格納する。他のデバイスは、受信したデータを無効とする。
【００１６】
Ｉ／Ｏ信号がＩすなわち読み出しの場合は、以下のシーケンスによりマスター側からスレーブ側にあるアドレスのデータを要求し、スレーブ側からマスター側にそのアドレスのデータを渡す。
スレーブ側：データ待ち
マスター側：データ送信（送信完了で出力ディセーブル及び受信待ち）
スレーブ側：スタート信号を確認し、データをデータ長分受信する。デバイス選択信号により該当デバイスのみ次の動作を行い、他のデバイスは受信したデータを無効とする：Ｉ／Ｏ情報から読み出し状態を認識すると、対応するアドレスのデータ情報を乗せて同一のデータフォーマットでデータ送信する。送信完了後、出力をディセーブルにし、受信待ちとする。
マスター側：スタート信号を確認し、読み出しデータをデータ長分受信することにより、要求したデバイスに対するアドレスのデータ情報を得ることができる。
【００１７】
図２は図１の装置におけるシリアルデータフォーマットの具体例で、データ長を１６ビットとした場合を示す説明図である。
スタート信号は１ビットで、データ信号の通常状態を“１”とし、最初の“０”でスタート信号であることを判断する。
デバイス選択信号は、２ビットで４個のスレーブを識別している。すなわち、ここでは４個のデバイスであるスレーブシリアルインタフェース回路２〜５に対し、デバイス選択値としてそれぞれ０，１，２，３を割り当てて識別できるようにしている。
Ｉ／Ｏ信号は１ビットでＩかＯの２値を判断している。
アドレス信号はスレーブ側デバイス内の番地であり、ここでは４ビットとしているので１６アドレス分のデータを扱うことができる。１データの場合、アドレスは不要である。
データ信号は８ビットとしている。システムによっては１６ビットや３２ビットとしてもよい。
【００１８】
上記のような構成のシリアルデータ転送装置及びシリアルデータ転送方法によれば、シリアルデータ信号がスタート信号とデバイス選択信号を含むので、シリアルデータ転送に使用する信号線（ピン数）がクロック用とデータ用のみの２線となり、データ転送デバイスが増えても信号線を増加させることなしに、データ取込制御を実現することができる。したがってデバイスの使用ピン数を圧迫するおそれがない。
なお、デバイスの数は上記実施例のように４個に限られず、デバイス選択信号のビット数を増やすことによりデバイス数の増加に対応することができる。
また、ＦＰＧＡやＣＰＬＤにかぎられず、任意のロジックデバイスに適用することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るシリアルデータ転送装置の実施例の構成説明図である。
【図２】本発明に係るシリアルデータ転送装置のシリアルデータフォーマットの具体例を示す説明図である。
【図３】従来のシリアルデータ転送装置の構成説明図である。
【符号の説明】
【００２０】
１  マスターシリアルインタフェース回路
２〜５  スレーブシリアルインタフェース回路
【図１】
2008040575.tif 000003
【図２】
2008040575.tif 000004
【図３】
2008040575.tif 000005