(57)【要約】【課題】チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施できるようにする。【解決手段】アナログ回路１０１のアナログ入力端子ＡＩＮとアナログ電源端子ＡＶＤＤとの間に第１のスイッチ素子１０２を設け、アナログ入力端子ＡＩＮとアナロググランド端子ＡＶＳＳとの間に第２のスイッチ素子１０３を設け、さらに第１のスイッチ素子１０２及び第２のスイッチ素子１０３のオン、オフ動作を制御するスイッチ素子切り替え制御回路１０４を設ける。そして、ウェーハレベルバーンイン試験の際に、スイッチ素子切り替え制御回路１０４によって、第１のスイッチ素子１０２及び第２のスイッチ素子１０３が交互にオンになるように制御する。【選択図】図１
2008032448.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源とが入力されて動作するアナログ回路を内蔵した半導体集積回路装置であって、
前記アナログ回路のアナログ信号用入力端子と前記第１の電源との間に設けられた第１のスイッチ素子と、
前記アナログ回路のアナログ信号用入力端子と前記第２の電源との間に設けられた第２のスイッチ素子と、
前記第１のスイッチ素子及び前記第２のスイッチ素子のオン、オフ動作を制御するスイッチ素子切り替え制御回路とを備え、
前記スイッチ素子切り替え制御回路は、入力されたスイッチ素子切り替え信号に応じ、前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオンに制御するように構成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１の半導体集積回路装置であって、
前記スイッチ素子切り替え信号を生成するスイッチ素子切り替え信号生成回路をさらに備え、
前記スイッチ素子切り替え信号生成回路は、生成するスイッチ素子切り替え信号のパルス幅を可変できるように構成され、
前記スイッチ素子切り替え制御回路は、前記スイッチ素子切り替え信号のパルス幅に応じて、前記第１のスイッチ素子及び前記第２のスイッチ素子の導通時間を制御するように構成されていることを特徴とする半導体集積回路装置。
【請求項３】
アナログ回路を内蔵した半導体集積回路装置であって、
入力された電圧値切り替え信号に応じ、出力する電圧が可変する電圧回路と、
前記電圧回路の出力と前記アナログ回路のアナログ信号用入力端子との間に設けられたスイッチ素子と、
を備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３の半導体集積回路装置であって、
前記電圧値切り替え信号を生成する電圧値切り替え信号生成回路をさらに備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項３の半導体集積回路装置であって、
前記電圧回路は、前記アナログ回路の出力が、前記電圧値切り替え信号としてフィードバックされるように構成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を内蔵した半導体集積回路装置に関するものであり、内蔵したアナログ回路にバーンイン負荷を与える技術に関するものである。
【背景技術】
【０００２】
アナログ回路を内蔵した半導体集積回路装置は、ウェーハレベルでバーンイン試験（以下、ウェーハレベルバーンイン試験という）が行なわれる場合がある。
【０００３】
アナログ回路を内蔵した従来の半導体集積回路装置は、通常は、例えば外部テスタ（ウェーハレベルバーンイン試験装置）によって、外部に設けられているアナログ入力端子から信号波形が入力されて、ウェーハレベルバーンイン試験が行なわれる。
【０００４】
また、別の技術としては、比較的高精度にアナログ回路をテストするために、抵抗素子、容量素子、スイッチ素子、アナログ回路を検査するテスト回路を、半導体集積回路装置内部に構成し、外部テスタを用いることなくアナログ回路を検査するものもある（例えば、特許文献１を参照）。
【特許文献１】特開２００２−１０７４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ウェーハレベルバーンイン試験装置の限界により、１チップあたりに使用できる端子数には上限があるので、チップサイズが小さくなると、１チップあたりに使用できる端子が減る。一方、内蔵されたアナログ回路の数が多いほど、試験に必要な端子が増加してしまう。すなわち、外部のアナログ入力端子より信号波形を入力するのでは、ウェーハレベルバーンイン試験時に必要な端子を割り当てることが困難な場合がある。
【０００６】
また、試験に必要なテスト端子を削減し、かつ比較的高精度にアナログ回路をテストするために、抵抗素子、容量素子、スイッチ素子、アナログ回路を検査するテスト回路を構成した半導体集積回路装置では、ウェーハレベルバーンイン試験の実現は可能となるが、比較的高精度にアナログ回路をテストするようにテスト回路が構成されているため、チップサイズが増大してしまう。
【０００７】
本発明は上記の問題に着目してなされたものであり、チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施することが可能な半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
前記の課題を解決するため、本発明の一態様は、
第１の電源と第２の電源とが入力されて動作するアナログ回路を内蔵した半導体集積回路装置であって、
前記アナログ回路のアナログ信号用入力端子と前記第１の電源との間に設けられた第１のスイッチ素子と、
前記アナログ回路のアナログ信号用入力端子と前記第２の電源との間に設けられた第２のスイッチ素子と、
前記第１のスイッチ素子及び前記第２のスイッチ素子のオン、オフ動作を制御するスイッチ素子切り替え制御回路とを備え、
前記スイッチ素子切り替え制御回路は、入力されたスイッチ素子切り替え信号に応じ、前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオンに制御するように構成されていることを特徴とする。
【０００９】
また、本発明の一態様は、
アナログ回路を内蔵した半導体集積回路装置であって、
入力された電圧値切り替え信号に応じ、出力する電圧が可変する電圧回路と、
前記電圧回路の出力と前記アナログ回路のアナログ信号用入力端子との間に設けられたスイッチ素子と、
を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００１２】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路装置１００の構成を示すブロック図である。図１に示すように、半導体集積回路装置１００は、アナログ回路１０１、第１のスイッチ素子１０２、第２のスイッチ素子１０３、及びスイッチ素子切り替え制御回路１０４を備えている。半導体集積回路装置１００には、外部と接続される端子として、アナログ入力端子ＡＩＮ、アナロググランド端子ＡＶＳＳ、アナログ電源端子ＡＶＤＤが設けられている。
【００１３】
アナログ回路１０１は、半導体集積回路装置１００に内蔵された、例えば、ＡＤ変換器（ＡＤＣ）などのアナログ回路である。アナログ回路１０１には、アナログ入力端子ＡＩＮを介して、アナログ信号が入力され、また、アナログ電源端子ＡＶＤＤとアナロググランド端子ＡＶＳＳとを介して、電源が供給されている。
【００１４】
第１のスイッチ素子１０２は、アナログ電源端子ＡＶＤＤとアナログ入力端子ＡＩＮとの間に設けられたスイッチ素子である。第１のスイッチ素子１０２は、スイッチ素子切り替え制御回路１０４によって、オンオフが制御されるようになっている。本実施形態では、第１のスイッチ素子１０２は、スイッチ素子切り替え制御回路１０４から入力された信号が“１”（Ｈレベルとする）のときにオンになるように構成されている。
【００１５】
第２のスイッチ素子１０３は、アナログ入力端子ＡＩＮとアナロググランド端子ＡＶＳＳとの間に設けられたスイッチ素子である。第２のスイッチ素子１０３も、スイッチ素子切り替え制御回路１０４によって、オンオフが制御されるようになっている。本実施形態では、第２のスイッチ素子１０３は、スイッチ素子切り替え制御回路１０４から入力された信号が“１”のときにオンになるように構成されている。
【００１６】
スイッチ素子切り替え制御回路１０４は、入力されたスイッチ素子切り替え信号ＤＩＮｉｎに応じ、第１のスイッチ素子１０２と第２のスイッチ素子１０３のそれぞれのオンオフを制御するスイッチ素子用切り替え信号を出力するようになっている。また、スイッチ素子切り替え制御回路１０４には、選択信号ＳＥＬが入力されており、スイッチ素子用切り替え信号は、選択信号ＳＥＬに応じて、有効もしくは無効になる。
【００１７】
スイッチ素子切り替え制御回路１０４は、具体的には、インバータ１０４ａ、バッファ１０４ｂ、セレクタ１０４ｃ、及びセレクタ１０４ｄを備えている。
【００１８】
インバータ１０４ａは、スイッチ素子切り替え信号ＤＩＮｉｎの論理を反転させて出力するようになっている。また、バッファ１０４ｂは、入力されたスイッチ素子切り替え信号ＤＩＮｉｎを、そのままの論理で出力するようになっている。
【００１９】
セレクタ１０４ｃは、インバータ１０４ａの出力（第２のスイッチ素子用切り替え信号と呼ぶ）が入力されており、選択信号ＳＥＬに応じて、第２のスイッチ素子用切り替え信号を第２のスイッチ素子１０３に出力するか否かが切り替わるようになっている。
【００２０】
セレクタ１０４ｄは、バッファ１０４ｂの出力（第１のスイッチ素子用切り替え信号と呼ぶ）が入力されており、選択信号ＳＥＬに応じて、第１のスイッチ素子用切り替え信号を第１のスイッチ素子１０２に出力するか否かが切り替わるようになっている。
【００２１】
以上の構成により、スイッチ素子切り替え制御回路１０４は、第１のスイッチ素子１０２と第２のスイッチ素子１０３とが交互に導通状態となるように制御する。
【００２２】
半導体集積回路装置１００に対してウェーハレベルバーンイン試験を行なう場合には、まず、第１のスイッチ素子用及び第２のスイッチ素子用切り替え信号が有効になるように、選択信号ＳＥＬをスイッチ素子切り替え制御回路１０４に入力する。さらに、スイッチ素子切り替え信号ＤＩＮｉｎとして、例えば図２に示す波形のスイッチ素子切り替え信号ＤＩＮｉｎを、半導体集積回路装置１００の外部からスイッチ素子切り替え制御回路１０４に伝送する。これにより、スイッチ素子切り替え信号ＤＩＮｉｎが、“１”（Ｈレベルとする）のときに、第１のスイッチ素子１０２がオンになり、スイッチ素子切り替え信号ＤＩＮｉｎが、“０”（Ｌレベルとする）のときに、第２のスイッチ素子１０３がオンになる。第１のスイッチ素子１０２が導通時には、第１のスイッチ素子１０２を介して、アナログ電源端子ＡＶＤＤよりアナログ回路１０１に電圧が伝送される。また、第２のスイッチ素子１０３が導通時には、第２のスイッチ素子１０３を介して、アナロググランド端子ＡＶＳＳよりアナログ回路１０１に電圧が伝送される。
【００２３】
以上により、スイッチ素子切り替え信号ＤＩＮｉｎに応じて、図２に示すように、テスト信号ＡＩＮｉｎを生成することができる。このテスト信号ＡＩＮｉｎは、アナログ回路１０１に伝送され、ウェーハレベルバーンイン試験が行なわれる。
【００２４】
上記のように、本実施形態によれば、半導体集積回路装置１００内部に設けた比較的簡単なテスト回路で、所定のテスト信号を生成するので、アナログ入力端子ＡＩＮを使用せずに、アナログ回路１０１にテスト信号を入力することができる。それゆえ、テスト信号入力に必要な入力端子数を削減することが可能になる。したがって、チップサイズが小さく、複数のアナログ回路１０１が内蔵されているような場合にも、テスト用に割り当てることが可能な端子の数に制限されることなく、ウェーハレベルバーンイン試験を行なうことが可能になる。しかも、バーンイン負荷を簡素化し、比較的簡単な回路でテスト回路を構成したので、チップサイズの増大も抑えることが可能になる。
【００２５】
《発明の実施形態２》
図３は、本発明の実施形態２に係る半導体集積回路装置２００の構成を示すブロック図である。半導体集積回路装置２００は、図３に示すように、実施形態１の半導体集積回路装置１００にスイッチ素子切り替え信号生成回路２０１が追加されて構成されている。
【００２６】
スイッチ素子切り替え信号生成回路２０１は、クロック信号ＣＫｉｎによって、スイッチ素子切り替え信号ＤＩＮｉｎを生成するようになっている。また、スイッチ素子切り替え信号生成回路２０１は、スイッチ素子切り替え信号ＤＩＮｉｎのパルス幅を可変できるように構成されている。
【００２７】
半導体集積回路装置２００に対してウェーハレベルバーンイン試験を行なう場合には、まず、第１のスイッチ素子用及び第２のスイッチ素子用切り替え信号が有効になるように、選択信号ＳＥＬをスイッチ素子切り替え制御回路１０４に入力する。
【００２８】
スイッチ素子切り替え信号生成回路２０１にクロック信号ＣＫｉｎを伝送すると、スイッチ素子切り替え信号生成回路２０１は、クロック信号ＣＫｉｎに応じて、例えば図４に示す波形のスイッチ素子切り替え信号ＤＩＮｉｎを生成する。それにより、スイッチ素子切り替え信号ＤＩＮｉｎが、“１”のとき、第１のスイッチ素子１０２がオンになり、スイッチ素子切り替え信号ＤＩＮｉｎが、“０”のとき、第２のスイッチ素子１０３がオンになる。第１のスイッチ素子１０２が導通時には、第１のスイッチ素子１０２を介して、アナログ電源端子ＡＶＤＤよりアナログ回路１０１に電圧が伝送される。また、第２のスイッチ素子１０３が導通時には、第２のスイッチ素子１０３を介して、アナロググランド端子ＡＶＳＳよりアナログ回路１０１に電圧が伝送される。すなわち、スイッチ素子切り替え信号ＤＩＮｉｎに応じて、図４に示すように、テスト信号ＡＩＮｉｎを生成することができる。このテスト信号ＡＩＮｉｎは、アナログ回路１０１に伝送され、ウェーハレベルバーンイン試験が行なわれる。
【００２９】
上記のように、本実施形態によれば、スイッチ素子切り替え信号ＤＩＮｉｎを半導体集積回路装置２００の外部から入力しなくても、ウェーハレベルバーンイン試験が可能になる。なお、スイッチ素子切り替え信号ＤＩＮｉｎの生成には、クロック信号ＣＫｉｎを用いているが、半導体集積回路装置を動作させる場合には、クロック信号を使用することは一般的であり、スイッチ素子切り替え信号生成回路２０１用のクロック信号は容易に得ることができる。そのため、スイッチ素子切り替え信号ＤＩＮｉｎは、比較的簡単な回路で生成することが可能である。
【００３０】
《発明の実施形態３》
図５は、本発明の実施形態３に係る半導体集積回路装置３００の構成を示すブロック図である。図５に示すように、半導体集積回路装置３００は、アナログ回路１０１、スイッチ素子３０１、及び電圧回路３０２を備えている。
【００３１】
スイッチ素子３０１は、アナログ入力端子ＡＩＮと電圧回路３０２との間に設けられたスイッチ素子である。スイッチ素子３０１は、選択信号ＳＥＬが入力されており、この信号によってオンオフが制御される。本実施形態では、スイッチ素子３０１は、選択信号ＳＥＬが“１”のときにオンになるように構成されている。
【００３２】
電圧回路３０２は、入力された電圧値切り替え信号ＤＩＮｉｎ＿ｎに応じた電圧を出力するようになっている。本実施形態では、電圧値切り替え信号ＤＩＮｉｎ＿ｎは、０〜３までの値である。電圧回路３０２は、４段階に出力電圧を可変できるように構成されており、図６に示すように、電圧値切り替え信号ＤＩＮｉｎ＿ｎの値が大きくなる毎に、出力する電圧が高くなるように構成されている。
【００３３】
半導体集積回路装置３００に対してウェーハレベルバーンイン試験を行なう場合には、まず、スイッチ素子３０１がオンになるように、選択信号ＳＥＬをスイッチ素子３０１に入力する。さらに、例えば図６に示す値の電圧値切り替え信号ＤＩＮｉｎ＿ｎを、半導体集積回路装置１００の外部から電圧回路３０２に伝送する。これにより、図６のように電圧が変化するテスト信号ＡＩＮｉｎがアナログ回路１０１に伝送され、ウェーハレベルバーンイン試験が行なわれる。
【００３４】
上記のように、本実施形態においても、やはり、アナログ入力端子ＡＩＮを使用しなくても、アナログ回路１０１に所定のテスト信号を入力できるので、テスト信号入力に必要な入力端子数を削減することが可能になる。
【００３５】
《発明の実施形態４》
図７は、本発明の実施形態４に係る半導体集積回路装置４００の構成を示すブロック図である。図７に示すように、実施形態３の半導体集積回路装置３００に電圧値切り替え信号生成回路４０１が追加されて構成されている。
【００３６】
電圧値切り替え信号生成回路４０１は、クロック信号ＣＫｉｎが入力されており、クロック信号ＣＫｉｎに応じ、電圧値切り替え信号ＤＩＮｉｎ＿ｎを生成するようになっている。具体的には、電圧値切り替え信号生成回路４０１は、図８に示すように、電圧値切り替え信号ＤＩＮｉｎ＿ｎの値を、クロック信号ＣＫｉｎが立ち上がる毎に１ずつ増加させ、値が“３”になると再び“０”に戻すように構成されている。それにより、図８に示すように電圧が変化するテスト信号ＡＩＮｉｎが生成される。
【００３７】
したがって、本実施形態によれば、電圧値切り替え信号ＤＩＮｉｎ＿ｎを半導体集積回路装置４００の外部から入力しなくても、ウェーハレベルバーンイン試験が可能になる。なお、電圧値切り替え信号ＤＩＮｉｎ＿ｎの生成には、クロック信号ＣＫｉｎを用いているが、半導体集積回路装置を動作させる場合には、クロック信号を使用することは一般的であり、電圧値切り替え信号生成回路４０１用のクロック信号は容易に得ることができる。そのため、スイッチ素子切り替え信号ＤＩＮｉｎは、比較的簡単な回路で生成することが可能である。
【００３８】
《発明の実施形態５》
図９は、本発明の実施形態５に係る半導体集積回路装置５００の構成を示すブロック図である。実施形態５の半導体集積回路装置は、アナログ回路１０１からデジタルデータが出力される場合（アナログ回路１０１が例えばＡＤ変換器である場合）に、そのデジタルデータを、テスト信号の生成に利用する例である。具体的には、半導体集積回路装置５００は、半導体集積回路装置３００において、アナログ回路１０１の出力の一部（ＤＯＵＴｉｎ＿ｎ）を選択し、ＤＯＵＴｉｎ＿ｎを電圧値切り替え信号ＤＩＮｉｎ＿ｎとして電圧回路３０２に入力するように構成したものである。すなわち、半導体集積回路装置５００では、電圧回路３０２の出力がアナログ回路１０１を介して、電圧回路３０２にフィードバックされている。
【００３９】
半導体集積回路装置５００に対してウェーハレベルバーンイン試験を行なう場合には、まず、スイッチ素子３０１がオンになるように、選択信号ＳＥＬをスイッチ素子３０１に入力する。スイッチ素子３０１がオンになると、電圧回路３０２の出力がアナログ回路１０１に入力され、アナログ回路１０１はその入力に応じた値のデジタルデータを出力する。アナログ回路１０１の出力の一部（ＤＯＵＴｉｎ＿ｎ）は、電圧回路３０２に入力される。これにより、電圧回路３０２の出力する電圧が、例えば図１０に示すように変化する。
【００４０】
以上のように、本実施形態によれば、比較的簡単な回路構成で、テスト信号を容易に生成することができる。
【産業上の利用可能性】
【００４１】
本発明に係る半導体集積回路装置は、 チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施することが可能になるという効果を有し、アナログ回路を内蔵した半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００４２】
【図１】実施形態１に係る半導体集積回路装置の構成を示すブロック図である。
【図２】実施形態１に係る半導体集積回路装置のウェーハレベルバーンイン試験時における各信号の波形を示す図である。
【図３】実施形態２に係る半導体集積回路装置の構成を示すブロック図である。
【図４】実施形態２に係る半導体集積回路装置のウェーハレベルバーンイン試験時における各信号の波形を示す図である。
【図５】実施形態３に係る半導体集積回路装置の構成を示すブロック図である。
【図６】実施形態３に係る半導体集積回路装置のウェーハレベルバーンイン試験時における各信号の波形を示す図である。
【図７】実施形態４に係る半導体集積回路装置の構成を示すブロック図である。
【図８】実施形態４に係る半導体集積回路装置のウェーハレベルバーンイン試験時における各信号の波形を示す図である。
【図９】実施形態５に係る半導体集積回路装置の構成を示すブロック図である。
【図１０】実施形態５に係る半導体集積回路装置のウェーハレベルバーンイン試験時における各信号の波形を示す図である。
【符号の説明】
【００４３】
１００      半導体集積回路装置
１０１      アナログ回路
１０２      第１のスイッチ素子
１０３      第２のスイッチ素子
１０４      スイッチ素子切り替え制御回路
１０４ａ    インバータ
１０４ｂ    バッファ
１０４ｃ    セレクタ
１０４ｄ    セレクタ
２００      半導体集積回路装置
２０１      スイッチ素子切り替え信号生成回路
３００      半導体集積回路装置
３０１      スイッチ素子
３０２      電圧回路
４００      半導体集積回路装置
４０１      電圧値切り替え信号生成回路
５００      半導体集積回路装置
【図１】
2008032448.tif 000003
【図２】
2008032448.tif 000004
【図３】
2008032448.tif 000005
【図４】
2008032448.tif 000006
【図５】
2008032448.tif 000007
【図６】
2008032448.tif 000008
【図７】
2008032448.tif 000009
【図８】
2008032448.tif 000010
【図９】
2008032448.tif 000011
【図１０】
2008032448.tif 000012