(57)【要約】      （修正有）【課題】ＤＬＬに求められる保証動作周波数帯域を低め、基準クロック信号が二逓倍された周波数をそれぞれ有し、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及び電子機器を提供する。【解決手段】タイミングコントロールＩＣは、一周期Ｔの基準クロック信号ＩＣＬＫと同一周波数の第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４で、かつＣＬＫ１に対するＣＬＫ３の位相遅れが位相差α（０＜α＜Ｔ／４）であるＣＬＫ１〜ＣＬＫ４のクロック信号を発生させるＤＬＬ４０と、ＣＬＫ１が二逓倍されたデータ生成用のＣＬＫ５を生成し、かつ、ＣＬＫ３が二逓倍されて、ＣＬＫ５に基づき生成されデータ信号に対して位相差αの遅れで同期したＣＬＫ６を生成する二逓倍回路５０とを有する。【選択図】図２
2008028644.tif 000002
【特許請求の範囲】
【請求項１】
一周期Ｔの基準クロック信号が入力され、前記基準クロック信号と同一周波数の第１〜第４のクロック信号であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４であり、かつ、前記第１のクロック信号に対する前記第３のクロック信号の位相遅れが位相差α（０＜α＜Ｔ／４）である前記第１〜第４のクロック信号を発生させるＤＬＬ（ディレイ・ロックド・ループ）と、
前記ＤＬＬからの前記第１〜第４のクロック信号に基づいて、前記第１のクロック信号が二逓倍されたデータ生成用の第５のクロック信号を生成し、かつ、前記第３のクロック信号が二逓倍されて、前記第５のクロック信号に基づいて生成されるデータ信号に対して前記位相差αの位相遅れで同期した第６のクロック信号を生成する二逓倍回路と、
を有することを特徴とする集積回路。
【請求項２】
請求項１において、
前記二逓倍回路は、前記第１〜第４のクロック信号のエッジを利用して前記第５及び第６のクロック信号を生成するロジック回路であることを特徴とする集積回路。
【請求項３】
請求項２において、
前記二逓倍回路は、
前記ＤＬＬからの前記第１及び第２のクロック信号が入力され、前記第５のクロック信号を生成する第１の排他的論理和回路と、
前記ＤＬＬからの前記第３及び第４のクロック信号が入力され、前記第６のクロック信号を生成する第２の排他的論理和回路と、
を含むことを特徴とする集積回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ＤＬＬは、前記第５のクロック信号に基づいて生成されるデータに対してセットアップドタイム及ホールドタイムを満たす前記第６のクロック信号の前記位相差αを選択可能であることを特徴とする集積回路。
【請求項５】
請求項４において、
前記ＤＬＬは、前記位相差αがＭ×Ｔ／２Ｋ（Ｍは任意の整数で１≦Ｍ＜２Ｋ−２，Ｋは固定の整数でＫ≧３）となるようにＭの値を選択して、前記位相差αを選択することを特徴とする集積回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第５のクロック信号は、高速差動シリアルインターフェースのための差動信号を生成するものであり、
前記第６のクロック信号は、前記差動信号と共にチップ間を転送される転送クロック信号であることを特徴とする集積回路。
【請求項７】
請求項６において、
前記第５のクロック信号に基づいて生成される前記差動信号と、前記第６のクロック信号とを送信するトランスミッタをさらに有することを特徴とする集積回路。
【請求項８】
請求項７において、
前記二逓倍回路からの前記第５及び第６のクロック信号をスペクトラム・スプレッド変調するスペクトラム・スプレッド変調回路をさらに有することを特徴とする集積回路。
【請求項９】
請求項７において、
前記ＤＬＬからの前記第１〜第４のクロック信号をスペクトラム・スプレッド変調するスペクトラム・スプレッド変調回路をさらに有することを特徴とする集積回路。
【請求項１０】
複数のデータ線を有する表示部と、
請求項６乃至９のいずれかに記載の集積回路と、
前記集積回路から前記差動信号と前記第６のクロック信号とが入力され、前記第６のクロック信号により前記差動信号をサンプリングして、前記表示部の複数のデータ線を駆動するデータ線ドライバＩＣと、
を含むことを特徴とする表示装置。
【請求項１１】
請求項１０に記載の表示装置を有することを特徴とする電子機器。
【請求項１２】
請求項１乃至９のいずれかに記載の集積回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ生成用クロック信号及び生成されたデータに同期したクロック信号を生成する機能を備えた集積回路、表示装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
近年、画像の高解像度化に伴いチップ間データ転送に高速差動シリアルインターフェースが用いられている。その代表例がＲＳＤＳＴＭ（Reduced Swing Differential Signaling：ＲＳＤＳはNational Semiconductor Corporationの登録商標）インターフェース規格である。
【０００３】
例えば、パーソナルコンピュータ等の液晶表示モジュールでは、画像データを処理する画像コントロールＩＣと液晶表示ドライバＩＣ間で、上述したインターフェース規格でデータを低電圧差動信号方式で高速シリアル転送している。
【０００４】
ここで、高速差動シリアル転送するには、図７に示すように、基準クロック信号ＩＣＬＫ１をＰＬＬ（Phase Locked Loop）１０により二逓倍し、二逓倍されたクロック信号ＩＣＬＫ２に基づいて、ＤＬＬ（Delay Looked Loop）１２により位相差のある２つのクロック信号ＣＬＫ−１，ＣＬＫ−２を生成することが考えられる。
【０００５】
しかし、画像コントローラの設計者にとって、ＰＬＬ１０とＤＬＬ１２との２つのマクロセルが必要となり、チップサイズが大きくなってしまう。
【０００６】
また、ＰＬＬ１０からの二逓倍周波数クロック信号ＩＣＬＫ２での駆動が保証されたＤＬＬ１２を用いる必要があり、ＤＬＬ１２に求められる動作保証周波数が高帯域となり、その周波数制限が厳しいという問題もある。
【０００７】
なお、以下に示す特許文献１−３は、後述するように本発明が二逓倍ロジック回路として用いる排他的論理和回路を開示したものに過ぎない。
【特許文献１】特開平７−２２６６５７号公報
【特許文献２】特開平７−０２２９１９号公報
【特許文献３】特開２００３−１９８３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、チップサイズを小型化でき、しかもＤＬＬに求められる保証動作周波数帯域を低めながら、基準クロック信号が二逓倍された周波数をそれぞれ有し、かつ、位相差のある２つのクロック信号を生成することができる集積回路、表示装置及びそれを用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る集積回路は、一周期Ｔの基準クロック信号が入力され、前記基準クロック信号と同一周波数の第１〜第４のクロック信号であって、第Ｎ（Ｎ＝１，３のいずれか）のクロック信号に対する第（Ｎ＋１）のクロック信号の位相遅れが位相差Ｔ／４であり、かつ、前記第１のクロック信号に対する前記第３のクロック信号の位相遅れが位相差α（０＜α＜Ｔ／４）である前記第１〜第４のクロック信号を発生させるＤＬＬ（ディレイ・ロックド・ループ）と、前記ＤＬＬからの前記第１〜第４のクロック信号に基づいて、前記第１のクロック信号が二逓倍されたデータ生成用の第５のクロック信号を生成し、かつ、前記第３のクロック信号が二逓倍されて、前記第５のクロック信号に基づいて生成されるデータ信号に対して前記位相差αの位相遅れで同期した第６のクロック信号を生成する二逓倍回路と、を有することを特徴とする。
【００１０】
上述したＰＬＬとＤＬＬの組み合わせでは、ＰＬＬにて基準クロック信号を先ず二逓倍し、二逓倍されたクロック信号をＤＬＬにて位相調整して、基準クロック信号の周波数に対して２倍の周波数を有し、かつ、互いに位相差のある２つのクロック信号を生成していた。
【００１１】
本発明の一態様では、上述したＰＬＬとＤＬＬの組み合わせによる方式とは逆転の発想で、まずＤＬＬにて位相差のある第１〜第４のクロック信号を生成し、それらに基づいて二逓倍回路にて第５，第６のクロック信号を生成している。この第５，第６のクロック信号は、基準クロックの周波数に対して２倍の周波数を有し、かつ、互いに位相差のある２つのクロック信号となる。生成されるクロック信号は同じでも、ＰＬＬを用いない分マクロ回路が少なくなって回路規模が小型化する。また、本発明の一態様にて用いられるＤＬＬは、基準クロック信号と同じ周波数にて駆動されることになり、ＰＬＬにて二逓倍された周波数ではないので、ＤＬＬの保証動作帯域はより低帯域となり、消費電流が少ない。
【００１２】
本発明の一態様では、前記二逓倍回路は、前記第１〜第４のクロック信号のエッジを利用して前記第５及び第６のクロック信号を生成するロジック回路とすることができる。
【００１３】
このように、ＤＬＬの後段の回路は、ＤＬＬの前段に置かれるＰＬＬとは異なりロジック回路で構成できるので、マクロ化することなく小規模回路とすることができる。
【００１４】
ロジック回路である二逓倍回路は、前記ＤＬＬからの前記第１及び第２のクロック信号が入力され、前記第５のクロック信号を生成する第１の排他的論理和回路と、前記ＤＬＬからの前記第３及び第４のクロック信号が入力され、前記第６のクロック信号を生成する第２の排他的論理和回路とを含んで構成できる。
【００１５】
本発明の一態様では、前記ＤＬＬは、前記第５のクロック信号に基づいて生成されるデータに対してセットアップドタイム及ホールドタイムを満たす前記第６のクロック信号の前記位相差αを選択可能とすることができる。セットアップドタイム及ホールドタイムは、データ信号と第６のクロック信号を受ける回路の特性によって異なるので、上述の調整により同期性を担保できる。
【００１６】
この場合、前記ＤＬＬは、前記位相差αがＭ×Ｔ／２Ｋ（Ｍは任意の整数で１≦Ｍ＜２Ｋ−２，Ｋは固定の整数でＫ≧３）となるようにＭの値を選択して、前記位相差αを選択することができる。
【００１７】
Ｍの値は、例えば、複数の端子へのロジック電位レベルを異ならせることで任意に選択できる。
【００１８】
本発明の一態様では、前記第５のクロック信号は、高速差動シリアルインターフェースのための差動信号を生成するものであり、前記第６のクロック信号は、前記差動信号と共にチップ間を転送される転送クロック信号とすることができる。
【００１９】
この場合、本発明の一態様に係る集積回路は、前記第５のクロック信号に基づいて生成される前記差動信号と、前記第６のクロック信号とを送信するトランスミッタをさらに有することができる。
【００２０】
本発明の一態様では、前記第１及び第２の排他的論理和回路からの前記第５及び第６のクロック信号をスペクトラム・スプレッド変調するスペクトラム・スプレッド変調回路をさらに有することができる。高速差動シリアルインターフェースの差動信号間の電位差を低電圧とすることでＥＭＩ（Electro-Magnetic Interference）対策とすることができるが、さらに加えて、スペクトラム・スプレッド変調によって第５及び第６のクロック信号の周波数に対して任意の周期で送信周波数を数％変化させることで、ＥＭＩノイズのスペクトルピークを低減することができる。
【００２１】
上述のスペクトラム・スプレッド変調回路に代えて、前記ＤＬＬからの前記第１〜第４のクロック信号をスペクトラム・スプレッド変調するスペクトラム・スプレッド変調回路を有してもよい。この場合も同等のＥＮＩ対策となるが、変調されるクロック信号の数が２倍であるので回路規模は大きくなる。
【００２２】
本発明の他の態様に係る表示装置は、複数のデータ線を有する表示部と、上述した集積回路と、前記集積回路から前記差動信号と前記第６のクロック信号とが入力され、前記第６のクロック信号により前記差動信号をサンプリングして、前記表示部の複数のデータ線を駆動するデータ線ドライバＩＣと、を含むことを特徴とする。
【００２３】
本発明のさらに他の態様では、上述した集積回路または表示装置を有する電子機器を定義している。
【００２４】
これらの表示装置や電子機器は、集積回路が小型化された分だけ小型化できると共に、ＤＬＬの駆動周波数が低い分だけ低消費電流となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２６】
（実施形態１）
図１は、本発明の一実施形態の全体ブロック図である。図１は、パーソナルコンピュータの液晶表示モジュール（表示装置）を示し、液晶表示部２０と、液晶表示部２０のデータ線を駆動する複数のデータ線ドライバＩＣ２２と、液晶表示部２０の走査線を駆動する複数の走査線ドライバ２４を有する。本発明が適用されるタイミングコントロールＩＣ３０は、複数のデータ線ドライバ２２にデータ信号を、複数の走査線ドライバ２４には走査タイミング信号を出力するものである。ユーザロジックＩＣ３２は、パーソナルコンピュータの液晶表示部２０に表示される画像データを生成、処理するものである。
【００２７】
図２は、本発明の主要部を有するＡＣＩＣのタイミングコントロールＩＣ３０の一部を示し、図３は基準クロック信号ＩＣＬＫに基づいて図２の回路にて生成される第１〜第６のクロック信号ＣＬＫ１〜ＣＬＫ６を示している。
【００２８】
図２に示すＤＬＬ４０は、一周期Ｔの基準クロック信号ＩＣＬＫが入力され、基準クロック信号ＩＣＬＫと同一周波数であって、それぞれ位相の異なる第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４を出力する。
【００２９】
図２に示す二逓倍回路５０は、第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４のエッジを利用して第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６を生成するロジック回路とすることができる。
【００３０】
図２に示す二逓倍回路５０は、第１，第２の排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２にて構成することができる。
【００３１】
図２に示す第１の排他的論理和回路ＥＸＯＲ１は、第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２が入力され、第１のクロック信号ＣＬＫ１が二逓倍されたデータ生成用の第５のクロック信号を生成する。
【００３２】
図２に示す第２の排他的論理和回路ＥＸＯＲ２は、第３及び第４のクロック信号ＣＬＫ３，ＣＬＫ４が入力され、第３のクロック信号ＣＬＫ３が二逓倍されて、第５のクロック信号ＣＬＫ５に基づいてユーザロジックＩＣ３２にて生成されるデータ信号と同期した第６のクロック信号ＣＬＫ６を生成する。
【００３３】
図２に示すスペクトラム・スプレッド変調回路６０は、第１及び第２の排他的論理和回路からの前記第５及び第６のクロック信号をスペクトラム・スプレッド変調するものである。また、図２に示すトランスミッタ７０は、第５のクロック信号ＣＬＫ５に基づいて生成される差動信号と、第６のクロック信号ＣＬＫ６とを送信する。
【００３４】
ここで、本実施形態では、図１に示す液晶表示部２０は例えばＵＸＧＡ（１６００ドット×ＲＧＢ×１２００ドット）仕様の高解像度画面である。本実施形態では、このような高解像度のデータを、図４に示すように、ＲＳＤＳ規格の高速シリアル差動信号Ｓｄｉｆと転送クロック信号（第６のクロック信号）ＣＬＫ６とでチップ２２，３０間を伝送している。高速シリアル差動信号Ｓｄｉｆに同期した転送クロックの周波数は例えば８５ＭＨｚと高周波数となっているが、高速シリアル差動信号Ｓｄｉｆの電位差ΔＶは例えば０．２Ｖ程度の低電圧であり、ＥＭＩ（Electro-Magnetic Interference）ノイズを低減できる。
【００３５】
ここで、高速シリアル差動信号Ｓｄｉｆは図１のデータ線ドライバＩＣ２２にて受信されてサンプリングされる。このため、この高速シリアル差動信号Ｓｄｉｆと共にチップ間転送される転送クロック信号（第６のクロック信号）ＣＬＫ６は、データ線ドライバＩＣ２２内の回路でのサンプリング時にセットアップタイム及びホールドタイムを満足する必要がある。
【００３６】
一般にデジタル信号を扱うＩＣでは、データ信号線は、クロック信号よりも先にその内容（ＨかＬか）を確定しておき、さらにデータが確実に内部に取り込めるように、クロック信号を与えた後もしばらくはそのままの状態で保持しておく必要がある。そうでないと、データ受信先のデータ線ドライバＩＣ２２内部でＨかＬかを正しく認識できず、内部状態が不定となってしまうからである。このクロック信号に先だって、データ信号を確定、保持しておかなければならない最小限の時間を「セットアップタイム」といい、逆に、クロック信号を与えた後もデータ信号を保持しておかなければならない時間を「（入力）ホールドタイム」という。同期回路では、「セットアップタイム」及び「ホールドタイム」を満たさなければならない。そうでないと、ＩＣ内部でデータ信号を正しく処理できないからである。
【００３７】
図４に示すように、セットアップタイム及びホールドタイムを満足するデータエリアをサンプリング・ウインドＳＷとする。そうすると、転送クロック（第６のクロック）ＣＬＫ６の立ち上がり及び立ち下がりエッジが、サンプリング・ウインドＳＷに位置していなければならない。
【００３８】
一方、高速シリアル差動信号Ｓｄｉｆを生成する第５のクロック信号ＣＬＫ５は、高速シリアル差動信号Ｓｄｉｆと位相が一致している。このため、第５のクロック信号ＣＬＫ５は、転送クロック信号（第６のクロック信号）ＣＬＫ６よりも位相差αでエッジが先行している必要がある。
【００３９】
この位相差αによって、転送クロック（第６のクロック）ＣＬＫ６の立ち上がり及び立ち下がりエッジが、サンプリング・ウインドＳＷに位置することを担保できる。
【００４０】
次に、上述した第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６を生成する動作について、図５をも参照して説明する。
【００４１】
図５は、図２に示すＤＬＬ４０の機能ブロックを示している。本実施形態で用いられるＤＬＬ４０は、少なくとも、基準クロック信号ＩＣＬＫが入力されるクロック入力端子ＩＮ１と、複数の位相調整端子ＩＮ２〜ＩＮｎと、４つの出力端子ＯＵＴ１〜ＯＵＴ４を有する。ＤＬＬ４０は、基準クロック信号ＩＣＬＫの一周期をＴとしたとき、基準クロック信号ＩＣＬＫよりも例えば単位位相差（Ｔ／３２）の整数倍だけ遅延した内部クロック信号ＣＬＫＩＮ１〜ＣＬＫＩＮ３２を生成する位相差クロック生成部４２を有する。セレクタ４４゜は、入力端子ＩＮ２〜ＩＮｎに入力される論理に基づいて、内部クロック信号ＣＬＫＩＮ１〜ＣＬＫＩＮ３２の中から４つの第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４を選択して、第１〜第４の出力端子０ＵＴ１〜ＯＵＴ４に出力する。
【００４２】
ここで、図３に示すように、第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２間の位相差と、第３及び第４のクロック信号間の位相差とは等しく、共にＴ／４（９０°）である。
【００４３】
加えて、第１及び第３のクロック信号ＣＬＫ１，ＣＬＫ３の位相差は、上述した位相差αに一致する。この位相差αは、０＜α＜Ｔ／４を満足する。本実施形態では、ＤＬＬ４０にて形成される単位位相差Ｔ／２Ｋ（Ｋ＝４の時に単位位相差はＴ／３２）とすると、位相差αは、Ｍ×Ｔ／２Ｋ（Ｍは任意の整数で１≦Ｍ＜２Ｋ−２，Ｋは固定の整数でＫ≧３）となる。なお、Ｋ≧３の制限は、第１，第２のクロック信号ＣＬＫ１，ＣＬＫ２の位相差がＴ／４（＝Ｔ／２２）であるから、Ｋ＝２とすると第２，第３のクロック信号ＣＬＫ２，ＣＬＫ３か同位相となり、後述するように第６のクロック信号ＣＬＫ６は高速シリアル差動信号Ｓｄｉｆに対してセットアップ／ホールドタイムのマージンを確保できなくなるからである。Ｍ＜２Ｋ−２としている理由は、Ｍ＝２Ｋ−２とすると、例えばＫ＝４の本実施形態ではＭ＝２２＝４となり、α＝Ｍ×Ｔ／２Ｋ＝４×Ｔ／１６＝Ｔ／４（９０°）となり、同様にセットアップ／ホールドタイムのマージンを確保できなくなるからである。
【００４４】
ＤＬＬ４０の第１〜第４の出力端子ＯＵＴ１〜ＯＵＴ４から出力された第１〜第４のクック信号ＣＬＫ１〜ＣＬＫ４は、第１，第２の排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２に入力される。より具体的には、Ｔ／４の位相差がある第１，第２のクロック信号ＣＬＫ１，ＣＬＫ２が第１の排他的論理和回路ＥＸＯＲ１の二入力端子に入力される。これにより、図３に示すように、Ｔ／４の位相差のある第１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２の立ち上がり／立ち下りエッジによって、第１のクロック信号ＣＬＫ１を二逓倍した第５のクロック信号ＣＬＫ５が生成される。同様に、Ｔ／４の位相差がある第３，第４のクロック信号ＣＬＫ３，ＣＬＫ４が第２の排他的論理和回路ＥＸＯＲ２の二入力端子に入力される。これにより、図３に示すように、Ｔ／４の位相差のある第３及び第４のクロック信号ＣＬＫ３，ＣＬＫ４の立ち上がり／立ち下りエッジによって、第３のクロック信号ＣＬＫ３を二逓倍した第６のクロック信号ＣＬＫ６が生成される。この第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６間の位相差は、第１，第３のクロック信号ＣＬＫ１，ＣＬＫ３間の位相差αに一致している。
【００４５】
こうして、図４にて説明したサンプリング・ウインドＳＷ内にエッジを有する関係を満足する第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６を生成することができる。
【００４６】
次に、第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６は、スペクトラム・スプレッド変調回路６０に入力される。スペクトラム・スプレッド変調とは、デジタル信号を拡散符号と呼ばれる信号によって元の信号より広い帯域に拡散させることである。なお、図１に示す受信側のデータ線ドライバＩＣにはレシーバ（図示せず）が設けられる。スペクトラム・スプレッド変調された高速シリアル差動信号Ｓｄｉｆと転送クロックＣＬＫ６とが図２のトランスミッタ７０より送信されると、受信側のレシーバで同じ拡散符号によって元のデジタル信号に復元される。スペクトラム・スプレッド変調回路６０で採用されるスペクトラム変調方式は、ダウンスプレッドまたはセンタースプレッドのいずれでもよく、スペクトラム変調率は例えば第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６の周波数に対して±１〜±４％程度である。
【００４７】
本実施形態では、第５のクロック信号ＣＬＫ５はユーザロジックＩＣ３２に供給され、ここで、図４に示すように第５のクロック信号ＣＬＫ５を用いて高速シリアル差動信号Ｓｄｉｆが生成される。図２のトランスミッタ７０は、ユーザロジックＩＣ３２からの高速シリアル差動信号Ｓｄｉｆと、スペクトラム・スプレッド変調回路６０からの第６のクロック信号ＣＬＫ６とをデータ線ドライバＩＣ２２に向けて送信する。
【００４８】
データ線ドライバＩＣ２２では、スペクトラム・スプレッド変調を復号化すると共に、第６のクロック信号ＣＬＫ６のエッジにて高速シリアル差動信号Ｓｄｉｆをサンプリングして、液晶表示部２０のデータ線を駆動する。同時に、走査線ドライバＩＣ２４は、タイミングコントロールＩＣ３０からの走査タイミング信号に基づいて、液晶表示部２０の走査線を駆動することで、液晶表示部２０に画像表示される。
【００４９】
（比較例）
先に説明した図７の回路の動作タイミングチャートを図８に示す。図７の構成例では、基準クロック信号ＩＣＬＫ１はＰＬＬ１０にて二逓倍され、ＤＬＬ１２には基準クロック信号ＩＣＬＫ１の２倍の周波数のクロック信号ＩＣＬＫ２が入力される。従って、図７のＤＬＬ１２は、図２のＤＬＬ４０よりも２倍の周波数にて駆動されることになり、ＤＬＬ１２の保証動作帯域は図２のＤＬＬ４０よりも高帯域となり、消費電流が大きい。
【００５０】
図７のＤＬＬ１２は、基準クロック信号ＩＣＬＫ１よりも２倍の周波数のクロック信号ＩＣＬＫ２を位相調整した２種類のクロック信号ＣＬＫ−１，ＣＬＫ−２を出力し、これらが図３の第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６と一致する。ただし、図７の回路構成では、ＤＬＬ１２に加えてＰＬＬ１０のマクロ回路を要し、チップサイズが大きくなる。
【００５１】
（実施形態２）
上述した図２に示す実施形態１に代えて、図６に示す実施形態２を採用しても良い。
する。図６では、図２に示すスペクトラム・スプレッド変調回路６０に代えて、ＤＬＬ４０からの第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４をスペクトラム・スプレッド変調するスペクトラム・スプレッド変調回路８０を有している。
【００５２】
このように、スペクトラム・スプレッド変調は、第１，第２の排他的論理和回路ＥＸＯＲ１，２の前後いずれで実施しても良い。ただし、実施形態１では２つの第５，第６のクロック信号ＣＬＫ５，ＣＬＫ６に対してのみスペクトラム・スプレッド変調しているのに対して、実施形態２では４つの第１〜第４のクロック信号ＣＬＫ１〜ＣＬＫ４に対してスペクトラム・スプレッド変調を行なう必要がある。このことから、図２のスペクトラム・スプレッド変調回路６０は、図６のスペクトラム・スプレッド変調回路８０よりも回路規模は小さくなる利点を有する。
【００５３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００５４】
例えば、実施形態１，２では、第５のクロック信号が高速差動シリアルインターフェースのための差動信号を生成するものであり、第６のクロック信号がその差動信号と共にチップ間を転送される転送クロックとしたが、このようなインターフェース規格は上述のＲＳＤＳに限らず、ＬＶＤＳ（Low Voltage Differential Signaling）規格やｍｉｎｉ−ＬＶＤＳ規格でも同様である。また、本発明は必ずしも高速シリアル作動インターフェース規格に採用されるものに限らず、セットアップ／ホールドタイムを満足するためのデータ生成用クロック信号及びそのデータ用同期信号としても使用できることは云うまでもない。
【００５５】
また、本発明が適用される集積回路としては、図１にて説明したタイミングコントロールＩＣに限らず、セットアップ／ホールドタイムを満足するためのデータ生成用クロック信号及びそのデータ用同期信号を生成する各種ＩＣに適用できる。また、表示駆動に用いる場合であっても、液晶表示に限らず他のフラットディスプレイにも適用でき、表示駆動以外でもプリンタ等の他の画像出力にも適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に係る液晶モジュールの概略説明図である。
【図２】図１に示すタイミングコントロールＩＣの一部を示すブロック図である。
【図３】図２に示す基準クロック信号及びそれから生成される第１〜第５のクロック信号を示すタイミングチャートである。
【図４】セットアップ／ホールドタイムを満足するサンプリング・ウインドと第６のクロック信号のエッジとの関係を示す特性図である。
【図５】図２に示すＤＬＬの機能ブロック図である。
【図６】本発明の他の実施形態を示すブロック図である。
【図７】ＰＬＬとＤＬＬを組み合わせた比較例の回路のブロック図である。
【図８】図７に示す基準クロック信号及びそれから生成される他のクロック信号をタイミングチャートである。
【符号の説明】
【００５７】
１０  ＰＬＬ、１２  ＤＬＬ、２０  液晶表示部、２２  データ線ドライバ、
２４  走査線ドライバ、３０  タイミングコントロールＩＣ、３２  ユーザロジック、
４０  ＤＬＬ、５０  二逓倍回路、６０，８０  スペクトラム・スプレッド変調回路、
７０  トランスミッタ、ＩＣＬＫ  基準クロック信号、
ＣＬＫ１〜ＣＬＫ６  第１〜第６のクロック信号、Ｓｄｉｆ  差動信号、
ＥＸＯＲ１，２  第１，第２の排他的論理和回路
【図１】
2008028644.tif 000003
【図２】
2008028644.tif 000004
【図３】
2008028644.tif 000005
【図４】
2008028644.tif 000006
【図５】
2008028644.tif 000007
【図６】
2008028644.tif 000008
【図７】
2008028644.tif 000009
【図８】
2008028644.tif 000010