(57)【要約】【課題】  装置面積の縮小化と周辺部におけるリーク発生の抑制との両立を可能にする半導体装置の製造方法を提供する。【解決手段】  フローティングゲート電極を構成する第１電極膜を第１方向Ｄｂに延伸する短冊形状に構成すると共に、コンタクト領域４内には第２方向Ｄｗに延伸する線形状に構成する。その後、第１電極膜をマスクとして不純物拡散層７を形成し、不純物拡散層７の上面に絶縁膜を成膜する。その後、コントロールゲート電極を構成する第２電極膜を第２方向Ｄｗに構成する際、コンタクト領域４内に構成される第１電極膜を除去し、その上面に絶縁膜を堆積した後、コンタクトホールを形成し、当該コンタクトホールを介して不純物注入を行った後、導電膜を当該コンタクトホール内に充填してコンタクト８を形成する。【選択図】        図２
2008172077.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板上に第１電極膜を堆積後、前記第１電極膜に対して所定のコンタクト形成領域を含む第１パターン形状でパターニングを施す第１工程と、
前記第１工程終了後に、前記半導体基板上の前記第１電極膜の形成領域以外の領域に前記第１パターン形状の前記第１電極膜をマスクとして不純物拡散を行い第１不純物拡散層を形成した後、当該第１不純物拡散層上部に第１絶縁膜を堆積する第２工程と、
前記第２工程終了後に、第２電極膜を堆積後、当該第２電極膜及び前記第１電極膜に対して所定の第２パターン形状でパターニングを施して、前記コンタクト形成領域に形成されている前記第１電極膜を除去して前記半導体基板の上面を露出する第１開口部を形成する第３工程と、
前記第３工程終了後に、前記半導体基板の露出面を含む全面に第２絶縁膜を堆積する第４工程と、
前記第４工程終了後に、前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜を堆積する第５工程と、
前記第５工程終了後に、前記コンタクト形成領域に形成されている前記第３絶縁膜に対し、前記第２絶縁膜をエッチングストッパーとする第１エッチング処理を施す第６工程と、
前記第６工程終了後に、前記コンタクト形成領域に形成されている前記第２絶縁膜に対して第２エッチング処理を施すことで、前記第３絶縁膜及び前記第２絶縁膜を貫通して前記半導体基板の上面に達する第２開口部を形成する第７工程と、  
前記第７工程終了後に、前記第２開口部内の前記半導体基板の露出面から不純物拡散を行い、前記第１不純物拡散層と接続する第２不純物拡散層を形成する第８工程と、
前記第８工程終了後に、前記第２開口部内を充填する導電性のコンタクト用導電膜を形成する第９工程と、
前記第９工程終了後に、前記コンタクト用導電膜の上面を含む領域内に当該コンタクト用導電膜と電気的に接続させた状態で導電性の配線用導電膜を形成する第１０工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程が、
前記第１開口部の内側側壁にサイドウォール絶縁膜を堆積後、前記第２絶縁膜を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜がシリコン窒化膜で構成され、前記第１絶縁膜及び前記第３絶縁膜がシリコン酸化膜で構成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１工程から前記第１０工程までの各工程を経て、所定のメモリセルアレイ領域に前記第１電極膜をフローティングゲート電極とし、前記第２電極膜をコントロールゲート電極とする不揮発性半導体記憶装置が形成されることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１工程が、第１導電型の前記半導体基板上にトンネル酸化膜及び前記第１電極膜を全面に堆積後、前記第１電極膜及び前記トンネル酸化膜に対して前記第１パターン形状にパターニングを施す工程であり、
前記第２工程が、前記第１パターン形状に形成された前記第１電極膜をマスクとして前記第１導電型とは異なる第２導電型のイオン注入を行うことで、前記第１方向に延伸する複数の前記第１不純物拡散層を形成した後、前記第１不純物拡散層の形成領域上部に前記第１絶縁膜を堆積する工程であり、
前記第３工程が、第４絶縁膜を堆積することで前記第１電極膜との絶縁性を有した状態で前記第２電極膜を堆積した後、当該第２電極膜、及び前記第１電極膜に対して前記第２パターン形状にパターニングを施すことで、前記コンタクト形成領域に前記第１開口部を形成する工程であり、
前記第８工程が、前記第２開口部を介して前記半導体基板の露出面に対して前記第２導電型のイオン注入を行うことで前記第２不純物拡散層を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記所定のメモリセルアレイ領域内の前記第１パターン形状が少なくとも第１方向に延伸する短冊形状で構成され、
前記所定のメモリセルアレイ領域内の前記第２パターン形状が少なくとも前記第１方向と交差する第２方向に延伸する短冊形状で構成されることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項７】
下層の不純物拡散層と上層の配線層とを電気的に接続するコンタクトプラグを備えてなる半導体装置であって、
半導体基板上に、
所定の方向に複数延伸する不純物拡散層と、
当該不純物拡散層と同一方向に複数延伸し、所定のコンタクト接触領域上部を除く前記不純物拡散層の上部領域に形成される第１絶縁膜と、
前記コンタクト接触領域上部に、前記不純物拡散層の一部を覆うように前記第１絶縁膜と接触して形成されるサイドウォール絶縁膜と、
前記不純物拡散層の上層に形成されると共に、前記コンタクト接触領域上部においては、前記不純物拡散層の一部を覆うように前記サイドウォール絶縁膜と接触して前記不純物拡散層及び前記サイドウォール絶縁膜の上層に形成される第２絶縁膜と、
前記コンタクト接触領域上部を除く前記第２絶縁膜の上層に形成される前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜と、
前記第３絶縁膜の上層に形成される配線用導電膜と、を有し、
前記コンタクト接触領域上部において、
前記第３絶縁膜を貫通し、前記不純物拡散層と前記コンタクト接触領域で接触されることで前記配線用導電膜と前記不純物拡散層とを電気的に接続するコンタクト用導電膜が前記第２絶縁膜、又は前記サイドウォール絶縁膜と接触して形成されることを特徴とする半導体装置。
【請求項８】
前記第２絶縁膜がシリコン窒化膜で構成され、前記第１絶縁膜及び前記第３絶縁膜がシリコン酸化膜で構成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記コンタクト接触領域内に位置する不純物拡散層が、前記第１絶縁膜下層に位置する不純物拡散層と別工程で形成されたものであることを特徴とする請求項７又は請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に拡散層で構成される拡散配線と当該拡散配線の上層部分に構成される上層配線とがコンタクトによって電気的に接続される構成を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、メモリセルアレイ面積を削減するためにビット線として不純物拡散層を用いるコンタクトレスアレイと呼ばれる技術が採用されてきている（例えば、特許文献１参照）。このコンタクトレスアレイ構造は、不純物拡散層をビット線として用いるので、セル１個に対して１個ずつ配線コンタクトをとるコンタクトアレイ構造に比べて微細化しやすく高集積化が可能となる。
【０００３】
この従来技術を用いた不揮発性半導体記憶装置の製造方法について以下に説明する。まず、第１導電型（以下ではＰ型とする）の半導体基板に酸化膜を形成した後、第１ポリシリコン層を短冊状にパターニングして第１ポリシリコン電極を形成する（以下では、第１ポリシリコン層の延伸方向を「第１方向」と称する）。次に、この第１ポリシリコン層をマスクとして、第１導電型とは異なる第２導電型（以下ではＮ型とする）の不純物（例えばＡｓ（砒素））を注入し、接合深さの浅い短冊状の拡散配線（拡散ビット線）を形成する。次に、拡散配線の上面に酸化膜を堆積する（以下では、この酸化膜を「埋め込み酸化膜」と称する）。次に、絶縁膜を全面に堆積した後、第２ポリシリコン層を堆積し、第１方向（拡散配線方向）に対して直交する方向（以下では、「第２方向」と称する）に短冊状にパターニングする。これらの工程を経ることにより、フローティングゲートとコントロールゲートが形成される。その後は、通常の工程に従って、コンタクトホールを形成し、Ａｌ（アルミニウム）電極等を形成して、従来技術の不揮発性半導体記憶装置が提供される。
【０００４】
このように生成された不揮発性半導体記憶装置において、拡散ビット線を構成する前記拡散配線は、不純物がドープされた拡散層で形成されており、通常１セル当たり数百Ωと比較的抵抗が高く、セル数の増大と共に当該ビット線抵抗が増大するため、このビット線抵抗を低減させるべく、拡散配線よりも低抵抗率の上層配線が当該拡散配線と並列に形成される階層構造を採用し、所定箇所において上層配線と拡散配線との電気的接続が確立されている。一般的には、Ａｌ等の金属で構成される上層配線が拡散配線の上層領域に形成されると共に、上層配線と拡散配線とは層間絶縁膜により互いに絶縁されている。そして、拡散配線に沿って一定の間隔で金属コンタクトが配置され、拡散配線と上層配線との電気的接続を確立している。
【０００５】
図２２は、従来構成における拡散配線と上層配線とがコンタクトを介して電気的に接続されるコンタクト接続領域の概略図である。図２２（ａ）はコンタクト接続領域の平面図であり、図２２（ｂ）は図２２（ａ）内のＸ−Ｘ’方向の断面図であり、図２２（ｃ）は図２２（ａ）内のＹ−Ｙ’方向の断面図である。
【０００６】
図２２に示されるように、半導体基板１０１上に第１方向Ｄｂに延伸する拡散配線１０２が拡散層で形成され、拡散配線１０２の上部に埋め込み酸化膜１０３、サイドウォール絶縁膜１０４、層間絶縁膜１０５が夫々堆積されており、層間絶縁膜１０５の上面にＡｌ等の金属からなる上層配線１０７が形成される。そして、拡散配線１０２と上層配線１０７とがコンタクト１０６によって電気的に接続される。
【０００７】
又、上述のコンタクトレスアレイ技術とは別に、層間絶縁膜の堆積前に下地層間絶縁膜を全面に堆積させ、下地層間絶縁膜をエッチングストッパーとして利用することにより、素子分離領域とコンタクトとの重ね合わせマージンをなくし、高密度化を実現するボーダレスコンタクト技術が導入されてきている（例えば、特許文献２参照）。
【０００８】
【特許文献１】米国特許第４２６７６３２号明細書
【特許文献２】特開平１−１６５１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２３は、コンタクトレスアレイ構造の半導体記憶装置を、ボーダレスコンタクト技術を利用して製造した場合のコンタクト接続領域の概略断面図（平面図は図２２（ａ）と同一）であり、この内、図２３（ａ）が図２２（ａ）におけるＸ−Ｘ’方向の断面図、図２３（ｂ）が図２２（ａ）におけるＹ−Ｙ’方向の断面図である。
【００１０】
図２３（ａ）、図２３（ｂ）に示すように、上記のボーダレスコンタクト技術をコンタクトレスアレイ構造の半導体記憶装置に適用した場合、上層配線１０７と拡散配線１０２とが接続されるコンタクト領域においては、埋め込み酸化膜１０３の上部領域にエッチングストッパーとしての下地層間絶縁膜１０８が堆積されることとなる。このため、拡散配線１０２と上層配線１０７との電気的接続を確立するためのコンタクト１０６を形成する際、層間絶縁膜１０５、下地層間絶縁膜１０８、及び埋め込み酸化膜１０３に対してエッチング除去を行う必要がある。
【００１１】
このとき、メモリセルアレイ周辺に構成される周辺回路部に形成される素子領域（例えばトランジスタ構成領域）においては、図２３（ｃ）に示されるように、埋め込み酸化膜１０３が形成されていないため、コンタクト形成領域における埋め込み酸化膜１０３に対するエッチング工程において、素子分離絶縁膜１０９にまでエッチングが進行してしまうことによりコンタクト１０６が素子分離絶縁膜１０９が落ち込み（領域１２１）、これによって半導体基板１０１とコンタクト１０６との間でリークが発生するという問題があった。
【００１２】
又、埋め込み酸化膜１０３に対するエッチング工程において、周辺回路部に構成されるトランジスタの拡散領域１０２（ソース領域、ドレイン領域に相当）に対してオーバーエッチングを起こすことがあり（領域１２２）、これによって半導体基板１０１に対して結晶欠陥が導入されて接合リークが増大するという問題があった。
【００１３】
本発明は上記問題点に鑑み、装置面積の縮小化と周辺回路部におけるリーク発生の抑制との両立を可能にする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に第１電極膜を堆積後、前記第１電極膜に対して所定のコンタクト形成領域を含む第１パターン形状でパターニングを施す第１工程と、前記第１工程終了後に、前記半導体基板上の前記第１電極膜の形成領域以外の領域に前記第１パターン形状の前記第１電極膜をマスクとして不純物拡散を行い第１不純物拡散層を形成した後、当該第１不純物拡散層上部に第１絶縁膜を堆積する第２工程と、前記第２工程終了後に、第２電極膜を堆積後、当該第２電極膜及び前記第１電極膜に対して所定の第２パターン形状でパターニングを施して、前記コンタクト形成領域に形成されている前記第１電極膜を除去して前記半導体基板の上面を露出する第１開口部を形成する第３工程と、前記第３工程終了後に、前記半導体基板の露出面を含む全面に第２絶縁膜を堆積する第４工程と、前記第４工程終了後に、前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜を堆積する第５工程と、前記第５工程終了後に、前記コンタクト形成領域に形成されている前記第３絶縁膜に対し、前記第２絶縁膜をエッチングストッパーとする第１エッチング処理を施す第６工程と、前記第６工程終了後に、前記コンタクト形成領域に形成されている前記第２絶縁膜に対して第２エッチング処理を施すことで、前記第３絶縁膜及び前記第２絶縁膜を貫通して前記半導体基板の上面に達する第２開口部を形成する第７工程と、前記第７工程終了後に、前記第２開口部内の前記半導体基板の露出面から不純物拡散を行い、前記第１不純物拡散層と接続する第２不純物拡散層を形成する第８工程と、前記第８工程終了後に、前記第２開口部内を充填する導電性のコンタクト用導電膜を形成する第９工程と、前記第９工程終了後に、前記コンタクト用導電膜の上面を含む領域内に当該コンタクト用導電膜と電気的に接続させた状態で導電性の配線用導電膜を形成する第１０工程と、を有することを第１の特徴とする。
【００１５】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、コンタクト形成領域内においては、第１不純物拡散層の上部に堆積される第１絶縁膜を有しない構成とすることができる。即ち、不純物拡散層で構成される拡散配線と当該拡散配線の上部領域に形成される導電膜で構成される上層配線とを接続するためにコンタクト用導電膜を充填するためのコンタクトホールは、第２絶縁膜及び第３絶縁膜に対してエッチングを施すことで形成される構成であり、第１絶縁膜に対するエッチング工程を行う必要がない。従って、例えばメモリセルアレイの外部に位置する周辺回路部において拡散配線と上層配線との接続のためのコンタクトを形成する際、上記第７工程と同一工程でコンタクトホールを形成した場合においても、周辺回路部におけるオーバーエッチングの発生、或いは素子分離絶縁膜に対するコンタクトホールの落ち込みを抑制することができる。
【００１６】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程が、前記第１開口部の内側側壁にサイドウォール絶縁膜を堆積後、前記第２絶縁膜を堆積することを第２の特徴とする。
【００１７】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第２絶縁膜がシリコン窒化膜で構成され、前記第１絶縁膜及び前記第３絶縁膜がシリコン酸化膜で構成されることを第３の特徴とする。
【００１８】
又、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１工程から前記第１０工程までの各工程を経て、所定のメモリセルアレイ領域に前記第１電極膜をフローティングゲート電極とし、前記第２電極膜をコントロールゲート電極とする不揮発性半導体記憶装置が形成されることを第４の特徴とする。
【００１９】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、メモリセルアレイ内部に接続用コンタクトが構成されないコンタクトレスアレイ技術と、拡散配線とコンタクトとの間の重ね合わせマージンを不要とするボーダレスコンタクト（セルフアラインコンタクト）技術とが併用されることで、メモリセルアレイ領域の面積を縮小化し高集積化を図りつつ、メモリセルアレイの周辺回路部に形成される素子領域内におけるオーバーエッチング、並びに素子分離絶縁膜内へのコンタクトの落ち込みを抑制することで周辺回路部におけるリークの発生を抑制した不揮発性半導体記憶装置を製造することができる。
【００２０】
又、本発明に係る半導体装置の製造方法は、上記第４の特徴に加えて、前記第１工程が、第１導電型の前記半導体基板上にトンネル酸化膜及び前記第１電極膜を全面に堆積後、前記第１電極膜及び前記トンネル酸化膜に対して前記第１パターン形状にパターニングを施す工程であり、前記第２工程が、前記第１パターン形状に形成された前記第１電極膜をマスクとして前記第１導電型とは異なる第２導電型のイオン注入を行うことで、前記第１方向に延伸する複数の前記第１不純物拡散層を形成した後、前記第１不純物拡散層の形成領域上部に前記第１絶縁膜を堆積する工程であり、前記第３工程が、第４絶縁膜を堆積することで前記第１電極膜との絶縁性を有した状態で前記第２電極膜を堆積した後、当該第２電極膜、及び前記第１電極膜に対して前記第２パターン形状にパターニングを施すことで、前記コンタクト形成領域に前記第１開口部を形成する工程であり、前記第８工程が、前記第２開口部を介して前記半導体基板の露出面に対して前記第２導電型のイオン注入を行うことで前記第２不純物拡散層を形成する工程であることを第５の特徴とする。
【００２１】
又、本発明に係る半導体装置の製造方法は、上記第４又は第５の特徴に加えて、前記所定のメモリセルアレイ領域内の前記第１パターン形状が少なくとも第１方向に延伸する短冊形状で構成され、前記所定のメモリセルアレイ領域内の前記第２パターン形状が少なくとも前記第１方向と交差する第２方向に延伸する短冊形状で構成されることを第６の特徴とする。
【００２２】
又、本発明に係る半導体装置は、下層の不純物拡散層と上層の配線層とを電気的に接続するコンタクトプラグを備えてなる半導体装置であって、半導体基板上に、所定の方向に複数延伸する不純物拡散層と、当該不純物拡散層と同一方向に複数延伸し、所定のコンタクト接触領域上部を除く前記不純物拡散層の上部領域に形成される第１絶縁膜と、前記コンタクト接触領域上部に、前記不純物拡散層の一部を覆うように前記第１絶縁膜と接触して形成されるサイドウォール絶縁膜と、前記不純物拡散層の上層に形成されると共に、前記コンタクト接触領域上部においては、前記不純物拡散層の一部を覆うように前記サイドウォール絶縁膜と接触して前記不純物拡散層及び前記サイドウォール絶縁膜の上層に形成される第２絶縁膜と、前記コンタクト接触領域上部を除く前記第２絶縁膜の上層に形成される前記第２絶縁膜とエッチング選択比の異なる第３絶縁膜と、前記第３絶縁膜の上層に形成される配線用導電膜と、を有し、前記コンタクト接触領域上部において、前記第３絶縁膜を貫通し、前記不純物拡散層と前記コンタクト接触領域で接触されることで前記配線用導電膜と前記不純物拡散層とを電気的に接続するコンタクト用導電膜が前記第２絶縁膜、又は前記サイドウォール絶縁膜と接触して形成されることを特徴とする第１の特徴とする。
【００２３】
本発明に係る半導体装置の第１の特徴構成によれば、コンタクト接触領域上部に第１絶縁膜が形成されない構成であるため、第１絶縁膜に対してエッチングを施すことなく不純物拡散層と電気的接続を形成するためのコンタクト用導電膜を形成することができる。従って、例えばメモリセルアレイの外部に位置する周辺回路部において不純物拡散層と上層の配線層とを電気的に接続するためのコンタクトを形成する際、周辺回路部におけるオーバーエッチングの発生、或いは素子分離絶縁膜に対するコンタクトホールの落ち込みを抑制することができる。
【００２４】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記第２絶縁膜がシリコン窒化膜で構成され、前記第１絶縁膜及び前記第３絶縁膜がシリコン酸化膜で構成されることを第２の特徴とする。
【００２５】
又、本発明に係る半導体装置は、上記第１又は第２の特徴構成に加えて、前記コンタクト接触領域内に位置する不純物拡散層が、前記第１絶縁膜下層に位置する不純物拡散層と別工程で形成されたものであることを第３の特徴とする。
【発明の効果】
【００２６】
本発明に係る半導体装置の製造方法によれば、メモリセルアレイ内部に接続用コンタクトが構成されず、更に、拡散配線とコンタクトとの間の重ね合わせマージンが不要となるため、装置面積の縮小化を図ることができると共に、拡散配線と上層配線とを接続するためのコンタクト形成領域においては、周辺回路部の層構成と同様に、拡散配線の上部領域の絶縁性を保持するための埋め込み酸化膜が形成されない構成であるため、周辺回路部の素子領域内でのコンタクトホール形成と並行して、上記コンタクト形成領域内にコンタクトホールを形成すべくエッチング処理を施す場合において、周辺回路部の素子領域内におけるオーバーエッチング、並びに素子分離絶縁膜内へのコンタクトの落ち込みを抑制することができ、周辺回路部におけるリーク発生の抑制が可能となる。
【発明を実施するための最良の形態】
【００２７】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と呼称する）、及びその製造方法（以下、適宜「本発明方法」と呼称する）の実施形態について図１〜図２１を参照して説明する。
【００２８】
尚、以下においては、本発明方法を用いてフローティングゲートを有する不揮発性半導体記憶装置（フラッシュメモリ）を製造する場合を例に挙げて説明する。
【００２９】
図１は、本発明方法で製造される半導体装置の平面概略模式図である。図１に示される半導体装置１０は、半導体基板１上にマトリクス状に複数のメモリセルが配列されてなるメモリセルアレイ部２と、メモリセルアレイ部２との間で電気信号の授受を行う周辺回路部３とで構成される。
【００３０】
図２は、メモリセルアレイ部２の平面概略模式図である。メモリセルアレイ部２は第１方向Ｄｂに延伸する複数のビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・と、第２方向Ｄｗに延伸する複数のワード線Ｗ１、Ｗ２、Ｗ３、Ｗ４、・・・から構成される。各ビット線は下層となる拡散配線７と、その上層に形成されるＡｌ等の金属で構成される上層配線６とで構成され、これらの拡散配線７と上層配線６とがＷ（タングステン）等の金属で構成されるコンタクト８によって電気的に接続されている。又、各ワード線（Ｗ１、Ｗ２、Ｗ３、Ｗ４、・・・）はポリシリコン等の電極膜５で構成される。尚、各ビット線（Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・）に係る上層配線６と拡散配線７とを電気的に接続するコンタクト８は、メモリセルアレイ部２の外部領域であるコンタクト領域部４に形成される。
【００３１】
図３及び図４は、図２のコンタクト領域部４を含むメモリセルアレイ部２の概略断面図であり、図３（ａ）が図２内のＸ１−Ｘ２断面図（ワード線が形成される箇所における断面図）を、図３（ｂ）が図２内のＸ３−Ｘ４断面図（ワード線が形成されない箇所における断面図）を、図３（ｃ）が図２内のＸ５−Ｘ６断面図（コンタクト領域部４における断面図）を、図４（ａ）がＹ１−Ｙ２断面図（ビット線が形成される箇所における断面図）を、図４（ｂ）がＹ３−Ｙ４断面図（ビット線が形成されない箇所における断面図）を、夫々表している。
【００３２】
以下において、図３及び図４に示される断面図を有する図２のメモリセルアレイ部２（及びコンタクト領域部４）の製造方法について、各製造工程順に係る概略断面図及びフローチャートを参照して説明する。尚、図５〜図７がＸ１−Ｘ２断面図を各製造工程順に示したものであり、図８〜図１０がＸ３−Ｘ４断面図を各製造工程順に示したものであり、図１１〜図１３がＸ５−Ｘ６断面図を各製造工程順に示したものであり、図１４〜図１６がＹ１−Ｙ２断面図を各製造工程順に示したものであり、図１７〜図１９がＹ３−Ｙ４断面図を各製造工程順に示したものである。又、図２０及び図２１が製造工程に係るフローチャートを示したものであり、以下の文中の各ステップは、図２０及び図２１内のフローチャートの各ステップを表すものとする。
【００３３】
尚、図３〜図１９に示される各概略断面図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
【００３４】
まず、図５（ａ）、図８（ａ）、図１１（ａ）、図１４（ａ）、図１７（ａ）に示すように、第１導電型（以下の実施形態ではＰ型とする）の半導体基板１上に熱酸化法によりシリコン酸化膜（以下では「トンネル酸化膜」と呼称する）１１を膜厚８〜１２ｎｍ程度で堆積した後、ポリシリコン等で形成される電極膜（以下では「第１電極膜」と呼称する）１２を膜厚３０〜１００ｎｍ程度で堆積する（ステップ＃１）。
【００３５】
次に、図５（ｂ）、図８（ｂ）、図１１（ｂ）、図１４（ｂ）、図１７（ｂ）に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト１３をマスクとしてエッチングを行うことで、トンネル酸化膜１１、第１電極膜１２に対して第１パターン形状にパターニングを施す（ステップ＃２）。
【００３６】
本実施形態では、上記第１パターン形状が、図２における第１方向Ｄｂに短冊状に複数延伸すると共に、コンタクト領域部４において第２方向Ｄｗに直線状に延伸する形状であるとする。
【００３７】
次に、フォトレジスト１３を剥離（ステップ＃３）した後、図５（ｃ）、図８（ｃ）、図１１（ｃ）、図１４（ｃ）、図１７（ｃ）に示すように、５×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度のＡｓ＋イオンを１０ｋｅＶ〜２０ｋｅＶ程度の注入エネルギでイオン注入を行い、Ｎ型不純物で構成される不純物拡散層（以下、適宜「第１不純物拡散層」と称する）７を形成する（ステップ＃４）。この第１不純物拡散層７は、メモリセルアレイ２内において第１方向Ｄｂに延伸する接合深さの浅い埋め込み拡散配線（埋め込み拡散ビット線）を構成する（図２における拡散配線７に相当する）。
【００３８】
尚、ステップ＃３において注入するイオンは、Ｎ型不純物で構成されるイオンであればＡｓ＋イオンに限定されるものではない。
【００３９】
次に、図５（ｄ）、図８（ｄ）、図１１（ｄ）、図１４（ｄ）、図１７（ｄ）に示すように、シリコン酸化膜（以下、「第１絶縁膜」と称する）１６を第１電極膜１２間に膜厚５０〜４００ｎｍ程度で堆積し（ステップ＃５）、当該第１絶縁膜１６によって第１不純物拡散層７の上面を被覆する。
【００４０】
次に、図６（ａ）、図９（ａ）、図１２（ａ）、図１５（ａ）、図１８（ａ）に示すように、膜厚４〜５ｎｍ程度のシリコン酸化膜、膜厚５〜１０ｎｍ程度のシリコン窒化膜、及び膜厚５〜１０ｎｍ程度のシリコン酸化膜の三層で形成されるＯＮＯ膜（以下、「第４絶縁膜」と称する）１７を堆積した後、ポリシリコン等で形成される電極膜（以下では「第２電極膜」と呼称する）５を膜厚２０〜５０ｎｍ程度で堆積する（ステップ＃６）。
【００４１】
次に、図６（ｂ）、図９（ｂ）、図１２（ｂ）、図１５（ｂ）、図１８（ｂ）に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジストをマスクとしてエッチングを行うことで、第２電極膜５、第４絶縁膜１７、第１電極膜１２、トンネル酸化膜１１に対して第２パターン形状にパターニングを施す（ステップ＃７）。
【００４２】
本実施形態では、上記第２パターン形状が、図２における第２方向Ｄｗに短冊状に複数延伸する形状であるとする。即ち、本ステップ＃７によって第２方向Ｄｗに延伸するコントロールゲート電極（即ちワード線Ｗ１、Ｗ２、Ｗ３、Ｗ４、・・・）が形成されると共に、各ワード線との交差領域において、第１電極膜１２とトンネル酸化膜１１で構成されるフローティングゲート電極が形成される（図１８（ｂ）参照）。更に、本ステップ＃７によって、コンタクト領域部４内に形成されていた第１電極膜１２及びトンネル酸化膜１１が除去されるため、当該箇所に図１５（ｂ）に示されるような開口部（以下、「第１開口部」と称する）１５が形成される。
【００４３】
次に、周辺回路部３内に形成される素子（例えばトランジスタ）用のＬＤＤ（Lightly Doped Drain）形成のための低濃度不純物イオン注入を所定のマスクパターンで形成されたレジスト膜でマスクした状態で行った後、当該レジスト膜を剥離後、周辺回路部３内に形成される素子（例えばトランジスタ）用のサイドウォール絶縁膜を堆積する（ステップ＃８）。このとき、図９（ｃ）、図１５（ｃ）に示すように、ステップ＃７によって第１電極膜１２及びトンネル酸化膜１１が除去されることで形成された開口部（図１５では第１開口部１５として図示）内の内側側壁にも当該サイドウォール絶縁膜１８を堆積させる。尚、第１電極膜１２及びトンネル酸化膜１１が除去されていない箇所には、第１開口部１５が設けられていないため、サイドウォール絶縁膜を形成しない（図６（ｃ）、図１２（ｃ）、図１８（ｃ）参照）。
【００４４】
次に、周辺回路部３内のトランジスタのソース・ドレイン拡散領域形成のための高濃度不純物イオン注入を、ステップ＃８で堆積されたサイドウォール絶縁膜１８及び所定のマスクパターンで形成されたレジスト膜でマスクした状態で行った後、当該レジスト膜を剥離後、図６（ｄ）、図９（ｄ）、図１２（ｄ）、図１５（ｄ）、図１８（ｄ）に示すように、半導体基板１全面に例えばＳｉＮ膜で構成される下地層間絶縁膜（以下、「第２絶縁膜」と称する）１９を膜厚５〜４０ｎｍ程度で堆積する（ステップ＃９）。本ステップ＃９によって、ステップ＃７によって第１電極膜１２及びトンネル酸化膜１１が除去されることで形成された開口部の基板露出面が第２絶縁膜１９によって被覆される。
【００４５】
次に、図７（ａ）、図１０（ａ）、図１３（ａ）、図１６（ａ）、図１９（ａ）に示すように、半導体基板１全面に第２絶縁膜１９とエッチング選択比の異なる層間絶縁膜（以下、「第３絶縁膜」と称する）２１を膜厚４００〜８００ｎｍ程度で堆積する（ステップ＃１０）。尚、第２絶縁膜としてＳｉＮ膜を堆積する場合、第３絶縁膜としては例えばＳｉＯ２膜を堆積するものとして良い。
【００４６】
次に、図７（ｂ）、図１０（ｂ）、図１３（ｂ）、図１６（ｂ）、図１９（ｂ）に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジストをマスクとして第２絶縁膜１９をエッチングストッパーとするエッチング処理（以下、「第１エッチング処理」と称する）を行うことで、コンタクト領域部４内のコンタクトホール形成箇所に位置する第３絶縁膜２１を除去し（ステップ＃１１）、更に、第１エッチング処理によって露出された第２絶縁膜１９に対するエッチング処理（以下、「第２エッチング処理」と称する）を施して半導体基板１の上面を露出すると共に、第３絶縁膜２１及び第２絶縁膜１９を貫通するコンタクトホール（以下、「第２開口部」と称する）２３を形成する（ステップ＃１２）。
【００４７】
その後、ステップ＃１２によって形成された第２開口部２３を介して半導体基板１の露出面に対して、１×１０１４ｃｍ２〜１×１０１５／ｃｍ２程度のＰ＋イオン２４を１０ｋｅＶ〜５０ｋｅＶ程度の注入エネルギでイオン注入を行い、Ｎ型不純物で構成される不純物拡散層（以下、適宜「第２不純物拡散層」と称する）２４を第２開口部２３底面に形成する（ステップ＃１３）。このとき、形成された第２不純物拡散層２４が水平方向に拡散し、既に形成されている第１不純物拡散層７と接続する。尚、ステップ＃１３において注入するイオンは、Ｎ型不純物で構成されるイオンであればＰ＋イオンに限定されるものではない。又、このステップ＃１３に係るイオン注入条件は、本ステップ＃１３におけるイオン注入後に形成される第２不純物拡散層２４が既に形成されている第１不純物拡散層７と接続する範囲内であるものとする。
【００４８】
次に、図７（ｃ）、図１０（ｃ）、図１３（ｃ）、図１６（ｃ）、図１９（ｃ）に示すように、第２開口部２３内にＷ等で構成される導電膜（以下、「コンタクト用導電膜」と称する）２５を充填し（ステップ＃１４）、接続用コンタクトを形成する。その後、当該接続用コンタクトの上面全体にＡｌ等で構成される導電膜（以下、「配線用導電膜」と称する）６を膜厚１００〜４００ｎｍ程度堆積（ステップ＃１５）した後、フォトリソグラフィ技術によりパターニングされたフォトレジストをマスクとして配線用導電膜６に対してエッチングを行うことで、第１方向Ｄｂに延伸する短冊形状にパターニングを施すと共に、各配線用導電膜６間に絶縁膜（以下、「第５絶縁膜」と称する）２２を堆積して隣接する線間の絶縁性を確保することで、各ビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・を形成する（ステップ＃１６）。
【００４９】
このように上記ステップ＃１〜ステップ＃１６の各工程を経ることで、フローティングゲート電極を有する不揮発性半導体記憶装置が形成される。本発明方法によれば、コンタクト形成領域は拡散配線（拡散ビット線）７の上部の絶縁性を確保するための埋め込み酸化膜（第１絶縁膜１６）が形成されない構成であるため（図１６（ｂ）参照）、周辺回路部３に形成される素子領域と同様の構成となる。このため、周辺回路部３の素子領域内でのコンタクトホール形成と並行して、第３絶縁膜２１及び第２絶縁膜１９を貫通する第２開口部２３を形成すべくエッチング処理を施す場合において、周辺回路部３の素子領域内におけるオーバーエッチング、並びに素子分離絶縁膜内へのコンタクトの落ち込みを抑制することができ、これによって周辺回路部におけるリークの発生を抑制することができる。
【００５０】
尚、上述の実施形態では、半導体基板１がＰ型であるものとして説明を行ったが、半導体基板１がＮ型である場合には、ステップ＃４及びステップ＃１３におけるイオン注入工程をＰ型不純物イオンを注入することで拡散層を形成するものとすれば同様に製造可能である。又、上述の実施形態では、フローティングゲート電極を有する不揮発性半導体メモリを製造する場合について説明を行ったが、本発明方法は、拡散配線をビット線とし、その拡散ビット線上部に埋め込み酸化膜を有すると共に、拡散ビット線の上部に形成される上層配線と当該拡散ビット線との間でコンタクト接続を行う全ての半導体装置に対して同様に適用可能である。
【００５１】
又、上述の実施形態で説明した本発明方法において、堆積する絶縁膜の膜厚や材料、不純物イオン注入時の注入条件（注入イオン種、注入エネルギ、不純物濃度）、コンタクト用導電膜並びに配線用導電膜の材料については、あくまで一例であってこれらに限定されるものではない。
【００５２】
［別実施形態］
以下、本発明装置及び本発明方法の別実施形態につき、説明を行う。
【００５３】
上述の実施形態では、ステップ＃１２で第２絶縁膜１９をエッチング除去することで第２開口部２３を形成後、当該第２開口部２３を介して半導体基板１上に不純物イオンを注入することで、第１不純物拡散層７と接続される第２不純物拡散層２４を形成するものとしたが、第２不純物拡散層２４の形成のための不純物イオン注入工程を、周辺回路部３のトランジスタ形成のための不純物イオン注入時に合わせて行うものとしても構わない。即ち、ステップ＃８に係るサイドウォール絶縁膜１８を形成後に行われる、周辺回路部３のトランジスタのソース・ドレイン拡散領域形成のための高濃度不純物イオン注入工程において、図１５（ｂ）に示される第１開口部１５をマスクしないマスクパターン形状のレジスト膜を堆積後に不純物イオン注入を行う。これにより、マスクされていない第１開口部１５を介して半導体基板１の露出面に不純物イオンが注入され、第２不純物拡散層２４が形成される。
【００５４】
従って、当該方法による場合、ステップ＃１３に係る不純物イオン注入工程及び注入用マスクが不要となる。これにより、上述した実施形態と比較してマスク枚数及び工程数を削減することが可能となる。
【００５５】
又、ステップ＃８に係るサイドウォール絶縁膜１８を形成後、周辺回路部３のトランジスタのソース・ドレイン拡散領域形成のための高濃度不純物イオン注入工程において、同時に第１開口部１５を介して半導体基板１の露出面に対してもイオン注入を行った上で、更に上述の実施形態のようにステップ＃１３におけるイオン注入工程を行うものとしても良い。この場合、第２不純物拡散層２４の不純物濃度が高められ、その後に形成されるコンタクト用導電膜とのオーミック接触抵抗を減少させることができる。
【００５６】
尚、この場合において、ステップ＃７の終了後に周辺回路部３のトランジスタに対して行われるＬＤＤ形成のための低濃度不純物イオン注入工程の際にも、合わせて第１開口部１５を介して半導体基板１の露出面に対してイオン注入を行うものとしても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体装置の製造方法を用いて製造される半導体装置の平面概略模式図
【図２】本発明に係る半導体装置の製造方法を用いて製造される半導体装置のメモリセルアレイ部の平面概略模式図
【図３】本発明に係る半導体装置の製造方法を用いて製造される半導体装置のコンタクト領域部を含むメモリセルアレイ部の概略断面図
【図４】本発明に係る半導体装置の製造方法を用いて製造される半導体装置のコンタクト領域部を含むメモリセルアレイ部の概略断面図
【図５】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ１−Ｘ２断面に係る概略断面図（１）
【図６】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ１−Ｘ２断面に係る概略断面図（２）
【図７】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ１−Ｘ２断面に係る概略断面図（３）
【図８】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ３−Ｘ４断面に係る概略断面図（１）
【図９】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ３−Ｘ４断面に係る概略断面図（２）
【図１０】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ３−Ｘ４断面に係る概略断面図（３）
【図１１】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ５−Ｘ６断面に係る概略断面図（１）
【図１２】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ５−Ｘ６断面に係る概略断面図（２）
【図１３】本発明方法によって半導体装置を製造する際の製造工程順に示したＸ５−Ｘ６断面に係る概略断面図（３）
【図１４】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ１−Ｙ２断面に係る概略断面図（１）
【図１５】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ１−Ｙ２断面に係る概略断面図（２）
【図１６】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ１−Ｙ２断面に係る概略断面図（３）
【図１７】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ３−Ｙ４断面に係る概略断面図（１）
【図１８】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ３−Ｙ４断面に係る概略断面図（２）
【図１９】本発明方法によって半導体装置を製造する際の製造工程順に示したＹ３−Ｙ４断面に係る概略断面図（３）
【図２０】本発明方法によって半導体装置を製造する際の製造工程を示すフローチャート（１）
【図２１】本発明方法によって半導体装置を製造する際の製造工程を示すフローチャート（２）
【図２２】従来構成における拡散配線と上層配線とがコンタクトを介して電気的に接続されるコンタクト接続領域の概略図
【図２３】従来構成においてコンタクトレスアレイ構造の半導体記憶装置をボーダレスコンタクト技術を利用して製造した場合のコンタクト接続領域の概略断面図
【符号の説明】
【００５８】
１：    半導体基板
２：    メモリセルアレイ部
３：    周辺回路部
４：    コンタクト領域部
５：    第２電極膜
６：    上層配線（配線用導電膜）
７：    拡散配線（第１不純物拡散層）
８：    コンタクト
１１：    トンネル酸化膜
１２：    第１電極膜
１３：    フォトレジスト
１４：    Ａｓ＋イオン
１５：    第１開口部
１６：    第１絶縁膜
１７：    第４絶縁膜（ＯＮＯ膜）
１８：    サイドウォール絶縁膜
１９：    第２絶縁膜（下地層間絶縁膜）
２０：    Ｐ＋イオン
２１：    第３絶縁膜（層間絶縁膜）
２２：    第５絶縁膜
２３：    第２開口部（コンタクトホール）
２４：    第２不純物拡散層
２５：    コンタクト用導電膜
Ｄｂ：    第１方向（ビット線方向）
Ｄｗ：    第２方向（ワード線方向）
Ｂ１、Ｂ２、Ｂ３、Ｂ４、・・・：    ビット線
Ｗ１、Ｗ２、Ｗ３、Ｗ４、・・・：    ワード線
１０１：    半導体基板
１０２：    拡散配線
１０３：    埋め込み酸化膜
１０４：    サイドウォール絶縁膜
１０５：    層間絶縁膜
１０６：    コンタクト
１０７：    上層配線
１０８：    下地層間絶縁膜
１０９：    素子分離絶縁膜
１２１：    コンタクトが落ち込む領域
１２２：    オーバーエッチングが発生する領域
【図１】
2008172077.tif 000003
【図２】
2008172077.tif 000004
【図３】
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【図４】
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【図５】
2008172077.tif 000007
【図６】
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【図７】
2008172077.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008172077.tif 000015
【図１４】
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【図１５】
2008172077.tif 000017
【図１６】
2008172077.tif 000018
【図１７】
2008172077.tif 000019
【図１８】
2008172077.tif 000020
【図１９】
2008172077.tif 000021
【図２０】
2008172077.tif 000022
【図２１】
2008172077.tif 000023
【図２２】
2008172077.tif 000024
【図２３】
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