(57)【要約】【課題】電圧発生回路のミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御する。【解決手段】電圧発生回路３０には、差動増幅回路１、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力する。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力する。Ｎｃｈ  ＭＩＳトランジスタＮＴ３は、ソースフォロア型トランジスタドレインとして降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力する。【選択図】  図１
2008197723.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
【請求項２】
ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
【請求項３】
ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、
ゲートに前記第１の電圧が入力され、ドレインに前記第１の電圧よりも高い第３の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、
を具備することを特徴とする電圧発生回路。
【請求項４】
前記第１及び第２のトランジスタに流れる電流は、Ｗ（ゲート幅寸法）／Ｌ（ゲート長寸法）で規格化した場合に電流値が一致することを特徴とする請求項１乃至３のいずれか１項に記載の電圧発生回路。
【請求項５】
前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路を有し、前記差動増幅回路から前記第１の電圧が出力されることを特徴とする請求項１乃至４のいずれか１項に記載の電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置やＳｏＣなどに使用される電圧発生回路に関する。
【背景技術】
【０００２】
半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、半導体記憶装置やＳｏＣ（System  on  a  chip）などの半導体チップには、外部電源電圧とは異なる電圧を生成する電圧発生回路が搭載される。電圧発生回路には外部電源電圧を降圧する降圧回路と外部電源電圧を昇圧する昇圧回路とがある。降圧回路には、電流をあまり流さない、例えばスタンバイモードなどに使用される電圧発生回路（シリーズレギュレータ等）と、電流を流す、例えばアクティブモードなどに使用される出力トランジスタがソースフォロア型の電圧発生回路とがある。ソースフォロア型の電圧発生回路では、一般的に出力トランジスタの前段に設けられる出力トランジスタと同種類のミラートランジスタがダイオード接続（ゲートがドレインに接続）される（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されるソースフォロア型の電圧発生回路では、出力トランジスタのドレインに外部電源電圧が入力され、ミラートランジスタのゲート電圧を一定に保つように制御し、且つ出力トランジスタ及びミラートランジスタのゲートを接続させて出力トランジスタにより発生する降圧された内部電源電圧をミラートランジスタのソース電圧と一致させている。
【０００４】
ところが、外部電源電圧が高い場合、出力トランジスタ及びミラートランジスタの特性が一致しなくなり、ミラートランジスタの単位幅当たりの電流量が出力トランジスタの単位幅当たりの電流に一致しないという問題点がある。ミラートランジスタの単位幅当たりの電流量が出力トランジスタの単位幅当たりの電流に一致しない場合、ミラートランジスタのゲート電圧を制御することでミラートランジスタのソース電圧を所定の電圧に制御し、出力トランジスタのソース電圧を所定の電圧（降圧された内部電源電圧）に制御するということが困難となる。
【特許文献１】特開２００３−１７８５８４号公報（頁８、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御できる電圧発生回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタとを具備することを特徴とする。
【０００７】
更に、本発明の他態様の電圧発生回路は、ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ミラートランジスタ及び出力トランジスタのゲート電圧を同一で、且つ一定な電圧に制御できる電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る電圧発生回路について、図面を参照して説明する。図１は電圧発生回路の構成を示す回路図、図２は差動増幅回路の構成を示す回路図、図３は従来の電圧発生回路の構成を示す回路図、図４は従来の電圧発生回路に流れる電流値と電圧値との関係を示す負荷曲線図である。本実施例では、電圧発生回路を構成するミラートランジスタの端子の接続を変更している。
【００１１】
図１に示すように、電圧発生回路３０には、差動増幅回路１、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。
【００１２】
電圧発生回路３０は、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧を入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。なお、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１３】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインが高電位側電源ＶＤＤに接続され、ゲートが差動増幅回路１に接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００１４】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインが高電位側電源ＶＤＤに接続され、ゲートが差動増幅回路１に接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００１５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ３は、ドレインが高電位側電源ＶＤＤに接続され、ゲートが差動増幅回路１に接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ソースフォロア型の出力トランジスタとして降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力する。
【００１６】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１１は、ドレインがＮｃｈ  ＭＩＳトランジスタＮＴ１のソースに接続され、ソースが抵抗ＲＡ４の一端に接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１１は、ソースがＮｃｈ  ＭＩＳトランジスタＮＴ１のソースに接続され、ドレインが抵抗ＲＡ４の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。制御信号／ＡＣＴは、制御信号ＡＣＴの逆位相の信号である。
【００１７】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１１及びＰｃｈ  ＭＩＳトランジスタＰＴ１１はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗ＲＡ４は他端がノードＮ１に接続される。抵抗ＲＡ３は一端がノードＮ１に接続される。
【００１８】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１２は、ドレインが抵抗ＲＡ３の他端に接続され、ソースが抵抗ＲＡ２の一端に接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１２は、ソースが抵抗ＲＡ３の他端に接続され、ドレインが抵抗ＲＡ２の一端に接続され、ゲートに制御信号／ＡＣＴが入力される。
【００１９】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１２及びＰｃｈ  ＭＩＳトランジスタＰＴ１２はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。抵抗ＲＡ２は他端がノードＮ２に接続される。抵抗ＲＡ１は一端がノードＮ２に接続される。
【００２０】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１３は、ドレインが抵抗ＲＡ１の他端に接続され、ソースが接地電圧である低電位側電源ＶＳＳに接続され、ゲートに制御信号ＡＣＴが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ１３は、ソースが抵抗ＲＡ１の他端に接続され、ドレインが低電位側電源ＶＳＳに接続され、ゲートに制御信号／ＡＣＴが入力される。
【００２１】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１３及びＰｃｈ  ＭＩＳトランジスタＰＴ１３はトランスファーゲートとして機能し、制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のときに“ＯＮ”する。
【００２２】
抵抗ＲＳ４は、一端がＮｃｈ  ＭＩＳトランジスタＮＴ２のソースに接続され、他端がノード１及び３に接続される。抵抗ＲＳ３は、一端がノードＮ３に接続され、他端が抵抗ＲＳ２の一端に接続される。抵抗ＲＳ２は、他端がノード２及び４に接続される。抵抗ＲＳ１は、一端がノードＮ４に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００２３】
ここで、Ｎｃｈ  ＭＩＳトランジスタＮＴ２側（Ｎｃｈ  ＭＩＳトランジスタＮＴ２、抵抗ＲＳ１乃至Ｓ４）は常に低電位側電源Ｖｓｓ側に電流が流れ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１側（Ｎｃｈ  ＭＩＳトランジスタＮＴ１、抵抗ＲＡ１乃至Ａ４、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、及びＰｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３）は、アクティブ時（制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のとき）に低電位側電源Ｖｓｓ側に電流が流れる。ノードＮ２及びＮ４から抵抗分割された電圧である帰還電圧ＶＡが差動増幅回路１の入力側の（−）ポートに入力される。
【００２４】
図２に示すように、差動増幅回路１には、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２２、及びＰｃｈ  ＭＩＳトランジスタＰＴ２１乃至２３が設けられる。
【００２５】
差動増幅回路１は、入力側の（＋）ポートに基準電圧ＶＲＥＦを入力し、入力側の（−）ポートに帰還電圧ＶＡを入力し、差動増幅された信号を出力電圧（ゲート電圧）ＶＧとして出力する。
【００２６】
ここで、帰還電圧ＶＡが基準電圧ＶＲＥＦよりも低い場合、出力電圧（ゲート電圧）ＶＧは“Ｈｉｇｈ”レベルとなり、帰還電圧ＶＡが基準電圧ＶＲＥＦよりも高い場合、出力電圧（ゲート電圧）ＶＧは“Ｌｏｗ”レベルとなる。基準電圧ＶＲＥＦには、例えばＢＧＲ（Band  Gap  Reference）回路から出力され、高精度で、電圧係数及び温度係数が非常に小さな電圧が用いられる。
【００２７】
Ｐｃｈ  ＭＩＳトランジスタＰＴ２１は、ソースが高電位側電源ＶＤＤに接続され、ゲートに制御信号ＣＭＰＧが入力され、定電流源として機能する。Ｐｃｈ  ＭＩＳトランジスタＰＴ２２は、ソースがＰｃｈ  ＭＩＳトランジスタＰＴ２１のドレインに接続され、ゲートに帰還電圧ＶＡが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ２３は、ソースがＰｃｈ  ＭＩＳトランジスタＰＴ２１のドレインに接続され、ゲートに基準電圧ＶＲＥＦが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ２２とＰｃｈ  ＭＩＳトランジスタＰＴ２３とは差動対をなす。
【００２８】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２１は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ２２のドレインに接続され、ゲートがＮｃｈ  ＭＩＳトランジスタＮＴ２２のゲートに接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２２は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ２３のドレインに接続され、ゲートがドレインに接続され、ソースが低電位側電源ＶＳＳに接続される。
【００２９】
ここで、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１とＮｃｈ  ＭＩＳトランジスタＮＴ２２とは、カレントミラー回路を構成する。Ｐｃｈ  ＭＩＳトランジスタＰＴ２２のドレインとＮｃｈ  ＭＩＳトランジスタＮＴ２１のドレインの間から出力電圧（ゲート電圧）ＶＧが出力される。
【００３０】
図３に示すように、従来の電圧発生回路３０ａには、差動増幅回路１ａ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１a、Ｎｃｈ  ＭＩＳトランジスタＮＴ２a、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。
【００３１】
電圧発生回路３０ａは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧をＰｃｈ  ＭＩＳトランジスタＰＰＴ２のソース及びＮｃｈ  ＭＩＳトランジスタＮＴＴ２のドレインに入力し、例えばワード線昇圧用電源電圧としての高電位側電源ＶＰＰ電圧をＰｃｈ  ＭＩＳトランジスタＰＰＴ１のソースに入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。ここでは、従来の電圧発生回路３０ａが本実施例の電圧発生回路３０ａと異なる部分について説明し、同一部分については説明を省略する。
【００３２】
差動増幅回路１ａは、入力側の（＋）ポートに帰還電圧ＶＡを入力し、入力側の（−）ポートに基準電圧ＶＲＥＦを入力し、差動増幅された信号を制御信号ＰＧＭとして出力する。ここで、差動増幅回路１ａは差動増幅回路１と同一回路構成を有し、入力側のポートに入力される電圧が逆である。帰還電圧ＶＡが基準電圧ＶＲＥＦよりも低い場合、制御信号ＰＧＭは“Ｌｏｗ”レベルとなり、帰還電圧ＶＡが基準電圧ＶＲＥＦよりも高い場合、制御信号ＰＧＭは“Ｈｉｇｈ”レベルとなる。
【００３３】
Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１は、ソースに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路１ａから出力される制御信号ＰＧＭが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴＴ１は、高電位側電源ＶＰＰが“Ｌｏｗ”レベルのときに“ＯＮ”してドレイン側から出力電圧（ゲート電圧）ＶＧを出力する。Ｐｃｈ  ＭＩＳトランジスタＰＴＴ２は、ソースに高電位側電源ＶＤＤ電圧が入力され、ゲートに制御信号ＶＰＧが入力される。
【００３４】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１ａは、ドレインに出力電圧（ゲート電圧）ＶＧが入力され、ゲートがドレインに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１ａは、ダイオード接続されたミラートランジスタとして機能する。
【００３５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２ａは、ドレインに出力電圧（ゲート電圧）ＶＧが入力され、ゲートがドレインに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２ａは、ダイオード接続されたミラートランジスタとして機能する。
【００３６】
Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＰＴ２のドレインに接続され、ゲートに出力電圧（ゲート電圧）ＶＧが入力され、制御信号ＶＰＧがアクティブのときに降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力するソースフォロア型の出力トランジスタである。
【００３７】
Ｎｃｈ  ＭＩＳトランジスタＮＴＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに出力電圧（ゲート電圧）ＶＧが入力され、スタンバイのとき及びアクティブのときに降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力するソースフォロア型の出力トランジスタである。
【００３８】
ここで、Ｎｃｈ  ＭＩＳトランジスタＮＴ２ａ側は常に低電位側電源Ｖｓｓ側に電流が流れ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１ａ側は、アクティブ時（制御信号ＡＣＴが“Ｈｉｇｈ”レベル（制御信号／ＡＣＴが“Ｌｏｗ”レベル）のとき）に低電位側電源Ｖｓｓ側に電流が流れる。ノードＮ２及びＮ４から抵抗分割された電圧である帰還電圧ＶＡが差動増幅回路１ａの入力側の（＋）ポートに入力される。
【００３９】
従来の電圧発生回路３０ａでは、電源電圧を降圧するソースフォロア型の出力段トランジスタ（Ｎｃｈ  ＭＩＳトランジスタＮＴＴ１及びＮＴＴ２）のソース電圧は、ダイオード接続されるミラートランジスタ（Ｎｃｈ  ＭＩＳトランジスタＮＴ１ａ及びＮＴ２ａ）のソース電圧が一致するという前提で、ミラートランジスタ（Ｎｃｈ  ＭＩＳトランジスタＮＴ１ａ及びＮＴ２ａ）のゲート及びソース電圧を制御することにより、降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力している。
【００４０】
だが、図４に示すように、高電位側電源ＶＤＤ電圧が高い場合には、ダイオード接続されるミラートランジスタと電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷特性が一致しなくなる。
【００４１】
このため、スタンバイ状態でのＶｇｓ（ゲート−ソース間電圧）におけるミラートランジスタの負荷電流Ｉｆｋ１と電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷電流Ｉｆｋ２との関係が、
Ｉｆｋ２＞Ｉｆｋ１・・・・・・・・・・・・・・・・・・・・・・・・式（１）
となり、アクティブ状態である負荷電流最大領域でのＶｇｓ（ゲート−ソース間電圧）におけるミラートランジスタの負荷電流Ｉｆｋ１ａと電源電圧を降圧するソースフォロア型の出力段トランジスタの負荷電流Ｉｆｋ２ａとの関係が、
Ｉｆｋ２ａ＞Ｉｆｋ１ａ・・・・・・・・・・・・・・・・・・・・式（２）
となり、ミラートランジスタの単位幅あたりの電流量が電源電圧を降圧するソースフォロア型の単位幅あたりの電流量と一致しなくなる。この不一致は高電位側電源ＶＤＤ電圧が高くなればより顕著となる。
【００４２】
即ち、従来ではミラートランジスタのゲート電圧を制御することでミラートランジスタのソース電圧を所定の値に制御するということが困難となる。
【００４３】
ところが、本実施例ではミラートランジスタのゲートとドレインをダイオード接続せずに、モニターを通じてミラートランジスタ及び電源電圧を降圧するソースフォロア型の出力段トランジスタのゲート電位を同一で、且つ一定な電圧に制御している。
【００４４】
なお、モニターを通じてミラートランジスタと電源電圧を降圧するソースフォロア型の出力段トランジスタを流れる電流は、ゲート幅寸法をW、ゲート長寸法をLとすると、Ｗ／Ｌで規格化した場合の電流値が一致するように設定される。
【００４５】
このため、ミラートランジスタ及び電源電圧を降圧するソースフォロア型の出力段トランジスタのドレイン−ソース間の電位差を等しくすることができ、降圧された内部電源電圧としての出力電圧ＶＩＮＴの精密制御が可能となる。
【００４６】
上述したように、本実施例の電圧発生回路では、差動増幅回路１、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。Ｎｃｈ  ＭＩＳトランジスタＮＴ３は、ドレインに高電位側電源ＶＤＤ電圧が入力され、ゲートに差動増幅回路１から出力される出力電圧（ゲート電圧）ＶＧを入力して、ソースフォロア型の出力トランジスタとして降圧された内部電源電圧としての出力電圧ＶＩＮＴを出力する。
【００４７】
このため、従来のようにミラートランジスタをダイオード接続していないので、外部電源電圧が高い場合でもソースフォロア型の出力トランジスタとミラートランジスタの単位幅当たりの電流量を一致させることができる。したがって、ソースフォロア型の出力トランジスタとミラートランジスタのドレイン−ソース間の電位差を等しくすることができ、降圧された内部電源電圧としての出力電圧ＶＩＮＴの精密制御ができる。
【００４８】
なお、本実施例では、電圧発生回路３０を構成するトランジスタにＭＩＳトランジスタを用いているがＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ（ＭＯＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００４９】
次に、本発明の実施例２に係る電圧発生回路について、図面を参照して説明する。図５はゲート電圧発生部の構成を示す回路図である。本実施例では、電圧発生回路を構成する差増増幅回路の代わりにゲート電圧発生部を設けている。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
図５に示すように、ゲート電圧発生部２には、差動増幅回路１ｂ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。
【００５２】
ここで、ゲート電圧発生部２は、実施例１の差動増幅回路１を置き換えたものであり、ゲート電圧発生部２は実施例１の差動増幅回路１と同様な動作を行い、ゲート電圧発生部２を有する電圧発生回路は、実施例１の電圧発生回路３０と同様な動作をする。
【００５３】
差動増幅回路１ｂには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。差動増幅回路１ｂの入力側の（＋）ポートには帰還電圧ＶＡが入力され、入力側の（−）ポートには基準電圧ＶＲＥＦが入力される。
【００５４】
Ｐｃｈ  ＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレインに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＰｃｈ  ＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰｃｈ  ＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。
【００５５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ３１は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ３１のドレインに接続され、ゲートに帰還電圧ＶＡが入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３２は、ドレインがノードＮ１１に接続され、ゲートに帰還電圧ＶＡが入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３１及びＮｃｈ  ＭＩＳトランジスタＮＴ３２は、差動対をなす。ノードＮ１１から差動増幅された信号が出力される。
【００５６】
Ｎｃｈ  ＭＩＳトランジスタＮＴ３３は、ドレインがＮｃｈ  ＭＩＳトランジスタＮＴ３１及びＮｃｈ  ＭＩＳトランジスタＮＴ３２のソースに接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートに制御信号ＣＭＮＧが入力され、定電流源として動作する。
【００５７】
ここで、帰還電圧ＶＡが基準電圧ＶＲＥＦよりも低い場合、出力電圧（ゲート電圧）ＶＧは“Ｌｏｗ”レベルとなり、帰還電圧ＶＡが基準電圧ＶＲＥＦよりも高い場合、出力電圧（ゲート電圧）ＶＧは“Ｈｉｇｈ”レベルとなる。基準電圧ＶＲＥＦには、例えばＢＧＲ（Band  Gap  Reference）回路から出力され、高精度で、電圧係数及び温度係数が非常に小さな電圧が用いられる。
【００５８】
Ｐｃｈ  ＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源ＶＤＤに接続され、ゲートにノードＮ１１から出力される信号が入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３４は、ドレインがＰｃｈ  ＭＩＳトランジスタＰＴ３３のドレインに接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートに制御信号ＣＭＮＧが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３及びＮｃｈ  ＭＩＳトランジスタＮＴ３４は、インバータ動作して実施例１の差動増幅回路１と同様に出力電圧（ゲート電圧）ＶＧを出力する。
【００５９】
上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２には、差動増幅回路１ｂ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｂには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。Ｎｃｈ  ＭＩＳトランジスタＮＴ３１及びＮｃｈ  ＭＩＳトランジスタＮＴ３２は、差動対をなす。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３及びＮｃｈ  ＭＩＳトランジスタＮＴ３４は、インバータ動作して出力電圧（ゲート電圧）ＶＧを出力する。
【００６０】
このため、実施例１と同様な効果の他に、差動増幅回路１ｂの差動対をＮｃｈ  ＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。
【００６１】
なお、本実施例では、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰｃｈ  ＭＩＳトランジスタＰＴ３２から構成されるカレントミラー回路を用いているが、高電位側電源ＶＤＤとＮｃｈ  ＭＩＳトランジスタＮＴ３１の間、高電位側電源ＶＤＤとＮｃｈ  ＭＩＳトランジスタＮＴ３２の間にそれぞれ負荷抵抗を用いてもよい。
【実施例３】
【００６２】
次に、本発明の実施例３に係る電圧発生回路について、図面を参照して説明する。図６は電圧発生回路の構成を示す回路図、図７は差動増幅回路の構成を示す回路図である。本実施例では、高電位側電源の電圧変動を抑制するためにＲＣ回路を設けている。
【００６３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６４】
図６に示すように、電圧発生回路３０ｂには、差動増幅回路１ｃ、ＲＣ回路３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。
【００６５】
電圧発生回路３０ｂは、例えば半導体記憶装置としての半導体チップの内部に設けられ、外部電源電圧としての高電位側電源ＶＤＤ電圧を入力し、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。
【００６６】
ＲＣ回路３にはコンデンサＣ１乃至３、及び抵抗Ｒ１乃至３が設けられる。抵抗Ｒ１は一端が高電位側電源ＶＤＤに接続される。コンデンサＣ１は一端が抵抗Ｒ１の他端に接続され、他端が低電位側電源ＶＳＳに接続される。抵抗Ｒ２は一端が抵抗Ｒ１の他端に接続される。コンデンサＣ２は一端が抵抗Ｒ２の他端に接続され、他端が低電位側電源ＶＳＳに接続される。抵抗Ｒ３は一端が抵抗Ｒ２の他端に接続され、他端がノードＮ５に接続される。コンデンサＣ３は一端が抵抗Ｒ３の他端に接続され、他端が低電位側電源ＶＳＳに接続される。
【００６７】
ＲＣ回路３は、高電位側電源ＶＤＤとノードＮ５の間に設けられ、外部電源電圧としての高電位側電源ＶＤＤの電圧変動を抑制した高電位側電源ＶＤＤＸ電圧をノードＮ５に出力する。
【００６８】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインがノードＮ５に接続され、ゲートが差動増幅回路１ｃに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＤＤＸ電圧が入力され、ゲートに差動増幅回路１ｃから出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００６９】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインがノードＮ５に接続され、ゲートが差動増幅回路１ｃに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源ＶＤＤＸ電圧が入力され、ゲートに差動増幅回路１ｃから出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００７０】
差動増幅回路１ｃは、図７に示すように、実施例１の差動増幅回路１と同一回路構成を有し、高電位側電源を高電位側電源Ｖ高電位側電源ＶＤＤＸに変更している。差動増幅回路１ａは、実施例１の差動増幅回路１と同様な動作をする。
【００７１】
上述したように、本実施例の電圧発生回路では、差動増幅回路１ｃ、ＲＣ回路３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。ＲＣ回路３にはコンデンサＣ１乃至３、及び抵抗Ｒ１乃至３が設けられる。ＲＣ回路３は、高電位側電源ＶＤＤとノードＮ５の間に設けられ、外部電源電圧としての高電位側電源ＶＤＤの電圧変動を抑制した高電位側電源ＶＤＤＸ電圧をミラートランジスタであるＮｃｈ  ＭＩＳトランジスタＮＴ１及びＮＴ２のドレインに出力する。差動増幅回路１ｃのＰｃｈ  ＭＩＳトランジスタＰＴ２１のソースに高電位側電源ＶＤＤＸ電圧が入力される。
【００７２】
このため、実施例１と同様な効果の他に、外部電源電圧としての高電位側電源ＶＤＤが電圧変動しても、その振動は遮断され安定した高電位側電源ＶＤＤＸ電圧が入力されるのでソースフォロア型の出力トランジスタとミラートランジスタのゲート電圧を安定、且つ一定に保つことができる。
【００７３】
なお、本実施例では、ソースフォロア型の出力トランジスタとしてのＮｃｈ  ＭＩＳトランジスタＮＴ３のドレインを高電位側電源ＶＤＤに接続しているが、ドレインを高電位側電源ＶＤＤＸに接続してもよい。
【実施例４】
【００７４】
次に、本発明の実施例４に係る電圧発生回路について、図面を参照して説明する。図８はゲート電圧発生部の構成を示す回路図である。本実施例では、ゲート電圧発生部に供給される高電位側電源を変更している。
【００７５】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７６】
図８に示すように、ゲート電圧発生部２ａには、差動増幅回路１ｄ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。
【００７７】
ここで、ゲート電圧発生部２ａは実施例３の差動増幅回路１ｃを置き換えたものであり、ゲート電圧発生部２ａは実施例３の差動増幅回路１ｃと同様な動作を行い、ゲート電圧発生部２ａを有する電圧発生回路は、実施例３の電圧発生回路３０ｂと同様な動作をする。
【００７８】
差動増幅回路１ｄには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。差動増幅回路１ｄの入力側の（＋）ポートには帰還電圧ＶＡが入力され、入力側の（−）ポートには基準電圧ＶＲＥＦが入力される。
【００７９】
Ｐｃｈ  ＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源ＶＤＤＸに接続され、ゲートがドレインに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源ＶＤＤＸに接続され、ゲートがＰｃｈ  ＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰｃｈ  ＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源ＶＤＤＸに接続され、ゲートにノードＮ１１から出力される信号が入力される。
【００８０】
上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２ａには、差動増幅回路１ｄ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｄには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰＴ３２のソースに高電位側電源ＶＤＤＸが入力される。Ｎｃｈ  ＭＩＳトランジスタＮＴ３１及びＮｃｈ  ＭＩＳトランジスタＮＴ３２は、差動対をなす。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３のソースに高電位側電源ＶＤＤＸが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３及びＮｃｈ  ＭＩＳトランジスタＮＴ３４は、インバータ動作して出力電圧（ゲート電圧）ＶＧを出力する。
【００８１】
このため、実施例１及び３と同様な効果の他に、差動増幅回路１ｄの差動対をＮｃｈ  ＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。
【実施例５】
【００８２】
次に、本発明の実施例５に係る電圧発生回路について、図面を参照して説明する。図９は電圧発生回路の構成を示す回路図、図１０は差動増幅回路の構成を示す回路図である。本実施例では、電圧発生回路に供給される高電位側電源を変更している。
【００８３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８４】
図９に示すように、電圧発生回路３０ｃには、差動増幅回路１ｅ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。電圧発生回路３０ｃは、例えば半導体記憶装置としての半導体チップの内部に設けられ、降圧された内部電源電圧としての出力電圧ＶＩＮＴを半導体チップ内に設けられる図示しない種々の回路に出力する。
【００８５】
Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインが、例えばワード線昇圧用電源としての高電位側電源ＶＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００８６】
Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインが高電位側電源ＶＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ２は、ドレインに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。
【００８７】
図１０に示すように、差動増幅回路１ｅには、Ｎｃｈ  ＭＩＳトランジスタＮＴ２１、Ｎｃｈ  ＭＩＳトランジスタＮＴ２２、及びＰｃｈ  ＭＩＳトランジスタＰＴ２１乃至２３が設けられる。差動増幅回路１ｅは、入力側の（＋）ポートに基準電圧ＶＲＥＦを入力し、入力側の（−）ポートに帰還電圧ＶＡを入力し、差動増幅された信号を実施例１と同様に出力電圧（ゲート電圧）ＶＧとして出力する。Ｐｃｈ  ＭＩＳトランジスタＰＴ２１は、ソースが高電位側電源ＶＰＰに接続され、ゲートに制御信号ＣＭＰＧが入力され、定電流源として機能する。
【００８８】
上述したように、本実施例の電圧発生回路では、差動増幅回路１ｅ、Ｎｃｈ  ＭＩＳトランジスタＮＴ１乃至３、Ｎｃｈ  ＭＩＳトランジスタＮＴ１１乃至１３、Ｐｃｈ  ＭＩＳトランジスタＰＴ１１乃至１３、抵抗ＲＡ１乃至ＲＡ４、及び抵抗ＲＳ１乃至ＲＳ４が設けられる。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインが、ワード線昇圧用電源としての高電位側電源ＶＰＰに接続され、ゲートが差動増幅回路１ｅに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＴ１は、ドレインに高電位側電源ＶＰＰ電圧が入力され、ゲートに差動増幅回路１ｅから出力される出力電圧（ゲート電圧）ＶＧを入力して、ミラートランジスタとして機能する。差動増幅回路１ｅのＰｃｈ  ＭＩＳトランジスタＰＴ２１のソースに高電位側電源ＶＰＰ電圧が入力される。
【００８９】
このため、実施例１と同様な効果の他に、高電位側電源ＶＰＰ電圧が外部電源電圧としての高電位側電源ＶＤＤ電圧との差が小さい場合、高電位側電源ＶＤＤが電圧変動しても、その振動は遮断され安定した高電位側電源ＶＰＰ電圧が入力されるのでソースフォロア型の出力トランジスタとミラートランジスタのゲート電圧を安定、且つ一定に保つことができる。
【００９０】
なお、本実施例では、ソースフォロア型の出力トランジスタとしてのＮｃｈ  ＭＩＳトランジスタＮＴ３のドレインを高電位側電源ＶＤＤに接続しているが、ドレインを高電位側電源ＶＰＰに接続してもよい。
【実施例６】
【００９１】
次に、本発明の実施例６に係る電圧発生回路について、図面を参照して説明する。図１１はゲート電圧発生部の構成を示す回路図である。本実施例では、ゲート電圧発生部に供給される高電位側電源を変更している。
【００９２】
以下、実施例５と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９３】
図１１に示すように、ゲート電圧発生部２ｂには、差動増幅回路１ｆ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。
【００９４】
ここで、ゲート電圧発生部２ｂは実施例５の差動増幅回路１ｅを置き換えたものであり、ゲート電圧発生部２ｂは実施例５の差動増幅回路１ｅと同様な動作を行い、ゲート電圧発生部２ｂを有する電圧発生回路は、実施例５の電圧発生回路３０ｃと同様な動作をする。
【００９５】
差動増幅回路１ｆには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１は、ソースが高電位側電源ＶＰＰに接続され、ゲートがドレインに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３２は、ソースが高電位側電源ＶＰＰに接続され、ゲートがＰｃｈ  ＭＩＳトランジスタＰＴ３１のゲートに接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰｃｈ  ＭＩＳトランジスタＰＴ３２はカレントミラー回路として動作する。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３は、ソースが高電位側電源ＶＰＰに接続され、ゲートにノードＮ１１から出力される信号が入力される。差動増幅回路１ｆの入力側の（＋）ポートには帰還電圧ＶＡが入力され、入力側の（−）ポートには基準電圧ＶＲＥＦが入力される。
【００９６】
上述したように、本実施例の電圧発生回路では、ゲート電圧発生部２ｂには、差動増幅回路１ｆ、Ｎｃｈ  ＭＩＳトランジスタＮＴ３４、及びＰｃｈ  ＭＩＳトランジスタＰＴ３３が設けられる。差動増幅回路１ｆには、Ｎｃｈ  ＭＩＳトランジスタＮＴ３１乃至３３、Ｐｃｈ  ＭＩＳトランジスタＰＴ３１、及びＰｃｈ  ＭＩＳトランジスタＰＴ３２が設けられる。Ｐｃｈ  ＭＩＳトランジスタＰＴ３１及びＰＴ３２のソースにワード線昇圧用電源としての高電位側電源ＶＰＰが入力される。Ｐｃｈ  ＭＩＳトランジスタＰＴ３３のソースに高電位側電源ＶＰＰが入力される接続される。
【００９７】
このため、実施例１及び６と同様な効果の他に、差動増幅回路１ｆの差動対をＮｃｈ  ＭＩＳトランジスタにしているので、他の回路に使用される差動増幅回路と共通化を図ることができる。
【００９８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９９】
例えば、電圧発生回路を半導体メモリの降圧電源として用いているが、ＳｏＣ（System  on  a  chip）、アナログ・デジタルＬＳＩなどのＬＳＩの降圧電源として用いることができる。
【０１００】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインに前記第１の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路と、前記差動増幅回路から出力される信号を入力し、その信号を反転して前記第１の電圧を出力するインバータとを具備する電圧発生回路。
【０１０１】
（付記２）  前記差動増幅回路の入力側の一方のポートが（−）ポートであり、入力側の他方のポートが（＋）ポートであり、前記差動増幅回路の差動対をなすトランジスタはＰｃｈ  ＭＩＳトランジスタ或いはＰｃｈ  ＭＯＳトランジスタである付記１に記載の電圧発生回路。
【０１０２】
（付記３）  ゲートが一定な第１の電圧に制御され、ドレインに第１の高電位側電源電圧が入力され、ソースから前記第１の高電位側電源電圧を降圧した第２の高電位側電源電圧を出力する第１のトランジスタと、ゲートに前記第１の電圧が入力され、ドレインにＲＣ回路により前記第１の高電位側電源電圧をＲＣ遅延した第３の高電位側電源電圧が入力され、ソース電圧が所定の電圧になるように前記第１の電圧を制御する第２のトランジスタと、前記第２のトランジスタのソース側と低電位側電源の間に直列接続された複数の抵抗により抵抗分割された電圧、或いは前記第２のトランジスタのソース電圧が一方の入力ポートに入力され、他方の入力ポートに基準電圧が入力される差動増幅回路と、前記差動増幅回路から出力される信号を入力し、その信号を反転して前記第１の電圧を出力するインバータとを具備する電圧発生回路。
【０１０３】
（付記４）  前記差動増幅回路の入力側の一方ポートが（＋）入力ポートであり、入力側の他方のポートが（−）ポートであり、前記差動増幅回路の差動対をなすトランジスタはＮｃｈ  ＭＩＳトランジスタ或いはＮｃｈ  ＭＯＳトランジスタである付記３に記載の電圧発生回路。
【０１０４】
（付記５）  前記第１及び第２のトランジスタは、Ｎｃｈ  ＭＩＳＦＥＴ或いはＮｃｈ  ＭＯＳＦＥＴであり、前記第１及び第２のトランジスタに流れる電流は、Ｗ（ゲート幅寸法）／Ｌ（ゲート長寸法）で規格化した場合に電流値が一致する付記１乃至４のいずれかに記載の電圧発生回路。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施例１に係る電圧発生回路の構成を示す回路図。
【図２】本発明の実施例１に係る差動増幅回路の構成を示す回路図。
【図３】本発明の実施例１に係る従来の電圧発生回路の構成を示す回路図。
【図４】本発明の実施例１に係る従来の電圧発生回路に流れる電流値と電圧値との関係を示す負荷曲線図。
【図５】本発明の実施例２に係るゲート電圧発生部の構成を示す回路図。
【図６】本発明の実施例３に係る電圧発生回路の構成を示す回路図。
【図７】本発明の実施例３に係る差動増幅回路の構成を示す回路図。
【図８】本発明の実施例４に係るゲート電圧発生部の構成を示す回路図。
【図９】本発明の実施例５に係る電圧発生回路の構成を示す回路図。
【図１０】本発明の実施例５に係る差動増幅回路の構成を示す回路図。
【図１１】本発明の実施例６に係るゲート電圧発生部の構成を示す回路図。
【符号の説明】
【０１０６】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ  差動増幅回路
２、２ａ、２ｂ  ゲート電圧発生部
３  ＲＣ回路
３０、３０ａ、３０ｂ、３０ｃ  電圧発生回路
ＡＣＴ、／ＡＣＴ、ＣＭＮＧ、ＣＭＰＧ、ＰＧＭ、ＶＰＧ  制御信号
Ｃ１〜３  コンデンサ
Ｎ１〜５、Ｎ１１  ノード
ＮＴ１〜３、ＮＴ１１〜１３、ＮＴ２１、ＮＴ２２、ＮＴ３１〜３４、ＮＴ１ａ、ＮＴ２ａ、ＮＴＴ１、ＮＴＴ２  Ｎｃｈ  ＭＩＳトランジスタ
ＰＴ１１〜１３、ＰＴ２１〜２３、ＰＴ３１〜３３、ＰＴＴ１、ＰＴＴ２  Ｐｃｈ  ＭＩＳトランジスタ
Ｒ１〜３、ＲＡ１〜ＲＡ４、ＲＳ１〜ＲＳ４  抵抗
ＶＡ  帰還電圧
ＶＤＤ、ＶＤＤＸ、ＶＰＰ  高電位側電源
ＶＧ  出力電圧（ゲート電圧）
ＶＩＮＴ  出力電圧
ＶＲＥＦ  基準電圧
ＶＳＳ  低電位側電源
【図１】
2008197723.tif 000003
【図２】
2008197723.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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