(57)【要約】【課題】奇数番(odd)の列と偶数番(even)の列に位置するビット線間のローディングキャパシタンスを減少させ、ビット線どうしが接触するビットラインブリッジの発生を防止できる半導体素子の金属配線とその形成を提供する。【解決手段】第１金属配線と第２金属配線とを異なる層に段差をもって形成する。そうすることで第１，第２金属配線どうしの間隔が拡大し、配線間のロードキャパシタンスを減少させ、配線どうしの接触による相互干渉でいわゆるブリッジが発生するのを有効に防止できる。たとえば、第１金属配線が奇数番の列に位置するオードビット線１１５であり、第２金属配線が偶数番の列に位置するイーブンビット線１２１であるような場合、オードビット線１１５とイーブンビット線１２１を異なる層に段差をもって形成する。それによって、オードビット線１１５とイーブンビット線１２１との距離が拡大されるので、ビットラインブリッジの発生を防げる。【選択図】  図１Ｆ
2008016851.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を介して互いに絶縁して形成された複数のコンタクトプラグと、
前記第１絶縁膜に形成され、前記コンタクトプラグの奇数番の列または偶数番の列のグループに属する第１コンタクトプラグの各々に接続される複数の第１トレンチと、
前記第１トレンチの内部にそれぞれ形成され、前記第１コンタクトプラグに属するコンタクトプラグの各々に接続される第１金属配線と、
前記第１絶縁膜および前記第１金属配線の上部に形成され、前記コンタクトプラグの残りのコンタクトプラグのグループに属する第２コンタクトプラグの各々に接続される複数の第２トレンチを含む第２絶縁膜と、
前記第２トレンチの内部にそれぞれ形成され、前記第２コンタクトプラグに属するコンタクトプラグの各々に接続される第２金属配線と、
を含むことを特徴とする半導体素子の金属配線。
【請求項２】
前記コンタクトプラグが、ナンド型フラッシュメモリ素子のドレインコンタクトプラグの場合に一列に配置されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項３】
前記第１金属配線が前記ナンド型フラッシュメモリ素子の奇数列ビット線である場合は前記第２金属配線が偶数列ビット線であり、あるいは前記第１金属配線が偶数列ビット線である場合は前記第２金属配線が奇数列ビット線であることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項４】
前記第１，第２金属配線が複数のページバッファの各々に連結されることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項５】
前記第１コンタクトプラグの高さ寸法に前記第１金属配線の高さ寸法を加算した値が前記第２コンタクトプラグの高さ寸法に同一であることを特徴とする請求項１に記載の半導体素子の金属配線。
【請求項６】
半導体基板上に第１絶縁膜を介して互いに絶縁して形成された複数のコンタクトプラグと、
前記第１絶縁膜上に形成され、前記コンタクトプラグの奇数番の列または偶数番の列のグループに属する第１コンタクトプラグの各々に接続された複数の第１金属配線と、
前記コンタクトプラグの残りのグループに属する第２コンタクトプラグ上にそれぞれ形成された複数の導電膜と、
前記第１金属配線および前記導電膜の間の前記第１絶縁膜上に形成された第２絶縁膜と、  前記第２絶縁膜上に形成され、前記導電膜に電気的にそれぞれ接続された複数の第２金属配線と、
を含むことを特徴とする半導体素子の金属配線。
【請求項７】
前記コンタクトプラグが、ナンド型フラッシュメモリ素子のドレインコンタクトプラグである場合に一列に配置されることを特徴とする請求項６に記載の半導体素子の金属配線。
【請求項８】
前記第１金属配線がナンド型フラッシュメモリ素子の奇数列ビット線である場合に前記第２金属配線が偶数列ビット線であり、あるいは前記第１金属配線が偶数列ビット線である場合に前記第２金属配線が奇数列ビット線であることを特徴とする請求項６に記載の半導体素子の金属配線。
【請求項９】
前記第１，第２金属配線が複数のページバッファにそれぞれ連結されることを特徴とする請求項６に記載の半導体素子の金属配線。
【請求項１０】
前記導電膜は、前記第１コンタクトプラグ上部から前記第１絶縁膜の上部に延び、前記第１コンタクトプラグよりも幅が広くなっていることを特徴とする請求項６に記載の半導体素子の金属配線。
【請求項１１】
半導体基板上に第１絶縁膜を介して互いに絶縁させた状態でコンタクトプラグを形成する工程と、
前記コンタクトプラグの奇数番の列または偶数番の列のグループに属する第１コンタクトプラグの各々に接続される第１トレンチを前記第１絶縁膜に形成する工程と、
前記第１トレンチの内部にそれぞれ第１金属配線を形成する工程と、
前記第１金属配線を含む前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記コンタクトプラグの残りのグループに含まれる第２コンタクトプラグが露出されるように前記第２絶縁膜に第２トレンチを形成する工程と、
前記第２トレンチの内部にそれぞれ第２金属配線を形成する工程と、
を含むことを特徴とする半導体素子の金属配線形成方法。
【請求項１２】
前記コンタクトプラグがナンド型フラッシュメモリ素子のドレインコンタクトプラグである場合に一列に形成されることを特徴とする請求項１１に記載の半導体素子の金属配線形成方法。
【請求項１３】
前記第１金属配線がナンド型フラッシュメモリ素子の奇数列ビット線である場合は前記第２金属配線が偶数列ビット線であり、あるいは前記第１金属配線が偶数列ビット線である場合は前記第２金属配線が奇数列ビット線であることを特徴とする請求項１１に記載の半導体素子の金属配線形成方法。
【請求項１４】
前記第１コンタクトプラグの高さ寸法に前記第１金属配線の高さ寸法を加算した値が上記第２コンタクトプラグの高さ寸法と同一であることを特徴とする請求項１１に記載の半導体素子の金属配線形成方法。
【請求項１５】
前記半導体基板に複数のフラッシュメモリセルが形成されることを特徴とする請求項１１に記載の半導体素子の金属配線形成方法。
【請求項１６】
半導体基板上に第１絶縁膜を介して互いに絶縁させた状態でコンタクトプラグを形成する工程と、
前記コンタクトプラグの奇数番の列または偶数番の列のグループに属する第１のコンタクトプラグの上部に導電膜を形成し、前記第１絶縁膜上には残りのグループに属する第２コンタクトプラグに接続される第１金属配線を形成する工程と、
前記導電膜と前記第１金属配線との間の前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記導電膜と接続される第２金属配線を形成する工程と、
を含むことを特徴とする半導体素子の金属配線形成方法。
【請求項１７】
前記コンタクトプラグが、ナンドフラッシュメモリ素子のドレインコンタクトプラグである場合に一列に配置されることを特徴とする請求項１６に記載の半導体素子の金属配線形成方法。
【請求項１８】
前記第１金属配線がナンドフラッシュメモリ素子の奇数列ビット線である場合に前記第２金属配線が偶数列ビット線であり、あるいは前記第１金属配線が偶数列ビット線である場合に前記第２金属配線が奇数列ビット線であることを特徴とする請求項１６に記載の半導体素子の金属配線形成方法。
【請求項１９】
前記導電膜は、前記第１コンタクトプラグの上部から前記第１絶縁膜の上部に延びて前記第１コンタクトプラグよりも広い幅で形成されることを特徴とする請求項１６に記載の半導体素子の金属配線形成方法。
【請求項２０】
前記半導体基板に複数のフラッシュメモリセルが形成されることを特徴とする請求項１６に記載の半導体素子の金属配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の金属配線とその製造方法に係り、特にフラッシュメモリ素子のビット線（bit line）形成工程に適用される半導体素子の金属配線とその形成方法に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリの集積度はますます高まっており、それに伴い素子のサイズがますます縮小化される傾向にある。現在のフラッシュメモリはビット線のピッチが非常に小さいため、ビット線間のローディングキャパシタンス(loading capacitance)も非常に大きいものとなっている。特に、フラッシュメモリのセル(cell)よりもピッチが小さいページバッファ(page buffer)では、ビット線間のローディングキャパシタンスがさらに大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ページバッファのように、ビット線間のローディングキャパシタンスが大きくなると、隣接するビット線どうしの間で干渉が生じ、セルの電流が減少し、また動作速度が減少するなどといった現象が発生する問題がある。また、ビット線のピッチが小さくなるに伴い、隣接するビット線が互いに接触してしまうビットラインブリッジ(bit line bridge)が発生することがある。
【０００４】
本発明の目的は、奇数番(odd)の列と偶数番(even)の列に位置するビット線間のローディングキャパシタンスを減少させ、ビット線どうしが接触するビットラインブリッジの発生を防止できる半導体素子の金属配線とその形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る代表的な半導体素子の金属配線は、半導体基板上に第１絶縁膜を介して互いに絶縁して形成された複数のコンタクトプラグと、前記第１絶縁膜に形成され、前記コンタクトプラグの奇数番のまたは偶数番目のいずれかのグループに属する第１コンタクトプラグの各々に接続される複数の第１トレンチと、前記第１トレンチの内部にそれぞれ形成され、前記第１コンタクトプラグに属するコンタクトプラグの各々に接続される第１金属配線と、前記第１絶縁膜および前記第１金属配線の上部に形成され、前記コンタクトプラグの残りのコンタクトプラグのグループに属する第２コンタクトプラグの各々に接続される複数の第２トレンチと、前記第２トレンチを含む第２絶縁膜と、前記第２トレンチの内部にそれぞれ形成され、前記第２コンタクトプラグに属するコンタクトプラグの各々に接続される第２金属配線と、を含むことを特徴とするものである。
【０００６】
また、本発明に係る代表的な半導体素子の金属配線形成方法は、半導体基板上に第１絶縁膜を介して互いに絶縁させた状態でコンタクトプラグを形成する工程と、前記コンタクトプラグの奇数番の列または偶数番の列のグループに属する第１コンタクトプラグの各々に接続される第１トレンチを前記第１絶縁膜に形成する工程と、前記第１トレンチの内部にそれぞれ第１金属配線を形成する工程と、前記第１金属配線を含む前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記コンタクトプラグの残りのグループに含まれる第２コンタクトプラグが露出されるように前記第２絶縁膜に第２トレンチを形成する工程と、前記第２トレンチの内部にそれぞれ第２金属配線を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明の半導体素子の金属配線によれば、第１金属配線と第２金属配線とを異なる層に段差をもって形成する。そうすることで第１，第２金属配線どうしの間隔が拡大し、配線間のロードキャパシタンスを減少させ、配線どうしの接触による相互干渉でいわゆるブリッジが発生するのを有効に防止できる。
【０００８】
たとえば、第１金属配線が奇数番の列に位置するビット線であり、第２金属配線が偶数番の列に位置するビット線であるような場合、奇数番（オード）ビット線と偶数番（イーブン）ビット線を異なる層に段差をもって形成する。それによって、オードビット線とイーブンビット線との距離が拡大されて上記効果を得ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明による半導体素子の金属配線とその形成方法の好適な実施形態について、図を参照して詳細に説明する。なお、以下の説明において第１の膜が第２の膜であるたとえば半導体基板の「上」に存在すると記載した場合は、第１の膜は第２の膜である半導体基板に直に接触しているか、あるいは第１の膜と半導体基板との間に第３の膜が介在している場合の意味をも含むものとする。
【００１０】
≪第１実施形態≫
図１Ａ〜図１Ｆは、本発明による金属配線の形成方法の第１実施形態としてその形成工程を順に示す。
【００１１】
まず、図１Ａに示す工程において、半導体基板(101)には、素子分離膜(103)とフラッシュメモリセル(105)のごとき半導体素子が形成される。フラッシュメモリセル(105)は、トンネル絶縁膜(105a)、フローティングゲート(105b)、誘電体膜(105c)、コントロールゲート(105d)およびハードマスク(105e)を含んで形成されている。
【００１２】
ナンド（NAND）型フラッシュメモリ素子において、メモリセルアレイはドレインセレクトトランジスタと、多数のフラッシュメモリセル(105)と、ソースセレクトトランジスタとが直列に形成されたストリング構造を含んで構成されている。セレクトトランジスタは、フラッシュメモリセル(105)と同一の構造でもって形成することができる。ただし、セレクトトランジスタは、フローティングゲートとコントロールゲートが電気的に接続されるという点ではフラッシュメモリセルと相違する。フラッシュメモリセル(105)の間の半導体基板(101)には接合領域(107j)が形成される。そして、ストリング構造の両端部にはドレイン(107d)とソース(図示略)が形成される。ドレイン(107d)は、ドレインセレクトトランジスタのドレインとなる。
【００１３】
以上のような半導体素子が形成された半導体基板(101)の上部に第１絶縁膜(109)を形成する。
【００１４】
第１絶縁膜(109)は、たとえばHDP(high density plasma)酸化膜を利用して形成される。その第１絶縁膜(109)の設定領域にコンタクトホールを形成した後、コンタクトホールが満たされるように第１絶縁膜(109)上に導電膜を形成する。その後、導電膜がコンタクトホールの内部にのみ残留するよう、導電膜をエッチングしてコンタクトプラグ(111)を形成する。この時、導電膜のエッチング工程は、化学的機械的研磨（Chemical Mechanical Polishing:CMP）工程やエッチバック(etch back)工程で実施することができる。コンタクトプラグ(111)は、ナンド型フラッシュメモリ素子においてドレインコンタクトプラグとなり得る。
【００１５】
上記において、ドレインコンタクトプラグ(111)を形成する前にナンド型フラッシュメモリ素子ではソースコンタクトプラグを形成することができるが、ナンド型フラッシュメモリ素子の技術分野では周知技術であるので説明は省略する。
【００１６】
つぎに、図１Ｂに示す工程において、これより後の続工程でビット線が形成されるのであるが、ビット線は配置順序に従って奇数番の列の複数のビット線（オードビット線）と、偶数番の列の複数のビット線（イーブンビット線）にグループ分けされる。このうち、オードビット線が形成される領域のコンタクトプラグ(111)と第１絶縁膜(109)をエッチングして第１トレンチ(113)を形成する。第１トレンチ(113)の深さは、後続工程で形成されるオードビット線の高さを決定するため、オードビット線を厚く形成する場合は第１トレンチ(113)を深く形成する。オードビット線を薄く形成する場合は第１トレンチ(113)を浅く形成する。上記の工程において、イーブンビット線が形成される領域を含むそれ以外の領域ではコンタクトプラグ(111)と第１絶縁膜(109)がエッチングされない。
【００１７】
第１トレンチ(113)を形成するためのエッチング工程時にオードビット線が形成される領域が定義されたフォトレジストパターン(図示略)をエッチングマスクとして用いることができる。一方、第１トレンチ(113)を形成するためには、コンタクトプラグ(111)と第１絶縁膜(109)が共にエッチングされなければならない。したがって、コンタクトプラグ(111)と第１絶縁膜(109)を別々にエッチングしたり、同時にエッチングされ得るエッチング条件でエッチング工程を実施し、第１トレンチ(113)を形成する。エッチング選択比を調節することは周知技術であるからここでは説明を省略する。
【００１８】
上記においては、コンタクトプラグ(111)と第１絶縁膜(109)を共にエッチングしたが、オードビット線が形成される領域の第１絶縁膜(109)のみエッチングして第１トレンチ(113)を形成することもできる。第１絶縁膜(109)のみエッチングしても第１トレンチ(113)が導電物質で満たされれば、導電物質がコンタクトプラグ(111)と接触するため、コンタクトプラグ(111)をエッチングする場合と同一の効果(または結果物)を得ることができる。
【００１９】
つぎに、図１Ｃに示す工程において、第１トレンチ(113)が満たされるように第１絶縁膜(109)上に導電膜を形成する。次に、導電膜が第１トレンチ(113)にのみ残留するように導電膜をエッチングする。これにより、第１トレンチ(113)に第１金属配線(115)が形成される。この第１金属配線(115)については、たとえば奇数番の列のビット線となる場合は以下説明の便宜上「オードビット線(115)」と呼ぶ。導電膜のエッチング工程は上記CMP法を用いた工程やエッチバック工程で実施することができる。
【００２０】
つぎに、図１Ｄに示す工程において、上記第１金属配線であるオードビット線(115)が形成された半導体基板(101)の上部に第２絶縁膜(117)を形成する。第２絶縁膜(117)は、酸化膜または窒化膜で形成することができ、これらより誘電定数値が低い物質で形成することが望ましい。
【００２１】
つぎに、図１Ｅに示す工程において、イーブンビット線が形成される領域の第２絶縁膜(117)をエッチングして第２トレンチ(119)を形成する。上記第１トレンチ(113)を形成する場合とは異なり、第２トレンチ(119)は第２絶縁膜(117)のみエッチングして形成することができる。第２トレンチ(119)の深さは、後続工程で形成されるイーブンビット線の高さを決定するため、イーブンビット線を厚く形成する場合は第２トレンチ(119)を深く形成する。イーブンビット線を薄く形成する場合は第２トレンチ(119)を浅く形成する。
【００２２】
そして、図１Ｆに示す工程において、第２トレンチ(119)が満たされるように第２絶縁膜(117)上に導電膜を形成する。続いて、導電膜が第２トレンチ(119)にのみ残留するように導電膜をエッチングする。これにより、第２トレンチ(119)に第２金属配線(121)が形成される。この第２金属配線(121)については、たとえば偶数番の列のビット線となる場合は以下説明の便宜上「イーブンビット線(121)」と呼ぶ。導電膜のエッチング工程は、同様にCMP工程やエッチバック工程で実施することができる。
【００２３】
以上説明したように、この第１実施形態では、オードビット線(115)とイーブンビット線(121)をそれぞれ形成する導電膜である第１，第２金属配線は、タングステン、銅、アルミニウム、チタンまたは白金を用いて互いに同一の物質で形成することができ、これら物質中、互いに異なる物質を用いて形成することができる。また、オードビット線(115)とイーブンビット線(121)は、奇数番の列の位置または偶数番の列の位置に限定されるものではなく、位置を変わることができる。すなわち、イーブンビット線(121)が第１トレンチ(113)に形成され、オードビット線(115)を第２トレンチ(119)に形成することもできる。
【００２４】
また、オードビット線(115)とイーブンビット線(121)との間に段差が生じるようにして、ビット線間のローディングキャパシタンスを減少させることができる。すなわち、下部ビット線の高さ寸法をｈ、下部ビット線の間隔をｃ、下部ビット線と上部ビット線との間の距離をａ’、段差がない場合のビット線間の距離をａとすると、つぎの数（１）で表すことができる。
【００２５】
【数１】
2008016851.tif 000003
・・・（１）
この数（１）において、ビット線間の間隔(ａ’)を増加させてやれば、ビット線間のキャパシタンスを減少させることができる。それだけでなく、間隔が増加することにより、ビット線間のブリッジの発生を最小化することができる。
【００２６】
≪第２実施形態≫
つぎに、本発明の金属配線形成方法の第２実施形態について、図２と、図３Ａ〜図３Ｃを参照して説明する。第１実施形態で示した各部と共通または同一の部材や個所には同一符号を付す。
【００２７】
まず、図２に示すように、セル領域とページバッファ領域を有する半導体基板(201)の上部に多数のビット線がアレイ(array)されている。ビット線は、配置順序に基づいて奇数番の列に位置するオードビット線と、偶数番の列に位置するイーブンビット線にグループ分けして区分される。
【００２８】
つぎに、図２と図３Ａに示すように、オードビット線は、以下「第１下部ビット線(213a)」という導電膜と、以下「上部ビット線(217)」という第２金属線を含んでなっている。第１下部ビット線(213a)は、セル領域においてドレインコンタクトプラグ(211a)に連結され、一方向(ページバッファ方向)に長く形成されるが、その第１下部ビット線(213a)がページバッファ領域まで延長されることはない。上部ビット線(217)は、第１下部ビット線(213a)と異なる層に形成され、第１下部ビット線(213a)とページバッファ領域の導電膜(215b)を連結させる。
【００２９】
具体的には、第１下部ビット線(213a)は、半導体基板(201)上に形成された第１絶縁膜(209)によってセル領域の半導体基板(201)とは絶縁され、第１絶縁膜(209)に形成されたコンタクトプラグ(211a)を介してセル領域に形成されたドレインのごとき下部構造物に電気的に接続される。一方、ページバッファ領域の第１絶縁膜(209)内にはコンタクトプラグ(211b)が形成され、コンタクトプラグ(211b)とこれに隣接した第１絶縁膜(209)の上部には第１下部ビット線(213a)と同一の物質からなる導電膜(213b)が形成される。上部ビット線(217)は、導電膜(213b)と第１下部ビット線(213a)を連結させてセル領域のフラッシュメモリセルとページバッファを電気的に接続させる。
【００３０】
図２および図３Ｂを参照すれば、偶数番の列に位置するイーブンビット線は、上記第１下部ビット線(213a)と同一平面上に構成され、セル領域のメモリセルとページバッファを電気的に接続する以下「第２下部ビット線」という第１金属配線(213c)でもって構成される。
【００３１】
具体的には、第２下部ビット線(213c)は第１絶縁膜(209)を介して半導体基板(201)と絶縁され、第１絶縁膜(209)内に形成されたコンタクトプラグ(211c)を介してセル領域に形成されたドレインのごとき下部構造物に電気的に接続される。また、第１絶縁膜(209)内に形成されたコンタクトプラグ(211d)を介して下部のページバッファ領域に形成された所定の下部構造物に電気的に接続される。
【００３２】
そして、上記第１，第２下部ビット線(213a，213c)と導電膜(213b)が形成されていない第１層間絶縁膜(209)上には図３Ａ中の第２絶縁膜(215)が構成されている。この第２絶縁膜(215)は、酸化膜または窒化膜のいずれか一つで形成される。
【００３３】
以上の第２実施形態によれば、隣接するビット線を同一平面上に構成することなく、互いに異なる平面上に構成される。そのため、ビット線間の間隔、特にピッチが小さいページバッファ領域におけるビット線間の間隔を増やすことができる。
【００３４】
つぎに、図３Ｃに示すように、本実施形態の利点を明らかにするために従来技術と対比させる。ビット線を同一平面上に構成する従来の場合のビット線間の間隔をａ、第２下部ビット線(213c)の高さ寸法をｈとする。その場合に、本実施形態の場合の半導体素子におけるビット線間の間隔(a’)は
2008016851.tif 000004
となる。したがって、a’＝
2008016851.tif 000005
はａよりも大きいため、ビット線間の間隔が増える。
【００３５】
かかる半導体素子の製造方法について、図２のセル領域においてフラッシュメモリ素子のビット線が形成される工程を示す図４Ａ〜図４Ｄを参照して説明する。
【００３６】
まず、図４Ａに示す工程においては、半導体基板(201)には、素子分離膜(203)及びフラッシュメモリセル(205)のような半導体素子が形成される。フラッシュメモリセル(205)の間の半導体基板(201)には接合領域(207j)が形成される。そして、ストリング構造の両端部には、ドレイン(207d)とソース(図示略)が形成される。ドレイン(207d)は、ドレインセレクトトランジスタのドレインとなる。上記のような半導体素子が形成された半導体基板(201)の上部に第１絶縁膜(209)を形成する。これらの製造方法は第１実施形態の図１Ａで説明した方法と同時進行される。
【００３７】
つぎに、図２と図４Ｂに示す工程においては、コンタクトプラグ(211a〜 211c)を含む第１絶縁膜(209)上に導電物質層を形成し、導電物質層をパターニングする。その結果、イーブンビット線領域にはドレインコンタクトプラグ(211c)と連結されるイーブンビット線(213c)が形成される。イーブンビット線(213c)は、ページバッファ領域まで延びてページバッファ領域に形成されたコンタクトプラグ(211b)と連結され、コンタクトプラグ(211b)を介してページバッファに電気的に接続される。また、オードビット線領域にも導電膜が一部が残留してドレインコンタクトプラグ(211a)と連結される下部ビット線(213a)が形成される。下部ビット線(213a)はセル領域にのみ形成され、ドレインコンタクトプラグ(211a)の幅よりも広くページバッファ領域側に拡張された形態で形成される。
【００３８】
つぎに、図４Ｃに示す工程においては、イーブンビット線(213c)と下部ビット線(213a)の間を第２絶縁膜(215)で満たす。具体的には、イーブンビット線(213c)と下部ビット線(213a)を完全に覆うように半導体基板(201)上に第２絶縁膜(215)を形成した後、これらが露出されるまで化学的機械的研磨（CMP）工程を実施し、第２絶縁膜(215)をイーブンビット線(213c)と下部ビット線(213a)の間にのみ残留させる。第２絶縁膜(215)は、酸化膜または窒化膜のいずれか一つで形成することができ、これらより誘電定数値が低い物質で形成することが望ましい。
【００３９】
つぎに、図３Ａと図４Ｄに示す工程においては、下部ビット線(213a)を含む第２絶縁膜(215)上に導電膜(217)を形成した後、パターニングする。導電膜(217)は、ページバッファ領域まで延びるようにパターニングされ、イーブンビット線と連結されていないページバッファ領域の導電膜(213b)と連結される。これにより、下部ビット線(213a)と導電膜(217)を含むオードビット線が形成される。
【００４０】
なお、以上の第１，第２実施形態においては、オードビット線を下部ビット線(213a)と導電膜(217)で構成し、イーブンビット線(213c)は単一膜で形成する場合について言及した。それに限定されず、逆にオードビット線を単一膜で形成し、イーブンビット線を下部ビット線(213a)と導電膜(217)で形成することでも同様な作用と効果が得られる。
【００４１】
また、各実施形態では、フラッシュメモリ素子のビット線を形成する場合が例示された。それに限らず、金属配線を稠密に形成してそれら金属配線の間隔が狭い半導体素子を製造する工程においても、上記工程を適用できることは勿論である。この場合、ビット線が一般的な金属配線に該当する。
【００４２】
本発明にあっては、上記各実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
【図面の簡単な説明】
【００４３】
【図１Ａ】本発明による第１実施形態として半導体素子の具体例であるフラッシュメモリ素子の金属配線形成工程を示す図。
【図１Ｂ】同第１実施形態における金属配線形成工程の次工程を示す図。
【図１Ｃ】同第１実施形態における金属配線形成工程の次工程を示す図。
【図１Ｄ】同第１実施形態における金属配線形成工程の次工程を示す図。
【図１Ｅ】同第１実施形態における金属配線形成工程の次工程を示す図。
【図１Ｆ】同第１実施形態における金属配線形成工程の次工程を示す図。
【図２】本発明による第２実施形態として上記フラッシュメモリ素子の金属配線形成工程を示す図。
【図３Ａ】図２におけるA-A’線に沿った断面図。
【図３Ｂ】図２におけるB-B’線に沿った断面図。
【図３Ｃ】図２におけるC-C’線に沿った断面図。
【図４Ａ】図２のセル領域においてフラッシュメモリ素子のビット線が形成される工程を示す図。
【図４Ｂ】図２のセル領域においてフラッシュメモリ素子のビット線が形成される次工程を示す。
【図４Ｃ】図２のセル領域においてフラッシュメモリ素子のビット線が形成される次工程を示す図。
【図４Ｄ】図２のセル領域においてフラッシュメモリ素子のビット線が形成される次工程を示す図。
【符号の説明】
【００４４】
101, 201     半導体基板
103, 203     素子分離膜
105a, 205a   トンネル絶縁膜
105b, 205b   フローティングゲート
105c, 205c   誘電体膜
105d, 205d   コントロールゲート
105e, 205e   ハードマスク
105, 205     フラッシュメモリセル
107j, 207j   接合領域
107d, 207d   ドレイン
109, 209     第１絶縁膜
113           第１トレンチ
111, 211a, 211b, 211c, 211d     コンタクトプラグ
115, 213a, 213b, 213c            第１金属配線(奇数番の列のオードビット線)
117, 215                         第２絶縁膜
119                               第２トレンチ
121, 217                         第２金属配線(偶数番の列のイーブンビット線)
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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