(57)【要約】【課題】コスト削減及びタイミング精度の向上が可能な半導体試験装置を実現する。【解決手段】ＤＵＴへ印加する信号のエッジタイミングを校正する半導体試験装置において、基準クロックに基づいてエッジを発生させるタイミング発生部と、エッジのタイミングを調整するタイミング調整部と、信号を校正経路に接続するための校正用スイッチが内蔵されたドライバＩＣと、ドライバからＤＵＴまでの電気長を考慮してエッジタイミングが所望のタイミングになるようにタイミング発生部及びタイミング調整部を調整するタイミング校正部とを備える。【選択図】  図１
2008197073.tif 000002
【特許請求の範囲】
【請求項１】
ＤＵＴへ印加する信号のエッジタイミングを校正する半導体試験装置において、
基準クロックに基づいて前記エッジを発生させるタイミング発生部と、
前記エッジのタイミングを調整するタイミング調整部と、
前記信号を校正経路に接続するための校正用スイッチが内蔵されたドライバＩＣと、
このドライバから前記ＤＵＴまでの電気長を考慮して前記エッジタイミングが所望のタイミングになるように前記タイミング発生部及び前記タイミング調整部を調整するタイミング校正部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
ＤＵＴへ印加する信号のエッジタイミング若しくは前記ＤＵＴからの出力を良否判定する際に用いられるストローブ信号のエッジタイミングを校正する半導体試験装置において、
基準クロックに基づいて前記エッジを発生させるタイミング発生部と、
前記エッジのタイミングを調整するタイミング調整部と、
前記信号を含む校正経路に接続するための校正用スイッチが内蔵されたＤＣＬと、
このＤＣＬから前記ＤＵＴまでの電気長を考慮して前記エッジタイミングが所望のタイミングになるように前記タイミング発生部及び前記タイミング調整部を調整するタイミング校正部と
を備えたことを特徴とする半導体試験装置。
【請求項３】
前記ドライバＩＣが、
複数のドライバから構成されると共に前記各ドライバ毎に前記校正用スイッチを備え、この校正用スイッチに接続される前記校正経路を任意に共通としたことを特徴とする
請求項１記載の半導体試験装置。
【請求項４】
前記ＤＣＬが、
ドライバ及びコンパレータの複数の組から構成されると共に各組毎に前記校正用スイッチを備え、この校正用スイッチに接続される前記校正経路を任意に共通としたことを特徴とする
請求項２記載の半導体試験装置。
【請求項５】
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に切り離しスイッチを内蔵したことを特徴とする
請求項２若しくは請求項４記載の半導体試験装置。
【請求項６】
前記ドライバＩＣが、
前記校正用スイッチと前記校正経路の間に低インピーダンスノードと接続用にクロストーク低減スイッチを内蔵したことを特徴とする
請求項１若しくは請求項３記載の半導体試験装置。
【請求項７】
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に低インピーダンスノードと接続用にクロストーク低減スイッチを内蔵したことを特徴とする
請求項２、請求項４若しくは請求項５のいずれかに記載の半導体試験装置。
【請求項８】
前記ドライバＩＣが、
前記校正用スイッチと前記校正経路の間に第１の切り替えスイッチと、
前記校正経路と新たに設けた端子の間に第２の切り替えスイッチとを内蔵したことを特徴とする
請求項１、請求項３若しくは請求項６のいずれかに記載の半導体試験装置。
【請求項９】
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に第１の切り替えスイッチと、
前記校正経路と新たに設けた端子の間に第２の切り替えスイッチとを内蔵したことを特徴とする
請求項２、請求項４、請求項５若しくは請求項７のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）に印加する信号、若しくは、ＤＵＴからの出力を良否判定する際に用いられるストローブ信号のタイミング校正を行う半導体試験装置に関し、特にコスト削減及びタイミング精度の向上が可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置において、ＤＵＴへの信号の印加及びＤＵＴから出力される信号に基づいて良否判定を行うのがピンエレクトロニクス部である。一般に、ピンエレクトロニクス部は、ＤＵＴへ信号を印加するドライバ、ＤＵＴからの出力信号を受けるコンパレータ及び電圧や電流を測定するＤＣ（Direcet Current）計測部等で構成される。
【０００３】
近年では、半導体試験装置用にドライバ、コンパレータ及び能動負荷（アクティブロード）を１つのＩＣ（Integrated Circuit）にパッケージしたＤＣＬ（Driver-Comparator-Active Load）がピンエレクトロニクス部に使用されることが多い。
【０００４】
また、半導体試験装置では、ドライバからＤＵＴの入力端子まで、若しくは、ＤＵＴの出力端子からコンパレータまでの電気長（配線長を信号の遅延時間で表したもの）がそれぞれピン毎に異なるため、ドライバから出力される信号タイミング及びコンパレータ出力と期待値を比較判定するストローブ信号のタイミングを試験前に校正する必要がある。
【０００５】
従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開２００１−２０８８０２号公報
【０００７】
図７はこのような従来の半導体試験装置を示す構成ブロック図である。図７において、タイミング発生部１は、ドライバを介してＤＵＴ１００に印加される信号波形のエッジやＤＵＴ１００からの出力信号をコンパレータを介して期待値と比較する時に使用するストローブ信号のエッジを発生させる。
【０００８】
タイミング調整部２は、タイミング発生部１で発生したエッジのタイミングを調整し、ドライバＩＣ３は、ドライバ３ａ及び内部スイッチ３ｂから構成され、タイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させる。ＤＣＬ４は、ドライバ４ａ、内部スイッチ４ｂ及びコンパレータ４ｃから構成され、ドライバ４ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ４ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００の出力電圧を比較する。
【０００９】
出力リレー５は、ＤＵＴ１００とドライバＩＣ、若しくは、ＤＣＬを接続したり、切り離したりし、期待値判定部６は、ＤＣＬ内のコンパレータの出力と期待値を比較して判定を行う。
【００１０】
タイミング校正部９は、演算制御を行うＣＰＵ（Central Processing Unit：図示せず）が実装されており、校正時には、校正用プログラムに従って、校正リレー７及びトーナメントリレー８を含む校正経路を介してドライバＩＣ３、若しくは、ＤＣＬ４の出力信号のタイミングを校正する。
【００１１】
タイミング発生部１、タイミング調整部２、出力リレー５及び校正リレー７はそれぞれ半導体試験装置のピン毎に備えられる。また、ドライバＩＣ３は半導体試験装置のＤＲＶピン毎に備えられ、ＤＣＬ４及び期待値判定部６はそれぞれ半導体試験装置のＩ／Ｏピン毎に備えられる。
【００１２】
タイミング発生部１、タイミング調整部２、ドライバＩＣ３、ＤＣＬ４、出力リレー５、期待値判定部６、校正リレー７、トーナメントリレー８及びタイミング校正部９はピンエレクトロニクス部５０を構成している。
【００１３】
また、タイミング発生部１及びタイミング校正部９には半導体試験装置本体のＡＬＰＧ（Algorithmic Pattern Generator）部（図示せず）から動作の基準となる基準クロックがそれぞれ入力される。
【００１４】
タイミング発生部１の出力はタイミング調整部２の入力に接続され、タイミング調整部２の出力はドライバＩＣ３、ＤＣＬ４、若しくは、期待値判定部６の入力にそれぞれ接続される。ドライバＩＣ３の出力は第１の出力リレー５の一端及び第１の校正リレー７の一端にそれぞれ接続され、ＤＣＬ４の入出力は第２の出力リレー５の一端及び第２の校正リレー７の一端にそれぞれ接続される。
【００１５】
第１の出力リレー５の他端及び第２の出力リレー５の他端はＤＵＴ１００の端子にそれぞれ接続され、第１の校正リレー７の他端及び第２の校正リレー７の他端はトーナメントリレー８の第１の入力及び第２の入力にそれぞれ接続される。トーナメントリレー８の出力はタイミング校正部９の入力に接続される。
【００１６】
図７に示す従来例の動作を説明する。まず、ドライバＩＣ３の校正手順を説明する。校正対象ピンであるドライバＩＣ３に接続された出力リレー５及び内部スイッチ３ｂをＯＦＦし、校正リレー７をＯＮし、トーナメントリレー８を制御してドライバＩＣ３とタイミング校正部９を接続する。タイミング校正部９は、例えば、ＴＤＲ（Time Domain Reflectometry）法により、ドライバＩＣ３の出力からタイミング校正部９までの電気長”Ｌ１”を測定する。
【００１７】
そして、ドライバＩＣ３に接続された出力リレー５及び校正リレー７をＯＮし、トーナメントリレー８を制御してタイミング校正部９とＤＵＴ１００を接続する。ドライバＩＣ３の内部スイッチ３ｂをＯＦＦし、タイミング校正部９はタイミング校正部９からＤＵＴ１００までの電気長”Ｌ２”を測定する。
【００１８】
以上より、ドライバＩＣ３の出力からＤＵＴ１００までの電気長”Ｌ３”は式（１）に示す演算式で求められる。
Ｌ３＝Ｌ２−Ｌ１        （１）
【００１９】
実際には、ＤＵＴ１００は接続せず、ＤＵＴ１００との接続点は開放状態にして電気長”Ｌ２”を測定することが多い。
【００２０】
そして、再度、ドライバＩＣ３に接続された出力リレー５をＯＦＦし、校正リレー７をＯＮし、トーナメントリレー８を制御してドライバＩＣ３とタイミング校正部９を接続する。内部スイッチ３ｂをＯＮしてドライバ３ａからパルス信号を出力させ、タイミング校正部９でこのパルス信号のタイミングを測定する。
【００２１】
タイミング校正部９は、上記で求めたドライバＩＣ３からＤＵＴ１００までの電気長”Ｌ３”の遅延時間分を考慮した形で、ドライバＩＣ３から出力されるパルス信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００２２】
次に、ＤＣＬ４の校正手順を説明する。ＤＣＬ４の校正は、ドライバＩＣ３と同様の手順で、まず、ＤＣＬ４のドライバ４ａの校正を行う。ＤＣＬ４に接続された出力リレー５及び内部スイッチ４ｂをＯＦＦし、校正リレー７をＯＮし、トーナメントリレー８を制御してＤＣＬ４とタイミング校正部９を接続する。タイミング校正部９は、ＤＣＬ４の入出力端からタイミング校正部９までの電気長”Ｌ４”を測定する。
【００２３】
そして、ＤＣＬ４に接続された出力リレー５及び校正リレー７をＯＮし、トーナメントリレー８を制御してタイミング校正部９とＤＵＴ１００を接続する。ＤＣＬ４の内部スイッチ４ｂをＯＦＦし、タイミング校正部９はタイミング校正部９からＤＵＴ１００までの電気長”Ｌ５”を測定する。
【００２４】
以上より、ＤＣＬ４の入出力端からＤＵＴ１００までの電気長”Ｌ６”は式（２）に示す演算式で求められる。
Ｌ６＝Ｌ５−Ｌ４        （２）
【００２５】
ドライバＩＣ３の校正と同様に、実際には、ＤＵＴ１００は接続せず、ＤＵＴ１００との接続点は開放状態にして電気長”Ｌ５”を測定することが多い。
【００２６】
そして、再度、ＤＣＬ４に接続された出力リレー５をＯＦＦし、校正リレー７をＯＮし、トーナメントリレー８を制御してＤＣＬ４とタイミング校正部９を接続する。内部スイッチ４ｂをＯＮしてドライバ４ａからパルス信号を出力させ、タイミング校正部９でこのパルス信号のタイミングを測定する。
【００２７】
タイミング校正部９は、上記で求めたＤＣＬ４からＤＵＴ１００までの電気長”Ｌ６”の遅延時間分を考慮した形で、ドライバ４ａから出力されるパルス信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００２８】
ドライバ４ａの校正が終了した後に、出力リレー５及び校正リレー７をＯＦＦし、ＤＣＬ４の内部スイッチ４ｂをＯＮしてＤＣＬ４内部でドライバ４ａとコンパレータ４ｃを接続する。そして、ドライバ４ａからパルス信号を出力させ、コンパレータ４ｃの出力と期待値を期待値判定部６で判定する。
【００２９】
この時、判定のタイミングを決定するストローブ信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００３０】
この結果、ドライバＩＣ３、若しくは、ＤＣＬ４のドライバ４ａからＤＵＴ１００までの電気長を求め、この電気長の遅延時間分を考慮した形で、エッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整することにより、ドライバＩＣ３、若しくは、ＤＣＬ４のドライバ４ａの正確なタイミング校正が可能になる。
【００３１】
さらに、ＤＣＬ４のドライバ４ａとコンパレータ４ｃを接続し、ドライバ４ａからパルス信号を出力させ、判定のタイミングを決定するストローブ信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整することにより、コンパレータ４ｃの正確なタイミング校正が可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかし、図７に示す従来例では、ピン毎に校正リレー７が必要になり、製品コストの増大、配線数の増大、タイミング校正部９までの経路の複雑化、部品の配置スペースの増大等の問題があった。特に、校正リレー７は性能として高周波特性の良好なものが要求されるため、部品価格は高価な場合が多く、製品コスト増大の要因となりやすい。
【００３３】
また、校正リレー７及びトーナメントリレー８を介して、パルス信号をタイミング校正部９へ入力する際には、経路の特性インピーダンスをできるだけ均一に設計しないと、多重反射等の影響により信号波形に乱れが発生し、タイミング校正の精度に悪影響を与える。
【００３４】
そのため、校正対象のドライバとタイミング校正部９の経路において、ドライバの出力にある校正リレー７手前の分岐点から出力リレー５までの分岐配線（以下、スタブという）長、若しくは、タイミング校正部９とＤＵＴ１００の経路において、上記分岐点からドライバまでのスタブ長は、できるだけ短くする必要がある。
【００３５】
しかし、校正リレー７の部品形状や実装上の制約から、このスタブが無視できない程度の長さとなり、少なからずタイミング校正の精度に悪影響を与えているという問題があった。
従って本発明が解決しようとする課題は、コスト削減及びタイミング精度の向上が可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００３６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴへ印加する信号のエッジタイミングを校正する半導体試験装置において、
基準クロックに基づいて前記エッジを発生させるタイミング発生部と、前記エッジのタイミングを調整するタイミング調整部と、前記信号を校正経路に接続するための校正用スイッチが内蔵されたドライバＩＣと、このドライバから前記ＤＵＴまでの電気長を考慮して前記エッジタイミングが所望のタイミングになるように前記タイミング発生部及び前記タイミング調整部を調整するタイミング校正部とを備えたことを特徴とする。
【００３７】
請求項２記載の発明は、
ＤＵＴへ印加する信号のエッジタイミング若しくは前記ＤＵＴからの出力を良否判定する際に用いられるストローブ信号のエッジタイミングを校正する半導体試験装置において、
基準クロックに基づいて前記エッジを発生させるタイミング発生部と、前記エッジのタイミングを調整するタイミング調整部と、前記信号を含む校正経路に接続するための校正用スイッチが内蔵されたＤＣＬと、このＤＣＬから前記ＤＵＴまでの電気長を考慮して前記エッジタイミングが所望のタイミングになるように前記タイミング発生部及び前記タイミング調整部を調整するタイミング校正部とを備えたことを特徴とする。
【００３８】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記ドライバＩＣが、
複数のドライバから構成されると共に前記各ドライバ毎に前記校正用スイッチを備え、この校正用スイッチに接続される前記校正経路を任意に共通としたことを特徴とする。
【００３９】
請求項４記載の発明は、
請求項２記載の半導体試験装置において、
前記ＤＣＬが、
ドライバ及びコンパレータの複数の組から構成されると共に各組毎に前記校正用スイッチを備え、この校正用スイッチに接続される前記校正経路を任意に共通としたことを特徴とする。
【００４０】
請求項５記載の発明は、
請求項２若しくは請求項４記載の半導体試験装置において、
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に切り離しスイッチを内蔵したことを特徴とする。
【００４１】
請求項６記載の発明は、
請求項１若しくは請求項３記載の半導体試験装置において、
前記ドライバＩＣが、
前記校正用スイッチと前記校正経路の間に低インピーダンスノードと接続用にクロストーク低減スイッチを内蔵したことを特徴とする。
【００４２】
請求項７記載の発明は、
請求項２、請求項４若しくは請求項５のいずれかに記載の半導体試験装置において、
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に低インピーダンスノードと接続用にクロストーク低減スイッチを内蔵したことを特徴とする。
【００４３】
請求項８記載の発明は、
請求項１、請求項３若しくは請求項６のいずれかに記載の半導体試験装置において、
前記ドライバＩＣが、
前記校正用スイッチと前記校正経路の間に第１の切り替えスイッチと、前記校正経路と新たに設けた端子の間に第２の切り替えスイッチとを内蔵したことを特徴とする。
【００４４】
請求項９記載の発明は、
請求項２、請求項４、請求項５若しくは請求項７のいずれかに記載の半導体試験装置において、
前記ＤＣＬが、
前記校正用スイッチと前記校正経路の間に第１の切り替えスイッチと、前記校正経路と新たに設けた端子の間に第２の切り替えスイッチとを内蔵したことを特徴とする。
【発明の効果】
【００４５】
本発明によれば次のような効果がある。
請求項１〜請求項７の発明によれば、ドライバＩＣ、若しくは、ＤＣＬに校正用スイッチをそれぞれ内蔵することにより、従来例のように外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【００４６】
また、ドライバＩＣ、若しくは、ＤＣＬに校正用スイッチをそれぞれ内蔵することにより、校正用スイッチの一端からタイミング校正部までの経路、及び、タイミング校正部からＤＵＴまでの経路に従来例のようなスタブが無くなり、タイミング校正部へ入力されるパルス信号が反射の影響を受けない状態でドライバＩＣ、若しくは、ＤＣＬの校正ができるので、タイミング精度の向上が可能になる。
【００４７】
請求項３及び請求項４の発明によれば、校正用スイッチに接続される校正経路を任意に共通としたことにより、１つの校正用出力端子に接続されるドライバ、若しくは、コンパレータが少なくなり、負荷容量が減少して校正時のパルス信号波形の歪みが小さくなるので、タイミング精度の向上が可能になる。
【００４８】
請求項５の発明によれば、ＤＣＬが校正用スイッチと校正経路の間に切り離しスイッチを内蔵したことにより、この切り離しスイッチで通常の校正経路を切り離し、校正済みのドライバ及びコンパレータを用いてＤＣＬ内の他のドライバ及びコンパレータを校正することができると共にＤＣＬのＩＣパッケージ毎に並列に校正ができるので、タイミング校正時間の短縮が可能になる。
【００４９】
請求項６及び請求項７の発明によれば、校正用スイッチと校正経路の間に低インピーダンスノードとの接続用にクロストーク低減スイッチを内蔵したことにより、ＤＵＴ試験時に校正用スイッチの接合容量を介して他のチャネルに影響を及ぼすクロストーク信号が低インピーダンスノードにバイパスされてクロストークによるノイズが低減されるので、ＤＵＴへ出力する信号の波形品位の向上、若しくは、ＤＵＴから入力される信号の判定精度の向上が可能になる。
【００５０】
請求項８及び請求項９の発明によれば、校正用スイッチと校正経路の間に第１の切り替えスイッチと、校正経路と新たに設けた端子の間に第２の切り替えスイッチとを内蔵したことにより、外付けのリレーの部品数及び配線数が低減されているので、部品実装面積及び製品コストの削減が可能になる。
【発明を実施するための最良の形態】
【００５１】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図であり、図７と共通する部分には同一の符号を付けている。図１において、タイミング校正部９は、演算制御を行うＣＰＵが実装されており、校正時には、校正用プログラムに従って、トーナメントリレー８を含む校正経路を介してドライバ、若しくは、ＤＣＬの出力信号のタイミングを校正する。
【００５２】
ドライバＩＣ１０は、ドライバ１０ａ、内部スイッチ１０ｂ及び校正用スイッチ１０ｃがそれぞれ４個内蔵されており、タイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させる。
【００５３】
ＤＣＬ１１は、ドライバ１１ａ、内部スイッチ１１ｂ、コンパレータ１１ｃ及び校正用スイッチ１１ｄがそれぞれ２個内蔵されており、ドライバ１１ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ１１ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００の出力電圧を比較する。
【００５４】
タイミング発生部１、タイミング調整部２、出力リレー５、期待値判定部６、トーナメントリレー８、タイミング校正部９、ドライバＩＣ１０及びＤＣＬ１１はピンエレクトロニクス部５１を構成している。
【００５５】
タイミング発生部１の出力はタイミング調整部２の入力に接続され、タイミング調整部２の出力は期待値判定部６の一方の入力、ドライバＩＣ１０内のドライバ１０ａの入力及びＤＣＬ１１内のドライバ１１ａの入力にそれぞれ接続される。ドライバ１０ａの出力は内部スイッチ１０ｂの一端に接続され、内部スイッチ１０ｂの他端は出力リレー５の一端及び校正用スイッチ１０ｃの一端にそれぞれ接続される。校正用スイッチ１０ｃの他端はトーナメントリレー８の第１の入力に接続される。
【００５６】
ドライバ１１ａの出力は内部スイッチ１１ｂの一端に接続され、内部スイッチ１１ｂの他端は出力リレー５の一端、コンパレータ１１ｃの入力及び校正用スイッチ１１ｄの一端にそれぞれ接続される。コンパレータ１１ｃの出力は期待値判定部６の他方の入力に接続され、校正用スイッチ１１ｄの他端はトーナメントリレー８の第２の入力に接続される。出力リレー５の他端はＤＵＴ１００に接続され、トーナメントリレー８の出力はタイミング校正部９の入力に接続される。
【００５７】
図１に示す実施例の動作を説明する。まず、ドライバＩＣ１０の校正手順を説明する。ドライバＩＣ１０には４個のドライバ１０ａが入っているが、これらを１個ずつ校正する。
【００５８】
図１において、校正用スイッチ１０ｃをＯＦＦし、トーナメントリレー８を制御してドライバＩＣ１０とタイミング校正部９を接続する。タイミング校正部９は、例えば、ＴＤＲ法により、校正用スイッチ１０ｃの一端からタイミング校正部９までの電気長”Ｌ１１”を測定する。
【００５９】
そして、ドライバ１０ａに接続された出力リレー５及び校正用スイッチ１０ｃをＯＮし、トーナメントリレー８を制御してタイミング校正部９とＤＵＴ１００を接続する。内部スイッチ１０ｂをＯＦＦし、タイミング校正部９はタイミング校正部９からＤＵＴ１００までの電気長”Ｌ１２”を測定する。
【００６０】
以上より、ドライバ１０ａの出力端からＤＵＴ１００までの電気長”Ｌ１３”は式（３）に示す演算式で求められる。
Ｌ１３＝Ｌ１２−Ｌ１１        （３）
【００６１】
実際には、ＤＵＴ１００は接続せず、ＤＵＴ１００との接続点は開放状態にして電気長”Ｌ１２”を測定することが多い。
【００６２】
そして、再度、ドライバ１０ａに接続された出力リレー５をＯＦＦし、内部スイッチ１０ｂ及び校正用スイッチ１０ｃをＯＮし、トーナメントリレー８を制御してドライバ１０ａとタイミング校正部９を接続する。ドライバ１０ａからパルス信号を出力させ、タイミング校正部９でこのパルス信号のタイミングを測定する。
【００６３】
タイミング校正部９は、上記で求めたドライバ１０ａの出力端からＤＵＴ１００までの電気長”Ｌ１３”の遅延時間分を考慮した形で、ドライバ１０ａから出力されるパルス信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。以下同様に、残りの３個のドライバについても校正を行う。
【００６４】
次に、ＤＣＬ１１の校正手順を説明する。ＤＣＬ１１の校正は、ドライバ１０ａと同様の手順で、まず、ＤＣＬ１１のドライバ１１ａの校正を行う。校正用スイッチ１１ｄをＯＦＦし、トーナメントリレー８を制御してＤＣＬ１１とタイミング校正部９を接続する。タイミング校正部９は、例えば、ＴＤＲ法により、校正用スイッチ１１ｄの他端からタイミング校正部９までの電気長”Ｌ１４”を測定する。
【００６５】
そして、ドライバ１１ａに接続された出力リレー５及び校正用スイッチ１１ｄをＯＮし、トーナメントリレー８を制御してタイミング校正部９とＤＵＴ１００を接続する。内部スイッチ１１ｂをＯＦＦし、タイミング校正部９はタイミング校正部９からＤＵＴ１００までの電気長”Ｌ１５”を測定する。
【００６６】
以上より、ＤＣＬ１１からＤＵＴ１００までの電気長”Ｌ１６”は式（４）に示す演算式で求められる。
Ｌ１６＝Ｌ１５−Ｌ１４        （４）
【００６７】
ドライバＩＣ１０の校正と同様に、実際には、ＤＵＴ１００は接続せず、ＤＵＴ１００との接続点は開放状態にして電気長”Ｌ１５”を測定することが多い。
【００６８】
そして、再度、ドライバ１１ａに接続された出力リレー５をＯＦＦし、内部スイッチ１１ｂ及び校正用スイッチ１１ｄをＯＮし、トーナメントリレー８を制御してドライバ１１ａとタイミング校正部９を接続する。ドライバ１１ａからパルス信号を出力させ、タイミング校正部９でこのパルス信号のタイミングを測定する。
【００６９】
タイミング校正部９は、上記で求めたＤＣＬ１１からＤＵＴ１００までの電気長”Ｌ１６”の遅延時間分を考慮した形で、ドライバ１１ａから出力されるパルス信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００７０】
ドライバ４ａの校正が終了した後に、出力リレー５及び校正用スイッチ１１ｄをＯＦＦし、内部スイッチ１１ｂをＯＮしてＤＣＬ１１内部でドライバ１１ａとコンパレータ１１ｃを接続する。そして、ドライバ１１ａからパルス信号を出力させ、コンパレータ１１ｃの出力と期待値を期待値判定部６で判定する。
【００７１】
この時、判定のタイミングを決定するストローブ信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００７２】
この結果、ドライバＩＣ１０及びＤＣＬ１１に校正用スイッチをそれぞれ内蔵することにより、従来例のように外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【００７３】
また、ドライバＩＣ１０及びＤＣＬ１１に校正用スイッチをそれぞれ内蔵することにより、校正用スイッチの一端からタイミング校正部９までの経路、及び、タイミング校正部９からＤＵＴ１００までの経路に従来例のようなスタブが無くなり、タイミング校正部９へ入力されるパルス信号が反射の影響を受けない状態でドライバＩＣ１０及びＤＣＬ１１の校正ができるので、タイミング精度の向上が可能になる。
【００７４】
図２は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図２において、ドライバＩＣ１２は、ドライバ１２ａ、内部スイッチ１２ｂ及び校正用スイッチ１２ｃがそれぞれ４個内蔵されており、タイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００及びＤＵＴ１０１に印加する信号を変化させる。
【００７５】
ＤＣＬ１３は、ドライバ１３ａ、内部スイッチ１３ｂ、コンパレータ１３ｃ及び校正用スイッチ１３ｄがそれぞれ２個内蔵されており、ドライバ１３ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ１３ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００及びＤＵＴ１０１の出力電圧を比較する。
【００７６】
タイミング発生部１、タイミング調整部２、出力リレー５、期待値判定部６、トーナメントリレー８、タイミング校正部９、ドライバＩＣ１２及びＤＣＬ１３はピンエレクトロニクス部５２を構成している。
【００７７】
タイミング発生部１の出力はタイミング調整部２の入力に接続され、タイミング調整部２の出力は期待値判定部６の一方の入力、ドライバＩＣ１２内のドライバ１２ａの入力及びＤＣＬ１３内のドライバ１３ａの入力にそれぞれ接続される。ドライバ１２ａの出力は内部スイッチ１２ｂの一端に接続され、内部スイッチ１２ｂの他端は出力リレー５の一端及び校正用スイッチ１２ｃの一端にそれぞれ接続される。校正用スイッチ１２ｃの他端はトーナメントリレー８の第１の入力、若しくは、トーナメントリレー８の第２の入力に接続される。
【００７８】
ドライバ１３ａの出力は内部スイッチ１３ｂの一端に接続され、内部スイッチ１３ｂの他端は出力リレー５の一端、コンパレータ１３ｃの入力及び校正用スイッチ１３ｄの一端にそれぞれ接続される。コンパレータ１３ｃの出力は期待値判定部６の他方の入力に接続され、校正用スイッチ１３ｄの他端はトーナメントリレー８の第３の入力、若しくは、トーナメントリレー８の第４の入力に接続される。出力リレー５の他端はＤＵＴ１００、若しくは、ＤＵＴ１０１に接続され、トーナメントリレー８の出力はタイミング校正部９の入力に接続される。
【００７９】
図２に示す実施例の動作を説明する。校正時の動作は図１に示す実施例と同じで、図１の実施例と異なる点は、ドライバＩＣ１２内のドライバ１２ａを２個ずつの組に分割してＤＵＴ１００及びＤＵＴ１０１に割り当てると共にＤＣＬ１３内のドライバ１３ａ及びコンパレータ１３ｃの組を分割してＤＵＴ１００及びＤＵＴ１０１に割り当て、その分割した単位毎に校正用出力端子を設けたことである。
【００８０】
この結果、ドライバＩＣ１２及びＤＣＬ１３に校正用スイッチをそれぞれ内蔵することにより、従来例のように外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【００８１】
また、ドライバＩＣ１２及びＤＣＬ１３に校正用スイッチをそれぞれ内蔵することにより、校正用スイッチの一端からタイミング校正部９までの経路、及び、タイミング校正部９からＤＵＴ１００、若しくは、ＤＵＴ１０１までの経路に従来例のようなスタブが無くなり、タイミング校正部９へ入力されるパルス信号が反射の影響を受けない状態でドライバＩＣ１２及びＤＣＬ１３の校正ができるので、タイミング精度の向上が可能になる。
【００８２】
さらに、ドライバＩＣ１２、若しくは、コンパレータ１３を分割し、その分割した単位毎に校正用出力端子を設けて校正を行うことにより、１つの校正用出力端子に接続されるドライバ、若しくは、コンパレータが少なくなり、負荷容量が減少して校正時のパルス信号波形の歪みが小さくなるので、タイミング精度の向上が可能になる。
【００８３】
図３は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図３において、ＤＣＬ１４は、ドライバ１４ａ、内部スイッチ１４ｂ、コンパレータ１４ｃ及び校正用スイッチ１４ｄがそれぞれ４個と切り離しスイッチ１４ｅが内蔵されており、ドライバ１４ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ１４ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００の出力電圧を比較する。
【００８４】
タイミング発生部１、タイミング調整部２、出力リレー５、期待値判定部６、トーナメントリレー８、タイミング校正部９及びＤＣＬ１４はピンエレクトロニクス部５３を構成している。
【００８５】
タイミング発生部１の出力はタイミング調整部２の入力に接続され、タイミング調整部２の出力は期待値判定部６の一方の入力及びＤＣＬ１４内のドライバ１４ａの入力にそれぞれ接続される。ドライバ１４ａの出力は内部スイッチ１４ｂの一端に接続され、内部スイッチ１４ｂの他端は出力リレー５の一端、コンパレータ１４ｃの入力及び校正用スイッチ１４ｄの一端にそれぞれ接続される。
【００８６】
コンパレータ１４ｃの出力は期待値判定部６の他方の入力に接続される。校正用スイッチ１４ｄの他端は切り離しスイッチ１４ｅの一端に接続され、切り離しスイッチ１４ｅの他端はトーナメントリレー８の入力に接続される。出力リレー５の他端はＤＵＴ１００に接続され、トーナメントリレー８の出力はタイミング校正部９の入力に接続される。
【００８７】
図３に示す実施例の動作を説明する。切り離しスイッチ１４ｅをＯＮし、校正用スイッチをＯＦＦし、トーナメントリレー８を制御してＤＣＬ１４とタイミング校正部９を接続する（図３の経路Ａ）。タイミング校正部９は、例えば、ＴＤＲ法により、校正用スイッチ１４ｄの他端からタイミング校正部９までの電気長”Ｌ３１”を測定する。
【００８８】
そして、ドライバ１４ａに接続された出力リレー５、校正用スイッチ１４ｄ及び切り離しスイッチ１４ｅをＯＮし、トーナメントリレー８を制御してタイミング校正部９とＤＵＴ１００を接続する。内部スイッチ１４ｂをＯＦＦし、タイミング校正部９はタイミング校正部９からＤＵＴ１００までの電気長”Ｌ３２”を測定する。
【００８９】
以上より、ＤＣＬ１４からＤＵＴ１００までの電気長”Ｌ３３”は式（５）に示す演算式で求められる。
Ｌ３３＝Ｌ３２−Ｌ３１        （５）
【００９０】
そして、再度、ドライバ１４ａに接続された出力リレー５をＯＦＦし、内部スイッチ１４ｂ、校正用スイッチ１４ｄ及び切り離しスイッチ１４ｅをＯＮし、トーナメントリレー８を制御してドライバ１４ａとタイミング校正部９を接続する。ドライバ１４ａからパルス信号を出力させ、タイミング校正部９でこのパルス信号のタイミングを測定する。
【００９１】
タイミング校正部９は、上記で求めたＤＣＬ１４からＤＵＴ１００までの電気長”Ｌ３３”の遅延時間分を考慮した形で、ドライバ１４ａから出力されるパルス信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００９２】
ドライバ１４ａの校正が終了した後に、出力リレー５及び校正用スイッチ１４ｄをＯＦＦし、内部スイッチ１４ｂをＯＮしてＤＣＬ１４内部でドライバ１４ａとコンパレータ１４ｃを接続する。そして、ドライバ１４ａからパルス信号を出力させ、コンパレータ１４ｃの出力と期待値を期待値判定部６で判定する。
【００９３】
この時、判定のタイミングを決定するストローブ信号のエッジタイミングが所望の値となるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００９４】
ドライバ１４ａ及びコンパレータ１４ｃの校正が終了した後に、ＤＣＬ１４内のその他のドライバ及びコンパレータを校正する。この時、タイミング校正部９は使用せずに、校正済みのドライバ１４ａ及びコンパレータ１４ｃを使用する。
【００９５】
具体的には、切り離しスイッチ１４ｅをＯＦＦし、内部スイッチ及び校正用スイッチを制御してＤＣＬ１４内部で校正済みのドライバ１４ａと未校正のコンパレータを１対１で接続する（図３の経路Ｂ）。そして、校正済みのドライバ１４ａからパルス信号を出力し、そのパルス信号を未校正のコンパレータで受ける。期待値判定部６では、この未校正のコンパレータ出力と期待値を比較判定する。
【００９６】
校正済みのドライバ１４ａから出力されるパルス信号のエッジタイミングは既知であるから、そのエッジタイミングに期待値判定部６のストローブ信号のエッジタイミングを合わせるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００９７】
同様に、未校正のドライバを校正済みのコンパレータ１４ｃを用いて校正する。具体的には、切り離しスイッチ１４ｅをＯＦＦし、内部スイッチ及び校正用スイッチを制御してＤＣＬ１４内部で未校正のドライバと校正済みのコンパレータ１４ｃを１対１で接続する。そして、未校正のドライバからパルス信号を出力し、そのパルス信号を校正済みのコンパレータ１４ｃで受ける。期待値判定部６では、この校正済みのコンパレータ１４ｃの出力と期待値を比較判定する。
【００９８】
期待値判定部６で使用されるストローブ信号のエッジタイミングは既知であるから、そのエッジタイミングに未校正のドライバから出力されるパルス信号のエッジタイミングを合わせるように、タイミング発生部１、若しくは、タイミング調整部２を調整する。
【００９９】
この結果、ＤＣＬ１４に校正用スイッチを内蔵することにより、外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【０１００】
また、ＤＣＬ１４に校正用スイッチを内蔵することにより、校正用スイッチの一端からタイミング校正部９までの経路、及び、タイミング校正部９からＤＵＴ１００までの経路に従来例のようなスタブが無くなり、タイミング校正部９へ入力されるパルス信号が反射の影響を受けない状態でＤＣＬ１４の校正ができるので、タイミング精度の向上が可能になる。
【０１０１】
さらに、タイミング校正部９でＤＣＬ１４内の１組のドライバ及びコンパレータを校正し、切り離しスイッチ１４ｅで通常の校正経路を切り離し、校正済みのドライバ及びコンパレータを用いてＤＣＬ１４内の他のドライバ及びコンパレータを校正することにより、ＤＣＬのＩＣパッケージ毎に並列に校正ができるので、タイミング校正時間の短縮が可能になる。
【０１０２】
図４は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図４において、ＤＣＬ１５は、ドライバ１５ａ、内部スイッチ１５ｂ、コンパレータ１５ｃ及び校正用スイッチ１５ｄがそれぞれ４個とクロストーク低減スイッチ１５ｅが内蔵されており、ドライバ１５ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ１５ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００の出力電圧を比較する。
【０１０３】
タイミング発生部１、タイミング調整部２、出力リレー５、期待値判定部６、トーナメントリレー８、タイミング校正部９及びＤＣＬ１５はピンエレクトロニクス部５４を構成している。
【０１０４】
タイミング発生部１の出力はタイミング調整部２の入力に接続され、タイミング調整部２の出力は期待値判定部６の一方の入力及びＤＣＬ１５内のドライバ１５ａの入力にそれぞれ接続される。ドライバ１５ａの出力は内部スイッチ１５ｂの一端に接続され、内部スイッチ１５ｂの他端は出力リレー５の一端、コンパレータ１５ｃの入力及び校正用スイッチ１５ｄの一端にそれぞれ接続される。
【０１０５】
コンパレータ１５ｃの出力は期待値判定部６の他方の入力に接続される。校正用スイッチ１５ｄの他端はトーナメントリレー８の入力及びクロストーク低減スイッチ１５ｅの一端にそれぞれ接続され、クロストーク低減スイッチ１５ｅの他端は接地される。出力リレー５の他端はＤＵＴ１００に接続され、トーナメントリレー８の出力はタイミング校正部９の入力に接続される。
【０１０６】
図４に示す実施例の動作を説明する。ＤＣＬ１５内のドライバ１５ａ及びコンパレータ１５ｃのタイミング校正は、クロストーク低減スイッチ１５ｅをＯＦＦした状態で、図１のＤＣＬ１１と同様に行う。
【０１０７】
そして、通常のＤＵＴ試験の時は、図４中Ａの経路でピンエレクトロニクス部５４とＤＵＴ１００の間で信号の入力、若しくは、出力が行われる。この時、校正用スイッチ１５ｄの両端に接合容量が存在する場合には、各ドライバから出力される信号が校正用スイッチ１５ｄを介してそれぞれ他のチャネルにクロストーク信号として現れ、ＤＵＴ１００へ出力する信号やＤＵＴ１００から入力される信号に悪影響を及ぼす。
【０１０８】
このクロストークによる影響を低減するため、通常のＤＵＴ試験の時は、クロストーク低減スイッチ１５ｅをＯＮする。これにより、校正用スイッチ１５ｄの接合容量を介して他のチャネルに回り込むクロストーク分はＧＮＤへバイパスされ、他のチャネルに影響を及ぼすことが低減される。
【０１０９】
この結果、ＤＣＬ１５に校正用スイッチを内蔵することにより、外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【０１１０】
また、ＤＣＬ１５に校正用スイッチを内蔵することにより、校正用スイッチの一端からタイミング校正部９までの経路、及び、タイミング校正部９からＤＵＴ１００までの経路に従来例のようなスタブが無くなり、タイミング校正部９へ入力されるパルス信号が反射の影響を受けない状態でＤＣＬ１５の校正ができるので、タイミング精度の向上が可能になる。
【０１１１】
さらに、ＤＣＬ１５にクロストーク低減スイッチ１５ｅを内蔵することにより、ＤＵＴ試験時に校正用スイッチの接合容量を介して他のチャネルに影響を及ぼすクロストーク信号がＧＮＤにバイパスされてクロストークによるノイズが低減されるので、ＤＵＴ１００へ出力する信号の波形品位の向上が可能になると共にＤＵＴ１００から入力される信号の判定精度の向上が可能になる。
【０１１２】
図５は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図５において、ＤＣＬ１６は、ドライバ１６ａ、内部スイッチ１６ｂ、コンパレータ１６ｃ及び校正用スイッチ１６ｄがそれぞれ２個、切り替えスイッチ１６ｅ及び切り替えスイッチ１６ｆが内蔵されており、ドライバ１６ａはタイミング調整部２から出力されるエッジのタイミングでＤＵＴ１００に印加する信号を変化させ、コンパレータ１６ｃはテストプログラムで設定された電圧レベルとＤＵＴ１００の出力電圧を比較する。
【０１１３】
タイミング発生部１、タイミング調整部２、出力リレー５、期待値判定部６、トーナメントリレー８、タイミング校正部９、ドライバＩＣ１０及びＤＣＬ１６はピンエレクトロニクス部５５を構成している。
【０１１４】
タイミング調整部２の出力は期待値判定部６の一方の入力、ドライバＩＣ１０内のドライバ１０ａの入力及びＤＣＬ１６内のドライバ１６ａの入力にそれぞれ接続される。ドライバ１６ａの出力は内部スイッチ１６ｂの一端に接続され、内部スイッチ１６ｂの他端は出力リレー５の一端、コンパレータ１６ｃの入力及び校正用スイッチ１６ｄの一端にそれぞれ接続される。
【０１１５】
コンパレータ１６ｃの出力は期待値判定部６の他方の入力に接続され、校正用スイッチ１６ｄの他端は切り替えスイッチ１６ｅの一端に接続される。切り替えスイッチ１６ｅの他端はトーナメントリレー８の入力及び切り替えスイッチ１６ｆの一端にそれぞれ接続され、切り替えスイッチ１６ｆの他端は校正用スイッチ１０ｃの他端に接続される。
【０１１６】
図５に示す実施例の動作を説明する。ドライバＩＣ１０のタイミング校正は切り替えスイッチ１６ｅをＯＦＦし、切り替えスイッチ１６ｆをＯＮして図１と同様に行う。ＤＣＬ１６のタイミング校正は切り替えスイッチ１６ｅをＯＮし、切り替えスイッチ１６ｆをＯＦＦして図１と同様に行う。
【０１１７】
この結果、ドライバＩＣ１０及びＤＣＬ１６に校正用スイッチをそれぞれ内蔵することにより、従来例のように外部に校正リレーを持つ必要が無くなるので、製品のコスト削減が可能になる。
【０１１８】
また、ドライバＩＣ１０及びＤＣＬ１６に校正用スイッチをそれぞれ内蔵することにより、校正用スイッチの一端からタイミング校正部９までの経路、及び、タイミング校正部９からＤＵＴ１００までの経路に従来例のようなスタブが無くなり、タイミング校正部９へ入力されるパルス信号が反射の影響を受けない状態でドライバＩＣ１０及びＤＣＬ１６の校正ができるので、タイミング精度の向上が可能になる。
【０１１９】
さらに、トーナメントリレー８の一部である切り替えスイッチ１６ｅ及び切り替えスイッチ１６ｆをＤＣＬ１６に内蔵することにより、外付けのリレーの部品数及び配線数が低減されているので、部品実装面積及び製品コストの削減が可能になる。
【０１２０】
図６は校正用スイッチの一実施例を示す構成ブロック図である。ドライバ及びＤＣＬの内部に搭載する校正用スイッチは、ＦＥＴ（Field Effect Transistor）のようなスイッチ回路だけでなく、双方向性スイッチ、若しくは、一方向スイッチであればよい。
【０１２１】
双方向性スイッチの例としては、図６中（Ａ）に示すようなダイオードブリッジを用いたものでもよいし、一方向スイッチの例としては、図６中（Ｂ）に示すようなスイッチでもよい。
【０１２２】
なお、図２に示す実施例においてドライバＩＣ１２内の校正用スイッチ２個を共通の校正経路に接続したり、ＤＣＬ１３内の校正用スイッチをそれぞれ異なる校正経路に接続したりしているが、必ずしもこれに限定されるものではなく、校正用スイッチは任意に共通の校正経路に接続してもよい。
【０１２３】
例えば、図２に示す実施例においてドライバＩＣ１２内の校正用スイッチ３個を共通の校正経路に接続したり、ＤＣＬ１３内の校正用スイッチ２個を共通の校正経路に接続するようにしてもよい。
【０１２４】
また、図３及び図４に示す実施例においてピンエレクトロニクス部にドライバが含まれていないが、必ずしもこのようにする必要はなく、図１に示す実施例と同様にドライバを含んでもよい。
【０１２５】
また、図４に示す実施例においてクロストーク低減スイッチ１５ｅをＤＣＬ１５に内蔵しているが、必ずしもこれに限定されるものではなく、ドライバを設けて、そのドライバに内蔵してもよい。
【０１２６】
また、図４に示す実施例においてクロストーク低減スイッチ１５ｅをＧＮＤに接続しているが、必ずしもこのようにする必要はなく、校正経路よりも低インピーダンスのノードであり、ＤＵＴ試験に影響を与えなければ、どこに接続してもよい。
【０１２７】
また、図５に示す実施例において切り替えスイッチ１６ｅ及び切り替えスイッチ１６ｆをＤＣＬ１６に内蔵しているが、必ずしもこれに限定されるものではなく、ドライバＩＣ１０に内蔵してもよい。
【０１２８】
また、説明の簡単のために、図２に示す校正経路の任意共通化、図３に示す切り離しスイッチ、図４に示すクロストーク低減スイッチをそれぞれ個別に実施しているように記載しているが、必ずしもこのようにする必要はなく、それぞれ任意に組み合わせてもよい。
【０１２９】
また、図１〜図５に示す実施例においてタイミング校正部９にＣＰＵが実装されているが、必ずしもタイミング校正部９にＣＰＵが実装されている必要はなく、ピンエレクトロニクス部の外部の演算制御部（図示せず）、若しくは、半導体試験装置の外部の演算制御装置（図示せず）等から同様の制御を行うようにしてもよい。
【０１３０】
また、図１〜図５に示す実施例においてタイミング校正部９がピンエレクトロニクス部に実装されているが、実装の形態としては、各ピンエレクトロニクスカードに実装してもよいし、校正専用のカードに実装してもよい。
【図面の簡単な説明】
【０１３１】
【図１】本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。
【図３】本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。
【図４】本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。
【図５】本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。
【図６】校正用スイッチの一実施例を示す構成ブロック図である。
【図７】従来の半導体試験装置を示す構成ブロック図である。
【符号の説明】
【０１３２】
１  タイミング発生部
２  タイミング調整部
３，１０，１２  ドライバＩＣ
４，１１，１３，１４，１５，１６  ＤＣＬ
５  出力リレー
６  期待値判定部
７  校正リレー
８  トーナメントリレー
９  タイミング校正部
３ａ，４ａ，１０ａ，１１ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ  ドライバ
３ｂ，４ｂ，１０ｂ，１１ｂ，１２ｂ，１３ｂ，１４ｂ，１５ｂ，１６ｂ  内部スイッチ
１０ｃ，１１ｄ，１２ｃ，１３ｄ，１４ｄ，１５ｄ，１６ｄ  校正用スイッチ
４ｃ，１１ｃ，１３ｃ，１４ｃ，１５ｃ，１６ｃ  コンパレータ
１４ｅ  切り離しスイッチ
１５ｅ  クロストーク低減スイッチ
１６ｅ，１６ｆ  切り替えスイッチ
５０，５１，５２，５３，５４，５５  ピンエレクトロニクス部
１００，１０１  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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