(57)【要約】【課題】リーク電流が低いＧａＮ系半導体素子を提供する。【解決手段】横型のパワーＨＦＥＴ２１において、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）からなるＡｌＩｎＧａＮ層１と、アンドープのＧａＮからなるＧａＮ層２と、アンドープ又はｎ型のＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなるＡｌＧａＮ層３とがこの順に積層されており、ＡｌＧａＮ層３上には、ソース電極４、ドレイン電極５及びゲート電極６が設けられている。ＡｌＩｎＧａＮ層１においては、０．４ｘ≦ｙ≦０．５３ｘとなっている。そして、ＡｌＩｎＧａＮ層１のバンドギャップは、ＧａＮ層２のバンドギャップよりも大きい。【選択図】図１
2008016588.tif 000002
【特許請求の範囲】
【請求項１】
Ａｌの組成比をｘ（０＜ｘ＜１）とし、Ｉｎの組成比をｙ（０＜ｙ＜１、ｘ＋ｙ＜１）としたときに、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮからなる第１の半導体層と、
前記第１の半導体層上に形成され、アンドープＧａＮからなる第２の半導体層と、
Ａｌの組成比をｚ（０＜ｚ＜１）としたときに、前記第２の半導体層上に形成され、アンドープ又はｎ型のＡｌｚＧａ１−ｚＮからなる第３の半導体層と、
前記第３の半導体層上に形成された制御電極と、
前記第３の半導体層に接続された第１の主電極と、
前記第３の半導体層に接続された第２の主電極と、
を備え、
前記第１の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きいことを特徴とするＧａＮ系半導体素子。
【請求項２】
前記第１の半導体層におけるＩｎの組成比ｙは、Ａｌの組成比ｘの０．４倍以上であることを特徴とする請求項１記載のＧａＮ系半導体素子。
【請求項３】
前記第１の半導体層におけるＩｎの組成比ｙは、Ａｌの組成比ｘの０．５３倍以下であることを特徴とする請求項２記載のＧａＮ系半導体素子。
【請求項４】
前記第１の半導体層におけるＡｌの組成比ｘ及びＩｎの組成比ｙは、下記数式を満足することを特徴とする請求項２記載のＧａＮ系半導体素子。
ｙ≦０．５ｘ＋０．１
【請求項５】
前記第１の半導体層におけるＡｌの組成比ｘ及びＩｎの組成比ｙは、下記数式を満足することを特徴とする請求項１〜４のいずれか１つに記載のＧａＮ系半導体素子。
ｙ＜３３．３３ｘ３−４．２９ｘ２＋０．７７ｘ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系半導体素子に関し、特に、電力制御用のＧａＮ系半導体素子に関する。
【背景技術】
【０００２】
従来より、ワイドバンドギャップ半導体を用いたパワー素子の研究が盛んに行われている。ＧａＮ（ガリウム窒化物）はＳｉ（シリコン）よりもバンドギャップが大きいため、ＧａＮを用いた半導体素子は、Ｓｉを用いた半導体素子よりも臨界電界が高い。このため、ＧａＮ系半導体素子は、Ｓｉ系半導体素子よりも小型化及び高耐圧化が容易であり、電力制御用半導体素子を構成した場合には、オン抵抗が低く損失が小さい半導体素子を実現することができる。ＧａＮ系半導体素子のなかでも、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は、単純な素子構造で良好な特性を得ることができる（例えば、特許文献１参照。）。
【０００３】
しかしながら、ＧａＮなどの窒化物半導体を用いた半導体素子は、低オン抵抗及び高耐圧を実現することはできるものの、オフ時のリーク電流を考慮した設計が行われていない。オフ時のリーク電流が大きいと、スタンバイ状態での損失が増えてしまう。また、リーク電流による自己発熱で素子が破壊してしまう虞がある。
【０００４】
【特許文献１】特開２００２−０５７１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、リーク電流が低いＧａＮ系半導体素子を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、Ａｌの組成比をｘ（０＜ｘ＜１）とし、Ｉｎの組成比をｙ（０＜ｙ＜１、ｘ＋ｙ＜１）としたときに、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮからなる第１の半導体層と、前記第１の半導体層上に形成され、アンドープＧａＮからなる第２の半導体層と、Ａｌの組成比をｚ（０＜ｚ＜１）としたときに、前記第２の半導体層上に形成され、アンドープ又はｎ型のＡｌｚＧａ１−ｚＮからなる第３の半導体層と、前記第３の半導体層上に形成された制御電極と、前記第３の半導体層に接続された第１の主電極と、前記第３の半導体層に接続された第２の主電極と、を備え、前記第１の半導体層のバンドギャップは、前記第２の半導体層のバンドギャップよりも大きいことを特徴とするＧａＮ系半導体素子が提供される。
【発明の効果】
【０００７】
本発明によれば、リーク電流が低いＧａＮ系半導体素子を実現することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、各図面中の同一部分には同一の符号を付している。
【０００９】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。また、図１においては、素子の厚さ方向におけるポテンシャル分布も模式的に例示している。  
本実施形態に係るＧａＮ系半導体素子は、横型のパワーＨＦＥＴである。
【００１０】
図１に示すように、本実施形態に係るＨＦＥＴ２１においては、バリア層として、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮからなるＡｌＩｎＧａＮ層１が設けられている。なお、ｘはＡｌ（アルミニウム）の組成比を表し、ｙはＩｎ（インジウム）の組成比を表し、０＜ｘ＜１、０＜ｙ＜１、且つ、ｘ＋ｙ＜１である。そして、例えば、０．４ｘ≦ｙ≦０．５３ｘの関係を満たしている。
【００１１】
また、ＡｌＩｎＧａＮ層１上には、チャネル層として、アンドープのＧａＮからなるＧａＮ層２が設けられており、ＧａＮ層２上には、バリア層として、アンドープのＡｌｚＧａ１−ｚＮ、又はｎ型のＡｌｚＧａ１−ｚＮからなるＡｌＧａＮ層３が設けられている。なお、ｚはＡｌの組成比を表し、０＜ｚ＜１である。
【００１２】
更に、ＡｌＧａＮ層３上には、ソース電極（第１の電極）４及びドレイン電極（第２の電極）５が相互に離隔して設けられており、ソース電極４とドレイン電極５との間には、ショットキー接合を形成するゲート電極（制御電極）６が設けられている。ソース電極４及びドレイン電極５は、ＡｌＧａＮ層３に接続されている。
【００１３】
以下、本実施形態に係る横型パワーＨＦＥＴ２１の動作を、従来の素子の動作と比較して説明する。  
従来のＧａＮ系ＨＦＥＴは、チャネル層としてのＧａＮ層２上にバリア層としてのＡｌＧａＮ層３が形成された構造であり、ＡｌＩｎＧａＮ層１は設けられていない。このような素子においては、オン状態では、ＧａＮ層２におけるＡｌＧａＮ層３とのヘテロ界面付近に二次元電子ガス（２ＤＥＧ）が発生し、この２ＤＥＧをキャリアとして、ゲート電極６の直下域（チャネル領域）を介して、ソース電極４とドレイン電極５との間に電流が流れる。また、オフ状態では、ゲート電極６にしきい値電圧以下の電圧が印加されることにより、ヘテロ界面におけるチャネル領域が空乏化され、２ＤＥＧによる導通が切れる。これにより、ソース・ドレイン間の電流が遮断される。
【００１４】
しかしながら、この従来のＧａＮ系ＨＥＥＴにおいては、オフ状態時にドレイン電極５に高電圧が印加されると、ゲート電極６から伸びる空乏層によるポテンシャルバリアが、ドレイン電圧により押し下げられる。これにより、チャネルリーク電流が流れてしまう。また、ＧａＮ層２内の電界が増大するため、ＧａＮ層２内において、空乏層を迂回するように、空乏層の直下域を介してバッファーリーク電流が流れてしまう。
【００１５】
上述のチャネルリーク電流を低減するためには、ポテンシャルバリアを押し下げられ難くする必要があり、そのためには、チャネル長を長くするか、ゲート電圧をしきい値電圧よりも大幅に低下させなくてはならない。チャネル長を長くすると、オン抵抗が増加してしまう。ゲート電圧を大幅に低下させると、ゲート端部に印加される電界が増加して、耐圧が低下してしまう。また、上述のバッファーリーク電流を低減するためには、ＧａＮ層２の抵抗値を増大させなければならず、結晶成長中に取り込まれる不純物を低減しなければならない。このように、従来のＧａＮ系ＨＥＥＴにおいてリーク電流を低減しようとすると、素子の特性が低下したり、結晶成長時に厳密なドープ制御が必要となったりする。
【００１６】
これに対して、本実施形態に係るＨＦＥＴ２１においては、ＡｌＩｎＧａＮ層１を設けることにより、チャネル層であるＧａＮ層２を、ＧａＮ層２よりもバンドギャップが広いＡｌＩｎＧａＮ層１とＡｌＧａＮ層３とにより挟み込んでいる。これにより、キャリアをＧａＮ層２内に閉じ込めることができる。この結果、ＳＯＩ（Silicon On Insulator）構造の半導体素子と同様に、ポテンシャルバリアが押し下げられ難くなり、且つ、ＡｌＩｎＧａＮ層１がバリアとなってバッファーリーク電流が流れ難くなる。
【００１７】
また、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面には、格子定数の違いにより結晶格子に歪みが生じ、この歪みにより分極が生じて、電荷が発生する場合がある。界面に電荷が発生すると、高電圧を印加したときに電界集中が起き易くなることがあるため、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面（ＡｌＩｎＧａＮ／ＧａＮ界面）には、分極が生じないことが望ましい。界面の分極は、ＡｌＩｎＧａＮ層１のＡｌ組成比ｘ及びＩｎ組成比ｙを調整することで制御できる。
【００１８】
図２は、横軸にＩｎ組成比ｙをとり、縦軸にチャネルキャリア濃度をとって、ＡｌＩｎＧａＮ／ＧａＮ界面の分極による界面チャージの理論値を例示する図である。  
図２において、縦軸が表すチャネルキャリア濃度がプラスになった場合には、界面に二次元ホールガス（２ＤＨＧ）が発生し、マイナスになった場合には、２ＤＥＧが発生する。ＡｌＩｎＧａＮ／ＧａＮ界面はゲート電極６から離れているため、この界面に発生したキャリアをゲート電極６によって制御することは困難である。従って、この界面におけるチャネルキャリア濃度は０であることが最も好ましい。しかし、実際には、チャネルキャリア濃度を常に厳密に０となるように制御することは困難である。そこで、実用上許容される範囲について検討すると、ＡｌＩｎＧａＮ／ＧａＮ界面に発生するキャリアは、２ＤＥＧであるよりも２ＤＨＧである方が好ましい。その理由は、ホールはＡｌＧａＮ層３を通過できないため、電流としてソース・ドレイン間を流れることがないからである。図２より、２ＤＥＧの発生を抑制するためには、ＡｌＩｎＧａＮ層１を形成するＡｌｘＩｎｙＧａ１−ｘ−ｙＮにおけるＡｌ組成比ｘとＩｎ組成比ｙとの関係は、ｙ≧０．４ｘであればよい。
【００１９】
一方、ＡｌＩｎＧａＮ／ＧａＮ界面における２ＤＨＧの濃度があまり高くなりすぎると、ＨＦＥＴ２１の特性が低下することがある。そこで、ＡｌＩｎＧａＮ／ＧａＮ界面における２ＤＨＧの濃度は、オン状態の導通に用いるＡｌＧａＮ層３とＧａＮ層２との界面における２ＤＥＧの濃度の１０分の１以下とすることが望ましい。通常、ＡｌＧａＮ層３とＧａＮ層２との界面における２ＤＥＧのシート濃度は１×１０１３ｃｍ−２程度であるため、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面における２ＤＨＧのシート濃度は、２ＤＥＧのシート濃度の１／１０以下である１×１０１２ｃｍ−２以下とすることが望ましい。図２より、２ＤＨＧのシート濃度が１×１０１２ｃｍ−２以下となるＡｌ組成比ｘとＩｎ組成比ｙとの関係を求めると、ｙ≦０．５３ｘとなる。従って、ＡｌＩｎＧａＮ層１を形成するＡｌｘＩｎｙＧａ１−ｘ−ｙＮにおいては、０．４ｘ≦ｙ≦０．５３ｘとすることが好ましい。
【００２０】
上述の如く、本実施形態によれば、ＧａＮを用いてＨＦＥＴ２１を形成することにより、オン抵抗が低く、耐圧が高い電力用半導体素子を実現することができる。そして、チャネル層であるＧａＮ層２の下方に、バリア層としてＡｌＩｎＧａＮ層１を設けることにより、キャリアをＧａＮ層２内に閉じ込めて、オフ状態におけるソース・ドレイン間のリーク電流を抑制することができる。また、ＡｌＩｎＧａＮ層１を形成するＡｌｘＩｎｙＧａ１−ｘ−ｙＮにおけるＡｌ組成比ｘとＩｎ組成比ｙとの関係を適正に規定することにより、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面における分極を抑え、この界面におけるキャリア濃度を、実用上問題のない範囲に規制することができる。これにより、ＨＦＥＴ２１の特性を確実に良好なものとすることができる。このように、本実施形態によれば、オン抵抗が低く、耐圧が高く、オフリーク電流が少ない電力用のＧａＮ系半導体素子を得ることができる。
【００２１】
（第２の実施形態）  
図３は、本発明の第２の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。また、図３においては、素子の厚さ方向におけるポテンシャル分布も模式的に例示している。図３において、図１と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００２２】
図３に示すように、本実施形態に係るＨＦＥＴ２２においては、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面に、分極により２ＤＨＧが発生している。一方、ＧａＮ層２とＡｌＧａＮ層３との界面には、分極により２ＤＥＧが発生している。ＡｌＩｎＧａＮ層１とＧａＮ層２との界面に生じた２ＤＨＧのシート濃度は、ＧａＮ層２とＡｌＧａＮ層３との界面に生じた２ＤＥＧのシート濃度とほぼ等しく、例えば、それぞれ１×１０１３ｃｍ−２程度である。
【００２３】
分極により、ＧａＮ層２内に２ＤＥＧ及び２ＤＨＧが発生すると、この２ＤＥＧ及び２ＤＨＧに相当する逆極性のチャージが、分極によってＡｌＧａＮ層３及びＡｌＩｎＧａＮ層１に発生する。すなわち、ＧａＮ層２におけるＡｌＩｎＧａＮ層１との界面近傍に２ＤＨＧが発生するときは、ＡｌＩｎＧａＮ層１におけるこの界面の近傍にマイナスのチャージが発生し、一方、ＧａＮ層２におけるＡｌＧａＮ層３との界面近傍に２ＤＥＧが発生するときは、ＡｌＧａＮ層３におけるこの界面の近傍にプラスのチャージが発生する。そして、ＧａＮ層２に高電圧が印加されることにより、ＧａＮ層２内の２ＤＥＧ及び２ＤＨＧが消滅しても、分極によるＡｌＧａＮ層３及びＡｌＩｎＧａＮ層１のチャージは残る。しかし、これらのチャージは極性が相互に逆であるため、これらのチャージによる電界は相互に打ち消される。これにより、ＧａＮ層２内の電界は小さくなり、高耐圧を実現することができる。
【００２４】
ＡｌＩｎＧａＮ層１のＡｌ組成比ｘとＩｎ組成比ｙを調整することで、ＧａＮ層２との界面に２ＤＨＧを発生させることが可能である。ＧａＮ層２におけるＡｌＩｎＧａＮ層１との界面近傍に、２ＤＥＧと同程度の濃度、すなわち、１×１０１３ｃｍ−２程度の濃度の２ＤＨＧを発生させるためには、図２より、ｙ＝０．５ｘ＋０．１とすればよい。２ＤＨＧの濃度は、２ＤＥＧの濃度と比べて高いよりは低い方が好ましいため、ｙ≦０．５ｘ＋０．１とすることが好ましい。
【００２５】
また、このような動作を実現するためには、キャリアをＧａＮ層２内に閉じ込める必要がある。このためには、ＡｌＩｎＧａＮ層１のバンドギャップがＧａＮ層２のバンドギャップよりも広くなければならない。  
図４は、横軸にＡｌＩｎＧａＮ層のＡｌ組成比ｘをとり、縦軸にＩｎ組成比ｙをとって、ＡｌＩｎＧａＮ層の組成がキャリア濃度及びバンドギャップに及ぼす影響を理論的に求めた結果を例示するグラフ図である。  
図４に示すように、ＡｌＩｎＧａＮ層１とＧａＮ層２の伝導帯の不連続部分の高さΔＥｃがゼロとなるＡｌ組成比ｘとＩｎ組成比ｙの関係を理論的に求めると、ｙ＝３．３３ｘ３−４．２９ｘ２＋０．７７ｘとなる。従って、ＡｌＩｎＧａＮ／ＧａＮ界面における不連続高さΔＥｃを０より大きくするためには、ｙ＜３．３３ｘ３−４．２９ｘ２＋０．７７ｘとすればよい。
【００２６】
また、２ＤＥＧをＧａＮ層２内により強く閉じ込めるためには、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面における不連続高さΔＥｃを、ＧａＮ層２とＡｌＧａＮ層３との界面における不連続高さよりも大きくすることが有効である。通常、ＡｌＧａＮ層３を形成するＡｌｚＧａ１−ｚＮのＡｌ組成比ｚは１５〜３０％程度であり、このとき、ＧａＮ層２とＡｌＧａＮ層３との界面における不連続高さは、０．２〜０．４ｅＶ程度である。従って、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面における不連続高さΔＥｃは、ΔＥｃ＞０．２ｅＶとすることが好ましい。ΔＥｃ＝０．２ｅＶとなるＡｌＩｎＧａＮ層のＡｌ組成比ｘとＩｎ組成比ｙとの関係を理論的に求めると、図４に破線で示すように、ｙ＝１０４０ｘ６．３となる。従って、ΔＥｃ＞０．２ｅＶとするためには、ｙ＜１０４０ｘ６．３とすればよい。例えば、ＡｌＩｎＧａＮ／ＧａＮ界面におけるキャリア濃度が０である場合には、Ａｌ組成比ｘを０．２３よりも大きくすれば、ΔＥｃ＞０．２ｅＶとすることができる。
【００２７】
従って、前述の第１の実施形態で説明したように、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面に分極チャージを発生させないか、または、本実勢形態で説明したように、ＡｌＩｎＧａＮ層１とＧａＮ層２との界面にＧａＮ層２とＡｌＧａＮ層３との界面における２ＤＥＧと同程度の２ＤＨＧを発生させて、且つ、ＡｌＩｎＧａＮ層１のバンドギャップをＧａＮ層２のバンドギャップよりも広くするためには、ＡｌＩｎＧａＮ層１におけるＡｌ組成比ｘとＩｎ組成比ｙとの関係を、図４においてハッチングにより示す領域内の関係とすることが有効である。すなわち、０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１であって、０．４ｘ≦ｙ≦０．５ｘ＋１、且つ、ｙ＜３．３３ｘ３−４．２９ｘ２＋０．７７ｘとすることが好ましく、ｙ＜１０４０ｘ６．３とすることがより好ましい。
【００２８】
図５は、本第２の実施形態の第１の変形例に係るＨＦＥＴを模式的に例示する断面図である。  
図５に示すように、本変形例に係るＨＦＥＴにおいては、ソース電極４の一部が下方に延出しており、ＡｌＧａＮ層３を貫通してＧａＮ層２内に到達している。これにより、ソース電極４がＧａＮ層２に接続されている。前述の第１及び第２の実施形態に係るＨＦＥＴにおいては、ＡｌＩｎＧａＮ／ＧａＮ界面に発生した２ＤＨＧのホールは、ソース・ドレイン間に高電圧を印加すると、ＧａＮ層２及びＡｌＧａＮ層３を介して、ソース電極４から排出される。本変形例においては、ソース電極４がＧａＮ層２に接続されていることにより、ホールを速やかに排出することができる。
【００２９】
なお、ソース電極４の深さは、２ＤＨＧに接触する程度に深いことが好ましいが、ＡｌＩｎＧａＮ層１まで到達すると、リーク電流の発生を促進してしまうため、ＡｌＩｎＧａＮ層１には到達しない程度に浅いことが望ましい。また、ソース電極４と共にドレイン電極５も２ＤＨＧに接触させると、ソース電極４とドレイン電極５との間でホール電流が流れてしまうため、ドレイン電極５をＧａＮ層２まで延出させることは好ましくない。
【００３０】
図６は、本第２の実施形態の第２の変形例に係るＨＦＥＴを模式的に例示する断面図である。  
図６に示すように、本変形例に係るＨＦＥＴは、前述の第１の変形例と比較して、ＧａＮ層２内におけるソース電極４の下端部近傍に、ｐ＋コンタクト層１２が形成されている点が異なっている。ｐ＋コンタクト層１２は、ｐ型不純物が周囲よりも高濃度に注入された領域である。これにより、ソース電極４とＧａＮ層２との間の抵抗を低減することができ、ホールをより速やかに排出することができる。
【００３１】
（第３の実施形態）  
図７は、本発明の第３の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。また、図７においては、素子の厚さ方向におけるポテンシャル分布も模式的に例示している。図７において、図１と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００３２】
図７に示すように、本実施形態に係るＨＦＥＴ２３は、前述の第１の実施形態に係るＨＦＥＴ２１（図１参照）と比較して、ＡｌＩｎＧａＮ層１とＧａＮ層２との間に、ＩｎＧａＮ層７が形成されている点が異なっている。ＩｎＧａＮ層７は、ＩｎｕＧａ１−ｕＮ（０＜ｕ＜１）により形成されている。
【００３３】
ＩｎＧａＮ層７は、ＡｌＩｎＧａＮ層１及びＧａＮ層２と比較してバンドギャップが狭い。このため、図７に示すように、ＡｌＩｎＧａＮ層１とＩｎＧａＮ層７との界面において、伝導帯側に大きなポテンシャル段差１３を形成することができると共に、価電子帯側にも、ポテンシャル段差１４を形成することができる。この結果、ポテンシャル段差１３により、２ＤＥＧを効果的に閉じ込めることができると共に、ポテンシャル段差１４により、前述の第２の実施形態においてＡｌＩｎＧａＮ層１のＡｌ組成比及びＩｎ組成比を調整したのと同様に、２ＤＥＧを発生させることができる。なお、ＩｎＧａＮ層７は、ＡｌＩｎＧａＮ層１のＡｌ組成比とＩｎ組成比とを連続的に変化させることにより形成されていてもよい。この場合は、ＡｌＩｎＧａＮ層１とＩｎＧａＮ層７との間に明確な界面は存在しなくなる。
【００３４】
図８は、本第３の実施形態の第１の変形例に係るＨＦＥＴを模式的に例示する断面図である。  
図８に示すように、本変形例に係るＨＦＥＴにおいては、ソース電極４の一部が下方に延出しており、ＡｌＧａＮ層３及びＧａＮ層２を貫通してＩｎＧａＮ層７内に到達している。これにより、ソース電極４がＩｎＧａＮ層７に接続されている。この結果、ＩｎＧａＮ層７からホールを速やかに排出することができる。
【００３５】
図９は、本第３の実施形態の第２の変形例に係るＨＦＥＴを模式的に例示する断面図である。  
図９に示すように、本変形例に係るＨＦＥＴは、前述の第３の実施形態の第１の変形例と比較して、ＩｎＧａＮ層７内におけるソース電極４の下端部近傍に、ｐ＋コンタクト層１２が形成されている点が異なっている。これにより、ソース電極４とＩｎＧａＮ層７との間の抵抗を低減することができ、ホールをより速やかに排出することができる。
【００３６】
（第４の実施形態）  
図１０は、本発明の第４の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。また、図１０においては、素子の厚さ方向におけるポテンシャル分布も模式的に例示している。図１０において、図１と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００３７】
図１０に示すように、本実施形態に係るＨＦＥＴ２４においては、ＡｌＩｎＧａＮ層１の厚さが例えば１００ｎｍ程度と薄くされており、ＡｌＩｎＧａＮ層１の下にＧａＮ層８が形成されている。すなわち、ＨＦＥＴ２４においては、下層側から順に、ＧａＮ層８、ＡｌＩｎＧａＮ層１、ＧａＮ層２及びＡｌＧａＮ層３が積層されている。このため、ＨＦＥＴ２４は、従来のＡｌＧａＮ／ＧａＮ構造のＨＦＥＴにおけるＧａＮバッファー層中にＡｌＩｎＧａＮ層を挿入した構造と同様な構造となる。
【００３８】
ＨＦＥＴ２４の製造コストを抑えるためには、厳密な組成比の制御を必要とするＡｌＩｎＧａＮ層１の厚さを可及的に薄くすることが好ましい。ＡｌＩｎＧａＮ層１は、１００ｎｍ程度の厚さがあればキャリアの閉じ込めが可能であるため、ＡｌＩｎＧａＮ層１の厚さは１００ｎｍ程度まで薄くすることができる。しかし、一方で、高耐圧性を確保するためには、ＨＦＥＴ２４全体で数μｍ程度の厚さが必要である。そこで、本実施形態においては、ＡｌＩｎＧａＮ層１よりも成膜コストが低いＧａＮ層８を厚く形成し、その上に薄いＡｌＩｎＧａＮ層１を形成することにより、キャリアの閉じ込め効果及び高耐圧性を確保しつつ、ＨＦＥＴ２４の製造コストを低減することができる。
【００３９】
本実施形態においても、ＡｌＩｎＧａＮ層１のＡｌ組成比とＩｎ組成比とを調整することにより、ＡｌＩｎＧａＮ層１とＧａＮ層８との界面に分極チャージによるキャリアを発生させず、ゲート電極６により制御し難いキャリアの濃度を実用上問題のない程度に抑え、リーク電流を抑制することができる。
【００４０】
図１１は、本第４の実施形態の第１の適用例を模式的に例示する断面図である。  
図１１に示すように、本適用例においては、第４の実施形態に係るＨＦＥＴ２４（図１０参照）が、支持基板としてのＳｉ基板１０上に形成されている。また、Ｓｉ基板１０とＧａＮ層８との間には、バッファー層としてＡｌＮ層９が設けられている。Ｓｉ基板１０としては、例えば、シリコンウェーハをダイシングしたものを使用することができる。このようにしても、第４の実施形態に係るＨＦＥＴ２４を実現することができる。
【００４１】
なお、Ｓｉ基板１０の替わりにＳｉＣ基板又はサファイア基板を用いてもよい。また、本適用例においては、バッファー層としてＡｌＮ層９を設ける例を示したが、本実施形態はこれには限定されず、ＡｌＧａＮ層、又は、ＡｌＮ層とＧａＮ層との積層膜など、他の種類のバッファー層を設けてもよい。
【００４２】
本適用例によれば、支持基板としてＳｉ基板を使用することにより、安価なＨＦＥＴを効率よく製造することができる。また、ＡｌＩｎＧａＮ層１の厚さが不十分だと、高電圧を印加した際にキャリアがＡｌＩｎＧａＮ層１を越えてＧａＮ層８に流れ込む可能性があるが、支持基板としてＳｉ基板又はＳｉＣ基板などの導電性基板を用いることにより、ＡｌＩｎＧａＮ層１に印加される電界を抑制することができる。
【００４３】
図１２は、本第４の実施形態の第２の適用例を模式的に例示する断面図である。  
図１２に示すように、本適用例においては、前述の第１の適用例に係るＨＦＥＴのＳｉ基板１０の裏面上に、裏面電極１１が設けられている。裏面電極１１は、ＨＦＥＴの外部においてソース電極４に接続されている。これにより、Ｓｉ基板１０のフィールドプレート効果により、ＡｌＩｎＧａＮ層１に印加される電界を緩和することができる。そして、ＡｌＩｎＧａＮ層１を飛び越えてＧａＮ層８側に侵入してしまったキャリアを、Ｓｉ基板１０及び裏面電極１１を介して外部に排出することができる。
【００４４】
以上、本発明の特徴を第１乃至第４の実施形態により説明したが、本発明はこれらの実施形態に限定されるものではなく、これら以外にも当業者が容易に考え得る変形例は、本発明の特徴を備えている限り、全て本発明の範囲に含まれる。例えば、第１乃至第３の実施形態においても、第４の実施形態と同様に、ＧａＮ層及びＡｌＧａＮ層を形成するために用いる支持基板として、サファイア基板、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板などの基板を使用することができる。また、支持基板の材料は、これらの材料に限定されない。
【００４５】
また、上述の各実施形態においては、バリア層として、アンドープのＡｌＧａＮからなるＡｌＧａＮ層３を設ける例を説明したが、ｎ型ＡｌＧａＮ層を用いてもよい。更に、上述の各実施形態においては、ＧａＮ系半導体素子がＨＦＥＴである例を示したが、本発明はこれに限定されない。上述の各実施形態において説明したＨＦＥＴのゲート・ドレイン間の構造は、ヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ）と同様の構造であるため、本発明に係るＧａＮ系半導体素子は、ＨＳＢＤとすることも可能である。本発明の構造を用いることで、低リーク且つ高耐圧のＨＳＢＤを実現することが可能である。
【００４６】
更にまた、上述の各実施形態においては、ＡｌＩｎＧａＮ層１の組成が層内で均一である例を示したが、本発明はこれに限定されず、ＡｌＩｎＧａＮ層１の組成は層内で変化していてもよい。更にまた、上述の各実施形態においては、ゲート部分がプレナーショットキーゲート構造である例を示したが、リセスゲート構造、ＭＩＳゲート構造、ＧａＮキャップ層やｐ層が形成された構造など、プレナーショットキーゲート構造以外のゲート構造であってもよい。更にまた、ゲート電極端部やドレイン電極端部などにおける電界集中を抑制するために、フィールドプレート電極が形成されていてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。
【図２】横軸にＩｎ組成比ｙをとり、縦軸にチャネルキャリア濃度をとって、ＡｌＩｎＧａＮ／ＧａＮ界面の分極による界面チャージの理論値を例示する図である。
【図３】本発明の第２の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。
【図４】横軸にＡｌＩｎＧａＮ層のＡｌ組成比ｘをとり、縦軸にＩｎ組成比ｙをとって、ＡｌＩｎＧａＮ層の組成がキャリア濃度及びバンドギャップに及ぼす影響を理論的に求めた結果を例示するグラフ図である。
【図５】第２の実施形態の第１の変形例に係るＨＦＥＴを模式的に例示する断面図である。
【図６】第２の実施形態の第２の変形例に係るＨＦＥＴを模式的に例示する断面図である。
【図７】本発明の第３の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。
【図８】第３の実施形態の第１の変形例に係るＨＦＥＴを模式的に例示する断面図である。
【図９】第３の実施形態の第２の変形例に係るＨＦＥＴを模式的に例示する断面図である。
【図１０】本発明の第４の実施形態に係るＧａＮ系半導体素子を模式的に例示する断面図である。
【図１１】第４の実施形態の第１の適用例を模式的に例示する断面図である。
【図１２】第４の実施形態の第２の適用例を模式的に例示する断面図である。
【符号の説明】
【００４８】
１  ＡｌＩｎＧａＮ層（第１の半導体層）、２  ＧａＮ層（第２の半導体層）、３  ＡｌＧａＮ層（第３の半導体層）、４  ソース電極（第１の主電極）、５  ドレイン電極（第２の主電極）、６  ゲート電極（制御電極）、７  ＩｎＧａＮ層（第４の半導体層）、８  ＧａＮ層（第５の半導体層）、９  ＡｌＮ層、１０  Ｓｉ基板、１１  裏面電極、１２  ｐ＋コンタクト層、１３、１４  ポテンシャル段差、２１〜２４  ＨＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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