(57)【要約】【課題】ボンディングパッドやヒューズ窓の形成に際して、ＭＩＳＦＥＴの特性の劣化を抑制する。【解決手段】半導体装置の製造方法は、半導体基板の上部に、ＭＩＳＦＥＴに接続された配線１５を形成するステップと、配線１５上にパッシベーション膜１６を形成するステップと、パッシベーション膜１６をエッチングし、配線１５の所定部分を露出する開口１８を形成するステップと、開口１８から露出した配線１５を含む半導体基板を、Ｈ２ガス雰囲気中でアニールするステップと、を有する。配線１５は、順次に積層された、バリアメタル層１２、メタル層１３、及び、キャップメタル層１４を含む。【選択図】図１Ｅ
2008172122.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に、ＭＩＳＦＥＴに接続された配線を形成するステップと、
前記配線上に無機絶縁膜を形成するステップと、
前記無機絶縁膜をエッチングし、前記配線の所定部分を露出する開口を形成するステップと、
前記開口から露出した配線を含む半導体基板を、ガス雰囲気中でアニールするステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アニールステップに後続し、
前記無機絶縁膜及び前記開口から露出した配線を有機絶縁膜で覆うステップと、
前記有機絶縁膜をエッチングし、前記配線の所定部分の少なくとも一部を露出する開口を形成するステップと、
を更に有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ガス雰囲気が水素又は窒素を含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記無機絶縁膜がＳｉＯ２から成る、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記配線が、順次に積層されたメタル層及びキャップ層を含み、前記有機絶縁膜のエッチングステップに後続し、前記有機絶縁膜の開口から露出するキャップ層をエッチングして、前記メタル層を露出する開口を形成するステップを更に有する、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体装置内に形成されたＭＩＳＦＥＴの特性を向上する技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、装置内部への水分等の侵入防止や、装置の機械的な保護を目的として、表面を覆う保護絶縁膜を形成している。半導体装置と外部のパッケージとの電気的な接続に際しては、エッチング等により保護絶縁膜を開口し、電源線や信号線を構成する最上層の配線の一部を露出させて、ボンディングパッドを形成している。
【０００３】
図３Ａ〜図３Ｄは、半導体装置のボンディングパッドを形成するまでの各製造段階を順次に示す断面図である。図３Ａは、最上層の配線１５を形成した製造段階を示している。最上層の配線１５の形成に際しては、平坦化された層間絶縁膜１１上に、バリアメタル層１２、アルミニウムから成るメタル層１３、及び、キャップメタル層１４を順次に堆積した後、これらバリアメタル層１２、メタル層１３、及び、キャップメタル層１４をパターニングする。
【０００４】
最上層の配線１５の形成に後続し、図３Ｂに示すように、層間絶縁膜１１及び配線１５上にパッシベーション膜１６を成膜する。パッシベーション膜１６は、装置内部への水分等の侵入防止等を目的として、酸化シリコンなどで構成する。更に、パッシベーション膜１６上に、カバー膜１９を塗布する。カバー膜１９は、半導体装置への機械的な衝撃の抑制等を目的として、ポリイミド樹脂等の弾力性を有する膜で構成する。
【０００５】
次いで、図３Ｃに示すように、リソグラフィ技術によってカバー膜１９をパターニングする。引き続き、パターニングされたカバー膜１９を用いたドライエッチングによって、パッシベーション膜１６及びキャップメタル層１４をパターニングし、図３Ｄに示すように、メタル層１３を露出させる開口１８を形成すると共に、開口１８から露出するボンディングパッド２０を形成する。ボンディングパッド２０は、電源線や信号線に繋がる周辺回路のＭＩＳＦＥＴの近くに形成する。
【０００６】
ところで、半導体装置では、製造プロセスで生じた欠陥に対応するために、回路中にヒューズを付加する例が増えている。ヒューズは、半導体装置の電気検査が終了した後に、その結果に従って一部がレーザによって切断される。ヒューズは下層側の配線の一部として構成されることが多く、その場合には、一般に、図３Ｃ、図３Ｄに示した、ボンディングパッドを形成するパターニングに際して、ヒューズ上のカバー膜１９、パッシベーション膜１６、及び、その下の層間絶縁膜を同時にエッチングして、ヒューズ窓を形成している。
【０００７】
ボンディングパッドやヒューズ窓の形成方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００４−１３４６４０号公報（図４、５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、半導体装置の高集積化の要請に伴い、半導体装置の配線は益々多層化されている。このような半導体装置では、深い位置に形成されたヒューズ上のヒューズ窓の形成に際して、層間絶縁膜を深くエッチングする必要があり、ボンディングパッドやヒューズ窓の形成に際してドライエッチングの時間が長くなる。この場合、ドライエッチングで用いるプラズマが半導体装置の表面を長時間帯電させるため、ボンディングパッドや配線を介して近くの周辺回路のＭＩＳＦＥＴに大きな電圧が印加され、ＭＩＳＦＥＴ付近に電荷が蓄積される問題があった。ＭＩＳＦＥＴ付近に電荷が蓄積されると、ＭＩＳＦＥＴのオン電流が低下し、その特性が劣化するおそれがある。
【０００９】
半導体装置では、高性能化の要請により、周辺回路のＭＩＳＦＥＴの特性に対する要求も益々厳しくなっており、周辺回路のＭＩＳＦＥＴの特性が、装置全体の動作性能に及ぼす影響が大きくなっている。従って、周辺回路のＭＩＳＦＥＴの特性を劣化させることなく、ボンディングパッドやヒューズ窓を形成できる製造方法が望まれている。
【００１０】
本発明は、上記に鑑み、ボンディングパッドやヒューズ窓の形成に際して、ＭＩＳＦＥＴの特性の劣化を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的に鑑み、本発明に係る半導体装置の製造方法は、半導体基板の上部に、ＭＩＳＦＥＴに接続された配線を形成するステップと、
前記配線上に無機絶縁膜を形成するステップと、
前記無機絶縁膜をエッチングし、前記配線の所定部分を露出する開口を形成するステップと、
前記開口から露出した配線を含む半導体基板を、ガス雰囲気中でアニールするステップと、
を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、エッチングステップに後続してアニールステップを行うことによって、エッチングステップで配線を介してＭＩＳＦＥＴ付近に蓄積した電荷を放出し、ＭＩＳＦＥＴの特性の劣化を抑制できる。
【００１３】
本発明では、前記アニールステップに後続し、
前記無機絶縁膜及び前記開口から露出した配線を有機絶縁膜で覆うステップと、
前記有機絶縁膜をエッチングし、前記配線の所定部分の少なくとも一部を露出する開口を形成するステップと、
を更に有してもよい。融点が低い有機絶縁膜を高い温度下で行うアニールステップに後続して形成することにより、有機絶縁膜の溶解を避けることが出来る。
【００１４】
本発明の好適な態様では、前記ガス雰囲気が水素又は窒素を含む。電荷の放出を効果的に行うことが出来る。本発明では、前記無機絶縁膜がＳｉＯ２で構成されてもよい。
【００１５】
本発明では、前記配線が、順次に積層されたメタル層及びキャップ層を含んでもよく、この場合、好ましくは、前記有機絶縁膜のエッチングステップに後続し、前記有機絶縁膜の開口から露出するキャップ層をエッチングして、前記メタル層を露出する開口を形成するステップを更に有する。有機絶縁膜の形成やエッチングに際して、メタル層が反応することを抑制できる。
【発明を実施するための最良の形態】
【００１６】
以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１Ａ〜図１Ｈは、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。シリコン基板の表面部分にＭＩＳＦＥＴを形成すると共に、ＭＩＳＦＥＴの上部にＭＩＳＦＥＴを駆動する下層配線を形成する。また、ＭＩＳＦＥＴの上部にＭＩＳＦＥＴに接続するキャパシタを形成した後、全面に酸化シリコンから成る層間絶縁膜１１を成膜する。
【００１７】
引き続き、層間絶縁膜１１上に、バリアメタル層１２、メタル層１３、及び、キャップメタル層１４を順次に堆積する。メタル層１３の堆積に際しては、スパッタ法等を用いてアルミニウム又はアルミニウム合金を堆積し、バリアメタル層１２やキャップメタル層１４の堆積に際しては、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法等を用いて窒化チタンを堆積する。
【００１８】
更に、公知のリソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜１１上に堆積した、バリアメタル層１２、メタル層１３、及び、キャップメタル層１４をパターニングすることで、最上層の配線１５を形成する（図１Ａ）。配線１５は、半導体装置の電源線や信号線を構成する。なお、メタル層１３は銅で構成してもよく、バリアメタル層１２やキャップメタル層１４はチタン、又は、窒化チタンやチタンを含む積層膜で構成してもよい。
【００１９】
次いで、ＣＶＤ法を用いて、層間絶縁膜１１及び配線１５上に、酸化シリコンから成るパッシベーション膜１６を堆積する（図１Ｂ）。全面にレジスト膜を塗布した後、リソグラフィ技術を用いて、ボンディングパッドやヒューズ窓を形成するための開口するレジストパターン１７を形成する（図１Ｃ）。本実施形態では、ヒューズは下層配線の一部として構成され、ヒューズ窓はヒューズの上部に形成される。
【００２０】
引き続き、レジストパターン１７を用いたドライエッチングにより、パッシベーション膜１６をエッチングし、配線１５の上面を露出させる開口１８を形成すると共に、ヒューズ上に図示しないヒューズ窓を形成する（図１Ｄ）。このドライエッチングに際しては、後のカバー膜を形成するステップに際して、メタル層１３が反応することを避けるために、キャップメタル層１４はエッチングしない。更に、プラズマ処理又はウェット処理によって、レジストパターン１７を除去する（図１Ｅ）。パッシベーション膜１６は、酸窒化シリコン、又は、酸化シリコンや酸窒化シリコンを含む積層膜として構成してもよい。
【００２１】
次いで、ドライエッチングに際してＭＩＳＦＥＴ付近に蓄積された電荷の放出を目的として、アニール処理を行う。アニール処理の条件は、水素を含む雰囲気中で行い、常圧下で、雰囲気中の温度が４００℃、２時間とする。ＭＩＳＦＥＴ付近における電荷の蓄積は、ＭＩＳＦＥＴ付近でのトラップ準位の増加によるものと考えられる。アニール処理に際しては、水素が層間絶縁膜１１やパッシベーション膜１６、配線１５から半導体装置の内部に浸透し、ＭＩＳＦＥＴまで到達し、トラップ準位を消滅させる。このため、電荷を効果的に放出させることが出来る。
【００２２】
開口１８内を含み全面に、ポリイミド樹脂からなるカバー膜１９を塗布した後（図１Ｆ）、リソグラフィ技術を用いてカバー膜１９をパターニングし、開口１８を露出させる（図１Ｇ）。更に、パターニングされたカバー膜１９を用いたドライエッチングにより、キャップメタル層１４をエッチングし、メタル層１３の一部を露出させボンディングパッド２０とする（図１Ｈ）。
【００２３】
本実施形態によれば、配線１５を露出させる開口１８を形成するドライエッチングを行った後に、水素を含む雰囲気中でのアニール処理を行うことによって、ドライエッチングに際してＭＩＳＦＥＴ付近に蓄積された電荷を放出し、接合リーク電流を効果的に抑制できる。
【００２４】
なお、アニール処理は、水素を含む雰囲気中に代えて窒素を含む雰囲気中で行ってもよい。しかし、本実施形態では、配線１５形成後にアニール処理を行うため、低温下で行うことが好ましく、そのような低温下においてもトラップ準位を効果的に消滅可能な水素を含む雰囲気中で行った。また、カバー膜１９が形成された状態でアニール処理を行うと、カバー膜１９が溶解するおそれがあるため、アニール処理は、カバー膜１９の塗布に先立って行うことが好ましい。
【００２５】
図２Ａ、図２Ｂは、上記実施形態の変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本変形例では、配線１５をタングステンで構成する。タングステンは、高融点金属であって反応性が低いため、配線１５の形成に際して、バリアメタル層やキャップメタル層を省くことが出来る。従って、層間絶縁膜１１上への導電材料の堆積に際して、タングステンから成るメタル層のみを堆積し、バリアメタル層やキャップメタル層は堆積しない。これによって、図２Ａに示すように、タングステン層のみから成る配線１５を形成する。
【００２６】
パッシベーション膜１６の堆積に際しては、タングステンから成る配線１５の酸化を避けるため、プラズマＣＶＤ法を用いて、酸化シリコン膜（プラズマ酸化膜）を堆積する。パッシベーション膜１６は、プラズマＣＶＤ法で堆積した酸窒化シリコン膜（プラズマ酸窒化膜）、又は、プラズマ酸化膜やプラズマ酸窒化膜を含む積層膜で構成してもよい。
【００２７】
本変形例では、キャップメタル層が形成されていないので、キャップメタル層をパターニングするドライエッチングを行う必要はない。従って、リソグラフィ技術を用いてカバー膜１９をパターニングすることによって、図２Ｂに示すボンディングパッド２０を形成できる。本変形例の製造方法は、上記以外は、実施形態の製造方法と同様である。
【００２８】
本変形例では、キャップメタル層を形成しないので、アニール処理を行った後に、キャップメタル層をパターニングするドライエッチングを行う必要がない。このため、実施形態に比して、周辺回路のＭＩＳＦＥＴにおける格子欠陥の未結合手を更に低減し、接合リーク電流をより効果的に低減できる。
【００２９】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明の一実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図１Ｂ】図１Ａに後続する製造段階を示す断面図である。
【図１Ｃ】図１Ｂに後続する製造段階を示す断面図である。
【図１Ｄ】図１Ｃに後続する製造段階を示す断面図である。
【図１Ｅ】図１Ｄに後続する製造段階を示す断面図である。
【図１Ｆ】図１Ｅに後続する製造段階を示す断面図である。
【図１Ｇ】図１Ｆに後続する製造段階を示す断面図である。
【図１Ｈ】図１Ｇに後続する製造段階を示す断面図である。
【図２Ａ】実施形態の変形例に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図２Ｂ】図２Ａに後続する製造段階を示す断面図である。
【図３Ａ】従来の半導体装置の製造方法について、一製造段階を示す断面図である。
【図３Ｂ】図３Ａに後続する製造段階を示す断面図である。
【図３Ｃ】図３Ｂに後続する製造段階を示す断面図である。
【図３Ｄ】図３Ｃに後続する製造段階を示す断面図である。
【符号の説明】
【００３１】
１１：層間絶縁膜
１２：バリアメタル層
１３：メタル層
１４：キャップメタル層
１５：配線
１６：パッシベーション膜
１７：レジストパターン
１８：開口
１９：カバー膜
２０：ボンディングパッド
【図１Ａ】
2008172122.tif 000003
【図１Ｂ】
2008172122.tif 000004
【図１Ｃ】
2008172122.tif 000005
【図１Ｄ】
2008172122.tif 000006
【図１Ｅ】
2008172122.tif 000007
【図１Ｆ】
2008172122.tif 000008
【図１Ｇ】
2008172122.tif 000009
【図１Ｈ】
2008172122.tif 000010
【図２Ａ】
2008172122.tif 000011
【図２Ｂ】
2008172122.tif 000012
【図３Ａ】
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【図３Ｂ】
2008172122.tif 000014
【図３Ｃ】
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【図３Ｄ】
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