(57)【要約】【課題】ストレス試験を高速に行うことができる強誘電体メモリの試験方法。【解決手段】ビット線ＢＬとローカルビット線ＬＢＬとの間に配置された、ブロック選択線ＢＳの電位によってオン／オフするブロック選択トランジスタＱＳと、ローカルビット線とプレート線ＰＬとの間に配置され、ワード線ＷＬ０〜ＷＬ３の電位によりオン／オフするセルトランジスタＱ０〜Ｑ３と強誘電体キャパシタＣ０〜Ｃ３とが直列に接続されたメモリセルと、ローカルビット線とプレート線との間に配置され、リセット線ＲＳＴの電位によりオン／オフするリセットトランジスタＱＲとから成るセルブロックＣＢを備えた強誘電体メモリの試験方法であって、Ｑ０〜Ｑ３をオンにする電位をＷＬ０〜ＷＬ３に与え、ＱＲをオフにする電位をＲＳＴに与え、ＱＳをオンにする電位をＢＳに与え、ＢＬとＰＬとの間に所定のストレス電圧を印加することによりストレス試験を行う。【選択図】図１
2008016091.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とローカルビット線との間に配置された、ブロック選択線の電位によってオン／オフするブロック選択トランジスタと、
前記ローカルビット線とプレート線との間に配置され、各々がワード線の電位によりオン／オフするセルトランジスタと強誘電体キャパシタとが直列に接続されて成る複数のメモリセルと、
前記ローカルビット線と前記プレート線との間に配置され、リセット線の電位によりオン／オフするリセットトランジスタと
とから成るセルブロックを備え、
前記セルトランジスタをオンにする電位を前記ワード線に与え、前記リセットトランジスタをオフにする電位を前記リセット線に与え、前記ブロック選択トランジスタをオンにする電位を前記ブロック選択線に与え、前記ビット線と前記プレート線との間に所定のストレス電圧を印加することによりストレス試験を行うことを特徴とする強誘電体メモリの試験方法。
【請求項２】
前記ビット線にハイレベルとローレベルの電位を交互に与え、前記プレート線に前記ビット線と逆のレベルの電位を交互に与えることにより前記強誘電体キャパシタにストレス電圧を与えることを特徴とする請求項１記載の強誘電体メモリの試験方法。
【請求項３】
前記ビット線と前記プレート線に与える電位を変化させる所定区間において、前記リセットトランジスタをオンにする電位を前記リセット線に与えることを特徴とする請求項２記載の強誘電体メモリの試験方法。
【請求項４】
前記セルトランジスタをオンにする電位より高い電位を前記ワード線に与え、前記リセットトランジスタをオンにする電位を前記リセット線に与え、前記ブロック選択トランジスタをオンにする電位を前記ブロック選択線に与え、前記ビット線および前記プレート線の電位をグランドレベルにすることにより前記セルトランジスタにストレス電圧を与える
ことを特徴とする請求項１記載の強誘電体メモリの試験方法。
【請求項５】
前記セルトランジスタをオフにする電位を前記ワード線に与え、前記リセットトランジスタをオンにする電位より高い電位を前記リセット線に与え、前記ブロック選択トランジスタをオンにする電位を前記ブロック選択線に与え、前記ビット線および前記プレート線の電位をグランドレベルにすることにより前記リセットトランジスタにストレス電圧を与えることを特徴とする請求項１記載の強誘電体メモリの試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリの試験方法に関し、特に強誘電体メモリの構成要素にストレス電圧を与えてストレス試験を行う技術に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、フラッシュメモリのような不揮発性と、ＤＲＡＭ（Dynamic Random Access Memory）のような高速読み出しおよび書き換え可能な特性とを兼ね備えたメモリであり、高速動作可能な不揮発性のメモリとして注目を集めている。
【０００３】
このような強誘電体メモリとして、特許文献１は、ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を開示している。
【０００４】
この半導体集積回路装置は、各々が、ゲート端子をワード線と接続されたセルトランジスタと、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタと、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。
【０００５】
このような強誘電体メモリのストレス試験時においては、複数のメモリセルに同時にストレスを印加するために、複数のプレート線が同時に駆動されるが、プレート線に流れる信号の立ち上がりおよび立下りの遅延により、ストレス試験時間が長くなるという問題がある。
【特許文献１】特開２００５−２０９３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ストレス試験を高速に行うことができる強誘電体メモリの試験方法を提供する。
【課題を解決するための手段】
【０００７】
本発明は、ビット線とローカルビット線との間に配置された、ブロック選択線の電位によってオン／オフするブロック選択トランジスタと、ローカルビット線とプレート線との間に配置され、ワード線の電位によりオン／オフするセルトランジスタと強誘電体キャパシタとが直列に接続されたメモリセルと、ローカルビット線とプレート線との間に配置され、リセット線の電位によりオン／オフするリセットトランジスタとから成るセルブロックを備え、セルトランジスタをオンにする電位をワード線に与え、リセットトランジスタをオフにする電位をリセット線に与え、ブロック選択トランジスタをオンにする電位をブロック選択線に与え、ビット線とプレート線との間に所定のストレス電圧を印加することによりストレス試験を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のメモリセルに対して同時にストレス電圧を印加することができ、また、ブロック選択トランジスタおよびリセットトランジスタのオン／オフを適宜制御することにより充放電の経路を形成してプレート線に流れる信号の立ち上がりおよび立下りの遅延を短くすることができるので、ストレス試験の高速化を実現できる。その結果、メモリデバイスの潜在的な欠陥を効果的に除去することができ、テストコストの削減された、信頼性の高いメモリデバイスを提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態の図面を参照しながら詳細に説明する。なお、以下では、４個のメモリセルが並列に接続されたラダー構造を有する強誘電体メモリについて説明するが、メモリセルの数は４個に限らず任意である。
【実施例１】
【００１０】
本発明の実施例１に係る強誘電体メモリの試験方法は、メモリセルを構成する強誘電体キャパシタに所定電圧を印加してストレス試験を行なう方法である。
【００１１】
図１は、本発明の実施例１に係る強誘電体メモリ（ＦｅＲＡＭ）の試験方法の対象となる強誘電体メモリの回路構成を部分的に示している。この強誘電体メモリは、ロウデコーダＲＤ、プレート線ドライバＰＬＤ、ビット線駆動回路ＳＡおよびセルブロックＣＢから構成されている。なお、図１では、図面の煩雑さを避けるために、セルブロックＣＢは１つのみを示している。
【００１２】
ロウデコーダＲＤは、このロウデコーダＲＤに接続されたワード線ＷＬ０〜ＷＬ３、リセット線ＲＳＴおよびブロック選択線ＢＳの電位を制御する。プレート線ドライバＰＬＤは、このプレート線ドライバに接続されたプレート線ＰＬを駆動する。ビット線駆動回路ＳＡはセンスアンプを含み、このビット線駆動回路ＳＡに接続されたビット線ＢＬを駆動するとともに、ビット線ＢＬに出力された信号を検出する。
【００１３】
セルブロックＣＢは、セルトランジスタＱ０〜Ｑ３と強誘電体キャパシタＣ０〜Ｃ３とがそれぞれ直列に接続された４個のメモリセルを備えている。各メモリセルは、並列に接続されてラダー構造を形成し、各メモリセルの一端は、プレート線ＰＬに接続され、他端はローカルビット線ＬＢＬに接続されている。セルトランジスタＱ０〜Ｑ３のゲートは、ワード線ＷＬ０〜ＷＬ３にそれぞれ接続されている。
【００１４】
プレート線ＰＬとローカルビット線ＬＢＬとの間にはリセットトランジスタＱＲが配置されており、このリセットトランジスタＱＲのゲートは、リセット線ＲＳＴに接続されている。ローカルビット線ＬＢＬとビット線ＢＬとの間には、ブロック選択トランジスタＱＳが配置されており、このブロック選択トランジスタＱＳのゲートは、ブロック選択線ＢＳに接続されている。
【００１５】
次に、上記のように構成される強誘電体メモリの動作を説明する。スタンドバイ時は、セルブロックＣＢ内のリセットトランジスタＱＲは、ロウデコーダＲＤからリセット線ＲＳＴに出力される電位によりオンされる。このため、セルブロックＣＢ内のローカルビット線ＬＢＬの電位とプレート線ＰＬの電位とは等しくなる。
【００１６】
また、セルブロックＣＢ内のセルトランジスタＱ０〜Ｑ３は、ロウデコーダＲＤからワード線ＷＬ０〜ＷＬ３に出力される電位によりオンされる。このため、プレート線ＰＬの電位は、セルノードＳＮ０〜ＳＮ３に伝わる。その結果、セルブロックＣＢ内のローカルビット線ＬＢＬの電位も、プレート線ＰＬの電位と等しい。
【００１７】
したがって、セルブロックＣＢ内のすべてのメモリセルの強誘電体キャパシタＣ０〜Ｃ３の両端の電位は、プレート線ＰＬの電位と同じになる。その結果、スタンドバイ時には、強誘電体キャパシタＣ０〜Ｃ３には、電圧は印加されない。
【００１８】
アクティブ時は、セルブロックＣＢ内のリセットトランジスタＱＲは、ロウデコーダＲＤからリセット線ＲＳＴに出力される電位によりオフされ、また、非選択セルのセルトランジスタ、例えば、セルトランジスタＱ０、Ｑ２およびＱ３は、ロウデコーダＲＤからワード線ＷＬ０、ＷＬ２およびＷＬ３に出力される電位によりオフされ、ブロック選択トランジスタＱＳは、ロウデコーダＲＤからブロック選択線ＢＳに出力される電位によりオンされる。この状態で、プレート線ＰＬが駆動される。
【００１９】
この結果、選択セルのセルトランジスタＱ１のみオンしているため、選択セルの強誘電体キャパシタＣ１の一端にはプレート線ＰＬの電位が印加され、他端にはビット線ＢＬの電位が印加される。したがって、強誘電体キャパシタＣ１の両端に電圧が印加される。この印加された電圧によって、強誘電体キャパシタＣ１からセル情報が読み出される。このセル情報はローカルビット線ＬＢＬを介してビット線ＢＬに読み出され、ビット線駆動回路ＳＡに含まれるセンスアンプによって増幅され、外部に出力される。
【００２０】
セル情報が読み出された後、読み出された情報が“０”データの場合、プレート線ＰＬの電位がハイレベルの状態でデータが強誘電体キャパシタＣ１に書き戻される。“１”データの場合、プレート線ＰＬの電位がローレベルにされた後に、書き戻される。この後、ブロック選択トランジスタＱＳがオフされ、リセットトランジスタＱＲおよびセルトランジスタＱ０〜Ｑ３がオンされることにより、スタンドバイ状態に移行する。
【００２１】
強誘電体メモリのストレス試験時は、セルブロックＣＢ内のリセットトランジスタＱＲは、ロウデコーダＲＤからリセット線ＲＳＴに出力される電位によりオフされ、セルトランジスタＱ０〜Ｑ３は、ロウデコーダＲＤからワード線ＷＬ０〜ＷＬ３に出力される電位によりオンされる。
【００２２】
また、ブロック選択トランジスタＱＳは、ロウデコーダＲＤからブロック選択線ＢＳに出力される電位によりオンされ、この状態でプレート線ＰＬが駆動される。これにより、ビット線ＢＬとプレート線ＰＬとの間にストレス電圧Ｖｓｔが印加される。この結果、すべてのメモリセルのセルトランジスタＱ０〜Ｑ３がオンしているため、すべての強誘電体キャパシタＣ０〜Ｃ３の一端にはローカルビット線ＬＢＬを介してビット線ＢＬの電位が印加され、他端にはプレート線ＰＬの電位が印加される。
【００２３】
図２は、実施例１に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままであり、リセット線ＲＳＴはローレベルに、ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬにはグランドレベル（以下、「ＧＮＤレベル」という）、ビット線ＢＬにはストレス電位が印加される。この結果、すべての強誘電体キャパシタＣ０〜Ｃ３にストレス電圧Ｖｓｔが印加される。
【００２４】
さらに、ビット線ＢＬに印加するストレス電位をさらに高い電位にする場合には、ブロック選択トランジスタＱＳを制御するブロック選択線ＢＳと、セルトランジスタＱ０〜Ｑ３を制御するワード線ＷＬ１〜ＷＬ３に、ストレス電圧Ｖｓｔよりも閾値以上高い電圧を印加する必要がある。
【００２５】
以上のようなストレス試験状態に設定し、ビット線およびプレート線の各々に所定電位を与えるように設定して、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ３に対し、同時にストレス試験を実施することが可能となる。
【実施例２】
【００２６】
本発明の実施例２に係る強誘電体メモリの試験方法は、メモリセルを構成する強誘電体キャパシタに所定電圧を印加してストレス試験を行なう方法である。実施例２に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例１のそれらと同じである。
【００２７】
強誘電体メモリのストレス試験時は、セルブロックＣＢ内のリセットトランジスタＱＲは、ロウデコーダＲＤからリセット線ＲＳＴに出力される電位によりオフされ、セルトランジスタＱ０〜Ｑ３は、ロウデコーダＲＤからワード線ＷＬ０〜ＷＬ３に出力される電位によりオンされる。
【００２８】
また、ブロック選択トランジスタＱＳは、ロウデコーダＲＤからブロック選択線ＢＳに出力される電位によりオンされ、ビット線ＢＬとプレート線ＰＬとの間にストレス電圧が印加される。この結果、すべてのメモリセルのセルトランジスタＱ０〜Ｑ３がオンしているため、すべての強誘電体キャパシタＣ０〜Ｃ３の一端にはローカルビット線ＬＢＬを介してビット線ＢＬの電位が印加され、他端にはプレート線ＰＬの電位が印加される。
【００２９】
図３は、実施例２に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままであり、リセット線ＲＳＴはローレベルに、ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬにはストレス電位が印加され、ビット線ＢＬはＧＮＤレベルにされる。この結果、すべての強誘電体キャパシタＣ０〜Ｃ３にストレス電圧Ｖｓｔが印加される。このストレス試験では、強誘電体キャパシタＣ０〜Ｃ３には、プレート線ＰＬからセルノードＳＮ０〜ＳＮ３の方向に電界が印加される。
【００３０】
以上のようなストレス試験状態に設定し、ビット線およびプレート線の各々に所定電位を与え、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ３に対し、同時にストレス試験を実施することが可能となる。
【実施例３】
【００３１】
本発明の実施例３に係る強誘電体メモリの試験方法は、メモリセルを構成する強誘電体キャパシタの分極反転を繰り返し発生させる疲労試験に係るストレス試験を行なう方法である。実施例３に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例１のそれらと同じである。
【００３２】
図４は、実施例３に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままであり、リセット線ＲＳＴは、プレート線ＰＬにストレス電位を印加する区間Ｔｓｔｐとビット線ＢＬにストレス電位を印加する区間Ｔｓｔｂはローレベルにされ、ストレス電圧Ｖｓｔを切り替える区間Ｔｓｗはハイレベルにされる。また、ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬとビット線ＢＬとには一定周期でハイレベルとローレベルの電位が交互に印加される。
【００３３】
図４に示す区間Ｔｓｔｐおよび区間Ｔｓｔｂは強誘電体キャパシタＣ０〜Ｃ３にストレス電圧Ｖｓｔを印加する区間であり、リセット線ＲＳＴはローレベルにされる。区間Ｔｓｗはストレス電圧Ｖｓｔを反転させる区間であり、リセット線ＲＳＴはハイレベルにさせる。区間Ｔｓｔｐではプレート線ＰＬはストレス電位にされ、ビット線ＢＬはＧＮＤレベルにされる。区間Ｔｓｔｂではプレート線ＰＬはＧＮＤレベルにされ、ビット線ＢＬはストレス電位にされる。
【００３４】
つまり、区間Ｔｓｔｐでは強誘電体キャパシタＣ０〜Ｃ３には、プレート線ＰＬからセルノードＳＮ０〜ＳＮ３の方向へ電界が印加され、区間Ｔｓｔｂでは強誘電体キャパシタＣ０〜Ｃ３には、セルノードＳＮ０〜ＳＮ３からプレート線ＰＬの方向へ電界が印加される。区間Ｔｓｗではリセット線ＲＳＴの信号がハイレベルであり、プレート線ＰＬとローカルビット線ＬＢＬが短絡され、しかもセルトランジスタＱ０〜Ｑ３がオンであるので、セルノードＳＮ０〜ＳＮ３とプレート線ＰＬが短絡される。
【００３５】
区間Ｔｓｔｐから区間Ｔｓｗに移行した場合は、プレート線ＰＬの電位は、プレート駆動回路ＰＬＤで放電されるだけでなく、リセットトランジスタＱＲ、ローカルビット線ＬＢＬ、ブロック選択トランジスタＱＳおよびビット線ＢＬを介してビット線駆動回路ＳＡからも放電される。
【００３６】
また、区間Ｔｓｔｂから区間Ｔｓｗに移行した場合は、セルノードＳＮ０〜ＳＮ３の電位は、セルトランジスタＱ０〜Ｑ３、ローカルビット線ＬＢＬ、ブロック選択トランジスタＱＳおよびビット線ＢＬを介してビット線駆動回路ＳＡで放電されるだけでなく、ローカルビット線ＬＢＬからリセットトランジスタＱＲを介してプレート駆動回路ＰＬＤからも放電される。したがって、電圧の切り替え時は、高速な放電が可能になり、高速電圧切り替えの疲労試験を強誘電体キャパシタＣ０〜Ｃ３に対して行うことができる。
【００３７】
図５は、ビット線ＢＬおよびプレート線ＰＬを介して強誘電体キャパシタＣ０〜Ｃ３に印加される電圧の詳細な波形を示している。図示するように、一般的な強誘電体メモリのメモリセルでは、プレート線ＰＬの電圧の立ち下がりの高速化が実現でき、さらにビット線ＢＬの電圧の立下がりの高速化も合わせて実現できる。強誘電体キャパシタＣ０〜Ｃ３の両端に印加される電圧を切り替えるタイミングで、プレート線ＰＬとローカルビット線ＬＢＬを短絡することにより、強誘電体キャパシタＣ０〜Ｃ３の両端が短絡してイコライズし、ハイレベルの放電、ローレベルの充電を加速することができる。
【００３８】
以上のようなストレス試験状態に設定し、ビット線およびプレート線の各々に所定電位を与え、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ３に対し、同時にストレス試験を実施することが可能となる。
【実施例４】
【００３９】
本発明の実施例４に係る強誘電体メモリの試験方法は、メモリセルを構成するセルトランジスタＱ０〜Ｑ３に所定電圧を印加するストレス試験を行なう方法である。実施例４に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時とアクティブ時の動作は、実施例１のそれらと同じである。
【００４０】
図６は、実施例４に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３にはスタンドバイ時より一定電圧だけ高い電圧が印加され、リセット線ＲＳＴはハイレベルにされる。ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬおよびビット線ＢＬはＧＮＤレベルにされる。
【００４１】
この結果、すべてのセルトランジスタＱ０〜Ｑ３にストレス電圧Ｖｓｔが印加される。このストレス試験では、セルトランジスタＱ０〜Ｑ３のゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００４２】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、すべてのセルトランジスタＱ０〜Ｑ３に対し、同時にストレス試験を実施することが可能となる。
【実施例５】
【００４３】
本発明の実施例５に係る強誘電体メモリの試験方法は、リセットトランジスタＱＲに所定電圧を印加するストレス試験を行なう方法である。実施例５に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時とアクティブ時の動作は、実施例１のそれらと同じである。
【００４４】
図７は、実施例５に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はローレベルにされ、リセット線ＲＳＴにはスタンドバイ時より一定電圧だけ高い電圧が印加される。ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬおよびビット線ＢＬはＧＮＤレベルにされる。
【００４５】
この結果、リセットトランジスタＱＲにストレス電圧Ｖｓｔが印加される。このストレス試験では、リセットトランジスタＱＲのゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００４６】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、リセットトランジスタＱＲに対し、ストレス試験を実施することが可能となる。
【実施例６】
【００４７】
本発明の実施例６に係る強誘電体メモリの試験方法は、ブロック選択トランジスタＱＳに所定電圧を印加するストレス試験を行なう方法である。実施例６に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時とアクティブ時の動作は、実施例１のそれらと同じである。
【００４８】
図８は、実施例６に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はローレベルにされ、リセット線ＲＳＴにはハイレベルの電圧が印加される。ブロック選択線ＢＳはストレス電位にされ、プレート線ＰＬとおよびビット線ＢＬにはＧＮＤレベルの電圧が印加される。この結果、ブロック選択トランジスタＱＳにストレス電圧Ｖｓｔが印加される。このストレス試験では、ブロック選択トランジスタＱＳのゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００４９】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、ブロック選択トランジスタＱＳに対し、ストレス試験を実施することが可能となる。
【実施例７】
【００５０】
本発明の実施例７に係る強誘電体メモリの試験方法は、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲおよびブロック選択トランジスタＱＳに同時に所定電圧を印加するストレス試験を行なう方法である。実施例７に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時とアクティブ時の動作は、実施例１のそれらと同じである。
【００５１】
図９は、実施例７に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３にはスタンドバイ時より一定電圧だけ高い電圧が印加され、リセット線ＲＳＴにはスタンドバイ時より一定電圧だけ高い電圧が印加される。また、ブロック選択線ＢＳはハイレベルにされ、プレート線ＰＬおよびビット線ＢＬはＧＮＤレベルにされる。この結果、すべてのセルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲおよびブロック選択トランジスタＱＳにストレス電圧Ｖｓｔが印加される。このストレス試験では、各セルトランジスタのゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００５２】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、すべてのセルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲおよびブロック選択トランジスタＱＳに対し、同時にストレス試験を実施することが可能となる。
【実施例８】
【００５３】
本発明の実施例８に係る強誘電体メモリの試験方法は、２つのセルブロックの強誘電体メモリの強誘電体キャパシタに所定電圧を同時に印加してストレス試験を行なう方法である。
【００５４】
図１０は、本発明の実施例８に係る強誘電体メモリの試験方法の対象となる強誘電体メモリの回路構成を部分的に示している。この強誘電体メモリは、ロウデコーダＲＤ、プレート線ドライバＰＬＤ、ビット線駆動回路ＳＡ、第１セルブロックＣＢ０および第２セルブロックＣＢ１から構成されている。
【００５５】
第１セルブロックＣＢ０および第２セルブロックＣＢ１は、図１に示したセルブロックＣＢと同じ構成を有し、第１ビット線／ＢＬと第２ビット線ＢＬ（ビット線対）に対応させてそれぞれ設けられている。第１ビット線／ＢＬおよび第２ビット線ＢＬはビット線駆動回路ＳＡに接続されている。また、第１セルブロックＣＢ０および第２セルブロックＣＢ１は、プレート線ＰＬを共有している。
【００５６】
ロウデコーダＲＤは、このロウデコーダＲＤに接続されたワード線ＷＬ０〜ＷＬ３、第１リセット線ＲＳＴ０、第２リセット線ＲＳＴ１、第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１の電位を制御する。プレート線ドライバＰＬＤは、このプレート線ドライバに接続されたプレート線ＰＬを駆動する。ビット線駆動回路ＳＡはセンスアンプを含み、該ビット線駆動回路ＳＡに接続された第１ビット線／ＢＬおよび第２ビット線ＢＬを駆動するとともに、第１ビット線／ＢＬおよび第２ビット線ＢＬに出力された信号を検出する。
【００５７】
第１セルブロックＣＢ０は、第１セルトランジスタＱ０〜Ｑ３、第１強誘電体キャパシタＣ０〜Ｃ３、第１リセットトランジスタＱＲ０、第１ブロック選択トランジスタＱＳ０および第１ローカルビット線／ＬＢＬから構成されている。この第１セルブロックＣＢ０は、第１セルトランジスタＱ０〜Ｑ３と第１強誘電体キャパシタＣ０〜Ｃ３とがそれぞれ直列に接続された４個のメモリセルを備えている。各メモリセルは、並列に接続されてラダー構造を形成し、各メモリセルの一端は、プレート線ＰＬに接続され、他端は第１ローカルビット線／ＬＢＬに接続されている。第１セルトランジスタＱ０〜Ｑ３のゲートは、ワード線ＷＬ０〜ＷＬ３にそれぞれ接続されている。
【００５８】
プレート線ＰＬと第１ローカルビット線／ＬＢＬとの間には第１リセットトランジスタＱＲ０が接続されており、この第１リセットトランジスタＱＲ０のゲートは、第１リセット線ＲＳＴ０に接続されている。第１ローカルビット線／ＬＢＬと第１ビット線／ＢＬとの間には、第１ブロック選択トランジスタＱＳ０が接続されており、この第１ブロック選択トランジスタＱＳ０のゲートは、第１ブロック選択線ＢＳ０に接続されている。
【００５９】
第２セルブロックＣＢ１は、第２セルトランジスタＱ４〜Ｑ７、第２強誘電体キャパシタＣ４〜Ｃ７、第２リセットトランジスタＱＲ１、第２ブロック選択トランジスタＱＳ１および第２ローカルビット線ＬＢＬから構成されている。この第２セルブロックＣＢ１は、第２セルトランジスタＱ４〜Ｑ７と第２強誘電体キャパシタＣ４〜Ｃ７とがそれぞれ直列に接続された４個のメモリセルを備えている。各メモリセルは、並列に接続されてラダー構造を形成し、各メモリセルの一端は、プレート線ＰＬに接続され、他端は第２ローカルビット線ＬＢＬに接続されている。第２セルトランジスタＱ０〜Ｑ３のゲートは、ワード線ＷＬ０〜ＷＬ３にそれぞれ接続されている。
【００６０】
プレート線ＰＬと第２ローカルビット線ＬＢＬとの間には第２リセットトランジスタＱＲ１が接続されており、この第２リセットトランジスタＱＲ１のゲートは、第２リセット線ＲＳＴ１に接続されている。第２ローカルビット線ＬＢＬと第２ビット線ＢＬとの間には、第２ブロック選択トランジスタＱＳ１が接続されており、この第２ブロック選択トランジスタＱＳ１のゲートは、第２ブロック選択線ＢＳ１に接続されている。
【００６１】
次に、図１０に示す強誘電体メモリの動作を説明する。第１セルブロックＣＢ０および第２セルブロックＣＢ１の各々の動作は、実施例１のセルブロックＣＢの動作と同じである。第１セルブロックＣＢ０内のメモリセルの読み出しの場合、第１ブロック選択トランジスタＱＳ０がオンされ、第２ブロック選択トランジスタＱＳ１はオフされる。この状態で、プレート線ＰＬが駆動される。
【００６２】
この結果、第１ビット線／ＢＬにセル情報が読み出される。この場合、ビット線駆動回路ＳＡにおいて、第２ビット線ＢＬの電位は、参照電位として用いられる。第１ビット線／ＢＬの電位および第２ビット線ＢＬの電位は、ビット線駆動回路ＳＡの内部のセンスアンプにより増幅される。第２セルブロックＣＢ１内のメモリセルの読み出しの場合も同様である。
【００６３】
以上のような強誘電体メモリは、ビット線駆動回路ＳＡを構成するセンスアンプの面積の削減、メモリセルアレイのノイズを低減することができる。
【００６４】
強誘電体メモリのストレス試験時は、第１セルブロックＣＢ０および第２セルブロックＣＢ１内のセルトランジスタＱ０〜Ｑ７はオンされる。また、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１はオフされ、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１はオンされる。この状態で、第１ビット線／ＢＬおよび第２ビット線ＢＬとプレート線ＰＬとの間にストレス電圧Ｖｓｔが印加される。
【００６５】
この結果、すべてのメモリセルのセルトランジスタＱ０〜Ｑ７がオンしているため、すべての強誘電体キャパシタＣ０〜Ｃ７の一端には、第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬを介して第１ビット線／ＢＬおよび第２ビット線ＢＬの電位がそれぞれ印加され、他端にはプレート線ＰＬの電位が印加される。
【００６６】
図１１は、実施例８に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままで、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１はローレベルに、第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬにはＧＮＤレベルが、第１ビット線／ＢＬおよび第２ビット線ＢＬにはストレス電位がそれぞれ印加される。この結果、すべての強誘電体キャパシタＣ０〜Ｃ７にストレス電圧Ｖｓｔが印加される。
【００６７】
さらに、第１ビット線／ＢＬおよび第２ビット線ＢＬに印加するストレス電圧Ｖｓｔをさらに高い電位にする場合には、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１を制御する第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１と、第１および第２セルトランジスタＱ０〜Ｑ７を制御するワード線ＷＬ０〜ＷＬ３を、ストレス電圧Ｖｓｔよりも閾値以上高い電圧に設定する必要がある。
【００６８】
以上のようなストレス試験状態に設定し、第１ビット線／ＢＬおよび第２ビット線ＢＬ並びにプレート線ＰＬに所定電位を与え、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ７に対し、同時にストレス試験を実施することが可能となる。
【実施例９】
【００６９】
本発明の実施例９に係る強誘電体メモリの試験方法は、メモリセルを構成する強誘電体キャパシタに所定電圧を印加してストレス試験を行なう方法である。実施例９に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例８に係るそれらと同じである。
【００７０】
強誘電体メモリのストレス試験時は、第１セルブロックＣＢ０および第２セルブロックＣＢ１内のセルトランジスタＱ０〜Ｑ７はオンされる。また、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１はオフされ、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１はオンされ、第１ビット線／ＢＬおよび第２ビット線ＢＬとプレート線ＰＬとの間にストレス電圧Ｖｓｔが印加される。この結果、すべてのメモリセルのセルトランジスタＱ０〜Ｑ７がオンしているため、すべての強誘電体キャパシタＣ０〜Ｃ７の一端には第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬを介して第１ビット線／ＢＬおよび第２ビット線ＢＬの電位がそれぞれ印加され、他端にはプレート線ＰＬの電位が印加される。
【００７１】
図１２は、実施例９に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままであり、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１はローレベルに、第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬはストレス電位にされ、第１ビット線／ＢＬおよび第２ビット線ＢＬはＧＮＤレベルにされる。
【００７２】
この結果、すべての強誘電体キャパシタＣ０〜Ｃ７にストレス電圧Ｖｓｔが印加される。このストレス試験では、強誘電体キャパシタＣ０〜Ｃ７には、プレート線ＰＬからセルノードＳＮ０〜ＳＮ７の方向に電界が印加される。
【００７３】
以上のようなストレス試験状態に設定し、ビット線およびプレート線の各々に所定電位を与え、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ７に対し、同時にストレス試験を実施することが可能となる。
【実施例１０】
【００７４】
本発明の実施例１０に係る強誘電体メモリの試験方法は、メモリセルを構成する強誘電体キャパシタの分極反転を繰り返し発生させる疲労試験に係るストレス試験を行なう方法である。実施例１０に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例８のそれらと同じである。
【００７５】
図１３は、実施例１０に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はスタンドバイ時の状態（ハイレベル）のままであり、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１は、プレート線ＰＬにストレス電位を印加する区間Ｔｓｔｐと第１ビット線／ＢＬおよび第２ビット線ＢＬにストレス電位を印加する区間Ｔｓｔｂはローレベルにされ、ストレス電圧を切り替える区間Ｔｓｗはハイレベルにされる。第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬと第１ビット線／ＢＬおよび第２ビット線ＢＬは、一定周期でハイレベルとローレベルの電位が交互に印加される。
【００７６】
図１３における区間Ｔｓｔｐと区間Ｔｓｔｂは強誘電体キャパシタＣ０〜Ｃ７にストレス電圧を印加する区間であり、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１はローレベルにされる。区間Ｔｓｗはストレス電圧を反転させる区間であり、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１はハイレベルにさせる。区間Ｔｓｔｐではプレート線ＰＬはストレス電圧Ｖｓｔに、第１ビット線／ＢＬおよび第２ビット線ＢＬはＧＮＤレベルにされる。区間Ｔｓｔｂではプレート線ＰＬはＧＮＤレベルに、第１ビット線／ＢＬおよび第２ビット線ＢＬはストレス電位にされる。
【００７７】
つまり、区間Ｔｓｔｐでは強誘電体キャパシタＣ０〜Ｃ７には、プレート線ＰＬからセルノードＳＮ０〜ＳＮ７の方向の電界が印加され、区間Ｔｓｔｂでは強誘電体キャパシタＣ０〜Ｃ７には、セルノードＳＮ０〜ＳＮ７からプレート線ＰＬの方向へ電界が印加される。区間Ｔｓｗでは第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１がハイレベルにされ、プレート線ＰＬと第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬとが短絡され、しかもセルトランジスタＱ０〜Ｑ７がオンであるので、セルノードＳＮ０〜ＳＮ７とプレート線ＰＬが短絡される。
【００７８】
区間Ｔｓｔｐから区間Ｔｓｗに移行した場合は、プレート線ＰＬの電位は、プレート駆動回路ＰＬＤで放電されるだけでなく、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１、第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬ、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１並びに第１ビット線／ＢＬおよび第２ビット線ＢＬをそれぞれ介してビット線駆動回路ＳＡからも放電される。
【００７９】
また、区間Ｔｓｔｂから区間Ｔｓｗに移行した場合は、セルノードＳＮ０〜ＳＮ７の電位は、セルトランジスタＱ０〜Ｑ７、第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬ並びに第１ビット線／ＢＬおよび第２ビット線ＢＬをそれぞれ介してビット線駆動回路ＳＡで放電されるだけでなく、第１ローカルビット線／ＬＢＬおよび第２ローカルビット線ＬＢＬから第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１をそれぞれ介してプレート駆動回路ＰＬＤから放電される。
【００８０】
したがって、電圧の切り替え時は、高速な放電が可能になり、高速電圧切り替えの疲労試験を強誘電体キャパシタＣ０〜Ｃ７に与えることが可能となる。この実施例１０に係る強誘電体メモリの試験方法において、強誘電体キャパシタＣ０〜Ｃ７に印加される電圧の詳細な波形は、図５に示した波形と同じである。
【００８１】
以上のようなストレス試験状態に設定し、ビット線およびプレート線の各々に所定電位を与え、例えば高温でのバーンイン試験を行うことによって、すべての強誘電体キャパシタＣ０〜Ｃ７に対し、同時にストレス試験を実施することが可能となる。
【実施例１１】
【００８２】
本発明の実施例１１に係る強誘電体メモリの試験方法は、メモリセルを構成するセルトランジスタＱ０〜Ｑ７に所定電圧を印加するストレス試験を行なう方法である。実施例１１に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例８のそれらと同じである。
【００８３】
図１４は、実施例１１に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３にはスタンドバイ時より一定電圧だけ高い電圧が印加され、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１はハイレベルにされる。第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬと第１ビット線／ＢＬおよび第２ビット線ＢＬとはＧＮＤレベルにされる。
【００８４】
この結果、すべてのセルトランジスタＱ０〜Ｑ７にストレス電圧Ｖｓｔが印加される。このストレス試験では、すべてのセルトランジスタＱ０〜Ｑ７のゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００８５】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、すべてのセルトランジスタＱ０〜Ｑ７に対し、同時にストレス試験を実施することが可能となる。
【実施例１２】
【００８６】
本発明の実施例１２に係る強誘電体メモリの試験方法は、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１に所定電圧を印加するストレス試験を行なう方法である。実施例１２に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時とアクティブ時の動作は、実施例８のそれらと同じである。
【００８７】
図１５は、実施例１２に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はローレベルにされ、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１にはスタンドバイ時より一定電圧だけ高い電圧が印加される。第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬと第１ビット線／ＢＬおよび第２ビット線ＢＬとはＧＮＤレベルにされる。
【００８８】
この結果、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１にストレス電圧Ｖｓｔが印加される。このストレス試験では、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１のゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００８９】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１に対し、同時にストレス試験を実施することが可能となる。
【実施例１３】
【００９０】
本発明の実施例１３に係る強誘電体メモリの試験方法は、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１に所定電圧を印加するストレス試験を行なう方法である。実施例１３に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例８のそれらと同じである。
【００９１】
図１６は、実施例１３に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３はローレベルにされ、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１にはハイレベルが印加される。第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はストレス電位にされ、プレート線ＰＬと第１ビット線／ＢＬおよび第２ビット線ＢＬとはＧＮＤレベルにされる。
【００９２】
この結果、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１にストレス電位が印加される。このストレス試験では、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１のゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００９３】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１に対し、同時にストレス試験を実施することが可能となる。
【実施例１４】
【００９４】
本発明の実施例１４に係る強誘電体メモリの試験方法は、セルトランジスタＱ０〜Ｑ７と、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１、並びに第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１に同時に所定電圧を印加するストレス試験を行なう方法である。実施例１４に係る強誘電体メモリの試験方法で使用される強誘電体メモリの回路構成と、スタンドバイ時およびアクティブ時の動作は、実施例８のそれらと同じである。
【００９５】
図１７は、実施例１４に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示している。ワード線ＷＬ０〜ＷＬ３にはスタンドバイ時より一定電圧だけ高い電圧が印加され、第１リセット線ＲＳＴ０および第２リセット線ＲＳＴ１にはスタンドバイ時より一定電圧だけ高い電圧が印加される。また、第１ブロック選択線ＢＳ０および第２ブロック選択線ＢＳ１はハイレベルにされ、プレート線ＰＬと第１ビット線／ＢＬおよび第２ビット線ＢＬとはＧＮＤレベルにされる。
【００９６】
この結果、すべてのセルトランジスタＱ０〜Ｑ７、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１、並びに第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１にストレス電圧Ｖｓｔが印加される。このストレス試験では、各セルトランジスタのゲートからソースおよびドレインのチャネル領域にストレス電圧が印加される。
【００９７】
以上のようなストレス試験状態に設定し、例えば高温でのバーンイン試験を行うことによって、すべてのセルトランジスタＱ０〜Ｑ７、第１リセットトランジスタＱＲ０および第２リセットトランジスタＱＲ１、並びに第１ブロック選択トランジスタＱＳ０および第２ブロック選択トランジスタＱＳ１に対し、同時にストレス試験を実施することが可能となる。
【産業上の利用可能性】
【００９８】
本発明は、例えばバーンイン試験においてストレス試験を行う必要のある強誘電体メモリの試験方法に適用可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施例１に係る強誘電体メモリの試験方法の対象となる強誘電体メモリの回路構成を部分的に示す図である。
【図２】本発明の実施例１に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図３】本発明の実施例２に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図４】本発明の実施例３に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図５】本発明の実施例３に係る強誘電体メモリの試験方法におけるストレス試験時に強誘電体キャパシタに印加される電圧の詳細な波形を示す図である。
【図６】本発明の実施例４に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図７】本発明の実施例５に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図８】本発明の実施例６に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図９】本発明の実施例７に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１０】本発明の実施例８に係る強誘電体メモリの試験方法の対象となる強誘電体メモリの回路構成を部分的に示す図である。
【図１１】本発明の実施例８に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１２】本発明の実施例９に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１３】本発明の実施例１０に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１４】本発明の実施例１１に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１５】本発明の実施例１２に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１６】本発明の実施例１３に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【図１７】本発明の実施例１４に係る強誘電体メモリの試験方法におけるストレス試験時の動作波形を示す図である。
【符号の説明】
【０１００】
ＲＤ  ロウデコーダ
ＷＬ０〜ＷＬ３  ワード線
ＲＳＴ  リセット線
ＲＳＴ０  第１リセット線
ＲＳＴ２  第２リセット線
ＢＳ  ブロック選択線
ＢＳ１  第１ブロック選択線
ＢＳ２  第２ブロック選択線
ＰＬＤ  プレート線ドライバ
ＰＬ  プレート線
ＳＡ  ビット線駆動回路
ＢＬ  ビット線、第２ビット線
／ＢＬ  第１ビット線
ＬＢＬ  ローカルビット線、第２ローカルビット線
／ＬＢＬ  第１ローカルビット線
ＣＢ  セルブロック
ＣＢ０  第１セルブロック
ＣＢ１  第２セルブロック
Ｑ０〜Ｑ３  セルトランジスタ、第１セルトランジスタ
Ｑ４〜Ｑ７  第２セルトランジスタ
Ｃ０〜Ｃ３  強誘電体キャパシタ、第１強誘電体キャパシタ
Ｃ４〜Ｃ７  第２強誘電体キャパシタ
ＱＲ  リセットトランジスタ
ＱＲ０  第１リセットトランジスタ
ＱＲ１  第２リセットトランジスタ
ＱＳ  ブロック選択トランジスタ
ＱＳ０  第１ブロック選択トランジスタ
ＱＳ１  第２ブロック選択トランジスタ
ＳＮ０〜ＳＮ７  セルノード
【図１】
2008016091.tif 000003
【図２】
2008016091.tif 000004
【図３】
2008016091.tif 000005
【図４】
2008016091.tif 000006
【図５】
2008016091.tif 000007
【図６】
2008016091.tif 000008
【図７】
2008016091.tif 000009
【図８】
2008016091.tif 000010
【図９】
2008016091.tif 000011
【図１０】
2008016091.tif 000012
【図１１】
2008016091.tif 000013
【図１２】
2008016091.tif 000014
【図１３】
2008016091.tif 000015
【図１４】
2008016091.tif 000016
【図１５】
2008016091.tif 000017
【図１６】
2008016091.tif 000018
【図１７】
2008016091.tif 000019