(57)【要約】【課題】高速フーリエ変換（ＦＦＴ）処理でパルス諸元を検出する場合、ＦＦＴ処理のサンプリング数を増加すれば周波数分解能は高くなるが、逆にサンプリング数が増加することで時間分解能が悪化するという課題があった。【解決手段】到来電波を受けたアンテナから出力されるＲＦ信号をＩＦ信号に周波数変換する受信部３と、ＩＦ信号をデジタルのサンプル信号に変換するＡ／Ｄ変換回路４と、デジタルサンプル信号に対して高速フーリエ変換の処理ポイントをオーバーラップしてＦＦＴ解析処理を行うＦＦＴ処理回路１０と、ＦＦＴ処理結果から到来電波の諸元を検出する諸元検出回路６とを備え、時間分解能を確保しながら周波数分解能も維持してパルス諸元を検出するようにした。【選択図】図４
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【特許請求の範囲】
【請求項１】
到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ／デジタル変換回路、このアナログ／デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換（ＦＦＴ）の処理ポイントをオーバーラップしてＦＦＴ解析処理を行うＦＦＴ処理回路、及びこのＦＦＴ処理回路からの出力により上記到来電波の諸元を検出する諸元検出回路を備えたパルス諸元検出装置。
【請求項２】
ＦＦＴ処理回路は、複数のＦＦＴ処理部を有し、１サイクルの処理ポイント数Ｎを複数ポイント数Ｍ（但し、ＭはＮ／ｎ、ｎは整数）ずつスライドさせるようにしてＦＦＴ処理するようにした請求項１に記載のパルス諸元検出装置。
【請求項３】
到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ／デジタル変換回路、このアナログ／デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換（ＦＦＴ）の処理ポイント数が異なる２種類のＦＦＴ解析を並列処理するＦＦＴ処理回路、及びこのＦＦＴ処理回路からの出力により上記到来電波の諸元を検出する諸元検出回路を備えたパルス諸元検出装置。
【請求項４】
ＦＦＴ処理回路は、１サイクルの処理ポイント数ＮをＦＦＴ処理するＦＦＴ処理部と、処理ポイント数Ｍ（但し、Ｍ＜Ｎ）をＦＦＴ処理するＦＦＴ処理部とから成る請求項３に記載のパルス諸元検出装置。
【請求項５】
処理ポイント数Ｎ及びＭを到来電波の諸元に応じて可変するようにした請求項２または請求項４に記載のパルス諸元検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パルス状の到来電波の諸元を検出するパルス諸元検出装置に関するもので、特に受信信号を高速フーリエ変換（ＦＦＴ＝Fast Fourier Transform）処理することにより諸元を検出するパルス諸元検出装置に関するものである。
【背景技術】
【０００２】
アンテナから時系列に入力される高周波（ＲＦ＝RadioFrequency）信号の到来電波を受信して、その受信信号のパルス諸元、例えばパルス到来時刻（ＴＯＡ＝Time of Arrival）、パルス幅（ＰＷ＝Pulse Wide）、パルス振幅（ＰＡ＝Pulse Amplitude）、周波数（Ｆ＝Frequency）などを検出することにより目標識別などを行うことが知られている。
このようなパルス諸元を検出する手段の１つとして、周波数解析手段に高速フーリエ変換（ＦＦＴ）処理と最大エントロピー（ＭＥＭ）処理を併用したものがある。高速フーリエ変換（ＦＦＴ）処理の場合、周波数分解能はビート信号に対するサンプリング数に依存するため、サンプリング数が多いほど周波数分解能は上がるが、サンプリング数が少ないと周波数分解能は下がる。一方、最大エントロピー（ＭＥＭ）処理の場合、周波数分解能はサンプリング数に依存せず、高い分解能が得られるが、スペクトルの強度が忠実に再現されない。したがってＦＦＴ処理のスペクトルの強度の忠実性があるという利点とＭＥＭ処理の高い周波数分解能が得られるという利点を組み合わせて周波数解析を行うようにしたものである。
【０００３】
特に、高速フーリエ変換（ＦＦＴ）処理の場合は、周波数分解能に多少問題はあるものの、複数パルスが重畳した入力波に対しては分離／識別ができる上、目標の有無および強度については忠実であるため、目標識別などの周波数解析にはよく使用されている。（特許文献１参照）
【特許文献１】特開２００１−３４９９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高速フーリエ変換（ＦＦＴ）処理でパルス諸元を検出する場合、周波数上で処理ができるため、複数パルスが重畳した入力波に対しては分離および識別が可能となるが、高速フーリエ変換（ＦＦＴ）処理の為には、サンプリング数（ポイント数）のデータの纏まりが必要である。したがって、同一サンプリングレートに対して、ＦＦＴ処理のサンプリング数を増加すれば周波数分解能は高くなるが、逆にサンプリング数が増加することで時間分解能が悪化するという課題があった。
【０００５】
この発明は、高速フーリエ変換（ＦＦＴ）処理でパルス諸元を検出する場合、時間分解能を確保しながら周波数分解能も維持することにより、高精度のパルス諸元検出装置を得ることを目的とするものである。
【課題を解決するための手段】
【０００６】
この発明のパルス諸元検出装置は、到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部と、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ／デジタル変換回路と、このアナログ／デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換（ＦＦＴ）の処理ポイントをオーバーラップしてＦＦＴ解析処理を行うＦＦＴ処理回路と、このＦＦＴ処理回路からの出力により到来電波の諸元を検出する諸元検出回路を備えたものである。
【０００７】
またこの発明のパルス諸元検出装置は、到来電波を受けたアンテナから出力される高周波信号を中間周波数信号に周波数変換する受信部と、この受信部により変換された中間周波数信号をデジタルのサンプル信号に変換するアナログ／デジタル変換回路と、このアナログ／デジタル変換回路からのデジタルサンプル信号に対して、高速フーリエ変換（ＦＦＴ）の処理ポイント数が異なる２種類のＦＦＴ解析を並列処理するＦＦＴ処理回路と、このＦＦＴ処理回路からの出力により到来電波の諸元を検出する諸元検出回路を備えたものである。
【発明の効果】
【０００８】
この発明によれば、高速フーリエ変換（ＦＦＴ）処理を行うポイントをオーバーラップしてＦＦＴ解析を実行することにより、パルス幅の短い信号の検出にも対応でき、オーバーラップ量が大きいということは、ＦＦＴ処理結果が短時間で出力されることを意味し、検出されるパルス諸元の時間分解能が向上する。
また、ＦＦＴ処理をポイント数Ｍ点とＮ点（Ｍ＜Ｎ）毎に２系統で並列処理を行うことにより、周波数分解能、時間分解能それぞれ最良の諸元が抽出できる。
【発明を実施するための最良の形態】
【０００９】
発明の基本形態
まず、この発明のパルス諸元検出装置の基本的な形態について説明する。図１はこの発明が適用される基本的な構成図を、図２は高速フーリエ変換（ＦＦＴ）処理を行なった特性図を、図３はＦＦＴ処理結果による時間−周波数成分の特性図をそれぞれ示す。
図２の構成図において、受信アンテナ１は到来電波の高周波（ＲＦ）信号を受信する。アンテナ１から出力されるＲＦ信号は中間周波数（ＩＦ＝Intermediate Frequency）信号へ周波数変換するミキサ２などを有した受信部３に入力される。受信部３で変換された中間周波数信号は、アナログ信号をデジタル信号に変換するアナログ／デジタル（Ａ/Ｄ）変換回路４、高速フーリエ変換（ＦＦＴ）処理を行なうＦＦＴ処理回路５、ＦＦＴ処理結果によりパルス諸元を検出する諸元検出回路６を備えた信号処理回路７に入力され、パルス諸元データを分析する。プロセッサ８は信号処理回路７で分析されたパルス諸元データに基づき、目標識別を行うものである。
【００１０】
図１の構成による動作を図２及び図３に基づき説明する。まず受信部３から出力される中間周波数（ＩＦ）信号をＡ/Ｄ変換回路４にて高速サンプリングし、デジタルサンプル信号とする。ＦＦＴ処理回路５は、デジタルサンプル信号に対して、予め設定されたポイント（サンプル）数のＦＦＴ処理を行い、周波数成分を抽出する。
図２はＦＦＴ処理の各時刻おける周波数成分を示す特性図で、図２（ａ）はＸ回目の処理特性図、図２（ｂ）はＸ＋１回目の処理特性図、図２（ｃ）はＸ＋２回目の処理特性図、図２（ｄ）はＸ＋３回目の処理特性図、図２（ｅ）はＸ＋４回目の処理特性図をそれぞれ示し、ここで予め設定されたスレッショルドレベルを越えた振幅値があればパルスデータを受信したと判断し、その諸元データの検出処理を行う。
この図２では、ＦＦＴ処理のＸ回目からＸ＋４回目まですべてに周波数Ｆ１の信号の振幅値がスレッショルドレベルを越え、ＦＦＴ処理のＸ＋３回目からＸ＋４回目までに周波数Ｆ２の信号の振幅値がスレッショルドレベルを越えていることを示している。
【００１１】
図３は、図２によるＦＦＴ処理結果を基に、横軸を時間にスレッショルドレベルを越えた振幅値の周波数データをプロットしたものである。ＦＦＴ処理を行うことで、周波数Ｆ１、Ｆ２がそれぞれ弁別されて検出され、また、それぞれの周波数Ｆ１、Ｆ２に対して到来時刻ＴＯＡはスレッショルドレベル以上になった時刻で検出でき、パルス幅ＰＷは周波数がスレッショルドレベル以上である回数分から検出できる。
この図３では、到来時刻ＴＯＡ（Time of Arrival）１に周波数Ｆ（Frequency）１、パルス幅ＰＷ（Pulse Wide）１の信号が検出され、またパルス到来時刻ＴＯＡ２に周波数Ｆ２、パルス幅ＰＷ２の信号が検出され、２波の信号が重畳した到来電波が分離、検出できることを示している。
【００１２】
こうして中間周波数（ＩＦ）信号をＡ/Ｄ変換したディジタルデータに対してＦＦＴ処理を行うことで、周波数が異なる複数同時入力信号を分離および識別することができ、また、それぞれの周波数に対して到来時刻ＴＯＡ、パルス幅ＰＷ、パルス振幅ＰＡを検出できる。
【００１３】
実施の形態１
次にこの発明の実施の形態１におけるパルス諸元検出装置を図４〜図６について説明する。図４はこの発明の実施の形態１に使用されるＦＦＴ処理回路を示す構成図、図５はＦＦＴ処理の概念図、図６はＦＦＴ処理結果を従来と比較して示す図である。
この発明の実施の形態１は、図１に示す基本構成図のＦＦＴ処理回路５を、この図４に示すような構成のＦＦＴ処理回路１０としたもので、その他の構成は図１の基本構成図と同じに付き、説明を省略する。
【００１４】
図４において、ＦＦＴ処理回路１０は、複数のＦＦＴ処理部１０１〜１０４を有し、１サイクルの処理ポイント数Ｎを複数ポイント数Ｍ（但し、ＭはＮ／ｎ、ｎは整数）ずつスライドさせるようにして、オーバーラップしてＦＦＴ処理するようにしている。即ち、各ＦＦＴ処理部１０１〜１０４は、すべて同じ処理ポイント数ＮでＦＦＴ処理を行なうが、処理の開始時間がポイント数Ｍずつずれている。
【００１５】
図４における構成の動作を図５および図６に基づいて説明する。図４および図５では１サイクルのＦＦＴ処理ポイント数Ｎを１２８とし、１サイクル１２８ポイントを例えばポイント数Ｍを３２ポイントずつスライドさせることを例に説明する。したがってＦＦＴ処理部１０１〜１０４はＮ／Ｍ＝１２８／３２で４個必要となる。
受信部３で中間周波数（ＩＦ）信号に変換されたパルス変調信号はＡ／Ｄ変換回路４でデジタルサンプル信号に変換され、ＦＦＴ処理回路１０の各ＦＦＴ処理部１０１〜１０４に並列に入力される。各ＦＦＴ処理部１０１〜１０４によるＦＦＴ処理の結果、図５に示すように、ＦＦＴ処理部１０１（ＦＦＴ１）の出力は、処理ポイント数１２８毎に出力される出力Ａ、Ｂに相当することになる。またＦＦＴ処理部１０２（ＦＦＴ２）の出力は、出力Ａからポイント数３２ずれた出力ａに相当する。同様にＦＦＴ処理部１０３（ＦＦＴ３）の出力は、出力ｂに、ＦＦＴ処理部１０４（ＦＦＴ４）の出力は、出力ｃに相当することになる。
このように１サイクル１２８ポイントを例えばポイント数を３２ポイントずつスライドさせることによって、１サイクル中で４回のＦＦＴ処理出力（a、ｂ、ｃ、Ｂ）に相当するものが得られることになる。
【００１６】
図６に、到来電波の入力（ＩＦ）信号に対して、処理ポイントをオーバーラップさせてＦＦＴ処理を行った場合と、オーバーラップ無しでＦＦＴ処理を行った場合との検出パルスの分析結果を比較して示す。この図６から明らかなように、処理ポイントをオーバーラップ無しで１２８ポイントＦＦＴ処理をシリーズに実行した時の検出パルスのパルス幅はＰＷ１となる。また処理ポイントをオーバーラップさせて１２８ポイントを３２ポイントずつシフトして４分割でＦＦＴ処理して実行した時の検出パルスのパルス幅はＰＷ２となる。
【００１７】
即ち、ポイント数Ｍ（３２点）毎の出力ａ、ｂ、ｃによるパルス諸元検出で、パルス幅ＰＷとパルス到来時刻ＴＯＡの諸元をとり、ポイント数Ｎ（１２８点）毎の出力Ａ、Ｂによるパルス諸元検出で、周波数Ｆとパルス振幅ＰＡの諸元をとることによって、時間分解能を確保しながら周波数分解能も維持できる。
このように、ＦＦＴ処理を行うポイント数をオーバーラップして、ＦＦＴ解析を実行することにより、パルス諸元のパルス幅ＰＷ、パルス到来時刻ＴＯＡの精度（時間分解能）が向上でき、また周波数分解能も維持して高精度のパルス諸元検出装置を得ることができる。
【００１８】
実施の形態２
次にこの発明の実施の形態２におけるパルス諸元検出装置を図７、図８について説明する。図７はこの発明の実施の形態２に使用されるＦＦＴ処理回路を示す構成図、図８はＦＦＴ処理の概念図を示す図である。
この発明の実施の形態２は、図１に示す基本構成図のＦＦＴ処理回路５を、この図７に示すような構成のＦＦＴ処理回路１１としたもので、その他の構成は図１の基本構成図と同じに付き、説明を省略する。
【００１９】
図７において、ＦＦＴ処理回路１１は、１サイクルの処理ポイント数ＮをＦＦＴ処理するＦＦＴ処理部１１１と、処理ポイント数Ｍ（但し、Ｍ＜Ｎ）をＦＦＴ処理するＦＦＴ処理部１１２の２種類のＦＦＴ処理部で構成されている。即ち、ＦＦＴ処理部１１２は、ＦＦＴ処理部１１１が処理する１サイクルの処理ポイント数Ｎよりも少ない処理ポイント数ＭずつＦＦＴ処理を行なって、１サイクルの処理ポイントをオーバラップしてＦＦＴ処理するようにしている。
【００２０】
図７における構成の動作を図８に基づいて説明する。図７および図８では、ＦＦＴ処理部１１１が処理する１サイクルのＦＦＴ処理ポイント数Ｎを１２８とし、ＦＦＴ処理部１１２が処理するＦＦＴ処理ポイント数Ｍを３２ポイントとする例について説明する。
受信部３で中間周波数（ＩＦ）信号に変換されたパルス変調信号はＡ／Ｄ変換回路４でデジタルサンプル信号に変換され、ＦＦＴ処理回路１１の処理ポイント数の異なる２種のＦＦＴ処理部１１１、１１２に並列に入力される。各ＦＦＴ処理部１１１、１１２によるＦＦＴ処理の結果、図８のＦＦＴ処理周期に示すように、ＦＦＴ処理部１１１（ＦＦＴ１）の出力は、処理ポイント数１２８毎に出力される出力Ａ、Ｂに相当することになる。またＦＦＴ処理部１１２（ＦＦＴ２）の出力は、ポイント数３２毎に出力される出力ａ、ｂ、ｃ、ｄに相当することになる。
【００２１】
このようにＦＦＴ処理部１１１で１サイクル１２８ポイントをシリーズにＦＦＴ処理することで周波数データの分解能を維持し、一方ＦＦＴ処理部１１２で１サイクル１２８ポイントの中のポイント数を３２ポイントずつ４分割でＦＦＴ処理を行うことによって、パルス諸元のパルス幅ＰＷ、パルス到来時刻ＴＯＡの精度（時間分解能）が確保できる。
以上のように実施の形態２の発明は、データ点数Ｎとデータ点数Ｍ（ただしＮ＞Ｍ）の２種類のＦＦＴ処理部を並列に構成し、データ点数ＮのＦＦＴ処理で周波数分解能、データ数ＭのＦＦＴ処理で時間分解能を確保している。
【００２２】
実施の形態３
次にこの発明の実施の形態３におけるパルス諸元検出装置を示す図９について説明する。図９はこの発明の実施の形態３におけるパルス諸元検出装置の構成図を示す図である。
図９に示すように、この発明の実施の形態３は、図１に示す基本構成図のプロセッサ８に再プログラムが可能なデバイスＦＰＧＡ（Field Programmable Gate array）回路９を設け、このＦＰＧＡ回路９により、ＦＦＴ処理回路１２の処理ポイント数を可変するようにしたものである。その他の構成は図１の基本構成図と同じに付き、説明を省略する。
なお、ＦＦＴ処理回路１２は実施の形態１および実施の形態２で説明したＦＦＴ処理回路１０またはＦＦＴ処理回路１１が使用される。
【００２３】
図９において、プロセッサ８が認識した到来電波の特性、即ちパルス諸元の特性に応じて、ＦＰＧＡ回路９はＦＦＴ処理回路１２の複数のＦＴＴ処理部１０１〜１０４又は１１１、１１２でＦＦＴ処理するポイント数ＮまたはＭを可変にするようにする。
こうして到来電波の特性に応じてＦＴＴ処理ポイント数を変えることで、最適な周波数分解能、時間分解能のパルス諸元検出に柔軟性を持って対応できる。
【図面の簡単な説明】
【００２４】
【図１】この発明の基本形態におけるパルス諸元検出装置の全体構成図である。
【図２】この発明の基本形態におけるＦＦＴ処理状況を示す特性図である。
【図３】この発明の基本形態におけるＦＦＴ処理結果による時間−周波数成分の特性図である。
【図４】この発明の実施の形態１におけるパルス諸元検出装置に使用されるＦＦＴ処理回路の構成図である。
【図５】この発明の実施の形態１におけるＦＦＴ処理の概念図である。
【図６】この発明の実施の形態１におけるＦＦＴ処理結果を従来と比較して示す図である。
【図７】この発明の実施の形態２におけるパルス諸元検出装置に使用されるＦＦＴ処理回路の構成図である。
【図８】この発明の実施の形態２におけるＦＦＴ処理の概念図である。。
【図９】この発明の実施の形態３におけるパルス諸元検出装置の全体構成図である。
【符号の説明】
【００２５】
１：アンテナ                        ２：ミキサ部
３：受信部                          ４：Ａ／Ｄ変換回路
５：ＦＦＴ処理回路                  ６：諸元検出回路
７：信号処理回路                    ８：プロセッサ
９：ＦＰＧＡ回路                  １０：ＦＦＴ処理回路
１１：ＦＦＴ処理回路
１０１〜１０４、１１１、１１２：ＦＦＴ処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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