(57)【要約】【課題】本発明は半導体装置の製造技術に関わり、より詳細には、半導体装置の相互連結構造及びそれの製造方法を提供する。【解決手段】少なくとも内側領域、内側領域の少なくとも一側に位置された中間領域、及び内側領域と向き合うように中間領域の少なくとも一側に配置された外側領域を含むように配置された領域を有する半導体装置のための相互連結構造は第１及び第２信号ラインの一つ以上の対を含む。それぞれの対は内側領域から中間領域に延長し、第１及び第２信号ラインの第１部位及び第２部位はそれぞれ平行し、第１部位は内側領域内に位置する。少なくとも第１信号ラインの第１及び第２部位は同一直線上に位置されず、それぞれの対で対内側のライン間隔（inter−pair  line-spacing）は内側領域でのｄ２及び中間領域でのｄ２’を含む。ここで、内側領域でのｄ２は中間領域でのｄ２’より小さい。【選択図】図３６
2008028401.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも内側領域、前記内側領域の少なくとも一側に位置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に配置された外側領域を含むように配置された領域を有する半導体装置のための相互連結構造において、
第１及び第２信号ラインの一つ以上の対（pairs）を含み、
それぞれの対は前記内側領域から前記中間領域に延長し、前記第１及び第２信号ラインの第１部位及び第２部位はそれぞれ平行し、前記第１部位は前記内側領域内に位置され、
少なくとも前記第１信号ラインの第１及び第２部位は同一直線上に位置せず、
それぞれの対で対内側のライン間隔（intra−pair  line-spacing）は、前記内側領域でのライン間隔をｄ２、前記中間領域でのライン間隔をｄ２’とすると、下記の式（１）を満足することを特徴とする相互連結構造。
ｄ２＜ｄ２’          （１）
【請求項２】
前記それぞれの対は、
前記第２部位に向き合う前記第１部位の端部で第３部位をさらに含み、
少なくとも前記第２信号ラインの第１及び第３部位は同一直線上に位置しないことを特徴とする請求項１記載の相互連結構造。
【請求項３】
前記それぞれの対は、
前記第２部位に向き合う第１部位の端部で第３部位をそれぞれさらに含み、
少なくとも前記第１信号ラインの第１及び第３部位は同一直線上に位置しないことを特徴とする請求項１記載の相互連結構造。
【請求項４】
前記内側領域は、複数のセルを含むセル領域であり、前記中間領域は境界領域であり、前記外側領域は周辺領域であることを特徴とする請求項１記載の相互連結構造。
【請求項５】
前記内側領域でのライン対の間の間隔（inter−pair  line-spacing）はｄ１であり、下記の式（２）を満足することを特徴とする請求項１記載の相互連結構造。
ｄ２＜ｄ１          （２）
【請求項６】
下記の式（３）を満足することを特徴とする請求項５記載の相互連結構造。
ｄ２＜ｄ２’＜ｄ１          （３）
【請求項７】
前記内側領域で反復パターンを含み、
前記反復パターンは、
前記対内側ライン間隔ｄ２を有する２つ以上の対を示す第１反復パターンと、
前記ライン対の間の間隔ｄ１を有する２つ以上の対を示す第２反復パターンと、を含むことを特徴とする請求項５記載の相互連結構造。
【請求項８】
前記中間領域でのライン対の間の間隔はｄ１’であり、下記の式（４）を満足することを特徴とする請求項５記載の相互連結構造。
ｄ２＜ｄ１’          （４）
【請求項９】
下記の式（５）を満足することを特徴とする請求項８記載の相互連結構造。
ｄ２＜ｄ１’＜ｄ１          （５）
【請求項１０】
前記内側領域でのライン対の間の間隔はｄ１であり、下記の式（６）を満足することを特徴とする請求項１記載の相互連結構造。
ｄ２＜ｄ２’＜ｄ１          （６）
【請求項１１】
前記中間領域でのライン対の間の間隔はｄ１’であり、下記の式（７）を満足することを特徴とする請求項１記載の相互連結構造。
ｄ１’＝ｄ２’          （７）
【請求項１２】
前記中間領域で反復パターンを含み、前記中間領域でのライン対の間の間隔はｄ１’であり、
前記反復パターンは、
前記対内側のライン間隔ｄ２’を有する２つ以上の対を示す第１反復パターンと、
前記ライン対の間の間隔ｄ１’を有する２つ以上の対を示す第２反復パターンと、を含むことを特徴とする請求項１記載の相互連結構造。
【請求項１３】
前記内側領域でのライン対の間の間隔はｄ１であり、下記の式（８）を満足することを特徴とする請求項１記載の相互連結構造。
３（ｄ２）＝ｄ１          （８）
【請求項１４】
前記中間領域でのライン対の間の間隔はｄ１’であり、下記の式（９）を満足することを特徴とする請求項１記載の相互連結構造。
２（ｄ２）＝ｄ１’          （９）
【請求項１５】
フィーチャサイズはＦであり、下記の式（１０〜１４）のうち少なくとも一つを満足することを特徴とする請求項１記載の相互連結構造。
ｄ２＝０．５Ｆ          （１０）
ｗＣ＝０．５Ｆ          （１１）（ここで、ｘＣは前記内側領域で各対のライン幅）
ｗＩＲ＝０．５Ｆ          （１２）（ここで、ｗＩＲは前記中間領域で各対のライン幅）
ｄ１＝１．５Ｆ          （１３）（ここで、ｄ１は内側領域でライン対の間の間隔）、及び
ｄ１’＝Ｆ          （１４）（ここで、ｄ１’は中間領域でライン対の間の間隔）
【請求項１６】
複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に位置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に位置された外側領域を含むように配置された半導体メモリ装置のための相互連結構造において、
平行な信号ラインの一つ以上の対を含み、
それぞれの対において、前記内側領域で対内側のライン間隔ｄ２は前記中間領域で対内側のライン間隔ｄ２’より小さく、
それぞれの対において、内側領域でライン対の間の間隔ｄ１は前記中間領域でライン対間の間隔ｄ１’より大きく、
前記内側領域において、第１反復パターンは２つの隣接する平行ラインの対を含み、前記対内側のライン間隔ｄ２とライン対間の間隔ｄ１を有し、ここで、前記ｄ２は前記ｄ１より小さく、
少なくとも三つのライン対が前記第１反復パターンを示し、
前記中間領域で、第２反復パターンは２つの隣接する平行ラインの対を含み、前記対内側のライン間隔ｄ２’と前記ライン対の間の間隔ｄ１’を有し、
少なくとも三つのライン対が前記第２反復パターンを示すことを特徴とする相互連結構造。
【請求項１７】
複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に位置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に位置された外側領域を含むように配置された半導体メモリ装置を製造する方法において、
基板を提供する段階と、
前記基板上に絶縁膜を、前記絶縁膜上に導電膜を、そして前記導電膜上に犠牲膜を形成する段階と、
前記犠牲膜上にフォトレジストを形成する段階と、
一つ以上の四角開口を含むように前記フォトレジストをパターニングする段階と、
前記内側領域でそれぞれの開口の幅が第１の幅ＬＣになるようにする段階と、
前記中間領域でそれぞれの開口の幅が第２の幅ＬＩＲになるようにする段階と、
を含み、
ここで、前記幅ＬＣは前記幅ＬＩＲより小さいことを特徴とする半導体メモリ装置の製造方法。
【請求項１８】
前記パターニングされたフォトレジストをマスクとして用いて前記導電膜を露出させるギャップを形成するために前記犠牲膜の部位を除去する段階と、
前記導電膜の露出された部位と前記ギャップによって露出された前記犠牲膜の側面部位上に側壁スペーサを形成する段階と、
一つ以上の対で初期の信号ラインと対応して互いに隔離させるために前記内側領域で前記側壁スペーサの部位を除去する段階と、
前記犠牲膜の残留部位を除去する段階と、
前記側壁スペーサをマスクとして用いて一つ以上の平行な信号ライン対を形成するために前記導電膜の部位を選択的に除去する段階と、
前記側壁スペーサを除去する段階と、をさらに含むことを特徴とする請求項１７記載の半導体メモリ装置の製造方法。
【請求項１９】
前記一つ以上の四角開口と交差し、各開口の大きさがＬＣとなるように前記内側領域と前記中間領域との間に境界を位置させる段階と、
前記一つ以上の四角開口と交差し、各開口の大きさがＬＩＲになるように前記内側領域と前記中間領域との間に境界を位置させる段階のうち、少なくとも一つをさらに含むことを特徴とする請求項１８記載の半導体メモリ装置の製造方法。
【請求項２０】
複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に位置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に位置された外側領域を含むように配置された半導体メモリ装置を製造する方法において、
基板を提供する段階と、
基板上に絶縁膜を、そして前記絶縁膜上に第１モールド膜を形成する段階と、
前記第１モールド膜上にフォトレジストを形成する段階と、
一つ以上の四角開口を含むように前記フォトレジストをパターニングする段階と、
前記内側領域でそれぞれの開口の幅が第１の幅ＬＣになるようにする段階と、
前記中間領域でそれぞれの開口の幅が第２の幅ＬＩＲになるようにする段階と、
を含み、
ここで、前記幅ＬＣは前記幅ＬＩＲより小さいことを特徴とする半導体メモリ装置の製造方法。
【請求項２１】
前記パターニングされたフォトレジストをマスクとして用いて前記絶縁膜の部位を露出させるギャップを形成するために前記第１モールド膜の部位を選択的に除去する段階と、
前記絶縁膜の部位が露出された状態で残留することでさらに小さいギャップが残留するように前記絶縁膜の露出された部位及び前記ギャップによって露出された前記第１モールド膜の側面部位上に側壁スペーサを形成する段階と、
前記絶縁膜の露出された部位、前記側壁スペーサ及び前記第１モールド膜上に第２モールド膜を形成する段階と、
前記側壁スペーサを除去する段階と、
前記基板にトレンチを形成するために前記第１モールド膜及び第２モールド膜をマスクとして使用して前記絶縁膜及び前記基板の部位を除去する段階と、
前記第１モールド膜及び前記第２モールド膜上にそして前記トレンチ内に導電膜を形成する段階と、
前記基板内に少なくとも部分的に埋立てられた一つ以上の平行な信号ライン対を形成するために前記導電膜部位を選択的に除去する段階をさらに含むことを特徴とする請求項２０記載の半導体メモリ装置の製造方法。
【請求項２２】
前記一つ以上の四角開口と交差し、各開口の大きさがＬＣになるように前記内側領域と前記中間領域との間に境界を位置させる段階と、
前記一つ以上の四角開口と交差し、各開口の大きさがＬＩＲになるように前記内側領域と前記中間領域との間に境界を位置させる段階と、のうち少なくとも一つをさらに含むことを特徴とする請求項２１記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関わり、より詳細には、半導体装置の相互連結構造及びそれの製造方法に関する。
【背景技術】
【０００２】
集積回路構造分野において、特定回路が占める面積の減少は一般的に前記回路の改善を意味する。前記回路面積の減少は大きさが減少され形状が変更される場合であっても同一の機能的な要素を用いて行われる。従って、前記回路の種類と関係なく外形的に前記回路の永久的な設計目的はその面積を減少させるのである。
【０００３】
製造技術では許容誤差の概念が存在する。集積回路で既設定された構造物の寸法に対する製造上の許容誤差は前記既設定された寸法の規定された値と関連して前記構造物の要求に従って明示された許容できる偏差の量を意味する。場合によって、面積を減少させようとする目的は製造上の許容誤差の有する現実性によって挫折される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、製造上の許容誤差によって発生しうる信号ラインの間の所望しない電気的な接続を防止することができる半導体装置の相互連結構造及びそれの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の実施例には少なくとも内側領域、前記内側領域の少なくとも一側に位置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に配置された外側領域を含むように配置された領域を有する半導体装置のための相互連結構造を提供する。前記相互連結構造は第１及び第２信号ラインの一つ以上の対（pairs）を含む。それぞれの対は前記内側領域から中間領域に延長し、前記第１及び第２信号ラインの第１部位及び第２部位はそれぞれ平行する。前記第１部位は前記内側領域内に位置され、少なくとも前記第１信号ラインの第１及び第２部位は同一直線上に位置しない。それぞれの対で対内側のライン間隔は次を満足する。前記内側領域でｄ２は前記中間領域でｄ２’より小さい（ｄ２<ｄ２’）。
【０００６】
本発明の実施例は複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に配置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に配置された外側領域を含むように配置された半導体メモリ装置のための相互連結構造を提供する。前記相互連結構造は平行な信号ラインの一つ以上の対を含む。それぞれの対で対内側のライン間隔は次を満足する。前記内側領域でｄ２は前記中間領域でｄ２’より小さい（ｄ２<ｄ２’）。ライン対の間の（inter-pair  line−spacing）間隔は次を満足する。前記内側領域でｄ１は前記中間領域でｄ１’より大きい（ｄ１’<ｄ１）。前記内側領域で第１反復パターンは２つの隣接する平行ラインの対を含み、対内側のライン間隔ｄ２はライン対の間の間隔ｄ１より小さい（ｄ２<ｄ１）。少なくとも三つのライン対が前記第１反復パターンを示す。前記中間領域で、第２反復パターンは２つの隣接する平行ラインの対を含み、対内側のライン間隔ｄ２’とライン対の間隔ｄ１’を有する。少なくとも三つのライン対が前記第２反復パターンを示す。
【０００７】
本発明の実施例は複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に配置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に配置された外側領域を含むように配置された半導体メモリ装置を製造する方法を提供する。前記方法は基板を提供する段階と、前記基板上に絶縁膜を、前記絶縁膜上に導電膜を、そして、前記導電膜上に犠牲膜を形成する段階と、前記犠牲膜上にフォトレジストを形成する段階と、一つ以上の四角開口を含むように前記フォトレジストをパターニングする段階と、前記内側領域でそれぞれの開口の幅がＬＣになるようにする段階と、前記中間領域でそれぞれの開口の幅がＬＩＲになるようにする段階を含み、ここで、前記幅ＬＣは幅ＬＩＲより小さい（ＬＣ<ＬＩＲ）。
【０００８】
本発明の実施例は複数のメモリセルを有する内側領域、前記内側領域の少なくとも一側に配置された中間領域、及び前記内側領域と向き合うように前記中間領域の少なくとも一側に配置された外側領域を含むように配置された半導体メモリ装置を製造する方法を提供する。前記方法は基板を提供する段階と、前記基板上に絶縁膜を、前記絶縁膜上に第１モールド膜を形成する段階と、前記第１モールド膜上にフォトレジストを形成する段階と、一つ以上の開口を含むように前記フォトレジストをパターニングする段階と、前記内側領域でそれぞれの開口の幅がＬＣになるようにする段階と、前記中間領域でそれぞれの開口の幅がＬＩＲになるようにする段階を含み、ここで、前記幅ＬＣは幅ＬＩＲより小さい（ＬＣ<ＬＩＲ）。
【０００９】
本発明の追加的な特徴及び長所は次の実施例の具体的な説明、添付された図面及び関連請求項から全体的に明確になる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００１１】
半導体装置は相互連結構造を有するもととして説明されることができ、中間領域によって取り囲まれた内側領域を有することができる。前記中間領域は外側領域によって取り囲まれることができる（図１８参照）。例えば、ここで、集積回路はメモリ装置であり、メモリセル、読み取り/書き込み回路、などは前記内側（またはセル）領域内に配置される。前記外側領域は周辺回路、例えば、バイアス回路、クロック発生器、制御回路、データ入力回路、データ出力回路、などが具備される周辺領域に対応される。前記中間領域はメモリセル領域の信号ラインが前記周辺領域の信号ラインに連結される境界領域に対応する。
【００１２】
図３７は半導体装置の相互連結構造のための配線ラインの平面図である。ここで、図３７は本発明の実施例を開発することにおいて、発明者によって認知された状況を反映する。
【００１３】
図３７を参照すると、半導体装置１８００（例えば、メモリ装置）は内側領域１８０２、中間領域１８０６及び外側領域１８０４を含む。前記内側領域１８０２は信号ライン対１８１２、１８２２及び１８２４を含む。それぞれの信号ライン対１８１２、１８２２及び１８２４は信号ライン１８０８＆１８１０（「＆」は「及び」あるいは「と」を表す）、１８０８’＆１８１０’、及び１８０８”＆１８１０”をそれぞれ含む。前記内側領域１８０２内の信号ラインの間でライン対の間の間隔（またはピッチ）はｄ１で表示される。前記内側領域１８０２内の信号ラインの間で対内側のライン間隔（またはピッチ）はｄ２で表示される。一般的に、ｄ２はｄ１より小さい（ｄ２<ｄ１）。
【００１４】
単純化のために図３７はただ信号ライン対１８１２、１８２２及び１８２４のみを示している。しかし、半導体装置１８００は一般的にさらに多くの信号ライン対を有することができる。
【００１５】
特に、信号ライン対１８１２、１８２２及び１８２４、特に、１８０９＆１８１１、１８３８＆１８４０、１８０９’＆１８１１’、１８３８’＆１８４０’、１８０９”＆１８１１”、及び１８３８”＆１８４０”に対応する部位は内側領域１８０２の外側の中間領域１８０６に延長する。信号ライン１８１４、１８１４’、１８１４”、１８１８、１８１８’及び１８１８”は外側領域１８０４からスタートし中間領域１８０６に延長し、バイア１８１６及び１８２０を通じて電気的な連結が行われるように１８０９、１８０９’、１８０９”、１８４０、１８４０’及び１８４０”部位とそれぞれ重畳する。中間領域１８０６の信号ラインの間で対内側の間隔はｄ２’で表示される。中間領域１８０６の信号ラインの間でライン対の間の間隔はｄ１’で表示される。
【００１６】
本発明の実施例の開発で、図３７に示されたように発明者は少なくとも次の事項を認知した。１８０９部位とライン１８１４の場合整列が優れ、１８０９’部位とライン１８１４’の場合製造許容誤差に起因して矢印１８２６によって示されたように整列がずれているが、電気的な連結は行われる。１８０９”部位とライン１８１４”の場合製造許容誤差によって整列はさらにずれるようになり、ライン１８１４”と１８１１”部位の間で意図されない重畳１８２８が発生され、結果的に、その間で所望しない電気的な連結が発生される。本発明の少なくとも一実施例は中間領域１８０６で一つずつ飛ばした信号ライン構成（alter  signal  configuration）を有する相互連結構造を提供することで前記のような許容誤差に起因する重畳を防止する。
【００１７】
図３８は本発明の一実施例による半導体装置の相互連結構造のための配線ラインの平面図である。
【００１８】
図３８を参照すると、半導体装置１９００Ａ（例えば、メモリ装置）は内側領域１９０２、中間領域１９０６、及び外側領域１９０４のみならず信号ラインの対１９１２Ａ及び１９１２Ａ’を含む。内側領域１９０２内で、ライン対１９１２Ａ及び１９１２Ａ’はそれぞれ信号ライン１８０８＆１８１０及び１８０８’＆１８１０’を含む。内側領域でライン対の間の間隔（inter−pair  spacing）はｄ２で表示される。内側領域でライン対内側の間隔はｄ１で表示される。一般的に、ｄ２はｄ１より小さい（ｄ２<ｄ１）。
【００１９】
図面の簡素化のために、図３８は信号ライン対１９１２Ａ及び１９１２Ａ’のみを示したが、一般的に、半導体装置１９００Ａはさらに多くの信号ライン対を有することができる。特に、ライン対１９１２Ａ及び１９１２Ａ’は複数回反復されるパターンを示す。
【００２０】
信号ライン対１９１２Ａ及び１９１２Ａ’、特に、１９０９Ａ、＆１９１１Ａ、１９３０Ａ＆１９３２Ａ、１９３４Ａ＆１９３６Ａ、１９３８Ａ＆１９４０Ａ、１９４２Ａ＆１９４４Ａ、１９４６＆１９４８Ａ、などと対応する部位は内側領域１９０２外側の中間領域１９０６に延長する。信号ライン１９１４、１９１４’、１９１８などは外側領域１９０４からスタートし中間領域１９０６に延長し、バイア１９１６及び１９２０を通じて電気的な連結が行われるように１９３４Ａ、１９３４Ａ’、１９４８Ａなどの部位とそれぞれ重畳する。中間領域１９０６の信号ラインの間で対内側の間隔（intra−pair  spacing）はｄ２Ａ’で表示される。中間領域１９０６の信号ラインの間でライン対間の間隔（inter−pair  spacing）はｄ１Ａ’で表示される。
【００２１】
図３８において、中間領域１９０６でライン対内側の間隔ｄ２Ａ’は内側領域１９０２でライン対内側の間隔ｄ２より大きい（ｄ２<ｄ２Ａ’）。これは１９３４Ａ＆１９３６Ａ、１９４６Ａ＆１９４８Ａなどの部位が１９０９Ａ＆１９１１Ａ、１９３８Ａ＆１９４０Ａなどの部位に対して相対的に外側に、即ち、側方にそれぞれ配置されるからである。前記のような変位はｄ３で表示される。特に、ｄ３はｄ２Ａ’より小さく、また、ｄ２より小さい（ｄ３＜ｄ２Ａ’、ｄ３＜ｄ２）。
【００２２】
即ち、１９３４Ａ＆１９３４Ａ’部位は１８０８＆１８０８’部位に対して同一直線上にそれぞれ配置されない。類似に、１９４６Ａなどの部位は１８０８＆１８０８’部位に対して同一直線上にそれぞれ配置されない。また、１９３６Ａ＆１９３６Ａ’部位は１８１０＆１８１０’部位に対して同一直線上にそれぞれ配置されない。
【００２３】
図３８において、ライン対１９１２Ａの左側部位に対するｄ３はライン対１９１２Ａの右側部位に対するｄ３と同一である。しかし、前記ｄ３の場合は前記と異なることができる。類似に、同一であるもととして示されているが、ライン対１９１２Ａに対するｄ３はライン対１９１２Ａ’に対するｄ３と異なることができる。
【００２４】
ライン対１９１２Ａ及び１９１２Ａ’は対称的である。特に、ライン対１９１２Ａの要素で、１９３４Ａ、１９３０Ａ、１９０９Ａ、１８０８、１９３８Ａ、１９４２Ａ及び１９４６Ａを含む信号ラインは１９３６Ａ、１９３２Ａ、１９１１Ａ、１８１０、１９４０Ａ、１９４４Ａ及び１９４８Ａを含む信号ラインに対して対称的である。また、ライン対１９１２Ａの要素で、１９０９Ａ＆１９１１Ａ、１９３０Ａ＆１９３２Ａ及び１９３４Ａ＆１９３６Ａを含むライン対の上部半分は１９３８Ａ＆１９４０Ａ、１９４２Ａ＆１９４４Ａ及び１９４６Ａ＆１９４８Ａを含むライン対の下部半分に対して対称的である。
【００２５】
図３８の相互連結構造１９００Ａのような半導体装置の相互連結構造のさらなる具体的な例として、信号ラインの部位はフィーチャとして説明できる。前記フィーチャの大きさは単位フィーチャ大きさＦで説明できる。より具体的な例として、前記内側領域でライン対の内側間隔ｄ２は０．５Ｆであることができる（ｄ２＝０．５Ｆ）。前記内側領域で各ライン対のライン幅ｗＣは０．５であることができるｗＣ＝０．５Ｆ）。前記中間領域で各ライン対のライン幅ｗＩＲは０．５Ｆであることができる（ｗＩＲ＝０．５Ｆ）。前記内側領域でライン対の間の間隔ｄ１は１．５Ｆであることができる（ｄ１＝１．５Ｆ）。前記中間領域でライン対の間の間隔ｄ１Ａ’は１Ｆであることができる（ｄ１Ａ’＝１Ｆ）。追加的にｄ２＆ｄ２及びｄ２＆ｄ１Ａ’は次の式でそれぞれ表現されることができる。
３（ｄ２）＝ｄ１及び２（ｄ２）＝ｄ１Ａ’
【００２６】
図３９は本発明の一実施例による半導体装置（例えば、メモリ装置）の相互連結構造のための配線ラインの平面図である。
【００２７】
図３９は図３８と類似する。説明の簡潔さのために類似した側面に対する説明は省略する。図３９は信号ライン対１９１２Ｂ及び１９１２Ｂ’のみを示しているが、半導体装置１９００Ｂは一般的にさらに多くの信号ライン対を有することができる。特に、ライン対１９１２Ｂ及び１９１２Ｂ’は複数回反復されるパターンを示す。
【００２８】
信号ライン対１９１２Ｂ及び１９１２Ｂ’、特に１９０９Ａ、１９１１Ｂ、１９３０Ａ、１９３４Ａ、１９３８Ｂ，１９４０Ａ、１９４４Ａ及び１９４８Ａなどは内側領域１９０２外側の中間領域１９０６にそれぞれ延長する。信号ライン１９１４、１９１８などは外側領域１９０４からスタートし、中間領域１９０６に延長し、バイア１９１６及び１９２０を通じて電気的に連結が行われるように１９３４Ａ、１９４８Ａなどの部位とそれぞれ重畳する。中間領域１９０６の信号ラインの間で対内側の間隔（intra−pair  spacing）はｄ２Ｂ’で表示される。中間領域１９０６の信号ラインの間でライン対の間の間隔（inter−pair  spacing）はｄ１Ｂ’で表示される。
【００２９】
図３９において、中間領域１９０６内で対内側の間隔ｄ２Ｂ’は内側領域１９０２内で対内側の間隔ｄ２より大きい（ｄ２<ｄ２Ｂ’）。これは１９３４Ａなどの部位が１９０９Ａなどの部位に対して相対的に側方に配置されるからである。前記変位はｄ３で表示される。ここで、ｄ３はｄ２Ｂ’より小さい、ｄ３はｄ２より小さい。しかし、ｄ３はｄ２と同一であることもできる。図３９はライン対１９１２Ｂに対するｄ３がライン対１９１２Ｂ’に対するｄ３と同一であると表示しているが、ライン対１９１２Ｂに対するｄ３がライン対１９１２Ｂ’に対するｄ３と異なることもできる。
【００３０】
言い換えれば、１９３４Ａなどの部位は１８０８などの部位に対して同一直線上に配置されないことができる。また、１９４８Ａなどの部位は１８１０などの部位に対して同一直線上に配置されないことができる。しかし、１９３８Ｂなどの部位は１８０８＆１８０８’部位に対して同一直線上にそれぞれ配置されることができ、１９１１Ｂなどの部位は１８１０＆１８１０’部位に対して同一直線上にそれぞれ配置されることができる。
【００３１】
ライン対１９１２Ｂ及び１９１２Ｂ’は対称的でない。特に、例えば、ライン対１９１２Ｂの要素で、１９３４Ａ、１９３０Ａ、１９０９Ａ、１８０８及び１９３８Ｂの部位を含む信号ラインは１９１１Ｂ、１８１０、１９４０Ａ、１９４４Ａ及び１９４８Ａの部位を含む信号ラインに対して対称的でない。また、ライン対１９１２Ｂの要素で、１９０９Ａ、１９１１Ｂ、１９３０Ａ及び１９３４Ａの部位を含むライン対の上部半分は１９３８Ｂ、１９４０Ａ、１９４４Ａ及び１９４８Ａの部位を含むライン対の下部半分に対して対称的でない。
【００３２】
図４０は本発明の一実施例による半導体装置の相互連結構造のための配線ラインの平面図である。
【００３３】
図４０は図３８及び前記３９と類似する。説明の便宜のため類似した側面に対する説明は省略する。図４０は信号ライン対１９１２Ｃ及び１９１２Ｃ’のみを示しているが、半導体装置１９００Ｃは一般的にさらに多くの信号ライン対を有することができる。特に、ライン対１９１２Ｃ及び１９１２Ｃ’は複数回反復されるパターンを示す。
【００３４】
信号ライン対１９１２Ｃ及び１９１２Ｃ’、特に、１９０９Ａ、１９１１Ｃ、１９３０Ａ、１９３４Ａ、１９３８Ａ、１９４０Ｃ、１９４２Ａ及び１９４６Ａなどは内側領域１９０２外側の中間領域１９０６にそれぞれ延長する。信号ライン１９１４、１９１８などは外側領域１９０４からスタートし、中間領域１９０６に延長し、バイア１９１６及び１９２０を通じて電気的な連結が行われるように１９３４Ａ、１９４０Ｃなどの部位とそれぞれ重畳する。中間領域１９０６の信号ラインの間で対内側の間隔はｄ２Ｃ’で表示される。中間領域１９０６の信号ラインの間でライン対の間の間隔はｄ１Ｃ’で表示される。
【００３５】
図４０において、中間領域１９０６内で対内側の間隔ｄ２Ｃ’は内側領域１９０２内で対内側の間隔ｄ２より大きい（ｄ２<ｄ２Ｃ’）これは１９３４Ａなどの部位が１８０８などの部位に対して相対的に側方に配置されるからである。前記変位はｄ３で表示される。ここで、ｄ３はｄ２Ｃ’より小さく、ｄ３はｄ２より小さい。しかし、ｄ３はｄ２と同一であることもできる。図４０はライン対１９１２Ｃに対するｄ３がライン対１９１２Ｃ’に対するｄ３と同一であることとして表示されているが、ライン対１９１２Ｃに対するｄ３がライン対１９１２Ｃ’に対するｄ３と異なることもできる。
【００３６】
言い換えれば、１９３４Ａなどの部位は１８０８＆１８０８’部位に対して同一直線上に配置されないことができる。また、１９４６Ａなどの部位は１８０８＆１８０８’部位に対して同一直線上に配置されないことができる。しかし、１９１１Ｃなどの部位は１８１０＆１８１０’部位に対して同一直線上にそれぞれ配置されることができ、１９４０Ｃなどの部位は１８１０＆１８１０’部位に対して同一直線上にそれぞれ配置されることができる。
【００３７】
ライン対１９１２Ｃ及び１９１２Ｃ’は対称的でない。特に、ライン対１９１２Ｃの要素で、１９３４Ａ、１９３０Ａ、１９０９Ａ、１８０８、１９３８Ａ、１９４２Ａ及び１９４６Ａ部位を含む信号ラインは１９１１Ｃ、１８１０及び１９４０Ｃ部位を含む信号ラインに対して対称的でない。しかし、ライン対１９１２Ｃの要素で、１９０９Ａ、１９１１Ｃ、１９３０Ａ及び１９３４Ａの部位を含むライン対の上部半分は１９３８Ａ、１９４０Ｃ、１９４２Ａ及び１９４６Ａの部位を含むライン対の下部半分に対して対称的である。
【００３８】
また、半導体装置（図示せず）は前記とは異なる信号ライン対の組み合わせ、例えば、１９１２Ａ＆１９１２Ｂ，１９１２Ａ＆１９１２Ｃ、１９１２Ｂ＆１９１２Ｃ、１９１２Ａ＆１９１２Ｂ＆１９１２Ｃなどのような組み合わせを含むことができる。
【００３９】
以後、本発明の一実施例による半導体装置の相互連結構造、例えば、図４０に示された相互連結構造１９００Ａを製造する方法を説明する。前記方法実施例は、図１乃至図１７を参照して説明する。特に、図１、図３〜４、図５〜図６、図８〜図９、図１３〜１４及び図１６〜図１７は方法実施例で多様な中間段階を示す断面図であり、図２、図７、図１０〜１１、図１２及び図１５は方法実施例で多様な中間段階を示す平面図である。
【００４０】
図１において、基板１００（例えば、単結晶シリコン基板）が提供される。前記基板１００上には絶縁膜１１０が形成されており、前記絶縁膜１１０上には導電膜１１２が形成されており、前記導電膜１１２上には犠牲膜１１４が形成されている。図２〜図４は前記犠牲膜１１４が部分的に除去されパターニングされた状態を示す。
【００４１】
図２には内側領域１０２、中間領域１０６、及び外側領域１０４が示されている。開口１１６はパターニングの結果として前記犠牲膜１１４に形成されている。それぞれの開口１１６は大文字“Ｉ”と類似した形状を有することができ、また、本体開口１１８及び上部＆下部開口１２０を含むことができる。
【００４２】
図３は内側領域１０２を示すために図２のＡ１〜Ａ２ラインに沿って切開された断面図であり、図４は中間領域１０６を示すために図２のＢ１〜Ｂ２ラインに沿って切開された断面図である。開口１２０は幅ＬＩＲを有することができ、開口１１８は幅ＬＣを有することができる。前記幅ＬＩＲは幅ＬＣより広い。
【００４３】
図５〜図６は図３〜図４に後続して形成される中間段階を示す。図５〜図６で、マスク層１２２（例えば、シリコン酸化物またはシリコン窒化物のような誘電体）が犠牲膜１１４の残留部位及び開口１１８及び１２０によって露出された導電膜１１２の部位上に形成される。前記マスク層１２２は犠牲膜１１４に対して相対的に高いエッチング選択比を有する物質からなることができる。例えば、犠牲膜１１４が酸化物である場合、前記マスク層１１２はシリコン窒化物であることができる。
【００４４】
図７〜図９は図５〜図６に後続して形成される中間段階を説明する。図７〜図９でマスク層１２２は選択的に除去され、それにより、開口１１８’及び１２０’が形成される。例えば、前記マスク層１２２は乾式エッチングによって異方性エッチングされることができる。図８は内側領域１０２を示すために図７のＣ１〜Ｃ２ラインに沿って切開された断面図であり、図９は中間領域１０６を示すために図７のＤ１〜Ｄ２ラインに沿って切開された断面図である。マスク層１２２の選択的除去は導電膜１１２の部位を露出させる。マスク層１２２の残留部位１２４は犠牲膜１１４の残留部位の側面と接するスペーサとして残留する。
【００４５】
続いて、図７〜図９に示された構造物上にフォトレジストが形成される。前記フォトレジストはフォトレジストＰＲ層１２６を獲得するために選択的に露光されパターニングされる。前記フォトレジスト層１２６は図１０に示されたようにマスク層１２２の残留部位１２４の端部１２４ａを露出させる。マスク層の部位１２４の端部１２４ａは除去され、それにより、図１１に示されたようにマスク層のさらに小さい部位１２８が残留し、開口１３０が新しく形成される。前記フォトレジスト層１２６はアッシングストリップ工程によって除去される。
【００４６】
図１２〜図１４は図１１に後続する中間段階を説明する。犠牲膜１１４の残留部位は除去される。例えば、前記犠牲膜１１４の残留部位は化学的乾式エッチングＣＤＥによって除去されることができる。それにより、内側領域１０２でマスク部位１２８ａ及び中間領域でマスク部位１２８ｂが残留する。図１３は内側領域１０２を示すために図１２のＥ１〜Ｅ２ラインに沿って切開された中間段階の断面図であり、図１４は中間領域１０６を示すために図１２のＦ１〜Ｆ２ラインに沿って切開された中間段階の断面図である。
【００４７】
内側領域１０２でライン対の間の間隔はｄ１で表示されることができ、内側領域１０２でライン対内側間隔はｄ２で表示されることができる。
【００４８】
図１５〜図１７は図１２〜図１４に後続する中間段階を説明する。導電膜１１２の部位はマスク部位１２８ａ及び１２８ｂを用いてエッチングされることができる。それにより、内側領域１０２でライン部位１３４及び中間領域１０６でライン部位１３６がそれぞれ形成される。図１６は内側領域１０２を示すために図１５のＧ１〜Ｇ２ラインに沿って切開された中間段階の断面図であり、図１７は中間領域１０６を示すために図１５のＨ１〜Ｈ２ラインに沿って切開された断面図である。後続してマスク部位１２８ａ及び１２８ｂは除去されることができる。
【００４９】
以後、本発明の他の実施例による半導体装置の相互連結構造、例えば、図３８に示された相互連結構造１９００Ａを製造する方法を説明する。前記方法実施例は、図１８乃至図３６を参照して説明される。特に、図１８、図２０〜２１、図２３〜２４、図２７〜図２９、図３１〜３２、図３３〜３４及び図３５〜３６は方法実施例で多様な中間段階を示す断面図であり、図１９、図２２、図２５、図２６、図２７及び図３０は方法実施例で多様な中間段階を示す平面図である。
【００５０】
図１８において、基板２００（例えば、単結晶シリコン基板）が提供される。前記基板２００上には絶縁膜２１０が形成されており、前記絶縁膜２１０上にはモールド膜２１２’が形成されている。前記絶縁膜２１０は化学気相蒸着工程（ＣＶＤ）または熱酸化を用いて形成されたシリコン酸化物からなることができる。前記モールド膜２１２’はシリコン酸化物またはシリコン窒化物からなることができる。図１９〜図２１はモールド膜２１２’が部分的に除去されパターニングされた中間段階を示す。
【００５１】
図１９は内側領域２０２、中間領域２０６及び外側領域２０４を示す。開口２１４はモールド膜２１２に形成される。それぞれの開口２１４は大文字“Ｉ”字と類似し、本体部位２１６及び上部＆下部開口２１８を含む。開口２１８は幅ＬＩＲを有し、開口２１６は幅ＬＣを有する。幅ＬＩＲは幅ＬＣより広い。
【００５２】
図２０は内側領域２０２を示すために、図１９のＪ１〜Ｊ２ラインに沿って切開された断面図であり、図２１は中間領域２０６を示すために図１９のＫ１〜Ｋ２ラインに沿って切開された断面図である。図２０〜図２１で、開口２１８は開口２１６より広い。
【００５３】
図１１〜図２３は図２０〜図２１に後続する中間段階を示す。図２２〜図２３で、マスク層（図示せず）はモールド膜２１２’の残余部位２１２、及び開口２１６と２１８によって露出された絶縁膜２１０上に形成される。前記マスク層は化学気相蒸着によって形成されたシリコン酸化物のような誘電体からなることができる。特に、前記マスク層は前記モールド膜２１２’に対して相対的に高いエッチング選択比を有する物質からなることができる。例えば、前記モールド膜２１２’が酸化物である場合、前記マスク層はシリコン窒化物であることができる。前記マスク層は異方性エッチングによって選択的に除去されることができ、それにより、前記モールド膜部位２１２の上部表面及び絶縁膜２１０の部位が露出されることができる。前記絶縁膜２１０の部位は開口２１６’及び２１８’によって露出される。マスク層の残余部位は前記モールド膜の残余部位２１２の側壁に接するスペーサ２２０として残留する。
【００５４】
続いて、フォトレジストが図２２〜図２４に示された構造物上に形成される。前記フォトレジストはフォトレジスト（ＰＲ）層２２２を獲得するために選択的に露光されパターニングされる。前記フォトレジスト層２２２は図２５に示されたようにマスク層の残留部位２２０の端部２２０ａを露出させる。前記パターニングされたフォトレジスト層２２２を用いて前記マスク層の端部２２０ａはエッチングを通じて選択的に除去される。続いて、図２６に示されたように前記パターニングされたフォトレジスト層２２２がアッシング及びストリップ工程によって除去される。結果的に、開口２１６に対応する開口２２６が形成される。前記開口２１６には一対のスペーサ２２４が残留する。
【００５５】
図２７〜図２９は図２６に後続する中間段階を説明する。第２モールド膜（図示せず）が図２６に示された構造物上に形成され、続いて、部分的に除去される。前記第２モールド膜は第１モールド膜２１２’と同一の物質からなることができ、異方性乾式エッチングまたは化学的機械的研磨によって部分的に除去されることができる。図２８は内側領域２０２を示すために図２７のＮ１〜Ｎ２ラインに沿って切開された断面図であり、図２９は中間領域２０６を示すために図２７のＰ１〜Ｐ２ラインに沿って切開された断面図である。
【００５６】
図２８〜図２９で、第２モールド膜の選択的除去は第１モールド膜の残余部位２１２、第２モールド膜の残余部位２２８及びスペーサ２２４の露出された上部表面によって形成された平坦な表面に帰結される。続いて、スペーサ２２４が除去される。例えば、前記スペーサ２２４は異方性乾式エッチングによって図３０〜図３２に示されたように除去される。
【００５７】
図３０〜図３２は図２７〜図２９に後続する中間段階を示す。図３０において、スペーサ２２４の除去によって第１モールド膜の残留部位２１２及び第２モールド膜の残留部位２２８によって取り囲まれた開口２３０が形成される。前記開口２３０は絶縁膜２１０の部位を露出させる。図３１は内側領域２０２を示すために図３０のＱ１〜Ｑ２ラインに沿って切開された断面図であり、図３２は中間領域２０６を示すために図３０のＲ１〜Ｒ２ラインに沿って切開された断面図である。
【００５８】
図３３〜図３４は図３０〜図３２に後続する中間段階を示す。図３３は内側領域２０２を示すために図３０のＱ１〜Ｑ２ラインと対応するラインに沿って切開された断面図であり、図３４は中間領域２０６を示すために図３０のＲ１〜Ｒ２ラインと対応するラインに沿って切開された断面図である。図３３〜図３４で、トレンチ２３２が基板２００に形成される。前記トレンチ２３２は第１モールド膜の残留部分２１２及び第２モールド膜の残留部分２２８をエッチングマスクとして用いて絶縁膜２１０及び基板２００をエッチングすることで形成されることができる。
【００５９】
図３５〜図３６は図３３〜図３４に後続する段階を示す。導電膜（図示せず）は図３３〜３４の構造物上に形成され、続いて、部分的に除去される。図３５は内側領域２０２を示すために図３０のＱ１〜Ｑ２ラインと対応するラインに沿って切開された断面図であり、図３６は中間領域２０６を示すために図３０のＲ１〜Ｒ２ラインと対応するラインに沿って切開された断面図である。図３５〜図３６に示されたように、前記導電膜が形成された後、前記導電膜の一部、前記第１モールド膜の残留部分２１２、前記第２モールド膜の残留部分２２８及び前記絶縁膜２１０の残留部分がエッチングによって除去される。図３５〜図３６はベリードシングルライン形態（buired  signal  line  type）の構造を示したものとして説明できる。
【産業上の利用可能性】
【００６０】
前記のような本発明によると、中間領域でラインの間の間隔を調節することで、半導体装置の製造で許容誤差によって発生できるラインの間の所望しない重畳、即ちブリッジ現象を防止することができる。
【００６１】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図２】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図３】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図４】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図５】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図６】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図７】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図８】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図９】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図１０】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図１１】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図１２】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図１３】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図１４】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図１５】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す平面図である。
【図１６】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図１７】本発明の一実施例による半導体装置の相互連結構造を製造するための方法で多様な中間段階を示す断面図である。
【図１８】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図１９】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図２０】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図２１】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図２２】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図２３】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図２４】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図２５】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図２６】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図２７】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図２８】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図２９】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３０】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す平面図である。
【図３１】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３２】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３３】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３４】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３５】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３６】本発明の一実施例による半導体装置の相互連結構造を製造する方法で多様な中間段階を示す断面図である。
【図３７】半導体装置の相互連結構造のための配線ラインの平面図である。ここで、図３７は本発明の実施例を開発することにおいて発明者によって認知された状況を反映する。
【図３８】本発明の一実施例による半導体装置の相互連結構造のための配線ラインの平面図である。
【図３９】本発明の一実施例による半導体装置、例えば、メモリ装置の相互連結構造をための配線ラインの平面図である。
【図４０】本発明の一実施例による半導体装置、例えば、メモリ装置の相互連結構造のための配線ラインの平面図である。
【符号の説明】
【００６３】
１００  基板
１０２  内側領域
１０４  外側領域
１０６  中間領域
１１０  絶縁膜
１１２  導電膜
１１４  犠牲膜
１１６  開口
１２２  マスク層
１２４  スペーサ
１２６  フォトレジスト層
１３４、１３６  信号ライン
【図１】
2008028401.tif 000003
【図２】
2008028401.tif 000004
【図３】
2008028401.tif 000005
【図４】
2008028401.tif 000006
【図５】
2008028401.tif 000007
【図６】
2008028401.tif 000008
【図７】
2008028401.tif 000009
【図８】
2008028401.tif 000010
【図９】
2008028401.tif 000011
【図１０】
2008028401.tif 000012
【図１１】
2008028401.tif 000013
【図１２】
2008028401.tif 000014
【図１３】
2008028401.tif 000015
【図１４】
2008028401.tif 000016
【図１５】
2008028401.tif 000017
【図１６】
2008028401.tif 000018
【図１７】
2008028401.tif 000019
【図１８】
2008028401.tif 000020
【図１９】
2008028401.tif 000021
【図２０】
2008028401.tif 000022
【図２１】
2008028401.tif 000023
【図２２】
2008028401.tif 000024
【図２３】
2008028401.tif 000025
【図２４】
2008028401.tif 000026
【図２５】
2008028401.tif 000027
【図２６】
2008028401.tif 000028
【図２７】
2008028401.tif 000029
【図２８】
2008028401.tif 000030
【図２９】
2008028401.tif 000031
【図３０】
2008028401.tif 000032
【図３１】
2008028401.tif 000033
【図３２】
2008028401.tif 000034
【図３３】
2008028401.tif 000035
【図３４】
2008028401.tif 000036
【図３５】
2008028401.tif 000037
【図３６】
2008028401.tif 000038
【図３７】
2008028401.tif 000039
【図３８】
2008028401.tif 000040
【図３９】
2008028401.tif 000041
【図４０】
2008028401.tif 000042