(57)【要約】      （修正有）【課題】所望の電気特性が得られ、しかも計算負荷を従来よりも軽減できる光近接効果補正を提供する。【解決手段】ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出して当該ゲートにおける電気特性を特定する手段１１と、特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める手段１２と、前記ゲート長分布の統計値と前記矩形のゲートのゲート長との対応関係を特定する補正係数を算出する手段１５と、設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出し、当該ゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う手段１６と、を備えて光近接効果補正装置を構成する。【選択図】図２
2008197194.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを構成要素に有した半導体装置の設計パターンに対する光近接効果補正方法であって、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の工程と、
前記第一の工程でゲート長分布を抽出したゲートにおける電気特性を特定する第二の工程と、
前記第二の工程で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の工程と、
前記第一の工程で抽出したゲート長分布の統計値と前記第三の工程で求めたゲート長との対応関係を特定する補正係数を算出する第四の工程と、
前記設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記第四の工程で算出した補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出する第五の工程と、
前記第五の工程で算出したゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う第六の工程と
を備えることを特徴とする光近接効果補正方法。
【請求項２】
前記第四の工程では、異なる種類の電気特性に対応する複数の仮係数を算出するとともに、当該複数の仮係数の少なくとも一つを用いて前記補正係数を算出することを特徴とする請求項１記載の光近接効果補正方法。
【請求項３】
前記複数の仮係数から前記補正係数を算出するのにあたり、当該複数の仮係数に対する重み付けを行うことを特徴とする請求項２記載の光近接効果補正方法。
【請求項４】
トランジスタを構成要素に有した半導体装置の設計パターンに対する光近接効果補正を行う光近接効果補正装置であって、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の手段と、
前記第一の手段でゲート長分布を抽出したゲートにおける電気特性を特定する第二の手段と、
前記第二の手段で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の手段と、
前記第一の手段で抽出したゲート長分布の統計値と前記第三の手段で求めたゲート長との対応関係を特定する補正係数を算出する第四の手段と、
前記設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記第四の手段で算出した補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出する第五の手段と、
前記第五の手段で算出したゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う第六の手段と
を備えることを特徴とする光近接効果補正装置。
【請求項５】
トランジスタを構成要素に有した半導体装置の設計パターンに対する光近接効果補正を行うための光近接効果補正プログラムであって、
コンピュータを、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の手段と、
前記第一の手段でゲート長分布を抽出したゲートにおける電気特性を特定する第二の手段と、
前記第二の手段で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の手段と、
前記第一の手段で抽出したゲート長分布の統計値と前記第三の手段で求めたゲート長との対応関係を特定する補正係数を算出する第四の手段と、
前記設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記第四の手段で算出した補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出する第五の手段と、
前記第五の手段で算出したゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う第六の手段
として機能させることを特徴とする光近接効果補正プログラム。
【請求項６】
トランジスタを構成要素に有した半導体装置の製造方法であって、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の工程と、
前記第一の工程でゲート長分布を抽出したゲートにおける電気特性を特定する第二の工程と、
前記第二の工程で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の工程と、
前記第一の工程で抽出したゲート長分布の統計値と前記第三の工程で求めたゲート長との対応関係を特定する補正係数を算出する第四の工程と、
前記設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記第四の工程で算出した補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出する第五の工程と、
前記第五の工程で算出したゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う第六の工程とを経て、
前記半導体装置の設計パターンに対する光近接効果補正を行う
ことを特徴とする半導体装置の製造方法。
【請求項７】
トランジスタを構成要素に有した半導体装置の設計パターンに対するパターン設計制約策定方法であって、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の工程と、
前記第一の工程でゲート長分布を抽出したゲートにおける電気特性を特定する第二の工程と、
前記第二の工程で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の工程と、
前記第一の工程で抽出したゲート長分布、前記第二の工程で特定した電気特性および前記第三の工程で求めたゲート長が所定の仕様を満たすか否かを評価指標として前記設計パターンに対する設計制約策定条件を策定する第四の工程と
を備えることを特徴とするパターン設計制約策定方法。
【請求項８】
前記第三の工程で求めたゲート長を目標ゲート長と同じにするオフセット量を求め、当該オフセット量を前記第一の工程で求めるゲート長分布に加味した上で、当該加味後の新たなゲート長分布について再度前記第二および前記第三の各工程を行い、これにより得られる結果から前記設計制約策定条件を策定することを特徴とする請求項７記載のパターン設計制約策定方法。
【請求項９】
トランジスタを構成要素に有した半導体装置の設計パターンに対する光近接効果補正を行う際の補正条件を算出する光近接効果補正条件算出方法であって、
ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の工程と、
前記第一の工程でゲート長分布を抽出したゲートにおける電気特性を特定する第二の工程と、
前記第二の工程で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の工程と、
前記第一の工程で抽出したゲート長分布、前記第二の工程で特定した電気特性および前記第三の工程で求めたゲート長に基づき光近接効果補正条件の評価指標を求め、当該評価指標を用いて光近接効果補正条件の特定を行う第四の工程と
を備えることを特徴とする光近接効果補正条件算出方法。
【請求項１０】
前記第四の工程では、前記評価指標を一つ求め、当該一つの評価指標に対する適否により光近接効果補正条件を特定することを特徴とする請求項９記載の光近接効果補正条件算出方法。
【請求項１１】
前記第四の工程では、前記評価指標を複数求め、当該複数の評価指標を多目的最適化することで光近接効果補正条件を特定することを特徴とする請求項９記載の光近接効果補正条件算出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光近接効果補正方法、光近接効果補正装置、光近接効果補正プログラム、半導体装置の製造方法、パターン設計制約策定方法および光近接効果補正条件算出方法に関する。
【背景技術】
【０００２】
一般に半導体装置には多数の回路素子が集積されているが、その回路素子として最も知られているのがソース／ドレイン領域の間にゲートが設けられた構成のトランジスタである。このようなトランジスタを構成要素に有する半導体装置は、光リソグラフィ技術を利用して製造される。
【０００３】
光リソグラフィ技術では、ウエハ上に形成する回路パターンが微細化するのに伴い、その基になる設計パターンをウエハ上において所望の形状・寸法通りに形成することが難しくなってきている。これを所望の形状・寸法通りに形成されるようマスク形状に補正を加えることを光近接効果補正（Optical Proximity effect Correction；以下「ＯＰＣ」と略す）処理と呼び、現代のリソグラフィ技術では必須となっている。さらに、多種多様な原因により発生するプロセス変換差を含めて予めマスク上で補正するＯＰＣ処理（プロセス変換差も含めた場合、ＰＰＣ（Process Proximity Correction）処理と呼ばれることもある）も用いられる。
【０００４】
ＯＰＣ処理は、例えば図１１に示す手順で行われる。すなわち、ＯＰＣ処理では、先ず、設計パターンのデータ（例えばＧＤＳII形式のデータ）とＯＰＣ条件（例えばＯＰＣ処理の際の演算条件）をＯＰＣツールに読み込んだ後（ステップ７０１，７０２、以下ステップを「Ｓ」と略す）、当該データから特定されるウエハ上における回路のレイアウトパターンの外形エッジをセグメントと呼ばれる小片に分割し（Ｓ７０３）、そのセグメント単位毎にそのセグメントを代表する評価ポイント（以下「ＥＰ」という）を設け（Ｓ７０４）、ウエハ上での形成パターンにおけるセグメント位置をシミュレーションにより計算して（Ｓ７０５）、セグメント毎に算出値と目標値とのずれ量（以下「ＥＰＥ」という）を算出する（Ｓ７０６）。そして、全セグメントのＥＰＥが仕様値に収まるようにマスクパターンの形状を変形、すなわちセグメント位置を修正し（Ｓ７０７，Ｓ７０８）、繰り返し計算毎にセグメント位置を算出し、マスクパターンの形状を求める。つまり、ＥＰＥがなるべく小さくなるように各セグメントの位置を変更する。このようなＯＰＣ処理を、モデルベースＯＰＣと呼ぶ。
【０００５】
ところで、近年の微細化が進展している半導体装置の製造工程においては、ＯＰＣ処理を行っても、設計パターン通りの完全なレジストパターンを得ることが非常に困難となっており、多少なりとも設計パターンとのずれが発生する傾向にある。その場合に、例えばトランジスタを構成要素に有する半導体装置においては、当該トランジスタのゲートパターンが平面的に二次元方向で歪んでしまうことがある。このようなゲートパターンの歪みは、トランジスタの電気特性に大きな影響を及ぼす。このことから、従来、マスクパターン補正を行う際には、回路素子の電気特性に着目することが提案されている（例えば、特許文献１〜４参照）。
【０００６】
【特許文献１】特開２００３−３３０１６２号公報
【特許文献２】国際公開第２００３／０５２５１２号パンフレット
【特許文献３】米国特許６５６２６３８号公報
【特許文献４】米国特許６７７５８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来技術には、以下に述べるような難点がある。
例えば、特許文献１では、トランジスタのゲートパターンが二次元に歪んでしまった場合の電気特性を予め求めて、二次元歪との相関を参照テーブルとして保持し、所望の電気特性を得られるようにゲート長を決定することが開示されている。ところが、ゲートパターンの二次元歪を定量的に表現する手法が明示されておらず、様々なレイアウトを持つ実際の半導体装置に適用することが困難になるおそれがある。
また、特許文献２には、ＯＰＣ後のパターンに対してシミュレーション手段によりシミュレーションすることにより、ゲートの転写パターンを生成し、回路に要求される特性に応じて、ゲートの転写パターンの特定のゲート長の設計値からのずれが、許容範囲内にあるか否かを判定して、許容範囲内にない場合に当該パターンのエッジをシフトさせることが開示されている。ここで、例えば、回路に要求される特性がリーク電流の低減であればゲート長の最小値が許容範囲内にあるか否かを判定し、回路速度であればゲート長の最大値を用いる、とされている。ところが、これらゲート長の許容範囲の設定方法については、十分に明示されておらず、回路に要求される特性と結びついていない。
また、特許文献３には、ゲートの転写パターンからゲート長分布を抽出し、その分布から回路素子の電気特性を計算し、その電気特性の分布から半導体装置の性能歩留りを計算し、この歩留りが仕様に入るようにゲートパターンに修正を施すことが開示されている。ところが、ＯＰＣでどのようにパターンに修正を加えるべきかについての具体的な記述が不足しており、さらには回路の電気特性を計算するための計算負荷が重いことが懸念される。
また、特許文献４には、シミュレーションにより生成されたウエハへの転写パターンの形状に応じて、トランジスタ電気特性や配線特性を計算し、その特性に応じて半導体装置製造のためのプロセス条件に修正を施すことが開示されている。ところが、近年問題になっている二次元の転写パターン歪みによる各種特性変化については記述がなく、当該各種特性変化に対応することが困難であると考えられる。
【０００８】
そこで、本発明は、半導体装置を構成するトランジスタのゲートパターンが二次元に歪んでしまった場合であっても所望の電気特性が得られ、しかもそのための計算負荷を従来よりも軽減することのできる、光近接効果補正方法、光近接効果補正装置、光近接効果補正プログラム、半導体装置の製造方法、パターン設計制約策定方法および光近接効果補正条件算出方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために案出された光近接効果補正方法である。すなわち、トランジスタを構成要素に有した半導体装置の設計パターンに対する光近接効果補正方法であって、ウエハ上に形成されるトランジスタのゲートのパターン形状から当該ゲートのゲート長分布を抽出する第一の工程と、前記第一の工程でゲート長分布を抽出したゲートにおける電気特性を特定する第二の工程と、前記第二の工程で特定した電気特性と等価な電気特性が得られる矩形のゲートのゲート長を求める第三の工程と、前記第一の工程で抽出したゲート長分布の統計値と前記第三の工程で求めたゲート長との対応関係を特定する補正係数を算出する第四の工程と、前記設計パターンの転写によってウエハ上に形成されるトランジスタのゲートのゲート長分布を抽出するとともに、前記第四の工程で算出した補正係数を用いて当該ゲート長分布の統計値からゲート長分布代表値を算出する第五の工程と、前記第五の工程で算出したゲート長分布代表値が仕様値となるように前記設計パターンに対するパターン補正を行う第六の工程とを備えることを特徴とする。
【００１０】
上記手順の光近接効果補正方法では、ウエハ上に形成されるトランジスタのゲートのゲート長分布の統計値から補正係数を用いてゲート長分布代表値を算出する。ここで、「ゲート長分布の統計値」としては、例えばウエハ上での二次元歪みによって互いに異なる複数のゲート長が分布している場合における、当該複数のゲート長分布についての平均値、中央値、ばらつき値（標準偏差等）、最小値、最大値または最頻度値のいずれかが挙げられる。このゲート長分布により、ウエハ上のゲートに二次元歪みが生じていても、その二次元歪みが定量的に表現されることになる。また、「補正係数」が特定する対応関係は、ゲートにおける電気特性に着目したものであり、具体的には当該ゲートの閾値電圧、駆動電流、リーク電流等の少なくとも一つについてのものである。つまり、補正係数を用いて算出される「ゲート長分布代表値」は、二次元歪みが生じているウエハ上のゲートと等価な電気特性が得られるゲートのゲート長の代表値と擬制される。したがって、ゲート長分布代表値が仕様値となるように設計パターンに対するパターン補正を行えば、パターン補正後にウエハ上に形成されるゲートは、仕様値に対応した電気特性のもの、すなわち所望の電気特性のものとなる。しかも、ゲート長分布代表値は、補正係数を用いて算出する。すなわち、補正係数を算出しておけば、その補正係数を用いてゲート長分布代表値の算出を行うことができるので、当該算出のための計算負荷が過大になってしまうこともない。
【発明の効果】
【００１１】
本発明によれば、半導体装置を構成するトランジスタのゲートパターンが二次元に歪んでしまった場合であっても、当該トランジスタにて所望の電気特性が得られるようになる。したがって、回路パターンの微細化の進展により所望の形状・寸法通りにゲートパターンを形成することが困難となっている状況下においても、トランジスタの電気特性の劣化を抑制することができる。しかも、そのための計算負荷が過大になってしまうことがなく、計算負荷を従来よりも軽減し得るので、当該計算負荷を含む処理の迅速化が期待できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づき本発明に係る光近接効果補正方法、光近接効果補正装置、光近接効果補正プログラム、半導体装置の製造方法、パターン設計制約策定方法および光近接効果補正条件算出方法について説明する。
【００１３】
〔半導体装置の説明〕
先ず、本発明にて取り扱う半導体装置について簡単に説明する。ここでは、トランジスタを構成要素に有した半導体装置を取り扱うものとする。
図１は、トランジスタのゲートパターンの一具体例を示す平面図である。図例のように、トランジスタは、ソース／ドレイン領域１にゲート層２が重なるように設けられたものであり、その重なり部分がゲートとして機能することになる。このようなトランジスタでは、ゲート長（ゲートの線幅方向の大きさ）Ｌおよびゲート幅（ゲートとして機能する長さ）Ｗが、当該ゲートにおける電気特性、さらに詳しくは閾値電圧、駆動電流、リーク電流等に直接影響を及ぼす。
このようなトランジスタを構成要素に有した半導体装置は、光リソグラフィ技術を利用して製造される。すなわち、ウエハ上へのゲートパターンの転写形成を行うリソグラフィ工程を経て製造される。
リソグラフィ工程にてゲートパターンを形成するための露光装置としては、例えばＡｒＦエキシマレーザステッパー（波長：１９３ｎｍ、ＮＡ：０．７５、σ：０．３、倍率：４倍）を用いることが考えられる。また、露光用マスクとしては、レベンソン型位相シフトマスクを用いることが考えられる。ただし、これらに限定されることはなく、他の露光装置や露光用マスクを用いても構わない。
【００１４】
ところで、既に説明したように、光リソグラフィ技術では、ウエハ上に形成する回路パターンの微細化に伴い、従来技術によるＯＰＣ処理を行っても、ウエハ上に所望通りのパターン形状・パターン寸法を形成することが難しくなってきている。例えば、トランジスタを形成する場合であれば、ゲートに、例えばゲート長Ｌの揺らぎに代表される二次元歪みが生じることがある。
【００１５】
これを回避するためには、後述するようなＯＰＣ処理を行えばよい。当該ＯＰＣ処理は、ウエハ上へのゲートパターンの転写形成に先立って行う。そして、当該ＯＰＣ処理後のパターン形状で露光用マスクのマスクパターンが形成されると、その露光用マスクを用いてウエハ上へのゲートパターンの転写形成を行うことになる。
【００１６】
〔光近接効果補正装置および光近接効果補正プログラムの概略構成〕
図２は、ＯＰＣ処理を行う光近接効果補正装置の概略構成例を示す説明図である。図例の光近接効果補正装置１０は、トランジスタ電気特性計算部１１、Ｌg*計算部１２、ＤＲ策定部１３、ＯＰＣ条件出し部１４、Ｌrep係数算出部１５、および、ＯＰＣ計算部１６としての機能を備えて構成されている。
【００１７】
このような構成の光近接効果補正装置１０としては、例えばパーソナルコンピュータからなるコンピュータ装置またはコンピュータとしての機能を有したマスクパターン形成装置若しくはマスクパターン補正装置を用いることが考えられる。そして、上述した各部１１〜１６は、光近接効果補正装置１０におけるコンピュータとしての機能が、所定プログラムを実行することによって実現される。その場合に、当該所定プログラムは、光近接効果補正装置１０内へのインストールに先立ち、コンピュータ読み取り可能な記憶媒体に格納されて提供されるものであっても、または有線若しくは無線による通信手段を介して配信されるものであってもよい。つまり、光近接効果補正装置１０における各部１１〜１６としての機能は、コンピュータにインストール可能な光近接効果補正プログラムによって実現される。
【００１８】
続いて、以上のような光近接効果補正装置１０における各部１１〜１６の機能および当該機能による処理動作について、順に説明する。
【００１９】
〔トランジスタ電気特性計算〕
図３は、トランジスタ電気特性計算部１１による処理動作例、すなわちトランジスタ電気特性計算の手順の一例を示すフローチャートである。
トランジスタ電気特性計算にあたっては、先ず、計算の対象となるトランジスタの設計上の形状データを用意する（Ｓ１０１）。設計上の形状データとしては、例えばＧＤＳII形式のデータ（以下、単に「ＧＤＳIIデータ」という）が挙げられる。ただし、これに限定されるものではない。また、用意するＧＤＳIIデータは、トランジスタを構成し得るレイアウトが記述されたものであれば、現実に半導体装置を構成するトランジスタについてのものであっても、あるいは所定形状のテストパターンについてのものであってもよい。
このようなＧＤＳIIデータの入力があると、トランジスタ電気特性計算部１１では、そのＧＤＳIIデータによって特定されるレイアウトパターンに対して公知のＯＰＣ処理を施して、当該レイアウトパターンに対応するマスクパターンをシミュレーション計算して求め、さらにそのマスクパターンをウエハ上に転写し加工プロセスを経た場合における当該ウエハ上での形成パターンをシミュレーション計算して求める（Ｓ１０２）。そして、ウエハ上での形成パターンを求めたら、その形成パターンにおいてトランジスタのゲートとなる部分のゲート長Ｌを、ゲート幅Ｗの方向の沿った所定間隔で抽出する（Ｓ１０３）。すなわち、ゲート幅Ｗの方向についてゲート長Ｌの分布を抽出するのである。ゲート長抽出は、例えばＥＤＡ（Electronic Design Automation）ツールを用いるといったように、公知の手法によって行えばよい。
【００２０】
ゲート長分布の抽出後は、続いて、ウエハ上での形成パターンにおいてゲートとなる部分、すなわちゲート長分布を抽出してゲート部分について、その電気特性を特定する（Ｓ１０４，Ｓ１０５）。電気特性としては、ゲートの閾値電圧Ｖth、駆動電流Ｉon、リーク電流Ｉoff等が挙げられる。これらは、トランジスタにおける様々な電気特性のうちで特に重要となるものだからである。ただし、これら三つの電気特性に限定する必要はない。
【００２１】
このような電気特性は、以下のようにして特定することが考えられる。
図４は、電気特性の特定手法の一具体例を示す説明図である。ゲート長分布を抽出すると、図４（ａ）に示すように、所定間隔で抽出した複数のゲート長Lg_1，Lg_2，Lg_3…が得られる。これらのゲート長Lg_1，Lg_2，Lg_3…のそれぞれについて、図４（b）に示すように、同じゲート長を持つ矩形のトランジスタのゲート部分を想定し、各ゲート部分における電気特性を計算により求め、これにより得られた各計算結果の平均値を元々のゲート（ゲート長分布を抽出したゲート）の電気特性とすることで、ウエハ上に形成されたパターン形状に依存したゲートの電気特性を計算することができる。なお、矩形のトランジスタのゲート部分の電気特性の算出については、例えば、コンピュータ上で電気回路の設計を行うことができ、さらに動作させたときの電圧、電流の変化を観測することができるＳＰＩＣＥを用いるといったように、公知の手法によって行えばよい。ここでいう公知の手法には、何らかの近似計算を用いることも含まれる。すなわち、ゲート長と電気特性との関係をＳＰＩＣＥにて計算しておき、両者の関係を線形多項式等の計算量の少ない関数で近似するといった具合である。
【００２２】
図５は、ゲート長と電気特性との関係の具体例を示す説明図である。図例のように、Ｖth（図５（ａ）参照）、Ｉon（図５（ｂ）参照）、Ｉoff（図５（ｃ）参照）といったそれぞれに電気特性について、例えばＳＰＩＣＥを用いた計算を行えば、ゲート長との関係、さらに詳しくはゲート長の設計値からのずれ量との対応関係を、予め特定しておくことが可能である。なお、ゲート長と電気特性との関係は、線形多項式等の関数で近似することが可能であるが、Ｖth、Ｉon、Ｉoffのそれぞれで関係式が互いに異なるものとなる。
【００２３】
〔Ｌg*計算〕
図６は、Ｌg*計算部１２による処理動作例、すなわちＬg*計算の手順の一例を示すフローチャートである。
ここで、「Ｌg*」とは、上述したトランジスタ電気特性計算で特定した電気特性（ウエハ上に形成された二次元形状が歪んだゲートについてのもの）と等価な電気特性が得られる矩形のゲートのゲート長をいう。すなわち、Ｌg*を求めることで、二次元形状が歪んだゲートのトランジスタを、これと電気特性が等価である矩形ゲートのトランジスタで置き換え得るようにするのである。
Ｌg*計算にあたっては、先ず、ある値をＬg*の初期値として仮定し（Ｓ２０１）、その初期値がＬg*である矩形ゲートの電気特性を求める（Ｓ２０２）。このときの電気特性は、上述したトランジスタ電気特性計算の場合と同様のものを求める。例えば、トランジスタ電気特性計算でＶthを特定した場合は、Ｌg*計算でもＶthを求める。また、トランジスタ電気特性計算でＶth、Ｉon、Ｉoffのそれぞれを特定した場合であれば、Ｌg*計算でもＶth、Ｉon、Ｉoffのそれぞれを求める。電気特性の算出については、トランジスタ電気特性計算の場合と同様の手法を用いればよい。
このようにして矩形ゲートの電気特性を求めたら、その電気特性の算出結果を、上述したトランジスタ電気特性計算で特定した電気特性と比較し、両者の差が予め設定されている仕様に合致するか否か、すなわち許容値以内であるか否かを判断する（Ｓ２０３）。そして、許容値以内の場合は、仮定した初期値を、二次元形状が歪んだゲートのトランジスタと電気特性が等価であるトランジスタのＬg*とする（Ｓ２０４）。一方、許容値を外れた場合は、仮定した初期値を所定ルールに従いつつ変化させて（Ｓ２０５）、その修正後の値のＬg*により電気特性を再度計算し、トランジスタ電気特性計算で特定した電気特性との差が許容値以内に収まるまで、一連の処理（Ｓ２０２〜Ｓ２０５）を繰り返して行う。なお、ここでは、繰り返し回数について特に触れていないが、この種類の繰り返し計算手法が当然備えているべきである、設定された繰り返し回数の範囲内で計算するアルゴリズムは備えているものとする。
【００２４】
〔ＤＲ策定〕
ここで、「ＤＲ」とは、デザインルールを意味する。さらに詳しくは、リソグラフィおよび半導体製造プロセスに由来するデザインルール、すなわち回路パターンのレイアウトに関する様々な制約のことをいう。
従来、リソグラフィおよび半導体製造プロセスに由来するＤＲは、ウエハ上に形成可能な最小パターンの寸法等を基準にして決められていることが一般的である。しかしながら、ウエハ上における形成パターンが二次元に歪んでしまい、これに影響されてトランジスタのゲートにおける電気特性が劣化し得ることを鑑みると、リソグラフィおよび半導体製造プロセスに由来するＤＲは、当該電気特性にも着目して策定されるべきである。
【００２５】
このことから、ＤＲ策定部１３では、以下に述べるような処理動作を通じて、電気特性に注目したＤＲ策定を行うようになっている。
図７は、ＤＲ策定部１３による処理動作例、すなわちＤＲ策定の手順の一例を示すフローチャートである。
ＤＲ策定にあたっては、先ず、策定すべきＤＲ項目、すなわちレイアウトパラメータを、検討すべき範囲だけ条件振りしたテストパターンを用意する（Ｓ３０１）。ＤＲ項目（レイアウトパラメータ）としては、例えば、ゲート幅Ｗ、ゲートとゲート間の距離Ｓ、コンタクトホールとゲートパターンとの重ね合せられる領域の大きさ、等が挙げられる（図１参照）。また、検討すべき範囲の条件振りとしては、例えばゲート幅Ｗであれば、100nmから1000nmまで変化幅100nmにて条件振りをする、といったものが挙げられる。
そして、テストパターンを用意したら、そのテストパターンがウエハ上にどのような形状で形成されるかをシミュレーションにて予測し、当該テストパターンに含まれるトランジスタの全てについて、上述したトランジスタ電気特性計算を経て、ゲート長分布の抽出を行うとともに、ゲート長分布を抽出したゲートにおける電気特性を特定し（Ｓ３０２）、さらには上述したＬg*計算を経て、電気特性が等価であるＬg*を求める（Ｓ３０３）。なお、ゲート長分布の抽出を行うと、一つのゲートあたり複数のゲート長が得られることになるが、これら複数のゲート長については、その統計値を求めておく。ここで、ゲート長分布の統計値としては、例えば、複数のゲート長分布についての平均値、中央値、ばらつき値（標準偏差等）、最小値、最大値または最頻度値のいずれかを用いることが考えられる。
【００２６】
テストパターンに含まれる各トランジスタについて、その電気特性、電気特性が等価であるＬg*およびゲート長分布の統計値を求めたら、これらを予め定められている仕様値と比較し、当該仕様値を満足しているか否かを判断する（Ｓ３０４）。そして、仕様を満たしているのであれば、そのトランジスタのレイアウトパラメータは、制約されることなく、半導体装置の設計時に使用することが許される（Ｓ３０５）。一方、仕様を満たさない場合は、そのトランジスタのレイアウトパラメータがＤＲとなる。つまり、そのレイアウトパラメータは、半導体装置の設計時における使用が制約されることになる（Ｓ３０６）。
以上のような処理（Ｓ３０４〜Ｓ３０７）を、テストパターンに含まれる全てのトランジスタ、すなわち全てのレイアウトパラメータに関して終了するまで、繰り返し行うことで、トランジスタの電気特性に注目したＤＲを策定することができる。
【００２７】
ところで、上述した一連の処理にて比較対象とする仕様値は、半導体装置個々の製造プロセスの状況、例えば露光装置の開口数（ＮＡ）やエッチング装置の加工変換差等に応じて適宜決定すればよい。また、例えばＤＲＡＭや高速ＣＰＵ等といった半導体装置の種類によって求められる電気特性が異なるが、そのことを考慮して仕様値を決定することも考えられる。
具体例としては、以下の述べるようなものが挙げられる。ゲート長分布の統計値を用いる仕様例としては、ゲート長分布の最大値がある値、例えば設計ゲート長の２倍を超えない、ゲート長分布の最小値がある値、例えば設計ゲート長に対して５nmより細くならない、等といったものが考えられる。電気特性を用いる仕様例としては、Ｉonが目標値に対して５％以上少なくならない、Ｉoffが目標値に対して２０％以上大きくならない、等といったものが考えられる。Ｌg*を用いる仕様例としては、ゲート長がＬg*である矩形ゲートの閾値電圧Ｌg*_Ｖth、駆動電流Ｌg*_Ｉonおよびリーク電流Ｌg*_Ｉoffのそれぞれが、これらの平均値に対して２nm以上ずれていないこと、これらの平均値が目標値に対して２nm以上ずれていないこと、等といったものが考えられる。また、これらの仕様を複数組み合わせて、論理演算を用いてもよい。もちろん、これらの数値は一具体例に過ぎず、実際の使用時には半導体装置製造プロセスや半導体装置の回路特性等に応じて調整するべきである。
【００２８】
また、ＤＲを策定する上での仕様については、以下に述べるようにすることも考えられる。詳細を後述するように、ＯＰＣ計算部１６が行うＯＰＣ処理は、トランジスタの電気特性のばらつきを抑えるように作用する。したがって、ＤＲ策定部１３によるＤＲ策定の仕様も、ＯＰＣ計算部１６によるＯＰＣ処理を前提に行うことが望ましい。すなわち、あるトランジスタのＬg*がある一定の値となるように、そのトランジスタ全体にオフセットをかけて、そのオフセットを施した後のゲート長分布の統計値、電気特性およびＬg*が、前述したような仕様に収まるか否かでＤＲを策定すべきである。具体的には、例えば電気特性としてＶthのばらつきに着目したとして、ゲート長がＬg*である矩形ゲートのＬg*_Ｖthが目標のゲート長となるようにオフセットをかける。数値例を挙げると、あるトランジスタの目標ゲート長が40nmでＬg*_Ｖthが43.2nmと算出された場合は、そのトランジスタから抽出されたゲート長全てに3.2nmを減じて、ゲート長分布の統計値、電気特性およびＬg*を再算出し、これらが仕様を満たすか否かでＤＲを算出する。
つまり、Ｌg*を目標ゲート長と同じにするオフセット量を求め、当該オフセット量をゲート長分布に加味した上で、当該加味後の新たなゲート長分布について再度ゲート長分布の統計値、電気特性およびＬg*を算出し、これにより得られる結果からＤＲを策定するのである。このようにすれば、ＯＰＣ計算部１６によるＯＰＣ処理に則したＤＲ策定、すなわちトランジスタの電気特性のばらつきを抑える上で好適なＤＲ策定となる。
なお、オフセット量を求めるのにあたり、Ｌg*は、複数種類を用いることも考えられる。複数種類のＬg*を用いる場合は、複数種類のＬg*の平均値あるいは何らかの演算を用いて、オフセット長を求めればよい。また、ゲート長分布の統計値、電気特性についても、複数種類のものを用いることが考えられる。複数種類の値を用いる場合は、それぞれに仕様を決めておいて、それぞれの設計制約条件に論理演算を施す、あるいは複数種類の値を用いて新たな評価指標を演算する、といったことを行えばよい。
【００２９】
〔ＯＰＣ条件出し〕
ここで、「ＯＰＣ条件」とは、半導体装置の設計パターンに対するＯＰＣを行う際の補正演算条件を意味する。さらに詳しくは、ＯＰＣを行う際のセグメントの大きさ、セグメントの配置条件、セグメントごとのＥＰの数、セグメントのどこにＥＰを配置するか、許容できるＥＰＥの大きさ、等を規定するものである。
ＯＰＣ処理を行う場合には、事前にＯＰＣ条件を特定しておく必要がある。ＯＰＣ条件の特定、すなわちＯＰＣ条件出しは、ＯＰＣ条件出し部１４が、以下に述べるような処理動作を通じて行う。
【００３０】
図８は、ＯＰＣ条件出し部１４による処理動作例、すなわちＯＰＣ条件出しの手順の一例を示すフローチャートである。
ＯＰＣ条件出しにあたっては、先ず、当該ＯＰＣ条件出しに用いるテストパターンを用意する（Ｓ４０１）。ここで用いるテストパターンは、上述したＤＲ策定によって策定されたＤＲを満たしているレイアウトパラメータのみから構成されているものとする。ＤＲで制限され使用が制約されているレイアウトパラメータを持つトランジスタは、実際の半導体装置の回路には用いられないので、そのようなパターンでＯＰＣ条件を設定するのは不適切だからである。
そして、テストパターンを用意したら、あるＯＰＣ条件を初期値として設定し（Ｓ４０２）、そのテストパターンがウエハ上にどのような形状で形成されるかをシミュレーションにて予測し、当該テストパターンに含まれるトランジスタの全てについて、上述したトランジスタ電気特性計算を経て、ゲート長分布の抽出を行うとともに、ゲート長分布を抽出したゲートにおける電気特性を特定する（Ｓ４０３）。さらには、上述したＬg*計算を経て、電気特性が等価であるＬg*を求めるとともに、算出したゲート長分布の統計値、電気特性およびＬg*を用いて、ＯＰＣ条件評価指標を算出する（Ｓ４０４）。
【００３１】
その後は、そのＯＰＣ条件評価指標を用いて、設定されたＯＰＣ条件（例えば初期値）についての適否かを判断する（Ｓ４０５）。具体的には、算出したＯＰＣ条件評価指標が最適値であるか否か、または所定仕様に合致するか否かを判断する。最適値でない場合または所定仕様に合致しない場合には、ＯＰＣ条件の修正(例えば、初期値から所定量分の変更)を行った後（Ｓ４０６）、再び上述した一連の処理（Ｓ４０３〜Ｓ４０６）を繰り返す。そして、ＯＰＣ条件評価指標が最適値である場合または所定仕様に合致する場合には、そのＯＰＣ条件評価指標の算出の基になったＯＰＣ条件を、最適なＯＰＣ条件として決定する（Ｓ４０７）。
【００３２】
ＯＰＣ条件評価指標としては、単一の評価指標（例えば、全てのトランジスタについて、Ｌg*_ＶthとＬg*_ＩonとＬg*_Ｉoffとの平均値とそれぞれの値のずれ量の総和、または、ゲート長分布のばらつき量の総和のいずれか）を用いることが考えられる。その場合、当該一つの評価指標に対する適否によりＯＰＣ条件を特定することになる。すなわち、当該単一の評価指標が最小（または最大）になるように、ＯＰＣ条件を変更しつつ、最適なＯＰＣ条件を探し出す。
ただし、複数の評価指標を組み合わせて用いるようにしても構わない。その場合には、例えば周知の多目的最適化手法といった、多目的最適化を行うことで、最適なＯＰＣ条件を探し出せばよい。
【００３３】
なお、上述した説明では、あるＯＰＣ条件を初期値として、一連の処理を繰り返すことで、最適なＯＰＣ条件を求める場合を例に挙げたが、予め想定しておいたＯＰＣ条件の全てに対してＯＰＣ条件評価指標を算出して、この指標が最も望ましいＯＰＣ条件を選び出す、と手順でＯＰＣ条件出しを行っても構わない。
また、上述した一連の処理では、繰り返し回数については特に触れていないが、この種類の繰り返し計算手法が当然備えているべきである、設定された繰り返し回数の範囲内で計算するアルゴリズムは備えているものとする。
【００３４】
〔Ｌrep係数算出〕
ＯＰＣ計算部１６は、ＯＰＣ処理を行うのにあたり、その内部演算に上述したＬg*計算で求めたＬg*を用い、そのＬg*の値が目標値となるようにエッジ単位またはセグメント単位で動かす、という手法を採用してもよい。ところが、このＬg*を用いるＯＰＣ処理は、計算負荷が過大になるおそれがあるという難点がある。
そこで、Ｌrep係数算出部１５では、ＯＰＣ処理の際の計算量を削減するために、トランジスタのゲート長分布の統計値とＬg*との対応関係を特定する補正係数を算出する。以下、この補正係数を「ｃ_Ｌrep」と記す。
このｃ_Ｌrepを用いれば、トランジスタのゲート長分布から、Ｌg*算出よりも少ない計算量で、当該トランジスタのゲート長分布代表値Ｌrepを算出することができ、詳細を後述するようなＬrepが目標のゲート長となるようにエッジ単位またはセグメント単位で動かすＯＰＣ処理が実現可能となるのである。
【００３５】
図９は、Ｌrep係数算出部１５による処理動作例、すなわちｃ_Ｌrep算出の手順の一例を示すフローチャートである。
ｃ_Ｌrep算出にあたっては、上述したＯＰＣ条件出しの場合と同様に、ＤＲを満たしているテストパターンを用意し（Ｓ５０１）、そのテストパターンがウエハ上にどのような形状で形成されるかをシミュレーションにて予測し、当該テストパターンに含まれるトランジスタの全てについて、上述したトランジスタ電気特性計算を経て、ゲート長分布の抽出を行うとともに、ゲート長分布を抽出したゲートにおける電気特性を特定し（Ｓ５０２）、さらには上述したＬg*計算を経て電気特性が等価であるＬg*を求める（Ｓ５０３）。つまり、テストパターンにおける各トランジスタのゲート長分布の統計値、電気特性およびＬg*を、それぞれ算出する。
【００３６】
その後は、ゲート長分布の統計値からＬg*_Ｖth、Ｌg*_ＩonおよびＬg*_Ｉoffを求めるための仮係数を算出する（Ｓ５０４）。具体的には、以下に示す（１）〜（３）式を用いて、仮係数を算出することが考えられる。
Ｌg*_Ｖth＝ゲート長分布の平均値＋Ｌg*_Ｖthの仮係数×ゲート長分布のばらつき・・・（１）
Ｌg*_Ｉon＝ゲート長分布の平均値＋Ｌg*_Ｉonの仮係数×ゲート長分布のばらつき・・・（２）
Ｌg*_Ｉoff＝ゲート長分布の平均値＋Ｌg*_Ｉoffの仮係数×ゲート長分布のばらつき・・・（３）
そして、これら（１）〜（３）式による計算を、テストパターン中の全てのトランジスタに対して行う。
【００３７】
このようにしてＬg*_Ｖth、Ｌg*_ＩonおよびＬg*_Ｉoffの仮係数を求めたら、全てのトランジスタについての仮係数からｃ_Ｌrepの算出を行い（Ｓ５０５）、その算出結果に基づいてｃ_Ｌrepを決定する（Ｓ５０６）。
このとき、Ｖthを重視してＬrepを求めたい場合（すなわち、Ｖthのばらつきを低減するようなＯＰＣ処理を施したい場合）には、Ｌg*_Ｖthの仮係数を全トランジスタに対して平均し、その平均値をｃ_Ｌrepとすればよい。
また、Ｖth、ＩonおよびＩoffの全てを同様に注目する場合（すなわち、Ｖth、ＩonおよびＩoffの全てに対してばらつきを低減するようなＯＰＣ処理を施したい場合）には、Ｌg*_Ｖth、Ｌg*_ＩonおよびＬg*_Ｉoffそれぞれの仮係数を全トランジスタに対して平均し、その平均値をｃ_Ｌrepとすればよい。
つまり、ｃ_Ｌrepは、Ｖth、ＩonまたはＩoffといった異なる種類の電気特性に対応する複数の仮係数の算出結果を基に、これら複数の仮係数の少なくとも一つを用いて決定することが考えられる。
【００３８】
さらに、複数の仮係数からｃ_Ｌrepを算出する際には、全トランジスタの平均値を求めるだけでなく、実際の半導体装置のレイアウトパラメータの出現頻度を基に、当該複数の仮係数に対する重み付けを行うことも考えられる。例えば、半導体装置に使うスタンダードセルライブラリにおいて、あるゲート幅を持つトランジスタが多数を占めている場合には、その多数を占めるレイアウトパラメータの仮係数に重みをつけてｃ_Ｌrepを算出する、といった具合である。数値例を挙げると、ゲート幅が500nmのトランジスタが90％である場合、ゲート幅が500nmのトランジスタの仮係数に対して、他のゲート幅のトランジスタに比べて１０倍の重みをつけて算出する、等が考えられる。
【００３９】
なお、仮係数の算出に用いるゲート長分布の統計値は、当該ゲート長分布の平均値とばらつき以外のものを用いてもよい。上述した説明で平均値とばらつきを例に挙げているのは、これらが最大値、最小値等に比べてゲート長分布の情報をより多く持つためであるが、例えばトランジスタの電気特性と特定のゲート長分布の統計値とが密接な関係にあることが見出せた場合には、別の統計値（例えば中央値）を用いるようにすることも考えられる。
また、特定のレイアウトパラメータにトランジスタの電気特性が強く影響を受ける場合には、ｃ_Ｌrepをそのレイアウトパラメータの関数、または、当該レイアウトパラメータに依存した参照テーブルとすることも考えられる。例えば、活性層パターンからのゲート層パターンの突き出し量のコンタクトホールとの重ね合せ領域側（例えば図１における「Ｅｘ１」）の長さがゲートパターンの形状に大きく影響を与えることが分かっている場合、このＥｘ１の長さ毎に仮係数を平均化してｃ_Ｌrepを算出する、といった具合である。そして、その場合において、ｃ_ＬrepをＥｘ１の関数としてもよいし（例えば、何らかの関数当てはめを行うことで実現）、Ｅｘ１の範囲毎にｃ_Ｌrepをテーブル形式で保持していてもよい（例えば、Ｅｘ１が100nm以上200nm未満でのｃ_Ｌrepは「-0.231」等の参照テーブルを作成することで実現）。
【００４０】
〔ＯＰＣ計算〕
以上に説明した各部１１〜１５における処理動作を踏まえた上で、ＯＰＣ計算部１６は、以下に述べるようなＯＰＣ処理を行う。すなわち、当該ＯＰＣ処理では、Ｌrepが仕様値となるように、各セグメントの位置を変更するのである。
【００４１】
図１０は、ＯＰＣ計算部１６による処理動作例、すなわちＯＰＣ計算の手順の一例を示すフローチャートである。
ＯＰＣ計算部１６が行うＯＰＣ処理では、処理対象となる半導体装置の設計パターンのＧＤＳIIデータと、上述したＯＰＣ条件出しを経て得られたＯＰＣ条件を読み込んだ後（Ｓ６０１，Ｓ６０２）、当該データから特定されるウエハ上における回路のレイアウトパターンの外形エッジをセグメントに分割し（Ｓ６０２）、そのセグメント単位毎にそのセグメントを代表するＥＰを設定し（Ｓ６０３）、ウエハ上での形成パターンにおけるセグメント位置をシミュレーションにより計算して（Ｓ６０４）、セグメント毎にＥＰＥを算出し（Ｓ６０５）、そのＥＰＥを補正するようにマスクパターンの形状を変化させて各セグメント位置を修正する（Ｓ６０７）。
【００４２】
その後は、トランジスタ単位でゲート長分布を抽出する（Ｓ６０８）。そして、抽出したゲート長分布の統計値から、上述したＬrep係数算出によって得たｃ_Ｌrepを用いて、各トランジスタのゲート長分布代表値Ｌrepを算出する（Ｓ６０９）。このＬrepは、各トランジスタにおけるＬg*に相当するものである。ただし、ｃ_Ｌrepを用いて算出していることから、各トランジスタについて上述したＬg*計算を経てＬg*を算出する場合に比べて、少ない計算量で算出することが可能である。
【００４３】
Ｌrepの算出後は、続いて、当該Ｌrepが例えば仕様値に対して±１nm以内といった所定の仕様を満足するか否かを判断する（Ｓ６１０）。Ｌrepが仕様を満たしていれば、そのトランジスタのＯＰＣ処理は一旦終了する。一方、Ｌrepが仕様を満たしていなければ、セグメント位置を修正した後（Ｓ６１１）、再度形成パターンのシミュレーションから上述した一連の処理を繰り返して行う（Ｓ６０５〜Ｓ６１０）。
つまり、ＯＰＣ計算部１６が行うＯＰＣ処理では、Ｌrepが仕様値となるようにパターン補正を行うのである。
【００４４】
なお、上述した説明で、Ｌrepが仕様を満たしていれば「一旦終了する」としたのは、露光工程や加工工程等ではあるレイアウトパターンの周辺のレイアウトパターンが変化すると、そのレイアウトパターンに変化が無くても形成されるパターンに変化が生じるからである。そのため、全てのトランジスタのＬrepが仕様を満たすまで、あるトランジスタにおいてセグメント位置を変化させなくても、Ｌrepを計算することが望ましい。
また、Ｌrepが仕様を満たさない場合にどのようにセグメント位置を修正するかについては、Ｌrepの目標値からのずれ量が無くなる（ゼロになる）ように、そのトランジスタを構成する全てのセグメント位置を一律に修正することが考えられるが、これとは別に、各セグメントのＥＰＥに応じて、例えばＥＰＥが大きいセグメントは前述のＬrepの目標値からのずれ量以上にセグメント位置への修正を施して、ＥＰＥが小さいセグメントは逆にＬrepの目標値からのずれ量より小さな修正を施すようにすることも考えられる。
さらに、セグメント位置に施す修正には、形成パターンが目標通りの変化を示すようにマスクパターンの位置修正に適度な倍率（例えば、一般に、ＭＥＦ（Mask error factor）またはＭＥＥＦ(mask error enhancement factor)と呼ばれるもの）を利用することが望ましい。その場合の倍率等については、公知技術を利用すればよい。
【図面の簡単な説明】
【００４５】
【図１】トランジスタのゲートパターンの一具体例を示す平面図である。
【図２】ＯＰＣ処理を行う光近接効果補正装置の概略構成例を示す説明図である。
【図３】トランジスタ電気特性計算の手順の一例を示すフローチャートである。
【図４】電気特性の特定手法の一具体例を示す説明図である。
【図５】ゲート長と電気特性との関係の具体例を示す説明図である。
【図６】Ｌg*計算の手順の一例を示すフローチャートである。
【図７】ＤＲ策定の手順の一例を示すフローチャートである。
【図８】ＯＰＣ条件出しの手順の一例を示すフローチャートである。
【図９】ｃ_Ｌrep算出の手順の一例を示すフローチャートである。
【図１０】ＯＰＣ計算の手順の一例を示すフローチャートである。
【図１１】従来におけるＯＰＣ計算の手順の一例を示すフローチャートである。
【符号の説明】
【００４６】
１…ソース／ドレイン領域、２…ゲート層、１０…光近接効果補正装置、１１…トランジスタ電気特性計算部、１２…Ｌg*計算部、１３…ＤＲ策定部、１４…ＯＰＣ条件出し部、１５…Ｌrep係数算出部、１６…ＯＰＣ計算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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