(57)【要約】【課題】トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電流、トンネルバリアの大きな抵抗に関する欠点を有する。【解決手段】より高いオン電流を達成するために、他のシリコン（Ｓｉ）チャネル中にゲルマニウム（Ｇｅ）トンネルバリアを備えたナノワイヤベースのＴＦＥＴが用いられる。ナノワイヤは、シリコンとゲルマニウムの間の格子不整合が、高い欠陥のある界面とならないように導入される。従来のＭＯＳＦＥＴ構造に比較して、静的電力の低減と共に動的電力の低減が得られる。これにより、多層ロジックは、ナノワイヤＳｉ／ＧｅＴＦＥＴを用いることで、非常に高いオンチップトランジスタ密度となる。【選択図】図２
2008072104.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのナノワイヤを含むトンネル電界効果トランジスタ半導体装置であって、ナノワイヤが、
第１導電型に高ドープされた第１半導体材料からなるソース領域（２）と、
第２導電型に高ドープされた第１半導体材料からなるドレイン領域（５）と、
第２導電型に低ドープされた第１半導体材料からなり、ソース領域とドレイン領域との間に配置されたチャネル領域（４）と、
第１半導体材料とは異なった格子定数を有する材料からなり、ソース領域またはドレイン領域とチャネル領域との間に配置されたヘテロセクション（９）とを含み、
ナノワイヤのチャネル領域上にゲート構造を有し、ゲート構造は、ゲート誘電体（８）と、その上に配置されたゲートコンタクト（７）とを含むトンネル電界効果トランジスタ。
【請求項２】
ゲート構造が、ナノワイヤのチャネル領域を完全に覆う請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
更に、ソース領域とドレイン領域のそれぞれの上に電気コンタクト（２、６）を含む請求項１又は２に記載のトンネル電界効果トランジスタ。
【請求項４】
第１半導体材料が、ＩＶ族材料およびその２元系化合物、又はＩＩＩ／Ｖ族材料およびその２元系、３元系および４元系化合物、又はＩＩ／ＶＩ族材料およびその２元系、３元系および４元系化合物の少なくとも１つから選択される請求項１〜３のいずれかに記載のトンネル電界効果トランジスタ。
【請求項５】
第１半導体材料が、シリコンを含む請求項１〜４のいずれかに記載のトンネル電界効果トランジスタ。
【請求項６】
ヘテロセクションが、ナノワイヤの第１半導体材料と異なった格子定数を有する第２半導体材料からなる請求項１〜５のいずれかに記載のトンネル電界効果トランジスタ。
【請求項７】
第２半導体材料が、ＩＶ族材料およびその２元系化合物、又はＩＩＩ／Ｖ族材料およびその２元系、３元系および４元系化合物、又はＩＩ／ＶＩ族材料およびその２元系、３元系および４元系化合物の少なくとも１つから選択される請求項１〜６のいずれかに記載のトンネル電界効果トランジスタ。
【請求項８】
第２半導体材料が、ゲルマニウム又はＳｉ１−ｘＧｅｘ（ｘ＞０．５）である請求項１〜７のいずれかに記載のトンネル電界効果トランジスタ。
【請求項９】
ヘテロセクションが、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、金属ナイトライド、導電性酸化物、シリサイド金属、金属ゲルマナイド、およびそれらの合金や化合物の群の少なくとも１つから選択される請求項１〜５のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１０】
少なくとも１つのナノワイヤの直径が、１ｎｍと５００ｎｍの間であり、好適には２ｎｍと２００ｎｍの間である請求項１〜９のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１１】
少なくとも１つのナノワイヤの長さが、５ｎｍと２μｍの間であり、好適には１０ｎｍと１μｍの間である請求項１〜１０のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１２】
ゲート誘電体が、シリコンベース酸化物、アルミニウム酸化物、高誘電率酸化物、遷移金属のシリケート及び窒化シリケートの少なくとも１つから選択される請求項１〜１１のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１３】
ゲート誘電体が、ハフニウム酸化物である請求項１２に記載のトンネル電界効果トランジスタ。
【請求項１４】
ゲートコンタクトが導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、金属又は金属合金、金属窒化物、金属シリコン窒化物、導電性酸化物、フリーシリサイド金属、フリーゲルマナイド金属、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される請求項１〜１３のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１５】
ゲートコンタクトが、その仕事関数が、特に第１および第２半導体材料、ゲート誘電体、およびゲート誘電体厚さに対して設計された金属からなる請求項１〜１４のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１６】
ソース領域およびドレイン領域のそれぞれの上の電気コンタクトが、シリサイド含有構造、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、又はそれらの組み合わせの少なくとも１つから選択される導電性材料である請求項１〜１５のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１７】
ソース領域およびドレイン領域のそれぞれの上の電気コンタクトが、金属とシリサイドの組み合わせである請求項１〜１６のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１８】
ヘテロセクションの長さが、１ｎｍから５０ｎｍまでの範囲であり、好適には２ｎｍから１０ｎｍまでの範囲である請求項１〜１７のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１９】
チャネル領域の長さが、１ｎｍから１０００ｎｍまでの範囲であり、好適には１ｎｍから１００ｎｍまでの範囲である請求項１〜１８のいずれかに記載のトンネル電界効果トランジスタ。
【請求項２０】
ゲート誘電体の厚さが、０．５ｎｍから２０ｎｍまでの範囲である請求項１〜１９のいずれかに記載のトンネル電界効果トランジスタ。
【請求項２１】
ソース領域およびドレイン領域のドーピングレベルが、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である請求項１〜２０のいずれかに記載のトンネル電界効果トランジスタ。
【請求項２２】
ヘテロセクションのドーピングレベルが、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である請求項１〜２１のいずれかに記載のトンネル電界効果トランジスタ。
【請求項２３】
チャネル領域のドーピングレベルが、アンドープから１０１６／ｃｃまでの範囲であり、好適にはアンドープから１０１４／ｃｃまでの範囲である請求項１〜２２のいずれかに記載のトンネル電界効果トランジスタ。
【請求項２４】
ナノワイヤトンネル電界効果トランジスタ半導体装置の製造方法であって、
平面内に横たわった基板（１）を提供する工程と、
基板（１）上にソースコンタクト（２）を形成する工程と、
ナノワイヤが、統合されたソース領域（３）、チャネル領域（４）、ヘテロセクション（９）、およびドレイン領域（５）を有し、ソース領域、チャネル領域、およびドレイン領域が、第１半導体材料からなり、ヘテロセクションが第１半導体材料とは異なった格子定数を有する第２材料からなるナノワイヤ構造を成長させる工程と、
ソース領域（３）、チャネル領域（４）、ヘテロセクション（９）、およびドレイン領域を、所望のドーピングレベルおよびドーピングタイプに、選択的にドープする工程と、
ナノワイヤ構造の側壁上に、ゲート誘電体（８）を形成する工程と、
ゲート誘電体上に、ゲートコンタクト（７）を形成する工程と、
ドレインコンタクト（６）を、ナノワイヤのドレイン領域の上に形成する工程とを含む製造方法。
【請求項２５】
基板がＳｉウエハである請求項２４に記載の製造方法。
【請求項２６】
基板（１）上にソースコンタクト（２）を提供した後に、触媒が形成される請求項２４又は２５に記載の製造方法。
【請求項２７】
請求項１〜２３のいずれかに記載のナノワイヤトンネル電界効果トランジスタ半導体装置を作製するための、請求項２４〜２６のいずれかに記載の方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とナノテクノロジの分野に関する。特に、本発明はナノ構造半導体装置に関し、更には、ヘテロ構造ナノワイヤを有するトンネル電界効果トランジスタおよびそのような統合されたナノワイヤを有するトンネル電界効果トランジスタデバイスの製造方法に関する。
【背景技術】
【０００２】
マイクロエレクトロニクスデバイスは、一般に、集積回路として半導体基板上に形成される。相補型の金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア技術である。ＣＭＯＳトランジスタの寸法や動作電圧は、連続的に低減または縮小され、集積回路のより高い性能とパッキング密度が得られる。
【０００３】
ＣＭＯＳトランジスタの縮小についての問題に１つは、消費電力が増加し続けることである。これは部分的には（例えば、ショートチャネル効果により）リーク電流が増加するためであり、部分的には供給電圧の低減が困難であるためである。後者は、サブスレッシュホールドの傾きが、最少で約６０ｍＶ／ｄｅｃａｄｅで制限されるためであり、これにより、オンからオフにトランジスタをスイッチングするために、所定の電圧範囲とそれ故に最小供給電圧が必要となる。
【０００４】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、一般に金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と言われている。これはショートチャネル効果が存在しないこと、およびその結果、低いオフ電流であることによる。ＴＦＥＴの他の長所は、サブスレッシュホールドの傾きを、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃより小さくできることであり、より低い供給電圧の使用が可能となる。しかしながら、ＴＦＥＴは一般に、低いオン電流と、トンネルバリアの大きな抵抗に関連する欠点を有する。
【０００５】
米国特許２００５／０２７４９９２では、ナノワイヤを用いた改良されたＴＦＥＴの製造方法が記載されている。この方法は、ナノチューブ（即ち、軸方向の開口部の無いナノワイヤ）中に、トランジスタのアンドープのチャネル領域により分離されたｎドープ領域とｐドープ領域を形成する工程を含む。電気コンタクトはドープされた領域に形成され、ゲート誘電体層上に形成されたゲート電極はトランジスタのチャネル領域上に形成される。提案された構造では、新しい材料（カーボンナノチューブ）を用いるのに欠点を有する。
【０００６】
シリコンＴＦＥＴのオン電流を増加させるために、Bhuwalkaらの論文（IEEE transactions on electron device Vol 52, No 7, July 2005）で、トンネルバリアに高ドープＳｉ１−ｘＧｅｘの小さな部分（約３ｎｍ）を追加することが提案されている。しかしながら、Ｓｉ１−ｘＧｅｘ部分を有する構造は、低いオン電流のために、従来のＭＯＳＦＥＴに匹敵することができない。
【０００７】
結論として、ナノワイヤトンネル電界効果トランジスタを作製する改良された方法がなおも必要とされる。
【特許文献１】米国特許出願２００５／０２７４９９２
【発明の開示】
【０００８】
本発明の目的は、改良された構造と低電力消費量を有する、ナノワイヤのようなナノ構造を用いた半導体装置構造の提供、およびそのような半導体装置構造の製造方法の提供することである。
【０００９】
本発明は、少なくとも１つのナノワイヤを有するトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴと呼ぶ）の製造に関する。ナノワイヤは、チャネル領域、ソース／ドレイン領域、およびヘテロ部分を含む。ヘテロ部分は、チャネル領域とソース／ドレイン領域との間に位置する。
【００１０】
本発明にかかるＮＷ−ＴＦＥＴの更なる特徴は、Ｓｉベース材料とプロセス知識が、ＮＷ−ＴＦＥＴの作製に使用でき、ＮＷ−ＴＦＥＴが、現在のＳｉベースの技術装置で、容易に処理し、組み込むことができることである。
【００１１】
本発明の具体例は、マイクロエレクトロニクスおよびナノエレクトロニクスに関するが、常に低電力半導体装置の開発に使用される訳ではない。本発明にかかるトンネル電界効果トランジスタを使用することにより、チップ上のトランジスタの数を更に多くすることができる。本発明の幾つかの具体例のナノワイヤトンネル電界効果トランジスタは、Ｓｉベールの技術に基づき、それ故に、現在の最先端技術を用いた現在のデバイスに容易に組み込むことができる。幾つかの具体例のナノワイヤトンネル電界効果トランジスタでは、適当なヘテロセクションの統合により、従来技術で知られている全てのアナログＴＦＥＴから区別できる。ヘテロセクションは、ナノワイヤの主要部分の材料とは異なった材料で形成された、ナノワイヤの縦軸に沿った部分である。ヘテロセクションは、高いオン電流（トンネルバリアに関連する抵抗が、ヘテロセクションのための非常に小さなバンドギャップを有する材料の使用により低減できる）、低いオフ電流（オフ電流はナノワイヤの主要部分により規定され、ヘテロセクションの材料とは別に選択できる）、および速いオフからオンへの遷移（シミュレーションに記載したように、ヘテロセクションの存在では、ヘテロセクションの材料がナノワイヤの主要部分の材料より小さなバンドギャップを有し、オフからオンへの遷移は速くなる）の幾つかまたは全ての観点で改良された性能を与えるのを助けることができる。ナノワイヤの主要部分とヘテロセクションとの材料の界面は、実質的に欠陥フリーであり、即ち、高い欠陥の界面とはならない。これは、ナノワイヤと非常に小さな断面部分が、有効な横方向の歪緩和を許容するからである。ゲルマニウムヘテロセクションを有するシリコンナノワイヤの例では、シリコンとゲルマニウムとの間の格子不整合は、高い欠陥界面とはならない。
【００１２】
本発明の好適な具体例では、トンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置が開示されている。ＴＦＥＴは、少なくとも１つのナノワイヤ（ＮＷ−ＴＦＥＴを形成する）を含み、このナノワイヤは更に、例えばｐドープ（又はｎドープ）のような第１導電型に高ドープされた第１半導体材料からなる少なくとも１つのソース領域と、例えばｎドープ（又はｐドープ）のような第２導電型に高ドープされた第１半導体材料からなる少なくとも１つのドレイン領域と、例えばｎドープ（又はｐドープ）のような第２導電型に低ドープされた第１半導体材料からなり、ソース領域とドレイン領域との間に配置された少なくとも１つのチャネル領域と、第２半導体材料からなり、ソース領域（またはドレイン領域）とチャネル領域との間に配置された高ドープのヘテロセクションとを含む。
【００１３】
本発明の代わりの好ましい具体例では、ヘテロセクションが、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２やＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、および／またはそれらの合金や化合物から形成されても良い。
【００１４】
トンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は更にゲート構造を含み、このゲート構造は、ナノワイヤのチャネル領域上に配置された、好ましくは例えばゲート酸化膜のようなゲート誘電体と、その上に配置されたゲートコンタクトを含む。ゲート誘電体は、好適には、シリコンベース酸化物（例えば二酸化シリコン、酸窒化シリコン）、アルミニウム酸化物、高誘電率（ｈｉｇｈ−ｋ）酸化物（酸化物、窒化酸化物）、例えばＨｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケート及び窒化シリケートの少なくとも１つから選択される。最も好ましいゲート酸化物は、ハフニウム酸化物のような高誘電率酸化物である。ゲート誘電体の厚さは、０．５ｎｍから２０ｎｍまでの範囲であることが好ましい。ゲートコンタクトは、好適には導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）の少なくとも１つから選択される。ゲートコンタクトは、選択されたナノワイヤ材料（第１および第２半導体材料）、ゲート酸化物、およびゲート酸化物の厚みに対して、所定のゲート仕事関数が得られるように選択される。最も好適には、ＮＷ−ＴＦＥＴのゲート構造（ゲートコンタクトとゲート誘電体を含む）は、ナノワイヤのチャネル領域を完全に覆う。
【００１５】
本発明の幾つかの具体例のトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は、更に、ソース領域およびドレイン領域のそれぞれに上に電気コンタクトを含む。好適には、ソース領域およびドレイン領域のそれぞれの上の電気コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される導電性金属からなる。最も好ましくは、それぞれのソースおよびドレイン領域上の電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【００１６】
本発明のＮＷ−ＴＦＥＴの第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択されるのが好ましい。最も好ましくは、本発明のＮＷ−ＴＦＥＴの第１半導体材料は、シリコンである。
【００１７】
本発明のＮＷ−ＴＦＥＴの第２半導体材料は、ＮＷ−ＴＦＥＴの第１半導体材料とは異なった格子定数を有する材料から形成されるのが好ましい。第２半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択されることが好ましい。本発明のＮＷ−ＴＦＥＴの最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。
【００１８】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴで使用される、ＮＷの長さは、その長手方向の軸に垂直に、好適には１ｎｍから５００ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴで使用されるＮＷの直径は２ｎｍと２００ｎｍの間である。
【００１９】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴで使用される、ＮＷの直径は、その長手方向の軸に沿って、好適には５ｎｍから２μｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴで使用されるＮＷの長さは１０ｎｍと１μｍの間である。
【００２０】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのヘテロセクションの長さは、好適には１ｎｍから５０ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴのヘテロセクションの長さは２ｎｍと１０ｎｍの間である。
【００２１】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのチャネル領域の長さは、好適には１ｎｍから１０００ｎｍまでの範囲であり、更に好適には、本発明のＮＷ−ＴＦＥＴのチャネル領域の長さは１ｎｍと１００ｎｍの間である。
【００２２】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴのソース領域およびドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には、本発明のＮＷ−ＴＦＥＴのソース領域とドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。
【００２３】
本発明のＮＷ−ＴＦＥＴのヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲であり、好適には、本発明のＮＷ−ＴＦＥＴのヘテロセクションのドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。
【００２４】
本発明のＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲であり、好適には、ＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、アンドープから５×１０１４／ｃｃまでの範囲である。
【００２５】
更に、ＮＷ−ＴＦＥＴ半導体装置を製造するための方法であって、この方法は、
平面内に横たわった基板を提供する工程と、
基板上に、その上に選択的に触媒が形成されるソースコンタクトを形成する工程と、
ナノワイヤが、統合されたソース領域、チャネル領域、ヘテロセクション、およびドレイン領域を有し、ソース領域、チャネル領域、およびドレイン領域が、第１半導体材料からなり、ヘテロセクションが第１半導体材料とは異なった格子定数を有する材料からなるナノワイヤ構造を成長させる工程と、
ソース領域、チャネル領域、ヘテロセクション、およびドレイン領域を、所望のドーピングレベルおよびドーピングタイプに、選択的にドープする工程とを含む。
この方法の幾つかの具体例では、
ナノワイヤ構造の側壁上に、例えばゲート酸化物のようなゲート誘電体を形成する工程と、
ゲート誘電体上に、ゲートコンタクトを形成する工程と、
ドレインコンタクトを、ナノワイヤのドレイン領域の上に形成する工程の、１又はそれ以上の工程を含んでも良い。
【００２６】
好ましい具体例では、ＮＷ−ＴＦＥＴの製造に使用される基板は、Ｓｉウエハである。
【００２７】
好ましい具体例では、第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択され、最も好ましくは、第１半導体材料はシリコンである。
【００２８】
好ましい具体例では、ヘテロセクションは第２半導体材料から形成され、第２半導体材料は、ナノワイヤの第１半導体材料とは異なった格子定数を有する。
【００２９】
好ましい具体例では、第２半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択され、最も好ましくは、第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。
【００３０】
代わりにそして好ましくは、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｄＳｉ２やＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、およびそれらの合金や化合物からなる。
【００３１】
好ましい具体例では、ナノワイヤの直径は、１ｎｍと５００ｎｍの間である。好適にはナノワイヤの直径は、２ｎｍと２００ｎｍの間である。
【００３２】
好ましい具体例では、ナノワイヤの長さは、５ｎｍと２μｍの間である。好適にはナノワイヤの長さは、１０ｎｍと１μｍの間である。
【００３３】
好ましい具体例では、ゲート誘電体は、シリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましくは、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。
【００３４】
好ましい具体例では、ゲートコンタクトは、導電性金属から形成され、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、選択されたナノワイヤ材料（第１および第２半導体材料）に対して仕事関数が設計されたような金属からなる。
【００３５】
好ましい具体例では、ソースおよびドレインは、導電性材料からなり、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される。更に好適には、ソースおよびドレインは、金属とシリサイドとの組み合わせからなる。
【００３６】
好ましい具体例では、ヘテロセクションの長さは、１ｎｍから５０ｎｍまでの範囲である。更に好適には、ヘテロセクションの長さは、２ｎｍから１０ｎｍまでの範囲である。
【００３７】
好ましい具体例では、チャネル領域の長さは、１ｎｍから１０００ｎｍまでの範囲である。更に好適には、チャネル領域の長さは、１ｎｍから１００ｎｍまでの範囲である。
【００３８】
好ましい具体例では、ゲート誘電体の厚さは、０．５ｎｍから２０ｎｍまでの範囲である。
【００３９】
好ましい具体例では、ソース領域およびドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲である。より好適には、ソース領域およびドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。
【００４０】
好ましい具体例では、ヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃまでの範囲である。より好適には、ヘテロセクションのドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃまでの範囲である。
【００４１】
好ましい具体例では、チャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲である。より好適には、チャネル領域のドーピングレベルは、アンドープから１０１４／ｃｃまでの範囲である。
【００４２】
トンネル電界効果トランジスタ（ＴＦＥＴ）装置の応用として、ナノワイヤが、トンネル電界効果トランジスタのチャネルおよびソース／ドレイン領域を形成する。
【００４３】
本発明の上述の、そして他の特徴、長所、および利点は、例として本発明の原理を描く添付図面と関連して、以下の詳細な説明から明らかになるであろう。この記載は例としての目的を有し、本発明の範囲を限定する目的を有さない。以下で言及される参照図は、添付図面を意味する。
【００４４】
本発明にかかる具体例は、所定の具体例に関して、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４５】
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、一連の順番または年代の順を示すのではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。
【００４６】
また、記載や請求の範囲中の、上部、底部、上、下等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。
【００４７】
また、以降で述べられる特定のドーパントの型については、説明を容易にするために用いられ、本発明を限定することを意図としない。ここ以降で与える説明では、材料やドーパントの型は、本発明を変更することなく、適当な材料やドーパントの型で置き換え可能である。
【００４８】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈されるべきではなく、他の要素や工程を排除するものではない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００４９】
本発明は、本発明の多くの具体例の詳細な記載とともに記載される。本発明の技術的示唆から逸脱することなく、当業者の知識に基づいて本発明の他の具体例がなし得ることは明らかであり、本発明は添付した請求の範囲の文言により限定されるものではない。特に、本発明の幾つかの具体例は、ナノワイヤを参照して記載されているが、しかしながらこれは発明を限定することを意図するものではなく、ナノロッド、ナノウイスカ、及び他の細長い、長手方向の軸を有する実質的にシリンダ状構造または多角形構造の具体例を含む、細長いナノ構造の例を含むことを意図する。
【００５０】
本発明の少なくとも幾つかの具体例は、存在するトンネル電界効果トランジスタ（ＴＦＥＴ）の非常に低いオン電流の問題に関する。ヘテロセクションが、ＴＦＥＴのチャネル領域とソース（又はドレイン）領域との間に導入され、配置される。ＴＦＥＴの幾つかの具体例では、更に、ソース、ドレイン、およびチャネル領域が、半導体材料からなるナノワイヤで形成され、ヘテロセクションは更にナノワイヤの材料と異なった格子定数の材料から形成され、ヘテロセクションは、ナノワイヤの、チャネル領域とソース（又はドレイン）領域との間に配置される。ヘテロセクションは、ナノワイヤの主要部分の材料とは異なった材料からなるナノワイヤの縦軸に沿った部分である。ナノワイヤとヘテロセクションに異なった材料を使用することは、格子定数が異なることを意味する。例えば、非常に少ないＧｅ成分のＳｉＧｅがヘテロセクションに使用され、格子定数は、ナノワイヤに使用される純粋のＳｉとは異なるようになる。しかしながら、違いは非常に小さく、過剰な数の転位なしに、Ｓｉの上に成長させることができる。ＴＦＥＴデバイスは、これにより、チャネル領域とソース／ドレイン領域がナノワイヤに形成され、更にこの出願においてはＮＷ−ＴＦＥＴと呼ばれる。
【００５１】
本発明の幾つかの具体例は、半導体装置の作製に関し、更には、半導体基板上へのナノワイヤトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）に作製に関する。ナノワイヤが第１半導体材料から形成され、第１ドーピングレベルと第１ドーピング成分を有する第１ソース／ドレイン部分を含むＮＷ−ＴＦＥＴ構造が開示される。ＮＷ−ＴＦＥＴは、更に、第２ドーピングレベルと第２ドーピング成分を有する第２ソース／ドレイン部分を含む。更に好ましくは、ｐドープセクションがナノワイヤの一端に配置され、ｎドープ部分がナノワイヤの他端に配置される。ヘテロセクション材料からなるヘテロセクションはナノワイヤ上に配置され、ヘテロセクション材料はナノワイヤの第１半導体材料とは異なる格子定数を有し、この結果ＮＷ−ＴＦＥＴは、ヘテロセクションを有さない半導体ナノワイヤからなるＴＦＥＴに比べて、改良された性能を有する。これは、サブスレッシュホールドスロープが急峻であり、これにより電力供給と電力消費を低減できるからである。
【００５２】
本発明の第１の具体例では、半導体ナノワイヤを用いたＮＷ−ＴＦＥＴが記載される。ナノワイヤを用いたＮＷ−ＴＦＥＴは、従来から知られ（例えば、米国特許出願２００５／０２７４９９２）、ナノワイヤは、それぞれが同じ半導体材料からなるアンドープのチャネル領域により分離された、ｎドープ領域とｐドープ領域とを含む。しかしながら、従来のどの装置も、ソース（又はドレイン）領域とチャネル領域との間にヘテロセクションを有し、ヘテロセクションがナノワイヤの半導体材料とは異なった格子定数を有するものではない。これにより、性能を改良することができ、即ち、少なくとも１ｅＶのバンドギャップを有する半導体（例えばシリコン）のトンネルバリアの大きな抵抗に関する一般的な欠点である低いオン電流（半導体のための国際技術ロードマップＩＴＲＳロードマップ予測より小さい。現状の予測ではオン電流は、低電力動作技術に対して１ｍＡ／μｍのオーダのオン電流である）が低減または削除できる。
【００５３】
図１に示され、従来技術に記載された伝統的なＴＦＥＴ（ナノ構造無し）は、実際にはｐ−ｉ−ｎダイオードであり、逆バイアスで制御される。逆バイアスはダイオードをオフにする。しかしながら、十分に大きな逆バイアスが加えられた場合、電子の量子機械的トンネリングが価電子帯（ｐドープ部分）から伝導体（ｎドープ部分）に発生し、かかる効果は通常ツェナーブレークダウンと呼ばれる。これは図５Ａに示され、ここでは、ｐ−ｉ−ｎダイオードのバイアスのかからない状態と、逆バイアスのかかった状態のバンドダイアグラムが示されている。図５Ａ中の矢印は、横切る必要のあるトンネルバリアを示す。ＴＦＥＴでは、このトンネル効果が所望され、トランジスタのオン状態を表す。オン状態の電流量は、トンネルバリア幅により決定される。トンネルバリアの両側の領域に高ドープ領域が有る場合に、バリア幅は最も小さくなる。これは、高ドープソース（又はドレイン）部分と、ソース（又はドレイン）に隣り合うイントリンシック領域に高いキャリア濃度が形成されるようなゲート電圧とを要求する（トンネルバリア幅に対するゲートバイアスの影響が、図５Ｂに示されている）。トンネルバリア幅は、バンドギャップの減少とともに更に小さくなる。この装置をＭＯＳＦＥＴと比較した場合、少しの違いはあるが、多くの類似点もある。ＭＯＳＦＥＴは、ｐドープされたソースおよびドレイン（ｐ−ＭＯＳＦＥＴ）と、ｎドープされたソースおよびドレイン（ｎ−ＭＯＳＦＥＴ）を有し、反対に、ＴＦＥＴは、ｐドープされたソースおよびｎドープされたドレインを有する。しかしながら、双方のデバイスで、チャネルは低ドープであり、ゲート電圧は、高モビリティのチャネルを形成するために与えられる。それゆえに、もしトンネルバリアに関係する抵抗が十分に小さい場合、ＴＦＥＴのオン電流は、原理的にＭＯＳＦＥＴのオン電流と同程度にできる（しかしながら、通常、ＴＦＥＴのオン電流は、対応するＭＯＳＦＥＴのオン電流より十分に小さい）。ＴＦＥＴのオフ電流は、一般には非常に小さく、これはトンネルバリアの存在による。他方、従来のＭＯＳＦＥＴは、特にデバイスサイズが小さくなった場合に、ソース−ドレインリーク電流となるショートチャネル効果の影響を受ける。
【００５４】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、チャネルのトンネルバリアに小さなヘテロセクションを導入することで、低いオン電流の問題を解決し軽減する。このヘテロセクションは、好適には、ナノワイヤのソース、ドレイン、およびチャネル領域に使用される材料より小さなバンドギャップの、高ドープ材料から形成される。
【００５５】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、更に、少なくとも１つのナノワイヤを有するＴＦＥＴとして特徴づけられる。このナノワイヤは、ＴＦＥＴデバイスのソース領域、チャネル領域、およびドレイン領域を含むとともに、チャネル領域のトンネルバリアに配置される新規なヘテロセクションを含む。特に、このヘテロセクションは、ナノワイヤのソース領域とチャネル領域との間に配置される。代わりに、このヘテロセクションは、ナノワイヤの、ドレイン領域とチャネル領域との間に配置されても良い。
【００５６】
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、ナノワイヤの直径が１ｎｍと５００ｎｍの間で、ナノワイヤの長さが５ｎｍと２μｍの間である半導体ナノワイヤとして特徴づけられる。更に好適には、ナノワイヤの直径は、２ｎｍと２００ｎｍの間で、ナノワイヤの長さは１０ｎｍと１μｍの間である。
【００５７】
ＮＷ−ＴＦＥＴのソース領域は、ｎ型のＮＷ−ＴＦＥＴの場合には高いｐドープである第１半導体材料からなり、代わりにｐ型のＮＷ−ＴＦＥＴの場合には高いｎドープである第１半導体材料からなる。更に好適には、ソース領域のドープレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域の更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。
【００５８】
ＮＷ−ＴＦＥＴのドレイン領域は、ｎ型のＮＷ−ＴＦＥＴの場合には高いｎドープである第１半導体材料からなり、代わりにｐ型のＮＷ−ＴＦＥＴの場合には高いｐドープである第１半導体材料からなる。更に好適には、ソース領域のドープレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域の更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。
【００５９】
ＮＷ−ＴＦＥＴのチャネル領域は、ナノワイヤ中に形成され、第１半導体材料から形成される。ＮＷ−ＴＦＥＴのチャネル領域は、ソースおよびドレイン領域の間に配置される。好適には、チャネル領域のドーピングレベルは、アンドープから１０１６／ｃｃまでの範囲である。より好適には、チャネル領域のドーピングレベルは、アンドープから１０１４／ｃｃまでの範囲である。ドーピングは、（例えば成長中に適当なドーピングガスを加えることにより）ナノワイヤの成長中に行われ、またはナノワイヤの成長後に行われる。
【００６０】
少なくともナノワイヤのソース／ドレイン領域およびチャネル領域の作製に用いられる第１半導体材料は、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第１半導体材料は、シリコンである。
【００６１】
チャネル領域の長さは、好適には１ｎｍから１０００ｎｍの範囲であり、更に好適には１ｎｍから１００ｎｍの範囲である。
【００６２】
ヘテロセクションは、好適には第２半導体材料から形成され、かかる第２半導体材料は、ナノワイヤの第１半導体材料とは異なった格子定数を有する。第２半導体材料は、高ドープであり、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。
【００６３】
ヘテロセクションのドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。更に好適なドーピングレベルは、１０１９／ｃｃと５×１０２０／ｃｃの間である。ヘテロセクションのドーピングレベルは、好適には、ＮＷ−ＴＦＥＴのソースおよびドレイン領域のドーピングレベルと等しい（又はより高い）。
【００６４】
代わりに、そして好適には、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、例えばＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、及びおよびそれらの合金や混合物からなる。
【００６５】
ヘテロセクションの長さは、好適には１ｎｍから５０ｎｍまでの範囲であり、更に公的には、ヘテロセクションの長さは、２ｎｍから１０ｎｍまでの範囲である。
【００６６】
ナノワイヤの側壁（サイドウォール）上に、特にナノワイヤのチャネル領域の側壁上に、ゲート構造が形成される。ゲート構造は、ゲート酸化物（又は、ゲート誘電体ともいう）とゲート電極（ゲートコンタクトともいう）を形成する。ゲート酸化物はナノワイヤのチャネル領域に直接コンタクトを形成し、特に、ゲート酸化物は、チャネル領域の外部側壁を完全に覆うように形成される。そのような完全な被覆を確実にするために、ゲート電極が、高ドープのドレインおよびソース領域に部分的に覆われることが望まれる。ゲート酸化物上にゲートコンタクトが堆積され、ゲートコンタクトはこれによってゲート酸化物上に配置され、ゲート酸化物の全体を完全に覆う。ゲート酸化物とゲートコンタクトを含むゲート構造は、上述のように全体としてゲート構造と呼ばれる。
【００６７】
ゲート酸化物は、少なくともシリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ（高誘電率）酸化物である。ゲート酸化物の厚みは好ましくは０．５ｎｍと２０ｎｍとの間である。
【００６８】
ゲートコンタクトは、好ましくは導電性金属から形成され、好ましくは多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（fully silicided metal:FUSI）、フリーゲルマナイド金属（fully germanided metal:FUGE）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、Ｔ−ＦＥＴの所望のしきい値電圧を得るために、選択されたナノワイヤ材料、ゲート酸化物、およびゲート酸化物の厚み（第１および第２半導体材料）のために仕事関数が設計された金属からなる。
【００６９】
ＮＷ−ＴＦＥＴは、更に、それぞれのソースおよびドレイン領域の上に電気コンタクトを含む。それぞれのソースおよびドレイン領域上の電気コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコンまたはそれらの組み合わせの少なくとも１つから選択される導電性金属からなる。最も好ましくは、それぞれのソースおよびドレイン領域上の電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【００７０】
集積回路では、本発明のナノワイヤトンネル電界効果トランジスタが、ｎ型トランジスタデバイスまたはｐ型トランジスタデバイスとして使用される。
【００７１】
図２は、本発明の好適な具体例にかかるＮＷ−ＴＦＥＴ構造の断面図であり、図３は、本発明の好適な具体例にかかるＮＷ−ＴＦＥＴ構造の正面図である。例えば、ヘテロセクション９はゲート構造７、８の上には延びていない。ＭＯＳＦＥＴのように、避けるべきものは、アンドープチャネル（中央）領域４の部分がゲート構造７、８によって覆われないことである。ゲート７は、高ドープヘテロセクション９のキャリア密度に影響を与えない（しかしながら、ソース（又はドレイン）領域３の容量を増加させる）。図では、解０と７はヘテロセクション９を覆っているが、これは、主に、ヘテロセクション９が非常に狭いためである。もしヘテロセクション９は３ｎｍではなく５０ｎｍであれば、ヘテロセクション９は部分的にゲート構造７、８の外側になるであろう。
【００７２】
発明の第２の形態では、ナノワイヤトンネル電界効果トランジスタの製造方法が提供される。これ以降、本発明の具体例にかかる方法は、好ましい具体例にかかる装置について、即ち、図２（断面図）や図３（正面図）に示すような少なくとも１つの縦型ナノワイヤを含むｎ型ＮＷ−ＴＦＥＴについて示す。これは発明を限定するものではなく、少なくとも縦型ナノワイヤを含むｐ型ＮＷ−ＴＦＥＴの作製にこの方法を適用するものである。
【００７３】
好ましい処理方法が、図４に示すフローチャートに示され、以下に述べられる。しかしながら、これは、本発明にかかる装置の作製に適当な方法の例を示す物であり、これ以降に説明する一連の製造工程は発明を限定するものではない。
【００７４】
第１工程１００では、基板１が提供される。好ましくは、基板１はシリコン基板やシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板であるが、例えばガラス、セラミック等のような他の基板を用いても構わない。本発明の具体例によれば、基板１または代わりに基板の上に、ソースコンタクト２が形成される。ソースコンタクト２は導電性材料からなり、例えばソースコンタクト２は、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有材料、金属含有材料、多結晶シリコン、又はそれらの組み合わせからなる。また、ソースコンタクト２は、例えば導電性酸化物や導電性ポリマからも形成できる。ソースコンタクト２が金属含有材料の場合、ナノワイヤの材料とオーミックコンタクトを形成する全ての金属、又は換言すればナノワイヤ材料の仕事関数と同等の仕事関数を有する全ての金属が好ましい金属であり、本発明に従って使用することができる。好適には、ソースコンタクト２はシリサイド含有構造であることが好ましい。ソースコンタクト２は、ナノワイヤの成長の出発点であり、同時にナノワイヤ成長の触媒としても働く。しかしながら、後者は必要な本質ではない。
【００７５】
ソースコンタクトが、続くナノワイヤ成長の触媒として使用されない場合、触媒をソースコンタクトの上に形成する工程１１１が必要である。更に、触媒粒子の必要性は、ナノワイヤを形成するのに使用される技術に依存する。
【００７６】
次の工程１１２では、好ましくは例えばＶＬＳ（気体−液体−固体）プロセスの手段を用いてナノワイヤが形成されるが、本発明にかかりナノワイヤを形成するのに使用するのに当業者により知られた他の適当な技術を用いても構わない。例えば、ナノワイヤは例えばＣＶＤ（化学気相成長）、ＭＯＣＶＤ（金属有機物化学気相成長）、又はＰＥＣＶＤ（プラズマエンハンス化学気相成長）プロセスのような技術を用いた正当しても良い。代わりに、ＰＬＤ（パルスレーザデポジション）、ＥＣＤ（電気化学デポジション）、電子ビーム、又はＭＢＥ（分子線エピタキシ）プロセスがナノワイヤの成長に用いられても構わない。
【００７７】
ナノワイヤの成長中に、異なったドーピングレベルで異なったドーピングタイプの異なった領域が形成されて、ナノワイヤのソース領域３、チャネル領域４、ドレイン領域５、およびヘテロセクション９を形成することが必要である。ナノワイヤの異なった領域は、成長プロセス中にドープされ、ｎ型又はｐ型領域が得られる。代わりに、ナノワイヤのドーピングが、ナノワイヤの成長後に、追加のドーピング工程の手段により行われる。例えばソース領域／ドレイン領域のような１の特定の領域へのドーピングは均一に行われることが好ましいが、不均一なドーピングプロファイルであっても良い。
【００７８】
ナノワイヤの成長中に、第１にソース領域３の作製が必要である。ソース領域３は、ｎ型ＮＷ−ＴＦＥＴの場合には、高いｐドープの第１半導体材料から形成される。又は、ｐ型ＮＷ−ＴＦＥＴの場合には、ソース領域は高いｎドープとなる。更に好適には、ソース領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。最も好適には、ソース領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
【００７９】
（図２に示すｎ型ＮＷ−ＴＦＥＴを作製するための）次の工程で、ヘテロセクション９がソース領域３の上に形成される。ヘテロセクション９は、ソース領域３の作製に使用した第１半導体材料と比較して異なった格子定数を有する第２半導体材料から作製される。第２半導体材料は高ドープであり、Ｓｉ、Ｇｅ、Ｃ、およびそれらの２元系の化合物のようなＩＶ族材料、又はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏ、およびそれらの２元系、３元系、および４元系の化合物のようなＩＩ／ＶＩ族材料の、少なくとも１つから選択される。最も好ましい第２半導体材料は、Ｓｉ１−ｘＧｅｘ（ｘ＞０．５）である。ヘテロセクションのドーピングレベルは、好適には、１０１８／ｃｃから１０２１／ｃｃの範囲であり、ヘテロセクションのドーピングレベルは、更に好適には、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
【００８０】
代わりに、好適には、ヘテロセクションは、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２やＮｉＳｉのようなシリサイド金属、金属ゲルマナイド、及びそれらに合金や混合物からなる。
【００８１】
続いて、ＮＷ−ＴＦＥＴのチャネル領域がナノワイヤ中に形成される。チャネル領域は好適には第１半導体材料から形成されるが、他の適当な／代替可能な材料を用いても構わない。チャネル領域のドーピングレベルは、好適には、アンドープから１０１６／ｃｃまでの範囲である。チャネル領域のドーピングレベルは、更に好適には、アンドープから１０１４／ｃｃの範囲である。
【００８２】
次の工程ではドレイン領域５は、ドレイン領域５が、チャネル領域の上に形成される必要がある。ドレイン領域５は第１半導体材料から形成する必要があり、ｐ型ＮＷ−ＴＦＥＴの場合には、高いｎドープの第１半導体材料から形成され、又は、ｎ型ＮＷ−ＴＦＥＴの場合には、ドレイン領域は高いｐドープとなる。更に好適には、ドレイン領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。最も好適には、ドレイン領域のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
【００８３】
次の工程１１３、１１４では、ゲート構造が、ナノワイヤの側壁上に、特に、ナノワイヤのチャネル領域の側壁上に、形成される必要がある。ゲート構造は、ゲート酸化物８（又はゲート誘電体という）とゲート電極７（又はゲートコンタクトという）を含む。最初にゲート酸化物８が、ナノワイヤ１１３のチャネル領域４の上に直接形成される。最も好適には、ゲート酸化物８は、チャネル領域４の外部の側壁を完全に覆う。完全な被覆を得るために、ゲート酸化物と高ドープのドレインおよびソース領域とが小さなオーバラップを有することが望ましい。酸化膜の堆積後にエッチング除去される犠牲層の手段により、ゲート酸化物ナノワイヤの一部（例えばチャネル領域）に限定されても良い。これは、例えば他の材料がナノワイヤの成長後にウエハ上に堆積され、ナノワイヤが他の材料に埋まることを意味する。これは、犠牲層が、ナノワイヤのチャネル領域に配置されることで行われる。犠牲層の除去後に、例えば酸化物のような誘電体が、ナノワイヤのチャネル領域の上に堆積される。
【００８４】
例えばゲート酸化物のようなゲート誘電体の上に、工程１１４でゲートコンタクト（電極）が堆積される。ゲートコンタクトは、ゲート酸化物のようなゲート誘電体の上に堆積され、好適にはゲート酸化物の全体を覆う。
【００８５】
ゲート誘電体は、シリコンベースの酸化物（例えばシリコン酸化物、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ（高誘電率）酸化物（例えば酸化物、酸窒化物）、Ｈｆ、Ｔａ、Ｎｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移元素のシリケートおよび窒化シリケートの、少なくとも１つから選択されるのが好ましい。最も好ましいゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ（高誘電率）酸化物である。ゲート酸化物の厚みは好ましくは０．５ｎｍと２０ｎｍとの間である。
ゲートコンタクトは、好ましくは導電性金属から形成され、好ましくは多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金、のような金属、ＴａＮやＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ、およびＴｉＳｉ２のようなフリーシリサイド金属（ＦＵＳＩ）、フリーゲルマナイド金属（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。最も好ましくは、ゲートコンタクトは、Ｔ−ＦＥＴの所望のしきい値電圧を得るために、選択されたナノワイヤ材料、ゲート酸化物、およびゲート酸化物の厚み（第１および第２半導体材料）のために仕事関数が設計された金属からなる。
【００８６】
最後に１１５で、電気コンタクトが、ナノワイヤの上に配置されたドレイン領域上に形成される。電気コンタクトは、好ましくは、導電性材料からなり、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有材料、金属含有材料、多結晶シリコン、又はそれらの組み合わせからなる。最も好ましくは、電気コンタクトは、金属とシリサイドとの組み合わせからなる。
【００８７】
ナノワイヤが成長プロセスでドープされない場合、他のドーピング工程が結うようである。例えば、ドーパント元素を注入した後に、例えばナノワイヤ中の活性のｎ型又はｐ型領域をアニールすることにより、ドーパント元素を活性化する。代わりに、ゴーパント層とも呼ばれドーパント元素を含む層が堆積され、又はドーパント金属が、例えば電気化学デポジションにより、ナノ江合や領域（図示せず）の上に選択的に堆積される。アニール工程が続いて行われ、ナノワイヤ領域にドーパントを取り込み、結果としてｎ型又はｐ型領域ができる。
【００８８】
ｎ型ＮＷ−ＴＦＥＴについての図２に示す例では、ＮＷ−ＴＦＥＴを得るための全体のプロセス工程が、先の工程で述べたように繰り返され、ドレインコンタクトから始まるＮＷ−ＴＦＥＴ構造の上に、第２のＮＷ−ＴＦＥＴ構造が形成される。第１のＮＷ−ＴＦＥＴ構造がｎ型ＮＷ−ＴＦＥＴの場合、第２構造はｎ型ＮＷ−ＴＦＥＴであることが好ましい。
【具体例】
【００８９】
具体例１：トンネルバリアに高ドープＧｅ部分を有する（シリコン）ＮＷ−ＴＦＥＴの特性を決定するための、デバイスシミュレータＭＥＤＩＣＩを用いたシミュレーション
【００９０】
ＴＦＥＴは、一般に低オン電流で、トンネルバリアの大きな抵抗に関する欠点を有する。以下に示すこのシミュレーションは、シリコン（Ｓｉ）チャネルでなくてもゲルマニウム（Ｇｅ）トンネルバリアを用いたＴＦＥＴのでも、高いオン電流が達成できることを示す。そのような構成は、ナノワイヤが用いられた場合にのみ可能となり、シリコンとゲルマニウムの間の格子不整合は、高度に不完全な界面を形成しない。シミュレーションでは、従来のＭＯＳＦＥＴ形状に比較して、少なくとも５の係数まで動的パワーの低減が可能であり、同じく少なくとも２の係数まで静的パワーの低減が可能であることを予想する。多層のロジックは、それゆえに、ナノワイヤＳｉ／Ｇｅで、高度オンチップトランジスタ密度が得られることが想像できる。
【００９１】
シミュレーションはデバイスシミュレータ「ＭＥＤＩＣＩ」を用いて行われ、トンネルバリアに高ドープＧｅセクションを有する（シリコン）ＮＷ−ＴＦＥＴの特性が決定される。シミュレーションに使用されたＮＷ−ＴＦＥＴを図６Ａに示す。ＮＷ−ＴＦＥＴ構造は２次元であり、ダブルゲートを有する。中央部分の高さ（酸化物の間）は１００ｎｍであり、ハフニウム酸化物の高さは４ｎｍである。高ドープセクションの幅は６５ｎｍであり、ヘテロセクションは３ｎｍ、チャネル領域の幅は１００ｎｍ、高ｎドープセクションの幅は４４ｎｍである。３ｎｍのヘテロセクションは、Ｓｉ、Ｓｉ０．５Ｇｅ０．５又はＧｅのいずれかから形成される。ＮＷ−ＴＦＥＴ構造は、従来技術を用いて、ナノワイヤがシリコンとゲルマニウムとの間に格子不整合にうまく対処できることを考慮して作製される。ＮＷ−ＴＦＥＴ構造において、電気的性能について考慮すべき最も重要な寸法は、酸化物の厚さとチャネル領域の幅である。更に重要なパラメータは、ヘテロセクションに使用される材料とともに、ソースおよびドレイン部分のドーピングである。チャネル領域のドーピングは、低いドープである限り臨界的ではない。シミュレーションに用いられるＮＷ−ＴＦＥＴのドーピング濃度とドーパントの型は、表１にまとめる。
【００９２】
【表１】
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【００９３】
図６Ａに示すＮＷ−ＴＦＥＴ構造の電気的特性は、図６Ｂに示される。ソース・ドレイン電流は、ダブルゲートの１つのみの下部の電流で、シングルゲートＭＯＳＦＥＴとの公平な比較を可能とした。すべてのデバイスは、良好にターンオフしていることが観察可能である（表２のオフ電流要求を参照）。オールシリコンのＮＷ−ＴＦＥＴを用いて０．９３ｍＡ／μｍ（ＬＯＰの目標、最も重要な設計戦略、表２参照）のオン電流を達成するために、観察されたような非常に高いゲート電圧が要求される。しかしながら、Ｇｅセクションを有するＮＷ−ＴＦＥＴでは、低いゲート電圧でそのような電流が達成できる。
【００９４】
【表２】
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【００９５】
ゲート電圧の利点の重要な形状は、必要なオン電流が達成できる絶対ゲート電圧ではなく、むしろデバイスをオフにするのに必要なゲート電圧と、デバイスをオンにするのに必要なゲート電圧との間の差である、これは、ゲート仕事関数工学が、Ｖｇｓ＝０Ｖ（そして、それゆえに、オン状態で観察されるゲート電圧とオフ状態で観察されるゲート電圧との差に等しいゲート電圧においてオン状態になる）でデバイスがターンオフするような仕事関数にゲート材料を形成できるようにしたためである。Ｇｅセクションを有する構造の場合、このゲート電圧スイッチは、ΔＶｇｓ＝０．４５Ｖである。比較のために、ＭＯＳＦＥＴデバイスの最大サブスレッシュホールドスロープを図６Ｂに示す。そのようなサブスレッシュホールドスロープにおいて、ΔＶｇｓ＝０．４５Ｖの幅が達成できないのが明らかである。
【００９６】
最も小さなゲート電圧幅は、供給電圧の低減を可能とする（それは示されていないが、電圧Ｖｄｓから０．４５Ｖへの低減は、図６Ｂの曲線を変化させないと思われる。なぜならば、電流は、主にトンネルバリアの幅で決定され、Ｖｄｓが小さすぎない場合、Ｖｄｓに依存して変化しないためである）。この供給電圧の低減は、動的パワー（＝Ｃ×ｆ×Ｖ２ｓｕｐｐｌｙ）と、静的パワー（＝Ｉｌｅａｌｋａｇｅ×Ｖｓｕｐｐｌｙ）の双方において、電力損失を低減する。プレーナ型の従来のＭＯＳＦＥＴの設計では、（固定されたサブスレッシュホールドスロープにより）供給電圧が１Ｖ以下に低減できるか疑問である。
【００９７】
１Ｖで動作するＭＯＳＦＥＴと比較した場合、提案されたＧｅバリアＮＷ−ＴＦＥＴの動的電力損失は、（１／０．４５）２＝５の係数で小さくなるが、静的電力損失は少なくとも１／０．４５〜２の係数で小さくなるといえる（もしこれが供給電圧の僅かな増加による優位であれば、小さなリークパワーが容易に達成できることを期待するが、図５では電流Ｉｏｆｆは、ＩＴＲＳの要求の下で十分に低減できることが観察される）。提案されたＮＷ−ＴＦＥＴ構造では、それゆえにノード１４（２０２０年）でのＩＴＲＳの要求を満たし、これは従来のＭＯＳＦＥＴでは達成できない。
【００９８】
上述のように、トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と見られるが、シリコンベースのＴＦＥＴは一般に低いオン電流で、トンネルバリアの大きな抵抗についての欠点を有する。高いオン電流を達成するために、他のシリコン（Ｓｉ）中にゲルマニウム（Ｇｅ）トンネルバリアを有するＴＦＥＴが使用される。ヘテロセクション９を有するナノワイヤベースの構造は、シリコンとゲルマニウムの間の格子不整合が、高い欠陥界面を形成することなく導入できる。従来のＭＯＳＦＥＴ構造と比較して、静的電力と同様に動的電力の低減ができる。多層ロジックがそれゆえに、それらのナノワイヤＳｉ／ＧｅＴＦＥＴを用いて、超高密度のオンチップトランジスタが実現できる。
【図面の簡単な説明】
【００９９】
図面の参照図に、例示的な具体例が示される。具体例とここで開示された図は、限定的ではなく、考えうる例であることを意図する。
【図１】従来のＴＦＥＴの模式図を示す。
【図２】本発明の好ましい具体例にかかるＮＷ−ＴＦＥＴ構造の断面図を示す。
【図３】本発明の好ましい具体例にかかるＮＷ−ＴＦＥＴ構造の正面図を示す。
【図４】本発明のＮＷ−ＴＦＥＴを製造する好ましい方法のフローダイアグラムを示す。
【図５Ａ】図１に示す従来のＴＦＥＴの、ドレイン・ソースバイアスの印加有り、無しの場合の一般的なエネルギバンドダイアグラムを示す（ゲートバイアス無し）。矢印は横切る必要のあるトンネルバリアを示す。
【図５Ｂ】図１に示す従来のＴＦＥＴの、ゲートバイアスの印加有り、無しの場合の一般的なエネルギバンドダイアグラムを示す（ドレイン・ソースバイアス無し）。矢印は横切る必要のあるトンネルバリアを示す。
【図６Ａ】シミュレーションに使用されるＴＦＥＴ構造を示す。構造は２次元であり、ダブルゲートを有する。中央部分の高さ（酸化物の間）は１００ｎｍ、ハフニウム酸化物の高さは４ｎｍである。高ドープ部分の幅は６５ｎｍ、バリア部分の幅は３ｎｍ、チャネル部分の幅は１００ｎｍ、そして高ｎドープ部分の幅は４４ｎｍである。３ｎｍのバリア部分は、Ｓｉ、Ｓｉ０．５Ｇｅ０．５又はＧｅの双方からなる。
【図６Ｂ】Ｓｉバリア、Ｓｉ０．５Ｇｅ０．５バリア、およびＧｅバリアを有する図６Ａに示されたＴＦＥＴ構造についての、ゲート電圧Ｖｇａｔｅを関数としたソース・ドレイン電流Ｉｄｓを示す。水平の点線は、ノード１４に対するＬＯＰデザイン（２０２０年）の、オフ電流とオン電流の目的値を示す。所定の角度の点線は、６０ｍＶ／ｄｅｃの傾斜を示す。これは、従来のＭＯＳＦＥＴで達成できる最良のサブスレッシュホールド傾斜である。すべての曲線に対して、電圧Ｖｄｓ＝１Ｖである。
【図４】
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【図１】
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【図２】
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【図３】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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