(57)【要約】【課題】安定した特性の得られる半導体装置を提供する。【解決手段】半導体装置１００は、外部接続端子であるリード２０〜２２を具備したパッケージ構造を有する。基体１０は、アイランドであって、少なくとも表面が導電性材料で形成される。半導体基板１２は、基体１０の表面に実装され、接地電位が基体１０の表面から供給される。シャントキャパシタＣ１は、平行に形成された電極対である第１電極１４ａ、第２電極１４ｂを具備し、第１電極１４ａが基体１０の表面と電気的に接続されて実装される。内部ボンディングワイヤＷ１は、半導体基板１２の外部接続用に設けられたパッドＰ１と、シャントキャパシタＣ１の第２電極１４ｂとを接続する。リード２０は、本半導体装置１００の外部接続端子である。外部ボンディングワイヤＷ３は、リード２０とシャントキャパシタＣ１の第２電極１４ｂとを接続する。【選択図】図１
2008028281.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面が導電性材料で形成された基体と、
前記基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、
平行に形成された電極対である第１、第２電極を具備したキャパシタであって、前記基体上に、前記第１電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、
外部接続用に設けられた前記半導体基板のパッドと、前記キャパシタの前記第２電極とを接続する第１のボンディングワイヤと、
本半導体装置の外部接続端子であるリードと、
前記リードと前記キャパシタの前記第２電極とを接続する第２のボンディングワイヤと、
を備えることを特徴とする半導体装置。
【請求項２】
少なくとも表面が導電性材料で形成された基体と、
前記基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、
平行に形成された電極対である第１、第２電極を具備したキャパシタであって、前記基体上に、前記第１電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、
本半導体装置の外部接続端子であって、その一端が、前記キャパシタの前記第２電極と密着して固定されるリードと、
外部接続用に設けられた前記半導体基板のパッドと、前記リードの一端とを接続するボンディングワイヤと、
を備えることを特徴とする半導体装置。
【請求項３】
前記半導体基板は、電源回路を含み、
前記パッドは、前記電源回路に電源電圧を供給する入力端子であって、
前記キャパシタは、前記電源回路の入力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、電源回路を含み、
前記パッドは、前記電源回路により生成された電圧が出力される出力端子であって、
前記キャパシタは、前記電源回路の出力端子に設けられたデカップリングキャパシタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記電源回路は、リニアレギュレータであることを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部リードに半導体素子およびチップ部品が搭載され、これらがモールド樹脂によって封止された形態の半導体装置に関する。
【背景技術】
【０００２】
ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）構造などを有する半導体装置は、集積回路が形成された半導体チップと、リードフレームとよばれる導体を備える。半導体チップは、リードフレームのアイランドに実装され、半導体チップ上に設けられたパッドは、リードとボンディングワイヤを介して接続された後に、モールド樹脂によって封止される。その後、半導体パッケージは、リードフレームから切り離される。
【０００３】
【特許文献１】特開２００２−２３１８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
リニアレギュレータ（３端子レギュレータ）などの電源回路を、ＱＦＰ構造の半導体装置として製造する場合について考察する。ここで、リニアレギュレータは、入力端子に入力された電源電圧を、安定化して出力端子から出力する。こうしたリニアレギュレータは電源端子と接地間、出力端子と接地間に、電圧を安定化するための安定化キャパシタが設けられるのが一般的である。さらに、車載用途などにおいては、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）とよばれる規格を満たすために、安定化キャパシタと並列に、容量値が数ｎＦ〜数十ｎＦのデカップリングキャパシタが設けられる場合がある。
【０００５】
ＱＦＰ構造のレギュレータにおいて、デカップリングキャパシタはパッケージの外部のプリント基板上に設ける必要がある。このため、リードやプリント基板上の配線パターンにより発生する寄生インダクタンスや寄生抵抗によって、デカップリング特性が悪化したり、プリント基板の配線パターンによって、リニアレギュレータのＥＭＣ特性が変動するという問題がある。
【０００６】
こうした問題、すなわち、半導体装置の特性が、それが実装されるプリント基板の配線パターンにより影響を受けるという問題は、ＥＭＣ特性に限らず発生しうる。本発明はこうした課題に鑑みてなされたものであり、その目的は、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる半導体装置の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様によれば、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が基体から供給される半導体基板と、平行に形成された電極対である第１、第２電極を具備したキャパシタであって、基体上に、第１電極が基体の一面と電気的に接続された状態で実装されたキャパシタと、外部接続用に設けられた半導体基板のパッドと、キャパシタの第２電極とを接続する第１のボンディングワイヤと、本半導体装置の外部接続端子であるリードと、リードとキャパシタの第２電極とを接続する第２のボンディングワイヤと、を備える。
【０００８】
この態様によると、キャパシタの第１電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。
【０００９】
本発明の別の態様によっても、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、平行に形成された電極対である第１、第２電極を具備したキャパシタであって、基体上に、第１電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、本半導体装置の外部接続端子であって、その一端が、キャパシタの第２電極と密着して固定されるリードと、外部接続用に設けられた半導体基板のパッドと、リードの一端とを接続するボンディングワイヤと、を備える。
【００１０】
この態様においても、キャパシタの第１電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。
【００１１】
ある態様において、半導体基板は、電源回路を含んでもよい。パッドは、電源回路に電源電圧を供給する入力端子であって、キャパシタは、電源回路の入力端子に設けられたデカップリングキャパシタであってもよい。
また、パッドは、電源回路により生成された電圧が出力される出力端子であって、キャパシタは、電源回路の出力端子に設けられたデカップリングキャパシタであってもよい。電源回路は、リニアレギュレータであってもよい。
【００１２】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明に係る半導体装置によれば、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合せは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置１００の斜視図である。半導体装置１００は、リードフレームパッケージで構成される。半導体装置１００は、基体１０、半導体基板１２、シャントキャパシタＣ１、Ｃ２、内部ボンディングワイヤＷ１、Ｗ２、外部ボンディングワイヤＷ３、Ｗ４、ダイレクトボンディングワイヤＷ５、リード電極（以下、単にリードとよぶ）２０〜２２、を備える。実際には、半導体装置１００はモールド樹脂によって封止されているが、内部の構造を明確とするため、モールド樹脂は図示していない。
【００１６】
基体１０は、少なくとも表面が導電性材料で形成されている。ここでの「表面」とは、基体１０の一面のみ、あるいは両面をいう。基体１０は、リードフレームのアイランドに相当する部材である。本実施の形態では、基体１０は、リードフレームのアイランドと同様に、全体が金属で形成されており、基体１０そのものが導体である。
【００１７】
半導体基板１２は、基体１０の表面（上面）に実装され、固定電圧である接地電圧が基体１０の表面から供給される。半導体基板１２の上面には、トランジスタ素子や抵抗、キャパシタなどが集積化され、機能回路が形成される。本実施の形態において、半導体基板１２には、電源回路が形成される。
【００１８】
シャントキャパシタＣ１、Ｃ２は、その下面と上面に平行に形成された電極対である第１電極１４ａ、第２電極１４ｂを具備する。このシャントキャパシタＣ１、Ｃ２の構造を、一般的な、あるいは公知のものと認識してはならない。従来のチップ部品として市販されるキャパシタは、実装される基材、基体、プリント基板等と接する実装面の両端に２つの電極が配置されているのに対して、本実施の形態のシャントキャパシタＣ１、Ｃ２は、実装面と、その反対側の面の両方に、電極が形成されている。なお、シャントキャパシタＣ１、Ｃ２の内部の構成は、一般的な積層セラミックキャパシタと同様である。
【００１９】
シャントキャパシタＣ１は、第１電極１４ａが、基体１０の表面と電気的に接続されて実装される。接続には、一般的な接続手段であるハンダを用いることができる。シャントキャパシタＣ２についても同様である。
【００２０】
半導体基板１２の集積回路が形成される表面には、外部接続用にパッドＰ１〜Ｐ３が設けられる。内部ボンディングワイヤＷ１は、パッドＰ１とシャントキャパシタＣ１の第２電極１４ｂとを接続する。同様に、内部ボンディングワイヤＷ２は、パッドＰ３とシャントキャパシタＣ２の第２電極を接続する。ボンディングワイヤは、たとえば金線である。
【００２１】
リード２０〜２２は、半導体装置１００の外部接続端子として機能する。リード２０〜２２は、基体１０と同じ材料で形成するのが好ましく、アイランドである基体１０とともに、リードフレームとして一体形成され、モールド樹脂によって封止された後、切断される。
【００２２】
外部ボンディングワイヤＷ３は、リード２０とシャントキャパシタＣ１の第２電極１４ｂとを接続する。同様に、外部ボンディングワイヤＷ４は、リード２２とシャントキャパシタＣ２の第２電極とを接続する。ダイレクトボンディングワイヤＷ５は、シャントキャパシタが接続されないパッドＰ２を、リード２１と直接接続する。
【００２３】
図２は、図１の半導体装置１００の断面図を、等価回路図として示した図である。図２は、図１のシャントキャパシタＣ１および内部ボンディングワイヤＷ１、外部ボンディングワイヤＷ３を含む平面の断面図である。図２のＬ１は、図１のシャントキャパシタＣ１の直列寄生インダクタンスを、Ｌ２は、図１の外部ボンディングワイヤＷ３およびリード２０の寄生インダクタンスを、Ｌ３は、図１の内部ボンディングワイヤＷ１のインダクタンスをそれぞれ示している。また、図２の抵抗Ｒ１は、半導体基板１２の下面（裏面）から、半導体集積回路が形成される上面（表面）の厚み方向の抵抗成分を示す。たとえばこの抵抗Ｒ１は、Ｐ型シリコン基板の抵抗成分である。
【００２４】
基体１０は、プリント基板とハンダで直接接続され、接地電位に固定される。したがって、ここでは、基体１０において、理想的な接地状態が実現されているものと仮定する。図１の構造において、シャントキャパシタＣ１の第１電極１４ａは、ボンディングワイヤや配線を介すことなく、直接、理想的な接地状態にある基体１０と接続される。その結果、シャントキャパシタＣ１と直列の経路に存在するインダクタンス成分Ｌ１は、シャントキャパシタＣ１自体の寄生インダクタンスのみとなり、ボンディングワイヤや一般的なプリント基板上の配線のインダクタンスに比べて非常に小さいものとなる。たとえば、ボンディングワイヤやプリント基板上の配線のインダクタンス成分が数ｎＨであるのに対して、０６０３規格（６００μｍ×３００μｍ×３００μｍ）のキャパシタの寄生インダクタンス成分は１ｎＨ以下であって小さい。
【００２５】
したがって、本実施の形態に係る半導体装置１００によれば、電源ラインと接地間、あるいは信号ラインと接地間に設けられるシャントキャパシタＣ１の直列インダクタンス成分を、従来の技術に比べて低減することが可能となる。さらに、シャントキャパシタＣ１は、基体１０上の所定の位置に実装されるため、プリント基板上に実装する場合と比べて、インダクタンス成分Ｌ１のばらつきや変動が抑制される。
【００２６】
その結果、本実施の形態に係る半導体装置１００によれば、シャントキャパシタＣ１の直列インダクタンス成分を小さくするとともに、その値の変動が抑制されるため、回路特性を安定なものとすることができる。シャントキャパシタは、電源ラインと接地間に設けられるデカップリングキャパシタとして利用され、あるいは、ＬＣフィルタやＲＣフィルタに利用される。これらの用途において、シャントキャパシタの直列インダクタンス成分が低減されることにより、回路の特性を向上することができる。また、インダクタンス成分のばらつきが抑制されることにより、回路特性がばらつくのを抑えることができる。
言うまでもなく、以上の考察は、シャントキャパシタＣ２についても同様に成り立つ。
【００２７】
図３は、図１の半導体装置１００の構造を好適に利用可能な電源回路３０の回路図である。電源回路３０は、レギュレータＩＣ３２、デカップリングキャパシタＣｄ１、Ｃｄ２、安定化（平滑化）キャパシタＣ３、Ｃ４を備える。レギュレータＩＣ３２は、図１の半導体基板１２に集積化される。レギュレータＩＣは、基準電圧源、演算増幅器、パワートランジスタ（不図示）を含む一般的な３端子レギュレータ回路であり、入力端子Ｔ１には、直流電源３４から出力される入力電圧Ｖｉｎが印加される。パワートランジスタは、レギュレータＩＣ３２の入力端子Ｔ１と、出力端子Ｔ２の間に設けられる。演算増幅器の非反転入力端子には、出力端子Ｔ２の出力電圧Ｖｏｕｔが帰還され、反転入力端子には基準電圧が印加される。パワートランジスタの制御端子、すなわちベースもしくはゲートには、演算増幅器の出力電圧が印加される。パワートランジスタのオン抵抗が制御され、出力電圧Ｖｏｕｔが安定化される。
【００２８】
レギュレータＩＣ３２の入力端子Ｔ１側には、平滑化キャパシタＣ３が設けられ、出力端子Ｔ２側には、平滑化キャパシタＣ４が設けられる。たとえば、入力側の平滑化キャパシタＣ３の容量値は、数百ｎＦ程度であり、出力側の平滑化キャパシタＣ４の容量値は、数十〜数百μＦである。これらの平滑化キャパシタＣ３、Ｃ４によって、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔの変動が抑制され、負荷ＲＬに安定な電圧を供給することができる。さらに、レギュレータＩＣ３２の入力端子Ｔ１側には、デカップリングキャパシタＣｄ１、出力端子Ｔ２側には、デカップリングキャパシタＣｄ２が設けられる。デカップリングキャパシタＣｄ１、Ｃｄ２の容量値は、数ｎ〜数十ｎＦであり、ＥＭＣ特性を改善するために設けられる。本実施の形態では、図３のデカップリングキャパシタＣｄ１、デカップリングキャパシタＣｄ２が、図１のシャントキャパシタＣ１、Ｃ２として、半導体装置１００の内部に設けられる。
【００２９】
図３のデカップリングキャパシタＣｄ１、Ｃｄ２を、図１のシャントキャパシタＣ１、Ｃ２として半導体装置１００の内部に実装することにより、良好なデカップリング特性が実現でき、車載用途のように、ＥＭＣとして非常に高いレベルが要求される場合であっても、その基準をクリアすることができる。
【００３０】
また、従来のように、デカップリングキャパシタＣｄ１、Ｃｄ２を、プリント基板上に配置した場合、プリント基板の配線パターンによって、ＥＭＣ特性が変動するという問題があったが、図１の構造とすれば、デカップリングキャパシタＣｄ１、Ｃｄ２の実装位置が固定されるため、ＥＭＣ特性を外部の要因によらずに、安定させることができる。
【００３１】
さらに、従来では、半導体パッケージの外部、すなわちプリント基板上に設けられていたキャパシタを半導体パッケージの内部に設けることにより、システム上の部品点数および回路面積を削減することができる。
【００３２】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置１００ａの斜視図である。以下、第２の実施の形態に係る半導体装置１００ａの構造について、図１の半導体装置１００との相違点を中心に説明する。図４の半導体装置１００ａでは、パッドＰ１、シャントキャパシタＣ１、リード２０および内部ボンディングワイヤＷ１の接続形態が、図１の半導体装置１００と異なっている。
【００３３】
図４の半導体装置１００ａでは、リード２０が折り曲げて形成され、シャントキャパシタＣ１の第２電極１４ｂ上に覆い被さるように延伸しており、シャントキャパシタＣ１の第２電極１４ｂと、ボンディングワイヤを介することなく、直接接続される。さらに、半導体基板１２のパッドＰ１と、リード２０とが、内部ボンディングワイヤＷ１によって接続される。なお、シャントキャパシタＣ２も、シャントキャパシタＣ１と同様に接続されている。
【００３４】
第２の実施の形態に係る半導体装置１００ａにおいても、シャントキャパシタＣ１の第１電極１４ａは、理想的な接地状態にある基体１０と、配線やボンディングワイヤを介さずに接続される。したがって、シャントキャパシタＣ１の直列インダクタンス成分が抑制されるとともに、実装位置によるインダクタンス成分の変動がなくなるため、安定した回路特性を得ることができる。したがって、図４の半導体装置１００ａもまた、図１の半導体装置１００と同様に、図３の電源回路３０のパッケージに適している。
【００３５】
また、リード２０とシャントキャパシタＣ１を、ボンディングワイヤを介さずに、直接接続することにより、図１の半導体装置１００に比べて、ボンディングワイヤの本数を低減することができるという利点もある。ボンディングワイヤは切断のおそれがあるため、本数の削減は、歩留まり向上につながる。
【００３６】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３７】
実施の形態では、半導体基板１２の下面、すなわち集積回路が形成されない裏面を基体１０と接続し、半導体基板１２を介して、上面（表面）の集積回路に接地電位を供給する場合について説明したが、これに換えて、あるいはこれに加えて、半導体基板１２の上面に、接地用のパッドを設け、このパッドと基体１０の間をボンディングワイヤによって接続してもよい。
【００３８】
実施の形態では、図１、図４に示すように２つのシャントキャパシタを基体１０上に実装する場合について説明したが、本発明はこれに限定されず、回路の用途に応じて、さらに多くのシャントキャパシタを、基体１０上に実装してもよい。
【００３９】
実施の形態では、半導体基板１２に集積化される回路の例として、リニアレギュレータを挙げて説明したが、本発明はこれに限定されるものではなく、スイッチングレギュレータや、チャージポンプ回路などの他の電源回路にも、好適に用いることができる。これらの回路では、電源回路自身がスイッチングノイズを発生するため、直流電圧、すなわち入力電圧や出力電圧が現れる端子に、デカップリングキャパシタＣｄ１、Ｃｄ２を設け、これを図１あるいは図４のシャントキャパシタＣ１、Ｃ２として実装してもよい。この場合、スイッチングノイズが、外部に漏れるのを好適に抑制することができる。
【００４０】
また、実施の形態では、ノイズを遮断するためのデカップリングキャパシタを、基体１０上に実装する場合について説明したが、本発明はこれに限定されるものでもない。上述したように、ＲＣフィルタやＬＣフィルタ等に使用されるシャントキャパシタを、基体１０上に実装することにより、周波数特性やＱ値を安定化することができる。
【００４１】
本発明は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができ、また半導体製造プロセスも、バイポーラプロセス、ＣＭＯＳプロセス、ＢｉＣＭＯＳプロセスのいずれにも適用することができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施の形態に係る半導体装置の斜視図である。
【図２】図１の半導体装置の断面図を、等価回路図として示した図である。
【図３】図１の半導体装置の構造を好適に利用可能な電源回路の回路図である。
【図４】第２の実施の形態に係る半導体装置の斜視図である。
【符号の説明】
【００４３】
１０・・・基体、１２・・・半導体基板、１４ａ・・・第１電極、１４ｂ・・・第２電極、Ｃ１・・・シャントキャパシタ、Ｃ２・・・シャントキャパシタ、Ｃｄ１・・・デカップリングキャパシタ、Ｃｄ２・・・デカップリングキャパシタ、２０・・・リード、２１・・・リード、２２・・・リード、Ｗ１・・・内部ボンディングワイヤ、Ｗ３・・・外部ボンディングワイヤ、Ｗ５・・・ダイレクトボンディングワイヤ、３０・・・電源回路、３２・・・レギュレータＩＣ、３４・・・直流電源、１００・・・半導体装置。
【図１】
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【図２】
2008028281.tif 000004
【図３】
2008028281.tif 000005
【図４】
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