(57)【要約】【課題】シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができる半導体記憶装置及びその製造方法を提供する。【解決手段】本発明は、第２のシリンダ層間絶縁膜１７の表面に臨んで開口するシリンダ孔１９と、シリンダ孔１９の内側面を覆って形成された容量下部電極２２及び該容量下部電極２２の表面に容量絶縁膜２３を介して形成された容量上部電極２４により構成されるキャパシタ２５と、層間絶縁膜１０、１４、１６及びシリンダストッパ窒化膜１５中に埋め込まれるとともに、その一部がシリンダ孔１９内に露出し、この露出面Ｓ１に容量下部電極２２が被覆されることによって、容量下部電極２２と電気的に接続された容量コンタクトプラグ１８を有し、この容量コンタクトプラグ１８のシリンダ孔内に露出した部分が、シリンダ孔１９の底部側から上部側に延在して設けられている。【選択図】図２
2008311525.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜の厚さ方向に延在させて設けられたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有し、
前記容量コンタクトプラグは、前記シリンダ孔内に露出した部分が、前記シリンダ孔の底部側から上部側に向き、延在して設けられてなることを特徴とする半導体記憶装置。
【請求項２】
前記シリンダ孔は、その内側面にテーパ面を有し、前記テーパ面に沿って前記容量コンタクトプラグの端面が露出していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記容量コンタクトプラグの端面は、前記テーパ面の一端部から他端部に亘って露出していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口に内接していることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記容量コンタクトプラグは、前記シリンダ孔内に露出する部分が、前記シリンダ孔の底部から突出していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口より内側に配置されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記キャパシタが設けられた領域の周囲に、前記絶縁膜中に埋設された周辺回路用トランジスタ及び第１の配線と、前記絶縁膜上に配設された第２の配線とを有する周辺回路領域を有し、
前記周辺回路領域は、前記第１の配線上に、前記容量コンタクトプラグの形成工程と同じ工程で設けられたコンタクトプラグを有する請求項１〜６のいずれかの項に記載の半導体記憶装置。
【請求項８】
前記絶縁膜は、シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜を有し、
前記容量コンタクトプラグは、前記エッチングストッパ膜と交差して前記絶縁膜の表面側に延在して設けられていることを特徴とする請求項１〜７のいずれかの項に記載の半導体記憶装置。
【請求項９】
絶縁膜の厚さ方向に延在されたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、
半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、第１のシリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、
前記第１のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第２のシリンダ層間絶縁膜を形成する工程と、
前記第２のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、エッチングを行うことにより、孔の内側面が前記第２のシリンダ層間絶縁膜の表面に対して略直交する第１のシリンダ孔を貫通して形成し、前記容量コンタクトプラグの端面を露出させる工程と、
少なくとも前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜および前記容量コンタクトプラグに、エッチングを行うことにより、内側面がテーパ状をなす第２のシリンダ孔を前記第１のシリンダ孔と連続するように形成するとともに、前記容量コンタクトプラグの端面を前記テーパ状の内側面に沿って露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
絶縁膜の厚さ方向に延在されたシリンダ孔と、
前記シリンダ孔の内面に形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、
半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、シリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、
前記第１のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第２のシリンダ層間絶縁膜を形成する工程と、
少なくとも前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜及び第２のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、前記各層間絶縁膜及び前記エッチングストッパ膜に対するエッチングレートが、前記容量コンタクトプラグのエッチングレートに比べて大きくなる条件でエッチングを行うことにより、前記シリンダ孔を貫通して形成し、前記容量コンタクトプラグの一部を前記シリンダ孔の底部より突出させる工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記第１のシリンダ層間絶縁膜及び第２のシリンダ層間絶縁膜の少なくともいずれかを、積層構造で形成することを特徴とする請求項９〜１０のいずれかの項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記キャパシタが形成された領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第１の配線と、前記絶縁膜上に配設された第２の配線とを有する半導体記憶装置の製造方法であって、
前記容量コンタクトプラグを形成する工程と平行して、前記周辺回路領域の前記層間絶縁膜、前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜のビット配線に対応する部分に、これら膜を貫通するコンタクトプラグを形成することを特徴とする請求項９〜１１のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、ＤＲＡＭ型のキャパシタを有する半導体記憶装置において、微細化のための技術に関するものである。
【背景技術】
【０００２】
集積回路の微細化・高集積・高性能化に伴い、ＤＲＡＭ(Dynamic Random Access Memory)のセルサイズも縮小し、ＤＲＡＭの動作に必要なセル容量の確保が、困難になってきている。セル容量を増加させる手段として、（１）容量部の面積を増加させる、（２）容量絶縁膜の膜厚を薄くする、（３）容量絶縁膜の誘電率を大きくする、などがある。これまで、この（１）、（２）、（３）を組み合わせて、セル容量値の確保を実現してきた。
【０００３】
このうち、（１）容量部の面積を増加させる方法としては、容量部の下部電極の３次元化が一般的であり、代表的な例として、容量部を深穴・内壁型シリンダ構造とする方法がある（例えば、特許文献１参照。）。これは、層間絶縁膜に深い穴を形成し、その中に、シリンダ構造の容量部を形成する方法である。図１８に示すように、特許文献１に開示されるシリンダ構造の半導体記憶装置では、トランジスタ７２が形成された半導体基板７１上に、第１の層間絶縁膜７３と、ストッパ窒化膜７４と、第２の層間絶縁膜７５とがこの順に積層されている。第１の層間絶縁膜７３には、容量コンタクトプラグ７６が埋設されており、ストッパ窒化膜７４及び第２の層間絶縁膜７５には、シリンダ用深穴（キャパシタホール）７７が貫通して設けられ、その底部に容量コンタクトプラグ７６が露出している。また、シリンダ用深孔７７の内側面及び底面には、下部電極７８、容量絶縁膜７９及び上部電極８０がこの順に積層形成されており、下部電極７８が、シリンダ用深穴７７の底部に露出する容量コンタクトプラグ７６と電気的に接続されることによってキャパシタが構成されている。
【０００４】
このような深穴・内壁型シリンダ構造において、より大きなセル容量値を確保するためには、シリンダ用深穴７７の深さをより深く、つまり下部電極７８の高さをより高くすることによって、キャパシタの面積を増加させることができる。
【０００５】
一方、（２）、（３）の方法としては、容量絶縁膜の誘電率を上げることによって、その電気的な膜厚を低減させる方法が行われている。また、容量絶縁膜の更なる薄膜化のために、下部電極がポリシリコンであるＭＩＳ（Metal-Insulator-Semiconductor）構造から、金属に変更したＭＩＭ(Metal-Insulator-Meｔal)構造が一般的になっている。ＭＩＳ構造では、下部電極がポリシリコンのため、下部電極と容量絶縁膜との間にシリコン酸化膜（ＳｉＯ２）が発生し、容量絶縁膜の実効的な電気的膜厚が厚くなる。それに対して、下部電極を金属にすることにより、容量絶縁膜との界面に寄生の絶縁膜が発生せず、容量絶縁膜の電気的な膜厚の薄膜化が可能となる。
【特許文献１】特開２００４−１７２４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、セルサイズが微細化されると、容量部を設ける領域の面積を最大限確保することが必要となり、ビット配線上に容量部を配置したキャパシタ・オーバー・ビットライン構造（ＣＯＢ構造）が一般的に採用される。
このようなＣＯＢ構造において、（１）の方法によって容量を確保しようとすると次のような問題が生じる。
すなわち、容量部のシリンダ孔の深さを深くしていくと、シリンダ孔より下方に配設されたビット配線と、シリンダ孔より上方に配設されたＡｌ配線との間をつなぐスルーホールの深さが深くなる。つまり、ビット配線とＡｌ配線の配置の関係上、スルーホールの方が、常にシリンダ孔より５００ｎｍ以上は深くなる。このため、シリンダ孔の深さを深くしていくと、シリンダ構造を形成するための穴の加工よりも先ず、スルーホールの加工の方が困難となるという問題が生じる。また、スルーホールの深さが深くなる（アスペクト比が高くなる）と、このスルーホール内に、コンタクトプラグを被覆性良く形成することが困難になり、形成されるコンタクトプラグと配線との間のコンタクト抵抗が増大してしまう問題がある。
【０００７】
また、容量部の構造をＭＩＭ構造にした場合の問題点として、容量コンタクトプラグと容量部のメタル下部電極との間のコンタクト抵抗の増大がある。特にシリンダ孔の高さが高くなる（穴が深くなる）と、下部電極となる金属膜を、アスペクト比の高い穴内に形成することになることから、この穴の底面に露出する容量コンタクトプラグの上面に、下部電極を、良好な被覆性で形成するのが非常に難しくなる。これにより、容量コンタクトプラグと容量部のメタル下部電極との間で、安定なコンタクト抵抗を実現するのが困難となる。
【０００８】
本発明は、このような事情に鑑みてなされたものであって、その主な目的は、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、容量部より下方に配設された配線と容量部より上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体記憶装置は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有し、前記容量コンタクトプラグは、前記シリンダ孔内に露出した部分が、前記シリンダ孔の底部側から上部側に向き、延在して設けられていることを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
【００１０】
本発明においては、前記シリンダ孔は、その内側面にテーパ面を有し、前記テーパ面に沿って前記容量コンタクトプラグの端面が露出していることが望ましい。
本発明においては、前記容量コンタクトプラグの端面は、前記テーパ面の一端部から他端部に亘って露出していることが望ましい。
本発明においては、前記容量コンタクトプラグの端面は、平面視において、前記シリンダ孔の開口に内接していることが望ましい。
本発明においては、前記容量コンタクトプラグは、前記シリンダ孔内に露出する部分が、前記シリンダ孔の底部から突出していることが望ましい。
これらの構成によれば、容量コンタクトプラグと下部電極との接触面積を十分に得ることができ、これらの間のコンタクト抵抗を確実に低減することができる。
【００１１】
本発明においては、前記キャパシタが設けられた領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第１の配線と、前記絶縁膜上に配設された第２の配線とを有する周辺回路領域を有し、前記周辺回路領域は、前記第１の配線上に、前記容量コンタクトプラグの形成工程と同じ工程で平行して設けられたコンタクトプラグを有することが望ましい。
この構成によれば、第１の配線と第２の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
【００１２】
本発明においては、前記絶縁膜は、シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜を有し、前記容量コンタクトプラグは、前記エッチングストッパ膜と交差して前記絶縁膜の表面側に延在して設けられていることが望ましい。
この構成によれば、容量コンタクトプラグの高さをより高くすることができるので、コンタクト孔内に、容量コンタクトプラグを十分に露出させることができ、容量コンタクトプラグと下部電極との接触面積をより広くすることができる。また、周辺回路領域に、容量コンタクトプラグの形成工程と同じ工程で平行してコンタクトプラグを設ける場合に、、このコンタクトプラグの高さもより高くすることができるので、その分、スルーホールの高さを低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールをより安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗をより低減することができる。
【００１３】
本発明の半導体記憶装置の製造方法は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、第１のシリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、前記第１のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第２のシリンダ層間絶縁膜を形成する工程と、前記第２のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、エッチングを行うことにより、孔の内側面が前記第２のシリンダ層間絶縁膜の表面に対して略直交する第１のシリンダ孔を貫通して形成し、前記容量コンタクトプラグの端面を露出させる工程と、少なくとも前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜および前記容量コンタクトプラグに、エッチングを行うことにより、内側面がテーパ状をなす第２のシリンダ孔を前記第１のシリンダ孔と連続するように形成するとともに、前記容量コンタクトプラグの端面を前記テーパ状の内側面に沿って露出させる工程とを有することを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
【００１４】
本発明の半導体記憶装置の製造方法は、絶縁膜の厚さ方向に延在されたシリンダ孔と、前記シリンダ孔の内側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記絶縁膜中に埋設されるとともに、その一部が前記シリンダ孔内に露出し、この露出した表面に前記下部電極が被覆されることによって、前記下部電極と電気的に接続された容量コンタクトプラグを有する半導体記憶装置の製造方法であって、半導体基板上に設けられた層間絶縁膜と、前記シリンダ孔をエッチング法によって形成する際にエッチングの停止位置を制御するエッチングストッパ膜と、シリンダ層間絶縁膜に、これら膜を貫通する前記容量コンタクトプラグを形成する工程と、前記第１のシリンダ層間絶縁膜及び前記容量コンタクトプラグの上に、第２のシリンダ層間絶縁膜を形成する工程と、少なくとも前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜及び第２のシリンダ層間絶縁膜の前記容量コンタクトプラグに対応する部分を含む領域に、前記各層間絶縁膜及び前記エッチングストッパ膜に対するエッチングレートが、前記容量コンタクトプラグのエッチングレートに比べて大きくなる条件でエッチングを行うことにより、前記シリンダ孔を貫通して形成し、前記容量コンタクトプラグの一部を前記シリンダ孔の底部より突出させる工程とを有することを特徴とする。
この構成によれば、シリンダ孔を高アスペクト比とした場合でも、容量コンタクトプラグと下部電極との間のコンタクト抵抗を低減することができ、また、キャパシタより下方に配設された配線とキャパシタより上方に配設された配線を接続するスルーホールを安定に形成することができ、このスルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる半導体記憶装置を製造することができる。
【００１５】
本発明においては、前記第１のシリンダ層間絶縁膜及び第２のシリンダ層間絶縁膜の少なくともいずれかを、積層構造で形成することが望ましい。
この構成によれば、積層構造を構成する絶縁膜毎に孔を形成することによって、シリンダ孔を形成することができる。この場合、各絶縁膜に形成される孔は、それぞれ深さを浅く設定できるので、所定の寸法で安定に形成することができる。その結果、深さの深いシリンダ孔を、安定に形成することができる。
【００１６】
本発明においては、前記キャパシタが形成された領域の周囲に、前記絶縁膜中に埋め込まれた周辺回路用トランジスタ及び第１の配線と、前記絶縁膜上に配設された第２の配線とを有する半導体記憶装置の製造方法であって、前記容量コンタクトプラグを形成する工程と平行して、前記周辺回路領域の前記層間絶縁膜、前記エッチングストッパ膜、前記第１のシリンダ層間絶縁膜のビット配線に対応する部分に、これら膜を貫通するコンタクトプラグを形成することが望ましい。
この構成によれば、第１の配線と第２の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。その結果、スルーホールのアスペクト比が低くなるので、スルーホールを安定に形成することができ、また、スルーホール内に設けられるスルーホールプラグと配線との間のコンタクト抵抗を低減することができる。
【発明の効果】
【００１７】
本発明によれば、容量コンタクトプラグは、シリンダ孔内に、該シリンダ孔の底部側から開口側に延在して露出しているため、シリンダ孔の内側面、及び、容量コンタクトプラグのシリンダ孔内に露出する面に形成される容量下部電極に対して、十分な接触面積を確保することができる。これにより、容量コンタクトプラグと容量下部電極との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグのシリンダ孔内に露出する面が広いので、容量下部電極を、この容量コンタクトプラグの露出する面に良好な被覆性を有して形成することができる。これにより、容量コンタクトプラグと容量下部電極との間で安定なコンタクト抵抗を得ることができる。
【００１８】
また、この容量コンタクトプラグを形成する工程と平行して、周辺回路領域の絶縁膜中に埋設された第１の配線上にコンタクトプラグを形成することにより、この第１の配線と、絶縁膜上に配設された第２の配線とを接続するスルーホールプラグの高さを、コンタクトプラグの分だけ低くすることができる。これにより、セル容量確保のためにシリンダ孔の深さが深くなっても（絶縁膜の厚さが厚くなっても）、スルーホールプラグを形成するためのスルーホールのアスペクト比を、比較的低く抑えることができる。その結果、スルーホール内に、安定にスルーホールプラグを形成することができ、スルーホールプラグと各配線との間のコンタクト抵抗を低減することができる。
【００１９】
また、この周辺回路領域に設けるコンタクトプラグは、セル領域における容量コンタクトプラグと平行して形成することができるので、製造工程数を増加させることなく、前述のような効果を得ることができる。
以上のことにより、本発明によれば、信頼性の高い半導体記憶装置を簡易な製造工程で得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の半導体記憶装置及びその製造方法について、図面を参照しながら詳細に説明する。
図１は、本発明の半導体記憶装置の第１実施形態を示す平面図、図２は、図１に示す半導体記憶装置をＸ−Ｘ´線に沿う拡大縦断面図である。
図１に示すように、半導体記憶装置は、所定のフィールドに配設された複数のセル領域２と、フィールドの周りに配置された周辺回路領域２９を有し、セル領域２が配設されたフィールドに、ビット配線１３がストライプ状のパターンで複数本設けられ、また、ワード配線３３がビット配線１３と直交するようにストライプ状のパターンで複数本設けられている。
本実施形態において各セル領域２は、それぞれ、ビット配線１３に対して平面視斜めに配設された１／４ピッチ型レイアウト配列の一例を示している。各セル領域２は、それぞれシリンダ孔１９内に設けられた２つのキャパシタ２５を有しており、各キャパシタ２５の容量下部電極２２は、容量コンタクトプラグ１８と接続されている。容量コンタクトプラグ１８は、平面視において、その上端面が、シリンダ孔１９の開口１９ａに内接するように配設されている。また、各容量コンタクトプラグ１８は、それぞれ、平面視ビット配線１３及びワード配線１３と重ならない位置に配設され、一方の容量コンタクトプラグ１８に対して、他方の容量コンタクトプラグ１８は、１本のビット配線１３及び２本のワード配線３３を挟んで配置されている。
【００２１】
以下、セル領域２及び周辺回路領域２９の構成について個々に説明する。
図２に示すように、半導体記憶装置はシリコン基板１を有している。
セル領域２において、シリコン基板１は、複数の素子分離領域２によって区画された活性領域を複数有し、各活性領域には、２つの選択用トランジスタが設けられている。なお、図２は、半導体記憶装置を、図１中のＸ−Ｘ´線に沿う縦断面図であるため、選択用トランジスタを構成する各部のうち拡散領域５、６及びゲート酸化膜４のみが示され、ゲート電極部分は表記されていない。
【００２２】
各選択用トランジスタは、シリコン基板１上に、ゲート酸化膜４を介して形成されたゲート電極と、シリコン基板の表面近傍に設けられた１対の拡散領域５、６からなる。１対の拡散領域５、６は、それぞれ、ソース領域及びドレイン領域を構成し、このうちドレイン領域を構成する拡散領域６は、２つの選択用トランジスタで共有化されている。すなわち、拡散領域６は、２つの選択用トランジスタのドレイン領域として機能する。
【００２３】
シリコン基板１上には、選択用トランジスタを覆うように層間絶縁膜８が設けられている。この層間絶縁膜８には、拡散領域５、６に対応する位置にセルコンタクトプラグ９が貫通して設けられ、拡散領域５、６と接続されている。
層間絶縁膜８及びセルコンタクトプラグ９の上には、層間絶縁膜１０が設けられている。この層間絶縁膜１０には、拡散領域６と接続されたセルコンタクトプラグ９に対応する位置に、ビットコンタクトプラグ１１が貫通して設けられ、セルコンタクトプラグ９と接続されている。
なお、ここでは層間絶縁膜８及び層間絶縁膜１０を合わせて第１の層間絶縁膜１２と言う。
【００２４】
層間絶縁膜１０及びビットコンタクトプラグ１１の上には、ビット配線１３が所定のパターンで設けられている。このビット配線１３は、ビットコンタクトプラグ１１及びセルコンタクトプラグ９を介して、拡散領域６と電気的に接続されている。
また、層間絶縁膜１０上には、ビット配線１３を覆うように第２の層間絶縁膜１４が設けられている。この第２の層間絶縁膜１４上に、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７が、この順に設けられている。
層間絶縁膜１０、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６には、拡散領域５と接続されたセルコンタクトプラグ９に対応する位置に、容量コンタクトプラグ１８が貫通して設けられ、セルコンタクトプラグ９と接続されている。
【００２５】
また、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７には、シリンダ孔１９が貫通して設けられている。なお、ここでシリンダ孔１９はその下端部を第２の層間絶縁膜１４に若干侵入するように設けられている。このシリンダ孔１９は、第２のシリンダ層間絶縁膜１７においては、その内側面２０が、第２のシリンダ層間絶縁膜１７の上面に対して略直交しており、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６においては、その内側面がテーパ面２１となっている。
そして、このシリンダ孔１９のテーパ面２１には、このテーパ面２１に沿うように容量コンタクトプラグ１８の上端面が、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の長径を有して略長円状に露出している。
【００２６】
また、シリンダ孔１９の内側面、及び、容量コンタクトプラグ１８のシリンダ孔１９内に露出する表面（露出面Ｓ１）には、容量下部電極２２及び容量絶縁膜２３がこの順に設けられ、この容量絶縁膜２３上に、シリンダ孔１９内を埋めるように容量上部電極２４が設けられている。このうち容量下部電極２２は、容量コンタクトプラグ１８と接続されており、この容量コンタクトプラグ１８及びセルコンタクトプラグ９を介して拡散領域５と電気的に接続されている。本実施形態の半導体記憶装置では、これら容量下部電極２２、容量絶縁膜２３及び容量上部電極２４によってキャパシタ２５が構成されている。
【００２７】
そして、この半導体記憶装置では、特に、シリンダ孔１９内において、容量コンタクトプラグ１８が、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の長径を有して略長円状に露出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔内に広い露出面Ｓ１を有している。したがって、この上に形成される容量下部電極２２との接触面積を十分に確保することができ、容量コンタクトプラグ１８と容量下部電極２２との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ１８の露出面Ｓ１が広いことにより、容量下部電極２２を、この容量コンタクトプラグ１８の露出面Ｓ１に、良好な被覆性を有して形成することができる。これにより、容量コンタクトプラグ１８と容量下部電極２２との間で安定なコンタクト抵抗を実現できる。
【００２８】
第２のシリンダ層間絶縁膜１７及び容量上部電極２４の上には、第３の層間絶縁膜２６が設けられている。この第３の層間絶縁膜２６には、容量上部電極２４に対応する位置にスルーホールプラグ２７が貫通して設けられ、容量上部電極２４と接続されている。
また、第３の層間絶縁膜２６及びスルーホールプラグ２７の上には、所定のパターンで配線層２８が設けられている。この配線層２８は、スルーホールプラグ２７を介して容量上部電極２４と電気的に接続されている。
【００２９】
一方、周辺回路領域２９において、シリコン基板１は、素子分離領域２によって区画された活性領域に、周辺回路用トランジスタ３０Ａが設けられている。
周辺回路用トランジスタ３０Ａは、シリコン基板１上に、ゲート酸化膜４を介して形成されたゲート電極３１Ａと、シリコン基板１の表面近傍に設けられた１対の拡散領域７からなる。
シリコン基板１上には、周辺回路用トランジスタ３０を覆うように第１の層間絶縁膜１２が設けられている。この第１の層間絶縁膜１２には、拡散領域７に対応する位置にビットコンタクトプラグ１１Ａが設けられ、拡散領域７と接続されている。
【００３０】
第１の層間絶縁膜１２及びビットコンタクトプラグ１１Ａの上には、ビット配線１３が所定のパターンで設けられている。このビット配線１３Ａは、ビットコンタクトプラグ１１Ａを介して、拡散領域７と電気的に接続されている。
第１の層間絶縁膜１２上には、ビット配線１３Ａを覆うように第２の層間絶縁膜１４が設けられている。また、第２の層間絶縁膜１４上には、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６がこの順に設けられている。第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６には、ビット配線１３Ａに対応する位置に、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通する容量コンタクトプラグ１８Ａが設けられ、ビット配線１３Ａと電気的に接続されている。
【００３１】
第１のシリンダ層間絶縁膜１６及び容量コンタクトプラグ１８Ａの上には、第２のシリンダ層間絶縁膜１７及び第３の層間絶縁膜２６がこの順に設けられている。これら第２のシリンダ層間絶縁膜１７及び第３の層間絶縁膜２６には、容量コンタクトプラグ１８Ａに対応する位置に、スルーホールプラグ２７Ａが貫通して設けられ、容量コンタクトプラグ１８Ａと接続されている。
第３の層間絶縁膜２６及びスルーホールプラグ２７Ａの上には、配線層２８Ａが所定のパターンで設けられている。配線層２８Ａは、容量コンタクトプラグ１８Ａ及びスルーホールプラグ２７Ａを介してビット配線１３Ａと電気的に接続されている。
【００３２】
なお、周辺回路領域２９における第１の層間絶縁膜１２、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７は、それぞれ、セル領域２における第１の層間絶縁膜１２、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７と連続するものである。
【００３３】
ここで、従来の半導体記憶装置では、周辺回路領域２９では、容量コンタクトプラグ１８Ａを設けておらず、スルーホールプラグ２７Ａを、第３の層間絶縁膜２６の上面からビット配線１３Ａの上面に至るように設けている。このため、このスルーホールプラグ２７Ａを形成するためのスルーホール３２Ａが、深く（高アスペクト比）なり、その内部にスルーホールプラグ２７Ａを安定に形成するのが困難であった。
これに対して、この半導体記憶装置では、周辺回路領域２９においても、ビット配線１３Ａに対応する位置に、容量コンタクトプラグ１８Ａが設けられており、しかも、この容量コンタクトプラグ１８Ａが、シリンダストッパ窒化膜１５より十分上まで延在して設けられている。このため、この容量コンタクトプラグ１８Ａの分だけ、スルーホールプラグ２７Ａの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔１９の深さが更に深くなっても、スルーホールプラグ２７Ａを形成するためのスルーホール３２Ａのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール３２Ａ内に、安定にスルーホールプラグ２７Ａを形成することができ、スルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗を低減することができる。
【００３４】
また、周辺回路領域２９に設ける容量コンタクトプラグ１８Ａは、セル領域２における容量コンタクトプラグ１８と同様に、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通するものであるので、この容量コンタクトプラグ１８と同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
【００３５】
次に、第１実施形態の半導体記憶装置の製造方法について図３〜図１１に基づいて説明する。
図３〜図１１は、本発明に係る第１実施形態の半導体記憶装置の製造方法を工程順に示す縦断面図である。なお、図３〜図１１は、半導体記憶装置を、図１中Ｘ−Ｘ´線で切断した縦断面図に対応するものであるため、選択用トランジスタを構成する各部については、拡散領域５、６及びゲート酸化膜４のみが示されている。
【００３６】
まず、図３に示すように、シリコン基板１内に複数の素子分離領域３を形成する。
次に、シリコン基板１上に、熱酸化法などによりゲート酸化膜４を形成し、この上に、ゲート下部電極３４Ａとしてポリシリコン層を厚さ７０ｎｍで形成した後、ゲート上部電極３５ＡとしてＷ／ＷＮ層を１００ｎｍの厚さで形成する。
次に、セル領域２及び周辺回路境域２９のゲート電極３１Ａの平面形状に対応するマスク窒化膜３８Ａを１００ｎｍの厚さで形成し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン層及びＷ／ＷＮ層をパターニングする。これにより、セル領域２及び周辺回路領域２９に、それぞれ、ゲート電極３１Ａが得られる。
【００３７】
次に、セル領域２及び周辺回路領域２９に、ゲート電極３１Ａをマスクとして、不純物（例えば、砒素：Ａs）のイオン注入を行った後、窒素雰囲気中、９００〜１０００℃でアニール処理を行う。これにより注入した不純物を拡散させて、拡散領域５、６、７が得られる。
次に、ゲート電極３１Ａ及びマスク窒化膜３８Ａの両側面に、サイドウォール窒化膜３９Ａ、３９Ａを３０ｎｍ程度の厚さで形成する。
【００３８】
次に、シリコン基板１上に、マスク窒化膜３８Ａ及びサイドウォール窒化膜３９Ａを覆うように層間絶縁膜８を形成する。そして、セル領域２の層間絶縁膜８に、該層間絶縁膜８を貫通するセルコンタクトプラグ９を形成する。
次に、層間絶縁膜８及びセルコンタクトプラグ９の上に、層間絶縁膜１０を形成する。以上の工程により、層間絶縁膜８及び層間絶縁膜１０よりなる第１の層間絶縁膜１２を得る。
【００３９】
次に、図４に示すように、セル領域２の層間絶縁膜１０の拡散領域６と接続されたセルコンタクトプラグ９に対応する部分、及び、周辺回路領域２９の層間絶縁膜８及び層間絶縁膜１０の拡散層７に対応する部分に、それぞれビットコンタクト孔４０、４０Ａを貫通して形成する。
次に、ビットコンタクト孔４０、４０Ａ内に、Ｗ／ＴｉＮ／Ｔｉの金属を埋め込み、ビットコンタクトプラグ１１、１１Ａを形成する。
次に、第１の層間絶縁膜１２及びビットコンタクトプラグ１１、１１Ａの上に、Ｗ／ＷＮ層を形成する。そして、このＷ／ＷＮ層上に、セル領域２及び周辺回路境域２９のビット配線１３、１３Ａの平面形状に対応するマスク窒化膜４２、４２Ａを形成し、フォトリソグラフィ技術及びエッチング技術を用いて、Ｗ／ＷＮ層をパターニングする。これにより、セル領域２及び周辺回路領域２９に、それぞれ、ビット配線１３及びビット配線１３Ａが得られる。
【００４０】
次に、図５に示すように、第１の層間絶縁膜１２上に、ビット配線１３、１３Ａ及びマスク窒化膜４２、４２Ａを覆うように第２の層間絶縁膜１４を形成し、その上に、シリンダストッパ窒化膜１５を５０ｎｍ程度の膜厚で形成する。
次に、シリンダストッパ窒化膜１５上に、第１のシリンダ層間絶縁膜１６を３００ｎｍ以上の厚さで成膜する。
【００４１】
このとき、第１のシリンダ層間絶縁膜１６の膜厚は、この後に、層間絶縁膜１０、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通するように形成する容量コンタクトホール４３の加工限界内で、できるだけ厚い方が好ましい。具体的には第１のシリンダ層間絶縁膜１６の膜厚は、３００ｎｍ〜１２００ｎｍであるのが望ましい。
【００４２】
次に、図６に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、セル領域２の拡散領域５と接続されたセルコンタクトプラグ９に対応する位置に、層間絶縁膜１０、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通する容量コンタクトホール４３を形成する。また、これと平行して、周辺回路領域２９のビット配線１３Ａに対応する位置に、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通する容量コンタクトホール４３Ａを形成する。そして、これら容量コンタクトホール４３、４３Ａ内に、容量コンタクトプラグプラグ１８、１８Ａを形成する。このとき、各容量コンタクトプラグ１８、１８Ａは、シリンダストッパ窒化膜１５より十分上に形成されている。
【００４３】
次に、図７に示すように、第１のシリンダ層間絶縁膜１６及び容量コンタクトプラグ１８、１８Ａの上に、第２のシリンダ層間絶縁膜１７を成膜する。このときの第２のシリンダ層間絶縁膜１７の膜厚によって、後工程で形成するシリンダ孔１９の深さが決定する。
次に、図８に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、第２のシリンダ層間絶縁膜１７を貫通する第１のシリンダ孔４４を形成する。これにより、容量コンタクトプラグ１８の上端面が露出する。ここで、第１のシリンダ孔４４は、平面視において、容量コンタクトプラグ１８の上端面が、第１のシリンダ孔４４の開口に内接するように、且つ、該第１のシリンダ孔４４の内側面が第２のシリンダ層間絶縁膜１７の上面に対して略直交するような条件で形成する。
【００４４】
続いて、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通し、さらに、第１の層間絶縁膜１２に若干侵入する第２のシリンダ孔４５を形成する。ここで、この第２のシリンダ孔４５は、その内側面がテーパ形状となるような条件で形成する。
具体的には、Ｃ４Ｆ６とＣＦ４の混合ガスと酸素の分圧比を調整することによりテーパー形状のエッチングが可能となる。
以上の工程により、第１のシリンダ孔４４及び第２のシリンダ孔４５よりなるシリンダ孔１９が得られる。このようにして形成されたシリンダ孔１９は、第２のシリンダ孔４５内において、容量コンタクトプラグ１８が、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の長径を有して略長円状に露出する。
【００４５】
次に、図９に示すように、シリンダ孔１９の内側面および容量コンタクトプラグ１８のシリンダ孔１９内に露出する表面（露出面Ｓ１）に、ＴｉＮを２０ｎｍ程度の厚さで形成し、容量下部電極２２を形成する。ここで、前述のように、容量コンタクトプラグ１８は、シリンダ孔１９内においてシリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の長径を有して略長円状に露出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔１９内に広い露出面Ｓ１を有している。したがって、この上に形成される容量下部電極２２との接触面積を十分に確保することができ、容量コンタクトプラグ１８と容量下部電極２２との間のコンタクト抵抗が低く抑えられる。また、容量コンタクトプラグ１８の露出面Ｓ１が広いことにより、容量下部電極２２を、この容量コンタクトプラグ１８の露出面に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ１８と容量下部電極２２との間で安定なコンタクト抵抗を実現できる。
【００４６】
次に、図１０に示すように、容量下部電極２２上に、容量絶縁膜２３としてＨｆＯ２／Ａｌ２Ｏ３積層膜を８ｎｍ程度形成する。続いて、この容量絶縁膜２３上に、シリンダ孔１９内を埋めるように、容量上部電極２４となるＴｉＮ膜を１５ｎｍ形成する。
次に、第２のシリンダ層間絶縁膜１７及び容量上部電極２４の上に、第３の層間絶縁膜２６を形成する。
【００４７】
次に、図１１に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、セル領域２の容量上部電極２４の上に、第３の層間絶縁膜２６を貫通するスルーホール３２を形成する。また、これと平行して、周辺回路領域２９の容量コンタクトプラグ１８Ａに対応する位置に、第３の層間絶縁膜２６及び第２のシリンダ層間絶縁膜１７を貫通するスルーホール３２Ａを形成する。そして、これらスルーホール３２、３２Ａ内に、スルーホールプラグ２７、２７Ａを形成する。
【００４８】
ここで、従来の製造方法において、周辺回路領域では、容量コンタクトプラグを形成しておらず、スルーホールを、第３の層間絶縁膜の上面からビット配線の上面に至るように形成している。このため、スルーホールが高アスペクト比となり、スルーホールプラグを安定に形成するのが困難であった。
これに対して、この製造方法では、周辺回路領域２９においても、ビット配線１３Ａに対応する位置に、容量コンタクトプラグ１８Ａを形成しており、しかも、この容量コンタクトプラグ１８Ａを、シリンダストッパ窒化膜１５より十分上まで延在させて形成している。このため、この容量コンタクトプラグ１８Ａの分だけ、スルーホール３２Ａの深さを浅くすることができるので、セル容量確保のためにシリンダ孔１９の深さが深くなっても、スルーホール３２Ａのアスペクト比を比較的低く抑えることができる。したがって、スルーホール３２Ａ内に、安定にスルーホールプラグ２７Ａを形成することができ、形成されるスルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗を低減することができる。
【００４９】
そして、最後に、第３の層間絶縁膜２６及びスルーホールプラグ２７、２７Ａの上に、アルミ配線２８を形成する。
以上の工程により、図１に示すようなＤＲＡＭが完成する。
得られたＤＲＡＭは、容量コンタクトプラグ１８と容量下部電極２２との間のコンタクト抵抗及びスルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗が低く、高い信頼性が得られる。
【００５０】
次に、半導体記憶装置及びその製造方法の第２実施形態について説明する。
なお、第２実施形態においては、前記第１実施形態と同様の構成についてはその説明を省略する。
図１２は、本発明の半導体記憶装置の第２実施形態を示す縦断面図である。
第２実施形態の半導体記憶装置は、シリンダ孔１９の内側面が、第２のシリンダ層間絶縁膜１７とともに、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６においても、第２のシリンダ層間絶縁膜１７の上面に対して略直交するように設けられていること以外は、第１実施形態の場合と同様である。
【００５１】
即ち、第２実施形態の半導体記憶装置では、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７に、シリンダ孔１９が貫通して設けられている。なお、ここではシリンダ孔１９は、第２の層間絶縁膜１４に若干侵入している。そして、これら各膜において、シリンダ孔１９の内側面が、第２のシリンダ層間絶縁膜１７の上面に対して略直交している。
そして、このシリンダ孔１９の底部から、容量コンタクトプラグ１８Ｂが、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さをもって突出している。
【００５２】
また、シリンダ孔１９の内側面、及び、及び、シリンダ孔１９の底面から突出する容量コンタクトプラグ１８Ｂの表面（露出面Ｓ２）には、容量下部電極２２及び容量絶縁膜２３がこの順に設けられ、この容量絶縁膜２３上に、シリンダ孔１９内を埋めるように容量上部電極２４が設けられている。このうち容量下部電極２２は、容量コンタクトプラグ１８とセルコンタクトプラグ９を介して拡散領域５と電気的に接続されており、これら容量下部電極２２、容量絶縁膜２３及び容量上部電極２４によってキャパシタ２５が構成される。
【００５３】
そして、この形態の半導体記憶装置では、前述のように、シリンダ孔１９内において、容量コンタクトプラグ１８Ｂが、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さをもって突出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、広い露出面Ｓ２を有している。したがって、この上に形成される容量下部電極２２との接触面積を十分に確保することができ、容量コンタクトプラグ１８Ｂと容量下部電極２２との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ１８Ｂの露出面Ｓ２が広いことにより、容量下部電極２２を、この容量コンタクトプラグ１８Ｂの露出面に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ１８Ｂと容量下部電極２２との間で安定なコンタクト抵抗を実現できる。
【００５４】
また、この第２実施形態においても、周辺回路領域２９のビット配線１３Ａに対応する位置に、容量コンタクトプラグ１８Ａが設けられており、この容量コンタクトプラグ１８Ａが、シリンダストッパ窒化膜１５より十分上まで延在されている。これにより、この容量コンタクトプラグ１８Ａの分だけ、スルーホールプラグ２７Ａの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔１９の深さが深くなっても、スルーホールプラグ２７Ａを形成するためのスルーホール３２Ａのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール３２Ａ内に、安定にスルーホールプラグ２７Ａを形成することができ、スルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗を低減することができる。
【００５５】
また、周辺回路領域２９に設ける容量コンタクトプラグ１８Ａは、セル領域２における容量コンタクトプラグ１８Ａと同様に、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通するものであるので、この容量コンタクトプラグ１８Ａと同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
【００５６】
次に、第２実施形態の半導体記憶装置の製造方法について説明する。
図１３、１４は、第２実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第２実施形態の製造方法は、図７に示す第２のシリンダ層間絶縁膜を形成する工程までは第１実施形態の製造方法と略同一の工程であるので、その説明を省略する。
【００５７】
すなわち、図７に示すように、第２のシリンダ層間絶縁膜１４を形成した後、図１３に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７を貫通し、さらに、第２の層間絶縁膜１４に若干侵入するシリンダ孔１９を形成する。ここで、シリンダ孔１９は、平面視において、容量コンタクトプラグ１８Ｂの上端面が、シリンダ孔１９の開口１９ａに内接する位置に形成する。また、ドライエッチングは、シリンダ孔１９の内側面が、第２のシリンダ層間絶縁膜１７の上面に対して略直交するように形成され、且つ、各層間絶縁膜１４、１６、１７及びシリンダストッパ窒化膜１５に対するエッチングレートが、容量コンタクトプラグ１８Ｂに対するエッチングレートに対して十分大きくなるような条件で行う。これにより、形成されたシリンダ孔１９内には、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さで、容量コンタクトプラグ１８Ｂがそのままの形で突出するように残存する。
【００５８】
次に、図１４に示すように、シリンダ孔１９の内側面、及び、シリンダ孔１９の底面から突出する容量コンタクトプラグ１８の表面（露出面Ｓ２）に、ＴｉＮを２０ｎｍ程度の厚さで形成し、容量下部電極２２を形成する。
その後、第１実施形態の図１０、１１に示す工程と同様にして、容量絶縁膜２３、容量上部電極２４、第３の層間絶縁膜２６、スルーホールプラグ２７、２７Ａ及び配線層２８、２８Ａを形成する。
以上の工程により、図１２に示すようなＤＲＡＭが完成する。
得られたＤＲＡＭは、容量コンタクトプラグ１８と容量下部電極２２との間のコンタクト抵抗及びスルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗が低く、高い信頼性が得られる。
【００５９】
次に、半導体記憶装置及びその製造方法の第３実施形態について説明する。
なお、第３実施形態においては、前記第１実施形態及び前記第２実施形態と同様の構成についてはその説明を省略する。
図１５は、本発明の半導体記憶装置の第３実施形態を示す縦断面図である。
第３実施形態の半導体記憶装置は、ビット線１３のピッチが異なり、また、平面視において、容量コンタクトプラグ１８Ｃの上端面が、シリンダ孔１９の開口１９ａより内側に位置していること以外は、第２実施形態の場合と同様である。
【００６０】
すなわち、第３実施形態の半導体記憶装置では、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７に、シリンダ孔１９が貫通して設けられている。なお、ここではシリンダ孔１９は、第２の層間絶縁膜１４に若干侵入している。そして、これら各膜において、シリンダ孔１９の内側面が、第２のシリンダ層間絶縁膜１７の上面に対して略直交している。
そして、このシリンダ孔１９の底部から、容量コンタクトプラグ１８Ｃが、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さをもって突出している。ここで、この第３実施形態では、容量コンタクトプラグ１８Ｃは、平面視において、その上端面が、シリンダ孔１９の開口１９ａより内側に位置するように配設されており、その外周面とシリンダ孔１９の内側面とが離間している。
【００６１】
また、シリンダ孔１９の内側面、及び、シリンダ孔１９の底部から突出する容量コンタクトプラグの表面（露出面Ｓ２）には、容量下部電極２２及び容量絶縁膜２３がこの順に設けられ、この容量絶縁膜２３上に、シリンダ孔１９内を埋めるように容量上部電極２４が設けられている。このうち容量下部電極２２は、容量コンタクトプラグ１８とセルコンタクトプラグ９を介して拡散領域５と電気的に接続されており、これら容量下部電極２２、容量絶縁膜２３及び容量上部電極２４によってキャパシタ２５が構成される。
【００６２】
そして、この半導体記憶装置では、前述のように、シリンダ孔１９内において、容量コンタクトプラグ１８Ｂが、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さをもって突出しており、従来のように、円柱状のシリンダ孔の底面に露出させた容量コンタクトプラグに比べて、シリンダ孔１９内に広い露出面Ｓ３を有している。特に、第３実施形態では、容量コンタクトプラグ１８の外周面が、シリンダ孔１９の内側面と離間していることにより、シリンダ孔１９の底部から突出する部分の略全周に容量下部電極２４が被覆される。したがって、容量下部電極２２との接触面積を十分に確保することができ、容量コンタクトプラグ１８Ｂと容量下部電極２２との間のコンタクト抵抗を低減することができる。また、容量コンタクトプラグ１８Ｂの露出面Ｓ３が広いことにより、容量下部電極２２を、この容量コンタクトプラグ１８の露出面Ｓ３に対して被覆性よく形成することができる。これにより、容量コンタクトプラグ１８と容量下部電極２２との間で安定なコンタクト抵抗を実現できる。
【００６３】
また、この実施形態においても、周辺回路領域２９のビット配線１３Ａに対応する位置に、容量コンタクトプラグ１８Ａが設けられており、この容量コンタクトプラグ１８Ａが、シリンダストッパ窒化膜１５より十分上まで延在されている。これにより、この容量コンタクトプラグ１８Ａの分だけ、スルーホールプラグ２７Ａの高さを低くすることができる。このため、セル容量確保のためにシリンダ孔１９の深さが深くなっても、スルーホールプラグ２７Ａを形成するためのスルーホール３２Ａのアスペクト比を、比較的低く抑えることができ、これにより、スルーホール３２Ａ内に、安定にスルーホールプラグ２７Ａを形成することができ、スルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗を低減することができる。
また、周辺回路領域２９に設ける容量コンタクトプラグ１８Ａは、セル領域２における容量コンタクトプラグ１８Ａと同様に、第２の層間絶縁膜１４、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６を貫通するものであるので、この容量コンタクトプラグ１８Ａと同じ工程で、平行して形成することができる。したがって、製造工程数を増加させることなく、前述のような効果を得ることができる。
【００６４】
次に、第３実施形態の半導体記憶装置の製造方法について説明する。
図１６、１７は、第３実施形態の半導体記憶装置の製造方法を、工程順に示す縦断面図である。
第３実施形態の製造方法は、図７に示す第２のシリンダ層間絶縁膜を形成する工程までは第１実施形態の製造方法と略同一の工程であるので、その説明を省略する。
【００６５】
すなわち、図７に示すように、第２のシリンダ層間絶縁膜１７を形成した後、図１６に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、シリンダストッパ窒化膜１５、第１のシリンダ層間絶縁膜１６及び第２のシリンダ層間絶縁膜１７を貫通し、さらに、第２の層間絶縁膜１４に若干侵入するシリンダ孔１９を形成する。ここで、シリンダ孔１９は、平面視において、容量コンタクトプラグ１８Ｃの上端面が、シリンダ孔１９の開口１９ａより内側に位置するように形成する。また、ドライエッチングは、シリンダ孔１９の内側面が、第２のシリンダ層間絶縁膜１７の上面に対して略直交するように形成され、且つ、各層間絶縁膜１４、１６、１７及びシリンダストッパ窒化膜１５に対するエッチングレートが、容量コンタクトプラグ１８Ｃに対するエッチングレートに対して十分大きくなるような条件で行う。これにより、形成されたシリンダ孔１９内には、シリンダストッパ窒化膜１５及び第１のシリンダ層間絶縁膜１６の合計厚さ分以上の高さで、容量コンタクトプラグ１８Ｃがそのままの形で突出するように残存する。
【００６６】
次に、図１７に示すように、シリンダ孔１９の内側面、及び、シリンダ孔１９の底面から突出する容量コンタクトプラグ１８の表面に、ＴｉＮを２０ｎｍ程度の厚さで形成し、容量下部電極２２を形成する。
その後、第１実施形態の図１０、１１に示す工程と同様にして、容量絶縁膜２３、容量上部電極２４、第３の層間絶縁膜２６、スルーホールプラグ２７、２７Ａ及び配線層２８、２８Ａを形成する。
以上の工程により、図１５に示すようなＤＲＡＭが完成する。
得られたＤＲＡＭは、スルーホールプラグ２７Ａと配線１３Ａ、２８Ａとの間のコンタクト抵抗が低く、また、特に、第３実施形態では、シリンダ孔１９の底部から突出する容量コンタクトプラグ１８Ｃの略全周に容量下部電極２２が被覆されることにより、容量コンタクトプラグ１８Ｃと容量下部電極２２との間でのコンタクト抵抗がより低いものとなり、高い信頼性が得られる。
本実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚及び形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。 
例えば、容量下部電極２２及び容量上部電極２４の材料としては、ＴｉＮの他、Ｗ、Ｐｔ等の他の金属を用いるようにしても良い。
また、容量絶縁膜２３としては、ＨｆＯ２／Ａｌ２Ｏ３積層膜の他、ＺｒＯ、ＳＴＯ等を用いても良い。
【産業上の利用可能性】
【００６７】
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態の半導体記憶装置を示す平面図である。
【図２】第１実施形態の半導体記憶装置示す縦断面図である。
【図３】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、トランジスタ及びセルコンタクトプラグ形成工程を示す縦断面図である。
【図４】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、ビット線形成工程を示す縦断面図である。
【図５】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、第２の層間絶縁膜、シリンダストッパ窒化膜及び第１のシリンダ層間絶縁膜形成工程を示す縦断面図である。
【図６】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、容量コンタクトプラグ形成工程を示す縦断面図である。
【図７】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、第２のシリンダ層間絶縁膜形成工程を示す縦断面図である。
【図８】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、シリンダ孔形成工程を示す縦断面図である。
【図９】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、容量下部電極形成工程を示す縦断面図である。
【図１０】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、容量絶縁膜、容量上部電極、第３の層間絶縁膜形成工程を示す縦断面図である。
【図１１】第１実施形態の半導体記憶装置の製造方法を工程順に示すもので、スルーホールプラグ形成工程を示す縦断面図である。
【図１２】第２実施形態の半導体記憶装置を示す縦断面図である。
【図１３】第２実施形態の半導体記憶装置の製造方法を工程順に示すもので、シリンダ孔形成工程を示す縦断面図である。
【図１４】第２実施形態の半導体記憶装置の製造方法を工程順に示すもので、容量下部電極形成工程を示す縦断面図である。
【図１５】第３実施形態の半導体記憶装置を示す縦断面図である。
【図１６】第３実施形態の半導体記憶装置の製造方法を工程順に示すもので、シリンダ孔形成工程を示す縦断面図である。
【図１７】第３実施形態の半導体記憶装置の製造方法を工程順に示すもので、容量下部電極形成工程を示す縦断面図である。
【図１８】従来の半導体記憶装置を示す縦断面図である。
【符号の説明】
【００６９】
１…シリコン基板、２…セル領域、４…ゲート酸化膜、５，６，７…拡散領域、９…セルコンタクトプラグ、１２…第１の層間絶縁膜  １１，１１Ａ…ビットコンタクトプラグ、１３，１３Ａ…ビット配線、１４…第２の層間絶縁膜、１５…シリンダストッパ窒化膜、１６…第１のシリンダ層間絶縁膜、１７…第２のシリンダ層間絶縁膜、１８，１８Ａ…容量コンタクトプラグ、１９…シリンダ孔、２１…テーパ面、２２…容量下部電極、２３…容量絶縁膜、２４…容量上部電極、２５…キャパシタ、１６…第３の層間絶縁膜、２７…スルーホールプラグ、２８…配線層、２９…周辺回路領域、３０…周辺回路用トランジスタ、３１Ａ…ゲート電極、３３…ワード配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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