(57)【要約】【課題】データ送信ごとに待ち時間が発生することなくデータ送信を行うことができると共に低消費電力化を図ることができる電流駆動型差動ドライバを備える半導体装置及び電流駆動差動ドライバの動作制御方法を得る。【解決手段】制御シーケンサ６は、頻繁にデータ送信が行われるときは電流駆動型差動ドライバ５内に捨て電流ｉ２を継続して流させ、データ送信が所定時間Ｔ２以上中断されたときのみ、電流駆動型差動ドライバ５内に捨て電流ｉ２が流れないようにした。【選択図】図１
2008028442.tif 000002
【特許請求の範囲】
【請求項１】
入力されたシリアル信号から相対する信号レベルの１対の信号を生成し、該各信号に応じて、内蔵する電流源からの電流を対応する出力端からそれぞれ出力する電流駆動型差動ドライバと、
該電流駆動型差動ドライバの動作制御を行う制御回路と、
を備え、
前記制御回路は、前記電流駆動型差動ドライバに対して、前記シリアル信号の入力が停止してから第２所定時間以内は、前記電流源からの電流を、動作に寄与しない捨て電流として内部に流させ、該第２所定時間が経過すると、該捨て電流を遮断させることを特徴とする半導体装置。
【請求項２】
前記制御回路は、
入力された制御信号に応じて前記第２所定時間の計測を行い、第２所定時間が経過すると所定の信号を生成して出力する計測回路部と、
該計測回路部の動作制御を行うと共に、計測回路部からの計測結果に応じて、前記電流駆動型差動ドライバの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記シリアル信号の入力が停止すると同時に、前記計測回路部に対して前記第２所定時間の計測を行わせ、該計測回路部から第２所定時間が経過したことを示す信号が出力されると、前記電流駆動型差動ドライバに対して、前記捨て電流を遮断させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御回路は、外部から前記第２所定時間の設定が可能であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記制御回路は、外部から前記第２所定時間が設定されるレジスタを有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記制御回路は、前記シリアル信号が入力される第１所定時間前から該電流駆動型差動ドライバに対して前記捨て電流を流すように、該電流駆動型差動ドライバの動作制御を行うことを特徴とする請求項１、２、３又は４記載の半導体装置。
【請求項６】
前記第１所定時間は、前記電流駆動型差動ドライバの電流源が作動開始してから動作が安定するまでに要する時間以上であることを特徴とする請求項５記載の半導体装置。
【請求項７】
入力されたシリアル信号から相対する信号レベルの１対の信号を生成し、該各信号に応じて、内蔵する電流源からの電流を対応する出力端からそれぞれ出力する電流駆動型差動ドライバの動作制御方法において、
前記シリアル信号の入力が停止してから第２所定時間以内は、前記電流源からの電流を、動作に寄与しない捨て電流として内部に流させ、該第２所定時間が経過すると、該捨て電流を遮断させることを特徴とする電流駆動型差動ドライバの動作制御方法。
【請求項８】
前記シリアル信号が入力される第１所定時間前から前記捨て電流を流させることを特徴とする請求項７記載の電流駆動型差動ドライバの動作制御方法。
【請求項９】
前記第１所定時間は、前記電流源が作動開始してから動作が安定するまでに要する時間以上であることを特徴とする請求項８記載の電流駆動型差動ドライバの動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＳＢやＩＥＥＥ１３９４等の高速シリアル転送に使用される電流駆動型差動ドライバを備える半導体装置及び電流駆動型差動ドライバの動作制御方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、プリンタ及びスキャナを始めとして、ＤＶＤやデジタルビデオカメラ等を相互に接続するためのインタフェースとして、ＵＳＢ（Universal Serial Bus）や、ＩＥＥＥ１３９４（IEEE Standard for a High Performance Serial Bus）が、広く用いられている。近年では、このようなＵＳＢやＩＥＥＥ１３９４を携帯電話や携帯音楽プレイヤ等のデータ転送に使用することが注目されている。
ＵＳＢ２.０の最大転送速度は４８０Ｍｂｐｓであり、ＩＥＥＥ１３９４の最大転送速度は４００Ｍｂｐｓであるように、データ転送速度が高速であるため、データの送受信を小振幅差動信号によって行われており、データの送信には、電流駆動型差動ドライバが使用されている（例えば、特許文献１参照。）。
【０００３】
ＵＳＢ２.０やＩＥＥＥ１３９４におけるデータ送受信に用いられる電流駆動型差動ドライバは、無出力状態から出力状態に切り替わるとき、電流源の動作が安定するまでに時間を要するという問題があった。このため、データを高速で転送する装置においては、電流駆動型差動ドライバの無出力状態においても、いわゆる捨て電流と呼ばれる電流を電流駆動型差動ドライバ内で流すことにより、常に電流駆動型差動ドライバ内の電流源の動作を安定させる方法が広く知られていた。しかし、このような方法は、当然のことながら、データ送信を行っていない期間も、データ送信時と同様の電流が電流駆動型差動ドライバ内に流れており、低消費電力化が要求される装置、例えば携帯電話や携帯オーディオプレイヤ等のようなバッテリで駆動される機器においては致命的であった。
【０００４】
このような問題を解決するために、捨て電流を流す経路にスイッチ素子を配置し、データ転送を行っていない期間は捨て電流を流さないようにする方法があった（例えば、特許文献２参照。）。
【特許文献１】特開２００１−２８５０５３
【特許文献２】特開２００４−２８９７５０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような方法では、毎回データ送信を開始する前に、電流駆動型差動ドライバの電流源の動作が安定する時間を見越して、スイッチ素子をオンさせる必要があり、データ転送開始までに待ち時間が発生するという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、データ送信ごとに待ち時間が発生することなく、低消費電力化を図ることができる電流駆動型差動ドライバを備える半導体装置及び電流駆動差動ドライバの動作制御方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、入力されたシリアル信号から相対する信号レベルの１対の信号を生成し、該各信号に応じて、内蔵する電流源からの電流を対応する出力端からそれぞれ出力する電流駆動型差動ドライバと、
該電流駆動型差動ドライバの動作制御を行う制御回路と、
を備え、
前記制御回路は、前記電流駆動型差動ドライバに対して、前記シリアル信号の入力が停止してから第２所定時間以内は、前記電流源からの電流を、動作に寄与しない捨て電流として内部に流させ、該第２所定時間が経過すると、該捨て電流を遮断させるものである。
【０００８】
具体的には、前記制御回路は、
入力された制御信号に応じて前記第２所定時間の計測を行い、第２所定時間が経過すると所定の信号を生成して出力する計測回路部と、
該計測回路部の動作制御を行うと共に、計測回路部からの計測結果に応じて、前記電流駆動型差動ドライバの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記シリアル信号の入力が停止すると同時に、前記計測回路部に対して前記第２所定時間の計測を行わせ、該計測回路部から第２所定時間が経過したことを示す信号が出力されると、前記電流駆動型差動ドライバに対して、前記捨て電流を遮断させるようにした。
【０００９】
また、前記制御回路は、外部から前記第２所定時間の設定が可能であるようにしてもよく、この場合、前記制御回路は、外部から前記第２所定時間が設定されるレジスタを有するようにしてもよい。
【００１０】
また、前記制御回路は、前記シリアル信号が入力される第１所定時間前から該電流駆動型差動ドライバに対して前記捨て電流を流すように、該電流駆動型差動ドライバの動作制御を行うようにした。
【００１１】
この場合、前記第１所定時間は、前記電流駆動型差動ドライバの電流源が作動開始してから動作が安定するまでに要する時間以上である。
【００１２】
また、この発明に係る電流駆動型差動ドライバの動作制御方法は、入力されたシリアル信号から相対する信号レベルの１対の信号を生成し、該各信号に応じて、内蔵する電流源からの電流を対応する出力端からそれぞれ出力する電流駆動型差動ドライバの動作制御方法において、
前記シリアル信号の入力が停止してから第２所定時間以内は、前記電流源からの電流を、動作に寄与しない捨て電流として内部に流させ、該第２所定時間が経過すると、該捨て電流を遮断させるようにした。
【００１３】
また、前記シリアル信号が入力される第１所定時間前から前記捨て電流を流させるようにした。
【００１４】
この場合、前記第１所定時間は、前記電流源が作動開始してから動作が安定するまでに要する時間以上である。
【発明の効果】
【００１５】
本発明の半導体装置及び電流駆動差動ドライバの動作制御方法によれば、入力されたシリアル信号から相対する信号レベルの１対の信号を生成し、該各信号に応じて、内蔵する電流源からの電流を対応する出力端からそれぞれ出力する電流駆動型差動ドライバに対して、前記シリアル信号の入力が停止してから第２所定時間以内は、前記電流源からの電流を、動作に寄与しない捨て電流として内部に流させ、該第２所定時間が経過すると、該捨て電流を遮断させるようにした。このことから、データ送信ごとに待ち時間が発生することなく、低消費電力化を図ることができる。
【００１６】
また、外部から前記第２所定時間を設定することができるようにしたことから、電流源を安定させるための電流を遮断する時間を、上位層のプログラムにて決めることができるため、その時々の送信状況に応じて最適な条件を選択することができ、高速シリアルデータ転送装置に使用することにより該高速シリアルデータ転送装置の低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の構成例を示した図である。なお、図１では、ＵＳＢのＵＴＭＩ（USB Transceiver Macrocell Interface）を例にして示している。
図１において、半導体装置１は、ＳＩＥ（Serial Interface Engine）２と、エンコーダ３と、パラレル−シリアル変換回路（以下、ＰＳ変換回路と呼ぶ）４と、電流駆動型差動ドライバ５と、制御シーケンサ６とを備えている。
【００１８】
ＳＩＥ２からのパラレルデータ信号ＴＸＤＡＴＡは、エンコーダ３で所定の方法でエンコードされ、該エンコードされたパラレルデータ信号はＰＳ変換回路４でシリアルデータ信号ＨＳＳＤＯ（HS-Serial Data Output）に変換されて電流駆動型差動ドライバ５に入力される。一方、パラレルデータ信号ＴＸＤＡＴＡが出力される際に、所定のリクエスト信号ＴｘＶａｌｉｄがＳＩＥ２から制御シーケンサ６に出力され、制御シーケンサ６は、入力されたリクエスト信号ＴｘＶａｌｉｄに対するアクノリッジ信号ＴｘＲｅａｄｙをＳＩＥ２に出力する。また、制御シーケンサ６は、ＳＩＥ２からのリクエスト信号ＴｘＶａｌｉｄに応じて制御信号ＨＳＤＶＥＮ（HS-Driver Output Enable），ＰＨＳＤＶＥＮ（Pre HS-Driver Output Enable），ＨＳＣＳＥＮ（HS-Driver Current Source Enable）を生成し、電流駆動型差動ドライバ５に出力する。
【００１９】
制御信号ＨＳＤＶＥＮは、ハイスピード転送モード（以下、ＨＳ転送モードと呼ぶ）の送信データの出力許可信号であり、制御信号ＰＨＳＤＶＥＮは、電流駆動型差動ドライバ５内の電流源からの電流出力を制御する信号であり、制御信号ＨＳＣＳＥＮは、ＨＳ転送モードが選択されたときにハイ（Ｈｉｇｈ）レベルにアサートする信号である。電流駆動型差動ドライバ５は、制御シーケンサ６から入力された制御信号ＨＳＤＶＥＮ，ＰＨＳＤＶＥＮ，ＨＳＣＳＥＮに基づいて、入力されたシリアルデータ信号ＨＳＳＤＯから、相反する信号レベルの１対の差動信号を生成して出力端子ＤＰ及びＤＭから対応して出力する。なお、ＰＳ変換回路４は、ＨＳ転送モードに対応する周波数のクロック信号ＨＳＣＬＫが入力され、該クロック信号ＨＳＣＬＫに基づいてＰＳ変換を行う。また、エンコーダ３は、制御シーケンサ６によって動作制御され、制御シーケンサ６は、入力されたクロック信号ＣＬＫに基づいて動作する。
【００２０】
図２は、図１の電流駆動型差動ドライバの回路例を示した図である。
図２において、電流駆動型差動ドライバ５は、ＮＡＮＤ回路１１，１２、ＯＲ回路１３、インバータ１４〜１６、バッファ１７、ＮＭＯＳトランジスタＮ１〜Ｎ６及びＰＭＯＳトランジスタＰ１〜Ｐ５で構成されている。
ＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２は、定電流源をなしている。ＮＭＯＳトランジスタＮ１及びＮ２はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＮ１及びＮ２のソースはそれぞれ接地電圧に接続されている。また、ＮＭＯＳトランジスタＮ１及びＮ２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＮ１のドレインに接続され、該ドレインは電源電圧ＶＤＤＡに接続されている。
【００２１】
ＰＭＯＳトランジスタＰ１及びＰ２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＰ１及びＰ２のソースはそれぞれ電源電圧ＶＤＤＡに接続されている。また、ＰＭＯＳトランジスタＰ１及びＰ２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＰ１のドレインに接続され、該ドレインはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ２のドレインが定電流源の出力端をなしている。
ＰＭＯＳトランジスタＰ２のドレインと接地電圧との間には、ＮＭＯＳトランジスタＮ４、ＰＭＯＳトランジスタＰ５及び抵抗Ｒ１が直列に接続されている。また、ＰＭＯＳトランジスタＰ２のドレインと出力端子ＤＭとの間には、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ５が直列に接続されている。更に、ＮＭＯＳトランジスタＮ３のソースと出力端子ＤＰとの間には、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ６が直列に接続されている。
【００２２】
ＮＭＯＳトランジスタＮ３及びＮ４の各ゲートには、バッファ１７を介して制御信号ＰＨＳＤＶＥＮがそれぞれ入力され、ＮＭＯＳトランジスタＮ５及びＮ６の各ゲートには、制御信号ＨＳＣＳＥＮがそれぞれ入力されている。シリアルデータ信号ＨＳＳＤＯは、インバータ１４を介してＮＡＮＤ回路１２の一方の入力端に入力されると共に、インバータ１４及び１５を介してＮＡＮＤ回路１１の一方の入力端に入力されている。また、制御信号ＨＳＤＶＥＮは、ＮＡＮＤ回路１１及び１２の各他方の入力端、並びにＯＲ回路１３の一方の入力端にそれぞれ入力され、ＯＲ回路１３の他方の入力端には、インバータ１６を介して制御信号ＰＨＳＤＶＥＮが入力されている。ＮＡＮＤ回路１１の出力端はＰＭＯＳトランジスタＰ４のゲートに、ＮＡＮＤ回路１２の出力端はＰＭＯＳトランジスタＰ３のゲートに、ＯＲ回路１３の出力端はＰＭＯＳトランジスタＰ５のゲートにそれぞれ接続されている。
【００２３】
図３は、制御シーケンサ６から電流駆動型差動ドライバ５に入力される各制御信号ＨＳＤＶＥＮ，ＰＨＳＤＶＥＮ，ＨＳＣＳＥＮ及びシリアルデータ信号ＨＳＳＤＯの例を示したタイミングチャートであり、図３を用いて各制御信号ＨＳＤＶＥＮ，ＰＨＳＤＶＥＮ，ＨＳＣＳＥＮに基づいた図２の電流駆動型差動ドライバ５の動作について説明する。
ＨＳ転送モードの間は、制御信号ＨＳＣＳＥＮがハイレベルになり、ＮＭＯＳトランジスタＮ５及びＮ６がそれぞれオンして導通状態になる。データ送信を行う期間Ｔは制御信号ＨＳＤＶＥＮがハイレベルになり、それ以外の期間、すなわちデータ受信期間Ｒ又はアイドル期間Ｉは、制御信号ＨＳＤＶＥＮはロー（Ｌｏｗ）レベルになる。また、制御信号ＨＳＤＶＥＮがハイレベルの立ち上がりよりも所定時間Ｔ１だけ早く、例えば電流駆動型差動ドライバ５内の電流源の動作が安定するまでの時間が１００ｎｓｅｃとすると１００ｎｓｅｃだけ早く制御信号ＰＨＳＤＶＥＮはハイレベルに立ち上がる。所定時間Ｔ１は、電流駆動型差動ドライバ５内の電流源が作動開始してから動作が安定するまでに要する時間以上であればよい。
【００２４】
このため、ＮＭＯＳトランジスタＮ３及びＮ４はオンして導通状態になると共にＯＲ回路１３からローレベルの信号が出力されＰＭＯＳトランジスタＰ５がオンして導通状態になる。このとき制御信号ＨＳＤＶＥＮがまだローレベルであることから、ＮＡＮＤ回路１１及び１２からはハイレベルの信号がそれぞれ出力され、ＰＭＯＳトランジスタＰ３及びＰ４はそれぞれオフして遮断状態になる。このようなことから、ＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２からなる定電流源から出力された電流は、ＮＭＯＳトランジスタＮ４、ＰＭＯＳトランジスタＰ５及び抵抗Ｒ１を介して捨て電流ｉ２として接地電圧に流れる。捨て電流ｉ２は、データ送信を行う前に、ＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２からなる定電流源から捨て電流ｉ２を出力させて該定電流源の動作を安定させるためのものである。
【００２５】
制御信号ＨＳＤＶＥＮがハイレベルになると、ＮＡＮＤ回路１１及び１２はそれぞれゲートを開くと共にＯＲ回路１３はゲートを閉じる。すなわち、ＮＡＮＤ回路１１はインバータ１５から入力された信号を出力し、ＮＡＮＤ回路１２はインバータ１４から入力された信号を出力し、ＯＲ回路１３は、インバータ１６から入力された信号に関係なくハイレベルの信号を出力する。このため、ＰＭＯＳトランジスタＰ５はオフして遮断状態になり、捨て電流ｉ２の流れが遮断される。また、ＰＭＯＳトランジスタＰ３及びＰ４は、シリアルデータ信号ＨＳＳＤＯに応じて排他的にいずれか一方がオンして導通状態になり、出力端子ＤＭ又はＤＰのいずれか一方から電流ｉ１が出力される。制御信号ＨＳＣＳＥＮがローレベルになると、ＮＭＯＳトランジスタＮ５及びＮ６がそれぞれオフして遮断状態になり、制御信号ＨＳＤＶＥＮ及びシリアルデータ信号ＨＳＳＤＯに関係なく出力端子ＤＭ及びＤＰからの電流出力が停止する。但し、この場合も、制御信号ＰＨＳＤＶＥＮに応じて捨て電流ｉ２は流れる。
【００２６】
図４は、制御シーケンサ６の内部構成例を示した図であり、図５及び図６は、図１の各信号のタイミング例を示したタイミングチャートである。図４〜図６を用いて制御シーケンサ６による制御信号ＰＨＳＤＶＥＮを生成する動作について説明する。なお、図４では、制御信号ＰＨＳＤＶＥＮを生成する部分のみを示し、図５は、最初に送信状態になった場合、又は長時間受信状態若しくはアイドル状態が続いた後、送信状態になった場合を示しており、図６は、送信状態から比較的短時間で次の送信状態になった場合をそれぞれ示している。
図４において、制御シーケンサ６は、あらかじめ設定されたシーケンスに従って動作するシーケンサ１１、カウントダウンを行うデクリメントカウンタであるカウンタ１２，１３、フリップフロップ１４、カウンタ１２から出力されたカウント数から所定数のカウントが終了したと判定すると所定のタイムアウト信号ＴＯ１を生成して出力する判定回路１５、及びカウンタ１３から出力されたカウント数から所定数のカウントが終了したと判定すると所定のタイムアウト信号ＴＯ２を生成して出力する判定回路１６を備えている。
【００２７】
カウンタ１２のＳｅｔ端子には、シーケンサ１１から出力されたセットタイム信号ＳＴ１が入力され、カウンタ１２は、入力されたセットタイム信号ＳＴ１に応じて所定のカウント値がセットされる。カウンタ１２は、Ｅｎ端子にハイレベルの信号が入力されている間、セットされたカウント値を、入力されたクロック信号の１クロックごとにデクリメントして出力する。カウンタ１２から出力されたカウント値は判定回路１５に入力され、判定回路１５は、入力されたカウント値が０であるか否かの判定を行う。判定回路１５は、該判定結果に応じたレベルの信号、例えばカウント値が０になったときはローレベルの信号を、カウント値が０でないときはハイレベルの信号をシーケンサ１１及びカウンタ１２のＥｎ端子にそれぞれ出力する。カウンタ１２は、Ｅｎ端子がハイレベルである間、入力されたクロックごとにカウント値をデクリメントするデクリメントカウンタである。
【００２８】
同様に、カウンタ１３のＳｅｔ端子には、シーケンサ１１から出力されたセットタイム信号ＳＴ２が入力され、カウンタ１３は、入力されたセットタイム信号ＳＴ２に応じて所定のカウント値がセットされる。カウンタ１３は、Ｅｎ端子にハイレベルの信号が入力されている間、セットされたカウント値を、入力されたクロック信号の１クロックごとにデクリメントして出力する。カウンタ１３から出力されたカウント値は判定回路１６に入力され、判定回路１６は、入力されたカウント値が０であるか否かの判定を行う。判定回路１６は、該判定結果に応じたレベルの信号、例えばカウント値が０になったときはローレベルの信号を、カウント値が０でないときはハイレベルの信号を、カウンタ１３のＥｎ端子及びフリップフロップ１４のＣｌｒ端子にそれぞれ出力する。カウンタ１３は、Ｅｎ端子がハイレベルである間、入力されたクロックごとにカウント値をデクリメントするデクリメントカウンタである。フリップフロップ１４の出力信号が制御信号ＰＨＳＤＶＥＮをなし、制御信号ＰＨＳＤＶＥＮはシーケンサ１１にも出力される。
【００２９】
このような構成において、シーケンサ１１は、リクエスト信号ＴｘＶａｌｉｄがハイレベルに立ち上がると、セットタイム信号ＳＴ１を用いて、カウンタ１２のカウント値を初期値に戻してカウントを開始させ、該カウント値を判定回路１５に出力させると共に、フリップフロップ１４からハイレベルの制御信号ＰＨＳＤＶＥＮを出力させる。カウンタ１２がカウントを開始してから所定時間Ｔ１が経過すると、カウンタ１２はカウント値が０になり、判定回路１５は該カウント値が０になったことを示すタイムアウト信号ＴＯ１、例えばハイレベルのタイムアウト信号ＴＯ１を出力する。該タイムアウト信号ＴＯ１を受けて、カウンタ１２はカウントを停止し、シーケンサ１１は、制御信号ＨＳＤＶＥＮをハイレベルに立ち上げると同時に、エンコーダ３を制御してＰＳ変換回路４から電流駆動型差動ドライバ５にシリアルデータ信号ＨＳＳＤＯを入力させる。
【００３０】
次に、シーケンサ１１は、ＳＩＥ２からのデータ入力が終了してリクエスト信号ＴｘＶａｌｉｄがローレベルに立ち下がると、セットタイム信号ＳＴ２を用いて、カウンタ１３のカウント値を初期値に戻してカウントを開始させ、該カウント値を判定回路１６に出力させる。カウンタ１３がカウントを開始してから所定時間Ｔ２、例えば１００μｓｅｃが経過すると、カウンタ１３はカウント値が０になり、判定回路１６は該カウント値が０になったことを示すタイムアウト信号ＴＯ２、例えばハイレベルのタイムアウト信号ＴＯ２を出力する。該タイムアウト信号ＴＯ２を受けて、カウンタ１３はカウントを停止すると共にフリップフロップ１４は制御信号ＰＨＳＤＶＥＮをローレベルに立ち下げる。
【００３１】
一方、カウンタ１３がカウントを開始してから所定時間Ｔ２が経過する前に、再びリクエスト信号ＴｘＶａｌｉｄがハイレベルになると、シーケンサ１１は、すでに制御信号ＰＨＳＤＶＥＮがハイレベルであることを検出し、カウンタ１２のカウント動作を行わせずに、カウンタ１３のカウント動作を停止させ、リクエスト信号ＴｘＶａｌｉｄが再びローレベルになると、カウンタ１３のカウント値を初期値に戻してカウントを開始させ、該カウント値を判定回路１６に出力させる。すなわち、所定時間Ｔ２が経過する前にリクエスト信号ＴｘＶａｌｉｄがハイレベルに立ち上がると所定時間Ｔ２の計測を停止させ、該リクエスト信号ＴｘＶａｌｉｄがローレベルに立ち下がってから所定時間Ｔ２の計測をやり直し、所定時間Ｔ２が経過する迄にリクエスト信号ＴｘＶａｌｉｄがハイレベルに立ち上がらなかったときのみ、制御信号ＰＨＳＤＶＥＮをローレベルに立ち下げるようにした。
【００３２】
ここで、図７は、シーケンサ１１の動作例を示したフローチャートであり、図７を用いてシーケンサ１１の動作の流れについて説明する。なお、図７では、特に明記しない限り、各フローで行われる処理はすべてシーケンサ１１で行われるものである。
図７において、ステップＳ１で、クロックＣＬＫの１クロック間だけ時間待ちした後、ステップＳ２で、リクエスト信号ＴｘＶａｌｉｄがハイレベルになったか否かを調べ、リクエスト信号ＴｘＶａｌｉｄがローレベルであった場合（ＮＯ）は、ステップＳ１に戻る。ステップＳ２で、リクエスト信号ＴｘＶａｌｉｄがハイレベルであると（ＹＥＳ）、ステップＳ３で、制御信号ＰＨＳＤＶＥＮがハイレベルであるか否かを調べる。
【００３３】
ステップＳ３で、制御信号ＰＨＳＤＶＥＮがハイレベルである場合（ＹＥＳ）は、ステップＳ７に進む。また、ステップＳ３で、制御信号ＰＨＳＤＶＥＮがローレベルである場合（ＮＯ）は、ステップＳ４で、クロックＣＬＫの１クロック間だけ時間待ちすると共に、セットタイム信号ＳＴ１を用いてカウンタ１２のカウント値を初期値に戻してカウントを開始させる。次に、ステップＳ５で、クロックＣＬＫの１クロック間だけ時間待ちした後、ステップＳ６で、タイムアウト信号ＴＯ１がハイレベルになったか否かを調べ、タイムアウト信号ＴＯ１がローレベルである場合（ＮＯ）は、ステップＳ５に戻る。
【００３４】
ステップＳ６で、タイムアウト信号ＴＯ１がハイレベルである場合（ＹＥＳ）、ステップＳ７で、クロックＣＬＫの１クロック間だけ時間待ちした後、ステップＳ８で、リクエスト信号ＴｘＶａｌｉｄがローレベルになったか否かを調べ、リクエスト信号ＴｘＶａｌｉｄがハイレベルであった場合（ＮＯ）は、ステップＳ７に戻る。ステップＳ８で、リクエスト信号ＴｘＶａｌｉｄがローレベルであると、ステップＳ９で、クロックＣＬＫの１クロック間だけ時間待ちすると共に、セットタイム信号ＳＴ２を用いてカウンタ１３のカウント値を初期値に戻してカウントを開始させる。
【００３５】
このように、本第１の実施の形態における半導体装置は、頻繁にデータ送信が行われるときは電流駆動型差動ドライバ５内に捨て電流ｉ２を継続して流させ、データ送信が所定時間Ｔ２以上中断されたときのみ、電流駆動型差動ドライバ５内に捨て電流ｉ２が流れないようにすることができるため、データ送信ごとに待ち時間Ｔ１が発生することなくデータ送信を行うことができると共に低消費電力化を図ることができる。
【００３６】
なお、前記第１の実施の形態において、制御シーケンサ６内にレジスタを設け、該レジスタ内に外部から前記所定時間Ｔ２を設定することができるようにし、制御シーケンサ６は、該レジスタに設定された所定時間Ｔ２を使用して前記動作を行うようにしてもよい。また、制御シーケンサ６は制御回路を、シーケンサ１１は制御回路部を、カウンタ１３及びフリップフロップ１４は計測回路部をそれぞれなし、所定時間Ｔ１は第１所定時間を、所定時間Ｔ２は第２所定時間をそれぞれなす。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示した図である。
【図２】図１の電流駆動型差動ドライバ５の回路例を示した図である。
【図３】制御シーケンサ６から電流駆動型差動ドライバ５に入力される各制御信号の例を示したタイミングチャートである。
【図４】制御シーケンサ６の内部構成例を示した図である。
【図５】図１の各信号のタイミング例を示したタイミングチャートである。
【図６】図１の各信号の他のタイミング例を示したタイミングチャートである。
【図７】シーケンサ１１の動作例を示したフローチャートである。
【符号の説明】
【００３８】
１  半導体装置
２  ＳＩＥ
３  エンコーダ
４  ＰＳ変換回路
５  電流駆動型差動ドライバ
６  制御シーケンサ
１１  シーケンサ
１２，１３  カウンタ
１４  フリップフロップ
１５，１６  判定回路
【図１】
2008028442.tif 000003
【図２】
2008028442.tif 000004
【図３】
2008028442.tif 000005
【図４】
2008028442.tif 000006
【図５】
2008028442.tif 000007
【図６】
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【図７】
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