(57)【要約】【課題】粗面化されたキャパシタの強度と容量を従来よりも両立させやすい半導体装置及び半導体装置の製造方法を提供する。【解決手段】容量コンタクトプラグ２７が露出されるように、積層方向に沿って延びたホール３４を形成する。下部電極３５の積層方向上方の開口を通して下部電極３５の内面に向けてリン（Ｐ）を注入する。下部電極３５のうち上部絶縁膜３３で囲まれた上部３６にのみリンが注入されるように、リンの注入方向を積層方向に対して傾いた方向に設定し、下部絶縁膜３１で囲まれた下部３７には下部電極３５の開口で遮られて実質的にリンが注入されないようにする。アモルファス状態の下部電極３５を加熱処理することにより、リンが注入されていない下部電極３５の内面にのみＨＳＧを形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
筒状電極を有するキャパシタを形成する工程に前記筒状電極の下部外面を絶縁層で支持しながら前記筒状電極の上部外面を露出させる工程を含む半導体装置の製造方法であって、
前記絶縁層に所定方向に延びた穴を形成し、
前記穴の内面に半導体材料によって前記筒状電極を形成し、
前記筒状電極の前記上部に粗面化を妨げる不純物を注入し、
前記不純物を注入した前記筒状電極を粗面化する、
半導体装置の製造方法。
【請求項２】
前記不純物は、前記所定方向に対して傾斜した方向から前記筒状電極の前記上部内面に選択的に注入される、
請求項１の半導体装置の製造方法。
【請求項３】
第１の絶縁層上方に前記穴の形成時におけるエッチングレートが前記第１の絶縁層よりも小さい第２の絶縁層を積層することにより前記絶縁層を形成する、
請求項１又は請求項２の半導体装置の製造方法。
【請求項４】
粗面化された前記筒状電極の少なくとも一部を覆うように金属元素を含む膜を形成する、
請求項１から請求項３のいずれかの半導体装置の製造方法。
【請求項５】
半導体材料で形成され少なくとも一部が絶縁層に囲まれた筒状電極を有するキャパシタを備える半導体装置であって、
前記筒状電極は、外面が前記絶縁層に囲まれると共に内面が粗面化された下部と、前記下部から上方に延在して実質的に内面が粗面化されていない上部とを有する、
半導体装置。
【請求項６】
前記上部には前記筒状電極の粗面化を妨げる不純物が前記下部より高濃度で含まれている、
請求項５の半導体装置。
【請求項７】
前記下部は、前記不純物を実質的に含まない、
請求項６の半導体記憶装置。
【請求項８】
前記キャパシタは、前記筒状電極に対向するように配設された対向電極と、前記筒状電極と前記対向電極との間に配設された誘電体膜と、前記筒状電極と前記誘電体膜との間で
前記筒状電極の少なくとも一部を覆うように積層された金属元素を含む膜と、を更に備える、
請求項５から請求項７のいずれかの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、粗面化された筒状電極を有するキャパシタを備える半導体装置と当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）といった半導体装置ではメモリセルの高密度化に伴ってメモリセルを構成しているキャパシタのサイズを縮小化することが求められている一方で、キャパシタの容量を低下させずに十分な大きさに保つことが要求されている。
【０００３】
キャパシタの容量を確保する技術として、キャパシタの一方の電極を積層方向に延びる筒状に形成する技術が知られている。更に、特許文献１には、キャパシタの円筒状の電極を半導体材料によって形成し、円筒状の電極をＨｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ（ＨＳＧ）と呼ばれる形状に粗面化された電極とすることにより、表面積の大きな電極を備えたキャパシタを形成する半導体記憶装置の製造方法が開示されている。
【特許文献１】特表２００１−５１０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＨＳＧ化した筒状の電極には部分的に膜厚の薄い部位が形成されるため、表面積を増やすほど膜厚の薄い部位が更に薄くなり、筒状の電極全体の強度が弱くなる。更に、キャパシタの容量を増やすために筒状の電極の外面にもキャパシタの誘電体層を形成する場合、筒状の電極が自立するように一時的に露出させる工程が必要となるため、ＨＳＧ化した筒状の電極が倒壊する問題が発生する。
【０００５】
膜厚の薄い部位でも筒状の電極が倒壊しない程度の膜厚が維持されるようにＨＳＧ化を行う場合、筒状の電極を形成するための絶縁膜中のホール内径を小さくするほど、ホール内径に対して電極膜厚の占める割合が相対的に大きくなるため、ホール内径の減少率以上にキャパシタの容量が減少する。
【０００６】
そこで、本発明は、粗面化されたキャパシタの強度と容量を従来よりも両立させやすい半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の半導体装置の製造方法は、筒状電極を有するキャパシタを形成する工程に筒状電極の下部外面を絶縁層で支持しながら筒状電極の上部外面を露出させる工程を含む半導体装置の製造方法であって、絶縁層に所定方向に延びた穴を形成し、穴の内面に半導体材料によって筒状電極を形成し、筒状電極の上部に粗面化を妨げる不純物を注入し、不純物を注入した筒状電極を粗面化する。
【０００８】
第２の半導体装置の製造方法では第１の半導体装置の製造方法において、不純物が、所定方向に対して傾斜した方向から筒状電極の上部内面に選択的に注入される。
【０００９】
第３の半導体装置の製造方法では第１の半導体装置の製造方法において、第１の絶縁層上方に穴の形成時におけるエッチングレートが第１の絶縁層よりも小さい第２の絶縁層を積層することにより絶縁層を形成する。
【００１０】
第４の半導体装置の製造方法では第１から第３のいずれかの半導体装置の製造方法において、粗面化された筒状電極の少なくとも一部を覆うように金属元素を含む膜を形成する。
【００１１】
第１の半導体装置は、半導体材料で形成され少なくとも一部が絶縁層に囲まれた筒状電極を有するキャパシタを備え、筒状電極は、外面が絶縁層に囲まれると共に内面が粗面化された下部と、下部から上方に延在して実質的に内面が粗面化されていない上部とを有する。
【００１２】
第２の半導体装置では、第１の半導体装置の上部に筒状電極の粗面化を妨げる不純物が下部より高濃度で含まれている。
【００１３】
第３の半導体装置は、第２の半導体装置において下部が不純物を実質的に含んでいない。
【００１４】
第４の半導体装置は、第１から第３のいずれかの半導体装置においてキャパシタが、筒状電極に対向するように配設された対向電極と、筒状電極と対向電極との間に配設された誘電体膜と、筒状電極と誘電体膜との間で筒状電極の少なくとも一部を覆うように積層された金属元素を含む膜とを更に備える。
【発明の効果】
【００１５】
そこで、本発明は、粗面化されたキャパシタの強度と容量を従来よりも両立させやすい半導体装置及び半導体装置の製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１６】
以下、本実施形態のＤＲＡＭの製造方法について説明する。まず、図１に示すように、ＤＲＡＭのメモリセルのキャパシタを形成するための基板となる下層１０を準備する。なお、半導体装置はＤＲＡＭに限るものではない。
【００１７】
本実施形態の下層１０は、シリコン基板１１の表面を複数の素子形成領域１２に区画するように形成された埋め込み型の素子分離膜１３と、素子形成領域１２上に形成されたワード線１４と、ワード線１４で区画された領域に不純物を注入することにより形成されたドレイン領域１５及びソース領域１６を有する。ワード線１４は、複数の素子形成領域１２を跨いで配線されたゲート電極１７と、ゲート電極１７と素子形成領域１２の間に配設されたゲート絶縁膜１８と、ゲート電極１７の上面を覆うように配設されたカバー絶縁膜１９と、ゲート電極１７を側面から覆うように配設されたサイドウォール絶縁膜２０で構成されている。
【００１８】
更に、下層１０は、ワード線１４及びシリコン基板１１を覆う第１の層間絶縁膜２１と、第１の層間絶縁膜２１を貫通するようにドレイン領域１５及びソース領域１６から上方に向かって配設されたコンタクトプラグ２２を有し、更に、第１の層間絶縁膜２１を覆うように積層された第２の層間絶縁膜２３と、第２の層間絶縁膜２３上に配線されたビット線２４と、ドレイン領域１５上のコンタクトプラグ２２からビット線２４まで第２の層間絶縁膜２３を貫通するように配設されたビット線コンタクトプラグ２５と、ビット線２４及び第２の層間絶縁膜２３を覆うように積層された第３の層間絶縁膜２６と、第２の層間絶縁膜２３及び第３の層間絶縁膜２６を貫通するようにソース領域１６上のコンタクトプラグ２２から延設された容量コンタクトプラグ２７を有する。
【００１９】
次に、図２に示すように、第３の層間絶縁膜２６上にＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて第１の窒化膜（ＳｉＮ）３０、下部絶縁膜３１、第２の窒化膜３２、及び、上部絶縁膜３３を順に積層する。第１の窒化膜３０及び第２の窒化膜３２は、共に、５０ｎｍの厚さに形成されている。下部絶縁膜３１及び上部絶縁膜３３は、共に、１．５μｍのノンドープドシリコン酸化膜（ＮＳＧ；Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）で形成されている。
【００２０】
次に、図３に示すように、上部絶縁膜３３、第２の窒化膜３２、下部絶縁膜３１、及び、第１の窒化膜３０を貫通して容量コンタクトプラグ２７が露出されるように、積層方向に沿って延びたホール３４を形成する。
【００２１】
次に、図４に示すように、ホール３４内に２０ｎｍのアモルファスシリコン膜を成膜し、ホール３４外の余分なアモルファスシリコン膜を除去することにより、ホール３４内壁を覆う下部電極３５を形成する。アモルファスシリコン膜は、５５０℃以下の温度条件化で成膜する。
【００２２】
次に、下部電極３５の積層方向上方の開口を通して下部電極３５の内面に向けてリン（Ｐ）を注入する。下部電極３５のうち上部絶縁膜３３で囲まれた上部３６にのみリンが注入されるように、リンの注入方向を積層方向に対して傾いた方向に設定し、下部絶縁膜３１で囲まれた下部３７には下部電極３５の開口で遮られて実質的にリンが注入されないようにする。下部電極３５の開口径が１００〜２００ｎｍの範囲である場合、積層方向に対する注入方向の傾きは３．８〜７．６°であることが好ましい。リンの注入は、下部電極３５の周り４方向から打ち込むことが好ましい。本実施形態では、リンの濃度が４×１０２０／ｃｍ３となるようにする。
【００２３】
このように斜め方向からリンを注入することにより、上部３６のリン濃度が下部３７より高くなる。なお、ソース領域１６に注入される不純物がｎ型であれば、リンやヒ素（Ａｓ）などのｎ型の不純物をアモルファスシリコン膜に注入し、ソース領域１６に注入される不純物がｐ型であれば、ｐ型の不純物をアモルファスシリコン膜に注入することが好ましい。
【００２４】
なお、リンを注入する前に、予め下部電極３５の下部３７内にレジストを形成し、下部３７へのイオンの注入を防ぐようにしてもよい。
【００２５】
次に、図５に示すように、アモルファス状態の下部電極３５を加熱処理することにより、下部電極３５の内面にＨＳＧを形成する。アモルファスシリコン膜に含まれるリンの濃度が高いほどＨＳＧが成長しにくいため、下部電極３５へのリンの注入量は、下部３７に十分にＨＳＧが形成されても上部３６にＨＳＧが全く形成されないか、形成されるとしても下部３７に比べてわずかとなるように設定する。アモルファスシリコン膜の厚さが１０ｎｍオーダーである本実施形態では、ドーズ量が１×１０１４／ｃｍ２以上であることが好ましい。従って、加熱処理によって実質的に下部３７にのみＨＳＧが形成される。
【００２６】
次に、図６に示すように、ウェットエッチングにより上部絶縁膜３３を除去して下部電極３５の上部３６を露出させる。上部３６にはＨＳＧが形成されておらず倒壊しない程度の膜厚で形成されているため、横方向から支持されていなくても倒壊しない。一方、下部３７にはＨＳＧが形成されており露出させると倒壊してしまうような膜厚以下の部位を含んでいるが、下部絶縁膜３１で支持されているため倒壊する恐れがない。即ち、下部３７でキャパシタの容量を大きくしながら、上部３６でキャパシタの強度を高めることができる。
【００２７】
次に、図７に示すようにＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、露出された下部電極３５の上部３６の全体、及び、下部３７の内側を２ｎｍの厚さで覆うようにＡｌＯにより誘電体膜３８を形成する。更に、５００℃でＴｉＮを２０ｎｍ以上成膜することにより誘電体膜３８上に上部電極３９を形成する。これにより、下部電極３５、誘電体膜３８、及び、上部電極３９によってメモリセルのキャパシタが構成される。
【００２８】
次に、図１に示すように、上部電極３９上に第４の層間絶縁膜４０を積層し、更に、第４の層間絶縁膜４０上に必要な配線４１を形成する。更に、ＤＲＡＭの構成に必要な種々の構成要素が形成される。
【００２９】
なお、図８に示すように、ＮＳＧで形成された下部絶縁膜３１に代えて、第１の窒化膜３０と第２の窒化膜３２の間にＮＳＧよりもエッチングレートが５倍程度高いボロンリンドープドシリコン酸化膜（ＢＰＳＧ；Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）で形成された下部絶縁膜５０を成膜してもよい。上部絶縁膜３３と下部絶縁膜３１が同じ材料である場合、図３に示すようなホール３４を形成する際に、ホール３４の内径が下に行くほど小さくなる。一方、図８に示すように、下部絶縁膜５０のエッチングレートが上部絶縁膜３３より高い場合、上部絶縁膜３３から第１の窒化膜３０まで貫通するように形成されたホール５１の内径を下部絶縁膜５０内で広げることができ、ホール５１の形状を理想的な円柱形状に近づけ、下部３７に不純物を到達させにくくすることができる。
【００３０】
なお、図９に示すように、上部絶縁膜３３を除去した後に下部電極３５へリンを注入してもよい。
【００３１】
なお、図７の下部電極３５上に誘電体膜３８を形成する前に、下部電極３５の表面に金属膜を形成することが好ましい。下部電極３５を金属膜で覆うことにより、下部電極３５の表面に酸化膜が形成されにくくすることができ、キャパシタの容量を高めることができる。金属膜の厚さは５〜１０ｎｍ程度であることが好ましい。金属膜は、図５に示すように下部電極３５の上部３６が上部絶縁膜３３で囲まれている状態で下部電極３５の内側のみを覆うように成膜してもよいし、図６に示すように上部絶縁膜３３を除去した後に上部３６の外側も覆うように成膜してもよい。但し、上部絶縁膜３３を除去した後に金属膜を形成する場合、キャパシタ間の短絡を防ぐためにＷＦ６とＨ２を含む雰囲気中でＣＶＤによって下部電極３５の表面のみにＷを選択的に成長させることが好ましい。
【００３２】
図１０は、本実施形態の下部電極３５を形成するためのホール３４の内径とキャパシタの容量Ｃｓとの関係を、金属膜が有る場合と無い場合について示したグラフである。なお、図１０には比較例としてキャパシタが倒壊しない程度の膜厚を維持したまま下部電極内全面にＨＳＧを形成した場合におけるホール内径とキャパシタの容量との関係が示されている。図１０のグラフから明らかなように、本実施形態のキャパシタによればホール３４の内径の減少に対するキャパシタの容量の減少割合を比較例よりも小さくすることができる。更に、金属膜を設けることによりキャパシタの容量を高めることができる。
【００３３】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３４】
【図１】本実施形態のＤＲＡＭの要部断面図である。
【図２】図１のＤＲＡＭの製造工程における要部断面図である。
【図３】図２の後の製造工程におけるＤＲＡＭの要部断面図である。
【図４】図３の後の製造工程におけるＤＲＡＭの要部断面図である。
【図５】図４の後の製造工程におけるＤＲＡＭの要部断面図である。
【図６】図５の後の製造工程におけるＤＲＡＭの要部断面図である。
【図７】図６の後の製造工程におけるＤＲＡＭの要部断面図である。
【図８】図７の後の製造工程におけるＤＲＡＭの要部断面図である。
【図９】他の実施形態の製造工程におけるＤＲＡＭの要部断面図である。
【図１０】下部電極の内径とキャパシタの容量の関係を示すグラフである。
【符号の説明】
【００３５】
１０  下層
１１  シリコン基板
１２  素子形成領域
１３  素子分離膜
１４  ワード線
１５  ドレイン領域
１６  ソース領域
１７  ゲート電極
１８  ゲート絶縁膜
１９  カバー絶縁膜
２０  サイドウォール絶縁膜
２１  第１の層間絶縁膜
２２  コンタクトプラグ
２３  第２の層間絶縁膜
２４  ビット線
２５  ビット線コンタクトプラグ
２６  第３の層間絶縁膜
２７  容量コンタクトプラグ
３０  第１の窒化膜
３１  下部絶縁膜
３２  第２の窒化膜
３３  上部絶縁膜
３４  ホール
３５  下部電極
３６  上部
３７  下部
３８  誘電体膜
３９  上部電極
４０  第４の層間絶縁膜
４１  配線
５０  下部絶縁膜
５１  ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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