(57)【要約】【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。【選択図】図１
2008311489.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、
前記第３層に電気的に接続されたソース電極と、
前記第１層に電気的に接続されたドレイン電極と、を含み、
前記壁面は、前記窒化物半導体積層構造部の積層界面に対する傾斜角度の異なる複数の部分を含む、窒化物半導体素子。
【請求項２】
前記ゲート電極と対向する第２層部分における前記壁面は、ノンポーラ面またはセミポーラ面である、請求項１に記載の窒化物半導体素子。
【請求項３】
前記窒化物半導体積層構造部の前記積層界面がｃ面であり、
前記傾斜角度の異なる複数の部分のうち、前記第２層部分の前記傾斜角度が最も大きい、請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記壁面における前記ゲート電極と対向する第２層部分の半導体表面部に形成され、前記第２層とは異なる導電特性を有する第４層をさらに含む、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
【請求項５】
III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、
前記第１、第２および第３層に跨るように、かつ、前記窒化物半導体積層構造部の積層界面に対する傾斜角度の異なる複数の部分を含む壁面を形成する壁面形成工程と、
前記壁面に、前記第１、第２および第３層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するようにゲート電極を形成するゲート電極形成工程と、
前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、
前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項６】
前記壁面形成工程は、前記ゲート電極と対向する第２層部分における前記壁面がノンポーラ面またはセミポーラ面となるように前記壁面を形成する工程を含む、請求項５に記載の窒化物半導体素子の製造方法。
【請求項７】
前記積層工程が、ｃ面を積層界面とする前記窒化物半導体積層構造部を形成する工程であり、
前記壁面形成工程が、前記第２層において前記傾斜角度が最も大きくなるように、前記壁面を形成する工程である、請求項５または６に記載の窒化物半導体素子の製造方法。
【請求項８】
前記壁面形成工程によって露出した前記壁面における前記ゲート電極と対向する第２層部分の半導体表面部に、前記第２層とは異なる導電特性を有する第４層を形成する第４層形成工程をさらに含む、請求項５〜７のいずれか一項に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
図５は、III族窒化物半導体を用いた、従来の電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタ８０は、サファイア基板８１と、このサファイア基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなる、ｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の頂面からｎ型ＧａＮ層８３の途中までエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して所定の傾斜角度で傾斜した傾斜面９１となっている。メサ積層部９２の表面（傾斜面９１を含む）およびエッチングにより露出したｎ型ＧａＮ層８３の表面には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクトホールが形成されている。このコンタクトホールから露出したｎ型ＧａＮ層８５の頂面には、ソース電極８８が形成されている。ソース電極８８は、ｎ型ＧａＮ層８５と電気的に接続されることになる。一方、コンタクトホールから露出したｎ型ＧａＮ層８３の上面には、ドレイン電極８９が形成されている。ドレイン電極８９は、ｎ型ＧａＮ層８３と電気的に接続されることになる。また、ゲート絶縁膜８６上には、傾斜面９１と対向する部分において、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
【０００４】
次に、この電界効果トランジスタ８０の動作を説明する。たとえば、まず、ソース電極８８とドレイン電極８９との間に、ドレイン電極８９側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層８５とｎ型ＧａＮ層８３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極８７に対して、ソース電極８８を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、ｐ型ＧａＮ層８４における傾斜面９１近傍の領域（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、電界効果トランジスタ８０のトランジスタ動作が実現される。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、積層構造部９３の積層界面に対する傾斜面９１は、分極電荷の少ない面であることが好ましい。すなわち、傾斜面９１は、ノンポーラまたはノンポーラに近い面であることが好ましい。たとえば、積層構造部９３の積層界面がｃ面（極性面）である場合に、傾斜面９１がｃ面に対して急斜面（ノンポーラまたはノンポーラに近い面）であれば、ｐ型ＧａＮ層８４における傾斜面９１とゲート絶縁膜８６との界面近傍（チャネル領域）における分極電荷の発生を抑えることができる。そのため、電界効果トランジスタ８０のチャネル移動度を向上させることができる。
【０００６】
ところが、傾斜面９１が積層構造部９３の積層界面に対して急斜面である構成では、逆バイアス状態時に、傾斜面９１とｎ型ＧａＮ層８５の頂面との境界付近（矢印ＡおよびＤで示されるメサ積層部９２の上側の端部分）および傾斜面９１とｎ型ＧａＮ層８３の上面との境界付近（矢印ＢおよびＣで示されるメサ積層部９２の下側の端部分）に電界が集中して、低いドレイン電圧でもブレークダウンしてしまうという不具合がある。
【０００７】
そこで、この発明の目的は、チャネルが形成される部分における分極電荷の発生を抑えるとともに、ブレークダウンの発生を抑制することができる、窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、前記第３層に電気的に接続されたソース電極と、前記第１層に電気的に接続されたドレイン電極と、を含み、前記壁面は、前記窒化物半導体積層構造部の積層界面に対する傾斜角度の異なる複数の部分を含む、窒化物半導体素子である。
【０００９】
この構成によれば、ｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層を積層することによって、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。窒化物半導体積層構造部には、第１〜第３層に跨る壁面が形成されており、この壁面には、第１〜第３層に跨るようにゲート絶縁膜が配置されている。そして、ゲート絶縁膜を挟んで、第２層における壁面とゲート絶縁膜との界面近傍の部分がチャネル領域を形成し、このチャネル領域にゲート電極が対向している。さらに、第１〜第３層に跨る壁面は、窒化物半導体積層構造部の積層界面に対する傾斜角度の異なる複数の部分を含んでいる。また、第１層に電気的に接続されるようにドレイン電極が設けられ、第３層に電気的に接続されるようにソース電極が設けられている。
【００１０】
なお、前記傾斜角度とは、前記壁面と前記窒化物半導体積層構造部の積層界面との交線を境界として、前記窒化物半導体積層構造部の内側における角度および外側における角度のうち、内側における角度を意味する。また、前記壁面は、たとえば、前記傾斜角度の異なる部分を複数有する曲面形状の面であってもよいし、前記傾斜角度の異なる平面形状の傾斜面を複数有する構成でもよい。また、ドレイン電極およびソース電極は、第１層および第３層にそれぞれ電気的に接続されていればよく、これらの電極と半導体層との間に組成や不純物の異なる半導体層が２層以上積層されてあってもよい。
【００１１】
第１〜第３層に跨る壁面が前記傾斜角度の異なる複数の部分を含んでいるので、第１〜第３層に跨る壁面において、たとえば、ゲート電極と対向する第２層部分の傾斜角度を、第２層部分以外の部分の傾斜角度と関係なく定めることができる。それゆえ、第２層部分の傾斜角度を適切な角度に定めることによって、第２層における壁面とゲート絶縁膜との界面近傍（チャネル領域）における分極電荷の発生を抑えることができる。そのため、窒化物半導体素子のチャネル移動度を向上させることができるので、良好なトランジスタ動作を行なうことができる。むろん、III族窒化物半導体によって窒化物半導体素子を構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００１２】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、この窒化物半導体素子の動作について説明する。たとえば、まず、ソース−ドレイン間に、ドレイン電極側が正となるバイアス電圧が与えられる。これにより、第１および第２層の界面のｐｎ接合部には、逆方向電圧が与えられ、その結果、第３層と第１層との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極に対して、ソース電極を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層における壁面とゲート絶縁膜との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、窒化物半導体素子のトランジスタ動作が実現される。  
【００１３】
前述したように、この窒化物半導体素子において、第１〜第３層に跨る壁面は、傾斜角度の異なる複数の部分を含んでいるので、第２層部分以外の部分の傾斜角度を、第２層部分の傾斜角度と関係なく定めることができる。すなわち、前述したように、第２層部分の傾斜角度を、分極電荷の発生を抑制できる傾斜角度に定める一方、第２層部分以外の部分の傾斜角度を、第２層部分の傾斜角度と異なる角度に適宜定めることができる。そのため、この第２層部分以外の部分の傾斜角度を適切な角度（たとえば、窒化物半導体積層構造部の積層界面に対して、第２層部分より緩やかな傾斜となるような角度）に定めれば、窒化物半導体素子の逆バイアス状態時に、第２層部分以外の部分に対する電界集中を抑制することができる。その結果、第２層部分以外の部分におけるブレークダウンの発生を抑制することができる。
【００１４】
なお、この窒化物半導体素子は、前記窒化物半導体積層構造部が、前記第１、第２および第３層に跨る側壁を有するメサ積層部を備え、前記メサ積層部の側壁が前記壁面を形成しており、前記メサ積層部の側壁における、前記メサ積層部の上端に位置する上側端部、前記メサ積層部の下端に位置する下側端部ならびに前記上側端部および前記下側端部との間に位置する中央部のうち、前記中央部の前記傾斜角度が最も大きい構成でもよい。
【００１５】
このような構成によれば、メサ積層部における中央部の傾斜角度が最も大きいので、上側端部および下側端部に傾斜角度を適切な角度に定めれば、窒化物半導体素子の逆バイアス時に、上側端部および下側端部に対する電界集中を防止することができる。その結果、上側端部および下側端部におけるブレークダウンの発生を抑制することができる。
【００１６】
また、ゲート電極と対向する第２層部分における壁面は、請求項２に記載されているように、ｍ面（１０-１０）もしくはａ面（１１-２０）のノンポーラ面、または（１０-１１）、（１０-１３）、（１１-２２）などのセミポーラ面であることが好ましい。第２層部分における壁面が、結晶の対称性が高く非常に安定なノンポーラ面やセミポーラ面であれば、壁面とゲート絶縁膜との界面近傍（チャネル領域）における分極電荷発生の抑制効果を一層向上させることができる。
【００１７】
また、請求項３記載の発明は、前記窒化物半導体積層構造部の前記積層界面がｃ面であり、前記傾斜角度の異なる複数の部分のうち、前記第２層部分の前記傾斜角度が最も大きい、請求項１または２に記載の窒化物半導体素子である。
この構成によれば、窒化物半導体積層構造部の積層界面が、極性面であるｃ面であり、窒化物半導体積層構造部の積層界面に対する第２層部分の傾斜角度が最も大きいので、第２層部分の分極電荷の発生をより抑制することができる。
【００１８】
請求項４記載の発明は、前記壁面における前記ゲート電極と対向する第２層部分の半導体表面部に形成され、前記第２層とは異なる導電特性を有する第４層をさらに含む、請求項１〜３のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、壁面における前記ゲート電極と対向する第２層部分の半導体表面部には、第２層と異なる導電特性を有する第４層が形成されている。そのため、ゲート絶縁膜は、この第４層に接するように配置され、ゲート電極は、ゲート絶縁膜を挟んで第４層と対向している。
【００１９】
これによって、前述の窒化物半導体素子の動作時において、反転層（チャネル）は、第４層に形成される。そのため、この第４層が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、反転層が第２層に形成される場合に比べて、ゲート閾値電圧を低く抑えることができる。そのため、良好な窒化物半導体素子を実現することができる。
【００２０】
なお、第４層は、前述のように、第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、窒化物半導体素子のノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。
【００２１】
請求項５記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、前記第１、第２および第３層に跨るように、かつ、前記窒化物半導体積層構造部の積層界面に対する傾斜角度の異なる複数の部分を含む壁面を形成する壁面形成工程と、前記壁面に、前記第１、第２および第３層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するようにゲート電極を形成するゲート電極形成工程と、前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、を含む、窒化物半導体素子の製造方法である。この方法により、請求項１記載の窒化物半導体素子を作製することができる。なお、壁面形成工程には、たとえば、前記第１、第２および第３層をドライエッチングによりエッチングする工程などが含まれる。
【００２２】
また、請求項６記載の発明は、前記壁面形成工程は、前記ゲート電極と対向する第２層部分における前記壁面がノンポーラ面またはセミポーラ面となるように前記壁面を形成する工程を含む、請求項５に記載の窒化物半導体素子の製造方法である。この方法により、請求項２記載の窒化物半導体素子を作製することができる。
また、請求項７記載の発明は、前記積層工程が、ｃ面を積層界面とする前記窒化物半導体積層構造部を形成する工程であり、前記壁面形成工程が、前記第２層において前記傾斜角度が最も大きくなるように、前記壁面を形成する工程である、請求項５または６に記載の窒化物半導体素子の製造方法である。この方法により、請求項３記載の窒化物半導体素子を作製することができる。
【００２３】
さらに、請求項８記載の発明は、前記壁面形成工程によって露出した前記壁面における前記ゲート電極と対向する第２層部分の半導体表面部に、前記第２層とは異なる導電特性を有する第４層を形成する第４層形成工程をさらに含む、請求項５〜７のいずれか一項に記載の窒化物半導体素子の製造方法である。この方法により、請求項４記載の窒化物半導体素子を作製することができる。
【発明を実施するための最良の形態】
【００２４】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図であって、図１（ａ）は、電界効果トランジスタの全体図である。また、図１（ｂ）は、図１（ａ）に示す破線楕円２８で囲まれる部分の拡大図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１と、この基板１の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部２とを備えている。
【００２５】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部２は、ｎ型ＧａＮ層３（第１層）と、ｐ型ＧａＮ層４（第２層）と、ｎ型ＧａＮ層５（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。
【００２６】
窒化物半導体積層構造部２は、ｎ型ＧａＮ層５からｎ型ＧａＮ層３が露出する深さまで積層界面を横切る方向にエッチングされている。これにより、窒化物半導体積層構造部２には、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する、ドレイントレンチ６が形成されている。ｎ型ＧａＮ層３の途中に達するドレイントレンチ６の底壁は、この実施形態では、ｎ型ＧａＮ層３の延長部で構成されている。このドレイントレンチ６の底面、すなわち、窒化物半導体積層構造部２の積層界面に平行なｎ型ＧａＮ層３の上面３ａ（以下、単に「ｎ型ＧａＮ層３の上面３ａ」とする。）には、ドレイン電極７が接触して形成されている。ドレイン電極７は、ｎ型ＧａＮ層３に電気的に接続されることになる。
【００２７】
一方、窒化物半導体積層構造部２の幅方向中間付近には、ドレイントレンチ６が形成されるにともない、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５からなる、断面略台形状（メサ形状）のメサ積層部８が形成されている。メサ積層部８の側壁（ドレイントレンチ６の側壁）は、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面９を形成している。
【００２８】
壁面９は、窒化物半導体積層構造部２の積層界面に平行なｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。
上側端部１１は、曲面形状で形成されており、窒化物半導体積層構造部２の積層界面に対する傾斜角度（以下、単に「傾斜角度」とする。）の異なる複数の部分を有している。なお、この実施形態における傾斜角度とは、壁面９と窒化物半導体積層構造部２の積層界面との交線を境界として、窒化物半導体積層構造部２の内側における角度および外側における角度のうち、内側における角度を意味する（図1（ｂ）参照）。図１（ｂ）は、壁面９の複数部分の傾斜角度を説明するための図であり、説明の便宜上、上側端部１１および下側端部１２の複数部分（図１（ｂ）では各５つ）に対する接線が連続して示されている。
【００２９】
図１（ｂ）において、上側端部１１は、窒化物半導体積層構造部２の積層方向（以下、この方向を「積層方向」とする。）下側から順に、第１上側傾斜部分１７、第２上側傾斜部分１８、第３上側傾斜部分１９、第４上側傾斜部分２０および第５上側傾斜部分２１を有している。これらの傾斜部分１７〜２１は、窒化物半導体積層構造部２の積層界面に対して、それぞれ角度Ａ〜Ｅで傾斜している。
【００３０】
一方、下側端部１２は、上側端部１１と同様に曲面形状で形成されており、傾斜角度の異なる複数の部分を有している。図１（ｂ）において、下側端部１２は、積層方向下側から順に、第１下側傾斜部分２２、第２下側傾斜部分２３、第３下側傾斜部分２４、第４下側傾斜部分２５および第５下側傾斜部分２６を有している。これらの傾斜部分２２〜２６は、窒化物半導体積層構造部２の積層界面に対して、それぞれ角度Ｆ〜Ｊで傾斜している。
【００３１】
中央部１０は、ｎ型ＧａＮ層３の上端部、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５の下端部に跨って形成された中央傾斜部分２７を有している。この中央傾斜部分２７は、図１（ｂ）では、ｎ型ＧａＮ層３の上端部において第５下側傾斜部分２６と連続し、ｎ型ＧａＮ層５の下端部において第１上側傾斜部分１７に連続しており、窒化物半導体積層構造部２の積層界面に対して角度Ｋで傾斜している。また、中央傾斜部分２７は、平面形状で形成されている。
【００３２】
このように、壁面９は、全体として傾斜角度の異なる複数の傾斜部分１７〜２７を有している。さらに、壁面９は、積層方向の深さ位置に関して、傾斜角度が連続的に変化するように形成されている。図１（ｂ）では示されていないが、たとえば、図１（ｂ）における各傾斜部分２２〜２６がさらに細分化された構成では、壁面９は、下側端部１２および中央部１０において、下側傾斜部分２２〜２６および中央傾斜部分２７の傾斜角度が積層方向下側から連続的に大きくなるように変化している。一方、図１（ｂ）における各傾斜部分１７〜２１がさらに細分化された構成では、壁面９は、中央部１０および上側端部１１において、中央傾斜部分２７および上側傾斜部分１７〜２１の傾斜角度が積層方向下側から連続的に小さくなるように変化している。すなわち、壁面９の傾斜角度は、中央傾斜部分２７の傾斜角度Ｋを最大値とし、中央傾斜部分２７より下の部分では連続的に大きくなるように変化し、中央傾斜部分２７より上の部分では連続的に小さくなるように変化している。
【００３３】
ｐ型ＧａＮ層４における壁面９（中央傾斜部分２７）付近の半導体表面部には、領域１４が形成されている。この領域１４は、ｐ型ＧａＮ層４とは異なる導電特性を有する半導体、たとえば、ｐ型ＧａＮ層４のアクセプタ濃度より低いアクセプタ濃度を有するｐ−型半導体からなる。また、領域１４は、壁面９と直交する方向における厚みが、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１４は、ｐ型ＧａＮ層４とは異なる導電特性を有する半導体であれば、ｐ−型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１４には、ゲート電極１６（後述）に適切なバイアス電圧が与えられることにより、ゲート絶縁膜１５（後述）との界面近傍において、ｎ型ＧａＮ層３とｎ型ＧａＮ層５とを導通させる反転層が形成される。
【００３４】
ｎ型ＧａＮ層５の頂面５ａには、ソース電極１３が接触して形成されている。ソース電極１３は、ｎ型ＧａＮ層５に電気的に接続されることになる。
さらに、窒化物半導体積層構造部２の表面（ドレイン電極７およびソース電極１３が配置されている部分を除く）には、この表面に接するようにゲート絶縁膜１５が形成されている。このゲート絶縁膜１５の上には、ゲート絶縁膜１５を挟んで、壁面９、ｎ型ＧａＮ層５の頂面５ａにおける壁面９の縁部およびｎ型ＧａＮ層３の上面３ａにおける壁面９の縁部に対向するようにゲート電極１６が形成されている。
【００３５】
窒化物半導体積層構造部２は、基板１の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部２、すなわち、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。それゆえ、窒化物半導体積層構造部２の積層界面、ｎ型ＧａＮ層３の上面３ａおよびｎ型ＧａＮ層５の頂面５ａは、ｃ面（０００１）となる。一方、窒化物半導体積層構造部２の積層界面に対して角度Ｋで傾斜した、メサ積層部８の中央傾斜部分２７は、ｃ面以外の面となる。たとえば、メサ積層部８の中央傾斜部分２７は、その傾斜角度Ｋが、１５°〜９０°の範囲であることが好ましい。より具体的には、中央傾斜部分２７は、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）のノンポーラ面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面であることが好ましい。
【００３６】
ゲート絶縁膜１５は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、ＳｉＯ２（酸化シリコン）、Ｇａ２Ｏ３（酸化ガリウム）、ＭｇＯ（酸化マグネシウム）、Ｓｃ２Ｏ３（酸化スカンジウム）およびＳｉＮ（窒化シリコン）などを用いて構成することができ、とりわけ、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、またはこれらの両方を用いて構成することが好ましい。
【００３７】
ゲート電極１６としては、たとえば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｎｉ／Ａｕ（ニッケル／金の合金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金の合金）、Ｐｄ／Ａｕ（パラジウム／金の合金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金の合金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金の合金）、ポリシリコンなどの導電性材料を適用することができる。
【００３８】
ドレイン電極７およびソース電極１３は、たとえば、Ｔｉ／Ａｌ（下層／上層）からなる積層構造を適用することができる。その他、ドレイン電極７およびソース電極１３は、たとえば、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。ドレイン電極７およびソース電極１３をこのような材料で構成することにより、ドレイン電極７およびソース電極１３から、これらの電極にバイアス電圧を与えるための配線（図示せず）に対して良好なコンタクトをとることができる。
【００３９】
次に上記の電界効果トランジスタの動作について説明する。
ソース電極１３とドレイン電極７との間には、ドレイン電極７側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層３とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層５とｎ型ＧａＮ層３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１６に対して、ソース電極１３を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１４におけるゲート絶縁膜１５との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型ＧａＮ層３とｎ型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。このとき、領域１４がｐ型ＧａＮ層４よりアクセプタ濃度の低いｐ−型半導体からなるため、より低いゲート閾値電圧で領域１４に電子を誘起させることができる。領域１４のｐ型不純物濃度を適切に定めておけば、ゲート電極１６に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極１６にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００４０】
図２Ａ〜図２Ｅは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１の上に、たとえば、ＭＯＣＶＤ成長法によって、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が順に成長させられる（積層工程）。こうして、基板１上に、窒化物半導体積層構造部２が形成される。なお、ｎ型ＧａＮ層３およびｎ型ＧａＮ層５を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層４を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００４１】
窒化物半導体積層構造部２が形成された後には、図２Ｂに示すように、窒化物半導体積層構造部２がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層５から、ｐ型ＧａＮ層４を貫通して、ｎ型ＧａＮ層３の途中に至るドレイントレンチ６が形成される。ドレイントレンチ６が形成されることにより、基板１上には、ストライプ状のメサ積層部８が複数本（図２Ｂでは２本のみ示す）形成される。
【００４２】
ドレイントレンチ６の形成は、たとえば、Ｃｌ２／ＳｉＣｌ４混合ガスをエッチングガスとして用いたドライエッチングにより行なうことができる。Ｃｌ２／ＳｉＣｌ４混合ガスは、たとえば、Ｃｌ２が所定の固定流量で供給され、また、ＳｉＣｌ４が連続的に変化する変動流量で供給される。より具体的には、まず、Ｃｌ２／ＳｉＣｌ４混合ガスは、Ｃｌ２／ＳｉＣｌ４流量が５０ｓｃｃｍ／２５ｓｃｃｍで供給される。供給開始後は、Ｃｌ２流量が５０ｓｃｃｍに保たれたまま、ＳｉＣｌ４の流量が２５ｓｃｃｍから５ｓｃｃｍへと徐々に減らされる。そして、Ｃｌ２／ＳｉＣｌ４混合ガスは、その流量が５０ｓｃｃｍ／５ｓｃｃｍに到達すると、流量５０ｓｃｃｍ／５ｓｃｃｍで、たとえば、ｐ型ＧａＮ層４の層厚が０．５μｍの場合には、５分〜６分間供給される。その後は、Ｃｌ２流量が５０ｓｃｃｍに保たれたまま、ＳｉＣｌ４の流量が５ｓｃｃｍから２５ｓｃｃｍへと徐々に増やされる。そして、Ｃｌ２／ＳｉＣｌ４混合ガスの流量が５０ｓｃｃｍ／２５ｓｃｃｍに到達すると、供給が停止される。なお、このドレイントレンチ６の形成において、流量５０ｓｃｃｍ／５ｓｃｃｍでのＣｌ２／ＳｉＣｌ４混合ガスの供給時間は、ｐ型ＧａＮ層４の層厚に比例する。
【００４３】
ＧａＮに対するＣｌ２／ＳｉＣｌ４混合ガスのエッチングスピードは、混合ガス中のＳｉＣｌ４の流量を減らすことにより速くなる。そのため、ＳｉＣｌ４の流量が２５ｓｃｃｍから５ｓｃｃｍへと徐々に増やされる過程では、窒化物半導体積層構造部２の積層界面に対する傾斜角度が積層方向下側（エッチング方向）に向けて連続的に大きくなる、メサ積層部８の上側端部１１が形成される。一方、ＳｉＣｌ４の流量が５ｓｃｃｍから２５ｓｃｃｍへと徐々に減らされる過程では、窒化物半導体積層構造部２の積層界面に対する傾斜角度が積層方向下側（エッチング方向）に向けて連続的に小さくなる、メサ積層部８の下側端部１２が形成される。また、ＳｉＣｌ４の流量が最も少ない５ｓｃｃｍに保たれる過程では、傾斜角度が最も大きい中央傾斜部分２７（図１参照）を有する、メサ積層部８の中央部１０が形成される。
【００４４】
なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたメサ積層部８の壁面９を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、メサ積層部８の壁面９を均すことができるので、ダメージの少ない壁面９を得ることができる。壁面９のダメージを低減しておくことにより、領域１４の結晶状態を良好に保つことができ、また、壁面９とゲート絶縁膜１５との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４５】
次いで、窒化物半導体積層構造部２上に、ゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、たとえば、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ）法により形成される。ＥＣＲスパッタ法によるゲート絶縁膜１５の形成に際しては、まず、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図２Ｃに示すように、ｐ型ＧａＮ層４における壁面９付近の半導体表面部が変質してｐ型ＧａＮ層４とは異なる導電特性を有する、領域１４が形成される（第４層形成工程）。なお、図１および図２においては、ｐ型ＧａＮ層４における壁面９にのみ、領域１４が示されているが、実際にはｎ型ＧａＮ層３やｎ型ＧａＮ層５における壁面９にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層３やｎ型ＧａＮ層５における壁面９に変質領域が形成されても、デバイスとしての効果に変化がないので、図１および図２ではその記載を省略している。
【００４６】
その後は、窒化物半導体積層構造部２の表面全域を覆う絶縁膜（たとえば、ＳｉＯ２、ＳｉＮなど）が形成される。この絶縁膜が形成された後には、絶縁膜の不要部分（ゲート絶縁膜１５以外の部分）がエッチングで除去されることにより、図２Ｄに示すように、ゲート絶縁膜１５が形成される（ゲート絶縁膜形成工程）。
次に、公知のフォトリソグラフィ技術により、ゲート絶縁膜１５の上に、ドレイン電極７およびソース電極１３を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ドレイン電極７およびソース電極１３の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ドレイン電極７およびソース電極１３以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図２Ｅに示すように、ドレイントレンチ６の底面、すなわち、ｎ型ＧａＮ層３の上面３ａにドレイン電極７が接触形成されるとともに、ｎ型ＧａＮ層５の頂面５ａにソース電極１３が接触形成される（ドレイン電極形成工程、ソース電極形成工程）。ドレイン電極７およびソース電極１３が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ドレイン電極７とｎ型ＧａＮ層３との接触およびソース電極１３とｎ型ＧａＮ層５との接触が、オーミック接触となる。
【００４７】
その後は、ドレイン電極７およびソース電極１３の場合と同様の方法により、図２Ｅに示すように、ゲート絶縁膜１５を挟んで壁面９、ｎ型ＧａＮ層５の頂面５ａにおける壁面９の縁部およびｎ型ＧａＮ層３の上面３ａにおける壁面９の縁部に対向する、ゲート電極１６が形成される（ゲート電極形成工程）。こうして、図１に示す構造の電界効果トランジスタを得ることができる。
【００４８】
基板１上に形成された複数のメサ積層部８は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１６、ドレイン電極７およびソース電極１３は、それぞれ、図示しない位置で共通接続されている。ドレイン電極７は、隣接するメサ積層部８間で共有することができる。  
以上のように、この実施形態によれば、壁面９が傾斜角度の異なる複数の傾斜部分１７〜２７を含んでいるので、平面形状の中央傾斜部分２７の傾斜角度を、中央傾斜部分２７以外の部分（図１（ｂ）では傾斜部分１７〜２６）の傾斜角度と関係なく定めることができる。そのため、この実施形態のように、中央傾斜部分２７を、壁面９を構成する傾斜部分（図１（ｂ）では傾斜部分２１〜２７）の中で、その傾斜角度が最も大きく、結晶の対称性が高く非常に安定なノンポーラ面やセミポーラ面と定めることができる。それゆえ、領域１４とゲート絶縁膜１５との界面近傍における分極電荷の発生を抑制することができ、電界効果トランジスタのチャネル移動度を向上させることができる。その結果、良好なトランジスタ動作を行なうことができる。むろん、III族窒化物半導体によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００４９】
さらに、この実施形態では、壁面９における中央傾斜部分２７以外の傾斜部分（図１（ｂ）では傾斜部分１７〜２６）は、その傾斜角度が中央傾斜部分２７の傾斜角度よりも小さい。すなわち、中央傾斜部分２７以外の傾斜部分は、窒化物半導体積層構造部２の積層界面に対して、中央傾斜部分２７に比べて緩やかに傾斜している。そのため、それらの傾斜部分の傾斜角度（図１（ｂ）では傾斜角度Ａ〜Ｊ）を適切な角度に定めておけば、中央傾斜部分２７がノンポーラ面（傾斜角度９０度）である場合であっても、電界効果トランジスタの逆バイアス時に、上側端部１１および下側端部１２に対する電界集中を防止することができる。それゆえ、上側端部１１および下側端部１２におけるブレークダウンの発生を抑制することができる。
【００５０】
また、この実施形態では、ｐ型ＧａＮ層４における壁面９（中央傾斜部分２７）付近の半導体表面部に領域１４が形成されており、この領域１４には、ゲート絶縁膜１５を挟んでゲート電極１６が対向している。そのため、電界効果トランジスタの動作時において、反転層（チャネル）は、領域１４におけるゲート絶縁膜１５との界面近傍に形成される。さらに、この領域１４は、たとえば、ｐ−型半導体、ｎ型半導体、ｉ型半導体、ｎ型およびｐ型の不純物を含む半導体である。そのため、反転層（チャネル）の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層４のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げることができる。したがって、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００５１】
なお、図１（ｂ）では、中央傾斜部分２７は、単一平面として示されているが、ｐ型ＧａＮ層４の部分の傾斜角度が最大値となる構成であれば、たとえば、複数の平面を有する構成でもよいし、平面部分と曲面部分とを合わせ持つ構成でもよい。また、図１（ｂ）では、上側端部１１および下側端部１２の複数部分の一例として、それぞれ５つの部分（傾斜部分１７〜２１および傾斜部分２２〜２６）を示したが、これらの傾斜部分はさらに細分化することができる。
【００５２】
図３は、この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図３において、前述の図１に示された各部に対応する部分には同一の参照符号を付して示す。
この実施形態では、窒化物半導体積層構造部２は、ｎ型ＧａＮ層５からｎ型ＧａＮ層３が露出する深さまで積層界面を横切る方向にエッチングされている。これにより、窒化物半導体積層構造部２には、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する、ドレイントレンチ３８が形成されている。ｎ型ＧａＮ層３の途中に達するドレイントレンチ３８の底壁は、この実施形態では、ｎ型ＧａＮ層３の延長部で構成されている。このドレイントレンチ３８の底面、すなわち、窒化物半導体積層構造部２の積層界面に平行なｎ型ＧａＮ層３の上面３ａには、ドレイン電極７が接触して形成されている。ドレイン電極７は、ｎ型ＧａＮ層３に電気的に接続されることになる。  一方、窒化物半導体積層構造部２の幅方向中間付近には、ドレイントレンチ３８が形成されるにともない、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５からなる、断面略台形状（メサ形状）のメサ積層部３９が形成されている。
【００５３】
メサ積層部３９の側壁（ドレイントレンチ３８の側壁）は、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面５０を形成している。この壁面５０は、窒化物半導体積層構造部２の積層界面に平行なｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部５２と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部５３と、上側端部５２と下側端部５３との間に位置する中央部５１とを有している。上側端部５２、下側端部５３および中央部５１は、それぞれ、上側端部１１、下側端部１２および中央部１０と同様の構成で形成されている。したがって、壁面５０は、全体として、たとえば、図１（ｂ）に示す傾斜部分１７〜２７のような傾斜角度の異なる複数の傾斜部分を有している。壁面５０をこのような構成にすることにより、壁面５０に対するゲート絶縁膜１５の被膜性を向上させることができる。なお、この壁面５０は、窒化物半導体積層構造部２の積層界面に対して、たとえば、１５°〜９０°の範囲で傾斜した単一の平面で形成されていてもよい。
【００５４】
メサ積層部３９は、その幅方向中間付近において、ｎ型ＧａＮ層５からｎ型ＧａＮ層３が露出する深さまで積層界面を横切る方向にエッチングされている。これにより、メサ積層部３９の幅方向中間付近には、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する、断面略Ｖ字形のゲートトレンチ２９が形成されている。ゲートトレンチ２９は、ドレイントレンチ３８のストライプ方向に沿うストライプ状に形成されており、また、ｎ型ＧａＮ層５の表面からドレイントレンチ３８の底面までの深さより浅い深さで形成されている。
【００５５】
断面略Ｖ字形のゲートトレンチ２９の一方の側壁および他方の側壁は、互いに対向している。一方の側壁の下端と他方の側壁の下端とは、ゲートトレンチ２９の底壁（ｎ型ＧａＮ層３）において、ゲートトレンチ２９のストライプ方向に沿う稜線Ｂを成している。これらゲートトレンチ２９の側壁は、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面３０を形成している。この壁面３０は、窒化物半導体積層構造部２の積層界面に平行なｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部３２と、稜線Ｂ付近に位置する下側端部３３と、上側端部３２と下側端部３３との間に位置する中央部３１とを有している。上側端部３２、下側端部３３および中央部３１は、それぞれ、上側端部１１、下側端部１２および中央部１０と同様の構成で形成されている。したがって、壁面３０は、全体として、たとえば、図１（ｂ）に示す傾斜部分１７〜２７のような傾斜角度の異なる複数の傾斜部分を有している。さらに、これら傾斜部分は、中央部３１における傾斜部分の傾斜角度が最も大きくなるように形成されている。また、ｐ型ＧａＮ層４における壁面３０付近の半導体表面部には、領域１４が形成されている。
【００５６】
ゲートトレンチ２９の壁面３０を含む窒化物半導体積層構造部２の表面（ドレイン電極７およびソース電極１３が配置されている部分を除く）には、この表面に接するようにゲート絶縁膜１５が形成されている。このゲート絶縁膜１５の上には、ゲート絶縁膜１５を挟んで、壁面３０、ｎ型ＧａＮ層５の頂面５ａにおけるゲートトレンチ２９の縁部に対向するようにゲート電極１６が形成されている。
【００５７】
その他の構成は、前述の第１の実施形態の場合と同様である。また、この第２の実施形態に係る電界効果トランジスタによっても第１の実施形態に係る電界効果トランジスタと同様な動作が可能であり、第１の実施形態に係る電界効果トランジスタと同様な効果を得ることができる。  
図４Ａ〜図４Ｇは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【００５８】
この電界効果トランジスタの製造に際しては、まず、図４Ａに示すように、基板１の上に、たとえば、ＭＯＣＶＤ成長法によって、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が順に成長させられる（積層工程）。こうして、基板１上に、窒化物半導体積層構造部２が形成される。
窒化物半導体積層構造部２が形成された後には、図４Ｂに示すように、窒化物半導体積層構造部２がストライプ状にエッチングされる。これにより、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面５０を有するドレイントレンチ３８が形成される。ドレイントレンチ３８が形成されることにより、基板１上には、ストライプ状のメサ積層部３９が複数本（図４Ｂでは２本のみ示す）形成される。ドレイントレンチ３８の形成は、第１の実施形態で示したドレイントレンチ６と同様に、Ｃｌ２／ＳｉＣｌ４混合ガスをエッチングガスとして用いたドライエッチングにより行なうことができる。すなわち、このドレイントレンチ３８の形成において、Ｃｌ２／ＳｉＣｌ４混合ガスは、たとえば、Ｃｌ２が所定の固定流量で供給され、また、ＳｉＣｌ４が連続的に変化する変動流量で供給される。Ｃｌ２／ＳｉＣｌ４混合ガスの流量をこのように制御することにより、上側端部５２、中央部５１および下側端部５３を有するドレイントレンチ３８が形成される。
【００５９】
次に、公知のフォトリソグラフィ技術により、ドレイン電極７およびソース電極１３を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ドレイン電極７およびソース電極１３の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ドレイン電極７およびソース電極１３以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図４Ｃに示すように、ドレイントレンチ３８の底面、すなわち、ｎ型ＧａＮ層３の上面３ａにドレイン電極７が接触形成されるとともに、ｎ型ＧａＮ層５の頂面５ａにソース電極１３が接触形成される（ドレイン電極形成工程、ソース電極形成工程）。ドレイン電極７およびソース電極１３が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ドレイン電極７とｎ型ＧａＮ層３との接触およびソース電極１３とｎ型ＧａＮ層５との接触が、オーミック接触となる。
【００６０】
次に、図４Ｄに示すように、各メサ積層部３９が、幅方向中間部付近において、ドレイントレンチ３８のストライプ方向に沿うストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層５から、ｐ型ＧａＮ層４を貫通して、ｎ型ＧａＮ層３の途中に至る断面Ｖ字形のゲートトレンチ２９が形成される。ゲートトレンチ２９の形成は、第１の実施形態で示したドレイントレンチ６と同様に、Ｃｌ２／ＳｉＣｌ４混合ガスをエッチングガスとして用いたドライエッチングにより行なうことができる。すなわち、このゲートトレンチ２９の形成において、Ｃｌ２／ＳｉＣｌ４混合ガスは、たとえば、Ｃｌ２が所定の固定流量で供給され、また、ＳｉＣｌ４が連続的に変化する変動流量で供給される。Ｃｌ２／ＳｉＣｌ４混合ガスの流量をこのように制御することにより、上側端部３２、中央部３１および下側端部３３を有するゲートトレンチ２９が形成される。
【００６１】
次いで、窒化物半導体積層構造部２上に、ゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、たとえば、ＥＣＲスパッタ法により形成される。ＥＣＲスパッタ法によるゲート絶縁膜１５の形成に際しては、まず、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図４Ｅに示すように、ｐ型ＧａＮ層４における壁面９付近の半導体表面部が変質してｐ型ＧａＮ層４とは異なる導電特性を有する、領域１４が形成される（第４層形成工程）。
【００６２】
その後は、窒化物半導体積層構造部２の表面全域を覆う絶縁膜（たとえば、ＳｉＯ２、ＳｉＮなど）が形成される。そして、この絶縁膜の不要部分（ゲート絶縁膜１５以外の部分）がエッチングにより除去されて、図４Ｆに示すように、ゲート絶縁膜１５が形成される（ゲート絶縁膜形成工程）。
そして、図４Ｇに示すように、ドレイン電極７およびソース電極１３の場合と同様の方法により、ゲート絶縁膜１５を挟んで壁面３０、ｎ型ＧａＮ層５の頂面５ａにおける壁面３０の縁部に対向する、ゲート電極１６が形成される（ゲート電極形成工程）
こうして、図３に示す構造の電界効果トランジスタを得ることができる。基板１上に形成された複数のメサ積層部３９は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１６、ドレイン電極７およびソース電極１３は、それぞれ、図示しない位置で共通接続されている。ドレイン電極７は、隣接するメサ積層部３９間で共有することができる。
【００６３】
以上、この発明の複数の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、前述の実施形態では、ゲート電極１６に対向する壁面９および壁面３０は、曲面形状の上側端部１１および上側端部３２、ならびに曲面形状の下側端部１２および下側端部３３を有するとしたが、壁面９および壁面３０は、中央部１０および中央部３１における部分の傾斜角度が最も大きくなるように形成されていれば、他の形状で構成されてもよい。たとえば、傾斜角度の異なる複数の平面形状の傾斜面を備える上側端部および下側端部を有する構成でもよい。ただし、この発明の電界効果トランジスタにおいては、壁面９および壁面３０は、曲面形状の上側端部および下側端部を有する構成の方が好ましい。曲面形状の上側端部および下側端部の形成に際しては、Ｃｌ２／ＳｉＣｌ４混合ガスのＳｉＣｌ４流量を適宜制御するだけでよいので、複数の平面形状の傾斜面を備える上側端部および下側端部を形成する場合より、壁面９および壁面３０を容易に形成することができるためである。
【００６４】
また、前述の実施形態では、ｐ型ＧａＮ層４における壁面９および壁面３０付近の半導体表面部に、領域１４が形成されているとしたが、この領域１４は、形成されていなくてもよい。
また、前述の実施形態では、ゲート絶縁膜１５は、ＥＣＲスパッタ法により形成されたが、ＥＣＲスパッタ法に限らず、たとえば、マグネトロンスパッタ法により形成されてもよい。マグネトロンスパッタ法によっても、ゲート絶縁膜１５の形成に際して、領域１４を形成することができる。また、領域１４は、ゲート絶縁膜１５を形成する工程とは別に、ｐ型ＧａＮ層４における壁面９および壁面３０の領域にプラズマや電子線を照射する工程や、ｐ型ＧａＮ層４における壁面９および壁面３０の領域にイオンインプランテーションする工程をさらに設け、これらの工程により形成されてもよい。
【００６５】
また、前述の実施形態では、窒化物半導体積層構造部２は、少なくともｎ型のIII族窒化物半導体層、ｐ型不純物を含む伝導特性のIII族窒化物半導体層および、ｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に加え、基板１とｎ型ＧａＮ層３との間にｎ型ＡｌＧａＮ層などが接触して形成される構成であってもよい。
【００６６】
また、前述の実施形態では、ドレイントレンチ６およびドレイントレンチ３８は、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する深さで形成されたが、ドレイン電極７とｎ型ＧａＮ層３とを電気的に接続させることができれば、その深さは特に制限されない。たとえば、基板１とｎ型ＧａＮ層３との間にｎ型ＡｌＧａＮ層がさらに形成される構成においては、ｎ型ＧａＮ層３を貫通してｎ型ＡｌＧａＮ層の途中に達する深さで形成されてもよい。また、ソース電極１３についても、ｎ型ＧａＮ層５とソース電極１３とを電気的に接続させることができれば、ソース電極１３がｎ型ＧａＮ層５に接触していなくてもよく、たとえば、ソース電極１３とｎ型ＧａＮ層５との間にさらにＧａＮ層が介在されてもよい。
【００６７】
また、前述の実施形態では、窒化物半導体積層構造部２を成長させる方法として、ＭＯＣＶＤ成長が適用されたが、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５を成長させることができれば特に限定されず、たとえば、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）などの成長方法が適用されてもよい。
【００６８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６９】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図であって、図１（ａ）は、電界効果トランジスタの全体図である。また、図１（ｂ）は、図１（ａ）に示す破線楕円２８で囲まれる部分の拡大図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図３】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図４Ａ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す図解的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す図解的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す図解的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す図解的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す図解的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す図解的な断面図である。
【図５】従来の電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００７０】
１    基板
２    窒化物半導体積層構造部
３    ｎ型ＧａＮ層
３ａ  頂面
４    ｐ型ＧａＮ層
５    ｎ型ＧａＮ層
５ａ  頂面
６    ドレイントレンチ
７    ドレイン電極
８    メサ積層部
９    壁面
１０  中央部
１１  上側端部
１２  下側端部
１３  ソース電極
１４  領域
１５  ゲート絶縁膜
１６  ゲート電極
２９  ゲートトレンチ
３０  壁面
３１  中央部
３２  上側端部
３３  下側端部
３９  メサ積層部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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