(57)【要約】【課題】多層レジストを用いたエッチングにおいて、被エッチング膜に所望のパターンを形成する。【解決手段】半導体装置の製造方法は、絶縁膜に形成する配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチが所定値以下か否かを判断する工程（Ｓ１００）と、配線ピッチが所定値以下か否かを判断する工程において、配線ピッチが所定値以下であると判断された場合、当該配線ピッチに応じて下層レジスト膜の膜厚を決定する工程（Ｓ１０４）と、絶縁膜上に、ステップＳ１０４で決定された膜厚の下層レジスト膜を形成する工程（Ｓ１０６）とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜に、少なくとも下層レジスト膜およびシリコン含有膜を含む多層レジスト膜を用いて所定形状の配線パターンを形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜に形成する前記配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチが所定値以下か否かを判断する工程と、
前記配線ピッチが所定値以下か否かを判断する工程において、前記配線ピッチが前記所定値以下であると判断された場合、当該配線ピッチに応じて前記下層レジスト膜の膜厚を決定する工程と、
前記絶縁膜上に、前記膜厚の前記下層レジスト膜を形成する工程と、
前記下層レジスト膜上に前記シリコン含有膜を形成する工程と、
前記シリコン含有膜を前記所定形状にパターニングする工程と、
前記シリコン含有膜をマスクとして前記下層レジスト膜をパターニングする工程と、
前記下層レジスト膜をマスクとして前記絶縁膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記配線ピッチが所定値以下か否かを判断する工程において、前記所定値が１４０ｎｍである半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記下層レジスト膜の膜厚を決定する工程において、前記配線ピッチが最も小さい配線パターンのアスペクト比が２．５以下となるように、前記下層レジスト膜の膜厚を決定する半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記下層レジスト膜上にシリコン含有膜を形成する工程と、前記シリコン含有膜を前記所定形状にパターニングする工程との間に、前記シリコン含有膜上に上層レジスト膜を形成する工程と、前記上層レジスト膜を前記所定形状にパターニングする工程と、をさらに含み、
前記シリコン含有膜を前記所定形状にパターニングする工程において、前記上層レジスト膜のパターニングを前記シリコン含有膜に転写する半導体装置の製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記下層レジスト膜をパターニングする工程と、前記絶縁膜をパターニングする工程との間に、前記半導体基板と前記下層レジスト膜とが電気的に接続された状態で、前記半導体基板を接地する工程をさらに含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程の前に、前記半導体基板の周辺部を露出させた状態で前記絶縁膜を形成する工程と、
前記下層レジスト膜を形成する工程において、当該下層レジスト膜を、導電性の材料により形成するとともに、当該下層レジスト膜が前記半導体基板の前記周辺部と接するように前記半導体基板上の全面に形成する半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程の前に、前記半導体基板の周辺部を露出させた状態で前記絶縁膜を形成する工程と、
導電性の材料により構成された導電性膜を、当該導電性膜が前記半導体基板の周辺部と接するように前記半導体基板上の全面に形成する工程と、
をさらに含み、
前記下層レジスト膜が前記導電性膜と接するように形成される半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
前記下層レジスト膜を形成する工程の前に、前記半導体基板の周辺部を露出させた状態で前記絶縁膜を形成する工程と、
導電性の材料により構成された導電性膜を、当該導電性膜が前記半導体基板の周辺部と接するように前記半導体基板上の全面に形成する工程と、
をさらに含み、
前記多層レジスト膜が前記導電性膜と接するように形成される半導体装置の製造方法。
【請求項９】
請求項１から８いずれかに記載の半導体装置の製造方法において、
前記下層レジスト膜をパターニングする工程と、前記絶縁膜をパターニングする工程との間で、圧力差が１００ｍＴｏｒｒ以下となるように制御する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴い配線ピッチが狭くなってきている。このような微細な半導体素子を形成するために、複数のレジスト膜を積層した多層レジスト膜が用いられるようになっている。多層レジスト膜では、まず、上層レジスト膜を露光してパターニングして、そのパターンを下層のレジスト膜に転写していく。
【０００３】
従来、多層レジスト膜の上層レジスト膜において、露光後の現像液やリンス液の影響により、パターン倒れが生じるという問題があった。特許文献１（特開２００５−２０３５６３号公報）には、塗布型絶縁膜の表面を洗浄した後、感光性膜を形成し、エネルギー線照射／現像を行って感光性パターン形成することによって、感光性膜パターンの倒れ／剥がれを抑制する技術が記載されている。
【０００４】
また、被エッチング膜と下層膜との間で剥離が生じるという問題もあった。特許文献２（特開２００２−０９３７７８号公報）には、有機膜上に、ＳＯＧなどの酸化膜のマスクパターンを形成し、パターニングしたＳＯＧ膜をマスクとして用い、ＳＯＧ膜の下層に位置する有機膜を、アンモニアガス等と酸素ガスとの混合ガスガスプラズマによりエッチングする技術が記載されている。これにより、酸化膜と有機膜との界面での剥離を防止し、精度よくエッチング形状を達成することができるとされている。
【０００５】
特許文献３（特開２００６−５３５４３号公報）には、２層または３層レジストプロセス用下層膜が、インデン類と、ヒドロキシル基またはエポキシ基を有するとともに重合性２重結合を有する化合物とを共重合してなる高分子化合物を含有する構成が記載されている。これにより、エッチング耐性が優れるとされている。
【０００６】
特許文献４（特開２００２−２７０５８４号公報）には、多層レジスト法において、中間層のパターンをマスクにして、下層のレジスト膜をエッチング加工するときに、エッチングガスにフッ素成分を添加する技術が記載されている。ここでは、多層膜の下層膜の膜厚が２５０ｎｍ程度にまで薄くできたことが記載されている。
【０００７】
特許文献５（特開２００４−４７５１１号公報）には、不活性ガスのプラズマを用いて、静電チャックに吸着されたウェハの残留電荷を除去する際に、チャック電極に、プラズマ印加時のウェハのセルフバイアス電位に相当する除電電圧を印加する技術が記載されている。これにより、静電チャックに吸着された被吸着物を速やかかつ安定に離脱可能とすることができる。
【０００８】
特許文献６（特開２００４−２８１８３２号公報）には、半導体製造装置内で、半導体基板をチャンバー間で搬出入させるに際し、共通搬送チャンバーの圧力よりも処理チャンバーの圧力の方が低くなったとき、その処理チャンバーと共通チャンバーとの間で半導体基板の搬出入を行う技術が記載されている。
【特許文献１】特開２００５−２０３５６３号公報
【特許文献２】特開２００２−０９３７７８号公報
【特許文献３】特開２００６−５３５４３号公報
【特許文献４】特開２００２−２７０５８４号公報
【特許文献５】特開２００４−４７５１１号公報
【特許文献６】特開２００４−２８１８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、本発明者は、多層レジストの下層膜についても、条件によってパターン倒れが生じることを見出した。下層レジスト膜は、上層レジスト膜と異なり、ドライエッチングによりパターニングされる。上層レジスト膜のように現像液の影響を受けることはなく、従来、下層レジスト膜のパターン倒れは問題とされていなかった。そのため、下層レジスト膜のパターン倒れを抑制するための技術が開発されていなかった。
【課題を解決するための手段】
【００１０】
本発明によれば、
半導体基板上に形成された絶縁膜に、少なくとも下層レジスト膜およびシリコン含有膜を含む多層レジスト膜を用いて所定形状の配線パターンを形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜に形成する前記配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチが所定値以下か否かを判断する工程と、
前記配線ピッチが所定値以下か否かを判断する工程において、前記配線ピッチが前記所定値以下であると判断された場合、当該配線ピッチに応じて前記下層レジスト膜の膜厚を決定する工程と、
前記絶縁膜上に、前記膜厚の前記下層レジスト膜を形成する工程と、
前記下層レジスト膜上に前記シリコン含有膜を形成する工程と、
前記シリコン含有膜を前記所定形状にパターニングする工程と、
前記シリコン含有膜をマスクとして前記下層レジスト膜をパターニングする工程と、
前記下層レジスト膜をマスクとして前記絶縁膜をパターニングする工程と、
を含む半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法により、微細な配線ピッチのパターンが含まれる場合に、下層レジスト膜のアスペクト比が所定値以下となるように下層レジスト膜の膜厚が制御されるので、下層レジスト膜のパターン倒れを抑制することができる。そのため、被エッチング膜である絶縁膜に所望のパターンを形成することができる。これにより、半導体装置の信頼性を向上させることができ、半導体装置の良品率を増大し、歩留まりを向上させることができる。
図９は、太幅配線エリアと細幅配線エリアとが形成された層を含む半導体装置の構成を示す断面図である。太幅配線エリアにおいて、配線ピッチは、通常μｍ単位以上に設定される。一方、半導体装置の微細化に伴い、細幅配線エリアにおいて、配線ピッチは、８０ｎｍ、１００ｎｍ、１２０ｎｍ、１４０ｎｍ、１６０ｎｍ等に設定される。このような細幅配線エリアで下層レジスト膜のパターン倒れが生じる可能性があるが、本発明によれば、細幅配線エリアにおける配線ピッチに応じて下層レジスト膜の膜厚が設定されるので、パターン倒れを防ぐことができる。配線ピッチの所定値は、用いる下層レジスト膜の材料や各層の配線パターンに応じて、適宜設定することができる。
【００１２】
一例として、本発明の半導体装置の製造方法は、半導体基板上に被エッチング膜、下層レジスト膜、シリコン含有中間膜、上層レジスト膜を形成する工程と、前記上層レジスト膜を所定の形状にパターニングする工程と、パターニングされた前記上層レジストをマスクとして、シリコン含有中間膜をエッチングする工程と、前記上層レジストとシリコン含有中間膜をマスクとして、下層レジスト膜をエッチングする工程と、前記シリコン含有中間膜と下層レジスト膜をマスクとして、前記被エッチング膜をエッチングする工程と、を含むことができる。
【００１３】
他の例として、本発明の半導体装置の製造方法は、半導体基板上に被エッチング膜、下層レジスト膜、シリコン含有上層レジスト膜（中間膜）を形成する工程と、前記シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、パターニングされた前記シリコン含有上層レジストをマスクとして、下層レジスト膜をエッチングする工程と、前記シリコン含有上層レジストと下層レジスト膜をマスクとして、前記被エッチング膜をエッチングする工程と、を含むことができる。
【００１４】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、多層レジストを用いたエッチングにおいて、被エッチング膜に所望のパターンを形成することができる。これにより、半導体装置の信頼性が向上し、半導体装置の歩留まりが向上する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
本発明者は、下層レジスト膜が倒れる原因の一つに、下層レジスト膜表面に残るチャージによる影響があることを見出した。下層レジスト膜のエッチング中、半導体ウェハは、静電チャック（ＥＳＣ：Electrostatic Chuck）により、吸着固定される。また、エッチング中、レジスト表面は、プラズマのセルフバイアス電位（Ｖｄｃ）によって負に帯電する。そのため、下層レジスト膜が密パターンに形成されると、隣接するレジスト間がチャージにより引っ張られ、または反発して倒れる。本発明者は、下層レジスト膜の倒れを抑制する手法として、以下の手法を考え出した。
（１）下層レジスト膜の配線幅に対するアスペクト比を所定値以下に設定する。
（２）下層レジスト膜エッチング後、ウェハ表面のチャージ除去を行う。
（３）下層レジスト膜エッチング後、被エッチング膜のエッチングまでの間の圧力変動を小さくする。
【００１８】
（第１の実施の形態）
本実施の形態においては、上記（１）の手法を用いて下層レジスト膜の倒れを防止する技術を説明する。図１は、本実施の形態において、被エッチング膜である絶縁膜にエッチングにより所定形状の配線パターンを形成する手順を示すフローチャートである。また、図２は、下層レジスト膜１０２の構成を示す図である。以下、図１および図２を参照して説明する。
【００１９】
本実施の形態の多層レジスト膜を用いたエッチングは、以下の工程を含む。
被エッチング膜に形成する配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチＷ１が所定値Ｎ以下か否かを判断する工程（Ｓ１００）と、
配線ピッチＷ１が所定値Ｎ以下か否かを判断する工程において、配線ピッチＷ１が所定値Ｎ以下であると判断された場合（Ｓ１００のＹＥＳ）、当該配線ピッチＷ１に応じて下層レジスト膜１０２の膜厚Ｄを決定する工程（Ｓ１０４）と、
被エッチング膜上に、膜厚Ｄの下層レジスト膜１０２を形成する工程（Ｓ１０６）と、
下層レジスト膜１０２上に中間膜（シリコン含有膜）および上層レジスト膜を形成する工程（Ｓ１０８）と、
上層レジスト膜および中間膜を所定形状にパターニングする工程（Ｓ１１０）と、
上層レジスト膜のパターニングを下層レジスト膜１０２に転写する工程（Ｓ１１２）と、
下層レジスト膜１０２をマスクとして被エッチング膜をパターニングする工程（Ｓ１１４）と、
を含む。
【００２０】
本実施の形態において、所定値Ｎは、１４０ｎｍとすることができる。すなわち、本実施の形態において、配線ピッチＷ１が１４０ｎｍ以下の微細パターンが含まれる場合に、下層レジスト膜１０２の膜厚Ｄを制御する処理を行う。また、ステップＳ１０４において、配線ピッチが最も小さい配線パターンのアスペクト比（Ｄ／Ｗ２：Ｗ２は配線幅）が２．５以下となるように、下層レジスト膜１０２の膜厚を決定することができる。ここで、配線幅Ｗ２＝１／２Ｗ１とすることができ、配線ピッチの配線幅Ｗ２：スペース（Ｗ１−Ｗ２）を１：１とすることができるる。
【００２１】
ステップＳ１００において、配線ピッチＷ１が所定値Ｎより大きい場合（Ｓ１００のＮＯ）、予め設定された所定の膜厚で下層レジスト膜１０２を形成する（Ｓ１１６）。なお、ここでは配線ピッチの配線幅Ｗ２：スペース（Ｗ１−Ｗ２）が１：１の場合を例として示したが、配線幅Ｗ２：スペース（Ｗ１−Ｗ２）が１：２または１：３等他の比率の場合にも適用することができる。
【００２２】
本実施の形態において、多層レジスト膜が３層レジスト膜である場合を例として説明する。図３は、３層レジスト膜を用いたパターンの形成手順を示す工程断面図である。
まず、半導体基板（不図示）上に、被エッチング膜１０１、下層レジスト膜１０２、中間膜１０４、および上層レジスト膜１０７をこの順で成膜する。
【００２３】
被エッチング膜１０１は、たとえば、ポーラスＳｉＯＣ等の低誘電率膜とすることができる。また、被エッチング膜１０１の膜厚は、たとえば５０ｎｍ以上１２０ｎｍ以下とすることができる。被エッチング膜１０１は、たとえばＣＶＤ法により形成することができる。
【００２４】
下層レジスト膜１０２は、炭素濃度が高いカーボンリッチ膜により構成することができる。カーボンリッチ膜を用いることにより、エッチング後のＬＥＲ（Line Edge Roughness）の低減や、サイドエッチを抑制することができる。
【００２５】
また、好ましくは、下層レジスト膜１０２は、芳香環を含む構成とすることができる。たとえば、下層レジスト膜１０２は、ノボラック樹脂、アクリル樹脂、ノボラック樹脂とアクリル樹脂の共重合、ヒドロキシスチレン系樹脂等により構成することができる。下層レジスト膜１０２は、スピンコート法により形成することができる。本実施の形態において、下層レジスト膜１０２をスピンコート法で形成する際、材料を希釈したり、材料滴下時の半導体基板の回転数を通常よりも速くすることができる。たとえば、材料を２倍に希釈して、材料滴下時の半導体基板の回転数を標準時の１５００ｒｐｍとして下層レジスト膜１０２をスピンコート法により形成することができる。また、たとえば、材料を希釈することなく、材料滴下時の半導体基板の回転数を２５００ｒｐｍとして下層レジスト膜１０２をスピンコート法により形成することができる。これにより、下層レジスト膜１０２の膜厚を、通常よりも１００ｎｍ程度薄く形成することができる。
【００２６】
さらに、他の例として、下層レジスト膜１０２は、たとえばＣＶＤ法により形成することができる。これにより、下層レジスト膜１０２を所望の膜厚に制御することができる。
【００２７】
下層レジスト膜１０２の膜厚は、図１のステップＳ１００およびステップＳ１０４の処理に従い決定される。通常、下層レジスト膜１０２の膜厚は、たとえば、７０ｎｍ以上４００ｎｍ以下程度とすることができる。本実施の形態において、被エッチング膜１０１に形成する配線パターンの中で配線ピッチが最も小さい配線パターンの配線ピッチＷ１が１４０ｎｍ以下であれば、配線ピッチが最も小さい配線パターンのアスペクト比（Ｄ／Ｗ２）が２．５以下となるように、下層レジスト膜１０２の膜厚が決定される。
【００２８】
下層レジスト膜１０２の膜厚の下限は、被エッチング膜１０１の膜厚および下層レジスト膜１０２と被エッチング膜１０１とのエッチング選択比に応じて決定することができる。下層レジスト膜１０２の膜厚は、下層レジスト膜１０２のアスペクト比が０．８以上となるように設定することができる。これにより、被エッチング膜１０１と下層レジスト膜１０２とのエッチング選択比が低い場合（たとえば２．１）でも、下層レジスト膜１０２がエッチングされてしまうことなく、マスクとして機能させることができる。
【００２９】
中間膜１０４は、シリコン含有膜とすることができる。中間膜１０４としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＯＣ膜、ＳｉＯＣＨ膜等を挙げることができる。本実施の形態において、中間膜１０４は、ＳｉＯ２膜とすることができる。ＳｉＯ２膜は、スピンオングラス塗布法や、ＣＶＤ法により形成することができる。中間膜１０４の膜厚は、たとえば、２０ｎｍ以上１００ｎｍ以下程度とすることができる。
【００３０】
上層レジスト膜１０７は、通常の多層レジスト膜１０８の上層レジスト膜１０７として用いるものとすることができる。上層レジスト膜１０７は、たとえば塗布法により形成することができる。上層レジスト膜１０７の膜厚は、たとえば、５０ｎｍ以上３００ｎｍ以下程度とすることができる。
【００３１】
つづいて、通常の方法に従って上層レジスト膜１０７に露光を行い、上層レジスト膜１０７をパターニングする（図３（ａ））。露光は、Ｆ２リソグラフィー、または電子ビーム投影露光（EPL:Electron Projection Lithography）を用いて行うことができる。本実施の形態において、配線パターンは、ｈｐ４５ｎｍノードの１４０ｎｍピッチから、ｈｐ３２ｎｍノードの９０ｎｍピッチを目的とすることができる。露光装置は、Ｉ線、ＫｒＦ、ＡｒＦ、ＡｒＦ液浸、ＥＵＶ等のいずれを用いた装置であってもよい。
【００３２】
次いで、パターニングされた上層レジスト膜１０７をマスクとして、中間膜１０４をエッチングして中間膜１０４をパターニングする（図３（ｂ））。中間膜１０４は、たとえばフルオロカーボン系のガスを用いたドライエッチングによりパターニングすることができる。このとき、上層レジスト膜１０７もエッチングされて、上層レジスト膜１０７の膜厚も薄くなる。
【００３３】
その後、上層レジスト膜１０７および中間膜１０４の積層膜をマスクとして、下層レジスト膜１０２を反応性イオンエッチング（ＲＩＥ）によりパターニングする（図３（ｃ））。これにより、下層レジスト膜１０２にパターンが転写される。反応性イオンエッチングのガスとしては、中間膜１０４と下層レジスト膜１０２との選択比がとれるように、Ｏ２ガスをベースとした混合ガスを用いることができる。反応性イオンエッチングのガスは、少なくともＯ２を含み、Ｎ２、ＣＯ、Ｈｅ、またはＡｒ等を添加することができる。なお、この工程で、上層レジスト膜１０７も除去される。
【００３４】
その後、中間膜１０４および下層レジスト膜１０２の積層膜をマスクとして、被エッチング膜１０１をドライエッチングによりパターニングする。
【００３５】
（実施例）
上層レジスト膜１０７の膜厚を９０ｎｍ、中間膜１０４の膜厚を３５ｎｍとした。上層レジスト膜１０７としては、EP-038（東京応化工業株式会社製）を用い、中間膜１０４としてはSHB-A629（信越化学工業株式会社製）を用いた。下層レジスト膜１０２としてはB200（ＪＳＲ株式会社製）を用いた。下層レジスト膜１０２の膜厚を１５０ｎｍ、１８０ｎｍ、２００ｎｍ、２５０ｎｍ、３００ｎｍとした。また、配線パターンは、９０ｎｍ〜１４０ｎｍピッチの密パターンを含む構成とした。このような半導体装置の密パターン部分を走査型電子顕微鏡（ＳＥＭ）にて観察し、下層レジスト膜１０２倒れの有無を評価した。ここで、配線長の長いパターン程、倒れが顕著であるため、配線長１ｍｍのパターンで評価した。
【００３６】
その結果、１４０ｎｍピッチで、下層レジスト膜１０２の膜厚が１５０ｎｍ、１８０ｎｍでは倒れが見られなかった。一方、１４０ｎｍピッチで、下層レジスト膜１０２の膜厚が２００ｎｍ、３００ｎｍでは倒れが見られた。すなわち、下層レジスト膜１０２のアスペクト比２．５７（１８０ｎｍ／７０ｎｍ＝２．５７）以下であれば倒れないことが分かる。
【００３７】
また、９０ｎｍピッチから１２０ｎｍピッチの混在部分では、下層レジスト膜１０２の膜厚が１５０ｎｍでは倒れが見られず、１８０ｎｍ以上では倒れが見られた。ここで、１２０ｎｍピッチを基準とすると、下層レジスト膜１０２の膜厚が１５０ｎｍの場合、下層レジスト膜１０２のアスペクト比２．５（１５０ｎｍ／６０＝２．５）以下であれば倒れないことが分かる。
【００３８】
以上のように、本実施の形態において、ｈｐ（ハーフピッチ）４５ｎｍノードからｈｐ３２ｎｍノードに対応した、１４０ｎｍピッチから９０ｎｍピッチの配線を形成するための多層レジスト膜１０８の下層レジスト膜１０２に対し、アスペクト比が所定値（ここでは２．５）以下となるように下層レジスト膜１０２の膜厚を制御することにより、下層レジスト膜１０２の倒れを抑制することができる。そのため、被エッチング膜１０１に所望のパターンを形成することができる。これにより、半導体装置の信頼性を向上させることができ、半導体装置の良品率を増大し、歩留まりを向上させることができる。
【００３９】
（第２の実施の形態）
本実施の形態においては、上記（１）および（２）の手法を組み合わせて用いる点で、第１の実施の形態と異なる。本実施の形態において、図１のステップＳ１１２とステップＳ１１４との間に、ウェハ表面のチャージ除去（除電）を行う。
【００４０】
図４は、本実施の形態における半導体装置１００の構成を示す断面図である。
一例として、本実施の形態において、被エッチング膜１０１の上に下層レジスト膜１０２を直接形成するのではなく、導電性膜１１０を形成することができる。導電性膜１１０の膜厚は、たとえば１０ｎｍとすることができる。
【００４１】
また、他の例として、本実施の形態において、下層レジスト膜１０２として、導電性の材料を用いることができる。
【００４２】
図５は、本実施の形態におけるエッチング処理装置の構成を示す模式図である。
エッチング処理装置２００は、チャンバー２０１と、静電チャック２０３と、アース線２０４と、スイッチ２０５とを含む。半導体装置１００は、静電チャック２０３上に載置される。また、アース線２０４は、静電チャック２０３上に載置された半導体装置１００の半導体基板の裏面に接触するように構成される。アース線２０４は、チャンバー２０１外でスイッチ２０５を介して接地点２０６に接続される。本実施の形態において、エッチング処理装置２００において、図１のステップＳ１１２の下層レジスト膜のエッチング時には、スイッチ２０５をオフとする。ステップＳ１１２が終了した後、スイッチ２０５をオンとして、半導体装置１００の半導体基板を接地する。他の例において、このようなスイッチを設ける構成ではなく、接地点２０６を可動として、図１のステップＳ１１２の後に、半導体装置１００の半導体基板を接地するようにしてもよい。
【００４３】
図６から図８は、図５に示したようなエッチング処理装置２００を用いて、除電処理を行うための半導体装置１００の構成を模式的に示す断面図である。
図６は、被エッチング膜１０１と多層レジスト膜１０８との間に導電性膜１１０を設けた例を示す。導電性膜１１０は、半導体基板２０２の周辺部において、半導体基板２０２と接して設けられる。すなわち、導電性膜１１０は、その下層に形成された被エッチング膜１０１等の膜よりも直径が広く形成され、端部において半導体基板２０２と接して設けられる。これにより、半導体基板２０２が接地されると、導電性膜１１０も接地される。これにより、導電性膜１１０を介して多層レジスト膜１０８の下層レジスト膜１０２（図６では不図示）に帯電したチャージが除去される。ここで、半導体基板２０２の電位がゼロとなるまで、半導体基板２０２を接地することができる。半導体基板２０２を接地する時間は、たとえば半導体基板２０２の電位を測定する装置を用いて、半導体基板２０２の電位がゼロになるまで行うことができる。また、予め半導体基板２０２がゼロになる時間を求めておき、その時間だけ行うこともできる。
【００４４】
このように、下層レジスト膜１０２と被エッチング膜１０１との間に導電性膜１１０が設けられる場合、下層レジスト膜１０２の膜厚は、導電性膜１１０の膜厚も含めて決定される。
【００４５】
図７は、多層レジスト膜１０８の上に導電性膜１１０が形成された例を示す。本例においても、導電性膜１１０は、半導体基板２０２の周辺部において、半導体基板２０２と接して設けられる。なお、図では、多層レジスト膜１０８も半導体基板２０２の周辺部において半導体基板２０２と接した構成を示しているが、多層レジスト膜１０８は、被エッチング膜１０１と同サイズに形成されてよく、半導体基板２０２と接していなくてもよい。また、たとえば多層レジスト膜１０８のうち、下層レジスト膜１０２（図７では不図示）のみがその下層に形成された被エッチング膜１０１等の膜よりも直径が広く形成され、その上に形成される導電性膜１１０と接するようにすることもできる。図７に示した構成においても、導電性膜１１０を介して多層レジスト膜１０８に帯電したチャージが除去される。
【００４６】
図８は、下層レジスト膜１０２（図８では不図示）として、導電性の材料を用いた例を示す図である。この場合、下層レジスト膜１０２は、半導体基板２０２の周辺部において、半導体基板２０２と接して設けられる。
【００４７】
下層レジスト膜１０２を導電性の材料を用いて構成する場合、たとえば以下のものを用いることができる。下層レジスト膜１０２は、たとえば、共役型の二重結合を基本骨格とするポリマーにより構成することができ、電子供与性または授容性をもつ微量の化学物質（ドーパント）を添加した構成とすることができる。これにより、下層レジスト膜１０２が負の電荷を帯び、導電率を飛躍的に高めることができる。具体的には、下層レジスト膜１０２は、ポリアセチレン、ポリパラフェニレン、ポリフェニレンビニレン、ポリピロール、ポリチオフェン、ポリアニリン等により構成することができる。このような材料を用いることにより、被エッチング膜１０１エッチング時の反応性が低くなり、被エッチング膜１０１との選択比が増大する。これにより、下層レジスト膜１０２の膜厚が薄い場合でも、エッチング耐性の向上が期待できる。なお、導電性膜１１０も、同様の材料により構成することができる。
【００４８】
図６〜図８に示した構成の半導体装置１００において、たとえば、被エッチング膜１０１等が半導体基板２０２の周辺部に形成されないようにして、被エッチング膜１０１等を成膜することができる。また、被エッチング膜１０１を半導体基板２０２上全面に成膜した後、ベベルエッチを行い、半導体基板２０２の周辺部の半導体基板２０２を露出させることができる。この後、半導体基板２０２上全面に導電性膜１１０や下層レジスト膜１０２を形成することにより、図６〜図８に示した構成の半導体装置１００を得ることができる。
【００４９】
本実施の形態において、第１の実施の形態と同様に、多層レジスト膜１０８の下層レジスト膜１０２に対し、アスペクト比が所定値以下となるように下層レジスト膜１０２の膜厚を制御することにより、下層レジスト膜１０２の倒れを抑制することができる。また、本実施の形態における半導体装置１００の製造方法によれば、下層レジスト膜１０２エッチング後に、下層レジスト膜１０２に残留するチャージを除去することで、レジストパターン間の静電力を無くし、レジスト倒れを効果的に抑制することができる。そのため、被エッチング膜１０１に所望のパターンを形成することができる。これにより、半導体装置の信頼性を向上させることができ、半導体装置の歩留まりを向上させることができる。
【００５０】
なお、本実施の形態においては、上記のような除電処理を行うため、図１のステップＳ１０４に示した下層レジスト膜の膜厚Ｄを決定する際に、アスペクト比が第１の実施の形態で説明した２．５よりも大きくなるように設定することもできる。
【００５１】
（第３の実施の形態）
本実施の形態においては、上記（１）および（３）の手法を組み合わせて用いる点で、第１および第２の実施の形態と異なる。図１のステップＳ１１２の下層レジスト膜１０２のエッチングおよびステップＳ１１４の被エッチング膜１０１のエッチングとは、異なる処理チャンバーで行われる。図示していないが、エッチング処理装置２００のチャンバー２０１（図５参照）は、共通搬送チャンバー等を介して、基板搬送機構が導入されたロードロック室（ロードロックチャンバー）および被エッチング膜１０１のエッチング処理チャンバーと連通する。以下、図５を参照して説明する。
【００５２】
本実施の形態において、図１のステップＳ１１２とステップＳ１１４との処理を行う間、半導体装置１００周囲の圧力変動を小さくする。ここで、圧力変動は、１００ｍＴｏｒｒ以下とすることができる。具体的には、エッチング処理装置２００内のチャンバー２０１、ロードロック室、共通搬送チャンバー、および被エッチング膜１０１のエッチング処理チャンバーの圧力が略一定となるように制御する。これらの間に圧力差があると、圧力差による風圧が生じ、下層レジスト膜エッチング後の倒れが生じやすくなる。本実施の形態において、圧力差をなくすよう制御されるので、下層レジスト膜に対する風圧を抑制し、倒れを効果的に抑制することができる。
【００５３】
また、チャンバー２０１内での下層レジスト膜１０２のエッチング中、すなわち、図１のステップＳ１１２を行うために半導体装置１００をチャンバー２０１へ搬入する工程、下層レジスト膜１０２のエッチング工程（Ｓ１１２）、第２の実施の形態で説明した除電工程、図１のステップＳ１１４を行うために半導体装置１００をチャンバー２０１から搬出する工程までの一連の処理の間、チャンバー２０１内の圧力変動を小さくすることができる。
【００５４】
また、下層レジスト膜１０２エッチング時のチャンバー２０１内の圧力は、たとえば、０．１ｍＴｏｒｒ以上１００ｍＴｏｒｒ以下とすることができる。このようにチャンバー２０１の圧力を低圧にすることにより、サイドエッチを抑制することができる。
【００５５】
本実施の形態においては、下層レジスト膜エッチング後に、各チャンバーとロードロック室間のウェハ搬送における圧力差をなくしたり、下層レジスト膜のエッチング中の圧力変動を防ぐことにより、下層レジスト膜に対する風圧を抑制し、倒れを効果的に抑制することができる。
【００５６】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５７】
以上の実施の形態においては、３層レジスト膜を例として説明したが、２層レジスト膜とすることもできる。２層レジスト膜を用いる場合、被エッチング膜１０１上に下層レジスト膜１０２および中間膜１０４をこの順で成膜する。つづいて、中間膜１０４を露光して、中間膜１０４をパターニングする。つづいて、中間膜１０４をマスクとして、下層レジスト膜１０２を反応性イオンエッチングによりパターニングする。つづいて、中間膜１０４および下層レジスト膜１０２の積層膜をマスクとして、被エッチング膜１０１をドライエッチングにより加工する。
【００５８】
下層レジスト膜の倒れを抑制する手法として、第２の実施の形態では（１）および（２）、第３の実施の形態では（１）および（３）を組み合わせた例を説明したが、（１）〜（３）を組み合わせることもできる。また、下層レジスト膜の倒れを抑制する手法として、以上の実施の形態で説明した（１）、（２）、（３）に加えて、以下の（４）および（５）も行うことができる。
（４）下層レジスト膜の硬度および弾性率を増大する。
（５）下層レジスト膜と下地の被エッチング膜との密着性を増大する。
【００５９】
下層レジスト膜エッチング後の倒れの原因の一つとして、下層レジスト膜の強度不足が挙げられる。下層レジスト膜の弾性率が少なくとも４．８ＧＰａ以上、硬度が０．３ＧＰａ以上となるように材料設計することができる。これにより、下層レジスト膜の機械的強度が増大し、倒れ抑制に対して、良好な結果が得られる。
【００６０】
また、下層レジスト膜と下地の被エッチング膜との密着性を増大するため、下層レジスト膜形成前に、被エッチング膜上に接着層を形成し、その上に下層レジスト膜を形成することができる。これにより、被エッチング膜と下層レジスト膜との密着性を高めることもできる。また、下層レジスト膜形成前に、被エッチング膜にプラズマ処理を施すことにより、被エッチング膜と下層レジスト膜との密着性を高めることもできる。このように、下層レジスト膜自体の強度を増大させたり、下層レジスト膜と下地の被エッチング膜との密着性を増大させることにより、下層レジスト膜の倒れをさらに効果的に抑制することができる。
【００６１】
さらに、第２の実施の形態において、下層レジスト膜１０２のエッチング中に、静電チャック２０３の電圧の絶対値を下げる処理を行うこともできる。これにより、半導体装置１００の残留電荷を低減することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態において、被エッチング膜である絶縁膜をエッチングする手順を示すフローチャートである。
【図２】下層レジスト膜の構成を示す図である。
【図３】３層レジスト膜を用いたパターンの形成手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図５】本発明の実施の形態におけるエッチング処理装置の構成を示す模式図である。
【図６】図５に示したようなエッチング処理装置を用いて、除電処理を行うための半導体装置の構成を模式的に示す断面図である。
【図７】図５に示したようなエッチング処理装置を用いて、除電処理を行うための半導体装置の構成を模式的に示す断面図である。
【図８】図５に示したようなエッチング処理装置を用いて、除電処理を行うための半導体装置の構成を模式的に示す断面図である。
【図９】太幅配線エリアと細幅配線エリアとが形成された層を含む半導体装置の構成を示す断面図である。
【符号の説明】
【００６３】
１００ 半導体装置
１０１ 被エッチング膜
１０２ 下層レジスト膜
１０４ 中間膜
１０７ 上層レジスト膜
１０８ 多層レジスト膜
１１０ 導電性膜
２００ エッチング処理装置
２０１ チャンバー
２０２ 半導体基板
２０３ 静電チャック
２０４ アース線
２０５ スイッチ
２０６ 接地点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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