(57)【要約】【課題】ユーザによる解析対象回路の遅延解析結果の直感的な理解の向上を図る。【解決手段】解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、解析対象回路の遅延解析結果から得られる各回路素子の累積遅延値と、各回路素子の遅延に関する確立密度分布から得られるバラツキと、各回路素子の位置と、を対応付けることにより、パス内での累積遅延値の変動およびパス内での遅延のバラツキの変動をあらわすグラフをディスプレイ１３１に表示する。【選択図】図１
2008197882.tif 000002
【特許請求の範囲】
【請求項１】
解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示させる表示工程をコンピュータに実行させることを特徴とする遅延解析結果表示プログラム。
【請求項２】
前記表示工程は、
さらに、前記座標平面上に、前記各回路素子の遅延に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内での遅延のバラツキの変動をあらわすグラフを表示させることを特徴とする請求項１に記載の遅延解析結果表示プログラム。
【請求項３】
前記表示工程は、
前記パス上の先頭の回路素子から任意の回路素子までの累積された遅延のバラツキの変動をあらわすグラフを表示させることを特徴とする請求項２に記載の遅延解析結果表示プログラム。
【請求項４】
前記表示工程は、
前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子の遅延のバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内での遅延のバラツキの変動をあらわすグラフとを結合させたグラフを表示させることを特徴とする請求項２または３に記載の遅延解析結果表示プログラム。
【請求項５】
前記表示工程は、
さらに、前記座標平面上に、前記各回路素子の遅延が前記パス全体の遅延に及ぼす影響を示す遅延感度と当該各回路素子の位置とを対応付けることにより、前記パス内での前記遅延感度の変動をあらわすグラフを表示させることを特徴とする請求項１〜４のいずれか一つに記載の遅延解析結果表示プログラム。
【請求項６】
請求項１〜５のいずれか一つに記載の遅延解析結果表示プログラムを記録した前記コンピュータに読み取り可能な記録媒体。
【請求項７】
解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示する表示手段を備えることを特徴とする遅延解析結果表示装置。
【請求項８】
解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示する表示工程を含んだことを特徴とする遅延解析結果表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、解析対象回路の回路遅延を見積もる統計的遅延解析の解析結果を表示する遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化にともない、プロセスのバラツキ、電源電圧の低下、クロストークなどの統計的要因の影響が大きくなってきており、回路遅延の変動が増大している。従来の静的遅延解析（ＳＴＡ）では、これらの回路遅延の変動は遅延マージンとして余分に確保されているが、遅延マージンの増大化のためタイミング設計が困難となってきている。
【０００３】
このため、統計的要因を正確に考慮することにより、不要な遅延マージンを低減させることができる統計的遅延解析（ＳＳＴＡ）に対する要求が高まってきている。統計的遅延解析により解析対象回路の回路遅延を見積もる手法として、以下のような手法が開示されている。
【０００４】
トランジスタのゲート長、ゲート幅の設定値に依存するゲート寸法のバラツキや、設定値に依存しないゲート寸法のバラツキから、ゲート寸法のレイアウトのバラツキを算出する。また、不純物ゆらぎに相関性のあるゲート寸法のプロセスのバラツキを算出する。そして、これらのゲート寸法のバラツキに関する情報を利用して、解析対象回路の回路遅延を見積もる（たとえば、下記特許文献１参照。）。
【０００５】
【特許文献１】特開２００５−７９１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、解析対象回路の統計的遅延解析（ＳＳＴＡ）を実行することによって得られる解析結果から、解析対象回路内のどのパスあるいはどの回路素子が解析対象回路全体の遅延に対してどのような影響を与えているのかを理解することが難しかった。
【０００７】
たとえば、あらたな情報を追加することなく、数値などが羅列された解析結果のみから、遅延のバラツキ特性、あるいは、ボトルネックとなっている回路素子を判断することは困難であり、結果的に、設計負担の増大および設計期間の長期化を招くという問題があった。
【０００８】
また、統計的遅延解析（ＳＳＴＡ）では、統計的要因による遅延のバラツキを自動化して考慮することが難しい。具体的には、たとえば、解析対象回路内のクリティカルパスの遅延を１０［ｐｓ］縮めたとしても、解析対象回路全体の遅延が単純に１０［ｐｓ］縮むとは限らない。
【０００９】
すなわち、統計的遅延解析（ＳＳＴＡ）では、統計的要因を考慮したタイミングの最適化をおこなうためには、人手による回路修正が必要となる。このため、設計現場では、解析対象回路の回路遅延を統計的遅延解析によって見積もるときの、ユーザの理解を支援する解析ツールが求められている。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、遅延解析結果の直感的な理解を支援することにより、設計負担の軽減および設計期間の短縮化を図ることができる遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、この発明にかかる遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法は、解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示することを特徴とする。
【００１２】
この発明によれば、パス内での累積遅延値の変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００１３】
また、上記発明において、さらに、前記座標平面上に、前記各回路素子の遅延に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内での遅延のバラツキの変動をあらわすグラフを表示することとしてもよい。
【００１４】
この発明によれば、パス内での遅延のバラツキの変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００１５】
また、上記発明において、前記パス上の先頭の回路素子から任意の回路素子までの累積された遅延のバラツキの変動をあらわすグラフを表示することとしてもよい。
【００１６】
この発明によれば、パス内での累積された遅延のバラツキを当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００１７】
また、上記発明において、前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子の遅延のバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内での遅延のバラツキの変動をあらわすグラフとを結合させたグラフを表示することとしてもよい。
【００１８】
この発明によれば、パス内での累積遅延値の変動および遅延のバラツキの変動を一つのグラフによってあらわすことができる。
【００１９】
また、上記発明において、さらに、前記座標平面上に、前記各回路素子のスラックに関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内でのスラックのバラツキの変動をあらわすグラフを表示することとしてもよい。
【００２０】
この発明によれば、パス内でのスラックのバラツキの変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００２１】
また、上記発明において、さらに、前記座標平面上に、前記各回路素子のスルーに関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内でのスルーのバラツキの変動をあらわすグラフを表示することとしてもよい。
【００２２】
この発明によれば、パス内でのスルーのバラツキの変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００２３】
また、上記発明において、さらに、前記座標平面上に、前記各回路素子の負荷容量に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内での負荷容量のバラツキの変動をあらわすグラフを表示することとしてもよい。
【００２４】
この発明によれば、パス内での負荷容量のバラツキの変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００２５】
また、上記発明において、さらに、前記座標平面上に、前記各回路素子の遅延が前記パス全体の遅延に及ぼす影響を示す遅延感度と当該各回路素子の位置とを対応付けることにより、前記パス内での前記遅延感度の変動をあらわすグラフを表示することとしてもよい。
【００２６】
この発明によれば、パス内での遅延感度のバラツキの変動を当該パス上の各回路素子の位置と対応付けてグラフィカルに表示することができる。
【００２７】
また、上記発明において、さらに、前記各回路素子の位置に関連付けて、前記パス内の回路素子間の相互の相関関係に関する情報を表示することとしてもよい。
【００２８】
この発明によれば、パス内の回路素子間の相互の相関関係を当該パス上の各回路素子の位置と関連付けてグラフィカルに表示することができる。
【００２９】
また、上記発明において、さらに、前記各回路素子の累積遅延値に関連付けて、前記各回路素子における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフを表示することとしてもよい。
【００３０】
この発明によれば、各回路素子における遅延値に関する確立密度の変動を当該各回路素子の累積遅延値と関連付けてグラフィカルに表示することができる。
【００３１】
また、上記発明において、さらに、前記座標平面上に、前記解析対象回路の目標性能をあらわすグラフを表示することとしてもよい。
【００３２】
この発明によれば、パス内での累積遅延値の変動をあらわすグラフと関連付けて、解析対象回路の目標性能をグラフィカルに表示することができる。
【００３３】
また、上記発明において、前記表示画面上の表示領域を分割することにより、複数の分割表示領域を生成し、前記解析対象回路内の複数のパスについて、当該各パス内での累積遅延値の変動をあらわすグラフを前記分割表示領域ごとに表示することとしてもよい。
【００３４】
この発明によれば、複数のパスに関する累積遅延値の変動をあらわすグラフを表示画面上に同時に表示することができる。
【００３５】
また、上記発明において、さらに、前記座標平面上に、前記解析対象回路の回路設計に関する修正前の前記パス内での累積遅延値の変動をあらわすグラフを表示することとしてもよい。
【００３６】
この発明によれば、回路設計に関する修正前後のパス内での累積遅延値の変動をあらわすグラフを重畳表示することができる。
【発明の効果】
【００３７】
本発明にかかる遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法によれば、遅延解析結果の直感的な理解を支援することにより、設計負担の軽減および設計期間の短縮を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
以下に添付図面を参照して、この発明にかかる遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法の好適な実施の形態を詳細に説明する。
【００３９】
（遅延解析結果表示装置のハードウェア構成）
まず、この発明の実施の形態にかかる遅延解析結果表示装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかる遅延解析結果表示装置のハードウェア構成を示すブロック図である。
【００４０】
図１において、遅延解析結果表示装置１００は、コンピュータ本体１１０と、入力装置１２０と、出力装置１３０と、から構成されており、不図示のルータやモデムを介してＬＡＮ，ＷＡＮやインターネットなどのネットワーク１４０に接続可能である。
【００４１】
コンピュータ本体１１０は、ＣＰＵ，メモリ，インターフェースを有する。ＣＰＵは、遅延解析結果表示装置１００の全体の制御を司る。メモリは、ＲＯＭ，ＲＡＭ，ＨＤ，光ディスク１１１，フラッシュメモリから構成される。メモリはＣＰＵのワークエリアとして使用される。
【００４２】
また、メモリには各種プログラムが格納されており、ＣＰＵからの命令に応じてロードされる。ＨＤおよび光ディスク１１１はディスクドライブによりデータのリード／ライトが制御される。また、光ディスク１１１およびフラッシュメモリはコンピュータ本体１１０に対し着脱自在である。インターフェースは、入力装置１２０からの入力、出力装置１３０への出力、ネットワーク１４０に対する送受信の制御をおこなう。
【００４３】
また、入力装置１２０としては、キーボード１２１、マウス１２２、スキャナ１２３などがある。キーボード１２１は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式であってもよい。マウス１２２は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。スキャナ１２３は、画像を光学的に読み取る。読み取られた画像は画像データとして取り込まれ、コンピュータ本体１１０内のメモリに格納される。なお、スキャナ１２３にＯＣＲ機能を持たせてもよい。
【００４４】
また、出力装置１３０としては、ディスプレイ１３１、スピーカ１３２、プリンタ１３３などがある。ディスプレイ１３１は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。また、スピーカ１３２は、効果音や読み上げ音などの音声を出力する。また、プリンタ１３３は、画像データや文書データを印刷する。
【００４５】
（回路素子ライブラリ２００の記憶内容）
つぎに、回路素子ライブラリ２００について説明する。図２−１および図２−２は、回路素子ライブラリ２００の記憶内容を示す説明図である。図２−１において、回路素子ライブラリ２００は、解析対象回路内の回路素子ごとに、回路素子情報２００−１〜２００−ｎを格納している。
【００４６】
回路素子情報２００−１〜２００−ｎは、回路素子ごとに、回路素子名と、遅延、スラック、なまり（スルー）および負荷容量に関する確立密度分布パラメータと、遅延感度に関するパラメータとを有している。遅延、スラック、なまり（スルー）、負荷容量および遅延感度に関する詳細な説明は後述する。
【００４７】
具体的には、回路素子情報２００−１〜２００−ｎは、各回路素子の遅延、スラック、なまり（スルー）および負荷容量の統計的なバラツキをあらわす確立密度分布を保持しており、その確立密度分布ごとの中央値および３σ値を確立密度分布パラメータとして有している。
【００４８】
ここで、中央値とは、各確立密度分布における代表値の一つであり、有限個のデータ（遅延値など）をソートしたときに分布関数の中央に位置する値のことである。また、３σ値とは、分布の広がりをあらわす標準偏差σを３倍した値である。
【００４９】
たとえば、回路素子Ｃ１について、遅延に関する確立密度分布パラメータ「２０，１０」、スラックに関する確立密度分布パラメータ「４，１０」、なまりに関する確立密度分布パラメータ「２０，９」、負荷容量に関する確立密度分布パラメータ「５，１」、遅延感度に関するパラメータ「０．３」を有している。
【００５０】
また、回路素子ライブラリ２００は、パス内の回路素子間の相互の相関関係をあらわす相関テーブルを格納している。ここで、解析対象回路内のパスＰ１を例に挙げて、回路素子間の相互の相関関係を示す相関係数について説明する。
【００５１】
図２−２において、相関テーブル２２０は、パスごとに、回路素子間の相互の相関関係を示す相関係数を有している。たとえば、パスＰ１の回路素子Ｃ１について、回路素子Ｃ２との相関関係をあらわす相関係数「０」を有しており、回路素子Ｃ３との相関関係をあらわす相関係数「０．８」を有している。回路素子間の相互の相関関係をあらわす相関係数についての詳細な説明は後述する。
【００５２】
なお、図２−１において、回路素子ライブラリ２００は、回路素子ごとに、各確立密度分布の３σ値を有することとしたが、たとえば、確立密度パラメータとして、各確立密度分布の２σ値を有することとしてもよく、また、複数のσ値（たとえば、２σ値および３σ値）を有することとしてもよい。
【００５３】
また、回路素子ライブラリ２００は、解析対象回路の目標性能をあらわす情報を格納することとしてもよい。具体的には、解析対象回路の目標性能をあらわす情報として、最低限必要となる解析対象回路の遅延値（たとえば、３０００［ｐｓ］）を格納している。なお、回路素子としては、バッファ、インバータ、論理ゲートおよび配線などが挙げられる。
【００５４】
（解析対象回路３００の一例）
つぎに、この発明の実施の形態にかかる解析対象回路３００の一例について説明する。図３は、この発明の実施の形態にかかる解析対象回路３００の一例を示す回路図である。なお、図面では、解析対象回路３００のうち一部を抜粋して表示している。図３において、解析対象回路３００は、回路素子Ｃ１〜Ｃ９を有している。
【００５５】
解析対象回路３００において、パスＰ１は回路素子Ｃ１、Ｃ２、Ｃ３を通るパス（経路）であり、パスＰ２は回路素子Ｃ１、Ｃ２、Ｃ５を通るパスであり、パスＰ３は回路素子Ｃ４、Ｃ２、Ｃ３を通るパスであり、パスＰ４は回路素子Ｃ４、Ｃ２、Ｃ５を通るパスである。また、パスＰ５は回路素子Ｃ６、Ｃ７、Ｃ８を通るパスであり、パスＰ６は回路素子Ｃ６、Ｃ９、Ｃ８を通るパスである。
【００５６】
（遅延解析結果リスト４００の一例）
つぎに、この発明の実施の形態にかかる遅延解析結果となる遅延解析結果リスト４００について説明する。図４は、この発明の実施の形態にかかる遅延解析結果となる遅延解析結果リスト４００の一例を示す説明図である。
【００５７】
図４において、遅延解析結果リスト４００には、解析対象回路３００の静的遅延解析（ＳＴＡ）および統計的遅延解析（ＳＳＴＡ）から得られる遅延解析結果が記述されている。具体的には、遅延解析結果リスト４００には、パスＰ１〜Ｐｎごとに、各パスを構成する回路素子と、当該回路素子ごとの累積遅延値とが記述されている。
【００５８】
ここで、静的遅延解析（ＳＴＡ）とは、解析対象回路３００内の各回路素子Ｃ１〜Ｃ９の遅延値（最悪値）を一律に見積もって加算していく手法である。また、統計的遅延解析（ＳＳＴＡ）とは、解析対象回路３００内の各回路素子Ｃ１〜Ｃ９の遅延のバラツキを確率密度分布として与え、回路全体の遅延を統計的に扱うことにより、タイミングの見積もりを適正化する手法である。
【００５９】
たとえば、パスＰ１については、回路素子Ｃ１、Ｃ２、Ｃ３によって構成されている。また、パスＰ１内の回路素子Ｃ１の累積遅延値は、静的遅延解析（ＳＴＡ）による解析結果がＮ１であり、統計的遅延解析（ＳＳＴＡ）による解析結果がＭ１である。
【００６０】
累積遅延値は、パス内の各回路素子までの遅延値の合計であり、各パスＰ１〜Ｐｎにおいて最後端の回路素子の累積遅延値が、各パスＰ１〜Ｐｎの遅延値となる。具体的には、静的遅延解析（ＳＴＡ）による累積遅延値は、各回路素子までの遅延値（最悪値）を単純に加算することによって求められる。
【００６１】
また、統計的遅延解析（ＳＳＴＡ）による累積遅延値は、各回路素子の遅延のバラツキを統計的に扱うことによって求められ、たとえば、図２−１に示した回路素子ライブラリ２００を用いて求められる。
【００６２】
（遅延解析結果表示装置の機能的構成）
つぎに、この発明の実施の形態にかかる遅延解析結果表示装置１００の機能的構成について説明する。図５は、この発明の実施の形態にかかる遅延解析結果表示装置１００の機能的構成を示すブロック図である。図５において、遅延解析結果表示装置１００は、取得部５０１と、抽出部５０２と、選択部５０３と、算出部５０４と、受付部５０５と、生成部５０６と、表示部５０７と、から構成されている。
【００６３】
これら各機能５０１〜５０７は、メモリに格納された当該機能に関するプログラムをＣＰＵに実行させることにより、当該機能を実現することができる。また、各機能５０１〜５０７からの出力データはメモリに保持される。また、図５中矢印で示した接続先の機能的構成は、接続元の機能からの出力データをメモリから読み込んで、当該機能に関するプログラムをＣＰＵに実行させる。
【００６４】
まず、取得部５０１は、解析対象回路の遅延解析結果を取得する。具体的には、たとえば、図４に示した遅延解析結果リスト４００を取得する。遅延解析結果は、解析対象回路の統計的遅延解析（ＳＳＴＡ）によって得られる解析結果であってもよく、また、静的遅延解析（ＳＴＡ）によって得られる解析結果であってもよい。
【００６５】
ここで、遅延とは、回路内の任意の回路素子間における信号の入出力にかかる時間をあらわす指標であり、たとえば、フリップフロップ間における信号の入出力にかかる遅延時間（遅延値）である。
【００６６】
より具体的には、取得部５０１は、遅延解析結果表示装置１００に直接入力された遅延解析結果リスト４００を取得することとしてもよく、また、ネットワーク１４０を介して外部のコンピュータ装置から遅延解析結果リスト４００を取得することとしてもよい。取得部５０１によって取得された遅延解析結果は、メモリに保持される。
【００６７】
抽出部５０２は、取得部５０１によって取得された遅延解析結果の中から、解析対象回路内の任意のパスを構成する回路素子の累積遅延値に関する情報を抽出する。具体的には、メモリに保持された遅延解析結果リスト４００を読み出して、この遅延解析結果リスト４００の中から任意のパスを構成する回路素子の累積遅延値に関する情報を抽出する。
【００６８】
より具体的には、たとえば、遅延解析結果リスト４００の中から、パスＰ１を構成する回路素子Ｃ１、Ｃ２、Ｃ３ごとの累積遅延値に関する情報を抽出する。抽出部５０２によって抽出された累積遅延値に関する情報は、メモリに保持される。
【００６９】
選択部５０３は、解析対象回路内の任意のパスの選択を受け付ける。任意のパスの選択入力は、たとえば、ユーザがキーボード１２１やマウス１２２などの入力装置１２０を操作することによっておこなわれる。任意のパスを選択するパス選択画面については図６を用いて後述する。また、抽出部５０２は、選択部５０３によってパスの選択を受け付けた場合、遅延解析結果の中から選択されたパスを構成する回路素子の累積遅延値に関する情報を抽出する。
【００７０】
表示部５０７は、解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、解析対象回路の遅延解析結果から得られる各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、パス内での累積遅延値の変動をあらわすグラフをディスプレイ１３１に表示する。
【００７１】
具体的には、生成部５０６は、メモリに保持されている各回路素子の累積遅延値に関する情報を読み出して、パス内での累積遅延値の変動をあらわすグラフを生成する。そして、表示部５０７は、生成部５０６によって生成されたグラフをディスプレイ１３１に表示する。このとき、解析対象回路のネットリストを参照することにより、当該解析対象回路の回路情報をあわせて表示することとしてもよい。
【００７２】
算出部５０４は、各回路素子の遅延に関する確立密度分布を参照することにより、各回路素子における遅延のバラツキに関する情報を算出する。具体的には、算出部５０４は、回路素子ライブラリ２００から各回路素子の回路素子情報を読み出して、各回路素子における遅延のバラツキに関する情報を算出する。
【００７３】
ここで、パスＰ１を例に挙げて、遅延のバラツキに関する情報の算出手法について説明する。以下、回路素子Ｃｎにおける遅延の累積バラツキをあらわす指標を「Ｌｎ」と表記する。累積バラツキとは、パス上の先頭の回路素子から任意の回路素子までの累積された遅延のバラツキである。
【００７４】
各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３を算出する場合、回路素子ライブラリ２００を参照する。パスＰ１は、回路素子Ｃ１、Ｃ２、Ｃ３から構成されている。まず、各回路素子Ｃ１、Ｃ２、Ｃ３の確立密度分布パラメータを用いて、各回路素子Ｃ１、Ｃ２、Ｃ３の遅延のバラツキをあらわす指標を下記式（１）により算出する。以下、回路素子Ｃｎにおける遅延のバラツキをあらわす指標を「Ｇｎ」と表記する。
【００７５】
Ｇｎ＝（回路素子Ｃｎの遅延に関する確率密度分布の３σ値）×２      …（１）
【００７６】
ここでは、回路素子ライブラリ２００を参照することにより、回路素子Ｃ１における遅延のバラツキをあらわす指標Ｇ１は「Ｇ１＝１０×２＝２０」となる。また、回路素子Ｃ２における遅延のバラツキをあらわす指標Ｇ２は「Ｇ２＝５×２＝１０」となり、回路素子Ｃ３における遅延のバラツキをあらわす指標Ｇ３は「Ｇ３＝１２×２＝２４」となる。
【００７７】
なお、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延のバラツキをあらわす指標Ｇｎは、パス内の全回路素子間において統一的な価値基準のもとで算出されるものであればよく、算出手法は上述した手法に限らない。
【００７８】
つぎに、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３を下記式（２）により算出する。
【００７９】
【数１】
2008197882.tif 000003
【００８０】
すなわち、各回路素子Ｃ１、Ｃ２、Ｃ３の遅延のバラツキをあらわす指標Ｇ１、Ｇ２、Ｇ３を累積していくことにより、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３を算出する。具体的には、回路素子Ｃ１における遅延の累積バラツキをあらわす指標Ｌ１は「Ｌ１＝Ｇ１＝２０」となる。
【００８１】
また、回路素子Ｃ２における遅延の累積バラツキをあらわす指標Ｌ２は「Ｌ２＝Ｇ１＋Ｇ２＝３０」となり、回路素子Ｃ３における遅延の累積バラツキをあらわす指標Ｌ３は「Ｌ３＝Ｇ１＋Ｇ２＋Ｇ３＝５４」となる。算出部５０４によって算出された算出結果は、メモリに保持される。
【００８２】
また、算出部５０４は、各回路素子のスラックに関する確立密度分布を参照することにより、各回路素子におけるスラックのバラツキに関する情報を算出する。ここで、スラックとは、目標性能に対する遅延値のゆるみをあらわすものである。
【００８３】
具体的には、たとえば、ある回路について、目標性能が３００［ｐｓ］であり、実際の動作時間が２６７［ｐｓ］であるとする。この場合、目標性能に対して遅延値の余裕が３３［ｐｓ］あり、動作時間が３３［ｐｓ］遅くなったとしても目標性能を満たすことができる。
【００８４】
このため、この回路は、３３［ｐｓ］の正のスラックを有していることとなる。一方、この回路の実際の動作時間が３１７［ｐｓ］であるとすると、目標性能に対して１７［ｐｓ］遅くなってしまう。このため、この回路は、１７［ｐｓ］の負のスラックを有していることとなる。
【００８５】
スラックのバラツキに関する情報は、上述した遅延のバラツキに関する情報と同様の算出手法により算出することができる。具体的には、まず、上記式（１）において、「回路素子Ｃｎの遅延に関する確率密度分布の３σ値」の替わりに、「回路素子Ｃｎのスラックに関する確率密度分布の３σ値」を代入することにより、回路素子Ｃｎにおけるスラックのバラツキをあらわす指標Ｇｎを算出する。つぎに、上記式（２）に回路素子Ｃｎにおけるスラックのバラツキをあらわす指標Ｇｎを代入することにより、回路素子Ｃｎにおけるスラックの累積バラツキをあらわす指標Ｌｎを算出することができる。
【００８６】
さらに、算出部５０４は、各回路素子のスルー（なまり）に関する確立密度分布を参照することにより、各回路素子におけるスルー（なまり）のバラツキに関する情報を算出する。ここで、スルー（なまり）について説明する。たとえば、ある回路素子において、ターゲットが１［Ｖ］であり、０．５［Ｖ］となると、クロックが「０」から「１」に変化するとする。
【００８７】
この場合、回路素子にかかる電圧が０［Ｖ］から０．５［Ｖ］となるまでにかかる時間が、この回路素子の遅延値となる。すなわち、回路素子にかかる電圧がターゲット電圧に対して５０％となったときに、クロックが「０」から「１」に変化する。ここでは、回路素子にかかる電圧がターゲット電圧に対して１０％から９０％となるまでの時間をスルー（なまり）とする。すなわち、回路素子にかかる電圧が０．１［Ｖ］から０．９［Ｖ］となるまでにかかる時間をスルー（なまり）という。
【００８８】
スルー（なまり）のバラツキに関する情報は、上述した遅延のバラツキに関する情報と同様の算出手法により算出することができる。具体的には、まず、上記式（１）において、「回路素子Ｃｎの遅延に関する確率密度分布の３σ値」の替わりに、「回路素子Ｃｎのなまりに関する確率密度分布の３σ値」を代入することにより、回路素子Ｃｎにおけるなまりのバラツキをあらわす指標Ｇｎを算出する。つぎに、上記式（２）に回路素子Ｃｎにおけるなまりのバラツキをあらわす指標Ｇｎを代入することにより、回路素子Ｃｎにおけるなまりの累積バラツキをあらわす指標Ｌｎを算出することができる。
【００８９】
さらに、算出部５０４は、各回路素子の負荷容量に関する確立密度分布を参照することにより、各回路素子における負荷容量のバラツキに関する情報を算出する。ここで、負荷容量とは、解析対象回路内の配線のキャパシタンスやカップリングをあらわすものである。
【００９０】
負荷容量の分布のバラツキに関する情報は、上述した遅延のバラツキに関する情報と同様の算出手法により算出することができる。具体的には、まず、上記式（１）において、「回路素子Ｃｎの遅延に関する確率密度分布の３σ値」の替わりに、「回路素子Ｃｎの負荷容量に関する確率密度分布の３σ値」を代入することにより、回路素子Ｃｎにおける負荷容量のバラツキをあらわす指標Ｇｎを算出する。つぎに、上記式（２）に回路素子Ｃｎにおける負荷容量のバラツキをあらわす指標Ｇｎを代入することにより、回路素子Ｃｎにおける負荷容量の累積バラツキをあらわす指標Ｌｎを算出することができる。
【００９１】
なお、算出部５０４は、選択部５０３によって任意のパスの選択を受け付けた場合、選択されたパスを構成する各回路素子における累積遅延値、スラック、スルー（なまり）および負荷容量のバラツキに関する情報を算出することとなる。
【００９２】
表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、さらに、座標平面上に、各回路素子の遅延に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、パス内での遅延のバラツキの変動をあらわすグラフを表示する。
【００９３】
また、表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、パス上の先頭の回路素子から任意の回路素子までの累積された遅延のバラツキの変動をあらわすグラフを表示することとしてもよい。
【００９４】
さらに、表示部５０７は、座標平面上に、各回路素子の累積遅延値と各回路素子のバラツキとを対応付けることにより、パス内での累積遅延値の変動をあらわすグラフとパス内での遅延のバラツキの変動をあらわすグラフとを結合させたグラフを表示することとしてもよい。
【００９５】
具体的には、表示部５０７は、メモリに保持されている算出部５０４による算出結果を読み出して、その算出結果に基づく各回路素子における遅延のバラツキに関する情報を座標平面上にグラフィカルに表示する。
【００９６】
より具体的には、まず、生成部５０６は、読み出した算出結果に基づいて、各回路素子における遅延のバラツキに関する表示データを生成する。たとえば、各回路素子における遅延のバラツキを第２の軸方向に延びる幅であらわす表示データであってもよく、また、各回路素子における遅延のバラツキを数値、図形、マークなどによってあらわす表示データであってもよい。
【００９７】
このとき、解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、各回路素子の累積遅延値を示す第２の軸と、は異なる第３の軸を用いて各回路素子における遅延のバラツキをあらわすこととしてもよい。そして、表示部５０７は、生成部５０６によって生成された表示データをディスプレイ１３１に表示する。
【００９８】
ここで、パスＰ１を例に挙げると、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３は「Ｌ１＝２０」、「Ｌ２＝３０」、「Ｌ１＝５４」となるため、各数値の大きさに応じて第２の軸方向に延びる幅の表示データを生成して、ディスプレイ１３１に表示する。パス内での累積遅延値の変動をあらわすグラフおよびパス内での遅延のバラツキの変動をあらわすグラフについては後述する。
【００９９】
受付部５０５は、パス内での累積遅延値の変動をあらわすグラフとともにディスプレイ１３１に表示する表示対象の指定入力を受け付ける。表示対象の指定入力は、たとえば、ユーザがキーボード１２１やマウス１２２などの入力装置１２０を操作することによっておこなわれる。表示対象の指定入力をおこなう条件指定画面については図７を用いて後述する。
【０１００】
具体的には、受付部５０５は、パスを構成する各回路素子における遅延、スラック、スルー（なまり）、負荷容量のうち少なくともいずれか一つのバラツキの変動をあらわすグラフを表示対象とする指定入力を受け付ける。
【０１０１】
表示部５０７は、受付部５０５によって指定入力を受け付けた表示対象に応じて、パス内での累積遅延値の変動をあらわすグラフとともに、各回路素子における遅延、スラック、スルー（なまり）、負荷容量のうち少なくともいずれか一つのバラツキの変動をあらわすグラフを表示する。
【０１０２】
具体的には、生成部５０６により、受付部５０５によって指定入力を受け付けた表示対象に応じて、算出部５０４による算出結果に基づく各回路素子における遅延、スラック、スルー（なまり）、負荷容量のうち少なくともいずれか一つのバラツキをあらわすグラフを生成し、表示部５０７により、生成されたグラフをディスプレイ１３１に表示する。
【０１０３】
また、表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、パス上の先頭の回路素子から任意の回路素子までの累積された遅延、スラック、スルー（なまり）、負荷容量のうち少なくともいずれか一つのバラツキの変動をあらわすグラフを表示することとしてもよい。
【０１０４】
さらに、表示部５０７は、座標平面上に、各回路素子の累積遅延値と各回路素子のバラツキとを対応付けることにより、パス内での累積遅延値の変動をあらわすグラフとパス内での遅延、スラック、スルー（なまり）、負荷容量のうち少なくともいずれか一つのバラツキの変動をあらわすグラフとを結合させたグラフを表示することとしてもよい。
【０１０５】
また、受付部５０５は、パスを構成する各回路素子の遅延がパス全体の遅延に及ぼす影響を示す遅延感度を表示対象とする指定入力を受け付ける。ここで、静的遅延解析（ＳＴＡ）および統計的遅延解析（ＳＳＴＡ）の遅延感度について説明する。静的遅延解析（ＳＴＡ）において、ある回路素子の遅延値を１０［ｐｓ］減らした場合、パス全体の遅延値は１０［ｐｓ］減ることとなる。
【０１０６】
一方、統計的遅延解析（ＳＳＴＡ）においては、ある回路素子の遅延値を１０［ｐｓ］減らしたとしても、パス全体の遅延値が１０［ｐｓ］減るとは限らず、様々（たとえば、５［ｐｓ］）である。このときの、回路素子の遅延値の減少に対するパス全体の遅延値の減少の度合をあらわす指標を遅延感度という。
【０１０７】
具体的には、たとえば、回路素子の遅延値が１０［ｐｓ］減少したときに、パス全体の遅延値の減少が５［ｐｓ］であった場合、遅延感度は、「０．５（最大：１）」や「５０％（最大：１００％）」などによってあらわされる。
【０１０８】
このように、回路素子の遅延感度は、各回路素子において様々である。このため、各回路素子における遅延感度をグラフィカルに表示させることにより、ユーザによる遅延感度の直感的な理解を支援する。
【０１０９】
受付部５０５によって遅延感度を表示対象とする指定入力を受け付けた場合、表示部５０７は、パス内での遅延値の変動をあらわすグラフを表示するとともに、座標平面上に、各回路素子の遅延がパス全体の遅延に及ぼす影響を示す遅延感度と当該各回路素子の位置とを対応付けることにより、パス内での前記遅延感度の変動をあらわすグラフを表示する。
【０１１０】
具体的には、生成部５０６により、回路素子ライブラリ２００から各回路素子の遅延感度に関する情報を読み出して、その遅延感度の変動をあらわすグラフを生成し、表示部５０７により、生成された遅延感度の変動をあらわすグラフを表示する。
【０１１１】
また、受付部５０５は、パス内の回路素子間の相互の相関関係に関する情報を表示対象とする指定入力を受け付ける。各回路素子における累積遅延値を統計的に扱う場合、隣接する回路素子と、その累積遅延値に関して同様のバラツキ特性を有することとなる。回路素子間の相互の相関関係は、このバラツキ特性の類似性をあらわす指標（相関係数）である。
【０１１２】
具体的には、たとえば、ある回路素子と隣接する回路素子との間の距離が近い場合などには、この相関係数が大きくなり、一方の回路素子のバラツキ特性を変化させると、他方の回路素子のバラツキ特性も同様に変化することとなる。相関係数が小さいと、一方の回路素子のバラツキ特性を変化させたときに、他方の回路素子のバラツキ特性は同様に変化しないこととなる。
【０１１３】
表示部５０７は、受付部５０５によって相関関係を表示対象とする指定入力を受け付けた場合、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、さらに、各回路素子の位置に関連付けて、パス内の回路素子間の相互の相関関係に関する情報を表示する。
【０１１４】
具体的には、生成部５０６により、回路素子ライブラリ２００からパス内の回路素子間の相互の相関関係をあらわす相関テーブル（たとえば、相関テーブル２２０）を読み出して、その相関テーブルに基づく表示データを生成し、メモリに保持する。そして、表示部５０７により、生成部５０６によって生成されたグラフを読み出して、そのグラフをディスプレイ１３１に表示する。
【０１１５】
また、受付部５０５は、解析対象回路の静的遅延解析（ＳＴＡ）および統計的遅延解析（ＳＳＴＡ）による遅延解析結果の変動をあらわすグラフを表示する指定入力を受け付ける。これにより、静的遅延解析（ＳＴＡ）に基づく累積遅延値の変動をあらわすグラフと、統計的遅延解析（ＳＳＴＡ）に基づく累積遅延値の変動をあらわすグラフとを同一座標平面上に重畳表示することができる。
【０１１６】
また、受付部５０５は、解析対象回路の目標性能をあらわす情報を表示対象とする指定入力を受け付ける。このとき、表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、さらに、座標平面上に、解析対象回路の目標性能をあらわすグラフを表示する。
【０１１７】
具体的には、生成部５０６により、回路素子ライブラリ２００から解析対象回路の目標性能をあらわす情報を読み出して、その目標性能に基づく表示データを生成し、メモリに保持する。そして、表示部５０７により、生成部５０６によって生成されたグラフを読み出して、そのグラフをディスプレイ１３１に表示する。
【０１１８】
また、受付部５０５は、表示画面上の表示領域を分割することにより、解析対象回路内の複数のパスについて、各パス内での累積遅延値の変動をあらわすグラフを分割表示領域ごとに表示させる指定入力を受け付ける。
【０１１９】
このとき、表示部５０７は、表示画面上の表示領域を分割することにより、複数の分割表示領域を生成し、解析対象回路内の複数のパスについて、当該各パス内での累積遅延値の変動をあらわすグラフを分割表示領域ごとに表示する。
【０１２０】
また、受付部５０５は、解析対象回路の回路設計に関する修正前後のパス内での累積遅延値の変動をあらわすグラフを重畳表示する指定入力を受け付ける。このとき、表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、さらに、座標平面上に、解析対象回路の回路設計に関する修正前のパス内での累積遅延値の変動をあらわすグラフを表示する。
【０１２１】
具体的には、取得部５０１により、さらに、回路設計に関する修正前の解析対象回路の遅延解析結果を取得する。抽出部５０２により、さらに、修正前の解析対象回路の遅延解析結果の中から、解析対象回路内の任意のパスを構成する回路素子の累積遅延値に関する情報を抽出する。
【０１２２】
そして、生成部５０６により、メモリに保持されている修正前の各回路素子の累積遅延値に関する情報を読み出して、パス内での累積遅延値の変動をあらわすグラフを生成して、表示部５０７により、そのグラフをディスプレイ１３１に表示する。
【０１２３】
また、回路素子ライブラリ２００は、解析対象回路３００の回路設計に関する修正前後の回路素子情報２００−１〜２００−ｎを格納していてもよい。この場合、表示部５０７により、修正前のパス内での遅延のバラツキの変動をあらわすグラフをディスプレイ１３１に表示することができる。
【０１２４】
また、受付部５０５は、各回路素子における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフを表示対象とする指定入力を受け付ける。このとき、表示部５０７は、パス内での累積遅延値の変動をあらわすグラフを表示するとともに、さらに、各回路素子の累積遅延値に関連付けて、各回路素子における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフを表示する。
【０１２５】
具体的には、生成部５０６により、メモリに保持されている各回路素子の遅延に関する確立密度分布を読み出して、各回路素子における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフを生成して、表示部５０７により、そのグラフをディスプレイ１３１に表示する。
【０１２６】
（パス選択画面の具体例）
つぎに、ディスプレイ１３１に表示されるパス選択画面の具体例について説明する。図６は、パス選択画面の一例を示す説明図である。図６において、パス選択画面６００は、解析対象回路３００内の任意のパスの選択をおこなう表示画面である。ここでは、解析対象回路３００のネットリストを参照することにより、解析対象回路３００の回路情報が６１０が表示されている。
【０１２７】
パス選択画面６００において、カーソル６０１を移動させて任意のパスボタンをクリックすることにより、任意のパスを選択することができる。ここでは、パスＰ１ボタン６１１がクリックされているため、解析対象回路３００内のパスＰ１が選択される。
【０１２８】
なお、複数のパスを選択した場合に、カーソル６０１を移動させて画面分割ボタン６１２をクリックすることにより、表示画面の分割指定をおこなうことができる。この場合、選択した複数のパスについて、各パス内での累積遅延値の変動をあらわすグラフが分割表示領域ごとに表示される。
【０１２９】
また、カーソル６０１を移動させて入力ボックス６１３をクリックすることにより、表示画面を分割する分割数を入力することができる。なお、カーソル６０１を移動させて戻るボタン６２０または次へボタン６３０をクリックすると、パス選択画面６００に表示する解析対象回路３００内の部分回路を変化させることができる。
【０１３０】
（条件指定画面の具体例）
つぎに、ディスプレイ１３１に表示される条件指定画面の具体例について説明する。図７は、条件指定画面の一例を示す説明図である。図７において、条件指定画面７００は、パス内での累積遅延値の変動をあらわすグラフとともにディスプレイ１３１に表示する表示対象の指定をおこなう表示画面である。
【０１３１】
条件指定画面７００において、カーソル７０１を移動させて表示指定欄７１０の各ボタン（遅延、スラック、なまり、負荷容量、遅延感度、相関関係、ＳＴＡ、目標性能、修正前、確率密度分布）をクリックすることにより、任意の表示対象を指定することができる。
【０１３２】
たとえば、カーソル７０１を移動させてバラツキ指定欄７２０の複数のボタンのうちいずれか一つのボタンをクリックすることにより、パス内での遅延、スラック、なまり、負荷容量のいずれかのバラツキの変動をあらわすグラフを表示することができる。ここでは、遅延ボタン７２１がクリックされているため、パス内での遅延のバラツキの変動をあらわすグラフが表示されることとなる。
【０１３３】
さらに、カーソル７０１を移動させてオプション指定欄７３０の複数のボタンのうち任意のボタンをクリックすることにより、遅延感度、相関関係、ＳＴＡ、目標性能、修正前、確率密度分布のいずれかに関する情報をディスプレイ１３１に表示することができる。
【０１３４】
ここでは、ＳＴＡボタン７３１および目標性能ボタン７３２がクリックされているため、静的遅延解析（ＳＴＡ）によって得られる解析結果に基づくパス内での累積遅延値の変動をあらわすグラフおよび解析対象回路３００の目標性能をあらわすグラフが表示されることとなる。
【０１３５】
また、カーソル７０１を移動させて範囲指定欄７４０の入力ボックス７４１をクリックすることにより、ディスプレイ１３１に表示する遅延、スラック、なまり、負荷容量のバラツキに関する範囲を入力することができる。ここでは、入力ボックス７４１に「３」が入力されているため、遅延値のバラツキに関する範囲は「３σ値」となる。
【０１３６】
バラツキに関する範囲を具体的な数値（たとえば、時間［ｐｓ］）によって指定することもできる。具体的な数値によって指定する場合には、数値ボタン７４２をクリックしたあと、入力ボックス７４１に任意の数値を入力する。
【０１３７】
各種の条件の入力が終了した場合、カーソル７０１を移動させてグラフ表示ボタン７５０をクリックすると、入力した条件に基づく表示画面がディスプレイ１３１に表示されることとなる。また、キャンセルボタン７６０をクリックすると、図６に示したパス選択画面６００に移行することとしてもよい。
【０１３８】
なお、カーソル７０１を移動させてオプション指定欄７３０の相関関係ボタン７３３をクリックすると、たとえば、相関関係をあらわす回路素子間の指定をおこなうウインドウが表示される。ユーザは、このウインドウ上で任意の回路素子間を選択することとしてもよく、また、所定の閾値を設定することにより、相関係数が所定の閾値以上となる回路素子間を指定することとしてもよい。
【０１３９】
また、カーソル７０１を移動させてオプション指定欄７３０の確率密度分布ボタン７３４をクリックすると、遅延値の確率密度の変動をあらわすグラフを表示する回路素子を指定するウインドウが表示される。ユーザは、このウインドウ上でパス上の任意の回路素子を指定することができる。
【０１４０】
（ディスプレイ１３１の表示画面）
つぎに、ディスプレイ１３１に表示される遅延解析結果表示画面について説明する。図８は、遅延解析結果表示画面の一例を示す説明図（その１）である。図８において、遅延解析結果表示画面８００には、解析対象回路３００内のパスＰ１に関する遅延解析結果が表示されている。
【０１４１】
この遅延解析結果表示画面８００は、パス選択画面６００においてパスＰ１を選択するとともに、条件指定画面７００において、遅延ボタン７２１、ＳＴＡボタン７３１および目標性能ボタン７３２をクリックし、範囲指定として「３σ値」を設定した場合にディスプレイ１３１に表示される表示画面である。
【０１４２】
具体的には、遅延解析結果表示画面８００には、パスＰ１を構成する各回路素子Ｃ１、Ｃ２、Ｃ３のパスＰ１上の位置に対応付けて、回路情報８１０が表示されている。また、各回路素子Ｃ１、Ｃ２、Ｃ３のパスＰ１上の位置を特定する第１の軸と、各回路素子Ｃ１、Ｃ２、Ｃ３の累積遅延値を示す第２の軸と、からなる座標平面上に、回路情報８１０と対応付けて、パスＰ１内での累積遅延値の変動をあらわすグラフ８２０が表示されている。
【０１４３】
このグラフ８２０は、解析対象回路３００の統計的遅延解析結果から得られる各回路素子Ｃ１、Ｃ２、Ｃ３の累積遅延値と、各回路素子Ｃ１、Ｃ２、Ｃ３のパスＰ１上の位置とを対応付けてグラフ化したものである。このように、パスＰ１内での累積遅延値の変動をグラフ化して表示することにより、ユーザは、パスＰ１内でのボトルネックとなっている回路素子を直感的に判断することができる。
【０１４４】
さらに、パスＰ１内での遅延の累積バラツキの変動をあらわすグラフ８３０が表示されている。このように、パスＰ１内での遅延の累積バラツキの変動をグラフ化して表示することにより、ユーザは、どの回路素子において遅延のバラツキが大きくなったのかを直感的に判断することができる。
【０１４５】
また、パスＰ１内での累積遅延値の変動をあらわすグラフ８２０と、パスＰ１内での累積バラツキの変動をあらわすグラフ８３０とを、結合させて一つのグラフとして表示することにより、ユーザは、各回路素子Ｃ１、Ｃ２、Ｃ３における累積遅延値および累積バラツキの変動をあわせて判断することができる。
【０１４６】
具体的には、グラフ８３０には、パスＰ１上の先頭の回路素子Ｃ１から回路素子Ｃ３までの累積された遅延のバラツキの変動があらわされている。各回路素子Ｃ１、Ｃ２、Ｃ３における累積された遅延のバラツキは、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３に基づいて表現される。
【０１４７】
このグラフ８３０は、各回路素子Ｃ１、Ｃ２、Ｃ３における累積された遅延のバラツキを、各回路素子Ｃ１、Ｃ２、Ｃ３における遅延の累積バラツキをあらわす指標Ｌ１、Ｌ２、Ｌ３に応じたバラツキ幅によってあらわしている。これにより、ユーザは、回路素子Ｃ３において遅延のバラツキが大きくなっていることを直感的に判断することができる。
【０１４８】
また、同一座標平面上に、解析対象回路３００の静的遅延解析結果から得られる各回路素子Ｃ１、Ｃ２、Ｃ３の累積遅延値と、各回路素子Ｃ１、Ｃ２、Ｃ３のパスＰ１上の位置とを対応付けてグラフ化したグラフ８４０が表示されている。これにより、ユーザは、統計的遅延解析（ＳＳＴＡ）による解析結果と静的遅延解析（ＳＴＡ）による解析結果との差異を直感的に判断することができる。
【０１４９】
さらに、同一座標平面上に、解析対象回路３００の目標性能をあらわす点線８５０が表示されている。これにより、ユーザは、解析対象回路３００が目標性能を満たしているか否かを直感的に判断することができる。
【０１５０】
なお、遅延解析結果表示画面８００において、カーソル８０１を移動させて戻るボタン８６０をクリックすると、図７に示した条件指定画面７００に移行する。また、カーソル８０１を移動させて終了ボタン８７０をクリックすると、遅延解析結果の表示を終了することとしてもよい。
【０１５１】
なお、条件指定画面７００において、スラック、スルー（なまり）、負荷容量のいずれかのバラツキの変動をあらわすグラフを表示する指定をおこなった場合には、グラフ８３０と同様に、その指定に基づくグラフがディスプレイ１３１に表示されることとなる。
【０１５２】
図９は、遅延解析結果表示画面の一例を示す説明図（その２）である。図９において、遅延解析結果表示画面９００には、パスＰ１に関する遅延解析結果が表示されている。なお、図８に示した遅延解析結果表示画面８００と重複する部分については、その説明を省略する。
【０１５３】
この遅延解析結果表示画面９００は、パス選択画面６００においてパスＰ１を選択するとともに、条件指定画面７００において、遅延ボタン７２１、遅延感度ボタン、相関関係ボタン７３３、修正前ボタンおよび確率密度分布ボタン７３４をクリックし、範囲指定として「３σ値」を設定した場合にディスプレイ１３１に表示される表示画面である。
【０１５４】
具体的には、遅延解析結果表示画面９００には、回路情報８１０と対応付けて、解析対象回路３００の回路設計に関する修正前後のパスＰ１内での累積遅延値の変動をあらわすグラフ９２０，９４０が表示されている。さらに、修正前後のパスＰ１内での遅延の累積バラツキの変動をあらわすグラフ９３０，９５０が表示されている。
【０１５５】
グラフ９３０は、修正後のパスＰ１内での遅延の累積バラツキの変動をあらわしており、また、グラフ９５０は、修正前のパスＰ１内での遅延の累積バラツキの変動をあらわしている。
【０１５６】
このように、パスＰ１内での修正前後の累積遅延値の変動をあらわすグラフ９２０，９４０および累積バラツキの変動をあらわすグラフ９３０，９５０を重畳表示することにより、ユーザは、回路設計に関する修正をおこなった結果、遅延改善がどの程度おこなわれたのかを直感的に判断することができる。
【０１５７】
さらに、同一座標平面上に、各回路素子Ｃ１、Ｃ２、Ｃ３の遅延がパスＰ１全体の遅延に及ぼす影響をあらわす遅延感度をあらわすグラフ９６０が表示されている。これにより、ユーザは、パスＰ１上のどの回路素子の遅延感度が大きいのかを直感的に判断することができる。ここでは、パスＰ１上の回路素子Ｃ２の遅延感度で最も大きいと直感的に判断することができる。
【０１５８】
また、回路情報８１０と対応付けて、パスＰ１内の回路素子間の相互の相関関係をあらわす矢印９７０，９８０が表示されている。図２−２に示したように、回路素子Ｃ１と回路素子Ｃ３との相互の相関関係をあらわす相関係数は「０．８」であり、回路素子Ｃ２と回路素子Ｃ３との相互の相関関係をあらわす相関係数は「０．１」である。
【０１５９】
具体的には、回路素子Ｃ１と回路素子Ｃ３との相互の相関関係は、回路素子Ｃ２と回路素子Ｃ３との相互の相関関係に比べて強いことをあらわしている。このため、回路素子Ｃ１と回路素子Ｃ３とをつなぐ矢印９７０は太線で表現され、回路素子Ｃ２と回路素子Ｃ３とをつなぐ矢印９８０は細線かつ点線で表現されている。
【０１６０】
このように、回路素子間の相関関係の強さを当該回路素子間をつなぐ矢印の形状（点線、太線など）によって表現することにより、ユーザは、回路素子間の相互の相関関係を直感的に判断することができる。
【０１６１】
さらに、同一座標平面上に、回路素子Ｃ３の累積遅延値に関連付けて、回路素子Ｃ３における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフ９９０が表示されている。これにより、ユーザは、回路素子Ｃ３における遅延値の確率分布の状態を色の変化によって直感的に判断することができる。
【０１６２】
図１０は、遅延解析結果表示画面の一例を示す説明図（その３）である。この遅延解析結果表示画面１０００は、パス選択画面６００においてパスＰ１およびパスＰ３を選択するとともに、画面分割ボタン６１２をクリックした場合にディスプレイ１３１に表示される表示画面である。
【０１６３】
遅延解析結果表示画面１０００において、分割表示領域１０１０，１０２０ごとに、回路情報８１０，１０２１と対応付けて、累積遅延値の変動をあらわすグラフ１０１１，１０２２および遅延の累積バラツキの変動をあらわすグラフ１０１２，１０２３が表示されている。
【０１６４】
具体的には、分割表示領域１０１０には、パスＰ１に関する回路情報８１０と対応付けて、パスＰ１内での累積遅延値の変動をあらわすグラフ１０１１およびパスＰ１内での遅延の累積バラツキの変動をあらわすグラフ１０１２とが表示されている。
【０１６５】
また、分割表示領域１０２０には、パスＰ３に関する回路情報１０２１と対応付けて、パスＰ３内での累積遅延値の変動をあらわすグラフ１０２２およびパスＰ３内での遅延のバラツキの変動をあらわすグラフ１０２３が表示されている。
【０１６６】
このように、複数のパスを選択した場合には、同一画面上に、遅延解析結果を並べて表示することができるため、ユーザは、異なるパス間（パスＰ１とパスＰ３）における遅延解析結果の差異を直感的に判断することができる。
【０１６７】
なお、遅延、スラック、スルー（なまり）、負荷容量のバラツキの変動をあらわすグラフにおけるバラツキの範囲は任意に設定可能である。具体的には、図７に示した条件指定画面７００において、入力ボックス７４１をクリックすることにより、任意の範囲指定をおこなうことができる。
【０１６８】
図１１は、パス上での遅延の累積バラツキの変動をあらわすグラフを示す説明図である。図１１において、あるパス上での遅延の累積バラツキの範囲を「３σ値」としたグラフ１１１０と「２σ値」としたグラフ１１２０とが示されている。図１１に示すように、遅延の累積バラツキの範囲を変えると、パス上での遅延の累積バラツキの変動の見え方が異なる。
【０１６９】
条件指定画面７００において、バラツキの範囲を任意に指定することにより、パス上での遅延の累積バラツキの変動をあらわす様々な形状のグラフを表示させることができる。このように、ユーザは、条件指定画面７００を操作することにより、各回路素子の累積バラツキの変動を直感的に理解するための最適なバラツキの範囲を任意に設定することができる。
【０１７０】
（遅延解析結果表示装置１００の遅延解析結果表示処理手順）
つぎに、この発明の実施の形態にかかる遅延解析結果表示装置１００の遅延解析結果表示処理手順について説明する。図１２は、この発明の実施の形態にかかる遅延解析結果表示装置１００の遅延解析結果表示処理手順を示すフローチャートである。
【０１７１】
図１２のフローチャートにおいて、まず、遅延解析結果表示装置１００は、解析対象回路の遅延解析結果が入力されたか否かを判断する（ステップＳ１２０１）。具体的には、取得部５０１により、解析対象回路の遅延解析結果が取得されたか否かを判断する。
【０１７２】
ここで、遅延解析結果が入力されるのを待って（ステップＳ１２０１：Ｎｏ）、入力された場合（ステップＳ１２０１：Ｙｅｓ）、選択部５０３により、解析対象回路内の任意のパスの選択を受け付けたか否かを判断する（ステップＳ１２０２）。
【０１７３】
ここで、パスが選択されるのを待って（ステップＳ１２０２：Ｎｏ）、選択された場合（ステップＳ１２０２：Ｙｅｓ）、抽出部５０２により、ステップＳ１２０２において選択されたパスを構成する回路素子の累積遅延値に関する情報を抽出する（ステップＳ１２０３）。
【０１７４】
つぎに、受付部５０５により、遅延解析結果をディスプレイ１３１に表示する際の条件に関する指定入力を受け付けたか否かを判断する（ステップＳ１２０４）。ここで、指定入力を受け付けるのを待って（ステップＳ１２０４：Ｎｏ）、受け付けた場合（ステップＳ１２０４：Ｙｅｓ）、算出部５０４により、算出処理を実行する（ステップＳ１２０５）。
【０１７５】
このあと、生成部５０６により、ステップＳ１２０５において算出された算出結果に基づく表示データを生成し（ステップＳ１２０６）、表示部５０７により、ステップＳ１２０４において指定入力を受け付けた条件に基づく解析対象回路の遅延解析結果を表示して（ステップＳ１２０７）、本フローチャートによる一連の処理を終了する。
【０１７６】
なお、ステップＳ１２０２において、解析対象回路内のパスの選択を受け付けることとしたが、解析対象回路内の任意のパスを自動的に選択し、ステップＳ１２０３において、自動的に選択されたパスを構成する回路素子の累積遅延値に関する情報を抽出することとしてもよい。
【０１７７】
（算出処理手順）
つぎに、上述したステップＳ１２０５における算出処理手順について説明する。図１３は、ステップＳ１２０５における算出処理手順を示すフローチャートである。図１３のフローチャートにおいて、図１２に示すステップＳ１２０４において指定入力を受け付けた遅延、スラック、スルーおよび負荷容量のうちいずれか一つに関する確率分布パラメータを回路素子ライブラリ２００から読み出す（ステップＳ１３０１）。
【０１７８】
このあと、読み出した確率分布パラメータを用いて、各回路素子における遅延、スラック、スルーおよび負荷容量のうちいずれか一つのバラツキをあらわす指標（上述したＧｎに相当する）を算出する（ステップＳ１３０２）。
【０１７９】
最後に、各回路素子における遅延、スラック、スルーおよび負荷容量のうちいずれか一つの累積バラツキをあらわす指標（上述したＬｎに相当する）を算出して（ステップＳ１３０３）、図１２に示すステップＳ１２０６に移行する。
【０１８０】
なお、算出部５０４による算出処理は、図１２に示すステップＳ１２０２においてパスの選択を受け付けた場合、そのパスを構成する各回路素子について、遅延、スラック、スルーおよび負荷容量のすべてに関する算出処理を実行し、その算出結果をメモリに保持することとしてもよい。この場合、ステップＳ１２０４のあと、生成部５０６により、指定入力に応じた算出結果をメモリから読み出して、その算出結果に基づく表示データを生成する。
【０１８１】
このように、この発明の実施の形態によれば、解析対象回路の任意のパス内での累積遅延値の変動をグラフ化して表示するとともに、そのパス内での遅延、スラック、なまり、負荷容量の累積バラツキの変動をグラフ化して表示することができる。
【０１８２】
さらに、これらのグラフとともに、各回路素子の遅延がパス全体の遅延に及ぼす影響を示す遅延感度の変動をあらわすグラフ、パス内の回路素子間の相互の相関関係をあらわす情報および解析対象回路の目標性能などを表示することができる。
【０１８３】
これにより、解析対象回路の遅延解析結果および各種のバラツキ特性に関するユーザの直感的な理解を向上させることができ、タイミング解析および回路設計の効率化を図ることができる。
【０１８４】
以上説明したように、遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法によれば、遅延解析結果の直感的な理解を支援することにより、設計負担の軽減および設計期間の短縮化を図ることができる。
【０１８５】
なお、本実施の形態で説明した遅延解析結果表示方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
【０１８６】
（付記１）解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示させる表示工程をコンピュータに実行させることを特徴とする遅延解析結果表示プログラム。
【０１８７】
（付記２）前記表示工程は、
さらに、前記座標平面上に、前記各回路素子の遅延に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内での遅延のバラツキの変動をあらわすグラフを表示させることを特徴とする付記１に記載の遅延解析結果表示プログラム。
【０１８８】
（付記３）前記表示工程は、
前記パス上の先頭の回路素子から任意の回路素子までの累積された遅延のバラツキの変動をあらわすグラフを表示させることを特徴とする付記２に記載の遅延解析結果表示プログラム。
【０１８９】
（付記４）前記表示工程は、
前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子の遅延のバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内での遅延のバラツキの変動をあらわすグラフとを結合させたグラフを表示させることを特徴とする付記２または３に記載の遅延解析結果表示プログラム。
【０１９０】
（付記５）前記表示工程は、
さらに、前記座標平面上に、前記各回路素子のスラックに関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内でのスラックのバラツキの変動をあらわすグラフを表示させることを特徴とする付記１に記載の遅延解析結果表示プログラム。
【０１９１】
（付記６）前記表示工程は、
前記パス上の先頭の回路素子から任意の回路素子までの累積されたスラックのバラツキの変動をあらわすグラフを表示させることを特徴とする付記５に記載の遅延解析結果表示プログラム。
【０１９２】
（付記７）前記表示工程は、
前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子のスラックのバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内でのスラックのバラツキの変動をあらわすグラフとを結合させたグラフを表示させることを特徴とする付記５または６に記載の遅延解析結果表示プログラム。
【０１９３】
（付記８）前記表示工程は、
さらに、前記座標平面上に、前記各回路素子のスルーに関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内でのスルーのバラツキの変動をあらわすグラフを表示させることを特徴とする付記１に記載の遅延解析結果表示プログラム。
【０１９４】
（付記９）前記表示工程は、
前記パス上の先頭の回路素子から任意の回路素子までの累積されたスルーのバラツキの変動をあらわすグラフを表示させることを特徴とする付記８に記載の遅延解析結果表示プログラム。
【０１９５】
（付記１０）前記表示工程は、
前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子のスルーのバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内でのスルーのバラツキの変動をあらわすグラフとを結合させたグラフを表示させることを特徴とする付記８または９に記載の遅延解析結果表示プログラム。
【０１９６】
（付記１１）前記表示工程は、
さらに、前記座標平面上に、前記各回路素子の負荷容量に関する確立密度分布から得られるバラツキと当該各回路素子の位置とを対応付けることにより、前記パス内での負荷容量のバラツキの変動をあらわすグラフを表示させることを特徴とする付記１に記載の遅延解析結果表示プログラム。
【０１９７】
（付記１２）前記表示工程は、
前記パス上の先頭の回路素子から任意の回路素子までの累積された負荷容量のバラツキの変動をあらわすグラフを表示させることを特徴とする付記１１に記載の遅延解析結果表示プログラム。
【０１９８】
（付記１３）前記表示工程は、
前記座標平面上に、前記各回路素子の累積遅延値と前記各回路素子の負荷容量のバラツキとを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフと前記パス内での負荷容量のバラツキの変動をあらわすグラフとを結合させたグラフを表示させることを特徴とする付記１１または１２に記載の遅延解析結果表示プログラム。
【０１９９】
（付記１４）前記表示工程は、
さらに、前記座標平面上に、前記各回路素子の遅延が前記パス全体の遅延に及ぼす影響を示す遅延感度と当該各回路素子の位置とを対応付けることにより、前記パス内での前記遅延感度の変動をあらわすグラフを表示させることを特徴とする付記１〜１３のいずれか一つに記載の遅延解析結果表示プログラム。
【０２００】
（付記１５）前記表示工程は、
さらに、前記各回路素子の位置に関連付けて、前記パス内の回路素子間の相互の相関関係に関する情報を表示させることを特徴とする付記１〜１４のいずれか一つに記載の遅延解析結果表示プログラム。
【０２０１】
（付記１６）前記表示工程は、
さらに、前記各回路素子の累積遅延値に関連付けて、前記各回路素子における遅延値に関する確立密度の変動を色の濃淡によってあらわすグラフを表示させることを特徴とする付記１〜１５のいずれか一つに記載の遅延解析結果表示プログラム。
【０２０２】
（付記１７）前記表示工程は、
さらに、前記座標平面上に、前記解析対象回路の目標性能をあらわすグラフを表示させることを特徴とする付記１〜１６のいずれか一つに記載の遅延解析結果表示プログラム。
【０２０３】
（付記１８）前記表示工程は、
前記表示画面上の表示領域を分割することにより、複数の分割表示領域を生成し、前記解析対象回路内の複数のパスについて、当該各パス内での累積遅延値の変動をあらわすグラフを前記分割表示領域ごとに表示させることを特徴とする付記１〜１７のいずれか一つに記載の遅延解析結果表示プログラム。
【０２０４】
（付記１９）前記表示工程は、
さらに、前記座標平面上に、前記解析対象回路の回路設計に関する修正前の前記パス内での累積遅延値の変動をあらわすグラフを表示させることを特徴とする付記１〜１８のいずれか一つに記載の遅延解析結果表示プログラム。
【０２０５】
（付記２０）付記１〜１９のいずれか一つに記載の遅延解析結果表示プログラムを記録した前記コンピュータに読み取り可能な記録媒体。
【０２０６】
（付記２１）解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示する表示手段を備えることを特徴とする遅延解析結果表示装置。
【０２０７】
（付記２２）解析対象回路内の任意のパスを構成する各回路素子の当該パス上の位置を特定する第１の軸と、前記各回路素子の累積遅延値を示す第２の軸と、からなる座標平面上に、前記解析対象回路の遅延解析結果から得られる前記各回路素子の累積遅延値と当該各回路素子の位置とを対応付けることにより、前記パス内での累積遅延値の変動をあらわすグラフを表示画面に表示する表示工程を含んだことを特徴とする遅延解析結果表示方法。
【産業上の利用可能性】
【０２０８】
以上のように、本発明にかかる遅延解析結果表示プログラム、該プログラムを記録した記録媒体、遅延解析結果表示装置および遅延解析結果表示方法は、ＬＳＩの遅延解析に有用である。
【図面の簡単な説明】
【０２０９】
【図１】この発明の実施の形態にかかる遅延解析結果表示装置のハードウェア構成を示すブロック図である。
【図２−１】回路素子ライブラリの記憶内容を示す説明図（その１）である。
【図２−２】回路素子ライブラリの記憶内容を示す説明図（その２）である。
【図３】この発明の実施の形態にかかる解析対象回路の一例を示す回路図である。
【図４】この発明の実施の形態にかかる遅延解析結果となる遅延解析結果リストの一例を示す説明図である。
【図５】この発明の実施の形態にかかる遅延解析結果表示装置の機能的構成を示すブロック図である。
【図６】パス選択画面の一例を示す説明図である。
【図７】条件指定画面の一例を示す説明図である。
【図８】遅延解析結果表示画面の一例を示す説明図（その１）である。
【図９】遅延解析結果表示画面の一例を示す説明図（その２）である。
【図１０】遅延解析結果表示画面の一例を示す説明図（その３）である。
【図１１】パス上での遅延の累積バラツキの変動をあらわすグラフを示す説明図である。
【図１２】この発明の実施の形態にかかる遅延解析結果表示装置の遅延解析結果表示処理手順を示すフローチャートである。
【図１３】ステップＳ１１０５における算出処理手順を示すフローチャートである。
【符号の説明】
【０２１０】
１００  遅延解析結果表示装置
２００  回路素子ライブラリ
２００−１〜２００−ｎ  回路素子情報
２２０  相関テーブル
３００  解析対象回路
４００  遅延解析結果リスト
５０１  取得部
５０２  抽出部
５０３  選択部
５０４  算出部
５０５  受付部
５０６  生成部
５０７  表示部
６００  パス選択画面
７００  条件指定画面
８００，９００，１０００  遅延解析結果表示画面
【図１】
2008197882.tif 000004
【図２−１】
2008197882.tif 000005
【図２−２】
2008197882.tif 000006
【図３】
2008197882.tif 000007
【図４】
2008197882.tif 000008
【図５】
2008197882.tif 000009
【図６】
2008197882.tif 000010
【図７】
2008197882.tif 000011
【図８】
2008197882.tif 000012
【図９】
2008197882.tif 000013
【図１０】
2008197882.tif 000014
【図１１】
2008197882.tif 000015
【図１２】
2008197882.tif 000016
【図１３】
2008197882.tif 000017