(57)【要約】【課題】デジタル変調部から出力されるＩＱ信号のタイミングすれを調整し、歪を消去して高品質な信号を送信できる無線送信機を提供する。【解決手段】デジタル変調部２１は、入力されるベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。Ｄ／Ａコンバータ２２は、デジタル変調部２１でデジタル変調された信号をアナログ信号に変換する。ＩＱタイミング調整部２３は、例えばＤ／Ａコンバータ２２の出力信号に対してＩ相もしくはＱ相の導線長を長くすることで、ＩＱ間のタイミングを調整する。アナログ直交変調器２４は、ＩＱタイミング調整部２３で調整された信号を目的のＲＦ周波数帯へアップ・コンバートし、ＲＦ帯の変調波信号を出力する。この変調波信号は、電力増幅器２５で増幅されてアンテナから外部へ送信される。【選択図】      図１
2008172838.tif 000002
【特許請求の範囲】
【請求項１】
複数の通信チャネルの送信を行う無線送信機において、
Ｎ（Ｎは１以上の整数）キャリア分の複素ベースバンド信号に基づき、各キャリアに対応する周波数でデジタル変調を行って合成し、複素ＩＦ信号Ｉ（ｔ）及びＱ（ｔ）として出力するデジタル変調部と、
前記デジタル変調部の出力信号をデジタルからアナログへ変換して出力するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの出力信号に対してＩＱ間のタイミングのずれを調整するＩＱタイミング調整部と、
前記ＩＱタイミング調整部の出力信号に基づき搬送波信号を直交変調し、ＲＦ信号を出力するアナログ直交変調器と、
前記アナログ直交変調器から出力されるＲＦ信号を電力増幅して出力する電力増幅と、
前記アナログ直交変調器の出力信号をＩＦ周波数帯へ変換するミキサと、
前記ミキサから出力されるＩＦ信号に対して帯域制限を行う帯域制限フィルタと、
前記帯域制限フィルタから出力されるＩＦ信号をアナログからデジタルへ変換して出力するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力信号に対してデジタル直交検波を行うデジタル直交検波部と、
前記デジタル直交検波部の出力信号によりＩＱ間のタイミングのずれを検出し、前記ＩＱタイミング調整部に制御信号を出力してＩＱ間のタイミングのずれを調整するＩＱタイミングずれ検出部と、
を具備することを特徴とする無線送信機。
【請求項２】
デジタル変調された複素ＩＦ信号Ｉ（ｔ）及びＱ（ｔ）をアフィン変換係数に基づいてアフィン変換し、補償済信号ａ（ｔ）及びｂ（ｔ）を出力するアフィン変換部と、
前記アフィン変換部から出力される補償済信号ａ（ｔ）及びｂ（ｔ）に対し、Ｉ相もしくはＱ相にＦＩＲフィルタを用いて遅延を与えてＩＱ間のタイミングを調整するＩＱタイミング調整部と、
前記ＩＱタイミング調整機能部から出力される信号をデジタルからアナログへ変換して出力するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータの出力信号に基づき搬送波信号を直交変調し、ＲＦ信号を出力するアナログ直交変調器と、
前記アナログ直交変調器から出力されるＲＦ信号を電力増幅して出力する電力増幅器と、
電力増幅器の出力信号をＩＦ周波数帯へ変換する周波数変換部と、
前記周波数変換部で周波数変換されたＩＦ信号に対して帯域制限を行う帯域制限フィルタと、
前記帯域制限フィルタから出力されるＩＦ信号をアナログからデジタルへ変換して出力するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの出力信号をデジタル直交検波し、前記デジタル変調部と実質的に等しいＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）を出力するデジタル直交検波部と、
前記複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）に残留する線形歪を歪係数として抽出し、前記歪係数を含んだ更新式に従って現在の前記アフィン変換係数を新しいアフィン変換係数に更新して前記アフィン変換部に再設定する制御部と、
前記デジタル直交検波部の出力信号によりＩＱ間のタイミングのずれをＩＱ直交度のずれと分離して検出し、前記ＩＱタイミング調整部に制御信号を出力してＩＱ間のタイミングのずれを調整するＩＱタイミングずれ検出部と、
を具備することを特徴とする無線送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ直交変調器で発生するＩ相とＱ相間のタイミングのずれを補正する機能を備えた無線送信機に関するものである。
【背景技術】
【０００２】
Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access：広帯域符号分割多重アクセス通信）方式などの移動体通信システムにおける従来の無線送信機は、図１４に示すように構成されている。
【０００３】
図１４において、１１はデジタル変調部で、入力されるベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へのデジタル直交変調を行い、マルチキャリア合成を行う。上記デジタル変調部１１でデジタル変調された信号は、Ｄ／Ａコンバータ１２でアナログ信号に変換されてアナログ直交変調器１３へ送られる。このアナログ直交変調器１３は、Ｄ／Ａコンバータ１２の出力信号を目的のＲＦ（Radio Frequency：無線周波数）周波数帯へとアップ・コンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器１４で増幅され、アンテナ（図示せず）から外部へ送信される。
【０００４】
図１５は、上記図１４におけるデジタル変調部１１の構成例を示したものである。デジタル変調部１１には、帯域制限フィルタ１１１ａ〜１１１ｎ、アップサンプルフィルタ１１２ａ〜１１２ｎ、デジタル直交変調部１１３ａ〜１１３ｎ、マルチキャリア合成器１１４により構成される。
【０００５】
帯域制限フィルタ１１１ａ〜１１１ｎは、各キャリアに対応する入力ベースバンド信号に対してそれぞれ帯域制限を行う。上記帯域制限フィルタ１１１ａ〜１１１ｎから出力される信号は、アップサンプルフィルタ１１２ａ〜１１２ｎでアップサンプルされ、デジタル直交変調部１１３ａ〜１１３ｎへ送られてそれぞれ異なるキャリア周波数へとデジタル直交変調（複素周波数変換）される。そして、上記デジタル直交変調部１１３ａ〜１１３ｎで周波数変換されたＮ個の信号は、マルチキャリア合成器１１４により合成されて出力される。
【０００６】
上記のようにＷ−ＣＤＭＡ方式などのデジタル変調方式による無線送信機は、アナログ直交変調器１３を用いて構成している。
【０００７】
上記アナログ直交変調器１３は、Ｉ（In-phase）相とＱ（Quadrature）相のタイミングがずれると変調精度が劣化し、送信信号に歪が発生して信号品質が劣化するという問題がある。
【０００８】
Ｉ相とＱ相のタイミングがずれを生じない高精度なアナログ直交変調器を用いればよいが、通常そのようなアナログ直交変調器は高価であり、無線送信機を量産する場合、コストがかかってしまう。
【０００９】
このため従来の無線送信機では、例えば直交変調器の前段にＩ信号用抑圧フィルタ及びＱ信号用抑圧フィルタを設けると共に上記各抑圧フィルタの出力側に遅延補正回路を設け、上記各フィルタから出力されるＩ信号とＱ信号の遅延時間差が無くなるように補正し、その補正後の信号を直交変調することにより、簡易なアナログ直交変調器を用いた場合でも送信信号の品質を向上できるようにしたものが考えられている（例えば、特許文献１参照。）。
【特許文献１】特開平１１−４６２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記従来のように遅延補正回路を設けてＩ信号とＱ信号の遅延時間差を補正し、その後、アナログ直交変調器に入力して直交変調する方法では、Ｉ信号とＱ信号の遅延時間差を例えば高価なネットワーク・アナライザを使用して測定し、その測定結果に基づいて遅延補正回路の回路定数を調整しなければならないので、遅延補正回路の調整が非常に面倒である。
【００１１】
本発明は上記の課題を解決するためになされたもので、Ｉ信号とＱ信号のタイミング検出手段を備えることにより、ＩＱ間のタイミング調整を容易に行うことができ、安価なアナログ直交変調器を用いても歪の発生を低減して高品質な信号を送信できる無線送信機を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、複数の通信チャネルの送信を行う無線送信機において、Ｎ（Ｎは１以上の整数）キャリア分の複素ベースバンド信号に基づき、各キャリアに対応する周波数でデジタル変調を行って合成し、複素ＩＦ信号Ｉ（ｔ）及びＱ（ｔ）として出力するデジタル変調部と、前記デジタル変調部の出力信号をデジタルからアナログへ変換して出力するＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力信号に対してＩＱ間のタイミングのずれを調整するＩＱタイミング調整部と、前記ＩＱタイミング調整部の出力信号に基づき搬送波信号を直交変調し、ＲＦ信号を出力するアナログ直交変調器と、前記アナログ直交変調器から出力されるＲＦ信号を電力増幅して出力する電力増幅と、前記アナログ直交変調器の出力信号をＩＦ周波数帯へ変換するミキサと、前記ミキサから出力されるＩＦ信号に対して帯域制限を行う帯域制限フィルタと、前記帯域制限フィルタから出力されるＩＦ信号をアナログからデジタルへ変換して出力するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力信号に対してデジタル直交検波を行うデジタル直交検波部と、前記デジタル直交検波部の出力信号によりＩＱ間のタイミングのずれを検出し、前記ＩＱタイミング調整部に制御信号を出力してＩＱ間のタイミングのずれを調整するＩＱタイミングずれ検出部とを具備することを特徴とする。
【００１３】
第２の発明は、デジタル変調された複素ＩＦ信号Ｉ（ｔ）及びＱ（ｔ）をアフィン変換係数に基づいてアフィン変換し、少なくともＩＱ直交度ずれを補償して補償済信号ａ（ｔ）及びｂ（ｔ）を出力するアフィン変換部と、前記アフィン変換部から出力される補償済信号ａ（ｔ）及びｂ（ｔ）に対し、Ｉ相もしくはＱ相にＦＩＲフィルタを用いて遅延を与えてＩＱ間のタイミングを調整するＩＱタイミング調整部と、前記ＩＱタイミング調整機能部から出力される信号をデジタルからアナログへ変換して出力するＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力信号に基づき搬送波信号を直交変調し、ＲＦ信号を出力するアナログ直交変調器と、前記アナログ直交変調器から出力されるＲＦ信号を電力増幅して出力する電力増幅器と、電力増幅器の出力信号をＩＦ周波数帯へ変換する周波数変換部と、前記周波数変換部で周波数変換されたＩＦ信号に対して帯域制限を行う帯域制限フィルタと、前記帯域制限フィルタから出力されるＩＦ信号をアナログからデジタルへ変換して出力するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータの出力信号をデジタル直交検波し、前記デジタル変調部と実質的に等しいＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）を出力するデジタル直交検波部と、前記複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）に残留する線形歪を歪係数として抽出し、前記歪係数を含んだ更新式に従って現在の前記アフィン変換係数を新しいアフィン変換係数に更新して前記アフィン変換部に再設定する制御部と、前記デジタル直交検波部の出力信号によりＩＱ間のタイミングのずれを検出するＩＱタイミングずれ検出部とを具備し、前記ＩＱタイミングずれ検出部は、互いに周波数が異なる複数の前記複素ＩＦ信号に対応する複数のＩＱ相関係数を算出するステップと、複数の前記周波数とＩＱ相関係数とから、前記タイミングのずれをＩＱ直交度のずれと分離して算出するステップとを実行することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、デジタル変調部の出力信号に対し、ＩＱ間のタイミング調整機能を備えることで、アナログ直交変調器等のアナログ部においてＩＱ間のタイミングがずれて発生する歪を消去することができ、歪のない高品質な信号を送信することが可能になる。
【００１５】
また、デジタル変調部の出力信号に対し、アフィン変換器によって歪補償を行った後、更にＩＱタイミング調整部によってＩＱの間タイミングずれを調整しているので、アフィン変換器の処理だけでは歪が残ってしまうような場合でも、アナログ直交変調器等のアナログ部において発生する歪を確実に除去でき、より高品質な信号を得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態を説明する。  
（第１実施形態）
本実施形態は、例えば４キャリアのＷ−ＣＤＭＡ（Wide-Code Division Multiple Access）信号を送信する無線送信機（無線基地局）に本発明を適用したものである。
【００１７】
図１は、本発明の第１実施形態に係る無線送信機の構成を示すブロック図であり、ベースバンド処理以降の送信系のみ示している。
【００１８】
図１において、２１はデジタル変調部で、入力される４つのベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。上記デジタル変調部２１でデジタル変調された信号は、Ｄ／Ａコンバータ２２でアナログ信号に変換されてＩＱタイミング調整部２３へ送られる。このＩＱタイミング調整部２３は、Ｉ信号とＱ信号間のタイミングを調整するもので、その詳細については後述する。上記ＩＱタイミング調整部２３でタイミング調整された信号は、アナログ直交変調器２４へ送られる。このアナログ直交変調器２４は、ＩＱタイミング調整部２３で調整された信号を目的のＲＦ周波数帯へアップ・コンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器２５で増幅され、アンテナ（図示せず）から外部へ送信される。
【００１９】
次に各部の詳細について説明する。本実施例では、デジタル変調部２１は１１と同等なので図１５を参照する。
【００２０】
デジタル変調部２１には、チップレート（３．８４ＭＨｚ）をサンプリング周波数とするデジタル複素ベースバンド信号（ＩＱ信号）が４キャリア分入力される。各デジタル複素ベースバンド信号は、拡散符号で多重化された複数チャネルの合成信号であり、各チャネルは夫々電力制御され異なる振幅を持つので、各デジタル複素ベースバンド信号はＩＱ平面上で任意の値を取り得る。各デジタル複素ベースバンド信号はまず、ＦＩＲフィルタである帯域制限フィルタ１１１ａ〜１１１ｄによりＩ、Ｑ成分に対して個別にルートロールオフ特性のフィルタリングを夫々施される。次にアップサンプルフィルタ１１２ａ〜１１２ｄにより、０挿入され、サンプリング周波数が１２２．８８ＭＨｚ（３．８４ＭＨｚの３２倍）までオーバサンプルされると共にイメージ成分は除去される。次にデジタル直交変調器１１３ａ〜１１３ｄにより、アップサンプルフィルタ１１２ａ〜１１２ｄの出力（ＩＱ信号）は、（ｃｏｓ(２πｆｉ)，ｓｉｎ(２πｆｉ)），（ｉ=１…４）で表される複素ローカル信号とそれぞれ複素乗算される。複素乗算しているので、これによる新たなイメージの発生はなく、単に周波数がＩＦ帯に変換される。ｆ１〜ｆ４は例えば、約３０ＭＨｚ以下の周波数で５ＭＨｚの離調で配置される。次に、各キャリアの複素乗算出力（ＩＱ信号）は加算的に合成される。
【００２１】
上記デジタル変調部２１から出力されるＩＱ信号（デジタル信号）は、Ｄ／Ａコンバータ２２でアナログ信号に変換されてＩＱタイミング調整部２３へ送られる。
【００２２】
上記ＩＱタイミング調整部２３は、図２に示すように構成される。  
この図２に示すＩＱタイミング調整部２３は、Ｄ／Ａコンバータ２２の出力信号に対してＩ相もしくはＱ相の導線長を長くすることで、ＩＱ間のタイミングを調整するアナログ方式について示したものである。この導線長の変更によるＩＱ間タイミング調整を実施するには様々な方法が考えられるが、図２はその一例を示したものである。
【００２３】
図２において、３１ａ、３１ｂは入力端子で、Ｄ／Ａコンバータ２２から出力されるＩ相、Ｑ相の信号が入力される。上記入力端子３１ａ、３１ｂには、それぞれケーブル３２ａ、３２ｂが接続される。そして、アナログ直交変調器２４側には、Ｉ相、Ｑ相ともそれぞれ基板上にアナログ直交変調器２４までの導線長が一定の長さ単位Ｌで順次異なるように配線３３、３４を施しておき、それぞれの先端にコネクタ３５ａ〜３５ｄ、３６ａ〜３６ｄを設け、上記ケーブル３２ａ、３２ｂを接続可能にする。例えば信号が長さＬの導線を流れる時間をＴとすると、Ｉ相側のケーブル３２ａをコネクタ３５ａに接続したときと比較してコネクタ３５ｂに接続した場合は信号のタイミングは時間Ｔだけ遅れてアナログ直交変調器２４に入力される。
【００２４】
従って、Ｉ相側のケーブル３２ａをコネクタ３５ｂに接続し、Ｑ相側のケーブル３２ｂをコネクタ３６ａに接続しておけばアナログ直交変調器２４への入力時にＩ相はＱ相に対して時間Ｔだけタイミングが遅れる。逆にＱ相をＩ相に対して時間Ｔだけタイミングを遅らせたい場合は、Ｉ相側のケーブル３２ａをコネクタ３５ａに接続し、Ｑ相側のケーブル３２ｂをコネクタ３６ｂに接続すればよい。上記のようにケーブル３２ａ、３２ｂを最適な配線のコネクタ３５ａ〜３５ｄ、３６ａ〜３６ｄに接続し、ＩＱ間タイミングを最適値に調整する。
【００２５】
上記のようにＩＱタイミング調整部２３は、ケーブル３２ａ、３２ｂを最適な配線のコネクタ３５ａ〜３５ｄ、３６ａ〜３６ｄに接続することにより、ＩＱ間タイミングを調整することができる。基板に施す配線３３、３４における最短の配線と最長の配線の導線の長さの差は、想定されるＩＱ間タイミングずれを十分にカバーできる範囲で決定すればよい。また、各配線３３、３４の長さの差の単位Ｌは、タイミングずれをどの程度の精度（時間間隔）で調整するかによって決定すればよい。例えばＩＱ間タイミングずれによる歪をより低いレベルまで補正したい場合には、上記Ｌの値を小さく設定する。例えば１ｎｓの遅延を発生する長さより小さい値に設定される。
【００２６】
上記ＩＱタイミング調整部２３でタイミングが調整されたＩＱ信号は、アナログ直交変調器２４へ送られてアナログ直交変調される。アナログ直交変調器２４は、例えばＭＭＩＣ（Microwave Monolithic Integrated Circuit）により実現される。本実施形態のようにＩ、Ｑ相を個別にＤ／Ａ変換し、アナログ直交変調する方式では、安価な部品で高いＣ／Ｎ（Carrier-to-Noise Ratio）が得られる。
【００２７】
なお、アナログＩＦ信号は、１００ＭＨｚ以下と周波数がそれほど高くないので、ケーブルやコネクタは比較的安価な物を使用できる。具体的には、ケーブルは小径のシールドもしくは同軸ケーブルであり、コネクタは面実装タイプのものが使用できる。また、ケーブルの長さを変えるわけではないので、部品種を削減できる。
【００２８】
上記実施形態によれば、ＩＱタイミング調整部２３を備えることで、アナログ直交変調器においてＩＱ間のタイミングがずれて発生する歪を消去でき、高品質な信号を送信することが可能になる。
【００２９】
（第２実施形態）
次に本発明の第２実施形態に係る無線送信機について説明する。  
図３は、本発明の第２実施形態に係る無線送信機の構成を示すブロック図である。この第２実施形態に係る無線送信機は、第１実施形態に係る無線送信機において、フィードバック系を設けてＩＱ間タイミング調整部を制御し、ＩＱ信号のタイミングのずれを自動的に調整するようにしたものである。
【００３０】
図３に示すようにデジタル変調部２１は、入力されるベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。デジタル変調部２１でデジタル変調された信号は、Ｄ／Ａコンバータ２２でアナログ信号に変換されてＩＱタイミング調整部２３Ａへ送られる。このＩＱタイミング調整部２３Ａは、例えば第１実施形態に示したＩＱタイミング調整部２３におけるケーブル３２ａ、３２ｂとコネクタ３５ａ〜３５ｄ、３６ａ〜３６ｄとの接続を後述するＩＱタイミングずれ検出部４６から出力される制御信号によって電子的に切替えられるようになっている。
【００３１】
上記ＩＱタイミング調整部２３Ａでタイミング調整された信号は、アナログ直交変調器２４へ送られる。このアナログ直交変調器２４は、ＩＱタイミング調整部２３で調整された信号を目的のＲＦ周波数帯へアップ・コンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器２５で増幅され、アンテナ（図示せず）から外部へ送信される。
【００３２】
そして、上記電力増幅器２５で増幅された信号の一部が結合器４１により取り出され、フィードバック系の周波数変換部であるミキサ４２に入力される。ミキサ４２は、電力増幅器２５で増幅された信号をＩＦ周波数帯へとダウン・コンバートする。このミキサ４２でダウン・コンバートされたＩＦ信号は、帯域制限フィルタ４３で帯域制限され、目的のＩＦ周波数以外の周波数成分が除去される。帯域制限フィルタ４３で帯域制限されたアナログ信号は、Ａ／Ｄコンバータ４４によりデジタル信号へ変換されてデジタル直交検波部４５へ送られる。デジタル直交検波部４５は、Ａ／Ｄコンバータ４４で変換されたデジタル信号をデジタル直交検波してＩＱ信号に変換する。
【００３３】
上記デジタル直交検波部４５から出力されるＩＱ信号は、ＩＱタイミングずれ検出部４６へ送られる。このＩＱタイミングずれ検出部４６は、Ｉ信号とＱ信号のタイミングのずれを検出し、その検出値に基づいて上記ＩＱタイミング調整部２３Ａにおけるケーブル３２ａ、３２ｂとコネクタ３５ａ〜３５ｄ、３６ａ〜３６ｄとの接続を切替え、Ｉ信号とＱ信号のタイミングを一致させる。
【００３４】
次に、フィードバック系における各部の詳細について説明する。なお、デジタル変調部２１、Ｄ／Ａコンバータ２２、ＩＱタイミング調整部２３Ａ、アナログ直交変調器２４、電力増幅器２５は、上記第１実施形態と同様な構成であるので詳細な説明は省略する。
【００３５】
ミキサ４２は、結合器４１により取り出された電力増幅器２５の出力の一部が入力されると、局部発振器（図示せず）のローカル信号と乗算してＩＦ周波数へダウン・コンバートする。なお、ここでの局部発振器はアナログ直交変調器２４内の局部発振器とは発振周波数を異ならせる。これにより、Ａ／Ｄコンバータ４４とＤ／Ａコンバータ２２のＤＣオフセットを区別できる。  
また、ミキサ４２〜ＩＱタイミングずれ検出部４６までのフィードバック系は、少なくとも送信系と同程度の帯域幅が必要である。
【００３６】
帯域制限フィルタ４３は、ミキサ４２の出力に対し、目的のＩＦ周波数帯以外の周波数成分を除去する帯域制限を行う。目的のＩＦ周波数帯の帯域幅は、Ａ／Ｄコンバータ４４のサンプリング周波数の１／２程度である。
【００３７】
Ａ／Ｄコンバータ４４は、帯域制限フィルタ４３から入力されるＩＦアナログ信号を例えば２×６６．１４ＭＨｚのサンプリング周波数でアンダーサンプリングし、デジタル信号に変換する。
【００３８】
デジタル直交検波部４５は、Ａ／Ｄコンバータ４４の出力に、完全直交、等振幅の関係にあるデジタルローカル信号ｃｏｓ(２πｆｂ)およびｓｉｎ(２πｆｂ)を乗算し、乗算結果をそれぞれＩ相、Ｑ相として出力する。ｆｂは例えば（１／２）×６６．１４ＭＨｚである。
【００３９】
次にＩＱタイミングずれ検出部４６の詳細について説明する。  
ＩＱ間のタイミングずれにより発生する歪のレベルは、送信する信号の周波数によって変わるという性質を持っている。信号の周波数が０ＭＨｚから大きくなるほど一定時間での位相変動量が大きくなるからである。この性質を利用して、フィードバック信号のＩ相成分とＱ相成分をそれぞれ標本列ＸとＹとして相関係数を求めることにより、ＩＱ間のタイミングずれを検出することができる。
【００４０】
（ａ）２つの標本列ＸとＹに対する相関係数ρの定義式
【数１】
2008172838.tif 000003
【００４１】
（ｂ）無変調波のＩＱデータに対する相関係数
・歪成分の存在しない場合
無変調波の振幅をＡ、周波数をｆ、ω=２πｆとおくと、無変調波のＩＱ成分は次のように表せる。
【００４２】
I＝Ａcos（ωｔ），Ｑ＝Ａsin（ωｔ）・・・（３）
標本列Ｘ，Ｙをそれぞれ無変調波のＩ相成分、Ｑ相成分とし、標本数Ｎが十分に大きいと仮定するならば、式(２)で示される標本テ゛ータの平均値は0となる。これにより、無変調波のＩＱデータに対する相関係数は、
【数２】
2008172838.tif 000004
【００４３】
ここで、振幅１の正弦波の持つ性質として、以下の式（６）が成り立つ。
【数３】
2008172838.tif 000005
【００４４】
分子は−１〜＋１の範囲の値となるから、標本数Ｎが十分に大きければ相関係数ρは０となる。
【００４５】
・直交度ずれとＩＱ遅延が存在する場合
直交度ずれをφ、ＩＱ遅延をτとすると、無変調波のＩＱ成分は次のように表せる
I＝Ａcos（ωｔ），Ｑ＝Ａsin（ω（ｔ＋τ）＋φ）・・・（９）
式(９)を式(４)に代入して相関係数を求めると、
【数４】
2008172838.tif 000006
【００４６】
式(１０)の第１項は標本数Ｎが十分に大きければ０であるから、ρ=sin(ωτ+φ)が得られる。
【００４７】
（ｃ）変調波のＩＱデータに対する相関係数
変調波を帯域内の多数の任意周波数ωの無変調波の合成信号と考えることにより、これまでの結果と同様のことが変調波に対しても言える。
【００４８】
（ｄ）ＩＱ遅延の検出
式(１２)を利用して、２つの異なる周波数(ω１,ω２)で信号を送信し、それぞれの相関係数値ρ１とρ２を得る。
【００４９】
ρ１＝sin（ω１τ＋φ）
ρ２＝sin（ω２τ＋φ）
次の連立方程式を解くことにより未知数φ（直交度ずれ）とτ（ＩＱ遅延）を分離して求めることができる。
【００５０】
ω１τ＋φ＝arcsin（ρ１）
ω２τ＋φ＝arcsin（ρ２）
これを解くと
【数５】
2008172838.tif 000007
【００５１】
を得る。なお、３以上のωとρを用い、最小２乗法によりφとτを求めてもよい。あるいは連立方程式を解くのでは無く、周波数を大きくなるように変化させたときにρが大きくなったときはτを減らし、逆にρが小さくなったときはτを大きくするようにＩＱタイミング調整部を反復的に制御してもよい。
【００５２】
ＩＱタイミングずれ検出部４６は、上記のようにしてＩＱタイミングずれを検出し、その検出値τに基づいてＩＱタイミング調整部２３Ａを調整する。
【００５３】
上記第２実施形態に示したように、ＩＱタイミングずれ検出部４６を備えることにより、スペクトラム・アナライザを使用することなく、ＩＱタイミングずれを自動的に検出してＩＱ間のタイミング調整を自動的に行うことができ、安価なアナログ直交変調器を用いても歪の発生を低減して高品質な信号を送信することが可能となる。特に帯域幅Δω、アナログ直交変調器の標準的な直交度ずれφｖ及びＩＱ遅延τｓに対し、Δω｜τｓ｜＞|φｖ|となるような広帯域の信号に対し、好適である。
【００５４】
（第３実施形態）
次に、本発明の第３実施形態について説明する。  
図４は、本発明の第３実施形態に係る無線送信機の構成を示すブロック図である。第１実施形態に係る無線送信機では、アナログ方式のＩＱタイミング調整部２３を用いているのに対し、第３実施形態に係る無線送信機では、デジタル方式のＩＱタイミング調整部２３Ｂを用いて構成したものである。また、ＩＱタイミング調整部２３Ｂは、デジタル変調部２１とＤ／Ａコンバータ２２との間に設けている。
【００５５】
図４に示すように、デジタル変調部２１は、入力されるベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。
【００５６】
デジタル変調部２１でデジタル変調された信号は、ＩＱタイミング調整部２３Ｂへ送られてＩＱ間のタイミングが調整される。このＩＱタイミング調整部２３Ｂについては詳細を後述する。上記ＩＱタイミング調整部２３Ｂでタイミングが調整された信号は、Ｄ／Ａコンバータ２２でアナログ信号に変換された後、アナログ直交変調器２４へ送られる。このアナログ直交変調器２４は、Ｄ／Ａコンバータ２２でＤ／Ａ変換されたアナログ信号を目的のＲＦ周波数帯へアップ・コンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器２５で増幅され、アンテナ（図示せず）から外部へ送信される。
【００５７】
次に上記ＩＱタイミング調整部２３Ｂの詳細な構成について図５を参照して説明する。なお、その他の各部の構成は、第１実施形態と同様の構成であるので、詳細な説明は省略する。
【００５８】
ＩＱタイミング調整部２３Ｂは、Ｉ相もしくはＱ相の少なくともどちらかにデジタルＦＩＲフィルタが備えられ、入力信号に指定の遅延を生成する。ＦＩＲフィルタを持たない相にはＦＩＲフィルタの処理遅延と同等の遅延を発生させる遅延生成部が備えられる。
【００５９】
図５の例では、Ｉ相信号に任意の遅延を発生させる遅延生成用ＦＩＲフィルタ２３１と、Ｑ相信号に遅延生成用ＦＩＲフィルタ２３１の処理遅延と同等の遅延を発生させる遅延生成部２３２と、遅延生成用ＦＩＲフィルタ２３１に式（１１）のτに対応する遅延を発生させるためのタップ係数を与えるタップ係数生成部２３３と、を備える。
【００６０】
デジタル部で信号のタイミングを変動させるにはシフトレジスタを用いることが考えられるが、Ｄ／Ａコンバータ、フィルタ、アナログ直交変調器等のアナログ部で発生するＩＱ間タイミングずれは１サンプルの時間幅よりもはるかに小さいため、１サンプル未満の精度でタイミング変動可能なＦＩＲフィルタ２３１を用いる。ＦＩＲフィルタ２３１は、第１実施形態のＩＱタイミング調整部２３のように導線長の変更によるタイミング調整とは異なり、タイミングを遅らせることも進ませることも可能であるため、ＦＩＲフィルタ２３１を持つのはＩ相かＱ相の一方の相だけでよい。但し、フィルタの処理遅延を考慮し、ＦＩＲフィルタ２３１を持たない方の相には、例えばＦＩＲフィルタ２３１の約半分のタップ数のシフトレジスタを使用する。
【００６１】
ここで信号のタイミングを変動可能なＦＩＲフィルタ２３１のタップ係数について説明する。例として１／４サンプル相当の時間(サンプリング周波数１２２．８８ＭＨｚでは約２nsec)だけタイミングを遅らせるようなフィルタの特性について説明する。実際にアナログ直交変調器２４で発生するＩＱ間タイミングずれは１nsecに満たない小さなものであるが、ここではフィルタによるタイミング変動の効果が図から見て取りやすくするために敢えて１／４サンプル（サンプリング周波数１２２．８８ＭＨｚ）という大きなタイミング変動の場合を例にあげて説明する。
【００６２】
このタイミング調整用のＦＩＲフィルタ２３１はタイミングの変動だけを行うので、信号通過帯域外の周波数特性は気にする必要はない。但し、ＦＩＲフィルタ２３１の処理遅延削減によりタップ係数を少なくすることを考えるならば、通過帯域外のゲインは図６のＦＩＲフィルタ伝達関数に示すようになだらかに減少していくような特性を持たせるとよい。図６は、横軸に周波数［ＭＨｚ］をとり、縦軸にゲイン［ｄＢ］をとって示した。
【００６３】
次に図７に示すインパルス応答図を用いてＦＩＲフィルタ２３１のタップ係数を考える。図７は、図６の伝達関数を持つＦＩＲフィルタ２３１のインパルス応答曲線であり、横軸に［サンプル］をとり、縦軸にタップ計数値をとって示した。このインパルス応答曲線において黒点がタイミング変動なしの場合のタップ係数であり、黒点から各々１／４サンプルずらされた白点がタイミング変動１／４の場合のタップ係数である。
【００６４】
すなわち、タップ係数生成部２３３は、上記のように生成したいタイミング変動の時間分ずらしてタップ係数を算出することにより、任意のタイミング変動を生成可能なタップ係数をＦＩＲフィルタに設定する。次に１／４サンプル分のタイミングを遅らせるタップ係数を用いたときのＦＩＲフィルタ２３１の入出力信号の時間波形を図８に示す。図８は、横軸にサンプルをとり、縦軸に信号レベルをとって示した。また、図８において、破線ａはＦＩＲフィルタ２３１の入力信号、実線ｂはＦＩＲフィルタ２３１の出力信号を示しており、正確に１／４サンプルだけフィルタ出力信号のタイミングが遅れているのが確認できる。
【００６５】
上記第３実施形態で示したようにデジタル方式のＩＱタイミング調整部２３Ｂを使用することにより、タップ係数によってＩＱ間のタイミングを任意に調整でき、アナログ直交変調器２４における歪の発生を低減して高品質な信号を送信することが可能となる。
【００６６】
なお、ＦＩＲフィルタをＩ相，Ｑ相両方に備え、Ｄ／Ａコンバータ２２及びそれ以降のアナログ回路の周波数特性を補償するフィルタ特性を持たせてもよい。
【００６７】
（第４実施形態）
次に本発明の第４実施形態について説明する。  
図９は、本発明の第４実施形態に係る無線送信機の構成を示すブロック図である。第４実施形態に係る無線送信機は、第３実施形態に示した無線送信機において、ＩＱタイミング調整部２３Ｂの前段にアフィン変換器（キャリアリークキャンセラ）５１を設けると共にフィードバック系を設け、アフィン変換器５１及びＩＱタイミング調整部２３Ｂを制御してＩＱ信号の直交度のずれとタイミングのずれを自動的に調整するようにしたものである。
【００６８】
デジタル変調部２１は、入力されるベースバンド信号に対して帯域制限、希望のサンプリング周波数へのアップ・サンプリング、各キャリア周波数へデジタル直交変調を行い、マルチキャリア合成を行う。
【００６９】
図９に示すようにデジタル変調部２１でデジタル変調された信号は、アフィン変換器５１により歪補償が行われる。アフィン変換器５１は図１０に示すような構成となっており、ａ０、ｂ０、α、θを与えることによりアナログ直交変調器２４等のアナログ部に内在するＤＣオフセット、ＩＱゲイン差、直交度ずれを補正するように機能するものである。
【００７０】
上記アフィン変換器５１で補正された信号は、ＩＱタイミング調整部２３Ｂへ送られてＩＱ間のタイミングが調整される。ＩＱタイミング調整部２３Ｂでタイミングが調整された信号は、Ｄ／Ａコンバータ２２でアナログ信号に変換された後、アナログ直交変調器２４へ送られる。このアナログ直交変調器２４は、Ｄ／Ａコンバータ２２でＤ／Ａ変換されたアナログ信号を目的のＲＦ周波数帯へアップ・コンバートし、ＲＦ帯の変調波信号を出力する。このＲＦ帯の変調波信号は、電力増幅器２５で増幅され、アンテナ（図示せず）から外部へ送信される。
【００７１】
そして、上記電力増幅器２５で増幅された信号の一部が結合器４１により取り出され、フィードバック系の周波数変換部であるミキサ４２に入力される。ミキサ４２は、電力増幅器２５で増幅された信号をＩＦ周波数帯へとダウン・コンバートする。このミキサ４２でダウン・コンバートされたＩＦ信号は、帯域制限フィルタ４３で帯域制限され、目的のＩＦ周波数以外の周波数成分が除去される。帯域制限フィルタ４３で帯域制限されたアナログ信号は、Ａ／Ｄコンバータ４４によりデジタル信号へ変換されてデジタル直交検波部４５へ送られる。デジタル直交検波部４５は、Ａ／Ｄコンバータ４４で変換されたデジタル信号をデジタル直交検波し、前記デジタル変調部２１と実質的に等しいＩＦ周波数の複素フィードバック信号Ｉ’（ｔ）及びＱ’（ｔ）を出力する。
【００７２】
上記デジタル直交検波部４５の出力信号は、ＩＱタイミングずれ検出部４６及び制御部５２へ送られる。ＩＱタイミングずれ検出部４６は、Ｉ信号とＱ信号のタイミングのずれを検出し、その検出値に基づいて上記ＩＱタイミング調整部２３Ｂにおけるタップ係数を調整し、ＩＱ間タイミングずれを補正する。
【００７３】
また、制御部５２は、デジタル直交検波部４５で検波された信号に基づき、アフィン変換器５１で使用する各歪補償係数の更新を行う。
【００７４】
以下、制御部５２での各歪補償係数の更新アルゴリズムについて示す。なお、その他の各部の構成は、第２及び第３実施形態と同様の構成であるので、詳細な説明は省略する。
【００７５】
制御部５２は、原理的にはある時刻にアフィン変換器５１に設定されている各アフィン変換係数による出力であるデジタル直交検波部４５の検波出力Ｉ’(t)、Ｑ’(t)信号より、補正誤差分を抽出し、更新式を持って最適値に引き込んでいくものである。
【００７６】
初期状態からｎ回、係数更新を行って求めたＩ(t)側のＤＣオフセット分をａｎ、Ｑ(t)側のＤＣオフセット分をｂｎ、ＩＱゲイン比をαｎ、ＩＱ直交度ずれ角の正弦をｓｉｎθｎと置き、現在のデジタル直交検波出力に残留しているＩ(t)側のＤＣオフセット分をａ’、Ｑ(t)側のＤＣオフセット分をｂ’、ＩＱゲイン比をα’、ＩＱ直交度ずれ角の正弦をｓｉｎ’θと置くとき、デジタル直交検波出力Ｉ’(t)、Ｑ’(t)を用いて、次のような計算を行う。
【００７７】
初めに変調信号(Ｉ(ｔ)、Ｑ(ｔ))とそれに対応する出力であるデジタル直交検波信号(Ｉ’(ｔ)、Ｑ’(ｔ))との間の位相差分φを求め、位相回転を補償する。
【００７８】
φ＝Ａｒｇ［（Ｉ(t)＋ｊＱ(t)）（Ｉ’(t)−ｊＱ’(t)）］         …（１２）
Ｉｒ(t)=Ｉ’(t)ｃｏｓφ−Ｑ’(t)ｓｉｎφ                        …（１３）
Ｑｒ(t)=Ｑ’(t)ｃｏｓφ＋Ｉ’(t)ｓｉｎφ                        …（１４）
ここでＡｒｇ［］は複素数の偏角を表す。なお、上記式（１２）〜式（１４）ではアフィン変換器５１、アナログ直交変調器２４、ミキサ４２内の遅延は特に考慮していない。
【００７９】
次に各残留歪を示す歪係数を次式により求める。
【００８０】
ａ’＝＜Ｉｒ(t)＞                                            …（１５）
ｂ’＝＜Ｑｒ(t)＞                                            …（１６）
α’＝（＜Ｉｒ(t)２＞／＜Ｑｒ(t)２＞）１／２                      …（１７）
ｓｉｎθ’＝−＜Ｉｒ(t) Ｑｒ(t)＞／｛＜Ｉｒ(t)２＞＜Ｑｒ(t)２＞｝１／２  …（１８）
ここで＜＞は長期間平均値を表す。
【００８１】
次に式（１５）〜式（１８）で求めた歪係数を用いてアフィン変換係数の更新を行う。
【００８２】
ａｎ＝ａｎ−１−μａ’                                          …（１９）
ｂｎ＝ｂｎ−１−μｂ’                                          …（２０）
αｎ＝αｎ−１×（α’）１／ｍ                                    …（２１）
ｓｉｎθｎ＝ｓｉｎθｎ−１＋μｓｉｎθ’                       …（２２）
（θ≒０ではsinθ≒θと見做せるため近似を用いることが可能。）
ｃｏｓθｎ＝（１−ｓｉｎ２θｎ）１／２                          …（２３）
ｔａｎθｎ＝ｓｉｎθｎ／ｃｏｓθｎ                            …（２４）
但し、μ、ｍはステップパラメータで、通常μは１／４〜１／５１２程度、ｍは１以上の整数である。
【００８３】
次に上記制御部５２の具体的な構成例について、図１１を参照して説明する。  
この場合、制御部５２によって制御されるアフィン変換器５１は、ＤＰＤ（Digital PreDistortion）部６１を直列に接続して歪補正部６２を構成している。ＤＰＤ部６１は、入力されたＩＦ信号の瞬時電力を算出し、その電力に応じた歪を歪補償テーブルから読み出して入力されたＩＦ信号に乗算する。歪補償テーブルには電力増幅器２５等で発生する非線形歪の逆特性が記憶されている。ＤＰＤ部６１の歪補償テーブル及びアフィン変換器５１の４つのアフィン変換係数ａ、ｂ、ｔａｎθ、１／（αｃｏｓθ）は、歪が小さくなるように制御部５２により更新される。ＤＰＤ部６１やアフィン変換器５１の入出力はリアルタイムに行われるが、歪補償テーブルや係数の更新はバッチ処理でよい。
【００８４】
そして、制御部５２に設けられるバッファ７１、７２は、デジタル変調部２１からの入力（ＩＦ信号Ｉ(ｔ)、Ｑ(ｔ))、及びデジタル直交検波部４５からの入力（デジタル直交検波信号Ｉ’(ｔ)、Ｑ’(ｔ))をそれぞれ一時記憶する。バッファ７２は、読み出しタイミングが制御されるので可変遅延手段として機能する。
【００８５】
ＤＬＬ（Delay Locked Loop）７３は、バッファ７１、７２から一時記憶された信号をそれぞれ読み出し、信号間の相関が最大になるように読み出し（或いは書き込み）タイミングを制御する。ＤＬＬ７３内のスライディングコリレータ（ＳＣ）は、式（１２）で表されるような複素共役乗算と、その乗算結果の重み付き平均とを行っており、ＳＣ出力の実部、虚部をＳＣ出力の大きさで除算したものが式（１３）、（１４）におけるｃｏｓφ、ｓｉｎφにそれぞれ相当する。送信系と戻り系で共通の原振に基づく局部発振信号を用いている場合、φの変動はほとんど無いので、ｃｏｓφ、ｓｉｎφをサンプル毎に常時更新して出力する必要は必ずしもない。
【００８６】
デシメータ７４は、ＤＬＬ７３により読み出されたデジタル直交検波信号を間引くことにより、サンプルレートをチップレート（すなわち変調信号のサンプルレート）の２〜４倍程度まで下げる。なぜならば、サンプルレートがそれ以上あっても、同じ変調信号について重複して計算しているだけで統計上意味がなく、精度もあまり向上しないからである。
【００８７】
乗算器７５は、デシメータ７４から出力されたデジタル直交検波信号に式（１３）、（１４）の演算を施し、位相回転を補償する。
【００８８】
線形歪検出部７６は、乗算器７５の出力を使って式（１５）〜式（１８）の演算を行い、長期間平均する時間毎にａ’、ｂ’、α’、ｓｉｎθ’を出力する。
【００８９】
なお、式（１８）は、式（４）、式（１０）において、τ＝０，φ＝０とした場合に相当し、アフイン変換係数の更新のための符号を反転させている。なお、式（４）においても位相回転補償後のフィードバック信号Ｉｒ（ｔ）、Ｑｒ（ｔ）を用いる必要がある。また、式（１８）のｓｉｎθ’の代わりに式（１１）のφを用いてもよい。
【００９０】
シミュレーションによれば、線形歪を６０ｄＢ以上抑圧するためには、長期間平均を５０００チップ程度（サンプル数としてはその２〜４倍程度）行う必要がある。長期間平均は、重み付き平均で行うより、前回のアフィン変換係数の更新以降の全サンプルを足しこみ最後にサンプル数で割ったほうが収束性の面からも良い。
【００９１】
係数更新部７７は、式（１９）〜式（２４）の演算を行い、４つのアフィン変換係数を更新して出力する。
【００９２】
この他、θ→０、α→１において適切な近似を与えるものであれば適宜近似を用いることができる。本実施形態では、４つのアフィン変換係数ａ、ｂ、ｔａｎθ、１／（αｃｏｓθ）は、アフィン変換器５１で補償し切れなかった残留歪を表す歪係数ａ’、ｂ’、α’、ｓｉｎθ’から直接更新されるのではなく、アナログ直交変調器２４の歪の逆特性（或いは歪そのもの）を示すパラメータａｎ、ｂｎ、αｎ、ｓｉｎθｎをまず真値に近づけるように更新し、求まったパラメータから一意にアフィン変換係数を決定している。つまりパラメータを介してアフィン変換係数を更新している。
【００９３】
試験信号発生部７８は、非運用時の歪検出に使用する種々の試験信号を発生する。例えば式（１１）のω１、ω２に相当するトーン信号を発生する。試験信号は、デジタル変調部２１にベースバンド信号として与えても、歪補正部６２にＩＦ信号として与えても、どちらでも良い。
【００９４】
上記したように第４実施形態では、デジタル変調部２１から出力される信号をアフィン変換器５１に入力し、制御部５２の制御によって歪補償を行う。上記アフィン変換器５１及び制御部５２は、ＩＱ信号の直交度のずれとＩＱタイミングのずれをまとめて、即ち双方合わせた歪値を検出して補正する。この場合、直交度のずれとＩＱタイミングのずれの間に性質の違い、即ち、ＩＱタイミングは周波数によって歪値が変わるが、直交度ずれは周波数によらず不変であるという性質の違いがあり、アフィン変換処理だけではＩＱタイミングのずれが僅かに残ってしまう。このため第４実施形態では、アフィン変換器５１で歪補償された信号をＩＱタイミング調整部２３Ｂに入力し、ＩＱタイミングずれ検出部４６の検出信号により制御してＩＱ間のタイミングを一致させ、アナログ直交変調器２４等においてＩＱ間のタイミングずれにより発生する歪を消去している。この結果、ＩＱ信号の直交度のずれとＩＱタイミングのずれを確実に除去することが可能となる。
【００９５】
図１２はＩＱ間タイミングずれが存在するときのアナログ直交変調器２４の出力信号の周波数スペクトル波形を示し、図１３はＩＱ間タイミングずれ調整後におけるアナログ直交変調器２４の出力信号の周波数スペクトル波形を示している。上記図１２及び図１３は、横軸に周波数［ＭＨｚ］、縦軸にレベル［ｄＢ］をとって示した。ＩＱ間タイミングずれが存在する場合は、図１２に示すようにＩＱ間タイミングずれによって歪が発生している。ＩＱ間タイミングずれ調整後においては、図１３に示すように歪が消去されている。この結果、歪のない高品質な信号を送信することが可能となる。
【００９６】
上記第４実施形態によれば、デジタル変調部２１の出力信号に対し、アフィン変換器５１によって歪補償を行った後、更にＩＱタイミング調整部２３ＢによってＩＱの間タイミングずれを調整しているので、アナログ直交変調器２４等のアナログ部において発生する直交度のずれとＩＱタイミング信号のずれを確実に除去でき、高品質な信号を得ることができる。
【００９７】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できるものである。例えば、ＩＱタイミングずれ検出部４６と制御部５２の計算は一部共通化できるので、それらを一体に構成してもよい。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１実施形態に係る無線送信機の構成を示すブロック図である。
【図２】同実施形態におけるＩＱ間タイミング調整部（アナログ方式）の構成例を示す図である。
【図３】本発明の第２実施形態に係る無線送信機の構成を示すブロック図である。
【図４】本発明の第３実施形態に係る無線送信機の構成を示すブロック図である。
【図５】同実施形態におけるＩＱ間タイミング調整部（デジタル方式）の構成例を示す図である。
【図６】同実施形態におけるタイミング変動用ＦＩＲフィルタの伝達関数例を示す図である。
【図７】同実施形態におけるタイミング変動用ＦＩＲフィルタのインパルス応答曲線を示す図である。
【図８】同実施形態におけるＦＩＲフィルタの入出力信号の時間波形を示す図である。
【図９】本発明の第４実施形態に係る無線送信機の構成を示すブロック図である。
【図１０】同実施形態におけるアフィン変換器の構成例を示す図である。
【図１１】同実施形態における制御部の構成例を示す図である。
【図１２】ＩＱ間タイミングずれが存在するときのアナログ直交変調器の出力信号の周波数スペクトル波形を示す図である。
【図１３】ＩＱ間タイミングずれ調整後におけるアナログ直交変調器の出力信号の周波数スペクトル波形を示す図である。
【図１４】従来の無線送信機の構成を示すブロック図である。
【図１５】従来の無線送信機におけるデジタル変調部の構成例を示すブロック図である。
【符号の説明】
【００９９】
２１…デジタル変調部、２２…Ｄ／Ａコンバータ、２３、２３Ａ、２３Ｂ…ＩＱ間タイミング調整部、２４…アナログ直交変調器、２５…電力増幅器、３１ａ、３１ｂ…入力端子、３２ａ、３２ｂ…ケーブル、３３、３４…配線、３５ａ〜３５ｄ、３６ａ〜３６ｄ…コネクタ、４１…結合器、４２…ミキサ、４３…帯域制限フィルタ、４４…Ａ／Ｄコンバータ、４５…デジタル直交検波部、４６…ＩＱタイミングずれ検出部、５１…アフィン変換器、５２…制御部、６１…ＤＰＤ部、６２…歪補正部、７１、７２…バッファ、７３…ＤＬＬ（Delay Locked Loop）、７４…デシメータ、７５…乗算器、７６…線形歪検出部、７７…係数更新部、７８…試験信号発生部、２３１…遅延生成用ＦＩＲフィルタ、２３２…遅延生成部、２３３…タップ係数生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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