(57)【要約】【課題】マスク数を減少させて製造工程を単純化すると共に、マスク工程を追加することなくストレージキャパシタの容量を増加させた液晶表示装置及びその製造方法を提供する。【解決手段】本発明の液晶表示装置の製造方法は、第１絶縁膜２１５ａ、第１層間絶縁膜２１５ｂ、及び第２層間絶縁層２１５ｂ′の一部領域を除去して、アクティブパターン２２４′のソース領域２２４ａ及びドレイン領域２２４ｂを露出させる第１コンタクトホール及び第２コンタクトホールを形成する段階と、第１コンタクトホール及び第２コンタクトホールを介してそれぞれアクティブパターン２２４′のソース領域２２４ａ及びドレイン領域２２４ｂと電気的に接続するソース電極２２２及びドレイン電極２２３を形成し、ドレイン電極２２３に接続する画素電極を形成する段階とを含むことを特徴とする。【選択図】図４Ｄ
2008015455.tif 000002
【特許請求の範囲】
【請求項１】
画素部と回路部とに区分される第１基板を提供する段階と、
前記画素部及び前記回路部にアクティブパターンを形成する段階と、
前記第１基板上に第１絶縁膜を形成する段階と、
前記画素部及び前記回路部にゲート電極を形成し、前記画素部に共通ラインを形成する段階と、
前記アクティブパターンの所定領域にｐ＋ソース／ドレイン領域を形成する段階と、
前記第１基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する段階と、
前記第１絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁層の一部領域を除去して、前記アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールを形成する段階と、
前記第１コンタクトホール及び前記第２コンタクトホールを介してそれぞれ前記アクティブパターンのソース領域及びドレイン領域と電気的に接続するソース電極及びドレイン電極を形成し、前記ドレイン電極に接続する画素電極を形成する段階と、
第２基板を提供する段階と、
前記第１基板又は前記第２基板のいずれか一方の基板上に液晶層を形成する段階と、
前記第１基板と前記第２基板とを貼り合わせる段階と、
を含むことを特徴とする液晶表示装置の製造方法。
【請求項２】
前記ソース電極、前記ドレイン電極、及び前記画素電極は、回折露光を利用することにより１回のマスク工程により形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記アクティブパターンが多結晶シリコン薄膜からなることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項４】
前記アクティブパターンの上部に導電物質からなるストレージ電極を形成する段階をさらに含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項５】
前記アクティブパターン及び前記ストレージ電極は、回折露光を利用することにより１回のマスク工程により形成することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項６】
前記共通ラインが、前記第１絶縁膜を介して、その下部に配置されるストレージ電極と重なって第１ストレージキャパシタを形成することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項７】
前記共通ラインが、前記第２絶縁膜を介して、その上部に配置されるドレイン電極の一部と重なって第２ストレージキャパシタを形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項８】
前記第１層間絶縁膜がシリコン酸化膜からなることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項９】
前記第１層間絶縁膜を形成した後に活性化工程を行うことを特徴とする請求項８に記載の液晶表示装置の製造方法。
【請求項１０】
前記第２層間絶縁膜がシリコン窒化膜からなることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１１】
前記第２層間絶縁膜が、シリコン窒化膜を含む二重膜以上の膜であることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１２】
前記第２層間絶縁膜を形成した後に水素化工程を行うことを特徴とする請求項１０又は１１に記載の液晶表示装置の製造方法。
【請求項１３】
前記ソース電極及びドレイン電極を形成し、前記ドレイン電極に接続する画素電極を形成する段階は、
前記第１基板の全面に第１導電膜及び第２導電膜を形成する段階と、
前記第１基板の第１領域に第１厚さの第１感光膜パターンを形成し、前記第１基板の第２領域に第２厚さの第２感光膜パターンを形成する段階と、
前記第１感光膜パターン及び前記第２感光膜パターンをマスクにして前記第１導電膜及び前記第２導電膜を選択的に除去することにより、前記第１領域に前記第２導電膜からなるソース電極、ドレイン電極、及びデータラインを形成し、前記第１領域に前記第１導電膜からなる画素電極及び前記第２導電膜からなる第２導電膜パターンを形成する段階と、
前記第２感光膜パターンを除去すると共に前記第１感光膜パターンの一部を除去することにより、第３厚さの第３感光膜パターンを形成する段階と、
前記第３感光膜パターンをマスクにして前記第２領域の第２導電膜パターンを除去することにより、前記画素電極を露出させる段階と、
を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１４】
前記ソース電極、前記ドレイン電極、及び前記データラインの下部に、前記第１導電膜からなり、その側面が前記ソース電極、前記ドレイン電極、及び前記データラインと同一の形状にパターニングされたソース電極パターン、ドレイン電極パターン、及びデータラインパターンがそれぞれ形成されることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１５】
前記第１感光膜パターンが、アッシング工程により、実質的に前記第２感光膜パターンの厚さだけ減少した第３厚さの第３感光膜パターンにパターニングされることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１６】
前記第１領域が、前記ソース電極、前記ドレイン電極、及び前記データラインが形成される領域であることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１７】
前記第２領域が、前記画素電極が形成される領域であることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１８】
前記第１厚さが前記第２厚さより厚いことを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項１９】
前記第１導電膜は、ＩＴＯ又はＩＺＯなどの透明導電物質から形成されることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項２０】
前記第２導電膜は、アルミニウム、アルミニウム合金、タングステン、銅、クロム、又はモリブデンなどの不透明導電物質から形成されることを特徴とする請求項１３に記載の液晶表示装置の製造方法。
【請求項２１】
画素部と回路部とに区分される第１基板と、
前記第１基板の画素部及び回路部に形成されたアクティブパターンと、
前記第１基板上に形成された第１絶縁膜と、
前記第１基板の画素部及び回路部に形成されたゲート電極、並びに前記第１基板の画素部に形成された共通ラインと、
前記アクティブパターンの所定領域に形成されたｐ＋ソース／ドレイン領域と、
前記第１基板上に形成された第１層間絶縁膜及び第２層間絶縁膜と、
前記第１絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁層の所定領域に形成され、前記アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールと、
前記第１コンタクトホール及び前記第２コンタクトホールを介してそれぞれ前記アクティブパターンのソース領域及びドレイン領域と電気的に接続するソース電極及びドレイン電極と、
前記ドレイン電極に接続する画素電極と、
前記第１基板と対向して貼り合わせられる第２基板と、
前記第１基板と前記第２基板との間に形成された液晶層と、
を含むことを特徴とする液晶表示装置。
【請求項２２】
前記ソース電極、前記ドレイン電極、及び前記画素電極が、回折露光を利用することにより１回のマスク工程により形成されていることを特徴とする請求項２１に記載の液晶表示装置。
【請求項２３】
前記アクティブパターンが多結晶シリコン薄膜からなっていることを特徴とする請求項２１に記載の液晶表示装置。
【請求項２４】
前記アクティブパターンの上部に形成され、導電物質からなるストレージ電極をさらに含むことを特徴とする請求項２１に記載の液晶表示装置。
【請求項２５】
前記アクティブパターン及び前記ストレージ電極が、回折露光を利用することにより１回のマスク工程により形成されていることを特徴とする請求項２４に記載の液晶表示装置。
【請求項２６】
前記共通ラインが、前記第１絶縁膜を介して、その下部に配置されたストレージ電極と重なって第１ストレージキャパシタを形成していることを特徴とする請求項２４に記載の液晶表示装置。
【請求項２７】
前記共通ラインが、前記第２絶縁膜を介して、その上部に配置されたドレイン電極の一部と重なって第２ストレージキャパシタを形成していることを特徴とする請求項２１に記載の液晶表示装置。
【請求項２８】
前記第１層間絶縁膜がシリコン酸化膜からなっていることを特徴とする請求項２１に記載の液晶表示装置。
【請求項２９】
前記第１層間絶縁膜を形成した後に活性化工程を行うことによって製造されたことを特徴とする請求項２８に記載の液晶表示装置。
【請求項３０】
前記第２層間絶縁膜がシリコン窒化膜からなっていることを特徴とする請求項２１に記載の液晶表示装置。
【請求項３１】
前記第２層間絶縁膜が、シリコン窒化膜を含む二重膜以上の膜であることを特徴とする請求項２１に記載の液晶表示装置。
【請求項３２】
前記第２層間絶縁膜を形成した後に水素化工程を行うことによって製造されたことを特徴とする請求項３０又は３１に記載の液晶表示装置。
【請求項３３】
前記ソース電極、前記ドレイン電極、及び前記データラインの下部にそれぞれ形成され、前記画素電極を構成する第１導電膜からなり、その側面が前記ソース電極、前記ドレイン電極、及び前記データラインと同一の形状にパターニングされたソース電極パターン、ドレイン電極パターン、及びデータラインパターンをさらに含むことを特徴とする請求項２１に記載の液晶表示装置。
【請求項３４】
前記第１導電膜が、ＩＴＯ又はＩＺＯなどの透明導電物質で形成されていることを特徴とする請求項３３に記載の液晶表示装置。
【請求項３５】
前記ソース電極、前記ドレイン電極、及び前記データラインが、アルミニウム、アルミニウム合金、タングステン、銅、クロム、又はモリブデンなどの不透明導電物質から形成されていることを特徴とする請求項３３に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその製造方法に関し、より詳細には、マスク数を減少させて製造工程を単純化して収率を向上させると共に、マスク工程を追加することなくストレージキャパシタの容量を増加させた液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
最近の情報化社会において、ディスプレイは視覚情報伝達媒体としてその重要性が一層強調されており、今後主要な位置を占めるためには、省エネルギー化、薄型化、軽量化、及び高画質化などの要件を満たさなければならない。現在、フラットパネルディスプレイ（ＦＰＤ）の主力製品である液晶表示装置（ＬＣＤ）は、このようなディスプレイの条件を満たす性能だけでなく量産性まで備えているため、これを利用した各種新製品の創出が急速になされており、既存のブラウン管（ＣＲＴ）を代替できる核心部品産業として定着した。
【０００３】
一般に、液晶表示装置は、マトリクス状に配列された液晶セルに画像情報によるデータ信号を個別に供給して、各液晶セルの光透過率を調節することにより、所望の画像を表示できるようにした表示装置である。
【０００４】
液晶表示装置に主に用いられる駆動方式であるアクティブマトリクス（ＡＭ）方式は、スイッチング素子として非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を使用して画素部の液晶を駆動する方式である。
【０００５】
非晶質シリコン薄膜トランジスタ技術は、１９７９年に英国のＬｅＣｏｍｂｅｒらによりその概念が確立され、１９８６年に３液晶の携帯用テレビとして実用化され、最近、５０以上の大面積の薄膜トランジスタ液晶表示装置が開発された。特に、非晶質シリコン薄膜トランジスタは、低温工程が可能で安価な絶縁基板を使用できるため活発に利用されている。
【０００６】
しかし、非晶質シリコン薄膜トランジスタの電気的移動度（〜１ｃｍ２／Ｖｓｅｃ）では、１ＭＨｚ以上の高速動作を要求する周辺回路への利用に限界がある。これにより、非晶質シリコン薄膜トランジスタに比べて電界効果移動度の高い多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）を利用して、ガラス基板上に画素部と駆動回路部を同時に集積する研究が活発に行われている。
【０００７】
多結晶シリコン薄膜トランジスタ技術は、１９８２年に液晶カラーテレビが開発されて以来、カムコーダなどの小型モジュールに使用されており、低い感光度と高い電界効果移動度を有して駆動回路を基板に直接製造できるという利点がある。
【０００８】
移動度の増加は駆動画素数を決定する駆動回路部の動作周波数を向上させることができ、これにより、表示装置の高精細化が容易になる。また、画素部の信号電圧の充電時間の減少により伝達信号の歪みが減少して画質の向上を期待することができる。
【０００９】
また、多結晶シリコン薄膜トランジスタは、１０Ｖ未満で駆動が可能であるため、駆動電圧（〜２５Ｖ）の高い非晶質シリコン薄膜トランジスタに比べて電力消費が少ないという利点がある。
【００１０】
以下、一般的な液晶表示装置の構造について図１１を参照して説明する。
図１１は一般的な液晶表示装置の構造を概略的に示す平面図であり、アレイ基板に駆動回路部を集積した駆動回路一体型液晶表示装置を示す。
図１１に示すように、一般的な液晶表示装置は、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層（図示せず）とを含む。
【００１１】
アレイ基板１０は、単位画素がマトリクス状に配列された画像表示領域である画素部３５と、画素部３５の外郭に位置するデータ駆動回路部３１及びゲート駆動回路部３２で構成された駆動回路部３０とからなる。
【００１２】
図示していないが、アレイ基板１０の画素部３５は、アレイ基板１０上に縦横に配列されて複数の画素領域を定義する複数のゲートライン及びデータラインと、これらゲートラインとデータラインとの交差領域に形成されたスイッチング素子である薄膜トランジスタと、各画素領域に形成された画素電極とから構成される。
【００１３】
薄膜トランジスタは、画素電極に信号電圧を印加及び遮断するスイッチング素子であって、電界によって電流の流れを調節する一種の電界効果トランジスタ（ＦＥＴ）である。
【００１４】
アレイ基板１０の駆動回路部３０は、カラーフィルタ基板５より突出したアレイ基板１０の画素部３５の外郭に位置するが、突出したアレイ基板１０の一側長辺にデータ駆動回路部３１が位置し、突出したアレイ基板１０の一側短辺にゲート駆動回路部３２が位置する。
【００１５】
ここで、データ駆動回路部３１とゲート駆動回路部３２は、入力された信号を適切に出力するために、インバータであるＣＭＯＳ構造の薄膜トランジスタを使用する。
【００１６】
なお、ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用されるＭＯＳ構造の集積回路の一種であり、ｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを必要とし、速度と密度の特性はＮＭＯＳとＰＭＯＳの中間形態を示す。
【００１７】
ゲート駆動回路部３２とデータ駆動回路部３１は、それぞれゲートラインとデータラインを介して画素電極に走査信号とデータ信号を供給するための装置であって、外部信号入力端（図示せず）に接続されており、外部信号入力端を介して入ってきた外部信号を調節して画素電極に出力する役割を果たす。
【００１８】
また、カラーフィルタ基板５の画素部３５には、カラーを実現するカラーフィルタ（図示せず）、及びアレイ基板１０に形成された画素電極の対向電極である共通電極（図示せず）が形成されている。
【００１９】
このように構成されたカラーフィルタ基板５とアレイ基板１０とは、スペーサ（図示せず）により形成されたセルギャップにより所定間隔離隔し、画素部３５の外郭に形成されたシールパターン（図示せず）によって貼り合わせられて単位液晶表示パネルを構成する。このようなカラーフィルタ基板５とアレイ基板１０との貼り合わせは、カラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキー（図示せず）を用いて行う。
【００２０】
このように構成された一般的な駆動回路一体型液晶表示装置は、多結晶シリコン薄膜トランジスタを利用するため、素子特性が卓越して画像品質に優れ、高精細化が可能で電力消費が少ないという利点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、このような一般的な駆動回路一体型液晶表示装置は、同一基板上に画素部薄膜トランジスタと回路部薄膜トランジスタを共に形成しなければならず、従来の回路部にはｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを共に形成しなければならないため、単一タイプのチャネルのみを形成する非晶質シリコン薄膜トランジスタを備えた液晶表示装置に比べて製造工程が複雑であるという欠点がある。
【００２２】
多結晶シリコン薄膜トランジスタを含むアレイ基板の製造においては、複数回のフォトリソグラフィ工程を必要とする。
フォトリソグラフィ工程は、マスクに描かれたパターンを薄膜が蒸着された基板上に転写して所望のパターンを形成する一連の工程であって、感光液塗布、露光、及び現像工程など複数の工程からなる。その結果、複数のフォトリソグラフィ工程は生産収率を低下させ、形成された薄膜トランジスタに欠陥が発生する確率を上げるなど多くの問題があった。
【００２３】
特に、パターンを形成するためのマスクが非常に高価であり、工程に適用されるマスク数が増加すると液晶表示装置の製造コストがこれに比例して上昇するという問題があった。
【００２４】
本発明は、このような問題を解決するためになされたもので、駆動回路一体型液晶表示装置において、画素部と回路部に同じタイプの薄膜トランジスタを形成することにより、薄膜トランジスタの製造に使用されるマスク数を減少させた液晶表示装置及びその製造方法を提供することを目的とする。
【００２５】
本発明の他の目的は、ソース／ドレイン電極と画素電極を１回のマスク工程で形成し、画素電極のためのコンタクトホールのマスク工程を除去することにより、マスク数をさらに減少させた液晶表示装置及びその製造方法を提供することにある。
【００２６】
本発明のもう一つの他の目的は、回折露光を利用してアクティブパターンとストレージ電極を形成することにより、マスク工程を追加することなくストレージキャパシタの容量を増加させた液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記の目的を達成するために、本発明による液晶表示装置の製造方法は、画素部と回路部とに区分される第１基板を提供する段階と、前記画素部及び前記回路部にアクティブパターンを形成する段階と、前記第１基板上に第１絶縁膜を形成する段階と、前記画素部及び前記回路部にゲート電極を形成し、前記画素部に共通ラインを形成する段階と、前記アクティブパターンの所定領域にｐ＋ソース／ドレイン領域を形成する段階と、前記第１基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する段階と、前記第１絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁層の一部領域を除去して、前記アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールを形成する段階と、前記第１コンタクトホール及び前記第２コンタクトホールを介してそれぞれ前記アクティブパターンのソース領域及びドレイン領域と電気的に接続するソース電極及びドレイン電極を形成し、前記ドレイン電極に接続する画素電極を形成する段階と、第２基板を提供する段階と、前記第１基板又は前記第２基板のいずれか一方の基板上に液晶層を形成する段階と、前記第１基板と前記第２基板とを貼り合わせる段階とを含む。
【００２８】
また、本発明による液晶表示装置は、画素部と回路部とに区分される第１基板と、前記第１基板の画素部及び回路部に形成されたアクティブパターンと、前記第１基板上に形成された第１絶縁膜と、前記第１基板の画素部及び回路部に形成されたゲート電極、並びに前記第１基板の画素部に形成された共通ラインと、前記アクティブパターンの所定領域に形成されたｐ＋ソース／ドレイン領域と、前記第１基板上に形成された第１層間絶縁膜及び第２層間絶縁膜と、前記第１絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁層の所定領域に形成され、前記アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールと、前記第１コンタクトホール及び前記第２コンタクトホールを介してそれぞれ前記アクティブパターンのソース領域及びドレイン領域と電気的に接続するソース電極及びドレイン電極と、前記ドレイン電極に接続する画素電極と、前記第１基板と対向して貼り合わせられる第２基板と、前記第１基板と前記第２基板との間に形成された液晶層とを含む。
【発明の効果】
【００２９】
本発明による液晶表示装置及びその製造方法は、ソース／ドレイン電極と画素電極を１回のマスク工程で形成し、画素電極のためのコンタクトホールのマスク工程を除去することにより、２回のマスク工程を減らし、その結果、薄膜トランジスタの製造に使用されるマスク数を減少させて製造工程及びコストを低減できるという効果がある。
【００３０】
また、本発明による液晶表示装置及びその製造方法は、マスク工程を追加することなくストレージキャパシタの容量を増加させることができ、画素内のストレージキャパシタの面積減少による開口率向上の効果がある。
【発明を実施するための最良の形態】
【００３１】
以下、添付図面を参照して本発明による液晶表示装置及びその製造方法の好ましい実施形態を詳細に説明する。
【００３２】
図１は本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示す。
実際の液晶表示装置には、Ｎ個のゲートラインとＭ個のデータラインとが交差してＮ×Ｍ個の画素が存在するが、説明を簡単にするために図には１つの画素を示す。
【００３３】
図１に示すように、本発明の第１実施形態による液晶表示装置のアレイ基板１１０上には、縦横に配列されて画素領域を定義するゲートライン１１６及びデータライン１１７が形成されている。また、ゲートライン１１６とデータライン１１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、画素領域内には、薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極１１８が形成されている。
【００３４】
薄膜トランジスタは、ゲートライン１１６に接続されたゲート電極１２１と、データライン１１７に接続されたソース電極１２２と、画素電極１１８に接続されたドレイン電極１２３とを含む。また、薄膜トランジスタは、ゲート電極１２１に供給されるゲート電圧によりソース電極１２２とドレイン電極１２３との間に伝導チャネルを形成するアクティブパターン１２４′をさらに含む。
【００３５】
ここで、画素領域内には、ゲートライン１１６と実質的に同一の方向に共通ライン１０８が形成されている。
【００３６】
ソース電極１２２及びドレイン電極１２３は、それぞれ第１絶縁膜（図示せず）及び第２絶縁膜（図示せず）に形成された第１コンタクトホール１４０ａ及び第２コンタクトホール１４０ｂを介して、アクティブパターン１２４′のソース領域及びドレイン領域と電気的に接続される。また、ソース電極１２２の一部は一方側に延びてデータライン１１７の一部を構成し、ドレイン電極１２３の一部は画素領域側に延びて、第３絶縁膜（図示せず）に形成された第３コンタクトホール１４０ｃを介して画素電極１１８と電気的に接続される。
【００３７】
ここで、画素領域側に延びたドレイン電極１２３の一部は、第２絶縁膜を介してその下部の共通ライン１０８と重なってストレージキャパシタを構成する。
【００３８】
以下、このように構成された本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程について図２Ａ〜図２Ｆを参照して説明する。
図２Ａ〜図２Ｆは、図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図であり、画素部にｐチャネル薄膜トランジスタが形成されるアレイ基板を製造する過程を示す。ここで、アレイ基板は、回路部にもｐチャネル薄膜トランジスタが形成される。
【００３９】
図２Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板１１０上に、バッファ層１１１とシリコン薄膜を形成した後、シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。その後、多結晶シリコン薄膜をフォトリソグラフィ工程（第１マスク工程）でパターニングすることにより、アクティブパターン１２４′を形成する。
【００４０】
次に、図２Ｂに示すように、アレイ基板１１０の全面に第１絶縁膜１１５ａと第１導電膜を順次形成した後、フォトリソグラフィ工程（第２マスク工程）で第１導電膜を選択的にパターニングすることにより、アクティブパターン１２４′上に第１導電膜からなるゲート電極１２１を形成すると共に、画素領域に第１導電膜からなる共通ライン１０８を形成する。
【００４１】
第１導電膜としては、ゲート電極１２１と共通ライン１０８を構成するために、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電性物質を使用できる。
【００４２】
その後、ゲート電極１２１をマスクにしてアクティブパターン１２４′の所定領域に高濃度のｐ＋イオンを注入することにより、ｐ＋ソース領域１２４ａとｐ＋ドレイン領域１２４ｂを形成する。
【００４３】
次に、図２Ｃに示すように、アレイ基板１１０の全面に第２絶縁膜１１５ｂ′を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で第１絶縁膜１１５ａと第２絶縁膜１１５ｂ′との一部領域を除去して、ソース領域１２４ａの一部を露出させる第１コンタクトホール１４０ａとドレイン領域１２４ｂの一部を露出させる第２コンタクトホール１４０ｂを形成する。
【００４４】
次に、図２Ｄに示すように、アレイ基板１１０の全面に第２導電膜を形成した後、フォトリソグラフィ工程（第４マスク工程）でパターニングすることにより、第１コンタクトホール１４０ａを介してソース領域１２４ａと電気的に接続するソース電極１２２を形成し、第２コンタクトホール１４０ｂを介してドレイン領域１２４ｂと電気的に接続するドレイン電極１２３を形成する。ここで、ソース電極１２２の一部は一方側に延びてデータライン１１７を構成し、ドレイン電極１２３の一部は画素領域側に延びて、第２絶縁膜１１５ｂ′を介してその下部の共通ライン１０８と重なってストレージキャパシタを構成する。
【００４５】
次に、図２Ｅに示すように、アレイ基板１１０の全面に第３絶縁膜１１５ｃを蒸着した後、フォトリソグラフィ工程（第５マスク工程）で第３絶縁膜１１５ｃをパターニングすることにより、ドレイン電極１２３の一部を露出させる第３コンタクトホール１４０ｃを形成する。
【００４６】
次に、図２Ｆに示すように、第３絶縁膜１１５ｃが形成されたアレイ基板１１０の全面に第３導電膜を形成した後、フォトリソグラフィ工程（第６マスク工程）で第３導電膜を選択的にパターニングすることにより、第３コンタクトホール１４０ｃを介してドレイン電極１２３と電気的に接続する画素電極１１８を形成する。
【００４７】
第３導電膜としては、画素電極１１８を構成するために、ＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）などの透過率に優れた透明導電物質を使用できる。
【００４８】
以上、本発明の第１実施形態においては、合計６つのマスク工程で画素部と回路部にｐチャネル薄膜トランジスタを製造するが、本発明の第２実施形態においては、ソース／ドレイン電極と画素電極を１回のマスク工程で形成し、画素電極のためのコンタクトホールのマスク工程を除去することにより、２回のマスク工程を減らした。また、本発明の第２実施形態においては、ソース／ドレイン電極と画素電極を１回のマスク工程で形成するために、ソース／ドレイン電極のためのコンタクトホールと画素電極のためのコンタクトホールを同時に形成する。以下、本発明の第２実施形態について図３を参照して説明する。
【００４９】
図３は本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示す。
実際の液晶表示装置には、Ｎ個のゲートラインとＭ個のデータラインとが交差してＮ×Ｍ個の画素が存在するが、説明を簡単にするために図には１つの画素を示す。
【００５０】
図３に示すように、本発明の第２実施形態による液晶表示装置のアレイ基板２１０上には、縦横に配列されて画素領域を定義するゲートライン２１６とデータライン２１７が形成されている。また、ゲートライン２１６とデータライン２１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、画素領域内には、薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極２１８が形成されている。
【００５１】
薄膜トランジスタは、ゲートライン２１６に接続されたゲート電極２２１と、データライン２１７に接続されたソース電極２２２と、画素電極２１８に接続されたドレイン電極２２３とを含む。また、薄膜トランジスタは、ゲート電極２２１に供給されるゲート電圧によりソース電極２２２とドレイン電極２２３との間に伝導チャネルを形成するアクティブパターン２２４′をさらに含む。
【００５２】
ここで、第２実施形態のアクティブパターン２２４′は多結晶シリコン薄膜からなり、その一部が画素領域側に延び、画素領域側に延びたアクティブパターン２２４′の上部には導電物質からなるストレージ電極２３０″が形成されている。
【００５３】
また、画素領域内には、ゲートライン２１６と実質的に同一の方向に共通ライン２０８が形成されており、共通ライン２０８は、第１絶縁膜（図示せず）を介してその下部のストレージ電極２３０″と重なって第１ストレージキャパシタを構成する。ここで、第２実施形態のストレージ電極２３０″は、不透明導電物質からなり、１回のマスク工程でアクティブパターン２２４′と同時に形成される。
【００５４】
ソース電極２２２及びドレイン電極２２３は、それぞれ第１絶縁膜、第１層間絶縁膜（図示せず）、第２層間絶縁膜（図示せず）に形成された第１コンタクトホール２４０ａ及び第２コンタクトホール２４０ｂを介して、アクティブパターン２２４′のソース領域及びドレイン領域と電気的に接続される。また、ソース電極２２２の一部は一方側に延びてデータライン２１７の一部を構成し、ドレイン電極２２３の一部は画素領域側に延びて画素電極２１８に接続される。ここで、ソース電極２２２、ドレイン電極２２３、及びデータライン２１７の下部には、透明導電物質からなり、ソース電極２２２、ドレイン電極２２３、及びデータライン２１７と同一の形状にパターニングされたソース電極パターン（図示せず）、ドレイン電極パターン（図示せず）、及びデータラインパターン（図示せず）が形成されており、ドレイン電極パターンの一部は画素領域側に延びて画素電極２１８を構成する。
【００５５】
また、画素領域側に延びたドレイン電極２２３の一部は、第２絶縁膜を介してその下部の共通ライン２０８と重なって第２ストレージキャパシタを構成する。
【００５６】
また、ソース電極パターン、ドレイン電極パターン、及びデータラインパターンは、画素電極２１８と同一の導電物質、例えば、ＩＴＯ又はＩＺＯなどの透明導電物質からなる。
【００５７】
このように構成された第２実施形態のアレイ基板２１０は、回折露光を利用することにより、ソース／ドレイン電極２２２、２２３、データライン２１７、及び画素電極２１８を１回のマスク工程で形成し、画素電極２１８のためのコンタクトホール形成工程が必要ないため、合計４回のマスク工程でアレイ基板を製造する。
【００５８】
以下、このような本発明の第２実施形態による液晶表示装置のアレイ基板の製造方法を説明する。
【００５９】
図４Ａ〜図４Ｄは、図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線に沿って切断した断面図であり、図５Ａ〜図５Ｄは、図３に示すアレイ基板の製造工程を順次示す平面図である。
【００６０】
本発明の第２実施形態においては、画素部と回路部の両方にｐチャネル薄膜トランジスタを備えた駆動回路一体型液晶表示装置を示す。
【００６１】
図４Ａ及び図５Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板２１０上に、バッファ層２１１とシリコン薄膜を形成した後、シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。
ここで、バッファ層２１１は、アレイ基板２１０内に存在するナトリウム（Ｎａ）などの不純物が工程中に上部層に浸透することを遮断する役割を果たす。
【００６２】
その後、多結晶シリコン薄膜が形成されたアレイ基板２１０の全面に導電膜を形成した後、フォトリソグラフィ工程（第１マスク工程）でパターニングすることにより、アクティブパターン２２４′とストレージ電極２３０″を形成する。
【００６３】
前述したように、アクティブパターン２２４′とストレージ電極２３０″は、回折露光を利用することにより１回のマスク工程で形成できるが、これについて図を参照して以下に詳細に説明する。
【００６４】
図６Ａ〜図６Ｆは図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【００６５】
図６Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板２１０上に、バッファ層２１１とシリコン薄膜を形成する。
【００６６】
シリコン薄膜としては、非晶質シリコン薄膜又は多結晶シリコン薄膜を適用できるが、本実施形態では多結晶シリコン薄膜を利用して薄膜トランジスタを構成した場合を示す。ここで、多結晶シリコン薄膜は、基板上に非晶質シリコン薄膜を蒸着した後に多様な結晶化方式を用いて形成できるが、これを説明すると次のとおりである。
【００６７】
まず、非晶質シリコン薄膜は多様な方法で蒸着して形成できるが、非晶質シリコン薄膜を蒸着する代表的な方法としては、低圧化学気相蒸着（ＬＰＣＶＤ）方法とプラズマ化学気相蒸着（ＰＥＣＶＤ）方法がある。
【００６８】
また、非晶質シリコン薄膜を結晶化する方法としては、非晶質シリコン薄膜を高温炉で熱処理する固相結晶化（ＳＰＣ；Solid Phase Crystallization）方法とレーザを利用するエキシマレーザアニーリング（ＥＬＡ；Excimer Laser Annealing）方法がある。
【００６９】
レーザを利用する結晶化方法としては、パルス状のレーザを利用するエキシマレーザアニーリング方法が主に用いられるが、最近、グレインを水平方向に成長させて結晶化特性を向上させた逐次的横方向結晶化（ＳＬＳ；Sequential Lateral Solidification）方法が研究されている。
【００７０】
そして、多結晶シリコン薄膜２２４（上記シリコン薄膜）上に、モリブデンやアルミニウム系の導電物質からなる導電膜２３０を形成する。
【００７１】
次に、図６Ｂに示すように、アレイ基板２１０の全面にフォトレジストなどの感光性物質からなる感光膜２７０を形成した後、本実施形態の回折マスク２８０を利用して感光膜２７０に選択的に光を照射する。
【００７２】
ここで、本実施形態に使用した回折マスク２８０には、照射された光を全て透過させる透過領域Ｉ、スリットパターンが適用されて光の一部だけ透過させて一部は遮断するスリット領域II、及び照射された光を全て遮断する遮断領域IIIが設けられており、回折マスク２８０を透過した光だけ感光膜２７０に照射される。
【００７３】
次に、回折マスク２８０を利用して露光された感光膜２７０を現像すると、図６Ｃに示すように、遮断領域IIIにより光が全て遮断された領域と、スリット領域IIにより光の一部だけ遮断された領域には、所定厚さの第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂが残り、光が全て透過する透過領域Ｉに該当する領域には、感光膜が完全に除去されて導電膜２３０の表面が露出する。
【００７４】
ここで、遮断領域IIIに形成された第１感光膜パターン２７０Ａは、スリット領域IIに形成された第２感光膜パターン２７０Ｂより厚く形成される。また、透過領域Ｉによって光が全て透過した領域は感光膜が完全に除去されるが、これはポジ型フォトレジストを使用したためであり、本発明はこれに限定されるものではなく、ネガ型フォトレジストを使用してもよい。
【００７５】
次に、このように形成された第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂをマスクにして、その下部に形成された多結晶シリコン薄膜２２４と導電膜２３０を選択的に除去すると、図６Ｄに示すように、アレイ基板２１０に多結晶シリコン薄膜２２４からなるアクティブパターン２２４′が形成される。また、アクティブパターン２２４′の上部には、導電膜２３０からなり、アクティブパターン２２４′と同一の形状にパターニングされた導電膜パターン２３０′が残る。
【００７６】
次に、第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂの一部を除去するアッシング工程を行うと、アクティブパターン２２４′の上部、すなわち、回折露光が適用されたスリット領域IIの第２感光膜パターン２７０Ｂが完全に除去されて、図６Ｅに示すように、導電膜パターン２３０′の表面が露出する。
【００７７】
また、第１感光膜パターン２７０Ａは、第２感光膜パターン２７０Ｂの厚さだけ除去された第３感光膜パターン２７０Ａ′となり、遮断領域IIIに対応する領域の上部にのみ残る。
【００７８】
次に、図６Ｆに示すように、残っている第３感光膜パターン２７０Ａ′をマスクにして導電膜パターン２３０′の一部を除去すると、導電膜２３０からなるストレージ電極２３０″が形成される。
【００７９】
そして、図４Ｂ及び図５Ｂに示すように、アレイ基板２１０の全面に第１絶縁膜２１５ａと第１導電膜を形成した後、フォトリソグラフィ工程（第２マスク工程）で第１導電膜を選択的にパターニングすることにより、アクティブパターン２２４′上に第１導電膜からなるゲート電極２２１を形成すると共に、ストレージ電極２３０″の上部に第１導電膜からなる共通ライン２０８を形成する。
【００８０】
第１導電膜としては、ゲート電極２２１、ゲートライン２１７、及び共通ライン２０８を構成するために、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電物質を使用できる。
【００８１】
ここで、画素部の共通ライン２０８は、第１絶縁膜２１５ａを介してその下部のストレージ電極２３０″と重なって第１ストレージキャパシタを形成する。
【００８２】
その後、ゲート電極２２１をマスクにしてアクティブパターン２２４′の所定領域に高濃度のｐ＋イオンを注入することにより、ｐ＋ソース領域２２４ａとｐ＋ドレイン領域２２４ｂを形成する。図中の符号２２４ｃは、ｐ＋ソース領域２２４ａとｐ＋ドレイン領域２２４ｂとの間に伝導チャネルを形成するｐチャネル領域を意味する。
【００８３】
次に、図４Ｃ及び図５Ｃに示すように、アレイ基板２１０の全面に第１層間絶縁膜２１５ｂと第２層間絶縁膜２１５ｂ′を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で第１絶縁膜２１５ａ、第１層間絶縁膜２１５ｂ、及び第２層間絶縁膜２１５ｂ′の一部領域を除去して、ソース領域２２４ａの一部を露出させる第１コンタクトホール２４０ａと、ドレイン領域２２４ｂの一部を露出させる第２コンタクトホール２４０ｂを形成する。
【００８４】
ここで、第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′としてはＳｉＮｘ／ＳｉＯ２の二重膜を適用できる。この場合、第１層間絶縁膜２１５ｂとしてＳｉＯ２を蒸着した後に活性化熱処理を行い、第２層間絶縁膜２１５ｂ′としてＳｉＮｘを蒸着した後に水素化熱処理を行うこともでき、第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′としてＳｉＮｘ／ＳｉＯ２を全て蒸着した後、１回の熱処理により水素化及び活性化を同時に行うこともできる。
さらに、第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′として、ＳｉＮｘの単一膜、又はＳｉＯ２／ＳｉＮｘ／ＳｉＯ２の三重膜などを多様に適用できる。
【００８５】
第２コンタクトホール２４０ｂの形成時、ドレイン領域２２４ｂとストレージ電極２３０″との一部を共に露出させることもでき、ドレイン領域２２４ｂとストレージ電極２３０″との一部が別に露出するように、２つの第２コンタクトホールを形成した後にドレイン電極で接続させることもできる。
【００８６】
次に、図４Ｄ及び図５Ｄに示すように、アレイ基板２１０の全面に第２導電膜と第３導電膜を順次蒸着した後、回折露光を利用して第２導電膜と第３導電膜を２回のエッチング工程によりパターニングすることにより、１回のマスク工程（第４マスク工程）で、第３導電膜からなるソース電極２２２、ドレイン電極２２３、及びデータライン２１７を形成すると共に、第２導電膜からなる画素電極２１８を形成する。ここで、ソース電極２２２、ドレイン電極２２３、及びデータライン２１７の下部には、第２導電膜からなり、その側面がソース電極２２２、ドレイン電極２２３、及びデータライン２１７と同一の形状にパターニングされたソース電極パターン２２２′、ドレイン電極パターン２２３′、及びデータラインパターン２１７′が形成され、データラインパターン２１７′の一部は画素領域側に延びて画素電極２１８を構成する。
【００８７】
本発明の第２実施形態においては、多結晶シリコン薄膜２２４からなるアクティブパターン２２４′と導電膜２３０からなるストレージ電極２３０″を１回のマスク工程で形成することにより、マスク工程を追加することなくストレージキャパシタの容量を増加させることができる。
【００８８】
以下、ストレージ電極を備えない第３実施形態の液晶表示装置について図を参照して詳細に説明する。
【００８９】
図７は本発明の第３実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示す。
図７に示すように、本発明の第３実施形態による液晶表示装置のアレイ基板３１０上には、縦横に配列されて画素領域を定義するゲートライン３１６及びデータライン３１７が形成されている。また、ゲートライン３１６とデータライン３１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、画素領域内には、薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極３１８が形成されている。
【００９０】
薄膜トランジスタは、ゲートライン３１６に接続されたゲート電極３２１と、データライン３１７に接続されたソース電極３２２と、画素電極３１８に接続されたドレイン電極３２３とを含む。また、薄膜トランジスタは、ゲート電極３２１に供給されるゲート電圧によりソース電極３２２とドレイン電極３２３との間に伝導チャネルを形成するアクティブパターン３２４′をさらに含む。
【００９１】
ここで、画素領域内には、ゲートライン３１６と実質的に同一の方向に共通ライン３０８が形成されている。
【００９２】
ソース電極３２２及びドレイン電極３２３は、それぞれ第１絶縁膜（図示せず）、第１層間絶縁膜（図示せず）、及び第２層間絶縁膜（図示せず）に形成された第１コンタクトホール３４０ａ及び第２コンタクトホール３４０ｂを介して、アクティブパターン３２４′のソース領域及びドレイン領域と電気的に接続される。また、ソース電極３２２の一部は一方側に延びてデータライン３１７の一部を構成し、ドレイン電極３２３の一部は画素領域側に延びて画素電極３１８に接続される。ここで、ソース電極３２２、ドレイン電極３２３、及びデータライン３１７の下部には、透明導電物質からなり、ソース電極３２２、ドレイン電極３２３、及びデータライン３１７と同一の形状にパターニングされたソース電極パターン（図示せず）、ドレイン電極パターン（図示せず）、及びデータラインパターン（図示せず）が形成されており、ドレイン電極パターンの一部は画素領域側に延びて画素電極３１８を構成する。
【００９３】
また、画素領域側に延びたドレイン電極３２３の一部は、第２絶縁膜を介してその下部の共通ライン３０８と重なってストレージキャパシタを構成する。
また、ソース電極パターン、ドレイン電極パターン、及びデータラインパターンは、画素電極３１８と同一の導電物質、例えば、ＩＴＯ又はＩＺＯなどの透明導電物質からなる。
【００９４】
このように構成された第３実施形態のアレイ基板は、第２実施形態の場合と同様に、回折露光を利用することにより、ソース／ドレイン電極３２２、３２３、データライン３１７、ソース／ドレイン電極パターン、データラインパターン、及び画素電極３１８を１回のマスク工程で形成し、画素電極３１８のためのコンタクトホール形成工程が必要ないため、合計４回のマスク工程でアレイ基板を製造する。
【００９５】
以下、本発明の第３実施形態による液晶表示装置のアレイ基板の製造方法を説明する。
【００９６】
図８Ａ〜図８Ｄは、図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線に沿って切断した断面図であり、図９Ａ〜図９Ｄは、図７に示すアレイ基板の製造工程を順次示す平面図である。
【００９７】
図８Ａ及び図９Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板３１０上に、バッファ層３１１とシリコン薄膜を形成した後、シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。その後、多結晶シリコン薄膜をフォトリソグラフィ工程（第１マスク工程）でパターニングすることにより、アクティブパターン３２４′を形成する。
【００９８】
次に、図８Ｂ及び図９Ｂに示すように、アレイ基板３１０の全面に第１絶縁膜３１５ａと第１導電膜を順次形成した後、フォトリソグラフィ工程（第２マスク工程）で第１導電膜を選択的にパターニングすることにより、アクティブパターン３２４′上に第１導電膜からなるゲート電極３２１を形成すると共に、画素領域に第１導電膜からなる共通ライン３０８を形成する。
その後、ゲート電極３２１をマスクにしてアクティブパターン３２４′の所定領域に高濃度のｐ＋イオンを注入することにより、ｐ＋ソース領域３２４ａとｐ＋ドレイン領域３２４ｂを形成する。図中の符号３２４ｃは、ｐ＋ソース領域３２４ａとｐ＋ドレイン領域３２４ｂとの間に伝導チャネルを形成するｐチャネル領域を意味する。
【００９９】
次に、図８Ｃ及び図９Ｃに示すように、アレイ基板３１０の全面に第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で第１絶縁膜３１５ａ、第１層間絶縁膜３１５ｂ、及び第２層間絶縁膜３１５ｂ′の一部領域を除去して、ソース領域３２４ａの一部を露出させる第１コンタクトホール３４０ａと、ドレイン領域３２４ｂの一部を露出させる第２コンタクトホール３４０ｂを形成する。
【０１００】
次に、図８Ｄ及び図９Ｄに示すように、アレイ基板３１０の全面に第２導電膜と第３導電膜を順次蒸着した後、回折露光を利用して第２導電膜と第３導電膜を２回のエッチング工程によりパターニングすることにより、１回のマスク工程（第４マスク工程）で、第３導電膜からなるソース電極３２２、ドレイン電極３２３、及びデータライン３１７を形成すると共に、第２導電膜からなる画素電極３１８を形成する。ここで、ソース電極３２２、ドレイン電極３２３、及びデータライン３１７の下部には、第２導電膜からなり、その側面がソース電極３２２、ドレイン電極３２３、及びデータライン３１７と同一の形状にパターニングされたソース電極パターン３２２′、ドレイン電極パターン３２３′、及びデータラインパターン３１７′が形成され、データラインパターン３１７′の一部は画素領域側に延びて画素電極３１８を構成する。
【０１０１】
以下、第４マスク工程について図１０Ａ〜図１０Ｅを参照して以下に詳細に説明する。
図１０Ａ〜図１０Ｅは図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【０１０２】
図１０Ａに示すように、第１コンタクトホール３４０ａ及び第２コンタクトホール３４０ｂの内部を含むアレイ基板３１０の全面に、第２導電膜３３０、第３導電膜３４０、及び感光膜３７０を形成した後、本実施形態の回折マスク３８０を利用して感光膜３７０に選択的に光を照射する。
【０１０３】
第２導電膜３３０としては、画素電極３１８を構成するため、ＩＴＯ又はＩＺＯなどの透明導電物質を使用でき、第３導電膜３４０としては、ソース電極３２２、ドレイン電極３２３、及びデータライン３１７を構成するために、アルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンなどの低抵抗の不透明導電物質を使用できる。
【０１０４】
ここで、本実施形態に使用した回折マスク３８０には、照射された光を全て透過させる透過領域Ｉ、スリットパターンが適用されて光の一部だけ透過させて一部は遮断するスリット領域II、及び照射された光を全て遮断する遮断領域IIIが設けられており、回折マスク３８０を透過した光だけ感光膜３７０に照射される。
【０１０５】
次に、回折マスク３８０を利用して露光された感光膜３７０を現像すると、図１０Ｂに示すように、遮断領域IIIによって光が全て遮断された領域と、スリット領域IIによって光の一部だけ遮断された領域には、所定厚さの第１感光膜パターン３７０Ａと第２感光膜パターン３７０Ｂが残り、光が全て透過する透過領域Ｉに該当する領域では、感光膜３７０が完全に除去されて第３導電膜３４０の表面を露出させる。
【０１０６】
ここで、遮断領域IIIに形成された第１感光膜パターン３７０Ａは、スリット領域IIに形成された第２感光膜パターン３７０Ｂより厚く形成される。また、透過領域Ｉにより光が全て透過した領域は感光膜が完全に除去されるが、これはポジ型フォトレジストを使用したためであり、本発明はこれに限定されるものではなく、ネガ型フォトレジストを使用してもよい。
【０１０７】
次に、このように形成された第１感光膜パターン３７０Ａと第２感光膜パターン３７０Ｂをマスクにして、その下部に形成された第２導電膜３３０と第３導電膜３４０を選択的に除去すると、図１０Ｃに示すように、アレイ基板３１０に、第３導電膜３４０からなり、第１コンタクトホール３４０ａ及び第２コンタクトホール３４０ｂを介してアクティブパターン３２４′のソース領域３２４ａ及びドレイン領域３２４ｂと電気的に接続するソース電極３２２及びドレイン電極３２３が形成される。
【０１０８】
ここで、ソース電極３２２及びドレイン電極３２３の下部には、第２導電膜３３０からなり、その側面がソース電極３２２及びドレイン電極３２３と同一の形状にパターニングされたソース電極パターン３２２′及びドレイン電極パターン３２３′が残る。
【０１０９】
ソース電極パターン３２２′及びドレイン電極パターン３２３′は、実質的に上部のソース電極３２２及びドレイン電極３２３と下部のソース領域３２４ａ及びドレイン領域３２４ｂ間を電気的に接続させる。
【０１１０】
画素部のドレイン電極パターン３２３′は、その一部が画素領域側に延びて画素電極３１８を構成し、このとき、画素電極３１８の上部には、第３導電膜３４０からなる第３導電膜パターン３４０′が残る。
【０１１１】
次に、第１感光膜パターン３７０Ａと第２感光膜パターン３７０Ｂの一部を除去するアッシング工程を行うと、画素領域、すなわち、回折露光が適用されたスリット領域IIの第２感光膜パターン３７０Ｂが完全に除去されて、図１０Ｄに示すように、第３導電膜パターン３４０′の表面が露出する。
【０１１２】
また、第１感光膜パターン３７０Ａは、第２感光膜パターン３７０Ｂの厚さ分だけ除去された第３感光膜パターン３７０Ａ′となり、遮断領域IIIに対応する領域の上部にのみ残る。
【０１１３】
次に、図１０Ｅに示すように、残っている第３感光膜パターン３７０Ａ′をマスクにして画素電極３１８上部の第３導電膜パターン３４０′を除去することにより、画素電極３１８の表面を外部に露出させる。
【０１１４】
ここで、画素部のソース電極３２２の一部は一方向に延びてデータライン３１７を構成し、画素部のドレイン電極３２３の一部は画素領域側に延びて、第２絶縁膜３１５ｂを介してその下部の共通ライン３０８と重なって第２ストレージキャパシタを構成する。
【０１１５】
このように構成された第１、第２、又は第３実施形態のアレイ基板は、画像表示領域の外郭に形成されたシールパターンによりカラーフィルタ基板と対向して貼り合わせられて液晶表示装置を構成し、このようなアレイ基板とカラーフィルタ基板との貼り合わせは、アレイ基板又はカラーフィルタ基板に形成された貼り合わせキーを用いて行う。
【０１１６】
以上、多くの事項を具体的に記載したが、これは本発明の範囲を限定するものではなく、好ましい実施形態の例示として解釈されるべきである。従って、本発明の範囲は、前述した実施形態によって限定されるものではなく、特許請求の範囲とその均等物によって定められるものである。
【図面の簡単な説明】
【０１１７】
【図１】本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図２Ａ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′断面図である。
【図２Ｂ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｃ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｄ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｅ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｆ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図３】本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図４Ａ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｂ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｃ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｄ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図５Ａ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｂ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｃ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｄ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図６Ａ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｂ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｃ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｄ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｅ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｆ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図７】本発明の第３実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図８Ａ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線断面図である。
【図８Ｂ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線断面図である。
【図８Ｃ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線断面図である。
【図８Ｄ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線断面図である。
【図９Ａ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線平面図である。
【図９Ｂ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線平面図である。
【図９Ｃ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線平面図である。
【図９Ｄ】図７に示すアレイ基板の製造工程を順次示す、図７のVIII−VIII′線平面図である。
【図１０Ａ】図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【図１０Ｂ】図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【図１０Ｃ】図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【図１０Ｄ】図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【図１０Ｅ】図８Ｄ及び図９Ｄに示す第４マスク工程を具体的に示す断面図である。
【図１１】一般的な駆動回路一体型液晶表示装置の構造を概略的に示す平面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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