(57)【要約】【課題】リセット異常を容易に検出するための技術を提供する。【解決手段】外部からのリセット信号の取り込みを可能とする第１リセット端子（１１１）と第２リセット端子（１１２）とを設ける。そして、上記リセット信号に基づいて初期化される内部論理回路（１０）と、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とに基づいてリセット異常を検出可能なリセット異常検出回路とを設ける。上記第１リセット端子及び上記第２リセット端子のうちの一方の端子からリセット信号の取り込みができなくても、他方の端子からリセット信号を取り込むことで、リセット端子を含むリセット信号伝達経路の異常を容易に検出することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部からのリセット信号の取り込みを可能とする第１リセット端子と、
上記第１リセット端子とは異なる位置に設けられ、上記リセット信号の取り込みを可能とする第２リセット端子と、
上記リセット信号に基づいて初期化される内部論理回路と、
上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とに基づいてリセット異常を検出可能なリセット異常検出回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記リセット異常検出回路によってリセット異常が検出された場合、上記リセット異常検出回路の出力信号によって上記内部論理回路が強制的にリセット状態にされる請求項１記載の半導体集積回路。
【請求項３】
上記リセット異常検出回路は、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とが一致する場合に、上記内部論理回路をリセット可能な内部リセット信号を形成するための第１論理回路と、
上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とが一致しないことを判別するための第２論理回路と、
上記第２論理回路での判別結果を保持するための第３論理回路と、
上記第３論理回路の出力信号に従って、リセット異常時における上記内部リセット信号の論理を固定するための第４論理回路と、を含んで成る請求項１記載の半導体集積回路。
【請求項４】
上記リセット異常検出回路でのリセット異常検出結果の外部出力を可能とする外部端子を含む請求項１記載の半導体集積回路。
【請求項５】
上記第１リセット端子と上記第２リセット端子とは、互いに異なる縁辺に配置されて成る請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
リセット端子に所定時間以上の信号が入力されることによってリセット処理を行うマイクロコンピュータにおいて、前記マイクロコンピュータに設けられているノンマスカブル割り込み端子と前記リセット端子とを接続するとともに、前記ノンマスカブル割り込み端子に入力された信号に基づいてリセット処理を行う割り込みリセット処理手段を有するマイクロコンピュータが知られている（例えば特許文献１参照）。
【０００３】
また、電子機器のリセット信号に対して、その仕様に合わせて規格化された入力期間を比較器に設定することにより、リセット端子に入力される信号の入力期間がリセット信号の規格サイクル以下の場合に、その入力信号をノイズとして除去するとともに、ハードウエアでベクタアドレスを分離できない場合にも、入力期間の測定結果を保持しているＲＡＭをソフトウエアで判別して、電子機器のシステム制御をユーザー仕様に合わせたプログラムへ分岐させるようにした技術が知られている（特許文献２参照）。
【０００４】
さらに、各々に故障検出ＩＣを備えたリセットＩＣを設け、一方のリセットＩＣの故障により該故障検出ＩＣのリセット動作が正常に行われずリセット解除後の動作が不安定になった場合、もう一方のリセット動作が正常に行われた故障検出ＩＣが相互監視により動作不良を検出することでリセットＩＣの故障を検出し、リセットＩＣ故障検出信号を制御機器内部回路ＩＣのリセット信号として使用し、前記故障検出ＩＣが相互監視により正常にリセット動作が完了したのを確認した場合のみ、制御機器内部回路が必要とするリセットパルス幅以上を経た後、リセット解除するようにした技術が知られている（例えば特許文献３参照）。
【０００５】
そして、各内部ブロックにおけるラッシュカレントを含めた内部全電流がオンボード電源の電流供給能力よりも常に小さくなるように、リセット信号のレベル切替タイミングを異ならせるようにした技術が知られている（特許文献４参照）。
【０００６】
【特許文献１】特開２００３−３３０５７５号公報
【特許文献２】特開２０００−６２７６３号公報
【特許文献３】特開２００４−３１７３６５号公報
【特許文献４】特開２００２−３１２０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えばマイクロコンピュータなどの半導体集積回路が顧客実装基板に実装される場合、マイクロコンピュータの外部端子は顧客実装基板に半田付けされる。
【０００８】
しかしながら、マイクロコンピュータの外部端子の半田付け不良によって上記リセット端子と顧客実装基板との電気的な接触が良好で無い場合や、顧客実装基板におけるリセット信号伝達ラインが途中で切れている場合には、マイクロコンピュータの周辺回路によってリセット信号がアサートされたにもかかわらず、それがマイクロコンピュータに正しく伝達されないため、マイクロコンピュータをリセットすることができなくなる。このようにリセット端子を含むリセット信号伝達経路の異常（「リセット異常」という）は、発見するのが困難とされる。同様のことは、上記特許文献１〜４に記載された技術においてもいえる。
【０００９】
本発明の目的は、リセット異常を容易に検出するための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、外部からのリセット信号の取り込みを可能とする第１リセット端子（１１１）と、上記第１リセット端子とは異なる位置に設けられ、上記リセット信号の取り込みを可能とする第２リセット端子（１１２）と、上記リセット信号に基づいて初期化される内部論理回路と、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とに基づいてリセット異常を検出可能なリセット異常検出回路とを設ける。上記内部論理回路は、例えばＣＰＵ（１０）とされる。
【００１３】
上記の手段によれば、リセット異常検出回路は、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とに基づいてリセット異常を検出する。この場合、上記第１リセット端子及び上記第２リセット端子のうちの一方の端子からリセット信号の取り込みができなくても、他方の端子からリセット信号を取り込むことで、リセット端子を含むリセット信号伝達経路の異常（リセット異常）を容易に検出することができる。
【００１４】
上記リセット異常検出回路によってリセット異常が検出された場合、上記リセット異常検出回路の出力信号によって上記内部論理回路を強制的にリセット状態にすることができる。
【００１５】
上記リセット異常検出回路は、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とが一致する場合に、上記内部論理回路をリセット可能な内部リセット信号を形成するための第１論理回路（２５）と、上記第１リセット端子の論理状態と、上記第２リセット端子の論理状態とが一致しないことを判別するための第２論理回路（２１）と、上記第２論理回路での判別結果を保持するための第３論理回路（２４）と、上記第３論理回路の出力信号に従って、リセット異常時における上記内部リセット信号の論理を固定するための第４論理回路（２７）とを含んで構成することができる。
【００１６】
上記リセット異常検出回路でのリセット異常検出結果の外部出力を可能とする外部端子（１１３）を設けることができる。
【００１７】
上記第１リセット端子と上記第２リセット端子とは、互いに異なる縁辺に配置すると良い。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１９】
すなわち、本願発明によれば、リセット異常を容易に検出することができる。
【発明を実施するための最良の形態】
【００２０】
図６には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータが顧客実装基板に実装された状態が示される。
【００２１】
マイクロコンピュータ１０の縁辺部には複数の外部端子１２が設けられる。上記複数の外部端子１２には、電源供給のための電源端子や、外部との間で各種信号のやり取りを可能とする複数の信号端子が含まれる。また、上記複数の信号端子には、外部からのリセット信号／ＲＥＳの取り込みを可能とする第１リセット端子１１１、及び上記第１リセット端子１１１とは異なる位置に設けられ、上記リセット信号／ＲＥＳの取り込みを可能とする第２リセット端子１１２が含まれる。このマイクロコンピュータ１０が顧客実装基板に実装されるとき、上記複数の外部端子１２は、上記顧客実装基板に半田付けされる。このとき、上記第１リセット端子１１１、及び上記第２リセット端子１１２は、顧客実装基板における導電ラインを介してリセット制御回路１１に共通接続されることにより、上記リセット制御回路１１からのリセット信号／ＲＥＳが、上記第１リセット端子１１１、及び上記第２リセット端子１１２の双方に伝達されるようになっている。
【００２２】
図１には、上記マイクロコンピュータ１０の構成例が示される。
【００２３】
図１に示されるマイクロコンピュータ１０は、特に制限されないが、リセット異常を検出するためのリセット異常検出回路１０１、外部との間でシリアル通信を可能とするＳＣＩ（シリアル・コミュニケーション・インタフェース）１０２、時間計測のためのＴＭＲ（タイマ）１０３、所定のプログラム実行により演算処理を可能とするＣＰＵ（中央処理装置）１０４、上記ＣＰＵ１０４の作業領域などとして利用されるＲＡＭ（ランダム・アクセス・メモリ）１０５、上記ＣＰＵ１０４で実行されるプログラムが格納されるＲＯＭ（リード・オンリー・メモリ）１０６を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記ＳＣＩ１０２、ＴＭＲ１０３、ＣＰＵ１０４、ＲＡＭ１０５、及びＲＯＭ１０６は、図示されないバスを介して信号のやり取り可能に結合される。尚、ＲＯＭ１０６は、電源遮断後もデータ保持可能なＦｌａｓｈメモリ等の不揮発性メモリであってもよい。
【００２４】
上記リセット異常検出回路１０１は、上記第１リセット端子１１１の論理状態と、上記第２リセット端子１１２の論理状態とを比較し、両者が不一致であればリセット異常と判断し、内部リセット信号ＲＥＳを強制的にハイレベルにアサートすることによってＣＰＵ１０４を初期化する。尚、図示はしないが、マイクロコンピュータ１０内に、マイクロコンピュータ全体の制御を行うシステムコントローラ（ＳＹＳＣ）を有し、上記内部リセット信号ＲＥＳの入力に応答して、上記マイクロコンピュータ全体を初期化する構成であってもよい。また、上記内部リセット信号ＲＥＳは、外部端子１１３を介して外部出力可能とされる。それにより、上記内部リセット信号ＲＥＳの外部からのモニタが可能とされる。ここで、上記ＣＰＵ１０４が、本発明における内部論理回路の一例とされる。
【００２５】
図２には、上記リセット異常検出回路１０１の構成例が示される。
【００２６】
上記リセット異常検出回路１０１は、特に制限されないが、エクスクルーシブオアゲート（ＥＯＲ）２１、遅延回路２２、アンドゲート２３、フリップフロップ回路２４、ナンドゲート２５、ノアゲート２６、及びオアゲート２７が結合されて成る。上記エクスクルーシブオアゲート２１は、上記第１リセット端子１１１の論理状態と、上記第２リセット端子１１２の論理状態とが一致するか否かの判別を行うために設けられる。このエクスクルーシブオアゲート２１の出力信号は、後段のアンドゲート２３に伝達される。また、上記エクスクルーシブオアゲート２１の出力信号は、後段の遅延回路２２で遅延され、論理反転されてから後段のアンドゲート２３に伝達され、ここで、上記エクスクルーシブオアゲート２１の出力信号とアンド論理が得られることで、ワンショットパルス信号が形成されるようになっている。このアンドゲート２３の出力信号は、後段のフリップフロップ回路２４のクロック端子Ｃに伝達される。フリップフロップ回路２４のデータ端子Ｄには、高電位側電源電圧Ｖｄｄが供給される。このフリップフロップ回路２４の出力端子Ｄからの出力信号は後段のオアゲート２７を介してＣＰＵ１０４に供給される。上記第１リセット端子１１１の論理状態と、上記第２リセット端子１１２の論理状態とのノア論理がノアゲート２６で求められる。また、上記第１リセット端子１１１の論理状態と、上記第２リセット端子１１２の論理状態とのナンド論理がナンドゲート２５で得られ、このナンドゲート２５の出力信号は、後段のオアゲート１０１を介して外部出力可能とされるようになっている。
【００２７】
図３には、上記第１リセット端子１１１及び上記第２リセット端子１１２にリセット信号が正常に伝達される場合の主要部の動作タイミングが示される。
【００２８】
上記第１リセット端子１１１及び上記第２リセット端子１１２にリセット信号が正常に伝達される場合、ノードＡ，Ｂの論理が一致する。この場合、リセット信号／ＲＥＳに同期して内部リセット信号ＲＥＳが形成される。それによってＣＰＵ１０４が初期化される。
【００２９】
図４には、半田付け不良などによって上記第２リセット端子１１２にリセット信号が正常に伝達されない場合が示される。上記第２リセット端子１１２にリセット信号が正常に伝達されない場合、ノードＢはハイレベルのままとされる。このため、エクスクルーシブオアゲート２１の出力ノードＣがハイレベルとなり、それによってアンドゲート２３の出力ノードからワンショットパルスが形成されるからフリップフロップ回路２４の出力ノードＧはハイレベルに固定される（異常検出）。フリップフロップ回路２４の出力ノードＧはハイレベルに固定されることにより、内部リセット信悟ＲＥＳはハイレベルに固定され、それによってＣＰＵ１０４が強制的にリセットされる。
【００３０】
図５には、上記第２リセット端子１１２にリセット信号が正常に伝達されない場合の別の例として、上記第２リセット端子１１２においてリセット信号／ＲＥＳがローレベルからハイレベルに正常に遷移されない場合が示される。かかる場合、リセット端子１１１からのリセット信号／ＲＥＳがローレベルからハイレベルに正常に遷移されるタイミングで、エクスクルーシブオアゲート２１の出力ノードＣがハイレベルにされることでリセット異常が検出される。そして内部リセット信号ＲＥＳはハイレベルに固定され、それによってＣＰＵ１０４が強制的にリセットされる。
【００３１】
上記の例によれば、以下の作用効果を得ることができる。
【００３２】
（１）リセット異常検出回路１０１が設けられているため、上記第１リセット端子１１１及び上記第２リセット端子１１２のうちの一方の端子からリセット信号の取り込みができなくても、他方の端子からリセット信号を取り込むことで、リセット端子を含むリセット信号伝達経路の異常（リセット異常）を容易に検出することができる。
【００３３】
（２）リセット異常検出回路１０１でリセット異常が検出された場合、内部リセット信号ＲＥＳがハイレベルにアサートされることによって、ＣＰＵ１０４が強制的にリセットされる。
【００３４】
（３）上記内部リセット信号ＲＥＳが外部端子１１３を介して出力可能とされているので、外部から上記内部リセット信号ＲＥＳをモニタすることができ、このモニタによって、リセット異常が検出されたこと、及びそれに起因してＣＰＵ１０４が強制的にリセットされたことを把握することができる。
【００３５】
（４）例えば上記第１リセット端子１１１と上記第２リセット端子１１２とを隣接配置すると、マイクロコンピュータ１０の半田付け工程において、上記第１リセット端子１１１と上記第２リセット端子１１２との双方に半田付け不良を生ずる確率が高くなる。上記第１リセット端子１１１と上記第２リセット端子１１２との双方に半田付け不良を生じた場合には、リセット異常検出回路１０１でのリセット異常検出が困難になる。上記の例では、上記第１リセット端子と上記第２リセット端子とを、互いに異なる縁辺に配置することにより、上記第１リセット端子１１１と上記第２リセット端子１１２との双方に半田付け不良を生ずる確率を低減することができる。
【００３６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
例えば、第２リセット端子として新たに外部端子を追加することができない場合には、Ｉ／Ｏ（入出力）端子などの既存の外部端子を利用してリセット兼用端子とすることができる。
【００３８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体集積回路に広く適用することができる。
【００３９】
本発明は、少なくとも外部からのリセット信号の取り込みを可能とするリセット端子を含むことを条件に適用することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明にかかる半導体集積回路の一例とされるマイクロコンピュータの構成例ブロック図である。
【図２】上記マイクロコンピュータにおけるリセット異常検出回路の構成例回路図である。
【図３】上記マイクロコンピュータにおける第１リセット端子及び第２リセット端子にリセット信号が正常に伝達される場合の主要部の動作タイミング図である。
【図４】上記マイクロコンピュータにおける第２リセット端子にリセット信号が正常に伝達されない場合の主要部の動作タイミング図である。
【図５】上記マイクロコンピュータにおける第２リセット端子にリセット信号が正常に伝達されない場合の主要部の動作タイミング図である。
【図６】本発明にかかる半導体集積回路の一例であるマイクロコンピュータが顧客実装基板に実装された状態の説明図である。
【符号の説明】
【００４１】
１０  マイクロコンピュータ
１１  リセット制御回路
１２  マイクロコンピュータ
２１  エクスクルーシブオアゲート
２２  遅延回路
２３  アンドゲート
２４  フリップフロップ回路
２５  ナンドゲート
２６  ノアゲート
２７  オアゲート
１０１  リセット異常検出回路
１０２  ＳＣＩ
１０３  ＴＭＲ
１０４  ＣＰＵ
１０５  ＲＡＭ
１０６  ＲＯＭ
１１１  第１リセット端子
１１２  第２リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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