(57)【要約】【課題】本発明は改良されたキャリア移動性を有する変更された素子分離構造を備える半導体素子とその製造方法に関するものである。【解決手段】本発明は半導体素子及びその製造方法に関し、特にＰＭＯＳトランジスタに圧縮応力を印加し、ＮＭＯＳトランジスタに相対的に小さい圧縮応力を印加するようＳＴＩ工程を変更してトランジスタを設計することにより、素子の移動性を改良し素子の動作特性を向上させることができる技術である。  【選択図】図１
2008028357.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成され活性領域を画成し、第１圧縮応力を有する下部素子分離構造と、
前記下部素子分離構造の上部に位置し、第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造と、
隣接した前記上部素子分離構造の間に位置した前記活性領域の上部に位置するゲート構造物と、
を含むことを特徴とする半導体素子。
【請求項２】
前記半導体基板はＰＭＯＳ領域に位置することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記上部素子分離構造はポリ酸化膜であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記下部素子分離構造はＨＤＰ酸化膜、ＳＯＤ酸化膜及びこれらの組合せのうち選択されたいずれか１つを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
ＰＭＯＳ領域とＮＭＯＳ領域を備えた半導体基板に形成され活性領域を画成し、第１圧縮応力を有する下部素子分離構造と、
前記ＰＭＯＳ領域の前記下部素子分離構造の上部に位置し、前記第１圧縮応力より大きい第２圧縮応力を有するＰ−上部素子分離構造と、
前記ＮＭＯＳ領域の前記下部素子分離構造の上部に位置し、前記第１圧縮応力より小さい第３圧縮応力を有するＮ−上部素子分離構造と、
を含むことを特徴とする半導体素子。
【請求項６】
前記Ｎ−上部素子分離構造は窒化膜であることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記Ｎ−上部素子分離構造の厚さは５０Å〜３００Åであることを特徴とする請求項５に記載の半導体素子。
【請求項８】
隣接した前記下部素子分離構造の間に位置した前記活性領域の上部に位置するゲート構造物をさらに含むことを特徴とする請求項５に記載の半導体素子。
【請求項９】
半導体基板に素子分離構造を形成し活性領域を画成する段階と、
所定厚さの前記素子分離構造を食刻してリセスを形成し、第１圧縮応力を有する下部素子分離構造を形成する段階と、
前記リセスを含む前記半導体基板上部にゲート導電層及びゲートハードマスク層を形成する段階と、
ゲートマスクで前記ゲートハードマスク層及び前記ゲート導電層をパターニングして前記半導体基板上部にゲート構造物を形成し、前記下部素子分離構造に所定厚さの前記ゲート導電層を残す段階と、
前記残存するゲート導電層を酸化させ第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記半導体基板はＰＭＯＳ領域に位置することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記食刻された素子分離構造の厚さは１０Å〜２，０００Åであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記ゲート導電層は下部ゲート導電層と上部ゲート導電層の積層構造であることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記下部ゲート導電層はポリシリコン層を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記上部ゲート導電層はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、タングステンシリサイド（ＷＳｉｘ）層及びこれらの組合せのうち選択されたいずれか１つであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記上部素子分離構造はポリ酸化膜であることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１６】
前記下部素子分離構造はＨＤＰ酸化膜、ＳＯＤ酸化膜及びこれらの組合せのうち選択されたいずれか１つであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１７】
前記ゲート構造物はゲートハードマスク層パターンとゲート電極の積層構造を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１８】
前記上部素子分離構造を追加的に酸化させ体積を増加させる段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１９】
ＮＭＯＳ領域の前記上部素子分離構造を除去する段階と、
全体構造物上部に絶縁膜を形成し前記ＮＭＯＳ領域に前記第１圧縮応力より小さい第３圧縮応力を有する上部素子分離構造を形成する段階と、
をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項２０】
前記ＮＭＯＳ領域の前記上部素子分離構造を除去する段階は、
全体表面上部に感光膜を形成する段階と、
前記ＰＭＯＳ領域の前記素子分離構造を画成するマスクで感光膜を露光及び現像し感光膜パターンを形成する段階と、
前記感光膜パターンを食刻マスクに露出した前記上部素子分離構造を除去する段階と、
前記感光膜パターンを除去する段階と、
を含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記絶縁膜は窒化膜であることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２２】
前記ＮＭＯＳ領域で前記上部素子分離構造の厚さは５０Å〜３００Åであることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２３】
ＰＭＯＳ領域とＮＭＯＳ領域を備えた半導体基板に素子分離構造を形成し活性領域を画成する段階と、
所定厚さの前記素子分離構造を食刻し第１圧縮応力を有する下部素子分離構造を画成するリセスを形成する段階と、
前記下部素子分離構造を含む前記半導体基板の上部にゲート導電層及びゲートハードマスク層を形成する段階と、
ゲートマスクで前記ゲートハードマスク層及び前記ゲート導電層をパターニングして前記半導体基板の上部にゲート構造物を形成し、前記下部素子分離構造の上部に前記ゲート導電層を残す段階と、
前記下部素子分離構造の上部に残存する前記ゲート導電層を所定厚さに食刻する段階と、
前記残存するゲート導電層を酸化させ前記ＰＭＯＳ領域に前記第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２４】
前記素子分離構造を食刻する段階は、
全体構造物の上部に感光膜を形成する段階と、
リセスマスクで前記感光膜を露光及び現像し、前記活性領域とそれと隣接した前記素子分離構造の一部を覆う感光膜パターンを形成する段階と、
前記感光膜パターンで前記素子分離構造を所定厚さに食刻し下部素子分離構造を画成するリセスを形成する段階と、
前記感光膜パターンを除去する段階と、
を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記ゲート導電層を食刻する段階は、
全体構造物の上部に感光膜を形成する段階と、
リセスマスクで前記感光膜を露光及び現像し、前記活性領域とそれと隣接した素子分離構造の一部を覆う感光膜パターンを形成する段階と、
前記感光膜パターンで前記リセス内の前記ゲート導電層を所定厚さに食刻する段階と、
前記感光膜パターンを除去する段階と、
を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２６】
前記ゲート導電層を酸化させる段階は、
全体構造物の上部に感光膜パターンを形成し前記ＰＭＯＳ領域と前記ＮＭＯＳ領域の前記活性領域と、それと隣接した素子分離構造の一部を覆う段階と、
前記感光膜パターンで前記ＮＭＯＳ領域の前記ゲート導電層を除去する段階と、
前記感光膜パターンを除去する段階と、
前記ＰＭＯＳ領域の前記リセス内に前記ゲート導電層を酸化させ上部素子分離構造を形成する段階と、
を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２７】
前記ゲート導電層を酸化させる段階は、
前記リセス内の前記ゲート導電層を酸化させ上部素子分離構造を形成する段階と、
前記ＰＭＯＳ領域を覆う感光膜パターンを形成する段階と、
前記感光膜パターンで前記ＮＭＯＳ領域の前記上部素子分離構造を除去する段階と、
前記感光膜パターンを除去する段階と、
を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２８】
前記ゲート構造物は、ゲートハードマスク層パターン及びゲート電極の積層構造を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２９】
前記ゲート電極の側壁を酸化させる段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３０】
前記ゲート構造物を含む前記半導体基板の上部に絶縁膜を形成する段階をさらに含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に関し、特に改良されたキャリア移動性を有する変更された素子分離構造を備える半導体素子とその製造方法に関するものである。
【背景技術】
【０００２】
一般に、集積回路を構成するトランジスタのような素子の速度を増加させるため、集積回路の製造会社等は素子大を縮小させた。小さい素子はより早い速度で動作可能であるが、ショートチャンネル効果と呼ばれるソース/ドレーン降伏電圧の減少、接合容量の増加及びしきい値電圧の不安定性のような負の効果がトランジスタ性能に影響を及ぼす。
素子動作速度を増加させる技術は、素子大を縮小する問題から、キャリア移動性(Mobility)を改良しショートチャンネル効果を軽減する問題に変更された。素子のキャリア移動性は、半導体素子等をストレスを印加することにより改良することができる。トランジスタにストレスを印加する際、ＮＭＯＳとＰＭＯＳの動作特性が向上するようにするためにはチャンネル方向を基準にそれぞれ張力(Tensile stress)と圧縮応力(Compressive stress)を印加しなければならない。まずゲートスペーサ形成時にスペーサ蒸着物質と蒸着条件を調節し、トランジスタの種類に応じて別のストレスを印加するようにすることにより移動性を改良しようとする試みがあった。しかし、ゲート物質が硬いタングステンシリサイドから柔らかいタングステン（Ｗ）に変わったため、ゲート構造物上部に印加されるストレスに対しゲート物質がバッファの役割をすることにより意図したストレスを十分に伝達しにくい。さらに、シリコンゲルマニウムソース／ドレーン領域を用いた移動性改良方法とＳＯＩ基板を用いた方法は多くの費用を要するデメリットがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は改良されたキャリア移動性を有する変更された素子分離構造を備える半導体素子とその製造方法に関するものである。変更された素子分離構造は上部素子分離構造と下部素子分離構造を含み、ＰＭＯＳ領域で上部素子分離構造の圧縮応力は下部素子分離構造のそれより大きい。さらに、ＮＭＯＳ領域で上部素子分離構造の圧縮応力は下部素子分離構造のそれより小さい。従って、変更された素子分離構造はＮＭＯＳトランジスタとＰＭＯＳトランジスタに別のストレスを印加し、素子の向上したキャリア移動性を提供する。従って、本発明の一実施形態に係る半導体素子及びその製造方法は素子の動作特性を向上させることができる。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体素子は、
半導体基板内に形成され活性領域を画成し、第１圧縮応力を有する下部素子分離構造と、下部素子分離構造の上部に位置し、第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造と、隣接した上部素子分離構造の間に位置した活性領域の上部に位置するゲート構造物と、を含むことを特徴とする。
【０００５】
さらに、本発明の他の実施形態に係る半導体素子は、
ＰＭＯＳ領域とＮＭＯＳ領域を備えた半導体基板に形成され活性領域を画成し、第１圧縮応力を有する下部素子分離構造と、ＰＭＯＳ領域の下部素子分離構造の上部に位置し、第１圧縮応力より大きい第２圧縮応力を有するＰ−上部素子分離構造と、ＮＭＯＳ領域の下部素子分離構造の上部に位置し、第１圧縮応力より小さい第３圧縮応力を有するＮ−上部素子分離構造と、を含むことを特徴とする。
【０００６】
そして、本発明の他の実施形態に係る半導体素子の製造方法は、
半導体基板に素子分離構造を形成し活性領域を画成する段階と、所定厚さの素子分離構造を食刻してリセスを形成し、第１圧縮応力を有する下部素子分離構造を形成する段階と、リセスを含む半導体基板上部にゲート導電層及びゲートハードマスク層を形成する段階と、ゲートマスクでゲートハードマスク層及びゲート導電層をパターニングして半導体基板上部にゲート構造物を形成し、下部素子分離構造に所定厚さのゲート導電層を残す段階と、残存するゲート導電層を酸化させ第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造を形成する段階と、を含むことを特徴とする。
【０００７】
なお、本発明の他の実施形態に係る半導体素子の製造方法は、
ＰＭＯＳ領域とＮＭＯＳ領域を備えた半導体基板に素子分離構造を形成し活性領域を画成する段階と、所定厚さの素子分離構造を食刻し第１圧縮応力を有する下部素子分離構造を画成するリセスを形成する段階と、下部素子分離構造を含む半導体基板の上部にゲート導電層及びゲートハードマスク層を形成する段階と、ゲートマスクでゲートハードマスク層及びゲート導電層をパターニングして半導体基板の上部にゲート構造物を形成し、下部素子分離構造の上部にゲート導電層を残す段階と、下部素子分離構造の上部に残存するゲート導電層を所定厚さに食刻する段階と、残存するゲート導電層を酸化させＰＭＯＳ領域に第１圧縮応力より大きい第２圧縮応力を有する上部素子分離構造を形成する段階と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体素子及びその製造方法は、素子分離構造を変更してゲート構造物下部の半導体基板にストレスを印加することにより、素子の移動性を改良することができる。特に、ＰＭＯＳトランジスタに圧縮応力を印加し、ＮＭＯＳトランジスタに相対的に小さい圧縮応力を印加するようにして素子の移動性を改良する。従って、素子の動作特性を向上させることができる。さらに、素子分離構造の形成時に、発生し得るボイドとシームを上部素子分離構造に対する後続の酸化工程で除去することができる。
【発明を実施するための最良の形態】
【０００９】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１は、本発明の一実施形態に係る半導体素子を示す断面図である。下部素子分離構造１１５と上部素子分離構造１１７の積層構造を含む素子分離構造１２０は半導体基板１１０内に形成され、活性領域１１０ａを画成する。ゲート構造物１９７は、ゲート電極１９３とゲートハードマスク層パターン１９５の積層構造で活性領域１１０ａの上部に位置する。さらに、ゲート絶縁膜１６０はゲート構造物１９７と活性領域１１０ａとの間に位置する。本発明の一実施形態によれば、上部素子分離構造１１７は圧縮応力の大きい物質であるポリ酸化膜で形成し、ゲート構造物１９７の下部の半導体基板１１０に圧縮応力を印加する。結局、印加された圧縮応力のため素子の移動性を向上させることができる。さらに、半導体基板１１０はＰＭＯＳ領域に位置するのが好ましい。 本発明の他の実施形態によれば、下部素子分離構造１１５はギャップフィル(Gap-fill)特性を向上させるためＨＤＰ(High Density Plasma)酸化膜とＳＯＤ(Spin-On-Dielectric)酸化膜の積層構造であるのが好ましい。
【００１０】
図２は、本発明の他の実施形態に係る半導体素子を示す断面図である。この場合、図２（ｉ）はＰＭＯＳ領域の半導体素子を示す断面図であり、図２（ii）はＮＭＯＳ領域の半導体素子を示す断面図である。素子分離構造２２０は、ＰＭＯＳ領域とＮＭＯＳ領域を含む半導体基板２１０内に形成され活性領域２１０ａを画成する。ゲート構造物２９７は、ゲート電極２９３とゲートハードマスク層パターン２９５の積層構造で活性領域２１０ａの上部に位置する。さらに、ゲート絶縁膜２６０はゲート構造物２９７と活性領域２１０ａとの間に位置する。本発明の一実施形態によれば、ＰＭＯＳ領域における上部素子分離構造２１７は圧縮応力が大きい物質であるポリ酸化膜で形成するが、ＮＭＯＳ領域における上部素子分離構造２１９は下部素子分離構造２１５より相対的に圧縮応力が小さい物質である窒化膜で形成し、ＰＭＯＳ領域のゲート構造物２９７の下部の半導体基板２１０に印加される圧縮応力を低減する。従って、ＰＭＯＳ領域とＮＭＯＳ領域で素子の移動性を同時に向上させることができる。さらに、ＰＭＯＳ領域の上部素子分離構造２１７の厚さは５０Å〜３００Åであるのが好ましい。本発明の他の実施形態によれば、下部素子分離構造２１５はギャップフィル特性を向上させるためにＨＤＰ酸化膜とＳＯＤ酸化膜の積層構造であるのが好ましい。
【００１１】
図３ａ〜図３ｆは、本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。ここで、図３ａ（ｉ）〜図３ｆ（ｉ）はＰＭＯＳ領域の半導体素子の製造方法を示す断面図であり、図３ａ（ii）〜図３ｆ（ii）はＮＭＯＳ領域の半導体素子の製造方法を示す断面図である。ＰＭＯＳ領域とＮＭＯＳ領域を含むパッド絶縁膜(図示省略)が備えられた半導体基板３１０にＳＴＩ法で素子分離用トレンチ(図示省略)を形成した後、全体構造物上部に素子分離用絶縁膜(図示省略)を形成して素子分離用トレンチを埋め込む。次に、パッド絶縁膜を露出するまで素子分離用絶縁膜を平坦化食刻して活性領域３１０ａを画成する素子分離構造３２０を形成する。本発明の一実施形態によれば、素子分離用絶縁膜はギャップフィル特性を向上させるためスピンフィル(Spin-fill)方式のスピンオン絶縁体(Spin-on-Dielectric：以下、「ＳＯＤ」と記す)膜と高密度プラズマ(High Density Plasma：以下、「ＨＤＰ」と記す)膜の積層構造で形成するのが好ましい。
【００１２】
図３ｂ及び図３ｃに示されているように、所定厚さの素子分離構造３２０を食刻してリセス３３０を形成した後、パッド絶縁膜を除去して半導体基板３１０を露出する。次に、露出した半導体基板３１０の上部にゲート絶縁膜３６０を形成した後、リセス３３０を含む全体構造物上部にゲート導電層３６５を形成する。その後、ゲート導電層３６５の上部にゲートハードマスク層３９０を形成する。本発明の一実施形態によれば、ゲート導電層３６５は下部ゲート導電層３７０と上部ゲート導電層３８０の積層構造で形成するのが好ましく、下部ゲート導電層３７０はポリシリコン層を含むのが好ましく、上部ゲート導電層３８０はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、タングステンシリサイド（ＷＳｉｘ）層またはこれらの組合せで形成するのが好ましい。
【００１３】
図３ｄ及び図３ｅに示されているように、ゲートマスク(図示省略)でゲートハードマスク層３９０とゲート導電層３６５をパターニングし、ゲートハードマスク層パターン３９５とゲート電極３９３の積層構造でなるゲート構造物３９７を形成する。このとき、ゲート構造物３９７の形成のためのパターニング工程の際、図３ｂに示したリセス３３０上部に残存するゲート導電層３７０はゲート電極３９３と分離される。次に、ゲート構造物３９７の側壁と図３ｂに示したリセス３３０上部に残存するゲート導電層３７０を酸化させ、上部素子分離構造３１７と下部素子分離構造３１５の積層構造でなる素子分離構造３２０を形成する。本発明の一実施形態によれば、図３ｂに示したリセス３３０上部に残存するゲート導電層３７０の食刻選択比を調節し、残存するゲート導電層３７０の厚さを薄くする。従って、後続の酸化工程の際、上部素子分離構造３１７が活性領域３１０ａの上部に突出しないよう調節することができる。さらに、上部素子分離構造３１７は体積が増えたポリ酸化膜で形成され、ゲート構造物３９７下部の半導体基板３１０に圧縮応力を印加する。従って、ＰＭＯＳ領域で素子の移動性を改良してトランジスタの動作特性を改良することができる。
【００１４】
図３ｆに示されているように、全体構造物上部に感光膜(図示省略)を形成した後、ゲートマスク(図示省略)を利用して素子分離構造３２０を露出する感光膜パターン３３５を形成する。次に、露出した上部素子分離構造３１７をさらに酸化させることができる。本発明の一実施形態によれば、感光膜パターン３３５はネガティブ感光膜で形成するのが好ましい。
【００１５】
図４ａ及び図４ｂは、本発明の他の実施形態に係る半導体素子の製造方法を示す断面図であり、図４ａ（ｉ）及び図４ｂ（ｉ）はＰＭＯＳ領域の半導体素子の製造方法を示す断面図であって、図４ａ（ii）及び図４ｂ（ii）はＮＭＯＳ領域の半導体素子の製造方法を示す断面図である。
【００１６】
図４ａ及び図４ｂに示されているように、図３ｆに形成された構造物上部に感光膜(図示省略)を形成した後、これをＮＭＯＳ領域を画成するマスクに露光及び現像しＮＭＯＳ領域を露出する感光膜パターン４４０を形成する。次に、ＮＭＯＳ領域に図３ｆに示した露出した上部素子分離構造３１７を除去してリセス４３０を形成した後、ＰＭＯＳを覆う感光膜パターン４４０と活性領域４１０ａを覆う感光膜パターン４３５を除去する。リセス４３０を含む全体構造物上部に絶縁膜４１９を形成し、ＮＭＯＳ領域で上部素子分離構造４１９と下部素子分離構造４１５の積層構造でなる素子分離構造４２０を形成する。本発明の一実施形態によれば、ＮＭＯＳ領域の上部素子分離構造４１９はＨＤＰ膜よりソフトな物質である窒化膜で形成し、その厚さは５０Å〜３００Åであるのが好ましい。さらに、ＮＭＯＳ領域で上部素子分離構造４１９はＨＤＰ膜で形成された時よりゲート構造物４９７の下部の半導体基板４１０に相対的に圧縮応力を低減させる。従って、ＰＭＯＳ領域とＮＭＯＳ領域で素子の移動性を同時に改良し、トランジスタの動作特性を改良することができる。
【００１７】
図５ａ〜図５ｆは、本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。ここで、図５ａ（ｉ）〜図５ｆ（ｉ）はＰＭＯＳ領域の半導体素子の製造方法を示す断面図であり、図５ａ（ii）〜図５ｆ（ii）はＮＭＯＳ領域の半導体素子の製造方法を示す断面図である。ＰＭＯＳ領域とＮＭＯＳ領域を含むパッド絶縁膜(図示省略)が備えられた半導体基板５１０に素子分離用トレンチ(図示省略)を形成した後、全体構造物の上部に素子分離用絶縁膜(図示省略)を形成し素子分離用トレンチを埋め込む。次に、パッド絶縁膜を露出するまで素子分離用絶縁膜を平坦化食刻し、活性領域５１０ａを画成する素子分離構造５２０を形成する。本発明の一実施形態によれば、素子分離用絶縁膜はギャップフィル特性を向上させるためスピンフィル方式のＳＯＤ膜とＨＤＰ膜の積層構造で形成するのが好ましい。
【００１８】
図５ｂ及び図５ｃに示されているように、ＰＭＯＳとＮＭＯＳ領域を含む活性領域５１０ａと素子分離構造５２０の上部に感光膜(図示省略)を形成した後、これをリセスマスク(図示省略)で露光及び現像して素子分離構造５２０を露出する感光膜パターン５２５を形成する。次に、感光膜パターン５２５をマスクに露出した素子分離構造５２０を所定厚さに食刻してリセス５３０を形成した後、感光膜パターン５２５とパッド絶縁膜を除去して半導体基板５１０を露出する。以後、露出した半導体基板５１０の上部にゲート絶縁膜５６０を形成した後、リセス５３０を含む全体構造物の上部にゲート導電層５６５を形成する。次に、ゲート導電層５６５の上部にゲートハードマスク層５９０を形成する。本発明の一実施形態によれば、ゲート導電層５６５は下部ゲート導電層５７０と上部ゲート導電層５８０の積層構造で形成するのが好ましく、下部ゲート導電層５７０はポリシリコン層を含むのが好ましく、上部ゲート導電層５８０はチタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、タングステンシリサイド（ＷＳｉｘ）層またはこれらの組合せで形成するのが好ましい。さらに、感光膜パターン５２５はネガティブ感光膜で形成するのが好ましい。
【００１９】
図５ｄに示されているように、ゲートマスク(図示省略)でゲートハードマスク層５９０とゲート導電層５６５をパターニングし、ゲートハードマスク層パターン５９５と下部ゲート電極５７５と上部ゲート電極５８５からなるゲート電極５９３の積層構造を含むゲート構造物５９７を形成する。このとき、ゲート構造物５９７の形成のためのパターニング工程時に素子分離構造５２０の上部のゲート導電層５７０はゲート電極５９３と分離される。次に、下部ゲート電極５７５の側壁を選択的に酸化させ酸化膜５２７を形成した後、全体構造物の上部に絶縁膜５２９を形成する。本発明の一実施形態によれば、絶縁膜５２９は窒化膜で形成するのが好ましい。
【００２０】
図５ｅ及び図５ｆに示されているように、全体構造物の上部に感光膜(図示省略)を形成した後、これをリセスマスク(図示省略)で露光及び現像して活性領域５１０ａとこれと隣接した素子分離構造５２０の一部を覆う感光膜パターン５３５を形成する。次に、感光膜パターン５３５をマスクに露出した絶縁膜５２９を除去し、その下部のゲート導電層５７０を所定厚さに食刻した後、ＰＭＯＳ領域を覆う感光膜パターン５４０を形成する。以後、露出したＮＭＯＳ領域の残存するゲート導電層５７０を除去した後、感光膜パターン５４０、５３５を除去する。次に、ＮＭＯＳ領域に残存するゲート導電層５７０を酸化させ上部素子分離構造５１７と下部素子分離構造５１５の積層構造でなる素子分離構造５２０を形成する。このとき、上部素子分離構造５１７は体積が増加したポリ酸化膜で形成されゲート構造物５９７の下部の半導体基板５１０に圧縮応力を印加する。従って、ＰＭＯＳ領域で素子の移動性を改良しトランジスタの動作特性を改良することができる。さらに、ＮＭＯＳ領域では相対的に小さい圧縮応力を印加させることによりＰＭＯＳ領域とＮＭＯＳ領域で素子の移動性を同時に改良することができる。
【００２１】
本発明の他の実施形態によれば、ＰＭＯＳ領域とＮＭＯＳ領域の素子分離構造の上部のゲート導電層を酸化させ上部素子分離構造を形成した後、ＮＭＯＳ領域の上部素子分離構造を除去することにより、ＰＭＯＳ領域には相対的に大きい圧縮応力を印加し、ＮＭＯＳ領域には相対的に小さい圧縮応力を印加することができる。従って、ＰＭＯＳ領域とＮＭＯＳ領域で素子の移動性を同時に改良することができる。
【００２２】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る半導体素子の断面図である。
【図２】本発明の他の実施形態に係る半導体素子の断面図である。
【図３ａ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｂ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｃ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｄ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｅ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｆ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図４ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｃ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｄ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｅ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｆ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００２４】
１１０、２１０、３１０、４１０、５１０  半導体基板
１１０ａ、２１０ａ、３１０ａ、４１０ａ、５１０ａ  活性領域
１１５、２１５、３１５、４１５、５１５  下部素子分離構造
１１７、２１７、２１９、３１７、４１９、５１７  素子分離構造
１２０、２２０、３２０、４２０、５２０  素子分離構造
１６０、２６０、５６０  ゲート絶縁膜
１９３、２９３、３９３、５９３  ゲート電極
１９５、２９５、３９５、５９５  ゲートハードマスク層パターン
１９７、２９７、３９７、４９７、５９７  ゲート構造物
３３０、４３０、５３０  リセス
３３５、４３５、４４０、５２５、５３５  感光膜パターン
３６５、５６５  ゲート導電層
３７０、５７０  下部ゲート導電層
３８０、５８０  上部ゲート導電層
３９０、５９０  ゲートハードマスク層
５２７  酸化膜
５２９  絶縁膜
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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