(57)【要約】【課題】Ｄ／Ａ変換の高速化、高分解能化、そしてチップサイズの低減を図ることができる電流加算型高分解能Ｄ／Ａコンバータを提供する。【解決手段】定電流カレントミラー回路部３０に備えられた各定電流カレントミラー回路を構成する各トランジスタ３１〜３７、スイッチング部６０にて差動対トランジスタを構成する各トランジスタ６１ａ、６１ｂ〜６８ａ、６８ｂをＮｃｈ型のもので構成する。また、定電流カレントミラー回路部３０、スイッチング部６０、出力用カレントミラー回路部７０それぞれを一定数のトランジスタで構成されるセルにて構成し、ｂｉｔの順位を各トランジスタの数で重み付けする。さらに、ｂｉｔの順位を複数のセルを組み合わせることにより対応させ、個々のセルにおける各トランジスタの相対ばらつきを低減する。【選択図】図１
2008072189.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧（ＶＡ）を増幅部（１０）により電流に変換すると共に当該電流に基づいて、外部からデコーダ（４０）に入力される信号をＤ／Ａ変換する電流加算型高分解能Ｄ／Ａコンバータであって、
Ｎｃｈ型のトランジスタ（３１〜３７）を複数備え、当該各トランジスタで構成される定電流カレントミラー回路を複数有し、前記増幅部により変換された電流を入力用カレントミラー回路部（２０）を介して入力すると共に、前記定電流カレントミラー回路にて折り返す定電流カレントミラー回路部（３０）と、
Ｎｃｈ型のトランジスタ（６１ａ、６１ｂ〜６８ａ、６８ｂ）で構成される差動対トランジスタを複数備え、前記差動対トランジスタを構成するうちの一方にデコーダ（４０）の出力を入力し、他方に前記デコーダの反転出力を入力することで、前記定電流カレントミラー回路部の前記各定電流カレントミラー回路から入力される電流をグランドに流すか、または出力するかをスイッチングするスイッチング部（６０）と、
Ｐｃｈ型のトランジスタ（７１ａ、７１ｂ〜７８ａ、７８ｂ）を複数備えると共に、当該各トランジスタで構成される出力用カレントミラー回路を複数備え、前記スイッチング部から入力される電流を前記各出力用カレントミラー回路にて折り返し、前記各出力用カレントミラー回路の出力の合算を外部に出力する出力用カレントミラー回路部（７０）と、を備えており、
前記定電流カレントミラー回路部、前記スイッチング部、前記出力用カレントミラー回路部には、ｂｉｔの順位に対応した前記定電流カレントミラー回路、前記差動対トランジスタ、前記出力用カレントミラー回路がそれぞれ設けられ、これら前記定電流カレントミラー回路、前記差動対トランジスタ、前記出力用カレントミラー回路を構成する前記各トランジスタのゲート構造が統一されていると共に、それぞれがｂｉｔの順位に応じたトランジスタの数で構成されることで前記各定電流カレントミラー回路、前記各差動対トランジスタ、前記各出力用カレントミラー回路がｂｉｔの順位に応じて重み付けされており、
さらに、前記定電流カレントミラー回路部、前記スイッチング部、前記出力用カレントミラー回路部は、これらを構成する各トランジスタを一定数でまとめたセルでそれぞれ構成されており、ｂｉｔの順位に応じて前記各セルが組み合わされるようになっていることを特徴とする電流加算型高分解能Ｄ／Ａコンバータ。
【請求項２】
前記定電流カレントミラー回路部、前記スイッチング部、前記出力用カレントミラー回路部それぞれは、ｂｉｔの順位が０ｂｉｔ〜４ｂｉｔの場合、０ｂｉｔ〜４ｂｉｔに対応した各トランジスタをまとめた１つのセルで構成され、ｂｉｔの順位が５ｂｉｔの場合、５ｂｉｔに対応した各トランジスタが１つのセルで構成され、ｂｉｔの順位が６ｂｉｔ以降の場合、５ｂｉｔに対応したセルが複数組み合わされた構成になっていることを特徴とする請求項１に記載の電流加算型高分解能Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流加算型高分解能Ｄ／Ａコンバータに関し、特に高速スイッチングを必要とするレーザダイオード駆動等に用いて好適である。
【背景技術】
【０００２】
従来より、デジタル信号をアナログ信号に変換する電流加算型Ｄ／Ａコンバータが、例えば特許文献１で提案されている。具体的に、特許文献１では、複数の電流セル（２５６個）と、バイアス回路と、入力端子より入力されるデジタル信号をデコードするデコーダと、電流変換用抵抗と、電流／電圧変換抵抗と、を有する８ｂｉｔ電流加算型Ｄ／Ａコンバータが提案されている。
【０００３】
このうち、各電流セルは、電流を供給する電流源トランジスタと、その電流を電流／電圧変換抵抗に流入させるか、あるいはグランドに捨てるかをスイッチングすると共に差動対をなすスイッチングＰＭＯＳトランジスタと、を備えて構成されている。当該ＰＭＯＳトランジスタはグランドコモンになっており、各ＰＭＯＳトランジスタはデコーダによりそれぞれオン／オフ制御される。なお、トランジスタの選択はグランドコモンという設計上、Ｐチャネル型のものが用いられている。
【０００４】
また、バイアス回路は、基準電圧を増幅して電流変換用抵抗に入力するものである。この電流変換用抵抗を流れる電流は、バイアス回路に備えられたトランジスタと電流セルに備えられたトランジスタとによって構成されるカレントミラー回路によって折り返されることで各電流セルに入力される。そして、カレントミラー回路によって電流セルに入力された電流は、上記スイッチングＰＭＯＳトランジスタによって電流／電圧変換抵抗またはグランドに出力される。
【０００５】
そして、各電流セルから電流が電流／電圧変換抵抗にそれぞれ流れ込み、それらの電流の合計値と電流／電圧変換抵抗の抵抗値との積によって得られた電圧値が電流加算型Ｄ／Ａコンバータの出力として出力される。
【０００６】
上記のような電流加算型Ｄ／Ａコンバータでは、電流セルを２５６個備えることで、８ｂｉｔのデジタル信号をアナログ信号に変換することができるようになっている。
【特許文献１】特開２００１−１３６０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、電流セルにおいて電流を電流／電圧変換抵抗に流入させるか、あるいはグランドに捨てるかをスイッチングＰＭＯＳトランジスタでスイッチングしている。ＰＭＯＳトランジスタの応答性は一般的に低いため、上記電流加算型Ｄ／Ａコンバータを例えば高倍速のＤＶＤレコーダ等において高速応答を必要とするレーザダイオードの駆動ＬＳＩとして用いることができない。
【０００８】
また、上記従来の技術では、最大８ｂｉｔのデータを取り扱っているように、分解能が低く、８ｂｉｔを超えるデータを取り扱うことができない。そこで、８ｂｉｔを超えるデータ量を取り扱うようにするため、電流セルの数を拡大することが考えられる。しかし、電流セルの数の増加に伴い、各電流セルの相対ばらつきも増加してしまう。例えば１０ｂｉｔの場合、電流セルが１０２４個必要になる。このような電流セルの数の増加に伴い、各電流セルをそれぞれ精度良く制御することも困難になる。
【０００９】
さらに、デコーダのロジックは、各電流セルに対応させるため２５６個必要になっている。これにより、Ｄ／Ａ変換器のチップサイズが大きくなってしまい、ひいてはコストアップになってしまう。なお、上記のように、取り扱うデータ量を増やすことは、電流セルおよびそれに対応したデコーダのロジックも増やさなければならず、チップサイズが拡大してしまうという問題も生じる。
【００１０】
本発明は、上記点に鑑み、Ｄ／Ａ変換の高速化、高分解能化、そしてチップサイズの低減を図ることができる電流加算型高分解能Ｄ／Ａコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、電流加算型高分解能Ｄ／Ａコンバータとして、Ｎｃｈ型のトランジスタ（３１〜３７）を複数備え、当該各トランジスタで構成される定電流カレントミラー回路を複数有し、増幅部（１０）により変換された電流を入力用カレントミラー回路部（２０）を介して入力すると共に、定電流カレントミラー回路にて折り返す定電流カレントミラー回路部（３０）と、Ｎｃｈ型のトランジスタ（６１ａ、６１ｂ〜６８ａ、６８ｂ）で構成される差動対トランジスタを複数備え、差動対トランジスタを構成するうちの一方にデコーダ（４０）の出力を入力し、他方に前記デコーダの反転出力を入力することで、定電流カレントミラー回路部（３０）から入力される電流を電源から引くか、または出力するかをスイッチングするスイッチング部（６０）と、出力用カレントミラー回路を複数備え、スイッチング部から入力される電流を出力用カレントミラー回路にて折り返し、各出力用カレントミラー回路の出力の合算を外部に出力する出力用カレントミラー回路部（７０）と、を備えた構成とする。
【００１２】
ここで、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部には、ｂｉｔの順位に対応した定電流カレントミラー回路、差動対トランジスタ、出力用カレントミラー回路がそれぞれ設けられ、これら定電流カレントミラー回路、差動対トランジスタ、出力用カレントミラー回路を構成する各トランジスタのゲート構造が統一されていると共に、それぞれがｂｉｔの順位に応じたトランジスタの数で構成されることで各定電流カレントミラー回路、各差動対トランジスタ、各出力用カレントミラー回路がｂｉｔの順位に応じて重み付けされている。
【００１３】
なお、ｂｉｔの順位とは、データが複数のｂｉｔで構成される場合、「０ｂｉｔ目」や「４ｂｉｔ目」を示す。
【００１４】
さらに、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部は、これらを構成する各トランジスタを一定数でまとめたセルでそれぞれ構成されており、ｂｉｔの順位に応じて各セルが組み合わされるようになっていることを特徴とする。
【００１５】
このように、定電流カレントミラー回路部における定電流カレントミラー回路、スイッチング部における差動対トランジスタを構成する各トランジスタをＮｃｈ型のもので構成する。これにより、各トランジスタにおける応答速度を高速化することができる。
【００１６】
また、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部それぞれを一定数のトランジスタで構成されるセルにて構成する。このとき、ｂｉｔの順位を各トランジスタの数で重み付けすることにより、デコーダのロジック数を低減させ、全体として用いるトランジスタの数を低減させることができ、ひいてはＤ／Ａ変換器をなすチップのサイズを低減させることができる。
【００１７】
さらに、上記のように各トランジスタをセルでまとめている。すなわち、ｂｉｔの順位を複数のセルを組み合わせることにより対応させ、個々のセルにおける各トランジスタの相対ばらつきを低減する。これにより、目標微分直線性誤差を例えば±１ＬＳＢの範囲に収めることができ、Ｄ／Ａ変換器の高分解能を実現することができる。取り扱うデータとしては、例えば１０ｂｉｔ以上のデータを扱うことができる。
【００１８】
また、定電流カレントミラー回路部、スイッチング部、出力用カレントミラー回路部それぞれを、ｂｉｔの順位が０ｂｉｔ〜４ｂｉｔの場合、０ｂｉｔ〜４ｂｉｔに対応した各トランジスタをまとめた１つのセルで構成し、ｂｉｔの順位が５ｂｉｔの場合、５ｂｉｔに対応した各トランジスタが１つのセルで構成し、ｂｉｔの順位が６ｂｉｔ以降の場合、５ｂｉｔに対応したセルを複数組み合わせた構成とすることができる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される電流加算型高分解能Ｄ／Ａコンバータは、例えばＤＶＤレコーダにおいて書き込み等の際に高速スイッチングを必要とするレーザダイオード駆動等に用いられる。本実施形態では、１０ｂｉｔのデータをアナログ信号に変換するものについて説明する。
【００２２】
図１は、本発明の一実施形態に係る電流加算型高分解能Ｄ／Ａコンバータの全体回路図である。この図に示されるように、電流加算型高分解能Ｄ／Ａコンバータは、増幅部１０と、入力用カレントミラー回路部２０と、定電流カレントミラー回路部３０と、デコーダ４０と、インバータ部５０と、スイッチング部６０と、出力用カレントミラー回路部７０と、を備えて構成されている。
【００２３】
増幅部１０は、基準電圧ＶＡを増幅して電流に変換するものであり、非反転入力端子に基準電圧ＶＡが入力されると共に反転入力端子にグランドが入力されるアンプ１１と、当該アンプ１１の出力がゲートに入力されるトランジスタ１２と、トランジスタ１２がオンすることで電流が流れる抵抗１３と、を備えて構成されている。
【００２４】
入力用カレントミラー回路部２０と、上記増幅部１０の抵抗１３に流れる電流を定電流カレントミラー回路部３０に折り返して流すものである。このような入力用カレントミラー回路部２０は、カレントミラー回路を構成する２つのトランジスタ２１、２２と、当該カレントミラー回路にて折り返された電流を定電流カレントミラー回路部３０に流すトランジスタ２３と、を備えて構成されている。
【００２５】
定電流カレントミラー回路部３０は、入力用カレントミラー回路部２０から入力された電流をスイッチング部６０に折り返して入力するカレントミラー回路である。このような定電流カレントミラー回路部３０は、Ｎｃｈ型のトランジスタであるＮＭＯＳトランジスタ３１を備え、当該ＮＭＯＳトランジスタ３１と対をなすことで構成される定電流カレントミラー回路を複数有している。
【００２６】
このＮＭＯＳトランジスタ３１を構成するゲート電極については、ソース領域とドレイン領域との間に形成されるチャネルの方向の長さをＬとし、この長さＬの方向に垂直な方向の長さをＷとしたとき、上記定電流カレントミラー回路部３０に備えられた各定電流カレントミラー回路を構成するトランジスタのＷ値はすべて同じ値になっている。なお、後で説明するスイッチング部６０、出力用カレントミラー回路部７０に備えられた各トランジスタのＷ値も定電流カレントミラー回路部３０の各トランジスタのＷ値と同じである。
【００２７】
そして、１０ｂｉｔのデータを取り扱うため、上記ｂｉｔの順位に応じてＷ値の比率を調整することにより重み付けする。すなわち、０ｂｉｔ目を１個のトランジスタ３２、１ｂｉｔ目を２個のトランジスタ３３、２ｂｉｔ目を４個のトランジスタ３４、３ｂｉｔ目を８個のトランジスタ３５、４ｂｉｔ目を１６個のトランジスタ３６、５ｂｉｔ目を３２個のトランジスタ３７、そして６ｂｉｔ目以降を３２個のトランジスタ３７を複数組み合わせたものとして構成し、各ｂｉｔの順位に応じた数の定電流カレントミラー回路を構成する。
【００２８】
なお、本実施形態では、５ｂｉｔに相当する３２個のトランジスタを１つのブロックにまとめたものをセルと呼ぶことにする。また、データの「０ｂｉｔ目」、「１ｂｉｔ目」等をｂｉｔの順位と言うこととする。
【００２９】
例えば図１に示される「×１６」は、４ｂｉｔ目のデータを取り扱う部分であり、１個のトランジスタ３１と１６個のトランジスタによって定電流カレントミラー回路が構成されていることを示している。このような定電流カレントミラー回路部３０の各定電流カレントミラー回路にて折り返された電流はそれぞれスイッチング部６０に入力される。
【００３０】
このように、６ｂｉｔ目以降の定電流カレントミラー回路を３２個のトランジスタ３７のセルの数で調整しているのかというと、１セル当たりの出力誤差を小さくするためである。例えば、２進数で００００１０００００（１０進数で３２）の場合は３２個のトランジスタ３７で構成されるセルを１つオンさせることとなる。また、２進数で０００１００００００（１０進数で６４）の場合は３２個のトランジスタ３７で構成されるセルを２つオンさせることとなる。このように３２個のトランジスタ３７で１セルを構成することで、電流加算型高分解能Ｄ／Ａコンバータにおいて素子の許容バラツキは、１セルで１／３２ばらつくことになるので３．１２５％のばらつきとなり、目標微分直線性誤差（±１ＬＳＢ）の保証が可能となる。
【００３１】
デコーダ４０は、外部から入力される符号化されたデータ又は信号を元のデータ又は信号に復号するロジック回路が形成されたものである。このようなデコーダ４０は、外部から１０ｂｉｔデータが入力されると、当該データをデコードして上記スイッチング部６０の各カレントミラー回路およびインバータ部５０に入力する。
【００３２】
インバータ部５０は、デコーダ４０から入力される信号を反転させてスイッチング部６０の各差動対トランジスタに入力するものである。したがって、インバータ部５０は、スイッチング部６０の各差動対トランジスタに対応したインバータ５１〜５８を備えている。
【００３３】
スイッチング部６０は、デコーダ４０およびインバータ部５０から入力される信号に応じて定電流カレントミラー回路部３０から入力される電流を電源から流し込むか、または出力用カレントミラー回路部７０に入力するかをスイッチングするものである。このスイッチング部６０は、上記定電流カレントミラー回路部３０、インバータ部５０と同様に、各ｂｉｔの順位に対応した差動対をなす差動対トランジスタを複数備えている。
【００３４】
具体的に、０ｂｉｔ目については、この０ｂｉｔ目に対応する差動対トランジスタ６１ａ、６１ｂのうちデコーダ４０の出力が差動対トランジスタ６１ａに入力され、デコーダ４０の反転出力が差動対トランジスタ６１ｂに入力されることとなる。そして、本実施形態では、デコーダ４０の出力に応じて差動対トランジスタ６１ｂがオンになる場合、電流は差動対トランジスタ６１ｂを介して出力用カレントミラー回路部７０よりトランジスタ３２に流れる。また、デコーダ４０の出力に応じて差動対トランジスタ６１ａがオンになる場合、電流は差動対トランジスタ６１ａを介して電源よりトランジスタ３２に流れる。
【００３５】
また、１ｂｉｔ目の場合では、それぞれ２つずつの差動対トランジスタ６２ａ、６２ｂで差動対が構成されている。同様に、２ｂｉｔ目の場合ではそれぞれ４つずつの差動対トランジスタ６３ａ、６３ｂ、３ｂｉｔ目の場合ではそれぞれ８つずつの差動対トランジスタ６４ａ、６４ｂにてそれぞれ差動対が構成され、同様に上位ｂｉｔも各差動対トランジスタ６５ａ、６５ｂ〜６８ａ、６８ｂにて差動対が構成されている。そして、デコーダ４０の出力に応じてそれぞれの差動対トランジスタの出力経路が選択される。
【００３６】
出力用カレントミラー回路部７０は、スイッチング部６０の各差動対トランジスタからの入力をそれぞれカレントミラー回路にて折り返し、各差動対トランジスタの出力の合算を電流加算型高分解能Ｄ／Ａコンバータの出力として出力するものである。
【００３７】
このような出力用カレントミラー回路部７０は、各ｂｉｔの順位に対応した出力用カレントミラー回路を複数有しており、当該出力用カレントミラー回路はＰｃｈ型のトランジスタで構成されている。具体的には、０ｂｉｔ目の場合では、ＰＭＯＳトランジスタ７１ａ、７１ｂで出力用カレントミラー回路が構成されている。これにより、スイッチング部６０のトランジスタ６１ｂから入力された電流は上記トランジスタ７１ａ、７１ｂで折り返されて出力される。
【００３８】
同様に、各上位ｂｉｔも同様に、ＰＭＯＳトランジスタ７２ａ、７２ｂ〜７８ａ、７８ｂにて出力用カレントミラー回路が構成されている。そして、出力用カレントミラー回路部７０の各出力用カレントミラー回路はスイッチング部６０の各差動対トランジスタの出力に応じて入力された電流をそれぞれ出力に出力する。
【００３９】
また、出力用カレントミラー回路部７０の各ＰＭＯＳトランジスタ７１ｂ〜７８ｂは、Ｎ値（整数）の設定によってゲインを調整できる機能も有している。
【００４０】
出力用カレントミラー回路部７０の出力は、負荷として例えばＤＶＤレコーダのレーザダイオードに入力され、ＤＶＤへのデータの書き込みが行われるようになっている。以上が、本実施形態に係る電流加算型高分解能Ｄ／Ａコンバータの全体回路構成である。
【００４１】
次に、上記電流加算型高分解能Ｄ／Ａコンバータの回路レイアウトについて説明する。図２は、上記図１に示される電流加算型高分解能Ｄ／Ａコンバータの回路レイアウトを示した図である。この図に示されるように、まず、上述のように、定電流カレントミラー回路部３０において、３２個の各トランジスタはセルごとに配置される。０ｂｉｔ〜４ｂｉｔに対応する各トランジスタ６１ａ、６１ｂ〜６５ａ、６５ｂは、まとめて１つのセル８１に納められている。そして、５〜９ｂｉｔに対応する各トランジスタ６６ａ、６６ｂ〜６８ａ、６８ｂは３１個のセル８２にそれぞれ納められている。つまり、本実施形態では３２個のトランジスタがまとめられたセルが一直線上に３２個並べられている。
【００４２】
上述のように、各トランジスタのＷ値とＬ値は全て同じ値であり、同じＷ値とＬ値の各トランジスタがセル内に４×８の配列で並べられている。また、図２において各トランジスタに書き込まれた数値は、ｂｉｔの順位に対応したトランジスタを示している。例えば「８」と記入されているものについては、３ｂｉｔに対応したトランジスタ３５を示したものであり、８個のトランジスタ３５が並べられている。
【００４３】
また、スイッチング部６０および出力用カレントミラー回路部７０についても、上記と同様に、各セルに図示しない各トランジスタが配列され、図２に示されるように各セルが並べられた構成となっている。なお、スイッチング部６０および出力用カレントミラー回路部７０の各セル内に記入された数値は、上記と同様に、ｂｉｔの順位に対応した値を示してある。
【００４４】
各セルについて、各トランジスタを囲むバックゲートの形状・ゲートラインの引き回しなど全て同じ形状であることが好ましい。また、バックゲートはすべてのセルで同じ形状になっていることが好ましい。
【００４５】
本実施形態では、並べられた各セルの端にダミーのトランジスタが備えられたダミーセル８３を設けている。これは、両端の各セルにおけるトランジスタと内側の各セルのトランジスタとの特性ばらつきを低減させるためである。なお、各セルにおいては積層構造により各トランジスタの各ゲートが接続された状態になっている。
【００４６】
そして、各セルは各配線９１（図２において斜線で示した部分）によって接続されていり、配線９１の材質として例えばアルミニウムが採用される。本実施形態では、配線９１のうちグランドに接続されるものを太くしている。これは、グランドに電流を流しやすくするためであり、各セルとグランドとの距離を小さくすることで、各セルの応答速度に差を生じさせないようにするためである。
【００４７】
また、図２に示されるように、０ｂｉｔ〜４ｂｉｔに対応するトランジスタ６１ａ、６１ｂ〜６５ａ、６５ｂが備えられたセル８１は各セルが並べられた中央に配置されている。そして、入力用カレントミラー回路部２０から出力された電流が、当該セル中のトランジスタ３１に入力されるように配線９２が形成されている。配線９２については、入力用カレントミラー回路部２０から先ずトランジスタ３１につないだ後、トランジスタ３１の根元から他のトランジスタ３２〜３７につなげなければならない。さらに、定電流カレントミラー回路部３０の各カレントミラー回路の基準となるトトランジスタ３１をセル内の中央部に配置させることで、定電流カレントミラー回路部３０を構成する各トランジスタ（各セル）の応答性に差を生じさせないようにする。
【００４８】
本実施形態では、出力までの配線９１をできるだけ太く直線上に形成している。これは、各セルの応答速度に差を生じさせないようにするためである。また、出力（ＯＵＴ）に接続される配線９１のうち、並べられた各セルの両端側に接続される配線９１の形状を直角形状にせずに、斜め４５°に折り曲げた形状としている。これは、中央から離れた場所のセルに接続された配線９１の電流の流れを妨げないようにするためである。これにより、Ｄ／Ａ変換器の高速応答を実現できる。
【００４９】
なお、インバータ部５０やデコーダ４０、増幅部１０等は、図２に示されるように各セルに隣接する部分に配置され、各々が積層配線により接続された状態になっている。以上が、図１に示されるＤ／Ａ変換器の回路レイアウトである。
【００５０】
上記構成およびレイアウトを有する電流加算型高分解能Ｄ／Ａコンバータの作動について説明する。図１に示されるように、基準電圧ＶＡが増幅部１０にて増幅されると共に、電流に変換される。変換された電流は、入力用カレントミラー回路部２０を介して定電流カレントミラー回路部３０のトトランジスタ３１に入力される。
【００５１】
また、外部からデコーダ４０に１０ｂｉｔデータが入力され、デコードされてスイッチング部６０およびインバータ部５０に入力される。これにより、データの内容に応じてスイッチング部６０の各差動対のオン／オフが制御され、定電流カレントミラー回路部３０の各カレントミラー回路の出力がグランドまたは出力用カレントミラー回路部７０に入力される。
【００５２】
ここで、非直線性誤差（ＩＮＬ）を向上させるため、定電流カレントミラー回路部３０を構成する各セルに対するスイッチング順を内→外→内の順にすることが好ましい。すなわち、図２下部の表１００に示される数値の順にスイッチングする。なお、０ｂｉｔ〜４ｂｉｔに係るセル８１を最初にオンすることになり、以下、表１００に示される数値の順にスイッチングしていくこととなる。
【００５３】
この後、出力用カレントミラー回路部７０にて、スイッチング部６０のカレントミラー回路から入力された電流が折り返されて合算され、外部に出力される。こうしてＤ／Ａ変換が実行される。
【００５４】
以上説明したように、本実施形態では、まず、定電流カレントミラー回路部３０およびスイッチング部６０にＮｃｈ型のトランジスタを採用していることが特徴となっている。これにより、入力用カレントミラー回路部２０から入力される電流に対する出力の高速化を図ることができる。
【００５５】
また、定電流カレントミラー回路部３０、スイッチング部６０、出力用カレントミラー回路部７０それぞれにおいて、０ｂｉｔ〜４ｂｉｔに対応する各トランジスタを１つのセルにまとめ、５ｂｉｔに対応するトランジスタ３２個を１つのセルにまとめると共に、６ｂｉｔ目以降については上記セルを複数組み合わせることが特徴となっている。これにより、１つのセルに生じる微分直線性誤差を抑制することができ、各トランジスタの相対バラツキを低減することができる。したがって、目標微分直線性誤差を±１ＬＳＢの範囲内に納めることができる。これに伴い、取り扱うデータを大きくすることができ、１０ｂｉｔを超える高分解能を実現することができる。
【００５６】
さらに、デジタルデータのｂｉｔの順位をトランジスタの数で重み付けすることが特徴となっている。これにより、定電流カレントミラー回路部３０、スイッチング部６０、出力用カレントミラー回路部７０を構成するトランジスタの数を低減することができ、ひいてはＤ／Ａ変換器のチップサイズを低減することができる。
【００５７】
また、本実施形態では、Ｄ／Ａ変換器の回路レイアウトによって高速応答を実現することが特徴となっている。すなわち、定電流カレントミラー回路部３０、スイッチング部６０、出力用カレントミラー回路部７０の各トランジスタを３２のセルとしてまとめ、定電流カレントミラー回路部３０を構成する各セルをグランドに接続する配線９１を太くしている。これにより、グランドに電流を流しやすくし、各セルとグランドとの距離に応じた各セルの応答速度のずれを生じさせないようにすることができる。
【００５８】
さらに、出力用カレントミラー回路部７０を構成する各セルの出力を外部に出力するように形成された配線９１においては、出力用カレントミラー回路部７０を構成すると共に図２に示されるように並べられた各セルのうち中央から離れた場所に位置するセルから引き伸ばす配線９１の形状については、直角部分を作らないようにし、配線９１を折り曲げた形状としている。これにより、電流の流れをスムーズにし、各セルの応答速度に差が生じないようにすることができる。
【００５９】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、０ｂｉｔ〜４ｂｉｔに対応する出力用カレントミラー回路部７０のセルは、３２個のＰＭＯＳトランジスタ７１ａ、７１ｂ〜７４ａ、７４ｂを用いて構成されていたが、本実施形態では１つのカレントミラー回路にまとめてしまうことが特徴になっている。
【００６０】
図３は、本実施形態に係る電流加算型高分解能Ｄ／Ａコンバータにおいて０ｂｉｔ〜４ｂｉｔに対応するスイッチング部６０および出力用カレントミラー回路部７０の回路を示した図である。この図に示されるように、×１（０ｂｉｔ目）〜×１６（４ｂｉｔ目）に対応する定電流カレントミラー回路部３０の出力を出力用カレントミラー回路部７０において×３２とする１つにまとめたＰＭＯＳトランジスタ７９ａ、７９ｂによるカレントミラー回路とすることができる。これにより、出力用カレントミラー回路部７０において０ｂｉｔ〜４ｂｉｔに対応する各トランジスタに対する各配線をまとめることができ、各トランジスタの応答の誤差をなくすことができる。このように、出力用カレントミラー回路部７０において０ｂｉｔ〜４ｂｉｔに対応するカレントミラー回路を１つにまとめてしまっても構わない。
【００６１】
（他の実施形態）
上記各実施形態では、１０ｂｉｔデータを取り扱う場合について説明したが、さらに高分解能である１２ｂｉｔ以上を取り扱うこともできる。この場合、３２個のトランジスタで構成されるセルの数をｂｉｔ数に応じて増やせばよい。なお、デコーダ４０やインバータ部５０、スイッチング部６０等も１２ｂｉｔに対応させれば良い。
【００６２】
また、上記各実施形態では、セル内においてトランジスタの配列を４×８としているが、例えば２×１６という配列にしても構わない。
【００６３】
上記各実施形態では、負荷としてレーザダイオードを採用しているが、他の負荷にＤ／Ａ変換した信号を入力させるような使用をしても構わない。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態に係る電流加算型高分解能Ｄ／Ａコンバータの全体回路図である。
【図２】図１に示される電流加算型高分解能Ｄ／Ａコンバータの回路レイアウトを示した図である。
【図３】第２実施形態に係る電流加算型高分解能Ｄ／Ａコンバータにおいて０ｂｉｔ〜４ｂｉｔに対応するスイッチング部およびＰＭＯＳカレントミラー回路部の回路を示した図である。
【符号の説明】
【００６５】
１０…増幅部、２０…入力用カレントミラー回路部、３０…定電流カレントミラー回路部、４０…デコーダ、６０…スイッチング部、７０…出力用カレントミラー回路部。
【図１】
2008072189.tif 000003
【図２】
2008072189.tif 000004
【図３】
2008072189.tif 000005