(57)【要約】【課題】トレードオフの関係にある低消費電流化とスルーレート特性をともに満足するバッファ回路を提供する。【解決手段】入力信号の立ち上がり時と立ち下がり時の入力信号と出力信号との差電圧を検出する差電圧検出回路１１、１２を具備する。その差電圧に基づき電圧電流変換回路２１、２２は出力回路を構成する出力ＮＭＯＳｍ１と出力ＰＭＯＳｍ２へのバイアス電流を増加させて供給する。また、差電圧検出回路１１、１２は所定オフセット電圧を有し、差電圧がオフセット電圧以上、即ち、入力信号が急峻に変化（立ち上がり又は立ち下がり）した場合のみバイアス電流を増加させる。【選択図】図１
2008104063.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力された入力信号に応じて出力端子から出力信号を出力するバッファ回路において、
前記出力端子から出力信号を出力するための出力回路を構成する第１、第２の出力トランジスタよりなる回路と、
前記入力信号と前記出力信号との差電圧を検出する第１の差電圧検出回路と、
前記入力信号と前記出力信号との差電圧を検出する第２の差電圧検出回路と、
前記第１の差電圧検出回路の出力信号に基づき前記第１のトランジスタへのバイアス電流を増加させる第１の駆動回路と、
前記第２の差電圧検出回路の出力信号に基づき前記第２のトランジスタへのバイアス電流を増加させる第２の駆動回路と、
を備えたことを特徴とするバッファ回路。
【請求項２】
前記第１、第２の差電圧検出回路は予め設定された入力オフセット電圧を有し、前記第１、第２の駆動回路は各々前記入力信号と出力信号との差電圧が前記第１、第２の差動増幅回路が有する入力オフセット電圧より小さい場合には、第１のバイアス電流を前記第１、第２の出力トランジスタに供給し、前記差電圧が前記入力オフセット電圧より大きい場合には、前記第１のバイアス電流と追加のバイアス電流を合わせて前記第１、第２の出力トランジスタへのバイアス電流を増加させることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記第１、第２の差電圧検出回路が有する入力オフセット電圧は、入力部を構成する２つの差動トランジスタの個数比、素子寸法比、又は一方の差動トランジスタの非制御端子に抵抗を挿入することによって設定されていることを特徴とする請求項２に記載のバッファ回路。
【請求項４】
前記出力回路は、プッシュプル型の出力回路からなり、前記第１の出力トランジスタはｎチャンネルトランジスタ、前記第２の出力トランジスタはｐチャンネルトランジスタよりなることを特徴とする請求項１〜３のいずれか１項に記載のバッファ回路。
【請求項５】
前記バッファ回路はＭＯＳトランジスタにより構成されていることを特徴とする請求項１〜４のいずれか１項に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路に関し、特に、低消費電流においてスルーレート特性を改善することが可能なバッファ回路に関するものである。
【背景技術】
【０００２】
近年、種々のドライバＩＣ等に用いる出力バッファ回路において、大容量駆動能力、低消費電力化、高速出力応答等、トレードオフの関係にある特性をともに満足するバッファ回路が求められている。
【０００３】
従来の入力端子に入力された入力電圧を出力端子から出力電圧として出力するバッファ回路としては、例えば、特開２００２−１８５２６９号公報に開示されたダイヤモンド型バッファ回路が挙げられる（特許文献１）。
【０００４】
このバッファ回路は出力ＮＭＯＳ（ＮチャネルＭＯＳ電界効果トランジスタ）及びＰＭＯＳ（ＰチャネルＭＯＳ電界効果トランジスタ）のソースフォロア回路を組み合わせて構成されている。ダイヤモンド型バッファ回路は簡単な回路構成で低消費電流にて高速動作が可能な回路である。
【０００５】
一方、入力端子に入力される電圧信号に応じて出力端子に接続される負荷容量の充放電を行って出力端子に電圧信号を出力するバッファ回路としては、差動増幅器を用いたタイプもある。
【０００６】
このバッファ回路は、差動増幅器の負側入力端子と出力端子とが直接接続された差動増幅器の正側入力端子に電圧信号を印加して、差動増幅器出力端子から出力端子に電圧信号を出力するという動作をする。
【０００７】
簡単な回路構成且つ低消費電流にて高速動作が可能なバッファ回路としては、ダイヤモンド型バッファ回路が有利である。
【特許文献１】特開２００２−１８５２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のようなダイヤモンド型バッファ回路において、出力端子に接続される負荷容量が大きい場合には、出力部を構成する出力ＮＭＯＳ及び出力ＰＭＯＳの素子面積を大きくする必要がある。そうすると、出力ＮＭＯＳ及び出力ＰＭＯＳのゲート端子容量が大きくなってしまう。
【０００９】
従って、ゲート端子容量を駆動するための電流が小さい場合には、出力ＮＭＯＳのゲート端子電圧及び出力ＰＭＯＳのゲート端子電圧は入力端子への入力電圧の急峻な変動に対して追従した充放電ができない。そのため、遅い応答となり、結果として出力端子からの出力電圧の応答が遅くなる。
【００１０】
入力端子への入力電圧に対する出力端子からの出力電圧を高速に応答させるには、出力部を構成する出力ＮＭＯＳ及び出力ＰＭＯＳのゲート端子容量を駆動するための電流を大きくする必要がある。しかし、この電流は定常的に流れる電流であるため低消費電力化の妨げとなる。
【００１１】
このように低消費電力化と高速出力応答はトレードオフの関係にあるため、これらの特性をともに満足するバッファ回路を実現することは困難であった。
【００１２】
本発明の目的は、大容量駆動能力、低消費電力化、高速出力応答等トレードオフの関係にある特性をともに満足することが可能なバッファ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のバッファ回路は、入力端子から入力された入力信号に応じて出力端子から出力信号を出力するバッファ回路において、前記出力端子から出力信号を出力するための出力回路を構成する第１、第２の出力トランジスタよりなる回路と、前記入力信号と前記出力信号との差電圧を検出する第１の差電圧検出回路と、前記入力信号と前記出力信号との差電圧を検出する第２の差電圧検出回路と、前記第１の差電圧検出回路の出力信号に基づき前記第１のトランジスタへのバイアス電流を増加させる第１の駆動回路と、前記第２の差電圧検出回路の出力信号に基づき前記第２のトランジスタへのバイアス電流を増加させる第２の駆動回路と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、トレードオフの関係にある低消費電流化とスルーレート特性をともに満足するバッファ回路を実現することができる。
【発明を実施するための最良の形態】
【００１５】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１６】
（第１の実施形態）
図１は本発明に係るバッファ回路の第１の実施形態の構成を示す回路図である。図１に示す回路は入力端子ｉｎに入力された入力電圧を出力端子ｏｕｔから出力電圧として出力するバッファ回路である。
【００１７】
バッファ回路の出力端子ｏｕｔには出力ＮＭＯＳトランジスタｍ１のソース端子及び出力ＰＭＯＳトランジスタｍ２のソース端子が接続され、プッシュプル型の出力回路を構成している。なお、以下の説明において各ＭＯＳトランジスタに関してトランジスタを省略し、単にＮＭＯＳ或いはＰＭＯＳという。
【００１８】
出力回路を構成する出力ＮＭＯＳｍ１のドレイン端子は電源に接続され、ゲート端子は電源から電流を供給する電圧電流変換回路２１及びＰＭＯＳｍ３のソース端子に接続されている。ＰＭＯＳｍ３のドレイン端子は基準電位に、ゲート端子は入力端子ｉｎにそれぞれ接続されている。本実施形態では、後述するように電圧電流変換回路２１等の動作により入力端子ｉｎに入力された入力電圧が上昇した時に出力端子ｏｕｔから出力する出力電圧を上昇させる動作を行う。
【００１９】
また、もう一方の出力回路を構成する出力ＰＭＯＳｍ２のドレイン端子は基準電位に接続され、ゲート端子は基準電位へと電流を供給する電圧電流変換回路２２及びＮＭＯＳｍ４のソース端子に接続されている。ＮＭＯＳｍ４のドレイン端子は電源に、ゲート端子は入力端子ｉｎにそれぞれ接続されている。本実施形態では、後述するように電圧電流変換回路２２等の動作により入力端子ｉｎに入力された入力電圧が低下した時に出力端子ｏｕｔから出力する出力電圧を低下させる動作を行う。
【００２０】
また、入力端子ｉｎ及び出力端子ｏｕｔが接続された差電圧検出回路１０が設けられている。差電圧検出回路１０は入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの差電圧を検出する。
【００２１】
差電圧検出回路１０は差動増幅回路１１及び差動増幅回路１２から構成され、差動増幅回路１１の出力は電圧電流変換回路２１に接続され、差動増幅回路１２の出力は電圧電流変換回路２２に接続されている。
【００２２】
次に、図１に示すバッファ回路の差電圧検出回路１０及び電圧電流変換回路２１、電圧電流変換回路２２の動作について図２に示すグラフを用いて説明する。
【００２３】
差電圧検出回路１０は入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの差電圧Ｖｉｎ−Ｖｏｕｔを検出し、差動増幅回路１１及び差動増幅回路１２からそれぞれ差電圧Ｖｉｎ−Ｖｏｕｔの電圧値に応じた電圧を出力する。
【００２４】
電圧電流変換回路２１及び電圧電流変換回路２２は各々差動増幅回路１１及び差動増幅回路１２の出力電圧に応じて電流が変化し、プッシュ部及びプル部のバイアス電流を変化させる動作を行う。なお、プッシュ部とは出力回路を構成する出力ＮＭＯＳｍ１、プル部とは出力ＰＭＯＳｍ２をいう。
【００２５】
即ち、入力端子ｉｎの入力電圧Ｖｉｎが出力端子ｏｕｔの出力電圧Ｖｏｕｔに対して高電圧である場合には、差動増幅回路１１の出力電圧が変動して電圧電流変換回路２１によりプッシュ部のバイアス電流を増加させる。
【００２６】
一方、入力端子ｉｎの入力電圧Ｖｉｎが出力端子ｏｕｔの出力電圧Ｖｏｕｔに対して低電圧である場合には、差動増幅回路１２の出力電圧が変動して電圧電流変換回路２２によりプル部のバイアス電流を増加させる。
【００２７】
このように電圧電流変換回路２１は差動増幅回路１１の出力電圧に応じてプッシュ部におけるバイアス電流を変化させる駆動回路として働く。同様に電圧電流変換回路２２は差動増幅回路１２の出力電圧に応じてプル部におけるバイアス電流を変化させる駆動回路として働くものである。
【００２８】
ここで、差動増幅回路１１及び差動増幅回路１２は所定のオフセット電圧ΔＶを有するのが低消費電流化には有効である。図２は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|に対するプッシュ部のバイアス電流値ｉ１及びプル部のバイアス電流値ｉ２の特性を示す。
【００２９】
即ち、所定のオフセット電圧ΔＶを有する差動増幅回路１１及び差動増幅回路１２が、|Ｖｉｎ−Ｖｏｕｔ|に対してバイアス電流値の増加が線形となる特性を有するものとする。そして、|Ｖｉｎ−Ｖｏｕｔ|の電圧値に対するプッシュ部のバイアス電流値ｉ１及びプル部のバイアス電流値ｉ２の特性を示すものである。
【００３０】
図２に示すように差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|が差動増幅回路１１及び差動増幅回路１２が有する所定のオフセット電圧ΔＶ以下の時には、初期値であるバイアス電流値ｉ１０及びｉ２０となる特性を示す。また、差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|がオフセット電圧ΔＶ以上になると、バイアス電流値は初期値であるバイアス電流値ｉ１０及びｉ２０からその差電圧値に応じて線形に増加する特性を示す。
【００３１】
次に、図１のバッファ回路の動作を図３に示すタイミングチャートを用いて説明する。まず、入力端子ｉｎの入力電圧Ｖｉｎが静止状態にある場合には、出力端子ｏｕｔの出力電圧Ｖｏｕｔはほぼ入力端子ｉｎの入力電圧Ｖｉｎと同電位となっている。この時、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの電圧差Ｖｉｎ−Ｖｏｕｔはほぼゼロになっている。
【００３２】
その場合、差電圧は差動増幅回路１１及び差動増幅回路１２が有する所定のオフセット電圧ΔＶ以下であるから、差動増幅回路１１及び１２により決められるバイアス電流源ｉ１及びｉ２は初期値であるバイアス電流値ｉ１０及びｉ２０を示す。
【００３３】
ここで、図３に示すように入力電圧Ｖｉｎが矩形状に立ち上がった時は、出力端子ｏｕｔの出力電圧Ｖｏｕｔはまだ直前の電圧値のままである。そのため、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの電圧差Ｖｉｎ−Ｖｏｕｔは大きくなり、差動増幅回路１１が有する所定のオフセット電圧ΔＶ以上となる。
【００３４】
従って、プッシュ部におけるバイアス電流値ｉ１は初期値であるバイアス電流値ｉ１０から電圧差Ｖｉｎ−Ｖｏｕｔに応じた電流値に増加し、出力ＮＭＯＳｍ１のゲート端子容量を急速に充電することが可能となる。そのため、出力ＮＭＯＳｍ１のゲート端子電圧Ｖ１は入力端子ｉｎの入力電圧Ｖｉｎの急峻な変動に対しても追従して変動することが可能となり、結果として出力端子ｏｕｔの出力電圧Ｖｏｕｔを高速に立ち上げることが可能となる。
【００３５】
また、図３に示すように入力電圧Ｖｉｎが矩形状に立ち下がった時は、出力端子ｏｕｔの出力電圧Ｖｏｕｔはまだ直前の電圧値のままである。そのため、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|は大きくなり、差動増幅回路１２が有する所定のオフセット電圧ΔＶ以上となる。
【００３６】
従って、プル部におけるバイアス電流値ｉ２は初期値であるバイアス電流値ｉ２０から差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|に応じた電流値に増加し、出力ＰＭＯＳｍ２のゲート端子容量を急速に放電することが可能となる。そのため、出力ＰＭＯＳｍ２のゲート端子電圧Ｖ２は入力端子ｉｎの入力電圧Ｖｉｎの急峻な変動に対しても追従して変動することが可能となり、結果として出力端子ｏｕｔの出力電圧Ｖｏｕｔを高速に立ち下げることが可能となる。
【００３７】
本実施形態では、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとを入力とする差電圧検出回路１０を設け、差電圧検出回路１０を所定のオフセット電圧を有する差動増幅回路１１、１２により構成している。また、これら差動増幅回路１１、１２からの出力信号が入力される電圧電流変換回路２１、２２によりプッシュ部及びプル部におけるバイアス電流値を変化させる構成となっている。
【００３８】
そして、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとに大きな差電圧が生じた場合、即ち、入力端子ｉｎの入力電圧Ｖｉｎが急峻に変動した場合のみ、プッシュ部及びプル部におけるバイアス電流値を増加させている。この構成により、高速応答を可能とし、スルーレート特性を改善することが可能となる。
【００３９】
また、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとに差電圧が生じない静止状態の場合には、プッシュ部及びプル部におけるバイアス電流値を最小値に抑えることを可能とし、低消費電流化することが可能となる。従って、本実施形態においては、バッファ回路に要求されるトレードオフの関係にある低消費電流化とスルーレート特性をともに満足することが可能となる。
【００４０】
また、本実施形態では、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとを入力とする差動増幅回路１１、１２に所定のオフセット電圧を持たせているが、これは低消費電流化を実現するためである。そのため、スルーレート特性を重視するバッファ回路が望まれる場合には、これら差動増幅回路１１、１２のオフセット電圧をゼロにすることが有効となる。
【００４１】
また、本実施形態では、図２に示すように入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|に対してバイアス電流値の増加が線形となるような特性を持たせている。
【００４２】
本発明は、必ずしも線形な特性が必須ではなく、差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|の増大に対して、プッシュ部及びプル部におけるバイアス電流値が増加する特性を有していれば、スルーレート特性の改善には有効となる。
【００４３】
更に、本実施形態では、ＭＯＳ電界効果トランジスタによりバッファ回路を構成したが、本発明はＭＯＳ電界効果トランジスタのみの回路構成に限ることはない。例えば、バイポーラトランジスタにより回路を構成しても良いし、ＭＯＳ電界効果トランジスタとバイポーラトランジスタを組み合わせて回路を構成しても良い。
【００４４】
（第２の実施形態）
図４は本発明に係るバッファ回路の第２の実施形態を示す回路図である。図４では図１と同一部分には同一符号を付している。図４のＮＭＯＳｍ５、ＮＭＯＳｍ６及び電流源ｉ３からなる回路は図１の差動増幅回路１１に対応し、ＰＭＯＳｍ９、ＰＭＯＳｍ１０及び電流源ｉ４からなる回路は差動増幅回路１２に対応する。これら差動増幅回路は図１と同様に所定入力オフセット電圧を有するものとする。
【００４５】
また、図４のＰＭＯＳｍ７、ＰＭＯＳｍ８及び定電流源ｉ１からなる回路は図１の電圧電流変換回路２１に対応し、ＮＭＯＳｍ１１、ＮＭＯＳｍ１２及び定電流源ｉ２からなる回路は電圧電流変換回路２２に対応する。但し、本実施形態では、後述するように図２に示すようなバイアス電流が差電圧に対して線形に変化する特性ではなく、所定のバイアス電流を供給する例を示す。
【００４６】
図１で説明したように図４の回路は入力端子ｉｎに入力された入力電圧を出力端子ｏｕｔから出力電圧として出力するバッファ回路である。出力端子ｏｕｔには出力ＮＭＯＳｍ１のソース端子及び出力ＰＭＯＳｍ２のソース端子が接続され、プッシュプル型の出力回路を構成している。
【００４７】
出力ＮＭＯＳｍ１のドレイン端子は電源に接続され、ゲート端子はバイアス電流源の１つとして電源から電流を供給する電流源ｉ１及びカレントミラー回路を構成するＰＭＯＳｍ８のドレイン端子に接続されている。また、出力ＮＭＯＳｍ１のゲート端子はＰＭＯＳｍ３のソース端子に接続されている。
【００４８】
ＰＭＯＳｍ３のドレイン端子は基準電位に、ゲート端子は入力端子ｉｎにそれぞれ接続されている。本実施形態では同様に入力端子ｉｎに入力された入力電圧が上昇した時に出力端子ｏｕｔから出力する出力電圧を上昇させる動作を行う。
【００４９】
また、出力ＰＭＯＳｍ２のドレイン端子は基準電位に接続され、ゲート端子はバイアス電流源の１つとして基準電位へと電流を供給する電流源ｉ２及びカレントミラー回路を構成するＮＭＯＳｍ１２のドレイン端子に接続されている。また、出力ＰＭＯＳｍ２のゲート端子はＮＭＯＳｍ４のソース端子に接続されている。
【００５０】
ＮＭＯＳｍ４のドレイン端子は電源に、ゲート端子は入力端子ｉｎにそれぞれ接続されている。本実施形態では同様に入力端子に入力された入力電圧が低下した時に出力端子から出力する出力電圧を低下させる動作を行う。
【００５１】
また、差動増幅回路１１を構成するＮＭＯＳｍ５のゲート端子に入力端子ｉｎが接続され、ＮＭＯＳｍ５と同一素子をＭ個並列接続することで１つの素子として構成されたＮＭＯＳｍ６のゲート端子に出力端子ｏｕｔが接続されている。ＮＭＯＳｍ５とＮＭＯＳｍ６のソース端子はともに基準電位へと電流を供給するバイアス電流源ｉ３に接続され、ＮＭＯＳｍ６のドレイン端子は電源に接続されている。
【００５２】
ＮＭＯＳｍ５のドレイン端子はカレントミラー回路を構成するＰＭＯＳｍ７のドレイン及びゲート端子に接続されている。ＰＭＯＳｍ７のソース端子は電源に接続され、ＰＭＯＳｍ７と同一素子をＮ個並列接続することで１つの素子として構成されたＰＭＯＳｍ８のゲート端子にＰＭＯＳｍ７のゲート端子が接続されている。
【００５３】
ＰＭＯＳｍ８のソース端子は電源に接続され、ＰＭＯＳｍ８のドレイン端子は出力ＮＭＯＳｍ１のゲート端子及びバイアス電流源ｉ１及びＰＭＯＳｍ３のソース端子にそれぞれ接続されている。
【００５４】
カレントミラー回路を構成するＰＭＯＳｍ７及びＰＭＯＳｍ８は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が所定オフセット電圧以上になると、バイアス電流を増加させて出力ＮＭＯＳｍ１に供給するバイアス電流源（駆動回路）として動作する。
【００５５】
また、差動増幅回路１２を構成するＰＭＯＳｍ９のゲート端子に入力端子ｉｎが接続され、ＰＭＯＳｍ９と同一素子をＭ個並列接続することで１つの素子として構成されたＰＭＯＳｍ１０のゲート端子に出力端子ｏｕｔが接続されている。ＰＭＯＳｍ９とＰＭＯＳｍ１０のソース端子はともに電源から電流を供給するバイアス電流源ｉ４に接続され、ＰＭＯＳｍ１０のドレイン端子は基準電位に接続されている。
【００５６】
ＰＭＯＳｍ９のドレイン端子はカレントミラー回路を構成するＮＭＯＳｍ１１のドレイン及びゲート端子に接続されている。ＮＭＯＳｍ１１のソース端子は基準電位に接続され、ＮＭＯＳｍ１１と同一素子をN個並列接続することで１つの素子として構成されたＮＭＯＳｍ１２のゲート端子にＮＭＯＳｍ１１のゲート端子が接続されている。
【００５７】
ＮＭＯＳｍ１２のソース端子は基準電位に接続され、ＮＭＯＳｍ１２のドレイン端子は出力ＰＭＯＳｍ２のゲート端子及び電流源ｉ２及びＮＭＯＳｍ４のソース端子にそれぞれ接続されている。
【００５８】
カレントミラー回路を構成するＮＭＯＳｍ１１とＮＭＯＳｍ１２は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が所定オフセット電圧以上になると、バイアス電流を増加させて出力ＰＭＯＳｍ２に供給するバイアス電流源（駆動回路）として動作する。
【００５９】
次に、図４のバッファ回路の動作を図３のタイミングチャートを用いて説明する。まず、入力端子ｉｎの入力電圧Ｖｉｎが静止状態にある時には、出力端子ｏｕｔの出力電圧Ｖｏｕｔはほぼ入力端子ｉｎの入力電圧Ｖｉｎと同電位となっている。そのため、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの電圧差Ｖｉｎ−Ｖｏｕｔはほぼゼロになっている。
【００６０】
この時、差動増幅回路１１の入力であるＮＭＯＳｍ５とＮＭＯＳｍ６においては素子個数の比が1：Ｍとなっている。そのため、同電位である入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとがそれぞれのゲート端子に入力されると、各差動対は非平衡状態となる。つまり、バイアス電流源ｉ３の電流はＮＭＯＳｍ６側から供給され、ＮＭＯＳｍ５側への電流は流れることがない。
【００６１】
従って、ＰＭＯＳｍ７及びＰＭＯＳｍ８により構成されたカレントミラー回路においてＰＭＯＳｍ７側へ電流が流れないため、ＰＭＯＳｍ８からプッシュ部に追加して供給するバイアス電流はゼロとなる。
【００６２】
同様に、差動増幅回路１２の入力であるＰＭＯＳｍ９とＰＭＯＳｍ１０においては素子個数の比が1：Ｍとなっている。そのため、同電位である入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとがそれぞれのゲート端子に入力されると、各差動対は非平衡状態となる。つまり、バイアス電流源ｉ４の電流はＰＭＯＳｍ１０側へと供給され、ＰＭＯＳｍ９側へ電流は流れることがない。
【００６３】
従って、ＮＭＯＳｍ１１及びＮＭＯＳｍ１２により構成されたカレントミラー回路においてＮＭＯＳｍ１１側へ電流が流れないため、ＮＭＯＳｍ１２からプル部に追加して供給するバイアス電流はゼロとなる。
【００６４】
ここで、図３に示すように入力電圧Ｖｉｎが矩形状に立ち上がった時は、出力端子ｏｕｔの出力電圧Ｖｏｕｔはまだ直前の電圧値のままである。そのため、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの電圧差Ｖｉｎ−Ｖｏｕｔは大きくなり、差動増幅回路１１の入力であるＮＭＯＳｍ５とＮＭＯＳｍ６の素子個数の比で設定した所定のオフセット電圧以上となる。
【００６５】
この電圧差が大きい、即ち、入力電圧Ｖｉｎが急峻に変化した時には、差動対は静止状態とは逆の非平衡状態となり、バイアス電流源ｉ３の電流はＮＭＯＳｍ５側へと流れる。この電流はＰＭＯＳｍ７及びＰＭＯＳｍ８により構成されたカレントミラー回路においてＮ倍に増幅され、ＰＭＯＳｍ８からプッシュ部に追加して供給するバイアス電流は（ｉ３×Ｎ）となる。
【００６６】
従って、出力ＮＭＯＳｍ１のゲート端子容量を充電するバイアス電流は（ｉ１＋ｉ３×Ｎ）となり、ゲート端子容量を急速に充電することが可能となる。そのため、出力ＮＭＯＳｍ１のゲート端子電圧Ｖ１は入力端子ｉｎの入力電圧Ｖｉｎの急峻な変動に対しても追従して変動することが可能となり、結果として出力端子ｏｕｔの出力電圧Ｖｏｕｔを高速に立ち上げることが可能となる。
【００６７】
また、図３に示すように入力電圧Ｖｉｎが矩形状に立ち下がった時は、出力端子ｏｕｔの出力電圧Ｖｏｕｔはまだ直前の電圧値のままである。そのため、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとの差電圧の絶対値|Ｖｉｎ−Ｖｏｕｔ|は大きくなり、差動増幅回路１２の入力であるＰＭＯＳｍ９とＰＭＯＳｍ１０の素子個数の比で設定した所定のオフセット電圧以上となる。
【００６８】
この電圧差が大きい、即ち、入力電圧Ｖｉｎが急峻に変化した時には、差動対は静止状態とは逆の非平衡状態となり、バイアス電流源ｉ４の電流はＰＭＯＳｍ９側へと流れる。この電流はＮＭＯＳｍ１１及びＮＭＯＳｍ１２により構成されたカレントミラー回路においてＮ倍に増幅され、ＮＭＯＳｍ１２からプル部に追加して供給するバイアス電流は（ｉ４×Ｎ）となる。
【００６９】
従って、出力ＰＭＯＳｍ２のゲート端子容量を放電するバイアス電流は（ｉ２＋ｉ４×N）となり、ゲート端子容量を急速に放電することが可能となる。そのため、出力ＰＭＯＳｍ２のゲート端子電圧Ｖ２は入力端子ｉｎの入力電圧Ｖｉｎの急峻な変動に対しても追従して変動することが可能となり、結果として出力端子ｏｕｔの出力電圧Ｖｏｕｔの応答を高速に立ち下げることが可能となる。
【００７０】
本実施形態では、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとを入力とする所定のオフセット電圧を有する差動増幅回路を設けている。この差動増幅回路の出力に応じてプッシュ部及びプル部のバイアス電流値に追加してバイアス電流を供給するように構成している。
【００７１】
従って、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとに大きな差電圧が生じた場合、即ち、入力端子ｉｎの入力電圧Ｖｉｎが急峻に変動した場合のみ、プッシュ部及びプル部におけるバイアス電流値が増加する。それにより、高速応答を可能とし、スルーレート特性を改善することが可能となる。
【００７２】
また、入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとに差電圧が生じない静止状態の場合には、プッシュ部及びプル部におけるバイアス電流値に追加してバイアス電流を供給することはないため、低消費電流化することができる。従って、バッファ回路に要求されるトレードオフの関係にある低消費電流化とスルーレート特性をともに満足することが可能となる。
【００７３】
ここで、本実施形態においては、上述のように入力端子ｉｎの入力電圧Ｖｉｎと出力端子ｏｕｔの出力電圧Ｖｏｕｔとを入力とする差動増幅回路に所定のオフセット電圧を持たせている。これは低消費電流化を実現するためであり、スルーレート特性を重視するバッファ回路が望まれる場合には、この差動増幅回路のオフセット電圧をゼロにすることが有効となる。
【００７４】
また、図４に示すように差動増幅回路の入力となる２つの差動トランジスタの素子個数比で所定のオフセット電圧を設定したが、本発明はこの構成に限ることはない。例えば、２つの差動トランジスタの素子寸法比によりオフセット電圧を設定する方法や、或いは２つの差動トランジスタのある一方のソース端子に抵抗を挿入することによりオフセット電圧を設定する方法等がある。
【００７５】
更に、以上の方法を複数組み合わせることによりオフセット電圧を設定する方法が挙げられ、それ以外にもオフセット電圧が設定できればいかなる方法を採用してもよいことは言うまでもない。
【００７６】
また、図４に示すように入力端子ｉｎの入力電圧Ｖｉｎが急峻に変動した場合、プッシュ部及びプル部におけるバイアス電流値に追加して供給する電流を設定する方法としてカレントミラー回路を用いたが、本発明はこの回路構成に限ることはない。入力端子ｉｎの入力電圧Ｖｉｎが急峻に変動した場合、電流値を増幅してプッシュ部及びプル部に追加してバイアス電流を供給できればどのような回路を用いても良い。
【００７７】
また、上述のようにＭＯＳ電界効果トランジスタにより回路を構成した例を説明したが、本発明はＭＯＳ電界効果トランジスタのみによる回路構成に限ることはない。例えば、バイポーラトランジスタにより回路を構成しても、ＭＯＳ電界効果トランジスタとバイポーラトランジスタを組み合わせることにより回路を構成しても良い。
【００７８】
以上のように本発明は、バッファ回路に要求されるトレードオフの関係にある低消費電流化とスルーレート特性をともに満足することが可能となる。
【００７９】
なお、以上の実施形態は、何れも本発明を実施するに当たっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。即ち、本発明はその技術思想又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明に係るバッファ回路の第１の実施形態を示す回路図である。
【図２】図１の差動増幅回路と電圧電流変換回路の動作を説明する図である。
【図３】図１のバッファ回路の動作を説明するタイミングチャートである。
【図４】本発明の第２の実施形態を示す回路図である。
【符号の説明】
【００８１】
１０  差電圧検出回路
１１、１２  差動増幅回路
２１、２２  電圧電流変換回路
ｍ１  出力ＮＭＯＳ
ｍ２  出力ＰＭＯＳ
ｍ３  ＰＭＯＳ
ｍ４  ＮＭＯＳ
ｍ５、ｍ６  差動増幅回路を構成するＮＭＯＳ
ｍ７、ｍ８  カレントミラー回路を構成するＰＭＯＳ
ｍ９、ｍ１０  差動増幅回路を構成するＰＭＯＳ
ｍ１１、ｍ１２  カレントミラー回路を構成するＮＭＯＳ
ｉ１〜ｉ４  バイアス電流源
【図１】
2008104063.tif 000003
【図２】
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【図３】
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【図４】
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