(57)【要約】【課題】  実装端子の狭ピッチ化において、ＣＯＧ実装等の位置合わせ誤差マージンを、従来よりも大きくできる実装端子基板を提供する。具体的には、従来よりも大きな開口部を有する実装端子構造を提供する。また、このような実装端子基板を用いた表示装置を提供する。【解決手段】  ガラス基板１上に千鳥配置で列をなす実装端子３と、実装端子３に接続され、絶縁膜４で覆われたゲート配線２と、実装端子３上の絶縁膜４が除去された開口部５を有し、列方向の実装端子３間にゲート配線２が配置される。実装端子３は大きさの異なる下層導電膜６及び上層導電膜７からなり、上層導電膜６の列方向の幅ｅ１は、開口部５に露出する下層導電膜６を覆うように下層導電膜６の列方向の幅ｄ１よりも大きく設けられ、かつ、開口部５の列方向の幅ｈ１以下である。【選択図】  図２
2008028145.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた千鳥配置で列をなす実装端子と、
列方向の前記実装端子間に配置された絶縁膜で覆われた配線と、
前記実装端子上に前記絶縁膜が除去された開口部とを備え、
前記実装端子は下層導電膜及び上層導電膜からなり、
前記上層導電膜の列方向の幅は、前記開口部に露出する前記下層導電膜を覆うように前記下層導電膜の列方向の幅よりも大きく、かつ、前記開口部の列方向の幅以下であることを特徴とする実装端子基板。
【請求項２】
配線と下層導電膜とが同一層で形成されていることを特徴とする請求項１記載の実装端子基板。
【請求項３】
絶縁膜が有機樹脂膜を含むことを特徴とする請求項１または請求項２記載の実装端子基板。
【請求項４】
有機樹脂膜上に無機絶縁膜が形成されていることを特徴とする請求項３に記載の実装端子基板。
【請求項５】
下層導電膜と上層導電膜は選択エッチングが可能なことを特徴とする請求項１から請求項４のいずれか一つに記載の実装端子基板。
【請求項６】
上層導電膜は導電性酸化膜であることを特徴とする請求項１から請求項５のいずれか一つに記載の実装端子基板。
【請求項７】
上層導電膜の列方向の幅は、開口部の列方向の幅に自己整合的に形成されていることを特徴とする請求項１から請求項６のいずれか一つに記載の実装端子基板。
【請求項８】
基板上の実装端子は同一の高さとなるように同一の層構造であることを特徴とする請求項１から請求項７のいずれか一つに記載の実装端子基板。
【請求項９】
開口部よりも小さい突起電極を有する外部部材が実装され、前記開口部内で前記実装端子と前記突起電極とが接続されている請求項１から請求項８のいずれか一つに記載の実装端子基板。
【請求項１０】
開口部の実装端子面までの深さは、前記実装端子と突起電極とを接続する異方性導電膜に分散された導電粒子の径よりも大きく、かつ、前記突起電極の高さよりも小さいことを特徴とする請求項９に記載の実装端子基板。
【請求項１１】
請求項１から請求項１０のいずれか一つに記載の実装端子基板を用いたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に実装端子を有する実装端子基板及びこれを用いた表示装置に関するものである。例えば、液晶表示装置に好適に利用できるものである。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力であり、多くの機器の表示装置として使用されている。中型、小型の液晶表示装置では、実装端子が形成されたガラス基板上に、直接、液晶駆動用のドライバＩＣを実装するＣＯＧ（Chip On Glass）実装が多く用いられている。ＣＯＧ実装は、実装端子とドライバＩＣとの導通を、異方性導電膜（ＡＣＦ：Anisotropic Conductive Film、以下、ＡＣＦと記す）を介して行うことが多い。ＡＣＦは絶縁性の熱硬化型接着剤中に、樹脂製ボールにＡｕやＮｉをコーティングした導電粒子が分散されている。ドライバＩＣの端子にはＡｕ等の突起電極（以下、バンプと記す）が形成されている。ＣＯＧ実装は、配線や実装端子領域を保護する絶縁膜が部分的に除去された実装端子上の開口部とバンプを位置合わせして、熱圧着することにより導電粒子を介して導通がなされる（例えば、特許文献１）。また、大型の液晶表示装置では、ドライバＩＣが実装された配線フィルム基板であるＴＡＢ（Tape Automated Bonding）を、ガラス基板上に一列に並んで形成された実装端子と、ＡＣＦを介して実装するＴＡＢ実装が多く用いられている（例えば、特許文献２）。
【０００３】
【特許文献１】特開２００２−１９６７０３号公報
【特許文献２】特開平９−９０３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、携帯機器用の小型の液晶表示装置は、高解像度化に伴い、画素（ドット）ピッチは小さくなり４０〜６０μｍ程度になっている。このような狭ピッチではＴＡＢ実装が困難になってくる。実装端子の狭ピッチ化に対して、例えば、実装端子を２列の千鳥配置として、端子ピッチを配線ピッチの２倍にしたＣＯＧ実装が行われている。しかし、千鳥配置でも、狭ピッチな実装端子では端子ピッチは３５μｍ程度になっている。
【０００５】
この実装端子が多数並ぶ列方向の狭ピッチ化に伴って、実装端子の列方向の幅や、ドライバＩＣとの導通をとるために、実装端子上に設ける絶縁膜の開口部の列方向の幅も縮小する必要がある。この結果、ＣＯＧ実装において、ドライバＩＣに設けられたバンプと実装端子上の開口部との位置合わせ誤差マージンが小さくなっており、ＣＯＧ実装の位置ずれが大きいとバンプが開口部に落ち込まないという問題が生じていた。バンプが開口部に落ち込まず、開口部周囲の絶縁膜上に乗り上げると以下のような問題が生じた。
【０００６】
ＡＣＦを介した実装において、バンプと実装端子間の重なり面積が減少するため、導通に寄与する導電粒子数の減少により導通不良の発生が増加する。さらに、実装直後は導通がとれていても、開口部内の導電粒子が殆ど潰れず、バンプや実装端子と充分に圧着できていないと、使用中に導通不良が発生するという信頼性の問題があった。
【０００７】
また、ＡＣＦを介さず、バンプと実装端子を直接接触させて導通をとる実装において、バンプと実装端子の接触部は、開口部周囲の絶縁膜上にある実装端子の端部だけとなるので、接触面積の大幅な減少によりバンプと実装端子間の抵抗が増加するという導通抵抗の問題があった。
【０００８】
本発明は上記の課題を解決するためになされたものであり、実装端子の狭ピッチ化に対して、ＣＯＧ実装等における位置合わせ誤差マージンを、従来よりも大きくできる実装端子基板を提供することにある。具体的には、従来よりも大きな開口部を有する実装端子構造を提供することにある。また、このような実装端子基板を用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実装端子基板は、基板上に設けられた千鳥配置で列をなす実装端子と、列方向の実装端子間に配置された絶縁膜で覆われた配線と、実装端子上の絶縁膜が除去された開口部とを備え、実装端子は下層導電膜及び上層導電膜からなり、上層導電膜の列方向の幅は、開口部に露出する下層導電膜を覆うように下層導電膜の列方向の幅よりも大きく、かつ、開口部の列方向の幅以下としたものである。
【発明の効果】
【００１０】
本発明によれば、ＣＯＧ実装等における位置合わせ誤差マージンが大きくでき、導通の信頼性に優れた実装端子基板及びこれを用いた表示装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図に基づいて説明する。なお、以下の実施の形態を説明するための全図において、同一符号は、同一または相当部分を示しており、原則として、重複する説明は省略する。
【００１２】
実施の形態１．
図１は、実施の形態１における液晶表示装置の実装端子基板の概略を示す平面図である。図２は、実施の形態１における実装端子基板のゲート実装端子領域を示す平面図である。図３は、図２のＡ−Ａ切断面における断面図である。
【００１３】
図１において、液晶表示装置の一部を構成し、液晶層を介してカラーフィルタ基板と対向する実装端子基板１００には、画素領域５０が設けられ、複数の直交するゲート配線２とソース配線２１と、その各交点に配置される画素（１画素のみ図示）に、薄膜トランジスタ等からなるスイッチング素子５１と画素電極５２等が形成されている。画素領域５０からは、複数のゲート配線２とソース配線２１が引き出され、画素領域５０の下側の一辺において、ゲート配線２に接続された複数のゲート実装端子３からなるゲート実装端子領域３０と、ソース配線２１に接続された複数のソース実装端子３１からなるソース実装端子領域３２が形成されている。また、実施の形態１では、ソース配線２１とソース実装端子３１との接続は、その間に設けられた変換部２２によって、ゲート配線２と同一層で形成された変換ソース配線２３に変換されて、ソース実装端子３１と接続されている。このようにして、ゲート実装端子３とソース実装端子３１は層構造が同じになっている。
【００１４】
また、ゲート配線２及び変換ソース配線２３は、ゲート実装端子領域３０及びソース実装端子領域３２近傍では、配線ピッチが１８μｍの狭ピッチな間隔で配線されている。この狭ピッチな実装に対応するために、ゲート実装端子３及びソース実装端子３１は、２列の千鳥配置として、その端子ピッチｐは、ゲート配線２及び変換ソース配線２３の配線ピッチの２倍の３６μｍとなっている。ゲート実装端子領域３０及びソース実装端子領域３２に、外部部材としてゲート配線２の駆動用のゲートドライバとソース配線２１の駆動用のソースドライバが一体化されたドライバＩＣ１１が、ＡＣＦを介したＣＯＧ実装によって実装されている。
【００１５】
次に、ゲート実装端子領域３０について、図２及び図３を用いて詳細を説明する。なお、ソース実装端子領域３２もゲート実装端子領域３０と層構造は同じである。図２及び図３に示すように、ガラス基板１上に、ゲート配線２と接続されたゲート実装端子３が、２列の千鳥配置で形成されている。ゲート実装端子３は、大きさの異なる下層導電膜６と上層導電膜７から構成されている。下層導電膜６は、Ａｌ、Ｍｏ等の金属膜からなるゲート配線２と同一層からなり同時形成されている。上層導電膜７は、ＩＴＯ（Indium Tin Oxide）等の導電性酸化膜からなる画素電極５２と同一層からなり同時形成されている。
【００１６】
絶縁膜４はゲート実装端子領域３０のゲート配線２を覆い、ゲート配線２の短絡や腐食を防止するようになっている。そして、ドライバＩＣ１１との接続のために、ゲート実装端子３上は、絶縁膜４が除去された開口部５が設けられている。
【００１７】
ここで、複数のゲート実装端子３が並ぶ列方向（図２の横方向）において、ゲート実装端子３の列方向の幅（以下、この列方向の幅を単に幅と記す）は、開口部５の幅ｈ１よりも小さい。上層導電膜７の幅ｅ１は、開口部５の幅ｈ１以下であり、下層導電膜６の幅ｄ１は、上層導電膜７の幅ｅ１よりも小さく形成されている。
【００１８】
上層導電膜７は、開口部５に露出する下層導電膜６を覆う構成にしている。これにより、下層導電膜６と上層導電膜７を選択エッチングが可能な材料とし、下層導電膜６をエッチングする溶液で、上層導電膜７はエッチングされない構成にすることにより、以後の工程において、上層導電膜７を下層導電膜６のエッチング保護膜として機能させることができる。
【００１９】
具体的な例として、半透過型液晶表示装置の製造工程において、最終工程でＡｌからなる反射画素電極を形成する場合がある。ゲート配線２及び下層導電膜６がこの反射電極と同じＡｌで形成されている場合、開口部５に下層導電膜６が露出していると、この反射画素電極のウエットエッチング時に、下層導電膜６もエッチングされてしまう問題が生じる。本構成では、ＩＴＯからなる透過画素電極と同一層で上層導電膜７を同時形成する。反射画素電極のウエットエッチング時に、ＩＴＯはエッチングしないＡｌエッチング液を用いれば、下層導電膜６は上層導電膜７で覆われているので、下層導電膜６がエッチングされることはない。
【００２０】
また、上層導電膜７をＩＴＯ等の酸化導電膜とすることにより、上層導電膜７がＡｌ、Ｍｏ、Ｃｒ等の金属膜で形成されるよりも、表面酸化による接続抵抗の増加や、大気中の水分やＡＣＦ１３等の樹脂に含まれる塩素等の不純物による腐食が少なくなり、ＣＯＧ実装における信頼性の向上が図れる。
【００２１】
絶縁膜４は、窒化膜または酸化膜からなるゲート絶縁膜４ａと、スイッチング素子５１上に形成される窒化膜または酸化膜からなる保護膜４ｂと、画素の高開口率化、絶縁膜平坦化と寄生容量低減のために設けられる厚い有機樹脂膜４ｃからなる３層構造となっている。厚い有機樹脂膜４ｃのため、開口部５の深さｄは２〜６μｍとなっている。ただし、絶縁膜４は、有機樹脂膜４ｃを必ずしも含む必要はない。
【００２２】
バンプ１２の高さは、一般に１５〜２０μｍであり、開口部５の深さｄよりも大きいので、バンプ１２が開口部５に落ち込むことができれば、上層導電膜７と接触することができる。
【００２３】
しかし、実施の形態１においても、ＣＯＧ実装において列方向の位置合わせ誤差が大きく、バンプ１２が開口部５内に落ち込むことができず、列方向の絶縁膜４に乗り上げた場合に、以下の問題が生じる可能性がある。
【００２４】
ＡＣＦ１３を介したＣＯＧ実装においては、開口部５の深さｄが、ＡＣＦ１３中の導電粒子１４の径３〜４μｍ程度以上であると、導電粒子１４が殆ど変形せず、ゲート実装端子３及びバンプ１２との圧着が充分できないので、導通不良が発生する。または、導通はとれていても信頼性が問題になる。例えば、開口部５の深さｄが３μｍ以上あり、バンプ１２が列方向の絶縁膜４に乗り上げた場合に問題となる。
【００２５】
また、ＡＣＦ１３を介さず、バンプ１２とゲート実装端子３を直接接触させて導通をとるＣＯＧ実装においては、列方向の絶縁膜４上に上層導電膜７がないので、導通がとれなくなる。例えば、開口部５の深さｄが０．５μｍ程度でも、バンプ１２が絶縁膜４に乗り上げた場合に問題となる。
【００２６】
したがって、実施の形態１において、バンプ１２との列方向の位置合わせ誤差マージンを大きくするために、開口部５の幅ｈ１はなるべく大きく設計する。ただし、ゲート実装端子領域３０にある絶縁膜４を全部除去すると、千鳥配置の構成では、ゲート実装端子３間に配置されるゲート配線２が露出するので、ゲート配線２の短絡や腐食の可能性がある。ゲート配線２を絶縁膜４で確実に覆う制約において、最大の開口部５の幅ｈ１とする必要がある。
【００２７】
そこで、開口部５の位置合わせ誤差と、絶縁膜４のエッチング誤差を考慮して、ゲート配線２を絶縁膜４で確実に覆うように、開口部５はゲート配線２と間隔ａを空けて配置する。ここでは、間隔ａは３μｍである。ゲート配線２の幅ｍは４μｍであるので、開口部５間の間隔ｓ１は１０μｍとなる。ゲート実装端子３の端子ピッチｐは３６μｍであるので、開口部５の幅ｈ１は２６μｍとなっている。
【００２８】
バンプ１２のピッチも３６μｍであり、バンプ１２の幅は１８μｍである。開口部５の幅ｈ１は２６μｍであり、バンプ１２の幅より８μｍ大きいので、ＣＯＧ実装における列方向の位置合わせ誤差マージンは±４μｍを確保できている。
【００２９】
また、ＡＣＦ１３中に分散された導電粒子１４が、基板面方向に連続して繋がる事によるゲート実装端子３またはバンプ１２間の短絡は、ゲート実装端子３またはバンプ１２を小さくして間隔を広げることで防止できる。ただし、バンプ１２は、バンプ製造技術の制約や、バンプ１２とゲート実装端子３との導通を確保するために必要な最小面積があるため、あまり小さくできない。一方、ゲート実装端子３間の間隔は、開口部５間の間隔ｓ１とは独立して設定できる。導電粒子１４による短絡の発生しない最小の間隔は、ＡＣＦ１３中の導電粒子１４の径や密度に依存するが、１２μｍ程度である。したがって、開口部５間の間隔ｓ１の１０μｍよりも大きな値であるので、上層導電膜７の幅ｅ１は開口部５の幅ｈ１以下になる。
【００３０】
実施の形態１においては、上層導電膜７の幅ｅ１は２３μｍとした。下層導電膜６の幅ｄ１は１７μｍとし、下層導電膜６の端は上層導電膜７の端より３μｍ内側にして、上層導電膜７が下層導電膜６を確実に覆うようにした。
【００３１】
この結果、ゲート配線２と下層導電膜６は同一層で同時形成されるが、下層導電膜６とゲート配線２との間隔ｂ１は８μｍが確保されている。これは、パターン形成にウエットエッチングを用いる製造工程において、一般的な最小の間隔３μｍよりも大きいので、ゲート配線２と下層導電膜６との短絡をほぼなくすことができる。
【００３２】
ゲート実装端子３より延びている延長配線２ａは、ここでは図示していない静電気対策用のガード抵抗または保護ダイオードを介してショートリングに接続するためのものである。または、簡易点灯検査用端子に接続するためのものである。したがって、延長配線２ａは設けない場合もある。この場合、千鳥配置のゲート配線２が長い方の列（図２では下側の列）のゲート実装端子３間には延長配線２ａがない構成となるので、この列の開口部５の幅ｈ１はさらに大きく設計することも可能である。ただし、同一のドライバＩＣ１１とのＣＯＧ実装における列方向の位置合わせ誤差マージンは、ゲート実装端子３間にゲート配線２がある列の狭い方の開口部５の幅ｈ１で制約される。
【００３３】
なお、開口部５のゲート配線２方向の長さ（列方向と直交する方向の長さ。以下、単に長さと記す）は、列方向ほど狭ピッチではないので、ＣＯＧ実装における位置合わせ誤差マージンが大きい設計ができる。したがって、長さ方向は従来構造と同様でもよく、ゲート実装端子３の下層導電膜６の長さよりも小さい開口部５の長さとし、絶縁膜４上に上層導電膜７の端部が載る構造としている。この長さ方向においても、上層導電膜７は開口部５に露出する下層導電膜６を覆う構造とする。
【００３４】
ここでは、開口部５の長さは１２０μｍであり、バンプ１２の長さは１１０μｍであるので、ＣＯＧ実装における長さ方向の位置合わせ誤差マージンは±５μｍである。これは、列方向の位置合わせ誤差マージンの±４μｍよりも大きい値となっている。
【００３５】
次に、実施の形態１のＣＯＧ実装における位置合わせ誤差マージンが、従来構造よりも大きいことについて、従来構造と比較して説明する。図４は、従来の実装端子基板のゲート実装端子領域を示す平面図である。図５は、図４のＢ−Ｂ切断面における断面図である。
【００３６】
従来構造のゲート実装端子３の端子ピッチｐは、実施の形態１と同じ３６μｍである。ゲート配線２と下層導電膜６は同じＡｌ、Ｍｏ等からなる金属膜で同時形成される。ここでは、パターン形成にウエットエッチングを用いているので、ゲート配線２と下層導電膜６の最小の間隔ｂ２は３μｍである。ゲート配線２の幅ｍが４μｍであるので、下層導電膜６の最大の幅ｄ２は２６μｍとなる。
【００３７】
従来構造も、ゲート実装端子３上の絶縁膜４に開口部５を形成するが、開口部５の幅ｈ２は下層導電膜６の幅ｄ２よりも小さい構造である。この様な構造とするのは、開口部５に露出する材料は下層導電膜６だけであり、ガラス基板１が開口部５に露出しないので、ガラス基板１の不要なエッチングをなくすことができるためである。開口部５の端は、位置合わせ誤差と絶縁膜４のエッチング誤差を考慮して、下層導電膜６の端より間隔ｃの３μｍ内側に配置している。
【００３８】
この結果、従来構造では、開口部５の幅ｈ２は２０μｍ、開口部５間の間隔ｓ２は１６μｍとなる。バンプ１２の幅は１８μｍであるので、ＣＯＧ実装における位置合わせ誤差マージンは±１μｍしか確保できない。これに対して、実施の形態１における開口部５の幅ｈ１は２６μｍであり、ＣＯＧ実装における位置合わせ誤差マージンは±４μｍ確保できているので、従来構造よりも±３μｍ大きなマージンを確保できる効果がある。
【００３９】
また、従来構造では、ゲート配線２と下層導電膜６との間隔ｂ２は最小の３μｍとしているため、ゲート配線２と下層導電膜６が短絡する可能性がある。一方、実施の形態１では、下層導電膜６は上層導電膜７よりも小さく形成するため、ゲート配線２と下層導電膜６との間隔ｂ１は８μｍと大きく、ゲート配線２と下層導電膜６との短絡を従来構造より少なくできる効果がある。
【００４０】
また、従来構造の開口部５の幅ｈ２は、ＡＣＦ１３を介したＣＯＧ実装では、上層導電膜７間の間隔の制約も受ける。ＡＣＦ１３中に分散された導電粒子１４によるゲート実装端子３の短絡を防止するために最小の間隔は、実施の形態１と同じように、１２μｍ程度である。したがって、端子ピッチｐが３６μｍなので、上層導電膜７の幅ｅ２は２４μｍ以下とする必要がある。
【００４１】
さらに、上層導電膜７の幅ｅ２は、開口部５に露出する下層導電膜６を覆うように、開口部５の幅ｈ２より大きく形成し、上層導電膜７の端部が絶縁膜４に載る構造としている。このため、開口部５及び上層導電膜７の位置合わせ誤差とエッチング誤差を考慮すると、開口部５の端は上層導電膜７の端より間隔を少なくとも２〜３μｍ内側に配置する必要があり、開口部５の幅ｈ２は１８〜２０μｍ以下となる。この上層導電膜７間の間隔の制約も考慮すると、バンプ１２の幅は１８μｍであるので、ＣＯＧ実装における列方向の位置合わせ誤差マージンは無いか、±１μｍしか確保できないことになる。
【００４２】
このように、開口部５の幅ｈ２が下層導電膜６の幅ｄ２よりも小さい従来構造では、開口部５の幅ｈ２は、千鳥配置によるゲート配線２と下層導電膜６との間隔ｂ２と、上層導電膜７間の間隔の制約を受ける。一方、実施の形態１では、開口部の幅ｈ１は、ゲート配線２を絶縁膜４で確実に覆う間隔ａの制約だけである。したがって、一般的な製造プロセス、設計ルールにおいては、開口部５の幅はｈ１＞ｈ２となっている。
【００４３】
また、実施の形態１では、ゲート実装端子３間にはゲート配線２を覆う絶縁膜４による段差があるので、これが短絡防止のための障壁としても機能する。したがって、同じゲート実装端子３間の間隔を比較した場合、実施の形態１の方が、従来構造よりもゲート実装端子３間の短絡をより防止できる効果がある。
【００４４】
また、実施の形態１では、絶縁膜４の開口部５は、ＡＣＦ１３中の導電粒子１４の径よりも大きい深さｄであることが好ましい。さらに、バンプ１２の高さより小さいことが好ましい。この場合、導電粒子１４が絶縁膜４の深さｄを跨いでゲート実装端子３間で基板面方向に連続して繋がることは殆どなく、ゲート実装端子３間の短絡をなくすことができる。
【００４５】
また、実施の形態１では、ソース実装端子領域３２は、ゲート配線２と同一層で形成された変換ソース配線２３がそのままソース実装端子３１の下層導電膜６として形成されているので、ゲート実装端子領域３０と同じ層構造となっている。このような層構造によって、ゲート実装端子領域３０とソース実装端子領域３２の端子高さが同一にできる。同一のドライバＩＣ１１に接続されるゲート実装端子３とソース実装端子３１の高さが異なる場合よりも、バンプ１２とゲート実装端子３及びソース実装端子３１との間隔が均一にできるので、ＡＣＦ１３を介したＣＯＧ実装では、導電粒子１４の圧着が均一にできる。または、ＡＣＦ１３を介さず、バンプ１２とゲート実装端子３及びソース実装端子３１を直接接触させるＣＯＧ実装では、接触応力が均一にできる。したがって、ＣＯＧ実装における導通の信頼性が向上できる効果がある。
【００４６】
実施の形態２．
実施の形態２は、絶縁膜４の最上層が有機樹脂膜４ｃで、上層導電膜７がＩＴＯとした構成である。この場合、有機物上に形成されたＩＴＯと、無機物上に形成されたＩＴＯは膜質が異なり、エッチングレートが異なる。有機物上に形成されたＩＴＯは、無機物上に形成されたＩＴＯよりもエッチングレートが２〜８倍も速いものになる。
【００４７】
ＩＴＯのエッチングレートが大きく異なるため、実施の形態１においては、有機樹脂膜４ｃ上に形成されるＩＴＯからなる画素電極５２と、ＩＴＯからなる上層導電膜７の両方を寸法精度よく加工するためには、ＩＴＯのエッチングを２回に分ける必要がある。エッチングレートの速い画素電極５２をエッチング形成した後、レジストマスクで画素電極５２を保護して、開口部５内のガラス基板１上に残っているＩＴＯを追加エッチングにより除去している。
【００４８】
これに対して、実施の形態２は、エッチング工程の削減のために、１回のＩＴＯのエッチングとするものであり、無機物であるガラス基板１上のＩＴＯ残膜７ａを開口部５の形状に自己整合的に残す構造とするものである。
【００４９】
図６は、実施の形態２におけるゲート実装端子領域を示す断面図である。ＩＴＯからなる上層導電膜７は、有機樹脂膜４ｃ上のＩＴＯのエッチングが終了して、多少の追加エッチングをした時点でも、開口部５内のガラス基板１が露出する領域では、上層導電膜７のレジストマスク位置から開口部５の下端までＩＴＯ残膜７ａが残る形状になる。有機樹脂４ｃ上のＩＴＯはエッチングレートが速いので確実にエッチングされるが、開口部５内のＩＴＯはエッチングレートが遅いため、ＩＴＯ残膜７ａ部分を含む上層導電膜７が開口部５の幅ｈ１に合わせて自己整合的に形成される。この場合、ＩＴＯ残膜７ａがあっても、ゲート実装端子３間にある有機樹脂膜４ｃ上のＩＴＯは確実にエッチングされているので、少ないエッチング工程でも、ゲート実装端子３間の短絡を防止できる効果がある。
【００５０】
また、ＩＴＯ残膜７ａにより、ガラス基板１が開口部５に露出しないので、以後の工程において、ガラス基板１の不要なエッチングを防止できる効果がある。
【００５１】
実施の形態３．
図７は、実施の形態３におけるゲート実装端子領域を示す断面図である。絶縁膜４を構成する有機樹脂膜４ｃの上に、さらに酸化膜や窒化膜からなる無機絶縁膜４ｄを形成したものである。絶縁膜４の最上層を無機絶縁膜４ｄとすることで、ＩＴＯからなる画素電極５２及び上層導電膜７のエッチングレートの均一性と寸法精度の向上を図ったものである。このような構成によって、ＩＴＯは無機物上に形成されるので、エッチングレートは遅くなるが、１回のＩＴＯのエッチングでも、画素電極５２及び上層導電膜７を、ＩＴＯ残膜７ａがなく本来の設計位置に精度よく形成することができる効果がある。
【００５２】
また、開口部５の側面には、有機樹脂膜４ｃが露出しているので、この側面のＩＴＯはエッチングレートが速いので確実に除去されており、少ないエッチング工程でも、ゲート実装端子３間のＩＴＯ残膜７ａによる短絡を防止できる効果がある。
【００５３】
実施の形態４．
図８は、実施の形態４におけるゲート実装端子領域を示す平面図である。実施の形態１では、図２に示すように、ゲート実装端子３の長さ方向は列方向ほど狭ピッチではないので、従来構造と同様に、下層導電膜６の長さよりも小さい開口部５の長さとして、上層導電膜７の端部が絶縁膜４上に載る構造としていた。実施の形態４では、図８に示すように、ゲート実装端子３の長さ方向においても、実施の形態１の列方向と同じ構造としたものである。ただし、ゲート実装端子３からゲート配線２及び延長配線２ａが延びている領域だけは、下層導電膜６と同一層からなるゲート配線２及び延長配線２ａを上層導電膜７で覆い保護するために、上層導電膜７の端部が絶縁膜４上に載る従来構造としている。このように、ゲート実装端子３の長さ方向も列方向と同じ構造とすることによって、実施の形態１と同じ大きさ、配置の開口部５で、千鳥配置における列間の上層導電膜７の長さ方向の間隔ｆを大きくできる効果がある。または、同じ間隔ｆであれば、開口部５の長さを実施の形態１よりも大きくすることができる。
【００５４】
以上の実施の形態では、ＣＯＧ実装について述べたが、ドライバＩＣに限らず、バンプを有する配線基板、配線フィルム基板等の外部部材との実装においても本発明は適用できる。また、本発明の実装端子構造を有する実装端子基板として、一般の半導体基板や電子回路基板にも適用できる。
【００５５】
また、液晶表示装置について述べたが、エレクトロルミネッセンス（ＥＬ）表示装置、エレクトロクロミック表示装置、微粒子やオイルなどを用いた電子ペーパー等の表示装置にも適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１における液晶表示装置の実装端子基板の概略を示す平面図である。
【図２】本発明の実施の形態１におけるゲート実装端子領域を示す平面図である。
【図３】図２のＡ−Ａ切断面における断面図である。
【図４】従来のゲート実装端子領域を示す平面図である。
【図５】図４のＢ−Ｂ切断面における断面図である。
【図６】本発明の実施の形態２におけるゲート実装端子領域を示す断面図である。
【図７】本発明の実施の形態３におけるゲート実装端子領域を示す断面図である。
【図８】本発明の実施の形態４におけるゲート実装端子領域を示す平面図である。
【符号の説明】
【００５７】
１  ガラス基板
２  ゲート配線
２ａ  延長配線
３  ゲート実装端子
４、４ａ、４ｂ、４ｃ、４ｄ  絶縁膜
５  開口部
６  下層導電膜
７  上層導電膜
７ａ  ＩＴＯ残膜
１１  ドライバＩＣ
１２  バンプ
１３  ＡＣＦ
１４  導電粒子
２１  ソース配線
２２  変換部
２３  変換ソース配線
３０  ゲート実装端子領域
３１  ソース実装端子
３２  ソース実装端子領域
１００  実装端子基板
ｄ１、ｄ２  下層導電膜の列方向の幅
ｅ１、ｅ２  上層導電膜の列方向の幅
ｈ１、ｈ２  開口部の列方向の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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