(57)【要約】【課題】第１および第２の電極と当該各電極に狭持された抵抗変化層とを含み、当該各電極間の電気抵抗値が異なる２以上の状態が存在し、抵抗変化層に当該各電極を介して駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、駆動電圧または電流の印加時に抵抗変化層への部分的な電流の集中を緩和でき、抵抗変化層の劣化を抑制できる素子を提供する。【解決手段】抵抗変化層における第１の電極との接合面の形状が長方形であり、該接合面に垂直な方向から見たときに、第１の電極における上記接合面と重複しない部分に該電極に駆動電圧または電流を印加する印加面があり、かつ、上記接合面は、駆動電圧または電流の印加時に印加面から接合面へと第１の電極を流れる電流の方向に実質的に垂直な方向に長辺を有する素子とする。【選択図】図１
2008028248.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、前記第１および第２の電極に狭持された抵抗変化層とを含み、
前記第１および第２の電極間の電気抵抗値が異なる２以上の状態が存在し、
前記抵抗変化層に、前記第１および第２の電極を介して駆動電圧または駆動電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
前記第１の電極における前記抵抗変化層との接合面の形状が長方形であり、
前記接合面に垂直な方向から見たときに、
前記第１の電極における前記接合面と重複しない部分に、前記第１の電極に前記駆動電圧または駆動電流を印加する印加面があり、かつ、前記接合面は、前記駆動電圧または駆動電流の印加時に前記印加面から前記接合面へと前記第１の電極を流れる電流の方向に実質的に垂直な方向に長辺を有する、抵抗変化素子。
【請求項２】
前記第１の電極の形状が長方形であり、
前記第１の電極を、その短辺に平行な分割線で２つに等分割したときに、等分割した一方の部分に前記接合面があり、他方の部分に前記印加面がある請求項１に記載の抵抗変化素子。
【請求項３】
前記接合面の短辺と長辺との長さの比が、短辺：長辺＝１：１．５〜１：５である請求項１に記載の抵抗変化素子。
【請求項４】
第１の電極と、第２の電極と、前記第１および第２の電極に狭持された抵抗変化層とを含み、
前記第１および第２の電極間の電気抵抗値が異なる２以上の状態が存在し、
前記抵抗変化層に、前記第１および第２の電極を介して駆動電圧または駆動電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、
前記第１の電極に、該電極に前記駆動電圧または駆動電流を印加する印加面があり、
前記第２の電極における前記抵抗変化層との接合面の形状が長方形であり、
前記接合面に垂直な方向から見たときに、
前記印加面と前記接合面とが重複せず、前記印加面と前記接合面との間に前記抵抗変化層があり、かつ、前記接合面は、前記駆動電圧または駆動電流の印加時に前記印加面から前記接合面へと前記第１の電極および前記抵抗変化層を流れる、前記方向から見た電流の方向に対して、実質的に垂直な方向に長辺を有する、抵抗変化素子。
【請求項５】
前記接合面の短辺と長辺との長さの比が、短辺：長辺＝１：１．５〜１：５である請求項４に記載の抵抗変化素子。
【請求項６】
請求項１〜５のいずれかに記載の抵抗変化素子をメモリ素子として備える抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子と、これを用いた抵抗変化型メモリとに関する。
【背景技術】
【０００２】
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的には、ＤＲＡＭ［Dynamic Random Access Memory］および強誘電体メモリ等）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
【０００３】
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化素子の開発が進められている（例えば、特許文献１を参照）。
【特許文献１】特開２００３−６８９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電荷蓄積型のメモリ素子は、一般に、コンデンサ（ＤＲＡＭ）、強誘電体層（強誘電体メモリ）等からなる容量記憶層を上部電極および下部電極により狭持した多層構造を有する。このような多層構造を有する電荷蓄積型のメモリ素子では、情報の記録および読出のために上部電極と下部電極との間に電圧を印加した場合においても、両者の間に配置された容量記憶層を介して一方の電極から他方の電極へと電流が流れることはない。またこのとき、容量記憶層全体に均一に電圧が印加される。
【０００５】
一方、抵抗変化素子は、電気抵抗値Ｒが異なる２以上の状態を有する抵抗変化層を上部電極および下部電極により狭持した多層構造を有する。上部電極と下部電極との間に駆動電圧または電流を印加することにより、抵抗変化層の電気抵抗値を変化させることができるが、このとき、抵抗変化層を介して一方の電極から他方の電極へと電流が流れる。ここで、抵抗変化層は導体または半導体であり、抵抗変化層および電極の形状ならびに両者の位置関係等により、当該電流の流れ方が大きく影響を受ける。
【０００６】
素子の構成によっては、駆動電圧または電流の印加時に抵抗変化層の一部に電流が集中することがある。電流が集中した部分では、電流が集中していない部分に比べて早く電気抵抗値が変化するため、周囲よりも低抵抗となることがあり、この場合、さらなる電流の集中が生じて抵抗変化層が劣化することがある。
【０００７】
そこで本発明は、駆動電圧または電流の印加時における抵抗変化層への部分的な電流の集中を緩和でき、使用時における抵抗変化層の劣化が抑制された耐久性に優れる抵抗変化素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の抵抗変化素子（第１の抵抗変化素子）は、第１の電極と、第２の電極と、前記第１および第２の電極に狭持された抵抗変化層とを含み、前記第１および第２の電極間の電気抵抗値が異なる２以上の状態が存在し、前記抵抗変化層に、前記第１および第２の電極を介して駆動電圧または駆動電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する素子である。第１の抵抗変化素子では、前記抵抗変化層における前記第１の電極との接合面の形状が長方形である。また、前記接合面に垂直な方向から見たときに、前記第１の電極の前記接合面と重複しない部分に、前記第１の電極に前記駆動電圧または駆動電流を印加する印加面があり、かつ、前記接合面は、前記駆動電圧または駆動電流の印加時に前記印加面から前記接合面へと前記第１の電極を流れる電流の方向に実質的に垂直な方向に長辺を有する。
【０００９】
上記とは別の側面から見た本発明の抵抗変化素子（第２の抵抗変化素子）は、第１の電極と、第２の電極と、前記第１および第２の電極に狭持された抵抗変化層とを含み、前記第１および第２の電極間の電気抵抗値が異なる２以上の状態が存在し、前記抵抗変化層に、前記第１および第２の電極を介して駆動電圧または駆動電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する素子である。第２の抵抗変化素子では、前記第１の電極に、当該電極に前記駆動電圧または駆動電流を印加する印加面があり、前記第２の電極における前記抵抗変化層との接合面の形状が長方形である。また、前記接合面に垂直な方向から見たときに、前記第１の電極の印加面と前記第２の電極の接合面とが重複せず、前記印加面と前記接合面との間に前記抵抗変化層があるとともに、前記接合面は、前記駆動電圧または駆動電流の印加時に前記印加面から前記接合面へと前記第１の電極および前記抵抗変化層を流れる、前記方向から見た電流の方向に対して、実質的に垂直な方向に長辺を有する。
【００１０】
本発明の抵抗変化型メモリは、上記本発明の抵抗変化素子をメモリ素子として備える。
【発明の効果】
【００１１】
本発明の抵抗変化素子では、電極と抵抗変化層との接合面の形状を規定するとともに、上記接合面の配置を、駆動電圧または電流の印加時に印加面と上記接合面との間を流れる電流に対して規定することにより、素子に駆動電圧または駆動電流を印加したときの抵抗変化層への部分的な電流の集中を緩和でき、使用時における抵抗変化層の劣化を抑制できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略することがある。
【００１３】
図１、２に、第１の抵抗変化素子の一例を示す。図２は、図１に示す抵抗変化素子１を、上部電極１３における抵抗変化層１２との接合面１５に垂直な方向（図１に示す矢印Ａの方向）から見た平面図である。
【００１４】
図１に示す素子１は、基板１０と、下部電極（第２の電極）１１および上部電極（第１の電極）１３からなる一対の電極と、下部電極１１および上部電極１３により狭持された抵抗変化層１２とを有する。下部電極１１、抵抗変化層１２および上部電極１３は、多層構造体（積層体）１４として、互いに接するように、上記順に基板１０上に配置されている。
【００１５】
素子１には、下部電極１１と上部電極１３との間の電気抵抗値が異なる２以上の状態が存在する。駆動電圧または電流を素子１に、具体的には下部電極１１と上部電極１３との間に印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。素子１に電気抵抗値が異なる２つの状態（相対的に高抵抗の状態を状態Ａとし、相対的に低抵抗の状態を状態Ｂとする）が存在する場合、駆動電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。
【００１６】
素子１では、図２に示すように、上部電極１３における接合面１５と重複しない部分に、上部電極１３に駆動電圧または電流を印加する印加面１６がある。印加面１６には、通常、上部電極１３に駆動電圧または電流を供給する部材５１（例えば、コンタクトプラグ等）が接続される（図１、２参照）。
【００１７】
抵抗変化素子をメモリデバイス等の電子デバイスに組み込む際に、ビット線、ワード線等の配線の取り回しから、上部電極における接合面と重複しない部分に印加面が設けられることは十分に考えられる。そして、印加面と接合面とがこのように配置された素子では、下部電極に対して上部電極の電位が正である駆動電圧（正バイアス電圧）または駆動電流（正バイアス電流）を印加した場合、上部電極を流れる電流が接合面の片側（例えば、図２における接合面１５の左側）に集中する、即ち、抵抗変化層の一部に電流が集中することになる。
【００１８】
本発明の素子１では、図２に示すように、上部電極１３における抵抗変化層１２との接合面１５の形状（接合面１５に垂直な方向から見た形状）を長方形とするとともに、接合面１５の長辺を、素子１に駆動電圧または電流を印加した際に印加面１６から接合面１５へと上部電極１３を流れる電流１７の方向に実質的に垂直な方向とする。素子１では、駆動電圧または電流の印加時における抵抗変化層１２への部分的な電流の集中を緩和でき、使用時における抵抗変化層１２の劣化を抑制できる。
【００１９】
本明細書における「実質的に垂直」とは、角度にして９０°を中心に、本発明の効果が得られる範囲で多少の幅を許容する趣旨であり、例えば、抵抗変化素子として一般的な設計上の許容範囲、あるいは、素子製造時における製造方法上の誤差範囲を反映した値である、９０°±１０°程度の角度であればよい。
【００２０】
上部電極１３を流れる電流１７の方向は、素子１を接合面１５に垂直な方向から見たときに、上部電極１３における印加面１６と接合面１５とを最短距離で結ぶ線分の方向とすればよい。
【００２１】
素子１における抵抗変化層１２への部分的な電流の集中を緩和する効果は、下部電極１１に対して上部電極１３の電位が負である駆動電圧（負バイアス電圧）または駆動電流（負バイアス電流）を印加した場合にも上記と同様に得ることができる。
【００２２】
図１、２に示す素子１では、接合面１５に垂直な方向から見た上部電極１３の形状は長方形であるが、接合面１５および印加面１６が上述した規定を満たす限り当該形状は特に限定されず、例えば正方形であってもよい。
【００２３】
図１、２に示す素子１では、上部電極１３における抵抗変化層１２との接合面１５の形状および配置等が規定されているが、素子１がこのような規定を有するかどうかに依らず、下部電極１１における抵抗変化層１２との接合面（接合面Ａ）の形状および配置が、接合面１５と同様に規定されていてもよい。即ち、下部電極１１（第２の電極）における抵抗変化層１２との接合面Ａの形状が、接合面Ａに垂直な方向から見て長方形であり、当該方向から見たときに、下部電極１１における接合面Ａと重複しない部分に、下部電極１１に駆動電圧または電流を印加する印加面（印加面Ａ）があり、かつ、接合面Ａは、駆動電圧または電流の印加時に印加面Ａから接合面Ａへと下部電極１１を流れる電流の方向に実質的に垂直な方向に長辺を有していてもよい。このような素子においても、素子１と同様の効果を得ることができる。
【００２４】
上部電極１３における抵抗変化層１２との接合面１５、および、下部電極１１における抵抗変化層１２との接合面Ａの双方の形状および配置が、各々上述した規定を満たすことが好ましい。
【００２５】
駆動電圧または電流の印加時における抵抗変化層１２への部分的な電流の集中を緩和する効果は、図３に示す素子１においてより顕著となる。
【００２６】
図３は、第１の抵抗変化素子の別の一例を、上部電極１３における抵抗変化層１２との接合面１５に垂直な方向から見た平面図である。図３に示す素子１は、基本的に図１、２に示す素子１と同様の構成を有するが、さらに、接合面１５に垂直な方向から見た上部電極１３の形状が長方形であり、上部電極１３をその短辺に平行な分割線１８で２つに等分割したときに、等分割した一方の部分１９に接合面１５があり（抵抗変化層１２が接合しており）、他方の部分２０に印加面１６がある。
【００２７】
図３に示す素子１では、長方形の上部電極１３における長辺方向の一端に接合面１５があり、他端に印加面１６がある、ともいえる。
【００２８】
図１〜３に示す素子１において、接合面１５の短辺と長辺との比（縦横比）は、例えば、短辺：長辺＝１：１．５〜１：５である。
【００２９】
基板１０は、例えば、シリコン（Ｓｉ）基板であればよく、この場合、基板１０における下部電極１１に接する表面が酸化されていてもよい（基板１０の表面に酸化膜が形成されていてもよい）。基板１０がＳｉ基板である場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。なお、トランジスタやコンタクトプラグ（以下、単に「プラグ」ともいう）等を形成した加工済みの基体も、基板に含めることができる。
【００３０】
下部電極１１および上部電極１３は基本的に導電性を有していればよく、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔａ（タンタル）、Ｆｅ(鉄)、Ｒｈ（ロジウム）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）等、あるいは、これらの合金、酸化物、窒化物、弗化物、炭化物、硼化物等からなればよい。
【００３１】
抵抗変化層１２は、抵抗変化素子として一般的な構成であればよく、例えば、抵抗変化材料として、（Ｐｒ，Ｃａ）ＭｎＯz等のペロブスカイト化合物、あるいは、Ｆｅ2Ｏ3、Ｆｅ3Ｏ4、ＮｉＯ等の遷移金属酸化物を含む抵抗変化層１２であればよい。
【００３２】
上部電極１３の印加面１６に接続される、当該電極に駆動電圧または電流を供給する部材５１は特に限定されず、例えば、コンタクトプラグであればよい。部材５１は、基本的に導電性を有していればよい。
【００３３】
図４、５に第２の抵抗変化素子の一例を示す。図５は、図４に示す抵抗変化素子２１を、下部電極１１における抵抗変化層１２との接合面２２に垂直な方向（図４に示す矢印Ｂの方向）から見た平面図である。
【００３４】
図４に示す素子２１は、基板１０と、下部電極１１（第２の電極）および上部電極１３（第１の電極）からなる一対の電極と、下部電極１１および上部電極１３により狭持された抵抗変化層１２とを有する。下部電極１１、抵抗変化層１２および上部電極１３は、多層構造体（積層体）１４として、互いに接するように、上記順に基板１０上に配置されている。
【００３５】
素子２１には、下部電極１１と上部電極１３との間の電気抵抗値が異なる２以上の状態が存在する。駆動電圧または電流を素子１に、具体的には下部電極１１と上部電極１３との間に印加することにより、素子１は、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。素子１に電気抵抗値が異なる上記状態Ａ、Ｂが存在する場合、駆動電圧または電流の印加により、素子１は、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。
【００３６】
図４に示すように、素子２１では、上部電極１３に、当該電極に駆動電圧または電流を印加する印加面１６がある。印加面１６には、通常、上部電極１３に駆動電圧または電流を供給する部材５１が接続される。素子２１では、また、下部電極１１における抵抗変化層１２との接合面２２に垂直な方向から見たときに、印加面１６と接合面２２とが重複せず、かつ、印加面１６と接合面２２との間に抵抗変化層１２がある（図５参照）。
【００３７】
抵抗変化素子をメモリデバイス等の電子デバイスに組み込む際に、印加面、接合面ならびに素子を構成する各層がこのような配置となることは十分に考えられ、このような素子では、正バイアス電圧または正バイアス電流を印加した場合、上部電極における印加面から下部電極における接合面へと抵抗変化層を流れる電流が接合面の片側（例えば、図５における接合面２２の左側）に集中する、即ち、抵抗変化層の一部に電流が集中することになる。
【００３８】
本発明の素子２１では、図５に示すように、下部電極１１における抵抗変化層１２との接合面２２の形状（接合面２２に垂直な方向から見た形状）を長方形とするとともに、接合面２２の長辺を、素子１に駆動電圧または電流を印加した際に印加面１６から接合面２２へと上部電極１３および抵抗変化層１２を流れる、接合面２２に垂直な方向から見た電流２３の方向に実質的に垂直な方向とする。素子２１では、駆動電圧または電流の印加時における抵抗変化層１２への部分的な電流の集中を緩和でき、使用時における抵抗変化層３の劣化を抑制できる。
【００３９】
上部電極１３および抵抗変化層１２を流れる電流２３の方向は、素子１を接合面２２に垂直な方向から見たときに、上部電極における印加面１６と下部電極における接合面２２とを最短距離で結ぶ線分の方向とすればよい。
【００４０】
素子２１における抵抗変化層１２への部分的な電流の集中を緩和する効果は、負バイアス電圧または負バイアス電流を素子２１に印加した場合にも上記と同様に得ることができる。
【００４１】
図４、５に示す素子２１では、接合面２２に垂直な方向から見た上部電極１３および抵抗変化層１２の形状は長方形であるが、上述した規定を満たす限り当該形状は特に限定されず、例えば正方形であってもよい。また、当該方向から見た下部電極１１の形状は、接合面２２が上述した規定を満たす限り、特に限定されない。
【００４２】
また素子２１では、接合面２２に垂直な方向から見た上部電極１３および抵抗変化層１２の形状が等しいが、上述した規定を満たす限り、両者の形状は必ずしも等しくなくてもよい（実施例の図７を参照）。
【００４３】
図４、５に示す素子２１では、下部電極１１における抵抗変化層１２との接合面２２の形状および配置等が規定されているが、素子２１がこのような規定を有するかどうかに依らず、上部電極１３における抵抗変化層１２との接合面（接合面Ｂ）の形状および配置が、接合面２２と同様に規定されていてもよい。即ち、下部電極１１（第２の電極）に、当該電極に駆動電圧または電流を印加する印加面（印加面Ｂ）があり、上部電極１３（第１の電極）における抵抗変化層１２との接合面Ｂの形状が、接合面Ｂに垂直な方向から見て長方形であり、当該方向から見たときに、印加面Ｂと接合面Ｂとが重複せず、印加面Ｂと接合面Ｂとの間に抵抗変化層１２があり、かつ、接合面Ｂは、駆動電圧または電流の印加時に印加面Ｂから接合面Ｂへと下部電極１１および抵抗変化層１２を流れる、当該方向から見た電流の方向に実質的に垂直な方向に長辺を有していてもよい。このような素子においても、素子２１と同様の効果を得ることができる。
【００４４】
下部電極１１における抵抗変化層１２との接合面２２、および、上部電極１３における抵抗変化層１２との接合面Ｂの双方の形状および配置が、各々上述した規定を満たすことが好ましい。
【００４５】
図４、５に示す素子２１において、接合面２２の短辺と長辺との比は、例えば、短辺：長辺＝１：１．５〜１：５である。
【００４６】
駆動電圧または電流は、下部電極１１および上部電極１３を介して、素子１、２１に印加すればよい。駆動電圧または電流の印加により、素子１、２１における上記状態が変化する（例えば、状態Ａから状態Ｂへ）が、変化後の状態（例えば、状態Ｂ）は、素子１、２１に駆動電圧または電流が再び印加されるまで保持され、上記電圧または電流の印加により、再び変化する（例えば、状態Ｂから状態Ａへ）。
【００４７】
素子１、２１に印加される駆動電圧または電流は、素子１が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向等は、素子１、２１の状態により異なっていてもよい。即ち、本明細書における駆動電圧および駆動電流とは、素子１、２１がある状態にあるときに、当該状態とは異なる他の状態へ変化できる電圧および電流であればよい。
【００４８】
素子１、２１へは、素子の消費電力をより低減できることから、電圧を印加することが好ましく、パルス状の電圧を印加することが特に好ましい。
【００４９】
上述したように、素子１、２１では、その電気抵抗値を、素子１、２１に駆動電圧または電流を印加するまで保持できるため、素子１、２１と、素子１、２１における上記状態を検出する機構（即ち、素子１、２１の電気抵抗値を検出する機構）とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、２以上のメモリ素子が配列したメモリアレイ）を構築できる。また、素子１、２１では、このような状態の変化を少なくとも２回以上繰り返し行うことができ、不揮発性のランダムアクセスメモリを構築できる。その他、上記各状態に対してＯＮまたはＯＦＦを割り当てることにより、素子１、２１をスイッチング素子へ応用することも可能である。
【００５０】
素子１、２１の電気抵抗値の検出は、例えば、素子１、２１に、当該素子における上記状態が変化しない程度の電圧（読出電圧）を印加し、その際、素子１、２１に流れる電流値を検出することにより行えばよい。読出電圧としては、素子の消費電力をより低減できることから、パルス状の電圧を印加することが好ましい。読出電圧の大きさは、通常、駆動電圧の大きさの１／４〜１／１０００程度である。
【００５１】
本発明の抵抗変化素子を用いて抵抗変化型メモリを構築するためには、本発明の素子を半導体素子、例えば、ダイオード、あるいは、ＭＯＳ電界効果トランジスタ等のトランジスタ等、と組み合わせればよい。
【００５２】
本発明の抵抗変化素子は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成できる。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲット等の各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）等の蒸着法、イオンプレーティング法等を用いればよい。これらＰＶＤ（Physical Vapor Deposition）法の他に、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、メッキ法、ＭＯＤ（Metal Organic Decomposition）法、あるいは、ゾルゲル法等を用いてもよい。
【００５３】
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲ等の磁気抵抗素子等）製造プロセスに用いられるイオンミリング、ＲＩＥ（Reactive Ion Etching）、ＦＩＢ（Focused Ion Beam）等の物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ（Electron Beam）法等を用いたフォトリソグラフィー技術を組み合わせて用いればよい。各層の表面の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）、クラスター−イオンビームエッチング等を用いればよい。
【実施例】
【００５４】
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
【００５５】
（実施例１）
実施例１では、図４、５に示すような抵抗変化素子２１を接合面２２の形状を変化させて複数作製し、作製した各素子への駆動電圧の印加により上記状態を繰り返し変化させた場合における素子の抵抗変化特性の変動を評価した。
【００５６】
評価した各素子サンプルの具体的な形状を図６に示す。
【００５７】
図６に示す抵抗変化素子２１は、基板１０であるＳｉ基板上に、下部電極１１、抵抗変化層１２および上部電極１３が順に積層された積層体１４が配置された構造を有する。基板１０上の符号３１は分離層であり、符号３２は上部電極１３の引き出しに用いる不純物多結晶シリコン層であり、符号３３は下部電極１１の引き出しに用いる不純物拡散層である。不純物多結晶シリコン層３２および不純物拡散層３３と、コンタクトプラグ（以下、単に「プラグ」）３４、３５および３６との間には、スパッタリングによりコバルトを堆積させた後、さらに熱処理して形成したコバルトシリサイド層３７を配置した。不純物多結晶シリコン層３２および不純物拡散層３３は、公知の方法により形成した。
【００５８】
不純物拡散層３３と下部電極１１とを電気的に接続するプラグ３４、上部電極１３と不純物多結晶シリコン層３２とを電気的に接続するプラグ３５、ならびに、不純物多結晶シリコン層３２と、抵抗変化型メモリにおいてビット線またはワード線に相当するメタル配線３８とを電気的に接続するプラグ３６の各々は、チタン膜と窒化チタン膜とからなるバリアメタルを堆積した後に、タングステンからなるプラグメタルをさらに堆積して形成した。各プラグの形状は、フォトリソグラフィー法およびＣＭＰ法により制御した。メタル配線３８は、タングステンからなるプラグメタルの代わりにアルミニウムまたは銅を堆積させた以外は、上記各プラグと同様に形成した。
【００５９】
各プラグ間、基板１０と下部電極１１との間、基板１０と抵抗変化層１２との間、ならびに、基板１０と上部電極１３との間には、層間絶縁層３９としてＴＥＯＳ膜を配置した。一対の層間絶縁層３９により狭持された符号４０で示される部材は、Ｓｉ3Ｎ4膜からなる水素バリア膜４０である。ＴＥＯＳ膜は、ＴＥＯＳ（テトラエチルオルトシリケート）とＯ3（オゾン）から形成したＳｉＯ2膜であり、水素バリア膜４０とともに公知の方法により形成した。
【００６０】
下部電極１１は、チタンアルミナイトライドおよび白金をスパッタリング法により堆積させて形成した。上部電極１３は、白金をスパッタリング法により堆積させて形成した。下部電極１１および上部電極１３を形成するスパッタリング条件は、チタンアルミナイトライドおよび白金を堆積するための一般的な条件とした。
【００６１】
抵抗変化層１２は、遷移金属酸化物である酸化鉄（ＦｅＯx）をスパッタリング法により堆積させて形成した。酸化鉄の組成は、スパッタリングの条件（主としてスパッタリング雰囲気における酸素分圧比）を変化させることにより、ｘ＝３／２〜１の範囲（典型的にはｘ＝４／３）で変化させた。抵抗変化層１２を形成する具体的なスパッタリングの条件は、スパッタリング雰囲気がアルゴン−酸素混合雰囲気（典型的には、ｘ＝４／３のとき、アルゴン：酸素（分圧比）＝８：１）、Ｓｉ基板温度が１５０℃、印加電力がＲＦ１００Ｗ、とした。
【００６２】
積層体１４上には、ＴＥＯＳ膜からなる保護絶縁層４１、水素バリア膜４２、および、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる保護絶縁層４３を配置した。これらの各層は公知の方法により形成し、水素バリア膜４２は、積層体１４全体を被覆するように形成した。
【００６３】
図６に示す素子２１を、下部電極１１における抵抗変化層１２との接合面２２に垂直な方向（図６に示す矢印Ｃの方向）から見た平面図を図７に示す。なお、図７では、下部電極１１、抵抗変化層１２、上部電極１３およびプラグ３５（図４における部材５１に相当）以外の各部材の図示を省略し、上部電極１３を実線で、下部電極１１、抵抗変化層１２およびプラグ３５を破線で示す。図７に示すように、図６の素子２１では、正バイアス電圧の印加により、上部電極１３におけるプラグ３５との接続部分（即ち、印加面１６）から、下部電極１１における抵抗変化層１２との接合部分（即ち、接合面２２）に向かって、上部電極１３および抵抗変化層１２を電流２３が流れると考えられる。
【００６４】
実施例１では、接合面２２に垂直な方向から見た当該接合面の形状を変化させたサンプルを１１種類（サンプル１〜１１）作製した。サンプル１を除く各サンプルでは、接合面２２の形状を長方形とし、図７に示す電流２３の方向、即ち、印加面１６と接合面２２とを結ぶ直線の方向、にほぼ垂直な方向が接合面２２の長辺となるように各層を形成した。
【００６５】
各サンプルにおける接合面２２の短辺および長辺の長さを表１に示す。表１には、接合面２２における短辺の長さに対する長辺の長さの比（縦横比）を併せて示す。なお、サンプル１では、短辺の長さと長辺の長さとを同一、即ち、接合面２２の形状を正方形とした。各サンプルにおける接合面２２の面積（接合面積）は、全て０．３６μｍ2とした。
【００６６】
上記各サンプル１〜１１に対して、パルスジェネレータを用い、メタル配線３８と基板１０との間、即ち、上部電極１３と下部電極１１との間、に、駆動電圧としてパルス状の正バイアス電圧および負バイアス電圧（各々の大きさは３Ｖ）、読出電圧としてパルス状の正バイアス電圧（大きさ０．０５Ｖ）を印加して、素子の上記状態を変化させながら各状態における電気抵抗値を検出し、素子の抵抗変化特性を評価した。素子の抵抗変化比は、素子の電気抵抗値の最大値をＲMAX、最小値をＲMINとして、（ＲMAX−ＲMIN）／ＲMINで示す式より求めた。素子の抵抗変化比の評価方法は、実施例２においても同様である。
【００６７】
駆動電圧として正バイアス電圧および負バイアス電圧を交互に数回印加した直後における各サンプルの抵抗変化比（初期抵抗変化比）は、全てのサンプルで約２２０であった。その後、駆動電圧として正バイアス電圧および負バイアス電圧の印加を交互に１００回繰り返したところ、各サンプルの抵抗変化比は表１のようになった。
【００６８】
【表１】
2008028248.tif 000003
【００６９】
表１に示すように、縦横比が１．５〜５の範囲であるサンプル４〜１０では、素子２１の抵抗変化比が２０以上を保持できたが、接合面２２の形状が正方形であるサンプル１をはじめ、縦横比が１．１８のサンプル２、縦横比が１０のサンプル１１では、素子２１の抵抗変化比がほぼ消失した。これらのサンプルでは、駆動電圧を繰り返し印加することにより、抵抗変化層１２への部分的な電流の集中が生じ、抵抗変化層１２の劣化が生じたと考えられる。
【００７０】
（実施例２）
実施例２では、図１、２に示すような抵抗変化素子１を、接合面１５の形状を変化させて複数作製し、作製した各素子への駆動電圧の印加により上記状態を繰り返し変化させた場合における素子の抵抗変化特性の変動を評価した。
【００７１】
評価した各素子サンプルの具体的な形状は、図６に示す素子２１における抵抗変化層１２の面積（矢印Ｃの方向から見た面積）を下部電極１２の面積（矢印Ｃの方向から見た面積）よりも小さくした形状とした。
【００７２】
実施例２で評価した素子１を、上部電極１３における抵抗変化層１２との接合面１５に垂直な方向から見た平面図を図８に示す。なお、図８では、下部電極１１、抵抗変化層１２、上部電極１３およびプラグ３５（図１における部材５１に相当）以外の各部材の図示を省略し、上部電極１３を実線で、下部電極１１、抵抗変化層１２およびプラグ３５を破線で示す。図８に示すように、実施例２で評価した素子１では、正バイアス電圧の印加により、印加面１６から接合面１５に向かって上部電極１３を電流１７が流れると考えられる。
【００７３】
実施例２では、接合面１５に垂直な方向から見た当該接合面の形状を変化させたサンプルを１１種類（サンプル１２〜２２）作製した。サンプル１２を除く各サンプルでは、接合面１５の形状を長方形とし、図８に示す電流１７の方向、即ち、印加面１６と接合面１５とを結ぶ直線の方向、にほぼ垂直な方向が接合面１５の長辺となるように各層を形成した。
【００７４】
各サンプルにおける接合面１５の短辺および長辺の長さを表２に示す。表２には、接合面１５における短辺の長さに対する長辺の長さの比（縦横比）を併せて示す。なお、サンプル１２では、短辺の長さと長辺の長さとを同一、即ち、接合面１５の形状を正方形とした。各サンプルにおける接合面１５の面積（接合面積）は、全て０．３６μｍ2とした。
【００７５】
駆動電圧として正バイアス電圧および負バイアス電圧を交互に数回印加した直後における各サンプルの抵抗変化比（初期抵抗変化比）は、全てのサンプルで約１６０であった。その後、駆動電圧として正バイアス電圧および負バイアス電圧の印加を交互に１００回繰り返したところ、各サンプルの抵抗変化比は表２のようになった。
【００７６】
【表２】
2008028248.tif 000004
【００７７】
表２に示すように、縦横比が１．５〜５の範囲であるサンプル１５〜２１では、素子１の抵抗変化比が６以上、場合によっては２０以上を保持できたが、接合面１５の形状が正方形であるサンプル１をはじめ、縦横比が１．１８のサンプル１３、縦横比が１０のサンプル２２では、素子１の抵抗変化比がほぼ消失した。これらのサンプルでは、駆動電圧を繰り返し印加することにより、抵抗変化層１２への部分的な電流の集中が生じ、抵抗変化層１２の劣化が生じたと考えられる。
【産業上の利用可能性】
【００７８】
以上説明したように、本発明の抵抗変化素子は、素子への駆動電圧または電流の印加時に、抵抗変化層への部分的な電流の集中を緩和でき、使用時における抵抗変化層の劣化を抑制できる。
【００７９】
本発明の抵抗変化素子は、次世代の高密度不揮発性メモリを始めとする様々な電子デバイスへの応用が可能であり、例えば、情報通信端末等に使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置等への応用が考えられる。
【図面の簡単な説明】
【００８０】
【図１】本発明の抵抗変化素子の一例を模式的に示す断面図である。
【図２】図１に示す抵抗変化素子を、その上部電極における抵抗変化層との接合面に垂直な方向から見た平面図である。
【図３】本発明の抵抗変化素子の別の一例を模式的に示す平面図である。
【図４】本発明の抵抗変化素子のまた別の一例を模式的に示す平面図である。
【図５】図４に示す抵抗変化素子を、その下部電極における抵抗変化層との接合面に垂直な方向から見た平面図である。
【図６】実施例１で評価した抵抗変化素子サンプルを模式的に示す断面図である。
【図７】図６に示す抵抗変化素子を、その下部電極における抵抗変化層との接合面に垂直な方向から見た平面図である。
【図８】実施例２で評価した抵抗変化素子サンプルを、その上部電極における抵抗変化層との接合面に垂直な方向から見た模式平面図である。
【符号の説明】
【００８１】
１  抵抗変化素子
１０  基板
１１  下部電極
１２  抵抗変化層
１３  上部電極
１４  多層構造体（積層体）
１５  接合面
１６  印加面
１７  電流
１８  分割線
１９、２０  部分
２１  抵抗変化素子
２２  接合面
２３  電流
３１  分離層
３２  不純物多結晶シリコン層
３３  不純物拡散層
３４、３５、３６  コンタクトプラグ
３７  コバルトシリサイド層
３８  メタル配線
３９  層間絶縁層
４０  水素バリア膜
４１  保護絶縁層
４２  水素バリア膜
４３  保護絶縁層
５１  部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008028248.tif 000009
【図６】
2008028248.tif 000010
【図７】
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【図８】
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