(57)【要約】【課題】サンプリング容量と入力信号のＤＣ成分を除去する除去機能を有することにより、入力電圧のＡＣ成分を高精度にＡ／Ｄ変換する。【解決手段】１次デルタシグマ変調回路１は、クロック信号φ１の時に入力電圧ＶＩＮをサンプリングし、クロック信号φ２の時に静電容量素子Ｃｓに電荷転送を行い、電圧の積分動作を行う。このクロック信号φ２の時、入力電圧ＶＩＮのＤＣオフセット電圧に対応した電荷分を、静電容量素子Ｃｓ０に転送する電荷量から差し引いてあげればＤＣ成分除去を実現できる。実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の入力側のスイッチＳ１−０〜Ｓ１−２n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。【選択図】  図１
2008028855.tif 000002
【特許請求の範囲】
【請求項１】
デルタシグマ型Ａ／Ｄ変換器を有した半導体集積回路装置であって、
前記デルタシグマ型Ａ／Ｄ変換器は、
入力信号のＤＣ成分を除去するＤ／Ａ変換部を備えたことを特徴する半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記Ｄ／Ａ変換部は、
入力電圧をサンプリングし、積分容量に電荷転送を行うサンプリング容量と、
前記サンプリング容量に接続され、任意の参照電圧に切り替え、前記積分容量への電荷転送量を調整するスイッチ部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記デルタシグマ型Ａ／Ｄ変換器は、
前記Ｄ／Ａ変換部と、帰還容量を有した帰還Ｄ／Ａ変換器と、積分アンプとからなる積分器を備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記サンプリング容量と前記帰還容量との容量比を変えることで、前記積分器に利得を持たせて入力信号を増幅し、相対的にデルタシグマ変調器量子化雑音を低減することを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記デルタシグマ型Ａ／Ｄ変換器は、
入力電圧が入力される入力チャネルを複数個有し、
前記積分器は、
複数の前記入力チャネルに共通に接続されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記デルタシグマ型Ａ／Ｄ変換器は、
サンプリング時と電荷転送時に差動入力を交互に繰り替えることで入力利得を２倍にするダブルサンプリング型であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号をデジタル信号に変換する技術に関し、特に、デルタシグマ変調回路を用いたアナログ／デジタル変換に有効な技術に関する。
【背景技術】
【０００２】
デジタルビデオカメラなどには、図１２に示すような入力信号に対して入力信号のＤＣ成分ＶＤＣ１を除去して、ＡＣ信号成分ＶＡＣ１のみをアナログ／デジタル変換(以後、Ａ／Ｄ変換)する回路（たとえば、特許文献１参照）が広く用いられている。
【０００３】
この回路は、たとえば、第１、第２の抵抗、アンプ、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器、およびＡ／Ｄ変換器から構成されている。第１の抵抗の一方の接続部には、ジャイロセンサなどから出力される入力信号Ｖｉｎが入力されるように接続されており、該第１の抵抗の他方の接続部には、アンプの負（−）側入力部が接続されている。
【０００４】
Ｄ／Ａ変換器の入力部には、入力ＤＣ成分除去用のデジタル値が入力されるように接続されている。入力ＤＣ成分除去用のオフセットデータデジタル値は、Ｄ／Ａ変換器から出力される値が、入力信号のＤＣ成分ＶＤＣ１と同じなるように制御する信号である。
【０００５】
Ｄ／Ａ変換器の出力部には、アンプの正（＋）側入力部が接続されており、該アンプの出力部と負（−）側入力部とには、第２の抵抗が接続されている。
【０００６】
また、アンプの出力部には、Ａ／Ｄ変換器の入力部が接続されており、該Ａ／Ｄ変換器からは、デジタル変換結果が出力される。
【０００７】
この場合、変換伝達関数は次式で表される。
【０００８】
Ｖａｄ＝Ｒ２／Ｒ１×（Ｖｉｎ−Ｖｄａｃ）＋Ｖｄａｃ
ただし、Ｖａｄはアンプの出力電圧、ＶｄａｃはＤ／Ａ変換器の出力値とする。
【０００９】
このような構成により、入力部の非反転回路にて入力からＤＣ成分を除去した信号のみを増幅した信号をＡ／Ｄ変換、つまり、ＡＣ信号成分ＶＡＣ１のみをＡ／Ｄ変換している。
【００１０】
ＡＣ成分のみを増幅することで、後段のＡ／Ｄ変換器の精度が、ｎ−ｂｉｔから（ｎ−ｌｏｇ2 ｋ）−ｂｉｔに緩和することができる（ここで、ｎは分解能、ｋは増幅率とする）。
【００１１】
ＤＣ成分ＶＤＣ１も同時にＡ／Ｄ変換した場合は、ｎ−ｂｉｔの分解能が不要なＤＣ成分の変換のために使用されてしまうが、増幅してＤＣ成分ＶＡＣ１にｎ−ｂｉｔの分解能を全て使用することで、必要な信号成分の分解能を実効的に向上することができる。
【００１２】
また、入力ＤＣ成分は、Ｄ／Ａ変換器にて任意の電圧を出力することで入力ＤＣ成分除去することができる。前述したように、Ｄ／Ａ変換器に入力される入力ＤＣ成分除去用のオフセットデータデジタル値のデジタルコードは、たとえば、マイクロコントローラにて制御される。入力が複数チャネルある場合は、Ｄ／Ａ変換器デジタルコードを複数持つことになり、入力アナログチャネルを切り替えると、Ａ／Ｄ変換器のデジタルコードも切り替わる（たとえば、特許文献２参照）。
【特許文献１】特開平８−１４９３６３号公報
【特許文献２】特開平１１−２０５１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、上記のような入力信号のＤＣ成分ＶＤＣ１を除去する技術では、次のような問題点があることが本発明者により見い出された。
【００１４】
すなわち、入力チャネルが複数有り、入力のＤＣ除去電圧が異なる場合にチャネルの切り替えを行なう場合は、Ｄ／Ａ変換器の出力を変化させる必要があり、Ｄ／Ａ変換器の出力が整定するまでに時間がかかってしまうという問題がある。
【００１５】
また、毎サンプルごとに入力チャネルを切り替えるときは、Ｄ／Ａ変換器の整定時間が長いと、Ａ／Ｄ変換結果が出るまでの変換時間が長くなるという問題がある。Ｄ／Ａ変換器の整定時間を無視する方法として、たとえば、各入力チャネルごとにＤ／Ａ変換器と差動増幅をもつ回路構成が考えられるが、面積と電力的に不利になってしまう。
【００１６】
さらに、Ａ／Ｄ変換器に加えて、差動増幅を行う差動増幅回路とＤ／Ａ変換器が必要なり、部品点数が多くなってしまう。
【００１７】
Ａ／Ｄ変換器に、たとえば、デルタシグマ型Ａ／Ｄ変換器などの高精度なＡ／Ｄ変換器使用した場合は、ＤＣ成分除去回路が不要となるが、デルタシグマ型Ａ／Ｄ変換器の量子化ノイズがＡ／Ｄ変換精度＋ゲイン増幅分必要となってしまうことになる（入力換算の熱雑音等は同じ）。
【００１８】
高精度なＡ／Ｄ変換を必要とする時、Ｄ／Ａ変換器と差動増幅回路も高精度にする必要があり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスの半導体集積回路装置に混載する場合は、雑音を低減させるため消費電流や素子面積を大きくしなければならないという問題がある。
【００１９】
本発明の目的は、サンプリング容量と入力信号のＤＣ成分を除去する除去機能を有することにより、入力電圧のＡＣ成分を高精度にＡ／Ｄ変換することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、デルタシグマ型Ａ／Ｄ変換器を有した半導体集積回路装置であって、該デルタシグマ型Ａ／Ｄ変換器は、入力信号のＤＣ成分を除去するＤ／Ａ変換部を備えたものである。
【００２３】
また、本願のその他の発明の概要を簡単に示す。
【００２４】
本発明は、前記Ｄ／Ａ変換部が、入力電圧をサンプリングし、積分容量に電荷転送を行うサンプリング容量と、前記サンプリング容量に接続され、任意の参照電圧に切り替え、前記積分容量への電荷転送量を調整するスイッチ部とを備えたものである。
【００２５】
また、本発明は、前記デルタシグマ型Ａ／Ｄ変換器が、前記Ｄ／Ａ変換部と、帰還容量を有した帰還Ｄ／Ａ変換器と、積分アンプとからなる積分器を備えたものである。
【００２６】
さらに、本発明は、前記サンプリング容量と前記帰還容量との容量比を変えることで、積分器に利得を持たせて入力信号を増幅し、相対的にデルタシグマ変調器量子化雑音を低減するものである。
【００２７】
また、本発明は、前記デルタシグマ型Ａ／Ｄ変換器が、入力電圧が入力される入力チャネルを複数個有し、積分器は、複数の入力チャネルに共通に接続されるものである。
【００２８】
さらに、本発明は、前記デルタシグマ型Ａ／Ｄ変換器が、サンプリング時と電荷転送時に差動入力を交互に繰り替えることで入力利得を２倍にするダブルサンプリング型よりなるものである。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３０】
（１）アナログの入力信号におけるＡＣ成分を高精度にＡ／Ｄ変換することができる。
【００３１】
（２）また、半導体集積回路装置を小型化することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１による１次デルタシグマ変調回路の構成を示す説明図、図２は、図１の１次デルタシグマ変調回路に用いて構成されたＡ／Ｄ変換器の一例を示すブロック図、図３は、図１の１次デルタシグマ変調回路に設けられたスイッチトキャパシタ回路クロック発生源が生成するクロック信号のタイミングチャート、図４は、図１の１次デルタシグマ変調回路に設けられたデコーダ回路がＤＣ除去電圧Ｖｏｆを実現するためのデコーダ結果を示した説明図、図５は、図１の１次デルタシグマ変調回路１を４ｂｉｔの重み付きＤＣ成分除去Ｄ／Ａ変換器に適用した際の説明図、図６は、図５に続く図１の１次デルタシグマ変調回路を４ｂｉｔの重み付きＤＣ成分除去Ｄ／Ａ変換器に適用した際の説明図、図７は、図１の１次デルタシグマ変調回路を用いて構成された半導体集積回路装置の一例を示すブロック図である。
【００３４】
本実施の形態１において、ｎ−ｂｉｔの１次デルタシグマ変調回路１は、入力信号のＤＣ成分を除去して、ＡＣ信号成分のみをアナログ／デジタル変換する。１次デルタシグマ変調回路１は、図１に示すように、Ａ／Ｄ変換部２、データラッチ回路３、帰還Ｄ／Ａ変換器４、スイッチトキャパシタ回路クロック発生源５、デコーダ回路６、および電荷Ｄ／Ａ変換部７から構成されている。
【００３５】
電荷Ｄ／Ａ変換部７は、サンプリング容量となる静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１からなるサンプリング容量部７ａと、スイッチＳ１−０〜Ｓ１−２n −１からなるＤＣ成分除去Ｄ／Ａ変換器７ｂとから構成されており、サンプリング容量と入力ＤＣ成分を除去するＤ／Ａ変換器と共有する。
【００３６】
スイッチＳ１−０〜Ｓ１−２n −１の一方の接続は、第１〜第３の接続部を有し、スイッチＳ１−０〜Ｓ１−２n −１の第１の接続部には、高電圧参照電圧ＶＴ１が供給されるように接続されている。
【００３７】
また、スイッチＳ１−０〜Ｓ１−２n −１の第２の接続部には、センサなどから出力される入力電圧ＶＩＮが入力されるように接続されている。スイッチＳ１−０〜Ｓ１−２n −１の第３の接続部には、低電圧参照電圧ＶＢ１が供給されるように接続されている。
【００３８】
スイッチＳ１−０〜Ｓ１−２n −１の他方の接続部には、静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の一方の接続が接続されている。スイッチＳ１−０〜Ｓ１−２n −１は、デコーダ回路６から出力される制御信号に基づいて、第１〜第３の接続部のうち、任意の接続部に接続先を切り替える。
【００３９】
デコーダ回路６は、ＤＣ成分除去Ｄ／Ａ変換器７ｂの入力ＤＣ成分除去用デジタル値のデジタルコードに基づいてスイッチＳ１−０〜Ｓ１−２n −１の切り替え制御を行う。
【００４０】
Ａ／Ｄ変換部２は、積分器アンプ回路２ａ、および比較器２ｂから構成されている。積分器アンプ回路２ａは、スイッチＳ２，Ｓ３、積分容量となる静電容量素子Ｃｓ０、ならびにアンプＡｍｐから構成されている。
【００４１】
また、１次デルタシグマ変調回路１において、積分器アンプ回路２ａ、帰還Ｄ／Ａ変換器４、ならびに電荷Ｄ／Ａ変換部７によって積分器が構成される。
【００４２】
静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の他方の接続部には、スイッチＳ２，Ｓ３の一方の接続部がそれぞれ接続されており、スイッチＳ２の他方の接続部には、アンプＡｍｐの負（−）側入力部が接続されている。スイッチＳ３の他方の接続部は、基準電位ＶＳＳが接続されている。
【００４３】
アンプＡｍｐの負（−）側入力部と出力部との間には、静電容量素子Ｃｓ０が接続されており、アンプＡｍｐの正（＋）側入力部には、基準電位ＶＳＳが接続されている。アンプＡｍｐの出力部には、比較器２ｂの一方の入力部が接続されており、該比較器２ｂの他方の入力部には、基準電位ＶＳＳが接続されている。そして、比較器２ｂの出力部には、データラッチ回路３が接続されている。そして、データラッチ回路３の出力部から変調回路出力信号ＶＤＳが出力される。
【００４４】
帰還Ｄ／Ａ変換器４は、帰還Ｄ／Ａ変換器容量となる静電容量素子Ｃｆｄ０、およびスイッチＳ４から構成されている。静電容量素子Ｃｆｄ０の一方の接続部には、静電容量素子Ｃｓｄ０〜Ｃｓｄ２ｎ−１の他方の接続部がそれぞれ接続されている。
【００４５】
静電容量素子Ｃｆｄ０の他方の接続部には、スイッチＳ４の一方の接続部が接続されている。スイッチＳ４の他方の接続部は、第１〜第３の接続部を有し、第１の接続部には、高電圧側参照電圧ＶＴ２が供給されるように接続されている。スイッチＳ４の第２の接続部には、基準電位ＶＳＳが接続されており、該スイッチＳ４の第３の接続部には、低電圧側参照電圧ＶＢ２が供給されるように接続されている。
【００４６】
図２は、１次デルタシグマ変調回路１を用いて構成されたＡ／Ｄ変換器ＡＤＣの一例を示すブロック図である。
【００４７】
Ａ／Ｄ変換器ＡＤＣは、図示するように、１次デルタシグマ変調回路１、およびデジタルフィルタ回路１０から構成されている。この場合、１次デルタシグマ変調回路１の後段にデジタルフィルタ回路１０が接続されており、該デジタルフィルタ回路１０には、１次デルタシグマ変調回路１から出力された変調回路出力信号ＶＤＳが入力されるように接続されている。
【００４８】
ここで、１次デルタシグマ変調回路１において、入力電圧ＶＩＮ、比較器２ｂで量子化する際に発生する量子化雑音Ｑ、および変調回路出力信号ＶＤＳは、以下の関係になることが知られている。積分器ｚ関数で記述してあり、式中のｚはｚ関数を表す。Ｑは一般的に白色雑音としてあらわされる。
【００４９】
【数１】
2008028855.tif 000003
【００５０】
上式から入力電圧ＶＩＮは、１サンプリング周波数遅延した信号となり、何も変化せず、量子化雑音Ｑは（１−ｚ-1）の項が掛けられ、１次の微分で表せることがわかる。ここでサンプリング周波数ｆｓ、 周波数をｆとして表すと、次の式が成り立つことが知られている。
【００５１】
【数２】
2008028855.tif 000004
【００５２】
つまり、低周波領域はほぼ０に近い値となり、ｆｓ／２で最大となるサイン波で表現できる。よって、デルタシグマ変調による量子化雑音はｆｓ／２周辺に偏在することとなり、デジタルフィルタにて高周波の雑音を除去すれば、量子化雑音のエネルギは小さくなり、分解能の高いＡ／Ｄ変換結果を得ることが可能となる。
【００５３】
図３は、スイッチトキャパシタ回路クロック発生源５が外部入力されたクロック信号ＣＬＫから生成したクロック信号φ１，φ２の信号のタイミングを示すタイミングチャートである。
【００５４】
１次デルタシグマ変調回路１は、クロック信号φ１の時に入力電圧ＶＩＮをサンプリングし、クロック信号φ２の時に静電容量素子Ｃｓに電荷転送を行い、電圧の積分動作を行う。
【００５５】
このクロック信号φ２の時、入力電圧ＶＩＮのＤＣ成分電圧に対応した電荷分を、静電容量素子Ｃｓ０に転送する電荷量から差し引いてあげればＤＣ成分除去を実現できる。
【００５６】
実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の入力側のスイッチＳ１−０〜Ｓ１−２n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。
【００５７】
次に式にて表現する。
【００５８】
【数３】
2008028855.tif 000005
【００５９】
【数４】
2008028855.tif 000006
【００６０】
ここで、ＱｄａｃはＤＣ成分除去Ｄ／Ａ変換の動作にて発生する電荷量、ｍはＤＣ成分除去Ｄ／Ａ変換器７ｂのコードを表し、該ＤＣ成分除去Ｄ／Ａ変換器７ｂのＤＣ除去電圧Ｖｏｆは次のように表現できる。
【００６１】
【数５】
2008028855.tif 000007
【００６２】
入力による積分器出力の変化電圧ΔＶｓは次のようになる。
【００６３】
【数６】
2008028855.tif 000008
【００６４】
以上の動作より積分器にて積分される電荷量は入力電圧ＶＩＮからＤＣ除去電圧Ｖｏｆを除いた電圧値相当の電荷量となる。
【００６５】
電荷転送を利用するため、ＤＣ成分除去Ｄ／Ａ変換器の整定時間はスイッチＳ１−０〜Ｓ１−２n −１のＯＮ抵抗と静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の静電容量、積分器アンプ回路２ａの整定時間で決まる。これは通常のデルタシグマ変調回路における整定時間と同じであり、Ｄ／Ａ変換器を内蔵し、入力ＤＣ成分除去動作をすることによる時間的な不利益はない。
【００６６】
図４は、式５で表されるＤＣ除去電圧Ｖｏｆを実現するための、デコーダ回路６によるスイッチＳ１−０〜Ｓ１−２n −１のデコーダ結果を示した説明図である。
【００６７】
図４において、クロック信号φ１の時は、全て入力側につながる。また、クロック信号φ２の時に、ｍ＝０であれば全て低電圧参照電圧ＶＢ１が供給されるように接続され、ｍが増加するにしたがって高電圧参照電圧ＶＴ１が供給されるように接続するスイッチが増えていき、ｍ＝２n −１で２n-1 個のスイッチが高電圧参照電圧ＶＴ１が供給されるように接続される。
【００６８】
次に、本発明におけるｎ−ｂｉｔの１次デルタシグマ変調回路１を実際に４ｂｉｔの重み付きＤＣ成分除去Ｄ／Ａ変換器に適用した例について、図５、および図６を用いて動作説明する。
【００６９】
ここで、電荷Ｄ／Ａ変換部７は、４ｂｉｔの重み付きであるので、スイッチＳ１−０〜Ｓ１−４、および静電容量素子Ｃｓｄ０〜Ｃｓｄ４から構成される。
【００７０】
まず、クロック信号φ１の期間、ＤＣ成分除去Ｄ／Ａ変換器７ｂに設けられたスイッチＳ１−０〜Ｓ１−４は、図５に示すような接続状態となっており、サンプリング容量である静電容量素子Ｃｓｄ０〜Ｃｓｄ３は全て入力電圧ＶＩＮにて充電される。
【００７１】
続いて、クロック信号φ２の際は、スイッチＳ１−０〜Ｓ１−４は、積分容量となる静電容量素子Ｃｓ０への電荷転送が行われ、図６に示すような接続状態となる。
【００７２】
このとき、静電容量素子Ｃｓｄ０〜Ｃｓｄ３は、オフセット電圧に合わせて図６に示すように接続される。この図６の場合は、１１／１６（ＶＴ１−ＶＢ１）の電圧を入力電圧ＶＩＮから差し引いた電圧に相当する電荷を転送していることになる。
【００７３】
積分電圧が整定して、クロック信号φ２の立ち下りで積分器出力はホールドされ、比較器２ｂが電圧を判定し、その出力がクロック信号φ１の立ち上がりでデータを固定して変調回路の出力信号ＶＤＳとなる。
【００７４】
クロック信号φ１時に帰還Ｄ／Ａ変換器はデルタシグマ変調回路出力を入力から差し引くような充電状態に置かれる。そして、クロック信号φ１とクロック信号φ２を繰り返し、デルタシグマ変調動作が行われ、後段に接続されたデジタルフィルタ回路１０にて信号処理を行うことで高分解能のＡ／Ｄ変換器ＡＤＣを実現することができる。
【００７５】
また、センサから出力される入力信号ＶＩＮの要求分解能が高くなり、高精度Ａ／Ｄ変換を必要とする場合は、積分器アンプ回路２ａの入力部分のみを高精度にすればよいので、高精度に作る部品の点数が減り、消費電流や面積などを低減することができる。
【００７６】
図７は、本発明における１次デルタシグマ変調回路１を用いて構成された半導体集積回路装置８の一例を示したブロック図である。
【００７７】
半導体集積回路装置８は、図示するように、１次デルタシグマ変調回路１、アナログ入力チャネル９とデジタルフィルタ回路１０からなるＡ／Ｄ変換器ＡＤＣ、レジスタ１１、制御回路１２、ＣＰＵ（Ｃｅｎｔａｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１３、メモリ１４、およびデジタルコード格納部１５から構成されている。また、レジスタ１１、制御回路１２、ＣＰＵ１３、メモリ１４、ならびにデジタルコード格納部１５は、バス１６を介して相互に接続されている。
【００７８】
アナログ信号が入力されるアナログ入力チャネル９は、たとえば、３チャンネル有しており、制御回路１２によってどのチャネルが選択されるかが制御される。アナログ入力チャネル９のチャネルが変わると、除去すべき入力ＤＣ成分が変化するので、入力チャネルに合わせて、１次デルタシグマ変調回路１におけるＤＣ成分除去Ｄ／Ａ変換器７ｂの入力となるデジタルコードを制御回路１２によって変化させる。
【００７９】
たとえば、アナログ入力チャネル９において、アナログ入力１に対してはデジタルコード格納部１５のデジタルコード１を用いてＤ／Ａ変換を行い、アナログ入力２に対してはデジタルコード格納部１５のデジタルコード２を用いてＤ／Ａ変換を行う。
【００８０】
１次デルタシグマ変調回路１には入力ＤＣ成分が、ＤＣ成分除去Ｄ／Ａ変換器７ｂの出力分だけ除去された値が入力され、デルタシグマ変調が行われる。
【００８１】
場合によっては、制御回路１２よりゲインを選択し、１次デルタシグマ変調回路１へのＤＣ成分が除去されたアナログ入力は増幅される。デルタシグマ変調した結果は、デジタルフィルタ回路１０によって高周波数帯域の量子化雑音が除去され、高分解能のＡ／Ｄ変換結果を得ることができる。デジタルフィルタ回路１０から出力されるＤ／Ａ変換結果は、各チャネルに対応したレジスタ１１に格納される。
【００８２】
変換が終了すると、制御回路１２がＡ／Ｄ変換の開始信号を発して次のアナログチャネルの変換が始まる。Ａ／Ｄ変換結果は、メモリ１４に格納したり、ＣＰＵ１３にて信号処理を行ったり様々な処理が行われる。
【００８３】
それにより、本実施の形態１によれば、入力信号ＶＩＮの入力ＤＣ成分除去機能を有し、整定時間が短いＤ／Ａ変換を１次デルタシグマ変調回路１により行うことができるので、入力信号ＶＩＮのＡＣ成分を高精度でＡ／Ｄ変換することができる。
【００８４】
また、ＤＣ成分除去Ｄ／Ａ変換器７ｂのセトリング時間をオーバーサンプリング周波数よりも極めて短くすることができる。
【００８５】
さらに、ＤＣ成分除去Ｄ／Ａ変換器７ｂに、デルタシグマ変調回路に使用している回路以外の抵抗や静電容量素子などのアナログ素子やアンプ回路を不要とすることができるので、半導体集積回路装置１を小型化することができる。
【００８６】
また、デルタシグマ変調回路１は、ＤＣ成分除去Ｄ／Ａ変換器７ｂのサンプリング容量となる静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１と帰還Ｄ／Ａ変換器４の帰還Ｄ／Ａ変換器容量となる静電容量素子Ｃｆｄ０との容量比を調整することで、デルタシグマ変調回路に利得を持たせて、入力信号ＶＩＮを増幅させることを可能とすることができる。
【００８７】
ある小振幅のＡＣ信号に対する変換精度が同じであると考えれば、増幅することにより、デルタシグマ変調回路１の帯域内量子化雑音精度を相対的に低くすることができる。
【００８８】
【数７】
2008028855.tif 000009
【００８９】
入力信号ＶＩＮの振幅Ａに対してｎ−ｂｉｔの分解能が必要となった場合、ゲインが１倍の場合は、デルタシグマ変調回路１の量子化雑音仕様はｎ−ｂｉｔとなるが、ｋ倍増幅した場合は、（ｎ−ｌｏｇ2 ｋ）−ｂｉｔとなり、デルタシグマ変調回路１の量子化雑音精度を緩和することができる。
【００９０】
たとえば、図１２において入力ＡＣ成分ＶＡＣ１をｎ−ｂｉｔでＡ／Ｄ変換することが必要な場合、増幅しない場合であると、（ＶＴ２−ＶＢ２）／ＶＡＣ１＝ｈとすると、必要なＡ／Ｄ変換器の分解能は（ｎ＋ｌｏｇ2 ｈ）−ｂｉｔとなる。
【００９１】
ここでＶＡＣ１のみをｋ倍したとき、Ａ／Ｄ変換器の分解能は、（ｎ＋ｌｏｇ2 ｈ−ｌｏｇ2 Ｋ）−ｂｉｔとなり、緩和することが可能となる。
【００９２】
（実施の形態２）
図８は、本発明の実施の形態２による１次デルタシグマ変調回路の構成を示す回路図である。
【００９３】
前記実施の形態１では、１次デルタシグマ変調回路１がシングルエンド構成の場合について記載したが、当然、完全差動型構成のデルタシグマ変調回路でも同様の実施を行うことができる。
【００９４】
また、デルタシグマ変調回路を完全差動構成にすることにより、スイッチのノイズやその他同相雑音成分がキャンセルされ、精度を向上させることが可能である。
【００９５】
図８は、完全差動型構成のデルタシグマ変調回路１の構成例を示す回路図である。
【００９６】
この場合、デルタシグマ変調回路１は、Ａ／Ｄ変換部２、データラッチ回路３、帰還Ｄ／Ａ変換器４ａ，４ｂ、スイッチトキャパシタ回路クロック発生源５、デコーダ回路６、電荷Ｄ／Ａ変換部７、スイッチＳ１Ｔ、およびサンプリング容量となる静電容量素子Ｃｓｄｐから構成されている。
【００９７】
スイッチＳ１Ｔの一方の接続部には、第１、第２の接続部が設けられている。スイッチＳ１Ｔの第１の接続部には、入力信号ＶＩＮが入力されるように接続されている。スイッチＳ１Ｔの第２の接続部、およびスイッチＳ１−０〜Ｓ１−２n −１の第２の接続部には、基準電位ＶＳＳがそれぞれ接続されている。
【００９８】
Ａ／Ｄ変換部２は、積分器アンプ回路２ａ１、および比較器２ｂから構成されている。積分器アンプ回路２ａ１は、スイッチＳ２Ｔ，Ｓ２Ｂ，Ｓ３Ｔ，Ｓ３Ｂ、積分容量となる静電容量素子Ｃｓ０，Ｃｓ１、ならびにアンプＡｍｐから構成されている。
【００９９】
帰還Ｄ／Ａ変換器４ａは、帰還Ｄ／Ａ変換器容量となる静電容量素子Ｃｆｄ０、およびスイッチＳ４Ｔから構成されており、帰還Ｄ／Ａ変換器４ｂは、帰還Ｄ／Ａ変換器容量となる静電容量素子Ｃｆｄ１、およびスイッチＳ４Ｂから構成されている。
【０１００】
スイッチＳ１Ｔの他方の接続部には、静電容量素子Ｃｄｓｐの一方の接続部が接続されており、該静電容量素子Ｃｄｓｐの他方の接続部には、静電容量素子Ｃｆｄ０の一方の接続部、スイッチＳ２Ｔ、Ｓ３Ｔの一方の接続部がそれぞれ接続されている。
【０１０１】
スイッチＳ２Ｔの他方の接続部には、アンプＡｍｐの負（−）側入力部、静電容量素子Ｃｓ０の一方の接続部が接続されている。スイッチＳ３Ｔ，Ｓ３Ｂの他方の接続部は、基準電位ＶＳＳが接続されている。
【０１０２】
スイッチＳ３Ｂの一方の接続部には、スイッチＳ２Ｂの一方の接続部、静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１，Ｃｆｄ１の他方の接続部がそれぞれ接続されている。スイッチＳ２Ｂの他方の接続部には、アンプＡｍｐの正（＋）側入力部、および静電容量素子Ｃｓ１の一方の接続部がそれぞれ接続されている。
【０１０３】
また、アンプＡｍｐの正（＋）側出力部には、静電容量素子Ｃｓ０の他方の接続部、および比較器２ｂの一方の入力部がそれぞれ接続されており、該アンプＡｍｐの負（−）側出力部には、静電容量素子Ｃｓ１の他方の接続部、および比較器２ｂの他方の入力部がそれぞれ接続されている。
【０１０４】
静電容量素子Ｃｆｄ０の他方の接続部には、スイッチＳ４Ｔの一方の接続部が接続されている。このスイッチＳ４Ｔの他方の接続部は、第１〜第３の接続部を有し、第１の接続部には、高電圧側参照電圧ＶＴ２が供給されるように接続されている。スイッチＳ４の第２の接続部には、基準電位ＶＳＳが接続されており、該スイッチＳ４Ｔの第３の接続部には、低電圧側参照電圧ＶＢ２が供給されるように接続されている。
【０１０５】
静電容量素子Ｃｆｄ１の他方の接続部には、スイッチＳ４Ｂの一方の接続部が接続されている。スイッチＳ４Ｂの他方の接続部は、第１〜第３の接続部を有し、第１の接続部には、高電圧側参照電圧ＶＴ２が供給されるように接続されおり、スイッチＳ４の第２の接続部には、基準電位ＶＳＳが接続されており、該スイッチＳ４Ｂの第３の接続部には、低電圧側参照電圧ＶＢ２が供給されるように接続されている。
【０１０６】
また、その他の接続構成については、図１と同様であるので説明は省略する。
【０１０７】
この場合、差動積分器となる積分器アンプ回路２ａ１では、信号の差成分のみが積分されるので、電荷Ｄ／Ａ変換部７において、所望の除去電圧に相当する電荷量を発生させれば、入力の除去電圧を相殺することができる。
【０１０８】
さらに、図８におけるｎｏｄｅ１を同相電圧に固定せず、フローティングノードにした場合でも完全差動動作が可能である。この場合は、アンプＡｍｐの同相レベルが一定に保たれるため、入力の同相電圧変動によるアンプＡｍｐの特性変動を抑えることが可能となる。
【０１０９】
それにより、本実施の形態２おいても、入力信号ＶＩＮのＡＣ成分を高精度でＡ／Ｄ変換することができる。
【０１１０】
（実施の形態３）
図９は、本発明の実施の形態３による１次デルタシグマ変調回路の構成を示す回路図である。
【０１１１】
本実施の形態３は、前記実施の形態２で示した完全差動型構成の１次デルタシグマ変調回路に対して、サンプリング時と電荷転送時に差動入力を交互に切り替えることで入力利得を２倍にするダブルサンプリングを行うことによってサンプリング容量サイズを大きくすることなく、ゲインを上げることのできる１次デルタシグマ変調回路１について説明する。
【０１１２】
この場合、１次デルタシグマ変調回路１は、図９に示すように、Ａ／Ｄ変換部２、データラッチ回路３、帰還Ｄ／Ａ変換器４ａ，４ｂ、スイッチトキャパシタ回路クロック発生源５、デコーダ回路６、および電荷Ｄ／Ａ変換部７1 から構成されている。
【０１１３】
電荷Ｄ／Ａ変換部７1 は、サンプリング容量となる静電容量素子Ｃｓｄｐ０〜Ｃｓｄｐ２n −１，Ｃｓｄｎ０〜Ｃｓｄｎ２n −１からなるサンプリング容量部７ａと、スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１からなるＤＣ成分除去Ｄ／Ａ変換器７ｂとから構成されている。
【０１１４】
スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１の一方の接続は、第１〜第３の接続部を有している。スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１の第１の接続部には、高電圧参照電圧ＶＴ１が供給されるように接続されている。
【０１１５】
スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１の第２の接続部には、センサなどから出力される入力電圧ＶＩＮが入力されるように接続されている。スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１の第３の接続部には、低電圧参照電圧ＶＢ１が供給されるように接続されている。
【０１１６】
スイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１の他方の接続部には、静電容量素子Ｃｓｄｐ０〜Ｃｓｄｐ２n −１，Ｃｓｄｎ０〜Ｃｓｄｎ２n −１の一方の接続部がそれぞれ接続されている。
【０１１７】
静電容量素子Ｃｓｄｐ０〜Ｃｓｄｐ２n −１の他方の接続部には、静電容量素子Ｃｆｄ０の一方の接続部、スイッチＳ２Ｔ、Ｓ３Ｔの一方の接続がそれぞれ接続されている。静電容量素子Ｃｓｄｎ０〜Ｃｓｄｎ２n −１の他方の接続部には、静電容量素子Ｃｆｄ１の一方の接続部、スイッチＳ２Ｂ、Ｓ３Ｂの一方の接続がそれぞれ接続されている。
【０１１８】
また、その他の接続構成については、前記実施の形態２の図８と同様であるので、説明は省略する。
【０１１９】
この場合、クロック信号φ１では、静電容量素子Ｃｓｄｐ０〜Ｃｓｄｐ２n −１によって入力をサンプリングし、静電容量素子Ｃｓｄｎ０〜Ｃｓｄｎ２n −１には、ＤＣ成分除去Ｄ／Ａ変換器７ｂのデジタルコードに応じた電荷が充電される。
【０１２０】
次に、積分容量である静電容量素子Ｃｓ０と静電容量素子Ｃｓ１への電荷転送時のクロック信号φ２においては、静電容量素子Ｃｓｄｐ０〜Ｃｓｄｐ２n −１にＤＣ成分除去Ｄ／Ａ変換器７ｂのデジタルコードに応じたスイッチＳ１Ｔ−０〜Ｓ１Ｔ−２n −１の選択が行われ、静電容量素子Ｃｓｄｎ０〜Ｃｓｄｎ２n −１には入力信号ＶＩＮが入力される。これにより、積分時は入力信号ＶＩＮとＤＣ成分除去Ｄ／Ａ変換器７ｂのデジタルコードの差分の電荷の２倍の電荷量が積分容量に転送され、入力信号ＶＩＮが２倍になったように見える。
【０１２１】
それにより、相対的にデルタシグマ変調回路の量子化雑音を低減できるため、本実施の形態３においても、入力信号ＶＩＮのＡＣ成分を高精度でＡ／Ｄ変換することができる。
【０１２２】
（実施の形態４）
図１０は、本発明の実施の形態４による１次デルタシグマ変調回路の構成を示す回路図である。
【０１２３】
前記実施の形態１では、サンプリング容量となる静電容量素子が、ＤＣ成分除去Ｄ／Ａ変換器７ｂの分解能ｎ−ｂｉｔ分２n 個接続された構成としたが、たとえば、図１０に示すように、電荷Ｄ／Ａ変換部７2 を上位ｐ−ｂｉｔの電荷Ｄ／Ａ変換部７2 ａと、下位ｑ−ｂｉｔの電荷Ｄ／Ａ変換部７2 ｂのセグメント型を取る構成とすることも可能である。
【０１２４】
この場合、電荷Ｄ／Ａ変換部７2 ａは、サンプリング容量となる静電容量素子Ｃｓｄｕ０〜Ｃｓｄｕ２n −１からなるサンプリング容量部７ａ1 と、スイッチＳ１ａ−０〜Ｓ１ａ−２n −１からなるＤＣ成分除去Ｄ／Ａ変換器７ｂ1 とから構成されている。
【０１２５】
また、電荷Ｄ／Ａ変換部７2 ｂは、サンプリング容量となる静電容量素子Ｃｓｄｂ０〜Ｃｓｄｂ２n −１からなるサンプリング容量部７ａ2 と、スイッチＳ１ｂ−０〜Ｓ１ｂ−２n −１からなるＤＣ成分除去Ｄ／Ａ変換器７ｂ2 とから構成されている。
【０１２６】
これら電荷Ｄ／Ａ変換部７2 ａ，７2 ｂの接続構成は、前記実施の形態１の図１と同様である。また、その他の接続構成に関しても図１と同様である。
【０１２７】
このような構成によって、電荷Ｄ／Ａ変換部７2  における単位構成セル数を（２p ＋２q ）に減らすことができる。
【０１２８】
たとえば、１０ｂｉｔでは、単純に作成した場合は１０２３の構成セル数が必要となるが、図１０に示す構成において、電荷Ｄ／Ａ変換部７1 を上位６ｂｉｔ、電荷Ｄ／Ａ変換部７2 を下位４ｂｉｔとした場合のセル数は６３＋１６＝７９個となり、大幅に小さくすることが可能である。
【０１２９】
それにより、本実施の形態４では、１次デルタシグマ変調回路１のレイアウト面積を大幅に縮小しながら、入力信号ＶＩＮのＡＣ成分を高精度でＡ／Ｄ変換することができる。
【０１３０】
（実施の形態５）
図１１は、本発明の実施の形態５による１次デルタシグマ変調回路の構成を示す回路図である。
【０１３１】
前記実施の形態１の図１に示す１次デルタシグマ変調回路１では、クロック信号φ２のタイミングにおいて、ＤＣ成分除去Ｄ／Ａ変換器７ｂのスイッチＳ１−０〜Ｓ１−２n −１が切り替わることでＤＣ成分を除去する構成としたが、たとえば、クロック信号φ１時にＤＣ成分を除去した状態で信号をサンプリングし、クロック信号φ２で電荷転送を行なうことで、ＤＣ成分を除去する構成することも可能である。
【０１３２】
この場合、図１１に示すように、１次デルタシグマ変調回路１は、図１の構成にスイッチＳ０，Ｓ１が新たに追加された構成となっている。スイッチＳ１の一方の接続部には、入力信号ＶＩＮが入力されるように接続されており、該スイッチＳ１の他方の接続部には、スイッチＳ０の一方の接続部、および静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の一方の接続部がそれぞれ接続されている。
【０１３３】
また、静電容量素子Ｃｓｄ０〜Ｃｓｄ２n −１の他方の接続部には、スイッチＳ２−０〜Ｓ２−２n の一方の接続がそれぞれ接続されている。スイッチＳ２−０〜Ｓ２−２n −１の第１の接続部には、高電圧参照電圧ＶＴ１が供給されるように接続されている。
【０１３４】
また、スイッチＳ２−０〜Ｓ２−２n −１の第２の接続部には、アンプＡｍｐの負（−）側入力部が接続されており、スイッチＳ２−０〜Ｓ２−２n −１の第３の接続部には、低電圧参照電圧ＶＢ１が供給されるように接続されている。その他の接続構成については、図１と同様の構成となっている。
【０１３５】
ＤＣ除去電圧は、前述の式５と同じであるとしたとき、クロック信号φ１のサンプリング時の充電電荷量は次のようになる。
【０１３６】
【数８】
2008028855.tif 000010
【０１３７】
よって、式８をまとめると、電荷転送される電荷量は次のようになる。
【０１３８】
【数９】
2008028855.tif 000011
【０１３９】
よって、入力による積分器の出力電圧は次のようになる。
【０１４０】
【数１０】
2008028855.tif 000012
【０１４１】
ここから、図１から求められる式６と図１１から求められうる式１０は同じとなり、同様の効果が得られることが明らかである。
【０１４２】
それにより、本実施の形態４でも、入力信号ＶＩＮのＡＣ成分を高精度でＡ／Ｄ変換することができる。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４４】
たとえば、前記実施の形態１〜４では、１次デルタシグマ変調に関して説明しているが、本発明は、２次１ｂｉｔ型、３次以上の高次デルタシグマ変調回路、マルチビットデルタシグマ変調回路、カスケイド型デルタシグマ変調回路など多様なデルタシグマ変調回路に適用することができる。
【産業上の利用可能性】
【０１４５】
本発明は、Ａ／Ｄ変換器における１次デルタシグマ変調による高精度なＡ／Ｄ変換技術に適している。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施の形態１による１次デルタシグマ変調回路の構成を示す説明図である。
【図２】図１の１次デルタシグマ変調回路に用いて構成されたＡ／Ｄ変換器の一例を示すブロック図である。
【図３】図１の１次デルタシグマ変調回路に設けられたスイッチトキャパシタ回路クロック発生源が生成するクロック信号のタイミングチャートである。
【図４】図１の１次デルタシグマ変調回路に設けられたデコーダ回路がＤＣ除去電圧Ｖｏｆを実現するためのデコーダ結果を示した説明図である。
【図５】図１の１次デルタシグマ変調回路１を４ｂｉｔの重み付きＤＣ成分除去Ｄ／Ａ変換器に適用した際の説明図である。
【図６】図５に続く図１の１次デルタシグマ変調回路を４ｂｉｔの重み付きＤＣ成分除去Ｄ／Ａ換器に適用した際の説明図である。
【図７】図１の１次デルタシグマ変調回路を用いて構成された半導体集積回路装置の一例を示すブロック図である。
【図８】本発明の実施の形態２による１次デルタシグマ変調回路の構成を示す回路図である。
【図９】本発明の実施の形態３による１次デルタシグマ変調回路の構成を示す回路図である。
【図１０】本発明の実施の形態４による１次デルタシグマ変調回路の構成を示す回路図である。
【図１１】本発明の実施の形態５による１次デルタシグマ変調回路の構成を示す回路図である。
【図１２】入力信号のＤＣ成分とＤＣ成分とを説明する説明図である。
【符号の説明】
【０１４７】
１  １次デルタシグマ変調回路
２  Ａ／Ｄ変換部
２ａ  積分器アンプ回路
２ａ1   積分器アンプ回路
２ｂ  比較器
３  データラッチ回路
４  帰還Ｄ／Ａ変換器
４ａ，４ｂ  帰還Ｄ／Ａ変換器
５  スイッチトキャパシタ回路クロック発生源
６  デコーダ回路
７  電荷Ｄ／Ａ変換部
７1   電荷Ｄ／Ａ変換部
７2   電荷Ｄ／Ａ変換部
７2 ａ  電荷Ｄ／Ａ変換部
７2 ｂ  電荷Ｄ／Ａ変換部
７ａ  サンプリング容量部
７ａ1   サンプリング容量部
７ａ2   サンプリング容量部
７ｂ  ＤＣ成分除去Ｄ／Ａ変換器
７ｂ1   ＤＣ成分除去Ｄ／Ａ変換器
７ｂ2   ＤＣ成分除去Ｄ／Ａ変換器
７2 ｂ  電荷Ｄ／Ａ変換部
８  半導体集積回路装置
９  アナログ入力チャネル
１０  デジタルフィルタ回路
１１  レジスタ
１２  制御回路
１３  ＣＰＵ
１４  メモリ
１５  デジタルコード格納部
１６  バス
Ｃｓｄ０〜Ｃｓｄ２n −１  静電容量素子
Ｃｓ０  静電容量素子
Ｃｆｄ０  静電容量素子
Ｃｓｄｐ０〜Ｃｓｄｐ２n −１，Ｃｓｄｎ０〜Ｃｓｄｎ２n −１  静電容量素子
Ｃｓｄｕ０〜Ｃｓｄｕ２n −１  静電容量素子
Ｃｓｄｂ０〜Ｃｓｄｂ２n −１  静電容量素子
Ｓ１−０〜Ｓ１−２n −１  スイッチ
Ｓ０〜Ｓ４  スイッチ
Ｓ１Ｔ，Ｓ２Ｔ，Ｓ２Ｂ，Ｓ３Ｔ，Ｓ３Ｂ  スイッチ
Ｓ４Ｔ，Ｓ４Ｂ  スイッチ
Ｓ１Ｔ−０〜Ｓ１Ｔ−２n −１，Ｓ１Ｂ−０〜Ｓ１Ｂ−２n −１  スイッチ
Ｓ１ａ−０〜Ｓ１ａ−２n −１  スイッチ
Ｓ１ｂ−０〜Ｓ１ｂ−２n −１  スイッチ
Ａｍｐ  アンプ
ＡＤＣ  Ａ／Ｄ変換器
【図１】
2008028855.tif 000013
【図２】
2008028855.tif 000014
【図３】
2008028855.tif 000015
【図４】
2008028855.tif 000016
【図５】
2008028855.tif 000017
【図６】
2008028855.tif 000018
【図７】
2008028855.tif 000019
【図８】
2008028855.tif 000020
【図９】
2008028855.tif 000021
【図１０】
2008028855.tif 000022
【図１１】
2008028855.tif 000023
【図１２】
2008028855.tif 000024