(57)【要約】【課題】プレート線の数およびリセット線の数を低減させた半導体記憶装置を提供する。【解決手段】強誘電体メモリは、セルトランジスタＣＴおよび強誘電体キャパシタからなるメモリセルＭＣを、半導体基板上に行列状に配列したセルアレイＣＡと、メモリセルの列に対して設けられたビット線ＢＬと、メモリセルの行に対して設けられたワード線ＷＬと、強誘電体キャパシタに接続されたプレート線ＰＬであって、セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個（ｎ≧２）のカラムブロックＣＢに対応して設けられたｎ本のプレート線ＰＬと、ビット線とプレート線との間に接続されたリセットトランジスタＲＴと、カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のリセット線であって、ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個のリセットトランジスタＲＴのゲートに接続されたリセット線ＲＳとを備えている。【選択図】図１
2008071432.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と第２の電極との間に強誘電体を有する強誘電体キャパシタと、
ソースが前記第１の電極に接続されたセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、
前記メモリセルの列（カラム）に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、
前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、
前記第２の電極に接続されたプレート線であって、前記セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個（ｎ≧２）のカラムブロックに対応して設けられたｎ本のプレート線と、
前記ビット線と前記プレート線との間に接続されたリセットトランジスタと、
前記カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のリセット線であって、前記ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個の前記リセットトランジスタのゲートに接続されたリセット線とを備えた半導体記憶装置。
【請求項２】
データ書込み時またはデータ読出し時において、前記プレート線は前記セルアレイ内の或るカラムブロックを選択し、該カラムブロック内の前記強誘電体キャパシタに電位を与え、前記リセット線は前記プレート線によって選択されたカラムブロック内の或る列を選択し、該列に設けられた前記リセットトランジスタをオフにすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の電極と第２の電極との間に強誘電体を有する強誘電体キャパシタと、
ソースが前記第１の電極に接続されたセルトランジスタと、
前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、
前記メモリセルの列（カラム）に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、
前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、
前記ビット線と前記プレート線との間に接続されたリセットトランジスタと、
前記セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個のカラムブロック（ｎ≧２）に対応して設けられたｎ本のリセット線であって、ｍ列に設けられたｍ個の前記リセットトランジスタのゲートに接続されたリセット線と、
前記カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のプレート線であって、前記ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個の前記第２の電極に接続されたプレート線とを備えた半導体記憶装置。
【請求項４】
データ書込み時またはデータ読出し時において、前記リセット線は前記セルアレイ内の或るカラムブロックを選択し、該カラムブロック内のｍ列に設けられたｍ個の前記リセットトランジスタをオフにし、前記プレート線は前記リセット線によって選択されたカラムブロック内の或る列を選択し、該列に設けられた前記強誘電体キャパシタに電位を与えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルの列数が２Ｒであり、前記プレート線の数が２ｐ本であり、並びに、前記リセット線の数が２ｑ本である場合に、Ｒ= p + qを満たすことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、メモリセルに強誘電体キャパシタを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
ラダー型（ladder）強誘電体ＲＡＭ（Random Access Memory）は、メモリセルの各カラムに設けられたビット線に対応してプレート線を有する。さらに、このような強誘電体ＲＡＭは、セルアレイ内の全メモリセルをリセットするために少なくとも１本のリセット線を有する。従って、或るセルアレイにおいてビット線の本数をｋとすると、プレート線はｋ本必要であり、リセット線は少なくとも１本必要であった。即ち、従来、ｋ列のメモリセルを有するセルアレイを駆動するために、プレート線の本数とリセット線の本数との合計は、（ｋ＋１）以上であった。
【０００３】
プレート線およびリセット線の数が多いと、それらの配線面積が増大する。また、プレート線およびリセット線の数が多いと、それらを駆動する回路規模が大きくなるという問題が生じる。
【特許文献１】特開２００５−２０９３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
プレート線およびリセット線の総本数を低減させ、小型化することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、第１の電極と第２の電極との間に強誘電体を有する強誘電体キャパシタと、ソースが前記第１の電極に接続されたセルトランジスタと、前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、前記メモリセルの列（カラム）に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、前記第２の電極に接続されたプレート線であって、前記セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個（ｎ≧２）のカラムブロックに対応して設けられたｎ本のプレート線と、前記ビット線と前記プレート線との間に接続されたリセットトランジスタと、前記カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のリセット線であって、前記ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個の前記リセットトランジスタのゲートに接続されたリセット線とを備えている。
【０００６】
本発明に係る他の実施形態に従った半導体記憶装置は、第１の電極と第２の電極との間に強誘電体を有する強誘電体キャパシタと、ソースが前記第１の電極に接続されたセルトランジスタと、前記強誘電体キャパシタおよび前記セルトランジスタからなる複数のメモリセルを、半導体基板上に行列状に配列したセルアレイと、前記メモリセルの列（カラム）に対して設けられ、前記セルトランジスタのドレインに接続された複数のビット線と、前記メモリセルの行に対して設けられ、前記セルトランジスタのゲートに接続された複数のワード線と、前記ビット線と前記プレート線との間に接続されたリセットトランジスタと、前記セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個のカラムブロック（ｎ≧２）に対応して設けられたｎ本のリセット線であって、ｍ列に設けられたｍ個の前記リセットトランジスタのゲートに接続されたリセット線と、前記カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のプレート線であって、前記ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個の前記第２の電極に接続されたプレート線とを備えている。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、プレート線およびリセット線の総本数を低減させ、小型化することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの内部構成を示す回路図である。セルアレイＣＡは、半導体基板上にマトリクス状に配列された複数のメモリセルＭＣを含む。メモリセルＭＣは、それぞれ強誘電体キャパシタＦＣおよびセルトランジスタＣＴを有する。強誘電体キャパシタＦＣは、第１の電極Ｅ１と第２の電極Ｅ２との間に強誘電体を有する。セルトランジスタＣＴのソースは、第１の電極Ｅ１に接続されており、ドレインは、ビットノードＢＮ１〜ＢＮ４および選択トランジスタＳＴ１〜ＳＴ４を介してビット線ＢＬ０、ＢＬ１、／ＢＬ０および／ＢＬ１のいずれかに接続されている。尚、メモリセルＭＣ内の参照符号は、１つのメモリセルＭＣに付し、その他のメモリセルＭＣについては省略されている。尚、“／（バー）”は、信号の反転を意味する。
【００１０】
ビット線ＢＬ０、ＢＬ１、／ＢＬ０および／ＢＬ１は、それぞれ列方向に配列されたメモリセルＭＣに対して設けられている。ワード線ＷＬ０〜ＷＬｋは、それぞれ行方向に配列されたメモリセルＭＣに対して設けられており、メモリセルＭＣのゲートに接続されている。
【００１１】
メモリセルＭＣは、カラムＣＬ１〜ＣＬ４の４つのカラムに配列されている。カラムＣＬ１およびＣＬ２は互いに隣接し、プレートノードＰＮ０に共通に接続されている。カラムＣＬ３およびＣＬ４は互いに隣接し、プレートノードＰＮ１に共通に接続されている。カラムＣＬ１およびＣＬ２はカラムブロックＣＢ０を構成し、カラムＣＬ３およびＣＬ４はカラムブロックＣＢ１を構成している。このように、セルアレイＣＡのカラムは、２列ごとに２つのカラムブロックＣＢ０、ＣＢ１に分割されている。プレート線ＰＬ０、ＰＬ１は、カラムブロックＣＢ０およびＣＢ１のそれぞれに対応して設けられている。プレート線ＰＬ０は、プレートノードＰＮ０を介してカラムブロックＣＢ０内の強誘電体キャパシタＦＣの第２の電極Ｅ２に共通に接続されている。プレート線ＰＬ１は、プレートノードＰＮ１を介してカラムブロックＣＢ１内の強誘電体キャパシタＦＣの第２の電極Ｅ２に共通に接続されている。
【００１２】
ビットノードＢＮ１〜ＢＮ４は、それぞれ選択トランジスタＳＴ１〜ＳＴ４を介してビット線／ＢＬ０、ＢＬ０、／ＢＬ１およびＢＬ１に接続されている。ビットノードＢＮ１およびＢＮ２は、それぞれリセットトランジスタＲＴ１およびＲＴ２を介してプレートノードＰＮ０に共通に接続されている。さらに、ビットノードＢＮ３およびＢＮ４は、それぞれリセットトランジスタＲＴ３およびＲＴ４を介してプレートノードＰＮ１に共通に接続されている。
【００１３】
リセット線ＲＳ０はリセットトランジスタＲＴ１およびＲＴ４のゲートに接続されており、リセット線ＲＳ１はリセットトランジスタＲＴ２およびＲＴ３のゲートに接続されている。即ち、リセット線ＲＳ０およびＲＳ１は、カラムブロックＣＢ０内の２つのカラムＣＬ１、ＣＬ２のそれぞれに対応して設けられ、尚且つ、カラムブロックＣＢ１内の２つのカラムＣＬ４、ＣＬ３のそれぞれに対応して設けられている。さらに、リセット線ＲＳ０は、２つのカラムブロックＣＢ０、ＣＢ１から１カラムずつ、計２つのカラムＣＬ１およびＣＬ４に設けられた２個のリセットトランジスタＲＴ１およびＲＴ４のゲートに接続されている。リセット線ＲＳ１は、２つのカラムブロックＣＢ０、ＣＢ１から１カラムずつ、計２つのカラムＣＬ２およびＣＬ３に設けられた２個のリセットトランジスタＲＴ２およびＲＴ３のゲートに接続されている。
【００１４】
本実施形態では、ビット線ＢＬ０および／ＢＬ０の一方がメモリセルＭＣの情報データを伝達し、他方が基準データを伝達する。また、ビット線ＢＬ１および／ＢＬ１の一方がメモリセルＭＣの情報データを伝達し、他方が基準データを伝達する。基準データは、データ“０”とデータ“１”との間の電位を有するデータであり、図示されない基準データ発生回路で生成される。
【００１５】
カラムブロックＣＢ０に対応するビット線ＢＬ０はカラムブロックＣＢ１の近傍に配置され、尚且つ、カラムブロックＣＢ１に対応するビット線ＢＬ１はカラムブロックＣＢ０の近傍に配置されている。ビット線ＢＬ０は、ビット線／ＢＬ１を交差する配線によって選択トランジスタＳＴ２およびビットノードＢＮ２に接続されている。ビット線／ＢＬ１は、ビット線ＢＬ０を交差する配線によって選択トランジスタＳＴ３およびビットノードＢＮ３に接続されている。即ち、ビット線ＢＬ０と／ＢＬ１との位置関係がカラムブロックへの接続関係と逆になっている。本実施形態では、活性化しないビット線の電位を固定し、このビット線をシールド線として用いる。これにより、読み出しに用いるビット線対の間の干渉ノイズをキャンセルすることができる。
【００１６】
図２は、第１の実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図である。本実施形態では、ワード線ＷＬ１とビット線／ＢＬ０とで特定されるメモリセルＭＣ１２を選択する。
【００１７】
ｔ１以前においては、ワード線ＷＬおよびリセット線ＲＳ０、ＲＳ１は、活性化状態（ハイレベル）である。これにより、セルトランジスタＣＴおよびリセットトランジスタＲＴ１〜ＲＴ４は全てオン状態であるため、強誘電体キャパシタＦＣの第１の電極Ｅ１はセルトランジスタＣＴとリセットトランジスタＲＴ１〜ＲＴ４のいずれかとを介して第２の電極Ｅ２と短絡され、等電位となっている。これにより、強誘電体キャパシタＦＣ内のデータは保持される。
【００１８】
ｔ１において、選択ワード線ＷＬ１以外の非選択ワード線を非活性状態（ロウレベル）にする。これにより、ワード線ＷＬ１に接続されたセルトランジスタＣＴのみがオン状態を維持し、他のセルトランジスタＣＴはオフ状態になる。
【００１９】
ｔ２において、リセット線ＲＳ０を非活性状態にする。これにより、リセットトランジスタＲＴ１およびＲＴ４がそれぞれビットノードＢＮ１およびＢＮ４をプレートノードＰＮ０およびＰＮ１から切断する。リセットトランジスタＲＴ２およびＲＴ３はそれぞれビットノードＢＮ２およびＢＮ３をプレートノードＰＮ０およびＰＮ１に接続している。即ち、リセット線の駆動により、各カラムブロックＣＢ０およびＣＢ１のそれぞれから１つずつ、計２つのカラムＣＬ１およびＣＬ４を選択する。
【００２０】
ｔ３において、ビット選択線ＢＳ０およびプレート線ＰＬ０を活性化させる。ビット選択線ＢＳ０を活性化することにより、ビット線／ＢＬ０がビットノードＢＮ１に接続される。また、プレート線ＰＬ０を活性化することによって、カラムブロックＣＢ０が選択され、メモリセルＭＣ１２の強誘電体キャパシタＦＣに電位差が生じる。ここで、リセット線ＲＳ１は活性状態であるので、リセットトランジスタＲＴ２はビットノードＢＮ２とプレートノードＰＮ０とを短絡している。従って、プレート線ＰＬ０による電位差はカラムＣＬ２の強誘電体キャパシタＦＣには印加されない。その結果、メモリセルＭＣ１２に格納されていた情報データがビット線／ＢＬ０に読み出される。
【００２１】
尚、このとき、リセットトランジスタＲＴ４がオフであり、かつ選択トランジスタＳＴ４がオンであることから、ワード線ＷＬ１とビット線ＢＬ１とで特定されるメモリセルＭＣ１３の強誘電体キャパシタＦＣにおいて、電極Ｅ１とビット線ＢＬ１とが接続され、電極Ｅ２とプレート線ＰＬ１とが接続される。しかし、ビット線ＢＬ１とプレート線ＰＬ１は等電位に保たれているため、メモリセルＭＣ１３ではキャパシタＦＣの両端に電位差は生じない。
【００２２】
ｔ３〜ｔ４において、ビット線ＢＬ０には、基準データが伝達される。センスアンプは、ビット線／ＢＬ０の電位または電流とＢＬ０の電位または電流とを比較して、ビット線／ＢＬ０に格納されていた情報データを検出する。読み出された情報データはバッファを介して外部へ出力される。
【００２３】
情報データが“０”である場合、ビット線／ＢＬ０の電位はロウレベルである。従って、ｔ４〜ｔ５において、プレート線ＰＬ０が活性化状態（ハイレベル）である間に選択メモリセルＭＣ１２の強誘電体キャパシタＦＣへ電位差を与える。これにより、データ“０”が選択メモリセルＭＣ１２に書き戻される。
【００２４】
情報データが“１”である場合、ビット線／ＢＬ０の電位はハイレベルである。従って、ｔ５〜ｔ６において、プレート線ＰＬ０が不活性化状態（ロウレベル）である間に選択メモリセルＭＣ１２の強誘電体キャパシタＦＣへデータ“０”の書込み電位と逆極性の電位を与える。これにより、データ“１”が選択メモリセルＭＣ１２に書き戻される。
【００２５】
ｔ６において、ビット選択線ＢＳ０が不活性化され、ビット線／ＢＬ０とビットノードＢＮ１とが切断される。さらに、ｔ７において、リセット線ＲＳ０が活性化され、ｔ８において、選択ワード線ＷＬ１以外のワード線が活性化される。
【００２６】
強誘電体メモリのデータ書込み動作は、図２に示したｔ１〜ｔ４の動作について同様である。その後、ｔ４〜ｔ５の間において、外部から入力された書込みデータが読み出された情報データと異なる場合には、ビット線／ＢＬ０のデータが反転される。データの反転の様子は図２において破線で示されている。その後のデータ書戻し動作およびｔ６〜ｔ８における動作は、上述のとおりである。
【００２７】
本実施形態によれば、データ書込み時またはデータ読出し時において、プレート線ＰＬ０、ＰＬ１がカラムブロックＣＢ０、ＣＢ１のいずれかを選択し、その選択されたカラムブロック（例えば、ＣＢ０）内の強誘電体キャパシタに電位を与える。さらに、リセット線ＲＳ０、ＲＳ１が選択されたカラムブロックＣＢ０内のカラムＣＬ１またはＣＬ２を選択し、その選択されたカラムのリセットトランジスタをオフにする。これらの選択の組合せによって、カラムＣＬ１〜ＣＬ４のいずれかが選択され得る。
【００２８】
本実施形態では、プレート線がカラムブロックを選択し、リセット線がカラムブロック内のカラムを選択していた。この選択方法の概念は、逆であってもよい。例えば、リセット線がカラムブロックを選択し、プレート線がカラムブロック内のカラムを選択してもよい。この場合、概念的には、図１に示すカラムＣＬ１およびＣＬ４が１つのカラムブロックを構成し、カラムＣＬ２およびＣＬ３が１つのカラムブロックを構成する。
【００２９】
従来、４列のメモリセルを有するセルアレイを駆動するために、プレート線の本数とリセット線の本数との合計は、５本以上であった。
【００３０】
本実施形態では、プレート線の本数とリセット線の本数との合計は４本である。従って、本実施形態によれば、強誘電体メモリのプレート線の数およびリセット線の数を低減させ、強誘電体メモリを小型化することができる。
【００３１】
（第１の実施形態の変形例）
第１の実施形態は、いわゆる１Ｔ（Transistor）−１Ｃ(Capacitor)型の強誘電体メモリであった。本変形例は、第１の実施形態を２Ｔ−２Ｃ型の強誘電体メモリに適用した実施形態である。２Ｔ−２Ｃ型の強誘電体メモリでは、ビット線対ＢＬ０、／ＢＬ０は互いに逆極性のデータを伝達する。ビット線対ＢＬ１、／ＢＬ１もまた互いに逆極性のデータを伝達する。これにより、ビット線対ＢＬ０、／ＢＬ０から１ビットデータを検出し、ビット線対ＢＬ１、／ＢＬ１から１ビットデータを検出する。この場合、ビット線対ＢＬ０、／ＢＬ０の一方のデータは他方のデータを基準データとして参照し、他方のデータは一方のデータを基準データとして参照する。従って、基準データ発生回路は不要となる。
【００３２】
本変形例によるセルアレイＣＡの内部構成は、図１に示す構成と同様でよい。
【００３３】
図３は、本変形例による強誘電体メモリのデータ読出し動作を示すタイミング図である。本変形例では、カラムブロックＣＢ０を選択し、ビット線ＢＬ０、／ＢＬ０に情報データを読み出す。図３に示す動作は、リセット信号ＲＳ１がＲＳ０と同じ動作をし、ビット選択信号ＢＳ１がＢＳ０と同じ動作をする点で図２に示す動作とことなる。これにより、選択トランジスタＳＴ１〜ＳＴ４は全てオンになり、尚且つ、リセットトランジスタＲＴ１〜ＲＴ４は全てオフになる。プレート線ＰＬ１は不活性状態のまま、プレート線ＰＬ０は活性状態になる。これにより、カラムブロックＣＢ０が選択される。カラムブロックＣＢ０内のワード線ＷＬ１に接続された２つのメモリセルが選択される。これらのメモリセルからデータがビット線ＢＬ０、／ＢＬ０に伝達される。センスアンプは、ビット線ＢＬ０、／ＢＬ０に読み出されたデータの一方を基準データとし、他方のデータを検出する。尚、カラムＣＬ１に接続されたメモリセルＭＣに格納されたデータは、カラムＣＬ２に接続されたメモリセルＭＣに格納されたデータの逆極性でなければならない。同様に、カラムＣＬ３に接続されたメモリセルＭＣに格納されたデータは、カラムＣＬ４に接続されたメモリセルＭＣに格納されたデータの逆極性でなければならない。従って、データ書込み動作において、読み出したデータと異なるデータを書き込む場合には、ビット線／ＢＬ０上のデータだけでなくビット線ＢＬ０上のデータも反転する。データの反転の様子は図３において破線で示されている。本変形例のその他の動作は、第１の実施形態の動作と同様であるので、その説明を省略する。本変形例による２Ｔ−２Ｃ型の強誘電体メモリは、第１の実施形態による１Ｔ−１Ｃ型の強誘電体メモリと同様の効果を得ることができる。
【００３４】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従った強誘電体メモリの内部構成を示す回路図である。第２の実施形態によるセルアレイＣＡは、８つのカラムＣＬ１〜ＣＬ８を含む。各カラムＣＬ１〜ＣＬ８に含まれているメモリセルＭＣの構成は、第１の実施形態によるメモリセルＭＣの構成と同様である。カラムブロックＣＢ０、ＣＢ１の構成も第１の実施形態のそれと同様である。
【００３５】
第２の実施形態は、第１の実施形態の構成にカラムブロックＣＢ２、ＣＢ３およびプレート線ＰＬ２、ＰＬ３が追加された構成を有する。カラムブロックＣＢ２は、カラムＣＬ５、ＣＬ６を含む。カラムＣＬ５、ＣＬ６はプレートノードＰＮ２に共通に接続され、互いに隣接する。カラムＣＬ５におけるセルトランジスタＣＴのドレインは、ビットノードＢＮ５および選択トランジスタＳＴ５を介してビット線／ＢＬ２に接続されている。カラムＣＬ５における強誘電体キャパシタの第２の電極Ｅ２は、プレートノードＰＮ２に共通に接続されている。カラムＣＬ６におけるセルトランジスタＣＴのドレインは、ビットノードＢＮ６および選択トランジスタＳＴ６を介してビット線ＢＬ２に接続されている。カラムＣＬ６における強誘電体キャパシタの第２の電極Ｅ２は、プレートノードＰＮ２に共通に接続されている。
【００３６】
カラムブロックＣＢ３は、カラムＣＬ７、ＣＬ８を含む。カラムＣＬ７、ＣＬ８はプレートノードＰＮ３に共通に接続され、互いに隣接する。カラムＣＬ７におけるセルトランジスタＣＴのドレインは、ビットノードＢＮ７および選択トランジスタＳＴ７を介してビット線／ＢＬ３に接続されている。カラムＣＬ７における強誘電体キャパシタの第２の電極Ｅ２は、プレートノードＰＮ３に共通に接続されている。カラムＣＬ８におけるセルトランジスタＣＴのドレインは、ビットノードＢＮ８および選択トランジスタＳＴ８を介してビット線ＢＬ３に接続されている。カラムＣＬ８における強誘電体キャパシタの第２の電極Ｅ２は、プレートノードＰＮ３に共通に接続されている。
【００３７】
プレートノードＰＮ２はプレート線ＰＬ２に接続されており、プレートノードＰＮ３はプレート線ＰＬ３に接続されている。
【００３８】
第２の実施形態による強誘電体メモリの動作は、基本的に第１の実施形態による強誘電体メモリの動作と同様である。第２の実施形態では、プレート線ＰＬ０〜ＰＬ３がカラムブロックＣＢ０〜ＣＢ３のいずれかを選択し、リセット線ＲＳ０、ＲＳ１が選択されたカラムブロック内のカラムを選択する。
【００３９】
従来、８列のメモリセルを有するセルアレイを駆動するために、プレート線の本数とリセット線の本数との合計は９本以上であった。
【００４０】
第２の実施形態では、プレート線の本数とリセット線の本数との合計は６本である。従って、強誘電体メモリのプレート線の数およびリセット線の数を低減させ、強誘電体メモリを小型化することができる。
【００４１】
第２の実施形態は、第１の実施形態と同様に、１Ｔ−１Ｃ型の強誘電体メモリおよび２Ｔ−２Ｃ型の強誘電体メモリの両方に適用することができる。
【００４２】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従った強誘電体メモリの内部構成を示す回路図である。第３の実施形態におけるセルアレイＣＡの構成は、第２の実施形態におけるセルアレイＣＡの構成と同じでよい。しかし、第３の実施形態では、プレート線が２本であり、リセット線が４本である。従って、プレート線ＰＬ０、ＰＬ１は、４つのカラムブロックＣＢ０〜ＣＢ３の半分（２つのカラムブロック）を選択する。リセット線ＲＳ０〜ＲＳ３は、プレート線によって選択された２つのカラムブロックに含まれる４つのカラムから１つのカラムを選択する。
【００４３】
ビット選択線ＢＳ０〜ＢＳ３は、リセット線ＲＳ０〜ＲＳ３に対応して設けられている。例えば、リセット線ＲＳ０が選択された場合には、ビット選択線ＢＳ０が選択される。同様に、リセット線ＲＳｉ（ｉ＝０〜３）が選択された場合には、ビット選択線ＢＳｉが選択される。これにより、選択されたカラムＣＬｉのビットノードＢＮｉが選択トランジスタＳＴｉを介してビット線に接続される。
【００４４】
第３の実施形態によれば、プレート線の本数とリセット線の本数との合計は６本である。従って、強誘電体メモリのプレート線の数およびリセット線の数を低減させ、強誘電体メモリを小型化することができる。
【００４５】
第３の実施形態も、第１の実施形態と同様に、１Ｔ−１Ｃ型の強誘電体メモリおよび２Ｔ−２Ｃ型の強誘電体メモリの両方に適用することができる。
【００４６】
以上の実施形態において、プレート線、リセット線およびリセットトランジスタは、概念的にデコーダＤＣとして機能すると捉えてもよい。例えば、図１において、デコーダＤＣは、プレート線およびリセット線のそれぞれに１ビットデータ（計２ビットデータ）を与えることによって、特定のカラムを選択することができる。図４において、デコーダＤＣは、プレート線およびリセット線のそれぞれに２ビットデータおよび１ビットデータ（計３ビットデータ）を与えることによって、特定のカラムを選択することができる。図５において、デコーダＤＣは、プレート線およびリセット線のそれぞれに１ビットデータおよび２ビットデータ（計３ビットデータ）を与えることによって、特定のカラムを選択することができる。
【００４７】
上記実施形態をさらに一般化すると次のように言うことができる。２Ｒ本のカラムは、２ｐ本のプレート線および２ｑ本のリセット線で駆動することができる。ここで、Ｒ、ｐおよびｑは自然数であり、Ｒ= p + qを満たす。
【００４８】
図６は、第２の実施形態（図４）に従ったメモリセルアレイの断面図である。図６では、１６本のワード線ＷＬ０〜ＷＬ１５、２本のリセット線ＲＳ０、ＲＳ１、および４本のプレート線ＰＬ０〜ＰＬ３が設けられている。ワード線ＷＬ０〜ＷＬ１５は、セルトランジスタのゲートＧ０〜Ｇ１５のそれぞれに電気的に接続されている。ゲートＧ０〜Ｇ１５は、セルトランジスタＣＴ０〜ＣＴ１５のゲートである。セルトランジスタＣＴ０〜ＣＴ１５に対応して強誘電体キャパシタＦＣ０〜ＦＣ１５が設けられている。
【００４９】
リセット線ＲＳ０、ＲＳ１は、それぞれリセットトランジスタのゲートＲＧ０、ＲＧ１に接続されている。メインビット線ＢＬ２およびローカルビット線ＬＢＬ２がワード線ＷＬ０〜ＷＬ１５と強誘電体キャパシタＦＣ０〜ＦＣ１５との間に設けられている。
【００５０】
図７は、セルトランジスタＣＴ０〜ＣＴ１５およびリセットトランジスタＲＴ０、ＲＴ１のゲート電極形成時のレイアウト図である。図７は、図６の７−７線に沿った平面に相当する。また、図６は、図７の６−６線に沿った断面に相当する。ただし、ゲート電極形成時では、ビット線コンタクトおよびプレート線コンタクトは形成されていないので、図７には、ビット線コンタクトおよびプレート線コンタクトは示されていない。
【００５１】
アクティブエリアＡＡ上にゲート電極Ｇ０〜Ｇ１５が形成されている。ゲート電極Ｇ０〜Ｇ１５は、ワード線とほぼ平行（ビット線と直交方向）に延びている。
【００５２】
リセット線ＲＳ０で制御されるカラムＣＬ１、ＣＬ４、ＣＬ５、ＣＬ８において、リセット線ＲＳ１に対応するゲートＲＧ１の下部は、ディプレッション型となっている。これにより、カラムＣＬ１、ＣＬ４、ＣＬ５、ＣＬ８は、リセット線ＲＳ１に関係無く、リセット線ＲＳ０によって制御される。一方、リセット線ＲＳ１で制御されるカラムＣＬ２、ＣＬ３、ＣＬ６、ＣＬ７において、リセット線ＲＳ０に対応するゲートＲＧ０の下部は、ディプレッション型となっている。これにより、カラムＣＬ２、ＣＬ３、ＣＬ６、ＣＬ７は、リセット線ＲＳ０に関係無く、リセット線ＲＳ１によって制御される。
【００５３】
図８は、強誘電体キャパシタＦＣ０〜ＦＣ１５の電極形成時のパターンを示す図である。図８は、図６の８−８線に沿った平面に相当する。また、図６は、図８の６−６線に沿った断面に相当する。ただし、強誘電体キャパシタの電極形成時では、ビット線コンタクトおよびプレート線コンタクトは形成されていないので、図８には、ビット線コンタクトおよびプレート線コンタクトは示されていない。
【００５４】
強誘電体キャパシタＦＣ０〜ＦＣ１５の電極の中央部には、コンタクトプラグＣＰが設けられている。強誘電体キャパシタＦＣ０〜ＦＣ１５の下部電極は、コンタクトプラグＣＰを介して半導体基板上の拡散層に接続される。
【００５５】
ダミーキャパシタＤＣが隣接するメモリセルアレイ間に設けられている。ダミーキャパシタＤＣは、強誘電体キャパシタの寸法のばらつきを低減させるためにメモリセルアレイ間のスペース部分に形成される。ダミーキャパシタＤＣは、回路素子としては何ら機能しない。
【００５６】
図９は、プレート線ＰＬ０〜ＰＬ３の形成時のメタル配線パターンを示す図である。図９は、図６の９−９線に沿った平面に相当する。図６は、図９の６−６線に沿った断面である。即ち、図６には、プレート線ＰＬ３の断面のみが示されている。
【００５７】
プレート線ＰＬ０〜ＰＬ３のメタル層Ｍ１は、それぞれカラムブロックＣＢ０〜ＣＢ３に対応して形成されている。ＶＩＡ１は、セルトランジスタのドレイン層とローカルビット線ＬＢＬ２とを接続するコンタクトである。
【００５８】
図１０は、ローカルビット線の形成時のメタル配線パターンを示す図である。図１０は、図６の１０−１０線に沿った平面に相当する。図６は、図１０の６−６線に沿った断面である。即ち、図６には、ローカルビット線ＬＢＬ３の断面が示されている。
【００５９】
ローカルビット線ＬＢＬ０〜ＬＢＬ３、／ＬＢＬ０〜／ＬＢＬ３は、ＶＩＡ２を介してＶＩＡ１に接続され、さらに、ＶＩＡ１を介してセルトランジスタのドレイン層に接続されている。
【００６０】
尚、ローカルビット線に隣接して設けられた配線ＷＲは様々なデータ線として利用可能である。
【００６１】
図１１は、メインビット線の形成時のメタル配線パターンを示す図である。図１１は、図６の１１−１１線に沿った平面に相当する。図６は、図１１の６−６線に沿った断面である。即ち、図６には、ビット線ＢＬ３の断面が示されている。
【００６２】
ビット線ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３は、ＶＩＡ３を介してＶＩＡ２に接続されている。
【００６３】
図１０および図１１のローカルビット線ＬＢＬ０〜ＬＢＬ３、／ＬＢＬ０〜／ＬＢＬ３およびビット線ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３は、ワード線とほぼ直交している。
【００６４】
図１２は、ワード線、リセット線、プレート線の形成時のメタル配線パターンを示す図である。図１２は、図６の１２−１２線に沿った平面に相当する。図６は、図１２の６−６線に沿った断面である。
【００６５】
プレート線ＰＬ０〜ＰＬ３は、ＶＩＡ４を介してメタル層Ｍ３のプレートＰＬ０〜ＰＬ３に接続されている。
【００６６】
ワード線ＷＬ０〜ＷＬ１５、リセット線ＲＳ０、ＲＳ１、プレート線ＰＬ０〜ＰＬ３は、互いにほぼ平行に延びており、かつ、ビット線およびローカルビット線に対してほぼ直交している。
【００６７】
以上、第２の実施形態の製造工程における配線パターンを示したが、第２の実施形態以外の実施形態についても、配線パターンを変更することによって簡単に製造することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの内部構成を示す回路図。
【図２】第１の実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図。
【図３】第１の実施形態の変形例による強誘電体メモリのデータ読出し動作を示すタイミング図。
【図４】本発明に係る第２の実施形態に従った強誘電体メモリの内部構成を示す回路図。
【図５】本発明に係る第３の実施形態に従った強誘電体メモリの内部構成を示す回路図。
【図６】第２の実施形態に従ったメモリセルアレイの断面図。
【図７】セルトランジスタＣＴ０〜ＣＴ１５およびリセットトランジスタＲＴ０、ＲＴ１のゲート電極形成時のレイアウト図。
【図８】強誘電体キャパシタＦＣ０〜ＦＣ１５の電極形成時のパターンを示す図。
【図９】プレート線ＰＬ０〜ＰＬ３の形成時のメタル配線パターンを示す図。
【図１０】ローカルビット線の形成時のメタル配線パターンを示す図。
【図１１】メインビット線の形成時のメタル配線パターンを示す図。
【図１２】ワード線、リセット線、プレート線の形成時のメタル配線パターンを示す図。
【符号の説明】
【００６９】
ＣＡ…セルアレイ
ＭＣ…メモリセル
ＦＣ…強誘電体キャパシタ
ＣＴ…セルトランジスタ
ＲＴ…リセットトランジスタ
ＳＴ…選択トランジスタ
ＢＬｉ…ビット線
ＷＬｉ…ワード線
ＰＬｉ…プレート線
ＲＳｉ…リセット線
ＢＳｉ…ビット選択線
ＢＮｉ…ビットノード
ＰＮｉ…プレートノード
ＣＬｉ…カラム
ＣＢｉ…カラムブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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