(57)【要約】【課題】データ処理手段が記憶手段からのデータを読み込む際にデータの読み込みの衝突を避け、リセットの繰り返しを発生させないデータ処理制御方法及びデータ処理装置を提供する。【解決手段】ＡＳＩＣ部１１におけるリセット信号を検知し、リセット信号を検知した場合、ＡＳＩＣ部１１からＳＤＲＡＭ１２に対してクロック信号を出力し、且つクロックイネーブル信号及びデータマスク制御信号をハイにして出力し、ＳＤＲＡＭ１２が、クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得し、取得したクロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、所定時間経過後に、データマスク制御信号に基づきＳＤＲＡＭ１２からのデータの出力を停止させ、リセット信号に基づきＡＳＩＣ部１１をリセットし、リセット後に再起動した場合には、ＦＬＡＳＨ１３からＡＳＩＣ部１１へプログラム情報を出力する。【選択図】図４
2008243170.tif 000002
【特許請求の範囲】
【請求項１】
データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持する第１のメモリ手段と、プログラム情報が格納された第２のメモリ手段と、を含むデータ処理装置におけるデータ処理制御方法であって、
前記データ処理装置におけるリセット信号を検知するステップと、
前記リセット信号を検知した場合、前記データ処理手段から前記第１のメモリ手段に対してクロック信号を出力し、且つ、クロックイネーブル信号及びデータマスク制御信号をハイにして出力するステップと、
前記メモリ手段が、前記クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得するステップと、
取得した前記クロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後に、前記データマスク制御信号に基づいて前記第１のメモリ手段からのデータの出力を停止させるステップと、
前記リセット信号に基づいて前記データ処理装置をリセットするステップと、
前記リセット後に再起動した場合には、前記第２のメモリ手段から前記データ処理手段へプログラム情報を出力するステップと、
を含むことを特徴とするデータ処理制御方法。
【請求項２】
前記データ処理装置のリセットは、前記第１のメモリ手段からのデータの出力を停止させた後に実行する、ことを特徴とする請求項１に記載のデータ処理制御方法。
【請求項３】
前記第１のメモリ手段からのデータ出力の停止は、前記データ処理装置におけるリセット処理中に実行する、ことを特徴とする請求項１に記載のデータ処理制御方法。
【請求項４】
電源の瞬断を検出するステップを更に含み、
前記瞬断が検出された場合、当該瞬断状態から前記電源がオン状態になったときには、所定時間の経過後に、前記データ処理装置におけるリセットを実行する、ことを特徴とする請求項１に記載のデータ処理制御方法。
【請求項５】
データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持する第１のメモリ手段と、プログラム情報が格納された第２のメモリ手段と、を含むデータ処理装置であって、
前記データ処理装置におけるリセット信号を検知するリセット信号検知手段と、
前記リセット信号を検知した場合、前記第１のメモリ手段に対してクロック信号を出力し、且つ、クロックイネーブル信号及びデータマスク制御信号をハイにして出力するよう制御する出力信号制御手段と、を有し、
前記第１のメモリ手段は、
前記出力信号制御手段によって制御され、前記データ処理手段から出力された、前記クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得し、取得した前記クロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後に、前記データマスク制御信号に基づいてデータの出力を停止させるよう制御するデータ出力停止制御手段、を有し、
前記データ処理手段は、前記データ処理装置がリセットし、再起動した場合には、前記第２のメモリ手段からプログラム情報を出力させるための制御用信号を出力する制御用信号出力手段、を更に有する、
ことを特徴とするデータ処理装置。
【請求項６】
電源の瞬断を検出する瞬断検出手段と、
前記瞬断が検出された場合、当該瞬断状態から前記電源がオン状態になったときには、所定時間の経過後に、前記データ処理装置のリセットを実行させるように制御するリセット制御手段と、を更に有する、ことを特徴とする請求項５に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ処理手段に対し複数のメモリ手段を備えた構成におけるデータ処理制御方法、及びこのデータ処理制御方法を実現するデータ処理装置に関する。
【背景技術】
【０００２】
従来の携帯電話機では、待ち受けモード時における消費電流を抑えるために、ＰＳＲＡＭ（Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の低消費電流化に貢献するデバイスが使用されている。このデバイスを１６ビットのバーストモードで使用すれば、あるパフォーマンスまでは確保できるが、現在のＶｏＩＰ（Ｖｏｉｃｅ  ｏｖｅｒ  Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）対応携帯電話機では、高速なＣＰＵ処理が必要であり、さらに高いパフォーマンスが要求される。
そこで、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用い、３２ビットのバースト転送により高速に動作させることで、高パフォーマンスを実現している。このＳＤＲＡＭは安価なデバイスであることから、ＳＤＲＡＭを用いることはコスト低減の上からもメリットが大きい。
【０００３】
ところで、データ処理手段であるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）部に対し、記憶手段であるＳＤＲＡＭとＦＬＡＳＨ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）を併用する構成で同じバスを共有した場合（特許文献１参照）、即ち、ＳＤＲＡＭとＦＬＡＳＨを、ＡＳＩＣ部内のメモリコントロールユニット（ＭＥＭｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ：ＭＥＭＣ）に同一のバスで接続した場合、リセット（ＲＥＳＥＴ）時にバス衝突が発生していた。
【０００４】
衝突が発生している間、ＭＥＭＣに接続しているＦＬＡＳＨはアクセスできない状況に陥る。このため、今までは、ＳＤＣＫＥ（ＳＤＲＡＭ  ＣｌｏｃＫ  Ｅｎａｂｌｅ）信号（クロック有効信号）をＨ（Ｈｉｇｈ）レベルからＬ（Ｌｏｗ）レベルへ遷移した後、リセットがかかるようにしていた。
【特許文献１】特開２００１−５７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＤＲＡＭにプログラムを展開していて動作させた場合、リセットに伴いクロック信号（ＣＬＫ）の供給も停止する。ＭＥＭＣ側はリセットがかかるが、ＳＤＲＡＭはＣＬＫの供給もないため前の状態を保持していて、リセット直前がデータリードの場合、データ線にデータを乗せたまま停止していた。この場合、ＳＤＲＡＭにはリセット入力端子がないため、初期化されない。そのため、リセット時に初期化され、ＦＬＡＳＨが０番地からプログラムがスタートすると、ＳＤＲＡＭのリードのデータとデータバス上で衝突が発生していた。
そのため、ＣＰＵは、プログラムを開始することができず、ウォッチドッグタイマ（ｗａｔｃｈｄｏｇ  ｔｉｍｅｒ：ＷＤＴ）によるリセットに頼らなければならないので、リセットを繰り返す作業が発生していた。
【０００６】
また、ＳＤＣＫＥ信号がＬレベルになる場合は、必ずしも、そのサイクル終了信号のみではなく、例えば、サスペンドモード（ＳＵＳＰＥＮＤ  ＭＯＤＥ）に入る場合でもＬレベルになっていた。その場合、バスは解放状態ではなく、そのサイクルを保持又は維持した状態であり、同様の状態が発生し得る。従って、これに伴う復帰時間を短縮する必要がある。また、システム上、コマンドの制約が発生するため、ソフトウェアの作成上、困難な状況を作り出していた。
この発明の目的は、データ処理手段が記憶手段からのデータを読み込む際にデータの読み込み時の衝突を回避して、リセットを繰り返す作業を発生させないデータ処理制御方法及びデータ処理装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、この発明に係るデータ処理制御方法は、データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持する第１のメモリ手段と、プログラム情報が格納された第２のメモリ手段と、を含むデータ処理装置におけるデータ処理制御方法であって、前記データ処理装置におけるリセット信号を検知するステップと、前記リセット信号を検知した場合、前記データ処理手段から前記第１のメモリ手段に対してクロック信号を出力し、且つ、クロックイネーブル信号及びデータマスク制御信号をハイにして出力するステップと、前記メモリ手段が、前記クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得するステップと、取得した前記クロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後に、前記データマスク制御信号に基づいて前記第１のメモリ手段からのデータの出力を停止させるステップと、前記リセット信号に基づいて前記データ処理装置をリセットするステップと、前記リセット後に再起動した場合には、前記第２のメモリ手段から前記データ処理手段へプログラム情報を出力するステップと、を含むことを特徴としている。
【０００８】
また、この発明は、前記データ処理装置のリセットは、前記第１のメモリ手段からのデータの出力を停止させた後に実行する、ことが好ましい。
また、この発明は、前記第１のメモリ手段からのデータ出力の停止は、前記データ処理装置におけるリセット処理中に実行する、ことが好ましい。
また、この発明は、電源の瞬断を検出するステップを更に含み、前記瞬断が検出された場合、当該瞬断状態から前記電源がオン状態になったときには、所定時間の経過後に、前記データ処理装置におけるリセットを実行する、ことが好ましい。
【０００９】
この発明に係るデータ処理装置は、データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持する第１のメモリ手段と、プログラム情報が格納された第２のメモリ手段と、を含むデータ処理装置であって、前記データ処理装置におけるリセット信号を検知するリセット信号検知手段と、前記リセット信号を検知した場合、前記第１のメモリ手段に対してクロック信号を出力し、且つ、クロックイネーブル信号及びデータマスク制御信号をハイにして出力するよう制御する出力信号制御手段と、を有し、前記第１のメモリ手段は、前記出力信号制御手段によって制御され、前記データ処理手段から出力された、前記クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得し、取得した前記クロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後に、前記データマスク制御信号に基づいてデータの出力を停止させるよう制御するデータ出力停止制御手段、を有し、前記データ処理手段は、前記データ処理装置がリセットし、再起動した場合には、前記第２のメモリ手段からプログラム情報を出力させるための制御用信号を出力する制御用信号出力手段、を更に有する、ことを特徴としている。
【００１０】
また、この発明は、電源の瞬断を検出する瞬断検出手段と、前記瞬断が検出された場合、当該瞬断状態から前記電源がオン状態になったときには、所定時間の経過後に、前記データ処理装置のリセットを実行させるように制御するリセット制御手段と、を更に有する、ことが好ましい。
【発明の効果】
【００１１】
この発明によれば、リセット後の再起動時に、データ処理手段が記憶手段からのデータを読み込む際にデータの読み込み時の衝突を確実に回避することができるので、リセットを繰り返す作業を発生させない。更に、電源の瞬断発生時にも、同様に対応することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明を実施するための最良の形態について図面を参照して説明する。
（第１実施の形態）
図１は、この発明の第１実施の形態に係るデータ処理装置を備えた受信制御装置のシステム構成を示すブロック図である。ここでは、受信制御装置として携帯電話機を例示して説明する。
図１に示すように、データ処理装置１０は、入力した信号を処理するＡＳＩＣ部（データ処理手段）１１、ＡＳＩＣ部１１に接続され、ＡＳＩＣ部１１で処理されるデータを保持するＳＤＲＡＭ（第１のメモリ手段）１２、及びプログラム情報が格納されたＦＬＡＳＨ（第２のメモリ手段）１３を有しており、受信制御装置１４に設けられている。
【００１３】
受信制御装置１４は、データ処理装置１０と共に、アンテナ１５を介して基地局（図示しない）と信号の送受信を行うＲＦ送受信部１６、液晶表示部（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）１７、音声信号のＡ−Ｄ（Ａａｎａｌｏｇ−Ｄｉｇｉｔａｌ）・Ｄ−Ａ変換を行うコーデック部１８、電話機用のスピーカ１９、電話機用のマイク２０、ユーザによる情報入力用のキー入力部２１とを備えている。
ＡＳＩＣ部１１は、内部に、信号の変復調を行うベースバンド部２２、ＡＳＩＣ部１１における信号の制御を行うＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２３、ＳＤＲＡＭ１２の制御を行うＳＤＲＡＭＣ部２４、及びＦＬＡＳＨ１３の制御を行うＳＲＡＭＣ部２５を備えている。なお、ＡＳＩＣ部１１の駆動時に要するプログラムは、受信制御装置１４の電源投入時（イニシャル時）に、ＦＬＡＳＨ１３からＳＤＲＡＭ１２に展開され、格納される。
【００１４】
図２は、図１のＳＤＲＡＭＣ部の構成を示すブロック図である。図２に示すように、ＳＤＲＡＭＣ部２４は、アドレス／データラッチ回路２６、リフレッシュコントロール回路２７、制御信号発生部（シーケンサ）２８、及びロウ／カラムアドレス信号切換回路２９を有しており、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）３０を介してＣＰＵ２３に接続されている。
アドレス／データラッチ回路２６からのＤＡＴＡ、ロウ／カラムアドレス信号切換回路２９からのアドレス（ＡＤ）、制御信号発生部２８からのＳＤＱＭ（データマスク信号）、ＣＫＥ、ＳＤＣＳ／、ＲＡＳ／、ＣＡＳ／、ＷＥ／、及びＳＤＣＬＫ／の各信号線は、ＳＤＲＡＭ１２に接続されている。
【００１５】
図３は、図１のＡＳＩＣ部における信号発生回路の構成例を示すブロック図である。図３に示すように、ＡＳＩＣ部１１において、リセット制御部（ＲＥＳＥＴＣ部）３１の否定論理和（負論理ＯＲ）回路３２に、ソフトリセット、ハードリセット及びＷＤＴの各信号が入力して、否定論理和出力が遅延回路３３、立ち下がり検出回路３４、及びセレクタ３５，３６に入力する。立ち下がり検出回路３４からの出力は、ＳＤＲＡＭＣ部２４のモードレジスタ３７からの出力と共に論理積（ＡＮＤ）回路３８に入力し、ＡＮＤ回路３８からの出力と共に、ＳＤＲＡＭＣ部２４の制御部３９からの出力である、ＳＤＣＬＫを動作させるための信号（ＳＤＲＡＭ  Ｃｌｏｃｋ  Ｅｎａｂｌｅ：ＳＤＣＫＥ）が、Ｄフリップフロップ（Ｄ−ＦＦ）回路４０に入力する。Ｄ−ＦＦ回路４０は、強制リセットによりＨにする。そして、Ｄ−ＦＦ回路４０から、ＳＤＣＫＥ信号が出力される。
【００１６】
ＳＤＲＡＭＣ部２４のモードレジスタ３７からの出力は、セレクタ３５を経て制御部３９に入力し、制御部３９からは、セレクタ３６を経てＳＤＲＡＭ１２へ、他の制御信号、例えば、ＳＤＣＳ／＝Ｌ、ＲＡＳ／＝Ｈ、ＣＡＳ／＝Ｈ、ＷＥ／＝Ｈが出力される。なお、前記ＨはＨｉｇｈを示し、ＬはＬｏｗを示す。セレクタ３５，３６には、バーストストップコマンドが入力する。制御部３９からのＳＤＣＫＥ信号は、遅延回路３３からの出力と共に否定論理積（負論理ＡＮＤ）回路４１に入力して、負論理ＡＮＤ回路４１から全体内部リセット信号及び外部リセット信号が出力され、同時に、出力信号制御部４２に入力して、出力信号制御部４２からの出力はＳＤＲＡＭ１２へ出力される。
【００１７】
また、Ｄ−ＦＦ回路４０に、ＳＤＲＡＭＣ部２４の制御信号部（図示しない）からのＳＤＱＭ信号とＭＥＭＣＬＫ信号が入力して、立ち下がり検出回路３４からの出力が入力することにより、Ｄ−ＦＦ回路４０からＳＤＱＭ信号が出力される。
ここで、ＳＤＣＫＥ信号とＳＤＱＭ信号の具体的な処理例を示す。表１はＳＤＣＫＥ信を処理する場合、表２はＳＤＱＭ信号を処理する場合である。
【００１８】
【表１】
2008243170.tif 000003
【００１９】
【表２】
2008243170.tif 000004
【００２０】
図４は、ＳＤＲＡＭのバス解放手段の構成を示すブロック図である。図４に示すように、ＡＳＩＣ部１１の内部に設けられた、既存の回路に付加した付加回路としての、ＳＤＲＡＭのバス解放手段４３は、出力信号制御手段４２（図３参照）とリセット信号検知手段４４を有している。ＳＤＲＡＭのバス解放手段４３に、電源投入時ｎＰＯＲＳＴ、ＰＣＭＣＩＡからのＲＥＳＥＴ（ＰＲＥＳＥＴ）、ＳＯＦＴＲＳＴ、汎用ＲＥＳＴ（ｎＵＲＥＳＴ）、及びＷＤＴＲＳＴの各信号が入力することにより、リセット信号検知手段４４からの制御出力信号が出力信号制御手段４２へ入力し、出力信号制御手段４２は、ＳＤＣＫＥ、ＳＤＱＭ、ＳＤＲＡＭの各信号を動作させるための基準信号（ＳＤＣＬＫ）における、真理値、デフォルト（ＤＥＦＡＬＴ）、リセット（ＲＥＳＥＴ）中に対する制御処理を行う。
【００２１】
そして、バス解放手段４３から、バス（ＢＵＳ）接続されたＳＤＲＡＭ１２へ、制御処理されたＳＤＣＫＥ、ＳＤＱＭ、ＳＤＣＬＫの各信号が出力され、これらＳＤＣＫＥ、ＳＤＱＭ（バス解放）、ＳＤＣＬＫ（ＳＤＲＡＭのクロック）の各信号は、ＳＤＲＡＭ１２のデータ出力停止制御手段４５に入力する。また、バス解放手段４３から、ＡＳＩＣ内部ＲＳＴ及びＲＥＳＥＴＯＵＴの各信号が出力される。
このバス解放手段４３により、先ず、リセットを遅らせる（ＳＤＲＡＭ１２に上記各信号を供給した後、リセットする）処理を行い、次に、バス解放コマンドを出力して、強制的にバスを開放する。
【００２２】
つまり、立ち下がり検出回路３４、制御部３９（図３参照）、及びリセット信号検知手段４４（図４参照）は、データ処理装置１０におけるリセット信号を検知するリセット信号検知手段として機能し、出力信号制御部４２、制御部３９（図３参照）、及び出力信号制御手段４２（図４参照）は、リセット信号を検知した場合、ＳＤＲＡＭ１２に対してクロック信号（ＳＤＣＬＫ）を出力し、且つ、クロックイネーブル信号（ＳＤＣＫＥ）及びデータマスク制御信号（ＳＤＱＭ）をハイ（Ｈｉｇｈ）にして出力するよう制御する出力信号制御手段として機能する。
【００２３】
また、データ出力停止制御手段４５（図４参照）は、出力信号制御手段４２によって制御され、ＡＳＩＣ１１から出力された、クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得し、取得したクロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後に、データマスク制御信号に基づいてデータの出力を停止させるよう制御する、データ出力停止制御手段として機能する。
また、ＳＲＡＭＣ部２５（図１参照）は、ＡＳＩＣ部１１がリセットし、再起動した場合には、ＦＬＡＳＨ１３からプログラム情報を出力させるための制御用信号を出力する制御用信号出力手段として機能する。
【００２４】
次に、図１のデータ処理装置におけるデータ処理制御方法について説明する。
先ず、データ処理装置１０におけるリセット信号を検知する。このリセット信号を検知した場合、ＡＳＩＣ１１からＳＤＲＡＭ１２に対してクロック信号（ＳＤＣＬＫ）を出力し、且つ、クロックイネーブル信号（ＳＤＣＫＥ）及びデータマスク制御信号（ＳＤＱＭ）をハイ（Ｈｉｇｈ）にして出力する。
次に、ＳＤＲＡＭ１２が、クロック信号、クロックイネーブル信号及びデータマスク制御信号を取得し、取得したクロック信号及びクロックイネーブル信号に基づいて所定時間を計測し、当該所定時間の経過後、即ち、少なくとも２クロック分遅延させた後に、データマスク制御信号に基づいてＳＤＲＡＭ１２からのデータの出力を停止させる。
【００２５】
ＳＤＲＡＭ１２からのデータ出力停止後、リセット信号に基づいてＡＳＩＣ１１をリセットし、リセット後にＡＳＩＣ１１が再起動した場合には、ＦＬＡＳＨ１３からＡＳＩＣ１１へプログラム情報を出力する。
このデータ処理装置１０のリセットは、ＳＤＲＡＭ１２からのデータの出力を停止させた後に実行し、ＳＤＲＡＭ１２からのデータ出力の停止は、データ処理装置１０におけるリセット処理中に実行する。
【００２６】
このように、ＳＤＲＡＭのバス解放手段４３は、
（１）電源投入時（初期立ち上がり時）のリセット指示信号
（２）外部装置からのリセット指示を示す信号
（３）内部ソフトウェアからのリセット制御用信号（コマンド）
（４）他のＣＰＵからのリセット指示を示す信号
（５）ウォッチドックタイマ（ＷＤＴ）からの信号（システム（装置）が誤動作した場合に、システム（装置）の動作を正常に戻すための信号）
【００２７】
の各信号が入力した場合に、ＡＳＩＣ１１からＳＤＲＡＭ１２へ、データバスを開放させるためのＳＤＣＫＥ、ＳＤＱＭ、ＳＤＣＬＫの各信号を出力する。そして、ＳＤＲＡＭ１２が、ＳＤＣＫＥ、ＳＤＱＭ、ＳＤＣＬＫの各信号を取得することにより、所定期間経過後（少なくとも２クロック経過後）に、データバスを開放する。
これにより、再起動後、ＡＳＩＣ１１がＦＬＡＳＨ１３からのデータを読み込む場合において、データの衝突を確実に避けることができる。
上述したように、リセット時にＳＤＲＡＭ１２とＦＬＡＳＨ１３のバス衝突を回避することができるが、これについて、更に、言及する。
【００２８】
以下、ｉ−ＢＵＲＳＴ（登録商標）の場合の例を示す。ｉ−ＢＵＲＳＴの場合、高速なＣＰＵ処理が必須であり、少なくとも７２Ｍ以上で動作させないと、ベースバンド（Ｂ／Ｂ）処理の管理、動作処理サポートを実行しているＣＰＵは処理しきれない。これが、パフォーマンスを求められる要因の一つである。
安価、高速対応を考えると、疑似ＳＲＡＭより、遙かにコストパフォーマンスが良いため、これを何とか使う方法について記述する。
【００２９】
一方、ＳＤＲＡＭの使い方であるが、これは、ＣＰＵはコマンド発行にてＳＤＲＡＭＣのシーケンサを動作させ、ＳＤＲＡＭに制御信号を発生し、データの送受を実行する。この遷移については、ＣＰＵで管理していて、メモリコントローラ側へそのコマンドを発行する。また、ＳＤＣＫＥという信号があり、アクセスが無い場合、ＳＤＲＡＭＣは、ＳＤＣＫＥをＬにする。ＭＥＭＣ側は、ＳＤＲＡＭＣ側とＳＲＡＭＣ側に分ける。バスが共通バスであるが故に、ＦＬＳＨとＳＤＲＡＭのバスが衝突する。
そこで、第１の例として、別バスによりＦＬＳＨとＳＤＲＡＭのバスを切り離して、リセット（ＲＥＳＥＴ）がかかった場合でも、ＦＬＳＨは、通常のアクセスに戻る。ＳＤＲＡＭは、再度初期化されるため、問題は無い。しかし、この場合、バスを占有バスにしたため、バス系統の本数が増えるデメリットはあるが、システム上の不具合に繋がるよりは、メリットは大である。
【００３０】
第２の例としては、このバス衝突が発生するのは、ＳＤＲＡＭがバスリード中でバスを解放していないのが問題である。ライトサイクル中の場合、ＣＰＵやＭＥＭＣは、リセットが発生した場合、ハード上、初期化されるため、ＣＰＵ側からのリセットは、有効に働く。であれば、ＳＤＲＡＭがデータを解放するサイクル中は、リセットはかけずに、そのサイクルの終了を待って、リセットがかかるように、ＳＤＲＡＭＣを作成する。又は、リセットがかかると、リセットは、データ解放サイクルを起動する。
第３の例としては、リセットがかかると、そのサイクル以降は無視するため、強制的に、バスをフローティングする仕掛けをもつ。即ち、クロックを維持して、ＤＱＭ信号をＨに維持する。その状態のままで、遅延して全体にリセットをかける。
【００３１】
第４の例としては、バーストストップ（ＢＵＲＳＴ  ＳＴＯＰ）コマンドが発生した場合は、データバスは、解放される。そのため、ハード的にリセットが発生した場合に、検知し、疑似コマンド相当の発生ビットを作成して、強制的に制動部を動作させる例（１）と、リセット検知後、制御信号発生部ではなく、強制的にバーストストップコマンド相当の制御信号にマルチプレクサで切り替えて、ＳＤＲＡＭにバーストストップコマンドを受け付けさせる例（２）を示す。これら例（１），（２）で、ＳＤＲＡＭがバスを解放した後、全体のリセットを発生する。今までの制御シーケンスを崩すことなく、追加回路で対応する例である。
また、ソフトリセット発生の場合は、バーストストップコマンドを発生して、データバスを解放した後、ソフトリセットを発行しても良い（例（３））。
【００３２】
このような仕組みを、ＳＤＲＡＭコントローラ側に簡単なハードロジックを追加することで形成することにより、ＳＤＲＡＭを使いこなすことができ、ＳＤＲＡＭの優れた利点（コストパフォーマンスや高速性）を相殺することなく、リセットがかかった場合でも、ＳＤＲＡＭがＲＥＦＲＥＳＨ状態にある場合でも、ＦＬＡＳＨは、アクセスすることができる。
このことが、ひいては、システムの簡略化、プログラム上の制約を取り去り、プログラムの複雑さや開発時間の短縮に繋がる。また、バス衝突によるＦＬＡＳＨやＳＤＲＡＭのダメージを避けられ、更に、バス衝突故に増大していた低消費電流化にも貢献する。
（第２実施の形態）
【００３３】
図５は、この発明の第２実施の形態に係るデータ処理装置を備えた受信制御装置のシステム構成を示すブロック図である。ここでは、受信制御装置として携帯電話機を例示して説明する。
図５に示すように、データ処理装置５０は、瞬断検出部（瞬断検出手段）５１と、ＡＳＩＣ部（データ処理手段）５２に設けたリセットコントローラ（リセット制御手段）５３を備えている。その他の構成及び作用は、第１実施の形態に示すＡＳＩＣ部１１を有するデータ処理装置１０（図１参照）と同様である。
【００３４】
つまり、ＡＳＩＣ部５２は、ベースバンド部２２、ＣＰＵ２３、ＳＤＲＡＭＣ部２４、及びＳＲＡＭＣ部２５を備えたＡＳＩＣ部１１に、更に、リセットコントローラ５３を備えており、リセットコントローラ５３には、瞬断検出部５１からの瞬断検出信号が入力する。
瞬断検出部５１は、電源の瞬断を検出し、リセットコントローラ５３は、瞬断が検出された場合、当該瞬断状態から電源がオン（ＯＮ）状態になったときには、所定時間の経過後に、データ処理装置５０のリセットを実行させるように制御する。瞬断検出部５１とリセットコントローラ５３は、それぞれ個別に設ける他、ＡＳＩＣ部５２の内部に一体的に組み込んで設けても良い。
【００３５】
上述した第１実施の形態に係るデータ処理装置１０の場合、通常の再起動（リセット）時においては対応することができたが、瞬間的に電圧低下が生じたり電源がオフ（ＯＦＦ）になったりする瞬断（瞬間停電）時には対応していない。
携帯電話機等において、例えば、電池の容量低下等により瞬断が発生すると、システムが一斉にダウンしてしまうが、このシステムダウン時でさえ、確実に、正常復帰することが必須であり、暴走は許されないため、再起動が必要とされる。しかしながら、瞬断時に再起動するとバス衝突が発生するため、再起動信号を入力する際に遅延時間を設ける。
【００３６】
図６は、電源電圧とリセット入力信号の遷移状態をグラフで示す説明図である。図６に示すように、電源電圧ＶＤＤが低下してきた場合には回路もその周辺部も正常動作ができないので、電源電圧ＶＤＤが立ち上がる途中に遅延時間（所定時間）ｔＤを設け、遅延時間ｔＤ経過後に、再起動入力信号ＲＥＳＩＮの入力停止が解除されるようにする。即ち、データ処理装置５０のリセットを実行させる。
この遅延時間ｔＤの間に、約１０ｍｓの再起動出力信号発生時間を取り、この時間内にＳＤＲＡＭのバスを解放することにより、瞬断時の再起動においてもバス衝突が発生しない。
【００３７】
即ち、電源オフ時は、電源が供給されないため、システムは不安定状態に陥るが、それ以後は、図６に示すように遷移するので、図６に、遅延時間ｔＤの発生タイミングを示すように、電源がオフするまでの過渡期には処理せず、オフからオンへの過渡期に処理するようにする。
図７は、電源と瞬断検出部とリセットコントローラの間における入出力信号を示す説明図である。図７に示すように、電源５４から電源電圧信号がＶＤＤ部に供給される瞬断検出部５１は、電源５４の瞬断を検出して、瞬断検出信号を、ＲＥＳＯＵＴ部からＡＳＩＣ部５２のリセットコントローラ５３へ出力する。瞬断検出信号が、リセットコントローラ５３のｎ＿ＰＯＲ部に入力すると、リセットコントローラ５３は、遅延時間ｔＤ経過後に再起動出力信号ＲＥＳＥＴＯＵＴを出力する。
【００３８】
なお、遅延時間ｔＤは、外付けコンデンサ容量Ｃと遅延回路抵抗Ｒの定数選択により任意に設定することができる。
図８は、図７のリセットコントローラにおける再起動出力信号発生回路例を示す回路図である。図８に示すように、リセットコントローラ５３は、例えば、論理積（ＡＮＤ）回路５４，５５、パルス調整部（ｐｕｌｓｅ  ｅｘｔｅｎｄｅｒ  ｌｏｇｉｃ）５６、及びシフトレジスタ５７，５８からなる、再起動出力信号ＲＥＳＥＴ＿ＯＵＴの発生回路を有している。
【００３９】
ＡＮＤ回路５４には、ｓｏｆｔ＿ｒｅｓｅｔ＿ｎ信号及びＷＤＴ＿ｒｓｔ＿ｎ信号が入力し、パルス調整部５６には、ＡＮＤ回路５４からの出力信号が入力する。ＡＮＤ回路５５には、電源オン時のリセット信号又は瞬断時に発生するリセット信号であるｎ＿ＰＯＲ信号、ｎ＿ＵＲＥＳＥＴ信号、ｐｃ＿ｈｏｓｔ＿ｓｏｆｔ＿ｒｅｓｅｔ＿ｎ信号が入力すると共に、ＰＲＥＳＥＴ信号が反転入力し、更に、パルス調整部５６からの出力信号が入力する。
【００４０】
シフトレジスタ５７には、クロック（ＳＢＣＬＫ）信号、“１”信号、及びＡＮＤ回路５５からの出力信号が入力し、シフトレジスタ５８には、クロック（ＳＢＣＬＫ）信号、シフトレジスタ５７からの出力信号であるｎ＿ＲＥＳＥＴ＿ＯＵＴ信号、及びＡＮＤ回路５５からの出力信号が入力する。そして、シフトレジスタ５７からｎ＿ＲＥＳＥＴ＿ＯＵＴ信号が、シフトレジスタ５８からｒｓｔｃ＿ｎ＿ａｓｉｃ＿ｎ（ｉｎｔｅｒｎａｌ  ｌｏｇｉｃ）信号が、それぞれ出力される。
そして、電源瞬断時、リセットコントローラ５３は、ＲＥＳＥＴ＿ＯＵＴ信号を発生させる。なお、図８に示す再起動出力信号発生回路は、電源オン時、ＲＥＳＥＴ＿ＯＵＴ信号も発生させる。
【００４１】
上記構成を有するデータ処理装置５０により、電源の瞬断発生時や再起動発生時にも、ＳＤＲＡＭは、データバスを解放してＦＬＡＳＨのバスとの衝突が発生しないので、ＦＬＡＳＨへのアクセスが可能になり、再起動時間を短縮することができる。これが、ひいては、システムの簡略化やプログラム開発時間の短縮に繋がり、また、バス衝突によりＦＬＡＳＨやＳＤＲＡＭがダメージを受けるのを避けることができると共に、バス衝突によって増大してしまう消費電流を低減することもできる。
【００４２】
このように、データ処理装置５０にあっては、１．簡単な回路構成でシステム上リセットが繰り返されない、２．今までのシステム構成を使用することができる、３．簡単なロジックの追加でバス衝突を回避することができる、４．バス衝突による初期化時間を短縮することができる、５．瞬断時にも対応することができる、６．ＦＬＡＳＨとＳＤＲＡＭの両方に対してバス衝突によるデバイスのダメージを無くすことができる、７．今までのシーケンスを変更することなく簡単な回路付加で根本的に対応することができる、という種々の効果を得ることができる。
なお、本発明は、上述した実施の形態により説明したが、この実施の形態に限定されるものではない。従って、本発明の趣旨を逸脱することなく変更態様として実施するものも含むものである。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施の形態に係るデータ処理装置を備えた受信制御装置のシステム構成を示すブロック図である。
【図２】図１のＳＤＲＡＭＣ部の構成を示すブロック図である。
【図３】図１のＡＳＩＣ部における信号発生回路の構成例を示すブロック図である。
【図４】ＳＤＲＡＭのバス解放手段の構成を示すブロック図である。
【図５】この発明の第２実施の形態に係るデータ処理装置を備えた受信制御装置のシステム構成を示すブロック図である。
【図６】電源電圧とリセット入力信号の遷移状態をグラフで示す説明図である。
【図７】電源と瞬断検出部とリセットコントローラの間における入出力信号を示す説明図である。
【図８】図７のリセットコントローラにおける再起動出力信号発生回路例を示す回路図である。
【符号の説明】
【００４４】
１０，５０  データ処理装置
１１  ＡＳＩＣ部
１２  ＳＤＲＡＭ
１３  ＦＬＡＳＨ
１４  受信制御装置
１５  アンテナ
１６  ＲＦ送受信部
１７  ＬＣＤ
１８  コーデック部
１９  スピーカ
２０  マイク
２１  キー入力部
２２  ベースバンド部
２３  ＣＰＵ
２４  ＳＤＲＡＭＣ部
２５  ＳＲＡＭＣ部
２６  アドレス／データラッチ回路
２７  リフレッシュコントロール回路
２８  制御信号発生部
２９  ロウ／カラムアドレス信号切換回路
３０  ＡＨＢ
３１  リセット制御部
３２  負論理ＯＲ回路
３３  遅延回路
３４  立ち下がり検出回路
３５，３６  セレクタ
３７  モードレジスタ
３８，５４，５５  ＡＮＤ回路
３９  制御部
４０  Ｄ−ＦＦ回路
４１  負論理ＡＮＤ回路
４２  出力信号制御部
４３  バス解放手段
４４  リセット信号検知手段
４５  データ出力停止制御手段
５１  瞬断検出部
５２  ＡＳＩＣ部
５３  リセットコントローラ
５４  電源
５６  パルス調整部
５７，５８  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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