(57)【要約】【課題】  電力ゲート論理を有する低電力レベル・センシティブ・スキャン設計ラッチの方法及びシステムを提供する。【解決手段】  特定用途向け集積回路（ＡＳＩＣ）におけるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内部の論理回路内の漏電電流を防ぐ方法を提供する。ＡＳＩＣが製造検査モードにあるとき、電力ゲート回路の入力端子におけるゲート信号は電力ゲート回路内のトランジスタの閾値電圧を超えるように設定される。従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路に到達することを可能にさせる。ＡＳＩＣが通常の機能モードにあるときには、ゲート信号は閾値電圧より低く設定される。従って、ゲート信号は、電力ゲート回路に、電流がＬＳＳＤラッチ回路内の特定の論理回路（例えば、スキャン論理）に到達するのを防止させ、それにより、ＬＳＳＤラッチ回路内の漏電電流及び発熱を防ぐことによってＡＳＩＣ内の電力を節約する。【選択図】      図１
2008172770.tif 000002
【特許請求の範囲】
【請求項１】
１つ又は複数のラッチ回路と、
前記１つ又は複数のラッチ回路内の少なくとも１つの論理と、
前記少なくとも１つの論理に結合し、前記少なくとも１つの論理への及びそれからの電流の流れの決定的防止を可能にする電力ゲート回路と
を備える回路。
【請求項２】
前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第１電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第１電圧接続に結合したソース端子、及び前記少なくとも１つの論理に結合したドレイン端子を有する第１トランジスタと、
前記第１トランジスタのゲートに結合し、選択可能な振幅を有する第１入力電圧を受け取る電力ゲート入力と
を備える、請求項１に記載の回路。
【請求項３】
前記電力ゲート回路は、
前記少なくとも１つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第２トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第２トランジスタのゲート端子に結合した出力端子を有し、前記出力端子に反転した入力電圧を供給するインバータと
をさらに備え、
前記第２トランジスタは、前記第１トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになる、
請求項２に記載の回路。
【請求項４】
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第１トランジスタを通して前記電圧電源から前記少なくとも１つの論理に流れ、
前記第１入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第１トランジスタを通して流れない、
請求項２に記載の回路。
【請求項５】
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第２トランジスタをオンにするのに必要な低閾値電圧であり、電流が前記第２トランジスタを通して前記少なくとも１つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第２トランジスタをオンにするのに必要な前記低閾値電圧より高いとき、電流が前記第２トランジスタを通して流れない、
請求項３に記載の回路。
【請求項６】
前記第１入力電圧の振幅が、最高でも前記第１トランジスタをオンにするのに必要な低閾値電圧であるとき、電流が前記第１トランジスタを通して前記電圧電源から前記少なくとも１つの論理に流れ、
前記第１入力電圧の振幅が前記低閾値電圧より高いとき、電流が前記第１トランジスタを通して流れない、
請求項２に記載の回路。
【請求項７】
前記第１入力電圧の振幅が、最高でも前記第１トランジスタをオンにするのに必要な低閾値電圧であるとき、前記反転した入力電圧は最低でも前記第２トランジスタをオンにするのに必要な高閾値電圧であり、電流が前記第２トランジスタを通して前記少なくとも１つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧が前記第２トランジスタをオンにするのに必要な前記高閾値電圧より低いとき、電流が前記第２トランジスタを通して流れない、
請求項３に記載の回路。
【請求項８】
前記１つ又は複数のラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第２ＬＳＳＤラッチ回路に結合した機能的データ出力を含まない第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第１の２ラッチＬＳＳＤ構成と、
専らスキャン論理からなる第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第２の２ラッチＬＳＳＤ構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第１ＬＳＳＤラッチ回路及び第２ＬＳＳＤラッチ回路を有する、第３の２ラッチＬＳＳＤ構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第１ＬＳＳＤラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路とを有する、第４の２ラッチＬＳＳＤ構成と
の中の複数のラッチ回路設計のうちの１つに構成されるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路である、請求項１に記載の回路。
【請求項９】
前記第１トランジスタが高閾値電圧に対してオンになるとき、前記電力ゲート入力における前記第１入力電圧の振幅は、ＡＳＩＣの製造検査モードの間、最低でも前記第１トランジスタの前記高閾値電圧に設定され、
前記第１トランジスタが高閾値電圧に対してのみオンになるとき、前記電力ゲート入力における前記第１入力電圧の振幅は、前記ＡＳＩＣの通常の機能モードの間、前記高閾値電圧より低く設定され、それにより、前記電力ゲート回路が、前記ＡＳＩＣの通常の機能モードの間、電流が前記１つ又は複数のラッチ回路内の前記少なくとも１つの論理に到達することを防ぐ、
請求項２に記載の回路。
【請求項１０】
前記回路は集積回路である、請求項１に記載の回路。
【請求項１１】
前記回路は特定用途向け集積回路（ＡＳＩＣ）である、請求項１に記載の回路。
【請求項１２】
１つ又は複数のラッチ回路と、
前記１つ又は複数のラッチ回路内の少なくとも１つの論理と、
前記少なくとも１つの論理に結合し、前記少なくとも１つの論理への及びそれからの電流の流れの決定的防止を可能にする電力ゲート回路と
を備える集積回路（ＩＣ）。
【請求項１３】
前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第１電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第１電圧接続に結合したソース端子、及び前記少なくとも１つの論理に結合したドレイン端子を有する第１トランジスタと、
前記第１トランジスタのゲートに結合し、選択可能な振幅を有する第１入力電圧を受け取る電力ゲート入力と、
前記少なくとも１つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第２トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第２トランジスタのゲート端子に結合した出力端子を有し、前記出力端子において反転した入力電圧を供給するインバータと
を備え、
前記第２トランジスタは、前記第１トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになる、
請求項１２に記載の集積回路。
【請求項１４】
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第１トランジスタを通して前記電圧電源から前記少なくとも１つの論理に流れ、
前記第１入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第１トランジスタを通して流れず、
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な前記高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第２トランジスタをオンにするのに必要な前記低閾値電圧であり、電流が前記第２トランジスタを通して前記少なくとも１つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第２トランジスタをオンにするのに必要な低閾値電圧より高いとき、電流が前記第２のトランジスタを通して流れない、
請求項１３に記載の集積回路。
【請求項１５】
前記第１入力電圧の振幅が、最高でも前記第１トランジスタをオンにするのに必要な低閾値電圧であるとき、電流が前記第１トランジスタを通して前記電圧電源から前記少なくとも１つの論理に流れ、
前記第１入力電圧の振幅が前記低閾値電圧より高いとき、電流が前記第１トランジスタを通して流れず、
前記第１入力電圧の振幅が、最高でも前記第１トランジスタをオンにするのに必要な前記低閾値電圧であるとき、前記反転した入力電圧は最低でも前記第２トランジスタをオンにするのに必要な高閾値電圧であり、電流が前記第２トランジスタを通して前記少なくとも１つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧が前記第２トランジスタをオンにするのに必要な前記高閾値電圧より低いとき、電流が前記第２トランジスタを通して流れない、
請求項１３に記載の集積回路。
【請求項１６】
前記１つ又は複数のラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第２ＬＳＳＤラッチ回路に結合した機能的データ出力を含まない第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第１の２ラッチＬＳＳＤ構成と、
専らスキャン論理からなる第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第２の２ラッチＬＳＳＤ構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第１ＬＳＳＤラッチ回路及び第２ＬＳＳＤラッチ回路を有する、第３の２ラッチＬＳＳＤ構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第１ＬＳＳＤラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路とを有する、第４の２ラッチＬＳＳＤ構成と
の中の複数のラッチ回路設計のうちの１つに構成されるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路である、請求項１２に記載の集積回路。
【請求項１７】
前記第１トランジスタが高閾値電圧に対してオンになるとき、前記電力ゲート入力における前記第１入力電圧の振幅は、前記ＡＳＩＣの製造検査モードの間、最低でも前記第１トランジスタの前記高閾値電圧に設定され、
前記第１トランジスタが高閾値電圧に対してのみオンになるとき、前記電力ゲート入力における前記第１入力電圧の振幅は、前記ＡＳＩＣの通常の機能モードの間、高閾値電圧より低く設定され、それにより、前記電力ゲート回路は、前記ＡＳＩＣの通常の機能的モードの間、電流が前記１つ又は複数のラッチ回路内の前記少なくとも１つの論理に到達することを防ぐ、
請求項１３に記載の集積回路。
【請求項１８】
電力ゲート回路を、機能論理を有する集積回路（ＩＣ）内の１つ又は複数のレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内の論理に結合するステップと、
前記ＩＣの検査段階の間、前記１つ又は複数のＬＳＳＤラッチ回路内の論理が、前記電力ゲート回路に第１入力電圧を印加することにより、前記電力ゲート回路内のコンポーネントをオンにして電流が前記論理へ及びそれから流れるように動作することを決定的に可能にするステップと、
前記ＩＣの通常の動作の間、前記電力ゲート回路からの前記第１入力電圧を除去することにより、前記１つ又は複数のＬＳＳＤラッチ回路を通る漏電電流を防ぐステップと
を含み、
前記第１入力電圧の除去は前記電力ゲート回路を停止し、前記１つ又は複数のＬＳＳＤラッチ回路内の前記論理を通して電流が流れるのを防ぐ、
方法。
【請求項１９】
前記電力ゲート回路は、
前記電力ゲート回路を電圧電源に結合するための第１電圧接続と、
前記電力ゲート回路を接地リファレンスに結合するための接地電圧接続と、
前記第１電圧接続に結合したソース端子、及び前記少なくとも１つの論理に結合したドレイン端子を有する第１トランジスタと、
前記第１トランジスタのゲートに結合し、選択可能な振幅を有する第１入力電圧を受け取る電力ゲート入力と、
前記少なくとも１つの論理に結合したソース端子、及び前記接地電圧接続に結合したドレイン端子を有する第２トランジスタと、
前記電力ゲート入力に結合した入力端子、及び前記第２トランジスタのゲート端子に結合した出力端子を有し、前記出力端子において反転した入力電圧を供給するインバータとを備え、
前記第２トランジスタは、前記第１トランジスタがオンになる閾値電圧の反転である閾値電圧に対してオンになり、
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な高閾値電圧であるとき、電流が前記第１トランジスタを通して前記電圧電源から前記少なくとも１つの論理に流れ、
前記第１入力電圧の振幅が前記高閾値電圧より低いとき、電流が前記第１トランジスタを通して流れず、
前記第１入力電圧の振幅が、最低でも前記第１トランジスタをオンにするのに必要な前記高閾値電圧であるとき、前記反転した入力電圧は最高でも前記第２トランジスタをオンにするのに必要な低閾値電圧であり、電流が前記第２トランジスタを通して前記少なくとも１つの論理から前記接地電圧接続に流れ、
前記反転した入力電圧の振幅が前記第２トランジスタをオンにするのに必要な前記低閾値電圧より高いとき、電流が前記第２トランジスタを通して流れない、
請求項１８に記載の方法。
【請求項２０】
前記１つ又は複数のＬＳＳＤラッチ回路は、
分離したスキャン論理及びデータ論理を含み、そして第２ＬＳＳＤラッチ回路に結合した機能的データ出力を含まない第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第１の２ラッチＬＳＳＤ構成と、
専らスキャン論理からなる第１ＬＳＳＤラッチ回路と、スキャン論理及び前記機能的データ出力からなる第２ＬＳＳＤラッチ回路とを有する、第２の２ラッチＬＳＳＤ構成と、
両方共に、分離したスキャン論理及びデータ論理を含む第１ＬＳＳＤラッチ回路及び第２ＬＳＳＤラッチ回路を有する、第３の２ラッチＬＳＳＤ構成と、
分離したスキャン論理及びデータ論理並びに前記機能的データ出力を含む第１ＬＳＳＤラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路とを有する、第４の２ラッチＬＳＳＤ構成と
の中の複数のラッチ回路設計のうちの１つに構成される、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、特定用途向け集積回路（ＡＳＩＣ）の分野に関し、具体的には、ラッチ回路に関する。さらにより具体的には、本発明は、レベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路における漏電電流を防ぐための改善された方法及びシステムに関する。
【背景技術】
【０００２】
特定用途向け集積回路（ＡＳＩＣ）は、１つ又は複数の特定の使用に対してカスタマイズされた集積回路（ＩＣ）である。ラッチは、複数の論理ゲート回路を含み、非同期の順序論理システムにおける情報をストアするのに使用される。単一のラッチ回路は１ビットの情報をストアすることができるので、通常複数のラッチがＡＳＩＣ内で用いられる。回路の幾何学的形状がさらに小さくなり続けるので、従来のＡＳＩＣの電力密度は極端に大きくなりつつある。
【０００３】
従来のＡＳＩＣにおいては、信号値が変化するとき、電力は主に活動中の論理によって消費される。しかしながら、電力はまた、ソースからドレインへの漏電によって損失する可能性がある。回路密度が増加すると、回路テスタによって接触されるピンの数と設計に含まれるランダム論理の量との間の比が減少し、それにより、製造欠陥（例えば、０で停止又は１で停止）を発見するための製造検査がより難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
回路設計の内部論理の可観測性及び可制御性を増加させるために、設計者は、多くの場合、レベル・センシティブ・スキャン設計（ＬＳＳＤ）を利用する。ＬＳＳＤは、製造検査中にテスタが値を直接スキャンすることができるポイントをＡＳＩＣ設計内に備え付ける。回路が製造検査を通った後（即ち、機能モードにおいて）、スキャン・クロックは、通常、ＬＳＳＤラッチのスキャン論理部分から止められる。しかしながら、ラッチのスキャン論理部分は依然として、通常ＡＳＩＣの電源に接続され、このことが、ＬＳＳＤラッチ回路のスキャン論理部分が電流漏れを続けることを放置する。ＡＳＩＣが機能モードにあるときに発生する漏電電流は、ＬＳＳＤラッチ回路のスキャン論理部分に付加的なエネルギー消費をさせ、不要な熱を発生させる。従来のＡＳＩＣは数百万のラッチを含む可能性があるので、各々のラッチ内の少量の漏電電流でさえも、大きな累積電力損失をもたらす可能性がある。従って、ＬＳＳＤラッチ回路内の漏電電流を防ぐことによって電力消費を削減する改善された方法が必要である。
【課題を解決するための手段】
【０００５】
特定用途向け集積回路（ＡＳＩＣ）におけるレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路内のスキャン論理回路における漏電電流を防ぐ方法及びシステムが開示される。電力ゲート回路の入力端子に加えられるゲート信号が、ＡＳＩＣが製造関連検査を受けているときにＡＳＩＣ内のＬＳＳＤラッチのスキャン論理部分を選択的に活性化するために用いられる。１つの実施形態において、電力ゲート回路は、複数の電界効果トランジスタ（ＦＥＴ）及び論理インバータを含む。ゲート信号はＦＥＴのゲートに加えられ、電力ゲート回路内のトランジスタをオン／オフにする。ＡＳＩＣが通常の機能モードにあるとき（即ち、製造検査が完了した後）、ゲート信号はＦＥＴの閾値電圧より低く設定され、その結果、電力ゲート回路内のＦＥＴは、電流がＬＳＳＤラッチ内のスキャン論理回路に流れるのを防ぐ。従って、ＬＳＳＤラッチ内のスキャン論理回路の不活性化は、ＡＳＩＣが通常の機能モードにあるとき、ＬＳＳＤラッチ内のスキャン論理回路内における漏電電流及び発熱を防ぐことによって、電力を節約する。
【０００６】
上述の及び付加的な本発明の目的、特徴及び利点は、以下の詳細に記述された説明の中で明らかとなるであろう。
【０００７】
本発明自体、並びに、その好ましい使用方法、さらなる目的、及び利点は、例証的な実施形態の以下の詳細な説明を添付の図面と併せて読み、参照することにより最も良く理解されることになる。
【発明を実施するための最良の形態】
【０００８】
本発明は、特定用途向け集積回路（ＡＳＩＣ）内のレベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路のスキャン論理部分における漏電電流を防ぐ方法及びシステムを提供する。
【０００９】
ここで図１を参照すると、本発明の一実施形態によるＡＳＩＣ１００の高レベルのブロック図が示される。ＡＳＩＣ１００は、論理１０５、ローカル・メモリ１１０、及びクロック回路１３５を含む。論理１０５は、ＬＳＳＤラッチ２  １２０に結合するＬＳＳＤラッチ１  １１５を含む。ここで用いられるように、ＬＳＳＤは、ユーザが回路の検査中に信号値をスキャンすることができる回路内の複数のポイントを含む回路設計を意味する。ローカル・メモリ１１０は、ＡＳＩＣ１００の論理１０５内の付加的な回路（図示せず）によって用いることができる。ＬＳＳＤラッチ１  １１５及びＬＳＳＤラッチ２  １２０に結合したクロック回路１３５は、論理１０５内の種々の電気的コンポーネントによって用いられる１つ又は複数の周期的なクロック信号を生成することができる。他の実施形態においては、論理１０５は２つより多くの相互接続したＬＳＳＤラッチを含むことができ、論理１０５の現在の構成は、単に例示のために与えられ、本発明に対する如何なる限定をも意味するものではない。
【００１０】
例証的な実施形態よると、ＡＳＩＣ１００はデータ入力１２５において入力信号を受け取り、ついで、データ出力１３０において出力信号を生成する。示されるように、ＬＳＳＤラッチ１  １１５はデータ入力１２５に結合し、ＬＳＳＤラッチ２  １２０はデータ出力１３０に結合する。ＡＳＩＣ１００の動作の間、ＬＳＳＤラッチ１  １１５は、中間出力信号をＬＳＳＤラッチ２  １２０に伝える前に、データ入力１２５及びクロック回路１３５からの信号を用いて１つ又は複数の論理機能を実行する。ＬＳＳＤラッチ２  １２０は、ＬＳＳＤラッチ１  １１５及びクロック回路１３５からの入力を用いて１つ又は複数の論理機能を実行し、データ出力１３０に出力信号を生成する。
【００１１】
図の説明において、類似の要素は、先行する図面のものと類似の名称及び参照番号が付与される。後の図面が異なる文脈において又は異なる機能性によって要素を用いる場合には、その要素には図面の番号を表す異なる先頭の数字が付与される（例えば、図１に対して１ｘｘ及び図２に対して２ｘｘ）。要素に割り当てられる特定の数字は、単に、説明の補助として与えられ、本発明に対する如何なる限定（構造的及び機能的）をも意味するものではない。
【００１２】
ここで図２を参照すると、本発明の一実施形態による、ＬＳＳＤラッチ回路１  １１５及びＬＳＳＤラッチ回路２  １２０に関する電力ゲート回路２００の概略図が示される。ＬＳＳＤラッチ回路１  １１５は、スキャン論理２０５及びデータ論理２１０を含む。クロック信号「Ａ＿ｃｌｋ」２３５の端子及び入力信号「Ｓｃａｎ＿ｄａｔａ」２４０の端子はスキャン論理２０５の入力端子に結合する。同様に、クロック信号「Ｃ＿ｃｌｋ」２４５の端子及び入力信号「Ｆｕｎｃ＿ｄａｔａ」２５０の端子はデータ論理２１０の入力端子に結合する。さらに、クロック信号「Ｂ＿ｃｌｋ」２５５の端子はＬＳＳＤラッチ２  １２０に結合する。ＬＳＳＤラッチ２  １２０の第２入力端子がラッチ接続２５７を介してＬＳＳＤラッチ１  １１５からの中間出力に結合する。ＬＳＳＤラッチ２  １２０は出力信号「Ｆｕｎｃ＿ｏｕｔ」２６０及び「Ｓｃａｎ＿ｏｕｔ」２６５を生成し、それらが図１のデータ出力１３０を構成する。
【００１３】
ＬＳＳＤラッチ回路１  １１５及びＬＳＳＤラッチ回路２  １２０の両方は、電源（即ち、ドレイン電圧（Ｖｄｄ）２７０及び接地電圧（Ｇｎｄ）２７５）がラッチ又はそのコンポーネントに結合することができる電力端子を含む。特に、ＬＳＳＤラッチ１のスキャン論理２０５及びデータ論理２１０の両方には、電源に接続するための別々の端子Ｖｄｄ２７０及びＧｎｄ２７５が備えられる。本実施形態においては、スキャン論理２０５は、以下に説明するように、電力ゲート回路２００を介して電源に接続する。
【００１４】
例証的な実施形態によると、電力ゲート回路２００は、ｐ型電界効果トランジスタ（ＰＦＥＴ）２１５、ｎ型ＦＥＴ（ＮＦＥＴ）２２０、及びインバータ２２５を含む。ゲート信号「Ｐｗｒ＿ｇａｔｅ」２３０に対する入力端子はＰＦＥＴ２１５のゲート及びインバータ２２５の入力に結合する。インバータ２２５の出力はＮＦＥＴ２２０のゲートに結合する。ＰＦＥＴ２１５のソースはＶｄｄ２７０に結合し、ＰＦＥＴ２１５のドレインはスキャン論理２０５の第１電力端子に結合する。同様に、ＮＦＥＴ２２０のドレインがＧｎｄ２７５に結合し、ＮＦＥＴ２２０のソースはスキャン論理２０５の第２電力端子に結合する。
【００１５】
１つの実施形態において、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０は静的信号である。ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧を超えるときには、ＰＦＥＴ２１５がオンになり、電流がＰＦＥＴ２１５を通して流れる。同時に、インバータ２２５が、ＮＦＥＴ２００のゲートにおいてゲート信号Ｐｗｒ＿ｇａｔｅ２３０を（高電圧から低電圧に）反転させ、このインバータ信号がＮＦＥＴ２２０をオンにし、電流がＮＦＥＴ２２０を通して流れる。ここで用いられるように、閾値電圧は、ＰＦＥＴ又はＮＦＥＴに印加され、それぞれのデバイスをオンにして電流がＰＦＥＴ又はＮＦＥＴ内のチャネルを通して流れることを可能にする電圧を意味する。閾値電圧の値、及びそれゆえＰｗｒ＿ｇａｔｅ２３０の値は、ＰＦＥＴ２１５及びＮＦＥＴ２２０のサイズ及び動作特性に基づくものである。この値は、回路全体の設計特性として与えられる。
【００１６】
本発明の実施形態では、ＮＦＥＴトランジスタ２２０の閾値電圧、即ち、ＮＦＥＴトランジスタ２２０がオンになる電圧は、ＰＦＥＴ２１５がオンになる閾値電圧の反転であると想定されている。これら２つの異なる閾値電圧の間の区別を明確にするために、ＰＦＥＴ２１５に対する閾値電圧は高閾値電圧と呼び、「高」電圧振幅がＰＦＥＴ２１５をオンにすることを示す。また、ＮＦＥＴ２２０に対する閾値電圧は低閾値電圧と呼び、「低」電圧振幅がＮＦＥＴ２２０をオンにすることを示す。電力ゲート回路２００の設計は、両方のトランジスタをオンにするゲート信号Ｐｗｒ＿ｇａｔｅ２３０の既知の値に基づいて決定できる動作特性を有するトランジスタの使用を含む。実施においては、ＰＦＥＴ２２０は高閾値電圧又はそれ以上（即ち、最低でも同じ高さ）の全てのゲート電圧に対してオン状態になる。同様に、ＮＥＴ２１５は低閾値又はそれ以下（即ち、最高でも同じ高さ）の全てのゲート電圧に対してオン状態になる。従って、Ｐｗｒ＿ｇａｔｅ２３０の特定の電圧振幅は、電力ゲート回路２００全体に対する「閾値電圧」として定義される。次に、インバータ２２５は、一旦、入力信号Ｐｗｒ＿ｇａｔｅ２３０が高閾値電圧又はそれ以上になると、正確な低閾値電圧を供給する。
【００１７】
１つの実施形態において、ＰＦＥＴ２１５及びＮＦＥＴ２２０のＶｄｄ２７０及びＧｎｄ２７５に対する接続とスキャン論理２０５の電力端子に対する接続とは逆向きである。この実施形態によれば、インバータ２２５は、さらにＰｗｒ＿ｇａｔｅ２３０の入力端子とＮＦＥＴ２２０のゲートとの間に結合され、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０の入力端子は、さらにＰＦＥＴ２１５のゲートに直接結合する。先の実施形態によるのと同様に、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧を超えるとき、ＰＦＥＴ２１５及びＮＦＥＴ２２０は、電流がスキャン論理２０５を通して流れることを可能にする。しかしながら、Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧より低いときは、ＰＦＥＴ２１５及びＮＦＥＴ２２０の両方がオフ状態になり、電流の流れを妨げ、従って、スキャン論理２０５を通る漏電電流を防ぐ。
【００１８】
代替の実施形態においては、電力ゲート回路２００は、Ｐｗｒ＿ｇａｔｅ２３０での高電圧の受取りに基づいてスキャン論理２０５への電力をオフにするように設計される。この実施形態によれば、Ｖｄｄ２７０及びＧｎｄ２７５、スキャン論理２０５の電力端子、及びインバータ２２５に対するＰＦＥＴ２１５及びＮＦＥＴ２２０の配置が変化し、その結果、インバータは、Ｐｗｒ＿ｇａｔｅ２３０の入力端子をＰＦＥＴのゲートに結合させ、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０の入力端子はＮＦＥＴ２２０のゲートに結合する。この配置によれば、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧より低いとき、ＰＦＥＴ２１５及びＮＦＥＴ２２０は電流がスキャン論理２０５を通して流れることを可能にする。しかしながら、Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧又はそれ以上になるときは、ＰＦＥＴ２１５及びＮＦＥＴ２２０の両方がオフ状態になり、電流の流れを妨げ、従って、スキャン論理２０５を通る漏電電流を防ぐ。
【００１９】
本発明の例証的な実施形態（図３−図５及び図６）の残りの説明は、図２に示されるように設計される電力ゲート信号の見地からなされ、上述の代替の実施形態は単に一代替物として与えられる。
【００２０】
ＡＳＩＣ１００の製造検査プロセスの間、ＬＳＳＤラッチ１  １１５内のスキャン論理２０５は、ＡＳＩＣ１００内の種々のコンポーネントの性能を検証することができる。従来のＬＳＳＤラッチ１回路においては、電力は製造検査プロセスの後（即ち、ＡＳＩＣ１００の通常の機能動作の間）、スキャン論理に連続的に加えられ、それにより、漏れ電流及び熱を発生する。ＬＳＳＤラッチ１  １１５内の漏れ電流及び発熱を減らすために、従来のＡＳＩＣが通常の機能モードにあるときは（即ち、製造検査プロセスが完了した後）、通常クロック信号Ａ＿ｃｌｋ２３５が止められる。しかしながら、このような実施形態において、従来のスキャン論理は、通常Ｖｄｄ２７０及びＧｎｄ２７５に接続されたままであり、従って、クロック信号Ａ＿ｃｌｋが止められたときにも電力を消費し続ける。例証的な実施形態によると、図３に示され以下に説明されるプロセスによって、電力ゲート回路２００は、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が、スキャン論理２０５及び／又はデータ論理２１０が電力を消費するのを選択的に防ぐことを可能にする。図２−図５は、４つの異なるラッチ配置を示し、それらの各々は、それぞれのデバイス内の漏電電流を防ぐためにラッチ内にスキャン及び／又はデータ論理に結合した電力ゲート回路２００を用いて構成されている。
【００２１】
ここで図３を参照すると、本発明の別の実施形態の概略図が示され、そこでは、電力ゲート回路２００がＬＳＳＤラッチ１  １１５に結合している。ＬＳＳＤラッチ１  １１５は専らスキャン論理２０５からなり、従って、電力ゲート回路２００はラッチ１  １１５内の全ての回路に電流が流れるのを選択的に抑止するように用いられている。
【００２２】
ここで図４を参照すると、本発明の別の実施形態の概略図が示され、そこでは、電力ゲート回路２００がＬＳＳＤラッチ１  １１５と、ＬＳＳＤラッチ２  １２０のスキャン論理２０５との両方に結合している。ＬＳＳＤラッチ１  １１５は、スキャン論理及びデータ論理の両方からなり、ＬＳＳＤラッチ２  １２０は、スキャン論理２０５及びデータ論理２１０の両方を含む。従って、電力ゲート回路２００は、ラッチ１  １１５内の全ての回路、及びラッチ２  １２０内のスキャン論理２０５に電流が流れるのを選択的に抑止することができる。
【００２３】
同様に、図５は、本発明のさらに別の実施形態の概略図であり、そこでは、電力ゲート回路２００がＬＳＳＤラッチ１  １１５のスキャン論理２０５とＬＳＳＤラッチ２  １２０との両方に結合している。ＬＳＳＤラッチ１  １１５は、スキャン論理２０５及びデータ論理２１０の両方を含み、一方、ＬＳＳＤラッチ２  １２０は専らスキャン論理からなる。従って、電力ゲート回路２００は、ラッチ１  １１５内のスキャン論理２０５、及びラッチ２  １２０内の全ての回路に電流が流れるのを選択的に抑止することができる。
【００２４】
ここで図６を参照すると、本発明の１つの実施形態による、図２のラッチ回路における漏電電流を防ぐ例示的な方法の高レベルの論理フローチャートが示される。プロセスは、ＡＳＩＣ１００の電力受取りに応答してブロック３００で開始する。ブロック３０５においては、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧値（電力ゲート回路２００内のトランジスタをオンにするための）又はそれ以上であるかどうかの判断が電力ゲート回路２００によってなされる。ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧又はそれ以上である場合には、ＰＦＥＴ２１５及びＮＦＥＴ２２０がオン状態になり（前述のように）、ブロック３１０に示されるように、ＬＳＳＤラッチ１  １１５内のスキャン論理２０５を通して、それぞれ、Ｖｄｄ２７０から及びＧｎｄ２７５へ電流が流れるのを可能にする。電流は、ゲート信号Ｐｗｒ＿ｇａｔｅ２３０の値が閾値電圧より低い値に変化するまで、ＰＦＥＴ２１５及びＮＦＥＴ２２０を通して流れ続ける。図３−図５の回路構成において、電流の流れは、それぞれＰＦＥＴ２１５及びＮＦＥＴ２２０のドレイン及びソース端子に接続した全ての論理コンポーネント（ＬＳＳＤラッチ１  １１５及びＬＳＳＤラッチ２  １２０両方の中の）をオンにする。
【００２５】
ゲート信号Ｐｗｒ＿ｇａｔｅ２３０が閾値電圧より低い場合には、ＰＦＥＴ２１５及びＮＦＥＴ２２０は、ＬＳＳＤラッチ１  １１５内のスキャン論理２０５を通して、それぞれＶｄｄ２７０から及びＧｎｄ２７５へ電流が流れるのを防ぐ。ゲート信号Ｐｗｒ＿ｇａｔｅ２３０の値が閾値電圧より高い値に変化するまで、電流はＰＦＥＴ２１５及びＮＦＥＴ２２０を通して流れない。図３−図５の回路構成において、電流の流れを止めることは、それぞれＰＦＥＴ２１５及びＮＦＥＴ２２０のドレイン及びソース端子に接続している全ての論理コンポーネント（ＬＳＳＤラッチ１  １１５及びＬＳＳＤラッチ２  １２０両方の中の）をオフにする。
【００２６】
従って、本発明は、ＡＳＩＣ１００の製造検査プロセス中に、ＬＳＳＤラッチ１  １１５及び／又はＬＳＳＤラッチ２  １２０内の論理の選択的な活性化（即ち、電流が流れる）を可能にし、そして、ＡＳＩＣ１００が通常の機能モードにあるときには特定の回路コンポーネント（例えば、図２−図５のスキャン論理２０５）の選択的な不活性化（即ち、電流の流れを止める）を可能にし、それにより、ＬＳＳＤラッチ１  １１５及び／又はＬＳＳＤラッチ２  １２０のスキャン論理部分（及び可能な他のコンポーネント）内の漏電電流及び発熱を防ぐことによってＡＳＩＣ内の電力を節約する。
【００２７】
本明細書中における特定の名称の使用は、例示のためのみであって、本発明についての如何なる限定をも示すものではないことを理解されたい。従って、本発明は、異なる名称／術語、及び、上述のデバイス／ユーティリティなどを説明するために用いられた関連する機能性を用いて、限定なしに実施することができる。トランジスタは、ここではＦＥＴとして説明されているが、バイポーラ接合トランジスタ（ＢＪＴ）、金属酸化膜半導体（ＭＯＳ）トランジスタ、及び、金属化合物酸化膜半導体（ＣＭＯＳ）トランジスタを含むがそれらに限定されない、他の型のトランジスタ設計を用いることができる。
【００２８】
本発明は好ましい実施形態に関して具体的に示され、説明されたが、本発明の趣旨及び範囲から逸脱することなく形態及び細部における種々の変更を施すことができることを当業者は理解するであろう。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による、特定用途向け集積回路（ＡＳＩＣ）の高レベルのブロック図を示す。
【図２】本発明の一実施形態による、分離したスキャン論理及びデータ論理を含む第１レベル・センシティブ・スキャン設計（ＬＳＳＤ）ラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路とに結合した電力ゲート回路の概略図を示す。
【図３】本発明の一実施形態による、専らスキャン論理からなる第１ＬＳＳＤラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路とに結合した電力ゲート回路の概略図を示す。
【図４】本発明の一実施形態による、分離したスキャン論理及びデータ論理を含む第１ＬＳＳＤラッチ回路と、分離したスキャン論理及びデータ論理を含む第２ＬＳＳＤラッチ回路との両方に結合した電力ゲート回路の概略図を示す。
【図５】本発明の一実施形態による、分離したスキャン論理及びデータ論理を含む第１ＬＳＳＤラッチ回路と、専らスキャン論理からなる第２ＬＳＳＤラッチ回路との両方に結合した電力ゲート回路の概略図を示す。
【図６】本発明の１つの実施形態によるＡＳＩＣにおけるＬＳＳＤラッチ回路内のスキャン論理回路内の漏電電流を防ぐ例示的な方法の高レベルの論理フローチャートである。
【符号の説明】
【００３０】
１００：ＡＳＩＣ
１０５：論理
１１０：ローカル・メモリ
１１５：ラッチ回路１
１２０：ラッチ回路２
１２５：データ入力
１３０：データ出力
１３５：クロック回路
２００：電力ゲート回路
２０５：スキャン論理
２１０：データ論理
２１５：ｐ型電界効果トランジスタ
２２０：ｎ型電界効果トランジスタ
２２５：インバータ
２３０：Ｐｗｒゲート（ゲート信号）
２３５：Ａクロック信号
２４０：スキャン・データ
２４５：Ｃクロック信号
２５０：入力信号
２５５：Ｂクロック信号
２５７：ラッチ接続
２６０：出力信号（Ｆｕｎｃ＿ｏｕｔ）
２６５：出力信号（スキャン出力）
２７０：ドレイン電圧
２７５：接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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