(57)【要約】【課題】  消費電力が抑制された半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する。素子分離領域１２は、半導体基板１１の表面に形成され、素子領域を区画し、表面に絶縁膜３１を有し、内部において導電体３２を含む。複数のメモリセルは、素子領域に形成され、それぞれがキャパシタ１４とＭＯＳトランジスタ１６とを含む。電位発生回路４は、導電体に第１モードにおいて第１電位を印加し、第２モードにおいて第１電位より高い第２電位を印加する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する半導体記憶装置であって、
半導体基板と、
前記半導体基板の表面に形成され、素子領域を区画し、表面に絶縁膜を有し、内部において導電体を含んだ素子分離領域と、
前記素子領域に形成され、それぞれがキャパシタとＭＯＳトランジスタとを含む、複数のメモリセルと、
前記導電体に前記第１モードにおいて第１電位を印加し、前記第２モードにおいて前記第１電位より高い第２電位を印加する電位発生回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１モードにおいて第１時間毎にリフレッシュが行われ、
前記第２モードにおいて前記第１時間より長い第２時間毎にリフレッシュが行われる、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電位発生回路が、前記半導体記憶装置の前記第２モードへの移行と同時に前記第２電位の印加を開始することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電位発生回路が、前記半導体記憶装置の前記第２モードへの移行後、第１時間の経過後に前記第２電位の印加を開始することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１モードにおいて第１時間毎にリフレッシュが行われ、
前記第２モードへの移行時点から第１時刻までの間において前記第１時間より長い第２時間毎にリフレッシュが行われ、
前記第１時刻から前記第２モードの終了までの間において前記第２時間より長い第３時間毎にリフレッシュが行われる、
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えば、特に携帯機器などに搭載される低消費電力メモリとして使用されるＤＲＡＭ（dynamic random access memory）に関する。
【背景技術】
【０００２】
ＤＲＡＭでは、スタンバイ時または（および）セルフリフレッシュモード時のリフレッシュ動作によって消費される電力を低減することによって、消費電力を低減できる。このためには、ＤＲＡＭセルのデータ保持時間を長くしてリフレッシュ間隔をより長くすることが有効である。なお、セルフリフレッシュモードは、ＤＲＡＭがコマンドを供給されることによって移行し得るモードであり、ここでは、ＤＲＡＭはリフレッシュを自律的に繰り返してデータが保持される。
【０００３】
また、近時、例えば携帯機器に搭載されるＲＡＭとして、ＳＲＡＭ（static RAM）セルに代えて１トランジスタ＋１キャパシタ構成のＤＲＡＭセルが使われることがある（擬似ＳＲＡＭ）。擬似ＳＲＡＭのスタンバイモード時にも、リフレッシュが自律的に繰り返される。
【０００４】
一方、セルの微細化により、セルトランジスタ中のリーク電流およびストレージノードとウェルとの間のｐｎ接合（以下、単にｐｎ接合と称する）間のリーク電流が増加し、この結果、“１”データを保持しているメモリセルのデータが失われやすくなっている。この結果、データ保持時間が短くなり、リフレッシュに要する電力の削減が難しい。特に、１００ｎｍより微細なデザインルールにおいて、隣接メモリセル中の電荷により生じる電界が、素子分離領域を通じて隣接メモリセルに作用し、セルキャパシタの電荷がリークする現象が顕著になってきている。
【０００５】
“１”データを保持するメモリセルの隣接メモリセルが“０”データ（Low Level）を保持しているとする。この状態では、メモリセルのセルキャパシタのｐｎ接合での空乏層幅が、隣接メモリセルにより生ずる電界によって短くなる。この結果、接合リーク電流の一種のＴＦＥ（thermionic field emission）電流が増加し、“１”データの保持時間が短くなる（非特許文献１）。セルキャパシタのｐｎ接合間での空乏層を長くするためにチャネル部へ注入される不純物の量を減らすことが考えられる。しかしながら、チャネル部への不純物注入量を減ずると、セルトランジスタの閾値電圧が下がる。閾値電圧が小さいと、トランジスタ中のリーク電流が大きくなる。特に、ノーマルオペレーションモード中の書き込みまたは読み出し時にビット線が低電位に長時間に亘って保持された場合に、“１”データを保持するセルキャパシタ中の多くの電荷がセルトランジスタを介してビット線へとリークしてしまう。
【０００６】
また、隣接メモリセルが“１”データを保持する場合は、セルトランジスタの活性領域側面にチャネルが誘起され、この結果、セルトランジスタの閾値が、隣接メモリセルが“０”データを保持している場合よりも下がる。したがって、チャネル部への不純物注入量を減らした場合と同じく、セルトランジスタ中のリーク電流が増加する。“１”データを保持する隣接メモリセルからの電界によりセルトランジスタの閾値電圧が低下することに対して、ＳＴＩ（shallow trench isolation）構造の素子分離絶縁膜にシールド導電体を埋め込み、このシールド導電体に負電位を与える技術が提案されている（非特許文献２）。この技術によれば、“１”データを保持する隣接メモリセルがセルトランジスタの閾値電圧を低下させることを回避できる。この結果、セルトランジスタ中のリーク電流を抑制できる。
【０００７】
しかしながら、非特許文献２の技術では、シールド導電体の負電位により生じる電界により、ストレージノードとｐウェルとの間のｐｎ接合での空乏層幅が短くなる。この結果、隣接メモリセルが“０”データを保持する場合と同様に、ＴＦＥ電流の増大によってｐｎ接合リーク電流が増える。そのため、リフレッシュ間隔を長く設定することができない。
【０００８】
このように、ｐｎ接合リーク電流対策としてチャネル領域への不純物量を減らすと、セルトランジスタ中のリーク電流が大きくなる。一方、隣接メモリセルが“１”データを保持している場合に顕著なセルトランジスタ中のリーク電流対策としてシールド導電体を用いるとｐｎ接合リーク電流が大きくなる。すなわち、各対策は、セルトランジスタ閾値電圧制御の観点では相反する方向となるため両者を満たすことが難しい。このため、現状では、ｐｎ接合リーク電流に対してはＳＴＩシールドを用いて対処するとともに、セルトランジスタ中のリーク電流に対しては、リフレッシュ電流が大きくなることを容認してリフレッシュ間隔を短く設定せざるを得ない。これは、リフレッシュによる消費電力が大きくなることを意味する。
【非特許文献１】T.Hamamoto, et al.、On the Retention Time Distribution of Dynamic Random Access Memory (DRAM)、「IEEE transactions on electron devices」、１９９８年６月、VOL 45、No. 6、p.1300-1309
【非特許文献２】Jai-hoon Sim, et al.、High-Performance Cell Transistor Design Using Metallic Shield Embeded Shallow Trench Isolation (MSE-STI) for Gbit Generation DRAM's 「IEEE Transactions on electron devices」、１９９９年６月、VOL 46、No.6、p.1212-1217
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、消費電力が抑制された半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体記憶装置は、データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する半導体記憶装置であって、（１）半導体基板と、（２）前記半導体基板の表面に形成され、素子領域を区画し、表面に絶縁膜を有し、内部において導電体を含んだ素子分離領域と、（３）前記素子領域に形成され、それぞれがキャパシタとＭＯＳトランジスタとを含む、複数のメモリセルと、（４）前記導電体に前記第１モードにおいて第１電位を印加し、前記第２モードにおいて前記第１電位より高い第２電位を印加する電位発生回路と、を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、消費電力が抑制された半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１実施形態）
図１乃至図９を参照して、本発明の第１実施形態について説明する。図１は、第１実施形態に係る半導体装置の主要部の構成を示す機能ブロック図である。図１に示すように、半導体記憶装置（ＤＲＡＭ）１、メモリセルアレイ２、制御回路３、電位発生回路４、電位発生回路制御回路５を含んでいる。
【００１４】
メモリセルアレイ２は、行列状に配置された複数のＤＲＡＭメモリセル６を含んでいる。各メモリセル６は、１つのセルキャパシタ１４および１つのセルトランジスタ１６を含んでいる。セルキャパシタ１４の一端は、セルトランジスタ１６の一端と接続され、他端には、プレート電位Ｖｐｌが印加されている。セルトランジスタ１４の他端は、ビット線１７と接続され、ゲートはワード線１５と接続されている。
【００１５】
メモリセル６は、ＳＴＩ（shallow trench isolation）構造の素子分離絶領域（図示せぬ）により相互に電気的に分離されている。素子分離領域は、後に詳述するように、絶縁膜と、その内部に形成されたシールド導電体と、を含んでいる。メモリセルアレイ２は、制御回路３と接続されている。
【００１６】
制御回路３は、例えばロウデコーダ、カラムデコーダ、センスアンプ等を含み、制御回路３は、例えば外部から供給されたアドレス信号により特定されるメモリセル６にデータを書き込んだり、メモリセル６からデータを読み出したりする制御を行う。また、時間とともにセルキャパシタから電荷が失われるためにデータが消失することを防ぐために、各メモリセル６に対して、リフレッシュを行う。リフレッシュの間隔は、公知の技術に従って、接合リークおよびセルトランジスタのリークによる電荷の消失によってデータが失われない程度の長さである。
【００１７】
半導体記憶装置１は、ノーマルオペレーションモードとセルフリフレッシュモードとを有する。ノーマルオペレーションモードにおいて、制御回路３は、データの書き込み、読み出し、リフレッシュ等を行う。また、半導体記憶装置１は、例えば外部から供給された移行コマンドに応じてセルフリフレッシュモードに移行する。また、外部から供給される退出コマンドによってセルフリフレッシュモードからノーマルオペレーションモードに移行する。セルフリフレッシュモードにおいて、制御回路３は、データの書き込み、読み出しを行わず、単にメモリセル６に対して、適当な間隔でリフレッシュを繰り返す。制御回路３は、ノーマルオペレーションモードとセルフリフレッシュモードとで、相互に異なる間隔でリフレッシュを行うことができるように構成されている。
【００１８】
既知の技術に従い、メモリセル６を、セルキャパシタ１４とセルトランジスタ１６を用いた擬似ＳＲＡＭのメモリセルとすることもできる。擬似ＳＲＡＭのスタンバイモード時においても、リフレッシュが自律的に繰り返される。以下、リフレッシュモードという文言は、メモリセル６が擬似ＳＲＡＭとして用いられた場合のスタンバイモードをも含むものとする。すなわち、本発明の全ての実施形態は、メモリの形態に限定されず、直列接続されたキャパシタとトランジスタを用いたメモリセルを有する全ての半導体記憶装置に適用される。
【００１９】
電位発生回路４は、後述のように、素子分離領域内のシールド導電体と接続され、シールド導電体に所定の電位を印加する。電位発生回路４は、電位発生回路制御回路５と接続され、電位発生回路制御回路５の制御に従って電位を発生する。電位発生回路制御回路５は、制御回路３によって制御される。電位発生回路制御回路５は、制御回路３と一体化していても構わない。
【００２０】
次に、図２乃至図４を用いて、第１実施形態に係る半導体装置の構造について説明する。図２は、第１実施形態に係る半導体記憶装置の主要部の構造を示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿った構造を示す断面図である。図４は、図２のＩＶ−ＩＶ線に沿った構造を示す断面図である。
【００２１】
図２に示すように、例えばシリコンからなる半導体基板１１の表面は、素子分離領域１２により複数の活性領域１３へと区画される。素子分離領域１２は、表面に形成された絶縁膜３１とその内部に埋め込まれたシールド導電体３２とを含む。絶縁膜３１は、例えば、シリコン酸化膜とシリコン窒化膜との積層膜から構成することができる。活性領域１３は、素子分離領域１２により囲まれることにより、相互に電気的に分離されている。活性領域１３は、例えば図２の左右方向に延びる方形形状を有する。図２の上下方向で奇数（偶数）行目の隣接する２つの活性領域１３は、偶数（奇数）行目の活性領域１３の左右方向の中央に対応する位置で対向する。
【００２２】
各活性領域１３の左右方向の両端には、セルキャパシタ１４が設けられる。従って、偶数行目の活性領域１３の同じ側（左または右）の各キャパシタ１４は上下方向に延びる同じ直線上に位置する。同様に、奇数行目の活性領域１３の同じ側の各キャパシタ１４は、同じ直線上に位置する。
【００２３】
偶数行目の活性領域１３の同じ側（左または右）の各キャパシタ１４の、高さ方向における上方をゲート電極１５が通る。同様に、偶数行目の活性領域１３の同じ側（左または右）の各キャパシタ１４の、高さ方向における上方をゲート電極１５が通る。したがって、１つの活性領域１３の上方を４本のゲート電極１５が亘る。
【００２４】
活性領域１３とゲート電極１５が作る４つの交点のうち、活性領域１３の両端（キャパシタが形成される領域）を除く２つの各々には、セルトランジスタ１６が形成される。１つのセルトランジスタ１６と、これに隣接する１つのセルキャパシタ１４が、１つのメモリセル６を構成する。
【００２５】
図３、図４に示すように、基板１１の表面には、ｐウェル２１が形成されている。ｐウェル２１は、図示せぬコンタクトを用いて所定の電位に設定されている。
【００２６】
セルキャパシタ１４は、トレンチ２２、プレート拡散層２３、キャパシタ絶縁膜２４、カラー酸化膜２５、ストレージノード２６を含んでいる。トレンチ２２は、基板１１の表面に形成される。プレート拡散層２３は、トレンチ２２の下部の周囲に形成され、不純物を含んでいる。キャパシタ絶縁膜２４は、トレンチ２２の下部の内面上に形成される。カラー酸化膜２５は、トレンチ２２の上部の内面上に形成される。カラー酸化膜２５の上端は、トレンチ２２の上端よりも低い位置に位置し、このため、トレンチ２２は、最上部においてｐウェル２１と接している。そして、このトレンチ２２とｐウェル２１との境界には、境界に沿ったｐウェル２１内に、ｎ+型のストレージノード拡散層２７が設けられる。ストレージノード２６は、例えば導電性のポリシリコンからなり、キャパシタ絶縁膜２４、カラー酸化膜２５を介して、トレンチ２２を埋め込む。
【００２７】
トレンチ２２相互間の基板１１の表面には、素子分離領域１２が設けられる。素子分離領域１２は、トレンチ２２の上部において平面方向に突出しており、この突出部分は各トレンチ２２の上面を覆っている。素子分離領域１２内には、シールド導電体３２が埋め込まれている。シールド導電体３２は、例えばｎ型の不純物を導入された多結晶シリコンからなり、電界に対するシールドとしての機能を有する。シールド導電体３２は、素子分離領域１２の表面形状に沿った形状を有し、素子分離領域１２の、表面を除く内側を埋め込んでいる。
【００２８】
素子分離領域１２上、より具体的には、シールド導電体３２の上面は、例えば酸化シリコンからなる導電体上絶縁膜３３が形成される。
【００２９】
トレンチ２２の、隣接する別のトレンチ２２と反対側の基板１１上には、セルトランジスタ１６が設けられる。セルトランジスタ１６は、例えばｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなり、基板１１上に設けられたゲート絶縁膜４１、ゲート絶縁膜４１上に設けられたゲート電極（ワード線）１５、ソース／ドレイン拡散層４３、４４を含む。ソース／ドレイン拡散層４４は、ストレージノード拡散層２７と接続されている。セルトランジスタ１６のチャネル領域には、不純物が導入されており、この濃度を適切に設定することによって、セルトランジスタ１６の閾値が所望の値に設定される。
【００３０】
基板１１上の全面は、層間絶縁膜５１により覆われている。層間絶縁膜５１内には、ビット線１７が設けられている。ビット線１７は、コンタクトプラグ５２により、ソース／ドレイン拡散層４３と接続されている。
【００３１】
シールド導電体３２は、メモリセルアレイ２の端部において、電位発生回路４と電気的に接続されている。シールド導電体３２は、電位発生回路４によって、メモリセルアレイ２全体に亘って同じ電位に設定される。
【００３２】
次に、シールド導電体３２が設定される電位の詳細について、図５を参照して説明する。図５は、第１実施形態においてシールド導電体３２に印加される電位のタイミングチャートである。“０”データ、“１”データを保持するメモリセル６からビット線１７に読み出された電位は、メモリセル６の特性（例えばキャパシタの容量等）、センスアンプの特性、メモリセル６に要求されるアクセス速度などの様々な要素応じて決定される。以下の説明では、例えば“０”データ保持にビット線に読み出される電位（Ｌベル）は０Ｖとし、“１”データ（Ｈレベル）については１．４Ｖであるとする。以下、この１．４ＶをＶBLHと称する。
【００３３】
図５に示すように、ノーマルオペレーションモード（〜時刻Ｔ１）においては、シールド導電体３２は、所定の第１電位Ｖ1に設定されている。第１電位Ｖ1は、例えば０Ｖ以下であり、以下の要素を考慮して決定される。
【００３４】
読み出し時および書き込み時には、読み出しまたは書き込まれるアクセス対象のメモリセル６の位置、およびアクセス対象のメモリセル６が保持するデータによっては、ビット線１７が長時間に亘って低電位（Ｌレベルの電位（例えば０Ｖ））に保持されることがある。この結果、ストレージノード２６とｐウェル２１との間のｐｎ接合におけるリーク電流に加えて、隣接メモリセル６が保持する電荷による電界によって活性領域（例えばカラー酸化膜２５上の素子分離領域１２の側面）にチャネルが誘起されることによって、セルトランジスタ１６を介するリーク電流が発生する。これに対して、シールド導電体３２の電位を第１電位Ｖ1に維持することによって、セルトランジスタ１６を介するリーク電流を抑制する。よって、第１電位Ｖ1は、この目的を達成可能な値に設定される。第１電位Ｖ1は、後述もするように、例えば０Ｖである。
【００３５】
なお、このシールド導電体３２に電位を印加して電界の影響を排する技術を用いれば、
セルトランジスタ１６に対する隣接メモリセルのデータによる電界の影響を排除できるため、セルトランジスタ１６のチャネル部の不純物濃度として所望の閾値電圧を達成可能な濃度を用いることができる。
【００３６】
シールド導電体３２は、書き込み、読み出し、リフレッシュによらずに、ノーマルオペレーションモードの期間に亘って、第１電位Ｖ1に保持される。
【００３７】
一方、時刻Ｔ２で半導体記憶装置がリフレッシュモードに移行すると同時に、シールド導電体３２は、第１電位Ｖ1と異なる第２電位Ｖ2に設定される。そして、リフレッシュモードの終了まで第２電位Ｖ2が維持される。ノーマルオペレーションモードへの移行と同時に、シールド導電体３２は、第１電位Ｖ1に再度、設定される。第２電位Ｖ2は、第１電位Ｖ1より高い電位であって、以下に示す要素を考慮して選択され、後述もするように、例えば０．４Ｖである。
【００３８】
セルフリフレッシュモードではセルフリフレッシュ動作以外にビット線１７が活性化することがない。このため、リフレッシュ相互間の大半の時間においてビット線１７の電位、ひいてはソース／ドレイン拡散層４３の電位は、プリチャージ電圧、すなわち、１／２×ＶBLH（＝０．７Ｖ）である。よって、ビット線１７の電位ＶBLとストレージノード２６の電位Ｖcellとの間の電位差は、０．７Ｖとなり（図６）、ノーマルオペレーションモードにおいて長時間保持される可能性があるビット線１７の電位が０Ｖの場合（図７）よりも小さい。さらに、ゲート電極１５の電位は該当メモリセルのリフレッシュ時を除き０Ｖで保持され、ソース電圧（ビット線コンタクト部拡散層４３）の０．７Ｖに対して相対的に負の電圧でオフしていることになる。したがって、セルキャパシタ１４中の電荷が、セルトランジスタ１６を介してリークする現象は発生し難い。したがって、第２電位Ｖ2（セルフリフレッシュモード時のシールド導電体３２の電位）を、第１電位Ｖ1（ノーマルオペレーションモード時のシールド導電体３２の電位）よりも高く設定することができる。電位をこのように設定しても、シールド導電体３２による、隣接メモリセルからの電界の抑制効果に大きな影響は生じない。
【００３９】
一方、第２電位は、高過ぎると、導電体３１を用いない場合に隣接メモリセルが“１”データを保持する場合と同じ状況になり、メモリセル６の活性領域１３の側面にチャネルが誘起される。すなわち、セルトランジスタ１６のリークが発生する。したがって、第２電位Ｖ2は、第１電位Ｖ1より高く、且つビット線１７がプリチャージ電位であるときに基板１１の表面の、素子分離領域１２との境界にチャネルが形成されないように設定される。この値は、素子分離領域１２の形状等のデザインルール、絶縁膜３１の厚さ、ｐウェル２１の濃度などを考慮して決定される。第２電位Ｖ2の設定方法については、後に詳述する。
【００４０】
シールド導電体３２を適切な第２電位Ｖ2に設定することによって、リフレッシュモード時においては、ソース／ドレイン拡散層４４（ストレージノード拡散層２７）とｐウェル３１との間のｐｎ接合での空乏層の幅が広くなる。この結果、空乏層内の電界強度が下がり、ｐｎ接合リーク電流をノーマルオペレーションモード時のそれよりも下げることができる。よって、セルフリフレッシュモード時のデータの保持時間が長くなる。そこで、シールド導電体３２の電位を第２電位Ｖ2に設定するとともに、制御回路３は、セルフリフレッシュモード時のリフレッシュ間隔を、ノーマルオペレーションモード時のリフレッシュ間隔よりも長くする。
【００４１】
次に、第２電位Ｖ2のより詳細な設定方法について図８、図９を参照して説明する。トランジスタのリークが大きくなるのは、上記のように、ビット線１７がローレベルであるときである。そこで、まず、ノーマルオペレーションモード時のリフレッシュ相互間の全体に亘ってビット線１７がローレベルを維持した場合の、シールド導電体３２の電位とセルトランジスタ１６のリークとの関係を求める。
【００４２】
図８は、シールド導電体電位とストレージノードを流れる電流との関係を示している。実線は、セルトランジスタ１６中のリーク電流が最大となる、すなわち最悪の条件下での関係である。この関係は、例えば、半導体装置内または半導体装置を分割するためのダイシングラインに埋め込まれたセルトランジスタ１６のＴＥＧ（test element group）においてストレージノード２６に“１”データを保持したときの電位（本例では１．４Ｖ）を印加し、ビット線１７にはローレベル（本例では０Ｖ）を印加し、ワード線（ゲート電極１５）にはローレベル（本例では０Ｖ）を印加し、ｐウェル２１にはバックゲート電圧（本例では−０．５Ｖ）を印加した状態で、シールド導電体３２の電位を変化させながら、ストレージノード２６に流れる電流を測定することにより得られる。
【００４３】
図８に示すように、ストレージノードに流れる電流は、シールド導電体電位に依存する。
【００４４】
次に、この関係を用いて、セルフリフレッシュモード時にビット線１７がローレベルであるときのシールド導電体電位とストレージノード電流との関係を求める。セルフリフレッシュモード時にビット線１７がローレベルとなる時間は、セルフリフレッシュモード時のリフレッシュ間隔に依存する。ここでは、リフレッシュ間隔は、セルキャパシタの容量等、多くの要因にも依存するが、リフレッシュ間隔を、実現可能な値３２０ｍｓと設定したとする。
【００４５】
また、例えば１カラム（２本のビット線により構成される）に繋がるワード線の数が２５６本であり、セルフリフレッシュモード時にビット線１７が活性化する時間を３０ｎｓであるとする。
【００４６】
以上の条件では、セルフリフレッシュモード中にビット線１７がリフレッシュされずにローレベルに保持される最大の時間は、７．７μｓである。
【００４７】
一方、ノーマルオペレーションモード中にビット線１７がローレベルに保持される最大の時間は、リフレッシュ間隔とほぼ等しい。ここで、リフレッシュ間隔は、様々な要因を考慮して、例えば９６ｍｓと設定されているとする。
【００４８】
以上より、セルフリフレッシュモード時にビット線１７がローレベルとなる時間は、ノーマルオペレーションモード時にビット線１７がローレベルとなる最大時間の約８×１０-5倍である。この値を、先に求めた、ノーマルオペレーションモード時にストレージノードに流れる電流とシールド導電体電位との関係を示す直線に乗ずる。これにより、図８の破線に示すように、セルフリフレッシュモード時のストレージノード電流の平均とシールド導電体電位との関係を示す直線が得られる。
【００４９】
一方、“１”データが、次のリフレッシュまでに“０”データに変化しないためのストレージノード電流Ｉoffは、おおよそ以下のように求められる。
【００５０】
Ｉoff＝Ｃs×（Ｖ1−Ｖbp）／ｔref                                          （１）
ただし、
Ｃs：ストレージノード容量
Ｖ1：“１”データ書き込み電圧
Ｖbp：ビット線のプリチャージ時の電位
ｔref：リフレッシュ間隔時間
である。
【００５１】
式（１）に各値を代入した結果、リフレッシュモード時に、“１”データを保持するのに要する電流の具体的な値Ｉoff2が得られる（例えば６．６×１０-14Ａ）。この値と図８の破線との交点に対応するシールド導電体電位が、電位Ｖ2に対応する。電位Ｖ2は、例えば、０．４Ｖである。
【００５２】
なお、同様の手法で、ノーマルオペレーションモード時に“１”データが“０”データに変化しないためのシールド導電体電位も求められる。例えば、式（１）に各値を代入することにより、Ｉoff1が求められ（例えば、２×１０-13Ａ）この値と図８の実線との交点に対応するシールド導電体電位が電位Ｖ1である。電位Ｖ1は、例えば０Ｖである。
【００５３】
さらに、実際に動作するチップが既に得られている場合は、各ビット（メモリセル）の特性のばらつきを考慮して、電位Ｖ2を最適化することもできる。このチップは、リフレッシュ間隔がある具体的な値に設定されている（例えばノーマルオペレーションモード時は９６ｍｓ、セルフリフレッシュモード時は３２０ｍｓ）。このチップに対して、図９に示すように、セルフリフレッシュモード時のシールド導電体電位を変化させた場合の不良ビット数を求める（破線により図示）。
【００５４】
図９に示すように、ある値（Ｖ2j）以下の範囲では、シールド導電体電位が低いほど、ｐｎ接合リーク起因の不良ビットが多く、ある値（Ｖ2t）以上の範囲ではシールド導電体電位Ｖｓｈが高いほど、セルトランジスタのリーク起因の不良ビットが多い。そこで、値Ｖ2jと値Ｖ2tとの間で不良ビット数が極小となる値が、電位Ｖ2に適用される。
【００５５】
同様の手法で、ノーマルオペレーションモード時の電位Ｖ1を求めることもできる。すなわち、ビット線がローレベルになる時間が最大となるタイミング、対応するリフレッシュ時間（例えば９６ｍｓ）およびデータパターンを使ったテストにおいて、ｐｎ接合リーク起因の不良ビットの増加が始まる値Ｖ1jと、セルトランジスタのリーク起因の不良ビットの増加が始まる値Ｖ1tとの間で不良ビット数が極小となる値が電位Ｖ1に適用される。なお、残留した不良ビットについてはリダンダンシー回路を使用してスペアセルに置き換えることができる。
【００５６】
以上述べたように、第１実施形態によれば、素子分離領域１２内のシールド導電体３２は、ノーマルオペレーションモードにおいて第１電位Ｖ1とされ、リフレッシュモードにおいて第１電位Ｖ1より高い第２電位Ｖ2とされる。このため、ノーマルオペレーションモードにおいては、隣接メモリセルによりセルトランジスタの閾値変動を回避できるとともに、セルフリフレッシュモードにおいては、シールド導電体３２が引き起こし得るｐｎ接合リーク電流を抑制することができる。このため、半導体記憶装置の消費電流を減ずることができる。
【００５７】
（第２実施形態）
第１実施形態では、セルフリフレッシュモード中のリフレッシュ間隔およびシールド導電体３２の電位は、均一である。これに対して、第２実施形態では、これらの値がセルフリフレッシュモード中の時点に応じて異なる。
【００５８】
図１０乃至図１２を参照して、第２実施形態に係る半導体記憶装置について説明する。図１０は、第２実施形態に係る半導体記憶装置の主要部の構成を示す機能ブロック図である。図１１、図１２は、第２実施形態においてシールド導電体３２に印加される電位のタイミングチャートである。
【００５９】
図１０に関しては、第１実施形態の制御回路３に代えて、制御回路６１が設けられている。制御回路６１は、セルフリフレッシュモードにおいて２種類以上の相互に異なる間隔でリフレッシュを行うことができるように構成されている。さらに、制御回路６１は、所定の時間を計測するタイマ６２を有している。これらの点以外は、制御回路６１は、第１実施形態の制御回路３と同じである。
【００６０】
制御回路６１は、セルフリフレッシュモードにおいて、セルフリフレッシュの間隔を、第１間隔で行うができ、第２間隔で行うこともできる。第１間隔は、セルフリフレッシュモードへの移行直後に用いられる間隔であり、少なくともノーマルオペレーションモードでのリフレッシュ間隔と同等か、それよりも長く、例えば１２８ｍｓである。また、第２間隔は、セルフリフレッシュへの移行後、所定の設定時間経過後に用いられる時間であり、例えば３２０ｍｓである。
【００６１】
セルフリフレッシュモードへ移行後、シールド導電体３２の電位は、第１電位Ｖ1から第２電位Ｖ2への遷移状態にあるかもしれない。そこで、図１１に示すように、時刻Ｔ１から、シールド導電体電位が第２電位Ｖ2に達する時刻Ｔ３までの間は、第１間隔でリフレッシュが行われる。時刻Ｔ３以降は、第２間隔でリフレッシュが行われる。
【００６２】
また、セルフリフレッシュモードへの移行およびセルフリフレッシュモードからの退出は、外部からのコマンドに依存し、セルフリフレッシュモードの持続時間は、短いかもしれないし、長いかもしれない。そうであるにも関わらず、第２電位Ｖ2が印加される状態へと設定するのに要する制御のための電流が消費され得る。このため、セルフリフレッシュモードの持続時間が非常に短い場合は、シールド導電体電位を第２電位Ｖ2に設定したとしても、大きな消費電流の抑制効果は期待できず、むしろ無駄な電流消費となる可能性もある。そこで、図１２に示すように、セルフリフレッシュモードが、所定の待機時間に亘って持続したこと、すなわち時刻Ｔ１から待機時間の経過後の時刻Ｔ４に到達したことを条件に、シールド導電体電位が第２電位Ｖ2に設定される。待機時間の具体例としては、例えば、９６ｍｓとすることができる。
【００６３】
シールド導電体電位を第２電位Ｖ2へと設定するタイミングの制御は、制御回路６１がタイマ６２を用いて、セルフリフレッシュモードへの移行後の所定時間経過後に、第２電位発生回路制御回路５に、第２電位Ｖ2へ設定する旨の信号を送信することで実行できる。または、電位発生回路制御回路５内にタイマを設け、制御回路３からセルフリフレッシュモードへの移行を知らせる信号の受信後の所定時間経過後に、電位発生回路４に電位を変化する指示を送る手法でもよい。
【００６４】
ここで説明した内容以外の部位に関しては、第１実施形態と同じである。
【００６５】
第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、素子分離領域１２内のシールド導電体３２は、ノーマルオペレーションモードにおいて第１電位Ｖ1とされ、リフレッシュモードにおいて第１電位より高い第２電位Ｖ2とされる。このため、第１実施形態と同じ効果を得られる。
【００６６】
また、第２実施形態によれば、セルフリフレッシュモード時のリフレッシュ間隔、または（および）シールド導電体電位の変化のタイミング、が半導体記憶装置の動作を考慮して適切に設定される。このため、シールド導電体電位の変化に必要な電流が非効率に消費されることが防止される。
【００６７】
なお、第１、第２実施形態は、セルキャパシタとしてトレンチキャパシタを用いて説明された。しかしながら、スタックトキャパシタであっても、上記したような、トレンチキャパシタの場合と同じ問題が生じ、これを解消するために本実施形態をスタックトキャパシタに適用することも可能である。
【００６８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６９】
【図１】第１実施形態に係る半導体装置の主要部の機能ブロック図。
【図２】第１実施形態に係る半導体記憶装置の主要部の構造の平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った構造の断面図。
【図４】図２のＩＶ−ＩＶ線に沿った構造の断面図。
【図５】第１実施形態にてシールド導電体に印加される電位のタイミングチャート。
【図６】セルフリフレッシュモード時の電位の一状態を示す図。
【図７】ノーマルオペレーションモード時の電位の一状態を示す図。
【図８】シールド導電体電位とストレージノード電流との関係を示す図。
【図９】シールド導電体電位と不良ビット数との関係を示す図。
【図１０】第２実施形態に係る半導体記憶装置の主要部のブロック図である。
【図１１】第２実施形態にてシールド導電体に印加される電位のタイミングチャート。
【図１２】第２実施形態にてシールド導電体に印加される電位のタイミングチャート。
【符号の説明】
【００７０】
１…半導体記憶装置、２…メモリセルアレイ、３…制御回路、４…電位発生回路、５…電位発生回路制御回路、６…メモリセル、１１…半導体基板、１２…素子分離領域、１３…活性領域、１４…セルキャパシタ、１５…ゲート電極、１６…セルトランジスタ、１７…ビット線、２１…ｐウェル、２２…トレンチ、２３…プレート拡散層、２４…キャパシタ絶縁膜、２５…カラー酸化膜、２６…ストレージノード、２７…ストレージノード拡散層、３１…絶縁膜、３２…シールド導電体、３３…導電体上絶縁膜、４１…ゲート絶縁膜、４２…ゲート電極、４３、４４…ソース／ドレイン拡散層、５１…層間絶縁膜、５２…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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