(57)【要約】【課題】ソース又はドレインとなる不純物領域上にシリサイド膜を有する半導体装置及びその製造方法において、リーク電流の発生を抑制する。【解決手段】本発明に係る半導体装置の製造方法は、ゲート電極４及びゲート電極４の周囲に位置する不純物領域７をマスク膜１０で覆う工程と、マスク膜１０上及び不純物領域７上に金属膜２０を形成する工程と、金属膜２０及びシリコン基板１を加熱処理することにより、マスク膜１０で覆われていない不純物領域７上に金属シリサイド膜８を形成する工程と、シリサイド化していない金属膜２０を除去する工程と、マスク膜１０を除去する工程とを具備し、金属膜２０を形成する工程の前に、マスク膜１０の端部１０ａが位置すべき不純物領域７に不純物を注入することにより、不純物領域７のうちマスク膜１０の端部１０ａが位置すべき領域を深くする工程を更に具備する。【選択図】図２
2008028077.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板に形成され、ソース又はドレインとして機能する第１不純物領域と、
前記第１不純物領域の一部上に形成され、前記ゲート電極側の端部が下方に延伸している金属シリサイド膜と、
前記第１不純物領域の下、かつ前記金属シリサイド膜の前記ゲート電極側の端部の下方に位置する第２不純物領域と、
を具備する半導体装置。
【請求項２】
前記金属膜はコバルト膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板にソース又はドレインとなる第１不純物領域を形成する工程と、
前記ゲート電極及び該ゲート電極の周囲に位置する前記第１不純物領域をマスク膜で覆う工程と、
前記マスク膜上及び前記第１不純物領域上に金属膜を形成する工程と、
前記金属膜及び前記シリコン基板を加熱処理することにより、前記マスク膜で覆われていない前記第１不純物領域上に金属シリサイド膜を形成する工程と、
シリサイド化していない前記金属膜を除去する工程と、
前記マスク膜を除去する工程と、
を具備し、
前記第１不純物領域を形成する工程の後、前記金属膜を形成する工程の前に、前記マスク膜の端部が位置すべき前記第１不純物領域に不純物を注入することにより、前記不純物領域の下かつ前記マスク膜の端部が位置すべき領域の下方に第２不純物領域を形成する工程を更に具備する半導体装置の製造方法。
【請求項４】
前記金属シリサイド膜を形成する工程において、前記マスク膜との境界部分に位置する前記金属シリサイド膜は他の部分より深く形成される請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース又はドレインとなる不純物領域上にシリサイド膜を有する半導体装置及びその製造方法に関する。特に本発明は、リーク電流の発生を抑制することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４の各図は、従来の半導体装置の製造方法を説明する為の断面図である。まず図４（Ａ）に示すようにシリコン基板１０１に素子分離膜１０２、ゲート酸化膜１０３、ゲート電極１０４、低濃度不純物領域１０６、サイドウォール１０５、及び不純物領域１０７をこの順に形成する。不純物領域１０７はソース又はドレインとして機能する。
【０００３】
次いで、ゲート電極１０４を含む全面上に酸化シリコン膜１１０を形成し、酸化シリコン膜１１０を選択的に除去する。これにより、酸化シリコン膜１１０は、ゲート電極１０４、サイドウォール１０５、及びサイドウォール１０５の周囲に位置する不純物領域１０７それぞれの上を除いて除去される。このとき、酸化シリコン膜１１０の端面１１０ａは斜面になる。
次いで、不純物領域１０７上を含む全面上にコバルト膜１２０を形成する。
【０００４】
次いで、図４（Ｂ）に示すようにコバルト膜１２０及びシリコン基板を熱処理する。これにより、不純物領域１０７に位置するシリコン基板１０１は、酸化シリコン膜１１０で覆われていない領域がコバルト膜１２０と反応する。これにより、酸化シリコン膜１１０で覆われていない不純物領域１０７の表層にコバルトシリサイド膜１０８が形成される。この工程において、酸化シリコン膜１１０の端面１１０ａ上に位置するコバルト膜１２０も不純物領域１０７と反応するため、コバルトシリサイド膜１０８のゲート電極１０４側の端部１０８ａはシリコン基板１０１の深さ方向に成長する。
【０００５】
その後、図４（Ｃ）に示すように、シリサイド化していないコバルト膜１２０を除去し、更に酸化シリコン膜１１０を除去する。
この技術に類似する技術が、特許文献１に開示されている。
【特許文献１】特開２００５−１９１４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記した方法では、金属シリサイド膜の端部がシリコン基板の深さ方向に成長する。このため、金属シリサイド膜の端部がソース又はドレインとなる不純物領域より深くなってしまい、リーク電流の発生原因となる場合があった。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ソース又はドレインとなる不純物領域上にシリサイド膜を有する半導体装置及びその製造方法において、リーク電流の発生を抑制することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置は、シリコン基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板に形成され、ソース又はドレインとして機能する第１不純物領域と、
前記第１不純物領域の一部上に形成され、前記ゲート電極側の端部が下方に延伸している金属シリサイド膜と、
前記第１不純物領域の下、かつ前記金属シリサイド膜の前記ゲート電極側の端部の下方に位置する第２不純物領域とを具備する。
【０００９】
この金属シリサイド膜によれば、前記第１不純物領域の下、かつ前記金属シリサイド膜の前記ゲート電極側の端部の下方には第２不純物領域が形成されているため、前記金属シリサイド膜の端部が下方に延伸しても、不純物が導入されていないシリコン基板と接することを防止できる。従って、リーク電流の発生を抑制することを抑制できる。
前記金属膜は、例えばコバルト膜である。
【００１０】
本発明に係る半導体装置の製造方法は、シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板にソース又はドレインとなる第１不純物領域を形成する工程と、
前記ゲート電極及び該ゲート電極の周囲に位置する前記第１不純物領域をマスク膜で覆う工程と、
前記マスク膜上及び前記第１不純物領域上に金属膜を形成する工程と、
前記金属膜及び前記シリコン基板を加熱処理することにより、前記マスク膜で覆われていない前記第１不純物領域上に金属シリサイド膜を形成する工程と、
シリサイド化していない前記金属膜を除去する工程と、
前記マスク膜を除去する工程と、
を具備し、
前記第１不純物領域を形成する工程の後、前記金属膜を形成する工程の前に、前記マスク膜の端部が位置すべき前記第１不純物領域に不純物を注入することにより、前記不純物領域の下かつ前記マスク膜の端部が位置すべき領域の下方に第２不純物領域を形成する工程を更に具備する。
【００１１】
前記金属シリサイド膜を形成する工程において、前記マスク膜との境界部分に位置する前記金属シリサイド膜は他の部分より深く形成されていてもよい。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、トランジスタが形成される素子領域を他の領域から分離する。素子分離膜２は、例えばトレンチアイソレーション法によりシリコン基板１に埋め込まれるが、ＬＯＣＯＳ酸化法により形成されても良い。
【００１３】
次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１にはゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート酸化膜３上にはゲート電極４が形成される。
【００１４】
次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物をイオン注入する。これにより、シリコン基板１には低濃度不純物領域６が形成される。次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとしてシリコン基板１に不純物を導入する。これにより、シリコン基板１にはソース又はドレインとなる不純物領域７が形成される。
このようにして、素子領域にはトランジスタが形成される。
【００１５】
次いで、図１（Ｂ）に示すように、トランジスタを含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これによりフォトレジスト膜５０は、不純物領域７の一部上に位置する部分が除去される。次いで、フォトレジスト膜５０をマスクとして不純物をイオン注入する。ここで注入される不純物は不純物領域７を形成するときの不純物と同一導電型であり、また注入量も不純物領域７を形成するときと略同じである。ただし、イオン注入エネルギーは、不純物領域７を形成するときより高い。これにより、不純物領域７の一部の下には不純物領域７ａが形成される。不純物領域７ａが形成されることにより、不純物領域７は一部が他の部分より深くなる。
【００１６】
その後、図１（Ｃ）に示すようにフォトレジスト膜５０を除去する。次いで、ゲート電極４、サイドウォール５、及び不純物領域７それぞれを含む全面上に、酸化シリコン膜１０を形成する。次いで、酸化シリコン膜１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコン膜１０をエッチングする。これにより、酸化シリコン膜１０は、ゲート電極４、サイドウォール５、及びサイドウォール５の周囲に位置する不純物領域７それぞれ上を除いて除去される。一部が除去された後の酸化シリコン膜１０の端面１０ａは、斜面になっており、かつ不純物領域７ａの上方に位置している。その後、レジストパターンを除去する。
【００１７】
次いで、不純物領域７および酸化シリコン膜１０を含む全面上に、金属膜２０（例えばコバルト膜）をスパッタリング法により形成する。
【００１８】
次いで、図２（Ａ）に示すように、シリコン基板１及び金属膜２０を熱処理する。これにより、不純物領域７上に位置する金属膜２０は不純物領域７と反応し、不純物領域７上に位置する金属シリサイド膜８が形成される。このとき、酸化シリコン膜１０の端面１０ａ上に位置する金属膜２０も不純物領域７と反応するため、金属シリサイド膜８の端部８ａはシリコン基板１の深さ方向に成長し、他の部分と比べて深くなる。ただし、上記したように酸化シリコン膜１０の端面１０ａが不純物領域７ａの上方に位置しているため、不純物が導入されていないシリコン基板１と端部８ａが接することを抑制できる。
【００１９】
その後、図２（Ｂ）に示すように、シリサイド化していない金属膜２０及び酸化シリコン膜１０を除去する。
【００２０】
以上、本発明の第１の実施形態に係る半導体装置の製造方法によれば、シリサイド化防止膜である酸化シリコン膜１０の端面１０ａの下方には、予め不純物領域７ａが形成されており、不純物領域７が他の部分と比較して深くなっている。このため、金属シリサイド膜８の端部８ａがシリコン基板１の深さ方向に成長しても、不純物が導入されていないシリコン基板１と端部８ａが直に接することを抑制できる。従って、リーク電流の発生を抑制できる。
【００２１】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置の製造方法は、不純物領域７ａを形成するタイミングが第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付して説明を省略する。
【００２２】
まず、図３（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、更にゲート酸化膜３、ゲート電極４、低濃度不純物領域６、サイドウォール５、不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。
【００２３】
次いで、ゲート電極４、サイドウォール５、及びサイドウォール５の周囲に位置する不純物領域７それぞれ上に、酸化シリコン膜１０を形成する。酸化シリコン膜１０の形成方法は第１の実施形態と同様である。
【００２４】
次いで、フォトレジスト膜５０を、第１の実施形態と同様の方法により形成する。フォトレジスト膜５０は、酸化シリコン膜１０の端部１０ａ及びその周囲上に位置する部分が除去されている。次いで、フォトレジスト膜５０をマスクとして不純物をイオン注入する。これにより、不純物領域７ａが形成される
【００２５】
その後、図３（Ｂ）に示すようにフォトレジスト膜５０を除去する。次いで、金属シリサイド膜８を、第１の実施形態と同様の方法により形成する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００２６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば金属膜２０としては、コバルト膜以外の金属膜（Ｔｉ、Ｎｉなど）を使用しても良い。
【図面の簡単な説明】
【００２７】
【図１】（Ａ）〜（Ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）及び（Ｂ）は図１の次の工程を説明する為の断面図。
【図３】（Ａ）及び（Ｂ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（Ａ）及び（Ｂ）は従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００２８】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６，１０６…低濃度不純物領域、７，７ａ，１０７…不純物領域、８，１０８…金属シリサイド膜、８ａ，１０８ａ…端部、１０，１１０…酸化シリコン膜、１０ａ，１１０ａ…端面、２０…金属膜、５０…フォトレジスト膜、１２０…コバルト膜
【図１】
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【図２】
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【図３】
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【図４】
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