(57)【要約】【課題】  高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に設けられた半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。【解決手段】  半導体層１０と、前記半導体層１０の高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、前記半導体層１０の低電圧駆動トランジスタ形成領域１０ＬＶを画定するためのトレンチ絶縁層２２からなる第２の素子分離領域２１０と、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎと、前記低電圧駆動トランジスタ形成領域１０ＬＶに形成された低電圧駆動トランジスタ２００Ｐ，Ｎと、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎの電界緩和のためのオフセット絶縁層２０ｂと、を含み、前記オフセット絶縁層２０ｂの上端は、バーズビーク状の形状を有する。【選択図】        図１
2008172264.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するためのトレンチ絶縁層からなる第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み
前記オフセット絶縁層の上端は、バーズビーク状の形状を有する、半導体装置。
【請求項２】
請求項１において、
前記オフセット絶縁層の上端の側面に沿う第１直線と、前記半導体層の表面に沿う第２直線とのなす角が１５〜３０°である、半導体装置。
【請求項３】
請求項１または２において、
前記オフセット絶縁層は、セミリセスＬＯＣＯＳ層である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１の素子分離領域は、セミリセスＬＯＣＯＳ層である、半導体装置。
【請求項５】
請求項１または２において、
前記オフセット絶縁層は、ＬＯＣＯＳ層である、半導体装置。
【請求項６】
請求項１，２および５のいずれかにおいて、
前記第１の素子分離領域は、ＬＯＣＯＳ層である、半導体装置。
【請求項７】
半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域をＳＴＩ法により形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、
前記高耐圧トランジスタの電界緩和のためにオフセット絶縁層を選択酸化法により形成する工程と、を含む、半導体装置の製造方法。
【請求項８】
請求項７において、
前記オフセット絶縁層の形成は、セミリセスＬＯＣＯＳ法により行なわれる、半導体装置の製造方法。
【請求項９】
請求項７において、
前記オフセット絶縁層の形成は、ＬＯＣＯＳ法により行われる、半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれかにおいて、
前記第１の素子分離領域と、前記オフセット絶縁層の形成は同一の工程で行なわれる、半導体装置の製造方法。
【請求項１１】
請求項７〜１１のいずれかにおいて、
前記第２の素子分離領域の形成は、前記高耐圧トランジスタ形成領域の不純物拡散層の形成の際に必要な高温での熱処理を終えた後に行なわれる、半導体装置の製造方法。
【請求項１２】
請求項７〜１１のいずれかにおいて、
前記第２の素子分離領域を形成した後に、前記高耐圧トランジスタのためのゲート絶縁層を形成する工程を含み、
前記ゲート絶縁層は、少なくとも前記第２の素子分離領域を覆う保護膜を形成した後、熱酸化法により形成される、半導体装置の製造方法。
【請求項１３】
請求項７〜１２のいずれかにおいて、
前記保護膜は、さらに、前記高耐圧トランジスタのチャネル領域と、前記オフセット絶縁層と、該オフセット絶縁層の両側の半導体層との上方に開口を有するように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一半導体層上に備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。
【０００３】
また、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるＩＣの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低電圧駆動トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。前述した電界緩和のためのＬＯＣＯＳ層を設けた高耐圧トランジスタと、低電圧駆動トランジスタとを同一の基板上に形成する場合、たとえば、素子分離のためのＬＯＣＯＳ層と、電界緩和のためのＬＯＣＯＳ層を同一の工程で形成することにより、このような態様の半導体装置の製造を行なうことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をトレンチ絶縁層で代用する方法が提案されている。
【０００５】
本発明の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、ＬＯＣＯＳ層とトレンチ絶縁層を併用して用いることにより、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置は、半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するためのトレンチ絶縁層からなる第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記オフセット絶縁層の上端は、バーズビーク状の形状を有する。
【０００７】
本発明の半導体装置によれば、高耐圧トランジスタ形成領域の電界緩和のためにオフセット絶縁層が設けられており、前記オフセット絶縁層の上端は、バーズビーク状の形状を有している。たとえば、テーパー角が大きいトレンチ絶縁層の上方に膜厚の厚いゲート絶
縁層を形成する場合は、トレンチ絶縁層の上端でシニングが起きてしまい、部分的にゲート絶縁層の膜厚が薄くなってしまうことがあり、半導体装置の信頼性が損なわれることがある。しかし、本発明の半導体装置によれば、オフセット絶縁層の上端はバーズビーク状の形状を有するため、厚い膜厚を有するゲート絶縁層が設けられる場合であっても、均一な膜厚のゲート絶縁層を形成することができる。その結果、信頼性の高い半導体装置を提供することができる。
【０００８】
本発明は、たとえば、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体装置において、前記オフセット絶縁層の上端の側面に沿う第１直線と、前記半導体層の表面に沿う第２直線とのなす角が１５〜３０°であることができる。
【００１０】
（Ｂ）本発明の半導体装置において、前記オフセット絶縁層は、セミリセスＬＯＣＯＳ層であることができる。
【００１１】
（Ｃ）本発明の半導体装置において、前記第１の素子分離領域は、セミリセスＬＯＣＯＳ層であることができる。
【００１２】
（Ｄ）本発明の半導体装置において、前記オフセット絶縁層は、ＬＯＣＯＳ層であることができる。
【００１３】
（Ｅ）本発明の半導体装置において、前記第１の素子分離領域は、ＬＯＣＯＳ層であることができる。
【００１４】
（２）本発明の半導体装置の製造方法は、半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域をＳＴＩ法により形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、
前記高耐圧トランジスタの電界緩和のためにオフセット絶縁層を選択酸化法により形成する工程と、を含む。
【００１５】
本発明の半導体装置の製造方法によれば、低電圧駆動トランジスタ形成領域の第２の素子分離領域は、ＳＴＩ法により形成され、高耐圧トランジスタのオフセット絶縁層は、選択酸化法により形成されている。そのため、オフセット絶縁層の上端は、バーズビーク状の形状を有するように形成されることができる。その結果、オフセット絶縁層の上に膜厚の厚いゲート絶縁層を形成する場合、オフセット絶縁層の上端においても均一な膜厚のゲート絶縁層を形成することができ、信頼性の高い半導体装置を製造することができる。
【００１６】
本発明は、たとえば、下記の態様をとることができる。
【００１７】
（Ａ）本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、セミリセスＬＯＣＯＳ法により行なわれることができる。
【００１８】
（Ｂ）本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、ＬＯＣＯＳ法により行われることができる。
【００１９】
（Ｃ）本発明の半導体装置の製造方法において、前記第１の素子分離領域と、前記オフ
セット絶縁層の形成は同一の工程で行なわれることができる。
【００２０】
（Ｄ）本発明の半導体装置の製造方法において、前記第２の素子分離領域の形成は、前記高耐圧トランジスタ形成領域の不純物拡散層の形成の際に必要な高温での熱処理を終えた後に行なわれることができる。
【００２１】
（Ｅ）本発明の半導体装置の製造方法において、前記第２の素子分離領域を形成した後に、前記高耐圧トランジスタのためのゲート絶縁層を形成する工程を含み、
前記ゲート絶縁層は、少なくとも前記第２の素子分離領域を覆う保護膜を形成した後、熱酸化法により形成されることができる。
【００２２】
（Ｆ）本発明の半導体装置の製造方法において、前記保護膜は、前記高耐圧トランジスタのチャネル領域と、前記オフセット絶縁層と、該オフセット絶縁層の両側の半導体層との上方に開口を有するように形成されることができる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態の一例について説明する。
【００２４】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。図２は、図１のＡ部を拡大して示す図である。
【００２５】
本実施の形態の半導体装置は、半導体層である半導体基板１０上に、高耐圧トランジスタ１００Ｐ，Ｎと低電圧駆動トランジスタ２００Ｐ，Ｎとが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低電圧駆動トランジスタ領域１０ＬＶは、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐには、Ｐチャネル低電圧駆動トランジスタ２００Ｐが形成され、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎには、Ｎチャネル低電圧駆動トランジスタ２００Ｎが形成されている。
【００２６】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低電圧駆動トランジスタ２００ＰとＮチャネル低電圧駆動トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００２７】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第１の素子分離領域１１０が設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、第１の素子分離領域１１０が設けられている。第１の素子分離領域１１０は、セミリセスＬＯＣＯＳ層からなる。
【００２８】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００２９】
Ｐチャネル高耐圧トランジスタ１００Ｐは、ゲート絶縁層６０と、セミリセスＬＯＣＯＳ層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００３０】
ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３０の上方と、オフセット絶縁層２０ｂの上方と、オフセット絶縁層２０ｂの両側にある半導体層１０の上方と覆うように形成されている。ゲート電極７０は、少なくともゲート絶縁層６０上方に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００３１】
Ｎチャネル高耐圧トランジスタ１００Ｎは、ゲート絶縁層６０と、オフセット絶縁層２０ｂと、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００３２】
ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３２の上方と、オフセット絶縁層２０ｂの上方と、オフセット絶縁層２０ｂの両側にある半導体層１０の上方と覆うように設けられている。ゲート電極７０は、少なくともゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００３３】
次に、図２を参照しながら、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００Ｎの電界緩和のために用いられているオフセット絶縁層２０ｂの形状およびゲート絶縁層６０の端部の形状について、さらに詳しく説明する。
【００３４】
まず、ゲート絶縁層６０の形状について説明する。図２に示すように、ゲート絶縁層６０は、オフセット絶縁層２０ｂの全面を覆い、オフセット絶縁層２０ｂの両側にある半導体層１０の上にまで延在して形成されている。つまり、ゲート絶縁層６０の端部は、バーズビーク部を超えた位置に設けられている。
【００３５】
次に、オフセット絶縁層２０ｂの形状について説明する。オフセット絶縁層２０ｂの上端においてその側面に沿う線を第１直線Ａとする。半導体層１０の表面に沿う直線を第２直線Ｂとする。本実施の形態の半導体装置では、第１直線Ａと、第２直線Ｂとのなす角θが１５〜３０°となるように、オフセット絶縁層２０ｂが形成されている。オフセット絶縁層２０ｂの上端の側面に沿う第１直線Ａと、半導体基板１０の表面に沿う第２直線Ｂとのなす角θが３０°を超える場合には、次のような問題がある。この問題点を説明するために、ＳＴＩ法により形成され、トレンチ１１８ａに埋め込まれたオフセット絶縁層１１８ｂの上に膜厚の厚いゲート絶縁層１６０を形成する場合を例として図１９を参照しながら説明する。まず、図１９に示すように、第１直線Ａと第２直線Ｂのなす角θが３０°より大きいオフセット絶縁層１１８ｂをＳＴＩ法により形成する。このとき、オフセット絶縁層１１８の上端部が削れてしまうことがある。そして、このような状態のオフセット絶縁層１１８ｂの上に、膜厚の厚いゲート絶縁層１６０を形成すると、オフセット絶縁層１１８ｂと半導体基板１０との境界部分付近１で、ゲート絶縁層１６０の膜厚が所望の膜厚よりも薄い膜厚になってしまうことがある。（以下、この現象をシニングという。）また
、第１直線Ａと第２直線Ｂとのなす角θが１５°より小さい場合には、オフセット絶縁層２０ｂの占める面積が大きくなってしまい、半導体装置の十分な微細化が図れない。
【００３６】
１．２  低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低電圧駆動トランジスタ２００Ｐと、Ｎチャネル低電圧駆動トランジスタ２００Ｎとの間には、第２の素子分離領域２１０が設けられている。第２の素子分離領域２１０は、ＳＴＩ法により形成されている。
【００３７】
次に、各トランジスタの構成について説明する。
【００３８】
Ｎチャネル低電圧駆動トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００３９】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とで，ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００４０】
Ｐチャネル低電圧駆動トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００４１】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００４２】
本実施の形態の半導体装置の利点は以下の通りである。
【００４３】
本発明の半導体装置によれば、高耐圧トランジスタ形成領域１０ＨＶの電界緩和のためにオフセット絶縁層２０ｂが設けられており、前記オフセット絶縁層２０ｂの上端は、バーズビーク状の形状を有している。たとえば、テーパー角が大きいトレンチ絶縁層の上方に膜厚の厚いゲート絶縁層６０を形成する場合は、トレンチ絶縁層の上端でシニングが起きてしまい、部分的に膜厚が薄くなってしまうことがあり半導体装置の信頼性が損なわれることがある。しかし、本発明の半導体装置によれば、オフセット絶縁層２０ｂの上端はバーズビーク状の形状を有するため、厚い膜厚を有するゲート絶縁層６０が設けられる場合であっても、均一な膜厚のゲート絶縁層６０を形成することができる。その結果、信頼性の高い半導体装置を提供することができる。また、低電圧駆動トランジスタ形成領域１０ＬＶにおいては、トレンチ絶縁層２２により素子分離２１０が形成されている。この態様によれば、低電圧駆動トランジスタ形成領域１０ＬＶの面積を小さくすることができる。つまり、本実施の形態によれば、微細化を図ることができる低電圧駆動トランジスタ２００Ｐ，Ｎと、膜厚の均一なゲート絶縁層６０が設けられることにより、信頼性の向上を図ることができる高耐圧トランジスタ１００Ｐ，Ｎとが同一の半導体基板１０上に設けられた半導体装置を提供することができる。
【００４４】
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図３〜１８を参照しながら説明する。図３〜１８は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
【００４５】
（１）まず、図３に示すように、高耐圧トランジスタ形成領域１０ＨＶにおいて、素子分離の役割果すセミリセスＬＯＣＯＳ層２０ａと、電界緩和のためのオフセット絶縁層２０ｂとを形成する。以下に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成方法の一例を説明する。
【００４６】
まず、半導体基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層を形成する。酸化窒化シリコン層の膜厚は、たとえば、８〜１２ｎｍである。ついで、酸化窒化シリコン層の上に、ＣＶＤ法により、窒化シリコン層を形成する。ついで、窒化シリコン層の上に、セミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂを形成する領域に開口を有するレジスト層（図示せず）を形成する。ついで、このレジスト層をマスクとして、窒化シリコン層、酸化窒化シリコン層および半導体基板１０をエッチングすることによりセミリセスＬＯＣＯＳ層２０ａおよびオフセット絶縁層２０ｂの形成領域において、凹部を形成する。ついで、レジスト層を除去する。
【００４７】
次に、熱酸化法により、半導体基板１０の露出面の上に、酸化シリコン層を形成することにより、図３に示すように、高耐圧トランジスタ形成領域を画定するための第１の素子分離領域１１０としてのセミリセスＬＯＣＯＳ層２０ａと、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂが形成される。
【００４８】
（２）次に、図４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜１２を形成する。犠牲酸化膜１２としては、たとえば、酸化シリコン膜を形成する。ついで、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶの全面に、窒化シリコン膜１４を形成し、所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にＮ型のウェル３０を形成する。その後、レジスト層Ｒ１をたとえばアッシングにより除去する。その後、注入されたN型不純物を熱処理
により熱拡散させる。
【００４９】
（３）次に、図５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、Ｐ型の不純物イオンを１回もしくは複数回にわたって半導体基板１０に注入することによりＰ型のウェル３２が形成される。その後、レジスト層Ｒ２をアッシングにより除去する。その後、注入されたP型不純物と先に注入されたN型不純物を同時に熱処理により熱拡散させる。。
【００５０】
（４）次に、図６に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００５１】
まず、所定の領域を覆うレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層（図示せず）を形成する。その後、レジスト層Ｒ３を除去する。
【００５２】
（５）次に、図７に示すように、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、Ｐ型の不純物を半導体基板１０に導入する。これにより、Ｐチ
ャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層（図示せず）が形成される。
【００５３】
（６）次に、図８に示すように、公知の技術により熱処理を施すことにより不純物層が拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。
その後、窒化シリコン膜14と犠牲酸化膜１２を公知の方法により除去する。
【００５４】
（７）次に、図９に示すように、低電圧駆動トランジスタ形成領域１０ＬＶにおいて、トレンチ絶縁層２２を形成し、第２の素子分離領域２１０の形成を行なう。まず、半導体基板１０の全面にパッド酸化膜（図示せず）として、酸化シリコン層を形成する。ついで、パッド酸化膜の上方にストッパ絶縁層１６を形成する。ストッパ絶縁層１６としては、窒化シリコン膜を形成することができる。ストッパ絶縁層１６は、たとえば、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１６の上に、第２の素子分離領域２１０が形成される領域に開口を有するマスク層（図示せず）を形成する。このマスク層をマスクとして、図９に示すように、ストッパ絶縁層１６、パッド酸化膜および半導体基板１０を公知のエッチング技術によりエッチングする。これにより、トレンチ１８が形成される。
【００５５】
（８）次に、図１０に示すように、トレンチ１８の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、30〜50nmである。
【００５６】
ついで、トレンチ１８を埋め込むように、絶縁層（図示せず）を全面に堆積する。堆積された絶縁層を半導体基板１０の表面とほぼ同じ高さとなるまで除去することにより、トレンチ絶縁層２２を形成することができる。
【００５７】
（９）次に、図１１に示すように、少なくとも高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０を形成する領域以外を覆うように保護膜２４を形成する。保護膜２４としては、たとえば、窒化シリコン膜を用いることができる。保護膜２４の形成としては、まず、半導体基板１０の全面に窒化シリコン膜（図示せず）を形成する。ついで、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜をパターニングすることにより、保護膜２４が形成される。
【００５８】
（１０）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、チャネルドーピングを行なう。まず、図１２に示すように、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、たとえば、ボロンなどのＰ型の不純物を注入する。その後レジスト層Ｒ５をアッシングにより除去する。
【００５９】
（１１）次に、図１３に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。
【００６０】
（１２）次に、図１４に示すように、高耐圧トランジスタ領域１０ＨＶにゲート絶縁層６０を形成する。ゲート絶縁層６０は、選択熱酸化法により形成することができる。ゲート絶縁層６０の膜厚は、たとえば、１６００Åとすることができる。ついで、残存している窒化シリコン膜２６を除去する。
【００６１】
（１３）次に、図１５に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、ウェルの形成を行なう。まず、Ｐチャネル低電圧駆動トランジスタ形成領域１０ＬＶｐ以外を覆うようにレジスト層Ｒ７を形成する。ついで、このレジスト層Ｒ７をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することによより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ７を除去する。
【００６２】
（１４）次に、図１６に示すように、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層Ｒ８を形成する。ついで、このレジスト層Ｒ８をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することによより、Ｐ型のウェル３６が形成される。ついで、レジスト層を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【００６３】
（１５）次に、図１７に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００６４】
ついで、図１７に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００６５】
（１６）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図１８に示すように、ゲート電極７０が形成される。
【００６６】
（１７）次に、低電圧駆動トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１（図１参照）を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００６７】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低電圧駆動トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成は、公知の方法により行なうことができる。
【００６８】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低電圧駆動トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成は、公知の方法により行なうことができる。
【００６９】
本実施の形態の半導体装置の製造方法の利点を以下に述べる。
【００７０】
（Ａ）本実施の形態の半導体装置の製造方法によれば、低電圧駆動トランジスタ形成領域１０ＬＶの第２の素子分離領域２１０は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉ
ｓｏｌａｔｉｏｎ）法により形成されているため、微細化を図ることができる。また、高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂは、選択酸化法の一例であるセミリセスＬＯＣＯＳ法により形成されている。そのため、オフセット絶縁層２０ｂの上端がバーズビーク状の形状を有するように形成することができる。これにより、シニングを抑制することができ、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、オフセット絶縁層２０ｂの上端においても均一な膜厚を有するように形成することができる。その結果、微細化と、信頼性の向上とが共に図られた半導体装置を製造することができる。
【００７１】
（Ｂ）本実施の形態の半導体装置の製造方法によれば、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、オフセット絶縁層２０ｂの全面を覆い、オフセット絶縁層２０ｂの両側にある半導体基板１０の一部までを覆うように延在している。すなわち、バーズビーク部分がゲート絶縁層６０に覆われている。そのため、ソース／ドレイン領域を形成する際の不純物の注入をセルフアラインで行なうことができる。また、保護膜２４は、高耐圧トランジスタのチャネル領域と、オフセット絶縁層２０ｂと、オフセット絶縁層２０ｂの両側の半導体基板１０との上方に開口を有するように形成され、熱酸化法により、ゲート絶縁層６０はオフセット絶縁層２０ｂの上面の全部を覆うように形成される。即ち、オフセット絶縁層２０ｂ全体が熱酸化され、オフセット絶縁層２０ｂ全体が均等に形状変化をして、半導体基板１０のストレスによる欠陥を少なくすることができる。仮に、オフセット絶縁層２０ｂの一部分を覆うようにゲート絶縁層６０を形成した場合、熱酸化による熱がオフセット絶縁層２０ｂに対して均等にかからず、オフセット絶縁層２０ｂの形状が非対称になる。それにより、半導体基板１０への結晶欠陥が発生し、不良の原因となる。したがって、本実施の形態の半導体装置の製造方法によれば、そのような問題を起すことなく、信頼性の高い半導体装置を製造することができる。
【００７２】
（Ｃ）本実施の形態の半導体装置の製造方法では、トレンチ絶縁層２２を形成した後に高耐圧トランジスタ１００Ｐ，Ｎのためのゲート絶縁層６０の形成が行なわれる。トレンチ絶縁層２２の上に、ゲート絶縁層６０のような厚い膜厚を有する絶縁層を形成する場合、トレンチ絶縁層２２のストレスがかかり結晶欠陥などを生じることがある。しかし、本実施の形態の半導体装置の製造方法によれば、ゲート絶縁層６０を形成する際に、トレンチ絶縁層２２の上方は保護膜２４である窒化シリコン膜に覆われているため、そのような問題を回避することができ、信頼性の高い半導体装置を製造することができる。
【００７３】
（Ｄ）本実施の形態の半導体装置の製造方法では、高耐圧トランジスタ形成領域１０ＨＶの各種不純物層を形成する際に、熱処理が行なわれるが、この熱処理を終えた後に第２の素子分離領域２１０であるトレンチ絶縁層２２の形成が行なわれる。トレンチ絶縁層２２は、不純物を拡散するための熱処理の雰囲気下におかれると、表面が窒化してしまったり、結晶欠陥が生じてしまうことがある。しかし、本実施の形態の半導体装置の製造方法では、高耐圧トランジスタ形成領域１０ＨＶの各種不純物層の不純物を拡散させる熱処理が行なわれた後にトレンチ絶縁層を形成しているため、そのような問題を回避することができ、信頼性の高い半導体装置を製造することができる。
【００７４】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。たとえば、本実施の形態では、オフセット絶縁層２０ｂの形成方法として、セミリセスＬＯＣＯＳ法を用いる場合について説明したが、ＬＯＣＯＳ法により行なってもよい。
【図面の簡単な説明】
【００７５】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】図１のＡ部を拡大して示す図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１９】従来例の半導体装置の製造方法にかかる問題点を模式的に示す断面図。
【符号の説明】
【００７６】
１０…半導体基板、  １０ＨＶ…高耐圧トランジスタ形成領域、  １０ＬＶ…低電圧駆動トランジスタ形成領域  １２…犠牲酸化膜、  １４，２６…窒化シリコン膜、  １６…ストッパ絶縁層、  １８…トレンチ、  ２０ａ…セミリセスＬＯＣＯＳ層、  ２０ｂ…オフセット絶縁層、  ２２…トレンチ絶縁層、  ２４…保護膜、  ３０，３４…Ｎ型のウェル、  ３２，３６…Ｐ型のウェル、  ４０，４１…Ｎ型の低濃度不純物層、  ４２…Ｎ型の高濃度不純物層、  ５０，５１…Ｐ型の低濃度不純物層、  ５２…Ｐ型の高濃度不純物層、  ６０，６２…ゲート絶縁層、  ７０…ゲート電極、  ７２…サイドウォール絶縁層、  １００Ｐ…Ｐチャネル高耐圧トランジスタ、  １００Ｎ…Ｎチャネル高耐圧トランジスタ、  ２００Ｐ…Ｐチャネル低電圧駆動トランジスタ、  ２００Ｎ…Ｎチャネル低電圧駆動トランジスタ、  １１０…第１の素子分離領域、  ２１０…第２の素子分離領域
【図１】
2008172264.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008172264.tif 000017
【図１６】
2008172264.tif 000018
【図１７】
2008172264.tif 000019
【図１８】
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【図１９】
2008172264.tif 000021
【手続補正書】
【提出日】平成20年3月14日(2008.3.14)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高耐圧トランジスタと、
前記高耐圧トランジスタの第１素子分離領域と、
低耐圧トランジスタと、
前記低耐圧トランジスタの第２素子分離領域と、を含み、
前記高耐圧トランジスタは、
第１ソース領域及び第１ドレイン領域と、
前記第１ソース領域及び前記第１ドレイン領域との間に形成された第１セミリセスＬＯＣＯＳ層と、
第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、を含み、
前記第１素子分離領域は、第２セミリセスＬＯＣＯＳ層からなり、
前記第２素子分離領域は、トレンチ絶縁層からなる、半導体装置。
【請求項２】
請求項１において、
前記高耐圧トランジスタは、前記第１セミリセスＬＯＣＯＳ層の周囲に形成された、オフセット領域である不純物層を含む、半導体装置。
【請求項３】
請求項２において、
前記高耐圧トランジスタは、前記オフセット領域である前記不純物層の周囲に形成されたウェルを含む、半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記低耐圧トランジスタは、
第１ＬＤＤ領域及び第２ＬＤＤ領域と、
前記第１ＬＤＤ領域に隣接して形成された第２ソース領域及び前記第２ＬＤＤ領域に隣接して形成された第２ドレイン領域と、
第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、を含む、半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１素子分離領域は、前記第２セミリセスＬＯＣＯＳ層のみからなる、半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１素子分離領域と前記第２素子分離領域との間の半導体層は、露出している、半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１セミリセスＬＯＣＯＳ層を形成する工程は、
前記第１セミリセスＬＯＣＯＳ層が形成される半導体層に凹部を形成する工程と、
前記凹部が形成された前記半導体層を熱酸化させる工程と、を含む、半導体装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１セミリセスＬＯＣＯＳ層及び前記第２セミリセスＬＯＣＯＳ層を形成する工程は、
前記第１セミリセスＬＯＣＯＳ層が形成される半導体層に第１凹部及び前記第２セミリセスＬＯＣＯＳ層が形成される該半導体層に第２凹部を形成する工程と、
前記第１凹部及び前記第２凹部が形成された前記半導体層を熱酸化させる工程と、を含む、半導体装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記高耐圧トランジスタのドレイン耐圧は、前記低耐圧トランジスタのドレイン耐圧よりも高い、半導体装置。