(57)【要約】【課題】半導体集積装置において、簡素化された構成にて、電気的特性に弊害を受けずに光機能を設け、電気的特性を向上させる。【解決手段】結晶基板１２上に電子供給層（ｎ型層）２５を形成し、この電子供給層（ｎ型層）２５の上にゲート電極８，ソース電極７，ドレイン電極６を形成してＦＥＴ部を設け、さらに前記ソース電極７の外側の結晶基板１２上にｎ型オーミック電極５を形成し、このｎ型オーミック電極５の上にｎ型層２７，ｎ型活性層（発光層）１５，ｐ型層２６を形成して発光部３を設ける。この構成により、同一結晶基板１２上にＦＥＴ素子部と発光素子部を形成し、電気的機能と光機能とを共有するようにして、回路規模が小さいままで、光励起効果を用いて特性向上を図ることを可能にする。【選択図】図１
2008016700.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタまたはヘテロ接合型バイポーラートランジスタと、前記トランジスタと同一基板上に設けられた発光素子とを備え、前記発光素子の光を前記トランジスタの能動領域に照射することを特徴とする半導体集積装置。
【請求項２】
前記発光素子は、前記電界効果型トランジスタのドレイン電極またはソース電極の側方に設けられた端面発光型発光ダイオードで構成されることを特徴とする請求項１記載の半導体集積装置。
【請求項３】
前記電界効果型トランジスタのゲート電極部から前記能動領域方向へ前記光を反射させる手段をさらに備えたことを特徴とする請求項１または２記載の半導体集積装置。
【請求項４】
前記発光素子は、前記電界効果型トランジスタのゲート電極部上に配置された面発光型発光ダイオードで構成され、前記ゲート電極部を前記面発光型発光ダイオードのｎ型オーミック電極部として用いたことを特徴とする請求項１記載の半導体集積装置。
【請求項５】
前記半導体基板側にｐ型オーミック電極に接続されたインバータ回路を設けたことを特徴とする請求項３記載の半導体集積装置。
【請求項６】
前記半導体基板側にｎ型オーミック電極に接続されたインバータ回路を設けたことを特徴とする請求項４記載の半導体集積装置。
【請求項７】
前記発光素子は、前記ヘテロ接合型バイポーラートランジスタのベース電極またはコレクタ電極の側方に設けられた端面発光型発光ダイオードで構成されることを特徴とする請求項１記載の半導体集積装置。
【請求項８】
前記発光素子から出射される光の光路に光増幅素子を設けたことを特徴とする請求項１〜４，７いずれか１項記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタまたはヘテロ接合型バイポーラートランジスタなどの光が照射される能動領域を具備する半導体集積装置に関するものである。
【背景技術】
【０００２】
ＧａＡｓなどからなる化合物半導体材料は、高周波用アンテナスイッチ（以下、ＳＷと略す）、あるいはパワーアンプ（以下、ＰＡと略す）などの電気材料としての機能と、半導体レーザ（以下、ＬＤと略す）、発光ダイオード（以下、ＬＥＤと略す）などの光材料としての機能とを構成することが可能である。
【０００３】
電気材料として挙げたＳＷあるいはＰＡは、電界効果トランジスタ（以下、ＦＥＴと略す）、ヘテロ接合型バイポーラートランジスタ（以下、ＨＢＴと略す）で構成されている。現在、ＦＥＴを構成する際に、ＳＷにおいては低ロス、ＰＡにおいては高利得が求められ、また回路構成による工夫がもたらされている。
【０００４】
図１２は従来のＦＥＴを説明するための断面図であって、６はドレイン電極、７はソース電極、８はゲート電極、１２は結晶基板、１６は発光信号、２２は光照射時の空亡層、２３は光未照射時の空亡層、２５は電子供給層（ｎ型層）を示す。
【０００５】
図１２において、電子供給層２５において光照射されると空亡層２２の幅が小さくなり、ゲート電極８の下を通過する電荷が流れやすくなり、ドレイン電極６−ソース電極７間のパスが低抵抗化される。
【０００６】
その電気的特性は、図１６（ａ）に示すように、概略的には同一ゲート電位を有する際に、点線部が光未照射時の特性（Ｉｄｓ−Ｖｄｓ特性）、また実線部が光照射時の同特性となる。傾きが抵抗値となるため、同一ゲート電位時には光照射されたときの方が低抵抗値を示す。
【０００７】
図１３は従来のＨＢＴを説明するための断面図であって、９はコレクタ電極、１０はベース電極、１１はエミッタ電極、１２は結晶基板、１６は発光信号、１７はコレクタ、１８はサブ・コレクタ、１９はベース、２０はエミッタ、２２は光照射時の空亡層、２３は光未照射時の空亡層を示す。
【０００８】
ＨＢＴでは、表面・界面活性層に形成される空亡層がエミッタ−ベースの界面を中心に形成されるため、界面部分を光照射すると空亡層２２の幅が小さくなり、低抵抗値を示す。
【０００９】
前記のようなＦＥＴの特性およびＨＢＴの特性が見られる要因として、光照射を行うと電子と再結合を行い、ある一定の光エネルギを与えることにより、化合物材料中の電子が励起状態となるため、空亡層幅が小さくなることが挙げられる。
【００１０】
また、光照射方法として、化合物半導体材料は光機能材料としても注目を浴び、同一材料で構成が可能なＬＤあるいはＬＥＤについては、光効率を上げていくことが課題となっており、近年、光−電気変換回路も多くなっている。その中でＬＥＤ半導体ＬＥＤ構造例として、端面発光型ＬＥＤ構造と面発光型ＬＥＤ構造がある。
【００１１】
図１４は端面発光型ＬＥＤ構造を説明するための断面図であって、４はｐ型オーミック電極、５はｎ型オーミック電極、１３は電子、１４は陽子、１５はｎ型活性層（発光層）、１６は出射光（発光信号）、２６はｐ型層、２７はｎ型層を示す。
【００１２】
前記端面発光型ＬＥＤ構造は、ＬＥＤ接合面と平行方向に光を採り出す構造であり、エピ成長の膜厚を制御することにより発光面を小さくすることが可能であるが、発光面から半導体結晶内部に行くに従い、外部発光出力には寄与しなくなる。外部発光出力効率の高い構造として発光面の大きな面発光型ＬＥＤ構造がある。
【００１３】
図１５（ａ），（ｂ）は面発光型ＬＥＤ構造を説明するための断面図であって、４’はｐ型オーミック電極、５’はｎ型オーミック電極、１３’は電子、１４’は陽子、１５’はｎ型活性層（発光層）、１６’は出射光（発光信号）、２６’はｐ型層、２７’はｎ型層を示し、図１５（ａ）と図１５（ｂ）との構成では、ｎ型オーミック電極５’の位置が異なっている。
【００１４】
光照射時と光未照射時とのＦＥＴにおけるソース−ドレイン間のＶｄｓ−Ｉｄｓ特性が示されている図１６（ｂ）よりＦＥＴに光照射を行うと、未照射時よりドレイン電圧向上が見られ、未照射時の閾値は、より負電荷側にシフトするようになるため、ドレイン電極−ソース電極間のＶｄｓ−Ｉｄｓの立ち上がり箇所の傾きが変わり、抵抗値が小さくなる現象が見られる。抵抗値が小さくなる要因として、表面・界面の電子が活性化するため、表面・界面の空亡層幅が小さくなることが挙げられる。
【００１５】
また、同様に光照射時と光未照射時とのＨＢＴにおけるエミッタ−コレクタ間のＶｃｅ−Ｉｃ特性を図１７に示す。ＨＢＴに光照射照度を変化させると、照度が強いときにエミッタ−コレクタ間のＶｃｅ−Ｉｃの立ち上がり箇所の傾きが変わり、抵抗値が小さくなる現象が見られる。本結果より光照射させるとｇｍ（コンダクタンス）が良くなり、エミッタ−コレクタ間の電流が流れやすくなる。さらに、光強度の差により線形性が良くなるため、本線形性に大きく寄与する歪特性が良くなる。
【特許文献１】特開２００１−４４４８８号公報
【特許文献２】特開平９−６９６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来では、一般的には化合物半導体材料を、電気材料、光材料として個別の用途で使用しているが、一体化が可能な化合物半導体材料において電気材料と光材料としてのハイブリッド機能が見られ、さらには、それぞれ異なるエネルギ出力手段で電気的に弊害を受ける機能を光機能がカバーして、電気的機能と光機能を共有する例も増えている。
【００１７】
近年、回路規模が大きくなる傾向にあるＳＷや、高機能化が求められるＰＡとして、回路規模を小さくできるようにするため、前記のように光を用いることが考えられる。
【００１８】
すなわち、ＦＥＴおよびＨＢＴの表面空亡層や界面空亡層を制御するため、昇圧回路などの高電圧化を行っているが、電気的負荷が大きくなるという問題が生じる。また、回路規模を大きくすることによるデバイス機能の良化により制御を行えるが、チップ面積肥大化という問題が生じる。そこで、表面空亡層および界面空亡層を制御する方法として、光エネルギを用いて行うことにより空亡層中の電子が活発となるため、空亡層幅が小さくなり、かつ小エネルギで空亡層幅が制御できるようになり、現状の素子サイズよりも小さな素子で同特性を有することができるため小型化が可能となる。
【００１９】
本発明は、前記課題を解決するため、簡素化された構成にて、電気的特性に弊害を受けずに光機能を備え、電気的特性を向上させることができる半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前記目的を達成するため、請求項１に記載の半導体集積装置に係る発明は、ＦＥＴまたはＨＢＴと、前記トランジスタと同一基板上に設けられた発光素子とを備え、前記発光素子の光を前記トランジスタの能動領域に照射することを特徴とし、同一基板上に電気材料と光材料とのハイブリッド機能を具備させても、機能動作するときに光を照射し、ＦＥＴおよびＨＢＴの表面空亡層や界面空亡層を制御することができ、電気的に弊害を受ける機能を光機能がカバーすることができるため、電気的特性を向上させることができる。
【００２１】
請求項２に記載の発明は、請求項１記載の半導体集積装置において、発光素子は、ＦＥＴのドレイン電極またはソース電極の側方に設けられた端面発光型発光ダイオードで構成されることを特徴とする。
【００２２】
請求項３に記載の発明は、請求項１または２記載の半導体集積装置において、ＦＥＴのゲート電極部から能動領域方向へ光を反射させる手段をさらに備えたことを特徴とする。
【００２３】
請求項４に記載の発明は、請求項１記載の半導体集積装置において、発光素子は、ＦＥＴのゲート電極部上に配置された面発光型発光ＬＥＤで構成され、ゲート電極部を面発光型発光ＬＥＤのｎ型オーミック電極部として用いたことを特徴とする。
【００２４】
請求項５に記載の発明は、請求項３記載の半導体集積装置において、半導体基板側にｐ型オーミック電極に接続されたインバータ回路を設けたことを特徴とする。
【００２５】
請求項６に記載の発明は、請求項４記載の半導体集積装置において、半導体基板側にｎ型オーミック電極に接続されたインバータ回路を設けたことを特徴とする。
【００２６】
請求項７に記載の発明は、請求項１記載の半導体集積装置において、発光素子は、ＨＢＴのベース電極またはコレクタ電極の側方に設けられた端面発光型発光ＬＥＤで構成されることを特徴とする。
【００２７】
請求項８に記載の発明は、請求項１〜４，７いずれか１項記載の半導体集積装置において、発光素子から出射される光の光路に光増幅素子を設けたことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、従来では回路構成やプロセスにより断面構造による工夫により空亡層幅を小さくしているのに対して、同一基板上にて光機能素子である発光素子と、ＦＥＴまたはＨＢＴの高周波機能素子とを備え、空亡層発生箇所に光照射させて空亡層幅を小さくさせることができ、電気的特性に影響を受けずに、簡素化された構成にて電気的特性を向上させることができる。
【００２９】
また、照射させる光を増幅させる材料を設けたり、光反射層を設けたりすることによって、空亡層に光照射させる効率を上げることにより光強度を最大限にして、効果的に空亡層幅を小さくさせることができる。
【００３０】
また、動作ＯＮ状態でのみ光照射させることにより低消費電力化が実現でき、ＯＮ状態とＯＦＦ状態をより鮮明に切り分ける効果を有し、インバータ回路を用いてＯＮ状態とＯＦＦ状態をさらに鮮明に切り分けることが可能である。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の説明において、図１２〜図１７にて説明した部材などには同一符号を付して説明する。
【００３２】
（実施形態１）
図１は本発明に係る半導体集積装置の実施形態１であるＦＥＴ構造の構成例を示す断面図であって、実施形態１は、基本的にはＦＥＴ素子部と発光素子部と光効率向上させる箇所との三部位にて構成されている。
【００３３】
ＦＥＴは、結晶基板１２上に電子供給層（ｎ型層）２５を積層し、電子供給層（ｎ型層）２５の上にゲート電極８，ソース電極７，ドレイン電極６を形成することにより構成されている。さらに、ドレイン電極６またはソース電極７の外側に発光素子（ＬＥＤ）を設けている。発光素子は、結晶基板１２の上にｎ型オーミック電極５を形成して発光部３を形成することにより構成される。
【００３４】
発光部３の形成方法の一例としては、ｎ型層２７とｎ型活性層（発光層）１５とｐ型層２６とを形成し、ｐ型オーミック電極４を形成する。この発光部３の形成方法において、結晶基板１２から順に、ｐ型オーミック電極４、ｐ型層２６、ｎ型活性層（発光層）１５、ｎ型層２７を積層するようにしてもよい。
【００３５】
発光部３の形成後、発光強度を上げるために発光部３の内側とＦＥＴ構成部の上部に光増幅材料１（例えば、エルビニウム，ネオジウム）を積層し、さらに能動領域の空亡層２２へ光１６を照射させる効率を上げるために、光反射層２（例えば、パラジウムを薄く付けたイットリウム薄膜、あるいはランタン薄膜，マグネシウム・ニッケル系合金薄膜）を形成する。
【００３６】
発光部３から出射した光（発光信号）１６が散乱しないように、直接照射される光と光反射層２で反射させた光とを空亡層２２に集光させるため、全反射するように反射膜効果を備え、光増幅材料１により光効率を上げる効果を備える。
【００３７】
ＦＥＴ素子部と発光素子部の構成順序についてはどちらが先であってもよく、両素子部を構成した後、光増幅材料１から光反射層２の順に形成していく。
【００３８】
また、本実施形態１では発光素子３０としてヘテロ構造を示しているが、ダブルヘテロ構造でもよい。
【００３９】
本実施形態１によれば、前記のような半導体ＬＥＤ、もしくは半導体ＬＤで能動領域に光を照射させることにより、空亡層２２中にある電子の移動度を大きくすることができる。この効果を示す特性としてＤＣ特性があり、図１６（ａ）に同一のＶｇ条件での光照射時（実線部）、未照射時（点線部）のＶｄｓ−Ｉｄｓ特性を示す。Ｖｇ同一条件下での光照射、光未照射条件でのＶｄｓ−Ｉｄｓ条件は、それぞれ１０１（ａ），１０１（ｂ），１０１（ｃ），１０１（ｄ）となり、Ｉｄｓがゼロに近いところにつれてＶｇ値が小さくなる。図１６（ａ）に示すように、同一Ｖｇ値条件での光照射時の特性が、光未照射時での特性よりＶｄｓ−Ｉｄｓ傾きが急峻なため、光照射時の方が光未照射時よりも低抵抗化を示す。また、光照射時でのＶｄｓ−Ｉｄｓ特性の立ち上がり線形性が良くなるため、ＯＮ状態でのＦＥＴの歪特性はさらに良くなる。
【００４０】
図１６（ｂ）に光照射時（実線部）と未照射時（点線部）とのＶｇｓ−Ｉｄ特性を示す。図１６（ｂ）に示すように、光照射時でのＶｇｓ−Ｉｄ特性が光未照射時でのＶｇｓ−Ｉｄ特性より低閾値側にシフトするため、ＦＥＴで構成されるＳＷとしては低抵抗化が可能となり、ＰＡとして低ｇｍ化が可能である。
【００４１】
本特性が顕著に表されたときの高周波特性を図１１に示す。図１１は光照射時および光未照射時でのＲｏｎ値とＬｏｓｓ値（伝送損失値）を示す。図１１に示す通り、光照射時にＬｏｓｓ値が低くなる。
【００４２】
（実施形態２）
図２は本発明に係る半導体集積装置の実施形態２であるＨＢＴ構造の構成例を示す断面図であって、実施形態２は、基本的にはＨＢＴ素子部と発光素子部と光効率向上させる箇所との三部位にて構成されている。
【００４３】
ＨＢＴは、結晶基板１２上にサブ−コレクタ１８を積層し、コレクタ電極９の形成領域を残して、コレクタ１７とベース１９を積層する。さらにベース電極１０の形成領域を残してエミッタ２０を形成し、コレクタ電極９とベース電極１０とエミッタ電極１１とを形成する（ＨＢＴ構造としては図１３参照）。
【００４４】
発光部３の形成方法としては、ｎ型オーミック電極５を形成し、ｎ型層２７、ｎ型活性層（発光層）１５、ｐ型層２６、ｐ型オーミック電極４を順に積層する。実施形態１と同様に、発光部３の形成方法は、結晶基板１２から順に、ｐ型オーミック電極４、ｐ型層２６、ｎ型活性層（発光層）１５、ｎ型層２７を積層してもよい。
【００４５】
また、実施形態１と同様に、ＨＢＴ素子部と発光素子部の構成順序はどちらが先であってもよく、両素子部を構成した後、光増幅材料１と光反射層２とを順に形成していく。
【００４６】
さらに、実施形態１と同様に、発光部３の構造はヘテロ構造を示しているが、ダブルヘテロ構造でもよい。
【００４７】
本実施形態２の効果として光照射時と光未照射時におけるＶｃｅ−Ｉｃ特性を図１７に示す。光照射時において光強度が大きいとＶｃｅ−Ｉｃ特性の立ち上がり部分の線形性が良いため、歪特性が良くなる。
【００４８】
また、実施形態１の特性と同様に、図１７のＶｃｅ−Ｉｃ傾きが急峻なため、ｇｍが良くなる傾向にある。
【００４９】
（実施形態３）
図３は本発明に係る半導体集積装置の実施形態３の構造を示す断面図であって、実施形態３は、基本的にはＦＥＴ素子部と発光素子部と光効率向上させる箇所との三部位にて構成されており、発光素子部がＦＥＴ素子部で使用されている電極を挟んだ箇所に形成されている。
【００５０】
ＦＥＴは、結晶基板１２上に電子供給層（ｎ型層）２５を積層させ、発光部３を形成する。発光部３の構成は、ｎ型オーミック電極５を積層し、その上に、図１，図２に示すように、ｎ型層２７、ｎ型活性層（発光層）１５、ｐ型層２６の順に形成する。ｐ型層２６の上にｐ型オーミック電極４を形成する。さらに、発光部３のＰ型オーミック電極５の上にＦＥＴの各電極となるドレイン電極６を形成し、電子供給層（ｎ型層）２５にソース電極７とゲート電極８を形成する。
【００５１】
また、本実施形態３では、ドレイン電極６−ゲート電極８間に、発光部３から出射された光を増幅させるために光増幅材料１を形成し、光増幅材料１の上に光照射効率を上げるために光反射層２を形成している。実施形態３では、ドレイン電極６からソース電極７もしくはゲート電極８に電流が流れる場合を想定している。ソース電極７の下に発光層３を形成することも考えられる。
【００５２】
本実施形態３の効果は実施形態１と同様の効果を奏するが、ドレイン電極６またはソース電極７に電流が流れる際に光照射時の効果が見られるため、常時光照射条件と異なり、ドレイン電極６またはソース電極７に電流が流れない場合には、光照射による電流消費が見られないため、低電力化の効果が得られる。さらには狭空間箇所での光照射となるため、空亡層２２に照射される光の効率が実施形態１よりも向上する。
【００５３】
（実施形態４）
図４（ａ），（ｂ）は本発明に係る半導体集積装置の実施形態４の構造を示す断面図であって、実施形態４が実施形態３と異なる点は、ＦＥＴ素子部と発光素子部と光効率向上させる箇所と、さらにンバータ回路部を加えた四部位にて構成されている点である。
【００５４】
インバータ回路２１以外の基本構成は実施形態３と同様であって、インバータ回路２１はドレイン電極６またはソース電極７の外側に設けられ、結晶基板１２と電子供給層（ｎ型層）２５の間にインバータ回路２１と接続する電極２４を設けている。
【００５５】
図４（ａ）と図４（ｂ）との構成において、発光部３の構成の違い（電子供給層（ｎ型層）２５からのｎ型層２７、ｎ型活性層（発光層）１５、ｐ型層２６の形成順）によるインバータ回路２１の接続構造が異なる。
【００５６】
インバータ回路２１は、ドレイン電極６またはソース電極７に電圧印加されるとき、負電荷で形成される空亡層２２の幅に反発するように負電荷を生じ、また、電圧印加されないときには、空亡層２２の幅を広めるための正電荷が生じさせるためのものである。よって、歪特性が実施形態３よりも良好である。
【００５７】
前記構成の実施形態４における等価回路図を図５（ａ），（ｂ）に示す。
【００５８】
図５（ａ）に示すように、ＦＥＴは従来の構成であって、ゲート電極８ａ−ドレイン電極６ａ間に発光素子１０２ａが設けられ、空亡層が形成されるゲート電極８ａの下に電極２４ａを設け、ドレイン電極６ａから電極２４ａの方向に作用するインバータ回路２１ａを設ける。発光素子１０２ａから出射される発光信号１６ａはゲート下の空亡層への発光となる。
【００５９】
図５（ａ）に示す等価回路図は、ドレイン電極６ａをカソード、ゲート電極８ａをアノードとして構成しているが、図４（ｂ）に示す構成例に対応する図５（ｂ）に示す等価回路図のように、ドレイン電極６ａをアノード、ゲート電極８ａをカソードとして構成する場合でも同様な作用となる。
【００６０】
ただし、この場合、ゲート電極８ａがカソードの場合、インバータ回路２１ａをゲート電極６ａに接続する。また、ドレイン電極６ａがソース電極７ａの場合でも同様の効果を奏する。特性は実施形態３と同等であって、実施形態３より低電圧で構成が可能である。ＰＡに有効な構成である。
【００６１】
（実施形態５）
図６は本発明に係る半導体集積装置の実施形態５の構造を示す断面図であって、実施形態５は、実施形態１および実施形態３と同様に、ＦＥＴ素子部と発光素子部と光効率向上させる箇所との三部位にて構成されている。
【００６２】
ＴＥＴは、結晶基板１２上に電子供給層（ｎ型層）２５を積層し、ＦＥＴの各電極となるドレイン電極６，ソース電極７，ゲート電極８を形成することにより構成されている。本実施形態ではゲート電極８−ドレイン電極６との間に発光部３からの光１６を増幅させるために光増幅材料１を成長させている。ゲート電極８の上に発光部３を積層させ、ゲート電極８を発光部３のｎ型オーミック電極５として構成する。ｎ型オーミック電極５であるゲート電極８の上にｎ型層２６を積層させ、ｎ型活性層（発光層）１５、ｐ型層２７、ｐ型オーミック電極４部の順に積層させていく。
【００６３】
本実施形態は実施形態１の効果を有し、ゲートに電荷が印加されなくなるとゲートがＯＦＦ状態になるために、基板側は消光状態になり、空亡層幅が大きくなる。実施形態３と同様に、ゲートがＯＦＦ状態での光照射による電流消費が見られないため、低電力化に効果が見られる。
【００６４】
実施形態５において特性は、図１６（ａ）に示すように、Ｖｇが同値の時、Ｉｄｓ値が光照射時に比べて大きくなるため、光照射時より光未照射時での歪が良くなる傾向にあり、高歪化が実現される。常時発光状態がないため、ＬＥＤに要するエネルギ削減が可能であり、ＯＮ時には発光による低抵抗化が実現し、ＯＦＦ時にはＯＦＦ容量が小さくなるため、常時発光状態より低Ｌｏｓｓ化が実現される。ＳＷに有効な構成である。
【００６５】
（実施形態６）
図７（ａ），（ｂ）は本発明に係る半導体集積装置の実施形態６の構造を示す断面図であって、実施形態６は、実施形態５に示す構造にインバータ回路部を加えた四部位にて構成されている。インバータ回路部以外の基本構成は実施形態５にて説明したものである。
【００６６】
また、インバータ回路２１の構成方法は実施形態４と同様、ドレイン電極６またはソース電極７の外側に形成し、結晶基板１２と電子供給層（ｎ型層）２５の間に、インバータ回路２１と接続する電極２４を設けている。インバータ回路２１の機能は実施形態４と同様である。
【００６７】
図７（ａ），（ｂ）に示す実施形態６における等価回路図を図８（ａ），（ｂ）に示す。
【００６８】
図８（ａ）に示すように、ＦＥＴは従来の構成であって、ゲート電極８ａから発光素子１０２ａが設けられ、空亡層が形成されるゲート電極８ａの下に電極２４ａを設け、ゲート電極８ａから電極２４ａの方向に作用するインバータ回路２１ａを設ける。発光素子１０２ａから出射される発光信号１６ａはゲート下の空亡層への発光となる。
【００６９】
図８（ａ）に示す等価回路図はゲート電極８ａをカソードとして構成しているが、図８（ｂ）に示す等価回路図のように、ゲート電極８ａをアノードとして構成する場合でも同様である。ただし、ゲート電極８ａがアソードの場合、インバータ回路２１ａは発光部３で構成されているｐ型オーミック電極部４ａを接続する。
【００７０】
発光素子は面発光型ＬＥＤが形成する。ゲート電極８に電荷が印加されるとゲートがＯＮ状態になり、ＬＥＤが基板側に発光し、空亡層幅が小さくなる。本実施形態の特性は、実施形態５と同等となり、実施形態５より低電圧で構成が可能である。ＳＷに有効な構成である。
【００７１】
（実施形態７）
図９は本発明に係る半導体集積装置の実施形態７の構造を示す断面図であって、実施形態７はＨＢＴ素子部と発光素子部と光効率向上させる箇所との３部位で構成されている。
【００７２】
ＨＢＴと発光部の形成方法は実施形態２と同様である。ただし、実施形態２に示したときのＨＢＴ構造を形成する際に、ベース電極１０の下に端面発光型ＬＥＤを形成しているため、ベース電極１０を形成する前に発光部３を形成する方法を用いる。
【００７３】
ベース電極１０をｐ型オーミック電極４として使用し、ベース１９側をｎ型オーミック電極５とする。光効率向上させる箇所についてはベース電極１０を形成する途中でもよく、さらにはＨＢＴ構造が形成された後でもよい。効果は実施形態２と同様であるが、実施形態３と同様、狭空間箇所での光照射となるため、空亡層に照射される光の効率が実施形態２より向上する。ＰＡに有用な構成である。
【００７４】
（実施形態８）
図１０は本発明に係る半導体集積装置の実施形態８の構造を示す断面図であって、実施形態８の構成としてＨＢＴ素子部と発光素子部と光効率向上させる箇所との３部位で構成されている。ＨＢＴ部と発光部の構造は実施形態７と同様のものである。
【００７５】
実施形態８では、コレクタ電極９の形成するときに発光部３を形成する。形成順序についても実施形態７と同様であり、また、光効率向上させる箇所についてはコレクタ電極９を形成する途中でもよく、さらにはＨＢＴ構造が形成された後であってもよい。
【産業上の利用可能性】
【００７６】
本発明は、電界効果型トランジスタまたはヘテロ接合型バイポーラートランジスタなどの化合物半導体を始めとする高周波機能を有する回路と光機能を有する回路を構成できる素材に有用であって、移動体通信機等における信号の切り換え、信号制御等を行うアンテナスイッチとして、またパワーアンプを有した半導体回路全般に適用され、さらには電気的特性を向上させるために光機能素子を用いたハイブリッド機能素子として用いられる。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る半導体集積装置の実施形態１であるＦＥＴ構造を示す断面図
【図２】本発明に係る半導体集積装置の実施形態２であるＨＢＴ構造を示す断面図
【図３】本発明に係る半導体集積装置の実施形態３の構造を示す断面図
【図４】（ａ），（ｂ）は本発明に係る半導体集積装置の実施形態４の構造を示す断面図
【図５】（ａ），（ｂ）は実施形態４における等価回路図
【図６】本発明に係る半導体集積装置の実施形態５の構造を示す断面図
【図７】（ａ），（ｂ）は本発明に係る半導体集積装置の実施形態６の構造を示す断面図
【図８】（ａ），（ｂ）は実施形態６における等価回路図
【図９】本発明に係る半導体集積装置の実施形態７の構造を示す断面図
【図１０】本発明に係る半導体集積装置の実施形態８の構造を示す断面図
【図１１】本実施形態の半導体集積装置における光未照射時と光照射時とにおける周波数とＬｏｓｓ特性図
【図１２】従来のＦＥＴを説明するための断面図
【図１３】従来のＨＢＴを説明するための断面図
【図１４】従来の端面発光型ＬＥＤ構造を説明するための断面図
【図１５】（ａ），（ｂ）は面発光型ＬＥＤ構造を説明するための断面図
【図１６】本半導体集積装置に係る特性図、（ａ）は光照射時（実線部）と光未照射時（点線部）のＦＥＴのＶｄｓ−Ｉｄｓ特性図、（ｂ）は光照射時（実線部）と光未照射時（点線部）のＦＥＴのＶｇｓ−Ｉｄ  特性図
【図１７】本半導体集積装置に係る光照射時と光未照射時とのＨＢＴにおけるＶｃｅ−Ｉｃ特性図
【符号の説明】
【００７８】
１  光増幅材料
２  光反射層
３  発光部
４，４’，４ａ  ｐ型オーミック電極
５，５’  ｎ型オーミック電極
６，６ａ  ドレイン電極
７，７ａ  ソース電極
８，８ａ  ゲート電極
９  コレクタ電極
１０  ベース電極
１１  エミッタ電極
１２  結晶基板
１３，１３’  電子
１４，１４’  陽子
１５，１５’  ｎ型活性層（発光層）
１６，１６’，１６ａ  発光信号
１７  コレクタ
１８  サブ−コレクタ
１９  ベース
２０  エミッタ
２１，２１ａ  インバータ回路
２２  光照射時の空亡層
２３  光未照射時の空亡層
２４，２４ａ  インバータ回路と接続する電極
２５  電子供給層（ｎ型層）
２６，２６’  ｐ型層
２７，２７’  ｎ型層
１０１（ａ）〜（ｄ）  同一Ｖｇ条件でのＩｄｓ−Ｖｄｓ特性
１０２ａ  発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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