(57)【要約】【課題】メモリテスタでＤＵＴのフェイルデータを収集する際に、収集メモリのバースト性を充分に活用して高速なデータ転送を行う。【解決手段】半導体試験装置１００は、データジェネレータ１２からＤＵＴ４０に対して試験信号を印加し、その出力信号と期待値とをコンパレータ５１で比較してパス／フェイルを判定するが、このとき得られるフェイルデータを収集メモリ１８にバースト転送して試験効率を向上する。アドレスジェネレータ１３は、ＤＵＴ４０にアクセスする際のアドレスを物理構成上でみてランダムに発生させているが、このアドレスデータはアドレス変換部５２でインクリメンタルな順序に変換されるので、バースト性をフルに活用してフェイルデータのバースト転送を実現することができる。【選択図】図１５
2008243323.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象の出力信号からパス又はフェイルを示すフェイル情報を求めて被試験対象の試験を行う半導体試験装置において、
被試験対象から前記出力信号を得るための二次元アドレスを生成するアドレス生成部と、
前記二次元アドレスを一次元アドレスに変換する第１変換部と、
前記第１変換部から出力される一次元アドレスを整理するアドレス整理部と、
前記アドレス整理部から出力される一次元アドレスを所定の第２変換規則に従って変換する第２変換部と、
前記フェイル情報を収集する収集メモリと、
前記第２変換部で変換された前記一次元アドレスを用いて前記フェイル情報を前記収集メモリに対してバースト転送するメモリ制御部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象の出力信号からパス又はフェイルを示すフェイル情報を求めて被試験対象の試験を行う半導体試験装置において、
被試験対象に対するアクセスサイクル内で前記出力信号を得るための所定数の二次元アドレスを、その所定数の範囲内で重複することなく順次生成するアドレス生成部と、
前記アドレス生成部で生成された二次元アドレスを所定の第１変換規則に従って一次元アドレスに変換する第１変換部と、
前記第１変換部から順次出力される前記一次元アドレスを、被試験対象の物理構成上でみたアドレス順に対応させて整理するアドレス整理部と、
前記アドレス整理部により整理された状態で順次出力される前記一次元アドレスを所定の第２変換規則に従って変換し、所定数を単位として連続する一次元アドレスとして出力する第２変換部と、
前記フェイル情報を収集するバースト転送が可能な第１メモリと、
前記第２変換部で変換された前記一次元アドレスを用いて、前記フェイル情報を前記所定数を単位として前記第１メモリに対してバースト転送するメモリ制御部と
を備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記アドレス整理部は、
前記第１変換部から順次出力される一次元アドレスが被試験対象の物理構成上でみたアドレスの順序に対応しない場合、前記一次元アドレスを物理構成上のアドレス順に並べ替えて出力することを特徴とする半導体試験装置。
【請求項４】
請求項２又は３に記載の半導体試験装置において、
前記アドレス生成部は、
被試験対象の物理構成上でみて、より下位となる二次元アドレスを、より上位となる二次元アドレスよりも時系列上で後に生成することを特徴とする半導体試験装置。
【請求項５】
請求項２から４のいずれかに記載の半導体試験装置において、
前記第１メモリで収集された前記フェイル情報を待避するためのバースト転送が可能な第２メモリと、
前記第１メモリから前記第２メモリに前記フェイル情報を待避させるための待避アドレスを生成する待避アドレス生成部と、
前記退避アドレス生成部で生成された前記退避アドレスを、前記第２変換規則に対して逆変換となる逆変換規則に従って変換する逆変換部とをさらに備え、
前記メモリ制御部は、前記逆変換部で逆変換された前記待避アドレスを用いて、前記第１メモリに記憶されている前記フェイル情報を前記第２メモリにバースト転送することを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、ＬＳＩ（Large Scale Integration）等の半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
この種の半導体試験装置は、半導体メモリや内部メモリを備えるＬＳＩ等の半導体デバイスの初期不良を試験するメモリテスタとして用いられている。半導体試験装置は、一般的に被試験対象（以下、ＤＵＴ（Device Under Test）という。）としての半導体デバイスに対して、試験パターンと試験パターンを印加するアドレスとを与え、ＤＵＴから出力される信号と予め定められた期待値とを比較し、パス又はフェイルを判断することによりＤＵＴの良否を試験するものである。
【０００３】
従来の半導体試験装置は、通常、パス／フェイルを示すフェイル情報を収集する収集メモリ（フェイルメモリ）を備えており、ＤＵＴの試験を１回ごとに行って得られるフェイル情報を収集メモリに収集している（例えば、特許文献１参照。）。そして、この収集メモリに収集されたフェイル情報を解析し、フェイルアドレスについてはＤＵＴ内の予備ブロックによる救済が可能かどうかのリダンダンシ演算を行う。
【０００４】
しかしながら従来技術では、フェイル情報の解析中に新たなフェイル情報を収集メモリに収集することはできないため、ひとまず解析が終了するのを待ってから次回の試験を行い、あらためて次回の試験で得られたフェイル情報を収集メモリに収集する必要があることから、それだけ試験に長時間を要していた。
【０００５】
そこで、近年においては、収集メモリとは別に解析メモリを設け、ＤＵＴの試験が１回終了するごとに収集メモリに収集されたフェイル情報を解析メモリにコピーし（待避し）、この解析メモリにコピーされたフェイル情報を用いて解析を行う半導体試験装置が提案されている。かかる半導体試験装置では、解析メモリにコピーされたフェイル情報を用いて１回の試験を終えたＤＵＴの解析を行い、これと平行して次回のＤＵＴの試験を行って得られるフェイル情報を収集メモリに収集することができるため、それだけ試験時間の短縮を図ることができる。
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年においては、データの読み出し及び書き込みを高速化するために、バースト転送が可能な半導体メモリが主流になっている。ここで、バースト転送とは、１つのアドレスを指定するだけで、指定したアドレスのデータと次に続くアドレスのデータとを連続して転送するデータ転送方式をいう。かかるデータ転送方式を用いることで、連続したデータの読み出し及び書き込みを行うときには、アドレスを逐一指定する必要がないため、データの高速転送が可能になる。
【０００７】
上述したとおり、従来の半導体試験装置では、ＤＵＴの試験を行って得られるフェイル情報を一度収集メモリに収集し、収集メモリに収集したフェイル情報を解析メモリにコピーするという動作が繰り返し行われる。このため、半導体試験装置には、収集メモリ及び解析メモリについてもバースト転送が可能なメモリを用いてフェイル情報を効率的に転送することで、試験に要する時間を短縮することが望まれている。
【０００８】
バースト転送が可能なメモリを収集メモリ及び解析メモリに使用する場合であっても、ＤＵＴに対する試験の種類によっては、従来と同様にアドレスを逐一指定して行うデータ転送方式が必要となるときがある。ここで、アドレスを逐一指定して行うデータ転送方法を用いる場合には、指定したアドレスからデータを読み出して指定したアドレスにデータを書き込むだけでよいが、バースト転送方式を用いる場合には連続するデータが連続したアドレスから読み出されるか、もしくは、連続したアドレスに書き込まれること（以下、これを「バースト性」という。）を保証しなければならない。このため、収集メモリや解析メモリのアクセスコントロールにおいては、そのときの使用するデータ転送方式に応じて適切なアドレスの指定を行う必要がある。また、フェイル情報を解析メモリに記憶させる場合に、全く意味のない順序でフェイル情報を記憶させると、後でフェイル情報の解析が面倒になるため、いずれのデータ転送方式を用いる場合であっても、後からフェイル情報の解析が容易に行えるように、何らかの意味のある順序（例えば、ＤＵＴのメモリマップと一致する順序）でフェイル情報を記憶させる必要がある。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、フェイル情報の転送効率を改善することで試験時間の短縮を図ることができるとともに、データ転送方式に応じた適切なアドレス指定を行うことができ、更にフェイル情報の解析を容易に行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、被試験対象の出力信号からパス又はフェイルを示すフェイル情報を求めて被試験対象の試験を行う半導体試験装置である。特に、上記の課題を解決するため第１の特徴は、被試験対象から出力信号を得るための二次元アドレスを生成するアドレス生成部と、この二次元アドレスを一次元アドレスに変換する第１変換部と、この第１変換部から出力される一次元アドレスを整理するアドレス整理部と、このアドレス整理部から出力される一次元アドレスを所定の第２変換規則に従って変換する第２変換部と、フェイル情報を収集する収集メモリと、第２変換部で変換された一次元アドレスを用いてフェイル情報を収集メモリに対してバースト転送するメモリ制御部とを備えることである。
【００１１】
本発明によれば、アドレス生成部で生成された二次元アドレスは被試験対象に出力され、被試験対象から出力される出力信号からフェイル情報が求められる。その一方で、アドレス生成部で生成された二次元アドレスは第１変換部に出力されて一次元アドレスに変換される。変換された一次元アドレスは、次にアドレス整理部で整理された後、第２変換部において所定数を単位として連続するように変換される。そして、第２変換部で変換された一次元アドレスを用いて上記のフェイル情報が第１メモリに対してバースト転送される。これにより、フェイル情報を第１メモリに収集する効率を改善することができ、試験時間の短縮を図ることができる。
【００１２】
また第２の特徴は、被試験対象に対するアクセスサイクル内で出力信号を得るための所定数の二次元アドレスを、その所定数の範囲内で重複することなく順次生成するアドレス生成部と、このアドレス生成部で生成された二次元アドレスを所定の第１変換規則に従って一次元アドレスに変換する第１変換部と、この第１変換部から順次出力される一次元アドレスを、被試験対象の物理構成上でみたアドレス順に対応させて整理するアドレス整理部と、このアドレス整理部により整理された状態で順次出力される一次元アドレスを所定の第２変換規則に従って変換し、所定数を単位として連続する一次元アドレスとして出力する第２変換部と、フェイル情報を収集するバースト転送が可能な第１メモリと、第２変換部で変換された一次元アドレスを用いて、フェイル情報を所定数を単位として第１メモリに対してバースト転送するメモリ制御部とを備えることである。
【００１３】
本発明の第２の特徴によれば、アドレス生成部で生成された二次元アドレスは被試験対象に出力され、被試験対象から出力される出力信号からフェイル情報が求められる。このときアドレス生成部は、所定数の範囲内で重複することなくアドレスを順次生成する。例えば所定数をｎとすると、アドレス生成部で生成されるアドレスは所定数の範囲内（０，１，２，・・・，ｎ）に収まっていればよく、その順序はランダムでもよい。つまり、被試験対象に対するアクセスがランダムであれば、そのアクセス順序にアドレスを生成する（ただし、０〜ｎの範囲内でアドレスの重複はない。）。
【００１４】
その一方で、アドレス生成部で生成された二次元アドレスは第１変換部に出力されて第１変換規則により変換されるが、アドレス生成部で生成されるアドレスがランダムであれば、変換された一次元アドレスもランダムとなる。この場合であっても、例えばアドレスの末尾のビットが１インクリメンタルな関係を有していれば、所定数を単位として連続する一次元アドレスに変換されることで、最終的にメモリ制御部によるバースト転送に適合する。
【００１５】
ところが、被試験対象の物理構成上でみて下位のアドレスに対するアクセス順序が時系列で後になっていると、インクリメンタルな変換規則では、後から物理構成上で下位のアドレスを処理することができなくなる。そこで本発明では、アドレス整理部で一次元アドレスを受け付けると、これをインクリメンタルな順序に整理して第２変換部に出力するものとしている。これにより、第２変換部で変換した一次元アドレスを用いて上記のフェイル情報を第１メモリにバースト転送する際に、被試験対象の物理構成上でみて下位のアドレスに対するバースト性を保証することができる。
【００１６】
すなわち、本発明においてアドレス整理部は、第１変換部から順次出力される一次元アドレスが被試験対象の物理構成上でみたアドレスの順序に対応しない場合、一次元アドレスを物理構成上のアドレス順に並べ替えて出力する。
【００１７】
これにより、物理構成上で下位のアドレスがアクセス順でみて後から生成されていても、下位のアドレスはバースト転送において順序を前に並べ替えられるため、バースト性をフルに活用して第１メモリへの転送を高速で行うことができる。
【００１８】
したがってアドレス生成部は、被試験対象の物理構成上でみて、より下位となる二次元アドレスを、より上位となる二次元アドレスよりも時系列上で後に発生させることができる。このようなアドレスの生成には、所定数の範囲内で重複がない限り任意であることから、被試験対象に対してランダムアクセスによる試験を行っても、第１メモリへのフェイル情報のバースト転送を無駄なく行うことができる。
【００１９】
また本発明は、第１メモリで収集されたフェイル情報を待避するためのバースト転送が可能な第２メモリと、第１メモリから第２メモリにフェイル情報を待避させるための待避アドレスを生成する待避アドレス生成部と、退避アドレス生成部で生成された退避アドレスを、第２変換規則に対して逆変換となる逆変換規則に従って変換する逆変換部とをさらに備えてもよい。この場合、メモリ制御部は、逆変換部で逆変換された待避アドレスを用いて、第１メモリに記憶されているフェイル情報を第２メモリにバースト転送することができる。
【００２０】
このような構成により、フェイル情報を第１メモリから第２メモリに効率よく待避させることにより試験時間の短縮を図ることができる。また、逆変換によって被試験対象のメモリマップに合致するようフェイル情報が第２メモリに待避されるため、フェイル情報の解析を容易に行うことができる。
【発明の効果】
【００２１】
本発明によれば、被試験対象の物理構成上のアドレス順序と時系列上のアクセス順序が異なるランダムアクセスを行ってフェイル情報を収集する場合でも、その収集を行うメモリへのバースト性をフルに活用して高速データ転送を行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、説明に際しては、最初にバースト性を活用してデータ転送を行う基本的な実施形態を挙げ、次に、本発明の中心的な実施形態を挙げるものとする。
【００２３】
〔第１基本実施形態〕
図１は、第１基本実施形態となる半導体試験装置の要部構成を示すブロック図である。第１基本実施形態の半導体試験装置１０は、例えば半導体メモリデバイスや内部メモリを備えるＬＳＩ等のＤＵＴ４０を試験するメモリテスタとして使用される。
【００２４】
図１に示すとおり、第１基本実施形態の半導体試験装置１０は、タイミングジェネレータ１１、データジェネレータ１２、アドレスジェネレータ１３（アドレス生成部）、コンパレータ１４、コピーアドレスジェネレータ１５（待避アドレス生成部）、アドレス変換部１６、収集メモリコントローラ１７（メモリ制御部）、収集メモリ（フェイルメモリ）１８（第１メモリ）、解析メモリコントローラ１９（メモリ制御部）、及び解析メモリ２０（第２メモリ）を備えている。なお図１においては、１つのＤＵＴ４０のみを図示しているが、半導体試験装置１０は一度に複数のＤＵＴ４０の試験を行うのが一般的である。
【００２５】
タイミングジェネレータ１１は、半導体試験装置１０の動作タイミングを規定する基準信号を生成する。このタイミングジェネレータ１１が生成する基準信号は、図示のとおり、データジェネレータ１２〜コピーアドレスジェネレータ１５及びＤＵＴ４０のみならず、アドレス変換部１６の内部及び収集メモリコントローラ１７〜解析メモリ２０にそれぞれ供給される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、ＤＵＴ４０に与えるアドレスＡ１、データＤ１、及び制御信号Ｃ１を生成する。なお、データジェネレータ１２は、アドレスジェネレータ１３で生成されるアドレスに基づいてアドレスＡ１を生成する。また、データジェネレータ１２は、コンパレータ１４に与える期待値をも生成する。
【００２６】
アドレスジェネレータ１３は、タイミングジェネレータ１１で生成される基準信号に同期して、ＤＵＴ４０内部に設けられたメモリの複数の記憶領域のうち、特定の記憶領域を指定するためのアドレスを生成する。ここで、一般的にＤＵＴ４０内部に設けられるメモリの記憶領域は物理的に二次元配列されているため、アドレスジェネレータ１３はＸアドレスとＹアドレスとからなる二次元アドレスを生成する。なお、データジェネレータ１２は、この二次元アドレスに基づいてアドレスＡ１を生成する。
【００２７】
図２は、ＤＵＴ４０内部に設けられたメモリのメモリ空間の一例を示す図である。図２に示した複数の矩形領域の各々が１つのデータ（例えば、８ビットのデータ）を記憶する記憶領域を表しており、この記憶領域が二次元配列の物理構成を有している。なお、図２においては、説明の簡略化のために、６４個の記憶領域が二次元配列されているものとし、各々の記憶領域は３ビットのＸアドレス（Ｘ３、Ｘ２，Ｘ１）と３ビットのＹアドレス（Ｙ３，Ｙ２，Ｙ１）とによって指定されるとしている。例えば、図中最も左側の最上部に位置する記憶領域は、Ｘアドレス（０，０，０）とＹアドレス（０，０，０）とにより指定される。
【００２８】
図１に戻り、コンパレータ１４は、タイミングジェネレータ１１で生成される基準信号に同期した所定のタイミング（ストローブ信号）でＤＵＴ４０から出力されるデータＤ２を保持し、保持したデータＤ２とデータジェネレータ１２で生成される期待値とを比較してパス又はフェイルを判断し、パス又はフェイルを示すフェイルデータ（フェイル情報）Ｄ３を生成する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。
【００２９】
コピーアドレスジェネレータ１５は、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピー（待避）するときに用いるアドレスＡ３を生成する。なお、収集メモリ１８及び解析メモリ２０のアドレスは一次元アドレスであるため、コピーアドレスジェネレータ１５が生成するアドレスＡ３は一次元アドレスである。アドレス変換部１６は、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３を変換し、アドレスＡ４を収集メモリコントローラ１８に与えるとともにアドレスＡ５を解析メモリコントローラ１９に与える。なお、このアドレス変換部１６の詳細については後述する。
【００３０】
収集メモリコントローラ１７は、収集メモリ１８に対して制御信号Ｃ２を出力し、収集メモリ１８に対するデータの読み出し及び書き込みを制御する。具体的には、コンパレータ１４から出力されるフェイルデータＤ３を、アドレス変換部１６から出力されるアドレスＡ４で指定される記憶領域に書き込む制御を行うとともに、アドレス変換部１６から出力されるアドレスＡ４で指定される記憶領域に記憶されているデータを読み出す制御を行う。
【００３１】
収集メモリ１８は、ＤＵＴ４０の試験を行って得られるフェイルデータＤ３を収集するとともに、複数回の試験にわたってフェイル情報を累積的に記憶していくためのメモリである。したがって、試験で１回でもフェイルと判定されたＤＵＴ４０のアドレスについては、その後の試験でパスと判定されたとしても、最後までフェイル情報を累積的に保持している必要がある。このため収集メモリコントローラ１７による収集メモリ１８のアクセスコントロールは、リード・モディファイ・ライトの形式で行われる。
【００３２】
また収集メモリ１８は、バースト転送が可能なメモリ（例えばＤＲＡＭ）である。このため、収集メモリコントローラ１７は、収集メモリ１８に対して、１つのアドレス毎に１つのデータを転送する転送モード（以下、「ランダム転送モード」という。）と、１つのアドレスに対して複数のデータを転送する転送モード（以下、「バースト転送モード」という。）とを有している。
【００３３】
解析メモリコントローラ１９は、解析メモリ２０に対して制御信号Ｃ３を出力し、解析メモリ２０に対するデータの読み出し及び書き込みを制御する。具体的には、収集メモリコントローラ１７から出力されるフェイルデータ（収集メモリ１８から読み出されたフェイルデータ）Ｄ４を、アドレス変換部１６から出力されるアドレスＡ５で指定されるアドレスに書き込む制御を行う。なお、解析メモリコントローラ１９は、解析メモリ２０に記憶されたフェイルデータの解析を行うときにも読み出し制御を行うが、ここでの説明は省略する。解析メモリ２０は、ＤＵＴ４０の試験を行って得られるフェイルデータＤ３の解析を行うため、収集メモリ１８に収集されたフェイルデータをコピーするためのものであって、バースト転送が可能なメモリである。このため、解析メモリコントローラ１９も、ランダム転送モードとバースト転送モードとを有している。
【００３４】
次に、第１基本実施形態の要部となるアドレス変換部１６について詳細に説明する。アドレス変換部１６は、上述したとおり、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３をそれぞれ変換して、収集メモリコントローラ１８に与えるアドレスＡ４と解析メモリコントローラ１９に与えるアドレスＡ５とを生成するものである。
【００３５】
ここで、上述のとおり、収集メモリコントローラ１７及び解析メモリコントローラ１９は、ランダム転送モードとバースト転送モードとを有しており、各々の転送モード毎にアドレスの指定の仕方が異なる。このため、アドレス変換部１６は、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３を、各々の転送モードに適したアドレスに変換する。
【００３６】
図１に示すとおり、アドレス変換部１６は、アドレススクランブラ２１（第１変換部）、バーストアドレススクランブラ２２（第２変換部）、バーストアドレスセレクタ２３（アドレス選択部）、コピーアドレスセレクタ２４、逆バーストアドレススクランブラ２５（逆変換部）、バーストアドレスセレクタ２６（待避アドレス選択部）、バーストモード設定レジスタ２７（転送モード設定部）、バーストスクランブル設定レジスタ２８（移動ビット設定部）、及びバースト長設定レジスタ２９（バースト長設定部）を備える。
【００３７】
アドレススクランブラ２１は、アドレスジェネレータ１３で生成されるアドレス（二次元アドレス）Ａ２を、所定の変換規則に基づいて変換して一次元のアドレスＡ１１を生成する。このアドレススクランブラ２１は、収集メモリ１８及び解析メモリ２０のアドレスが一次元アドレスであるため、アドレスジェネレータ１３で生成される二次元のアドレスＡ２を一次元のアドレスに変換するために設けられる。
【００３８】
例えば、アドレスジェネレータ１３で生成されるアドレスＡ２が、図２に示す３ビットのＸアドレス（Ｘ３，Ｘ２，Ｘ１）と３ビットのＹアドレス（Ｙ３，Ｙ２，Ｙ１）とからなる場合には、アドレススクランブラ２１は、Ｘビットを下位ビットとし、Ｙビットを上位ビットとした６ビットの一次元アドレス（Ｙ３，Ｙ２，Ｙ１，Ｘ３，Ｘ２，Ｘ１）に変換する。なお、第１基本実施形態では、この変換規則を例に挙げて説明するが、アドレススクランブラ２１の変換規則はこの例に限られる訳ではなく、任意の変換機能を用いることができる。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２及びバーストアドレスセレクタ２３に出力される。
【００３９】
バーストアドレススクランブラ２２は、バースト転送モード時にフェイルデータＤ３を収集メモリ１８に書き込む際にバースト性が保証されるよう、アドレススクランブラ２１から出力されるアドレスＡ１１を変換する。つまり、アドレススクランブラ２１から順次出力されるアドレスＡ１１を変換することで、所定のバースト長を１単位として連続するアドレスＡ１２を生成する。具体的には、変数ｋを１以上の整数とし、バースト転送モード時のバースト長が２ｋであるとすると、アドレススクランブラ２１から順次出力されるアドレスＡ１１のｋ個毎に値が変化するビットを最下位から数えて第ｋビット目にする変換を行う。
【００４０】
図３は、バーストアドレススクランブラ２２で行われるアドレスの変換処理を説明するための図である。図３中（ａ）はバースト長が「２」である場合の説明図であり、図３中（ｂ）はバースト長が「４」である場合の説明図である。
【００４１】
図３中（ａ）：例えば、バースト長が「２」である場合に、アドレススクランブラ２１から順次出力されるアドレスＡ１１の第ｍビットの値が「０」,「１」，「０」，「１」，・・・と変化しているとすると、バーストアドレススクランブラ２２は、アドレスＡ１１の第ｍビットを移動させて最下位ビットにし、この第ｍビットの下位に位置するビット列Ｂ１を１ビットだけ上位側にシフトさせる変換を行ってアドレスＡ１２を生成する。
【００４２】
図３中（ｂ）：次に、バースト長が「４」である場合に、アドレススクランブラ２１から順次出力されるアドレスＡ１１の第ｍビットの値が「０」，「１」，「０」，「１」，・・・と変化しており、アドレスＡ１１の第ｎビットの値が「０」，「０」，「１」，「１」，「０」，「０」，「１」，「１」，・・・と変化しているとする。この場合、バーストアドレススクランブラ２２は、アドレスＡ１１の第ｍビットを移動させて最下位ビットにし、アドレスＡ１１の第ｎビットを移動させて最下位ビットから数えて第２ビット目にする変換を行う。合わせて、アドレスＡ１１の第ｍビットと第ｎビットとの間に位置するビット列Ｂ２を１ビットだけ上位側にシフトさせるとともに、アドレスＡ１１の第ｎビットの下位に位置するビット列Ｂ３を２ビットだけ上位側にシフトさせる変換を行ってアドレスＡ１２を生成する。
【００４３】
以上の変換を行うことにより、アドレスＡ１２のバースト性が保証される。なお、移動させるビットを示す情報はバーストスクランブル設定レジスタ２８に設定されており、バースト長を示す情報はバースト長設定レジスタ２９に設定されている。バーストアドレススクランブラ２２は、これらのレジスタに設定されている情報に基づいて、上記の変換を行う。
【００４４】
バーストアドレスセレクタ２３は、アドレススクランブラ２１から出力されるアドレスＡ１１と、バーストアドレススクランブラ２２から出力されるアドレスＡ１２とを入力とし、バーストモード設定レジスタ２７の設定内容に応じて、アドレスＡ１１及びアドレスＡ１２のいずれか一方を選択的に出力する。コピーアドレスセレクタ２４は、バーストアドレスセレクタ２３とコピーアドレスジェネレータ１５とに接続されており、これらから出力されるアドレスのいずれか一方を収集メモリコントローラ１７に出力する。
【００４５】
逆バーストアドレススクランブラ２５は、収集メモリ１８に収集されたフェイルデータをバースト転送して解析メモリ２０にコピーする場合に、解析メモリ２０にコピーされた後のメモリマップとＤＵＴ４０のメモリマップとが合致するよう、コピーアドレスジェネレータ１５から出力されるアドレスＡ３の変換を行うものである。具体的には、バーストアドレススクランブラ２２で行われる変換の逆変換を行う。
【００４６】
図４は、逆バーストアドレススクランブラ２５で行われるアドレスの変換処理を説明するための図である。図４中（ａ）はバースト長が「２」
である場合の説明図であり、図４中（ｂ）はバースト長が「４」である場合の説明図である。
【００４７】
図４中（ａ）：例えば、バースト長が「２」である場合には、逆バーストアドレススクランブラ２５は、コピーアドレスジェネレータ１５から順次出力されるアドレスＡ３の最下位ビットを移動させて第ｍビットにし、アドレスＡ３の最下位ビットの上位に位置する（ｍ−１）ビット分のビット列Ｂ６を１ビットだけ下位側にシフトさせる変換を行ってアドレスＡ１３を生成する。
【００４８】
図４中（ｂ）：また、バースト長が「４」である場合には、逆バーストアドレススクランブラ２５は、コピーアドレスジェネレータ１５から順次出力されるアドレスＡ３の最下位ビットを移動させて第ｍビットにするとともに、アドレスＡ３の最下位ビットから数えて第２ビット目を移動させて第ｎビットにする変換を行う。合わせて、アドレスＡ３の第（ｎ＋２）ビットから第ｍビットまでのビット列Ｂ７を１ビットだけ下位側にシフトさせるとともに、アドレスＡ３の最下位ビットから数えて第３ビット目から第（ｎ＋１）ビットまでのビット列Ｂ８を２ビットだけ下位側にシフトさせる変換を行ってアドレスＡ１３を生成する。
【００４９】
以上の変換を行うことにより、バースト転送によりフェイルデータを収集メモリ１８に収集するときにバーストアドレススクランブラ２２の変換によって並び替えられたデータの並びが、ＤＵＴ４０のメモリマップに合致した元の並びに復元される。なお、移動先のビットを示す情報はバーストスクランブル設定レジスタ２８に設定されており、バースト長を示す情報はバースト長設定レジスタ２９に設定されている。逆バーストアドレススクランブラ２５は、これらのレジスタに設定されている情報に基づいて、上記の変換を行う。
【００５０】
バーストアドレスセレクタ２６は、コピーアドレスジェネレータ１５から出力されるアドレスＡ３と、逆バーストアドレススクランブラ２５から出力されるアドレスＡ１３とを入力とし、バーストモード設定レジスタ２７の設定内容に応じて、アドレスＡ３及びアドレスＡ１３のいずれか一方を選択的に出力する。
【００５１】
バーストモード設定レジスタ２７は、フェイルデータを収集メモリ１８に収集する場合、又は収集メモリ１８に記憶されているフェイルデータを解析メモリ２０にコピーする場合に、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードを設定するものである。例えば、値「０」が格納されている場合にはランダム転送モードが設定され、値「１」が設定されている場合にはバースト転送モードが設定される。このバーストモード設定レジスタ２７の設定値は、バーストアドレスセレクタ２３，２６、収集メモリコントローラ１７、及び解析メモリコントローラ１９に出力される。
【００５２】
バーストスクランブル設定レジスタ２８は、図３、図４を用いて説明したとおり、アドレススクランブラＡ１１から出力されているアドレスＡ３の移動先ビットを示す情報、及びコピーアドレスジェネレータ１５から出力されるアドレスＡ３の移動先のビットを示す情報を設定するものである。バーストスクランブル設定レジスタ２８に設定された情報は、バーストアドレススクランブラ２２及び逆バーストアドレススクランブラ２５に出力される。バースト長設定レジスタ２９は、バースト転送モード時のバースト長を示す情報を設定するものである。バースト長設定レジスタ２９に設定された情報は、バーストアドレススクランブラ２２及び逆バーストアドレススクランブラ２５並びに収集メモリコントローラ１７及び解析メモリコントローラ１９に出力される。
【００５３】
以上が第１基本実施形態となる半導体試験装置１０の構成についての説明である。次に、半導体試験装置１０の動作について説明する。なお、一般的に半導体試験装置１０は、試験信号をＤＵＴ４０に書き込み、書き込んだ試験信号を読み出して予め設定された期待値と比較してパス又はフェイルを判定する動作を繰り返し行うが、以下の説明では、ＤＵＴ４０には既に試験信号が書き込まれている前提で書き込み時の動作の説明を省略し、試験信号を読み出す際の動作について詳細に説明する。
【００５４】
第１基本実施形態の半導体試験装置１０は、ランダム転送モードとバースト転送モードとを有する収集メモリコントローラ１７及び解析メモリコントローラ１９を備えているため、以下では、ランダム転送モード時の動作とバースト転送モード時の動作とに分けて説明する。なお、理解を容易にするために、ランダム転送モード及びバースト転送モードの何れの転送モードであっても、アドレスジェネレータ１３からは試験信号を読み出すためのアドレスとして同一のアドレスが出力されるものとする。
【００５５】
図５は、試験信号の読み出し時にアドレスジェネレータ１３が発生するアドレスの一例を示す図である。ここでは、図５中（ａ）に示すとおり、Ｘアドレスが（０，０，０）である列Ｒ１と、Ｘアドレスが（１，０，０）である列Ｒ２にそれぞれ配列された記憶領域から交互に試験信号を読み出す場合について考える。なお、図５中（ａ）の矩形領域に示した「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・は、記憶領域に記憶されている試験信号を示しており、試験信号「Ａ」〜「Ｐ」の順で順次試験信号が読み出されるものとする。
【００５６】
かかる順序で試験信号の読み出しを行う場合には、アドレスジェネレータ１３は、図５中（ｂ）に示すアドレスを生成する。具体的には、Ｙアドレスについては、（０，０，０）から２回おきにインクリメントされるＹアドレスを順次出力し、Ｘアドレスについては（０，０，０）と（１，０，０）とを交互に出力する。なお、図５中（ｂ）には、アドレスジェネレータ１３から出力されるアドレスを、アドレススクランブラ２１で変換したアドレスＡ１１が合わせて示されている。
【００５７】
〈ランダム転送モード時の動作〉
まず、ランダム転送モードでは、バーストモード設定レジスタ２７に値「０」が設定される。これにより、バーストアドレスセレクタ２３はアドレススクランブラ２１からのアドレスＡ１１を出力するように設定され、バーストアドレスセレクタ２６はコピーアドレスジェネレータ１５からのアドレスＡ３を出力するように設定される。また、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードは、バーストモード設定レジスタ２７の設定内容に従って、ランダム転送モードに設定される。
【００５８】
アドレスジェネレータ１３がＸアドレス（０，０，０）及びＹアドレス（０，０，０）を生成すると、このアドレスはデータジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに、コンパレータ１４に与える期待値を生成する。生成されたアドレスＡ１はＤＵＴ４０に出力され、生成された期待値はコンパレータ１４に出力される。
【００５９】
ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ａ」が読み出されてコンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。
【００６０】
一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（０，０，０）及びＹアドレス（０，０，０）が、Ｙアドレスを上位にしてＸアドレスを下位にした一次元アドレス（０，０，０，０，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で示される収集メモリ１８の記憶領域に、コンパレータ１４から出力されるフェイルデータを書き込む。
【００６１】
次に、アドレスジェネレータ１３は、Ｘアドレス（１，０，０）及びＹアドレス（０，０，０）を生成する。このアドレスは、データジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに期待値を生成する。
【００６２】
ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ｂ」が読み出されて、コンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。
【００６３】
一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（１，０，０）及びＹアドレス（０，０，０）が、一次元アドレス（０，０，０，１，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力され、収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で示される収集メモリ１８の記憶領域に、コンパレータ１４から出力されるフェイルデータを書き込む。
【００６４】
以下、同様に、アドレスジェネレータ１３が１つのアドレスを生成する度に、そのアドレスで指定されるＤＵＴ４０の記憶領域から１つの試験信号が読み出されてフェイルデータが生成されるとともに、そのアドレスがアドレススクランブラ２１で変換される。そして、アドレススクランブラ２１で変換されたアドレスで指定される収集メモリ１８の記憶領域にフェイルデータが書き込まれる。
【００６５】
以上の動作が繰り返し行われてＤＵＴ４０の試験が終了すると、収集メモリ１８に収集したフェイルデータを解析メモリ２０にコピーする動作が行われる。コピーアドレスジェネレータ１５からアドレスＡ３が出力されると、収集メモリ１８に収集されたフェイルデータのコピーが開始される。コピーアドレスジェネレータ１５は、まず先頭のアドレスＡ３（例えば、０，０，０，０，０，０）を出力する。このアドレスＡ３は、コピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力されるとともに、バーストアドレスセレクタ２６を介してアドレスＡ５として解析メモリコントローラ１９に出力される。
【００６６】
収集メモリコントローラ１７は、アドレスＡ４で指定される収集メモリ１８の記憶領域からフェイルデータを読み出し、この読み出したフェイルデータをデータＤ４として解析メモリコントローラ１９に出力する。解析メモリコントローラ１９は、アドレスＡ５で指定される解析メモリ２０の記憶領域に、収集メモリコントローラ１７から出力されたデータＤ５を書き込む。以上の処理が終了すると、コピーアドレスジェネレータ１５は、次のアドレスＡ３（例えば、０，０，０，０，０，１）を出力する。そして、同様の処理により、収集メモリ１８に記憶されている１つのフェイルデータが解析メモリ２０にコピーされる。以上の動作が繰り返し行われて収集メモリ１８のフェイルデータが解析メモリ２０にコピーされる。
【００６７】
図６は、ランダム転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。アドレススクランブラ２１から出力される一次元のアドレスＡ１１を用いると、ＤＵＴ４０のメモリマップは図６中の左側に示したメモリマップのとおりに表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・が順に記憶されたメモリマップである。
【００６８】
上記のランダム転送によりフェイルデータを収集メモリ１８に収集すると、解析メモリ２０のメモリマップは、図６中の中央に示したメモリマップのとおりに表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，・・・が順に記憶されたメモリマップである。
【００６９】
収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーすると、解析メモリ２０のメモリマップは図６中の右側に示したメモリマップのとおりに表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，・・・が順に記憶されたメモリマップである。このように、ランダム転送モードでは、ＤＵＴ４０のメモリマップに合致するようフェイルデータが収集メモリ１８に収集されるとともに、ＤＵＴ４０のメモリマップに合致するようフェイルデータが解析メモリ２０にコピーされる。
【００７０】
〈バースト転送モード時の動作〉
次に、バースト転送モードでは、バーストモード設定レジスタ２７に値「１」が設定される。これにより、バーストアドレスセレクタ２３はバーストアドレススクランブラ２２からのアドレスＡ１２を出力するように設定され、バーストアドレスセレクタ２６は逆バーストアドレススクランブラ２５からのアドレスＡ１３を出力するように設定される。また、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードは、バーストモード設定レジスタ２７の設定内容に従って、バースト転送モードに設定される。
【００７１】
《バースト転送時の制約》
なお、上述したランダム転送モードにおいては、アドレスジェネレータ１３で任意のアドレスを生成させることができたが、バースト転送モードではアドレスジェネレータ１３で生成するアドレスに一定の制限がある。上述のとおり、バーストアドレススクランブラ２２は、変数ｋを１以上の整数とし、バースト転送モード時のバースト長が２ｋであるとすると、アドレススクランブラ２１から順次出力されるアドレスＡ１１のｋ個毎に値が変化するビットを最下位から数えて第ｋビット目にする変換を行うものである。
【００７２】
このため、バースト長が「２」である場合には、アドレススクランブラ２１から順次出力されるアドレスＡ１１は、アドレス毎に値が交互に変化するビットを有している必要がある。また、アドレススクランブラ２１から連続して出力される２つのアドレスＡ１１について、値が交互に変化するビットを除いた他のビットの全てが同じである必要がある。なお、バースト長が「４」である場合には、アドレススクランブラ２１から順次出力されるアドレスＡ１１は、アドレス毎に値が交互に変化するビットと、２つのアドレス毎に値が変化するビットとを有している必要があり、連続する４つのアドレスのうち、これらのビットを除いた他のビットの全てが同じである必要がある。
【００７３】
このため、バースト転送モードによりフェイルデータＤ３を収集する場合には、まずアドレスジェネレータ１３で発生させるアドレスをアドレススクランブラ２１でアドレスＡ１１に変換してみた場合に上記の制約に合致することを確認の上、バースト転送時のバースト長をバースト長設定レジスタ２９に設定するとともに、バーストアドレススクランブラ２２で移動させるビットを示す情報をバーストスクランブル設定レジスタ２８に設定する。
【００７４】
図５中（ｂ）に示したアドレスＡ１１を参照すると、最下位から数えて第３ビット目の値がアドレス毎に変化（０，１，０，１，・・・）しており、しかも、このビットを除くと、連続する２つのアドレス以外のビットが全て同じになることがわかる。よって、図５中（ｂ）に示したＸアドレス及びＹアドレスは、上記の制約に合致しており、バースト転送による収集が可能となることがわかる。以下の説明では、バースト長設定レジスタ２９に値「２」が設定されており、バーストアドレススクランブラ２２で移動させるビットを示す情報として「３」がバーストスクランブル設定レジスタ２８に設定されているものとする。
【００７５】
アドレスジェネレータ１３がＸアドレス（０，０，０）及びＹアドレス（０，０，０）を生成すると、このアドレスはデータジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに、コンパレータ１４に与える期待値を生成する。生成されたアドレスＡ１はＤＵＴ４０に出力され、生成された期待値はコンパレータ１４に出力される。
【００７６】
ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ａ」が読み出され、コンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。
【００７７】
一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（０，０，０）及びＹアドレス（０，０，０）が、Ｙアドレスを上位にしてＸアドレスを下位にした一次元アドレス（０，０，０，０，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２に入力され、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じた変換が行われる。
【００７８】
具体的には、アドレススクランブラ２１から出力されるアドレスＡ１１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換を行って、アドレスＡ１２を生成する。なお、ここでは、アドレススクランブラ２１から出力されるアドレスＡ１１は（０，０，０，０，０，０）であるため、バーストアドレススクランブラ２２から出力されるアドレスＡ１２も（０，０，０，０，０，０）となる。このアドレスは、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。
【００７９】
次いで、アドレスジェネレータ１３は、Ｘアドレス（１，０，０）及びＹアドレス（０，０，０）を生成する。このアドレスは、データジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに、期待値を生成する。
【００８０】
ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ｂ」が読み出されてコンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。
【００８１】
一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（１，０，０）及びＹアドレス（０，０，０）が、一次元アドレス（０，０，０，１，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２に入力され、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じた変換が行われる。
【００８２】
具体的には、アドレススクランブラ２１から出力されるアドレスＡ１１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換を行う。これにより、アドレススクランブラ２１から出力されるアドレス（０，０，０，１，０，０）が、アドレス（０，０，０，０，０，１）に変換される。このアドレスは、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。
【００８３】
以上の処理によって、収集メモリコントローラ１７には、２つのアドレス（０，０，０，０，０，０）及び（０，０，０，０，０，１）と、２つのフェイルデータＤ３とが入力されている。収集メモリコントローラ１７は、収集メモリ１８に対して、先に入力されたアドレス（０，０，０，０，０，０）を用いて２つのフェイルデータＤ２をバースト転送し、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータをそれぞれ書き込む。なお、収集メモリコントローラ１７に入力された２つのアドレスのうち、後に入力されたアドレスは破棄される。
【００８４】
次に、アドレスジェネレータ１３は、Ｘアドレス（０，０，０）及びＹアドレス（０，０，１）を生成する。このアドレスが出力されると、ＤＵＴ４０に記憶された試験信号「Ｃ」に関するフェイルデータＤ３が得られるとともに、アドレススクランブラ２１及びバーストアドレススクランブラ２２によってアドレス（０，０，１，０，０，０）が得られる。次いで、アドレスジェネレータ１３が、Ｘアドレス（１，０，０）及びＹアドレス（０，０，１）を生成すると、ＤＵＴ４０に記憶された試験信号「Ｄ」に関するフェイルデータＤ３が得られるとともに、アドレススクランブラ２１及びバーストアドレススクランブラ２２によってアドレス（０，０，１，０，０，１）が得られる。
【００８５】
収集メモリコントローラ１７には、２つのアドレス（０，０，１，０，０，０）及び（０，０，１，０，０，１）と、２つのフェイルデータＤ３とが入力されている。収集メモリコントローラ１７は、収集メモリ１８に対して、先に入力されたアドレス（０，０，１，０，０，０）を用いて２つのフェイルデータＤ２をバースト転送し、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータをそれぞれ書き込む。なお、収集メモリコントローラ１７に入力された２つのアドレスのうち、後に入力されたアドレスは破棄される。
【００８６】
以下、同様に、アドレスジェネレータ１３がアドレスを生成する度に、そのアドレスで指定されるＤＵＴ４０の記憶領域から１つの試験信号が読み出されてフェイルデータが生成されるとともに、そのアドレスがアドレススクランブラ２１及びバーストアドレススクランブラ２２でそれぞれ変換される。
【００８７】
図７は、バーストアドレススクランブラ２２がアドレスＡ１１をアドレスＡ１２に変換する一例を示す図である。図７に示すとおり、アドレスＡ１１の最下位から第３ビット目が最下位に移動し、アドレスＡ１１の最下位ビット及び最下位ビットから数えて第２ビット目が上位側に１ビットシフトしたアドレスＡ１２が形成される。そして、収集メモリコントローラ１７に入力される２つのアドレスのうち、先に入力されたアドレスを用いて２つのフェイルデータが収集メモリ１８にバースト転送され、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータがそれぞれ書き込まれる。
【００８８】
以上の動作が繰り返し行われてＤＵＴ４０の試験が終了すると、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする動作が行われる。コピーアドレスジェネレータ１５からアドレスＡ３が出力されると、収集メモリ１８に収集されたフェイルデータのコピーが開始される。コピーアドレスジェネレータ１５は、まず先頭のアドレスＡ３（例えば、０，０，０，０，０，０）を出力する。このアドレスＡ３は、コピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力されるとともに、逆バーストアドレススクランブラ２５に入力される。
【００８９】
逆バーストアドレススクランブラ２５は、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じて、コピーアドレスジェネレータ１５から出力されるアドレスＡ３に対し、バーストアドレススクランブラ２２で行われる変換の逆変換を行う。具体的には、コピーアドレスジェネレータ１５から出力されるアドレスＡ３の最下位ビットを、最下位ビットから数えて第３ビット目に移動させるとともに、アドレスＡ３の最下位から数えて第２，第３ビットを下位側に１ビットずつシフトさせる変換を行ってアドレスＡ１３を生成する。なお、ここでは、コピーアドレスジェネレータ１５から出力されるアドレスＡ３は（０，０，０，０，０，０）であるため、逆バーストアドレススクランブラ２５から出力されるアドレスＡ１３も（０，０，０，０，０，０）となる。このアドレスは、バーストアドレスセレクタ２６を介してアドレスＡ５として解析メモリコントローラ１９に出力される。
【００９０】
収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で指定される収集メモリ１８の記憶領域に記憶されているフェイルデータを読み出し、この読み出したフェイルデータをデータＤ４として解析メモリコントローラ１９に出力する。解析メモリコントローラ１９は、アドレス変換部１６から出力されるアドレスＡ５で指定される解析メモリ２０の記憶領域に、収集メモリコントローラ１７から出力されたデータＤ５を書き込む。以上の処理が終了すると、コピーアドレスジェネレータ１５は、次のアドレス（例えば、アドレス（０，０，０，０，０，１））Ａ３を出力する。そして、同様の処理により、収集メモリ１８に記憶されている１つのフェイルデータが解析メモリ２０にコピーされる。以上の動作が繰り返し行われて収集メモリ１８のフェイルデータが解析メモリ２０にコピーされる。なお、収集メモリ１８から解析メモリ２０へのフェイルデータの転送はバースト転送により行うのが望ましい。
【００９１】
図８は、バースト転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。図６と同様に、アドレススクランブラ２１から出力される一次元のアドレスＡ１１を用いると、ＤＵＴ４０のメモリマップは図８中の左側に示したメモリマップのとおりに表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・が順に記憶されたメモリマップである。
【００９２】
バースト転送によりフェイルデータを収集メモリ１８に収集すると、収集メモリ１８のメモリマップは図８中の中央に示したメモリマップのとおりに表すことができる。つまり、試験信号「Ａ」に対応したフェイルデータ「ＦＡ」に続くアドレスに、試験信号「Ｂ」に対応したフェイルデータ「ＦＢ」が記憶され、試験信号「Ｃ」に対応したフェイルデータ「ＦＣ」に続くアドレスに、試験信号「Ｄ」に対応したフェイルデータ「ＦＤ」が記憶される。以下同様に、６つのアドレスおきに２つのフェイルデータが記憶されたメモリマップとなる。
【００９３】
収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーすると、解析メモリ２０のメモリマップは図８中の右側に示したメモリマップのとおりに表すことができる。つまり、ＤＵＴ４０内において試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・の各々が記憶されているアドレスと同一のアドレスに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，・・・に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，・・・がそれぞれ記憶されたメモリマップである。このように、バースト転送モードでは、収集メモリ１８にフェイルデータを収集する場合には、バースト性が保証されるようにアドレスの変換が行われるが、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする場合には、ＤＵＴ４０のメモリマップに合致するようにフェイルデータが解析メモリ２０にコピーされる。
【００９４】
以上の第１基本実施形態においては、理解を容易にするため、アドレスジェネレータ１３が生成した１つのアドレスをＤＵＴ４０に印加して１つの試験信号を得る場合を例に挙げて説明した。しかしながら、第１基本実施形態は、ＤＵＴ４０をバースト転送モードで動作させて１つのアドレスに対して複数の試験結果が得られる場合にも適用することができる。
【００９５】
〔第２基本実施形態〕
図９は、本発明の第２基本実施形態となる半導体試験装置５０の要部構成を示すブロック図である。なお、図９においては、図１に示した構成と同一の構成には同一の符号を付してある。第２基本実施形態の半導体試験装置５０と第１基本実施形態の半導体装置１０とが異なる点は、図１に示すコンパレータ１４に代えてコンパレータ５１を備え、アドレス変換部１６に代えてアドレス変換部５２を備える点である。
【００９６】
上述した第１基本実施形態による半導体試験装置１０は、バースト転送によりフェイルデータを収集して、フェイルデータの収集効率を高めたものである。このため、ＤＵＴ４０がある程度高速化しても、フェイルデータの収集を効率的に行うことができるが、例えばＤＵＴ４０をバーストモードで動作させて試験する場合のように、ＤＵＴ４０の動作速度が更に高速化すると、フェイルデータの収集が追いつかなくなることが考えられる。
【００９７】
このため、第２基本実施形態の半導体試験装置５０は、パス／フェイルの判定を高速で行うことができるコンパレータ５１と、収集メモリ１８を複数の領域に分けて使用するためのアドレス変換部５２とを備え、ＤＵＴ４０の試験を複数回（例えば、２回）に分けて行うものである。つまり、１回目の試験において、ＤＵＴ４０にアドレスを与えて得られるフェイルデータを間引いて収集メモリ１８の１つの領域に収集し、２回目の試験において、ＤＵＴ４０に対して１回目に与えたアドレスと同一のアドレスを与えて残りのフェイルデータを収集メモリ１８の他の領域に収集するものである。
【００９８】
コンパレータ５１には、ＤＵＴ４０の高速動作での試験をするために、図１に示すコンパレータ１４よりも２倍程度か、又はそれ以上の高速動作が可能なものが使用されている。図１０は、第２基本実施形態において、コンパレータ５１がＤＵＴ４０からのデータＤ２を保持するストローブ信号の位置を説明するための図である。
【００９９】
ここではＤＵＴ４０がバーストモードで動作しているため、図１０に示すとおり、アドレスジェネレータ１３から１つのアドレスが出力されると、ＤＵＴ４０からは２つのデータＤ２が読み出される。具体的には、図１０中のアドレス「ａｄｒＡ」を（０，０，０，０，０，０）とすると、ＤＵＴ４０からは、そのアドレスで指定される記憶領域に記憶されている試験信号「Ａ」と、そのアドレスに続くアドレス（０，０，０，０，０，１）で指定される記憶領域に記憶されている試験信号（ここでは、「ａ」とする）とが連続してデータＤ２として読み出される。また、図１０中のアドレス「ａｄｒＢ」を（０，０，０，１，０，０）とすると、ＤＵＴ４０からは、そのアドレスで指定される記憶領域に記憶されている試験信号「Ｂ」と、そのアドレスに続くアドレス（０，０，０，１，０，１）で指定される記憶領域に記憶されている試験信号（ここでは、「ｂ」とする）とが連続してデータＤ２として読み出される。
【０１００】
１回目の試験ではＤＵＴ４０から先に出力されるデータ（試験信号「Ａ」，「Ｂ」）を保持するようにコンパレータ５１のストローブ信号の位置が設定されており、２回目の試験ではＤＵＴ４０から後に出力されるデータ（試験信号「ａ」，「ｂ」）を保持するようにコンパレータ５１のストローブ信号の位置が設定されている。従って、１回目の試験においては、ＤＵＴ４０に与えるアドレスで指定される記憶領域に記憶されている試験信号（試験信号「Ａ」，「Ｂ」，・・・）に対するフェイルデータ（フェイルデータ「ＦＡ」，「ＦＢ」，・・・）が、ＤＵＴ４０に与えたアドレスの数だけ得られる。また、２回目の試験においては、ＤＵＴ４０に与えるアドレスに続くアドレスで指定される記憶領域に記憶されている試験信号（試験信号「ａ」，「ｂ」，・・・）に対するフェイルデータ（フェイルデータ「Ｆａ」，「Ｆｂ」，・・・）が、ＤＵＴ４０に与えたアドレスの数だけ得られる。
【０１０１】
アドレス変換部５２は、図１に示すアドレススクランブラ２１、バーストアドレススクランブラ２２等のアドレス変換部１６が備える構成に加えて、バーストアドレス固定回路３１及び固定ビット設定レジスタ３２を備える。バーストアドレス固定回路３１は、アドレススクランブラ２１とバーストアドレススクランブラ２２との間に設けられており、バースト転送モード時に収集メモリ１８を複数の領域に分けて使用するために、アドレススクランブラ２１から出力されるアドレスＡ１１に対して所定の変換を行ってアドレスＡ２１を生成する。具体的には、アドレスＡ１１の所定ビットの値を「０」又は「１」に固定する変換を行う。固定ビット設定レジスタ３２は、値を「０」又は「１」に固定するビットを示す情報を設定する。
【０１０２】
図１１は、バーストアドレス固定回路３１で行われるアドレスの変換処理を説明するための図である。バーストアドレス固定回路３１は、アドレスＡ１１の第ｐビットの値を「０」又は「１」に固定する。例えば、第１回目の試験ではアドレスＡ１１の第ｐビットの値を「０」に固定し、第２回目の試験ではそのビットの値を「１」に固定する。値を固定するアドレスＡ１１のビットは、アドレスジェネレータ１３で発生させるパターンと、コンパレータ５１でデータＤ２を保持するストローブ信号の位置とに応じて決定される。例えば、図５中（ｂ）に示したアドレスをアドレスジェネレータ１３で発生させ、コンパレータ５１でのストローブ信号の位置が図１０で説明したとおりに設定されているとすると、値を固定するビットは最下位ビットになる。
【０１０３】
図５中（ｂ）に示されるアドレスを発生させた場合には、アドレス変換部５２では図１２に示すアドレスが生成される。図１２は、本発明の第２基本実施形態において、アドレス変換部５２で生成されるアドレスの一例を示す図である。１回目の試験では、アドレススクランブラ２１で発生したアドレスＡ１１がバーストアドレス固定回路３１に入力されると、図１２中（ａ）に示すとおり、最下位ビットの値が「０」に固定されたアドレスＡ２１が生成される。そして、このアドレスＡ２１がバーストアドレススクランブラ２２に入力されると、アドレスＡ２１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換が行われたアドレスＡ１２が生成される。このため、１回目の試験では、最下位から数えて第２ビット目の値が「０」に固定されたアドレスＡ１２が生成される。
【０１０４】
これに対し、２回目の試験では、アドレススクランブラ２１で発生したアドレスＡ１１がバーストアドレス固定回路３１に入力されると、図１２中（ｂ）に示すとおり、最下位ビットの値が「１」に固定されたアドレスＡ２１が生成される。そして、このアドレスＡ２１がバーストアドレススクランブラ２２に入力されると、アドレスＡ２１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換が行われたアドレスＡ１２が生成される。このため、２回目の試験では、最下位から数えて第２ビット目の値が「１」に固定されたアドレスＡ１２が生成される。
【０１０５】
フェイルデータＤ３の収集メモリ１８への収集は、バーストアドレススクランブラ２２から出力されるアドレスＡ１２を用いて行われる。このため、１回目の試験では、フェイルデータＤ３は、最下位から数えて第２ビット目の値が「０」に固定されたアドレスで指定される領域にフェイルデータＤ３が収集される。これに対し、２回目の試験では、フェイルデータＤ３は、最下位から数えて第２ビット目の値が「１」に固定されたアドレスで指定される領域にフェイルデータＤ３が収集される。
【０１０６】
このように、第２基本実施形態では、１回目の試験において、ＤＵＴ４０にアドレスを与えて得られる複数のデータに関するフェイルデータが間引かれて収集メモリ１８の１つの領域に収集され、２回目の試験において、ＤＵＴ４０に対して１回目に与えたアドレスと同一のアドレスを与えて得られる複数のデータに関するフェイルデータのうち、残りのフェイルデータが収集メモリ１８の他の領域に収集される。このため、１つのアドレスに対して複数のフェイルデータが得られる場合であっても、フェイルデータをバースト転送して収集メモリ１８に漏れなく収集することができる。
【０１０７】
以上説明したとおり、本発明の第１，第２基本実施形態では、アドレススクランブラ２１から順次出力されるアドレスＡ１１が所定数を単位として連続するように変換した上で、フェイルデータＤ３を収集メモリ１８に対してバースト転送しているため、フェイルデータＤ３を収集メモリ１８に収集する効率を改善することができ、試験時間の短縮を図ることができる。
【０１０８】
また、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする場合には、コピーアドレスジェネレータ１５で生成されるアドレスＡ３、バーストアドレススクランブラ２２で用いられる変換規則に対して逆変換となる逆変換規則に従って変換し、このアドレスＡ５を用いてフェイル情報をコピーしている。このため、試験時間の短縮を図ることができるとともに、ＤＵＴ４０のメモリマップに合致するようフェイルデータが解析メモリ２０にコピーされることによりフェイルデータの解析を容易に行うことが可能となる。
【０１０９】
また、本発明の第１、第２基本実施形態では、フェイルデータの転送モードをバースト転送モードと他の転送モードとの間で切り替えることが可能であり、転送モードに応じて収集メモリコントローラ１７及び解析メモリコントローラ１９に与えるアドレスを選択することができるため、データ転送方式に応じた適切なアドレス指定を行うことができる。
【０１１０】
さらに本発明の第２基本実施形態では、フェイルデータＤ３の収集メモリ１８に収集する場合に、収集メモリ１８を複数の領域に分けて収集している。このため、ＤＵＴ４０を高速で試験する場合に、フェイルデータＤ３の収集が追いつかないときでも、各フェイルデータＤ３を別の領域に記憶させることで、正常に（漏れなく）フェイルデータＤ３の収集を行うことができる。
【０１１１】
〔中心実施形態〕
以上の第１，第２基本実施形態の構成を踏まえた上で、以下に本発明で中心的となる実施形態を説明する。
【０１１２】
先ず、中心的な実施形態に至る背景を説明する。上述した第１，第２基本実施形態では、アドレススクランブラ２１及びバーストアドレススクランブラ２２を用いたバーストスクランブル機能の追加により、アドレスジェネレータ１３で発生させたアドレスＡ２をインクリメンタルなアドレスＡ１２（２バーストでｎ，ｎ＋１）に変換している。これにより、収集メモリ１８でフェイルデータを収集する際に、バースト性を活かした高速転送が可能となる点で優れた効果が発揮されている。
【０１１３】
ところで、ＤＵＴ４０の試験において、その記憶領域に対するアクセスはランダムに行われることから、ＤＵＴ４０の物理構成上、下位のアドレスのデータが必ずしも時系列上で前にアクセスされるとは限らない。すなわち、下位のアドレスに対するアクセスが時系列上で上位のアドレスよりも後に行われる場合、第１，第２基本実施形態の手法ではバースト性を充分に活用できないのである。
【０１１４】
図１３は、ＤＵＴ４０の物理的な構成例を示す概念図である。図１３中の矩形領域で示される「Ａ」〜「Ｄ」は、ＤＵＴ４０の記憶領域に保持されたデータを示しており、これらは時系列上、「Ｄ」→「Ａ」→「Ｂ」→「Ｃ」の順で取り込まれるものとする。また、図１３中の鉛直方向は物理アドレスの深さを示しており、データ「Ｄ」はアドレス（００００）に対応している。
【０１１５】
この場合に、第１，第２基本実施形態の手法により収集メモリ１８をバースト転送モードでアクセス（リード・モディファイ・ライト）したときの動作を説明する。図１４は、収集メモリ１８へのバースト転送によるアクセス動作例を示す図である。図１４中（Ａ）はメモリクロックの立ち上がりを示す。また図１４中（Ｂ）は、収集メモリコントローラ１７の取り込み（ＲＥＡＤ）、書き込み（ＷＲＩＴＥ）、何もせず待機（ＮＯＰ）の各命令を示す。図１４中（Ｃ）は１回目のバーストアクセスで転送されるデータを示し、図１４中（Ｄ）は２回目のバーストアクセスで転送されるデータを示す。
【０１１６】
ここでは、例えばＤＵＴ４０の物理構成上で扱うデータのビット幅に対して、その２分の１のバス幅を有する収集メモリ１８を使用し、バースト長を４バーストとする。また、データの下位のビット（図１４中（Ｂ）の「ＯｕｔＡＬ」，「ＩｎＡＬ」等）と上位のビット（図１４中（Ｂ）の「ＯｕｔＡＵ」，「ＩｎＡＵ」等）とを分けて処理するものとする。
【０１１７】
図１４中（Ｃ）：１回目のバーストアクセスでは、ＤＵＴ４０のデータ「Ａ」，「Ｂ」に対応するフェイルデータＤ３を収集する。このとき、収集メモリ１８に転送されるアドレスデータは、ＤＵＴ４０の物理構成上のアドレスについて、その上位のビットは２倍したもの、下位のビットは２倍して１を加えたものとなる。したがって、バーストアクセスで収集メモリ１８に転送されるアドレスデータは、下位アドレス「ＯｕｔＡＬ」がデータ「Ａ」の物理アドレス（０００１）を２倍した（００１０）となり、上位アドレス「ＯｕｔＡＵ」は物理アドレス（０００１）を２倍して１を加えた（００１１）である。同様に、下位アドレス「ＯｕｔＢＬ」がデータ「Ｂ」の物理アドレス（００１０）を２倍した（０１００）となり、上位アドレス「ＯｕｔＢＵ」は物理アドレス（００１０）を２倍して１を加えた（０１０１）である。いずれも最下位のビットが「０」，「１」の関係になるので、収集メモリ１８に対するバーストアクセスを良好に行うことができる。
【０１１８】
図１４中（Ｄ）：２回目のバーストアクセスではＤＵＴ４０のデータ「Ｃ」，「Ｄ」に対応するフェイルデータＤ３を収集しようとする。このとき、バーストアクセスで収集メモリ１８に転送されるアドレスデータは、下位アドレス「ＯｕｔＣＬ」がデータ「Ｃ」の物理アドレス（００１１）を２倍した（０１１０）となり、上位アドレス「ＯｕｔＣＵ」は物理アドレス（００１１）を２倍して１を加えた（０１１１）である。ところが、アドレスジェネレータ１３は１のインクリメントでアドレスを発生させているため、２回目のバーストアクセスではデータ「Ｄ」の物理アドレス（００００）に対応するアドレスデータを処理することができない。
【０１１９】
すなわち、本来のＤＵＴ４０の物理構成を考えると、下位アドレス「ＯｕｔＤＬ」として期待されるアドレスデータは、データ「Ｄ」の物理アドレス（００００）を２倍した（００００）であり、上位アドレス「ＯｕｔＤＵ」として期待されるアドレスデータは、物理アドレス（００００）を２倍して１を加えた（０００１）である。
【０１２０】
ところが、実際に収集メモリ１８に転送されるアドレスデータは、データ「Ｃ」の物理アドレス（００１１）を１だけインクリメントしたアドレス（０１００）を元にして発生する。具体的には、図中の破線で記した領域（符号Ｚ）の１つに示されているように、上位アドレス「ＯｕｔＤＵ」は元になるアドレス（０１００）を２倍した（１０００）であり、下位アドレス「ＯｕｔＤＬ」は元になるアドレス（０１００）を２倍して１を加えた（１００１）となっている。これは、本来の期待されるアドレスデータに一致しない。
【０１２１】
第１，第２基本実施形態では、アドレスジェネレータ１３に１インクリメントでアドレスを発生させる規則を設けることで、連続したアドレス（ｎ，ｎ＋１，・・・）のデータをバースト転送する際に効果を発揮している。ところが、図１３，図１４に示すように、時系列上でアドレスの深さが前後してランダムにアクセスされる場合はどこかでオーバヘッドを持つことになり、バースト性を充分に活用し切れない場合がある。
【０１２２】
そこで、以下の中心実施形態では、第１，第２基本形態の持つ利点に加えて、より充分にバースト性を活用しようとするものである。
【０１２３】
図１５は、本発明の中心実施形態となる半導体試験装置１１０の要部構成を示すブロック図である。なお、図１５においては、図９に示した構成と同一の構成には同一の符号を付してある。また、図１５ではブロック間の接続線の表記を簡略化しているが、ブロック相互の接続関係は図９に示した構成と同じである。なお、第２基本実施形態と中心実施形態とが異なる点は、アドレス変換部５２にアドレス整理回路（アドレス整理部）１０１を備える点である。
【０１２４】
アドレス整理回路１０１は、上述したアドレススクランブラ２１とバーストアドレス固定回路３１との間に配置される。このアドレス整理回路１０１は、アドレススクランブラ２１から出力されるアドレスデータを整理し、必要に応じて並べ替えを行って、その出力をバーストアドレス固定回路３１に引き渡す。このためアドレス整理回路１０１はキャッシュメモリを内蔵しており、アドレススクランブラ２１から入力されるデータをキャッシュした上で並べ替えることができる。なおアドレス整理回路１０１には、アドレスデータとともにコンパレータ５１からフェイルデータＤ３が入力される。
【０１２５】
図１６は、アドレス整理回路１０１の動作例を示す概略図である。図１６中の左側には、ＤＵＴ４０の物理構成がアクセスの時系列順に示されている。上記のように、４ビットで記述される４つの物理アドレス（００００）〜（００１１）について、ＤＵＴ４０の記憶領域が「Ａ」→「Ｂ」→「Ｃ」→「Ｄ」の順でアクセスされる場合、アドレスジェネレータ１３で発生させる深さ方向のアドレスは（０００１）→（００１０）→（００１１）→（００００）となる。
【０１２６】
上記のアドレスは、時系列順にアドレススクランブラ２１で変換されてアドレス整理回路１０１に出力される。また、ＤＵＴ４０のデータ「Ａ」→「Ｂ」→「Ｃ」→「Ｄ」に対応する各フェイルデータＤ３は、コンパレータ５１から時系列順にアドレス整理回路１０１に出力される。
【０１２７】
アドレス整理回路１０１は、図１６中の中央に示すように、時系列順に受け取ったデータ「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」をキャッシュし、その物理アドレス順に並べ替えて出力する。この結果、図１６中の右側に示すように、データ「Ｄ」とそのアドレスは、最終的に収集メモリ１８に格納された状態で、時系列上の先頭データ「Ａ’（Ｄ）」となり、以下、収集メモリ１８の格納構成は、「Ｂ’（Ａ）」，「Ｃ’（Ｂ）」，「Ｄ’（Ｃ）」の時系列順に構成されることになる。
【０１２８】
この場合、収集メモリ１８をバースト転送モードでアクセス（リード・モディファイ・ライト）したときの動作を説明する。図１７は、中心実施形態における収集メモリ１８へのバースト転送によるアクセス動作例を示す図である。図１７中（Ａ）〜（Ｄ）の別は、既に説明した図１４中（Ａ）〜（Ｄ）と共通である。また、収集メモリ１８のバス幅やバースト長（４バースト）の設定、データの下位のビットと上位のビットとを分けて処理する点についても同じである。
【０１２９】
図１７中（Ｃ）：アドレス整理回路１０１の出力順に従い、１回目のバーストアクセスで収集メモリ１８に転送されるアドレスデータは、データ「Ａ’（Ｄ）」に関して、下位アドレス「ＯｕｔＡ’Ｌ」がデータ「Ｄ」の物理アドレス（００００）を２倍した（００００）となり、上位アドレス「ＯｕｔＡ’Ｕ」は物理アドレス（００００）を２倍して１を加えた（０００１）となる。また、データ「Ｂ’（Ａ）」に関して、下位アドレス「ＯｕｔＢ’Ｌ」がデータ「Ａ」の物理アドレス（０００１）を２倍した（００１０）となり、上位アドレス「ＯｕｔＢ’Ｕ」は物理アドレス（０００１）を２倍して１を加えた（００１１）である。
【０１３０】
図１７中（Ｄ）：またアドレス整理回路１０１の出力順に従い、２回目のバーストアクセスで収集メモリ１８に転送されるアドレスデータは、データ「Ｃ’（Ｂ）」に関して、下位アドレス「ＯｕｔＣ’Ｌ」がデータ「Ｂ」の物理アドレス（００１０）を２倍した（０１００）となり、上位アドレス「ＯｕｔＣ’Ｕ」は物理アドレス（００１０）を２倍して１を加えた（０１０１）である。そして、データ「Ｄ’（Ｃ）」に関して、下位アドレス「ＯｕｔＤ’Ｌ」がデータ「Ｃ」の物理アドレス（００１１）を２倍した（０１１０）であり、上位アドレス「ＯｕｔＤ’Ｕ」が物理アドレス（００１１）を２倍して１を加えた（０１１１）である。
【０１３１】
このように、中心実施形態では、アドレス整理回路１０１の出力順が１インクリメントされたアドレス順に整理された状態になっているため、１回目と２回目のバーストアクセス（リード・モディファイ・ライト）時に転送されるアドレスデータと、バースト転送モード時にアドレスジェネレータ１３で発生させるアドレスとの間に不一致は生じない。したがって、１回目のバーストアクセスで収集メモリ１８はデータ「Ｄ」，「Ａ」に対応するフェイルデータを収集することができ、また、２回目のバーストアクセスではデータ「Ｂ」，「Ｃ」を正常に収集することができるため、バースト性を充分に活用したバースト転送が実現される。
【０１３２】
なお、アドレス整理回路１０１は常に並べ替えを行う必要はない。例えば、ＤＵＴ４０のアクセス順が物理構成上のアドレス順になっていれば、特に並べ替えを行うことなく、入力されたアドレスをその入力順に整理して、そのまま出力する。
【０１３３】
上述した中心実施形態におけるアドレス整理回路１０１の機能は、例えばデュアルポートメモリによって実現することができる。すなわち、ＤＵＴ４０の物理構成上のアドレスのうち、下位の数ビット分に対応したアドレスを用いてデータをデュアルポートメモリに書き込めば、その性質上、デュアルポートメモリからの読み出しは自然とアドレス順に整理されている。このため、必要があれば入力されたデータをアドレス順に並べ替え、特に必要がなければ入力されたデータのアドレス順を変えずにそのまま出力することが可能となる。また、アドレス整理回路１０１にデュアルポートメモリを用いた場合、そのハードウエア構成がデュアルポートであるため、書き込みと読み出しを同時に行うことができ、その分、時間的なオーバヘッドを抑えることができるという利点がある。
【０１３４】
なお、アドレス整理回路１０１のキャッシュサイズは、上述したバースト長設定レジスタ２９の情報（バースト長）を参照し、その都度、バースト長に応じて変更することができる。バースト長の増加に合わせてキャッシュサイズを拡大すれば、それだけＤＵＴ４０からのデータの送出順に対する制約を緩和することができ、より柔軟なバースト転送を実現することができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１基本実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】ＤＵＴ４０内部に設けられたメモリのメモリ空間の一例を示す図である。
【図３】バーストアドレススクランブラ２２で行われるアドレスの変換処理を説明するための図である。
【図４】逆バーストアドレススクランブラ２５で行われるアドレスの変換処理を説明するための図である。
【図５】試験信号の読み出し時にアドレスジェネレータ１３が発生するアドレスの一例を示す図である。
【図６】ランダム転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。
【図７】バーストアドレススクランブラ２２がアドレスＡ１１をアドレスＡ１２に変換する一例を示す図である。
【図８】バースト転送モード時におけるＤＵＴ４０、収集メモリ２８、及び解析メモリ２０の記憶内容の一例を示す図である。
【図９】本発明の第２基本実施形態による半導体試験装置の要部構成を示すブロック図である。
【図１０】本発明の第２基本実施形態において、コンパレータ５１がＤＵＴ４０からのデータＤ２を保持するストローブ信号の位置を説明するための図である。
【図１１】バーストアドレス固定回路３１で行われるアドレスの変換処理を説明するための図である。
【図１２】本発明の第２基本実施形態において、アドレス変換部５２で生成されるアドレスの一例を示す図である。
【図１３】ＤＵＴ４０の物理的な構成例を示す概念図である。
【図１４】収集メモリ１８へのバースト転送によるアクセス動作例を示す図である。
【図１５】本発明の中心実施形態となる半導体試験装置１１０の要部構成を示すブロック図である。
【図１６】アドレス整理回路１０１の動作例を示す概略図である。
【図１７】中心実施形態における収集メモリ１８へのバースト転送によるアクセス動作例を示す図である。
【符号の説明】
【０１３６】
１０，５０，１００    半導体試験装置
１３    アドレスジェネレータ
１５    コピーアドレスジェネレータ
１７    収集メモリコントローラ
１８    収集メモリ
１９    解析メモリコントローラ
２０    解析メモリ
２１    アドレススクランブラ
２２    バーストアドレススクランブラ
２３    バーストアドレスセレクタ
２５    逆バーストアドレススクランブラ
２６    バーストアドレスセレクタ
２７    バーストモード設定レジスタ
２８    バーストスクランブル設定レジスタ
２９    バースト長設定レジスタ
３１    バーストアドレス固定回路
４０    ＤＵＴ
１０１  アドレス整理回路
【図１】
2008243323.tif 000003
【図２】
2008243323.tif 000004
【図３】
2008243323.tif 000005
【図４】
2008243323.tif 000006
【図５】
2008243323.tif 000007
【図６】
2008243323.tif 000008
【図７】
2008243323.tif 000009
【図８】
2008243323.tif 000010
【図９】
2008243323.tif 000011
【図１０】
2008243323.tif 000012
【図１１】
2008243323.tif 000013
【図１２】
2008243323.tif 000014
【図１３】
2008243323.tif 000015
【図１４】
2008243323.tif 000016
【図１５】
2008243323.tif 000017
【図１６】
2008243323.tif 000018
【図１７】
2008243323.tif 000019