(57)【要約】【課題】  チップサイズの拡大、及び工程数の増加を行うことなく、容量素子を半導体チップ内に形成可能な半導体製造方法を提供する。【解決手段】  第１絶縁膜６、第２絶縁膜７、第３絶縁膜８を順次積層した後、配線領域となる第１領域を遮蔽膜によって被覆した状態で、紫外線を照射することで、第２領域内の第２絶縁膜７を比誘電率の高い第２絶縁膜７ｂに変化させる。その後、遮蔽膜を除去した後、所定のマスクパターンに基づく遮蔽膜で被覆した状態でエッチング処理を行って、第１領域及び第２領域内に溝構造を形成し、当該溝構造内に銅膜を成膜する。これによって、第１領域内の銅膜９ａは、当該銅膜９ａ間の絶縁膜の比誘電率が低いため、配線間容量が抑制されており、配線に利用可能であるとともに、第２領域内の銅膜９ｂは、当該銅膜９ｂ間の絶縁膜の比誘電率が高いため十分な静電容量が確保でき、容量素子として利用可能である。【選択図】        図１
2008028071.tif 000002
【特許請求の範囲】
【請求項１】
基板面と平行な横方向に広がる同一層内において、少なくとも１つの第１領域と少なくとも１つの第２領域とが互いに前記横方向に隣接して形成されるとともに、前記第１領域及び前記第２領域において導電膜と絶縁膜が互いに前記横方向に隣接して形成され、
前記絶縁膜の比誘電率が前記第１領域内と前記第２領域内とで異なることを特徴とする半導体装置。
【請求項２】
前記同一層内に形成される前記導電膜と前記絶縁膜を、前記基板面に垂直な縦方向に複数層有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
絶縁膜を成膜するステップと、
前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで、前記遮蔽膜で遮蔽されている第１領域と遮蔽されていない第２領域に分けるとともに、前記第２領域内の前記絶縁膜に対して紫外線又は電子線を照射して、前記第２領域内の前記絶縁膜の比誘電率を変化させるステップと、
前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内の前記絶縁膜の一部を開口して溝構造を形成するステップと、
前記溝構造内に導電膜を成膜するステップと、を有する半導体装置の製造方法。
【請求項４】
基板上に半導体素子を形成する第１ステップと、
前記素子を電気的に接続するためのコンタクトを形成する第２ステップと、
前記コンタクトの上層に絶縁膜を成膜する第３ステップと、
前記絶縁膜の成膜領域を、少なくとも前記コンタクトの上面領域を含む第１領域と、前記第１領域以外の第２領域に分けるとともに、前記第１領域内の前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで遮蔽し、遮蔽されていない前記第２領域に対して紫外線又は電子線を照射することで当該第２領域内の前記絶縁膜の比誘電率を前記第１領域内に対して相対的に高くする第４ステップと、
前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内の前記絶縁膜の一部を開口して溝構造を形成するステップであって、前記第１領域内では少なくとも前記コンタクトの上面が露出するように溝構造を形成する第５ステップと、
前記溝構造内に導電膜を成膜する第６ステップと、を有する半導体装置の製造方法。
【請求項５】
前記絶縁膜が、少なくともＳｉＯＣ膜を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
基板上に半導体素子を形成する第１ステップと、
前記素子を電気的に接続するためのコンタクトを形成する第２ステップと、
前記コンタクトの上層に絶縁膜を成膜する第３ステップと、
前記絶縁膜の成膜領域を、少なくとも前記コンタクトの上面領域を含む第１領域と、前記第１領域以外の第２領域に分けるとともに、前記第２領域内の前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで遮蔽し、遮蔽されていない前記第１領域に対して紫外線又は電子線を照射することで当該第１領域内の前記絶縁膜の比誘電率を前記第２領域内に対して相対的に低くする第４ステップと、
前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内前記絶縁膜の一部を開口して溝構造を形成するステップであって、前記第１領域内では少なくとも前記コンタクトの上面が露出するように溝構造を形成する第５ステップと、
前記溝構造内に導電膜を成膜する第６ステップと、を有する半導体装置の製造方法。
【請求項７】
前記第４ステップが、
前記マスクパターンの遮蔽膜で被覆する前に、予め前記絶縁膜に対して紫外線又は電子線を照射して前記絶縁膜の比誘電率を変化させるステップを有することを特徴とする請求項４〜請求項６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第６ステップ終了後、
前記第３ステップから前記第６ステップまでの各ステップの処理を更に複数回行うことを特徴とする請求項４〜請求項７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３ステップが、
炭化シリコン、炭窒化シリコン、又は窒化シリコンの何れか一を主成分として含む第１絶縁膜を成膜するステップと、
前記第１絶縁膜を成膜後、紫外線又は電子線が照射されると比誘電率が変化する特性を有する第２絶縁膜を成膜するステップと、
前記第２絶縁膜を成膜後、ＳｉＯ２、ＳｉＣ、ＳｉＣＮ、ＳｉＮの内の少なくとも一種類を含む第３絶縁膜を成膜するステップと、を有することを特徴とする請求項４〜請求項８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第６ステップが、
前記溝構造内の全露出面に、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮの内の少なくとも一種類を含む拡散防止膜を成膜するステップと、
シード銅膜を成膜するステップと、
少なくとも銅を含む金属膜を成膜するステップと、を有することを特徴とする請求項４〜請求項９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、配線用電極を容量素子として利用する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
容量素子は、ＩＣ回路の基本部品として幅広く用いられており、一般的には、金属電極或いは多結晶Ｓｉ電極によって絶縁膜を挟み込むことでチップ内に形成される。
【０００３】
一方で、ＩＣ回路の製造コスト低減のためには、高い集積度と工程数の低減が求められており、容量素子を上記構成にすると、工程数が増加し、コストが増加してしまうという問題がある。
【０００４】
そこで、隣り合って配置される配線を電極として容量素子を形成することで、配線形成工程と同時に容量素子が構成されて、工程数を増加することなく容量素子を形成可能な容量素子製造方法が開示されている（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１８０９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体集積回路装置（ＬＳＩ）の高集積化に伴い、半導体素子が微細化され、これによって配線抵抗と配線間容量に起因する信号伝播速度の低下に伴う伝送遅延が問題となっている。
【０００７】
このうち、配線間容量を低減する目的で、絶縁膜として従来より用いられてきた酸化シリコンと比較して誘電率の低い絶縁膜が採用されてきている。しかしながら、低誘電率の絶縁膜を上記特許文献１に記載の製造方法で利用すると、容量素子として十分な静電容量を確保するためには、容量素子として用いる配線の側壁面積、即ち容量素子面積を増加する必要があり、これによって半導体チップサイズが大きくなるため、高集積化に逆行することとなる。
【０００８】
本発明は上記問題点に鑑み、チップサイズの拡大、及び工程数の増加を最小に留め、容量素子を半導体チップ内に形成可能な半導体製造方法を提供することを目的とする。又、本発明は、チップサイズを拡大することなく容量素子を形成可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る半導体装置は、基板面と平行な横方向に広がる同一層内において、少なくとも１つの第１領域と少なくとも１つの第２領域とが互いに前記横方向に隣接して形成されるとともに、前記第１領域及び前記第２領域において導電膜と絶縁膜が互いに前記横方向に隣接して形成され、前記絶縁膜の比誘電率が前記第１領域内と前記第２領域内とで異なることを第１の特徴とする。
【００１０】
本発明に係る半導体装置の上記第１の特徴構成によれば、同一層内において、絶縁膜の比誘電率が相対的に低い領域内に存する導電膜を配線として利用することで、配線間容量を抑制することができるとともに、絶縁膜の比誘電率が相対的に高い領域内においては、当該絶縁膜と導電膜とで容量素子を形成することで、導電膜の側壁面積を大きくすることなく必要な静電容量を確保することができる。又、両領域内に形成される導電膜を同一材質で形成することで、配線工程に伴って容量素子を形成することができ、少ない工程数で容量素子を半導体装置内に形成できる。
【００１１】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記同一層内に形成される前記導電膜と前記絶縁膜を、前記基板面に垂直な縦方向に複数層有することを第２の特徴とする。
【００１２】
本発明に係る半導体装置の上記第２の特徴構成によれば、配線領域と容量素子領域を基板面に平行な面内に有する状態を複数備えることができるため、更に半導体チップサイズの縮小化を図ることができる。
【００１３】
又、上記目的を達成するための本発明に係る半導体装置の製造方法は、絶縁膜を成膜するステップと、前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで、前記遮蔽膜で遮蔽されている第１領域と遮蔽されていない第２領域に分けるとともに、前記第２領域内の前記絶縁膜に対して紫外線又は電子線を照射して、前記第２領域内の前記絶縁膜の比誘電率を変化させるステップと、前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内の前記絶縁膜の一部を開口して溝構造を形成するステップと、前記溝構造内に導電膜を成膜するステップと、を有することを第１の特徴とする。
【００１４】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、配線間容量を抑制しつつ、少ない工程数で配線容量素子を半導体装置内に形成できる。即ち、絶縁膜の比誘電率が相対的に低い領域内と高い領域内の両領域内に同時に導電膜が成膜されるため、絶縁膜の比誘電率が相対的に低い領域内に存する導電膜を配線として利用することで、配線間容量を抑制することができるとともに、絶縁膜の比誘電率が相対的に高い領域内においては、当該絶縁膜と導電膜とで容量素子を形成することで、導電膜の側壁面積を大きくすることなく必要な静電容量を確保することができる。
【００１５】
又、本発明に係る半導体装置の製造方法は、基板上に半導体素子を形成する第１ステップと、前記素子を電気的に接続するためのコンタクトを形成する第２ステップと、前記コンタクトの上層に絶縁膜を成膜する第３ステップと、前記絶縁膜の成膜領域を、少なくとも前記コンタクトの上面領域を含む第１領域と、前記第１領域以外の第２領域に分けるとともに、前記第１領域内の前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで遮蔽し、遮蔽されていない前記第２領域に対して紫外線又は電子線を照射することで当該第２領域内の前記絶縁膜の比誘電率を前記第１領域内に対して相対的に高くする第４ステップと、前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内の前記絶縁膜の一部を開口して溝構造を形成するステップであって、前記第１領域内では少なくとも前記コンタクトの上面が露出するように溝構造を形成する第５ステップと、
前記溝構造内に導電膜を成膜する第６ステップと、を有することを第２の特徴とする。
【００１６】
又、本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、前記絶縁膜が、少なくともＳｉＯＣ膜を含むことを第３の特徴とする。
【００１７】
又、本発明に係る半導体装置の製造方法は、基板上に半導体素子を形成する第１ステップと、前記素子を電気的に接続するためのコンタクトを形成する第２ステップと、前記コンタクトの上層に絶縁膜を成膜する第３ステップと、前記絶縁膜の成膜領域を、少なくとも前記コンタクトの上面領域を含む第１領域と、前記第１領域以外の第２領域に分けるとともに、前記第２領域内の前記絶縁膜の表面を所定のマスクパターンの遮蔽膜で被覆することで遮蔽し、遮蔽されていない前記第１領域に対して紫外線又は電子線を照射することで当該第１領域内の前記絶縁膜の比誘電率を前記第２領域内に対して相対的に低くする第４ステップと、前記遮蔽膜を除去後、前記第１領域内の前記絶縁膜の一部及び前記第２領域内前記絶縁膜の一部を開口して溝構造を形成するステップであって、前記第１領域内では少なくとも前記コンタクトの上面が露出するように溝構造を形成する第５ステップと、
前記溝構造内に導電膜を成膜する第６ステップと、を有することを第４の特徴とする。
【００１８】
又、本発明に係る半導体装置の製造方法は、上記第２〜第４の何れか一の特徴に加えて、前記第４ステップが、前記マスクパターンの遮蔽膜で被覆する前に、予め前記絶縁膜に対して紫外線又は電子線を照射して前記絶縁膜の比誘電率を変化させるステップを有すること第５の特徴とする。
【００１９】
又、本発明に係る半導体装置の製造方法は、上記第２〜第５の何れか一の特徴に加えて、前記第６ステップ終了後、前記第３ステップから前記第６ステップまでの各ステップの処理を更に複数回行うことを第６の特徴とする。
【００２０】
又、本発明に係る半導体装置の製造方法は、上記第２〜第６の何れか一の特徴に加えて、前記第３ステップが、炭化シリコン、又は窒化シリコンの何れか一を主成分として含む第１絶縁膜を成膜するステップと、前記第１絶縁膜を成膜後、紫外線又は電子線が照射されると比誘電率が変化する特性を有する第２絶縁膜を成膜するステップと、前記第２絶縁膜を成膜後、ＳｉＯ２、ＳｉＣ、ＳｉＣＮ、ＳｉＮの内の少なくとも一種類を含む第３絶縁膜を成膜するステップと、を有することを第７の特徴とする。
【００２１】
又、本発明に係る半導体装置の製造方法は、上記第２〜第７の何れか一の特徴に加えて、前記第６ステップが、前記溝構造内の全露出面に、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮの内の少なくとも一種類を含む拡散防止膜を成膜するステップと、シード銅膜を成膜するステップと、少なくとも銅を含む金属膜を成膜するステップと、を有することを第８の特徴とする。
【発明の効果】
【００２２】
本発明の構成によれば、配線間容量を抑制しつつ、少ない工程数で配線容量素子を半導体装置内に形成できる。即ち、絶縁膜の比誘電率が相対的に低い領域内と高い領域内の両領域内に同時に導電膜が成膜されるため、絶縁膜の比誘電率が相対的に低い領域内に存する導電膜を配線として利用することで、配線間容量を抑制することができるとともに、絶縁膜の比誘電率が相対的に高い領域内においては、当該絶縁膜と導電膜とで容量素子を形成することで、導電膜の側壁面積を大きくすることなく必要な静電容量を確保することができる。
【発明を実施するための最良の形態】
【００２３】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と呼称する）、及びその製造方法（以下、適宜「本発明方法」と呼称する）の各実施形態について図面を参照して説明する。
【００２４】
＜第１の実施形態＞
本発明装置及びその製造方法の第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図１〜図１２を参照して説明する。図１は、本実施形態における本発明装置の概略断面構造図である。
【００２５】
図１に示される本発明装置１は、基板２上に半導体素子（トランジスタ素子）３、層間絶縁膜４、コンタクト５、第１絶縁膜６、第２絶縁膜７，７ｂ、第３絶縁膜８、導電膜９ａ，９ｂ、層間絶縁膜１０を備える。以下において、図２〜図１０、及び図１を参照して本発明装置の製造工程について説明する。尚、図２〜図９は、本発明装置１を製造する際の一過程における概略断面構造図であり、図１０は、本発明装置１の製造工程を示すフローチャートである。又、以下の文中に示される各ステップは、図１０内のフローチャートの一ステップを表すものとする。
【００２６】
尚、図２〜図９に示される各概略断面構造図は、あくまで模式的に図示されたものであるため、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
【００２７】
まず、図２に示されるように、基板２上に半導体素子３を形成する（ステップ＃１）。図２では、半導体素子３としてドレイン拡散領域３ａ、ソース拡散領域３ｂ、ゲート絶縁膜３ｃ、及びゲート電極３ｄからなるＭＯＳトランジスタを例に挙げて図示しているが、ＭＯＳトランジスタに限らず、他の半導体素子であっても良い。
【００２８】
次に、図３に示されるように、半導体素子３の上層に層間絶縁膜４を成膜した後、半導体素子３の所定箇所（図３では、ドレイン拡散領域３ａとソース拡散領域３ｂ）の上面が露出するように当該層間絶縁膜４内にコンタクトホールを形成した後、公知の手法でコンタクトホール内のみを導電性物質で埋め込むことでコンタクトプラグ５を形成する（ステップ＃２）。尚、層間絶縁膜４は、例えばＳｉＯ２膜をＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）で堆積させることで成膜するものとし、コンタクトプラグ５にはタングステン（Ｗ）等の金属を利用することができる。
【００２９】
次に、図４に示されるように、第１絶縁膜６、第２絶縁膜７、第３絶縁膜８を順次成膜する（ステップ＃３）。
【００３０】
第１絶縁膜６は、例えば比誘電率が３．５程度の炭化シリコン（ＳｉＣ）膜を膜厚１０〜７０ｎｍとなるようにＣＶＤ法にて形成する。当該絶縁膜６は、エッチングストッパー膜であり、第２絶縁膜７とのエッチング選択比の大きい材料であれば良く、ＳｉＣの他に、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜、或いは、炭化シリコンに水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）の原子を一以上含有する膜を用いても構わない。このとき、ＳｉＮ膜を採用する場合には、比誘電率が７程度と高いために、できるだけ膜厚を薄くすることが好ましい。又、これらの材料は、銅拡散性が低いので、第１絶縁膜６として上記材料を利用することにより、銅拡散防止膜としての作用効果も有する。
【００３１】
第２絶縁膜７は、例えば初期の比誘電率が２．６２程度のＳｉＯＣ膜を膜厚１５０〜５００ｎｍとなるようにＣＶＤ法にて形成する。当該膜７は、層間絶縁膜であり、シリコン酸化膜よりも低い比誘電率の膜で、且つ、紫外線又は電子線の照射によって比誘電率が変化する物質であれば良い。
【００３２】
第３絶縁膜８は、例えば比誘電率が４．２程度のＳｉＯ２を膜厚２０〜１００ｎｍとなるようにＣＶＤ法にて形成する。後述するように、第１〜第３成膜後、所定のマスクパターンの遮蔽膜で被覆することで遮蔽を行い、エッチングにより配線用の溝構造を当該絶縁膜内に形成する。その後、アッシングによりこの遮蔽膜を除去して、溝構造内に導電膜を形成する。第３絶縁膜８は、このアッシング工程により第２絶縁膜７がプラズマダメージを受けるのを防止するキャップ膜としての作用を有する。又、当該絶縁膜８は、吸湿により第２絶縁膜７の比誘電率が上昇するのを防止する役割を有している。更に、第３絶縁膜８として、第２絶縁膜７との研磨選択比が大きいものを採用した場合、後述する銅膜の除去工程において当該絶縁膜８がＣＭＰストッパーとしての作用を有する。
【００３３】
次に図５に示されるように、コンタクト５の上面領域を含む第１領域ａ１と、コンタクト５の上面領域を含まない第２領域ｂ１に分けるとともに、第１領域ａ１内の第３絶縁膜８上に遮蔽膜が形成されるように第１マスクパターンを形成して、当該マスクパターンによって形成された遮蔽膜１１によって第１領域ａ１内の第３絶縁膜８を遮蔽する（ステップ＃４）。尚、この遮蔽膜１１は、紫外線又は電子線を透過しない材質で形成されており、後述する紫外線又は電子線の照射工程においても、当該遮蔽膜１１によって被覆される下層（第１領域ａ１内）に位置する第２絶縁膜７の比誘電率が変化しない。
【００３４】
遮蔽膜１１によって第１領域ａ１内に位置する第３絶縁膜８を被覆した後、層表面に対して紫外線の照射を行う（ステップ＃５）。このとき、第１マスクパターンの遮蔽膜１１で遮蔽されていない第２領域ｂ１内の第２絶縁膜７が改質され、比誘電率が変化する。例えば、波長が１００〜４００ｎｍ、出力１０〜１０００ｍＷ／ｃｍ２の紫外線を１８０〜５５０秒程度照射することで、第２領域内の第２絶縁膜７の比誘電率を１〜３０％程度に変化させる。紫外線照射後、遮蔽膜１１をアッシングにより除去する（図６参照）。尚、図５において、比誘電率が変化した第２絶縁膜７ｂを薄い黒塗で表している。
【００３５】
又、紫外線の代わりに、電子線を照射することで第２領域内の第２絶縁膜７の比誘電率を変化させるものとしても構わない。電子線を照射する場合、出力１３〜３３ｋｅＶ、積算ドーズ量１〜３．５ｍＣ／ｃｍ２の電子線を１〜２５秒程度照射することで、第２領域内の第２絶縁膜７の比誘電率を１〜３０％程度に変化させる。
【００３６】
次に、図７に示されるように、第３絶縁膜８上に所定の配線パターン（第２マスクパターン）のレジスト膜１２で被覆し（ステップ＃６）、第３絶縁膜８、第２絶縁膜７、第１絶縁膜６を順次ドライエッチングする。エッチング処理後、レジスト膜１２をアッシングにより除去することで、図８に示されるように、第１領域ａ１内には溝構造１３ａが、第２領域内には溝構造１３ｂが夫々形成される（ステップ＃７）。尚、当該エッチング工程は、第１領域ａ１内において少なくともコンタクト５の上面が露出するまで行われるものとする。
【００３７】
又、このとき、レジスト膜１２で被覆した状態の下では、第３絶縁膜８及び第２絶縁膜７に対してのみエッチング処理を施し、レジスト膜１２をアッシングにより除去した後、第３絶縁膜８をハードマスクとして第１絶縁膜６のエッチング処理を行うものとしても構わない。
【００３８】
次に、溝構造１３ａ、１３ｂを含む全面に拡散防止膜（バリアメタル膜）としての窒化タンタル（ＴａＮ）膜、及びシード銅（Ｃｕ）膜を何れもスパッタリング法により形成する。
【００３９】
拡散防止膜としては、ＴａＮの他に、タンタル（Ｔａ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜等を利用しても構わない。
【００４０】
シード銅膜を形成後、電解メッキ法により全面に導電膜として銅膜を堆積する（ステップ＃８）。このとき、溝構造１３ａ及び１３ｂ内には当該銅膜が均一に充填される。ここで、銅膜は、銅のみで形成される場合の他に、銅と他の金属との合金で形成されていても良い。より具体的には、銅を８０重量％以上含有し、他の金属として、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）等を含むものを利用しても良い。
【００４１】
銅膜を堆積後、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨法）によって表面を平坦化し、溝構造１３ａ、及び１３ｂ内以外の銅膜（及び拡散防止膜、シード銅膜）を除去する。このとき、上述したように、第３絶縁膜８がＣＭＰストッパーとしての作用を有する場合には、第３絶縁膜８が露出すると自動的に研磨が停止する。このようにして、図９に示されるように、溝構造１３ａ内に銅膜９ａが、溝構造１３ｂ内に銅膜９ｂが形成される。この内、銅膜９ａはコンタクト５の上面と接触しており電気的に接続された状態であり、半導体素子３のソース拡散領域３ａ、ドレイン拡散領域３ｂの配線として利用される。
【００４２】
そして、全面に層間絶縁膜１０を成膜し（ステップ＃９）、外部との電気的接続のための開口部１０ａを絶縁膜１０内に形成することで、配線構造を形成することができる（図１参照）。
【００４３】
このとき、配線を構成する銅膜９ａは、配線間に形成されている絶縁膜（第２絶縁膜７）の比誘電率が低く、配線間容量を低下させることができる一方、容量素子を構成する電極を形成する銅膜９ｂは、電極間に形成されている絶縁膜（第２絶縁膜７ｂ）の比誘電率が高くなっており、電極面積を大きくすることなく必要な静電容量を確保することができる。
【００４４】
尚、本実施形態では、ステップ＃３において、紫外線又は電子線の照射によって比誘電率が上昇する第２絶縁膜７を成膜するとしたが、紫外線又は電子線の照射によって比誘電率が低下する第２絶縁膜７ｃを成膜するとしても構わない。このとき、図１１（ａ）に示されるように、コンタクト５の上面領域を含まない第２領域ｂ１内の第３絶縁膜８上に遮蔽膜が形成されるように第１マスクパターンを形成して、当該マスクパターンによって形成された遮蔽膜１１によって第２領域ｂ１内の第３絶縁膜８を遮蔽した後、紫外線又は電子線を照射することで、図１１（ｂ）に示されるように、第１領域ａ１内の第２絶縁膜の比誘電率を低下させるものとしても構わない。このとき、第１の実施形態と同様、第１領域内の第３絶縁膜７ｄは、第２領域内の第３絶縁膜７ｃより比誘電率が相対的に低下された状態となる。
【００４５】
又、ステップ＃４において遮蔽膜１１によって第２領域ｂ１内の第３絶縁膜８を被覆する前に、予め全体に紫外線又は電子線を照射させて、第２絶縁膜７の比誘電率を変化させておいても構わない（図１２参照）。例えば、図１２では、第３絶縁膜８を成膜後、全体に紫外線を５０秒〜７０秒程度照射させることで（図１２（ａ））、第２絶縁膜７の比誘電率を低下させる（図１２（ｂ））。このように比誘電率の低下した第２絶縁膜７ｅに変化させた後、第２領域ｂ１を遮蔽して第１領域ａ１に対し、前記の紫外線照射時間より長い時間（例えば１８０秒以上）紫外線を照射することで、当該領域内の第２絶縁膜７ｅの比誘電率を第２領域ｂ１内と比較して相対的に高くするものとしても良い。
【００４６】
又、紫外線又は電子線を照射することで第２絶縁膜７内に空孔が形成される場合には、第２絶縁膜７内の比誘電率を更に大きく変化させることができるため、より効果的である。
【００４７】
尚、以上の説明では、所定のマスクパターンの遮蔽膜を形成する際の工程や、各工程後の洗浄工程等の半導体プロセス製造時における一般的な工程については省略している。
【００４８】
＜他の実施形態＞
本発明装置が、第１の実施形態で上述した構成を複数備える多層構成であっても構わない。図１３は、多層構成からなる本発明装置の概略断面構造図である。図１３に示される本発明装置１ａは、第１の実施形態と同様の工程を複数回行うことで、容易に実現可能である。このように配線領域と容量素子領域を基板面に平行な面内に有する状態を複数備えることによって、半導体チップサイズの縮小化を図ることができる。
【００４９】
尚、多層構成を形成する際、配線を形成する導電膜９ａ、及び容量素子を形成する導電膜９ｂが、適宜上層、或いは下層の導電膜とコンタクトによって電気的に接続されるものとして構わない。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る半導体装置の概略断面構造図
【図２】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図３】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図４】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図５】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図６】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図７】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図８】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図９】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１０】本発明に係る半導体装置の製造工程を示すフローチャート
【図１１】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１２】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１３】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【符号の説明】
【００５１】
１、１ａ：    本発明に係る半導体装置
２：    基板
３：    半導体素子
３ａ：    ドレイン拡散領域
３ｂ：    ソース拡散領域
３ｃ：    ゲート絶縁膜
３ｄ：    ゲート電極
４：    層間絶縁膜
５：    コンタクト
６：    第１絶縁膜
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ：    第２絶縁膜
８：    第３絶縁膜
９ａ、９ｂ：    導電膜
１０：    層間絶縁膜
１１：    遮蔽膜
１２：    レジスト膜
１３ａ、１３ｂ：    溝構造
ａ１：    第１領域
ｂ１：    第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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