(57)【要約】【課題】  可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えを高速、低電力且つ確実に実行可能な半導体記憶装置を提供する。【解決手段】  電気抵抗が第１書き換え電圧の印加で第１状態から第２状態に、第２書き換え電圧の印加で第２状態から第１状態に変化する可変抵抗素子２１の一端と、選択トランジスタ２２のソースまたはドレインを接続してなるメモリセル２０をマトリクス状に配列したメモリセルアレイ３０を有し、書き換え対象のメモリセル全数に対し、メモリセルを第１の所定数以下ずつ順次選択して、第１書き換え電圧の印加による書き換え動作を逐次実行し電気抵抗を第２状態に揃える初期化処理と、電気抵抗が第１状態となるべき一部のメモリセルに対して、メモリセルを第２の所定数以下ずつ順次選択して、第２書き換え電圧の印加による書き換え動作を逐次実行する個別書き換え処理と、を順次実行可能な書き換え手段を有する。【選択図】        図１
2008243263.tif 000002
【特許請求の範囲】
【請求項１】
第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチング素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルに印加される電圧を制御することにより、前記メモリセルアレイの中から１または複数の前記メモリセルを選択し、選択した前記メモリセルの前記可変抵抗素子に対して、電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作の何れかを選択的に実行する書き換え手段と備え、
前記書き換え手段が、
前記メモリセルアレイの一部または全部からなる複数の書き換え対象の前記メモリセルの全数から、電気抵抗が前記第２状態にない前記メモリセルを第１の所定数以下ずつ順次選択して、或いは、電気抵抗状態に関係なく前記メモリセルを第１の所定数以下ずつ順次選択して、前記第１書き換え動作を逐次実行し、前記書き換え対象のメモリセル全数の電気抵抗を前記第２状態に揃える初期化処理と、
前記初期化処理後に、書き換え後の電気抵抗が前記第１状態となるべき前記書き換え対象の一部のメモリセルに対して、第２の所定数以下の前記メモリセルを順次選択して、前記第２書き換え動作を逐次実行する個別書き換え処理と、を順次実行可能に構成されており、
前記第１の所定数が、前記初期化処理における同時に前記第１書き換え動作の実行対象となる前記第１の所定数以下の前記メモリセルを流れる書き換え電流の総和が所定の上限値以下となるように設定され、
前記第２の所定数が、前記個別書き換え処理における同時に前記第２書き換え動作の実行対象となる前記第２の所定数以下の前記メモリセルを流れる書き換え電流の総和が所定の上限値以下となるように設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記書き換え手段が、前記初期化処理において、前記第１書き換え動作を実行した前記メモリセルの電気抵抗が前記第２状態に移行しているか否かを検証する読み出し動作を行う第１検証動作と、前記第１検証動作において前記第２状態でない前記メモリセルが検出された場合に、少なくとも前記第２状態でない前記メモリセルに対して前記第１書き換え動作を再度行う第１再書き換え動作とを、前記書き換え対象のメモリセルの電気抵抗が全て前記第２状態になるまで繰り返すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記書き換え手段が、前記個別書き換え処理において、前記第２書き換え動作を実行した前記メモリセルの電気抵抗が前記第１状態に移行しているか否かを検証する読み出し動作を行う第２検証動作と、前記第２検証動作において前記第１状態でない前記メモリセルが検出された場合に、少なくとも前記第１状態でない前記メモリセルに対して前記第２書き換え動作を再度行う第２再書き換え動作とを、書き換え後の電気抵抗が前記第１状態となるべき前記書き換え対象の一部のメモリセルの電気抵抗が全て前記第１状態になるまで繰り返すことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記書き換え手段が、前記初期化処理の前に、前記書き換え対象のメモリセルの中から、既に前記第２状態にある前記メモリセルを検出する読み出し動作を行い、検出された前記第２状態にある前記メモリセルの中から、前記第２の所定数以下の前記メモリセルを順次選択して、前記第２書き換え動作を逐次実行する初期化前処理を実行可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記書き換え手段が、前記初期化前処理において、前記第２書き換え動作を実行した前記メモリセルの電気抵抗が前記第１状態に移行しているか否かを検証する読み出し動作を行う第３検証動作と、前記第３検証動作において前記第１状態でない前記メモリセルが検出された場合に、少なくとも前記第１状態でない前記メモリセルに対して前記第２書き換え動作を再度行う第３再書き換え動作とを、前記書き換え対象のメモリセルの電気抵抗が全て前記第１状態になるまで繰り返すことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１書き換え電圧と第２書き換え電圧の極性が異なることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記第１書き換え電圧と第２書き換え電圧の極性が同一であり、
前記第１書き換え動作または第２書き換え動作中の前記メモリセルに流れる書き換え電流の電流経路上に存在する前記可変抵抗素子と直列に配置された負荷抵抗素子の電気抵抗が、前記第１書き換え動作と第２書き換え動作の間で切り替え可能に構成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項８】
前記スイッチング素子が、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタであり、
前記負荷抵抗素子が、ゲート電圧によってソース・ドレイン間のオン抵抗が変化する前記メモリセル内の前記選択トランジスタであることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記スイッチング素子が、前記可変抵抗素子の一端とソースまたはドレインの何れか一方が接続する選択トランジスタであることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記書き換え電流の総和の上限値が１ｍＡ〜１００ｍＡの範囲内に設定されていることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
【請求項１１】
前記可変抵抗素子が、第１電極と第２電極の間に可変抵抗体が挟持された構造を有し、
前記可変抵抗体が、遷移金属を含む酸化物或いは酸窒化物からなることを特徴とする請求項１〜１０の何れか１項に記載の半導体記憶装置。
【請求項１２】
前記可変抵抗体が、Ｆｅ、Ｎｉ、Ｔｉ、Ｃｕ、Ｗの中から選択される遷移金属を含む酸化物或いは酸窒化物からなることを特徴とする請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子とスイッチング素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能で、しかも電源を切ってもデータが消えない不揮発性であることから、容易に持ち運びの可能なメモリカードや携帯電話機等、或いは、装置稼動の初期設定として不揮発的に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等が主たる理由と想定される。
【０００３】
上記フラッシュメモリのメモリセルとして、ＥＴＯＸ型メモリセルが知られている。図２３に示すように、このＥＴＯＸ型のフラッシュメモリセル８は、半導体基板１内に半導体基板１と逆の導電型のソース３及びドレイン２が形成され、このソース・ドレイン間の上にゲート絶縁膜４、更にその上にフローティングゲート５、層間絶縁膜６、制御ゲート７が形成されている。
【０００４】
このフラッシュメモリセル８の動作原理は、データ書き込み時には、ソース３にソース電圧Ｖｓとして通常低電圧（例えば０Ｖ）が、ドレイン２にドレイン電圧Ｖｄとして高電圧（例えば６Ｖ）が、制御ゲート７に高電圧Ｖｐｐ（例えば１２Ｖ）が、夫々印加される。この時、ドレイン・ソース間にはホットエレクトロンとホットホールが発生する。ホットホールは基板電流として基板に流れ込む一方、ホットエレクトロンはフローティングゲートに注入され、トランジスタの制御ゲート７から見た閾値電圧が上昇する。
【０００５】
また、読み出し時には、ソース３にソース電圧Ｖｓとして低電圧（例えば０Ｖ）が、ドレイン２にドレイン電圧Ｖｄとしてソース電圧より少し高い電圧（例えば１Ｖ）が、制御ゲート７に５Ｖが、夫々印加される。この時、書き込み済みのメモリセルと未書き込みのメモリセルでは、閾値電圧が異なることからソース・ドレイン間に流れる電流が異なる。当該電流差を検知することで、当該メモリセルが書き込み済みか未書き込みかを判定することができる。ソース・ドレイン間に流れる電流が、一定の参照電流より大きい場合をデータ“１”（消去状態：未書き込みメモリセル）、小さい場合をデータ“０”（書き込み状態：書き込み済みメモリセル）として、２値データの書き込み及び読み出しが可能となる。
【０００６】
消去時には、ソース３にソース電圧Ｖｓとして高電圧Ｖｐｐ（例えば１２Ｖ）が、制御ゲート７に低電圧（例えば０Ｖ）が夫々印加され、更に、ドレインがフローティング状態に保たれている。これにより、フローティングゲート・ソース間にトンネル酸化膜４を介してファウラーノルドハイム電流が流れ、フローティングゲート５から電子が引き抜かれ、トランジスタの制御ゲート７から見た閾値電圧が低下する。
【０００７】
上記動作原理により書き込み動作または消去動作を行ったメモリセルが所定の閾値電圧以上または以下になっているかを確認するために読み出し動作の一種であるベリファイ動作を行う。書き込みベリファイ動作は、書き込み対象のメモリセルの閾値電圧を、閾値電圧（Ｖｔｈｐ）の高い第１のリファレンスセル（例えば、Ｖｔｈｐ＝５．３Ｖ）と比較し、当該第１のリファレンスセルの閾値電圧（Ｖｔｈｐ）以上となっている場合に、書き込み済みと判断する。一方、消去ベリファイ動作は、消去対象のメモリセルの閾値電圧を、閾値電圧（Ｖｔｈｅ）の低い第２のリファレンスセル（例えば、Ｖｔｈｅ＝３．１Ｖ）と比較して、当該第２のリファレンスセルの閾値電圧（Ｖｔｈｅ）以下となっている場合に、消去済みと判断する。
【０００８】
このようなフラッシュメモリにおいて、図２３に示す構造のメモリセル８を行方向及び列方向に夫々複数配列し、各メモリセル８のソースを共通のソース線ＳＬに接続してなるメモリセルアレイ１０及びその周辺回路の一構成例を、図２４に示す。
【０００９】
メモリセルアレイ１０は、行方向に延伸する複数（ｍ本）のワード線ＷＬ１〜ＷＬｍと列方向に延伸する複数（ｎ本）のビット線ＢＬ１〜ＢＬｎを有し、同一行の各メモリセル８の制御ゲートが共通の１本のワード線に接続し、同一列の各メモリセル８のドレインが共通の１本のビット線に接続し、メモリセルアレイ１０内の各メモリセル８のソースが共通のソース線ＳＬに接続している。また、行デコーダ１１が各ワード線ＷＬ１〜ＷＬｍの一方端に接続し、列デコーダ１２が各ビット線ＢＬ１〜ＢＬｎの一方端に接続し、消去回路１３がソース線ＳＬに接続している。
【００１０】
行デコーダ１１には行アドレス信号と消去信号が入力され、列デコーダ１２にはデータ信号と列アドレス信号、更に、消去回路１３には消去信号が入力されている。当該メモリセルアレイ１０は、ｍ本（例えば、ｍ＝２０４８）のワード線ＷＬ１〜ＷＬｍと、ｎ本のビット線ＢＬ１〜ＢＬｎを有し、ワード線１本当たりｎ個（例えば、ｎ＝５１２）のメモリセル８の制御ゲートが接続している。従って、このメモリセルアレイのメモリ容量はｍ×ｎビット（例えば１Ｍビット）である。消去動作時は、消去信号が消去回路１３と行デコーダ１１に入力され、図２４に示すように、ソース線ＳＬを介してマトリクス状に配置された全てのメモリセル８のソースに高電圧Ｖｐｐが印加され、全てのワード線ＷＬ１〜ＷＬｍに低電圧（例えば０Ｖ）が印加され、全メモリセルを同時に消去することができる。
【００１１】
実際のデバイスでは、消去動作は、ブロック単位、例えば６４Ｋバイトと比較的大きな単位で行われるが、消去対象ブロック内のメモリセルの閾値電圧は、書き込み状態もあれば消去状態もあるため、例えば、図２５に示すような複雑なアルゴリズムを用いて一連の処理を行う必要がある。
【００１２】
図２５に示す消去方法について説明する。消去が開始されると、先ず、１つのブロック内全てのメモリセルを通常の書き込み動作（チャンネルホットエレクトロン（ＣＨＥ）による書き込み方式）により書き込み状態にする（ステップＳ１）。次に、ステップＳ１により書き込まれたメモリセルの閾値電圧が５．５Ｖ以上であるかどうかを検証する書き込みベリファイを、例えば８ビット単位で行う（ステップＳ２）。メモリセルの閾値電圧が５．５Ｖ以上でなければ、ステップＳ１に戻り当該メモリセルに対して書き込み動作を続ける。一方、全てのメモリセルの閾値電圧が５．５Ｖ以上となれば、ステップＳ３に進む。ステップＳ３においてブロック一括で消去電圧パルスを印加し、ソース側へ電子を引き抜きメモリセルの閾値電圧を低下させることにより消去が行われる。次に、ステップＳ４において、ブロック内の全てのメモリセルの閾値電圧が３．５Ｖ以下であるかどうかを検証する消去ベリファイを行う。メモリセルの閾値が３．５Ｖ以下でなければステップＳ３に戻り消去を続ける。一方、メモリセルの閾値が３．５Ｖ以下となれば消去を終了させる。
【００１３】
図２５に示す消去方法から分かるように、消去動作後の閾値電圧分布をできるだけタイトに、即ち分布幅を狭くして、且つ、過剰消去状態（閾値電圧が０Ｖ以下）のメモリセルをなくすため、先ずステップＳ１において、全てのメモリセルを書き込み状態にしている。この書き込み動作は、通常のプログラム動作により、例えば８個のメモリセルに対して同時に行うことができる。１つのメモリセルの書き込み時間が２μ秒とすると、このステップＳ１の書き込み動作に要する時間は、以下の数１に示すように、１３１ｍ秒となる。
【００１４】
［数１］
２μ秒×６４Ｋバイト÷８ビット＝１３１ｍ秒
【００１５】
この書き込み動作時間は、消去動作に要する総消去時間を６００ｍ秒とすると、その約２０％を占めることになる。また、ステップＳ２のベリファイ動作について、１つのメモリセル当たり１００ナノ秒を要する読み出しを８ビット単位で行うと、ベリファイ時間は、以下の数２に示すように、６．６ｍ秒程度となる。
【００１６】
［数２］
１００ｎ秒×６４Ｋバイト÷８ビット＝６．６ｍ秒
【００１７】
更に、ステップＳ３の消去電圧パルスの印加については、その印加期間は３００ｍ秒程度である。
【００１８】
図２５の消去方式については、パルス印加のトータル時間を短縮する方法として、消去電圧パルス印加時のソース印加電圧を高くすることが考えられるが、ソース電圧を上げるとバンド間トンネル電流が多くなり、トンネル酸化膜にホールがトラップされ、信頼性が劣化する。従って、ソース電圧をこれ以上高めることができず、そのため消去速度もこれ以上に速くすることができない。
【００１９】
このようなフラッシュメモリの代表的な応用機器として携帯電話機が挙げられる。携帯電話機のように極めて強い小型化要求により、容量に制約が大きい電源を強いられる条件下では、長時間の待ち受け期間でも情報保持のためのバックアップ電源を必要としない不揮発性のフラッシュメモリが適している。また、フラッシュメモリ自身の記憶容量の拡大により、多くのアプリケーションプログラムやデータを格納し、これらを切り替えて実行することが可能となり携帯電話機の多機能化に寄与している。
【００２０】
一方、これらフラッシュメモリに代表される不揮発性半導体記憶装置の既存技術に対し、米国ヒューストン大のＳ．ＬｉｕやＡ．Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリであるＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
【００２１】
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
【００２２】
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。また、１Ｔ／１Ｒ型メモリセルは、可変抵抗素子と選択トランジスタの何れがビット線側に接続するかで２通りの構成が考えられる（例えば、下記の特許文献２及び３参照）。
【００２３】
１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイでは、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し及び書き込み／消去電流を流すことができる。従って、メモリセルに選択トランジスタが含まれることで、従来のフラッシュメモリと類似の周辺回路の構成が利用できる。
【００２４】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００４−１８５７５４号公報
【特許文献３】特開２００４−１８５７５５号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述した不揮発性半導体記憶装置では、アプリケーションプログラムやデータ自身が肥大化の傾向にあることにより、今後、不揮発性半導体記憶装置に格納されているソフトウェアを書き換え可能で、バグの修正や機能のアップグレードが可能なシステムの実用化が望まれている。このような状況下、従来のフラッシュメモリでは、データの書き換えのために非常に長時間を要し、そのため、一度に書き換えられるデータ量に制限がある、または、ファイルをバッファリングするための余分な記憶領域をも確保しなければならない等、データの書き換え手順が非常に煩雑なものとなるという問題があった。
【００２６】
またフラッシュメモリは、原理的に微細化の限界に突き当たることが予測されており、フラッシュメモリに代わる新型の不揮発半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで電気抵抗が変化する現象を利用した抵抗性不揮発性メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。
【００２７】
そこで、フラッシュメモリ等の従来の不揮発性半導体記憶装置に代えて、金属酸化膜を備えてなる可変抵抗素子を用いた抵抗性不揮発性メモリを用いることで、データの書き換え（書き込み及び消去）の高速化を図ることが考えられる。しかしながら、可変抵抗素子の書き換え原理（電気抵抗の変化）とフラッシュメモリ等の従来の不揮発性半導体記憶装置の書き換え原理（フローティングゲート内への電子の注入と引き抜き）が異なるため、従来のフラッシュメモリで採用されていた書き換え用のアルゴリズムをそのまま置き換えて使用することで不都合が生じる場合がある。以下、詳細に説明する。
【００２８】
これらの金属酸化膜を備えてなる可変抵抗素子は、書き込み特性及び消去特性は、フラッシュメモリの当該特性と大きく異なる。例えば、バイポーラスイッチングと言われる書き換えモードでは、可変抵抗素子の抵抗増加と抵抗減少の２つの抵抗変化がともに、１．５Ｖから３Ｖの低電圧の電圧印加により数１０ｎ秒で実現できる。一方、抵抗変化時に単一の可変抵抗素子即ちメモリセルに流れる電流は、１００μＡ〜１ｍＡと大きい値を示す。このため、フラッシュメモリと同様の一括消去を行うと書き換え時に非常に高い電流が流れることになり、実用化に対して大きな障害となる。
【００２９】
例えば、抵抗増加または抵抗減少のための電圧印加の何れか一方を消去動作とし、フラッシュメモリと同様の消去アルゴリズムに従い、複数のメモリセルからなるブロックを一括消去すると、抵抗変化時に単一のメモリセルに流れる電流にブロック中のメモリセル数を乗じた量の電流が流れることになり、仮に抵抗変化時に単一のメモリセルに流れる電流を４００μＡ、ブロックのメモリセル数を６４Ｋビット（６４×２１０）とすると、ブロック一括消去時の動作電流（ピーク値）ＩＢＥは、以下の数３に示すように、２６Ａ程度となり、書き換え時に流れるピーク電流は、実用不可能な値となる。ブロックのメモリセル数が６４Ｋバイトであれば尚更である。
【００３０】
［数３］
ＩＢＥ＝４００μＡ×６５５３６＝２６．２１４Ａ
【００３１】
一方、書き換え時の動作電流を抑制するために、仮に、１ビットずつ書き込み動作を行うとしても、以下に指摘するような書き換えアルゴリズムに関しての問題が生じる。
【００３２】
抵抗性不揮発性メモリは、抵抗増加と抵抗減少の何れの抵抗変化も、数１０ｎ秒と非常に高速に実現できることから、理想的には１ビットずつ書き換えデータに対応した抵抗増加または抵抗減少のための電圧印加を任意に行って、高速の書き換えができることになる。即ち、フラッシュメモリの書込み速度に比べて１００乃至１０００倍程度、フラッシュの消去速度に比べて１０７乃至１０８倍程度高速であることを考えると、書き換えを行う全てのメモリセルを１ビットずつ連続して書き換えても、動作速度上問題がないことが分かる。また、書き換え時の電流も、１ｍＡ程度またはそれ以下に抑制でき、実用上問題のない範囲に抑えることができる。
【００３３】
しかし、現実のデバイスでは、例えば、同一の電圧パルスを印加しても、可変抵抗素子の有する統計的な特性ばらつきを反映し、可変抵抗素子の電気抵抗も一定のばらつきを生じることになる。メモリ容量が大きくなると、つまり、メモリセル数が多くなると、このばらつきの影響は大きくなり、正常な書き込みや消去ができなく場合がある。このためフラッシュメモリと同様に、可変抵抗素子にデータが正常に書き込まれたか否か、つまり、電気抵抗の変化が正常に生じたか否かを検証するベリファイ動作が必要となる。
【００３４】
ここで、メモリセル単位で１ビットずつランダムに抵抗増加または抵抗減少という異なる状態のデータの書き換えを行う場合には、検証手順は、書き換え後の記憶状態により異なるため複雑化し、検証に要する時間が増大する。例えば、或る可変抵抗素子の電気抵抗が高抵抗状態に正常に変化したことを検証するためには、その可変抵抗素子の抵抗値が、参照用の素子の抵抗値より高抵抗であることを検証しなければならないが、逆に、低抵抗状態に正常に変化したこと検証するには、同可変抵抗素子の抵抗値が参照用の素子の抵抗値より低抵抗であることを検証しなければならず、ランダムに高抵抗化と低抵抗化のデータ書き換えが行われれば、可変抵抗素子毎に２種類の検証手順から適正な検証手順を逐次選択する必要があり、検証手順が非常に複雑化する。
【００３５】
また、可変抵抗素子の特性ばらつきは、動作履歴の影響を受ける。例えば、１ビットずつ抵抗増加または抵抗減少という異なるデータの書き換えをランダムにする場合には、ある可変抵抗素子は抵抗増加を起こす電圧パルスのみが繰り返し印加され、他の可変抵抗素子では抵抗減少を起こす電圧パルスのみが繰り返し印加されるという場合が生じ得る。このように可変抵抗素子の動作履歴の差が大きいと可変抵抗素子間の特性ばらつきもより大きいものになる。
【００３６】
更に、金属酸化膜を備えてなる可変抵抗素子は、書き込み動作と消去動作では、スイッチング動作に要する電圧印加条件が異なるため、ランダムに高抵抗化と低抵抗化のデータ書き換えが行われれば、可変抵抗素子毎に２種類の電圧印加条件を逐次切り替える必要が生じる。
【００３７】
以上の説明より、金属酸化膜を備えた可変抵抗素子を用いた抵抗性不揮発性メモリの書き換え動作に対して所望の電気的特性を得るためには、可変抵抗素子の特性に合致した適正な書き込み及び消去アルゴリズムが必要となる。
【００３８】
本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えを低消費電力で高速且つ確実に行なえる自由度の高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００３９】
上記目的を達成するための本発明の半導体記憶装置は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチング素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルに印加される電圧を制御することにより、前記メモリセルアレイの中から１または複数の前記メモリセルを選択し、選択した前記メモリセルの前記可変抵抗素子に対して、電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作の何れかを選択的に実行する書き換え手段と備え、前記書き換え手段が、前記メモリセルアレイの一部または全部からなる複数の書き換え対象の前記メモリセルの全数から、電気抵抗が前記第２状態にない前記メモリセルを第１の所定数以下ずつ順次選択して、或いは、電気抵抗状態に関係なく前記メモリセルを第１の所定数以下ずつ順次選択して、前記第１書き換え動作を逐次実行し、前記書き換え対象のメモリセル全数の電気抵抗を前記第２状態に揃える初期化処理と、前記初期化処理後に、書き換え後の電気抵抗が前記第１状態となるべき前記書き換え対象の一部のメモリセルに対して、第２の所定数以下の前記メモリセルを順次選択して、前記第２書き換え動作を逐次実行する個別書き換え処理と、を順次実行可能に構成されており、前記第１の所定数が、前記初期化処理における同時に前記第１書き換え動作の実行対象となる前記第１の所定数以下の前記メモリセルを流れる書き換え電流の総和が所定の上限値以下となるように設定され、前記第２の所定数が、前記個別書き換え処理における同時に前記第２書き換え動作の実行対象となる前記第２の所定数以下の前記メモリセルを流れる書き換え電流の総和が所定の上限値以下となるように設定されていることを第１の特徴とする。
【００４０】
上記第１の特徴の半導体記憶装置によれば、第１に、初期化処理と個別書き換え処理を有するため、纏まった量のデータを書き換えた場合に、書き換え後の各メモリセルの可変抵抗素子の第１状態の電気抵抗のばらつきを抑制でき、読み出し動作マージン或いは読み出し速度の向上、及び、検証動作の簡素化が図れ、第２に、初期化処理と個別書き換え処理を順次実行するので、第１書き換え動作に伴う電圧印加と第２書き換え動作に伴う電圧印加が、一連の書き換え手順中において分離できるため、半導体記憶装置内で、頻繁に電圧印加条件の変更が必要でなくなり、書き換えアルゴリズムの簡素化が図れるとともに、頻繁な電圧印加条件の変更に伴う消費電力の増加を回避でき、第３に、第１及び第２書き換え動作時におけるピーク電流が所定の上限値以下に夫々抑制されるため、半導体記憶装置が実用上許容可能な範囲の消費電力が実現できる。また、メモリセル内にスイッチング素子が夫々設けられているので、書き換え対象でない非選択メモリセルのスイッチング素子をオフにする電圧印加条件を用いることで、非選択メモリセルに不要な書き換え電流が流れるのを回避でき、書き換え動作の消費電流を抑制できる。
【００４１】
上記第１の効果について詳細に説明する。個別書き換え処理で第１状態となったメモリセルは、全て、直前の初期化処理で電気抵抗が第２状態に揃えられたメモリセルに対して同じ条件、つまり、印加電圧や動作温度等が同じ条件下で纏めて第２書き換え動作が行われているので、初期化処理前に第１状態であったメモリセルの電気抵抗と比較して第２書き換え動作に係る動作条件が均一化されていて、可変抵抗素子の電気抵抗のばらつきが狭く抑制される。
【００４２】
ここで、初期化処理後の第２状態に揃えられたメモリセルの中に、初期化処理前に第２状態であったメモリセルが仮に含まれていたとしても、電気抵抗の第１状態と第２状態の読み出しにおいて、第２状態の読み出しの方を、第１状態の読み出しに対して、電気抵抗のばらつきに対する余裕度を大きく設定することが可能なため、少なくとも第１状態でのばらつきが抑制されることで、読み出し動作マージン或いは読み出し速度の向上が図れる。また、第２状態では、電気抵抗のある程度のばらつきが許容できるため、初期化処理後に第１書き換え動作の検証が不要、或いは、検証回数を最小限に抑えることが可能となり、検証動作の簡素化が図れる。
【００４３】
以下、第２状態の読み出しの方を、第１状態の読み出しに対して、電気抵抗のばらつきに対する余裕度を大きく設定できる点につき、具体的に説明する。可変抵抗素子に流れる電流を検知する電流センス方式の読み出しの場合には、低抵抗状態におけるばらつきは、メモリセルを流れる電流値の大きなばらつきとなるが、高抵抗状態におけるばらつきは、メモリセルを流れる電流自体が小さいので大きなばらつきとはならないため、第１状態を低抵抗状態、第２状態を高抵抗状態とすることで、低抵抗状態における電気抵抗のばらつきを抑制でき、読み出し動作マージン或いは読み出し速度の向上及び初期化処理における検証動作の簡素化が図れる。逆に、メモリセルの両端での電圧降下量を検知する電圧センス方式の読み出しの場合には、高抵抗状態におけるばらつきは、メモリセルの両端での電圧降下の大きなばらつきとなるが、低抵抗状態におけるばらつきは、メモリセルの両端での電圧降下自体が小さいので大きなばらつきとはならないため、第１状態を高抵抗状態、第２状態を低抵抗状態とすることで、高抵抗状態における電気抵抗のばらつきを抑制でき、読み出し動作マージン或いは読み出し速度の向上及び初期化処理における検証動作の簡素化が図れる。
【００４４】
また、電気抵抗のばらつきに対する余裕度の小さい方の第２状態の読み出しについても、第２状態となったメモリセルは全て初期化処理を経て、ばらつき自体が狭く抑制されているので、個別書き換え処理における検証動作の簡素化も図れる。
【００４５】
次に、上記第２の効果について詳細に説明する。金属酸化膜を備えた可変抵抗素子では、スイッチング動作の電圧印加条件は、第１書き換え動作と第２書き換え動作で異なる。例えば、バイポーラスイッチングの場合には、メモリセルの両端に印加される電圧極性が逆転する。従って、ランダムに第１書き換え動作と第２書き換え動作を繰り返すと、メモリセルの一端側を駆動する電圧が、他端側を基準として、正負が頻繁に切り替わることになるため、複数のメモリセルの一端側に共通に接続する大きな寄生容量を有する配線を頻繁に正負の極性を変えて充放電する必要が生じる。従って、初期化処理と個別書き換え処理を２分することで、斯かる正負が頻繁に切り替わる充放電の発生が抑制され、動作時の過渡的な電流消費を大幅に抑制できる。また、第１書き換え動作と第２書き換え動作の電圧印加条件の変更も最小限に抑えられるため、第１書き換え動作と第２書き換え動作の切り替え制御が簡素化される。
【００４６】
次に、上記第３の効果について詳細に説明する。金属酸化膜を備えた可変抵抗素子では、スイッチング動作に要する時間がフラッシュメモリに比べて大幅に短いため、初期化処理の第１書き換え動作、或いは、個別書き換え処理の第２書き換え動作をメモリセル単位で行ったとしても、フラッシュメモリの一括消去単位（例えば、６４Ｋビット）の書き換えにおいても、フラッシュメモリと比較して大幅な高速化が図れることは、既に説明したとおりである。従って、第１書き換え動作或いは第２書き換え動作を同時に行うメモリセルの上限を、そのときのメモリセルを流れる書き換え電流の総和が所定の上限値以下となるように設定されているため、書き換え動作に要する時間と消費電流（ピーク時）を実用可能な範囲に収めることができる。具体的には、メモリセルを１ビット単位或いは１バイト乃至数バイト単位で第１書き換え動作及び第２書き換え動作を実行することで、フラッシュメモリと比較して大幅な高速化が図れるとともに、消費電流も１ｍＡ程度或いは最大でも１００ｍＡ以下程度に抑えることが可能となる。
【００４７】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記書き換え手段が、前記初期化処理において、前記第１書き換え動作を実行した前記メモリセルの電気抵抗が前記第２状態に移行しているか否かを検証する読み出し動作を行う第１検証動作と、前記第１検証動作において前記第２状態でない前記メモリセルが検出された場合に、少なくとも前記第２状態でない前記メモリセルに対して前記第１書き換え動作を再度行う第１再書き換え動作とを、前記書き換え対象のメモリセルの電気抵抗が全て前記第２状態になるまで繰り返すことを第２の特徴とする。
【００４８】
上記第２の特徴の半導体記憶装置によれば、第１検証動作と第１再書き換え動作とを書き換え対象のメモリセルの電気抵抗が全て第２状態になるまで繰り返すので、初期化処理後の第２状態の電気抵抗のばらつきを抑制できるため、書き換え後の各メモリセルの可変抵抗素子の第１状態の電気抵抗のばらつきを抑制でき、読み出し動作マージン或いは読み出し速度の向上が一層図れる。
【００４９】
更に、本発明に係る半導体記憶装置は、上記第１または第２の特徴に加えて、前記書き換え手段が、前記個別書き換え処理において、前記第２書き換え動作を実行した前記メモリセルの電気抵抗が前記第１状態に移行しているか否かを検証する読み出し動作を行う第２検証動作と、前記第２検証動作において前記第１状態でない前記メモリセルが検出された場合に、少なくとも前記第１状態でない前記メモリセルに対して前記第２書き換え動作を再度行う第２再書き換え動作とを、書き換え後の電気抵抗が前記第１状態となるべき前記書き換え対象の一部のメモリセルの電気抵抗が全て前記第１状態になるまで繰り返すことを第３の特徴とする。
【００５０】
上記第３の特徴の半導体記憶装置によれば、第２検証動作と第２再書き換え動作とを書き換え対象のメモリセルの電気抵抗が全て第１状態になるまで繰り返すので、個別書き換え処理後の第１状態の電気抵抗のばらつきを抑制できるため、読み出し動作マージン或いは読み出し速度の向上が一層図れる。
【００５１】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記書き換え手段が、前記初期化処理の前に、前記書き換え対象のメモリセルの中から、既に前記第２状態にある前記メモリセルを検出する読み出し動作を行い、検出された前記第２状態にある前記メモリセルの中から、前記第２の所定数以下の前記メモリセルを順次選択して、前記第２書き換え動作を逐次実行する初期化前処理を実行可能に構成されていることを第４の特徴とする。
【００５２】
上記第４の特徴の半導体記憶装置によれば、初期化処理の前に、初期化処理の対象となる全てのメモリセルの可変抵抗素子の電気抵抗が第１状態に揃うので、初期化処理後の可変抵抗素子の第２状態における電気抵抗のばらつきを大幅に抑制でき、初期化処理における検証動作を省略或いは大幅な簡素化が図れるとともに、個別書き換え処理後の可変抵抗素子の第１状態における電気抵抗のばらつきも抑制でき、読み出し動作マージン或いは読み出し速度の向上が図れる。
【００５３】
更に、本発明に係る半導体記憶装置は、上記第４の特徴に加えて、前記書き換え手段が、前記初期化前処理において、前記第２書き換え動作を実行した前記メモリセルの電気抵抗が前記第１状態に移行しているか否かを検証する読み出し動作を行う第３検証動作と、前記第３検証動作において前記第１状態でない前記メモリセルが検出された場合に、少なくとも前記第１状態でない前記メモリセルに対して前記第２書き換え動作を再度行う第３再書き換え動作とを、前記書き換え対象のメモリセルの電気抵抗が全て前記第１状態になるまで繰り返すことを第５の特徴とする。
【００５４】
上記第５の特徴の半導体記憶装置によれば、第３検証動作と第３再書き換え動作とを書き換え対象のメモリセルの電気抵抗が全て第１状態になるまで繰り返すので、初期化前処理後の第１状態の電気抵抗のばらつきを抑制できるため、初期化処理後の第２状態の電気抵抗のばらつきを更に抑制できるため、初期化処理の検証動作の省略或いは大幅な簡素化が可能になるとともに、書き換え後の各メモリセルの可変抵抗素子の第１状態の電気抵抗のばらつきを更に抑制でき、読み出し動作マージン或いは読み出し速度の向上が一層図れる。
【００５５】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１書き換え電圧と第２書き換え電圧の極性が異なることを第６の特徴とする。
【００５６】
上記第６の特徴の半導体記憶装置によれば、バイポーラスイッチング動作による可変抵抗素子の抵抗状態の書き換えが実現可能となる。
【００５７】
更に、本発明に係る半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、前記第１書き換え電圧と第２書き換え電圧の極性が同一であり、前記第１書き換え動作または第２書き換え動作中の前記メモリセルに流れる書き換え電流の電流経路上に存在する前記可変抵抗素子と直列に配置された負荷抵抗素子の電気抵抗が、前記第１書き換え動作と第２書き換え動作の間で切り替え可能に構成されていることを第７の特徴とする。
【００５８】
上記第７の特徴の半導体記憶装置によれば、可変抵抗素子に印加する電圧極性を反転させる操作を要せずに、負荷抵抗素子の電気抵抗を切り替えるだけで、可変抵抗素子の抵抗状態の書き換えが実現可能となる。バイポーラスイッチングと区別して、斯かるスイッチング動作をモノポーラスイッチングと称する。
【００５９】
更に、本発明に係る半導体記憶装置は、上記第７の特徴に加えて、前記スイッチング素子が、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタであり、前記負荷抵抗素子が、ゲート電圧によってソース・ドレイン間のオン抵抗が変化する前記メモリセル内の前記選択トランジスタであることを第８の特徴とする。
【００６０】
上記第８の特徴の半導体記憶装置によれば、メモリセル内に設けたスイッチング素子である選択トランジスタのゲート電圧の調整だけで、モノポーラスイッチング動作による可変抵抗素子の抵抗状態の書き換えが実現可能となる。
【００６１】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記スイッチング素子が、前記可変抵抗素子の一端とソースまたはドレインの何れか一方が接続する選択トランジスタであることを第９の特徴とする。
【００６２】
上記第９の特徴の半導体記憶装置によれば、同一行のメモリセルの選択トランジスタのゲート電圧を同時に制御してオンオフさせることで、特定の行だけのメモリセルを選択メモリセルとして選択できるため、書き換え対象でない非選択メモリセルに不要な書き換え電流が流れるのを回避でき、書き換え動作の消費電流を抑制できる。
【００６３】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記書き換え電流の総和の上限値が１ｍＡ〜１００ｍＡの範囲内に設定されていることを第１０の特徴とする。
【００６４】
上記第１０の特徴の半導体記憶装置によれば、市販されているフラッシュメモリと同等或いはそれより大幅に低消費電力で書き換え動作が可能な抵抗性不揮発性メモリが実現できる。
【００６５】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗素子が、第１電極と第２電極の間に可変抵抗体が挟持された構造を有し、前記可変抵抗体が、遷移金属を含む酸化物或いは酸窒化物からなることを第１１の特徴とする。
【００６６】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記可変抵抗体が、Ｆｅ、Ｎｉ、Ｔｉ、Ｃｕ、Ｗの中から選択される遷移金属を含む酸化物或いは酸窒化物からなることを第１２の特徴とする。
【００６７】
上記第１１または第１２の特徴の半導体記憶装置によれば、メモリセル単体での第１及び第２書き換え動作に要する時間がフラッシュメモリと比較して大幅に短いメモリセルが実現できるため、上記第１の特徴の半導体記憶装置の上記第１乃至第３の作用効果を十分に奏することが可能となる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
【００６９】
〈第１実施形態〉
本発明装置は、図１に示すように、メモリセル２０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ３０を、１または複数備えて構成してある。尚、図１では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ３０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ３０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。
【００７０】
また、メモリセルアレイ３０は、図１に示す等価回路の構成に限定されるものではなく、可変抵抗素子２１と選択トランジスタ２２を備えたメモリセル２０をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。
【００７１】
本実施形態では、メモリセル２０は、可変抵抗素子２１の一端と選択トランジスタ２２のソースまたはドレインの一方を接続して直列回路を形成し、可変抵抗素子２１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ２２のソースまたはドレインの他方がソース線ＳＬに、選択トランジスタ２２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。可変抵抗素子２１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ２２は、後述するメモリセルアレイ３０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型のＮチャンネルＭＯＳＦＥＴである。
【００７２】
尚、図１に示す回路構成では、可変抵抗素子２１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ２２のソースまたはドレインの他方がソース線ＳＬに接続する構成となっているが、図２に示すように、可変抵抗素子２１の他端がソース線ＳＬに、選択トランジスタ２２のソースまたはドレインの他方がビット線ＢＬ１〜ＢＬｎに接続する構成であっても構わない。
【００７３】
図３と図４に、図１に示す回路構成のメモリセル２０及びメモリセルアレイ３０の概略の平面構成と断面構成を模式的に示す。尚、図３及び図４中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図４は、ＹＺ面での断面図である。図３及び図４に示すように、Ｐ型半導体基板（またはＰ型ウェル）４０上の少なくとも一部を、例えばＳＴＩ （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離膜４１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜４２が形成され、ゲート絶縁膜４２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極４３が形成され、更に、ゲート絶縁膜４２の下部にチャネル領域４４が形成され、チャネル領域４４の両側に半導体基板４０と逆導電型（Ｎ型）の不純物拡散層４５、４６が形成され、夫々ドレイン、ソースを成し、選択トランジスタ２２を形成している。選択トランジスタ２２のゲート電極４３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。
【００７４】
不純物拡散層４５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール４７が形成され行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。また、不純物拡散層４６には同様のコンタクトホール４８が形成され、可変抵抗素子２１の下部電極２３と接続している。可変抵抗素子２１の上部電極２５は、列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）を構成している。尚、図３の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。
【００７５】
可変抵抗素子２１は、下部電極２３と可変抵抗体２４と上部電極２５が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子２１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体２４の材料は特に問わないが、可変抵抗体２４としては、例えば、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜等の使用、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料の使用が想定される。尚、可変抵抗体２４は、前記マンガンを含有するペロブスカイト構造の酸化物や金属の酸化物、酸窒化物の上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られる限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
【００７６】
図５に、可変抵抗素子２１の一例として、可変抵抗体２４にチタンを含む酸窒化物を用いた場合の電圧印加に伴う電気抵抗のスイッチング状況（書き換え特性）を示す。図５に示す例では、上部電極を基準として下部電極に第１書き換え電圧（＋１．８Ｖ）を２０ｎｓの期間印加すると（図中“１”で表示）、可変抵抗素子２１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化し（第１書き換え動作）、逆に、下部電極を基準として上部電極に第２書き換え電圧（＋２．２Ｖ）を５０ｎｓの期間印加すると（図中“２”で表示）、可変抵抗素子２１の電気抵抗が高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化し（第２書き換え動作）、可変抵抗素子２１の両端に印加する書き換え電圧の極性（一方の電極を基準電極として固定した場合）を交互に変化させることで、可変抵抗素子２１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子２１に記憶し、且つ、書き換えできることが分かる。図５の書き換え特性において、低抵抗状態（第１状態）及び高抵抗状態（第２状態）の何れも可変抵抗素子の両端に印加する読み出し電圧は０．５Ｖであり、夫々の抵抗値は、夫々約５０ｋΩと約８００ｋΩである。尚、図５では、便宜的に、低抵抗状態を第１状態、高抵抗状態を第２状態としたが、低抵抗状態と高抵抗状態、第１状態と第２状態の間の対応関係は、低抵抗状態が第１状態、高抵抗状態が第２状態であっても構わない。
【００７７】
尚、図５に示すような、正負両極性の電圧印加によるバイポーラスイッチング（電気抵抗の変化）が可能な可変抵抗素子の非対称性は、可変抵抗素子の下部電極と上部電極が別材料であったり、下部電極と上部電極の可変抵抗体との接触面積が上下非対称であったり、或いは、可変抵抗体の特性が厚み方向に依存して上下非対称であったりする場合に実現できる。
【００７８】
図６に、図５に示す書き換え特性の可変抵抗素子における第２書き換え動作における第２書き換え電圧の印加開始からの可変抵抗素子を流れる電流の過渡的な経時変化を示している。図６では、第２書き換え電圧の印加時間を１００ｎｓとしている。図６より、ピーク時には、４００μＡ〜５００μＡ程度の電流が流れることが分かる。
【００７９】
次に、本発明装置における書き換え動作につき詳述する。尚、本発明装置において書き換え動作とは、可変抵抗素子の電気抵抗を第１状態から第２状態に変化させる第１書き換え動作と、その逆の第２状態から第１状態に変化させる第２書き換え動作の両方を包含する概念である。以下、便宜的に、可変抵抗素子の電気抵抗を第１状態から第２状態に変化させる第１書き換え動作を「消去動作」、可変抵抗素子の電気抵抗を第２状態から第１状態に変化させる第２書き換え動作を「書き込み動作」と称する。また、低抵抗状態を第１状態（書き込み状態）、高抵抗状態を第２状態（消去状態）として説明する。つまり、本実施形態では、電気抵抗の高抵抗化を「消去」、低抵抗化を「書き込み」と定義する。
【００８０】
例えば６４Ｋビット程度の複数の書き換え対象のメモリセルに対する本発明装置の書き換え動作は、基本的には、当該書き換え対象のメモリセルの全数から、電気抵抗が第２状態にないメモリセルを第１の所定数以下ずつ（例えば、１つのメモリセルずつ）順次選択して、消去動作を逐次実行し、書き換え対象のメモリセル全数の電気抵抗を第２状態に揃える初期化処理と、初期化処理後に、書き換え後の電気抵抗が第１状態となるべき書き換え対象の一部のメモリセルに対して、第２の所定数以下のメモリセル（例えば、１つのメモリセル）を順次選択して、書き込み動作を逐次実行する個別書き換え処理と、を順次実行することで実現する。
【００８１】
書き換え対象のメモリセル数を６４Ｋビット（６５５３６）とし、図５に示す書き換え特性の電圧印加条件を想定した場合、初期化処理と個別書き換え処理に要する時間は、以下のようになる。
【００８２】
先ず、初期化処理では、６５５３６個のメモリセルを最大で全数を１ビット（１つのメモリセル）ずつ逐次消去する場合（全数が書き込み状態の場合）では、初期化処理に要する時間Ｔ０は、以下の数４に示すようになる。尚、消去は夫々１回の電圧パルス印加で完了し、検証動作は不要な場合を想定する。ここで、初期化処理前の電気抵抗に関係なく、全てのメモリセルに消去動作を逐次実行する場合は、書き換え対象のメモリセルの全数が書き込み状態でなくても、メモリセル全数に対して消去動作を逐次実行することになるので、初期化処理に要する時間Ｔ０は、以下の数４に示すようになる。
【００８３】
［数４］
Ｔ０＝２０ｎｓ×６５５３６＝１．３１ｍｓ
【００８４】
また、個別書き換え処理では、書き込み状態とすべきメモリセル数が最大で６５５３６個の可能性があるので、個別書き換え処理に要する時間Ｔ１は最大で、以下の数５に示すようになる。尚、書き込みは夫々１回の電圧パルス印加で完了し、検証動作は不要な場合を想定する。
【００８５】
［数５］
Ｔ１＝５０ｎｓ×６５５３６＝３．２８ｍｓ
【００８６】
従って、初期化処理と個別書き換え処理からなる一連の書き換え動作に要する時間は、４．５９ｍｓ（Ｔ０＋Ｔ１）以下である。このように、第１及び第２書き換え動作に要する時間が、夫々数１０ｎｓと高速である場合、初期化処理と個別書き換え処理における各書き換え動作の処理単位をメモリセル単位として、１ビットずつ消去または書き込みを逐次実行しても、従来のフラッシュメモリの書き換え時間に比べて１００倍以上も高速化が図れる。また、書き換え時にメモリセルに流れる電流は、メモリセル単位の書き換えであるので４００μＡ〜５００μＡ程度であり（図６参照）、従来のフラッシュメモリに比べて１０分の１程度であり、実用上問題がない値である。
【００８７】
ここで、第１の比較例として、６４Ｋビットのメモリセルを同時に一括消去して初期化処理を行うと、初期化処理に要する時間Ｔ０’は２０ｎｓである。個別書き換え処理は、書き込み動作の要するメモリセルに対して個別に行うので、数５に示す通りであり、３．２８ｍｓ以下である。従って、初期化処理と個別書き換え処理からなる一連の書き換え動作に要する時間は、３．２８ｍｓ以下となり、初期化処理に要する時間分が短くなる。しかし、初期化処理におけるメモリセル全体を流れるピーク時の電流は、上記数３に示すブロック一括消去時の動作電流（ピーク値）ＩＢＥの２６Ａ程度となり、書き換え時に流れる電流が実用不可能な値となる。
【００８８】
つまり、第１及び第２書き換え動作に要する時間が、夫々数１０ｎｓと高速で、メモリセル単位の書き換え動作時のピーク電流が数１００μＡの可変抵抗素子では、ブロック単位で一括消去するより、１または少数のメモリセル単位で逐次順番に消去を行った方が、全書き換え時間の増加は実用上問題の無い程度に小さく、動作電流で圧倒的に有利な半導体記憶装置が実現できることが分かる。本発明装置では、可変抵抗素子の特性に合わせ、フラッシュメモリで採用しているブロック一括消去と異なる逐次書き換えを採用することにより、書き換え時間が短く、書き換え動作時のピーク電流の小さい半導体記憶装置を提供できる。
【００８９】
次に、本発明装置の書き換え動作の特徴を更に説明するために、第２の比較例について説明する。第２の比較例は、本発明装置とは異なり、書き換え対象の複数のメモリセルに対して、書き換え動作を初期化処理と個別書き換え処理に分離して行わず、データ書き換えの必要とするアクセスされたメモリセルに対してのみ、書き換え後の抵抗状態に応じて、消去または書き込みの何れかを逐次行なうもので、消去または書き込みは都度ランダムに生じることになる。第２の比較例では、書き換え時間は、書き換え対象の全てのメモリセルが消去状態にあって、全てのメモリセルを書き込み状態にする場合に最大となり、数５に示すように、本発明装置における個別書き換え処理に要する時間Ｔ１の最大値（３．２８ｍｓ）以下と同じになる。従って、第２の比較例は、第１の比較例と同様に、書き換え動作に要する時間は、本発明装置と比較して初期化処理に要する時間分が短くなる。しかし、第２の比較例では、消去または書き込みがメモリセル単位にランダムに発生することから、以下に示すような回路構成上の問題がある。
【００９０】
第１書き換え動作で可変抵抗素子の両端に印加される第１書き換え電圧と、第２書き換え動作で可変抵抗素子の両端に印加される第２書き換え電圧の極性が正負反転するバイポーラスイッチング動作では、第２の比較例のような消去または書き込みがメモリセル単位にランダムに発生する場合に、メモリセルアレイのソース線の電圧を、消去時と書き込み時で頻繁に切り替える必要がある。ソース線には、通常多数のメモリセルが接続しているため、電気容量が大きく充放電に伴う過渡電流が大きく、また、充放電時間も長時間を要するため、消費電流の増大及び書き換え動作の長期化を招き、回路動作上好ましくない。
【００９１】
また、上述の説明では、本発明装置及び各比較例において、書き換え処理に要する時間の評価は、検証動作の不要な場合を想定したが、消去及び書き込みの各書き換え動作に対して、各書き換え動作が正常に終了したか否かを読み出し動作によって確認する検証動作と、各書き換え動作が正常に終了していない場合に、再度書き換え動作を行う再書き換え動作を行う場合には、第２の比較例では、消去または書き込みが都度ランダムに生じるため、検証動作においては、検証内容が予め固定されていないので、検証動作の比較対象となるリファレンスメモリセルの参照抵抗を都度ランダムに切り替える必要が生じ、また、再書き換え動作が必要な場合には再書き換え動作に伴う電圧印加条件の切り替えも必要となる。つまり、検証内容（消去ベリファイと書き込みベリファイの何れか）を都度決定した上で検証動作（消去または書き込みが正常に終了したかの確認）を始めなければいけない。よって、検証動作と再書き換え動作の制御が非常に煩雑化する。
【００９２】
これに対して、本発明装置では、初期化処理と個別書き換え処理で、夫々同じ検証動作と再書き換え動作を行えば良いため、初期化処理と個別書き換え処理の夫々において、検証動作と再書き換え動作の制御が非常に簡単化される。
【００９３】
更に、本発明装置では、初期化処理によって、書き換え対象の全てのメモリセルを一旦消去状態に揃えているため、個別書き換え処理で書き込み状態にすべき各メモリセルの可変抵抗素子の電気抵抗のばらつきを抑制することができる。このことは、都度ランダムに消去と書き込みを切り替える第２の比較例では、書き込み状態での電気抵抗のばらつきが大きいため、本発明装置と比較して読み出しマージンが小さく、読み出し動作も遅くなるため、上述の検証動作と再書き換え動作が必要となる場合でも、本発明装置では、検証動作の必要がなくなるか、或いは、その手順を大幅に簡素化できることになる。
【００９４】
以上、本発明装置の書き換え動作の特徴につき、第１及び第２の比較例を参照しながら説明したが、初期化処理における消去単位、及び、個別書き換え処理における書き込み単位は、必ずしもメモリセル単位でなくても構わない。つまり、複数のメモリセルに対して同時に消去或いは書き込みを行なってもよい。但し、同時に消去或いは書き込みを行なうメモリセル数を増加させると、初期化処理或いは個別書き換え処理における動作電流のピーク値が増大するので、同時に消去或いは書き込みを行なうメモリセル数は、増大したピーク電流が実用上問題のない範囲内に収まるように所定の上限値以下にする必要がある。例えば、メモリセル単位での書き換え動作で４００μＡ〜５００μＡ程度のピーク電流が想定される可変抵抗素子の場合では、１バイト（８ビット）単位で消去或いは書き込みを行なっても、ピーク電流は４ｍＡ程度以下であり、２バイト単位としても８ｍＡ程度以下に抑えられる。４〜１６バイト単位で消去或いは書き込みを行なうと、ピーク電流は１６〜６４ｍＡ程度まで増大するが、まだ、１００ｍＡ以下であり、実用上問題のない範囲である。従って、例えば、電池駆動の携帯型電子機器に応用する場合には、同時に消去或いは書き込みを行なうメモリセル数を２バイト程度までに抑えるのが好ましく、ピーク電流の許容範囲の大きい高速のパーソナルコンピュータ等の用途では、更に、４〜１６バイト程度まで拡張しても構わない。
【００９５】
また、上述の説明では、書き換え対象のメモリセル数が６４Ｋビットと比較的大きなメモリサイズを想定して説明したが、書き換え対象のメモリセル数は、６４Ｋビットより小さくても構わず、例えば、ビット線単位やワード線単位（例えば、２５６ビットまたは５１２ビット）で選択される１行または１列のメモリセル群、或いは、１または複数のワード線及びビット線の組み合わせで選択される少数のメモリセル群とし、当該メモリセル群に対して、上述の要領で、初期化処理と個別書き換え処理を行うようにしても構わない。また、書き換え対象のメモリセル数は、更に、少数の１バイト或いは２バイト程度としても、同様の効果は期待できる。また、逆に、書き換え対象のメモリセル数は、６４Ｋビットより大きくても構わない。
【００９６】
次に、上述の初期化処理と個別書き換え処理に係る「消去動作」と「書き込み動作」における図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。
【００９７】
先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図７に、本発明装置の周辺回路構成の一例を模式的に示す。
【００９８】
図７に示すように、本発明装置は、図１に示すメモリセルアレイ３０の周辺に、列デコーダ３１、行デコーダ３２、電圧スイッチ回路３３、読み出し回路３４、及び、制御回路３５を備えて構成される。基本的には、図２４に例示した従来のフラッシュメモリの周辺回路構成と類似する。
【００９９】
列デコーダ３１と行デコーダ３２は、アドレス線３６から制御回路３５に入力されたアドレス入力に対応したメモリセルアレイ３０の中から、読み出し動作、書き込み動作（第２書き換え動作）、或いは、消去動作（第１書き換え動作）の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ３２は、アドレス線３６に入力された信号に対応するメモリセルアレイ３０のワード線を選択し、列デコーダ３１は、アドレス線３６に入力されたアドレス信号に対応するメモリセルアレイ３０のビット線を選択する。また、書き込み動作、消去動作、及び、これらに付随する検証用の読み出し動作（ベリファイ動作）では、行デコーダ３２は、制御回路３５で指定された行アドレスに対応するメモリセルアレイ３０の１または複数のワード線を選択し、列デコーダ３１は、制御回路３５で指定された列アドレスに対応するメモリセルアレイ３０の１または複数のビット線を選択する。行デコーダ３２で選択された選択ワード線と列デコーダ３１で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。
【０１００】
制御回路３５は、メモリセルアレイ３０の書き換え動作（書き込み動作と消去動作）、読み出し動作（検証動作を含む）の各動作における制御を行う。制御回路３５は、アドレス線３６から入力されたアドレス信号、データ線３７から入力されたデータ入力（個別書き換え処理時）、制御信号線３８から入力された制御入力信号に基づいて、行デコーダ３２、列デコーダ３１、電圧スイッチ回路３３、メモリセルアレイ３０の読み出し、書き込み、及び、消去の各動作を制御する。図７に示す例では、制御回路３５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【０１０１】
電圧スイッチ回路３３は、メモリセルアレイ３０の読み出し、書き込み、消去の各動作時に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ３０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路３３から行デコーダ３２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路３３から列デコーダ３１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路３３からソース線に直接供給される。尚、図７中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み動作用の供給電圧（第２書き換え電圧の絶対値）、Ｖｅは消去動作用の供給電圧（第１書き換え電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐは書き込み動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、書き込み動作用の供給電圧（書き込み電圧）Ｖｐと消去動作用の供給電圧（消去電圧）Ｖｅが同電圧の場合には、両者は共通に利用可能であり、書き込み動作用の選択ワード線電圧Ｖｗｐと消去動作用の選択ワード線電圧Ｖｗｅが同電圧の場合には、両者は共通に利用可能である。
【０１０２】
読み出し回路３４は、列デコーダ３１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路３５に転送し、データ線３７へ出力する。
【０１０３】
次に、メモリセルアレイ３０内の１または複数のメモリセルに対して、初期化処理において消去動作する場合、及び、個別書き換え処理において書き込み動作する場合の各電圧印加条件について説明する。
【０１０４】
先ず、バイポーラスイッチングを利用して消去及び書き込み動作を行う場合の基本的なスイッチング動作原理について、図８及び図９を参照して簡単に説明する。
【０１０５】
図１乃至図４に示す可変抵抗素子２１がバイポーラスイッチング特性を発現するためには、可変抵抗素子の素子構造の非対称性によって生じる電気特性の非対称性が必要であり、当該非対称性は、図８に示すような等価回路によって表すことができる。即ち、単体の可変抵抗素子は、印加電圧の極性に対して対称で、電圧印加によって電気抵抗が変化する可変抵抗部分Ａと、印加電圧の極性によって電流電圧特性（抵抗特性）が変化する非対称抵抗部分Ｂに分解された構成として模式的に表される。非対称固定抵抗部分Ｂは、可変抵抗素子の可変抵抗体と電極の界面でのショットキー接合等により形成され、可変抵抗部分Ａと直列に接続するダイオードとして表され、順方向バイアス時のダイオードの抵抗Ｒｆと逆方向バイアス時のダイオードの抵抗Ｒｒが異なる非対称な抵抗特性を呈する。
【０１０６】
図８の等価回路に示す可変抵抗素子の可変抵抗部分Ａの電流電圧特性を図９に示す。図９では、非対称固定抵抗部分Ｂは、夫々の印加電圧極性の領域において、抵抗Ｒｆと抵抗Ｒｒの負荷抵抗直線として表されている。図９では、負電圧側が、非対称固定抵抗部分Ｂが低抵抗Ｒｆとなる順方向バイアス時に対応しており、正電圧側が、非対称固定抵抗部分Ｂが高抵抗Ｒｒとなる逆方向バイアス時に対応している。
【０１０７】
図９に示すように、可変抵抗部分Ａ自体は、印加電圧極性に対して対称であるが、高抵抗状態（消去状態）と低抵抗状態（書き込み状態）の２つの抵抗状態に対応した２つの電流電圧特性曲線を有する。各電流電圧特性曲線において、実線部分が、可変抵抗素子が安定して対応する抵抗状態を維持可能な範囲で、破線部分が、対応する抵抗状態を安定して維持できない範囲を示している。
【０１０８】
逆方向バイアス時では、高抵抗状態（消去状態）において、印加電圧が臨界電圧ＶＡを越えると、可変抵抗部分Ａと非対称固定抵抗部分Ｂで分圧された電圧Ｖａ以上が可変抵抗部分Ａに印加され、高抵抗状態は不安定領域に入り、非対称固定抵抗部分Ｂの抵抗Ｒｒに沿って低抵抗状態側へと遷移可能となる。遷移した低抵抗状態側では安定領域に入っているため、高抵抗状態に戻ることなく、安定的に高抵抗状態から低抵抗状態への抵抗変化が起こり、書き込み動作が実現する。低抵抗状態において、逆方向バイアス時の印加電圧を更に大きくして、不安定領域に入っても、非対称固定抵抗部分Ｂの抵抗Ｒｒに沿って高抵抗状態側へと遷移しても、遷移した高抵抗状態側では不安定領域に入っているため、低抵抗状態から高抵抗状態への安定的な抵抗変化は発現しない。
【０１０９】
また、順方向バイアス時では、低抵抗状態（書き込み状態）において、印加電圧が臨界電圧ＶＢを越えると、可変抵抗部分Ａと非対称固定抵抗部分Ｂで分圧された電圧Ｖｂ以上が可変抵抗部分Ａに印加され、低抵抗状態は不安定領域に入り、非対称固定抵抗部分Ｂの抵抗Ｒｆに沿って高抵抗状態側へと遷移可能となる。遷移した高抵抗状態側では安定領域に入っているため、低抵抗状態に戻ることなく、安定的に低抵抗状態から高抵抗状態への抵抗変化が起こり、消去動作が実現する。高抵抗状態において、順方向バイアス時の印加電圧を更に大きくして、不安定領域に入っても、非対称固定抵抗部分Ｂの抵抗Ｒｆに沿って低抵抗状態側へと遷移しても、遷移した低抵抗状態側では不安定領域に入っているため、高抵抗状態から低抵抗状態への安定的な抵抗変化は発現しない。
【０１１０】
以上、可変抵抗素子の非対称性によって、バイポーラスイッチング特性に基づく消去と書き込みの両方が実現可能となる。
【０１１１】
次に、モノポーラスイッチングを利用して消去及び書き込み動作を行う場合の基本的なスイッチング動作原理について、図１０及び図１１を参照して簡単に説明する。
【０１１２】
図１乃至図４に示す可変抵抗素子２１がモノポーラスイッチング特性を発現するためには、バイポーラスイッチング特性の非対称固定抵抗部分Ｂに相当する抵抗値の切り替えを、素子構造の非対称性に依るのではなく、回路的に実現する必要がある。つまり、可変抵抗素子２１に直列に接続する負荷抵抗の抵抗値を回路動作の制御により切り替えて実現する。本実施形態では、可変抵抗素子２１に直列に接続する負荷抵抗として、メモリセル内に、メモリセルの選択用のスイッチング素子として設けている選択トランジスタ２２のオン抵抗を、消去動作と書き込み動作で、選択トランジスタ２２のゲート電圧を制御することにより切り替える。
【０１１３】
当該回路動作の制御によるモノポーラスイッチング可能なメモリセル２０は、図１０に示すような等価回路によって表すことができる。即ち、メモリセル２０は、電圧印加によって電気抵抗が変化する可変抵抗素子２１と、回路動作の制御によりオン抵抗が切り替え可能な選択トランジスタ２２の直列回路で構成される。従って、モノポーラスイッチング動作では、バイポーラスイッチングのような素子構造の非対称性は必要ではないので、印加電圧の極性に対して対称な電流電圧特性を呈する可変抵抗素子であってもモノポーラスイッチング動作可能である。
【０１１４】
図１０の等価回路に示すメモリセルの可変抵抗素子の電流電圧特性を図１１に示す。図１１では、選択トランジスタのオン抵抗は、消去動作と書き込み動作の違いに応じて、抵抗Ｒｅと抵抗Ｒｐの負荷抵抗直線として表されている。図１１では、消去動作時（低抵抗状態から高抵抗状態への抵抗変化）には、選択トランジスタのオン抵抗は低抵抗Ｒｅとなり、書き込み動作時（高抵抗状態から低抵抗状態への抵抗変化）には、選択トランジスタのオン抵抗は高抵抗Ｒｐとなる。
【０１１５】
図１１に示すように、可変抵抗素子は、単一の印加電圧極性に対して、高抵抗状態（消去状態）と低抵抗状態（書き込み状態）の２つの抵抗状態に対応した２つの電流電圧特性曲線を有する。各電流電圧特性曲線において、実線部分が、可変抵抗素子が安定して対応する抵抗状態を維持可能な範囲で、破線部分が、対応する抵抗状態を安定して維持できない範囲を示している。
【０１１６】
書き込み動作時では、高抵抗状態（消去状態）において、印加電圧が臨界電圧ＶＡを越えると、可変抵抗素子と選択トランジスタで分圧された電圧Ｖａ以上が可変抵抗素子に印加され、高抵抗状態は不安定領域に入り、選択トランジスタのオン抵抗Ｒｐに沿って低抵抗状態側へと遷移可能となる。遷移した低抵抗状態側では安定領域に入っているため、高抵抗状態に戻ることなく、安定的に高抵抗状態から低抵抗状態への抵抗変化が起こり、書き込み動作が実現する。低抵抗状態において、書き込み動作時の印加電圧を更に大きくして、不安定領域に入っても、選択トランジスタのオン抵抗Ｒｐに沿って高抵抗状態側へと遷移しても、遷移した高抵抗状態側では不安定領域に入っているため、低抵抗状態から高抵抗状態への安定的な抵抗変化は発現しない。
【０１１７】
また、消去動作時では、低抵抗状態（書き込み状態）において、印加電圧が臨界電圧ＶＢを越えると、可変抵抗素子と選択トランジスタで分圧された電圧Ｖｂ以上が可変抵抗素子に印加され、低抵抗状態は不安定領域に入り、選択トランジスタのオン抵抗Ｒｅに沿って高抵抗状態側へと遷移可能となる。遷移した高抵抗状態側では安定領域に入っているため、低抵抗状態に戻ることなく、安定的に低抵抗状態から高抵抗状態への抵抗変化が起こり、消去動作が実現する。高抵抗状態において、消去動作時の印加電圧を更に大きくして、不安定領域に入っても、選択トランジスタのオン抵抗Ｒｅに沿って低抵抗状態側へと遷移しても、遷移した低抵抗状態側では不安定領域に入っているため、高抵抗状態から低抵抗状態への安定的な抵抗変化は発現しない。
【０１１８】
以上、メモリセルの選択トランジスタのオン抵抗の切り替え制御によって、モノポーラスイッチング特性に基づく消去と書き込みの両方が実現可能となる。
【０１１９】
次に、図１に示すメモリセルアレイ３０の１または複数のメモリセル２０に対するバイポーラスイッチング特性に基づく消去動作時及び書き込み動作時の電圧印加条件について図１２及び図１３を参照して説明する。以下では、図１のワード線ＷＬ１とビット線ＢＬ１に接続するメモリセル２０を消去または書き込みする場合を想定して説明する。
【０１２０】
図１２に、バイポーラスイッチング特性に基づく消去動作時における、図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの印加電圧条件を表形式で示す。図１２に示すように、選択ビット線ＢＬ１に０Ｖ（接地電圧Ｖｓｓ）を印加し、非選択ビット線ＢＬ２〜ＢＬｎをオープン状態とし、選択ワード線ＷＬ１に選択ワード線電圧Ｖｗｅ（例えば、３Ｖ）を印加し、非選択ワード線ＷＬ２〜ＷＬｍに０Ｖ（接地電圧Ｖｓｓ）を印加し、ソース線ＳＬに消去電圧Ｖｅ（例えば、３Ｖ）を印加する。これにより、選択メモリセル２０の可変抵抗素子２１には、上部電極（ビット線側）を基準として、下部電極（選択トランジスタとの接続点側）に消去電圧Ｖｅから選択トランジスタの閾値電圧分が電圧降下した電圧（１．８Ｖ以上）が印加され、図９に示す順方向バイアス状態となって消去動作が実行される。選択トランジスタの閾値電圧は、ワード線に０Ｖ（接地電圧Ｖｓｓ）を印加してオフ状態となっているときのオフリーク電流が小さく、なるべく低電圧であることが望ましく、本実施形態では、０．５〜１Ｖ程度を想定している。尚、非選択ビット線ＢＬ２〜ＢＬｎはオープン状態であるので、非選択ビット線ＢＬ２〜ＢＬｎに接続する非選択メモリセルの可変抵抗素子には、消去電圧Ｖｅが印加されず、また、非選択ワード線ＷＬ２〜ＷＬｍに接続する非選択メモリセルの可変抵抗素子には、選択トランジスタがオフ状態であるので、同様に消去電圧Ｖｅが印加されず、消去動作が実行されず、また、メモリセルには消去動作に伴う電流が流れない。
【０１２１】
消去動作時における可変抵抗素子への電圧印加は、図１に示すメモリセル２０の回路構成では、選択トランジスタ２２がソース線ＳＬ側に設けられているので、選択ビット線ＢＬ１に０Ｖ（接地電圧Ｖｓｓ）を印加して、ソース線ＳＬ側に正電圧の消去電圧Ｖｅを印加すると、上述のように、選択トランジスタの閾値電圧分の電圧降下が生じるので、この閾値電圧分の電圧降下を補償するために、選択ワード線電圧Ｖｗｅを消去電圧Ｖｅより高電圧としても構わない。
【０１２２】
尚、消去電圧Ｖｅの電圧パルスのパルス幅（消去動作時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｅの印加時間とソース線ＳＬに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【０１２３】
また、メモリセルアレイ３０内の複数のメモリセルを消去動作の対象とする場合は、選択ビット線の本数を増やすか、或いは、選択ワード線の本数を増やすことにより、実現可能であり、電圧印加条件は、単体のメモリセルを消去する場合のものと同様であるので、重複する説明は割愛する。
【０１２４】
次に、図１に示すメモリセルアレイ３０の１または複数のメモリセル２０に対するバイポーラスイッチング特性に基づく書き込み動作時の電圧印加条件について説明する。図１３に、図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの印加電圧条件を表形式で示す。図１３に示すように、選択ビット線ＢＬ１に書き込み電圧Ｖｐ（例えば、３Ｖ）を印加し、非選択ビット線ＢＬ２〜ＢＬｎをオープン状態とし、選択ワード線ＷＬ１に選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）を印加し、非選択ワード線ＷＬ２〜ＷＬｍに０Ｖ（接地電圧Ｖｓｓ）を印加し、ソース線ＳＬに０Ｖ（接地電圧Ｖｓｓ）を印加する。これにより、選択メモリセル２０の可変抵抗素子２１には、下部電極（選択トランジスタとの接続点側）を基準として、上部電極（ビット線側）に書き込み電圧Ｖｐが印加され、図９に示す逆方向バイアス状態となって書き込み動作が実行される。尚、非選択ビット線ＢＬ２〜ＢＬｎはオープン状態であるので、非選択ビット線ＢＬ２〜ＢＬｎに接続する非選択メモリセルの可変抵抗素子には、書き込み電圧Ｖｐが印加されず、また、非選択ワード線ＷＬ２〜ＷＬｍに接続する非選択メモリセルの可変抵抗素子には、選択トランジスタがオフ状態であるので、同様に書き込み電圧Ｖｐが印加されず、書き込み動作が実行されず、また、メモリセルには書き込み動作に伴う電流が流れない。
【０１２５】
尚、書き込み電圧Ｖｐの電圧パルスのパルス幅（書き込み動作時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間と選択ビット線ＢＬ１に印加する書き込み電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐと書き込み電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【０１２６】
また、メモリセルアレイ３０内の複数のメモリセルを書き込み動作の対象とする場合は、選択ビット線の本数を増やすか、或いは、選択ワード線の本数を増やすことにより、実現可能であり、電圧印加条件は、単体のメモリセルを書き込む場合のものと同様であるので、重複する説明は割愛する。
【０１２７】
次に、図１に示すメモリセルアレイ３０の１または複数のメモリセル２０に対する読み出し動作時の電圧印加条件について説明する。以下では、図１のワード線ＷＬ１とビット線ＢＬ１に接続するメモリセル２０を読み出す場合を想定して説明する。
【０１２８】
図１４に、図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの印加電圧条件を表形式で示す。図１４に示すように、選択ビット線ＢＬ１に読み出し電圧Ｖｒ（例えば、０．５Ｖ）を印加し、非選択ビット線ＢＬ２〜ＢＬｎに０Ｖ（接地電圧Ｖｓｓ）を印加し、選択ワード線ＷＬ１に選択ワード線電圧Ｖｗｒ（例えば、１．０〜１．５Ｖ）を印加し、非選択ワード線ＷＬ２〜ＷＬｍに０Ｖ（接地電圧Ｖｓｓ）を印加し、ソース線ＳＬに０Ｖ（接地電圧Ｖｓｓ）を印加する。これにより、選択メモリセル２０の可変抵抗素子２１には、下部電極（選択トランジスタとの接続点側）を基準として、上部電極（ビット線側）に読み出し電圧Ｖｒが印加され、図９に示す逆方向バイアス状態での書き込み電圧印加条件とはならずに、読み出し動作が実行される。尚、非選択ビット線ＢＬ２〜ＢＬｎは０Ｖが印加されているので、非選択ビット線ＢＬ２〜ＢＬｎに接続する非選択メモリセルの可変抵抗素子には、電圧印加されず、また、非選択ワード線ＷＬ２〜ＷＬｍに接続する非選択メモリセルの可変抵抗素子には、選択トランジスタがオフ状態であるので、同様に電圧印加されず、読み出し動作が実行されず、また、メモリセルには読み出し動作に伴う電流が流れないので、選択メモリセルの可変抵抗素子の抵抗状態だけが選択的に読み出される。選択メモリセルを流れる読み出し電流は、上述の如く、列デコーダ３１を介して読み出し回路３４に供給され、読み出し回路３４が、読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、選択メモリセルの記憶データの状態（可変抵抗素子の抵抗状態）を判定し、その結果を制御回路３５に転送し、データ線３７へ出力する。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。
【０１２９】
次に、図１に示すメモリセルアレイ３０の１または複数のメモリセル２０に対するモノポーラスイッチング特性に基づく消去動作時及び書き込み動作時の電圧印加条件について図１５及び図１６を参照して説明する。以下では、図１のワード線ＷＬ１とビット線ＢＬ１に接続するメモリセル２０を消去または書き込みする場合を想定して説明する。
【０１３０】
図１５に、モノポーラスイッチング特性に基づく消去動作時における、図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの印加電圧条件を表形式で示す。図１５に示すように、選択ビット線ＢＬ１に消去電圧Ｖｅ（例えば、３Ｖ）を印加し、非選択ビット線ＢＬ２〜ＢＬｎをオープン状態とし、選択ワード線ＷＬ１に選択ワード線電圧Ｖｗｅ（例えば、３Ｖ）を印加し、非選択ワード線ＷＬ２〜ＷＬｍに０Ｖ（接地電圧Ｖｓｓ）を印加し、ソース線ＳＬに０Ｖ（接地電圧Ｖｓｓ）を印加する。これにより、選択メモリセル２０の可変抵抗素子２１には、下部電極（選択トランジスタとの接続点側）を基準として、上部電極（ビット線側）に消去電圧Ｖｅが印加され、図１１に示す消去動作時の負荷抵抗状態となって消去動作が実行される。選択トランジスタの閾値電圧は、ワード線に０Ｖ（接地電圧Ｖｓｓ）を印加してオフ状態となっているときのオフリーク電流が小さく、なるべく低電圧であることが望ましく、本実施形態では、０．５〜１Ｖ程度を想定しており、消去動作時の選択メモリセルの選択トランジスタのオン抵抗を低抵抗Ｒｅとするために、選択ワード線電圧Ｖｗｅは、選択トランジスタを十分にオン状態（バイポーラスイッチングにおける順方向状態に相当）とできる高電圧となっている。尚、非選択ビット線ＢＬ２〜ＢＬｎはオープン状態であるので、非選択ビット線ＢＬ２〜ＢＬｎに接続する非選択メモリセルの可変抵抗素子には、消去電圧Ｖｅが印加されず、また、非選択ワード線ＷＬ２〜ＷＬｍに接続する非選択メモリセルの可変抵抗素子には、選択トランジスタがオフ状態であるので、同様に消去電圧Ｖｅが印加されず、消去動作が実行されず、また、メモリセルには消去動作に伴う電流が流れない。
【０１３１】
尚、消去電圧Ｖｅの電圧パルスのパルス幅（消去動作時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｅの印加時間とソース線ＳＬに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【０１３２】
また、メモリセルアレイ３０内の複数のメモリセルを消去動作の対象とする場合は、選択ビット線の本数を増やすか、或いは、選択ワード線の本数を増やすことにより、実現可能であり、電圧印加条件は、単体のメモリセルを消去する場合のものと同様であるので、重複する説明は割愛する。
【０１３３】
次に、図１に示すメモリセルアレイ３０の１または複数のメモリセル２０に対するモノポーラスイッチング特性に基づく書き込み動作時の電圧印加条件について説明する。図１６に、図１に示すメモリセルアレイ３０の各ワード線ＷＬ１〜ＷＬｍ、各ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの印加電圧条件を表形式で示す。図１６に示すように、選択ビット線ＢＬ１に書き込み電圧Ｖｐ（例えば、３Ｖ）を印加し、非選択ビット線ＢＬ２〜ＢＬｎをオープン状態とし、選択ワード線ＷＬ１に選択ワード線電圧Ｖｗｐ（例えば、０．５〜１Ｖ）を印加し、非選択ワード線ＷＬ２〜ＷＬｍに０Ｖ（接地電圧Ｖｓｓ）を印加し、ソース線ＳＬに０Ｖ（接地電圧Ｖｓｓ）を印加する。これにより、選択メモリセル２０の可変抵抗素子２１には、下部電極（選択トランジスタとの接続点側）を基準として、上部電極（ビット線側）に書き込み電圧Ｖｐが印加され、図１１に示す書き込み動作時の負荷抵抗状態となって書き込み動作が実行される。動作時の選択メモリセルの選択トランジスタのオン抵抗を高抵抗Ｒｐとするために、選択ワード線電圧Ｖｗｐは、選択トランジスタを高抵抗でオン状態（バイポーラスイッチングにおける逆方向状態に相当）とできる低い電圧レベルとなっており、想定している選択トランジスタの閾値電圧と同電圧またはその近傍値（閾値電圧より例えば０Ｖ〜１Ｖ程度高電圧）に設定される。尚、非選択ビット線ＢＬ２〜ＢＬｎはオープン状態であるので、非選択ビット線ＢＬ２〜ＢＬｎに接続する非選択メモリセルの可変抵抗素子には、書き込み電圧Ｖｐが印加されず、また、非選択ワード線ＷＬ２〜ＷＬｍに接続する非選択メモリセルの可変抵抗素子には、選択トランジスタがオフ状態であるので、同様に書き込み電圧Ｖｐが印加されず、書き込み動作が実行されず、また、メモリセルには書き込み動作に伴う電流が流れない。
【０１３４】
尚、書き込み電圧Ｖｐの電圧パルスのパルス幅（書き込み動作時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間と選択ビット線ＢＬ１に印加する書き込み電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐと書き込み電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。
【０１３５】
また、メモリセルアレイ３０内の複数のメモリセルを書き込み動作の対象とする場合は、選択ビット線の本数を増やすか、或いは、選択ワード線の本数を増やすことにより、実現可能であり、電圧印加条件は、単体のメモリセルを書き込む場合のものと同様であるので、重複する説明は割愛する。
【０１３６】
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。上記第１実施形態では、図１に示すメモリセルアレイ構成、メモリセルアレイ３０内の各メモリセル２０を構成する可変抵抗素子２１として、図９に示すバイポーラスイッチング特性、または、図１１に示すモノポーラスイッチング特性を具備する可変抵抗素子を想定して、メモリセルアレイ３０内の一部または全部のメモリセルを書き換え対象メモリセルとして、初期化処理と個別書き換え処理を行う場合における各電圧印加条件について説明を行ったが、第１実施形態では、初期化処理と個別書き換え処理では、夫々消去動作に対する検証動作、及び、書き込み動作に対する検証動作は特に考慮していなかった。第２実施形態では、初期化処理で消去動作に対する検証動作を行い、個別書き換え処理で書き込み動作に対する検証動作を行い、更に、初期化処理の前に、書き換え対象メモリセルの可変抵抗素子を全て書き込み状態に揃える初期化前処理を行う場合について、説明する。尚、メモリセルアレイ構成、周辺回路構成、及び、可変抵抗素子２１のスイッチング特性は、第１実施形態と同じであるので、重複する説明は割愛する。
【０１３７】
第２実施形態では、初期化処理（ステップ＃２０）は、図１７に示すように、初期化処理前の電気抵抗に関係なく、書き換え対象のメモリセルの全数に対して、１ビット（１つのメモリセル）ずつ消去動作を逐次実行し（ステップ＃２１）、引き続いて、例えば、１ビットずつ消去動作が正常に完了したか否かを検証する読み出し動作（消去ベリファイ動作）を行い（ステップ＃２２）、消去動作が正常に完了していない場合（ステップ＃２２のＮＯ分岐）、当該メモリセルに対して再度消去動作を行い（ステップ＃２３）、消去動作が正常に完了している場合（ステップ＃２２のＹＥＳ分岐）、再消去動作（ステップ＃２３）を行わずに、この消去ベリファイ動作（ステップ＃２２）と再消去動作（ステップ＃２３）を、書き換え対象のメモリセルの全数に対して、当該全数が消去状態と判定される（ステップ＃２４のＹＥＳ分岐）まで繰り返す。書き換え対象のメモリセルの全数が、消去状態となると初期化処理が終了し、次の個別書き換え処理（ステップ＃３０）に移行する。尚、消去ベリファイ動作（ステップ＃２２）では、逐次消去動作（ステップ＃２１）または再消去動作（ステップ＃２３）後の可変抵抗素子の電気抵抗が、所定の消去ベリファイ用の参照抵抗値以下か、或いは、参照抵抗範囲内にあるかを、上記読み出し動作と同様の要領で判定する。
【０１３８】
ところで、ステップ＃２１の逐次消去動作では、バイポーラスイッチング動作とモノポーラスイッチング動作の何れを用いるかに関係なく、既に消去状態（高抵抗状態）にあるメモリセルに対する消去動作では、既に消去状態（高抵抗状態）の可変抵抗素子は安定的に元の高抵抗状態を維持するので、実質的な消去動作は行われていない。
【０１３９】
従って、図１８に示すように、書き換え対象のメモリセルの全数に対して、初期化処理前の可変抵抗素子の電気抵抗が第１状態（低抵抗状態、書き込み状態）と第２状態（高抵抗状態、消去状態）で、所定の分布状態を示している場合（図１８（ａ））、第１状態のメモリセルが、第２状態に向けて電気抵抗の分布が遷移するように初期化処理が実行される（図１８（ｂ））。この場合、既に消去状態（高抵抗状態）にあるメモリセルは、従前の消去電圧印加条件で消去されているため、初期化処理後における高抵抗状態（消去状態）の電気抵抗のばらつきが広がる可能性がある。このことは、既に消去状態（高抵抗状態）にあるメモリセルに対して逐次消去動作（ステップ＃２１）を実行しない場合でも同様である。但し、消去動作時の印加電圧が既に消去状態（高抵抗状態）の可変抵抗素子が不安定状態となる程度に高電圧の場合には、一旦既存の抵抗状態が変動した後に新たな消去動作が生じる可能性があり、その場合には、当該メモリセルに対して初期化処理後の電気抵抗の分布が変動する可能性があり、同様に、初期化処理後における高抵抗状態（消去状態）の電気抵抗のばらつきが広がる可能性がある。
【０１４０】
ここで、初期化処理における消去状態と書き込み状態の関係を入れ替えた場合を想定すると、つまり、初期化処理で、書き換え対象のメモリセルの全数に対して、消去動作ではなく、書き込み動作を行う場合（個別書き換え処理では、消去動作となる）でも、同様に、バイポーラスイッチング動作とモノポーラスイッチング動作の何れを用いるかに関係なく、既に書き込み状態（低抵抗状態）にあるメモリセルに対する書き込み動作では、既に書き込み状態（低抵抗状態）の可変抵抗素子は安定的に元の低抵抗状態を維持するので、実質的な書き込み動作は行われない。但し、書き込み動作の印加電圧が既に書き込み状態（低抵抗状態）の可変抵抗素子が不安定状態となる程度に高電圧の場合には、一旦既存の抵抗状態が変動した後に新たな書き込み動作が生じる可能性があり、その場合には、当該メモリセルに対して初期化処理後の電気抵抗の分布が変動し、初期化処理後における低抵抗状態（書き込み状態）の電気抵抗のばらつきが広がる可能性がある。
【０１４１】
従って、第２実施形態では、この初期化処理後の電気抵抗のばらつきを狭く抑制するために、図１９に示す初期化前処理（ステップ＃１０）を実行する。
【０１４２】
初期化前処理（ステップ＃１０）は、図１９に示すように、初期化前処理の対象となる消去状態（高抵抗状態）のメモリセルを選別するために、１ビットずつ読み出し動作を行って、初期化前処理の対象となるメモリセルを抽出する（ステップ＃１１）。そして、抽出された可変抵抗素子が既に書き込み状態（低抵抗状態）のメモリセルについては何もせず、可変抵抗素子が既に消去状態（高抵抗状態）のメモリセルについてのみ１ビットずつ逐次書き込み動作を実行する（ステップ＃１２）。そして、書き込み動作が正常に完了したか否かを検証する読み出し動作（書き込みベリファイ動作）を行い（ステップ＃１３）、書き込み動作が正常に完了していない場合（ステップ＃１３のＮＯ分岐）、当該メモリセルに対して再度書き込み動作を行い（ステップ＃１４）、書き込み動作が正常に完了している場合（ステップ＃１３のＹＥＳ分岐）、再書き込み動作（ステップ＃１４）を行わずに、この書き込みベリファイ動作（ステップ＃１３）と再書き込み動作（ステップ＃１４）を、初期化前処理の対象となるメモリセルの全数（ステップ＃１１のＹＥＳ分岐）に対して、当該全数が書き込み状態と判定される（ステップ＃１５のＹＥＳ分岐）まで繰り返す。初期化前処理の対象となるメモリセルの全数が書き込み状態と判定されると、初期化前処理を終了して図１７に示す初期化処理（ステップ＃２０）に移行する。
【０１４３】
図１９に示す初期化前処理（ステップ＃１０）を行ってから、図１７に示す初期化処理（ステップ＃２０）を行うことにより、図２０に示すように、書き換え対象のメモリセルの全数に対して、初期化処理前の可変抵抗素子の電気抵抗が第１状態（低抵抗状態、書き込み状態）と第２状態（高抵抗状態、消去状態）で、所定の分布状態を示している場合（図２０（ａ））、第２状態のメモリセルが、第１状態に向けて電気抵抗の分布が遷移するように初期化前処理が実行され（図２０（ｂ））、引き続き、電気抵抗が第１状態に揃った書き換え対象のメモリセルの全数が、第２状態に向けて電気抵抗の分布が遷移するように初期化処理が実行される（図２０（ｃ））。ここで、初期化処理は、書き換え対象のメモリセル全数に対して、電圧印加条件も初期化処理前の抵抗状態も同じ消去動作条件で消去動作が行われるので、初期化処理後の電気抵抗のばらつきを、初期化前処理が無い場合に比べて狭く抑制することができる。
【０１４４】
初期化前処理を行う場合、書き換え手順が複雑になり、書き換え動作に要する時間が長くなるが、可変抵抗素子特性のばらつきが問題になるような大容量メモリにおいては初期化処理後の電気抵抗のばらつき抑制効果がより顕著となる。
【０１４５】
次に、第２実施形態における個別書き換え処理（ステップ＃３０）の処理手順について、図２１を参照して説明する。先ず、第１実施形態と同じ要領で、書き換え対象のメモリセルの内、書き込み状態とすべきメモリセルに対して、１ビット（１つのメモリセル）ずつ書き込み動作を逐次実行し（ステップ＃３１）、引き続いて、例えば、１ビットずつ書き込み動作が正常に完了したか否かを検証する読み出し動作（書き込みベリファイ動作）を行い（ステップ＃３２）、書き込み動作が正常に完了していない場合（ステップ＃３２のＮＯ分岐）、当該メモリセルに対して再度書き込み動作を行い（ステップ＃３３）、書き込み動作が正常に完了している場合（ステップ＃３２のＹＥＳ分岐）、再書き込み動作（ステップ＃３３）を行わずに、この書き込みベリファイ動作（ステップ＃３２）と再書き込み動作（ステップ＃３３）を、個別書き換え処理のメモリセルの全数に対して、当該全数が書き込み状態と判定される（ステップ＃３４のＹＥＳ分岐）まで繰り返す。個別書き換え処理対象のメモリセルの全数が書き込み状態と判定されると、一連の書き換え動作が終了する。尚、書き込みベリファイ動作（ステップ＃３２）では、逐次書き込み動作（ステップ＃３１）または再書き込み動作（ステップ＃３３）後の可変抵抗素子の電気抵抗が、所定の書き込みベリファイ用の参照抵抗値以上か、或いは、参照抵抗範囲内にあるかを、上記読み出し動作と同様の要領で判定する。
【０１４６】
図２２に示すように、逐次書き込み動作（ステップ＃３１）の抵抗分布範囲より、書き込みベリファイ動作（ステップ＃３２）の判定範囲を狭く設定し、書き込みベリファイ動作（ステップ＃３２）を行うことで、個別書き換え処理後の書き込み状態の電気抵抗のばらつきを狭く抑制することができる。
【０１４７】
〈別実施形態〉
次に、本発明装置の別実施形態について説明する。
【０１４８】
〈１〉上記各実施形態において、メモリセル２０及びメモリセルアレイ３０の概略の平面構成と断面構成は、図３と図４に示す構成のものを想定したが、メモリセル２０及びメモリセルアレイ３０の構成は、これらの構成に限定されるものではない。例えば、選択トランジスタ２２の不純物拡散層４５の上部に形成されるコンタクトホール４７が、ソース線ではなく、列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）に接続し、逆に、可変抵抗素子２１の上部電極２５が、行方向（Ｘ方向）または列方向（Ｙ方向）に延伸して、ソース線ＳＬを構成する実施の形態であっても構わない。この場合、メモリセルアレイ３０の等価回路の一例として、図２に示すようになる。また、ソース線ＳＬとビット線ＢＬ間に印加される電圧極性が、可変抵抗素子２１の上部電極２５と下部電極２３間において、上記各実施形態とは反転する点に注意を要する。
【０１４９】
〈２〉上記各実施形態では、説明の簡単のため、メモリセルアレイ３０が１つの場合について例示的に説明したが、メモリセルアレイ３０の個数は、１つに限定されるものではなく、複数であっても構わない。
【０１５０】
〈３〉上記第２実施形態では、初期化前処理と個別書き換え処理において、書き込みベリファイ動作及び再書き込み動作を備え、初期化処理において、消去ベリファイ動作及び再消去動作を備える書き換えアルゴリズムを説明したが、初期化前処理、初期化処理、及び、個別書き換え処理の各処理手順は、上記第２実施形態で例示した処理手順に限定されるものではない。
【０１５１】
例えば、初期化前処理において、書き込みベリファイ動作及び再書き込み動作を省略しても構わないし、或いは、その繰り返し回数を所定回数に限定しても構わない。また、図１９に示すアルゴリズムでは、ステップ＃１１で初期化前処理の対象となるメモリセルの全数を先ず検出してから、当該全数に対して１ビットずつ逐次書き込み動作を実行し（ステップ＃１２）、書き込みベリファイ動作（ステップ＃１３）と再書き込み動作（ステップ＃１４）を、初期化前処理の対象となるメモリセルの全数（ステップ＃１１のＹＥＳ分岐）に対して、当該全数が書き込み状態と判定されるまで繰り返す場合を例示したが、当該処理手順に代えて、書き換え対象のメモリセルの全数に対して、例えば、１ビットずつステップ＃１１〜＃１４の処理を当該メモリセルが書き込み状態と判定されるまで繰り返すようにしても構わない。
【０１５２】
更に、初期化処理においても、消去ベリファイ動作及び再消去動作を省略しても構わないし、或いは、その繰り返し回数を所定回数に限定しても構わない。また、図１７に示すアルゴリズムでは、書き換え対象のメモリセルの全数に対して、１ビットずつ逐次消去動作を実行し（ステップ＃２１）、消去ベリファイ動作（ステップ＃２２）と再消去動作（ステップ＃２３）を、書き換え対象のメモリセルの全数に対して、当該全数が消去状態と判定されるまで繰り返す場合を例示したが、当該処理手順に代えて、書き換え対象のメモリセルの全数に対して、例えば、１ビットずつステップ＃２１〜＃２３の処理を当該メモリセルが書き込み状態と判定されるまで繰り返すようにしても構わない。また、この場合、逐次消去動作（ステップ＃２１）を省略して、消去ベリファイ動作（ステップ＃２２）から開始して、消去動作の必要なメモリセルだけに消去動作を実行するようにしても構わない。
【０１５３】
更に、個別書き換え処理においても、書き込みベリファイ動作及び再書き込み動作を省略しても構わないし、或いは、その繰り返し回数を所定回数に限定しても構わない。また、図２１に示すアルゴリズムでは、書き込み状態とすべきメモリセルに対して、１ビットずつ逐次書き込み動作を実行し（ステップ＃３１）、書き込みベリファイ動作（ステップ＃３２）と再書き込み動作（ステップ＃３３）を、書き込み状態とすべきメモリセルの全数に対して、当該全数が書き込み状態と判定されるまで繰り返す場合を例示したが、当該処理手順に代えて、書き込み状態とすべきメモリセルの全数に対して、例えば、１ビットずつステップ＃３１〜＃３３の処理を当該メモリセルが書き込み状態と判定されるまで繰り返すようにしても構わない。
【０１５４】
〈３〉上記第２実施形態では、初期化前処理、初期化処理、及び、個別書き換え処理の各処理手順内での書き込み動作及び消去動作は、１つのメモリセル毎に実行する場合を例示したが、書き込み動作及び消去動作の夫々の動作単位は、メモリセル単位に限定されるものではない。つまり、複数のメモリセルに対して同時に消去或いは書き込みを行なってもよい。但し、同時に消去或いは書き込みを行なうメモリセル数を増加させると、初期化処理或いは個別書き換え処理における動作電流のピーク値が増大するので、同時に消去或いは書き込みを行なうメモリセル数は、増大したピーク電流が実用上問題のない範囲内（例えば、上限が１ｍＡ〜１００ｍＡ程度）に収まるように所定の上限値以下にする必要がある。
【０１５５】
〈４〉上記各実施形態では、可変抵抗素子の電気抵抗は、初期化処理で第２状態である高抵抗状態に、初期化前処理と個別書き換え処理で第１状態である低抵抗状態に、夫々変化する場合を説明したが、つまり、第１状態が低抵抗状態で、第２状態が高抵抗状態の場合を説明したが、抵抗状態の高低関係を逆転させて、初期化処理で低抵抗状態に、初期化前処理と個別書き換え処理で高抵抗状態に、可変抵抗素子の電気抵抗を夫々変化させるようにしても構わない。
【０１５６】
〈５〉上記各実施形態では、図１〜図４に示すように、メモリセル２０は、可変抵抗素子２１とスイッチング素子としてのＮチャンネルＭＯＳＦＥＴからなる選択トランジスタ２２の直列回路で構成される場合を例示したが、可変抵抗素子２１に対して直列接続するスイッチング素子としては、ＮチャンネルＭＯＳＦＥＴ以外に、ＰチャンネルＭＯＳＦＥＴであってもよく、また、バイポーラトランジスタ、或いは、２端子構造のダイオード素子等であっても構わない。尚、スイッチング素子が２端子構造のダイオード素子等の場合は、メモリセル自体も２端子構造となるため、メモリセルアレイ３０は、ソース線ＳＬが不要となり、ワード線ＷＬ１〜ＷＬｍがソース線ＳＬの機能を兼備することになる。
【０１５７】
尚、スイッチング素子が２端子構造のダイオード素子等の場合には、スイッチング素子のオン抵抗の切り替え制御がワード線ＷＬ１〜ＷＬｍから行なえないため、モノポーラスイッチング特性に基づく書き換え動作を行うには、メモリセルアレイ外に設けた負荷抵抗の抵抗値を、書き込み動作と消去動作で切り替える必要が生じる。
【産業上の利用可能性】
【０１５８】
本発明に係る半導体記憶装置は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子とスイッチング素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に利用可能である。
【図面の簡単な説明】
【０１５９】
【図１】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの一構成例を模式的に示す回路図
【図２】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの別の構成例を模式的に示す回路図
【図３】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図
【図４】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図
【図５】本発明に係る半導体記憶装置の一実施形態で使用される可変抵抗素子の書き換え特性の一例を示す図
【図６】本発明に係る半導体記憶装置の一実施形態で使用される可変抵抗素子の書き換え電流の過渡特性の一例を示す図
【図７】本発明に係る半導体記憶装置の一実施形態における概略の構成を示すブロック図
【図８】バイポーラスイッチング特性を発現する可変抵抗素子の素子構造の非対称性を模式的に示す等価回路図
【図９】バイポーラスイッチング特性を発現する可変抵抗素子の電流電圧特性を模式的に示す図
【図１０】モノポーラスイッチング特性を発現する可変抵抗素子と選択トランジスタからなるメモリセルを模式的に示す等価回路図
【図１１】モノポーラスイッチング特性を発現する可変抵抗素子と選択トランジスタからなるメモリセルの電流電圧特性を模式的に示す図
【図１２】本発明に係る半導体記憶装置のバイポーラスイッチング特性に基づく消去動作時の電圧印加条件の一例を示す表
【図１３】本発明に係る半導体記憶装置のバイポーラスイッチング特性に基づく書き込み動作時の電圧印加条件の一例を示す表
【図１４】本発明に係る半導体記憶装置の読み出し動作時の電圧印加条件の一例を示す表
【図１５】本発明に係る半導体記憶装置のモノポーラスイッチング特性に基づく消去動作時の電圧印加条件の一例を示す表
【図１６】本発明に係る半導体記憶装置のモノポーラスイッチング特性に基づく書き込み動作時の電圧印加条件の一例を示す表
【図１７】本発明に係る半導体記憶装置の書き換え動作の初期化処理の処理手順の一例を示すフローチャート
【図１８】本発明に係る半導体記憶装置の書き換え動作の初期化処理における電気抵抗の分布範囲の変化を模式的に示す図
【図１９】本発明に係る半導体記憶装置の書き換え動作の初期化前処理の処理手順の一例を示すフローチャート
【図２０】本発明に係る半導体記憶装置の書き換え動作の初期化前処理と初期化処理における電気抵抗の分布範囲の変化を模式的に示す図
【図２１】本発明に係る半導体記憶装置の書き換え動作の個別書き換え処理の処理手順の一例を示すフローチャート
【図２２】本発明に係る半導体記憶装置の書き換え動作の個別書き換え処理における電気抵抗の分布範囲の変化を模式的に示す図
【図２３】フラッシュメモリのメモリセルの断面構造を模式的に示す素子断面図
【図２４】図２３に示す構造のメモリセルの用いたメモリセルアレイ及びその周辺回路の一構成例を模式的に示す回路図
【図２５】フラッシュメモリの消去方法における一処理手順を示すフローチャート
【符号の説明】
【０１６０】
１：    半導体基板
２：    ドレイン
３：    ソース
４：    ゲート絶縁膜
５：    フローティングゲート
６：    層間絶縁膜
７：    制御ゲート
８：    フラッシュメモリセル
１０：  フラッシュメモリのメモリセルアレイ
１１：  行デコーダ
１２：  列デコーダ
１３：  消去回路
２０：  メモリセル
２１：  可変抵抗素子
２２：  選択トランジスタ
２３：  下部電極
２４：  可変抵抗体
２５：  上部電極
３０：  メモリセルアレイ
３１：  列デコーダ
３２：  行デコーダ
３３：  電圧スイッチ回路
３４：  読み出し回路
３５：  制御回路
３６：  アドレス線
３７：  データ線
３８：  制御信号線
４０：  半導体基板
４１：  素子分離膜
４２：  ゲート絶縁膜
４３：  ゲート電極
４４：  チャネル領域
４５，４６：  不純物拡散層
４７，４８：  コンタクトホール
ＢＬ，ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ：  ソース線
ＷＬ，ＷＬ１〜ＷＬｍ：  ワード線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｅ：  消去電圧（第１書き換え電圧）
Ｖｐ：  書き込み電圧（第２書き換え電圧）
Ｖｒ：  読み出し電圧
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：書き込み動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧
【図１】
2008243263.tif 000003
【図２】
2008243263.tif 000004
【図３】
2008243263.tif 000005
【図４】
2008243263.tif 000006
【図５】
2008243263.tif 000007
【図６】
2008243263.tif 000008
【図７】
2008243263.tif 000009
【図８】
2008243263.tif 000010
【図９】
2008243263.tif 000011
【図１０】
2008243263.tif 000012
【図１１】
2008243263.tif 000013
【図１２】
2008243263.tif 000014
【図１３】
2008243263.tif 000015
【図１４】
2008243263.tif 000016
【図１５】
2008243263.tif 000017
【図１６】
2008243263.tif 000018
【図１７】
2008243263.tif 000019
【図１８】
2008243263.tif 000020
【図１９】
2008243263.tif 000021
【図２０】
2008243263.tif 000022
【図２１】
2008243263.tif 000023
【図２２】
2008243263.tif 000024
【図２３】
2008243263.tif 000025
【図２４】
2008243263.tif 000026
【図２５】
2008243263.tif 000027