(57)【要約】【課題】  トランジスタのドレイン電流がその表面に形成された絶縁膜の応力によって変化することを利用して、ウェハ面内におけるドレイン電流バラツキの抑制された半導体装置を提供する。【解決手段】  ＭＯＳ型トランジスタ素子上に応力調整用絶縁膜１０を有し、ＭＯＳ型トランジスタ素子のゲート線幅Ｌｇの設計値からの変動量に応じて、応力調整用絶縁膜１０の応力が紫外線１１の照射により調整されている。ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴの場合は、同じ設計値に対してゲート線幅が小さいほど応力が大きくなるように調整され、ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴの場合は、同じ設計値に対してゲート線幅が大きいほど応力が大きくなるように調整されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタ素子上に絶縁膜を有し、
前記ＭＯＳ型トランジスタ素子のゲート線幅の設計値からの変動量に応じて、前記絶縁膜の応力が調整されていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴであって、
同じ設計値に対して前記ゲート線幅が小さいほど前記応力が大きくなるように調整されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴであって、
同じ設計値に対して前記ゲート線幅が大きいほど前記応力が大きくなるように調整されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜が窒化シリコン膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に、素子分離領域及びウェルを形成後、ゲート酸化膜とゲート材料膜を順番に形成するトランジスタ形成第１工程と、
前記ゲート材料膜上に、第１のレジストパターンを形成するトランジスタ形成第２工程と、
前記第１のレジストパターンをマスクに、前記ゲート材料膜をエッチングしてゲート電極を形成するトランジスタ形成第３工程と、
同一ウェハ内の少なくとも１ヶ所以上で前記エッチング後の前記ゲート電極のゲート線幅を計測するゲート線幅計測工程と、
ソース及びドレインを形成してＭＯＳ型トランジスタ素子を完成させるトランジスタ形成第４工程と、
前記ＭＯＳ型トランジスタ素子の上面を含むウェハ全面に、紫外線照射によって応力の変化する応力調整用絶縁膜を形成する応力調整膜形成工程と、
前記ＭＯＳ型トランジスタ素子が形成された素子形成領域の少なくとも一部領域の前記応力調整用絶縁膜に、前記ゲート線幅計測工程において計測された前記ゲート線幅の設計値からの変動量に応じた照射条件で紫外線を照射する紫外線照射工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記応力調整膜形成工程で形成する前記応力調整用絶縁膜が窒化シリコン膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記紫外線照射工程において、同一ウェハ内の所定の照射条件の紫外線照射対象領域が露出するように遮光板を用いて他の領域を遮光して、前記所定の照射条件で当該紫外線照射対象領域に紫外線を照射することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記紫外線照射工程において、同一ウェハ内の所定の照射条件の紫外線照射対象領域が開口した遮光マスクをフォトリソグラフィーを用いて形成して、前記所定の照射条件で当該紫外線照射対象領域に紫外線を照射することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項９】
前記トランジスタ形成第１工程、前記トランジスタ形成第２工程、前記トランジスタ形成第３工程、及び、前記トランジスタ形成第４工程において、同一チップ内にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの２種類のＭＯＳ型トランジスタ素子が形成され、
前記紫外線照射工程において、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの夫々に対して、異なる紫外線照射対象領域が開口した遮光マスクをフォトリソグラフィーを用いて形成して、異なる照射条件で紫外線を各別に照射することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記紫外線照射工程において、同一チップ内の照射条件の異なる複数の紫外線照射対象領域の夫々に対して、夫々に対応する前記紫外線照射対象領域がフォトリソグラフィーによりパターニングされて開口した遮光マスクを用いて、夫々に対応する照射条件で紫外線を各別に照射することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記紫外線照射工程において、同じ照射条件の前記紫外線照射対象領域内の前記ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴである場合は、当該紫外線照射対象領域への紫外線の照射量が、同じ設計値に対して前記ゲート線幅が小さいほど前記応力調整用絶縁膜の応力が大きくなるように調整されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記紫外線照射工程において、同じ照射条件の前記紫外線照射対象領域内の前記ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴである場合は、当該紫外線照射対象領域への紫外線の照射量が、同じ設計値に対して前記ゲート線幅が大きいほど前記応力調整用絶縁膜の応力が大きくなるように調整されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記応力調整膜形成工程後に、前記応力調整用絶縁膜上に、酸化シリコン膜を含む層間絶縁膜を形成する工程と、
前記応力調整用絶縁膜と前記層間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に導電体を充填する工程と、
前記層間絶縁膜上に、導電材料からなる配線パターンを形成する工程と、を更に有し、
前記紫外線照射工程が、前記応力調整膜形成工程より後に実行されることを特徴とする請求項５〜１２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、半導体装置内に形成されるトランジスタ素子の電気的特性のバラツキを抑制した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタは半導体集積回路の基本構成素子として用いられている。半導体集積回路は低コスト化、高性能化のために微細化を進める必要があり、例えばＭＯＳ型トランジスタにおいてはゲート長の縮小等が進められてきた。しかし、ゲート長が縮小するほど、ゲート長の加工バラツキに対してトランジスタ特性はより影響を受け易くなる。斯かるトランジスタ特性としてＭＯＳ型トランジスタのドレイン電流が挙げられる。
【０００３】
半導体集積回路は製造されたトランジスタのドレイン電流がある程度ばらつくことを見越して回路設計が行われているが、製造時にゲート長の加工バラツキが大きくなり過ぎるとこれを原因としてドレイン電流のバラツキが大きくなり、半導体集積回路の動作マージンが不十分になったり動作しなくなったりすることがある。
【０００４】
ゲート長の加工バラツキを改善する方法として、下記の特許文献１に開示された方法があり、図８を参照してその概要を説明する。図８はトランジスタ製造の工程フローの一部を表している。ステップ＃１において、フォトリソグラフィーによりエッチングマスクを形成する。ステップ＃２において、エッチングマスクの寸法測定を行う。ステップ＃３において、エッチングマスクをトリミングして寸法調整を行う。ステップ＃４において、エッチングを行う。ステップ＃５において、エッチング残留物の除去を行う。ステップ＃６において、被エッチング物の寸法測定を行い、ステップ＃７において、その結果からステップ＃３のエッチングマスクのトリミングによる寸法調整とステップ＃４のエッチングに用いる加工条件の少なくとも何れか一方を修正する必要があるか判定する。ステップ＃７の判定結果に応じて必要な場合は、ステップ＃８において、トリミングレシピの調整値を計算してステップ＃３のトリミング条件を変更するか、ステップ＃９において、エッチングレシピの調整値を計算してステップ＃４のエッチング条件を変更するかの少なくとも何れか一方を行う。これより後に処理されるウェハは、より改善された条件で処理が行われる。
【０００５】
ゲート長の加工バラツキは、第１にロット間のバラツキ、第２に同一ロット内のウェハ間のバラツキ、第３に各ウェハ面内のバラツキの３つに分類される。
【０００６】
ロット間のバラツキと同一ロット内のウェハ間のバラツキは、主に処理チャンバー内での処理条件の変化によるものであり、チャンバー内壁の表面状態変化によるガスの吸着脱離が変化すること等が主な原因である。特許文献１に開示された上記従来方法は、最初に処理したウェハにおけるエッチング結果を直ちに次のウェハ処理に反映できるため、このような処理条件の変化が起こっていれば、最初のウェハのエッチング結果に変化が起こり、その変化は測定結果に反映されるので、測定結果に基づいて加工条件を修正することで当該条件変化の一部を打ち消すことができる。この結果、３つに分類されたゲート長の加工バラツキの内、第１のロット間バラツキと第２のロット内ウェハ間バラツキに関しては改善される。
【０００７】
ところで、トランジスタのドレイン電流は、トランジスタ形成後にその表面に形成された窒化シリコン膜の応力の影響を受けることが一般的に知られている。また、窒化シリコン膜に紫外線を照射することでその応力が変化することは公知であり、例えば、下記の特許文献２等に、チップ表面の保護膜に窒化シリコン膜を使用した場合の応力低下に関する開示がある。
【０００８】
【特許文献１】特開２００５−１２９９０６号公報
【特許文献２】特開平０８‐２０３８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された上記従来方法では、以下に示す課題がある。つまり、３つに分類されたゲート長の加工バラツキの内、第３のウェハ面内のバラツキは加工中のウェハ面内の温度分布、エッチングガスの濃度分布等に基づくものであるため、上記従来方法を用いても改善することはできない。また上記従来方法では、エッチングを行った後は加工されたゲート線幅が加工目標範囲から外れていた場合に、これを修復することはできない。従って、上述のゲート長の加工バラツキの結果として生じるウェハ面内のドレイン電流バラツキは、上記従来方法を用いても改善することはできない。
【００１０】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、トランジスタのドレイン電流がその表面に形成された絶縁膜の応力によって変化することを利用して、ウェハ面内におけるドレイン電流バラツキの抑制された半導体装置を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体装置は、ＭＯＳ型トランジスタ素子上に絶縁膜を有し、前記ＭＯＳ型トランジスタ素子のゲート線幅の設計値からの変動量に応じて、前記絶縁膜の応力が調整されていることを第１の特徴とする。
【００１２】
更に、本発明に係る半導体装置は、上記第１の特徴に加え、前記ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴであって、同じ設計値に対して前記ゲート線幅が小さいほど前記応力が大きくなるように調整されていることを第２の特徴とする。
【００１３】
更に、本発明に係る半導体装置は、上記第１の特徴に加え、前記ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴであって、同じ設計値に対して前記ゲート線幅が大きいほど前記応力が大きくなるように調整されていることを第３の特徴とする。
【００１４】
更に、本発明に係る半導体装置は、上記第１乃至第３の何れかの特徴に加え、前記絶縁膜が窒化シリコン膜であることを第４の特徴とする。尚、窒化シリコン膜に微量の窒素、シリコン以外の元素を含んでいても良い。
【００１５】
上記目的を達成するための本発明に係る半導体装置の製造方法は、上記第１の特徴の半導体装置の製造方法であって、半導体基板上に、素子分離領域及びウェルを形成後、ゲート酸化膜とゲート材料膜を順番に形成するトランジスタ形成第１工程と、前記ゲート材料膜上に、第１のレジストパターンを形成するトランジスタ形成第２工程と、前記第１のレジストパターンをマスクに、前記ゲート材料膜をエッチングしてゲート電極を形成するトランジスタ形成第３工程と、同一ウェハ内の少なくとも１ヶ所以上で前記エッチング後の前記ゲート電極のゲート線幅を計測するゲート線幅計測工程と、ソース及びドレインを形成してＭＯＳ型トランジスタ素子を完成させるトランジスタ形成第４工程と、前記ＭＯＳ型トランジスタ素子の上面を含むウェハ全面に、紫外線照射によって応力の変化する応力調整用絶縁膜を形成する応力調整膜形成工程と、前記ＭＯＳ型トランジスタ素子が形成された素子形成領域の少なくとも一部領域の前記応力調整用絶縁膜に、前記ゲート線幅計測工程において計測された前記ゲート線幅の設計値からの変動量に応じた照射条件で紫外線を照射する紫外線照射工程と、を有することを第１の特徴とする。
【００１６】
更に、本発明に係る半導体装置の製造方法は、上記第１の特徴に加え、前記応力調整膜形成工程で形成する前記応力調整用絶縁膜が窒化シリコン膜であることを第２の特徴とする。
【００１７】
更に、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加え、前記紫外線照射工程において、同一ウェハ内の所定の照射条件の紫外線照射対象領域が露出するように遮光板を用いて他の領域を遮光して、前記所定の照射条件で当該紫外線照射対象領域に紫外線を照射することを第３の特徴とする。
【００１８】
更に、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加え、前記紫外線照射工程において、同一ウェハ内の所定の照射条件の紫外線照射対象領域がフォトリソグラフィーによりパターニングされて開口した遮光マスクを用いて、前記所定の照射条件で当該紫外線照射対象領域に紫外線を照射することを第４の特徴とする。
【００１９】
更に、本発明に係る半導体装置の製造方法は、上記第３または第４の特徴に加え、前記トランジスタ形成第１工程、前記トランジスタ形成第２工程、前記トランジスタ形成第３工程、及び、前記トランジスタ形成第４工程において、同一チップ内にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの２種類のＭＯＳ型トランジスタ素子が形成され、前記紫外線照射工程において、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの夫々に対して、異なる紫外線照射対象領域がフォトリソグラフィーによりパターニングされて開口した遮光マスクを用いて、異なる照射条件で紫外線を各別に照射することを第５の特徴とする。
【００２０】
更に、本発明に係る半導体装置の製造方法は、上記第３または第４の特徴に加え、前記紫外線照射工程において、同一チップ内の照射条件の異なる複数の紫外線照射対象領域の夫々に対して、夫々に対応する前記紫外線照射対象領域がフォトリソグラフィーによりパターニングされて開口した遮光マスクを用いて、夫々に対応する照射条件で紫外線を各別に照射することを第６の特徴とする。
【００２１】
更に、本発明に係る半導体装置の製造方法は、上記第５または第６の特徴に加え、前記紫外線照射工程において、同じ照射条件の前記紫外線照射対象領域内の前記ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴである場合は、当該紫外線照射対象領域への紫外線の照射量が、同じ設計値に対して前記ゲート線幅が小さいほど前記応力調整用絶縁膜の応力が大きくなるように調整されることを第７の特徴とする。
【００２２】
更に、本発明に係る半導体装置の製造方法は、上記第５または第６の特徴に加え、前記紫外線照射工程において、同じ照射条件の前記紫外線照射対象領域内の前記ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴである場合は、当該紫外線照射対象領域への紫外線の照射量が、同じ設計値に対して前記ゲート線幅が大きいほど前記応力調整用絶縁膜の応力が大きくなるように調整されることを第８の特徴とする。
【００２３】
更に、本発明に係る半導体装置の製造方法は、上記第１乃至第８の何れかの特徴に加え、前記応力調整膜形成工程後に、前記応力調整用絶縁膜上に、酸化シリコン膜を含む層間絶縁膜を形成する工程と、前記応力調整用絶縁膜と前記層間絶縁膜にコンタクト孔を形成する工程と、前記コンタクト孔に導電体を充填する工程と、前記層間絶縁膜上に、導電材料からなる配線パターンを形成する工程と、を更に有し、前記紫外線照射工程が、前記応力調整膜形成工程より後に実行されることを第９の特徴とする。
【発明の効果】
【００２４】
上記特徴の半導体装置によれば、半導体素子上の絶縁膜の応力がゲート線幅の設計値からの変動量に応じて調整されるため、ゲート線幅の設計値からの変動量に起因するドレイン電流の変動を抑制できる。更に、絶縁膜の応力調整を同一ウェハ面内で１または複数のＭＯＳ型トランジスタ素子単位で実行することで、同一ウェハ面内での当該ドレイン電流の変動を抑制することが可能となる。更に、ドレイン電流の変動を抑制することで半導体装置の歩留まりを上げることができる。更に、エッチング時にゲート線幅が加工目標範囲から外れていた場合にも修復することができる。
【００２５】
特に、上記第２の特徴の半導体装置によれば、Ｐ型ＭＯＳＦＥＴのドレイン電流の変動が抑制され、また、上記第３の特徴の半導体装置によれば、Ｎ型ＭＯＳＦＥＴのドレイン電流の変動が抑制される。
【００２６】
また、上記特徴の半導体装置の製造方法によれば、ゲート線幅計測工程において計測されたゲート線幅の設計値からの変動量に応じた照射条件で、紫外線照射工程において応力調整用絶縁膜に紫外線を照射するので、ゲート線幅の設計値からの変動量に応じて変化するＭＯＳ型トランジスタ素子のドレイン電流の変動を抑制する方向に応力調整用絶縁膜の応力が変化するので、ＭＯＳ型トランジスタ素子のドレイン電流の変動を抑制できる。また、ゲート線幅計測工程と紫外線照射工程は、半導体装置の製造途中で実行されるため、同じウェハ面内の１または複数のＭＯＳ型トランジスタ素子単位で、ゲート線幅の設計値からの変動量に応じたドレイン電流の変動を抑制可能となる。更に、ドレイン電流の変動を抑制することで半導体装置の歩留まりを上げることができる。更に、エッチング時にゲート線幅が加工目標範囲から外れていた場合にも修復することができる。
【００２７】
特に、上記第３の特徴の半導体装置の製造方法によれば、紫外線照射工程を同じウェハ面内の１または複数の領域単位で、遮光板を用いて紫外線照射対象領域を露出させることで、夫々に適した照射条件で紫外線照射対象領域に紫外線を照射することができるので、ウェハ面内のドレイン電流の変動を抑制可能となる。
【００２８】
また、上記第４の特徴の半導体装置の製造方法によれば、紫外線照射工程を同じウェハ面内の１または複数のＭＯＳ型トランジスタ素子単位で、フォトリソグラフィーにより作製された遮光マスクを用いて紫外線照射対象領域を露出させることで、夫々に適した照射条件で紫外線照射対象領域に紫外線を照射することができるので、ウェハ面内のドレイン電流の変動を抑制可能となる。
【００２９】
また、上記第５の特徴の半導体装置の製造方法によれば、同一チップ内にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの２種類のＭＯＳ型トランジスタ素子が形成されるＣＭＯＳ型半導体装置において、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの夫々に対してウェハ面内のドレイン電流の変動を抑制可能となる。
【００３０】
また、上記第６の特徴の半導体装置の製造方法によれば、例えば、ゲート長の設計値の異なるトランジスタに対しては、設計値からの変動量が同じであっても、ドレイン電流の変動率が異なるため、ドレイン電流の変動率の異なるトランジスタに対して個別にその上部の応力調整用絶縁膜の応力を最適な調整が可能となり、より効果的にドレイン電流の変動を抑制できる。
【００３１】
また、上記第７の特徴の半導体装置の製造方法によれば、Ｐ型ＭＯＳＦＥＴのドレイン電流の変動が抑制され、また、上記第８の特徴の半導体装置の製造方法によれば、Ｎ型ＭＯＳＦＥＴのドレイン電流の変動が抑制される。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３３】
図１は、本発明方法により製造される本発明装置のＭＯＳ型トランジスタ素子の工程断面図である。以下、図１（Ａ）〜（Ｆ）を参照して、本発明方法の各工程の処理手順について説明する。
【００３４】
図１（Ａ）に示すように、半導体基板１上に、素子分離領域３となる酸化膜及びウェル２を形成後、ゲート酸化膜５とゲート材料膜４ａを順番に形成する（トランジスタ形成第１工程）。引き続き、図１（Ｂ）に示すように、ゲート材料膜４ａ上にフォトリソグラフィーによるゲートエッチング用の第１のレジストパターン６を形成する（トランジスタ形成第２工程）。引き続き、図１（Ｃ）に示すように、その第１のレジストパターン６をマスクとしてゲート酸化膜５とゲート材料膜４ａをエッチングしてゲート電極４を形成する（トランジスタ形成第３工程）。
【００３５】
図１（Ｃ）に示す状態で、ウェハ面内の複数箇所においてゲート線幅Ｌｇの測定を行う（ゲート線幅計測工程）。測定は走査型電子顕微鏡を使用して行い、測定する場所はゲート線幅のバラツキを反映している場所であり、例えばゲート線幅Ｌｇが８０〜１５０ｎｍ程度のトランジスタのゲート電極４を用いる。ウェハ面内の複数チップで測定を行うが、各測定箇所では同じ設計寸法のトランジスタを使用する。
【００３６】
引き続き、図１（Ｄ）に示すように、ゲート線幅計測工程後に、ゲート電極４をマスクとしてＬＤＤ注入（図示せず）を行い、ゲート電極４の側壁にサイドウォール７を形成し、ソース８、ドレイン９、ゲート電極４の不純物注入を行い、ソース８、ドレイン９、及び、ゲート電極４上にシリサイド（図示せず）の形成等を行って、ＭＯＳ型トランジスタ素子が完成する（トランジスタ形成第４工程）。図１（Ｄ）では、ＬＤＤ注入領域やシリサイド形成領域は説明上不要なので、当該領域の図示は省略している。
【００３７】
引き続き、図１（Ｅ）に示すように、形成されたＭＯＳ型トランジスタ素子上に、より詳細には、ゲート電極４、サイドウォール７、ソース８、及び、ドレイン９の各上面（露出面）を覆うようにウェハ全面に窒化シリコン膜１０（応力調整用絶縁膜に相当）を形成する（応力調整膜形成工程）。窒化シリコン膜１０の膜厚は２０ｎｍから６０ｎｍ程度がよく、より好ましくは、４０ｎｍである。窒化シリコン膜１０の成膜条件は、プラズマＣＶＤ法（化学気相成長法）を使用し、成膜温度が２５０℃から３５０℃の範囲、原料ガスにＳｉＨ４（シラン）とＮＨ３（アンモニア）を用い、流量はシラン２０〜８０ｓｃｃｍ、アンモニア１００〜５００ｓｃｃｍであり、ＣＶＤチャンバー内は圧力５００Ｐａから２０００Ｐａである。
【００３８】
引き続き、図１（Ｆ）に示すように、成膜された窒化シリコン膜１０に、紫外線１１を照射して、窒化シリコン膜１０の応力を調整する（紫外線照射工程）。尚、紫外線１１の照射量は、ゲート線幅の目標値（設計値）からの変動量（バラツキ）に応じた照射条件となるように、以下の要領で導出する。
【００３９】
図２（Ａ）及び（Ｂ）は、本願発明者の検討結果であり、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの各ゲート線幅（Ｌ１、Ｌ２、Ｌ３）における窒化シリコン膜１０の応力とドレイン電流の関係を示す特性図である。図２（Ａ）において、応力−電流特性直線ＰＬ１、ＰＬ２、ＰＬ３は、ゲート線幅Ｌ１、Ｌ２、Ｌ３（Ｌ１＜Ｌ２＜Ｌ３）における、窒化シリコン膜１０の応力とＰ型ＭＯＳＦＥＴのドレイン電流の関係を表わしている。また、図２（Ｂ）において、応力−電流特性直線ＮＬ１、ＮＬ２、ＮＬ３は、ゲート線幅Ｌ１、Ｌ２、Ｌ３（Ｌ１＜Ｌ２＜Ｌ３）における、窒化シリコン膜１０の応力とＮ型ＭＯＳＦＥＴのドレイン電流の関係を表わしている。尚、図２では、各応力−電流特性は直線で近似的に表示されているが、例えば、２次曲線や３次曲線で近似的に表示されても構わない。
【００４０】
図２（Ａ）または（Ｂ）を用いて、各ゲート線幅の領域に与えるべき応力量を見積る。紫外線１１の照射対象がＰ型ＭＯＳＦＥＴの場合には、図２（Ａ）に示す応力−電流特性を使用し、照射対象がＮ型ＭＯＳＦＥＴの場合には、図２（Ｂ）に示す応力−電流特性を使用する。以下、Ｐ型ＭＯＳＦＥＴの場合を例に説明する。
【００４１】
図２（Ａ）の横軸に示す応力Ｓ０は紫外線照射前の窒化シリコン膜１０の応力の初期値である。また、Ｐ型ＭＯＳＦＥＴのドレイン電流の目標値は図２（Ａ）の縦軸にＩｄｐ０で表示している。ゲート線幅がＬ１、Ｌ２、Ｌ３である場合は、各々、窒化シリコン膜の応力がΔＳｐ１（＝Ｓｐ１−Ｓ０）、ΔＳｐ２（＝Ｓｐ２−Ｓ０）、ΔＳｐ３（＝Ｓｐ３−Ｓ０）だけ増えれば、その応力値が夫々Ｓｐ１、Ｓｐ２、Ｓｐ３となりドレイン電流が何れのゲート線幅においても目標値Ｉｄｐ０になる。ここで、ΔＳｐ１＞ΔＳｐ２＞ΔＳｐ３の関係にあるので、ゲート線幅が大きいほど、応力増加量は小さくなる。
【００４２】
次に、ゲート線幅がＬ１、Ｌ２、Ｌ３以外の場合における、必要な応力の見積り方法を以下に示す。図３はゲート線幅とドレイン電流の関係を模式的に示す特性図である。図３においてＩ１、Ｉ２、Ｉ３は各々ゲート線幅Ｌ１、Ｌ２、Ｌ３におけるドレイン電流値である。図３ではゲート線幅とドレイン電流の関係の一例を下側に凸の曲線で近似しているが、ゲート線幅とドレイン電流の関係は必ずしも下側に凸の曲線で近似されるとは限らない。窒化シリコン膜１０の応力を変更した複数の試料を用いて、図３の特性図を複数作成すると、図２横軸の各応力値に対して図３中の近似曲線３１から任意のゲート線幅におけるドレイン電流の予想値が得られる。図２において、図３の近似曲線３１から得られた各ゲート線幅におけるドレイン電流の予想値を結ぶ近似線を引けば、この近似線を用いて任意のゲート線幅に対して与えるべき応力量を見積ることができる。
【００４３】
次に、上記要領で導出した応力を与えるための紫外線照射時間の見積り方法を、図４を用いて説明する。図４中の直線４１は窒化シリコン膜１０の紫外線照射時間と応力の関係である。図４では、紫外線照射時間と応力の関係を直線で表している。紫外線照射時間と応力の関係は、窒化シリコン膜１０の組成、膜構造や応力の範囲により必ずしも直線ではないが、ここでは直線として説明する。図４中のＴ０は紫外線照射時間が０秒であることを表わし、その場合の応力値Ｓ０が窒化シリコン膜１０の紫外線照射前の初期応力値である。また、ドレイン電流が目標値となるために必要な窒化シリコン膜１０の応力がＳ１で示されている。応力Ｓ１と直線４１の交点の時間Ｔ１が、紫外線照射時間であり、この照射時間Ｔ１の紫外線照射により応力ΔＳ１（＝Ｓ１−Ｓ０）が窒化シリコン膜１０に新たに加えられ、窒化シリコン膜１０の応力がＳ１となり、ドレイン電流が目標値となる。
【００４４】
以下、Ｐ型ＭＯＳＦＥＴに対する紫外線照射の具体例を説明する。図２（Ａ）において、ゲート線幅Ｌ２＝８０ｎｍを目標値とした場合に、ゲート線幅Ｌ１＝７６ｎｍとゲート線幅Ｌ３＝８４ｎｍにばらついた場合、ドレイン電流の目標値からのバラツキは８％であった。この場合、窒化シリコン膜の応力をゲート幅Ｌ１の部分では、紫外線照射前の初期応力値Ｓ０から＋０．６５ＧＰａ、ゲート幅Ｌ３の部分では紫外線照射前の初期応力値Ｓ０から＋０．１６ＧＰａ増大させることで、ドレイン電流を目標値１５０μＡ／μｍに揃えることができる。この応力増加を生じさせるために７００ｍＷ／ｃｍ２の紫外線をゲート幅Ｌ１の部分には１４５秒間、ゲート幅Ｌ３の部分には３６秒間照射する。紫外線の照射出力は３００ｍＷ／ｃｍ２から１０００ｍＷ／ｃｍ２の範囲を使用すればよい。尚、本実施例では、図２（Ａ）に示すように、ゲート線幅Ｌ２＝８０ｎｍに対してばらつかない場合でも、紫外線照射前の初期応力値Ｓ０に対して応力増加を生じさせることで、ドレイン電流が目標値１５０μＡ／μｍとなる。
【００４５】
以上の結果、上記要領でゲート線幅の目標値（設計値）からの変動量に応じてウェハ上の紫外線照射工程で紫外線照射の対象となる各領域（紫外線照射対象領域）における最適な照射時間が見積られる。
【００４６】
尚、上述の紫外線照射対象領域がＰ型ＭＯＳＦＥＴである場合の説明では、紫外線照射対象領域への紫外線の照射量が、同じ設計値に対してゲート線幅が小さいほど窒化シリコン膜の応力が大きくなるように調整される。これは、図２（Ａ）において、Ｐ型ＭＯＳＦＥＴの応力−電流特性直線ＰＬ１、ＰＬ２、ＰＬ３が、ゲート線幅が小さいほどドレイン電流が大きくなり、また応力が大きいほどドレイン電流が小さくなるためである。つまり、Ｐ型ＭＯＳＦＥＴに対しては、ゲート線幅が小さくなってドレイン電流が増加する方向への変動に対して、紫外線照射によってドレイン電流が減少することより、ゲート線幅の変動によるドレイン電流の増加を抑制できる。
【００４７】
これに対して、紫外線照射対象領域がＮ型ＭＯＳＦＥＴである場合には、紫外線照射対象領域への紫外線の照射量が、同じ設計値に対してゲート線幅が大きいほど窒化シリコン膜の応力が大きくなるように調整される。これは、図２（Ｂ）において、Ｎ型ＭＯＳＦＥＴの応力−電流特性直線ＮＬ１、ＮＬ２、ＮＬ３が、ゲート線幅が大きいほどドレイン電流が小さくなり、また応力が大きいほどドレイン電流が大きくなるためである。つまり、Ｎ型ＭＯＳＦＥＴに対しては、ゲート線幅が大きくなってドレイン電流が減少する方向への変動に対して、紫外線照射によってドレイン電流が増加することより、ゲート線幅の変動によるドレイン電流の減少を抑制できる。
【００４８】
尚、本実施形態では、最小線幅のトランジスタを用いて応力の調整値を決めている。これは、ゲート線幅が小さいトランジスタほど、ゲート線幅バラツキによるドレイン電流のバラツキが顕著に現れるためである。線幅が最小線幅より大きいトランジスタに関しても、ゲートエッチングシフト量のウェハ面内分布傾向は最小線幅のトランジスタと同じなので、最小線幅でないトランジスタを用いても同様な改善効果が得られるが、応力調整の基準にするには上記理由により最小線幅のトランジスタを使用するのが好ましい。
【００４９】
次に、紫外線照射工程において、紫外線の照射条件（照射時間）の異なるウェハ上の複数の紫外線照射対象領域の１つを選択する方法について説明する。
【００５０】
図５に示すように、本実施形態では、図面上の上下方向に移動可能な２枚の可動遮光板５１と図面上の左右方向に移動可能な２枚の可動遮光板５２を用いて、ウェハ５３上に区画された複数の領域の一部の紫外線照射対象領域５４が開口するように、紫外線照射対象領域５４以外の遮光領域５５（ハッチング部分）を遮蔽する。可動遮光板５１，５２は紫外線を透過しない材料で形成され、遮光領域には紫外線が照射されずに、紫外線照射対象領域５４にのみ紫外線が照射される。なお本例ではウエハ上をあらかじめ複数の領域に分けてその中から一部を選択して紫外線を照射しているが、任意の領域を選択して紫外線を照射してもかまわない。
【００５１】
可動遮光板５１，５２の位置を変更することで、別の照射条件の紫外線照射対象領域を選択して、当該別の照射条件で紫外線を照射することができる。また、１回目で開口した紫外線照射対象領域と２回目で開口した紫外線照射対象領域に重複する領域がある場合には、当該重複領域には、１回目の照射時間と２回目の照射時間の合計の照射時間で紫外線が照射されることになる。ここで、ある矩形の紫外線照射対象領域Ａの照射時間をＴａとし、その内側にある別の矩形の紫外線照射対象領域Ｂの照射時間がＴｂ（＞Ｔａ）である場合には、紫外線照射対象領域Ａに対して、照射時間Ｔａで紫外線照射した後、可動遮光板５１，５２を移動して、紫外線照射対象領域Ｂのみを開口して、照射時間（Ｔｂ−Ｔａ）で紫外線照射すれば、紫外線照射対象領域Ｂは照射時間Ｔｂで紫外線照射される。
【００５２】
次に、紫外線照射工程後からは、ウェハプロセス完了までの一般的な処理手順につき、図６を用いて簡単に説明する。
【００５３】
先ず、図６（Ａ）に示すように、紫外線照射工程後に、窒化シリコン膜１０上に、酸化シリコン膜の層間絶縁膜１２を形成する。層間絶縁膜１２は、素子形成領域（素子分離領域３で囲まれた領域）とその上方に形成される配線層とを電気的に分離するための絶縁層である。引き続き、図６（Ｂ）に示すように、通常のフォトリソグラフィーとエッチングを使用して、層間絶縁膜１２と窒化シリコン膜１０にコンタクト孔１３を開口する。引き続き、ウェハ全面にバリアメタルとタングステン（コンタクトプラグ用の導電体膜）を成膜した後、ＣＭＰ（化学的機械的研磨法）を用いて、コンタクト孔１３内以外の層間絶縁膜１２の表面より上側に設けられたバリアメタルとタングステンを除去し、図６（Ｃ）に示すように、コンタクト孔１３内にコンタクトプラグ用の導電体１４が充填される。引き続き、ウェハ全面に配線１５となる金属膜を形成した後、図６（Ｄ）に示すように、通常のフォトリソグラフィーとエッチングを用いて配線１５となる金属パターンを形成する。
【００５４】
尚、多層配線を形成する場合には、図６に示す各工程を同様の要領で繰り返し実行すれば良い。但し、２回目以降のコンタクト孔を開口する場合は、一層下側の配線層まで貫通するコンタクト孔を開口する。
【００５５】
次に、本発明の別実施形態について説明する。
【００５６】
〈１〉上記実施形態では、紫外線照射工程は、図１（Ｆ）に示すように、窒化シリコン膜１０が成膜された直後に、つまり、図６（Ａ）に示す層間絶縁膜１２の形成前に行ったが、紫外線照射工程は、図１（Ｅ）に示す応力調整膜形成工程で窒化シリコン膜１０が成膜された以降であれば、窒化シリコン膜１０の成膜直後に限定されない。例えば、図６（Ａ）に示す層間絶縁膜１２の形成された状態、図６（Ｂ）に示すコンタクト孔１３が開口された状態、或いは、図６（Ｃ）に示すコンタクト孔１３内に導電体１４が充填された状態で、紫外線照射工程を行ってもよい。
【００５７】
〈２〉上記実施形態では、紫外線照射工程において、図５に示す可動遮光板５１，５２を用いてウェハ上の紫外線照射対象領域を選択する方法を説明したが、紫外線照射対象領域の選択方法として、フォトリソグラフィーを用いてパターニングした遮光マスクを使用するのも好ましい。
【００５８】
フォトリソグラフィーを用いてパターニングした遮光マスクを使用する紫外線照射工程について、図７を用いて説明する。
【００５９】
先ず、図７（Ａ）に示すように、図１（Ｅ）に示す応力調整膜形成工程の後、紫外線照射工程に移行する前に、ウエハ全面に酸化シリコン膜７１、チタン膜７２を成膜する。酸化シリコン膜７１は膜厚２０ｎｍであり、通常のＣＶＤ法により成膜する。チタン膜７２は膜厚４０ｎｍであり、通常のスパッタ法により成膜する。或る照射条件で紫外線照射すべき紫外線照射対象領域２１に対して、当該紫外線照射対象領域２１のみが開口し、その他の部分２２が覆われるフォトレジスト膜２３を、通常のフォトリソグラフィーを用いてチタン膜７２上に形成する。その後図７（Ｂ）に示すようにフォトレジスト膜２３に覆われていない部分のチタン膜７２を１％ＨＦ水溶液によるウエットエッチングにより除去する。
【００６０】
引き続き、図７（Ｃ）に示すように、紫外線照射工程に移行して、紫外線照射対象領域２１に紫外線１１を照射する。紫外線照射後、図７（Ｄ）に示すように、フォトレジスト膜２３を除去しさらにチタン膜７２、酸化シリコン膜７１を共に１％ＨＦ水溶液を用いて除去する。図７（Ｄ）中、窒化シリコン膜１０の紫外線が照射された部分２４がハッチングで表記されている。斯かる要領で選択された紫外線照射対象領域に紫外線が照射される。
【００６１】
尚、図示していないが、１回目の紫外線照射以降に、更に別の紫外線照射対象領域に別の照射条件で紫外線照射を１回以上行う場合には、酸化シリコン膜７１、チタン膜７２の形成とフォトレジスト膜２３によるパターニング、紫外線照射、フォトレジスト膜２３、チタン膜７２、酸化シリコン膜７１の除去を、上記と同じ要領で繰り返せばよい。
【００６２】
更に、図５に示す可動遮光板５１，５２を用いてウェハ上の紫外線照射対象領域を選択する方法と、図７に示すフォトリソグラフィーを用いてパターニングした遮光マスクによりウェハ上の紫外線照射対象領域を選択する方法の両方を組み合わせて使用しても構わない。
【００６３】
〈３〉上記実施形態では、紫外線照射によるドレイン電流調整の対象となるトランジスタとして、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの何れか一方を想定して説明したが、本発明装置は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの両方を備えるＣＭＯＳ型半導体装置であってもよい。
【００６４】
この場合、例えば図７において、紫外線照射対象領域２１のトランジスタがＰ型ＭＯＳＦＥＴでウェル２ａがＮ型ウェルであって、その他の部分２２のトランジスタがＮ型ＭＯＳＦＥＴでウェル２ｂがＰ型ウェルであり、更に、紫外線照射対象領域２１のＰ型ＭＯＳＦＥＴとその他の部分２２のＮ型ＭＯＳＦＥＴの両方に対してドレイン電流の調整が必要な場合を想定すると、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴにおいてゲート線幅の変動は線幅の減少か増大は同じように起こるため、両方のＭＯＳＦＥＴのドレイン電流は同じ方向（増加方向または減少方向）に調整する必要がある。しかし、紫外線照射によって窒化シリコン膜１０の応力が増加する場合には、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴにおいて、ドレイン電流は逆方向に変化するため、同じ照射条件で同時に紫外線照射を行うことは不可能である。従って、紫外線照射対象領域２１のＰ型ＭＯＳＦＥＴとその他の部分２２のＮ型ＭＯＳＦＥＴは別々に紫外線照射を行う必要があり、夫々に対して、紫外線照射対象領域２１が開口した遮光マスクを形成して紫外線照射対象領域２１に紫外線照射した後に、当該紫外線照射対象領域２１が開口した遮光マスクを除去して、新たに、その他の部分２２が開口した遮光マスクを形成して、その他の部分２２を別の紫外線照射対象領域として紫外線照射した後に、その他の部分２２が開口した遮光マスクを除去するようにすればよい。
【００６５】
尚、上述の如く、Ｐ型ＭＯＳＦＥＴにおいては応力の増加によってドレイン電流を減らす方向への調整が可能で有り、Ｎ型ＭＯＳＦＥＴにおいては応力の増加によってドレイン電流を増やす方向への調整が可能であるため、紫外線照射前のゲート線幅の変動範囲内でのＰ型ＭＯＳＦＥＴのドレイン電流の変動範囲をドレイン電流の目標値より大きく設定し、紫外線照射前のゲート線幅の変動範囲内でのＮ型ＭＯＳＦＥＴのドレイン電流の変動範囲をドレイン電流の目標値より小さく設定することで、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのドレイン電流の変動を個別に調整できる。
【００６６】
〈４〉上記実施形態では、紫外線照射によって応力が変化する応力調整用絶縁膜として、窒化シリコン膜を使用する場合を説明したが、窒化シリコン膜の成膜条件は、上記実施形態に記載の条件に限定されるものではない。また、窒化シリコン膜に微量の窒素、シリコン以外の元素を含んでいても同様の効果が得られるものと考えられる。更に、応力調整用絶縁膜は、窒化シリコン膜以外にも、紫外線照射によって、窒化シリコン膜の場合と同程度のドレイン電流変化を誘起可能に応力が変化（増加または減少）する絶縁材料であれば使用可能である。
【産業上の利用可能性】
【００６７】
本発明に係る半導体装置及びその製造方法は、半導体装置内に形成されるトランジスタ素子の電気的特性のウェハ面内でのバラツキの抑制に利用できる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体装置の製造方法の一実施形態における各工程の処理手順を示すＭＯＳ型トランジスタ素子の工程断面図
【図２】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの各ゲート線幅における窒化シリコン膜の応力とドレイン電流の関係を模式的に示す特性図
【図３】ＭＯＳ型トランジスタ素子のゲート線幅とドレイン電流の関係を模式的に示す特性図
【図４】紫外線照射時間と窒化シリコン膜の応力の関係を模式的に示す特性図
【図５】本発明に係る半導体装置の製造方法の一実施形態における紫外線照射対象領域の選択方法の一例を説明する図
【図６】本発明に係る半導体装置の製造方法の一実施形態における応力調整膜形成工程後の各工程の処理手順を示すＭＯＳ型トランジスタ素子の工程断面図
【図７】本発明に係る半導体装置の製造方法の一実施形態における紫外線照射対象領域の選択方法の他の一例を説明するＭＯＳ型トランジスタ素子の工程断面図
【図８】従来のトランジスタ製造工程の処理手順を示すフローチャート
【符号の説明】
【００６９】
１：    シリコン基板
２，２ａ，２ｂ：  ウェル
３：    素子分離領域
４：    ゲート電極
４ａ：  ゲート材料膜
５：    ゲート酸化膜
６：    第１のレジストパターン
７：    サイドウォール
８：    ソース
９：    ドレイン
１０：  窒化シリコン膜（応力調整用絶縁膜）
１１：  紫外線
１２：  層間絶縁膜
１３：  コンタクト孔
１４：  コンタクトプラグ用の導電体
１５：  金属配線
２１：  紫外線照射対象領域
２２：  紫外線照射対象領域以外の領域
２３：  フォトレジスト膜
２４：  窒化シリコン膜の紫外線照射により応力が変化した部分
３１：  ゲート線幅とドレイン電流の関係を示す曲線
４１：  紫外線照射時間と応力の関係を示す直線
５１，５２：  可動遮光板
５３：  ウェハ
５４：  紫外線照射対象領域
５５：  遮光領域
Ｉ１，Ｉ２，Ｉ３：  ドレイン電流
Ｉｄｐ０，Ｉｄｎ０：  ドレイン電流の目標値
Ｌｇ，Ｌ１，Ｌ２，Ｌ３：  ゲート線幅
ＮＬ１，ＮＬ２，ＮＬ３：  Ｎ型ＭＯＳＦＥＴの応力−電流特性直線
ＰＬ１，ＰＬ２，ＰＬ３：  Ｐ型ＭＯＳＦＥＴの応力−電流特性直線
Ｓ０：  紫外線照射前の窒化シリコン膜の初期応力値
Ｓ１：  紫外線照射後の窒化シリコン膜の応力値
Ｓｎ１，Ｓｎ２，Ｓｎ３：  紫外線照射後の窒化シリコン膜の応力値
Ｓｐ１，Ｓｐ２，Ｓｐ３：  紫外線照射後の窒化シリコン膜の応力値
Ｔ０，Ｔ１：  紫外線照射時間
ΔＳ１：  追加すべき応力量
ΔＳｎ１，ΔＳｎ２，ΔＳｎ３：  紫外線照射による応力増加量
ΔＳｐ１，ΔＳｐ２，ΔＳｐ３：  紫外線照射による応力増加量
【図１】
2008016569.tif 000003
【図２】
2008016569.tif 000004
【図３】
2008016569.tif 000005
【図４】
2008016569.tif 000006
【図５】
2008016569.tif 000007
【図６】
2008016569.tif 000008
【図７】
2008016569.tif 000009
【図８】
2008016569.tif 000010