(57)【要約】【課題】アクセス速度の高速化と高信頼性とを実現することができるメモリシステムおよび情報処理装置を提供する。【解決手段】メモリシステム１０におけるキャッシュメモリ２０のキャッシュ方式を、領域によってライトスルー方式（ライトスルーキャッシュ領域ＷＴ）またはライトバック方式（ライトバックキャッシュ領域ＷＢ）に切り替えると共に、情報処理装置１１の電源部１５に入力される電源電圧の低下を検出したとき、動作可能なうちにライトバック方式に割り当てた領域のデータを不揮発性メモリ１９に書き戻すよう制御する。【選択図】図１
2008129771.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込みおよび読み出しが可能な不揮発性メモリと、
前記不揮発性メモリに書き込まれるデータの少なくとも一部を保持可能なキャッシュメモリと、
前記キャッシュメモリのキャッシュ方式を領域によってライトバック方式またはライトスルー方式に切り替えると共に、電源電圧の低下を検出したとき前記ライトバック方式に割り当てた領域のデータを前記不揮発メモリに書き戻すメモリ制御手段と、
を備えた
ことを特徴とするメモリシステム。
【請求項２】
前記ライトバック方式に割り当てる領域の容量は、前記電源電圧の低下を検出した後に書き戻し可能な容量である
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記ライトバック方式に割り当てる領域の容量が変更可能である
ことを特徴とする請求項１または請求項２に記載のメモリシステム。
【請求項４】
請求項３に記載のメモリシステムと、
当該情報処理装置の構成を調べる制御手段と、
を備え、
前記制御手段で調べた結果の装置構成に応じて前記容量を変更する
ことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリとキャッシュメモリを備えてキャッシュメモリのキャッシュ方式を制御するメモリシステム、および、そのメモリシステムを備えて各種情報を処理する情報処理装置に関する。
【背景技術】
【０００２】
コンピュータ内でデータやプログラムなどを記憶するメインメモリへのアクセス速度は、ＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）などのプロセッサの動作速度に比べて非常に遅い。この速度差を埋めるために、一般にはプロセッサとメインメモリとの間に、アクセス速度が速いキャッシュメモリを設けている。
【０００３】
キャッシュメモリには、大別するとライトバック方式（ライトバックキャッシュ）とライトスルー方式（ライトスルーキャッシュ）との２種類のキャッシュ方式がある。
【０００４】
ライトスルー方式では、データの書き込み時にキャッシュメモリだけでなくメインメモリにも書き込むため、書き込み時のアクセス時間は短縮できないが、データの読み出し時にはキャッシュメモリから読み出せるので高速アクセスが可能となる。また、不揮発性メモリの前段にキャッシュメモリを付加する場合でも、真のデータが常に不揮発性メモリ内に存在するため、たとえば、電源断時にキャッシュメモリ内のデータを不揮発性メモリへ退避させて保存するような特別な処理を実行しなくとも、正しいデータを維持することができる。
【０００５】
一方、ライトバック方式では、書き込み／読み出し時共に速いキャッシュメモリにアクセスするため、ライトスルー方式よりもシステムの動作速度を高速化することができる。ただし、不揮発性メモリの前段にキャッシュメモリを付加する場合には、真のデータがキャッシュメモリ内にのみ存在するため、電源断時にそのデータを不揮発性メモリに退避させるなどの処理が必要となる。
【０００６】
このようなキャッシュメモリを備えるメモリシステムにおいて、アクセス速度の高速化と、電源断時のデータ破壊を防止できる高信頼性（データ保障性）とを実現するために、プロセッサからのアクセスがメインメモリの不揮発性領域のアドレス領域に対するアドレスであるか否かを判定し、不揮発性領域のアドレス領域に対するアドレスの場合にのみ、キャッシュメモリに対するアクセス方式を、ライトバック方式からライトスルー方式に変更するキャッシュメモリ制御方法が提案されている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】特開平７−１９１９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のキャッシュ制御技術では、メインメモリの不揮発性領域にデータを書き込むときは、常にライトスルー方式となるため、書き込みが多いシステムではさほどの高速化が望めず、効果が薄くなる。
【０００９】
本発明は、上記の問題を解決しようとするものであり、アクセス速度の高速化と高信頼性（データ保障性）とを実現することができるメモリシステムおよび情報処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
かかる目的を達成するための本発明の要旨とするところは、次の各項の発明に存する。
【００１１】
［１］データの書き込みおよび読み出しが可能な不揮発性メモリと、
前記不揮発性メモリに書き込まれるデータの少なくとも一部を保持可能なキャッシュメモリと、
前記キャッシュメモリのキャッシュ方式を領域によってライトバック方式またはライトスルー方式に切り替えると共に、電源電圧の低下を検出したとき前記ライトバック方式に割り当てた領域のデータを前記不揮発メモリに書き戻すメモリ制御手段と、
を備えた
ことを特徴とするメモリシステム。
【００１２】
上記発明では、キャッシュメモリのキャッシュ方式を、領域によってライトバック方式またはライトスルー方式に切り替えることで、すなわち、キャッシュメモリにライトバックキャッシュ領域とライトスルーキャッシュ領域とを混在させることで、ライトバック方式による高速アクセスと、ライトスルー方式による高いデータ保障性とを実現できる。
【００１３】
特にこのメモリシステムでは、電源電圧の低下を検出したときライトバックキャッシュ領域のデータを不揮発メモリに書き戻すため、電源断に対するライトバックキャッシュ領域内のデータ保存が可能となり、ライトバックキャッシュ領域であってもデータを保障することができる。
【００１４】
［２］前記ライトバック方式に割り当てる領域の容量は、前記電源電圧の低下を検出した後に書き戻し可能な容量である
ことを特徴とする［１］に記載のメモリシステム。
【００１５】
上記発明では、ライトバックキャッシュ領域に、電源電圧の低下を検出した後に不揮発メモリへ書き戻す（退避する）ことができるデータ量を保持可能な容量だけ割り当て、たとえば残りの容量をライトスルーキャッシュ領域に割り当てることにより、高いデータ保障性を確保しつつ、通電中のアクセス速度を最大限に高速化することができる。
【００１６】
［３］前記ライトバック方式に割り当てる領域の容量が変更可能である
ことを特徴とする［１］または［２］に記載のメモリシステム。
【００１７】
上記発明では、たとえば、オペレータの手動による直接的な入力操作や、外部機器からのネットワーク通信による間接的な入力操作などを通して、ライトバックキャッシュ領域の容量が任意に設定変更できる。ライトスルーキャッシュ領域の容量については、ライトバックキャッシュ領域の容量を変更することで、相対的に変更してもよく、あるいは、変更せずにそのままとしてもよい。これにより、アクセス速度とデータ保障性（安全率）とのバランスが変えられるようになり、このメモリシステムを搭載した装置の使用状況などに応じて、最適化を図る、あるいはいずれかを重視するような設定変更が可能となり、利便性が向上する。
【００１８】
［４］［３］に記載のメモリシステムと、
当該情報処理装置の構成を調べる制御手段と、
を備え、
前記制御手段で調べた結果の装置構成に応じて前記容量を変更する
ことを特徴とする情報処理装置。
【００１９】
たとえば、オプション装着の有無などにより情報処理装置の構成が変化すると、それに伴い消費電力が変化し、電源断時における装置の動作可能時間が変化する。そのため、情報処理装置に設けられたメモリシステムが装置と電源を共有する一般的な構成では、メモリシステムの動作可能時間も変化し、キャッシュメモリのライトバックキャッシュ領域から不揮発性メモリへ退避できるデータ量も変わってくる。通常、オプション装着無しに比べてオプション装着有りの方が電力消費量は増加するため、電源断時の動作可能時間が短くなり、不揮発性メモリに退避できるデータ量は制限される。
【００２０】
これに対し、上記発明では、制御手段が調べた情報処理装置の構成に応じて、ライトバックキャッシュ領域の容量を自動的に変更する。たとえば、電力消費量が多くなるオプション装着有りでは、オプション装着無しに比べて、ライトバックキャッシュ領域の容量を少なくする。好ましくは、メモリシステムの動作可能時間内に書き戻すことができる最大の容量をライトバックキャッシュ領域に割り当てる。また、ライトスルーキャッシュ領域の容量については、［３］に記載の構成と同様に、ライトバックキャッシュ領域の容量を変更することで、相対的に変更してもよく、あるいは、変更せずにそのままとしてもよい。これにより、情報処理装置の構成が変化しても、電源断時にライトバックキャッシュ領域内のデータを不揮発性メモリに書き戻せなくなることが抑制または回避でき、高いデータ保障性を確保しつつ、アクセス速度を最大限に高速化することができる。
【発明の効果】
【００２１】
本発明に係るメモリシステムおよび情報処理装置によれば、アクセス速度の高速化と高信頼性とを実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面に基づき本発明の実施の形態を説明する。
【００２３】
図１は、本発明の実施の形態に係るメモリシステム１０を備えた情報処理装置１１の主要構成を示している。情報処理装置１１は、たとえば種々のデータを扱うパーソナル・コンピュータ、あるいは、主に画像データを扱うレーザプリンタやデジタル複合機などとして構成された装置であり、ＣＰＵ（Central Processing Unit）１２と、ブリッジ（Bridge）１３と、メモリシステム１０に設けられたＰＣＩ−Ｌｏｃａｌバスブリッジ（Bus Bridge）１４および不揮発性メモリ１９とを備えている。
【００２４】
ＣＰＵ１２は、演算処理機能を備えて装置全体の動作を制御し、メモリに対するデータの書き込みおよび読み出しでは、メモリのアドレスを指定することで特定のデータにアクセスする。
【００２５】
ブリッジ１３は、ＣＰＵ１２の外部バスとＰＣＩ（Peripheral Component Interconnect）バス、および、ＰＣＩバス同士を接続する役割を果たすＰＣＩ用チップセット（chip set）に含まれて構成されており、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４は、ＰＣＩバスとＬｏｃａｌバスとを橋渡しする役割を果たす。
【００２６】
ブリッジ１３には、電源部１５と、システムメモリ（ＤＲＡＭ（Dynamic Random Access Memory）１８とが接続されている。
【００２７】
電源部１５は、入力されたＡＣ（交流）電圧をＤＣ（直流）電圧に変換して、メモリシステム１０を含む情報処理装置１１内の各電気部品ＥＰや、情報処理装置１１に装着されたオプション部品ＯＰに電力供給する。また、電源部１５は、電源監視機能を備え、ＡＣ電源の瞬断や停電などで電源電圧（ＡＣ入力）の低下を検出すると、そのことをバスブリッジ１４を介してＣＰＵ１２に通知する。詳細には、電源部１５は、ＡＣ入力を平滑化してそのＡＣ入力に応じたＤＣ電圧に変換する平滑回路１６と、ＡＣ入力の低下を検出する検出回路１７とを備えており、平滑回路１６の出力電圧Ｆが予め定められたＡＣ入力低下の判別閾値を下回った場合に、ＡＣ入力（電源電圧）低下の発生を示すＡＣ断信号ＰＳをバスブリッジ１４へ出力する。
【００２８】
システムメモリ１８は、ＣＰＵ１２が実行するプログラムの格納やＣＰＵ１２がプログラムを実行する際のワークメモリなどに使用される揮発性のメモリである。
【００２９】
ＰＣＩ−Ｌｏｃａｌバスブリッジ１４は、情報処理装置１１が扱う各種データが記憶される不揮発性メモリ１９と接続されている。不揮発性メモリ１９は、電源がオフしても記憶内容が保持されるメモリであり、この不揮発性メモリ１９には、装置固有の各種パラメータなど、電源オフ後も保存すべき所定のデータが記憶される。また、本実施形態のメモリシステム１０は、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４と不揮発性メモリ１９によって構成されている。
【００３０】
図２は、本発明の実施の形態に係るＰＣＩ−Ｌｏｃａｌバスブリッジ１４の構成を示している。ＰＣＩ−Ｌｏｃａｌバスブリッジ１４は、キャッシュメモリ２０、キャッシュコントローラ２１、アドレステーブル２２、およびアドレスデコーダ２３と、ブリッジ１３側のＰＣＩバスとの接続部となるＰＣＩバスＩ／Ｆ２４、および、不揮発性メモリ１９側のＬｏｃａｌバスとの接続部となるＬｏｃａｌバスＩ／Ｆ２５とを備えている。
【００３１】
キャッシュメモリ２０は、不揮発性メモリ１９に書き込まれるデータを保持可能で、不揮発性メモリ１９よりも高速アクセス可能な揮発性のメモリである。このキャッシュメモリ２０は、たとえばメモリ容量が不揮発性メモリ１９と等しくされてアドレスが１対１に対応しており、不揮発性メモリ１９に書き込まれる全データを保持する。また、メモリ領域によってデータの書き込み方式（キャッシュ方式）がライトバック方式またはライトスルー方式に切り替られるように使用されている。
【００３２】
アドレステーブル２２は、キャッシュメモリ２０のライトバックキャッシュ（write-back Cache）領域ＷＢに割り当てたアドレス範囲とライトスルーキャッシュ（write-through Cache）領域ＷＴに割り当てたアドレス範囲を示す情報が登録されたテーブルである。このアドレステーブル２２には、開始アドレスと、サイズと、ライトバックキャッシュ領域かライトスルーキャッシュ領域かを示す種別情報とが対応付けて登録されている。
【００３３】
図３は、上記の対応付けがなされてアドレステーブル２２に登録されている情報（登録情報）の一例を示す説明図である。図３に例示する表では、３種類の開始アドレスを「ＸＸＸ／ＹＹＹ／ＺＺＺ」、各開始アドレスからの範囲を示すサイズを「ｘｘ／ｙｙ／ｚｚ」、それらに対応する種別情報を「Ｂ（ライトバックキャッシュ領域）／Ｔ（ライトスルーキャッシュ領域）で表している。
【００３４】
図３に示す例では、開始アドレス「ＸＸＸ」でサイズ「ｘｘ」の範囲はライトバックキャッシュ領域「Ｂ」に設定し、開始アドレス「ＹＹＹ」でサイズ「ｙｙ」の範囲はライトスルーキャッシュ領域「Ｔ」に設定し、開始アドレス「ＺＺＺ」でサイズ「ｚｚ」の範囲はライトバックキャッシュ領域「Ｂ」に設定して登録している。
【００３５】
また、ライトバックキャッシュ領域ＷＢには、保持したデータを電源電圧低下の検出後に、動作可能なうちに全て書き戻すことができる最大容量を割り当てており、残りの容量をライトスルーキャッシュ領域ＷＴに割り当てている。このライトバックキャッシュ領域ＷＢに割り当てる容量については、たとえば、測定または算定して予め求めた値（測定値／算定値）に基づいて設定している。
【００３６】
また、アドレステーブル２２は、固有値を記憶するものでも、書き換え可能とされてもよい。そしてたとえば、図３に例示した登録情報を不揮発性メモリ１９に記憶しておき、電源オン時にＣＰＵ１２が不揮発性メモリ１９からその登録情報を読み出し、アドレステーブル２２に設定する。
【００３７】
アドレスデコーダ２３は、データ書き込み時にＣＰＵ１２から送信されてきたアドレスが、アドレステーブル２２に登録されているアドレス範囲のうちの何れに対応するか判別し、属すると判別したアドレス範囲に対応付けて登録されている種別情報（Ｂ／Ｔ）を示す種別情報信号ＣＳをキャッシュコントローラ２１へ出力するよう構成されている。
【００３８】
キャッシュコントローラ２１は、入力された種別情報信号ＣＳが示す種別情報（Ｂ／Ｔ）に基づいて、キャッシュメモリ２０にライトバック方式またはライトスルー方式でデータを書き込むキャッシュ制御を実行するよう構成されている。詳細には、ライトバック方式の場合は、キャッシュメモリ２０のライトバックキャッシュに割り当てた領域（ＷＢ）の指定アドレスにデータを書き込み、ライトスルー方式の場合は、キャッシュメモリ２０のライトスルーキャッシュに割り当てた領域（ＷＴ）の指定アドレスと、不揮発性メモリ１９の対応する指定アドレスとにそれぞれ同じデータを書き込む。
【００３９】
図４は、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されたデータを電源断時に退避する動作タイミングを示す説明図である。図４に示すタイミングチャートでは、時間経過に伴う、ＡＣ電源の状態変化「通電中／非通電」と、ＡＣ断通知を示すＡＣ断信号ＰＳの出力レベルの変化と、動作可能状態を示すＤＣ電源の出力レベルの変化とを対応させて表している。
【００４０】
図４に示すように、通電中に瞬断や停電などでＡＣ電源電圧の低下が発生した場合、電源部１５は、電源電圧（ＡＣ入力）の低下を検出回路１７で検出したときＡＣ断信号ＰＳを出力する（Ｔ１）。ＣＰＵ１２は、ＡＣ断信号ＰＳを検知したとき、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されているデータを不揮発性メモリ１９に退避する指令をキャッシュコントローラ２１へ出力し、キャッシュコントローラ２１は、その指令を受けてデータの退避処理を開始する。ＤＣ電源は、ＡＣ電源の電圧低下開始から所定時間遅れて低下を開始し（Ｔ２）、キャッシュコントローラ２１は、メモリシステム１０の動作可能な時間（退避許容時間（Ｔ１〜Ｔ３））内に、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されているデータ全てを不揮発性メモリ１９へ書き戻し、データの退避処理を完了させる。
【００４１】
次に、上記構成のメモリシステム１０を含む情報処理装置１１の動作について説明する。
【００４２】
情報処理装置１１では、ＣＰＵ１２によってメモリシステム１０の不揮発性メモリ１９にデータが書き込まれる際に、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４のアドレスデコーダ２３は、ＣＰＵ１２から送信されてきたアドレスが、アドレステーブル２２に登録されているアドレス範囲のうちの何れに対応するか判別し、属すると判別したアドレス範囲に対応付けて登録されている種別情報（Ｂ／Ｔ）を示す種別情報信号ＣＳをキャッシュコントローラ２１へ出力する。
【００４３】
キャッシュコントローラ２１は、入力された種別情報信号ＣＳに基づいて、ライトバック方式によりキャッシュメモリ２０のライトバックキャッシュ領域ＷＢにのみデータを書き込む、または、ライトスルー方式により、キャッシュメモリ２０のライトスルーキャッシュ領域ＷＴと不揮発性メモリ１９にそれぞれ同じデータを書き込む。詳細には、たとえば図３に例示した情報がアドレステーブル２２に登録されている場合、キャッシュコントローラ２１は、「ＸＸＸ」〜「ＸＸＸ＋ｘｘ」のアドレス範囲に指定されたデータＤｘ、および、「ＺＺＺ」〜「ＺＺＺ＋ｚｚ」のアドレス範囲に指定されたデータＤｚについては、ライトバックキャッシュ領域ＷＢの指定アドレスに書き込む。また、「ＹＹＹ」〜「ＹＹＹ＋ｙｙ」のアドレス範囲に指定されたデータＤｙについては、ライトスルーキャッシュ領域ＷＴの指定アドレスと、不揮発性メモリ１９の対応する指定アドレスとにそれぞれ書き込む。
【００４４】
また、ＣＰＵ１２が不揮発性メモリ１９からデータを読み出そうとする際には、キャッシュコントローラ２１は、ＣＰＵ１２から送信されてきたアドレスに対応するデータ（Ｄｘ／Ｄｙ／Ｄｚ）をキャッシュメモリ２０から読み出してＣＰＵ１２へ返す。
【００４５】
図５は、情報処理装置１１の電源断時に、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されたデータを退避する動作シーケンスを示す説明図である。図５に示すシーケンス図では、電源部１５（ＡＣ電源部）、ＣＰＵ１２、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４、不揮発性メモリ１９にて、時間経過に伴い実行される各動作の流れを表している。
【００４６】
図５に示すように、情報処理装置１１では、通電中に電源部１５がＡＣ電源を監視しており、電源電圧の低下を検出したとき、ＡＣ断信号ＰＳを出力してＡＣ断通知を行う（Ｐ１）。ＡＣ断通知を受けたＣＰＵ１２は、所定のプログラムに従ってＰＣＩ−Ｌｏｃａｌバスブリッジ１４のキャッシュコントローラ２１に退避開始指示を出す（Ｐ２）。そして、退避開始指示を受けたキャッシュコントローラ２１は、動作可能なうち（図４の退避許容時間内）に、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されているデータ（Ｄｘ／Ｄｚ）を不揮発性メモリ１９へ書き戻す（Ｐ３）。
【００４７】
以上説明したように、本実施形態に係るメモリシステム１０では、キャッシュメモリ２０のキャッシュ方式を、領域によってライトスルー方式またはライトバック方式に切り替えることで、すなわち、キャッシュメモリ２０にライトバックキャッシュ領域ＷＢとライトスルーキャッシュ領域ＷＴとを混在させることで、ライトバック方式による高速アクセスと、ライトスルー方式による高いデータ保障性とを実現できる。特に、このメモリシステム１０を備えた情報処理装置１１では、電源電圧の低下を検出すると、動作可能なうちにライトバックキャッシュ領域ＷＢのデータが不揮発性メモリ１９に書き戻されるため、電源断時におけるライトバックキャッシュ領域ＷＢ内のデータ保存が可能となり、ライトバックキャッシュ領域ＷＢであってもデータを保障できる。
【００４８】
また、ライトバックキャッシュ領域ＷＢに、電源断時に不揮発性メモリ１９へ書き戻すことができるデータ量を保持可能な容量だけ割り当て、残りの容量をライトスルーキャッシュ領域ＷＴに割り当てることにより、高いデータ保障性を確保しつつ、通電中のアクセス速度を最大限に高速化することができる。
【００４９】
また、アドレステーブル２２を書き換え可能とした場合には、たとえば、オペレータの手動による直接的な入力操作や、外部機器からのネットワーク通信による間接的な入力操作などを通して、アドレステーブル２２の登録情報を変更することにより、すなわち、開始アドレスと、サイズと、ライトバックキャッシュ領域（Ｂ）かライトスルーキャッシュ領域（Ｔ）かを示す種別情報（Ｂ／Ｔ）との対応付けを変更することにより、ライトスルーキャッシュ領域ＷＴの容量とライトバックキャッシュ領域ＷＢの容量とを任意に設定変更できるよう構成することもできる。その場合は、アクセス速度とデータ保障性（安全率）とのバランスが変えられるようになり、このメモリシステム１０を搭載した情報処理装置１１の使用状況などに応じて、最適化を図る、あるいはいずれかを重視するような設定変更が可能となり、利便性が向上する。
【００５０】
次に、オプション装着の有無によるライトバックキャッシュ領域とライトスルーキャッシュ領域の各容量を変更する例を図６〜図８を用いて説明する。
【００５１】
オプション部品ＯＰの装着の有無によって情報処理装置１１の構成が変化すると（図１参照）、それに伴い消費電力が変化し、電源断時における装置の動作可能時間が変化する。そのため、本実施形態のように、情報処理装置１１に設けられたメモリシステム１０が装置と電源部１５を共有する一般的な構成では、メモリシステム１０の動作可能時間も変化し、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢから不揮発性メモリ１９へ退避できるデータ量も変わってくる。通常、オプション装着無しに比べてオプション装着有りの方が電力消費量は増加するため、電源断時の動作可能時間、すなわち、データの退避許容時間が短くなり、不揮発性メモリ１９へ退避できるデータ量は制限される。
【００５２】
図６は、情報処理装置１１におけるオプション装着の有無と、キャッシュメモリ２０に記憶されたデータの退避許容時間／退避可能容量との関係の一例を示す説明図である。図６に例示する表では、行方向に、オプション部品の装着状態を、装着無し（「無し」）、消費電力の小さいオプション部品Ａの装着有り（「Ａ」）、消費電力の大きいオプション部品Ｂの装着有り（「Ｂ」）、の３段階で示し、列方向に、各々に対応するデータの退避許容時間と退避可能容量を示している。
【００５３】
図６に示すように、たとえば、オプション部品を装着しないと、データの退避許容時間が９０ｍｓで退避可能容量が３００ＫＢとなり、消費電力の小さいオプション部品Ａを装着すると、データの退避許容時間が６０ｍｓで退避可能容量が２００ＫＢとなり、消費電力の大きいオプション部品Ｂを装着すると、データの退避許容時間が３０ｍｓで退避可能容量が１００ＫＢとなる。
【００５４】
図７は、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに割り当てるアドレスとメモリ量の優先順位の一例を示す説明図である。図７に例示する表では、行方向に、優先順位を「１」、「２」、「３」の３段階で示し、列方向に、各々に対応する開始アドレスとメモリ量を示している。
【００５５】
図７に示すように、たとえば、優先順位１番目には、開始アドレス０ｈ番地からメモリ量１００ＫＢを割り当て、優先順位２番目には、開始アドレス１００ｈ番地からメモリ量１００ＫＢを割り当て、優先順位３番目には、開始アドレス２００ｈ番地からメモリ量１００ＫＢを割り当てるようにする。
【００５６】
図８は、情報処理装置１１の電源オン時に、オプション装着の有無を検出してライトバックキャッシュ領域に割り当てる容量を設定する動作シーケンスを示す説明図である。図８に示すシーケンス図では、ＣＰＵ１２とＰＣＩ−Ｌｏｃａｌバスブリッジ１４にて、時間経過に伴い実行される各動作の流れを表している。
【００５７】
図８に示すように、情報処理装置１１では、電源オンにされると（Ｐ４）、オプション装着の有無を検出する所定のプログラムが起動して、ＣＰＵ１２がオプション部品ＯＰの装着の有無を検出し（Ｐ５）、その検出結果に基づいて、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに記憶されたデータの電源断時における退避可能容量を割り出す。続いて、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４のキャッシュコントローラ２１に、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢとライトスルーキャッシュ領域ＷＴの各開始アドレスおよび各容量を設定する指示を出す（Ｐ６）。
【００５８】
キャッシュコントローラ２１は、ＣＰＵ１２から指示に従ってアドレステーブル２２の登録情報を書き換えて、キャッシュメモリ２０のライトバックキャッシュ領域ＷＢに割り当てる開始アドレスおよび容量を設定し、残りの容量をライトスルーキャッシュ領域ＷＴに割り当てる設定を行う。
【００５９】
たとえば、オプション部品の装着無しの場合には、図７に例示する表に従い、優先順位１〜３番目に指定された、開始アドレス０ｈ番地からの合計３００ＫＢのメモリ量をライトバックキャッシュ領域ＷＢに割り当て、残りをライトスルーキャッシュ領域ＷＴに割り当てる。また、オプション部品Ａが装着された場合には、優先順位１番目と２番目に指定された、開始アドレス０ｈ番地からの合計２００ＫＢのメモリ量をライトバックキャッシュ領域ＷＢに割り当て、残りをライトスルーキャッシュ領域ＷＴに割り当てる。また、オプション部品Ｂが装着された場合には、優先順位１に指定された、開始アドレス０ｈ番地からの１００ＫＢのメモリ量をライトバックキャッシュ領域ＷＢに割り当て、残りをライトスルーキャッシュ領域ＷＴに割り当てる。
【００６０】
上記の設定を終えると、キャッシュコントローラ２１からＣＰＵ１２へ完了通知が行われる（Ｐ７）。そしてＣＰＵ１２は、所定の動作プログラムに従って情報処理装置１１の各部を動作させ、上述した電源部１５による電源監視やメモリシステム１０でのデータアクセスなどを実行する。
【００６１】
このように、オプション装着の有無により情報処理装置１１の構成が変化しても、データの退避許容時間（動作可能時間）内に書き戻すことができる最大の容量をライトバックキャッシュ領域ＷＢに割り当てることで、電源断時にライトバックキャッシュ領域ＷＢ内のデータを不揮発性メモリ１９に書き戻せなくなることが回避できる。したがって、高い信頼性を確保しつつ、アクセス速度を最大限に高速化することができる。
【００６２】
以上、本発明の実施の形態を図面によって説明してきたが、具体的な構成は実施の形態に示したものに限られるものではなく、本発明の要旨を逸脱しない範囲における変更や追加があっても本発明に含まれる。
【００６３】
たとえば、実施の形態では、ＰＣＩ−Ｌｏｃａｌバスブリッジ１４に設けられた１つのキャッシュメモリ２０内にライトバックキャッシュ領域ＷＢとライトスルーキャッシュ領域ＷＴを設けているが、キャッシュメモリは物理的に１つである必要はなく、ライトバックキャッシュ領域とライトスルーキャッシュ領域を個別のキャッシュメモリに設けたり、複数のキャッシュメモリに跨って設けたりするなどにより、複数のキャッシュメモリに対しても本発明を適用することができる。
【００６４】
また、キャッシュメモリ２０については、不揮発性メモリ１９とメモリ容量を等しくして不揮発性メモリ１９に書き込まれる全データを保持する構成を例示したが、不揮発性メモリ１９よりもメモリ容量を小さくして不揮発性メモリ１９に書き込まれるデータの一部を保持するよう構成したものでもよい。
【００６５】
また、ライトバックキャッシュ領域ＷＢの容量変更に伴うライトスルーキャッシュ領域ＷＴの容量設定（キャッシュメモリ２０内のライトバックキャッシュ領域ＷＢとライトスルーキャッシュ領域ＷＴの容量配分）では、ライトバックキャッシュ領域ＷＢに割り当てた分の残りの容量をライトスルーキャッシュ領域ＷＴに割り当てるようにしたが、独立設定できるように構成してそれぞれ個別に変更する、あるいは、ライトバックキャッシュ領域ＷＢの容量のみを変更して、ライトスルーキャッシュ領域ＷＴの容量は変更せずにそのままとするなどしてもよい。また、ライトバックキャッシュ領域ＷＢの容量変更は、ライトスルーキャッシュ領域ＷＴの容量を変更することで相対的に変更するようにしてもよい。
【００６６】
また、情報処理装置１１がレーザプリンタやデジタル複合機などで構成されている場合には、情報処理装置１１に装着されるオプション部品ＯＰは、たとえば、給紙容量を増やすために増設される大容量給紙ユニットや、ステープル、ソート、中綴じ、冊子製本などの後処理機能を備えた後紙処理ユニット（フィニッシャー）などが適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係るメモリシステムを備えた情報処理装置の主要構成を示すブロック図である。
【図２】本発明の実施の形態に係るメモリシステムが備えるＰＣＩ−Ｌｏｃａｌバスブリッジの構成を示すブロック図である。
【図３】本発明の実施の形態に係るアドレステーブルに登録される情報の一例を示す表図である。
【図４】本発明の実施の形態に係る情報処理装置の電源断時の動作タイミングを示すタイミングチャートである。
【図５】本発明の実施の形態に係る情報処理装置の電源断時の動作シーケンスを示すシーケンス図である。
【図６】本発明の実施の形態に係る情報処理装置のオプション装着の有無と、電源断時におけるライトバックキャッシュからのデータの退避許容時間および退避可能容量との関係の一例を示す表図である。
【図７】本発明の実施の形態に係る不揮発性メモリのライトバックキャッシュ領域に割り当てるアドレスの優先順位の一例を示す表図である。
【図８】本発明の実施の形態に係る情報処理装置のオプション装着検出、ライトバックキャッシュおよびライトスルーキャッシュの各容量変更の動作シーケンスを示すシーケンス図である。
【符号の説明】
【００６８】
１０…メモリシステム
１１…情報処理装置
１２…ＣＰＵ
１３…ブリッジ
１４…ＰＣＩ−Ｌｏｃａｌバスブリッジ
１５…電源部
１６…平滑回路
１７…検出回路
１８…システムメモリ
１９…不揮発性メモリ
２０…キャッシュメモリ
２１…キャッシュコントローラ
２２…アドレステーブル
２３…アドレスデコーダ
２４…ＰＣＩバスＩ／Ｆ
２５…ＬｏｃａｌバスＩ／Ｆ
ＥＰ…電気部品
ＯＰ…オプション部品
ＣＳ…種別情報信号
ＰＳ…ＡＣ断信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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