(57)【要約】【課題】ＳＯＩ基板を用いた高周波特性の良好なシリコンからなる半導体装置を得る。【解決手段】シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているＳＯＩ基板と、前記薄膜シリコン層に形成されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥＴの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする半導体装置を提供することにより上記課題を解決する。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているＳＯＩ基板と、
前記薄膜シリコン層に形成されたＭＯＳＦＥＴと、
を備え、
前記ＭＯＳＦＥＴの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳＦＥＴは、８００〔ＭＨｚ〕以上の周波数で駆動するものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン酸化層は、０．２〔μｍ〕以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているＳＯＩ基板における前記薄膜シリコン層に、８００〔ＭＨｚ〕以上の高周波駆動のためのＭＯＳＦＥＴを形成する素子形成工程と、
前記ＭＯＳＦＥＴの電極上の所定領域に厚膜電極を形成する厚膜電極工程と、
前記厚膜電極と支持基板とを付着させる付着工程と、
前記付着工程後、前記シリコン基板をエッチングするエッチング工程と、
前記支持基板を除去する除去工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記厚膜電極の膜厚は、５０〔μｍ〕以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、高周波に対応した半導体装置及び半導体装置の製造方法の技術分野に関するものである。
【背景技術】
【０００２】
近年、携帯電話やワイヤレスＬＡＮ等の無線通信機器の急激な普及や、衛星放送の多チャンネル化による情報機器やシステムの高機能化などに伴って、これらの機器のＲＦ送受信部に使用されるＧＨｚ帯域のマイクロ波に対応した半導体スイッチの需要が増加している。
【０００３】
この半導体スイッチとしては、高周波特性に優れ、信号経路間の高アイソレーション化を実現することができるＧａＡｓ電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた化合物半導体スイッチがある。
【０００４】
しかしながら、ＧａＡｓ基板はＳｉ基板よりも高価な上、大口径化もあまり進んではいないため、ＧａＡｓを用いた電子デバイスの低コスト化は困難である。  
【０００５】
このため、Ｓｉ基板を用いたＭＯＳＦＥＴを高周波化させる開発が検討されている。具体的には、非特許文献１に開示されているように、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたものや、非特許文献２に開示されているように、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板を用いることにより、寄生容量を低減させることができ特性の向上を図ることができる。
【０００６】
ここで、ＳＯＳ基板を用いた場合では、絶縁性の高いサファイア基板を用いているため寄生容量を小さくできるものの、サファイアとＳｉとの結晶構造及び格子定数が異なるため単結晶のＳｉをエピタキシャル成長させることは困難である。このため、エピタキシャル成長等によりＳｉ層を形成する際に格子欠陥が生じやすく、この格子欠陥により歩留まりが低下してしまう。また、サファイア基板が非常に高価なものであり、作製される素子のコストを低下させることができないといった問題点も有している。
【０００７】
一方、ＳＯＩ基板はこのような問題点がないことから、特許文献１には、より具体的な素子に関する発明が開示されている。
【非特許文献１】Ｊ．Ｂｏｎｋｏｗｓｋｉ，  ｅｔ．ａｌ．，  “Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｔｒｉｐｌｅ−Ｂａｎｄ  ＧＳＭ  Ａｎｔｅｎｎａ  Ｓｗｉｔｃｈ  Ｍｏｄｕｌｅ  Ｕｓｉｎｇ  ＳＯＩ  ＣＭＯＳ”，  ＩＥＥＥ  ＲＦＩＣ  Ｓｙｍｐ．Ｄｉｇ．，２００４，  ｐｐ．５１１−５１４
【非特許文献２】Ｍｅｉ−Ｃｈａｏ  Ｙｅｈ，  ｅｔ．ａｌ．，  “Ａ  Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ  Ｗｉｄｅｂａｎｄ  ＳＰＤＴ  Ｓｗｉｔｃｈ  ｗｉｔｈ  Ｔｒａｖｅｌｉｎｇ−Ｗｅｖｅ  Ｃｏｎｃｅｐｔ  Ｕｓｉｎｇ  ０．１３−μｍ  ＣＭＯＳ  Ｐｒｏｃｅｓｓ”，  ＩＥＥＥ  ＭＴＴ−Ｓ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｃｒｏｗａｖｅ  Ｓｙｍｐ．，２００５，  ｐｐ．５３−５７
【特許文献１】特開２００３−３４７５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、比較的低価格なＳＯＩ基板を用いて高周波に対応したＭＯＳＦＥＴからなる回路を形成した半導体装置を提供するとともに、この半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の一の態様に係る半導体装置は、シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているＳＯＩ基板と、前記薄膜シリコン層に形成されたＭＯＳＦＥＴとを備え、前記ＭＯＳＦＥＴの形成されている領域に対応する前記シリコン酸化層を介した背面のシリコン基板の領域が除去されていることを特徴とする。
【００１０】
また、本発明の一の態様に係る半導体装置の製造方法は、シリコン基板上にシリコン酸化層が形成され、更にその上に薄膜シリコン層が形成されているＳＯＩ基板における前記薄膜シリコン層に、８００〔ＭＨｚ〕以上の高周波駆動のためのＭＯＳＦＥＴを形成する素子形成工程と、前記ＭＯＳＦＥＴの電極上の所定領域に厚膜電極を形成する厚膜電極工程と、前記厚膜電極と支持基板とを付着させる付着工程と、前記付着工程後、前記シリコン基板をエッチングするエッチング工程と、前記支持基板を除去する除去工程と、を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明では、ＳＯＩ基板を用いて、ＳｉからなるＭＯＳＦＥＴによる高周波回路を形成することができるため、低コストで製造することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
本発明は、ＳＯＩ基板を用いてＳｉからなるＭＯＳＦＥＴによる高周波回路を形成するものである。ＳＯＩ基板を用いてＳｉからなる高周波ＭＯＳＦＥＴを形成した場合、ＳＯＩ基板におけるシリコン酸化層を介したＳｉ基板領域において、Ｓｉが導電性を有しているため、ＭＯＳＦＥＴを１〔ＧＨｚ〕前後の高周波で駆動した場合に、ＭＯＳＦＥＴのオーミック電極（ソース電極、ドレイン電極）とＳｉ基板領域において容量結合が生じ、挿入損失が大きくなること、また、アイソレーション（遮断特性）が劣化するという問題点が生じることを発明者が見出した。また、このような現象は、駆動周波数が１〔ＧＨｚ〕前後の高周波で駆動した場合のみ生じるのではなく、約８００〔ＭＨｚ〕以上の周波数であれば、顕著に発生することも同時に見出した。本発明は、上記事項に基づくものである。
【００１３】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。図１は、本実施の形態に用いられる高周波スイッチ回路、即ち、シャント型ＳＰＤＴスイッチ回路の回路図である。また、図２は、図１に示した回路の本実施の形態における半導体装置、具体的には、ＳＯＩ基板上に上記回路を形成したものの上面図である。
【００１４】
本実施の形態におけるシャント型ＳＰＤＴスイッチ回路は、ＳＯＩ基板上の薄膜シリコン層に形成されており、アンテナ端子１０１と第１のＲＦ端子１０２との間に第１のスルーＭＯＳＦＥＴ領域１０６が形成されている。この第１のスルーＭＯＳＦＥＴ領域１０６には、ＭＯＳＦＥＴ（Ｔ１１、Ｔ１２）が形成されている。ＭＯＳＦＥＴ（Ｔ１１、Ｔ１２）における各々のゲート電極は、各々ゲート付加抵抗（Ｒｇ１１、Ｒｇ１２）を介しコントロール回路１に接続されており、各ゲートの電位でＲＦ信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗（Ｒｄ１１、Ｒｄ１２）が並列に接続されている。
【００１５】
また、アンテナ端子１０１と第２のＲＦ端子１０３との間に第２のスルーＭＯＳＦＥＴ領域１０７が形成されている。この第２のスルーＭＯＳＦＥＴ領域１０７には、ＭＯＳＦＥＴ（Ｔ２１、Ｔ２２）が形成されている。ＭＯＳＦＥＴ（Ｔ２１、Ｔ２２）における各々のゲート電極は、各々ゲート付加抵抗（Ｒｇ２１、Ｒｇ２２）を介しコントロール回路１に接続されており、各ゲートの電位でＲＦ信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗（Ｒｄ２１、Ｒｄ２２）が並列に接続されている。
【００１６】
また、第１のＲＦ端子１０２とＧＮＤ電極１０４の間に第１のシャントＭＯＳＦＥＴ領域１０８が形成されている。この第１のシャントＭＯＳＦＥＴ領域１０８には、ＭＯＳＦＥＴ（Ｔ３１、Ｔ３２）が形成されている。ＭＯＳＦＥＴ（Ｔ３１、Ｔ３２）における各々のゲート電極は、各々ゲート付加抵抗（Ｒｇ３１、Ｒｇ３２）を介しコントロール回路１に接続されており、各ゲートの電位でＲＦ信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗（Ｒｄ３１、Ｒｄ３２）が並列に接続されている。
【００１７】
また、第２のＲＦ端子１０３とＧＮＤ電極１０５の間に第２のシャントＭＯＳＦＥＴ領域１０９が形成されている。この第２のシャントＭＯＳＦＥＴ領域１０９には、ＭＯＳＦＥＴ（Ｔ４１、Ｔ４２）が形成されている。このＭＯＳＦＥＴ（Ｔ４１、Ｔ４２）における各々のゲート電極は、各々ゲート付加抵抗（Ｒｇ４１、Ｒｇ４２）を介しコントロール回路１に接続されており、各ゲートの電位でＲＦ信号の導通及び遮断の制御を行っている。また、ソース電極とドレイン電極の間には、ソースとドレインのバイアスを一定に保つために、各々ソース−ドレイン間付加抵抗（Ｒｄ４１、Ｒｄ４２）が並列に接続されている。
【００１８】
更に、アンテナ端子１０１と第１のスルーＭＯＳＦＥＴ領域１０６及び第２のスルーＭＯＳＦＥＴ領域１０７とは、金属配線１１０により接続されており、第１のスルーＭＯＳＦＥＴ領域１０６と第１のＲＦ端子１０２とは、金属配線１１１により接続されており、第１のＲＦ端子１０２と第１のシャントＭＯＳＦＥＴ領域１０８とは、金属配線１１２により接続されており、第１のシャントＭＯＳＦＥＴ領域１０８とＧＮＤ端子１０４とは、金属配線１１３により接続されている。
【００１９】
また、第２のスルーＭＯＳＦＥＴ領域１０７と第２のＲＦ端子１０３とは、金属配線１１４により接続されており、第２のＲＦ端子１０３と第２のシャントＭＯＳＦＥＴ領域１０９とは、金属配線１１５により接続されており、第２のシャントＭＯＳＦＥＴ領域１０９とＧＮＤ端子１０５とは、金属配線１１６により接続されている。尚、これらの領域に隣接して、ロジック回路１１７が形成されている。
【００２０】
次に、図２における線３Ａ−３Ｂにおいて切断した断面図を図３に示し、線４Ａ−４Ｂにおいて切断した断面図を図４に示す。尚、図３、図４に示すように、ＭＯＳＦＥＴの形成されている面には絶縁層１２４が形成されている。
【００２１】
図３、図４に示すように、第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９の形成されているシリコン酸化層１２３を介したシリコン基板１２２の背面の領域、即ち、図２における破線により囲まれた領域はエッチング等により除去されている。具体的には、ＳＯＩ基板におけるシリコン酸化層１２３が露出状態となるまで、シリコン基板１２２をＲＩＥ等の選択エッチング等を行うことにより除去する。尚、オーバーエッチングによる影響がＭＯＳＦＥＴ領域１０９にまで達しないためには、シリコン酸化層１２３の膜厚を少なくとも０．２〔μｍ〕以上形成する必要がある。
【００２２】
このように、第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９のシリコン酸化層１２３を介した背面の領域のみシリコン基板１２２を除去することにより、容量結合の対象となる導電性を有するシリコン基板１２２が存在しなくなる。これにより、これらのＭＯＳＦＥＴを高周波で駆動した場合であっても、挿入損失の増加や、アイソレーション（遮断特性）が劣化するといった問題は生じなくなる。即ち、前述したように８００〔ＭＨｚ〕以上の周波数で駆動した場合においても、挿入損失の増加することなく、アイソレーション（遮断特性）も劣化しないのである。
【００２３】
尚、第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９におけるＭＯＳＦＥＴのゲート長は、０．２〜０．６〔μｍ〕であることが好ましい。ゲート長が０．２〔μｍ〕以下では、印加する電圧に対し絶縁耐圧に耐えられないからであり、ゲート長が０．６〔μｍ〕以上では、スイッチング特性が低下してしまうからである。
【００２４】
更に、シリコン基板１２２が除去される領域は、寄生容量が高周波特性に影響を与える領域、即ち、少なくとも第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９のシリコン酸化層１２３を介した背面の領域のみ除去すればよいため、ロジック回路１１７の形成される領域のシリコン基板１２２は除去しなくてもよい。
【００２５】
具体的には、本実施の形態では、厚さ７２５〔μｍ〕のシリコン基板１２２に、シリコン酸化層１２３の厚さが、１〜２〔μｍ〕形成されたＳＯＩ基板を用いている。このＳＯＩ基板上に、第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９等の回路を形成した後、シリコン基板１２２を膜厚が、５０〜３００〔μｍ〕となるまで研磨を行う。これは、厚さが５０〔μｍ〕以下となる薄さまで研磨してしまうと、シリコン酸化層１２３の応力の影響が大きくなり、研磨後のシリコン基板１２２が変形してしまうからである。また、研磨後の厚さが３００〔μｍ〕以上の場合では、その後のＲＩＥ等によるエッチングを行うことにより、エッチングむら等からシリコン酸化層１２３までもエッチングされてしまう可能性があり、この場合、形成された第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９までも破壊等されてしまう可能性があるからである。
【００２６】
この後、第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９の形成されている領域に対応するシリコン酸化層１２３を介した領域のシリコン基板１２２をＲＩＥ等の選択性の高いエッチング方法により、シリコン酸化層１２３の表面が露出するまでエッチングを行う。これにより、本実施の形態における半導体装置を製造することができる。
【００２７】
〔第２の実施の形態〕
第２の実施の形態は、本発明における半導体装置の別の構成である。具体的には、図５に本実施の形態における上面図、図５の線６Ａ−６Ｂにおいて切断した断面図を図６に示すものである。尚、線４Ａ−４Ｂにおいて切断した断面は図４と同一である。第２の実施の形態は、第１の実施の形態と同一の回路において、ＳＯＩ基板の薄膜シリコン層に形成される第１のスルーＭＯＳＦＥＴ領域１０６、第２のスルーＭＯＳＦＥＴ領域１０７、第１のシャントＭＯＳＦＥＴ領域１０８及び第２のシャントＭＯＳＦＥＴ領域１０９のシリコン酸化層１２３を介した背面のシリコン基板１２２の領域のみ、即ち、図５に示す破線に囲まれた領域のみを除去したものである。このように、第１の実施の形態と比較して、より限定的にシリコン基板１２２を除去することにより、ＲＩＥ等による選択エッチングのエッチング量を減少させることができ、また、エッチング後の半導体装置の強度を高めることができる。
【００２８】
〔第３の実施の形態〕
第３の実施の形態は、本発明における半導体装置の製造方法である。具体的には、図７に示すように、シリコン基板２０１上にシリコン酸化膜２０２が形成され、更にその上に薄膜シリコン層の形成されているＳＯＩ基板の薄膜シリコン層に、ＭＯＳＦＥＴ領域２０３を形成した後、金属電極２０５及び絶縁膜２０６を形成する（素子形成工程）。
【００２９】
この後、金属電極２０５の形成されている面にフォトレジストを塗布し、プリベーク、露光、現像を行うことにより、金属電極２０５の形成されている領域におけるフォトレジストを除去する。この際に用いられるレジストは、超厚膜レジスト（ＳＵ−８：化薬マイクロケム株式会社製）を用い、５０〔μｍ〕以上の厚さを均一に塗布等により形成する。この後、プレベーク、露光、現像を行うことによりフォトレジスト層２０７が形成される。
【００３０】
次に、図８に示すように、ＳＯＩ基板にフォトレジスト層２０７の形成されたものについて、フォトレジスト層２０７の形成されていない領域、即ち、金属電極２０５の形成されている領域に、無電解メッキにより厚膜金属電極２０８を堆積させる。この厚膜金属電極２０８は、フォトレジスト層２０７の形成されている厚さまで堆積させる。従って、５０〔μｍ〕以上形成されることとなる（厚膜電極形成工程）。
【００３１】
次に、図９に示すように、フォトレジスト層及び厚膜金属電極２０８の形成されている面に、発泡テープ２０９により支持基板となる石英基板２１０を付着させる（付着工程）。
【００３２】
この後、石英基板２１０が貼り付けられた面の反対面におけるシリコン基板２０１にフォトレジストを塗布し、プリベーク、露光、現像を行うことにより、後のエッチング工程において、シリコン基板２０１が残存する領域のみフォトレジスト層を形成する。
【００３３】
次に、図１０に示すように、ＣＦ４等のガスを用いたＲＩＥ（反応性イオンエッチング）による異方性エッチングを行うことにより、フォトレジスト層の形成されていない領域のシリコン基板２０１をシリコン酸化膜２０２が露出するまで除去する（エッチング工程）。この後、フォトレジストを有機溶媒等により除去した（除去工程）後、必要に応じてダイシング等により素子ごとに分離する。
【００３４】
次に、図１１に示すように、所定の温度に加熱することにより発泡テープ２０９を発泡させ、支持基板である石英基板２１０と切り離すことにより、本実施の形態における半導体装置を製造することができる。
【００３５】
〔第４の実施の形態〕
第４の実施の形態は、シリコン基板２０１をウエットエッチングにより全体的に除去する半導体装置の製造方法である。
【００３６】
具体的には、第３の実施の形態と同様の方法により、素子形成工程、厚膜電極工程、付着工程を経て形成される図９に示す状態のものについて、ＫＯＨ（水酸化カリウム）溶液によりウエットエッチングを行う（エッチング工程）。これにより、図１２に示すように、全面的にシリコン基板２０１が除去されたものが形成される。
【００３７】
この後、図１３に示すように、発泡テープ２０９を発泡させることにより、支持基板である石英基板２１０を除去し（除去工程）、半導体装置が形成される。
【００３８】
第３の実施の形態、第４の実施の形態においては、フォトレジスト層２０７及び金属層２０８を５０〔μｍ〕以上形成しているが、これは、シリコン基板２０１をＲＩＥ等によるドライエッチングやウエットエッチングにより除去した場合、残された部分の強度を十分維持するためには必要となる厚さだからである。この厚さの値は、発明者が経験上得ている値であり、この厚さが、５０〔μｍ〕未満、例えば、３０〔μｍ〕前後である場合は、形成後の半導体装置は、容易に変形してしまい実用に耐えうるものではないが、厚さが５０〔μｍ〕以上であれば、容易に変形しないという経験則に基づくものである。
【実施例】
【００３９】
〔実施例１〕
実施例１は、第１の実施の形態に基づくものである。具体的には、厚さ７２５〔μｍ〕のシリコン基板１２２に、厚さ２〔μｍ〕のシリコン酸化層１２３が形成され、シリコン酸化層１２３上のシリコン層が７０〔μｍ〕形成されたＳＯＩ基板を用いる。尚、シリコン基板１２２における比抵抗は１０００〔Ωｃｍ〕である。
【００４０】
このＳＯＩ基板のシリコン層にＭＯＳＦＥＴを用いたシャント型ＳＰＤＴスイッチ回路を形成する。形成される高周波スイッチング素子であるＭＯＳＦＥＴは、ＮＭＯＳからなるものである。このＮＭＯＳは、Ｖｔｈ（閾値電圧）が、０．５〔Ｖ〕、Ｌｇ（ゲート長）が、０．２５〔μｍ〕、Ｒｏｎ（ソース−ドレイン間オン抵抗）が、１．５〔Ωｍｍ〕、Ｃｏｆｆ（ソース−ドレイン間容量）が、０．２８〔ｐＦ／ｍｍ〕のものである。また、このＮＭＯＳを用いて形成されるスルーＭＯＳＦＥＴ（Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２）のＷｇ（ゲート幅）は、０．６〔ｍｍ〕であり、シャントＭＯＳＦＥＴ（Ｔ３１、Ｔ３２、Ｔ４１、Ｔ４２）のＷｇ（ゲート幅）は、０．２〔ｍｍ〕であり、ゲートにおける付加抵抗（Ｒｇ１１、Ｒｇ１２、Ｒｇ２１、Ｒｇ２２、Ｒｇ３１、Ｒｇ３２、Ｒｇ４１、Ｒｇ４２）は、各々１０〔ｋΩ〕であり、ソース−ドレイン間における付加抵抗（Ｒｄ１１、Ｒｄ１２、Ｒｄ２１、Ｒｄ２２、Ｒｄ３１、Ｒｄ３２、Ｒｄ４１、Ｒｄ４２）は、各々１０〔ｋΩ〕である。
【００４１】
このようにシャント型ＳＰＤＴスイッチ回路の形成されたＳＯＩ基板について、回路の形成されていない面よりシリコン基板１２２の厚さが、１００〔μｍ〕となるまで研磨を行った後、スルーＭＯＳＦＥＴ（Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２）及びシャントＭＯＳＦＥＴ（Ｔ３１、Ｔ３２、Ｔ４１、Ｔ４２）の形成されている領域に対応するシリコン酸化層１２３を介した領域のシリコン基板１２２をＲＩＥ等によるエッチングを行う。このエッチングでは、この領域のシリコン基板１２２が全て除去されるまで行う。
【００４２】
この実施例１におけるシャント型ＳＰＤＴスイッチ回路では、周波数１．９〔ＧＨｚ〕における挿入損失は、０．６３〔ｄＢ〕であり、アイソレーション（遮断特性）は、４２．８８〔ｄＢ〕であった。
【００４３】
〔比較例１〕
比較例１として、実施例１と同じシャント型ＳＰＤＴスイッチ回路を同一のＳＯＩ基板に形成したものについて、シリコン基板１２２のエッチングを全く行わなかった。
【００４４】
この比較例１におけるシャント型ＳＰＤＴスイッチ回路では、周波数１．９〔ＧＨｚ〕における挿入損失は、０．６４〔ｄＢ〕であり、アイソレーション（遮断特性）は、３７．３６〔ｄＢ〕であった。
【００４５】
以上より、挿入損失、アイソレーション（遮断特性）は、ともに比較例１に対し、本実施の形態に係る実施例１の方が良好となる結果が得られた。特に、アイソレーション（遮断特性）に関しては、顕著な改善が確認された。
【００４６】
以上、実施の形態において本発明における半導体装置、特に、シャント型ＳＰＤＴスイッチ回路を形成した半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００４７】
【図１】第１の実施の形態におけるシャント型ＳＰＤＴスイッチの回路図
【図２】第１の実施の形態における半導体装置の上面図
【図３】図２の線３Ａ−３Ｂで切断した断面図
【図４】図２の線４Ａ−４Ｂで切断した断面図
【図５】第２の実施の形態における別の半導体装置の上面図
【図６】図５の線６Ａ−６Ｂで切断した断面図
【図７】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１０】第３の実施の形態における半導体装置の製造方法の工程図（４）
【図１１】第３の実施の形態における半導体装置の製造方法の工程図（５）
【図１２】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第４の実施の形態における半導体装置の製造方法の工程図（２）
【符号の説明】
【００４８】
１０１・・・アンテナ端子、１０２・・・第１のＲＦ端子、１０３・・・第２のＲＦ端子、１０４、１０５・・・ＧＮＤ端子、１０６・・・第１のスルーＭＯＳＦＥＴ領域、１０７・・・第２のスルーＭＯＳＦＥＴ領域、１０８・・・第１のシャントＭＯＳＦＥＴ領域、１０９・・・第２のシャントＭＯＳＦＥＴ領域、１１０、１１１、１１２、１１３、１１４、１１５、１１６・・・金属電極、１１７・・・ロジック回路、１２２・・・シリコン基板、１２３・・・シリコン酸化層、１２４・・・絶縁層
【図１】
2008071796.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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