(57)【要約】【課題】Ｗ（白）画素から得られるＷ信号が飽和するのを防止でき、またＷ信号を用いた信号処理により感度・Ｓ/Ｎを向上できる固体撮像装置を提供する。【解決手段】フォトダイオードＰＤに入射した光を光電変換して得た信号電荷を蓄積し、蓄積された信号電荷に対応する電圧を出力するセルＣＥが半導体基板上に行及び列の二次元的に配置された画素部１１を備え、セル上にはＷ，Ｒ，Ｇ，Ｂの４色フィルタがそれぞれ配置されている。これらＷ画素，Ｒ画素，Ｇ画素，Ｂ画素から出力されたアナログ信号は、ＡＤＣ１３によりデジタル信号に変換され、Ｗ，Ｒ，Ｇ，Ｂ信号がそれぞれ出力される。Ｗ信号の飽和信号量は、飽和信号量制御回路により制御される。そして、ＡＤ変換回路から出力されたＷ信号とＲ，Ｇ，Ｂ信号と用いて、信号生成回路３２により補正されたＲ，Ｇ，Ｂ信号が出力される。【選択図】      図１
2008172289.tif 000002
【特許請求の範囲】
【請求項１】
光電変換手段に入射した光を光電変換して得た信号電荷を蓄積し、蓄積された信号電荷に対応する電圧を出力するセルが半導体基板上に行及び列の二次元的に配置された画素部と、
前記画素部内の前記セル上にそれぞれ配置されたＷ（白），Ｒ（赤），Ｇ（緑），Ｂ（青）の４色フィルタと、
前記セル上に前記Ｗ（白），Ｒ（赤），Ｇ（緑），Ｂ（青）の色フィルタがそれぞれ配置されたＷ画素，Ｒ画素，Ｇ画素，Ｂ画素から出力されたアナログ信号をデジタル信号に変換し、Ｗ信号，Ｒ信号，Ｇ信号，Ｂ信号をそれぞれ出力するＡＤ変換回路と、
前記Ｗ画素の飽和信号量を制御する飽和信号量制御回路と、
前記ＡＤ変換回路から出力された前記Ｗ信号と前記Ｒ信号，Ｇ信号，Ｂ信号とを用いて、Ｒ信号，Ｇ信号，及びＢ信号をそれぞれ補正し生成する色信号生成回路と、
を具備することを特徴とする固体撮像装置。
【請求項２】
前記飽和信号量制御回路は、前記光電変換手段に蓄積する蓄積時間を異ならせて蓄積する蓄積時間制御回路を備えたことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記蓄積時間の異なった信号が、擬似的に蓄積時間が同じとなるように信号を処理する線形変換回路を備えたことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記色信号生成回路は、前記Ｗ画素の周辺のＲ画素，Ｇ画素，Ｂ画素から得られるＲ信号，Ｇ信号，Ｂ信号を加算することでＷ信号を算出し、このＷ信号に対するＲ信号，Ｇ信号，Ｂ信号の各々の信号の比率を、前記Ｗ画素の信号に掛け合わせることにより、Ｒ信号，Ｇ信号，Ｂ信号の各々を生成する比率掛算手段を備えたことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記比率掛算手段を用いてＷ信号から生成した前記Ｒ信号，Ｇ信号，Ｂ信号と前記ＡＤ変換回路から出力されたＲ信号，Ｇ信号，Ｂ信号との演算により、Ｇ信号が２個ある２行２列のベイヤー配列に変換するための配列変換手段を備えたことを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関するものであり、例えばイメージセンサ付き携帯電話、デジタルカメラ、ビデオカメラなどに使用されるＣＭＯＳ型イメージセンサに関するものである。
【背景技術】
【０００２】
イメージセンサに使用される色フィルタは、補色フィルタから原色ベイヤー配列まで、多種多様の配列がその信号処理方法と共に提案されている。イメージセンサは、近年、画素の微細化が進み２μｍ代が実用化され、さらには１．７５μｍ画素や１．４μｍ画素の開発が進められている。２μｍ以下の微細画素では、入射光量が大幅に減少するためノイズ劣化が懸念される。このため、微細画素における感度を改善する方法として、色フィルタにＷ（白）を使ったイメージセンサが提案されている（例えば、特許文献１，２，３，４参照）。
【０００３】
しかし、Ｗ画素は高感度なため、このＷ画素から得られるＷ信号がすぐに飽和してしまう問題や、Ｙ信号（輝度信号）＝Ｗ信号としているため、色再現性に問題が有る。本来、Ｙ信号はＹ＝０．５９Ｇ＋０．３Ｒ＋０．１１Ｂの比率で生成しないと、ＹＵＶ信号から生成したＲＧＢ信号の色再現性が悪くなる。さらに、前記特許文献では、Ｗ画素を使った有効な信号処理がなされていない。
【特許文献１】特開平８−２３５４２号公報
【特許文献２】特開２００３−３１８３７５号公報
【特許文献３】特開２００４−３０４７０６号公報
【特許文献４】特開２００５−２９５３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、Ｗ（白）画素から得られるＷ信号が飽和するのを防止でき、またＷ信号を用いた信号処理により感度・Ｓ/Ｎを向上できる固体撮像装置を提供する。
【課題を解決するための手段】
【０００５】
この発明の一実施態様の固体撮像装置は、光電変換手段に入射した光を光電変換して得た信号電荷を蓄積し、蓄積された信号電荷に対応する電圧を出力するセルが半導体基板上に行及び列の二次元的に配置された画素部と、前記画素部内の前記セル上にそれぞれ配置されたＷ（白），Ｒ（赤），Ｇ（緑），Ｂ（青）の４色フィルタと、前記セル上に前記Ｗ（白），Ｒ（赤），Ｇ（緑），Ｂ（青）の色フィルタがそれぞれ配置されたＷ画素，Ｒ画素，Ｇ画素，Ｂ画素から出力されたアナログ信号をデジタル信号に変換し、Ｗ信号，Ｒ信号，Ｇ信号，Ｂ信号をそれぞれ出力するＡＤ変換回路と、前記Ｗ画素の飽和信号量を制御する飽和信号量制御回路と、前記ＡＤ変換回路から出力された前記Ｗ信号と前記Ｒ信号，Ｇ信号，Ｂ信号とを用いて、Ｒ信号，Ｇ信号，及びＢ信号をそれぞれ補正し生成する色信号生成回路とを具備することを特徴とする。
【発明の効果】
【０００６】
この発明によれば、Ｗ（白）画素から得られるＷ信号が飽和するのを防止でき、またＷ信号を用いた信号処理により感度・Ｓ/Ｎを向上できる固体撮像装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照してこの発明の実施形態の固体撮像装置としての増幅型ＣＭＯＳイメージセンサについて説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］
まず、この発明の第１実施形態のＣＭＯＳイメージセンサについて説明する。
【０００９】
図１は、第１実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【００１０】
センサコア部１には、画素部１１、カラム型ノイズキャンセル回路（ＣＤＳ）１２、カラム型アナログデジタルコンバータ（ＡＤＣ）１３、ラッチ回路１４、２つのラインメモリ（第１ラインメモリＭＳＴＨ，第２ラインメモリＭＳＴＬ）及び水平シフトレジスタ１５などが配置されている。
【００１１】
画素部１１には、レンズ２を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。この画素部１１には、セル（画素）ＣＥが半導体基板上に行及び列の二次元的に配置されている。各セルＣＥは、４つのトランジスタＴａ，Ｔｂ，Ｔｃ，Ｔｄと光電変換手段、例えばフォトダイオードＰＤから構成され、各セルにはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。この画素部１１の下部には、ソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に沿って配置されている。これらの負荷トランジスタＴＬＭの電流通路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、電流通路の他端は接地点に接続されている。また、フォトダイオードＰＤの上部に形成される色フィルタは、従来の２×２画素でＧ（緑）Ｒ（赤）Ｇ（緑）Ｂ（青）の３色を使ったベイヤー配列のＧをＷ（白）にした４色フィルタとした。Ｗは色フィルタを用いず、全ての波長領域で光が透過するようにしてある。
【００１２】
画素部１１で発生した信号電荷に対応するアナログ信号は、ＣＤＳ１２を介してＡＤＣ１３に供給され、ＡＤＣ１３によりデジタル信号に変換されてラッチ回路１４にラッチされる。このラッチ回路１４にラッチされたデジタル信号は、ラインメモリＭＳＴＨ，ＭＳＴＬに信号を蓄積し水平シフトレジスタ１５で順次選択され読み出され、センサコア部１より順次読み出される。すなわち、ラインメモリＭＳＴＨ，ＭＳＴＬには、蓄積時間の異なる２つの信号ＳＴＬ（長時間蓄積）と信号ＳＴＨ（短時間蓄積）が記憶される。ラインメモリＭＳＴＨ，ＭＳＴＬから読み出されたデジタル信号ＯＵＴ０〜ＯＵＴ９は、信号ＳＴＬ（長時間蓄積）と信号ＳＴＨ（短時間蓄積）を、光量に対して信号が線形になるように変換するための線形変換回路３１に供給され、２つの信号ＳＴＬとＳＴＨが合成される。合成された信号ＳＦは、後段の信号生成回路３２に供給され、信号生成回路３２によりＷ信号からＲＧＢ信号が生成され、さらに、ＲＧＢのベイヤー配列に変換されて、ＲＧＢの１０ビットデジタル出力ＤＯＵＴ０〜ＤＯＵＴ９として、図示しない後段の信号処理ＩＣへ出力される。
【００１３】
また、画素部１１に隣接して、パルスセレクタ回路（セレクタ）２１、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２２、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ、長い蓄積時間制御用レジスタ）２３、及び蓄積時間制御用の垂直レジスタ（ＷＤレジスタ、短い蓄積時間制御用レジスタ）２４がそれぞれ配置されている。
【００１４】
画素部１１からの読み出しやカラム型ノイズキャンセル回路（ＣＤＳ）１２の制御は、タイミングジェネレータ（ＴＧ）３３から出力されるパルス信号Ｓ１〜Ｓ４，ＲＥＡＤＰ，ＩＲＥＳＥＴ／ＩＡＤＲＥＳ／ＩＲＥＡＤ，ＶＲＲ，ＥＳＲ，ＷＤＲによって行われる。すなわち、このタイミングジェネレータ（ＴＧ）３３は制御回路として働く。
【００１５】
パルス信号Ｓ２〜Ｓ４はＣＤＳ１２に供給される。パルス信号ＲＥＡＤＰはパルス振幅制御回路３４に供給され、このパルス振幅制御回路３４の出力信号ＶＲＥＡＤがパルスセレクタ回路２１に供給される。また、パルス信号ＩＲＥＳＥＴ／ＩＡＤＲＥＳ／ＩＲＥＡＤもパルスセレクタ回路２１に供給される。パルス信号ＶＲＲはＶＲレジスタ２２に、パルス信号ＥＳＲはＥＳレジスタ２３に、パルス信号ＷＤＲはＷＤレジスタ２４にそれぞれ供給される。上記レジスタ２２，２３，２４により画素部１１の垂直ラインが選択され、パルスセレクタ回路２１を介してパルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ（図１ではＲＥＳＥＴｎ，ＡＤＲＥＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１１へ供給される。アドレスパルス信号ＡＤＲＥＳｎは上記セル中の行選択トランジスタＴａのゲートに、リセットパルス信号ＲＥＳＥＴｎは上記セル中のリセットトランジスタＴｃのゲートに、読み出しパルス信号ＲＥＡＤｎは上記セル中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。この画素部１１には、バイアス発生回路（バイアス１）３５からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。
【００１６】
基準電圧発生回路（ＶＲＥＦ）３６は、メインクロック信号ＭＣＫに応答して動作し、ＡＤＣ１３におけるＡＤ変換用の基準波形VREFTL，VREFTHを生成する回路である。この基準波形の振幅は、シリアルインタフェース（シリアルＩ／Ｆ）３７に入力されるデータＤＡＴＡによって制御される。このシリアルインタフェース３７に入力されるコマンドは、コマンドデコーダ３８に供給されてデコードされ、メインクロック信号ＭＣＫとともにタイミングジェネレータ３３に供給される。基準電圧発生回路３６では、１水平走査期間に２回のＡＤ変換を実行するために、三角波VREFTLとVREFTHを発生してＡＤＣ１３に供給する。タイミングジェネレータ３３から出力されるパルス信号ＲＥＡＤＰはパルス振幅制御回路３４に供給され、このパルス振幅制御回路３４によって振幅が制御されることにより３値のパルス信号ＶＲＥＡＤが生成されてパルスセレクタ回路２１に供給される。
【００１７】
線形変換回路３１は、蓄積時間の異なる２つの信号ＳＴＬ（長時間蓄積）と信号ＳＴＨ（短時間蓄積）を、光量に対して信号が線形になるように変換し合成するための回路である。この線形変換回路３１は、黒レベルのdark信号を減算処理する２つの減算回路（−dark）３１−１，３１−２、上記減算回路３１−２の出力を増幅するゲイン回路ＧＡ、比較回路Ａ、及びスイッチ３１−３を備えている。この線形変換回路３１には、ラインメモリＭＳＴＨに記憶した露光時間（電荷の蓄積時間）の短い信号ＳＴＨと、ラインメモリＭＳＴＬに記憶した露光時間の長い信号ＳＴＬを同時に入力する。
【００１８】
まず、ＡＤＣ１３によるアナログ／デジタル変換動作では、黒レベル（dark）を６４ＬＳＢレベルに設定しているため、減算回路３１−１，３１−２で黒レベル６４をそれぞれのラインメモリＭＳＴＬ，ＭＳＴＨの出力信号ＳＴＬ，ＳＴＨから減算する。次に、減算処理した信号ＳＢをゲイン回路ＧＡで増幅し、信号ＳＣを生成する。このゲイン量は、信号ＳＴＬと信号ＳＴＨの露光時間をそれぞれＴＬとＴＨとすると、その比ＴＬ／ＴＨから算出できる。信号ＳＢをゲイン倍する処理を行うことにより、傾きの異なった光電変換特性カーブであっても等価的に傾きを同じにできる。この信号ＳＣと、ＳＴＬ信号から黒レベル（dark）を減算した信号ＳＡとを比較回路Ａで比較して、スイッチ回路３１−３で大きい信号を選択している。この結果、信号ＳＡとゲイン倍した信号ＳＣとをスムーズに合成できる。この線形変換回路３１の出力信号ＳＦは、ビット数を増加させて１２ビットで出力している。
【００１９】
図２は、図１に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間ＴＬを、ＴＬ＝５２０Ｈとする。また、短い蓄積時間ＴＨを、ＴＨ＝１３０Ｈとし、長い蓄積時間ＴＬの１／４光量とする。長い蓄積時間ＴＬは、読み出しパルス信号ＲＥＡＤの振幅を高レベル（Ｖｎ＝２．８Ｖ）で制御している。短い蓄積時間ＴＨは、読み出しパルス信号ＲＥＡＤの振幅を低レベル（Ｖｍ＝１Ｖ）で制御している。このような振幅レベルの異なる読み出しパルス信号ＲＥＡＤを発生させるために、パルス振幅制御回路３４の出力信号ＶＲＥＡＤによって読み出しパルスＲＥＡＤの振幅を制御している。なお、蓄積時間ＴＬはＥＳレジスタ２３で１Ｈ毎に制御できる。また、蓄積時間ＴＨは、ＷＤレジスタ２４で１Ｈ毎に制御でき、更にパルスセレクタ回路２１の入力パルス位置を変更することで１Ｈ以下の制御も可能である。
【００２０】
フォトダイオードＰＤで蓄積していた信号電荷の第１回目の読み出し動作時（ｔ４）には、水平同期パルスＨＰに同期して画素部１１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給して、フォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は低レベルＶｍに設定する。１回目に読み出す信号電荷は、蓄積時間５２０Ｈの途中の時点ｔ２に低レベルＶｍの読み出しパルスＲＥＡＤを入力して、フォトダイオードＰＤの一部の信号電荷を読み出して排出する。さらに、時点ｔ２〜ｔ４の期間に再蓄積した信号を、時点ｔ４にフォトダイオードＰＤから読み出す。
【００２１】
パルス信号ＲＥＳＥＴｎをオンしてオフした時の検出部のリセットレベルの取り込み時、基準波形の振幅は、中間レベルに設定して読み出しを行っている。この中間レベルは、画素部１１の遮光画素（ＯＢ）部が６４ＬＳＢになるようにイメージセンサ内で自動調整している。次に、信号ＲＥＡＤｎをオンして信号を出力する。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させ、１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路１４に保持し、ＡＤ変換終了後にラインメモリＭＳＴＨに記憶する。
【００２２】
フォトダイオードＰＤからの第２回目の読み出し動作時（ｔ５）には、１回目の０．５Ｈ後に画素部１１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを入力して、フォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は高レベルＶｎに設定する。
【００２３】
フォトダイオードＰＤに残された信号電荷は、パルス信号ＲＥＳＥＴｎを印加せずに、パルス信号ＲＥＡＤｎとＡＤＲＥＳｎを入力して読み出す。検出部のリセットレベルはｔ４時の信号を使う。パルス信号ＲＥＡＤｎをオンして検出部で蓄積していたＳＴＨ信号と加算して出力する。この読み出した信号に対して、水平走査期間の後半の０．５Ｈ期間に基準波形として三角波を発生させることにより、１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路１４に保持し、ＡＤ変換終了後にラインメモリＭＳＴＬに記憶する。このようにしてラインメモリＭＳＴＨ，ＭＳＴＬに記憶された信号（デジタルデータ）ＳＴＨ，ＳＴＬは、次の１水平走査期間に、データＯＵＴ０〜ＯＵＴ９として線形変換回路３１に同時に供給され、画素単位の信号が信号処理される。
【００２４】
図３（ａ），図３（ｂ）及び図３（ｃ）は、図１に示した線形変換回路３１の動作を示す光電変換特性図である。図３（ａ）に信号ＳＴＨを、図３（ｂ）に信号ＳＴＬを、図３（ｃ）に信号ＳＦをそれぞれ示す。横軸が光量、縦軸がデジタル出力レベルである。
【００２５】
図３（ａ）に示す信号ＳＴＨは、出力レベルKnee1まで図３（ｂ）に示す信号ＳＴＬと同じ傾きで各ＷＲＧＢ信号が立ち上る。出力レベルKnee1からは蓄積時間比ＴＨ／ＴＬの傾き１／４に抑圧されて出力される。このとき、飽和レベルは１０ビット出力以内に発生する。線形変換回路３１内では、蓄積時間比で定まる増幅回路ＧＡで信号ＳＴＨが４倍される。このようにゲイン４倍すると、出力レベルKnee1が４倍された出力レベルKnee2へシフトする。そして、信号ＳＴＨは出力レベルKnee2以上では、傾きが４倍となったＷ×４，Ｇ×４，Ｒ×４，Ｂ×４となる。この傾きは、図３（ｂ）に示した信号ＳＴＬの出力レベルKnee2までの傾きと同じになる。信号ＳＴＬには、図２に示すように時刻ｔ４からｔ５期間に検出部をリセットしていないため、図３（ｂ）の縦軸のＶｍ以上に信号ＳＴＨが加算されて出力される。信号ＳＴＬの飽和レベルは、ＡＤ変換でクリップされる１０ビットである。線形変換された最終出力である図３（ｃ）に示す信号ＳＦは、出力レベルKnee2までは信号ＳＴＬが出力され、出力レベルKnee2以上はゲイン４倍された信号ＳＴＨに切り換えて出力している。このように、線形変換回路３１は、蓄積時間の異なった信号ＳＴＬと信号ＳＴＨが、擬似的に蓄積時間が同じとなるようにこれら信号を処理する。
【００２６】
従来、Ｇ信号が飽和する点Ｐ１で光量設定すると、Ｗ信号が光量０．５で飽和していた。この実施形態では、ワイドダイナミックレンジ動作（ＷＤＲ）で、Ｗ信号は光量１でＧ信号の２倍のＡＤ変換１１ビットレベルまで拡大して再生している。すなわち、ワイドダイナミックレンジ動作を用いることで、Ｗ信号に対して従来と同じ光量１での設定が可能となる。最低被写体光量となる低光量では、従来、Ｇ信号がノイズと同じレベルで制限されていた光量が、Ｗ信号を用いた場合はＧ信号に対して感度が２倍あるため、（実測結果から）最低被写体光量が１／２の低光量に改善される。さらに、蓄積時間比を１／４より小さくすれば、Ｗ信号の飽和レベルをさらに改善することができる。これにより、点Ｐ１を右側の光量２や４にシフトでき、すなわち１０ビットに達する光量を２や４にシフトでき、ダイナミックレンジも合わせて改善することができる。このとき図１に示したイメージセンサの出力は１２ビットあるいは１４ビットなどとなるように、１０ビットより大きくする。
【００２７】
図４（ａ），図４（ｂ）及び図４（ｃ）に、図１に示した信号生成回路３２の処理例を示す。信号生成回路３２は、色生成回路、色配列変換回路、及びラインメモリを備える。信号生成回路３２に入力される図４（ａ）に示す信号ＳＦは、一般的なＲＧＢベイヤー配列でＲラインのＧがＷ信号に置き換わっている。このような２×２のパターンが繰り返し入力される。
【００２８】
まず、Ｗ信号からＲＧＢ信号を生成する色生成回路での処理を述べる。図５（ａ）は従来のＷ信号からＲＧＢ信号を生成する減算方式を示す概略図であり、図５（ｂ）はこの実施形態におけるＷ信号からＲＧＢ信号を生成する比率掛算方式を示す概略図である。
【００２９】
例えば、Ｗ信号からＧ信号を生成する場合、従来の減算方式では、図５（ａ）に示すように、Ｗ信号から“減算係数×（Ｒ＋Ｂ）”を減算してＧ信号を算出していた。このため、ランダムノイズが大きくなっていた。これに対して、この実施形態で用いる比率掛算方式では、図５（ｂ）に示すように、Ｗ信号に“比率掛算係数である（Ｇ／Ｗ）”を乗じてＧ信号を算出する。このため、ランダムノイズを抑制することができる。
【００３０】
ここでは、Ｗ11画素に着目して、具体的な算出例を示す。
【００３１】
従来の一般的な処理では、以下に示すようになる。
【００３２】
Ｇｗ11＝Ｗ11-Ｋｇ（（Ｒ11+Ｒ12）/２+（Ｂ11+Ｂ21）/２）
Ｒｗ11＝Ｗ11-Ｋｒ（（Ｇ11+Ｇ12+Ｇ21+Ｇ22）/４+（Ｂ11+Ｂ21）/２）
Ｂｗ11＝Ｗ11-Ｋｂ（（Ｇ11+Ｇ12+Ｇ21+Ｇ22）/４+（Ｒ11+Ｒ12）/２）
＊ Ｋｇ，Ｋｒ，Ｋｂは分光特性から得られる信号量の調整のため係数
これに対し、この実施形態では、周辺の８画素からＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元にＷ11画素の信号からＲｗ．Ｇｗ，Ｂｗ信号を生成する比率掛算方式を、図４（ｂ）に示す。
【００３３】
Ｗｒｇｂ11＝(Ｇ11+Ｇ12+Ｇ21+Ｇ22)/４+（Ｒ11+Ｒ12）/２+（Ｂ11+Ｂ21）/２
Ｇｗ11＝Ｗ11＊（（Ｇ11+Ｇ12+Ｇ21+Ｇ22）/４）/Ｗｒｇｂ11
Ｒｗ11＝Ｗ11＊（（Ｒ11+Ｒ12）/２）/Ｗｒｇｂ11
Ｂｗ11＝Ｗ11＊（（Ｂ11+Ｂ21）/２）/Ｗｒｇｂ11
実験結果では、Ｇ信号に対して、Ｗから生成したＧｗ信号のＳ/Ｎは約４ｄＢ、Ｒ信号に対してのＲｗ信号とＢ信号に対してのＢｗ信号はそれぞれ約３ｄＢ改善された。この処理方法では、Ｓ/Ｎの改善効果が大きく、前記係数Ｋが不要となるため調整が不要となる効果もある。さらに、周辺画素数を増加させることで、さらにＳ/Ｎを改善することができる。
【００３４】
図４（ｃ）に、色配列変換回路によりＲＧＢベイヤー配列変換を行った画素配列図を示す。Ｗ11画素は色生成したＧｗ11をそのまま使う。ＧＲＢのそれぞれの処理方法は、Ｇ22、Ｒ12、Ｂ21画素の処理を例に示す。画素Ｇ22は、Ｇｗ11と同等のＳ/Ｎ改善と解像度レベルを同等にするために、周辺４画素のＧｗ11，Ｇｗ12，Ｇｗ21，Ｇｗ22の情報を加算する。また、画素Ｒ12は両サイドのＷから生成したＲｗ11とＲｗ12の情報を加算することでＳ/Ｎを改善する。同様に、画素Ｂ21は、上下のＷから生成したＢｗ11とＢｗ21の情報を加算することでＳ/Ｎを改善する。
【００３５】
Ｇ22ｗ＝（（Ｇｗ11+Ｇｗ12+Ｇｗ21+Ｇｗ22）/４+Ｇ22）/２
Ｒ12ｗ＝（（Ｒｗ11+Ｒｗ12）/２+Ｒ12）/２
Ｂ21ｗ＝（（Ｂｗ11+Ｂｗ21）/２+Ｂ21）/２
の計算を順次算出してベイヤー配列に変換する。そして、信号生成回路３２から、ベイヤー配列に変換されたデータＤＯＵＴ０〜ＤＯＵＴ９が出力される。
【００３６】
実験では、ＹＵＶ信号の輝度信号Ｙ＝０．５９Ｇ＋０．３Ｒ＋０．１１Ｂ
の処理結果において、通常の光量で輝度信号ＹのＳ/Ｎを約４．５ｄＢ改善することができた。また、最低被写体照度では、Ｗ信号を有効に使うことにより、従来のＧ信号で決まる感度に対して２倍の高感度化が実現できた。
【００３７】
前記構成を有する第１実施形態では、高感度なＷ画素から得られるＷ信号を用いても、Ｗ信号を飽和させないようにできるため、画素部に入力される標準設定の光量が低光量側へシフトされることはない。また、Ｗ信号からＲＧＢの信号を、比率掛算方式を用いて求めているため、ＲＧＢの信号におけるノイズを改善することができる。さらに、ＲＧＢの解像度情報を増加させることができるため、色の偽信号を低減できる。また、出力信号をＲＧＢベイヤー配列に変換することにより、汎用的な信号処理ＩＣが使えるため、早期製品化が可能となる。また、ダイナミックレンジ拡大モードと組み合わせることにより、ダイナミックレンジを拡大することもできる。これにより、低光量から高光量まで対応できるイメージセンサが実現できる。さらに、この実施形態では、Ｗ画素を多く配置しても、ＲＧＢ信号が抽出できるため、見かけ上ＲＧＢの画素数を増加した効果が得られる。
【００３８】
［第２実施形態］
次に、この発明の第２実施形態のＣＭＯＳイメージセンサについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第２実施形態は、第１実施形態に対してダイナミックレンジの拡大方法を変更したものである。
【００３９】
図６は、第２実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。このイメージセンサの出力は第１実施形態の２倍速で出力している（なお、同じ速度でも良い）。ＰＲＥ信号処理回路４はフレームメモリ４１を備え、２フレームのデータを合成して１フレームの信号としている。第１（１ｓｔ）フレームで、低光量の信号を得るために蓄積時間を長くして信号Ｓ１ｓｔを出力している。この信号Ｓ１ｓｔをフレームメモリ４１に記憶させている。第２（２ｎｄ）フレームでは、蓄積時間を第１フレームの１／４に設定してセンサより信号Ｓ２ｎｄを出力する。この時、ＰＲＥ信号処理回路４の線形変換回路４２で、信号Ｓ２ｎｄをゲイン４倍に増幅する。フレームメモリ４１から出力される信号Ｓ１ｓｔが１０ビットで飽和している場合は、信号Ｓ２ｎｄを信号ＳＦとして出力する。その後、第１実施形態と同様に、信号生成回路３２を経て、図示しない後段の信号処理ＩＣへ１２ビットのデータＤＯＵＴ０〜ＤＯＵＴ１１を出力している。
【００４０】
図７（ａ），図７（ｂ）及び図７（ｃ），は、図６に示した線形変換回路４２の動作を示す光電変換特性図である。図７（ａ）に信号Ｓ１ｓｔを、図７（ｂ）に信号Ｓ２ｎｄを、図７（ｃ）に信号ＳＦをそれぞれ示す。横軸が光量、縦軸がデジタル出力レベルである。図７（ａ）に示す信号Ｓ１ｓｔは、光量１でＧ信号が１０ビットで飽和している。Ｗ信号はＧ信号に対して感度が２倍あるため、光量０．５で飽和している。図７（ｂ）に示す信号Ｓ２ｎｄは、蓄積時間を１／４にしているため、Ｗ信号は光量２で飽和している。Ｗ信号をゲイン４倍すると、光量１で１１ビットの信号を再生できる。
【００４１】
図７（ｃ）に示す合成した信号ＳＦは、信号Ｓ１ｓｔと、信号Ｓ２ｎｄをゲイン４倍した信号（Ｗ×４）とを１０ビットの飽和レベル１０２３ＬＳＢで切り替えることにより、Ｗ信号は光量２で１２ビットまで線形信号として再生することができる。標準光量を従来のポイントＰ１からＰ２へシフトすることにより、従来の２倍にダイナミックレンジを拡大できる。
【００４２】
また、最低被写体照度となるノイズレベルと信号レベルが同じ値の場合は、従来、Ｇ信号で決まっていたポイントＰ３がＷ信号で決まるポイントＰ４へシフトでき、光量を１／２に減らすことができる。これにより、画素部の感度を２倍に改善することができる。さらに、第２フレームでの蓄積時間を更に第１フレームの１／８、１／１６と小さくすることにより、ダイナミックレンジを４倍、８倍へと拡大できる。
【００４３】
［第３実施形態］
この第３実施形態は、第１実施形態のＣＭＯＳイメージセンサに、信号処理回路を混載して１チップセンサとしたものである。その他の構成は前記第１実施形態と同様であり、第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００４４】
図８は、第３実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１に示したＣＭＯＳイメージセンサに信号処理回路５１を付加し、１チップ構成としている。図８に示すように、信号生成回路３２でＲＧＢベイヤー配列に変換した信号を信号処理回路５１に供給し、この信号処理回路５１により通常の処理である、ホワイトバランス、色分離補間処理、輪郭強調、γ補正、及びＲＧＢマトリクスによる色調整などを実施する。これにより、ＣＭＯＳイメージセンサの出力ＤＯＵＴ０〜ＤＯＵＴ７として、ＲＧＢ信号もしくはＹＵＶ信号が出力できる。
【００４５】
［第４実施形態］
この第４実施形態は、第２実施形態におけるＰＲＥ信号処理回路４に信号処理回路を付加し、２チップ構成としたものである。その他の構成は前記第２実施形態と同様であり、第２実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００４６】
図９は、第４実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。図６に示したＣＭＯＳイメージセンサにおけるＰＲＥ信号処理回路４に、信号処理回路５１を付加している。図９に示すように、信号再生回路３２でＲＧＢベイヤー配列に変換した信号を信号処理回路５１に供給し、この信号処理回路５１により通常の処理である、ホワイトバランス、色分離補間処理、輪郭強調、γ補正、及びＲＧＢマトリクスによる色調整などを実施する。これにより、ＣＭＯＳイメージセンサの出力ＤＯＵＴ０〜ＤＯＵＴ７として、ＲＧＢ信号もしくはＹＵＶ信号が出力できる。
【００４７】
［第５実施形態］
次に、この発明の第５実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路について説明する。この第５実施形態は、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００４８】
図１０に、第５実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。信号生成回路３２に入力される図１０（ａ）に示す信号ＳＦでは、４×４画素を基本として色フィルタが配列されている。一般的なＲＧＢベイヤー配列に対して、解像度情報が少なくて済む色信号のＲとＢ信号を１／２に減らし、Ｇ信号を１画素毎に上下左右に配置した。残りの位置にＷ画素を４画素均等に配置し、残りの４画素にＲとＢ画素をそれぞれ対角線上に配置した。Ｇ画素が８画素、Ｗ画素が４画素、Ｒ画素が２画素、Ｂ画素が２画素となる４×４の基本配列を繰り返している。
【００４９】
以下に、Ｗ信号からＲＧＢの信号を生成する色生成回路の処理を述べる。
【００５０】
この実施形態では、図４に示したのと同様に、色生成回路での処理に比率掛算方式を用いる。ここではＷ11画素に着目し、周辺の８画素からＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元に、Ｗ11画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する比率掛算方式の例を図１０（ｂ）に示す。
【００５１】
Ｗｒｇｂ11＝(Ｇ11+Ｇ21+Ｇ22+Ｇ31)/４+（Ｒ11+Ｒ21）/２+（Ｂ11+Ｂ21）/２
Ｇｗ11＝Ｗ11＊（（Ｇ11+Ｇ21+Ｇ22+Ｇ31）/４）/Ｗｒｇｂ11
Ｒｗ11＝Ｗ11＊（（Ｒ11+Ｒ21）/２）/Ｗｒｇｂ11
Ｂｗ11＝Ｗ11＊（（Ｂ11+Ｂ21）/２）/Ｗｒｇｂ11
実験結果では、第１実施形態と同様にＧ信号に対して、Ｗから生成したＧｗ信号のＳ/Ｎは約３ｄｂ、Ｒ信号に対するＲｗ信号とＢ信号に対するＢｗ信号はそれぞれ約４．５ｄＢ改善された。
【００５２】
図１０（ｃ）に、色配列変換回路によりＲＧＢベイヤー配列変換を行った画素配列図を示す。Ｗ11画素は色生成したＧｗ11をそのまま使う。ＧＲＢのそれぞれの処理方法は、Ｇ22、Ｒ21、Ｂ21画素の処理を例に示す。画素Ｇ22は、Ｇｗ11と同等のＳ/Ｎ改善と解像度レベルを同等にするために、左右２画素のＧｗ11，Ｇｗ12の情報を加算する。また、画素Ｒ21は斜め４画素のＷから生成したＲｗ10、Ｒｗ11、Ｒｗ20、Ｒｗ21の情報を加算することでＳ/Ｎを改善する。同様に、画素Ｂ21は、斜め４画素のＷから生成したＢｗ11、Ｂｗ12、Ｂｗ21、Ｂｗ22の情報を加算することでＳ/Ｎを改善する。
【００５３】
Ｇ22ｗ＝（（Ｇｗ11+Ｇｗ12）/２+Ｇ22）/２
Ｒ21ｗ＝（（Ｒｗ10+Ｒｗ11+Ｒｗ20+Ｒｗ21）/４+Ｒ21）/２
Ｂ21ｗ＝（（Ｂｗ11+Ｂｗ12+Ｂｗ21+Ｂｗ22）/４+Ｂ21）/２
の計算を順次算出してベイヤー配列に変換する。実験では、ＹＵＶ信号の輝度信号
Ｙ＝０．５９Ｇ＋０．３Ｒ＋０．１１Ｂ
の処理結果において、通常の光量で輝度信号ＹのＳ/Ｎを約３ｄＢ改善することができた。この配列は、特に色信号のＳ/Ｎを改善するのに有効である。また、最低被写体照度では、Ｗ信号を有効に使うことにより、従来のＧ信号で決まる感度に対して２倍の高感度化が実現できた。
【００５４】
［第６実施形態］
この第６実施形態は、第５実施形態と同様に、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００５５】
図１１に、第６実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。信号生成回路３２に入力される図１１（ａ）に示すＳＦ信号では、４×４画素を基本として色フィルタが配列されている。一般的なＲＧＢベイヤー配列に対して、解像度情報が少なくて済む色信号のＲとＢ信号を１／２に減らし、Ｗ信号を１画素毎に上下左右に配置した。残りの位置にＧ画素を４画素均等に配置し、残りの４画素にＲとＢ画素をそれぞれ対角線上に配置した。Ｗ画素が８画素、Ｇ画素が４画素、Ｒ画素が２画素、Ｂ画素が２画素となる４×４の基本配列を繰り返している。
【００５６】
以下に、Ｗ信号からＲＧＢの信号を生成する色生成回路の処理を述べる。
【００５７】
この実施形態では、図４に示したのと同様に、色生成回路での処理に比率掛算方式を用いる。ここではＷ22画素に着目し、周辺の４画素からＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元に、Ｗ22画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する比率掛算方式の例を図１１（ｂ）に示す。
【００５８】
Ｗｒｇｂ22＝(Ｇ11+Ｇ12)/２+Ｒ11+Ｂ21
Ｇｗ22＝Ｗ22＊（（Ｇ11+Ｇ12）/２）/Ｗｒｇｂ22
Ｒｗ22＝Ｗ22＊Ｒ11/Ｗｒｇｂ22
Ｂｗ22＝Ｗ22＊Ｂ21/Ｗｒｇｂ22
この実施形態では、Ｗ信号の画素数を多くすることにより、低照度でのＳ/Ｎと解像度を改善することができる。
【００５９】
［第７実施形態］
この第７実施形態は、第１実施形態における色フィルタ配列を変更すると共に、信号生成回路３２にラインメモリを４本設け、垂直５ライン処理によりＳ/Ｎの改善を実施している。その他の構成は前記第１実施形態と同様である。
【００６０】
図１２に、第７実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。色フィルタ配列は、第６実施形態の図１１に示したのと同仕様である。
【００６１】
以下に、Ｗ信号からＲＧＢの信号を生成する色生成回路の処理を述べる。
【００６２】
この実施形態では、図４に示したのと同様に、色生成回路での処理に比率掛算方式を用いる。ここではＷ32画素に着目し、水平の７画素と垂直の５ラインからＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元に、Ｗ32画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する例を図１２（ｂ）に示す。
【００６３】
Ｗｒｇｂ32＝(Ｇ12+Ｇ13+Ｇ21+Ｇ22+Ｇ23+Ｇ24+Ｇ32+Ｇ33)/８
+（Ｒ11+Ｒ21/２+Ｒ22/２）/２+（Ｂ21+Ｂ11/２+Ｂ12/２）/２
Ｇｗ32＝Ｗ32＊（（Ｇ12+Ｇ13+Ｇ21+G22+Ｇ23+Ｇ24+Ｇ32+Ｇ33)/８）/Ｗｒｇｂ32
Ｒｗ32＝Ｗ32＊（（Ｒ11+Ｒ21/２+Ｒ22/２）/２）/Ｗｒｇｂ32
Ｂｗ32＝Ｗ32＊（（Ｂ21+Ｂ11/２+Ｂ12/２）/２）/Ｗｒｇｂ32
この実施形態では、Ｗ信号の画素数を多くすることにより、低照度でのＳ/Ｎと解像度を改善することができる。また、注目画素に対して、周辺に配置された８画素のＧ信号を用いているため、第６実施形態よりもさらにＳ/Ｎを改善できる。
【００６４】
［第８実施形態］
この第８実施形態は、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００６５】
図１３に、第８実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。信号生成回路３２に入力される図１３（ａ）に示すＳＦ信号では、４×４画素を基本として図１０に示した正方配列を４５度傾けた色フィルタが配列されている。一般的なＲＧＢベイヤー配列に対して、解像度情報が少なくて済む色信号のＲとＢ信号を１／２に減らし、Ｇ信号を１画素毎に上下左右に配置した。残りの位置にＷ画素を４画素均等に配置し、残りの４画素にＲとＢ画素をそれぞれ対角線上に配置した。Ｇ画素が８画素、Ｗ画素が４画素、Ｒ画素が２画素、Ｂ画素が２画素となる４×４の基本配列を繰り返している。
【００６６】
以下に、Ｗ信号からＲＧＢの信号を生成する色生成回路の処理を述べる。
【００６７】
この実施形態では、図４に示したのと同様に、色生成回路での処理に比率掛算方式を用いる。ここではＷ32画素に着目し、周辺の８画素からＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元に、Ｗ32画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する例を図１３（ｂ）に示す。
【００６８】
Ｗｒｇｂ32＝(Ｇ33+Ｇ34+Ｇ43+Ｇ44)/４+（Ｒ12+Ｒ22）/２+（Ｂ22+Ｂ23）/２
Ｇｗ32＝Ｗ32＊（（Ｇ33+Ｇ34+Ｇ43+Ｇ44）/４）/Ｗｒｇｂ32
Ｒｗ32＝Ｗ32＊（（Ｒ12+Ｒ22）/２）/Ｗｒｇｂ32
Ｂｗ32＝Ｗ32＊（（Ｂ22+Ｂ23）/２）/Ｗｒｇｂ32
実験結果では、第１実施形態と同様にＧ信号に対して、Ｗから生成したＧｗ信号のＳ/Ｎは約３ｄＢ、Ｒ信号に対するＲｗ信号とＢ信号に対するＢｗ信号はそれぞれ約４．５ｄＢ改善された。
【００６９】
［第９実施形態］
この第９実施形態は、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００７０】
図１４に、第９実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。図１４（ａ）に示すＳＦ信号は、４×４画素を基本として図１２に示した色フィルタ配列を４５度傾けた配列になっている。一般的なＲＧＢベイヤー配列に対して、解像度情報が少なくて済む色信号のＲとＢ信号を１／２に減らし、Ｗ信号を１画素毎に上下左右に配置した。残りの位置にＧ画素を４画素均等に配置し、残りの４画素にＲとＢ画素をそれぞれ対角線上に配置した。Ｗ画素が８画素、Ｇ画素が４画素、Ｒ画素が２画素、Ｂ画素が２画素となる４×４の基本配列を繰り返している。
【００７１】
以下に、Ｗ信号からＲＧＢの信号を生成する色生成回路の処理を述べる。
【００７２】
この実施形態では、図４に示したのと同様に、色生成回路での処理に比率掛算方式を用いる。ここではＷ33画素に着目し、周辺の４画素からＷ（白）信号レベルとＲＧＢ信号レベルを算出し、このＷとＲＧＢの比率を元に、Ｗ33画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する例を図１４（ｂ）に示す。
【００７３】
Ｗｒｇｂ33＝(Ｇ32+Ｇ41)/２+Ｒ22+Ｂ11
Ｇｗ33＝Ｗ33＊（（Ｇ32+Ｇ41）/２）/Ｗｒｇｂ33
Ｒｗ33＝Ｗ33＊Ｒ22/Ｗｒｇｂ33
Ｂｗ33＝Ｗ33＊Ｂ11/Ｗｒｇｂ33
この実施形態では、Ｗ信号の画素数を多くすることにより、低照度でのＳ/Ｎと解像度を改善することができる。
【００７４】
［第１０実施形態］
この第１０実施形態は、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００７５】
図１５に、第１０実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す。色フィルタ配列は、前記第９実施形態の図１４に示した構成と同様である。
【００７６】
Ｗ信号からＲＧＢの信号を生成する色生成回路の処理は、前述した比率掛算方式を用いて以下のように行う。ここでは、Ｗ33画素の信号からＲｗ，Ｇｗ，Ｂｗ信号を生成する例を図１５（ｂ）に示す。
【００７７】
Ｗｒｇｂ33＝(Ｇ21+Ｇ22+Ｇ31+Ｇ32+Ｇ42+Ｇ43+Ｇ51+Ｇ52)/８
+（Ｒ22+Ｒ11/２+Ｒ21/２）/２+（Ｂ11+Ｂ12/２+Ｂ21/２）/２
Ｇｗ33＝Ｗ33＊（(Ｇ21+Ｇ22+Ｇ31+Ｇ32+Ｇ42+Ｇ43+Ｇ51+Ｇ52)/８）/Ｗｒｇｂ33
Ｒｗ33＝Ｗ33＊（（Ｒ22+Ｒ11/２+Ｒ21/２）/２）/Ｗｒｇｂ33
Ｂｗ33＝Ｗ33＊（（Ｂ11+Ｂ12/２+Ｂ21/２）/２）/Ｗｒｇｂ33
この実施形態では、Ｗ信号の画素数を多くすることにより、低照度でのＳ/Ｎと解像度を改善することができる。また、注目画素に対して、周辺に配置された８画素のＧ信号を用いているため、前記第９実施形態よりもさらにＳ/Ｎを改善できる。なお、前記式中にて用いたＧ信号は一例であり、その他のＧ画素のＧ信号を用いてもよい。
【００７８】
［第１１実施形態］
この第１１実施形態では、図１４、図１５に示した色フィルタ配列に対応したＣＭＯＳイメージセンサの構成を説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００７９】
図１６は、第１１実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。画素部１１に隣接して、パルスセレクタ回路（セレクタ）２１、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２２、蓄積時間制御用の垂直レジスタ（ＥＳＲＧＢレジスタ）２５、及び蓄積時間制御用の垂直レジスタ（ＥＳＷレジスタ）２６がそれぞれ配置されている。ＥＳＲＧＢレジスタ２５は、Ｒ画素、Ｇ画素、及びＢ画素における蓄積時間を制御するレジスタである。ＥＳＷレジスタ２６は、Ｗ画素における蓄積時間を制御するレジスタである。画素部１１に配置される色フィルタは、１行毎にＷラインが配列されている。よって、高感度のＷ画素が飽和しないように専用の電子シャッタで蓄積時間を制御する。Ｗ信号はＧ信号に対して感度が約２倍有るため、専用の電子シャッタを用いてＷ信号の蓄積時間を他のＲＧＢ信号の蓄積時間に対して１／２に設定すれば良い。低光量ではＷ画素に電子シャッタを掛けずに、Ｇ信号の２倍の高感度を利用して最低被写体照度を１／２に改善する。線形変換回路５２では、Ｗ画素のみに電子シャッタを動作した時に、Ｗ画素の信号のみゲイン回路ＧＡにより蓄積時間比で増幅して元の配列に切り換えてＳＦ信号とする。
【００８０】
低光量では、Ｗ画素に電子シャッタによる制御を行わないため、Ｗ信号はＲＧＢ信号と蓄積時間が同じになる。このため、線形変換回路５２では、Ｗ画素の信号を増幅しないように、ＲＧＢ信号側にスイッチを切り換えてＷ信号を通過させる。この切り換え動作によって、低光量時でも後段の信号生成回路３２を変更せずに使用することができる。
【００８１】
［第１２実施形態］
前述した第１，第２，第１１実施形態では、Ｗ画素からの出力が飽和しないようにダイナミックレンジ拡大モードとした例や、Ｗ画素への入射光のみを単独で電子シャッタで制御する例を示した。この２つの方法を適用しない場合、標準のイメージセンサでは図７（ａ）に示したように、光量０．５以上のときにＷ画素からの出力が飽和する。この対策として、第１２実施形態では、Ｗ画素の周辺から推測してＷ信号を生成する例を示す。
【００８２】
図４（ａ）に示した色フィルタ配列図で解説する。Ｗ11画素が飽和した場合、
Ｗ11＝kg＊（Ｇ11+Ｇ12+Ｇ21+Ｇ22）/4+kr＊（Ｒ11+Ｒ12）/2+kb＊（Ｂ11+Ｂ21）/2
の式から、新たに飽和信号レベル以上のＷ信号を生成することできる。これにより、Ｗ画素の飽和信号に対する対策ができる。すなわち、Ｗ信号が飽和した場合でも飽和信号レベル以上のＷ信号を求めて利用することができる。なお、kg，kr，kbはホワイトバランス係数を示す。その他の構成及び効果は、前述した実施形態と同様である。
【００８３】
［第１３実施形態］
次に、この発明の第１３実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列について説明する。この第１３実施形態は、第１実施形態における色フィルタ配列を変更したものである。その他の構成は前記第１実施形態と同様である。
【００８４】
図１７に、第１３実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列を示す。この色フィルタ配列は、４×４の基本配列にＷ画素を１０画素、Ｇ，Ｒ，Ｂ画素を各２画素配置したものである。また、図１８に他の色フィルタ配列を示す。この色フィルタ配列は、４×４の基本配列にＷ画素を１２画素、Ｇ画素を２画素、Ｒ，Ｂ画素を各１画素配置したものである。
【００８５】
図１７及び図１８に示す色フィルタ配列では、ＲＧＢの色情報が少ないが比率掛算方式を用いることにより、各Ｗ画素からＲＧＢ信号を生成できるため、実質的なＧの画素数は１４画素、Ｒ画素は１３画素、Ｂ画素は１３画素多く得られる。このため、色解像度が多いため偽信号が少ない。また、色信号は情報量が少なくて済むため、加算処理によりＳ/Ｎの改善ができる。ベイヤー配列と比較して各画素数を増加できる効果で、Ｇ信号が約２ｄＢ改善でき、またＲ，Ｂの信号が約５ｄＢ改善できる効果が得られた。
【００８６】
比率係数は周辺画素数を増加することで、さらにＳ/Ｎを改善することができる。
【００８７】
なお、前述した実施形態では、図８、図９に示したように、信号生成回路３２でＷ画素のＷ信号からＲＧＢ信号を生成し、ＲＧＢベイヤー配列に変換して信号処理回路５１により従来の信号処理を実施したが、信号生成回路３２を削除して、信号ＳＦを直接、信号処理回路５１に入力して、ＷＲＧＢ画素に適した信号処理を実施しても良い。また、色フィルタ配列も多種多様な配列が考えられるが、基本的にＷＲＧＢの４色が含まれれば、前述した種々の実施形態が適用できる。
【００８８】
また、Ｗ画素の飽和信号量制御回路は、画素セル（ＣＥ）内にトランジスタと容量を追加し、フォトダイオード（ＰＤ）からあふれる信号電荷を追加した容量に蓄積することで飽和信号量を増加させるダイナミックレンジ拡大方法にも適用できる。また、画素セル（ＣＥ）内でフォトダイオード（ＰＤ）の読み出しトランジスタのゲート電圧を直流電圧で制御することでも飽和信号量を増加させる方法にも適用できる。その他の色々なダイナミックレンジ拡大方法が提案されているが、全て適用できる。
【００８９】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００９０】
【図１】この発明の第１実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図２】図１に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。
【図３】図１に示した線形変換回路３１の動作を示す光電変換特性図である。
【図４】図１に示した信号生成回路３２の処理例を示す図である。
【図５】（ａ）は従来のＷ信号からＲＧＢ信号を生成する減算方式を示す概略図であり、（ｂ）はこの実施形態におけるＷ信号からＲＧＢ信号を生成する比率掛算方式を示す概略図である。
【図６】この発明の第２実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図７】図６に示した線形変換回路４２の動作を示す光電変換特性図である。
【図８】この発明の第３実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図９】この発明の第４実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図１０】この発明の第５実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１１】この発明の第６実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１２】この発明の第７実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１３】この発明の第８実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１４】この発明の第９実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１５】この発明の第１０実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列と信号生成回路の処理例を示す図である。
【図１６】この発明の第１１実施形態のＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図１７】この発明の第１３実施形態のＣＭＯＳイメージセンサにおける色フィルタ配列を示す図である。
【図１８】第１３実施形態のＣＭＯＳイメージセンサにおける他の色フィルタ配列を示す図である。
【符号の説明】
【００９１】
１…センサコア部、２…レンズ、４…ＰＲＥ信号処理回路、１１…画素部、１２…カラム型ノイズキャンセル回路（ＣＤＳ）、１３…カラム型アナログデジタルコンバータ（ＡＤＣ）、１４…ラッチ回路、１５…水平シフトレジスタ、３１…線形変換回路、３１−１，３１−２…減算回路、３１−３…スイッチ、３２…信号生成回路、２１…パルスセレクタ回路（セレクタ）、２２…信号読み出し用の垂直レジスタ（ＶＲレジスタ）、２３…蓄積時間制御用の垂直レジスタ（ＥＳレジスタ、長い蓄積時間制御用レジスタ）、２４…蓄積時間制御用の垂直レジスタ（ＷＤレジスタ、短い蓄積時間制御用レジスタ）、３３…タイミングジェネレータ（ＴＧ）、３４…パルス振幅制御回路、３５…バイアス発生回路（バイアス１）、３６…基準電圧発生回路（ＶＲＥＦ）、３７…シリアルインタフェース（シリアルＩ／Ｆ）、３８…コマンドデコーダ、４１…フレームメモリ、４２…線形変換回路、５１…信号処理回路、５２…線形変換回路、ＣＥ…セル（画素）、ＧＡ…ゲイン回路、ＭＳＴＨ，ＭＳＴＬ…ラインメモリ、ＳＴＬ（長時間蓄積），ＳＴＨ（短時間蓄積）…信号、Ｔａ…行選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＴＬＭ…負荷トランジスタ、ＰＤ…フォトダイオード、ＶＬＩＮ…垂直信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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