(57)【要約】【課題】ＤＭＯＳトランジスタを有する半導体装置において、ゲート・ドレイン間容量を小さくする。【解決手段】半導体層２０に形成され、それぞれがボディ領域として機能し、互いに離間している複数の第２導電型不純物領域２２と、複数の第２導電型領域２２それぞれの一部に形成され、ソース又はドレインとして機能する第１導電型不純物領域２５と、半導体層２０と第１導電型不純物領域２５の間に位置する第２導電型不純物領域２２上、及び複数の第２導電型不純物領域２２の相互間に位置する半導体層２０上に形成されたゲート絶縁膜２３と、ゲート絶縁膜２３上に形成され、ゲート電極として機能する、不純物が導入された半導体層２４とを具備する。半導体層２４は、複数の第２導電型領域２２の相互間の上方に、不純物が導入されていないノンドープ領域２４ａを有する。【選択図】図２
2008016496.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板又は半導体層に形成された複数の第２導電型のＤＭＯＳトランジスタのボディ領域と、
前記複数のボディ領域それぞれの一部に形成された第１導電型の第１のソース又はドレイン領域と、
前記複数の第１のソース又はドレイン領域の相互間に位置する前記半導体基板又は半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、半導体層からなるゲート電極と、
前記ボディ領域より下方に形成された第１導電型の第２のソース又はドレイン領域と、
を具備し、
前記ゲート電極は、前記ボディ領域の上方に位置する領域に不純物が導入され、前記ボディ領域相互間の上方に位置する領域に、不純物が導入されていないノンドープ領域を有する半導体装置。
【請求項２】
前記半導体層はシリコン層であり、
前記シリコン層上に形成されたシリサイド層を具備する請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板又は半導体層に、複数の第２導電型のＤＭＯＳトランジスタのボディ領域を形成する工程と、
前記半導体基板又は半導体層上にゲート絶縁膜を形成する工程と、
前記ボディ領域の一部の上方を除いた前記ゲート絶縁膜上に、半導体層からなるゲート電極を形成する工程と、
前記ゲート電極のうち、前記ボディ領域の上方に位置する領域に不純物を導入し、かつ前記ボディ領域相互間の上方に位置する領域に不純物を導入しない工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記ゲート電極はシリコン層であり、
前記ゲート電極に不純物を導入する工程の後に、
前記ゲート電極上に金属層を形成する工程と、
前記ゲート電極及び前記金属層を加熱することにより、前記ゲート電極上にシリサイド層を形成する工程と、
を具備する請求項３に記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板又は半導体層に、複数の第２導電型のＤＭＯＳトランジスタのボディ領域を形成する工程と、
前記半導体基板又は半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜のうち、前記ボディ領域の上方に位置する領域に不純物を導入し、かつ前記ボディ領域相互間の上方に位置する領域に不純物を導入しない工程と、
前記半導体膜のうち前記ボディ領域の一部上に位置する部分を除去することによりゲート電極を形成する工程と、
前記半導体膜が除去された前記ボディ領域に第１導電型の不純物を導入することにより、ソース又はドレイン領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記半導体膜はシリコン膜であり、
前記半導体膜に不純物を導入する工程と、前記ゲート電極を形成する工程の間に、
前記半導体膜上に金属層を形成する工程と、
前記半導体膜及び前記金属層を加熱することにより、前記半導体膜上にシリサイド層を形成する工程と、
を具備し、
前記ゲート電極を形成する工程において、前記シリサイド層及び前記半導体膜のうち前記ボディ領域の一部上に位置する部分が除去される請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＯＳトランジスタを有する半導体装置及び租の製造方法に関する。特に本発明は、ゲートとドレイン又はソースの間の容量を小さくすることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５は、従来の半導体装置の構造を説明する為の断面図である。本図に示す半導体装置は複数のＤＭＯＳトランジスタを有している。ＤＭＯＳトランジスタのゲート酸化膜１２３は、Ｎ型のシリコン基板１１０上のＰ型のシリコン層１２０に形成されており、ゲート電極１２４はゲート酸化膜１２３上に形成されている。シリコン層１２０にはＮ型のボディ領域１２２が形成されており、ボディ領域１２２内に、ソースとして機能するＰ型の不純物領域１２５が形成されている。また、ボディ領域１２２の下方に位置するシリコン基板１１０には、ドレインとして機能するＰ型の埋込層１１１が形成されている。
このように、ゲート電極１２４と埋込層１１１はシリコン層１２０及びゲート酸化膜１２３を挟んで対向しているため、ＤＭＯＳトランジスタにはゲート・ドレイン間容量が生じる。
【特許文献１】特開平６−６９５０８号公報（第３段落及び図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したようにＤＭＯＳトランジスタにはゲートとドレイン又はソースの間の容量がある。このため、ＤＭＯＳトランジスタのスイッチング速度を向上させることが難しかった。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲートとドレイン又はソースの間の容量を小さくすることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、本発明に係る半導体装置は、第１導電型の半導体基板又は半導体層に形成された複数の第２導電型のＤＭＯＳトランジスタのボディ領域と、
前記複数のボディ領域それぞれの一部に形成された第１導電型の第１のソース又はドレイン領域と、
前記複数の第１のソース又はドレイン領域の相互間に位置する前記半導体基板又は半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、半導体層からなるゲート電極と、
前記ボディ領域より下方に形成された第１導電型の第２のソース又はドレイン領域と、
を具備し、
前記ゲート電極は、前記ボディ領域の上方に位置する領域に不純物が導入され、前記ボディ領域相互間の上方に位置する領域に不純物が導入されていないノンドープ領域を有する。
【０００５】
この半導体装置によれば、前記ゲート電極にはノンドープ領域が形成されているため、この部分は空乏化する。このため、前記ゲート電極のうち電圧がかかる面積が小さくなり、前記ゲート電極と前記第２のソース又はドレイン領域の間の容量が小さくなる。
【０００６】
前記半導体層がシリコン層である場合、前記シリコン層上に形成されたシリサイド層を具備するのが好ましい。このようにすると、前記シリコン層に高抵抗のノンドープ領域が設けられていても、前記シリコン層の全面を低抵抗化することができる。このため、前記シリコン層上の層間絶縁膜に設けられるコンタクトホールの数を増やす必要がなくなる。
【０００７】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板又は半導体層に、複数の第２導電型のＤＭＯＳトランジスタのボディ領域を形成する工程と、
前記半導体基板又は半導体層上にゲート絶縁膜を形成する工程と、
前記ボディ領域の一部の上方を除いた前記ゲート絶縁膜上に、半導体層からなるゲート電極を形成する工程と、
前記ゲート電極のうち、前記ボディ領域の上方に位置する領域に不純物を導入し、かつ前記ボディ領域相互間の上方に位置する領域に不純物を導入しない工程とを具備する。
【０００８】
前記ゲート電極がシリコン層である場合、前記ゲート電極に不純物を導入する工程の後に、前記ゲート電極上に金属層を形成する工程と、前記ゲート電極及び前記金属層を加熱することにより、前記ゲート電極上にシリサイド層を形成する工程とを具備するのが好ましい。
【０００９】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板又は半導体層に、複数の第２導電型のＤＭＯＳトランジスタのボディ領域を形成する工程と、
前記半導体基板又は半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜のうち、前記ボディ領域の上方に位置する領域に不純物を導入し、かつ前記ボディ領域相互間の上方に位置する領域に不純物を導入しない工程と、
前記半導体膜のうち前記ボディ領域の一部上に位置する部分を除去することによりゲート電極を形成する工程と、
前記半導体膜が除去された前記ボディ領域に第１導電型の不純物を導入することにより、ソース又はドレイン領域を形成する工程とを具備する。
【００１０】
この半導体装置の製造方法において、前記半導体膜がシリコン膜である場合、前記半導体膜に不純物を導入する工程と前記ゲート電極を形成する工程の間に、前記半導体膜上に金属層を形成する工程と、前記半導体膜及び前記金属層を加熱することにより、前記半導体膜上にシリサイド層を形成する工程とを具備し、かつ、前記ゲート電極を形成する工程において、前記シリサイド層及び前記半導体膜のうち前記ボディ領域の一部上に位置する部分が除去されるのが好ましい。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置は複数のＤＭＯＳトランジスタを有する。
【００１２】
まず、図１（Ａ）に示すように、第１導電型（例えばＰ型）のシリコン基板１０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン基板１０に第１導電型の不純物を導入する。これにより、シリコン基板１０には第1導電型の埋込層１２が形成される。その後、レジストパターンを除去する。
【００１３】
次いで、シリコン基板１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン基板１０に第２導電型（例えばＮ型）の不純物を導入する。これにより、シリコン基板１０には第２導電型の埋込層１１が形成される。その後、レジストパターンを除去する。
【００１４】
次いで、シリコン基板１０上に第２導電型のシリコン層２０をエピタキシャル成長する。次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には第２導電型の拡散層２１が形成される。拡散層２１は埋込層１１の一部上に位置しており、埋込層１１に電気的に接続している。拡散層２１及び埋込層１１はＤＭＯＳトランジスタのドレインとして機能する。
【００１５】
次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には第１導電型の拡散層２０ｂが形成される。拡散層２０ｂは埋込層１２上に位置しており、埋込層１２に電気的に接続している。拡散層２０ｂ及び埋込層１２により、シリコン基板１０及びシリコン層２０のうちＤＭＯＳトランジスタが形成される領域は他の領域から電気的に分離される。その後、レジストパターンを除去する。
【００１６】
次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。不純物のドーズ量は、例えば２×１０１３／ｃｍ２である。これにより、埋込層１１の上方に位置するシリコン層２０には、ＤＭＯＳトランジスタのボディ領域２２が複数形成される。その後、レジストパターンを除去する。
【００１７】
次いで、シリコン層２０に窒化シリコン膜を有するマスク膜(図示せず)をＣＶＤ法により形成し、このマスク膜をマスクとしてシリコン層２０を熱酸化する。これにより、シリコン層２０には素子分離膜２０ａが形成される。その後、マスク膜を除去する。
【００１８】
次いで、シリコン層２０を熱酸化する。これにより、シリコン層２０にはＤＭＯＳトランジスタのゲート酸化膜２３が、複数のＤＭＯＳトランジスタが形成される素子領域の全面に形成される。次いで、ゲート酸化膜２３を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜２３上にはＤＭＯＳトランジスタのゲート電極２４が形成される。ゲート電極２４はボディ領域２２の縁部及びボディ領域２２の周囲に位置するシリコン層２０の上方、及びボディ領域２２の相互間に位置するシリコン層２０の上方に形成される。このように、ゲート電極２４は複数のＤＭＯＳトランジスタ相互間で繋がっている。
【００１９】
次いで、図１（Ｂ）に示すように、ゲート電極２４の一部上及びボディ領域２２の一部上にフォトレジスト膜７０を形成し、素子分離膜２０ａ、ゲート電極２４、及びフォトレジスト膜７０をマスクとして第２導電型の不純物を導入する。これにより、複数のボディ領域２２それぞれの一部には第２導電型の不純物が導入され、ＤＭＯＳトランジスタのソースとなる第２導電型の不純物領域２５が形成される。また、拡散層２１の上部の不純物濃度が高くなる。なお、シリコン層２０に対して垂直な方向から見た場合、不純物領域２５は中心部に第２導電型の不純物が導入されていないノンドープ領域を有する。このように不純物領域２５は、シリコン層２０に対して垂直な方向から見た場合、例えばリング形状を有している。
【００２０】
また、この不純物導入工程において、ゲート電極２４には第２導電型の不純物が導入され、導電性を有する。ただし、ゲート電極２４のうちボディ領域２２の相互間の上方に位置する領域は、ボディ領域２２の近傍を除いて、フォトレジスト膜７０で覆われているため不純物が導入されず、ノンドープ領域２４ａとなる。
【００２１】
その後、図２（Ａ）に示すようにフォトレジスト膜７０を除去する。次いで、拡散層２０ｂ上及び不純物領域２５の中心部に位置するノンドープ領域上を除く全面上にフォトレジスト膜７１を形成し、フォトレジスト膜７１をマスクとして第１導電型の不純物を導入する。これにより、不純物領域２５の中心部には第１導電型の不純物領域２６が形成され、かつ拡散層２０ｂの上層の不純物濃度は高くなる。
【００２２】
その後、図２（Ｂ）に示すように、フォトレジスト膜７０を除去する。次いで、ゲート電極２４を含む全面上に絶縁膜（例えば酸化シリコン膜）を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極２４の側壁はサイドウォールで覆われる。また、ゲート酸化膜２３のうちゲート電極２４で覆われていない部分が除去される。
【００２３】
次いで、ゲート電極２４を含む全面上に金属膜(例えばＷ膜、Ｔｉ膜、Ｃｏ膜、又はＮｉ膜)を形成し、この金属膜及びゲート電極２４を熱処理する。これにより、ゲート電極２４の全面上にはシリサイド層２７が形成される。その後、シリサイド化していない金属層を除去する。
【００２４】
上記した方法により製造された半導体装置は、シリコン基板１０に、ＤＭＯＳトランジスタのドレインとして機能する埋込層１１を有している。シリコン基板１０上にはシリコン層２０が形成されている。シリコン層２０には、互いに離間している複数のボディ領域２２が形成されている。ボディ領域２２の一部には、第１導電型の不純物を導入することにより形成され、ＤＭＯＳトランジスタのソースとして機能する不純物領域２５が形成されている。ゲート酸化膜２３は、不純物領域２５とシリコン層２０の間に位置するボディ領域２２上、及び複数のボディ領域２２の相互間に位置するシリコン層２０上に形成されている。ゲート電極２４は、ゲート酸化膜２３上に形成されている。
【００２５】
ゲート電極２４は、複数のボディ領域２２の相互間の上方に、不純物が導入されていないノンドープ領域２４ａを有する。このため、ゲート電極２４は、複数のボディ領域２２の相互間の上方に位置する部分は空乏化する。従って、ＤＭＯＳトランジスタのゲート・ドレイン容量が低下し、ＤＭＯＳトランジスタのスイッチング速度が高速化する。
【００２６】
また、ゲート電極２４上にはシリサイド層２７が形成されているため、複数のボディ領域２２の相互間の上方に高抵抗のノンドープ領域２４ａが形成されていても、ゲート電極２４の全面を低抵抗化することができる。従って、ゲート電極２４上の層間絶縁膜(図示せず)に設けられるコンタクトホール(図示せず)の数を増やす必要が無くなる。
【００２７】
図３及び図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２８】
まず、図３（Ａ）に示すように、シリコン基板１に埋込層１１，１２を形成する。次いでシリコン層２０及び拡散層２０ｂ，２１、ＤＭＯＳトランジスタの複数のボディ領域２２、素子分離膜２０ａ、及びゲート酸化膜２３を形成する。これらの形成方法は第１の実施形態と同様である。
【００２９】
次いで、素子分離膜２０ａ上及びゲート酸化膜２３上を含む全面上に、ポリシリコン膜２４ｃを形成する。次いで、ポリシリコン膜２４ｃのうち複数のボディ領域２２の相互間の上方に位置する領域を、ボディ領域２２の近傍を除いて酸化シリコン膜７２で覆う。次いで、酸化シリコン膜７２をマスクとしてポリシリコン膜２４ｃに第２導電型の不純物を、例えば熱拡散又はイオン注入により導入する。これにより、ポリシリコン膜２４ｃは低抵抗化し、かつノンドープ領域２４ａが形成される。
【００３０】
その後、図３（Ｂ）に示すように酸化シリコン膜７２を除去する。次いで、ポリシリコン膜２４ｃ上に金属膜(例えばＷ膜、Ｔｉ膜、Ｃｏ膜、又はＮｉ膜)を形成し、この金属膜及びポリシリコン膜２４ｃを熱処理する。これにより、ポリシリコン膜２４ｃの全面上にはシリサイド層２７が形成される。その後、シリサイド化していない金属層を除去する。
【００３１】
次いで、図４（Ａ）に示すように、ポリシリコン膜２４ｃ上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてポリシリコン膜２４ｃをエッチングする。これにより、ポリシリコン膜２４ｃは選択的に除去され、ゲート電極２４が形成される。その後、レジストパターンを除去する。
【００３２】
次いで、図４（Ｂ）に示すように、不純物領域２５，２６を形成する。これらの形成方法は、第１の実施形態と同様である。なお、本実施形態においてサイドウォール２４ｂは形成されない。
以上、第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００３３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３４】
【図１】（Ａ），（Ｂ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ），（Ｂ）は図１の次の工程を説明する為の断面図。
【図３】（Ａ），（Ｂ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（Ａ），（Ｂ）は図３の次の工程を説明する為の断面図。
【図５】従来の半導体装置の構造を説明する為の断面図。
【符号の説明】
【００３５】
１０，１１０…シリコン基板、１１，１２，１１１…埋込層、２０，１２０…シリコン層、２０ａ…素子分離膜、２０ｂ，２１…拡散層、２２，１２２…ボディ領域、２３，１２３…ゲート酸化膜、２４，１２４…ゲート電極、２４ａ…ノンドープ領域、２４ｂ…サイドウォール、２４ｃ…ポリシリコン膜、２５，２６，１２５…不純物領域、２７…シリサイド層、７０，７１…フォトレジスト膜、７２…酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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