(57)【要約】【課題】フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供する。【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域ＡＡ１−１、ＡＡ１−２と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域ＡＡ１−１、ＡＡ１−２と交差するように配置されたゲート電極ＧＣ１−１と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域ＡＡ１−１、ＡＡ１−２上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域Ｃ１−２は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。【選択図】      図４
2008311503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、
前記フィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、
前記フィン領域上に形成されたコンタクト材とを具備し、
前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする半導体装置。
【請求項２】
前記コンタクト材は、前記フィン領域と他のフィン領域とを接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成されたロードトランジスタと、
前記半導体基板上に形成されたトランスファトランジスタと、
前記半導体基板上に形成されたドライバートランジスタとを具備し、
前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第１、第２のフィン領域と、
前記第１、第２のフィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１、第２のフィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記第１のフィン領域の側面に形成される第１のチャネル領域を挟むように、前記第１のフィン領域内に形成された第１のソース領域及び第１のドレイン領域と、
前記ゲート電極下の前記第２のフィン領域の側面に形成される第２のチャネル領域を挟むように、前記第２のフィン領域内に形成された第２のソース領域及び第２のドレイン領域と、
前記第１、第２のフィン領域上に形成された第１のコンタクト材とを有し、
前記第１のコンタクト材が接続された前記第１、第２のフィン領域上のコンタクト領域は、前記第１、第２のチャネル領域のチャネル長方向に延伸して配置された前記第１、第２のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第１、第２のフィン領域とに跨っていることを特徴とする半導体装置。
【請求項４】
前記トランスファトランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第３のフィン領域を有し、
前記第３のフィン領域で前記チャネル長方向に延伸した領域と、前記第１、第２のフィン領域で前記チャネル長方向に延伸した領域とが、一直線上に配置されていないことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドライバートランジスタは、前記チャネル長方向に延伸して配置された前記第１、第２のフィン領域上でこれら２つのフィン領域の中央からずれて形成された第２のコンタクト材を有することを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置においてダブルゲート型のフィン型ＭＯＳ電界効果トランジスタを用いた回路、例えばＳＲＡＭセルのレイアウトに関するものである。
【背景技術】
【０００２】
近年、シリコン基板上に形成されるＬＳＩにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは、論理回路、またはＳＲＡＭなどの記憶装置に用いられるＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）において、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在、チャネル長Ｌ ＜ ３０ｎｍ以下の短チャネル領域においてカットオフ特性を改善するために、３次元構造ＭＩＳ型半導体装置の一種として、ＳＯＩ(Silicon on insulator)基板を用いてシリコン基板を短冊状に細く切り出して突起状領域（これを、フィン領域と記す）を形成し、それにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするダブルゲート型Fully Depleted-SOI MOSFETが提案されている（例えば、非特許文献１，２、特許文献１，２参照）。
【０００３】
フィン領域にゲート電極を立体交差させて、フィン領域の側面にチャネルを形成したＭＯＳＦＥＴ（以下、ＦｉｎＦＥＴと記す）は上記のFully Depleted-SOI MOSFETとなっているため、短チャネル効果を抑制するためにはフィン幅をゲート長よりも短くしなければならない。例えば、シングルゲートの完全空乏型のＳＯＩ基板を用いたＭＯＳＦＥＴにおいてはゲート長の１／３までチャネル層を薄膜化することが必要とされており（例えば、非特許文献３参照）、ＦｉｎＦＥＴでは単純にこの２倍程度の値、つまりゲート長の２／３程度まで薄膜化しなければならない。例えば、ゲート長が２０ｎｍの素子においてはフィン幅を１２〜１５ｎｍ程度にしなければならない。これは従来の平面型ＭＯＳＦＥＴの場合と異なり、ＦｉｎＦＥＴの場合にはリソグラフィで決定される最小寸法がゲート長からフィン幅に変わり、それがより厳しい寸法管理が必要なことを意味する。
【０００４】
これらの素子を用いて例えばＳＲＡＭセルの回路を構成しようとすると、このフィン幅の寸法管理が難しいこと、特にＳＲＡＭセル内では活性領域が複雑な形状になるため、各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが難しいという問題があった。その結果として、十分なスタティックノイズマージン（Static Noise Margin(SNM)）を得ることが難しく、動作点が不安定になってしまうという欠点があった（例えば、非特許文献４参照）。
【０００５】
一方で、ある第１の材料からなるダミーパターンをシリコン基板上に形成し、その上に第２の材料膜を堆積し、反応性イオンエッチング（ＲＩＥ）などを用いて第２の材料膜をエッチバックすることにより、ダミーパターンの側壁部にのみ選択的に第２の材料膜を残すことが可能である。この残された膜の厚さは、当初堆積した膜厚とエッチング時間によって決定されるため、比較的精度の高い寸法制御が可能である。したがって、このようにして残した第２の材料膜を、パターニングのマスクとして用いることができる。この方法によって形成される第２の材料膜では、従来のレジスト塗布と光露光の組み合わせによって形成されるマスク材（レジスト）と比較して、寸法のばらつきを小さくできる（例えば、非特許文献５参照）。
【特許文献１】特開平２−２６３４７３号公報
【特許文献２】特許第２７６８７１９号公報
【非特許文献１】D. Hisamoto et al., “A Folded-Channel MOSFET for Deep-sub-tenth Micron Era”, IEDM '98, p.1032
【非特許文献２】X. Huang et al., “Sub 50-nm FinFET: PMOS”, IEDM '99, p. 67.
【非特許文献３】H. S. Philip Wong et al., “Device Design Considerations for Double-Gate, Ground-Plane, and Single-Gated Ultra-Thin SOI MOSFET's at the 25 nm Channel Length Generation”, IEDM '98, pp. 407-410
【非特許文献４】E. J. Nowak et al., “A Functional FinFET-DGCMOS SRAM Cell”, IEDM Tech. Dig., pp. 411-414, 2002
【非特許文献５】A. Kaneko et al., “Sidewall Transfer Process and Selective Gate Sidewall Spacer Formation Technology for Sub-15nm FinFET with Elevated Source/Drain Extension”, IEDM Tech. Dig., pp. 863-866, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施態様の半導体装置は、半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、前記フィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、前記フィン領域上に形成されたコンタクト材とを具備し、前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする。
【０００８】
この発明の他の実施態様の半導体装置は、半導体基板上に形成されたロードトランジスタと、前記半導体基板上に形成されたトランスファトランジスタと、前記半導体基板上に形成されたドライバートランジスタとを具備し、前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第１、第２のフィン領域と、前記第１、第２のフィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１、第２のフィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記第１のフィン領域の側面に形成される第１のチャネル領域を挟むように、前記第１のフィン領域内に形成された第１のソース領域及び第１のドレイン領域と、前記ゲート電極下の前記第２のフィン領域の側面に形成される第２のチャネル領域を挟むように、前記第２のフィン領域内に形成された第２のソース領域及び第２のドレイン領域と、前記第１、第２のフィン領域上に形成された第１のコンタクト材とを有し、前記第１のコンタクト材が接続された前記第１、第２のフィン領域上のコンタクト領域は、前記第１、第２のチャネル領域のチャネル長方向に延伸して配置された前記第１、第２のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第１、第２のフィン領域とに跨っていることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
図１（ａ）及び図１（ｂ）は、典型的なダブルゲート型ＭＯＳＦＥＴの構造と静電ポテンシャルをそれぞれ示している。
【００１２】
ダブルゲート型ＭＯＳＦＥＴでは、図１（ａ）で示されているように、トップゲート（もしくは、フロントゲートと呼ぶ）電極１とバックゲート電極２に同時に同じ電圧を印加する。このため、図１（ｂ）に示すように、チャネルに垂直な方向で切った断面でのポテンシャルを見ると、両側のゲート電極でフェルミ準位が引っ張られて、両方の側面の表面部にチャネルが形成されるのがわかる。通常、ＦｉｎＦＥＴと呼ばれるトランジスタは、両側のゲート電極に同時に等しい電位を与えるような構造となっており、狭義のダブルゲート型トランジスタとなっている。
【００１３】
図２は、ＦｉｎＦＥＴの構造を示す斜視図である。図２に示すように、半導体基板１１１上には、突起状領域（フィン領域）１１１Ａ、絶縁膜１１２が形成されている。突起状領域１１１Ａの側面部には、ソース１１３とドレイン１１４が形成されている。ソース１１３とドレイン１１４との間の突起状領域１１１Ａ上には、ゲート絶縁膜１１５が形成されている。さらに、ゲート絶縁膜１１５上には、突起状領域１１１Ａに対してゲート電極１１６が立体交差するように形成されている。
【００１４】
図３は、６個のトランジスタから構成された６トランジスタによるＳＲＡＭセルの回路図である。
【００１５】
この回路中で、ビットラインＢＬＴ，ＢＬＣにそれぞれ接続されたｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＦＥＴと記す）１１とｎＦＥＴ１２をトランスファトランジスタ（もしくは、パスゲートトランジスタ）と呼び、接地電位端Ｖssに接続されたｎＦＥＴ１３とｎＦＥＴ１４をドライバートランジスタ（もしくは、プルダウントランジスタ）と呼ぶ。また、電源電位端Ｖddに接続されたｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＦＥＴと記す）１５とｐＦＥＴ１６は、ロードトランジスタ（もしくは、プルアップトランジスタ）と呼ぶ。通常、ＳＲＡＭセルの安定性は、ドライバートランジスタとトランスファトランジスタの電流駆動力の比の値（β比）で決まり、ドライバートランジスタの駆動力をトランスファトランジスタよりも大きく取ることで安定度を稼いでいる。これは、実際にはチャネル幅を大きくしたり、しきい値電圧Ｖｔを適当にコントロールすることによって行われている。
【００１６】
ところが、この６トランジスタのＳＲＡＭセルにおいて、各トランジスタを上述のＦｉｎＦＥＴで構成しようとすると、以下の点で困難が生じる。
【００１７】
（Ａ）  ドライバートランジスタとトランスファトランジスタを構成するｎＦＥＴの電流駆動力比の調整を、従来型のようにチャネル幅を調整することで行うことができない。これは、ＦｉｎＦＥＴのチャネル幅はフィン領域であるシリコン突起状領域の高さによって決定され、このシリコン突起状領域の高さを各トランジスタで変えることは一般には難しいからである。
【００１８】
（Ｂ）  電流駆動力を調整するために、トランジスタごとにゲート長をコントロールする手法は有効と考えられる。ただし、この場合、十分なβ比（電流駆動力比）を取ることが難しく、更にＳＲＡＭセル内でまちまちなゲート長のトランジスタが存在することになり、リソグラフィのＣＤ制御（Critical Dimension Control）が難しくなる。
【００１９】
従って、本発明の実施形態では、ＦｉｎＦＥＴを用いてＳＲＡＭセルを構成する一方法として、ドライバートランジスタのＦｉｎＦＥＴは２本のフィン領域を用いて形成し、トランスファトランジスタのＦｉｎＦＥＴは１本のフィン領域を用いて形成することにより、β比（電流駆動力比）を改善しながら、寸法ばらつきを低減する。
【００２０】
図４は、本発明の第１実施形態におけるＳＲＡＭセルのレイアウトを示す図である。破線Ａ内が単位セルに相当する。
【００２１】
ＳＲＡＭセルＡ内には、ドライバートランジスタＤＲ１−１，ＤＲ１−２、トランスファトランジスタＴＲ１、及びロードトランジスタＬＯ１の３個のトランジスタが配置されている。さらに、ＳＲＡＭセルＡ内には、ＳＲＡＭセルの中心点ＣＮを基準として、前記ドライバートランジスタＤＲ１−１，ＤＲ１−２、トランスファトランジスタＴＲ１、及びロードトランジスタＬＯ１に対し、ドライバートランジスタＤＲ２−１，ＤＲ２−２、トランスファトランジスタＴＲ２、及びロードトランジスタＬＯ２が点対称に配置されている。
【００２２】
フィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３，ＡＡ１−４は、ドライバートランジスタＤＲ１−１，ＤＲ１−２、トランスファトランジスタＴＲ１、ロードトランジスタＬＯ１のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−４上には、ゲート絶縁膜を介してゲート電極ＧＣ１−１が形成されている。フィン領域ＡＡ１−３上には、ゲート絶縁膜を介してゲート電極ＧＣ１−２が形成されている。
【００２３】
フィン領域ＡＡ１−１，ＡＡ１−２の一部分上にはコンタクト領域Ｃ１−１が形成され、フィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３の一方の端部上にはコンタクト領域Ｃ１−２が形成されている。フィン領域ＡＡ１−３の一部分上には、コンタクト領域Ｃ１−３が形成されている。さらに、フィン領域ＡＡ１−４の一部分上にはコンタクト領域Ｃ１−４が形成され、フィン領域ＡＡ１−４の一方の端部上及び後述するゲート電極ＧＣ２−１上にはコンタクト領域Ｃ１−５が形成されている。ゲート電極ＧＣ１−２上にはコンタクト領域Ｃ１−６が形成されている。コンタクト領域Ｃ１−２が形成されるフィン領域ＡＡ１−２は、チャネル長方向と異なる方向（例えば、チャネル長方向と略直交方向）に曲がった領域（フリンジ）を有している。同様に、コンタクト領域Ｃ１−２が形成されるフィン領域ＡＡ１−１，フィン領域ＡＡ１−３は、チャネル長方向と異なる方向（例えば、チャネル長方向と略直交方向）に曲がった領域を有している。
【００２４】
また、フィン領域ＡＡ２−１，ＡＡ２−２，ＡＡ２−３，ＡＡ２−４は、ドライバートランジスタＤＲ２−１，ＤＲ２−２、トランスファトランジスタＴＲ２、ロードトランジスタＬＯ２のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域ＡＡ２−１，ＡＡ２−２，ＡＡ２−４上には、ゲート絶縁膜を介してゲート電極ＧＣ２−１が形成されている。フィン領域ＡＡ２−３上には、ゲート絶縁膜を介してゲート電極ＧＣ２−２が形成されている。
【００２５】
フィン領域ＡＡ２−１，ＡＡ２−２の一部分上にはコンタクト領域Ｃ２−１が形成され、フィン領域ＡＡ２−１，ＡＡ２−２，ＡＡ２−３の一方の端部上にはコンタクト領域Ｃ２−２が形成されている。フィン領域ＡＡ２−３の一部分上には、コンタクト領域Ｃ２−３が形成されている。さらに、フィン領域ＡＡ２−４の一部分上にはコンタクト領域Ｃ２−４が形成され、フィン領域ＡＡ２−４の一方の端部上及びゲート電極ＧＣ１−１上にはコンタクト領域Ｃ２−５が形成されている。ゲート電極ＧＣ２−２上にはコンタクト領域Ｃ２−６が形成されている。コンタクト領域Ｃ２−２が形成されるフィン領域ＡＡ２−２は、チャネル長方向と異なる方向（例えば、チャネル長方向と略直交方向）に曲がった領域を有している。同様に、コンタクト領域Ｃ２−２が形成されるフィン領域ＡＡ２−１，フィン領域ＡＡ２−３は、チャネル長方向と異なる方向（例えば、チャネル長方向と略直交方向）に曲がった領域を有している。なお、各コンタクト領域は、各フィン領域と上層配線とを接続するためのコンタクト材が形成される領域である。
【００２６】
本発明の第１実施形態のＳＲＡＭセルにおける特徴は以下の点にある。
【００２７】
（１）  側壁パターン転写用のダミーパターン形成時に二重露光を行ってダミーパターンを形成することにより、β比が２のＳＲＡＭセルが側壁パターン転写プロセスで形成できる。ドライバートランジスタにフィン領域を１本しか使わないパターンは比較的簡単に形成できるが、フィン領域を２本使う場合は本発明の実施形態で述べるような工夫が必要になる。
【００２８】
（２）  ドライバートランジスタのｎ型ＦｉｎＦＥＴが、曲がりを有するフィン領域(bent Fin)を有し、コンタクト領域（金属配線領域）においてコンタクト材が略平行な２本のフィン領域を接続する。
【００２９】
（３）  フィン領域となっている活性領域（の側面部）とコンタクト材との接触面積を通常のボーダーレスコンタクトの場合に比較して大きくできるので、寄生抵抗を低減可能である。
【００３０】
（４）  ドライバートランジスタのコンタクト領域Ｃ１−１を２本のフィン領域に非対称に配置することで、コンタクト領域Ｃ１−１とコンタクト領域Ｃ１−４間のスペースを確保しながら、低抵抗化できる。
【００３１】
（５）  ドライバートランジスタとトランスファトランジスタを一直線上からオフセットして配置している。これによって、フィン領域を２本用いるトランジスタを形成しながら、コンタクト-コンタクト間のデザインルールを遵守できるようなレイアウトが可能となる。
【００３２】
図５（ａ）及び図５（ｂ）に、ＳＲＡＭセル内の曲がりを有するフィン領域の概念図を示す。図５（ａ）に示すように、通常、直線状に形成されるフィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３が途中で、ゲート電極に平行な方向に曲がっており、言い換えると、それらがチャネル長方向に延伸した領域におけるフィン幅方向に曲がっており、その曲がった部分でコンタクト領域Ｃ１−２と交差するようにしている。なお、図５（ａ）に示すフィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３のパターンは、図５（ｂ）に示すようなフィン領域ＡＡ３−１，ＡＡ３−２，ＡＡ３−３のパターンに変形しても良い。
【００３３】
このように、フィン領域の曲がった部分にコンタクト領域を形成すると、フィン領域の側面とコンタクト材との接触面積を大きくすることができ、結果的に寄生抵抗を低減できる。さらに、ＳＲＡＭセルに適用した場合にはフィン領域１本からなるトランジスタとフィン領域２本から構成されるトランジスタとを、コンタクト領域において接続することができる。後述するように、これは側壁パターン転写を用いて活性領域を形成した場合に応用できる。実際には、後で述べるようにこの側壁パターンをトリミングして所望の形にする必要がある（図１０等参照）が、トリミングマスクの合わせズレを考慮すると、前述したフリンジをつけた形状しか活性領域を形成できない。
【００３４】
図６〜図１３は、この第１実施形態におけるＳＲＡＭセルの製造方法（パターニング）の例を示す平面図である。
【００３５】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図６に示すような第１のダミーパターンＤ１、Ｄ２を露光する。ここでは、現像はせず、潜像のみとする。次に、図７に示すような、第２のダミーパターンＤ３を露光する（２重露光）。なお、この実施形態においては、両方のダミーパターンＤ１とＤ３は重なり合う領域が必ず存在する。また、ダミーパターンＤ２は、図７に示した２回目の露光工程において露光してもよい。
【００３６】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図８に示すような、第１、第２のダミーパターンＤ１、Ｄ２、Ｄ３を形成する。なお、破線Ａ内が１つのＳＲＡＭセル（単位セル）を示す。その後、側壁パターンとなる材料を、ダミーパターンＤ１、Ｄ２、Ｄ３上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図９に示すように、ダミーパターンＤ１、Ｄ２、Ｄ３の側壁部に側壁パターンＳＰを残す。
【００３７】
次に、ダミーパターンＤ１、Ｄ２、Ｄ３を取り除いてから、図１０に示すように、レジスト膜Ｒ１でマスクし、側壁パターンＳＰの不要箇所を除去する。さらに、このレジスト膜Ｒ１をマスクにして、側壁パターンＳＰの不要箇所下に存在するシリコン活性領域を除去する。その後、図１０に示したレジスト膜Ｒ１を剥離し、側壁パターンＳＰをマスクにしてフィン領域パターンを加工する。図１１に、加工後のフィン領域パターンＦＰを示す。これらフィン領域パターンＦＰは、ほぼ全て単一の太さ（幅）の活性領域により形成されている。
【００３８】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図１２に示すように、ゲート電極ＧＣのパターニングを行う。ゲート電極ＧＣの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図１３に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Ｖssが供給されるコンタクト領域Ｃ１−１だけオフセットして配置することにより、すなわちコンタクト領域Ｃ１−１に隣接して配置されている電源電圧Ｖddが供給されるコンタクト領域Ｃ１−４から遠ざかるように、コンタクト領域Ｃ１−１をフィン領域ＡＡ１−１、ＡＡ１−２の中央からずらして配置することにより、コンタクト領域Ｃ１−１とコンタクト領域Ｃ１−４との間の距離を必要十分に保つことが可能となる。さらに、後で述べる図２２に示すような各金属配線を層間絶縁膜を介して形成する。
【００３９】
なお、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図６に示したダミーパターンＤ１、Ｄ２を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図７に示したダミーパターンＤ３を露光し現像する。このようにして、図８に示したダミーパターンを加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図６及び図７に示したダミーパターンＤ１、Ｄ２、Ｄ３を一括して露光し現像する。これにより、図８に示したダミーパターンを加工するためのレジスト膜を形成してもよい。
【００４０】
以上により製造されたＳＲＡＭセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、ＳＲＡＭセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、ＦｉｎＦＥＴを用いたＳＲＡＭセルを有する半導体装置を形成できる。
【００４１】
［第２実施形態］
次に、この発明の第２実施形態について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第２実施形態は、第１実施形態においてフィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３、及びこれらと対称に形成されるフィン領域ＡＡ２−１，ＡＡ２−２，ＡＡ２−３の形状が異なり、その他の構成は第１実施形態と同様である。
【００４２】
図１４は、本発明の第２実施形態におけるＳＲＡＭセルのレイアウトを示す図である。フィン領域ＡＡ３−１，ＡＡ３−２は、コンタクト領域Ｃ１−２でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域ＡＡ３−３は、図１４に示すように、コンタクト領域Ｃ１−２において、チャネル長方向と略直交方向でかつ中心点ＣＮと反対側に曲がっている。フィン領域ＡＡ３−４は、図１４に示すように、チャネル長方向に沿って配置されている。また、フィン領域ＡＡ４−１，ＡＡ４−２，ＡＡ４−３，ＡＡ４−４は、ＳＲＡＭセルの中心点ＣＮを基準として、フィン領域ＡＡ３−１，ＡＡ３−２，ＡＡ３−３，ＡＡ３−４に対して点対称に形成されているため、その説明は省略する。
【００４３】
図１５〜図２２は、この第２実施形態のＳＲＡＭセルの製造方法（パターニング）の例を示す平面図である。
【００４４】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図１５に示すような第１のダミーパターンＤ１１、Ｄ１２を露光する。ここでは、現像はせず、潜像のみとする。次に、図１６に示すような、第２のダミーパターンＤ１３を露光する（２重露光）。なお、この実施形態においては、両方のダミーパターンＤ１１とＤ１３は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。また、ダミーパターンＤ１２は、図１６に示した２回目の露光工程において露光しても良い。
【００４５】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図１７に示すような、第１、第２のダミーパターンＤ１１、Ｄ１２、Ｄ１３を形成する。その後、側壁パターンとなる材料を、ダミーパターンＤ１１、Ｄ１２、Ｄ１３上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図１７に示すように、ダミーパターンＤ１１、Ｄ１２、Ｄ１３の側壁部に側壁パターンＳＰを残す。
【００４６】
次に、ダミーパターンＤ１１、Ｄ１２、Ｄ１３を取り除いてから、図１８に示すように、レジスト膜Ｒ２でマスクし、側壁パターンＳＰの不要箇所を除去する。さらに、このレジスト膜Ｒ２をマスクにして、側壁パターンＳＰの不要箇所下に存在するシリコン活性領域を除去する。その後、図１８に示したレジスト膜Ｒ２を剥離し、側壁パターンＳＰをマスクにしてフィン領域パターンを加工する。図１９に、加工後のフィン領域パターンＦＰを示す。これらフィン領域パターンＦＰは、ほぼ全て単一の太さ（幅）の活性領域により形成されている。ドライバートランジスタにおける２本のフィン領域ＡＡ３−１、ＡＡ３−２同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線Ａ内が１つのＳＲＡＭセル（単位セル）を示す。
【００４７】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図２０に示すように、ゲート電極ＧＣのパターニングを行う。ゲート電極ＧＣの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図２１に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Ｖssが供給されるコンタクト領域Ｃ１−１だけオフセットして配置することにより、すなわちコンタクト領域Ｃ１−１に隣接して配置されている電源電圧Ｖddが供給されるコンタクト領域Ｃ１−４から遠ざかるように、コンタクト領域Ｃ１−１をフィン領域ＡＡ３−１、ＡＡ３−２の中央からずらして配置することにより、コンタクト領域Ｃ１−１とコンタクト領域Ｃ１−４との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域ＡＡ３−１、ＡＡ３−２のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域ＡＡ３−３のチャネル長方向と略直交方向に形成された領域とがコンタクト領域Ｃ１−２で接続されている。
【００４８】
次に、半導体基板上に層間絶縁膜を形成した後、図２２に示すように、第１配線Ｍ１、第２配線Ｍ２、第３配線Ｍ３を含む金属配線を形成する。Ｂにて示す、コンタクト領域Ｃ１−１とコンタクト領域Ｃ１−４との間は、最小デザインルールを厳守する必要がある。よって、前述したように、コンタクト領域Ｃ１−１だけオフセットして配置することにより、コンタクト領域Ｃ１−４とコンタクト領域Ｃ１−１との間の距離を必要十分に保つようにする。また、Ｃにて示す、コンタクト領域Ｃ１−２とコンタクト領域Ｃ１−５は、インバータの出力ノードに相当し、第１配線Ｍ１で共通接続されるため、コンタクト領域Ｃ１−２とコンタクト領域Ｃ１−５とが接触しても構わない。なお、第３配線Ｍ３により形成されたＶss配線、Ｖdd配線、ＢＬＴ配線、ＢＬＣ配線にそれぞれ接続されるコンタクト材は、第３配線Ｍ３から第１配線Ｍ１まで直接形成されているわけではなく、図示しない第２配線Ｍ２にて形成された中継パターンを介して、第３配線Ｍ３から第１配線Ｍ１まで形成されている。
【００４９】
なお、第１実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図１５に示したダミーパターンＤ１１、Ｄ１２を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図１６に示したダミーパターンＤ１３を露光し現像する。このようにして、ダミーパターンＤ１１、Ｄ１２、Ｄ１３を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図１５及び図１６に示したダミーパターンＤ１１、Ｄ１２、Ｄ１３を一括して露光し現像する。これにより、ダミーパターンＤ１１、Ｄ１２、Ｄ１３を加工するためのレジスト膜を形成してもよい。
【００５０】
この第２実施形態の場合は、第１実施形態の特徴に加えて以下のような特徴を持つ。
【００５１】
（６）  第２のダミーパターンＤ１３と第１のダミーパターンＤ１１、Ｄ１２の重なりが無いので、合わせずれの許容度が第１実施形態よりも大きくなる。
【００５２】
（７）  大きく太いダミーパターンＤ１１、Ｄ１２と細いダミーパターンＤ１３を、別々に露光するためにリソグラフィが容易になる。
【００５３】
従って、前述した製造方法によっても側壁パターン転写法をβ＝２のＳＲＡＭセルのレイアウトに用いることが可能となり、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいＳＲＡＭを構成することが可能となる。
【００５４】
以上により製造されたＳＲＡＭセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、ＳＲＡＭセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、ＦｉｎＦＥＴを用いたＳＲＡＭセルを有する半導体装置を形成できる。
【００５５】
［第３実施形態］
次に、この発明の第３実施形態について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第３実施形態は、ＳＯＩ基板上に形成されたＦｉｎＦＥＴで構成されている。さらに、第３実施形態は、第１実施形態においてフィン領域ＡＡ１−１，ＡＡ１−２，ＡＡ１−３，ＡＡ１−４、及びこれらと対称に形成されるフィン領域ＡＡ２−１，ＡＡ２−２，ＡＡ２−３，ＡＡ２−４の形状が異なり、その他の構成は第１実施形態と同様である。
【００５６】
図２３は、本発明の第３実施形態におけるＳＲＡＭセルのレイアウトを示す図である。フィン領域ＡＡ５−１，ＡＡ５−２は、コンタクト領域Ｃ１−２でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域ＡＡ５−３は、図２３に示すように、コンタクト領域Ｃ１−２において、チャネル長方向と略直交方向でかつ中心点ＣＮ側に曲がり、コンタクト領域Ｃ１−５に達している。フィン領域ＡＡ５−４は、図２３に示すように、コンタクト領域Ｃ１−５において、チャネル長方向と略直交方向でかつ中心点ＣＮ側に曲がっている。また、フィン領域ＡＡ６−１，ＡＡ６−２，ＡＡ６−３，ＡＡ６−４は、ＳＲＡＭセルの中心点ＣＮを基準として、フィン領域ＡＡ５−１，ＡＡ５−２，ＡＡ５−３，ＡＡ５−４に対して点対称に形成されているため、その説明は省略する。
【００５７】
この第３実施形態は以下のような特徴を持つ。この実施形態の場合、ＦｉｎＦＥＴが形成されるシリコン基板はＳＯＩ基板であることが必要である。
【００５８】
（８）  ｎＦＥＴのドレイン領域とｐＦＥＴのドレイン領域（つまりインバータの出力ノードに相当する領域）がチャネル長方向と略直交方向に曲がったフィン領域を用いて接続されている。すなわち、従来はインバータの出力ノードに相当する領域が、共有コンタクト領域(share contact)と配線領域で接続されていたが、この実施形態では金属配線によるＬＩ(Local Interconnect：局所配線)領域を省略して、フィン領域による接続を利用できる。したがって、金属配線層数を減らすことが可能となる。
【００５９】
（９）  ＳＯＩ基板上にインバータを形成するため、ウェル耐圧を気にすることなくウェル分離幅を小さくできる。したがって、ＳＲＡＭセル面積も低減できる。
【００６０】
（１０）  ロードトランジスタのｐＦＥＴが曲がりを有するフィン領域(bent Fin)から形成されていて、トランスファトランジスタのｎＦＥＴの曲がりを有するフィン領域と共通コンタクト領域で接続されている。このような構造にすることで、側壁パターン転写プロセスを応用してＳＲＡＭのパターンを形成することができる。
【００６１】
従って、この実施形態によれば、ＳＲＡＭセル面積を縮小し、金属配線層数を減らすことができ、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいＳＲＡＭを構成することが可能となる。
【００６２】
以下、図２４〜図３２は、この第３実施形態のＳＲＡＭセルの製造方法（パターニング）の例を示す平面図である。
【００６３】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図２４に示すような第１のダミーパターンＤ２１を露光する。このような太いパターンだけを先に露光しておく。ここでは、現像はせず、潜像のみとする。次に、図２５に示すような、第２のダミーパターンＤ２２を露光する（２重露光）。なお、この実施形態においては、両方のダミーパターンＤ２１とＤ２２は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。
【００６４】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図２６に示すような、第１、第２のダミーパターンＤ２１、Ｄ２２を形成する。その後、側壁パターンとなる材料を、ダミーパターンＤ２１、Ｄ２２上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図２６に示すように、ダミーパターンＤ２１、Ｄ２２の側壁部に側壁パターンＳＰを残す。
【００６５】
次に、図２７に示すように、ダミーパターンＤ２１、Ｄ２２を取り除く。その後、図２８に示すように、レジスト膜Ｒ３でマスクし、側壁パターンＳＰの不要箇所を除去する。さらに、このレジスト膜Ｒ３をマスクにして、側壁パターンＳＰの不要箇所下に存在するシリコン活性領域を除去する。その後、図２８に示したレジスト膜Ｒ３を剥離し、側壁パターンＳＰをマスクにしてフィン領域パターンを加工する。図２９に、加工後のフィン領域パターンＦＰを示す。これらフィン領域パターンＦＰは、ほぼ全て単一の太さ（幅）の活性領域により形成されている。第１実施形態と異なり、ドライバートランジスタにおける２本のフィン領域ＡＡ５−１、ＡＡ５−２同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線Ａ内が１つのＳＲＡＭセル（単位セル）を示す。
【００６６】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図３０に示すように、ゲート電極ＧＣのパターニングを行う。ゲート電極ＧＣの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図３１に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Ｖssが供給されるコンタクト領域Ｃ１−１だけオフセットして配置することにより、すなわちコンタクト領域Ｃ１−１に隣接して配置されている電源電圧Ｖddが供給されるコンタクト領域Ｃ１−４から遠ざかるように、コンタクト領域Ｃ１−１をフィン領域ＡＡ５−１、ＡＡ５−２の中央からずらして配置することにより、コンタクト領域Ｃ１−１とコンタクト領域Ｃ１−４との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域ＡＡ５−１、ＡＡ５−２のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域ＡＡ５−３のチャネル長方向と略直交方向に形成された領域（曲がりを有するフィン領域）とがコンタクト領域Ｃ１−２で接続されている。また、ロードトランジスタにおけるフィン領域ＡＡ５−４の一部分上にコンタクト領域Ｃ１−４が形成されている。さらに、ロードトランジスタのフィン領域ＡＡ５−４とトランスファトランジスタにおけるフィン領域ＡＡ５−３のチャネル長方向と略直交方向に形成された領域とが、コンタクト領域Ｃ１−５で接続されている。
【００６７】
次に、半導体基板上に層間絶縁膜を形成した後、図３２に示すように、第１配線Ｍ１、第２配線Ｍ２を含む金属配線を形成する。第１、第２実施形態と異なり、ロードトランジスタのフィン領域ＡＡ５−４とドライバートランジスタのフィン領域ＡＡ５−１、ＡＡ５−２とが、チャネル長方向と略直交方向に形成されたトランスファトランジスタのフィン領域ＡＡ５−３を介して電気的に接続されているため、これらを接続するための金属配線が不要となり、第１配線Ｍ１と第２配線Ｍ２の２層の配線で形成できる。
【００６８】
なお、第１実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図２４に示したダミーパターンＤ２１を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図２５に示したダミーパターンＤ２２を露光し現像する。このようにして、ダミーパターンＤ２１、Ｄ２２を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図２４及び図２５に示したダミーパターンＤ２１、Ｄ２２を一括して露光し現像する。これにより、ダミーパターンＤ２１、Ｄ２２を加工するためのレジスト膜を形成してもよい。
【００６９】
この第３実施形態では、基板にＳＯＩ基板を用いる必要があるが、ウェル分離幅を縮小できるため、セル面積を小さくできると共に、金属配線層を簡略化できるという利点がある。
【００７０】
以上により製造されたＳＲＡＭセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、ＳＲＡＭセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、ＦｉｎＦＥＴを用いたＳＲＡＭセルを有する半導体装置を形成できる。
【００７１】
次に、トランスファトランジスタとドライバートランジスタを一直線上でなく、オフセットして、すなわち一直線上からずらして配置することのメリットを記す。図３３〜図３６に、ドライバートランジスタを構成する２本のフィン領域のうち、１本をトランスファトランジスタのフィン領域と同じ線上に配置した場合のレイアウト形成工程を示す。
【００７２】
例えば、図３３に示すように、ダミーパターンの側壁部に側壁パターンＳＰを形成する。続いて、図３４に示すように、側壁パターンＳＰ上に側壁パターンＳＰに対するトリミングマスクを形成する場合、ダミーパターン間距離が小さくなるので、側壁パターンＳＰに対するトリミングマスクのリソグラフィが厳しくなる。ここでは、レジスト膜を全面に塗布してトリミング部を開口することになるので、より小さい寸法に対してリソグラフィが難しくなる。図３５に、側壁パターンＳＰに対するトリミングマスクのリソグラフィが成功し、トリミングを実行した場合のフィン領域パターンＦＰを示す。なお、図１８を参照すると、フィン領域をトランスファトランジスタとドライバートランジスタとでオフセット配置することで、十分なレジスト開口幅を確保できることがわかる。
【００７３】
また、図３６に示したように、ワード線のゲート電極に対するコンタクト領域Ｃ１−６と、ドライバートランジスタとトランスファトランジスタを接続しているコンタクト領域Ｃ１−２とが接近すると、デザインルール違反が生じる。これは、図２１と比較するとよくわかる。
【００７４】
一方で、図２１では接地電位Ｖssをドライバートランジスタに供給するコンタクト領域Ｃ１−１と、ロードトランジスタに電源電位Ｖddを供給するコンタクト領域Ｃ１−４との距離が図３６と比較して接近するものの、前述したようにコンタクト領域Ｃ１−１をオフセット配置（フィン領域ＡＡ３−１、ＡＡ３−２の中央からずらして配置）することにより、これらのコンタクト領域Ｃ１−１、Ｃ１−４間でもセル面積の増大を伴うことなくデザインルールを満たすことが可能である。
【００７５】
なお以上は、図３５に示すように、ドライバートランジスタの一方のフィン領域ＡＡ７−１がトランスファトランジスタのフィン領域ＡＡ７−３と同一線上にあり、ドライバートランジスタの他方のフィン領域ＡＡ７−２が外側（ロードトランジスタと逆側）に配置された場合を説明した。これに対し、ドライバートランジスタの他方のフィン領域ＡＡ７−２をロードトランジスタ側に配置すると、コンタクト領域Ｃ１−１をオフセット配置したとしても、コンタクト領域間のデザインルール違反が生じるか、逆に最小デザインルールを厳守すると、セル面積の増大を引き起こす結果となる。
【００７６】
以上説明したように本発明の実施形態によれば、十分なスタティックノイズマージンを得ることができる、ダブルゲート型ＦｉｎＦＥＴを用いたＳＲＡＭセルを有する半導体装置及びその製造方法を提供することが可能である。また、ＦｉｎＦＥＴを用いたＳＲＡＭセルにおいて、フィン領域の寸法管理の容易な側壁パターン転写によるリソグラフィを適用するための方法、及び寄生抵抗を低減するレイアウト形成方法を提供することができる。
【００７７】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は典型的なダブルゲート型ＭＯＳＦＥＴの構造を示す図であり、（ｂ）はダブルゲート型ＭＯＳＦＥＴの静電ポテンシャルを示す図である。
【図２】ＦｉｎＦＥＴの構造を示す斜視図である。
【図３】６個のトランジスタから構成された６トランジスタによるＳＲＡＭセルの回路図である。
【図４】本発明の第１実施形態におけるＳＲＡＭセルのレイアウトを示す図である。
【図５】前記ＳＲＡＭセル内の曲がりを有するフィン領域の概念図である。
【図６】第１実施形態におけるＳＲＡＭセルの製造方法を示す第１工程の平面図である。
【図７】第１実施形態におけるＳＲＡＭセルの製造方法を示す第２工程の平面図である。
【図８】第１実施形態におけるＳＲＡＭセルの製造方法を示す第３工程の平面図である。
【図９】第１実施形態におけるＳＲＡＭセルの製造方法を示す第４工程の平面図である。
【図１０】第１実施形態におけるＳＲＡＭセルの製造方法を示す第５工程の平面図である。
【図１１】第１実施形態におけるＳＲＡＭセルの製造方法を示す第６工程の平面図である。
【図１２】第１実施形態におけるＳＲＡＭセルの製造方法を示す第７工程の平面図である。
【図１３】第１実施形態におけるＳＲＡＭセルの製造方法を示す第８工程の平面図である。
【図１４】本発明の第２実施形態におけるＳＲＡＭセルのレイアウトを示す図である。
【図１５】第２実施形態におけるＳＲＡＭセルの製造方法を示す第１工程の平面図である。
【図１６】第２実施形態におけるＳＲＡＭセルの製造方法を示す第２工程の平面図である。
【図１７】第２実施形態におけるＳＲＡＭセルの製造方法を示す第３工程の平面図である。
【図１８】第２実施形態におけるＳＲＡＭセルの製造方法を示す第４工程の平面図である。
【図１９】第２実施形態におけるＳＲＡＭセルの製造方法を示す第５工程の平面図である。
【図２０】第２実施形態におけるＳＲＡＭセルの製造方法を示す第６工程の平面図である。
【図２１】第２実施形態におけるＳＲＡＭセルの製造方法を示す第７工程の平面図である。
【図２２】第２実施形態におけるＳＲＡＭセルの製造方法を示す第８工程の平面図である。
【図２３】本発明の第３実施形態におけるＳＲＡＭセルのレイアウトを示す図である。
【図２４】第３実施形態におけるＳＲＡＭセルの製造方法を示す第１工程の平面図である。
【図２５】第３実施形態におけるＳＲＡＭセルの製造方法を示す第２工程の平面図である。
【図２６】第３実施形態におけるＳＲＡＭセルの製造方法を示す第３工程の平面図である。
【図２７】第３実施形態におけるＳＲＡＭセルの製造方法を示す第４工程の平面図である。
【図２８】第３実施形態におけるＳＲＡＭセルの製造方法を示す第５工程の平面図である。
【図２９】第３実施形態におけるＳＲＡＭセルの製造方法を示す第６工程の平面図である。
【図３０】第３実施形態におけるＳＲＡＭセルの製造方法を示す第７工程の平面図である。
【図３１】第３実施形態におけるＳＲＡＭセルの製造方法を示す第８工程の平面図である。
【図３２】第３実施形態におけるＳＲＡＭセルの製造方法を示す第９工程の平面図である。
【図３３】ドライバートランジスタを構成する２本のフィン領域のうち、１本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第１工程の平面図である。
【図３４】ドライバートランジスタを構成する２本のフィン領域のうち、１本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第２工程の平面図である。
【図３５】ドライバートランジスタを構成する２本のフィン領域のうち、１本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第３工程の平面図である。
【図３６】ドライバートランジスタを構成する２本のフィン領域のうち、１本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第４工程の平面図である。
【符号の説明】
【００７９】
１…トップゲート電極、２…バックゲート電極、１１，１２，１３，１４…ｎチャネルＭＯＳ電界効果トランジスタ（ｎＦＥＴ）、１５，１６…ｐチャネルＭＯＳ電界効果トランジスタ（ｐＦＥＴ）、１１１…半導体基板、１１１Ａ…突起状領域（フィン領域）、１１２…絶縁膜、１１３…ソース、１１４…ドレイン、１１５…ゲート絶縁膜、１１６…ゲート電極、Ａ…ＳＲＡＭセル、ＡＡ１−１，ＡＡ１−２，ＡＡ１−３，ＡＡ１−４，ＡＡ２−１，ＡＡ２−２，ＡＡ２−３，ＡＡ２−４，ＡＡ３−１，ＡＡ３−２，ＡＡ３−３，ＡＡ３−４，ＡＡ４−１，ＡＡ４−２，ＡＡ４−３，ＡＡ４−４，ＡＡ５−１，ＡＡ５−２，ＡＡ５−３，ＡＡ５−４，ＡＡ６−１，ＡＡ６−２，ＡＡ６−３，ＡＡ６−４，ＡＡ７−１，ＡＡ７−２，ＡＡ７−３…フィン領域、Ｃ１−１，Ｃ１−２，Ｃ１−３，Ｃ１−４，Ｃ１−５，Ｃ１−６，Ｃ２−１，Ｃ２−２，Ｃ２−３，Ｃ２−４，Ｃ２−５，Ｃ２−６…コンタクト領域、ＣＮ…中心点、ＤＲ１−１，ＤＲ１−２，ＤＲ２−１，ＤＲ２−２…ドライバートランジスタ、ＧＣ１−１，ＧＣ１−２，ＧＣ２−１，ＧＣ２−２…ゲート電極、ＬＯ１，ＬＯ２…ロードトランジスタ、ＴＲ１，ＴＲ２…トランスファトランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２…ダミーパターン、ＳＰ…側壁パターン、Ｒ１，Ｒ２，Ｒ３…レジスト膜、ＦＰ…フィン領域パターン、Ｍ１…第１配線、Ｍ２…第２配線、Ｍ３…第３配線。
【図１】
2008311503.tif 000003
【図２】
2008311503.tif 000004
【図３】
2008311503.tif 000005
【図４】
2008311503.tif 000006
【図５】
2008311503.tif 000007
【図６】
2008311503.tif 000008
【図７】
2008311503.tif 000009
【図８】
2008311503.tif 000010
【図９】
2008311503.tif 000011
【図１０】
2008311503.tif 000012
【図１１】
2008311503.tif 000013
【図１２】
2008311503.tif 000014
【図１３】
2008311503.tif 000015
【図１４】
2008311503.tif 000016
【図１５】
2008311503.tif 000017
【図１６】
2008311503.tif 000018
【図１７】
2008311503.tif 000019
【図１８】
2008311503.tif 000020
【図１９】
2008311503.tif 000021
【図２０】
2008311503.tif 000022
【図２１】
2008311503.tif 000023
【図２２】
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【図２３】
2008311503.tif 000025
【図２４】
2008311503.tif 000026
【図２５】
2008311503.tif 000027
【図２６】
2008311503.tif 000028
【図２７】
2008311503.tif 000029
【図２８】
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【図２９】
2008311503.tif 000031
【図３０】
2008311503.tif 000032
【図３１】
2008311503.tif 000033
【図３２】
2008311503.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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