(57)【要約】      （修正有）【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に横たわった第１導電型の第１高電圧ウェル（ＨＶＷ）領域と、
前記基板上に横たわった第１導電型の第２ＨＶＷ領域と、
前記基板上に横たわり、前記第１導電型とは反対の第２導電型となり、かつ、少なくとも一部が前記第１ＨＶＷ領域と前記第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域と、
前記第１ＨＶＷ領域と、前記第２ＨＶＷ領域と、前記第３ＨＶＷ領域と、に設けられた絶縁領域と、
前記第１ＨＶＷ領域から前記第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、
前記ゲート誘電体上に設けられたゲート電極と、
前記絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁され、かつ、前記ゲート電極との間隔が約０．４μｍ未満である遮蔽パターンと、
を備えた半導体構造。
【請求項２】
前記間隔は約０．２５μｍ未満であることを特徴とする請求項１記載の半導体構造。
【請求項３】
前記間隔は、設計基準により定義された最小間隔に等しいことを特徴とする請求項１記載の半導体構造。
【請求項４】
前記遮蔽パターンは、前記ゲート電極に印加されるストレス電圧よりも実質的に低い電圧に接続されていることを特徴とする請求項１記載の半導体構造。
【請求項５】
前記遮蔽パターンは前記基板に接続されていることを特徴とする請求項１記載の半導体構造。
【請求項６】
前記ゲート電極の長さに対する前記遮蔽パターンの長さの比率が約０．２よりも大きいことを特徴とする請求項１記載の半導体構造。
【請求項７】
前記第１ＨＶＷ領域，前記第２ＨＶＷ領域，および前記第３ＨＶＷ領域に設けられ、前記絶縁領域から前記ゲート誘電体の反対側上にある追加の絶縁領域と、
前記追加の絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁され、かつ前記ゲート電極との間隔が約０．４μｍ未満となる追加の遮蔽パターンと、
をさらに備えた請求項１記載の半導体構造。
【請求項８】
前記ゲート電極と前記遮蔽パターンとが同等の材料から形成されることを特徴とする請求項１記載の半導体構造。
【請求項９】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１記載の半導体構造。
【請求項１０】
前記第１ＨＶＷ領域と前記第２ＨＶＷ領域とは第１方向に沿って設けられ、前記絶縁領域の一部は、前記ゲート誘電体の端部から前記第１方向に直交する第２方向に延びていることを特徴とする請求項１記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００６年６月３０日に出願されかつ参照のために援用され、かつ「高電圧ＭＯＳ素子の漏洩防止用遮蔽構造」と題された米国仮特許出願第６０／８１７，６７６号に係る出願日の優先権を主張するものである。
【０００２】
本発明は、一般に半導体素子に関するものであり、詳細には、金属酸化膜半導体（ＭＯＳ）素子に関し、さらに詳細には高電圧ＭＯＳ素子の構造及びその製造方法に関するものである。
【背景技術】
【０００３】
高電圧金属酸化膜半導体（ＨＶＭＯＳ）素子は、ＣＰＵ電源、電源管理システム、ＡＣ／ＤＣコンバータ等、多くの電気装置に広く使用されている。
【０００４】
ＨＶＭＯＳ素子は多様な形で存在する。対称ＨＶＭＯＳ素子は、ソース側とドレイン側とに対称な構造を有している。このドレイン側とソース側との双方には高電圧が印加可能である。非対称ＨＶＭＯＳ素子は、ソース側とドレイン側とに非対称な構造を有している。例えば、ソース側及びドレイン側のうちの一方にのみ（通常、ドレイン側）が高電圧に耐えられるように設計されている。
【０００５】
ＨＶＭＯＳ素子は、試験中高電圧をゲートに印加して高温で当該素子にストレスを加えるバイアス温度ストレス（ＢＴＳ）試験を保証する必要がある。対称ＨＶＮＭＯＳが高ゲート電圧下でストレス試験が行われると、ドレイン領域とソース領域との間の漏れ（リーク）電流は、ＢＴＳストレス試験前の漏れ電流に比して著しく増大することが判明している。オフ状態の漏れ電流はＢＴＳ耐久試験前の漏れ電流よりも３次〜５次のオーダで高くなり得る。その後、ＢＴＳストレス電圧が除去された後でさえも漏れ電流は高い状態が続く。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、ＢＴＳ試験の影響を排除するための解決方法が必要とされている。
【課題を解決するための手段】
【０００７】
本発明のある形態によれば、高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域と、基板上に横たわった第２ＨＶＷ領域と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域と、第１・第２・第３ＨＶＷ領域に設けられた絶縁領域と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターンと、を備える。
【０００８】
本発明の別の形態によれば、ゲート電極と遮蔽パターンとの間隔は約０．４μｍ未満である。
【０００９】
本発明のさらに別の形態によれば、遮蔽パターンはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。
【００１０】
本発明のさらに別の形態によれば、高電圧ＭＯＳ素子は、基板と、第１方向に沿って基板に設けられた第１高電圧Ｎウェル（ＨＶＮＷ）領域と前記第２ＨＶＮＷ領域と、基板に設けられかつ少なくとも一部が第１ＨＶＮＷ領域と第２ＨＶＮＷ領域との間に設けられる高電圧Ｐウェル（ＨＶＰＷ）領域と、第１ＨＶＮＷ領域から第２ＨＶＮＷ領域まで覆いかつ延伸しかつ第１方向に沿った端部を有するゲート誘電体と、第１・第２ＨＶＮＷ領域とＨＶＰＷ領域とに設けられかつ一部がゲート誘電体の端部から第１方向に直交する第２方向に延びている絶縁領域と、絶縁領域上に設けられかつゲート電極から電気的に絶縁された遮蔽パターンと、を備える。好ましくは、ゲート電極と遮蔽パターンとの間隔は約０．４μｍ未満である。
【００１１】
本発明のさらに別の形態によれば、高電圧ＭＯＳ素子の形成方法は、基板を提供し、第１導電型となる第１高電圧ウェル（ＨＶＷ）領域と第２ＨＶＷ領域とを基板上に形成し、第１導電型とは反対の第２導電型となりかつ少なくとも一部が第１ＨＶＷ領域と前記第２ＨＶＷ領域との間に設けられるように第３ＨＶＷ領域を基板上に形成し、第１・第２・第３ＨＶＷ領域に絶縁領域を形成し、第１ＨＶＷ領域から前記第２ＨＶＷ領域まで覆いかつ延伸しかつ絶縁領域近くに端部を有するようにゲート誘電体を形成し、前記ゲート誘電体上にゲート電極を形成し、及び、ゲート電極から電気的に絶縁されかつゲート電極との間隔が約０．４μｍ未満である遮蔽パターンを絶縁領域上に形成することを含む。
【００１２】
本発明の形態では、バイアス温度ストレス試験により引き起こされるリーク（漏れ）増加という問題はない。
【００１３】
本発明やその特徴をより良く理解するために、添付の図面を参照して以下の詳細な説明について言及する。
【発明を実施するための最良の形態】
【００１４】
以下に現時点での最良の形態の生産方法と使用方法とを説明する。しかしながら、本発明は、様々な具体的な事情において具現化可能である多くの適用可能な発明概念を提供することを認識すべきである。説明される特定の形態は、本発明を生産及び使用するための特定の方法を単に説明するものであって、本発明の範囲を限定するものではない。
【００１５】
図１Ａ〜図１Ｃを参照して本発明の好適な形態を説明する。その次に、本発明の好適な形態を形成するための中間段階を説明する。本発明の種々の図や実施形態を通して、同様の要素を指定するために同様の参照符号が使用される。各図の番号にはＡ、Ｂ、又はＣの文字が付随していてもよく、同一図番の各図は同じ構造を異なる視点から見た図である。
【００１６】
図１Ａ、図１Ｂ及び図１Ｃは本発明の好適な形態を示す。図１Ａは上面図である。図１Ａの線Ｘ−Ｘ’の断面図を図１Ｂに示す。図１Ａの線Ｙ−Ｙ’の断面図を図１Ｂに示す。
【００１７】
図１Ａを参照すると、半導体基板１００は、２つの高電圧Ｎウェル（N-well）領域（ＨＶＮＷ領域）２４，２６と、ＨＶＮＷ領域２４，２６を取り囲んだ高電圧Ｐウェル（P-well）領域（ＨＶＰＷ領域）２８と、を含む。図１Ｂを参照すると、ＨＶＮＷ領域２４，２６とＨＶＰＷ領域２８とが半導体基板１００の上部領域に形成され、ベース基板２０の上に横たわっている。絶縁領域３０、好ましくは浅いトレンチ絶縁（ＳＴＩ）領域、がＨＶＮＷ領域２４，２６とＨＶＰＷ領域２８とに設けられている。絶縁領域３０は、絶縁領域３０の開口部を通して晒されるアクティブ（活性）領域３２，３４，３６（図１Ａも参照）だけを残して、図示された素子領域の大部分を覆っていることが好ましい。図１Ｂ及び図１Ｃの断面図では絶縁領域３０が幾つかの隔離された領域を含むように示されているが、この好適な形態においては、絶縁領域３０は全てのサブ領域が相互接続された単一の領域である。他の形態においては、絶縁領域３０は複数の隔離された領域を含んでもよい。
【００１８】
図１Ｂを参照すると、ＳＴＩ領域３０とアクティブ領域３０の上部には、ゲート誘電体４０とゲート電極３８を含んだゲートスタック（gate stack）が形成される。このゲートスタックは、好ましくは、アクティブ領域３４を覆い、絶縁領域３０の周辺部分上に延びる。アクティブ領域３２，３６はソース領域／ドレイン領域（これらもまた領域３２，３６とそれぞれ指示される）を形成するようにドーピング(dope）される。ソース領域／ドレイン領域３２，３６はゲート電極３８の各側から離間されているので、その結果得られるＭＯＳ素子は高電圧に耐えられる。
【００１９】
図１Ａを再度参照すると、２つの遮蔽パターン４２が、ゲート電極３８に極めて近接しつつ絶縁領域３０上に形成されている。遮蔽パターン４２は、多結晶シリコン、金属、金属シリサイド、及び金属窒化物など通常使用される導電材料を用いて形成されてもよい。遮蔽パターン４２の幅Ｗは設計基準によって許容される任意の値であってもよく、好ましくは約８μｍ（ｍｘ１０−６）未満であり、さらに好ましくは設計基準によって許容される最小長さである。例えば、０．１８μｍプロセスにおいて、幅Ｗは約０．２５μｍである。６５ｎｍ（ｍｘ１０−９）プロセスにおいて、幅Ｗは約０．１２μｍである。さらに小さな基準においては、幅Ｗは約０．１２μｍ未満となる。遮蔽パターン４２とゲート電極３８とは、これらを電気的に絶縁する小さな間隔Ｄを有するのが好ましい。遮蔽パターン４２の長さＬ２及び間隔Ｄの好ましい値に関する詳細は、次の段落以降に説明される。
【００２０】
遮蔽パターン４２は、下に横たわったＨＶＰＷ領域２８（図１Ｂを参照）に、例えば接点や金属線（図示せず）を経て、接続されるのが好ましい。あるいは、遮蔽パターン４２は、バイアス温度ストレス（ＢＴＳ）試験が実施されストレス電圧Ｖｇがゲート電極３８に印加されたときのストレス電圧Ｖｇよりも低い電圧を有することになる別の要素（feature）に接続される。この場合、遮蔽パターン４２と下に横たわったＨＶＰＷ領域２８（及び／またはベース基板２０）との間の電圧差は、好ましくはストレス電圧Ｖｇの約５０パーセント未満であり、さらに好ましくは約２５パーセント未満である。さらにより好ましくは、ＨＶＰＷ領域２８（及びベース基板２０）が接地されている場合には遮蔽パターン４２が接地される。ある典型的な形態においては、４０ＶのＢＴＳストレス電圧Ｖｇが印加された場合、遮蔽パターン４２上の電位差は好ましくは約２０Ｖ未満であり、より好ましくは約１０Ｖ未満であり、さらに好ましくは０Ｖである。遮蔽パターン４２への典型的な接続は、これに限定される訳ではないが、遮蔽パターン４２と、下に横たわるＨＶＰＷ領域２８（および／またはベース基板２０）とを、導電線を介して直接接続したり、さもなければそれらを、抵抗を介して接続するのを含む（図示せず）。
【００２１】
図１Ｃは、図１Ａの形態を線ＹーＹ’で破断した断面図を示す。この好適な形態が、例えばゲート電極３８に高電圧Ｖｇを印加しかつＨＶＮＷ領域２４，２６（及び／又はベース基板２０）を接地することにより、ストレスを受けると、異なる電位差を有する要素間で電界が発生する。矢印４６，４８，５０は典型的な電界を表している。遮蔽パターン４２が、下に横たわるＨＶＰＷ領域２８と同等の電位差を有する場合は、電界４８は零にまで低下する。
【００２２】
前記好適な形態から遮蔽パターン４２を除去し、前記好適な形態の場合と同等の電圧のストレス電圧Ｖｇをゲート電極３８に印加したと仮定すると、これに応じて、電界の分布は図２Ｂに示すように変化する。上面図が図２Ａに示されている。ゲート電極３８とベース基板２０との間に高電圧Ｖｇが印加されるときに、ＳＴＩ３０に高電界５２が発生する。これにより、電子等の負電荷が絶縁領域３０の上面５４に引き付けられる一方、正孔等の正電荷が反発し、及び／又は絶縁領域３０の底面５６付近に残される。絶縁領域３０は誘電体を含んでいるため、前記ストレスの後でさえも、このような電荷分布が依然として残る。
【００２３】
図２Ｃは、遮蔽パターン４２（図１Ａを参照）が除去されていると仮定した場合の、図２Ａの形態を線Ｚ−Ｚ’で破断した断面図を示す。絶縁領域３０の底面５６での正電荷によって、ＨＶＰＷ領域２８内の負電荷が絶縁領域３０の底面５６に近接した領域に引き付けられ、従って、反転領域５８が形成される。この反転領域５８は、ＨＶＮＷ領域２４とＨＶＮＷ領域２６とを接続する導電経路を形成する。これにより、高電圧ＭＯＳ素子がオフ状態であったとしても漏れ電流ＩＬｅａｋが存在する。
【００２４】
前段落で与えられた発見や解析に基づいて、図１Ａ及び図１Ｃに既に図示したような前記好適な形態に遮蔽パターン４２が好適に付加されている。図１Ｃを再度参照すると、遮蔽パターン４２は接地され、又は、低電位差の部分に接続されているために、高電界が、ゲート電極３８と遮蔽パターン４２との間の領域内に有効に遮蔽される。絶縁領域３０内の電界４８は、（遮蔽パターンが接地電位とストレス電圧Ｖｇとの間の電圧にある場合には）少なくとも著しく低下し、又は遮蔽パターン４２が接地されている場合には実質的に除去される。前述の説明から分かるように、遮蔽パターン４２に印加された電圧が、電界４８（図１Ｃを参照）を、この電界４８により電荷が実質的に移動しなくなるように少なくとも十分低い状態にさせる。
【００２５】
図３Ａ〜図４Ｃは、好適な形態を形成するための典型的な形成プロセスを示す。図３Ａは、ＨＶＰＷ領域２８とＨＶＮＷ領域２４，２６を含んだ半導体基板の上面図である。ＨＶＰＷ領域２８はホウ素及び／又はインジウム等のｐ型不純物で薄くドーピングされ、ＨＶＮＷ領域２４，２６はアンチモン及び／又はヒ素等のｎ型不純物で薄くドーピングされる。好適な不純物濃度は約１０１５／ｃｍ３と約１０１８／ｃｍ３との間である（しかしながら、これよりも高い又は低い濃度が使用されてもよい。）
図３Ａの線Ｘ−Ｘ’で破断した断面図を、図３Ｂに示す。ここでは、ＨＶＰＷ領域２８とＨＶＮＷ領域２４，２６がベース基板２０上に形成されるが、このベース基板２０は、別な半導体材料を用いても構わないものの、好ましくはシリコンのような半導体材料で構成される。基板２０は、好ましくはＰ型のものからなる。代わりに、Ｎ型不純物で基板２０をドープしてもよい。
【００２６】
選択的に、好ましくは基板２０の導電型とは反対の導電型を有するＮ＋埋込層（ＮＢＬ、図示せず）がベース基板２０の上部領域に形成される。このＮＢＬは、好ましくは約１０１６／ｃｍ３と約１０１８／ｃｍ３のドーパント濃度を有する。ＮＢＬは、このＮＢＬ上にその後形成されるＨＶＮＷ領域とＨＶＰＷ領域とを基板２０から絶縁する電気絶縁領域として作用する。ＮＢＬが形成されると、ＨＶＰＷ領域２８とＨＶＮＷ領域２４，２６とが、ＮＢＬ上に半導体層をエピタキシャル成長させ、適切な不純物を埋め込むことにより形成されることが好ましい。さもなければ、ＨＶＰＷ領域２８とＨＶＮＷ領域２４，２６とが、ベース基板２０の上部領域に単純に埋め込むことにより形成されてもよい。図３Ｃに図３Ａの線Ｙ−Ｙ’で破断した断面図を示し、この図にはＨＶＰＷ領域２８だけが示されている。
【００２７】
図４Ａ、図４Ｂ、及び図４Ｃを参照すると、絶縁領域３０が形成されている。図４Ａは形成後の構造の上面図である。絶縁領域３０（判別し易いように図４Ａでは斜線が施されている）はアクティブ領域３２，３４，３６を除く図示された領域全体を覆っている。線Ｘ−Ｘ’で破断した断面図においては、絶縁領域３０は、ＨＶＰＷ領域２８とＨＶＮＷ領域２４，２６との中に形成されているかのように図示されている。絶縁領域３０は、好ましくは約０．５μｍ未満の深さＤｉｎｓｕを有する。図４Ｃは、図４Ａに図示の線Ｙ−Ｙ’で破断した断面図を示す。
【００２８】
好適な形態においては、絶縁領域３０は浅いトレンチ絶縁（ＳＴＩ）領域である。当該分野で知られているように、ＳＴＩ領域３０は基板に浅いトレンチを形成し、高密度プラズマ（ＨＤＰ）酸化物等の誘電体をこのトレンチに充填し、化学機械研磨を行って面を平坦化することにより形成され得る。他の形態においては、絶縁領域３０は電界（field）酸化領域である。好ましくは、電界酸化領域３０は窒化ケイ素等のマスク層を形成し、このマスク層に開口部を設け、及びシリコンの局所酸化（ＬＯＣＯＳ）を行うことにより好ましくは形成される。このマスク層はその後除去される。
【００２９】
ゲート電極３８と、下に横たわったゲート誘電体４０と、遮蔽パターン４２と、を含んだゲートスタックが、その後形成される（形成後の構造は図１Ａ、図１Ｂ、及び図１Ｃに図示済み）。ゲートスタックは、好ましくはアクティブ領域３４を覆い、さらに好ましくは絶縁領域３０（図４Ａ参照）上に延びる。露出したアクティブ領域３２，３６は、次いでｎ型不純物、好ましくは約１０１８／ｃｍ３またはこれより高い濃度のｎ型不純物でドーピングされ、同じく符号３２，３６で示されたソース領域／ドレイン領域が形成される。
【００３０】
好適な形態においては、遮蔽パターン４２がゲート電極３８と同時に形成され、従って同じ材料で形成される。従って、下層の誘電体層が堆積されていた場合に、ゲート誘電体４０と同時に形成された下層の誘電体層が遮蔽パターン４２に設けられる可能性が高い。しかしながら、ゲート誘電体４０が熱酸化物を含んでいる場合、下層の誘電体層を有さないだろう。あるいは、遮蔽パターン４２はゲート電極３８とは別々に形成され、従って遮蔽パターン４２，３８の材料が異なっていてもよく、遮蔽パターン４２は絶縁領域３０に直接形成されてもよい。
【００３１】
遮蔽パターン４２は、パターン・ローディング効果を低減するためにゲート電極３８と同時に形成され得る周知のダミーパターンとは異なることに留意されたい。ダミーパターンは、好ましくはゲート電極３８から離れて形成される。さもなければ、パターン密度の均一性向上という目的が達成されないであろう。例えば、０．２５μｍプロセスにおいては、設計基準はゲート電極３８と、隣接するダミーパターンと、の間隔が約０．５μｍより大きいことを要求する。しかし、遮蔽パターン４２は、ゲート電極の近傍にあることが好ましい。加えて、ダミーパターンはフローティングしている。しかしながら、遮蔽パターン４２は遮蔽効果を有するために他の要素（好ましくは基板２０）に接続されていることを要する。
【００３２】
前記好適な形態は幾つかの変形例を有してもよい。例えば、図５Ａは、ＨＶＮＭＯＳ素子のソース領域／ドレイン領域３２，３６の１つとチャンネル領域との間にのみ形成された絶縁領域３０を備えたＨＶＮＭＯＳを示す。あるいは、図５Ｂに示すように、ソース領域／ドレイン領域３２，３６のいずれか１つとチャンネル領域との間には絶縁領域が形成されなくてもよい。
【００３３】
図６は、正規化ＢＴＳ漏れ電流と、遮蔽パターン４２とゲート電極３８との間の間隔Ｄと、の関係を概略的に示す。遮蔽パターン４２とゲート電極３８との間の間隔Ｄ（図１Ａ参照）は、好ましくは約０．４μｍであり、より好ましくは約０．３μｍであり、さらにより好ましくは約０．２５μｍであることが分かっている。間隔Ｄはまた、集積回路形成技術により特定された設計基準で許容できる限り小さな値であることが好ましい。例えば、０．１８μｍのプロセスでは、最小間隔Ｄは約０．２５μｍである。６５ｎｍのプロセスでは、最小間隔Ｄは約０．１２μｍである。さらに小さなスケールでは、最小間隔Ｄは約０．１２μｍより小さくなる。
【００３４】
図７は、正規化ＢＴＳ漏れ電流と、ゲート電極３８（図１Ａ参照）のゲート長さＬ１に対する遮蔽パターン４２の長さＬ２の比率と、の関係を概略的に示す。漏れ電流を有効に低減するために、長さＬ２は、好ましくは長さＬ１の約２０パーセントよりも大きく、より好ましくは長さＬ１の約４０パーセントよりも大きく、さらにより好ましくは長さＬ１に等しい。
【００３５】
前記好適な形態を使用することによって、前記ＢＴＳ試験によって引き起こされた漏れ電流が実質的に除去される。図８は、遮蔽パターン無しのＨＶＭＯＳ素子から得られた実験結果を示す。線７０はＢＴＳ試験前の漏れ電流を示し、線７２はＢＴＳ試験後の漏れ電流を示す。漏れ電流７２の値は線７０よりオーダが３桁上昇していることが分かる。比較として、図９は、遮蔽パターン付きのＨＶＭＯＳ素子から得られた実験結果を示す。ここで、線８０はＢＴＳ試験前の漏れ電流を示し、線８２はＢＴＳ試験後の漏れ電流を示し、これらがほぼ重なり合っていることに留意されたい。
【００３６】
本発明やその長所について詳細に説明したが、添付の請求項に定められた本発明の趣旨及び範囲を逸脱することなく種々の変更、置換、変形がなされることが理解されよう。さらに、本発明の範囲は、明細書に記載されたプロセス、機械、製品、組成物、手段、方法及びステップの具体的形態に限定されることを意図したものではない。本明細書に記載された対応する形態と実質的に同様の機能を発揮し又は実質的に同様の結果をもたらす、プロセス、機械、製品、組成物、手段、方法、又はステップは、現存するものと今後開発されるものであっても、本発明の開示から当業者が即座に認識するものであるので、本発明に従って利用されるだろう。従って、添付の請求項は、当該特許請求の範囲にこのようなプロセス、機械、製品、組成物、手段、方法、又はステップを含むように意図されている。
【図面の簡単な説明】
【００３７】
【図１Ａ】本発明の好適な形態を示す図である。
【図１Ｂ】本発明の好適な形態を示す図である。
【図１Ｃ】本発明の好適な形態を示す図である。
【図２Ａ】遮蔽パターンの無い高電圧ＭＯＳ素子の上面図である。
【図２Ｂ】遮蔽パターンの無い高電圧ＭＯＳ素子の断面図である。
【図２Ｃ】遮蔽パターンの無い高電圧ＭＯＳ素子の断面図である。
【図３Ａ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す上面図である。
【図３Ｂ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す断面図である。
【図３Ｃ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す断面図である。
【図４Ａ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す上面図である。
【図４Ｂ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す断面図である。
【図４Ｃ】図１Ａ〜図１Ｃに示す好適な形態を製造する際の中間段階を示す断面図である。
【図５Ａ】前記好適な形態の変形例を示す図である。
【図５Ｂ】前記好適な形態の変形例を示す図である。
【図６】遮蔽パターンとゲートとの間の間隔に関連した正規化漏れ量を示す図である。
【図７】ゲート長さに対する遮蔽パターン長さの比率に関連した正規化漏れ量を示す図である。
【図８】従来の高電圧ＭＯＳ素子から得られた漏れ電流を示す図であり、漏れ電流はＢＴＳ試験後に著しく増大している。
【図９】遮蔽パターンを備えた高電圧ＭＯＳ素子から得られた漏れ電流を示す図であり、漏れ電流に顕著な増大はみられない。
【符号の説明】
【００３８】
２０  基板（ベース基板）
２４  第１高電圧ウェル（ＨＶＷ）領域又は第１高電圧Ｎウェル（ＨＶＮＷ）領域
２６  第２高電圧ウェル（ＨＶＷ）領域又は第２高電圧Ｎウェル（ＨＶＮＷ）領域
２８  第３高電圧ウェル（ＨＶＷ）領域又は高電圧Ｐウェル（ＨＶＰＷ）領域
３０  絶縁領域又は浅いトレンチ絶縁（ＳＴＩ）領域
３２  アクティブ領域（ソース領域）
３４  アクティブ領域
３６  アクティブ領域（ドレイン領域）
３８  ゲート電極
４０  ゲート誘電体
４２  遮蔽パターン
１００  半導体構造又は半導体基板
Ｄ  ゲート電極と遮蔽パターンとの間隔
Ｖｇ  ストレス電圧
Ｌ１  ゲート電極の長さ
Ｌ２  遮蔽パターンの長さ
【図１Ａ】
2008016820.tif 000003
【図１Ｂ】
2008016820.tif 000004
【図１Ｃ】
2008016820.tif 000005
【図２Ａ】
2008016820.tif 000006
【図２Ｂ】
2008016820.tif 000007
【図２Ｃ】
2008016820.tif 000008
【図３Ａ】
2008016820.tif 000009
【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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