(57)【要約】【課題】安定的に導波路リッジの上表面において半導体層と電極層との接触面積の減少を防止し、この半導体層におけるエッチング損傷を防止する。【解決手段】半導体層の上に膜厚がｄａでＢＨＦにおけるエッチングレートがＲａのＳｉＯ２膜７５を積層してレジストパターン７６を形成し導波路リッジ４０を形成し、レジストパターン７６を残したまま、これを膜厚がｄｂでＢＨＦにおけるエッチングレートをＲｂとしたとき、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係を満たすＳｉＮ膜７８で覆い、リフトオフ法によりレジストパターン上のＳｉＮ膜７８を除去しＳｉＮ膜７８に開口部４４ａを形成した後、ＢＨＦを用い所定の時間ウエットエッチングを行うことによりＳｉＮ膜７８を残しながらＳｉＯ２膜７５を除去し、導波路リッジ４０のｐ−ＧａＮ層７４表面を露呈させ電極層４６を形成する。【選択図】図７
2008311434.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層した半導体積層構造の表面に、膜厚がｄａで所定のエッチャントにおけるエッチングレートがRaの誘電体膜を形成する工程と、
誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、
第１のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第２の半導体層を露呈させる工程と、
第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、
第１のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がｄｂで上記エッチャントにおけるエッチングレートをRbとしたとき、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係を満たす第１の絶縁膜を形成する工程と、
ウエットエッチングにより第１のレジストパターンを除去し、導波路リッジ頂部上に形成された第１の絶縁膜を除去する工程と、
上記エッチャントを使用し所定の時間ウエットエッチングをおこなうことにより、導波路リッジ両側面上に形成された第１の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第２の半導体層を露呈させる工程と、
露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
を含む半導体光素子の製造方法。
【請求項２】
膜厚ｄａ、ｄｂとエッチングレートRa、Rbとが、１０＜（ｄb／Rb）／（ｄa／Ra）の関係を満たすことを特徴とした請求項１記載の半導体光素子の製造方法。
【請求項３】
第２の半導体層がＧａＮ系の半導体層により形成されたことを特徴とする請求項１または２に記載の半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体光素子の製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子の製造方法に関する。
【背景技術】
【０００２】
近年、光ディスクの高密度化に対する要求が高く、これに対応して青色領域から紫外線領域におよぶ発光が可能な半導体レーザの実用化が進められてきた。青紫色レーザダイオード（以下レーザダイオードをＬＤと記載する）として、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色ＬＤはＧａＮ基板上に化合物半導体を結晶成長させて形成される。
【０００３】
代表的な化合物半導体にはＩＩＩ族元素とＶ族元素とが結合したＩＩＩ−Ｖ族化合物半導体があり、複数のＩＩＩ族原子やＶ族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色ＬＤに使用される化合物半導体としては、例えば、ＧａＮ，ＧａＰＮ、ＧａＮＡｓ、ＩｎＧａＮ，ＡｌＧａＮなどがある。
導波路リッジ型のＬＤは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層が導波路リッジ頂部のコンタクト層と接触する接触面積は導波路リッジ頂部のコンタクト層の全表面積よりも小さくなる。
【０００４】
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、ＬＤの動作電圧の上昇に大きく影響することはなかった。
しかしながら青紫色ＬＤの場合コンタクト層に使用される材料はＧａＮ等であり、材料のコンタクト抵抗が比較的高い。このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色ＬＤの動作電圧を高める結果となっていた。
【０００５】
電極とコンタクト層との接触面積の減少を防止するための、ＬＤの製造方法の公知例には次のようなものがある。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのｐ型コンタクト層上にパラジウム／モリブデン／金からなるｐ型電極層が形成される。次にｐ型電極層の上にストライプ状のレジストマスク（図示せず）を形成し、ＲＩＥ（反応性イオンエッチング）によってリッジストライプを形成する。すなわちＡｒガスによってｐ型電極をエッチングにより形成し、さらにＡｒとＣｌ２とＳｉＣｌ４の混合ガスによってＰ型コンタクト層とｐ型クラッド層の途中までエッチング、またはｐガイド層の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプのレジストを残したままで、ウエハの上面を覆うように、絶縁膜（主としてＺｒＯ２からなるＺｒ酸化物）が厚さ０．５μｍに形成される。その後レジストを除去することによりリッジストライプの上辺が露出される。さらにｐ型電極と少なくともその両側近傍の絶縁膜を覆うようにモリブデンと金からなるｐ型パッド電極が形成される。（例えば、特許文献１、第９頁、４２−５０行、及び図１  参照）。
【０００６】
またもう一つの公知例では二つの異なるフォトレジスト層を積層するステップを含むリッジ導波管半導体ＬＤを製造するための自己整合法を開示している。この製造方法は次のような方法である。
下側のフォトレジスト層は３００ｎｍ未満の波長を有する光だけに反応し、上側のフォトレジスト層は３００ｎｍより長い波長を有する光だけに反応する。第２被覆導波層とこの上にキャップ層が形成された半導体積層構造において、キャップ層と第２被覆導波層の一部分が除去されリッジ構造とダブルチャネルが形成される。さらにリッジ構造とダブルチャネルの表面に第２絶縁膜が形成される。この第２絶縁膜の上に下層の第１フォトレジスト層と上層の第２フォトレジスト層が形成される。リッジ構造近傍の第１フォトレジスト層を露出するために第２フォトレジスト層がパターン化される。次にリッジ構造上の第２絶縁膜を露出させるために第１フォトレジスト層に対してＲＩＥプロセスが行われる。次にリッジの外側の第２絶縁膜を除去するためにＲＩＥプロセスを含むエッチングプロセスが実行される。次に残存している第１フォトレジスト層および第２フォトレジスト層が除去され、第１金属層が電極として蒸着される（例えば、特許文献２、段落番号［００２４］から［００３４］、及び図７乃至図１８  参照）。
【０００７】
さらに別の公知例では、Ａｌのメタルマスクを用いてウエットエッチングによりコンタクト層をエッチングし、さらにメタルマスクを残したままコンタクト層をマスクとしてウエットエッチングを行うことにより、リッジとチャネルを形成するとともに、プラズマＣＶＤにより絶縁膜を全面に形成し、次いでＡｌパターンとその上に堆積した絶縁膜をリフトオフで除去する。次いで通常のリソグラフィプロセスによりｐ側電極の部分が露出するレジストパターンを形成し、このレジストパターンをマスクとして電極材料を真空蒸着し、レジストパターンとその上の電極材料をリフトオフで除去しリッジのコンタクト層に密着する電極を形成することが開示されている（例えば、特許文献３、段落番号［００２５］から［００３４］、及び図１  参照）。
【０００８】
さらに別の公知例では次のような工程が開示されている。コンタクト層の表面のほぼ全面に第１の保護膜を形成し、この第１の保護膜の上にストライプ状の第３の保護膜を形成する。第３の保護膜をつけたまま第１の保護膜をエッチングした後、第３の保護膜を除去し、ストライプ状の第１の保護膜を形成する。ついで第１の保護膜をマスクとしてｐ側コンタクト層とコンタクト層の下の層、例えばｐ側クラッド層の途中、までエッチングすることによりストライプ状の導波路を形成する。次に第１の保護膜と異なる材料で絶縁性のある第２の保護膜をストライプ状の導波路の側面とエッチングされて露出した窒化物半導体層、先のエッチングではｐ側クラッド層の平面に形成し、リフトオフ法により第１の保護膜のみを除去し第２の保護膜とｐ側コンタクト層の上に、そのｐ側コンタクト層と電気的に接続したｐ電極を形成する（例えば、特許文献４、段落番号［００２０］から［００２７］、及び図１  参照）。
【０００９】
なお、導波路リッジを形成する公知例として次の工程が開示されている。
Ｓｉ酸化膜やレジストなどの第１の保護膜をｐ型コンタクト層のほぼ全面に形成した後、第１の保護膜の上にストライプ状の第３の保護膜を形成し、第３の保護膜を付けたままエッチングを行いストライプ状の第１の保護膜を形成する。次に第１の保護膜が形成されたｐ型コンタクト層の第１の保護膜が形成されていない部分からエッチングして第１の保護膜の直下部分に保護膜の形状に応じたストライプ状の導波路領域を形成する。次いでリッチ層を形成した後、第２の保護膜を第１の保護膜と異なる材料であって絶縁性を有する材料を用いてストライプ状の導波路の側面、エッチングされて露出した窒化物半導体層（ｐ型クラッド層）の平面、及び第１の保護膜上に形成する。次いで第２の保護膜を形成後に、エッチングにより第１の保護膜を除去することにより、第１の保護膜上形成された第２の保護膜のみが除去され、ストライプの側面及びｐ型クラッド層の平面には第２の保護膜が連続して形成される。第２の保護膜の材料としては第１の保護膜と異なる材料から選択されエッチング処理で第１の保護膜よりエッチング速度が遅いかまたはエッチングされにくい材料であってストライプの側面等に第２の保護膜が形成可能な材料であれば特に限定されない（例えば、特許文献５、段落番号［００２５］から［００３４］、及び図５  参照）。
【００１０】
また導波路リッジを形成する他の公知例として次の工程が開示されている。
サファイア基板上にＧａＮ系半導体層を形成し、このＧａＮ系半導体層上に第１の酸化膜としてＳｉＯ２膜を形成し、さらに第２の酸化膜としてＺｒＯ２膜を形成し酸素雰囲気中で熱処理を行い、ＺｒＯ２膜を弗化アンモニウムにエッチングされない様にする。
次に、ＺｒＯ２膜上にレジストパターンを形成しＲＩＥによりＺｒＯ２膜をエッチングしパターンを転写し、続けてＳｉＯ２膜をエッチングする。この後レジストパターンを除去しＺｒＯ２膜とＳｉＯ２膜との二層よりなるマスクパターンを形成する。
つぎにこのマスクパターンを用いてドライエッチングにより、ＧａＮ系半導体層をエッチングし凸部を形成する。次に弗化アンモニウム液に試料を浸け、ＳｉＯ２膜の側壁部をエッチングにより後退させて、ＳｉＯ２膜の側壁部に凹みを形成する。
次に第３の酸化膜であるＺｒＯ２膜を堆積し、第２の酸化膜であるＺｒＯ２膜上およびＧａＮ系半導体層の凸部の両側にそれぞれ第３の酸化膜であるＺｒＯ２膜が形成される。
次いで、試料を弗化アンモニウム液に浸し、弗化アンモニウム液がＳｉＯ２膜の側壁部の凹みから第１の酸化膜のＳｉＯ２膜に達し、ＳｉＯ２膜はエッチング除去される。この際第２の酸化膜であるＺｒＯ２膜と第３の酸化膜であるＺｒＯ２膜とが同時に除去されＧａＮ系半導体層の凸部の両側部分に、ＺｒＯ２絶縁膜が選択的に形成される（例えば、特許文献６、段落番号［００４９］から［００５７］、及び図１、図２  参照）。
【００１１】
また、リッジストライプ部上に形成された下層のＳｉＯ２からなる第１の保護膜及び上層のＳｉＮｘからなる第２の保護膜を除去しｐ型コンタクト層を露出させる他の公知例に於いて、ＳｉＮｘのフッ酸のエッチングレートがＳｉＯ２に比較して遅いことが記載されている（例えば、特許文献７、段落番号［００５２］参照）。
【００１２】
【特許文献１】再公表特許（Ａ１）  ＪＰ  ＷＯ２００３／０８５７９０  公報
【特許文献２】特開２０００−２２２６１号公報
【特許文献３】特開２０００−３４０８８０号公報
【特許文献４】特開２００３−１４２７６９号公報
【特許文献５】特開２００３−２４３７７５号公報
【特許文献６】特開２００４−１１９７７２号公報
【特許文献７】特開２００２−２３７６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の方法では導波路リッジのコンタクト層と電極層との接触面積は確保されるとしても、金属膜と金属膜の下層の半導体層とを同時にエッチングする工程や、２層のレジストを使用する場合に下層のレジストを安定して所定の厚みを残してエッチングを停止する工程や、金属膜をマスクとしたり複数の保護膜を使用する場合のリフトオフを行う工程等を含むなど、安定的に特性の揃ったデバイスを製造する上での問題点があった。また複数のレジストや保護膜を使用する場合の工程の自由度の低下などの問題点もあった。
【００１４】
この発明は上記の問題点を解決するためになされたもので、第１の目的は簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止し、歩留まりの高い製造方法を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係る半導体光素子の製造方法は、基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層した半導体積層構造の表面に、膜厚がｄａで所定のエッチャントにおけるエッチングレートがＲａの誘電体膜を形成する工程と、誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第２の半導体層を露呈させる工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、第１のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がｄｂで先のエッチャントにおけるエッチングレートをRbとしたとき、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係を満たす第１の絶縁膜を形成する工程と、ウエットエッチングにより第１のレジストパターンを除去し、導波路リッジ頂部上に形成された第１の絶縁膜を除去する工程と、先のエッチャントを使用し所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に形成された第１の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第２の半導体層を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
【発明の効果】
【００１６】
この発明に係る半導体光素子の製造方法においては、リフトオフ法により第１の絶縁膜に導波路リッジ頂部の誘電体膜を露呈させる開口を形成した後、膜厚がｄaで所定のエッチャントにおけるエッチングレートがRaである誘電体膜と膜厚がｄbで先のエッチャントにおけるエッチングレートがRbである第１の絶縁膜において、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係が満たされるので、先のエッチャントを用い所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に第１の絶縁膜を残しつつ、導波路リッジ頂部の誘電体膜を除去し、第２の半導体層を露呈させることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては、半導体光素子として、例えば青紫色ＬＤを例にして説明するが、青紫色ＬＤに限らず、赤色ＬＤなど半導体光素子全般に適用して同様の効果を奏する。
実施の形態１．
図１は、この発明の一実施の形態に係るＬＤの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図１において、このＬＤ１０は導波路リッジ型の青紫色ＬＤで、ｎ型ＧａＮ基板１２（以下、“ｎ型”を“ｎ−”と、また“ｐ型”を“ｐ−”、特に不純物がドーピングされていないアンドープの場合は“ｉ−”と表記する）の一方の主面であるＧａ面上にｎ−ＧａＮで形成されたバッファ層１４、このバッファ層１４の上にｎ−ＡｌＧａＮで形成された第１の半導体層としての例えば第１ｎ−クラッド層１６と第２ｎ−クラッド層１８と第３ｎ−クラッド層２０とが形成され、この第３ｎクラッド層２０の上にｎ−ＧａＮで形成されたｎ側光ガイド層２２、ＩｎＧａＮで形成されたｎ側ＳＣＨ（Separate Confinement Heterostructure）層２４、および活性層２６が順次積層されている。
【００１８】
この活性層２６の上にＩｎＧａＮで形成されたｐ側ＳＣＨ層２８、ｐ−ＡｌＧａＮで形成された電子障壁層３０、ｐ−ＧａＮで形成されたｐ側光ガイド層３２、ｐ−ＡｌＧａＮで形成されたｐ−クラッド層３４、及びｐ−ＧａＮで形成されたコンタクト層３６が順次積層されている。第２の半導体層としては、この実施の形態では、ｐ−クラッド層３４とコンタクト層３６とを含んでいる。しかし場合によって第２の半導体層は１層であっても３層以上であってもかまわない。
コンタクト層３６およびｐ−クラッド層３４に凹部としてのチャネル３８を形成することにより、コンタクト層３６およびコンタクト層３６と接する側のｐ−クラッド層３４の一部が導波路リッジ４０を形成している。
導波路リッジ４０はＬＤ１０の共振器端面となる劈開された端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ４０はその長手方向の寸法、即ち共振器長は１０００μｍで、その長手方向に直交する方向のリッジ幅が１μｍ〜数十μｍで、例えばこの実施の形態では１．５μｍである。
またチャネルの幅はこの実施の形態では１０μｍである。チャネル３８を介して導波路リッジ４０の両外側に形成された台状部は、例えば電極パッド基台４２である。
また導波路リッジ４０の深さ、即ちチャネル３８の底面からの高さは、たとえば０．５μｍである。
【００１９】
導波路リッジ４０の側壁と電極パッド基台４２の側壁とを含むチャネル３８の両側面及びチャネル３８の底面は、第１の絶縁膜としてのシリコン窒化膜４４により被覆されている。チャネル３８の両側面を被覆するシリコン窒化膜４４の上端はコンタクト層３６の上表面よりも少し低くなっている。
このシリコン窒化膜４４は、例えば膜厚が２００ｎｍのＳｉＮ膜で形成されている。またこのシリコン窒化膜４４はコンタクト層３６の上表面には形成されておらず、シリコン窒化膜４４が有する開口部４４ａはコンタクト層３６の上表面全体及び両側面の上部を露呈させている。
コンタクト層３６の上表面にはコンタクト層３６と接して電気的に接続されたｐ側電極４６が配設されている。ｐ側電極４６は真空蒸着法により白金（Ｐｔ）およびＡｕを順次積層することにより形成される。このｐ側電極４６はコンタクト層３６の上表面及び両側面の上部に密接し、この上表面からさらにシリコン窒化膜４４の上端を覆い、導波路リッジ４０の側壁上のシリコン窒化膜４４を経てチャネル３８底部のシリコン窒化膜４４の一部の上まで延在している。
また、電極パッド基台４２の上表面の上、およびチャネル３８内の電極パッド基台４２の側面上のシリコン窒化膜４４とチャネル３８底部のシリコン窒化膜４４の一部の表面上には、例えばＳｉＯ２で形成されたシリコン酸化膜４８が配設されている。
ｐ側電極４６の表面上にはｐ側電極４６と密着してパッド電極５０が配設されている。このパッド電極５０は、両側のチャネル３８内部のｐ側電極４６、シリコン窒化膜４４、およびシリコン酸化膜４８の上に配設され、さらに電極パッド基台４２の上表面に配設されたシリコン酸化膜４８の上にまで延在している。
ｎ−ＧａＮ基板１２は、研磨により薄板化されており、さらにｎ−ＧａＮ基板１２の裏面には、真空蒸着法によりＴｉおよびＡｕ膜を順次積層することにより形成されたｎ側電極５２が配設されている。
【００２０】
このＬＤ１０においては、ｎ型不純物としてはシリコン（Ｓｉ）が、ｐ型不純物としてはマグネシウム（Ｍｇ）がドープされている。
ｎ−ＧａＮ基板１２は基板厚みが１００μｍ程度である。またバッファ層１４は層厚が１μｍ程度である。第１ｎ−クラッド層１６は層厚が４００ｎｍ程度で、例えばｎ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、第２ｎ−クラッド層１８は層厚が１０００ｎｍ程度で、例えばｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎにより形成され、第３ｎ−クラッド層２０は層厚が３００ｎｍ程度で、例えばｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層により形成される。
ｎ側光ガイド層２２の層厚は、例えば８０ｎｍである。ｎ側ＳＣＨ層２４は膜厚は３０ｎｍでｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
【００２１】
活性層２６は、ｎ側ＳＣＨ層２４に接して配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ａ（図示せず）とウエル層２６ａの上に配設されたｉ−Ｉｎ０．０２Ｇａ０．９８Ｎからなる層厚が８ｎｍのバリア層２６ｂ（図示せず）とこのバリア層２６ｂの上に配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ｃ（図示せず）とから構成される２重量子井戸構造である。
活性層２６のウエル層２６ｃの上に、これと接して配設されたｐ側ＳＣＨ層２８は膜厚は３０ｎｍで、ｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
電子障壁層３０は層厚が２０ｎｍ程度で、ｐ−Ａｌ０．２Ｇａ０．８Ｎにより形成される。ｐ側光ガイド層３２は層厚が１００ｎｍ、ｐ−クラッド層３４は層厚が５００ｎｍ程度でｐ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、コンタクト層３６の層厚は２０ｎｍである。
【００２２】
次にＬＤ１０の製造方法について説明する。
図２〜図１４はこの発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
この製造工程においては、ｎ−ＧａＮ基板１２とこの上に順次積層されたｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層を形成する。
次いで、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成され、この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層されたウエハが形成される。さらに結晶成長が終了したウエハ全面に誘電体膜としてのＳｉＯ２膜７５がＥＢ蒸着法により蒸着される。すなわちｐ−ＧａＮ層７４の上にＳｉＯ２膜７５がＥＢ蒸着法により蒸着される。蒸着法は成膜時に表面に与えるダメージが少ないので、ｐ−ＧａＮ層７４に与えるダメージを少なくすることができる。
【００２３】
またこの実施の形態ではＳｉＯ２膜を使用したが、Ａｌ２Ｏ３膜、Ｔａ２Ｏ５膜、ＺｒＯ２膜、ＭｇＯ膜、ＳｉＣ膜、ＴｉＯ２膜でも良い。
ＥＢ蒸着法により蒸着されたＳｉＯ２膜７５の膜厚ｄａは、保護膜として安定して機能するためには２０ｎｍ以上必要であり、レジストパターンによるエッチングに際してレジストの膜厚減少があることを考慮すると膜厚の上限が２００ｎｍ程度となる。さらに望ましくは２０ｎｍ〜５０ｎｍである。この実施の形態では、ＳｉＯ２膜７５の膜厚ｄaは４０ｎｍとしている。
またＳｉＯ２膜のバッファードフッ酸（以下“ＢＨＦ”と記載する。ＢＨＦはＨＦ：弗化アンモニウム＝１：６である）によるエッチングレートは膜形成の方法により異なる。ＥＣＲスパッタにより形成されたＳｉＯ２膜のエッチングレートは４．２ｎｍ／秒、ＲＦスパッタにより形成されたＳｉＯ２膜のエッチングレートは７２ｎｍ／秒、ＥＢ蒸着により形成されたＳｉＯ２膜のエッチングレートは１００ｎｍ／秒以上である。従ってこの実施の形態においてはＳｉＯ２膜７５のＢＨＦによるエッチングレートＲａは１００ｎｍ／秒以上である。
なおＳｉＯ２膜７５は、その形成に際してｐ−ＧａＮ層７４にダメージを与えないこと、すなわちダメージによる抵抗増加がないことや、プロセスが安定性が高く歩留まりが高くなるためには後の工程におけるＳｉＯ２膜７５の除去が容易であることなどが望ましい。図２はこの工程の結果を示している。
【００２４】
次に図３を参照して、最表面にＳｉＯ２膜７５が積層された半導体積層構造全面に、レジストを塗布する。次いで写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この工程の結果が図３である。この実施の形態では導波路リッジ４０の形状に対応した部分７６ａの幅は１．５μｍ、チャネル３８の形状に対応した部分７６ｂの幅は１０μｍである。
【００２５】
次に図４を参照して、レジストパターン７６をマスクとしてＳｉＯ２膜７５を、例えばＲＩＥ（Reactive Ion Etching）などのドライエッチング、またはウエットエッチングによりパターニングし、ストライプ状のＳｉＯ２膜７５のパターンを形成する。これにより導波路リッジ４０の頂部がＳｉＯ２膜７５により覆われる構造となる。図４はこの工程の結果を示している。
【００２６】
次に図５を参照して、さらにレジストパターン７６をマスクとしてＲＩＥにより、ｐ−ＧａＮ層７４およびｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。
この場合のエッチング深さａはこの実施の形態ではａ＝５００ｎｍ（０．５μｍ）程度である。
チャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２が形成される。図５はこの工程の結果を示している。
次に図６を参照して、先のエッチングに使用したレジストパターン７６を残したまま、ウエハ全面にＣＶＤ法、あるいはスパッタリング法等を使用し、第１の絶縁膜としてのシリコン窒化膜４４となるＳｉＮ膜７８を形成する。ＳｉＮ膜７８は導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面を覆う。
【００２７】
また、例えばＣＶＤにより形成されたＳｉＮ膜７８のＢＨＦによるエッチングレートＲｂは１．６ｎｍ／秒である。
このＳｉＮ膜７８の膜厚は、光学設計上１００ｎｍ以上必要であり、導波路リッジの高さが５００ｎｍであることを考慮すると４００ｎｍ以上の膜厚はプロセスにおけるバラツキにより困難となる。従ってＳｉＮ膜７８の膜厚は１００ｎｍ〜４００ｎｍ程度である。この実施の形態ではＳｉＮ膜７８の膜厚ｄｂは、例えば膜厚ｄｂが２００ｎｍ（０．２μｍ）である。
なお、ＳｉＮ膜７８はＬＤの光特性に影響するので、後のＳｉＯ２膜７５の除去する工程においてできるだけ膜厚変化がないことが望ましい。図６はこの工程の結果を示している。
先に形成したＳｉＯ２膜７５とこの工程において形成されるＳｉＮ膜７８において、ＳｉＯ２膜７５の膜厚をｄａ、ＳｉＮ膜７８の膜厚をｄｂとし、所定のエッチャントに対するＳｉＯ２膜７５のエッチングレートをＲａ、ＳｉＮ膜７８のエッチングレートをＲｂとすると、これらの間に（ｄａ／Ｒａ）＜（ｄｂ／Ｒｂ）の関係を満たすことが必要で、さらには１０（ｄａ／Ｒａ）＜（ｄｂ／Ｒｂ）の関係を満たすことが望ましい。
【００２８】
この実施の形態では、ｄａ＝４０ｎｍ、ｄｂ＝２００ｎｍであり、ＢＨＦによるＳｉＯ２膜７５のエッチングレートＲａは１００ｎｍ／秒、ＢＨＦによるＳｉＮ膜７８のエッチングレートＲｂは１．６ｎｍ／秒である。この場合（ｄａ／Ｒａ）＝０．４秒、（ｄｂ／Ｒｂ）＝１２５秒となり、（ｄａ／Ｒａ）：（ｄｂ／Ｒｂ）＝１：３１２．５となり、（ｄａ／Ｒａ）＜（ｄｂ／Ｒｂ）はもちろん、１０（ｄａ／Ｒａ）＜（ｄｂ／Ｒｂ）の関係も十分満足されている。
この場合の絶縁膜としてＳｉＮを使用しているが、ＳｉＮの他に、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５、ＭｇＯ、ＳｉＣなどが使用できる。
【００２９】
次に図７を参照して、有機溶剤を用いたウエットエッチングによりレジストパターン７６を除去し、同時にレジストパターン７６上に形成されていたＳｉＮ膜７８を除去する。すなわち、リフトオフ法によりＳｉＮ膜７８を除去する。
有機溶剤による超音波洗浄によりレジストパターン７６上に形成されていたＳｉＮ膜７８は容易に除去することができ、導波路リッジ４０頂部のＳｉＯ２膜７５が露呈し、導波路リッジ４０の両側部を含むその他の部分がＳｉＮ膜７８に覆われた構造になる。即ちＳｉＮ膜７８に開口４４ａが形成され、導波路リッジ４０頂部のＳｉＯ２膜７５が露呈される。図７はこの工程の結果を示している。
【００３０】
次に図８を参照して、３０秒のＢＨＦによるウエットエッチングを行う。ＳｉＯ２膜７５については（ｄａ／Ｒａ）＝０．４秒、ＳｉＮ膜７８については（ｄｂ／Ｒｂ）＝１２５秒となっている。このため３０秒のエッチングにより導波路リッジ４０頂部のＳｉＯ２膜７５は確実に除去され、一方導波路リッジ４０両側部を含むその他の部分のＳｉＮ膜７８は膜厚の１／４弱、つまり５０ｎｍ弱しかエッチングされず１５０ｎｍ以上の膜厚を保持することができ、十分なプロセスマージンが保証される。図８はこの工程の結果を示している。
この工程においては、ＳｉＮ膜７８の開口４４ａを形成する際およびＳｉＯ２膜７５の除去にドライエッチングを使用しない。このためにドライエッチングによる損傷がｐ−ＧａＮ層７４に発生しない。
ＬＤ１０として完成したときに、コンタクト層３６にドライエッチングによる損傷が発生していないので、ドライエッチングによる損傷に起因するコンタクト抵抗の増加を抑制することができる。延いてはＬＤ１０の歩留まりを高くすることができる。
【００３１】
次に、図９を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上にＰｔとＡｕの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面およびｐ−ＧａＮ層７４の両側面上部はＳｉＮ膜７８に覆われることなく開口部４４ａにより露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。
従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。図９はこの工程の結果を示している。
【００３２】
次に、シリコン酸化膜４８を形成する。
図１０を参照して、まずウエハ全面にレジストを塗布し、写真製版工程によりｐ側電極４６上を除く部分、すなわち電極パッド基台４２上表面、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部に開口を有するレジストパターン（図示せず）を形成し、ウエハ全面に厚みが１００ｎｍのＳｉＯ２膜を蒸着により形成し、リフトオフ法によりｐ側電極４６上に形成されたレジスト膜とこのレジスト膜の上に形成されたＳｉＯ２膜とを除去することにより、ＳｉＯ２膜で形成されたシリコン酸化膜４８を形成する。図１０はこの工程の結果を示している。
この場合の絶縁膜としてはＳｉＯ２の他に、ＳｉＯｘ（０＜ｘ＜２）、ＳｉＮ、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５などが使用できる。
【００３３】
最後に、図１１を参照して、ｐ側電極４６、チャネル３８及びシリコン酸化膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。図１１はこの工程の結果を示している。
なお以上の説明では誘電体膜としてＳｉＯ２膜を使用し、第１の絶縁膜としてＳｉＮ膜を使用し、異なる材料を使用しているが同じ材料を使用して形成された膜を使用してもかまわない。
同じ材料で同じ成膜方法を使用すればＲａ＝Ｒｂとなるので、ｄａ＜ｄｂとなる様に設定すればよい。プロセスマージンを考えれば１０ｄａ＜ｄｂとなることが望ましい。例えばＢＨＦを使用して処理することを考えれば、ｄａ＝１５ｎｍ、ｄｂ＝２００ｎｍとすればよい。
【００３４】
この実施の形態１のＬＤ１０の製造方法においては、半導体層を積層したウエハ上に、さらに膜厚ｄａでＢＨＦに対するエッチングレートがＲａのＳｉＯ２膜７５を形成し、この上に導波路リッジ４０に対応したレジストパターン７６を形成し、このレジストパターン７６をマスクとしてエッチングにより導波路リッジ４０を形成し、レジストパターン７６を残したままウエハ全面に膜厚ｄｂでＢＨＦに対するエッチングレートがＲｂでかつ（ｄａ／Ｒａ）＜（ｄｂ／Ｒｂ）の関係を満たすＳｉＮ膜７８を形成する。
次いでウエットエッチングによりレジストパターン７６を除去し、レジストパターン７６上に形成されていたＳｉＮ膜７８を除去しＳｉＮ膜７８に開口部４４ａを形成し、導波路リッジ４０頂部のＳｉＯ２膜７５を露呈させる。
次いで、ＢＨＦを用いて所定の時間ウエットエッチングを行いＳｉＮ膜７８を残しながらＳｉＯ２膜７５を完全に除去する。次いで導波路リッジ４０の頂部にｐ側電極４６を形成する。
【００３５】
このＬＤの製造方法においては、ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上表面がＳｉＮ膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上表面上にＳｉＯ２膜７５が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく動作電圧が増加しない。さらにＳｉＮ膜７８の開口４４ａを形成する際にドライエッチングを使用しない。このためにドライエッチングによる損傷がｐ−ＧａＮ層７４に発生しない。
ＬＤ１０として完成したときに、コンタクト層３６にドライエッチングによる損傷が発生していないので、ドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができ、動作電圧が増加しない。延いては簡単な工程で特性のよいＬＤ１０を歩留まりよく製造することができる。
【００３６】
以上のように、この発明に係る半導体光素子の製造方法は、基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層を順次積層した半導体積層構造の表面に、膜厚がｄaで所定のエッチャントにおけるエッチングレートがRaの誘電体膜を形成する工程と、誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第２の半導体層を露呈させる工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、第１のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がｄbで先のエッチャントにおけるエッチングレートをRbとしたとき、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係を満たす第１の絶縁膜を形成する工程と、ウエットエッチングにより第１のレジストパターンを除去し、導波路リッジ頂部上に形成された第１の絶縁膜を除去する工程と、先のエッチャントを使用し所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に形成された第１の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第２の半導体層を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
この発明に係る半導体光素子の製造方法においては、リフトオフ法により第１の絶縁膜に導波路リッジ頂部の誘電体膜を露呈させる開口を形成した後、膜厚がｄaで所定のエッチャントにおけるエッチングレートがRaである誘電体膜と膜厚がｄbで先のエッチャントにおけるエッチングレートがRbである第１の絶縁膜において、１＜（ｄｂ／Ｒｂ）／（ｄａ／Ｒａ）の関係が満たされるので、先のエッチャントを用い所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に第１の絶縁膜を残しつつ、導波路リッジ頂部の誘電体膜を除去し、第２の半導体層を露呈させることができる。このため導波路リッジ頂部における第２の半導体層と電極層との接触面積の減少を抑制することができる。延いては簡単な工程により導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止し、半導体光素子の歩留まりを高めることができる。
【産業上の利用可能性】
【００３７】
以上のように、この発明に係る半導体光素子の製造方法は、導波路リッジ頂部に電極を備えた半導体光素子の製造方法に適している。
【図面の簡単な説明】
【００３８】
【図１】この発明の一実施の形態に係るＬＤの断面図である。
【図２】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図３】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図４】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図５】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図６】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図７】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図８】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図９】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図１０】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【図１１】この発明に係るＬＤの製造方法の各製造工程を示すＬＤの一部断面図である。
【符号の説明】
【００３９】
１２  ｎ型ＧａＮ基板、    １６  第１ｎ−クラッド層、    １８  第２ｎ−クラッド層、    ２０  第３ｎ−クラッド層、    ２６  活性層、    ３４  ｐ−クラッド層、    ３６  コンタクト層、    ７５  ＳｉＯ２膜、    ７６  レジストパターン、    ４０  導波路リッジ、    ７８  ＳｉＮ膜、    ４６  ｐ側電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008311434.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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