(57)【要約】【課題】入力回路が出力回路に対する負荷として機能する場合において、入力回路を適切にモデル化することにより、必要とする設計変更の判断等を精度良く行うことのできる設計方法を提案すること。【解決手段】入力回路として動作する第１半導体チップ１０と、出力回路として動作する第２半導体チップ２０と、調整対象となる調整対象系とを備えた装置の設計方法において、入力パッド１１と電源パッド１２との間に接続された容量１４及び入力パッド１１とグランドパッド１３との間に接続された容量１５のみならず、電源パッド１２とグランドパッド１３との間に接続された容量１７をも考慮して第１半導体チップ１０を周波数領域で表現するようにして作成された入力回路チップモデルを用いてシミュレーションを行い、問題点の特定等を行う。【選択図】図１
2008071204.tif 000002
【特許請求の範囲】
【請求項１】
入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えた装置の設計方法であって、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出ステップと、
周波数領域において予め定められた制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計指針を決定する設計指針決定ステップと
を備える設計方法。
【請求項２】
前記調整対象値導出ステップは、
前記第１容量と前記第２容量と前記チップ内部容量を備えた第１入力回路チップモデルと、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えた第２入力回路チップモデルのいずれか一方を、前記調整対象系の設計上の情報である調整対象情報に基づいて、前記入力回路チップモデルとして選択する入力回路チップモデル選択ステップ
を備えている、請求項１記載の設計方法。
【請求項３】
前記調整対象系が、前記第１半導体チップ及び前記第２半導体チップを備えた半導体パッケージにおける前記第１半導体チップ及び前記第２半導体チップを除いた部分と、前記半導体パッケージを搭載するプリント配線基板である場合であって、前記半導体パッケージにおける前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができ、且つ、前記プリント配線基板における前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができる場合、前記入力回路チップモデル選択ステップは、前記入力回路チップモデルとして前記第２入力回路チップモデルを選択する、請求項２記載の設計方法。
【請求項４】
前記調整対象値導出ステップは、前記入力回路チップモデルとして、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えたモデルを用いる、請求項１記載の設計方法。
【請求項５】
前記第３容量の容量値は、前記入力パッドと前記第１グランドパッドにプローブを当てて実測した場合に得られる容量値に実質的に等しい、請求項２乃至請求項４のいずれかに記載の設計方法。
【請求項６】
前記第２半導体チップが、前記第２電源パッドと前記出力パッドとの間に接続されたｐＭＯＳ回路及び前記第２グランドパッドと前記出力パッドとの間に接続されたｎＭＯＳ回路からなる出力部、並びに前記第２電源パッドと前記第２グランドパッドとの間に前記出力部と並列に接続された内部インピーダンスを備えている場合において、
前記調整対象値導出ステップは、
前記第２半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第１出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第１調整対象値を算出する一方、前記第２半導体チップの出力値がハイレベルからローレベルに遷移する第２遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第２出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第２調整対象値を算出する調整対象値算出ステップと、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を前記調整対象値として選択する調整対象値選択ステップと
を備えている、請求項１乃至請求項５のいずれかに記載の設計方法。
【請求項７】
前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値のうち、前記調整対象値に対応する遷移ケースに関する制約値を、前記設計指針決定ステップにおける前記予め定められた制約値として選択する制約値選択ステップを更に備える、
請求項６記載の設計方法。
【請求項８】
前記調整対象値算出ステップは、前記第１調整対象値及び前記第２調整対象値として、それぞれ、前記第１遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラム及び前記第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムを算出するものである、
請求項６又は請求項７記載の設計方法。
【請求項９】
前記第２半導体チップに関するチップ情報に基づいて、前記第１出力回路チップモデル及び前記第２出力回路チップモデルを作成するチップモデル作成ステップと、前記調整対象系に関する調整対象系情報に基づいて、前記調整対象系インピーダンスモデルを作成するインピーダンスモデル作成ステップとを更に備えており、
前記調整対象値算出ステップは、前記第１出力回路チップモデルを前記調整対象系インピーダンスモデルに接続して前記第１調整対象値を算出すると共に前記第２出力回路チップモデルを前記調整対象系インピーダンスモデルに接続して前記第２調整対象値を算出する、請求項６乃至請求項８のいずれかに記載の設計方法。
【請求項１０】
前記チップモデル作成ステップは、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｐＭＯＳ回路をインピーダンス表現してなる第１ｐＭＯＳ回路インピーダンスと前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源とを前記第２電源パッドと前記出力パッドとの間に並列接続し、前記ｎＭＯＳ回路をインピーダンス表現してなる第１ｎＭＯＳ回路インピーダンスを前記出力パッドと前記第２グランドパッドとの間に接続することにより、前記第１出力回路チップモデルを作成する第１出力回路チップモデル作成ステップと、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｎＭＯＳ回路をインピーダンス表現してなる第２ｎＭＯＳ回路インピーダンスと前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源とを前記出力パッドと第２電源パッドとの間に並列接続し、前記ｐＭＯＳ回路をインピーダンス表現してなるｐＭＯＳ回路インピーダンスを前記第２電源パッドと前記出力パッドとの間に接続することにより、前記第２出力回路チップモデルを作成する第２出力回路チップモデル作成ステップと
を備えている、請求項９記載の設計方法。
【請求項１１】
前記第１出力回路チップモデル作成ステップは、
電源電圧変動用の前記第１出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとして算出した電流源を前記第１電流源として用い、
ＧＮＤ電圧変動用の前記第１出力回路チップモデルを作成する場合においては、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記第１ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を前記第１電流源として用いるものであり、
前記第２出力回路チップモデル作成ステップは、
前記電源電圧用の前記第２出力回路チップモデルを作成する場合において、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第２ｐＭＯＳ回路インピーダンスと前記第２ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を第２電流源として用い、
ＧＮＤ電圧変動用の前記第２出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第２ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとして算出した電流源を前記第２電流源として用いるものである、
請求項１０記載の設計方法。
【請求項１２】
前記所定の外部負荷モデルは、前記出力パッドと前記入力パッドの間のインダクタンスと、前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量とを直接に接続してなるものである、
請求項１１記載の設計方法。
【請求項１３】
前記調整対象値算出ステップは、前記調整対象系インピーダンスモデルと前記入力回路チップモデル及び前記第１出力回路チップモデルを接続して、閉路回路方程式を解くことにより、前記第１調整対象値を算出する一方、前記調整対象系インピーダンスモデルと前記入力回路チップモデル及び前記第２出力回路チップモデルを接続して、閉路回路方程式を解くことにより、前記第２調整対象値を算出する、
請求項６乃至請求項１２のいずれかに記載の設計方法。
【請求項１４】
前記設計指針決定ステップは、前記調整対象値が前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計指針を決定する、
請求項１乃至請求項１３のいずれかに記載の設計方法。
【請求項１５】
入力パッド、電源パッド及びグランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッドを有し且つ出力回路として動作する第２半導体チップとを備えた装置の設計方法であって、
前記入力パッドと前記電源パッドの間に接続された第１容量及び前記入力パッドと前記グランドパッドの間に接続された第２容量の２つの容量のみならず前記電源パッドと前記グランドパッドの間に接続されたチップ内部容量の存在をも考慮してなる入力回路チップモデルを用いたシミュレーションを行って設計指針を決定し、当該設計指針に基づいた設計を行う、設計方法。
【請求項１６】
入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えた装置の設計支援システムであって、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出部と、
周波数領域において予め定められた制約値を提供する制約値提供部と、
該制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定部と、
前記設計支援情報を表示する表示部と
を備える設計支援システム。
【請求項１７】
前記調整対象値導出部は、
前記第１容量と前記第２容量と前記チップ内部容量を備えた第１入力回路チップモデルを提供すると共に、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えた第２入力回路チップモデルを提供する入力回路チップモデル提供部と、
前記第１入力回路チップモデル及び前記第２入力回路チップモデルのいずれか一方を、前記調整対象系の設計上の情報である調整対象情報に基づいて、前記入力回路チップモデルとして選択する入力回路チップモデル選択部と
を備えている、請求項１６記載の設計支援システム。
【請求項１８】
前記調整対象系が、前記第１半導体チップ及び前記第２半導体チップを備えた半導体パッケージにおける前記第１半導体チップ及び前記第２半導体チップを除いた部分と、前記半導体パッケージを搭載するプリント配線基板である場合であって、前記半導体パッケージにおける前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができ、且つ、前記プリント配線基板における前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができる場合、前記入力回路チップモデル選択部は、前記入力回路チップモデルとして前記第２入力回路チップモデルを選択する、請求項１７記載の設計支援システム。
【請求項１９】
前記調整対象値導出部は、前記入力回路チップモデルとして、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えたモデルを用いる、請求項１６記載の設計支援システム。
【請求項２０】
前記第３容量の容量値は、前記入力パッドと前記第１グランドパッドにプローブを当てて実測した場合に得られる容量値に実質的に等しい、請求項１７乃至請求項１９のいずれかに記載の設計支援システム。
【請求項２１】
前記第２半導体チップが、前記第２電源パッドと前記出力パッドとの間に接続されたｐＭＯＳ回路及び前記第２グランドパッドと前記出力パッドとの間に接続されたｎＭＯＳ回路からなる出力部、並びに前記第２電源パッドと前記第２グランドパッドとの間に前記出力部と並列に接続された内部インピーダンスを備えている場合において、
前記調整対象値導出部は、
前記第２半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第１出力回路チップモデルを提供すると共に、前記第２半導体チップの出力値がハイレベルからローレベルに遷移する第２遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第２出力回路チップモデルを提供する出力回路チップモデル提供部と、
前記第１出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第１調整対象値を算出する一方、前記第２出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第２調整対象値を算出する調整対象値算出部と、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を前記調整対象値として選択する調整対象値選択部と
を備えている、請求項１６乃至請求項２０のいずれかに記載の設計支援システム。
【請求項２２】
前記調整対象値選択部は、前記第１調整対象値と前記第２調整対象値のいずれを選択しかたを示す情報を前記制約値提供部に対して調整対象値選択情報として出力するものであり、
前記制約値提供部は、
前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値を少なくとも保持する制約値保持部と、
前記調整対象値選択情報に従って、前記選択された調整対象値に対応する遷移ケースに関する前記第１制約値又は前記第２制約値のいずれか一方を、前記予め定められた制約値として選択する制約値選択部と
を備える、請求項２１記載の設計支援システム。
【請求項２３】
前記調整対象値算出部は、前記第１調整対象値及び前記第２調整対象値として、それぞれ、前記第１遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラム及び前記第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムを算出するものである、
請求項２１又は請求項２２記載の設計支援システム。
【請求項２４】
前記出力回路チップモデル提供部は、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｐＭＯＳ回路をインピーダンス表現してなる第１ｐＭＯＳ回路インピーダンスと前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源とを前記第２電源パッドと前記出力パッドとの間に並列接続し、前記ｎＭＯＳ回路をインピーダンス表現してなる第１ｎＭＯＳ回路インピーダンスを前記出力パッドと前記第２グランドパッドとの間に接続することにより、前記第１出力回路チップモデルを作成する第１出力回路チップモデル作成部と、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｎＭＯＳ回路をインピーダンス表現してなる第２ｎＭＯＳ回路インピーダンスと前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源とを前記出力パッドと第２電源パッドとの間に並列接続し、前記ｐＭＯＳ回路をインピーダンス表現してなるｐＭＯＳ回路インピーダンスを前記第２電源パッドと前記出力パッドとの間に接続することにより、前記第２出力回路チップモデルを作成する第２出力回路チップモデル作成部と
を備えている、請求項２１乃至請求項２３のいずれかに記載の設計支援システム。
【請求項２５】
前記第１出力回路チップモデル作成部は、
電源電圧変動用の前記第１出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとして算出した電流源を前記第１電流源として用い、
ＧＮＤ電圧変動用の前記第１出力回路チップモデルを作成する場合においては、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記第１ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を前記第１電流源として用いるものであり、
前記第２出力回路チップモデル作成部は、
前記電源電圧用の前記第２出力回路チップモデルを作成する場合において、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第２ｐＭＯＳ回路インピーダンスと前記第２ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を第２電流源として用い、
ＧＮＤ電圧変動用の前記第２出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第２ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとして算出した電流源を前記第２電流源として用いるものである、
請求項２４記載の設計支援システム。
【請求項２６】
前記所定の外部負荷モデルは、前記出力パッドと前記入力パッドの間のインダクタンスと、前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量とを直接に接続してなるものである、
請求項２５記載の設計支援システム。
【請求項２７】
前記調整対象値算出部は、前記調整対象系インピーダンスモデルと前記入力回路チップモデル及び前記第１出力回路チップモデルを接続して、閉路回路方程式を解くことにより、前記第１調整対象値を算出する一方、前記調整対象系インピーダンスモデルと前記入力回路チップモデル及び前記第２出力回路チップモデルを接続して、閉路回路方程式を解くことにより、前記第２調整対象値を算出する、
請求項２１乃至請求項２６のいずれかに記載の設計支援システム。
【請求項２８】
前記設計支援情報決定部は、前記調整対象値が前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計支援情報を決定する、
請求項１６乃至請求項２７のいずれかに記載の設計支援システム。
【請求項２９】
演算部、記憶部及び表示部を備えたコンピュータシステムにおいて前記演算部に対して所定の処理を実行させ前記コンピュータシステムを所定の装置の設計支援システムとして機能させるためのプログラムであって、前記所定の装置は、入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えている、プログラムにおいて、
前記所定の処理は、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出ステップと、
周波数領域において予め定められた制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定ステップと、
前記設計支援情報を前記表示部に表示する表示ステップと
を備える、プログラム。
【請求項３０】
前記調整対象値導出ステップは、
前記第１容量と前記第２容量と前記チップ内部容量を備えた第１入力回路チップモデルと、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えた第２入力回路チップモデルのいずれか一方を、前記調整対象系の設計上の情報である調整対象情報に基づいて、前記入力回路チップモデルとして選択する入力回路チップモデル選択ステップ
を備えている、請求項２９記載のプログラム。
【請求項３１】
前記調整対象系が、前記第１半導体チップ及び前記第２半導体チップを備えた半導体パッケージにおける前記第１半導体チップ及び前記第２半導体チップを除いた部分と、前記半導体パッケージを搭載するプリント配線基板である場合であって、前記半導体パッケージにおける前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができ、且つ、前記プリント配線基板における前記第１電源パッドと前記第２電源パッドの間を実質的にオープンとみなすことができる場合、前記入力回路チップモデル選択ステップは、前記入力回路チップモデルとして前記第２入力回路チップモデルを選択する、請求項３０記載のプログラム。
【請求項３２】
前記調整対象値導出ステップは、前記入力回路チップモデルとして、前記入力パッドと前記第１グランドパッドとの間に接続され且つ前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量を備えたモデルを用いる、請求項２９記載のプログラム。
【請求項３３】
前記第３容量の容量値は、前記入力パッドと前記第１グランドパッドにプローブを当てて実測した場合に得られる容量値に実質的に等しい、請求項３０乃至請求項３２のいずれかに記載のプログラム。
【請求項３４】
前記第２半導体チップが、前記第２電源パッドと前記出力パッドとの間に接続されたｐＭＯＳ回路及び前記第２グランドパッドと前記出力パッドとの間に接続されたｎＭＯＳ回路からなる出力部、並びに前記第２電源パッドと前記第２グランドパッドとの間に前記出力部と並列に接続された内部インピーダンスを備えている場合において、
前記調整対象値導出ステップは、
前記第２半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第１出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第１調整対象値を算出する一方、前記第２半導体チップの出力値がハイレベルからローレベルに遷移する第２遷移ケースに対応させて前記第２半導体チップを周波数領域にて表現するようにして作成された第２出力回路チップモデルと前記調整対象系インピーダンスモデル及び前記入力回路チップモデルに基づいて第２調整対象値を算出する調整対象値算出ステップと、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を前記調整対象値として選択する調整対象値選択ステップと
を備えている、請求項２９乃至請求項３３のいずれかに記載のプログラム。
【請求項３５】
前記記憶部には、前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値が少なくとも保持されており、
前記所定の処理は、前記調整対象値選択ステップにより選択された調整対象値に対応する遷移ケースに関する前記第１制約値又は前記第２制約値のいずれか一方を、前記設計指針決定ステップにおいて前記比較に用いる前記予め定められた制約値として選択する制約値選択ステップを更に備える、
請求項３４記載のプログラム。
【請求項３６】
前記調整対象値算出ステップは、前記第１調整対象値及び前記第２調整対象値として、それぞれ、前記第１遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラム及び前記第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムを算出するものである、
請求項３４又は請求項３５記載のプログラム。
【請求項３７】
前記所定の処理は、前記第２半導体チップに関するチップ情報に基づいて、前記第１出力回路チップモデル及び前記第２出力回路チップモデルを作成するチップモデル作成ステップと、前記調整対象系に関する調整対象系情報に基づいて、前記調整対象系インピーダンスモデルを作成するインピーダンスモデル作成ステップとを更に備えており、
前記調整対象値算出ステップは、前記第１出力回路チップモデルを前記調整対象系インピーダンスモデルに接続して前記第１調整対象値を算出すると共に前記第２出力回路チップモデルを前記調整対象系インピーダンスモデルに接続して前記第２調整対象値を算出する、
請求項３４乃至３６のいずれかに記載のプログラム。
【請求項３８】
前記チップモデル作成ステップは、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｐＭＯＳ回路をインピーダンス表現してなる第１ｐＭＯＳ回路インピーダンスと前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源とを前記第２電源パッドと前記出力パッドとの間に並列接続し、前記ｎＭＯＳ回路をインピーダンス表現してなる第１ｎＭＯＳ回路インピーダンスを前記出力パッドと前記第２グランドパッドとの間に接続することにより、前記第１出力回路チップモデルを作成する第１出力回路チップモデル作成ステップと、
前記第２電源パッドと前記第２グランドパッドとの間に前記内部インピーダンスを接続し、オン状態の前記ｎＭＯＳ回路をインピーダンス表現してなる第２ｎＭＯＳ回路インピーダンスと前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源とを前記出力パッドと第２電源パッドとの間に並列接続し、前記ｐＭＯＳ回路をインピーダンス表現してなるｐＭＯＳ回路インピーダンスを前記第２電源パッドと前記出力パッドとの間に接続することにより、前記第２出力回路チップモデルを作成する第２出力回路チップモデル作成ステップと
を備えている、請求項３７記載のプログラム。
【請求項３９】
前記第１出力回路チップモデル作成ステップは、
電源電圧変動用の前記第１出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとして算出した電流源を前記第１電流源として用い、
ＧＮＤ電圧変動用の前記第１出力回路チップモデルを作成する場合においては、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第１ｎＭＯＳ回路インピーダンスとして用いると共に、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第１ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第１ｐＭＯＳ回路インピーダンスと前記第１ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を前記第１電流源として用いるものであり、
前記第２出力回路チップモデル作成ステップは、
前記電源電圧用の前記第２出力回路チップモデルを作成する場合において、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記第２電源パッドを流れる電流のほとんどが、前記第２ｐＭＯＳ回路インピーダンスと前記第２ｎＭＯＳ回路インピーダンスに流れるものとして算出した電流源を第２電流源として用い、
ＧＮＤ電圧変動用の前記第２出力回路チップモデルを作成する場合において、オフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを前記第２ｎＭＯＳ回路インピーダンスとして用いると共に、前記第２出力パッドと前記第２グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスが当該第２ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記第２グランドパッドを流れる電流のほとんどが、前記第２ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとして算出した電流源を前記第２電流源として用いるものである、
請求項３８記載のプログラム。
【請求項４０】
前記所定の外部負荷モデルは、前記出力パッドと前記入力パッドの間のインダクタンスと、前記第１容量の容量値と前記第２容量の容量値とを加算してなる容量値を有する第３容量とを直接に接続してなるものである、
請求項３９記載のプログラム。
【請求項４１】
前記第１出力回路チップモデル作成ステップは、
電源電圧変動用のモデルを作成する場合において、前記第２半導体チップに関するＳＰＩＣＥモデルを前記第１遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第１遷移ケースにおいて前記電源パッドを流れる電流のスペクトラムを算出し、
ＧＮＤ電圧変動用のモデルを作成する場合において、前記第２半導体チップに関するＳＰＩＣＥモデルを前記第１遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第１遷移ケースにおいて前記グランドパッドを流れる電流のスペクトラムを算出するものであり、
前記第２出力回路チップモデル作成ステップは、
電源電圧変動用のモデルを作成する場合において、前記第２半導体チップに関するＳＰＩＣＥモデルを前記第２遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第２遷移ケースにおいて前記電源パッドを流れる電流のスペクトラムを算出し、
ＧＮＤ電圧変動用のモデルを作成する場合において、前記第２半導体チップに関するＳＰＩＣＥモデルを前記第２遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第２遷移ケースにおいて前記グランドパッドを流れる電流のスペクトラムを算出する
請求項３９又は請求項４０記載のプログラム。
【請求項４２】
前記調整対象値算出ステップは、前記調整対象系インピーダンスモデルと前記第１チップモデルを接続して、閉路回路方程式を解くことにより、前記第１調整対象値を算出する一方、前記調整対象系インピーダンスモデルと前記第２チップモデルを接続して、閉路回路方程式を解くことにより、前記第２調整対象値を算出する、
請求項４１記載のプログラム。
【請求項４３】
前記設計支援情報決定ステップは、前記調整対象値が前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計支援情報を決定する、
請求項２９乃至請求項４２のいずれかに記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのパワーインテグリティを目的とした当該半導体チップを含む装置の設計方法、当該設計方法に従った設計を支援する設計支援システム及びプログラムに関する。
【背景技術】
【０００２】
半導体チップを含む装置、例えば、半導体パッケージや半導体パッケージをプリント配線基板上に搭載してなる装置の設計を行う場合、半導体チップの電源パッド及び／又はグランドパッドにおける電圧変動を許容値以下としなければならず、その適否を判断するため電圧変動の解析が行われている。
【０００３】
従来、かかる電圧変動の解析として、一般的には、ＳＰＩＣＥモデルを用いた過渡解析が行われていた。かかる過渡解析の場合、電圧変動が許容値を超えていたときには、例えばレイアウト修正などを行い、再度過渡解析を実行して電圧変動が許容値以下になったか否かを判断するといったことが繰り返し行われる（例えば、特許文献１）。しかしながら、時間領域における解析では、レイアウト修正のたびに過渡解析を行うため、計算量が多く、設計期間の長期化を避けることができない。
【０００４】
これに対して、最近では、時間領域ではなく周波数領域における解析を導入しようという試みも提案されている（例えば、特許文献２）。
【０００５】
【特許文献１】特開２００４−０５４５２２号公報
【特許文献２】特開２００５−１９６４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２に提案された技術は、半導体チップ上のレイアウトを主たる対象としているものであり、既に設計されてしまった半導体チップを含んでなる装置の設計に適用するのは困難である。
【０００７】
既に設計されてしまった半導体チップを含む装置、例えば、半導体パッケージや半導体パッケージをプリント配線基板上に搭載してなる装置の設計において、電圧変動解析の結果を反映させるように設計変更できるのは半導体チップ以外の部分、具体的にはパッケージ配線等であり、パッケージ配線等が設計変更を要するものであるのか否かを精度良く判断するためには、半導体チップを適切にモデル化する必要がある。
【０００８】
例えば、一方が入力回路として動作し且つ他方が出力回路として動作する２つの半導体チップにおいて、出力回路の電源／ＧＮＤ電圧変動が生じる原因の一つには、出力回路の出力段ドライバがスイッチングして出力回路からの出力信号の内容が変化する際の過渡電流がある。この過渡電流には、入力回路が出力回路の負荷として機能した結果としての負荷の充放電電流も含まれるので、入力回路についても適切なモデル化をしなければならない。想定したモデルが適切であり負荷の値が現実的なものであれば、シミュレーションの精度も担保されるが、モデルが不適切なためにシミュレーションに用いられた負荷の値が高すぎると例えば過渡解析における出力信号波形は実際のものよりもなまってしまうし、逆に、負荷の値が低すぎると現実には問題ないにもかかわらずシミュレーション上ではオーバーシュートしてしまうといった食い違いを生じさせることとなる。
【０００９】
そこで、本発明は、入力回路が出力回路に対する負荷として機能する場合において、入力回路を適切にモデル化することにより、必要とする設計変更の判断等を精度良く行うことのできる設計方法を提案すると共に、当該設計方法に従った設計を支援する設計支援システム及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
入力パッドとＧＮＤパッドとの間に接続されているものと設計データから理解されうる容量としては、例えば、ＥＳＤ保護素子の容量がある。しかし、このＥＳＤ保護素子の容量値は、入力パッドとＧＮＤパッドとにプローブを当てて計測した場合の実測値とは異なっている。この点に気づかずに実測値に基づく容量が入力パッドとＧＮＤパッドとの間に接続されているとして入力回路のモデル化をしてしまうと、上述したような波形なまりが生じてしまう。
【００１１】
データから想定しうる容量の値と実測値とに大きな開きがあるのは、電源パッドとＧＮＤパッドとの間に存在している潜在的な電流パスを見落としているからである。電源パッドとＧＮＤパッドとの間には、いわばチップ内部容量とでも言うべき容量が付いており、この容量値は、例えばある種の半導体チップの場合、ＥＳＤ保護素子の容量値と２，３桁以上も異なっている。チップ内部容量がＥＳＤ保護素子の容量と２桁も異なる場合、チップ内部容量は事実上短絡されているに等しい。即ち、入力回路の入力パッドに流れ込んできた電流のパスとしては、入力パッド−ＧＮＤパッド間に設けられているＥＳＤ保護素子を通るものと、入力パッド−電源パッド間に設けられているＥＳＤ保護素子及び内部容量（短絡）を通るものとの２つの並列パスがあることになる。換言すると、入力パッド−ＧＮＤパッド間の電流パスを考えた場合、入力回路の入力パッド−ＧＮＤパッド間には、ＧＮＤ側のＥＳＤ保護素子の容量と電源側のＥＳＤ保護素子の容量の合成容量が見えることになり、これが入力パッドとＧＮＤパッド間の実測値となるのである。
【００１２】
本発明は、上述したような知見に基づいてなされたものであり、具体的には以下に示される設計方法並びに当該設計方法に従った設計を支援する設計支援システム及びプログラムを提供する。
【００１３】
即ち、本発明は、入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えた装置の設計方法であって、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出ステップと、
周波数領域において予め定められた制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計指針を決定する設計指針決定ステップと
を備える設計方法を提供する。
【００１４】
また、本発明は、入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えた装置の設計支援システムであって、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出部と、
周波数領域において予め定められた制約値を提供する制約値提供部と、
該制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定部と、
前記設計支援情報を表示する表示部と
を備える設計支援システムを提供する。
【００１５】
更に、本発明は、演算部、記憶部及び表示部を備えたコンピュータシステムにおいて前記演算部に対して所定の処理を実行させ前記コンピュータシステムを所定の装置の設計支援システムとして機能させるためのプログラムであって、前記所定の装置は、入力パッド、第１電源パッド及び第１グランドパッドを有し且つ入力回路として動作する第１半導体チップと、前記入力パッドに電気的に接続された出力パッド、第２電源パッド及び第２グランドパッドを有し且つ出力回路として動作する第２半導体チップと、前記第１半導体チップ及び前記第２半導体チップに接続され且つ調整対象となる調整対象系とを備えている、プログラムにおいて、
前記所定の処理は、
前記入力パッドと前記第１電源パッドとの間に接続された第１容量及び前記入力パッドと前記第１グランドパッドとの間に接続された第２容量のみならず前記第１電源パッドと前記第１グランドパッドとの間に接続されたチップ内部容量をも考慮して前記第１半導体チップを周波数領域で表現するようにして作成された入力回路チップモデルと、前記第２半導体チップを周波数領域で表現するようにして作成された出力回路チップモデルと、前記調整対象系を周波数領域で表現するようにして作成された調整対象系インピーダンスモデルとに基づいて、調整対象値を導出する調整対象値導出ステップと、
周波数領域において予め定められた制約値と導出された前記調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定ステップと、
前記設計支援情報を前記表示部に表示する表示ステップと
を備える、プログラムを提供する。
【発明の効果】
【００１６】
本発明によれば、従来見落とされていたチップ内部容量をも考慮して入力回路の半導体チップのモデル化を適切に行えることから、計算量を増やすことなく、精度良いシミュレーションを行うことができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態による設計方法は、入力回路及び出力回路として動作する２つの半導体チップを含む装置の設計に関するものであり、この装置について、図１に示されるようなモデルを想定して設計指針の決定を行うものである。
【００１８】
図１を参照すると、入力回路として動作する第１半導体チップ１０、出力回路として動作する第２半導体チップ２０を備えるマルチチップパッケージ（ＭＣＰ）をプリント配線基板上に搭載してなる装置をモデル化したものが示されている。第１半導体チップ１０は、入力パッド１１、電源パッド１２及びグランドパッド１３を有しており、第２半導体チップ２０は、出力パッド２１、電源パッド２２及びグランドパッド２３を有している。第２半導体チップ２０の出力パッド２１は、第１半導体チップ１０の入力パッド１１に電気的に接続されている。例えば、第１半導体チップ１０は、プロセッサなどを搭載したコントローラチップであり、第２半導体チップ２０は、リード時のＤＲＡＭチップである。逆に、第１半導体チップ１０をライト時のＤＲＡＭチップとし、第２半導体チップをコントローラチップとして捉えても良い。
【００１９】
図１において、Ｚｖ＿ｍｃｐ１及びＺｖ＿ｍｃｐ３は、それぞれ、ワイヤボンディングパッドと電源パッド１２及び２２を接続するワイヤのインピーダンスを示し、Ｚｖ＿ｍｃｐ２及びＺｖ＿ｍｃｐ４は、それぞれ、ワイヤボンディングパッドとパッケージ端子（ＢＧＡパッケージの半田ボール）を接続する配線のインピーダンスを示す。Ｚｖｃ＿ｍｃｐは、電源パッド１２用のワイヤボンディングパッドと電源パッド２２用のワイヤボンディングパッドとの間に見えるインピーダンスを総合的に示したものである。Ｚｖｃ＿ｐｃｂは、プリント配線基板のインピーダンス、特に、第１半導体チップ１０用の電源側パッケージ端子（半田ボール）と第２半導体チップ２０用の電源側パッケージ端子（半田ボール）との間に見えるインピーダンスを総合的に示したものである。
【００２０】
同様に、Ｚｇ＿ｍｃｐ１及びＺｇ＿ｍｃｐ３は、それぞれ、ワイヤボンディングパッドとグランドパッド１３及び２３を接続するワイヤのインピーダンスを示し、Ｚｇ＿ｍｃｐ２及びＺｇ＿ｍｃｐ４は、それぞれ、ワイヤボンディングパッドとパッケージ端子（ＢＧＡパッケージの半田ボール）を接続する配線のインピーダンスを示す。Ｚｇｃ＿ｍｃｐは、グランドパッド１３用のワイヤボンディングパッドとグランドパッド２３用のワイヤボンディングパッドとの間に見えるインピーダンスを総合的に示したものである。Ｚｇｃ＿ｐｃｂは、プリント配線基板のインピーダンス、特に、第１半導体チップ１０用のグランド側パッケージ端子（半田ボール）と第２半導体チップ２０用のグランド側パッケージ端子（半田ボール）との間に見えるインピーダンスを総合的に示したものである。
【００２１】
第１半導体チップ１０の入力パッド１１と電源パッド１２との間には容量１４が接続されており、入力パッド１１とグランドパッド１３との間には容量１５が接続されている。本実施の形態の場合、これら容量１４及び１５は、それぞれ、電源側ＥＳＤ保護素子及びグランド側ＥＳＤ保護素子をモデル化したものである。例えば、入力パッド１１と電源パッド１２との間の寄生容量が電源側ＥＳＤ保護素子の容量に対して無視できないくらい大きいものである場合、それと電源側ＥＳＤ保護素子の容量を合成したものを容量１４としても良い。同様に、入力パッド１１とグランドパッド１３との間の寄生容量がグランド側ＥＳＤ保護素子の容量に対して無視できないくらい大きいものである場合、それとグランド側ＥＳＤ保護素子の容量を合成したものを容量１５としても良い。参照符号１６で示されるものは、入力回路から純粋に機能のみを取り出したものであり、参照符号１７で示されるものは、入力回路の電源パッド１２とグランドパッド１３の間に意図的に接続された容量及び寄生容量などの総和を示す。容量１７の容量値Ｃｉｃは容量１４及び１５の容量値Ｃｄｈ及びＣｄｌに比べて、通常、２，３桁程度大きい。
【００２２】
この容量１７の存在を考慮して適切なモデル化を行うことで、シミュレーションを行う場合には、より精度の高い結果を得ることができる。
【００２３】
実際の製品においては、インピーダンスＺｖｃ＿ｍｃｐやインピーダンスＺｖｃ＿ｐｃｂは他のインピーダンスに比べて非常に大きく、従って、ＭＣＰ上においては電源パッド１２と電源パッド２２の間を実質的にオープンとみなすことができ、同様に、プリント配線基板における電源パッド１２と電源パッド２２の間も実質的にオープンとみなすことができる。その場合、上述したような容量の大きい容量１７の存在を考慮すると、図２に示されるように、入力パッド２１とグランドパッド２３との間に見える負荷容量を、容量１４と容量１５とを並列接続した場合の容量値Ｃｄ＝Ｃｄｈ＋Ｃｄｌを有する容量１８で示すことができる。図２に示されるモデルによれば、簡略化されていることから計算量を激減させることができる一方、容量１７の存在を考慮して得られた適切なモデルでもあるので高い精度を維持することが出来る。
【００２４】
以上述べたことを鑑みると、例えば、パッケージの設計データやプリント配線基板の設計データによりＺｖｃ＿ｍｃｐやＺｖｃ＿ｐｃｂが非常に高いインピーダンスを持っている（オープンとみなせる）か否かにより、入力回路のモデルとして図１に示されるモデルを用いるか図２に示されるモデルを用いるかを選択することとしても良い。また、計算量と計算結果の精度との兼ね合いで、もっぱら計算量を減らしたい場合には、常に図２に示されるモデルを用いることとしても良い。特に、チップの設計データ等を入手できない場合などにおいては、Ｃｉｃ≫Ｃｄｈ，Ｃｄｌであることを前提として図２のモデルを用いることとしても良く、その場合、Ｃｄの値として、第１半導体チップ１０の入力パッド１１とグランドパッド１３とにプローブを当てて計測した容量の実測値を用いることができる。なお、これらのことから理解されるように、容量１７の存在を考慮できるようになると、入力パッド１１とグランドパッド１３とにプローブを当てて計測できる容量の実測値がＣｄｌではなくＣｄ（＝Ｃｄｈ＋Ｃｄｌ）であることも分かるので、電源側ＥＳＤ保護素子に相当する容量１４の値をもＣｄとしてしまう誤解は生じない。
【００２５】
第２半導体チップ２０は、出力ドライバとそれ以外の部分（主として半導体チップ２０の機能を司る部分）とに分けてモデル化されている。出力ドライバは、出力パッド２１と電源パッド２２の間に接続されたｐＭＯＳ回路２４と、出力パッド２１とグランドパッド２３の間に接続されたｎＭＯＳ回路２５を備えている。出力ドライバ以外の部分は、内部インピーダンス２６として示されている。この内部インピーダンス２６は、第２半導体チップ２０の出力ドライバを除いた部分を出力側から見た場合に、電源パッド２２とグランドパッド２３との間に見えるインピーダンスであり、その大きさは、Ｚｃｈｐ＿ｉｎｔ（ｆ）で示される。この第２半導体チップ２０の出力ドライバには、出力の変化に応じて、第１電流源２７か第２電流源２８が接続される。第２半導体チップのモデル化については、後で詳細に述べる。
【００２６】
本実施の形態においては、上述したようにして適切にモデル化された第１半導体チップ１０のチップモデルとパッケージ配線やプリント配線基板上の配線などのインピーダンスモデルとを、以下に詳述する第２半導体チップ２０のチップモデルと接続し、電源パッド２２及びグランドパッド２３における電圧変動を算出して、周波数領域において予め定められた制約値との対比を行うことにより、電源／ＧＮＤ電圧の変動が許容値内におさまっているか否かを判断する。なお、以下においては、パッケージ配線やプリント配線基板上の配線など、調整対象となる回路網を調整対象系といい、そのインピーダンスモデルを調整対象系インピーダンスモデルという。
【００２７】
詳しくは、第２半導体チップ２０の出力回路チップモデルとして、図３乃至図６の４通りの場合を考慮した出力回路チップモデルを用意して、それぞれを第１半導体チップ１０の入力回路チップモデル及び調整対象系インピーダンスモデルと接続することとする。
【００２８】
このうち、図３及び図４に示される出力回路チップモデルは、第２半導体チップ２０の出力値がローレベルからハイレベルに遷移する第１遷移ケースを想定して第２半導体チップ２０をモデル化してなる第１出力回路チップモデルである。第１出力回路チップモデルは、ｐＭＯＳ回路２４及びｎＭＯＳ回路２５をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンスＺｐ＿ｏｎ（ｆ）及びｎＭＯＳ回路インピーダンスＺｎ＿＊（ｆ）を直列に接続したものを電源パッド２２及びグランドパッド２３間に接続すると共に、それと並列に内部インピーダンス２６（Ｚｃｈｉｐ＿ｉｎｔ（ｆ））を接続し、更に、第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源２７をｐＭＯＳ回路インピーダンスＺｐ＿ｏｎ（ｆ）に並列に接続するようにして作成される。
【００２９】
詳しくは、図３に示される第１出力回路チップモデルは電源パッド２２における電圧変動値算出用の出力回路チップモデルであり、ｐＭＯＳ回路インピーダンスとしてはｐＭＯＳ回路２４のオン状態におけるインピーダンスＺｐ＿ｏｎ（ｆ）を用い、ｎＭＯＳ回路インピーダンスとしてはｎＭＯＳ回路２５のオフ状態におけるインピーダンスＺｎ＿ｏｆｆ（ｆ）を用いていた上で、電源電圧変動値算出用の第１電流源２７（電流値はＩｓ＿Ｌ２Ｈ＿ｖｄｑ）をｐＭＯＳ回路インピーダンスＺｐ＿ｏｎに並列接続するようにして作成されている。
【００３０】
また、図４に示される第１出力回路チップモデルはグランドパッド２３における電圧変動値算出用の出力回路チップモデルであり、ｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスのいずれに関しても対応するｐＭＯＳ回路２４及びｎＭＯＳ回路のオン状態におけるインピーダンスＺｐ＿ｏｎ（ｆ）及びＺｎ＿ｏｎ（ｆ）を用いた上で、グランド電圧変動値算出用の第１電流源２７（電流値はＩｓ＿Ｌ２Ｈ＿ｖｓｑ）をｐＭＯＳ回路インピーダンスＺｐ＿ｏｎ（ｆ）に並列接続するようにして作成されている。
【００３１】
一方、図５及び図６に示されるチップモデルは、第２半導体チップ２０の出力値がハイレベルからローレベルに遷移する第２遷移ケースを想定して第２半導体チップ２０をモデル化してなる第２出力回路チップモデルである。第２出力回路チップモデルは、ｐＭＯＳ回路インピーダンスＺｐ＿＊（ｆ）及びｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ（ｆ）を直列に接続したものを電源パッド２２及びグランドパッド２３間に接続すると共に、それと並列に内部インピーダンス２６を接続し、更に、第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源２７をｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ（ｆ）に並列に接続するようにして作成される。
【００３２】
詳しくは、図５に示される第２出力回路チップモデルは電源パッド２２における電圧変動値算出用の出力回路チップモデルであり、ｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスのいずれに関しても対応するｐＭＯＳ回路２４及びｎＭＯＳ回路のオン状態におけるインピーダンスＺｐ＿ｏｎ（ｆ）及びＺｎ＿ｏｎ（ｆ）を用いた上で、電源電圧変動値算出用の第２電流源２７（電流値はｌｓ＿Ｈ２Ｌ＿ｖｄｑ）をｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ（ｆ）に並列接続するようにして作成されている。
【００３３】
また、図６に示される第２出力回路チップモデルはグランドパッド２３における電圧変動値算出用の出力回路チップモデルであり、ｐＭＯＳ回路インピーダンスとしてはｐＭＯＳ回路２４のオフ状態におけるインピーダンスＺｐ＿ｏｆｆ（ｆ）を用い、ｎＭＯＳ回路インピーダンスとしてはｎＭＯＳ回路２５のオン状態におけるインピーダンスＺｎ＿ｏｎ（ｆ）を用いた上で、グランド電圧変動値算出用の第２電流源２７（電流値はｌｓ＿Ｈ２Ｌ＿ｖｓｑ）をｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ（ｆ）に並列接続するようにして作成されている。なお、図６におけるｐＭＯＳ回路２４は、出力パッド２１に対してキャパシタ、抵抗の順に直列に接続してなる等価回路で示されているが、キャパシタ及び抵抗の接続順は逆でも構わない。即ち、出力パッド２１に対して抵抗、キャパシタの順に直列接続してなる回路をｐＭＯＳ回路２４の等価回路としても良い。
【００３４】
以下、図７乃至図１６をも参照して、上述した４種類の出力回路チップモデルの作成方法も含め、本実施の形態による設計方法について具体的に説明する。
【００３５】
まず、調整対象系（パッケージ配線やプリント配線基板上の配線など）についての設計上の情報（設計データなど：以下、「調整対象系情報」という。）に基づいて、図１に示されるような第１入力回路チップモデルか図２に示されるような第２入力回路チップモデルのいずれか一方を入力回路チップモデルとして選択する（図７：ステップＳ１０１）。また、パッケージ配線長などの調整対象系の情報に基づいて、図１又は図２に示されるような調整対象系インピーダンスモデルを作成する（図７：ステップＳ１０２）。
【００３６】
更に、第２半導体チップ２０についての設計データなどの情報から、図３及び図４に示されるような第１出力回路チップモデル（電源電圧変動用／ＧＮＤ電圧変動用）並びに図５及び図６に示されるような第２出力回路チップモデル（電源電圧変動用／ＧＮＤ電圧変動用）を作成する（図７：ステップＳ１０３）。
【００３７】
具体的には、図８に示されるように第２半導体チップ２０についてＳＰＩＣＥモデルをＡＣ解析してＺパラメータを算出する。本実施の形態においては、Ｚパラメータを直接算出することとするが、これに代えて、まずはＳパラメータを算出し、その後、そのＳパラメータをＺパラメータに変換することとしても良い。
【００３８】
一方、本実施の形態におけるチップモデルのうちインピーダンスに関する部分のみを抽出すると図９に示されるようなものとなる。ここで、Ｚｐ＿ｘ及びＺｎ＿ｙは出力ドライバの状態にかかわらず、ｐＭＯＳ回路２４及びｎＭＯＳ回路２５を表現するために導入した表記である。従って、第２半導体チップ２０の出力値がハイレベルの場合、Ｚｐ＿ｘはオン状態にあるｐＭＯＳ回路２４のインピーダンスＺｐ＿ｏｎを示し、Ｚｎ＿ｙはオフ状態にあるｎＭＯＳ回路２５のインピーダンスＺｎ＿ｏｆｆを示す。また、第２半導体チップ２０の出力値がローレベルの場合、Ｚｐ＿ｘはオフ状態にあるｐＭＯＳ回路２４のインピーダンスＺｐ＿ｏｆｆを示し、Ｚｎ＿ｙはオン状態にあるｎＭＯＳ回路２５のインピーダンスＺｎ＿ｏｎを示す。
【００３９】
上記の図９に示されるインピーダンスモデルを２ポート回路網としてより分かりやすい形に変形したものが図１０に示される回路である。この図１０に示される回路網におけるＺパラメータは、下記式（１）に示される。
【００４０】
【数１】
2008071204.tif 000003
【００４１】
この式（１）に含まれる行列の各要素の関係を整理して、Ｚｐ＿ｘ、Ｚｎ＿ｙ及びＺｃｈｐ＿ｉｎｔのそれぞれについて解くと、以下に掲げる式（２）〜（４）が得られる。
【００４２】
【数２】
2008071204.tif 000004
【００４３】
【数３】
2008071204.tif 000005
【００４４】
【数４】
2008071204.tif 000006
【００４５】
式（２）及び式（３）から理解されるように、出力ドライバの出力値がハイレベルの場合におけるＺ１１，Ｚ１２及びＺ２２を用いればＺｐ＿ｏｎ及びＺｎ＿ｏｆｆを算出することができ、出力ドライバの出力値がローレベルの場合におけるＺ１１，Ｚ１２及びＺ２２を用いればＺｐ＿ｏｆｆ及びＺｎ＿ｏｎを算出することができる。なお、本実施の形態においては、ＳＰＩＣＥ解析により算出したＺ１１，Ｚ１２，Ｚ２１及びＺ２２に基づいて各部のインピーダンスを求めているが、Ｚ１１，Ｚ１２，Ｚ２１及びＺ２２を実測し、その結果を利用することとしても良い。即ち、出力ドライバの出力値がハイレベルの場合及びローレベルの場合のそれぞれについてＺ１１，Ｚ１２，Ｚ２１及びＺ２２を実測し（又は、図９におけるＩ１，Ｉ２，Ｖ１，Ｖ２を計測してＺ１１，Ｚ１２，Ｚ２１及びＺ２２を算出し）、そのようにして得られたＺ１１，Ｚ１２，Ｚ２１及びＺ２２を上記式（２）及び式（３）に代入することにより、ｐＭＯＳ回路２４及びｎＭＯＳ回路２５の各状態におけるインピーダンスを算出することとしても良い。
【００４６】
上記のようにして各インピーダンスの値を求めた後、図１１乃至図１４に示されるようにして、第１電流源２７（電源用／ＧＮＤ用）及び第２電流源２８（電源用／ＧＮＤ用）を導出する。ここで、図１１は、電源電圧変動値算出用の第１電流源２７の導出に関する図であり、図１２は、グランド電圧変動値算出用の第１電流源２７の導出に関する図である。また、図１３は、電源電圧変動値算出用の第２電流源２８の導出に関する図であり、図１４は、グランド電圧変動値算出用の第２電流源２８の導出に関する図である。
【００４７】
電源電圧変動値算出用の第１電流源２８（電流値はＩｓ＿Ｌ２Ｈ＿ｖｄｑ）を導出する際には、まず、図１１に示されるように、出力パッド２１とグランドパッド２３の間に所定の外部負荷モデルを接続する。本実施の形態における所定の外部負荷モデル（インピーダンスはＺｏｕｔ）は、出力パッド２１と入力パッド１１とを接続している配線（インピーダンスはＺｌｏａｄ）と第１半導体チップ１０（入力回路）の入力パッド１１−グランドパッド１３間に見える容量（容量値はＣＬ）とを直列に接続してなるものである。特に、本実施の形態の場合、ＣＬ＝Ｃｄを用いる。ここで、所定の外部負荷モデルのインピーダンスＺｏｕｔがオフ状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｆｆよりも遥かに小さいと仮定すると、第１遷移ケース（Ｌ→Ｈ）において電源パッド２２を流れる電流Ｉｖ＿Ｌ２Ｈのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎと所定の外部負荷モデルＺｏｕｔに流れることとなる。その場合、第１遷移ケース（Ｌ→Ｈ）において電源パッド２２を流れる電流Ｉｖ＿Ｌ２Ｈが分かれば、下記式（５）により、第１電流源の電流値Ｉｓ＿Ｌ２Ｈ＿ｖｄｑを導出することができる。
【００４８】
【数５】
2008071204.tif 000007
【００４９】
同様に、グランド電圧変動値算出用の第１電流源Ｉｓ＿Ｌ２Ｈ＿ｖｓｑを導出する際には、まず、図１２に示されるように、出力パッド２１とグランドパッド２３の間に所定の外部負荷モデルＺｏｕｔを接続する。ここで、オン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎが所定の外部負荷モデルのインピーダンスＺｌｏａｄよりも遥かに小さいと仮定すると、第１遷移ケース（Ｌ→Ｈ）においてグランドパッド２３を流れる電流Ｉｇ＿Ｌ２Ｈのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎ及びオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎに流れることとなる。その場合、第１遷移ケース（Ｌ→Ｈ）においてグランドパッド２３を流れる電流Ｉｇ＿Ｌ２Ｈが分かれば、下記式（６）により、第１電流源の電流値Ｉｓ＿Ｌ２Ｈ＿ｖｓｑを導出することができる。
【００５０】
【数６】
2008071204.tif 000008
【００５１】
電源電圧変動値算出用の第２電流源Ｉｓ＿Ｈ２Ｌ＿ｖｄｑを導出する際には、まず、図１３に示されるように、出力パッド２１とグランドパッド２３の間に所定の外部負荷モデルＺｏｕｔを接続する。ここで、所定の外部負荷モデルのインピーダンスＺｌｏａｄがオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎよりも遥かに大きいと仮定すると、第２遷移ケース（Ｈ→Ｌ）において電源パッド２２を流れる電流Ｉｖ＿Ｈ２Ｌのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎとオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎに流れることとなる。この場合、第２遷移ケース（Ｈ→Ｌ）において電源パッド２２を流れる電流Ｉｖ＿Ｈ２Ｌが分かれば、下記式（７）により、第２電流源の電流値Ｉｓ＿Ｈ２Ｌ＿ｖｄｑを導出することができる。
【００５２】
【数７】
2008071204.tif 000009
【００５３】
同様に、グランド電圧変動値算出用の第２電流源Ｉｓ＿Ｈ２Ｌ＿ｖｓｑを導出する際には、まず、図１４に示されるように、出力パッド２１とグランドパッド２３の間に所定の外部負荷モデルＺｏｕｔを接続する。ここで、所定の外部負荷モデルのインピーダンスＺｏｕｔがオフ状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎがよりも遥かに小さいと仮定すると、第２遷移ケース（Ｈ→Ｌ）においてグランドパッド２３を流れる電流Ｉｇ＿Ｈ２Ｌのほとんどが、オン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ及び所定の外部負荷モデルのインピーダンスＺｌｏａｄに流れることとなる。その場合、第２遷移ケース（Ｈ→Ｌ）においてグランドパッド２３を流れる電流Ｉｇ＿Ｈ２Ｌが分かれば、下記式（８）により、第２電流源の電流値Ｉｓ＿Ｈ２Ｌ＿ｖｓｑを導出することができる。
【００５４】
【数８】
2008071204.tif 000010
【００５５】
なお、本実施の形態においては、第１遷移ケース（Ｌ→Ｈ）及び第２遷移ケース（Ｈ→Ｌ）において電源パッド２２及びグランドパッド２３を流れる電流をＳＰＩＣＥのトランジェント解析にて算出し、更に、フーリエ変換処理を行って、周波数領域表現による電流Ｉｖ＿Ｌ２Ｈ及び電流Ｉｇ＿Ｌ２Ｈ並びにＩｖ＿Ｈ２Ｌ及び電流Ｉｇ＿Ｈ２Ｌを得ることとしたが、これに代えて、スペクトラムアナライザやオシロスコープなどを用いて対象になる第２半導体チップ２０のパッドの状態を直接計測することとしてもよい。
【００５６】
このようにして、本実施の形態においては、第２半導体チップ２０の設計データなどの情報である第２半導体チップ情報に基づいて、第１遷移ケース用及び第２遷移ケース用の第１出力回路チップモデル及び第２出力回路チップモデルを、それぞれ電源電圧変動値算出用とＧＮＤ電圧変動値算出用の２種類（従って、出力回路チップモデルは計４種類）作成する（図７：ステップＳ１０３）。上述したように、これらの出力回路チップモデルを作成するにあたってはＳＰＩＣＥモデルをトランジェント解析する場面も考えられるが、一旦、出力回路チップモデルを作成してしまった後は、第２半導体チップ２０の構成が変わらぬ限り、作成された出力回路チップモデルを用いることができる。
【００５７】
このようにして作成された電源変動値算出用／ＧＮＤ変動値算出用の第１出力回路チップモデル及び第２出力回路チップモデルは、それぞれ、ステップＳ１０１で選択された入力回路チップモデル及びステップＳ１０２で作成した調整対象系インピーダンスモデルと接続される。イメージ的には、図１１〜図１４において求められた第２半導体チップ２０の出力回路チップモデルを図１又は図２に組み込む感じである。その上で、図１又は図２に示される回路に含まれる各閉路について閉路回路方程式を解くことにより、トランジェント解析をすることなく、電源／ＧＮＤ電圧変動スペクトラムを算出する。ここで、各インピーダンスの大小関係、特に、短絡とみなせる箇所があるかオープンとみなせる箇所があるかなどの情報をも考慮することにより、解くべき閉路方程式を簡略化することもできる。
【００５８】
このようにして、第１遷移ケース及び第２遷移ケースの双方について調整対象値の算出（図７：ステップＳ１０４）を行った後、第１遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムと第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムとを比較して、調整必要性のより高い一方を選択する（ステップＳ１０５）。
【００５９】
ここで、本実施の形態においては、制約値に関しても、第１遷移ケースを想定して設定された制約値である第１制約値と第２遷移ケースを想定して設定された制約値である第２制約値の２種類用意してあり、ステップＳ１０５においていずれの遷移ケースに関する電源／ＧＮＤ電圧変動スペクトラムが選択されたのかを示す調整対象値選択情報に従って、第１制約値と第２制約値のいずれか一方を選択する（ステップＳ１０６）。
【００６０】
次いで、ステップＳ１０５で選択された第１遷移ケース又は第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムと、ステップＳ１０６において選択された第１制約値又は第２制約値とを比較し（ステップＳ１０７）、その比較結果に基づいて、設計指針を決定する（ステップＳ１０８）。
【００６１】
ここで、ステップＳ１０７に示されるように調整対象値と制約値とを周波数領域において比較する利点について、図１５及び図１６をも参照して説明する。
【００６２】
図１５を参照すると、図１又は図２に示された装置のうち、マルチチップパッケージの一部及びプリント配線基板について詳細に示した図が示されている。図１５に示される装置は、電源（ＰＳ）部及びグランド（ＧＮＤ）部を有する電源装置１１０、プリント配線基板（ＰＣＢ）１２０及びマルチチップパッケージ（ＭＣＰ）１００を備えている。プリント配線基板１２０上には、電気的構成要素として、大容量コンデンサ１２２、ＰＣＢ上電源配線（又はＰＣＢ上電源プレーン）１２４、ＰＣＢ上バイパスコンデンサ１２６、ＰＣＢの裏面上に設けられたバイパスコンデンサ１２８などが設けられている。マルチチップパッケージ１００は、電源パッド２２及びグランドパッド２３を有する第２半導体チップ２０及び第１半導体チップ１０をパッケージ基板１０１上に積層してなるものである。第２半導体チップ２０の電源パッド２２には、電源用端子（ボール）１０２、スルーホール１０３及びＭＣＰ内電源配線１０４等を介して、電源が供給される。一方、第２半導体チップ２０のグランドパッド２３は、グランド用端子（ボール）１０５、スルーホール１０６及びＭＣＰ内グランド配線１０７等を介して、グランドに接続される。
【００６３】
かかるシステムの電気的構成要素は、図１６上段に示されるように、すべてＲＬＣからなる受動回路ブロックとして表現することができる。この受動回路ブロックからなる調整対象系インピーダンスモデルと入力回路チップモデルを図３〜図６に示される各出力回路チップモデルと接続し、回路方程式を解くことにより、トランジェント解析よりは少ない計算量で、変圧変動値を算出することができる。
【００６４】
そして、例えば、図７のステップＳ１０７に示されるようにして、調整対象値と制約値の比較をすることにより、調整対象値が制約値を超えてしまうような周波数部分に対応する調整対象系の部位を特定し、その部位を調整対象箇所として設計指針を決定することとしても良い（図１６下段の例においては、ＭＣＰ−ＰＫＧ電源配線部分）。
【００６５】
ステップＳ１０８において決定される設計指針の例としては、上記の調整対象箇所の特定に加え、例えば、１）電源／グランドパッド２２，２３における電圧変動値及びＭＣＰ内電源／グランド配線の良否判定結果、２）ＭＣＰ電源／グランド配線のインピーンスの最適値、３）ＭＣＰ内電源／グランド配線の幅、長さ、厚さの最適値、４）電源／グランドパッド２２，２３から電源／グランド用端子までの距離の最適値、５）パッケージ基板層数の最適値、６）ＭＣＰ内電源／グランド配線の配線長に対する最適配線幅、並びに、７）ＭＣＰ内電源／グランド配線の配線幅に対する最適配線長などが挙げられる。
【００６６】
以上説明したように、本実施の形態によれば、一旦、出力回路チップモデルを作成してししまった後は、調整対象系に関する調整対象値は関連する閉路について回路方程式を解くだけで算出することができることから、例えば、パッケージ配線長を調整する等して設計変更した場合など、再チェックを簡易且つ短時間で行うことができる。
【００６７】
なお、上述した実施の形態におけるステップＳ１０６（図７）では、一対の第１制約値及び第２制約値のうちから、いずれか一方を選択することとしていたが、例えば、図１７に示されるように、既に動作確認された半導体パッケージに基づいて絶対基準ペア（使用条件にかかわらず選択されうるペア）や複数の制約値ペア１〜３といった複数の制約値ペアを用意しておき、パッケージの使用条件（動作周波数や負荷など）を示す選択基礎情報に基づいて制約値ペアを選択し（図１７：ステップＳ１０６ａ）、その後、ステップＳ１０５における選択結果に関連した調整対象値選択情報に従って、ステップＳ１０６ａにて選択された制約値ペアを構成する第１制約値と第２制約値のいずれか一方を選択する（ステップＳ１０６ｂ）こととしても良い。
【００６８】
また、図１７に示されるように、設計指針を決定した後（ステップＳ１０８）、設計指針に従って調整対象系情報に変更を加え（ステップＳ１０９）、その後、再度、調整対象系インピーダンスモデルを算出して（ステップＳ１０２）、当該調整対象系インピーダンスモデルと先の処理において作成された第１出力回路チップモデル及び第２出力回路チップモデルとの組み合わせに基づいて、ステップＳ１０４以降の処理を自動的に再度行うこととしても良い。なお、当初の調整対象系が極端な修正を要するものでない限り、通常は調整対象系情報に変更があったとしても入力回路チップモデル選択の前提条件が大きく変わるわけではないので、２回目以降のループにおいてはステップＳ１０１の入力回路チップモデルの選択は省略することとしても良い。
【００６９】
以上、マルチチップパッケージをプリント配線基板に搭載してなる装置を設計対象とした例について説明してきたが、本発明の概念は、例えば、パッケージ設計自体にも適用することができる。その場合、調整対象系は、パッケージのうち、第１及び第２半導体チップを除いた部分（パッケージ配線等）となる。また、本発明の概念は、マルチチップパッケージのみならずＳｉＰ(System In Package)、ＰｏＰ(Package On Package)、ＰｉＰ(Package In Package)などの入力側及び出力側の２つのチップを少なくとも備えたパッケージ又はそれを含む装置に適用可能である。
【００７０】
更に、上述した実施の形態においては、入力回路が一つの場合について説明してきたが、本発明の概念は、出力回路に対して複数の入力回路が負荷として接続されている場合にも適用可能である。
【００７１】
なお、以上説明してきた設計方法は、その少なくとも一部をプログラム化することにより、設計支援用プログラム及び設計支援システムとして具現化することができる。
【００７２】
以下、設計支援システムの実現例について説明する。実現例による設計支援システムは、図１８に示されるように、演算部２１０、主記憶２２０、補助記憶２３０、入力部２４０及び表示部２５０を備えている。
【００７３】
主記憶２２０は、例えば、ＤＲＡＭ装置で構成され、補助記憶２３０は、例えば、ＨＤＤやＣＤ−ＲＯＭなどで構成される。また、入力部２４０は、例えば、キーボード及びマウスなどで構成され、表示部２５０は、例えば、ＣＲＴや、液晶ディスプレイなどで構成される。
【００７４】
より具体的には、上述した各実施の形態における設計方法の少なくとも一部を実装してなるプログラムは補助記憶２３０に格納されている。このプログラムは、主記憶２２０上に展開され、演算部２１０によって実行される。演算部２１０が当該プログラムを実行することにより、図２２に示されるシステムは、前述した設計方法の少なくとも一部を具現化し、設計支援システムとして機能する。また、主記憶２２０上には、演算部２１０が当該プログラムに従って動作している間に生成したデータ及び演算部２１０により利用されるデータが一時的に記憶される。なお、一般にはコンピュータシステム上で本発明を実現する場合、上記したように主記憶２２０と補助記憶２３０とを分ける構成が主として採用されるが、概念的には両者をまとめて記憶部として捉えることも可能である。
【００７５】
上述した各実施の形態による設計方法をプログラム上に実装して設計支援システムを構築する場合、調整対象値と制約値との周波数領域における比較結果に基づいて決定された設計指針を表示部２５０に表示させるステップを更に備えることとしても良い。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態において設計対象とした装置をモデル化した図である。
【図２】所定の条件を加味して図１のモデルを変形して得られるモデルを示した図である。
【図３】電源電圧変動スペクトラム算出用の第１出力回路チップモデル（Ｌ→Ｈ）を示す図である。
【図４】ＧＮＤ電圧変動スペクトラム算出用の第１出力回路チップモデル（Ｌ→Ｈ）を示す図である。
【図５】電源電圧変動スペクトラム算出用の第２出力回路チップモデル（Ｈ→Ｌ）を示す図である。
【図６】ＧＮＤ電圧変動スペクトラム算出用の第２出力回路チップモデル（Ｈ→Ｌ）を示す図である。
【図７】本発明の実施の形態による設計方法を示すフローチャートである。
【図８】第１出力回路チップモデル及び第２出力回路チップモデルのインピーダンス値を決定する手順を説明するための図である。
【図９】第１出力回路チップモデル及び第２出力回路チップモデルのインピーダンス値を決定する手順を説明するための他の図である。
【図１０】第１出力回路チップモデル及び第２出力回路チップモデルのインピーダンス値を決定する手順を説明するための更に他の図である。
【図１１】電源電圧変動スペクトラム算出用の第１電流源の電流値の算出手順を説明するための図である。
【図１２】ＧＮＤ電圧変動スペクトラム算出用の第１電流源の電流値の算出手順を説明するための図である。
【図１３】電源電圧変動スペクトラム算出用の第２電流源の電流値の算出手順を説明するための図である。
【図１４】ＧＮＤ電圧変動スペクトラム算出用の第２電流源の電流値の算出手順を説明するための図である。
【図１５】本発明を適用可能な装置の概略構成を示す図である。
【図１６】本発明を図１５に示される装置に適用した例を示す図である。
【図１７】図７に示される設計方法の変形例を示すフローチャートである。
【図１８】本発明による設計方法に基づいた設計支援システムの構成を示すブロック図である。
【符号の説明】
【００７７】
１０          第１半導体チップ
１１          入力パッド
１２          電源パッド
１３          グランドパッド
１４          容量
１５          容量
１７          容量
１８          容量
２０          第２半導体チップ
２１          出力パッド
２２          電源パッド
２３          グランドパッド
２４          ｐＭＯＳ回路
２５          ｎＭＯＳ回路
２６          内部インピーダンス
２７          第１電流源
２８          第２電流源
１００        マルチチップパッケージ
１０１        パッケージ基板
１０２        電源用端子（ボール）
１０３        スルーホール
１０４        ＭＣＰ内電源配線
１０５        グランド用端子（ボール）
１０６        スルーホール
１０７        ＭＣＰ内グランド配線
１１０        電源
１２０        プリント配線基板（ＰＣＢ）
１２２        大容量コンデンサ
１２４        ＰＣＢ電源配線／プレーン
１２６        バイパスコンデンサ
１２８        バイパスコンデンサ
２１０        演算部
２２０        主記憶
２３０        補助記憶
２４０        入力部
２５０        表示部
【図１】
2008071204.tif 000011
【図２】
2008071204.tif 000012
【図３】
2008071204.tif 000013
【図４】
2008071204.tif 000014
【図５】
2008071204.tif 000015
【図６】
2008071204.tif 000016
【図７】
2008071204.tif 000017
【図８】
2008071204.tif 000018
【図９】
2008071204.tif 000019
【図１０】
2008071204.tif 000020
【図１１】
2008071204.tif 000021
【図１２】
2008071204.tif 000022
【図１３】
2008071204.tif 000023
【図１４】
2008071204.tif 000024
【図１５】
2008071204.tif 000025
【図１６】
2008071204.tif 000026
【図１７】
2008071204.tif 000027
【図１８】
2008071204.tif 000028