(57)【要約】【課題】アナログ信号を出力する被試験対象デバイスを試験する場合において、時間軸上の位置が正確なデジタル波形データを得ることのできる半導体集積回路試験装置及び方法を提供する。【解決手段】印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段とを具備することを特徴とする。【選択図】図１
2008032543.tif 000002
【特許請求の範囲】
【請求項１】
印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、
前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、
前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、
前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段と
を具備することを特徴とする半導体集積回路試験装置。
【請求項２】
前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させることにより、前記デジタル波形データの時間軸上の位置を補正することを特徴とする請求項１記載の半導体集積回路試験装置。
【請求項３】
前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させた後、デジタル波形データの後半部分において時間ずれ量に相当する区間に含まれるサンプリングデータの時間軸上の位置を、デジタル波形データの一周期分だけ前に移動させることを特徴とする請求項２記載の半導体集積回路試験装置。
【請求項４】
印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換するプロセスを有する半導体集積回路試験方法であって、
前記試験パターンの出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定し、
前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正する
ことを特徴とする半導体集積回路試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路試験装置及び方法に関し、特に、試験パターンを被試験対象デバイスに印加して得られるアナログ信号を、前記試験パターンと非同期のサンプリングクロック信号に同期してサンプリングすることでデジタル波形データに変換し、当該デジタル波形データに基づいて被試験対象デバイスの良否判定試験を行う場合に好適な半導体集積回路試験装置及び方法に関する。
【背景技術】
【０００２】
図３に、アナログ信号を出力する被試験対象デバイス（以下ＤＵＴと称す）２０の試験を行う従来の半導体集積回路試験装置１０の構成概略図を示す。なお、このＤＵＴ２０は、例えばＤ／Ａコンバータである。図３に示すように、従来の半導体集積回路試験装置１０は、デジタルファンクションモジュール（以下ＤＦＣと称す）１、レートクロック発生器２、デジタイザモジュール（以下ＤＩＧと称す）３、サンプリングクロック発生器４、及び良否判定部５から概略構成されている。
【０００３】
ＤＦＣ１は、レートクロック発生器２から入力されるレートクロック信号Ｓ１に基づいて、ＤＵＴ２０に印加するためのテストパターン（試験パターン）Ｓ２を発生し、ＤＵＴ２０に出力する。レートクロック発生器２は、上記レートクロック信号Ｓ１を発生し、ＤＦＣ１に出力する。ＤＵＴ２０は、上記テストパターンＳ２をアナログ変換し、テストパターンＳ２に応じたアナログ信号Ｓ３をＤＩＧ３に出力する。
【０００４】
ＤＩＧ３は、サンプリングクロック発生器４から入力されるサンプリングクロック信号Ｓ４に同期して、ＤＵＴ２０から入力されるアナログ信号Ｓ３の電圧波形をサンプリングし、当該サンプリングによって得られたアナログ信号Ｓ３を示すデジタル波形データを良否判定部５に出力する。サンプリングクロック発生器４は、上記サンプリングクロック信号Ｓ４を発生し、ＤＩＧ３に出力する。良否判定部５は、ＤＩＧ３から取得したデジタル波形データと所定の期待値データとを比較することで、ＤＵＴ２０の良否判定を行う。
【０００５】
次に、このように構成された従来の半導体集積回路試験装置１０の動作について、図４のタイミングチャートを用いて説明する。なお、図４に示すように、テストパターンＳ２の周期（パターン出力周期）をＴＢ、サンプリングクロック信号Ｓ４の周期（サンプリング周期）をＴＣとする。
【０００６】
実際のＤＵＴ２０の試験において、サンプリング周期ＴＣは用途に応じて大きく異なり、パターン出力周期ＴＢに対して短い場合や数倍以上の長さの場合がある。また、テストパターンＳ２とサンプリングクロック信号Ｓ４とは必ずしも同期していない。以下では、ＤＵＴ２０の出力であるアナログ信号Ｓ３を高い時間分解能でサンプリングする、いわゆるアンダサンプリングの場合について説明する。
【０００７】
アンダサンプリングの効果として、アナログ信号Ｓ３のサンプリングの時間分解能をΔＴとするために、通常、サンプリング周期ＴＣとパターン出力周期ＴＢとの関係を下記（１）式で示すように予め設定しておく。
ＴＣ＝ＴＢ＋ΔＴ          ・・・・・（１）  
【０００８】
つまり、サンプリング周期ＴＣとパターン出力周期ＴＢとをわずかにΔＴだけずらすことで、時間分解能の高いサンプリングを実現することができる。例えば、パターン出力周期ＴＢの１／５周期でアナログ信号Ｓ３のサンプリングを行う場合は下記（２）式で示すように、時間分解能ΔＴを設定すれば良い。
ΔＴ＝ＴＢ／５          ・・・・・（２）
【０００９】
図４は、上記のようなパターン出力周期ＴＢの１／５周期でアナログ信号Ｓ３の波形を取得する場合の各信号のタイミングチャートである。この図に示すように、パターン出力周期ＴＢ毎にＤＵＴ２０からアナログ信号Ｓ３が出力され、また、サンプリングクロック信号Ｓ４の立ち上がりに同期して、つまりサンプリング周期ＴＣ毎にアナログ信号Ｓ３のサンプリングが行われる。なお、アナログ信号Ｓ３の各サンプリング点を「○」印で示す。
【００１０】
図４に示すように、パターン出力周期ＴＢ毎に１回だけのサンプリングを行うが、繰り返しＤＵＴ２０にテストパターンＳ２を入力することにより、各パターン出力周期ＴＢ毎にサンプリング点を少しずつ移動しながらアナログ信号Ｓ３の波形取得を行う。この場合、パターン出力周期ＴＢの１／５周期でアナログ信号Ｓ３の波形取得を行うため、ＤＵＴ２０を５回動作させることにより、アナログ信号Ｓ３の波形の内、５点のサンプリングを行っている。このように、アナログ信号Ｓ３のサンプリングが終了した後、図４に示すように、サンプリングデータを時系列的に並べ替えることにより、等価的に高い時間分解能を有するアナログ信号Ｓ３を示すデジタル波形データＤ０を取得することができる。ＤＩＧ３は、上記のように得たデジタル波形データＤ０を良否判定部５に出力する。そして、良否判定部５は、ＤＩＧ３から取得したデジタル波形データＤ０と所定の期待値データとを比較することで、ＤＵＴ２０の良否判定を行う。
【特許文献１】特開平５−２３２１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、通常、サンプリングクロック発生器４は、レートクロック発生器２と無関係に常に継続的に発振しているため、テストパターンＳ２の出力開始時点においてサンプリングクロック信号Ｓ４の初期位相はランダムに変化する。つまり、テストパターンＳ２の出力開始時点において、必ずしもテストパターンＳ２の立ち上がりとサンプリングクロック信号Ｓ４の立ち上がりとが一致するとは限らない。
【００１２】
図５は、テストパターンＳ２の出力開始時点において、サンプリングクロック信号Ｓ４の立ち上がりが、テストパターンＳ２の立ち上がりに対して時間Ｔｄだけ遅れた場合を示すタイミングチャートである。図５の場合でも、上記と同様に、アンダサンプリング効果により等価的に高い時間分解能でアナログ信号Ｓ３のサンプリングは行われる。しかしながら、テストパターンＳ２の立ち上がりに対して時間Ｔｄだけ遅れた点からサンプリングが開始されるため、このような状態で取得されたサンプリングデータを時系列的に並べ替えたもの、つまりデジタル波形データＤ０’において、図５に示すように、テストパターンＳ２の立ち上がりから時間Ｔｄまでの区間のサンプリングデータが欠落することになる。一方、欠落した部分として、「△」印で示すサンプリング点のサンプリングデータがデジタル波形データＤ０’の後半部分に追加される。
【００１３】
上記のように、テストパターンＳ２の出力開始時点において、テストパターンＳ２の立ち上がりとサンプリングクロック信号Ｓ４の立ち上がりとが一致しない場合、図５に示すように、デジタル波形データの時間軸上における位置が不正確になってしまうという問題があった。
【００１４】
本発明は、このような事情に鑑みてなされたものであり、アナログ信号を出力する被試験対象デバイスを試験する場合において、時間軸上の位置が正確なデジタル波形データを得ることのできる半導体集積回路試験装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第１の解決手段として、印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換する機能を備える半導体集積回路試験装置であって、前記試験パターンの出力開始時点を示す試験開始信号を出力する信号出力手段と、前記試験開始信号が示す前記出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定する時間測定手段と、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正するデータ補正手段とを具備することを特徴とする。
【００１６】
また、本発明では、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させることにより、前記デジタル波形データの時間軸上の位置を補正することを特徴とする。
【００１７】
また、本発明では、半導体集積回路試験装置に係る第３の解決手段として、上記第２の解決手段において、前記データ補正手段は、前記デジタル波形データを構成する各サンプリングデータの時間軸上の位置を前記時間ずれ量分だけ移動させた後、デジタル波形データの後半部分において時間ずれ量に相当する範囲に含まれるサンプリングデータの時間軸上の位置を、デジタル波形データの一周期分だけ前に移動させることを特徴とする。
【００１８】
一方、本発明では、半導体集積回路試験方法に係る第１の解決手段として、印加された試験パターンに応じて被試験対象デバイスから出力されるアナログ信号を、サンプリングクロック信号に同期してサンプリングしデジタル波形データに変換するプロセスを有する半導体集積回路試験方法であって、前記試験パターンの出力開始時点と前記サンプリングクロック信号の変化点との時間ずれ量を測定し、前記時間ずれ量に基づいて、前記デジタル波形データの時間軸上の位置を補正することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、試験パターンの出力開始時点を示す試験開始信号を出力し、当該試験開始信号が示す前記出力開始時点とサンプリングクロック信号の変化点との時間ずれ量を測定し、前記時間ずれ量に基づいてデジタル波形データの時間軸上の位置を補正するので、時間軸上の位置が正確なデジタル波形データを得ることが可能である。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の一実施形態について説明する。図１は本実施形態における半導体集積回路試験装置１０ａの構成概略図である。なお、図１において、図３に示す従来の半導体集積回路試験装置１０と同様な構成要素には同一符号を付し、説明を省略する。
【００２１】
図１に示すように、従来の半導体集積回路試験装置１０と異なる点、つまり本実施形態における半導体集積回路試験装置１０ａの特徴点は、タイムメジャーモジュール（時間測定手段；以下ＴＩＭと称す）６を備えていることである。このＴＩＭ６は、スタート信号入力端子Ｐ１とストップ信号入力端子Ｐ２とを有し、スタート信号入力端子Ｐ１に入力される信号の立ち上がりから、ストップ信号入力端子Ｐ２に入力される信号の立ち上がりまでの時間ずれ量を測定して記録する機能を備えるものである。このようなモジュールは一般的に知られており、様々な原理を応用して実現することができる。
【００２２】
また、本実施形態におけるＤＦＣ１ａ（信号出力手段）は、従来のＤＦＣ１と同様の機能の他、テストパターンＳ２における出力開始時点の立ち上がりと同期してスタートパルス信号（試験開始信号）Ｓ５を出力する機能を有している。ＴＩＭ６のスタート信号入力端子Ｐ１には上記スタートパルス信号Ｓ５が入力され、ストップ信号入力端子Ｐ２にはサンプリングクロック信号Ｓ４が入力されている。つまり、ＴＩＭ６は、スタートパルス信号Ｓ５の立ち上がりから、サンプリングクロック信号Ｓ４の最初の立ち上がりまでの時間ずれ量Ｔｄを測定して記録する。また、このＴＩＭ６は、時間ずれ量Ｔｄを示す測定結果信号をＤＩＧ３ａに出力する。ＤＩＧ３ａ（データ補正手段）は、従来のＤＩＧ３と同様の機能の他、アナログ信号Ｓ３のサンプリングによって得られたデジタル波形データの時間軸上の位置を、上記ＴＩＭ６から入力される測定結果信号に基づいて補正する機能を有する。
【００２３】
次に、このように構成された本実施形態における半導体集積回路試験装置１０ａの動作を図２のタイミングチャートを用いて説明する。
【００２４】
図２に示すように、ＤＦＣ１ａは、テストパターンＳ２を出力すると共に、当該テストパターンＳ２における出力開始時点の立ち上がりに同期してスタートパルス信号Ｓ５を、ＴＩＭ６のスタート信号入力端子Ｐ１に出力する。ＴＩＭ６は、スタートパルス信号Ｓ５の立ち上がりから、サンプリングクロック信号Ｓ４の最初の立ち上がりまでの時間ずれ量Ｔｄを測定して記録する。
【００２５】
一方、ＤＩＧ３ａは、従来と同様に、パターン出力周期ＴＢ毎にＤＵＴ２０から出力されるアナログ信号Ｓ３を、サンプリングクロック信号Ｓ４の立ち上がりに同期してサンプリングする。そして、ＤＩＧ３ａは、アナログ信号Ｓ３のサンプリングが終了した後、ＴＩＭ６に対して時間ずれ量Ｔｄを示す測定結果信号を出力するように要求し、このようにして得た時間ずれ量Ｔｄに基づいて、サンプリングデータの並べ替えを補正することにより、時間軸上の位置が補正されたデジタル波形データを取得する。以下、このようなＤＩＧ３ａの補正動作について詳細に説明する。
【００２６】
図２のタイミングチャートにおいて、例えば、時間ずれ量Ｔｄが下記（３）式で表される値であった場合、上記（２）式及び下記（３）式に基づいて、補正すべきサンプリングデータ数ｎは下記（４）式で表される。
Ｔｄ＝（２／５）・ＴＢ            ・・・・・（３）
ｎ＝Ｔｄ／ΔＴ＝２              ・・・・・（４）
【００２７】
すなわち、上記（４）式から、サンプリングデータの並べ替えを行う際に、時間軸に対して２個分ずつ移動させることにより、図２に示すような時間軸上の位置が時間ずれ量Ｔｄ分補正されたデジタル波形データＤ１を得ることができる。なお、図２では、リファレンスとして従来のように補正を行わなかった場合のデジタル波形データＤ０を示している。
【００２８】
このように、本実施形態における半導体集積回路試験装置１０ａによれば、スタートパルス信号Ｓ５の立ち上がり（つまりテストパターンＳ２の出力開始時点）から、サンプリングクロック信号Ｓ４の最初の立ち上がりまでの時間ずれ量Ｔｄを測定し、この時間ずれ量Ｔｄに基づいてデジタル波形データＤ１の時間軸上の位置を補正するので、時間軸上の位置が正確なデジタル波形データＤ１を得ることができる。
【００２９】
また、図２に示すように、デジタル波形データＤ１において、スタートパルス信号Ｓ５の立ち上がりから時間ずれ量Ｔｄの区間のサンプリングデータが欠落しているので、この欠落した部分をサンプリングデータの並べ替えによって補正することが好ましい。具体的には、図２に示すように、デジタル波形データＤ１の一周期はＴＢであるので、デジタル波形データＤ１の後半部分の内、時間ずれ量Ｔｄに相当する区間のサンプリングデータの時間軸上の位置を、デジタル波形データＤ１の一周期分だけ前に移動させる。つまり、上記（４）式より、デジタル波形データＤ１の後半部分の内、２個分のサンプリングデータを欠落した部分に並び替えることにより、アナログ信号Ｓ２の波形を正確に再現したデジタル波形データＤ２を得ることができる。このように、欠落した部分を補正して整形処理することにより、時間ずれ量Ｔｄがテスト毎に異なる場合であっても、毎回再現性良く同じデジタル波形データＤ２を得ることができる。
【００３０】
なお、上記実施形態では、ＤＩＧ３ａにデジタル波形データを補正する機能を設けたが、このデータ補正機能を有する信号処理部などを別途備えるような構成を採用しても良い。
【００３１】
また、上記実施形態では、テストパターンＳ２の出力開始時点を示すスタートパルス信号Ｓ５をＴＩＭ６のスタート信号入力端子Ｐ１に入力し、このスタートパルス信号Ｓ５の立ち上がりとサンプリングクロック信号Ｓ４の最初の立ち上がりまでの時間ずれ量Ｔｄを測定する構成としたが、例えばテストパターンＳ２がクロック信号であれば、このテストパターンＳ２をＴＩＭ６のスタート信号入力端子Ｐ１に入力し、テストパターンＳ２の最初の立ち上がり（出力開始時点）とサンプリングクロック信号Ｓ４の最初の立ち上がりまでの時間ずれ量Ｔｄを直接測定しても良い。一方、テストパターンＳ２がデータ信号である場合、上記のようにテストパターンＳ２を直接ＴＩＭ６のスタート信号入力端子Ｐ１に入力して時間ずれ量Ｔｄを測定するには各種条件が必要となり、信号処理が複雑になるため、この場合には本実施形態のように、テストパターンＳ２の出力開始時点を示すスタートパルス信号Ｓ５をＴＩＭ６のスタート信号入力端子Ｐ１に入力することが好ましい。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態における半導体集積回路試験装置１０ａの構成概略図である。
【図２】本発明の一実施形態における半導体集積回路試験装置１０ａの動作を示すタイミングチャートである。
【図３】従来における半導体集積回路試験装置１０の構成概略図である。
【図４】従来における半導体集積回路試験装置１０の動作を示す第１のタイミングチャートである。
【図５】従来における半導体集積回路試験装置１０の動作を示す第２のタイミングチャートである。
【符号の説明】
【００３３】
１０ａ、１０…半導体集積回路試験装置、１ａ、１…デジタルファンクションモジュール（ＤＦＣ）、２…レートクロック発生器、３ａ、３…デジタイザモジュール（ＤＩＧ）、４…サンプリングクロック発生器、５…良否判定部、６…タイムメジャーモジュール（ＴＩＭ）
【図１】
2008032543.tif 000003
【図２】
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【図３】
2008032543.tif 000005
【図４】
2008032543.tif 000006
【図５】
2008032543.tif 000007