(57)【要約】【課題】インダクタの一部分がベースＩＰＤ基板上に構築され、インダクタの嵌め合わせ部分がカバー（第２の）基板上に構築されるフリップ接合２重基板インダクタを提供すること。【解決手段】カバー基板は、次にベース基板に反転して接合され、したがって、インダクタの２つの部分を嵌め合わせる。この手法を使用して、２層のインダクタが複層基板を使用せずに構築可能である。２つの２層基板を使用することにより、４層のフリップ接合２重基板インダクタが形成される。【選択図】図１
2008072121.tif 000002
【特許請求の範囲】
【請求項１】
ａ．ベース基板のベース基板表面上に第１のインダクタ本体部分を形成する工程であって、前記第１のインダクタ本体部分が第１の幾何学的形状部を有する、工程と、
ｂ．前記第１のインダクタ本体部分上に第１の誘電体層を形成する工程と、
ｃ．カバー基板のカバー基板表面上に第２のインダクタ本体部分を形成する工程であって、前記カバー基板上の前記第２のインダクタ本体部分が前記第１の幾何学的形状部の少なくとも部分的な鏡像である幾何学的形状部を有する、工程と、
ｄ．前記第２のインダクタ本体部分上に誘電体層を形成する工程と、
ｅ．前記第１のインダクタ本体部分と前記第２のインダクタ本体部分とを電気的に相互接続する電気的に導電性の接着剤を使用して前記ベース基板表面を前記カバー基板表面に接着する工程と、
を含むフリップ接合２重基板インダクタを形成する方法。
【請求項２】
前記ベース基板がシリコンである、請求項１に記載の方法。
【請求項３】
前記カバー基板がシリコンである、請求項２に記載の方法。
【請求項４】
前記カバー基板がガリウム砒素である、請求項２に記載の方法。
【請求項５】
前記ベース基板および前記カバー基板が異なる材料からなる、請求項１に記載の方法。
【請求項６】
前記ベース基板表面を前記カバー基板表面に接着する前記工程が接着材料としてはんだを使用する、請求項１に記載の方法。
【請求項７】
前記ベース基板表面を前記カバー基板表面に接着する前記工程が一方または両方の基板に、はんだバンプを適用する工程を含む、請求項６に記載の方法。
【請求項８】
前記幾何学的形状部が弧または角を有し、前記カバー基板上の前記幾何学的形状部が前記ベース基板上の前記幾何学的形状部の少なくとも３０％の鏡像である、請求項１に記載の方法。
【請求項９】
前記ベース基板上に第３のインダクタ本体部分を形成する工程をさらに含み、前記第３のインダクタ本体部分が前記第１のインダクタ本体部分と少なくとも部分的に一致している幾何学的形状部を有する、請求項１に記載の方法。
【請求項１０】
前記カバー基板上に第４のインダクタ本体部分を形成する工程をさらに含み、前記第４のインダクタ本体部分が前記第２のインダクタ本体部分と少なくとも部分的に一致している幾何学的形状部を有する、請求項９に記載の方法。
【請求項１１】
ａ．ベース基板と、
ｂ．前記ベース基板のベース基板表面上に形成され、第１の幾何学的形状部を有する第１のインダクタ本体部分と、
ｃ．前記第１のインダクタ本体部分上に形成される第１の誘電体層と、
ｄ．カバー基板と、
ｅ．前記カバー基板のカバー基板表面上に形成される第２のインダクタ本体部分であって、前記カバー基板上の前記第２のインダクタ本体部分が前記第１の幾何学的形状部の少なくとも部分的な鏡像である幾何学的形状部を有する、第２のインダクタ本体部分と、
ｆ．前記第２のインダクタ本体部分上に形成される誘電体層と、
を備え、
前記ベース基板の前記ベース基板表面が、前記第１のインダクタ本体部分と前記第２のインダクタ本体部分とを電気的に相互接続する電気的に導電性の接合剤により前記カバー基板の前記カバー基板表面に接合されることを特徴とする、
フリップ接合２重基板インダクタ。
【請求項１２】
前記ベース基板がシリコンである、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項１３】
前記カバー基板がシリコンである、請求項１２に記載のフリップ接合２重基板インダクタ。
【請求項１４】
前記カバー基板がガリウム砒素である、請求項１２に記載のフリップ接合２重基板インダクタ。
【請求項１５】
前記カバー基板上の前記幾何学的形状部の範囲の少なくとも５０％が前記ベース基板上の前記幾何学的形状部の真上を覆う、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項１６】
前記ベース基板および前記カバー基板が異なる材料からなる、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項１７】
前記電気的に導電性の接合剤がはんだバンプを含む、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項１８】
前記幾何学的形状部が弧または角を有し、前記カバー基板上の前記幾何学的形状部が前記ベース基板上の前記幾何学的形状部の少なくとも３０％の鏡像である、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項１９】
前記ベース基板上に形成される第３のインダクタ本体部分をさらに含み、前記第３のインダクタ本体部分が前記第１のインダクタ本体部分と一致する幾何学的形状部を有する、請求項１１に記載のフリップ接合２重基板インダクタ。
【請求項２０】
前記カバー基板上に第４のインダクタ本体部分をさらに含み、前記第４のインダクタ本体部分が前記第２のインダクタ本体部分と一致する幾何学的形状部を有する、請求項１９に記載のフリップ接合２重基板インダクタ。
【請求項２１】
ベース基板、前記基板上に少なくとも１つの薄膜キャパシタ、および前記基板上に複数のフリップ接合２重基板インダクタを備えた集積受動デバイス（ＩＰＤ）であって、前記フリップ接合２重基板インダクタが、
ａ．前記ベース基板のベース基板表面上に形成され、第１の幾何学的形状部を有する第１のインダクタ本体部分と、
ｂ．前記第１のインダクタ本体部分上に形成される第１の誘電体層と、
ｃ．カバー基板と、
ｄ．前記カバー基板のカバー基板表面上に形成される第２のインダクタ本体であって、前記カバー基板上の前記第２のインダクタ本体部分が前記第１の幾何学的形状部の少なくとも部分的な鏡像である幾何学的形状部を有する、前記第２のインダクタ本体部分と、
ｅ．前記第２のインダクタ本体部分上に形成される誘電体層と、
を備え、
前記フリップ接合２重基板インダクタは、前記ベース基板の前記ベース基板表面が前記第１のインダクタ本体部分と前記第２のインダクタ本体部分とを電気的に相互接続する電気的に導電性の接合剤により前記カバー基板の前記カバー基板表面に接合されることを特徴とする、
集積受動デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積受動デバイス（ＩＰＤ）に関し、より具体的には、改良された集積インダクタに関する。
【背景技術】
【０００２】
（本項に含まれる技術的な資料の一部は、従来技術ではない場合がある。）
最新技術の無線周波数（ＲＦ）電気回路は、大量のインダクタを使用する。これらの回路の多くは、ハンド・ヘルドの無線製品に使用される。したがって、受動デバイスおよび受動デバイス回路の小型化がＲＦデバイス技術においては重要な目標となる。
【０００３】
受動デバイス技術の最近の進歩により、インダクタ、キャパシタ、および抵抗器が単一のコンパクトな基板上に集積化された集積受動デバイス（ＩＰＤ）が製造されている。ＩＰＤ基板は大きく、好ましくはシリコン製であるが、場合によってはセラミック製である。ＩＰＤ構造およびその製造に関してのより詳細を２００５年１月６日出願の米国出願第１１／０３０，７５４号の中に見ることが可能であり、同出願は参照することにより本明細書に組み込まれる。
【０００４】
これらのＩＰＤにおけるインダクタ構成要素の設計は通常、２つの目標、高Ｑとコンパクトなスペースとを有する。一般的には、インダクタ・デバイスは、十分な長さに沿って隣り合って延びている導体が必要である。ＲＦ電流はこの隣り合った導体を同じ方向に流れ、それにより、磁束線が同じ位相になる。この結果、大きな相互インダクタンスが生じる。直線的な導体、すなわち細長いランナの組が原理的にはこの目標を達成させるが、従来のＩＰＤでは線形スペースを取り過ぎてしまう。らせん形状のランナ、および入れ子の正方形または長方形のランナにより、よりコンパクトなスペースにおいては所望の成果が得られる。
【０００５】
もう１つのゴール、高Ｑは、低電力損失で高い性能（インダクタンス値）を追求することである。いくつかの因子がＱ因子に影響を及ぼす。インダクタンス値は（とりわけ）ランナの長さおよび間隔によって決まる。電力損失は、一次的に金属の伝導率によって決まる。伝導率は、ランナの幅および厚みによって決まる。したがって、いくつかのパラメータが高Ｑインダクタのための設計面の配慮すべき事柄になる。
【０００６】
最新技術の集積受動デバイスでは、設計目標の一部が矛盾している。例えば、小さく、コンパクトなＩＰＤに関しては、相互接続部を縮小させることが望ましい。これにより、インダクタ・ランナの抵抗は上がり、インダクタのＱは下がってしまう。これをオフセットするために、ランナの伝導率は、アルミニウム、標準的な金属から銅に切り替えることによって高められることができる。他の提案は、アルミニウムのランナを銅ストライク層で被覆することである。
【０００７】
さらに他の提案は、インダクタの長さを延長することである。名目上、インダクタの長さを延長することは、表面積を拡大する必要があるように思われるであろう。しかし、インダクタの設計は２次元に限定されないということが認識されている。したがって、３次元ＩＰＤのデバイス、すなわち、複数層上に形成されるデバイスが開発されている。複層インダクタは、所与の表面積に対して複層インダクタ値を生成する。例えば、Ｙｉｎら、「Ｄｏｕｂｌｅ−Ｌｅｖｅｌ  Ｓｐｉｒａｌ  Ｉｎｄｕｃｔｏｒｓ  Ｗｉｔｈ  Ｍｕｌｔｉｐｌｅ  Ｖｉａ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ｏｎ  ＧａＡｓ  Ｓｕｂｓｔｒａｔｅｓ」、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＭＡＧＮＥＴＩＣＳ、第４０巻、第３号、２００４年５月を参照されたい。本論文には、積層の複層インダクタの様々な構造的パラメータが説明されており、本明細書に参照することにより組み込まれる。
【０００８】
２層インダクタの所定値により、追加層、例えば４層が次の段階であるように思われるであろう。しかし、ＩＰＤ基板内では追加される各複数層は、コストを増大させてしまう。これは特に、複数層がインダクタ素子にのみ働く場合である。
【特許文献１】米国出願第１１／０３０，７５４号
【非特許文献１】Ｙｉｎら、「Ｄｏｕｂｌｅ−Ｌｅｖｅｌ  Ｓｐｉｒａｌ  Ｉｎｄｕｃｔｏｒｓ  Ｗｉｔｈ  Ｍｕｌｔｉｐｌｅ  Ｖｉａ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ｏｎ  ＧａＡｓ  Ｓｕｂｓｔｒａｔｅｓ」、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＭＡＧＮＥＴＩＣＳ、第４０巻、第３号、２００４年５月
【非特許文献２】Ｉ．Ｊ．Ｂａｈｌ、「Ｈｉｇｈ  ｃｕｒｒｅｎｔ  ｈａｎｄｌｉｎｇ  ｃａｐａｃｉｔｙ  ｍｕｌｔｉｌａｙｅｒ  ｉｎｄｕｃｔｏｒｓ  ｆｏｒ  ＲＦ  ａｎｄ  ｍｉｃｒｏｗａｖｅ  ｃｉｒｃｕｉｔｓ」、Ｉｎｔ．Ｊ．ＲＦ  Ｍｉｃｒｏｗａｖｅ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｅｎｇ．、第１０巻、１３９〜１４６頁、２０００
【特許文献２】米国特許第６，０７５，６９１号
【特許文献３】米国特許第６，００５，１９７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
３次元ＩＰＤについてのより効果的な設計がＩＰＤ技術の継続的な進歩を可能にするであろう。
【課題を解決するための手段】
【００１０】
本発明者らは、ＩＰＤのデバイスのための３次元インダクタを構築するための新規手法を開発した。その手法は、ベース（第１の）ＩＰＤ基板上にインダクタの一部分を構築することと、カバー（第２の）基板上にインダクタの嵌め合わせ部分を構築することとを含む。カバー基板は、次に、ベース基板に対して反転して接合され、したがって、インダクタの２つの部分を嵌め合わせる。この手法を使用して、２層インダクタが複層基板を使用することなく構築可能である。２つの２層基板を使用することにより、４層デバイスが形成される。
【００１１】
この新規手法の重要性は、この構造が異なる基板を２つの部分で使用されることを可能にするということである。したがって、シリコンのＩＰＤ基板がインダクタの第１の部分に使用されてよく、例えばガリウム砒素基板がインダクタの第２の部分として使用されてよい。他の構成要素が必要な要求に応じて基板上に形成されてよく、すなわち、高性能の構成要素がガリウム砒素基板上に追加されてよく、要求がそれほど厳しくない構成要素がシリコン基板上に配置されてよい。
【００１２】
インダクタ本体の一部分を有する２つの各基板がフリップチップ・アセンブリでよく知られている技術を使用して一緒に接合される本発明のインダクタ構築物は、フリップ接合２重基板インダクタと称される。
【発明を実施するための最良の形態】
【００１３】
図１は、ベース基板１１およびカバー基板２１の上面図であり、それぞれがインダクタ構造体の半分を備えている。示されている実施形態では、素子１２および２２を含むインダクタ本体は、２７０度より大きい弧のパターンをしている。インダクタ本体は、金属導体、典型的には、アルミニウム、銅、または他の適切な導電材料を備える。ベース基板上のインダクタ本体１２への相互接続ランナが１３で示されている。２つの半インダクタ本体を接続する嵌め合わせ相互接続部が１５および２５で示されている。選択的である中間相互接続部が１６および２６で示されている。積層の複層インダクタにおける中間相互接続部の使用は、先に参照したＹｉｎらに論じられている。２つの基板は、図２の立面図に示されている。
【００１４】
基板１１がより大きな基板の一部分として示されている。典型的には、ベース基板およびカバー基板の一方または両方は、基板上に追加回路を備えるものである。追加回路は、キャパシタおよび抵抗器などの他のＩＰＤ素子、ならびにトランジスタなどの能動デバイスを含んでよい。
【００１５】
示す方法でインダクタを形成することにより、一方の半インダクタ（または部分）が、例えばシリコンなどの材料からなる基板上に形成されることを可能にする一方、もう一方の半インダクタが、例えばガリウム砒素などの異なる材料からなる基板上に形成されることを可能にするということに本発明の重要な一態様がある。いずれかの基板、または両方の基板は、例えばセラミックなどの他の材料で形成されてもよい。しかし、上で参照した特許出願で指摘されるように、好ましい基板の材料はシリコンである。より最近の研究では、インダクタ基板の材料としてガリウム砒素の有利点が示されている。例えば、Ｉ．Ｊ．Ｂａｈｌ、「Ｈｉｇｈ  ｃｕｒｒｅｎｔ  ｈａｎｄｌｉｎｇ  ｃａｐａｃｉｔｙ  ｍｕｌｔｉｌａｙｅｒ  ｉｎｄｕｃｔｏｒｓ  ｆｏｒ  ＲＦ  ａｎｄ  ｍｉｃｒｏｗａｖｅ  ｃｉｒｃｕｉｔｓ」、Ｉｎｔ．Ｊ．ＲＦ  Ｍｉｃｒｏｗａｖｅ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｅｎｇ．、第１０巻、１３９〜１４６頁、２０００を参照されたい。基板として様々な材料を使用することにより、回路の設計に他の特質が加えられる。高Ｑの構成要素が、場合によって、ガリウム砒素の基板上に形成可能であり、一方、要求がそれほど厳しくない素子がシリコン基板上に形成可能である。基板の異なる特性を使用することにより、様々な有用な回路設計の選択が可能になる。
【００１６】
図１および２のインダクタの幾何学的パターンは円の弧であり、この場合に、２７０度より大きな弧である。上で指摘したように、直線状の金属ランナが積層のインダクタには使用可能であるが、導体の長さを面積効率の良い方法で延長するために、ランナは、典型的に、幾何学的形状で形成される。らせん形状が一般的である。積層の複層インダクタには、正方形または長方形の形状が使用されている（上記、Ｙｉｎらを参照のこと）。多種多様な蛇行形状がインダクタ本体について提案されている。これらの任意のものが、本明細書で説明される本発明を実現する際には使用可能である。幾何学的形状という用語は、本明細書では、少なくとも１つの曲線または角を有する２次元の形状として定義される。
図３〜７には、本発明のフリップ接合２重基板インダクタの形成に有用な工程を示す。完成したインダクタが図８に示されている。
【００１７】
図３を参照すると、嵌め合わせ基板１１、２１は、基板表面上に酸化物を成長させ、または全体的に付着させることにより、例えば二酸化ケイ素などの絶縁層３１、３２で被覆される。典型的には、同一の酸化物が両方の基板上に使用されるものである。しかし、基板が異なった材料からなる場合には、それぞれの基板上には異なった絶縁材料が有益である場合がある。
【００１８】
図４では、金属４１、４２からなるパターン層が基板上に形成される。材料およびパターン設計については上に論じている。金属層は、任意の適切なプロセスによって付着可能である。好ましい方法は、金属層を全体的に付着させ、次に、その層を例えばフォトリソグラフィのマスクなどの所望のパターンのマスクでマスキングし、露光された部分をエッチングで取り除くことである。これにより、ベース基板上にインダクタ本体４１の一部分、およびカバー基板上にインダクタ本体４２の一部分が残存する。インダクタのこの部分は、カバー基板を反転させてベース基板を覆うことによって（または、逆も同様に）接合される嵌め合わせ部分の半分として意図される。したがって、インダクタ本体部分４１およびインダクタ本体部分４２は、相互の鏡像である。
【００１９】
好ましいフリップ接合２重基板インダクタの構造は、カバー基板上のインダクタ本体がベース基板上のインダクタ本体の完全な鏡像である場合のものである。これは、本質的には、図に示す形状である。上側および下側のランナは、その全長に沿って結合の場を備えるので効率的である。しかし、部分的な結合によっても、有用なおよび所望の成果は達成されるであろうことが、当業者には認識されるであろう。これは、インダクタ本体部分のそれぞれのパターンは完全に一致している必要が無いということを意味する。しかし、少なくとも部分的には一致していることが好ましい。本発明の目標を実現するためには、インダクタ本体部分の一方の少なくとも３０％、好ましくは５０％、および理想的には１００％が嵌め合わせ基板上のインダクタ本体部分と一致している場合に十分である。幾何学的形状部間の少なくとも部分的な一致は、一方の幾何学的形状部の範囲が、上から見た場合に、他方の幾何学的形状部の範囲の真上を覆う場合の関係として定義される。この定義により、インダクタ本体の長さに沿ってだけでなく、厚み寸法に沿っても完全ではない一致が可能になる。したがって、一方のインダクタ本体部分のランナは、他方のインダクタ本体部分のランナに比べて幅が広い場合がある。したがって、一致の因子は範囲の一致因子である。一方のインダクタ本体部分の範囲の少なくとも３０％は、他方のインダクタ本体部分の対応範囲の真上を覆わなくてはならない。
【００２０】
部分的な一致があるそれらの場合には、一方のインダクタ本体部分の幾何学的形状部は、嵌め合わせインダクタ本体部分の幾何学的形状部の少なくとも部分的な鏡像となるであろう。
【００２１】
図５は、例えば二酸化ケイ素層などの誘電体層５１および５５が金属インダクタ本体４１および４２の上に形成され、電気的接点として金属層４１および４２を露出して、電極窓５３および５７が層５１および５５の中を通って形成される。窓５３は窓５７と位置を合わせられ、それにより、金属パターン４１および電極窓５３は、金属パターン４２および電極窓５７の鏡像を形成する。広く知られている技術が窓を形成するために使用可能である。また、任意の種々の適切な材料が誘電体層に選択されてもよい。インダクタ設計または他のＩＰＤの適合工程が薄い誘電体層を必要とする場合には、例えば、この層がキャパシタの誘電体としてＩＰＤ上の他の場所でも使用される場合には、この層は、０．１ミクロン未満、または０．５ミクロン未満の厚みを有する二酸化ケイ素であってよい。例えば０．５〜５ミクロンのより厚い二酸化ケイ素の層が使用されてもよい。例えばポリイミドの有機誘電体が使用される場合には、層の厚みは、通常、より厚く、例えば１〜１０ミクロンである。
【００２２】
図６に示すように、電気的接点６１および６２が電極窓内および電極窓上に形成される。これらははんだバンプの接点を含み、バンプ下地金属（ＵＢＭ）を含む場合がある。接点の種類は、インダクタ本体の材料によって決まる。インダクタ本体が銅であり、接点６１および６２が銅である場合には、はんだバンプは銅の接点に直接に接合することができる。しかし、接点がアルミニウムの場合には、特殊なＵＢＭが典型的に使用される。当業界における通常の実施法は、ＵＢＭの被覆剤をアルミニウムの接点パッドに適用し、はんだバンプまたはパッドをその被覆剤に適用することである。ＵＢＭ技術で使用される金属または複数の金属は、アルミニウムと十分に接着すること、典型的なスズはんだ形成により濡れ性があること、および非常に導電性があることが必要である。これらの要求に合う構成物が、クロムと銅との合成物である。まず、クロムがアルミニウムに接着するように付着され、銅がはんだ濡れ性のある表面を形成するようにクロムの上に適用される。ＵＢＭ層は従来の方法でスパッタリングされる。
【００２３】
図７は、カバー基板２１上のＵＢＭ６２に適用されるはんだバンプ７２を示している。代替としては、はんだバンプは、ベース基板上のＵＢＭ６１に、または、ある場合には、両方の基板上のＵＢＭに適用可能である。はんだバンプは、典型的に、はんだペーストのプロセスを使用して適用される。
【００２４】
ベース基板およびカバー基板の両方が本質的に完成すると、図８に示すように、２つの基板は、一方の基板を他方の基板の表面に反転して接合すること、はんだバンプ７２をベース基板１１上のＵＢＭに正確に合わせること、および２つの基板を一緒に接着するためはんだバンプをリフローすることにより、一緒に組み立てられる。その結果、２層のフリップ接合２重基板インダクタになる。この複層のインダクタは、いずれの複層基板も使用せずに形成されるということが理解されよう。
【００２５】
誘電体層５１および５５の厚み、ＵＢＭ６１および６２の厚み、ならびにリフロー後のはんだバンプ７１の直径の組合せにより、インダクタ本体の２つの部分４１および４２間の間隔が決定される。この間隔は、典型的には、インダクタ性能の重大な設計パラメータではなく、基板を反転して一緒に接合するために使用される素子の幾何学的配置に関しては、かなりの寛容域が許容される。全体的には、インダクタ本体４１および４２間の間隔は、１〜１００ミクロンの範囲であってよい。
【００２６】
先に述べたように、フリップ接合２重基板インダクタは３層以上を備えることが可能である。多種多様の選択肢が、説明したばかりの基本的構成要素を使用して、追加層および追加インダクタの長さを設計するために利用可能である。図９は、３層のフリップ接合２重基板インダクタを示している。第３の層は、追加インダクタ本体９１、追加層間誘電体９２、ならびにインダクタ本体４２および９１を電気的に相互接続する導体プラグ９３の形態で、カバー基板２１に追加される。層の素子９１、９２および９３は、図４〜６について説明された同一の手法を使用して、図３に示す工程の後に形成されるということが当業者には理解されるであろう。
【００２７】
図１０は４層の一実施形態を示し、ここでは１つの層がベース基板に追加される。追加インダクタ本体は９６で示され、追加層間誘電体は９４で示され、インダクタ本体９６をインダクタ本体４１と接続する導電性プラグは９５で示される。
【００２８】
任意の所望の数の層が、ベース基板またはカバー基板のいずれにも構築可能である。同一の基板上に備わっているインダクタ本体、例えば図９の９１と４２、または図１０の９６と４１とは一致している。２つの基板が一緒に接合された後には、すべてのインダクタ本体は互いに一致している。
【００２９】
前述のように、フリップ接合２重基板インダクタのいずれかの基板または両方の基板は、他のＩＰＤの構成要素を備えることが可能である。これらは、典型的に、上述したものと適合した工程によって形成される薄膜デバイスである。これらの受動素子を形成する薄膜技術は十分に開発されており、詳細な薄膜プロセスについて本明細書であらためて述べる必要はない。例えば、２０００年６月１３日発行の米国特許第６，０７５，６９１号、および１９９９年１２月２１発行の米国特許第６，００５，１９７号を参照されたい。この両出願は、参照することにより本明細書に組み込まれる。
【００３０】
上述のように、ベース基板表面およびカバー基板表面は、はんだバンプを使用して一緒に接着される。しかし、他の導電手段が２つの基板を一緒に接着させるのに効率的であると見出されてもよい。
【００３１】
２つの基板が一緒に接着される場合には、一方の基板上のインダクタ本体が他方の基板上の鏡像インダクタ本体と嵌め合うことがこの構造には必要であることは明らかである。この文脈においての「嵌め合うこと」は、２つのインダクタ本体が互いに隣接することを意味する。
【００３２】
ベース基板およびカバー基板という用語が上に使用されているが、これらの用語は限定することとして解釈されるべきではない。基板は完全に相互交換可能であることが、この説明により明白である。
【００３３】
本明細書において、はんだバンプと称することは、はんだバンプ、はんだボール、はんだマイクロバンプ、はんだペースト法、ＢＧＡ法などを含む様々なはんだ接着およびはんだ接着技術と関連することを意図する。
【００３４】
フリップ接合２重基板インダクタを組み込んだＩＰＤが図１１に概略的に示されている。この場合も、図は正確な縮尺ではない。この図は、集積受動素子または相互接続された受動素子の組合せが総称的に示されている概略的なＩＰＤである。基板１１１は、成長した酸化層１１２を備える。抵抗器は、抵抗器本体１１３、ならびに接点１１４および１１５を備える。キャパシタは、下層キャパシタ・プレート１１６、上層キャパシタ・プレート１１８、および下層キャパシタ・プレート接点１１７を備える。フリップ接合２重基板インダクタ１２１は、金属ランナ１１９を備える。反転接合２層基板１２１は、本実施形態のベース基板１１、およびカバー基板１２２を備える。
【００３５】
先に述べたように、本明細書で説明する概念は、いずれの基板、ベース基板またはカバー基板に適用する。これは、図１１の文脈において、ベース基板１１およびカバー基板１２２の一方または両方が追加インダクタ素子を備えることが可能であることを意味する。
【００３６】
ＩＰＤ技術の特徴は、複数の構成要素からなる素子が同一の金属レベルから形成可能であることである。例えば抵抗器接点１１４、１１５とキャパシタ・プレート接点１１７とは、同一のプロセス工程を使用して形成可能である。上層キャパシタ・プレート１１８とインダクタのらせん形状部１１９（接点は図示せず）の１つとは、同一の工程を使用して形成可能である。この構造体は、ポリイミド層１２０で保護される。
【００３７】
薄膜受動素子は、様々な薄膜技術によって形成可能である。これらの技術は十分に開発されており、詳細を本明細書であらためて述べる必要はない。２０００年６月１３日発行の米国特許第６，０７５，６９１、および１９９９年１２月２１日発行の米国特許第６，００５，１９７を参照されたい。後者の特許では、本明細書で説明される応用例に容易に適合することが可能であろうＰＣＢ用の複層構造について説明されている。薄膜受動デバイスを規定する便宜的な方法は、基板上に付着された１つまたは複数の層、典型的には複数の層を使用して基板上に形成される受動デバイスである。加えて、前述のように、２つ以上の構成要素からなる１つまたは複数の素子が、同一のプロセス工程を使用して形成可能である。
【００３８】
ＩＰＤのデバイスは、ＩＰＤがＲＦフィルタとして機能することができる携帯トランシーバ用の応用例を有する。典型的なフィルタ回路の一例が図１２に示されている。このフィルタ回路の基本構成要素は、囲み部１３９の中に示されている。この囲み部は、キャパシタ（Ｃ）１２７および１３１ａ、ならびに１２９でアースに接続される反転接続２重基板インダクタ（Ｌ）１２８を含む。図１２には、キャパシタ１３６および１３１ｂを備える他のＬＣ単位、ならびにフリップ接合２重基板インダクタ１３３の２つの繰り返し単位が示されている。このＬＣの組合せを繰り返し単位の中で使用して、帯域通過を狭くし、フィルタの帯域外ＲＦの阻止作用を高めることができる。
本発明の様々なさらなる変更が当業者には思い当たるであろう。当技術分野を進歩させてきた原理およびそれらの均等物に基本的に依存する本明細書の特定の教示から逸脱したすべてのものは、説明し、主張したように、本発明の範囲内で適切にみなされる。
【図面の簡単な説明】
【００３９】
【図１】反転して接合する前の２つの半インダクタを備えた２つの基板の平面的概略図である。
【図２】図１の２つの基板の立面図である。
【図３】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図４】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図５】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図６】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図７】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図８】本発明によるフリップ接合２重基板インダクタの形成の工程を示す図である。
【図９】フリップ接合２重基板インダクタの代替の実施形態を示す図である。
【図１０】フリップ接合２重基板インダクタの代替の実施形態を示す図である。
【図１１】本発明のインダクタを含むＩＰＤの概略図である。
【図１２】典型的なＩＰＤ回路を示すＩＰＤ回路図である。
【図１】
2008072121.tif 000003
【図２】
2008072121.tif 000004
【図３】
2008072121.tif 000005
【図４】
2008072121.tif 000006
【図５】
2008072121.tif 000007
【図６】
2008072121.tif 000008
【図７】
2008072121.tif 000009
【図８】
2008072121.tif 000010
【図９】
2008072121.tif 000011
【図１０】
2008072121.tif 000012
【図１１】
2008072121.tif 000013
【図１２】
2008072121.tif 000014