(57)【要約】【課題】微細ＭＯＳＦＥＴのゲート絶縁膜に高誘電率膜を用いた場合でも、使い易いゲート閾値電圧をもった半導体装置（特に、ＰチャネルＭＯＳＦＥＴ）とその製造方法を実現する。【解決手段】ゲート電極／アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった高誘電率絶縁膜／シリコン酸化膜／シリコン基板とし、熱処理によってシリコン酸化膜、あるいはシリコン酸化膜とシリコン基板との界面にアルミニウム原子あるいはアルミニウムイオンを拡散させた拡散層を設ける。高誘電率絶縁膜としては、比率が２：８から８：２の酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜とし、熱処理は、５００から１０００℃で、１から１００秒程度の熱処理とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、順に、５ｎｍ以下のシリコン酸化膜、アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜、ゲート電極を積層したゲート構造と、不純物拡散層によるソース領域とドレイン領域とをもつＭＯＳトランジスタで、
熱処理によって、上記のアルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜からアルミニウム原子あるいはアルミニウムイオンを上記シリコン酸化膜、あるいは上記シリコン酸化膜と上記シリコン基板との界面に拡散させた層を設けたことを特徴とする半導体装置。
【請求項２】
上記のＭＯＳトランジスタは、ＰチャネルＭＯＳＦＥＴであって、上記のアルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜は、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記の酸化ハフニウムと酸化アルミニウムの混合膜は、酸化ハフニウムと酸化アルミニウムを予め決められた比率で交互に複数積層して形成したハフニウムアルミネートの膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
ハフニウムとアルミニウムとの比率が、２：８から８：２までのハフニウムアルミネートの膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
ゲート電極膜は金属膜あるいは金属シリサイドであって、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜から、シリコン酸化膜あるいはシリコン酸化膜とシリコン基板との界面に、アルミニウム原子あるいはアルミニウムイオンを拡散させる熱処理は、
ゲート電極膜を形成後に加えたに行なう５００から１０００℃の任意の温度で１から１００秒の任意の時間持続する熱処理であって、この熱処理によってアルミニウム原子あるいはアルミニウムイオンが拡散してフラットバンド電圧Ｖfbのロールアップ現象を惹き起こしたものであることを特徴とする請求項２に記載の半導体装置。
【請求項６】
請求項１に記載のＭＯＳトランジスタの製造方法であって、
（１）シリコン基板に素子分離領域を形成する工程と、
（２）基板表面の洗浄を行なう工程と、
（３）表面を酸化して５ｎｍ以下の酸化膜をつける工程と、
（４）アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜として、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜をつける工程と、
（５）５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理工程と、
（６）ゲート電極用の導電性膜をつける工程と、
（７）リソグラフィーでゲート電極をパターニングする工程と、
（８）ソース、ドレイン領域を形成する工程と、
（９）金属配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載のＭＯＳトランジスタの製造方法であって、
（１）シリコン基板に素子分離領域を形成する工程と、
（２）基板表面の洗浄を行なう工程と、
（３）表面を酸化して５ｎｍ以下の酸化膜をつける工程と、
（４）アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜として、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜をつける工程と、
（５）ゲート電極用の導電性膜をつける工程と、
（６）非酸化性雰囲気中で、５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理工程と、
（７）リソグラフィーでゲート電極をパターニングする工程と、
（８）ソース、ドレイン領域を形成する工程と、
（９）金属配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法に関するものであって、特に、トランジスタの閾値を安定に制御することができる構造を持った微細ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）とその製造方法に関している。
【背景技術】
【０００２】
集積回路の集積度は、トランジスタ等の微細化で毎年の如く向上している。ＭＯＳＦＥＴを用いた集積回路の場合には、このようなトランジスタの微細化は、比例縮小則に沿ってトランジスタの構成部の微細化が計られるが、微細化を進めるに従って、トランジスタのチャネル短チャネル効果と呼ばれる問題が顕在化することが知られている。
【０００３】
例えば、比例縮小則に従ってチャネル長を短くすると、トランジスタの閾値がチャネル長のわずかな変動で大きく変動するようになり、また、サブスレショルド特性が劣化し、スタンバイ電流を充分に抑制するための上記閾値が大き過ぎるようになってしまうという問題が起こる。
【０００４】
また、トランジスタに印加する電圧については、比例縮小則から外れているために、シリコン酸化膜ではゲート絶縁膜に必要な電気特性が得られなくなってきており、代わって、高誘電率膜をゲート絶縁膜に用いるようになってきている。ここで言う高誘電率膜とは、シリコン酸化膜に比べて高い比誘電率を示す膜で、シリコン窒化膜、シリコン酸化窒化膜、アルミニウム酸化膜、タンタル酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、などである。
【０００５】
また、トランジスタの閾値は、通常は、半導体基板にイオン注入を行なうか、ゲート電極と半導体基板との仕事関数差を用いるなどにより制御される。また、ゲート絶縁膜中あるいは半導体基板とゲート絶縁膜との界面に固定電荷を設けて、トランジスタの閾値を制御することも行われる。上記のイオン注入だけでトランジスタの閾値を制御しようとする場合、０．２ミクロン以下のチャネル長になると、注入されたイオンの統計学的ばらつきにより、その閾値がばらついてしまうということが顕著になる。このため、微細ＭＯＳＦＥＴにおいては上記の技術を組み合わせて用いることが望まれている。
【０００６】
例えば、非特許文献１あるいは２では、図５（ａ）、（ｂ）に示す構造のｐＭＯＳが報告されている。このｐＭＯＳでは、ゲート絶縁膜に酸化ハフニウム（ＨｆＯ2）と酸化アルミニウム（Ａｌ2Ｏ3）からなる膜を使い、ニッケルシリサイドのゲート電極（Ｎｉ−ＦＵＳＩ）／Ａｌ2Ｏ3／ＨｆＯ2／Ｓｉ、なるスタック型のゲート構造で閾値を制御したものである。図５（ｃ）は、シリコン酸化膜換算の膜厚（ＥＯＴ）に対するフラットバンド電圧の特性を、それぞれのゲート絶縁膜について示す。ここで用いたゲート絶縁膜は、Ａｌ2Ｏ3／ＳｉＯ2、Ｈｆ（２０％）Ａｌ（８０％）Ｏx／ＳｉＯ2、Ｈｆ（５０％）Ａｌ（５０％）Ｏx／ＳｉＯ2、Ｈｆ（８０％）Ａｌ（２０％）Ｏx／ＳｉＯ2、ＨｆＯ2／ＳｉＯ2、それに参照用としてＳｉＯ2である。
【０００７】
これらの場合では、Ａｌ濃度の増加とともに、Ｖfbの値は増加しているが、ＣＭＯＳ回路用のｐＭＯＳＦＥＴに好適な値とは言えず、Ａｌ2Ｏ3の場合でも、実効的な仕事関数換算で４．８ｅＶにとどまり、特にＨｆＯ2上では、４．６ｅＶまで低下する。したがって、ＨｆＯ2膜をはじめとする高誘電率膜をｐＭＯＳＦＥＴのゲート絶縁膜に用いた場合、低閾値化（絶対値）が難しい。
【０００８】
また、特許文献１では、シリコン含有のゲート電極と、酸化ハフニウム、ケイ酸ハフニウム又は酸窒化ハフニウムシリコンなどの高誘電率ゲート誘電体との間に、窒化アルミニウム又は酸窒化アルミニウムなどの中間層を設けて、閾値電圧及びフラットバンド電圧を安定化させたＭＯＳトランジスタが開示されている。
【０００９】
また、特許文献２では、ハフニウム・アルミニウム・オキサイド層とシリコン酸窒化界面層から成る積層ゲート絶縁膜をもったＭＩＳ型電界効果トランジスタで、それぞれの層のヒステリシス特性を打ち消して閾値電圧の不安定性を抑えたものが開示されている。
【００１０】
また、特許文献３では、アルミニウム酸化物層と、導電チャネル側に設けたジルコニウムまたはハフニウムのシリコン酸化物層と、を積層した積層ゲート絶縁膜を用いたＭＩＳ型半導体装置が開示されている。
【００１１】
また、特許文献４では、シリコン酸化膜と、ハフニウムシリケート膜とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備えたＮＭＯＳＦＥＴと、また、シリコン酸化膜と、ハフニウムシリケート膜と、アルミニウム酸化膜とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備えるＰＭＯＳＦＥＴが開示されている。
【００１２】
また、特許文献５では、半導体基板上の絶縁膜に、Ｂｅ、Ａｌ、Ｃｒ、Ｃｏ、Ｃｕ、Ｇｅ、Ａｕ、Ｉｎ、Ｉｒ、Ｆｅ、Ｐｂ、Ｍｎ、Ｍｏ、Ｎｉ、Ｐｄ、Ｒｈ、Ｓｉ、Ａｇ、Ｔａ、Ｔｌ，Ｔｉ、Ｗ、ＶあるいはＺｒを注入して、閾電圧を制御する方法が開示されている。
【００１３】
しかしながら、上記の従来技術を組み合わせただけでは、閾電圧の制御が充分ではなく、例えば、ゲート絶縁膜に高い比誘電率をもったハフニウム酸化膜を用いたＰチャネルのＭＯＳＦＥＴでは、回路設計から要求される閾値以下（絶対値では、それ以上）の値を示す様になる。そこで、非特許文献１あるいは２では、仕事関数差を用いて閾値制御をおこなうためにＨｆＯ2膜へＡｌ2Ｏ3を入れたり、ゲート部分の構造をゲート電極／Ａｌ2Ｏ3／ＨｆＯ2／Ｓｉのスタック構造にしたりでｐＭＯＳのＶthを制御している。しかし、閾値（またはフラットバンド電圧）値は、ＨｆＯ2膜の場合に比べて０．２Ｖ程度はシフトすることができるが、回路設計上要求される値には達していない。
【００１４】
【非特許文献１】M. Kadoshima et al., Symp. VLSI Tech. Dig., 2005, 70
【非特許文献２】H. S. Jung et al., Symp. VLSI Tech. Dig., 2005, 232
【特許文献１】特開２００５−３２８０５９号公報
【特許文献２】特開２００４−１５８４９８
【特許文献３】特開２００２−３４３９６５
【特許文献４】特開２００６−１０８４３９
【特許文献５】米国特許第４２９７７８２号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
微細ＭＯＳＦＥＴを製造する場合に、ゲート絶縁膜にシリコン酸化膜を超える比誘電率を持った高誘電率膜を用いた場合でも、回路設計上使い易いゲート閾値電圧をもったＰチャネルＭＯＳＦＥＴとその製造方法を実現することが本発明の目的である。
【発明の効果】
【００１６】
この発明によって、ゲート閾値電圧に関して絶対値で低閾値化できる微細ＰチャネルＭＯＳＦＥＴを実現することができる。
【課題を解決するための手段】
【００１７】
本発明のＭＯＳ構造は、概略、ゲート電極／アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜／シリコン酸化膜／シリコン基板とし、熱処理によってシリコン酸化膜、あるいはシリコン酸化膜とシリコン基板との界面にアルミニウム原子あるいはアルミニウムイオンを拡散させた拡散層を設けたものである。シリコン酸化膜は、５ｎｍ以下であることが望ましい。
【００１８】
より具体的には、例えば、本発明のＭＯＳ構造は、ゲート電極／酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜／シリコン酸化膜／シリコン基板とし、熱処理によってハフニウムアルミネートからシリコン酸化膜、あるいはシリコン酸化膜とシリコン基板との界面にアルミニウム原子あるいはアルミニウムイオンを拡散させた拡散層を備えるものである。この構造はＰチャネルＭＯＳＦＥＴに特に適している。
【００１９】
酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜は、これらを望みの比率で交互に複数回積層して形成したハフニウムアルミネートの膜であってもよい。ハフニウムとアルミニウムの比率が、２：８から８：２までのハフニウムアルミネートの膜である。
【００２０】
酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜からシリコン酸化膜、あるいはシリコン酸化膜とシリコン基板との界面にアルミニウム原子あるいはアルミニウムイオンを拡散させる熱処理は、５００から１０００℃で、１から１００秒程度の熱処理を、ゲート電極用に、金属膜あるいはすべてシリサイドとした膜を形成した後で行えばよい。これは、アニールでアルミニウムが拡散することによるフラットバンド電圧の正方向へのシフト現象（Ｖfbロールアップ現象)を用いたものである。
【００２１】
上記の半導体装置は、以下に示すプロセスで作ることができる。
（１）シリコン基板に素子分離領域を形成する。
（２）基板表面の洗浄を行なう。この際、表面の自然酸化膜を除去しておくことが望ましい。
（３）表面を酸化して薄い（例えば１ｎｍの）酸化膜をつける。
（４）アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜として、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜をつける。
（５）５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理する。この熱処理は、下記の（７）で行なっても良い。
（６）ゲート電極用の導電性膜をつける。この際、Ｐ型ポリシリコン膜は、トランジスタの閾値を変えてしまうことがあるため、用いないほうが望ましい。
（７）非酸化性雰囲気中で、５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理する。この熱処理は、上記の（５）で行なっても良い。
（８）リソグラフィーでゲート電極をパターニングする。
（９）ソース、ドレイン拡散層領域を形成する。
（１０）金属配線を形成する。
ゲート閾値電圧は、上記の大きな比誘電率をもった絶縁膜を通して、あるいは、上記ゲート電極用の導電性膜の上からイオン注入と、上記の熱処理によって、容易に調整することができる。
【発明を実施するための最良の形態】
【００２２】
まず、図１（ａ）に示す構造のＭＯＳキャパシタを用いてフラットバンド電圧の測定を行なうために、Ｐ型シリコンウェハー上にまず厚み分布つきのシリコン酸化膜（ＳｉＯ2）による界面層を形成した。ここで、厚み分布つき、としたのは、測定のためであって、実用上は、均一な厚さの膜でよい。次に、ゲート絶縁膜であるハフニウムアルミネート（ＨｆＡｌＯx）層をＭＯＣＶＤ法（有機金属気相成長法）で形成した。次に、ＨｆＡｌＯx膜から界面ＳｉＯ2へＡｌ拡散を調整する熱処理（ＰＤＡ：Post Ａｌ2Ｏ3 Deposition Annealing）を、６００℃から１０００℃で、また、１秒から１００秒の予め決められた時間行う。次に、ゲート電極であるタングステン（Ｗ）またはニッケルシリサイド（ＦＵＳＩ−ＮｉＳｉx）膜を形成した。最後に、水素ガス（Ｈ2）中、４００℃でアニールした。ここで、ゲート絶縁膜は、Ａｌ2Ｏ3／ＳｉＯ2、Ｈｆ（２０％）Ａｌ（８０％）Ｏx／ＳｉＯ2、Ｈｆ（５０％）Ａｌ（５０％）Ｏx／ＳｉＯ2、Ｈｆ（８０％）Ａｌ（２０％）Ｏx／ＳｉＯ2、ＨｆＯ2／ＳｉＯ2、それに参照用としてＳｉＯ2である。
【００２３】
これによって、図１（ｂ）に示す様に、フラットバンド電圧（Ｖfb）を制御した良好なデバイス特性を得る事ができた。図１（ｂ）は、ＰＤＡが８００℃で、ゲート電極をつけた後のアニール（ＰＳＡ：Post Si deposition Annealing）は、１０００℃の場合である。
図１（ｂ）を見れば分かるように、ゲート絶縁膜が、
Ａｌ2Ｏ3／ＳｉＯ2の場合は、ＥＯＴが７ｎｍ以下で、
Ｈｆ（２０％）Ａｌ（８０％）Ｏx／ＳｉＯ2、の場合は、５ｎｍ以下で、
Ｈｆ（５０％）Ａｌ（５０％）Ｏx／ＳｉＯ2、の場合は、３．５ｎｍ以下で、
Ｈｆ（８０％）Ａｌ（２０％）Ｏx／ＳｉＯ2、の場合は、２．５ｎｍ以下で、
フラットバンド電圧のロールアップ現象が起こり、Ｖfbがそれぞれ増加している。しかし、ＨｆＯ2／ＳｉＯ2、それに参照用のＳｉＯ2の場合は、ロールアップ現象が起っていない。
【００２４】
これは、本発明の特徴の１つである熱処理により、ＨｆＡｌＯx高誘電率膜からのＡｌ元素がＳｉＯ2界面層へ拡散することともに形成したバルク電荷で、ｐＭＯＳ用トランジスタのＶthを制御することができたものである。この特徴は、低消費電力のｐＭＯＳデバイスを製造する場合に有効である。
【００２５】
図２（ａ）に、ゲート絶縁膜が、Ａｌ2Ｏ3／ＳｉＯ2、の場合のロールアップ現象のＰＤＡ温度依存性を示す。また、図２（ｂ）に、ゲート絶縁膜のＥＯＴが２．６ｎｍの場合のフラットバンド電圧のＰＤＡ温度依存性を示す。ＰＤＡが５００℃、６００℃、８００℃、１０００℃の場合は、それぞれ、０．１６Ｖ、０．２８Ｖ、０．３６Ｖ、０．５Ｖとなり、ＰＤＡ温度によって、フラットバンド電圧を制御できることが分かる。
【００２６】
また、図３（ａ）に、ゲート電極がタングステンで高誘率絶縁膜がＡｌ2Ｏ3で、Ｗ／Ａｌ2Ｏ3／ＳｉＯ2／Ｓｉなるゲート構造の場合の、ＰＤＡの持続時間依存性（１秒、１０秒、４０秒、１００秒）を示す。ゲート絶縁膜がＳｉＯ2のみの場合は、ロールアップ現象が見られないが、ＰＤＡが１秒以上の場合は、ロールアップ現象が顕著である。ＰＤＡが０秒の場合は、他の熱処理の影響により、僅かにロールアップ現象が生じている。
【００２７】
また、図３（ａ）の測定に用いた試料の製造プロセスを図４（ａ）から（ｅ）に示す。
（ａ）基板表面の洗浄を行なう。
（ｂ）表面を酸化して薄い酸化膜をつける。
（ｃ）Ａｌ2Ｏ3膜をつける。
（ｄ）１０００℃、１から１００秒の決められた時間でＰＤＡを行ない、アルミニウム原子を拡散する。シリコン酸化膜中では、アルミニウムは原子あるいはイオンとして存在する。
（ｅ）ゲート電極としてＷ、ＴｉＮを成膜し、その上にｐｏｌｙ−Ｓｉを成膜する。
その後、リソグラフィーでゲート電極をパターニングする。
【００２８】
ＭＯＳトランジスタの場合は、以下に示すプロセスで作ることができる。但し、ここでは、よく知られたウェル領域の形成プロセスは、省いている。
（１）シリコン基板に素子分離領域を形成する。
（２）基板表面の洗浄を行なう。この際、表面の自然酸化膜を除去しておくことが望ましい。
（３）表面を酸化して薄い（例えば１ｎｍの）酸化膜をつける。
（４）アルミニウムを含みシリコン酸化膜より大きな比誘電率をもった絶縁膜として、酸化ハフニウムと酸化アルミニウムの積層膜あるいは混合膜をつける。
（５）５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理する。この熱処理は、下記の（７）で行なっても良い。
（６）ゲート電極用の導電性膜をつける。この際、Ｐ型ポリシリコン膜は、トランジスタの閾値を変えてしまうことがあるため、用いないほうが望ましい。
（７）非酸化性雰囲気中で、５００から１０００℃の任意の温度で、また、１から１００秒の任意の時間持続する熱処理する。この熱処理は、上記の（５）で行なっても良い。
（８）リソグラフィーでゲート電極をパターニングする。
（９）ソース、ドレイン拡散層領域を形成する。
（１０）金属配線を形成する。
【産業上の利用可能性】
【００２９】
本発明の適用は、Ｐチャネルのみに限定されるものではなく、Ｎチャネルの素子でもフラットバンド電圧の調整を行なうことが出来る。従って、Ｎチャネル型のＭＯＳＦＥＴの場合もゲート電圧閾値に対しても本発明を適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態を示すＭＯＳキャパシタとそのフラットバンド電圧特性図である。
【図２】フラットバンド電圧のロールアップ現象を示す図である。
【図３】アルミナ膜をつけた後のアニール（ＰＤＡ）時間に、フラットバンド電圧のロールアップ現象が依存することを示す図である。
【図４】フラットバンド電圧測定用資料を作成するためのプロセスステップを示す図である。
【図５】ニッケルシリサイドのゲート電極（Ｎｉ−ＦＵＳＩ）／Ａｌ2Ｏ3／ＨｆＯ2／Ｓｉ、なるゲート構造での、酸化膜換算の膜厚（ＥＯＴ）に対するフラットバンド電圧の特性を示す図である。
【符号の説明】
【００３１】
１  シリコン基板
２  シリコン酸化膜
３  ハフニウムアルミネート
４  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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