(57)【要約】【課題】仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。【解決手段】不揮発性半導体記憶装置は、基板１上に列方向に並ぶメモリセル領域Ｍ１、Ｍ２とその間のビット線裏打ち領域Ｓ１とを有する。基板１中に列方向に延びるビット線拡散層２、ビット線拡散層２の間の領域上に形成された絶縁膜１４、基板１及び絶縁膜１４上のワード線３、ビット線拡散層２上方のビット線裏打ち配線７を備える。メモリセルは、一対のビット線拡散層２及びその間の絶縁膜１４と、ワード線３との交差部分に構成される。ビット線裏打ち領域Ｓ１は、ビット線拡散層２の一部を含みコンタクト６を設けるビット線コンタクト領域９ａと、ビット線コンタクト領域９ａに挟まれ基板１と同一導電型のビット線コンタクト分離領域９ｂとを備える。ビット線コンタクト領域９ａ上にはシリサイド層５ａを有する。【選択図】図２
2008311274.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、それぞれ複数のメモリセルが配列され且つ列方向に並ぶ第１のメモリセル領域及び第２のメモリセル領域と、これらの間に配置されたビット線裏打ち領域とを有し、
前記半導体基板中に形成され、前記第１のメモリセル領域、前記ビット線裏打ち領域前及び前記第２のメモリセル領域に亘って列方向に延伸する複数のビット線拡散層と、
前記半導体基板における前記複数のビット線拡散層同士の間の領域上にそれぞれ形成された複数の絶縁膜と、
前記半導体基板及び前記複数の絶縁膜上に形成され、前記列方向と交差する行方向に延伸する複数のワード線と、
前記複数のビット線拡散層の上方にそれぞれ形成された複数のビット線裏打ち配線とを備え、
前記複数のメモリセルのそれぞれは、前記複数のビット線拡散層のうちの隣り合う一対及びその間に位置する前記複数の絶縁膜のうちの一つと、前記複数のワード線のうちの一つとが交差する部分に構成され、
前記ビット線裏打ち領域は、前記複数のビット線拡散層の一部分ずつを含み且つ前記複数のビット線拡散層と前記複数のビット線裏打ち配線とをそれぞれ電気的に接続する複数のコンタクトが形成される複数のビット線コンタクト領域と、隣り合う前記複数のビット線コンタクト領域同士に挟まれ且つ前記半導体基板と同一導電型である複数のビット線コンタクト分離領域とを備え、
前記複数の絶縁膜は、前記複数のビット線コンタクト分離領域上にも配置されており、
前記複数のビット線コンタクト領域上にはシリサイド層が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記複数の絶縁膜のそれぞれは、電荷蓄積絶縁膜を含む積層構造の膜であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記複数の絶縁膜のそれぞれは、
下層シリコン酸化膜と、
前記下層シリコン酸化膜上に形成され且つ電荷蓄積機能を備えるシリコン窒化膜と、
前記シリコン窒化膜上に形成された上層シリコン酸化膜とを含む積層構造の膜であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記下層シリコン酸化膜の膜厚は１０ｎｍ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記複数のワード線上にも前記シリサイド層が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記複数のビット線コンタクト分離領域における不純物濃度は、前記半導体基板における不純物濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１〜６のいずれか一つにおいて、
前記複数のビット線コンタクト分離領域の前記半導体基板の表面から深さ１００ｎｍの範囲における不純物のピーク濃度が４．０×１０17ｃｍ-3以上であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
半導体基板上に、それぞれ複数のメモリセルが配列され且つ列方向に並ぶ複数のメモリセル領域と、これらの間に配置されたビット線裏打ち領域とを有する不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に、下方から順に、絶縁膜及び第１導電体膜を形成する工程（ａ）と、
前記絶縁膜及び前記第１導電体膜をパターニングし、列方向に延伸する形状の複数のパターンと、前記絶縁膜及び前記第１導電体膜が除去された複数の基板露出部とを形成する工程（ｂ）と、
前記複数のパターンをマスクとして前記基板露出部に不純物を導入することにより、前記複数のメモリセル領域における複数のビット線拡散層と、前記ビット線裏打ち領域に前記複数のビット線拡散層が延伸した部分を含む複数のビット線コンタクト領域とを自己整合的に形成すると共に、前記複数のビット線コンタクト領域に挟まれた部分をそれぞれビット線コンタクト分離領域とする工程（ｃ）と、
前記工程（ｃ）の後に、前記第１導電膜上に、前記複数のメモリセル領域において、前記列方向と交差する行方向に延伸する複数のワード線を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記複数のビット線コンタクト領域上にシリサイド層を自己整合的に形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板上に層間絶縁膜を形成した後、該層間絶縁膜中に、前記複数のビット線コンタクト領域上に達する複数のコンタクトプラグを形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記層間絶縁膜上に、前記複数のコンタクトプラグと接続し且つ前記複数のビット線拡散層上方に位置するビット線裏打ち配線を形成する工程（ｇ）とを備えることと特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｄ）は、
前記半導体基板における前記基板露出部上を第１の埋め込み絶縁膜によって埋め込むと共に、前記第１導電体膜の上面を露出させる副工程（ｈ）と、
前記第１導電体膜の前記露出させた上面に接し且つ前記第１の埋め込み絶縁膜上を覆う第２導電体膜を形成する副工程（ｉ）と、
前記第１導電体膜及び前記第２導電体膜をパターニングし、前記複数のメモリセル領域において行方向に延伸する前記複数のワード線を形成すると共に、前記ビット線裏打ち領域と前記複数のメモリセル領域との境界部をそれぞれ開口する副工程（ｊ）と、
前記複数のメモリセル領域における前記複数のワード線同士の間と、前記ビット線裏打ち領域と前記複数のメモリセル領域との前記境界部とを第２の埋め込み絶縁膜によって埋め込む副工程（ｋ）と、
前記副工程（ｋ）の後に、前記ビット線裏打ち領域に残存する部分の前記第２導電体膜及び前記第１導電体膜を選択的に除去し、前記第１の埋め込み絶縁膜及び前記絶縁膜を露出させる副工程（ｌ）と、
前記副工程（ｌ）の後に、前記ビット線裏打ち領域に残存する部分の前記第１の埋め込み絶縁膜を選択的に除去し、前記ビット線コンタクト領域の表面を露出させる副工程（ｍ）とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９において、
前記副工程（ｌ）の後で且つ前記副工程（ｍ）の前に、
前記ビット線裏打ち領域において、前記第１の埋め込み絶縁膜をマスクの一部として用いて前記半導体基板と同一導電型の不純物の導入を行い、前記ビット線コンタクト分離領域に不純物層を自己整合的に形成する副工程を更に備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項８において、
前記工程（ｄ）は、
前記半導体基板における前記基板露出部上を第１の埋め込み絶縁膜によって埋め込むと共に、前記第１導電体膜の上面を露出させる副工程（ｈ）と、
前記第１導電体膜の前記露出させた上面に接し且つ前記第１の埋め込み絶縁膜上を覆う第２導電体膜を形成する副工程（ｉ）と、
前記ビット線裏打ち領域において、前記第２導電体膜及び第１導電体膜を選択的に除去して前記第１の埋め込み絶縁膜及び前記絶縁膜を露出させる副工程（ｎ）と、
前記ビット線裏打ち領域において、露出させた前記絶縁膜上であって且つ前記第１の埋め込み絶縁膜同士の間の領域に第２の埋め込み絶縁膜を形成する副工程（ｏ）と、
前記副工程（ｏ）の後に、前記複数のメモリセル領域における前記第１導電体膜及び前記第２導電体膜をパターニングし、行方向に延伸する前記複数のワード線を形成する副工程（ｐ）と、
前記副工程（ｐ）の後に、前記ビット線裏打ち領域に残存する部分の前記第１の埋め込み絶縁膜を選択的に除去し、前記ビット線コンタクト領域の表面を露出させる副工程（ｑ）とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１１において、
前記副工程（ｎ）の後で且つ前記副工程（ｏ）の前に、
前記ビット線裏打ち領域において、前記第１の埋め込み絶縁膜をマスクの一部として用いて前記半導体基板と同一導電型の不純物の導入を行い、前記ビット線コンタクト分離領域に不純物層を自己整合的に形成する副工程を更に備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１１において、
前記副工程（ｑ）の後で且つ前記工程（ｅ）の前に、
前記複数のメモリセル領域における前記複数のワード線同士の間を第３の埋め込み絶縁膜によって埋め込む副工程を更に備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１３において、
前記第３の埋め込み絶縁膜は、シリコン窒化膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項８〜１４のいずれか一つにおいて、
前記絶縁膜は、電荷蓄積絶縁膜を含む積層構造の膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項８〜１５のいずれか一つにおいて、
前記絶縁膜は、
下層シリコン酸化膜と、
前記下層シリコン酸化膜上に形成され且つ電荷蓄積機能を備えるシリコン窒化膜と、
前記シリコン窒化膜上に形成された上層シリコン酸化膜とを含む積層構造の膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項８〜１６のいずれか一つにおいて、
前記第２の埋め込み絶縁膜がシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項８〜１７のいずれか一つにおいて、
前記第１導電体膜及び前記第２導電体膜がいずれも多結晶シリコン膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法、特に、トラップ性のゲート絶縁膜を有するメモリからなる不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込み及び消去が可能な不揮発性半導体記憶装置のメモリセルアレイ方式として、仮想接地式メモリセルアレイが知られている。これは、複数のメモリセルが行列状に配置されると共に、各メモリセルのソース又はドレインとなるビット線拡散層が列方向に配置され且つ各メモリセルのゲートとなるワード線が行方向に配置されており、行方向に隣接するメモリセルに挟まれた領域に１本のビット線拡散層が配置された構造である。言い換えると、隣接する２つのメモリセルが１本のビット線を共有している構造である。
【０００３】
この構造の記憶装置には、１本のビット線が、ある動作状態ではソース線として機能し、別の動作状態ではドレイン線として機能するという特徴がある。この構造により、１つのメモリセルが１本のソース線と１本のドレイン線とを個々に有する場合に比べて、ソース線及びドレイン線の本数を削減することが可能である。このため、仮想接地式メモリセルアレイはメモリセルアレイのサイズ縮小化に有効である。
【０００４】
図２１は、仮想接地式メモリセルアレイの一般的な構成を示した模式図であり、図２１（ａ）は平面図を、図２１（ｂ）は図２１（ａ）においてＢ−Ｂで示す断面図を示している（例えば、特許文献１参照）。
【０００５】
図２１（ａ）に示すように、ｐ型半導体基板１０１に対してビット線拡散層１０２が列方向に複数配置されると共に、ワード線１０３が行方向に複数配置されている。また、それぞれメモリセルアレイが構成されるメモリセル領域Ｍ１０１〜Ｍ１０３と、ビット線裏打ち領域Ｓ１０１〜Ｓ１０２が示されている。
【０００６】
図２１（ａ）の記憶装置の場合、メモリセル領域Ｍ１０１〜Ｍ１０３は、８本のワード線１０３毎に構成されている。メモリセル領域Ｍ１０１とＭ１０２とに挟まれた領域にはビット線裏打ち領域Ｓ１０１が配置され、メモリセル領域Ｍ１０２とＭ１０３とに挟まれた領域にはビット線裏打ち領域Ｓ１０２が配置されている。
【０００７】
ビット線裏打ち領域Ｓ１０１及びＳ１０２は、メモリセル領域Ｍ１０１〜Ｍ１０３におけるビット線拡散層１０２を延在させた領域を含むビット線コンタクト領域１０９と、隣接するビット線コンタクト領域１０９同士に挟まれた分離絶縁膜１０４とにより構成されている。
【０００８】
図２１（ｂ）は、ビット線裏打ち領域の行方向の断面図を示したものである。ビット線裏打ち領域Ｓ１０１〜Ｓ１０２において、ビット線コンタクト領域１０９の表面にはｎ型のビット線拡散層１０２の一部が配置されており、隣接するビット線コンタクト領域１０９に挟まれた領域には分離絶縁膜１０４が形成されている。ビット線拡散層１０２はビット線コンタクト領域１０９とコンタクト１０６とを介してビット線拡散層１０２よりもシート抵抗が低い配線層１０７に裏打ち接続されている。
【０００９】
ここで、分離絶縁膜１０４は、隣接するビット線コンタクト領域１０９同士を互いに電気的に分離する機能を有する。また、ビット線拡散層１０２の裏打ち接続は、ビット線拡散層１０２のみによってビット線を構成するとビット線抵抗が高くなるため、これを避けるために行う。つまり、ビット線拡散層１０２よりもシート抵抗が低い配線層１０７に接続することにより、ビット線抵抗を低減することができる。また、ビット線抵抗を更に低くするために、ビット線コンタクト領域１０９上にシリサイド層１０５を形成している。
【００１０】
しかしながら、このような記憶装置において微細化が進むと、ビット線拡散層１０２と分離絶縁膜１０４との合わせズレに対するマージンが小さくなり、合わせズレが発生しやすくなる。このような合わせズレについて、図２２（ａ）及び（ｂ）を参照して説明する。
【００１１】
図２２（ａ）及び（ｂ）は、図２１（ａ）及び（ｂ）に示すメモリセルアレイにおいてビット線拡散層１０２と分離絶縁膜１０４との合わせズレが生じた場合の模式図である。図２２（ａ）は平面図を、図２２（ｂ）は図２２（ａ）のＢ−Ｂ線による断面図を示している。ただし、図２２（ａ）において、配線層１０７の図示は省略している。
【００１２】
図２２（ａ）及び図２２（ｂ）において、各構成要素は図２１（ａ）及び（ｂ）と同様であり、それぞれ同じ符号を付している。但し、ビット線コンタクト領域１０９及び分離絶縁膜１０４が、ビット線拡散層１０２に対し、行方向にズレて形成されている。ここで、Ｘは、ビット線拡散層１０２と分離絶縁膜１０４との合わせズレが生じた場合に露出する部分のｐ型半導体基板１０１の幅を示している。
【００１３】
図２２（ｂ）はビット線裏打ち領域Ｓ１０２の断面図を示したものである（Ｓ１０１の断面も同様である）。図２１（ｂ）と同様に、ビット線抵抗を低くするためにビット線コンタクト領域１０９上にはシリサイド層１０５が形成されている。このとき、ビット線コンタクト領域１０９の表面には、ｎ型のビット線拡散層１０２だけではなく、幅Ｘのｐ型半導体基板１０１が露出している。このため、ｎ型のビット線拡散層１０２とｐ型半導体基板１０１とがシリサイド層１０５を介して短絡してしまい、メモリセルを正常に動作させることができなくなっている。
【００１４】
これに対する回避策の一つを、図２３（ａ）及び（ｂ）を参照して説明する。
【００１５】
図２３（ａ）及び（ｂ）には、図２１（ａ）及び（ｂ）に示す記憶装置の構成に加えて、ビット線裏打ち領域Ｓ１０１及びＳ１０２のｐ型半導体基板の表面にｎ型不純物層１０８を形成した場合を示している。図２３（ａ）は平面図を、図２３（ｂ）は図２３（ａ）においてＢ−Ｂ‘で示す断面図を示している。ｎ型不純物層１０８以外の構成要素については図２２（ａ）及び（ｂ）と同様であるから、それぞれ同じ符号を付している。ここでも、図２３（ａ）において、配線層１０７の図示は省略している。
【００１６】
図２３（ａ）において、ビット線拡散層１０２と分離絶縁膜１０４とに合わせズレが生じており、ビット線拡散層１０２と分離絶縁膜１０４とは幅Ｘだけ離れている。また、ビット線裏打ち領域Ｓ１０１及びＳ１０２において、ビット線コンタクト領域１０９の表面に、ビット線拡散層１０２に加えてｎ型不純物層１０８を形成している。このような構造は、ビット線裏打ち領域Ｓ１０１及びＳ１０２が開口するようにパターニングされたレジストと、分離絶縁膜１０４とをマスクとして、ｎ型不純物のイオン注入を行うことにより形成することが可能である。
【００１７】
図２３（ｂ）は、ビット線裏打ち領域Ｓ１０２の断面図を示している（Ｓ１０２も同様である）。ビット線コンタクト領域１０９の表面に、ビット線拡散層１０２とは別にｎ型不純物層１０８が形成されているため、ビット線コンタクト領域１０９の表面にｐ型半導体基板１０１が露出することは無い。従って、ビット線拡散層１０２と分離絶縁膜１０４とに合わせズレが生じていても、シリサイド層１０５を介してｐ型半導体基板１０１とｎ型のビット線拡散層１０２とが短絡することが無い。このように、シリサイド層１０５を介してビット線拡散層１０２とｐ型半導体基板１０１とが短絡するのを防ぐことが可能となる。
【特許文献１】特開２００２−１５８２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図２３（ａ）及び（ｂ）に示した構造の場合、ビット線拡散層１０２とｎ型不純物層１０８とのオーバーラップ量に応じてビット線抵抗が変化してしまう。特に、微細化が進むとこのビット線抵抗の変化が顕在化し、メモリセルの動作にバラツキを生じさせる。よって、この動作バラツキの幅を見越した回路設計が必要になり、結果的にメモリセル動作に必要な周辺回路部分の面積が大きくなってしまう。このようなことの解決が課題となっていた。
【００１９】
尚、図２２（ａ）等に示されている通り、分離絶縁膜１０４はビット線裏打ち領域Ｓ１０１及びＳ１０２に形成されているものであって、メモリセル領域Ｍ１０１〜Ｍ１０３には形成されていない。このため、ｎ型不純物層１０８を分離絶縁膜１０４に対して自己整合的に形成可能であるのとは異なり、ビット線拡散層１０２を分離絶縁膜１０４に対して自己整合的に形成することはできない。
【００２０】
本発明は上記課題に鑑みてなされたものであり、ビット線拡散層と、隣り合うビット線コンタクト領域同士を分離する領域とについて合わせズレが生じない構造の不揮発性半導体記憶装置を提供することを目的とする。更に、ビット線裏打ち領域のビット線コンタクト領域において、シリサイド層を介するビット線拡散層と半導体基板との短絡を防ぐことと、ビット線抵抗のバラツキを低減することを目的とする。
【課題を解決するための手段】
【００２１】
上記の目的を達成するため、本発明に係る不揮発性半導体記憶装置は、半導体基板上に、それぞれ複数のメモリセルが配列され且つ列方向に並ぶ第１のメモリセル領域及び第２のメモリセル領域と、これらの間に配置されたビット線裏打ち領域とを有し、半導体基板中に形成され、第１のメモリセル領域、ビット線裏打ち領域前及び記第２のメモリセル領域に亘って列方向に延伸する複数のビット線拡散層と、半導体基板における複数のビット線拡散層同士の間の領域上にそれぞれ形成された複数の絶縁膜と、半導体基板及び複数の絶縁膜上に形成され、列方向と交差する行方向に延伸する複数のワード線と、複数のビット線拡散層の上方にそれぞれ形成された複数のビット線裏打ち配線とを備え、複数のメモリセルのそれぞれは、複数のビット線拡散層のうちの隣り合う一対及びその間に位置する複数の絶縁膜のうちの一つと、複数のワード線のうちの一つとが交差する部分に構成され、ビット線裏打ち領域は、複数のビット線拡散層の一部分ずつを含み且つ複数のビット線拡散層と複数のビット線裏打ち配線とをそれぞれ電気的に接続する複数のコンタクトが形成される複数のビット線コンタクト領域と、隣り合う複数のビット線コンタクト領域同士に挟まれ且つ半導体基板と同一導電型である複数のビット線コンタクト分離領域とを備え、複数の絶縁膜は、複数のビット線コンタクト分離領域上にも配置されており、複数のビット線コンタクト領域上にはシリサイド層が形成されている。
【００２２】
本発明の不揮発性半導体記憶装置によると、ビット線裏打ち領域において、ビット線コンタクト領域と、複数のビット線コンタクト領域を分離するビット線コンタクト分離領域とは自己整合的にズレ無く形成することができる。また、ビット線コンタクト領域とビット線コンタクト分離領域とがズレて形成されている場合、これらがビット線コンタクト分離領域上に形成されるシリサイド層を介して短絡することがあるが、本発明の場合には前記のズレを生じることなく形成可能であるためこのような短絡は防がれている。
【００２３】
更に、列方向に延伸するビット線拡散層のうちのビット線裏打ち領域に含まれる部分をビット線コンタクト領域として用いる構成であるから、ビット線拡散層の幅とビット線コンタクト領域の幅はと一致する。このため、ビット線拡散層とビット線コンタクト領域とのオーバーラップ幅のバラツキに起因するビット線抵抗のバラツキは防がれている。
【００２４】
尚、複数の絶縁膜のそれぞれは、電荷蓄積絶縁膜を含む積層構造の膜であることが好ましい。
【００２５】
より具体的には、複数の絶縁膜のそれぞれは、下層シリコン酸化膜と、下層シリコン酸化膜上に形成され且つ電荷蓄積機能を備えるシリコン窒化膜と、シリコン窒化膜上に形成された上層シリコン酸化膜とを含む積層構造の膜であることが好ましい。
【００２６】
絶縁膜に電荷を蓄積することにより情報を保持する不揮発性半導体記憶装置において、このような構造の絶縁膜とすることができる。
【００２７】
また、下層シリコン酸化膜の膜厚は１０ｎｍ以下であることが好ましい。
【００２８】
これにより、シリコン窒化膜に対して低電力動作にて電荷を出入りさせることが可能となる。
【００２９】
また、複数のワード線上にも前記シリサイド層が形成されていることが好ましい。
【００３０】
これにより、ワード線の抵抗を低下させることができ、電圧を印加する際の立ち上がりを速くすることができる。
【００３１】
また、複数のビット線コンタクト分離領域における不純物濃度は、半導体基板における不純物濃度よりも高いことが好ましい。
【００３２】
また、複数のビット線コンタクト分離領域の半導体基板の表面から深さ１００ｎｍの範囲における不純物のピーク濃度が４．０×１０17ｃｍ-3以上であることが好ましい。
【００３３】
このようにすると、ビット線コンタクト領域同士を電気的に絶縁する効果がより確実に発揮される。
【００３４】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、それぞれ複数のメモリセルが配列され且つ列方向に並ぶ複数のメモリセル領域と、これらの間に配置されたビット線裏打ち領域とを有する不揮発性半導体記憶装置の製造方法において、半導体基板上に、下方から順に、絶縁膜及び第１導電体膜を形成する工程（ａ）と、絶縁膜及び第１導電体膜をパターニングし、列方向に延伸する形状の複数のパターンと、絶縁膜及び第１導電体膜が除去された複数の基板露出部とを形成する工程（ｂ）と、複数のパターンをマスクとして基板露出部に不純物を導入することにより、複数のメモリセル領域における複数のビット線拡散層と、ビット線裏打ち領域に複数のビット線拡散層が延伸した部分を含む複数のビット線コンタクト領域とを自己整合的に形成すると共に、複数のビット線コンタクト領域に挟まれた部分をそれぞれビット線コンタクト分離領域とする工程（ｃ）と、工程（ｃ）の後に、第１導電膜上に、複数のメモリセル領域において、列方向と交差する行方向に延伸する複数のワード線を形成する工程（ｄ）と、工程（ｄ）の後に、複数のビット線コンタクト領域上にシリサイド層を自己整合的に形成する工程（ｅ）と、工程（ｅ）の後に、半導体基板上に層間絶縁膜を形成した後、該層間絶縁膜中に、複数のビット線コンタクト領域上に達する複数のコンタクトプラグを形成する工程（ｆ）と、工程（ｆ）の後に、層間絶縁膜上に、複数のコンタクトプラグと接続し且つ複数のビット線拡散層上方に位置するビット線裏打ち配線を形成する工程（ｇ）とを備える。
【００３５】
本発明の不揮発性半導体記憶装置の製造方法によると、工程（ｃ）において、半導体基板上に形成されたパターンをマスクとして半導体基板に不純物を導入してビット線拡散層を形成する。ここで、ビット線裏打ち領域においては該ビット線拡散層がビット線コンタクト領域として機能する。また、ビット線コンタクト領域同士に挟まれた領域が、ビット線コンタクト領域同士を電気的に絶縁するビット線コンタクト分離領域となる。
【００３６】
このように、ビット線拡散層、ビット線コンタクト領域及びビット線コンタクト分離領域を自己整合的に形成することが可能となっている。また、このことから、ビット線コンタクト領域上に形成されるシリサイド層を介してビット線コンタクト領域と半導体基板とが短絡することは防がれていると共に、ビット線抵抗のバラツキが低減されている。
【００３７】
尚、工程（ｄ）は、半導体基板における基板露出部上を第１の埋め込み絶縁膜によって埋め込むと共に、第１導電体膜の上面を露出させる副工程（ｈ）と、第１導電体膜の露出させた上面に接し且つ第１の埋め込み絶縁膜上を覆う第２導電体膜を形成する副工程（ｉ）と、第１導電体膜及び第２導電体膜をパターニングし、複数のメモリセル領域において行方向に延伸する複数のワード線を形成すると共に、ビット線裏打ち領域と複数のメモリセル領域との境界部をそれぞれ開口する副工程（ｊ）と、複数のメモリセル領域における複数のワード線同士の間と、ビット線裏打ち領域と複数のメモリセル領域との境界部とを第２の埋め込み絶縁膜によって埋め込む副工程（ｋ）と、副工程（ｋ）の後に、ビット線裏打ち領域に残存する部分の第２導電体膜及び第１導電体膜を選択的に除去し、第１の埋め込み絶縁膜及び絶縁膜を露出させる副工程（ｌ）と、副工程（ｌ）の後に、ビット線裏打ち領域に残存する部分の第１の埋め込み絶縁膜を選択的に除去し、ビット線コンタクト領域の表面を露出させる副工程（ｍ）とを含むことが好ましい。
【００３８】
工程（ｄ）におけるワード線の形成方法として、このようにすることができる。
【００３９】
また、副工程（ｌ）の後で且つ副工程（ｍ）の前に、ビット線裏打ち領域において、第１の埋め込み絶縁膜をマスクの一部として用いて半導体基板と同一導電型の不純物の導入を行い、ビット線コンタクト分離領域に不純物層を自己整合的に形成する副工程を更に備えることが好ましい。
【００４０】
このようにすると、ビット線コンタクト分離領域における不純物濃度を高くすることができ、ビット線コンタクト領域同士の分離特性を向上することができる。ここで、マスクとして用いる第１の埋め込み絶縁膜は、ビット線コンタクト領域を形成する際にマスクとしたパターン同士の間を埋め込むように形成したものである。このため、ビット線コンタクト領域同士の間に位置するビット線コンタクト分離領域を露出させるマスクとして自己整合的にズレ無く配置されている。
【００４１】
また、工程（ｄ）は、半導体基板における基板露出部上を第１の埋め込み絶縁膜によって埋め込むと共に、第１導電体膜の上面を露出させる副工程（ｈ）と、第１導電体膜の露出させた上面に接し且つ第１の埋め込み絶縁膜上を覆う第２導電体膜を形成する副工程（ｉ）と、ビット線裏打ち領域において、第２導電体膜及び第１導電体膜を選択的に除去して第１の埋め込み絶縁膜及び絶縁膜を露出させる副工程（ｎ）と、ビット線裏打ち領域において、露出させた絶縁膜上であって且つ第１の埋め込み絶縁膜同士の間の領域に第２の埋め込み絶縁膜を形成する副工程（ｏ）と、副工程（ｏ）の後に、複数のメモリセル領域における第１導電体膜及び第２導電体膜をパターニングし、行方向に延伸する複数のワード線を形成する副工程（ｐ）と、副工程（ｐ）の後に、ビット線裏打ち領域に残存する部分の第１の埋め込み絶縁膜を選択的に除去し、ビット線コンタクト領域の表面を露出させる副工程（ｑ）とを含むことが好ましい。
【００４２】
工程（ｄ）におけるワード線の形成方法として、このようにすることもできる。
【００４３】
尚、副工程（ｎ）の後で且つ副工程（ｏ）の前に、ビット線裏打ち領域において、第１の埋め込み絶縁膜をマスクの一部として用いて半導体基板と同一導電型の不純物の導入を行い、ビット線コンタクト分離領域に不純物層を自己整合的に形成する副工程を更に備えることが好ましい。
【００４４】
このようにすると、ビット線コンタクト分離領域における不純物濃度を高くすることができ、ビット線コンタクト領域同士の分離特性を向上することができる。ここで、マスクとして用いる第１の埋め込み絶縁膜は、ビット線コンタクト領域を形成する際にマスクとしたパターン同士の間を埋め込むように形成したものである。このため、ビット線コンタクト領域同士の間に位置するビット線コンタクト分離領域を露出させるマスクとして自己整合的にズレ無く配置されている。
【００４５】
また、副工程（ｑ）の後で且つ工程（ｅ）の前に、複数のメモリセル領域における複数のワード線同士の間を第３の埋め込み絶縁膜によって埋め込む副工程を更に備えることが好ましい。
【００４６】
ここで、第３の埋め込み絶縁膜は、シリコン窒化膜であることが好ましい。
【００４７】
また、本発明の不揮発性半導体記憶装置の製造方法において、絶縁膜は、電荷蓄積絶縁膜を含む積層構造の絶縁膜であることが好ましい。
【００４８】
より具体的には、絶縁膜は、下層シリコン酸化膜と、下層シリコン酸化膜上に形成され且つ電荷蓄積機能を備えるシリコン窒化膜と、シリコン窒化膜上に形成された上層シリコン酸化膜とを含む積層構造の膜であることが好ましい。
【００４９】
また、第２の埋め込み絶縁膜がシリコン窒化膜であることが好ましい。
【００５０】
また、第１導電体膜及び第２導電体膜がいずれも多結晶シリコン膜であることも好ましい。
【００５１】
それぞれの構成要素を形成するための材料の例として、それぞれ上記のものを用いることができる。
【発明の効果】
【００５２】
本発明に係る不揮発性半導体記憶装置及びその製造方法によると、ビット線拡散層がビット線裏打ち領域に延伸した部分であるビット線コンタクト領域と、隣り合うビット線裏打ち領域同士を分離するビット線コンタクト分離領域域とを自己整合的に形成することが可能となる。その結果、ビット線裏打ち領域のビット線コンタクト領域において、シリサイド層を介するビット線拡散層（ビット線コンタクト領域）と半導体基板との短絡を防ぐことができ、更に、ビット線抵抗のバラツキを低減することが可能となる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の各実施形態にかかる不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。尚、各図面において、同じ構成要素には同じ符号を付すことによって詳しい説明を省略することがある。
【００５４】
（第１の実施形態）
図１と、図２（ａ）及び（ｂ）とに、第１の実施形態に係る不揮発性半導体記憶装置の要部を模式的に示している。ここで、図１は平面構成を示し、図２（ａ）及び（ｂ）は、図１のＡ−Ａ線及びＢ−Ｂ線における断面を示している。
【００５５】
図１と図２（ａ）及び（ｂ）とに示すように、本実施形態の不揮発性半導体記憶装置はｐ型シリコン基板１を用いて形成されている。ｐ型シリコン基板１に、メモリセルアレイとしてメモリセルが配列されるメモリセル領域Ｍ１、Ｍ２及びＭ３が列方向に並んで設けられている。また、メモリセル領域Ｍ１及びＭ２の間にはビット線裏打ち領域Ｓ１が配置されると共に、メモリセル領域Ｍ２及びＭ３の間にはビット線裏打ち領域Ｓ２が配置されている。
【００５６】
メモリセル領域Ｍ１〜Ｍ３と、これらの間にそれぞれ位置するビット線裏打ち領域Ｓ１及びＳ２とに亘って、ｐ型シリコン基板１中に、列方向に延びる複数のｎ型のビット線拡散層２が形成されている。また、ビット線拡散層２と交差する行方向にワード線３が複数配置されており、それぞれ８本のワード線３毎にメモリセル領域Ｍ１〜Ｍ３が構成されている。
【００５７】
ここで、ビット線拡散層２のうち、ビット線裏打ち領域Ｓ１及びＳ２の部分は、それぞれビット線コンタクト領域９ａに含まれる。また、複数のビット線コンタクト領域９ａ同士に挟まれた領域は、ビット線コンタクト分離領域９ｂとなっている。
【００５８】
図２（ａ）は、図１におけるビット線裏打ち領域Ｓ２の行方向（ワード線の延びる方向）の断面を示している。これは、ビット線裏打ち領域Ｓ１の断面と同様であるから、以下、図２（ａ）を用いて代表して説明する。
【００５９】
ビット線裏打ち領域Ｓ２において、ｐ型シリコン基板１中に複数のビット線コンタクト領域９ａが設けられている。ビット線コンタクト領域９ａには、ビット線拡散層２がビット線裏打ち領域Ｓ２に延伸された部分が配置されている。また、隣り合うビット線コンタクト領域９ａ同士に挟まれた領域には、ビット線コンタクト分離領域９ｂが位置し、その上には第１のシリコン酸化膜１０と、その上に重なるシリコン窒化膜１１との積層膜が形成されている。ここで、シリコン窒化膜１１は、電荷蓄積機能を有する。
【００６０】
ビット線コンタクト領域９ａ上にはシリサイド層５ａが形成されている。シリサイド層５ａ、シリコン窒化膜１１等を覆うように、Ｐ型シリコン基板１上を覆うように層間絶縁膜２２が設けられ、該層間絶縁膜２２に対してビット線コンタクト領域９ａ上のシリサイド層５ａに達するコンタクト６が設けられている。ビット線コンタクト領域９ａのビット線拡散層２は、シリサイド層５ａ及びコンタクト６を介して、ビット線拡散層２の上方に設けられたビット線裏打ち配線７に電気的に接続されている。ビット線裏打ち配線７はビット線拡散層２に比べてシート抵抗が低い。
【００６１】
ここで、ビット線コンタクト領域９ａを含むビット線拡散層２の導電型はｎ型であり、ビット線コンタクト分離領域９ｂの導電型はｐ型である。このため、隣り合うビット線拡散層２同士は互いに電気的に分離されている。
【００６２】
また、ビット線拡散層２は比較的高抵抗であるため、ビット線拡散層２のみによってビット線を構成するとビット線抵抗が高くなる。そこで、ビット線拡散層２よりもシート抵抗が低い配線であるビット線裏打ち配線７を用いて裏打ちすることにより、ビット線抵抗を低減している。また、ビット線抵抗を更に低減するために、ビット線コンタクト領域９ａ上にはシリサイド層５ａが形成されている。
【００６３】
次に、図２（ｂ）は、メモリセル領域Ｍ２におけるワード線３上を通る行方向の断面を示している。但し、メモリセル領域Ｍ１〜Ｍ３のいずれにおいても同様であり、図１におけるＢ−Ｂ線の位置をもって代表して示すものである。
【００６４】
図２（ｂ）において、ｐ型シリコン基板１中に形成されたビット線拡散層２が示されている。ビット線拡散層２同士の間の領域上には、それぞれ絶縁膜１４が形成されている。ここで、絶縁膜１４は、下方から順に第１のシリコン酸化膜１０、シリコン窒化膜１１及び第２のシリコン酸化膜１２が積層された構造である。更に、絶縁膜１４上には第１の多結晶シリコン膜１５が形成されている。絶縁膜１４は、列方向に延伸されたパターンとなっている。
【００６５】
絶縁膜１４及び第１の多結晶シリコン膜１５のパターン同士に挟まれた部分は、埋め込みシリコン酸化膜１３によって充填されている。更に、第１の多結晶シリコン膜１５及び埋め込みシリコン酸化膜１３上には第２の多結晶シリコン膜１６が形成されている。第１の多結晶シリコン膜１５と第２の多結晶シリコン膜１６とは電気的に接続されており、ワード線３を構成している。更に、第２の多結晶シリコン膜１６上にはシリサイド層５ｂが形成され、ワード線の抵抗を低下させて電圧を印加する際の立ち上がりを速くするようになっている。更にその上は層間絶縁膜２２によって覆われており、また、ビット線拡散層２の上方にそれぞれビット線裏打ち配線７が形成されている。
【００６６】
ここで、メモリセル領域Ｍ１〜Ｍ３における各メモリセルは、隣り合う一対のビット線拡散層２と、その間の領域上に位置する絶縁膜１４と、絶縁膜１４上の第１の多結晶シリコン膜１５とによって構成されている。また、一対のビット線拡散層２及びその間の絶縁膜１４と、ワード線とが交差する部分毎にメモリセルが構成されていることになる。
【００６７】
各メモリセルは、絶縁膜１４中の電荷蓄積機能を有するシリコン窒化膜１１に電子又はホールをトラップさせることにより、情報を記録している。各メモリセルにおいて、ビット線拡散層２はそれぞれソース又はドレインとして機能し、第１の多結晶シリコン膜１５及び第２のシリコン酸化膜１２はゲートとして機能する。
【００６８】
尚、図２（ｂ）に示されているメモリセル領域Ｍ１〜Ｍ３における第１のシリコン酸化膜１０及びシリコン窒化膜１１は、図２（ａ）に示されているビット線裏打ち領域Ｓ１、Ｓ２における第１のシリコン酸化膜１０及びシリコン窒化膜１１と同一の構造である。
【００６９】
以上の構成とすることにより、製造方法については後に詳しく説明するが、ビット線裏打ち領域Ｓ１、Ｓ２において、ビット線コンタクト分離領域９ｂをビット線拡散層２及びビット線コンタクト領域９ａに対して自己整合的に形成することができる。このため、ビット線コンタクト領域９ａに対し、ビット線コンタクト分離領域９ｂに合わせズレが生じることはない。従って、ビット線コンタクト領域９ａにおいて、シリサイド層５ａを介してｎ型のビット線拡散層２とｐ型シリコン基板１とが短絡するのを防止することができる。
【００７０】
また、ビット線裏打ち領域Ｓ１及びＳ２の部分のビット線拡散層２によってビット線コンタクト領域９ａを構成しているのであるから、ビット線コンタクト領域９ａの幅は、メモリセル領域Ｍ１〜Ｍ３におけるビット線拡散層２の幅と常に一致する。このため、ビット線拡散層２とビット線コンタクト領域９ａとのオーバーラップ幅のバラツキに起因するビット線抵抗のバラツキは防止されている。
【００７１】
次に、図１と図２（ａ）及び（ｂ）とに示す本実施形態の不揮発性半導体記憶装置について、製造方法を説明する。図３（ａ）、（ｂ）、（ｃ）及び（ｄ）〜図１２（ａ）、（ｂ）、（ｃ）及び（ｄ）は、製造の各工程を示す図である。
【００７２】
まず、図３（ａ）には、平面図として、二つのメモリセル領域Ｍ１及びＭ２と、その間に位置するビット線裏打ち領域Ｓ１との範囲が示されている。また、図３（ａ）のＢ−Ｂ線における断面（ビット線裏打ち領域Ｓ１の行方向の断面）、Ｃ−Ｃ線における断面（ビット線拡散層２となる部分を含む列方向の断面）及びＤ−Ｄ線における断面（ビット線拡散層２となる部分に挟まれた領域を含む列方向の断面）が、順に、図３（ｂ）、（ｃ）及び（ｄ）に示されている。図４（ａ）〜（ｄ）以降、図１２（ａ）〜（ｄ）まで、このような平面図と各断面図の関係はいずれも同様である。
【００７３】
まず、図３（ａ）〜（ｄ）に示すように、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とにおいて、ｐ型シリコン基板１上に膜厚約５ｎｍの第１のシリコン酸化膜１０を熱酸化により形成する。次に、第１のシリコン酸化膜１０上に膜厚約５ｎｍのシリコン窒化膜１１をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成する。更に、シリコン窒化膜１１上に、膜厚約１０ｎｍの第２のシリコン酸化膜１２を熱酸化法か、又は、熱酸化法とＬＰＣＶＤ法との組み合わせにより形成する。これにより、第１のシリコン酸化膜１０、シリコン窒化膜１１及び第２のシリコン酸化膜１２からなる絶縁膜１４が形成される。既に述べた通り、シリコン窒化膜１１は電荷蓄積機能を有する。また、第１のシリコン酸化膜１１の膜厚を１０ｎｍ以下（ここでは一例として５ｎｍ）とすることにより、シリコン窒化膜１１に対して低電力動作にて電荷を出入りさせることができる。
【００７４】
続いて、第２のシリコン酸化膜１２上に、膜厚約５０ｎｍの第１の多結晶シリコン膜１５をＬＰＣＶＤ法により形成する。
【００７５】
次に、図４（ａ）〜（ｄ）に示すように、パターニングされたレジスト１７をマスクとして用いるドライエッチングを行い、第１の多結晶シリコン膜１５及び絶縁膜１４を選択的に除去する。これにより、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とに亘って列方向に延伸する絶縁膜１４及び第１の多結晶シリコン膜１５のパターンを形成すると共に、該パターンと交互に並んでｐ型シリコン基板１の表現が露出した領域を設ける。
【００７６】
この後、パターニングされた第１の多結晶シリコン膜１５をマスクとして用い、前記ｐ型シリコン基板１の露出した部分に対し、砒素イオンをイオン注入法によって導入する。これにより、ｐ型シリコン基板１中に、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とに亘るビット線拡散層２が自己整合的に形成される。この際、ビット線裏打ち領域Ｓ１においては、ビット線拡散層２の部分がビット線コンタクト領域９ａとして自己整合的に形成される。
【００７７】
また、ビット線裏打ち領域Ｓ１における隣り合うビット線コンタクト領域９ａ同士に挟まれた部分がビット線コンタクト分離領域９ｂとなり、その上には絶縁膜１４、第１の多結晶シリコン膜１５等が残った状態となっている。
【００７８】
次に、図５（ａ）〜（ｄ）に示す工程を行う。つまり、レジスト１７を除去し、ｐ型シリコン基板１上に埋め込みシリコン酸化膜１３をＬＰＣＶＤ法等により形成した後、エッチバック法により、第１の多結晶シリコン膜１５の上面を露出させる。これにより、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とにおいて、絶縁膜１４及び第１の多結晶シリコン膜１５からなるパターンの隣り合う二つの間が埋め込みシリコン酸化膜１３によって充填され、第１の多結晶シリコン膜１５の上面は露出した構造が得られる。
【００７９】
ここで、埋め込みシリコン酸化膜１３の形成前において露出しているビット線拡散層２の幅に対し、絶縁膜１４及び第１の多結晶シリコン膜１５のパターンの高さが高い場合、ＬＰＣＶＤ法に代えてＨＤＰ−ＣＶＤ法により埋め込みシリコン酸化膜１３を形成するのが良い。このようにすると、より確実な埋め込みを容易に行うことができる。
【００８０】
また、第１の多結晶シリコン膜１５の上面を露出させるための方法として、エッチバック法に代えてＣＭＰ（Chemical Mechanical Polishing）法を用いても良い。このようにすると、埋め込みシリコン酸化膜１３の上面と第１の多結晶シリコン膜１５の上面との間に段差が生じるのを抑制することができる。この結果、後の工程において形成する第２の多結晶シリコン膜１６の表面をより平坦にすることができ、更にその上に後の工程にて形成されるシリサイド層５ｂの断線を防ぐことができる。
【００８１】
次に、図６（ａ）〜（ｄ）に示す工程を行う。まず、ｐ型シリコン基板１の全面（埋め込みシリコン酸化膜１３及び第１の多結晶シリコン膜１５上）に、膜厚約１５０ｎｍの第２の多結晶シリコン膜１６をＬＰＣＶＤ法により堆積する。
【００８２】
次に、行方向に延伸するようにパターニングされたレジスト１８をマスクとしてドライエッチングを行い、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５を選択的に除去する。その後、レジスト１８を除去する。
【００８３】
これにより、メモリセル領域Ｍ１及びＭ２において、行方向に延伸された複数のワード線を形成する。同時に、ビット線裏打ち領域Ｓ１において、その中央部分に幅約２００ｎｍの行方向に延伸するパターンとして、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５を選択的に残す。
【００８４】
このとき、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とにおいて、第２のシリコン酸化膜１２は、第１の多結晶シリコン膜１５に対するエッチングストップ膜として機能する。また、埋め込みシリコン酸化膜１３は、第２の多結晶シリコン膜１６に対するエッチングストップ膜として機能する。
【００８５】
次に、図７（ａ）〜（ｄ）に示す工程を行う。ここでは、ｐ型シリコン基板１の全面に第１の埋め込みシリコン窒化膜１９をＬＰＣＶＤ法により形成した後に、エッチバックを行う。これにより、メモリセル領域Ｍ１及びＭ２とビット線裏打ち領域Ｓ１とにおいて、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５の隣り合うパターンに挟まれた行方向に延びる領域に第１の埋め込みシリコン窒化膜１９を埋め込むと共に、第２の多結晶シリコン膜１６の上面を露出させる。
【００８６】
次に、図８（ａ）〜（ｄ）に示す工程を行う。まず、ビット線裏打ち領域Ｓ１が開口するようにパターニングされたレジスト２０を形成する。次に、該レジスト２０をマスクとして、ビット線裏打ち領域Ｓ１において、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５をドライエッチング法により選択的に除去する。この際、第１の埋め込みシリコン窒化膜１９もマスクとして機能する。また、第２のシリコン酸化膜１２は第１の多結晶シリコン膜１５に対するエッチングストップ膜として、埋め込みシリコン酸化膜１３は第２の多結晶シリコン膜１６に対するエッチングストップ膜として、それぞれ機能する。
【００８７】
次に、図９（ａ）〜（ｄ）に示す工程を行う。ここでは、図８（ａ）〜（ｄ）に示す工程において形成したレジスト２０、埋め込みシリコン酸化膜１３及び第１の埋め込みシリコン窒化膜１９をマスクとして、ビット線裏打ち領域Ｓ１においてボロンイオンのイオン注入を行う。これにより、隣り合うビット線拡散層２同士に挟まれたビット線コンタクト分離領域９ｂの部分のｐ型シリコン基板１の表面に、ｐ型不純物層２１を形成する。
【００８８】
このとき、ビット線コンタクト分離領域９ｂのうちｐ型シリコン基板１の表面から深さ１００ｎｍまでの範囲において、ボロンイオンのピーク濃度を４．０×１０17ｃｍ-3以上とすることにより、隣り合うビット線コンタクト領域９ａ同士の分離特性を十分に得ることができる。
【００８９】
尚、図９（ｂ）に示す通り、ビット線裏打ち領域Ｓ１の行方向について、マスクとして埋め込みシリコン酸化膜１３を用いている。これは、図５（ａ）〜（ｄ）の工程において、絶縁膜１４及び第１の多結晶シリコン膜１５のパターン間の領域を埋め込むように形成したものであり、該領域は、図４（ａ）〜（ｄ）の工程において形成したビット線拡散層２上に位置する。よって、ｐ型不純物層２１は、ビット線拡散層２同士の間に自己整合的に形成され、位置合わせズレを生じることはない。
【００９０】
但し、イオン注入によりｐ型不純物層２１を形成することは必須ではない。ｐ型シリコン基板１の表面付近においてボロンイオン等の不純物濃度が既に十分に高く、隣り合うビット線コンタクト領域９ａ同士の分離特性に問題がないのであれば、本工程のイオン注入を省略する（ｐ型不純物層２１を作らない）ことも可能である。
【００９１】
次に、図１０（ａ）〜（ｄ）に示す工程を行う。ここでは、レジスト２０及び第１の埋め込みシリコン窒化膜１９をマスクとして、ビット線裏打ち領域Ｓ１において弗酸を用いたウェットエッチングを行い、第２のシリコン酸化膜１２及び埋め込みシリコン酸化膜１３を選択的に除去する。これにより、ビット線コンタクト領域９ａにおいてビット線拡散層２の上面を露出させると共に、ビット線コンタクト分離領域９ｂにおいてはシリコン窒化膜１１の上面を露出させて、第１のシリコン酸化膜１０とシリコン窒化膜１１との積層構造を残す。この後、レジスト２０を除去する。
【００９２】
ここで、弗酸を用いたウェットエッチングの場合、シリコン窒化膜のエッチングレートはシリコン酸化膜に比べて小さい。このため、ビット線裏打ち領域Ｓ１において露出している第１の埋め込みシリコン窒化膜１９はほとんどエッチングされずに残存する。また、ビット線コンタクト分離領域９ｂにおいてシリコン窒化膜１１が露出しても、シリコン窒化膜１１はほとんどエッチングされることなく残存する。
【００９３】
但し、弗酸を用いたウェットエッチングにより、埋め込みシリコン酸化膜１３がサイドエッチングされる。ビット線裏打ち領域Ｓ１を微細化するためには、このようなサイドエッチングの量が無視できなくなることが考えられる。そこで、弗酸を用いたウェットエッチングに代えて、ドライエッチングを行うようにしても良い。このとき、シリコン酸化膜に比べてシリコン窒化膜のエッチングレートが十分に低いエッチングガスを選択すればよい。
【００９４】
次に、図１１（ａ）〜（ｄ）に示す工程を行う。ここでは、ｐ型シリコン基板１上の全面にＣｏ、Ｎｉ等の金属をＰＶＤ法により堆積した後に熱処理を行うことにより、シリコンが露出している部分上に自己整合的にシリサイド層を形成する。具体的には、ビット線裏打ち領域Ｓ１においてビット線コンタクト領域９ａに露出しているビット線拡散層２上にはシリサイド層５ａ、メモリセル領域Ｍ１、Ｍ２において露出している第２の多結晶シリコン膜１６上にはシリサイド層５ｂがそれぞれ自己整合的に形成される。
【００９５】
このとき、ビット線裏打ち領域Ｓ１のビット線コンタクト分離領域９ｂにはシリコン窒化膜１１及び第１の埋め込みシリコン窒化膜１９が残存しているため、この領域にはシリサイド層は成長しない。この結果、隣り合うビット線コンタクト領域９ａ同士がシリサイド層５ａを介して短絡することは防止されている。
【００９６】
次に、図１２（ａ）〜（ｄ）に示す工程を行う。まず、ｐ型シリコン基板１上の全面にＣＶＤ法により層間絶縁膜２２を形成する。次に、層間絶縁膜２２に対し、ビット線裏打ち領域Ｓ１におけるビット線コンタクト領域９ａ上のシリサイド層５ａに達するコンタクト６を形成する。その後、コンタクト６に接続する配線層として、ビット線裏打ち配線７を形成する。尚、図１２（ａ）において、層間絶縁膜２２の図示は省略している。
【００９７】
これにより、ビット線拡散層２に対する裏打ち接続を形成し、ビット線抵抗を低減する。
【００９８】
以上により、本実施形態の不揮発性半導体記憶装置が製造される。図４（ａ）〜（ｄ）の工程として説明した通り、ビット線裏打ち領域Ｓ１において、ビット線コンタクト分離領域９ｂはビット線拡散層２に対して自己整合的に形成される。よって、ビット線拡散層２とビット線コンタクト分離領域９ｂとについて合わせズレが生じることはなく、ビット線コンタクト領域９ａの表面にｐ型シリコン基板１が露出することも無い。
【００９９】
従って、ビット線コンタクト領域９ａにおいて、シリサイド層５ａを介してｎ型のビット線拡散層２とｐ型シリコン基板１との短絡が生じるのを防ぐことができる。
【０１００】
また、メモリセルＭ１及びＭ２のビット線拡散層２の幅と、ビット線裏打ち領域Ｓ１におけるビット線コンタクト領域９ａの幅（これは、ビット線拡散層２の幅によって決まる）とは常に一致する。このため、ビット線拡散層２とビット線コンタクト領域９ａとのオーバーラップ幅のバラツキに起因するビット線抵抗のバラツキを無くすことが可能である。
【０１０１】
（第２の実施形態）
以下に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。図１３（ａ）〜（ｄ）は、図３（ａ）〜（ｄ）と同様に、順に平面図、図１３（ａ）のＢ−Ｂ線における断面、Ｃ−Ｃ線における断面及びＤ−Ｄ線における断面を示す。更に、図１４（ａ）〜（ｄ）以降、図２０（ａ）〜（ｄ）までこのような平面図と断面図の関係は同様である。
【０１０２】
また、ここで製造する不揮発性半導体記憶装置は第１の実施形態の不揮発性半導体記憶装置とほぼ同様であるから、同じ構成要素について同じ符号を用いることにより詳しい説明を省略する。また、相違点については製造工程において説明する。
【０１０３】
本実施形態の不揮発性半導体記憶装置を製造するためには、初めに、第１の実施形態において図３（ａ）〜（ｄ）から図５（ａ）〜（ｄ）に示したのと同じ工程を行う。これにより、図５（ａ）〜（ｄ）の構造を得る。
【０１０４】
次に、図１３（ａ）〜（ｄ）に示す工程を行う。まず、ｐ型シリコン基板１上の全面（埋め込みシリコン酸化膜１３及び第１の多結晶シリコン膜１５上）に、膜厚約１５０ｎｍの第２の多結晶シリコン膜１６をＬＰＣＶＤ法により堆積する。
【０１０５】
次に、ビット線裏打ち領域Ｓ１が開口するようにパターニングされたレジスト２３を形成し、これをマスクとして、ビット線裏打ち領域Ｓ１に対してドライエッチングを行う。これにより、ビット線裏打ち領域Ｓ１において第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５を除去し、第２のシリコン酸化膜１２及び埋め込みシリコン酸化膜１３を露出させる。
【０１０６】
このとき、メモリセル領域Ｍ１及びＭ２はレジスト２３によってマスクされているため、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５はエッチングされることなく残存する。
【０１０７】
次に、図１４（ａ）〜（ｄ）に示す工程を行う。これには、図１３（ａ）〜（ｄ）の工程にて形成したレジスト２３（又はその下の第２の多結晶シリコン膜１６）と、埋め込みシリコン酸化膜１３とをマスクとして用い、ビット線裏打ち領域Ｓ１においてボロンイオンのイオン注入を行う。これにより、ビット線コンタクト分離領域９ｂに相当する部分のｐ型シリコン基板１の表面にボロンイオンが注入され、ｐ型不純物層２１が形成される。
【０１０８】
このとき、ビット線コンタクト分離領域９ｂのうちｐ型シリコン基板１の表面から深さ１００ｎｍまでの範囲において、ボロンイオンのピーク濃度を４．０×１０17ｃｍ-3以上とすることにより、隣り合うビット線コンタクト領域９ａ同士の分離特性を十分に得ることができる。
【０１０９】
埋め込みシリコン酸化膜１３は、ビット線拡散層２を形成する際（図４（ｂ）の工程）にマスクとなっていた部分である絶縁膜１４等のパターンの間を埋め込んで形成されたものである。よって、これをマスクとしてイオン注入を行うことにより、ビット線コンタクト領域９ａを構成するビット線拡散層２に対して自己整合的にｐ型不純物層２１を形成することができる。
【０１１０】
但し、イオン注入によりｐ型不純物層２１を形成することは必須ではない。ｐ型シリコン基板１の表面付近においてボロンイオン等の不純物濃度が既に十分に高く、隣り合うビット線コンタクト領域９ａ同士の分離特性に問題がないのであれば、本工程のイオン注入を省略する（ｐ型不純物層２１を作らない）ことも可能である。
【０１１１】
次に、図１５（ａ）〜（ｄ）に示す工程を行う。レジスト２３を除去した後、ｐ型シリコン基板１上の全面に第２の埋め込みシリコン窒化膜２４をＬＰＣＶＤ法により形成する。続いて、エッチバックを行う。これにより、ビット線裏打ち領域Ｓ１において隣り合う埋め込みシリコン酸化膜１３に挟まれた領域に第２の埋め込みシリコン窒化膜２４を埋め込むと共に、メモリセル領域Ｍ１及びＭ２において、第２の多結晶シリコン膜１６の上面を露出させる。この際、第２の多結晶シリコン膜１６の側面を覆うように第２の埋め込みシリコン窒化膜２４が残る。
【０１１２】
次に、図１６（ａ）〜（ｄ）に示す工程を行う。まず、ビット線裏打ち領域Ｓ１を覆うと共に、メモリセル領域Ｍ１及びＭ２において行方向に延伸したパターンを有するレジスト２５を形成する。次に、レジスト２５をマスクとしてドライエッチングを行い、メモリセル領域Ｍ１及びＭ２において第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５を選択的に除去する。
【０１１３】
これにより、ワード線３を形成すると共に、第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５のパターンに挟まれた領域において、第２のシリコン酸化膜１２及び埋め込みシリコン酸化膜１３を露出させる。このとき、ビット線裏打ち領域Ｓ１はレジスト２５によってマスクされているため、この部分はエッチングされない。
【０１１４】
次に、図１７（ａ）〜（ｄ）に示す工程を行う。まず、レジスト２５を除去する。次に、ビット線裏打ち領域Ｓ１を開口させるようにパターニングされたレジスト２６を形成する。該レジスト２６をマスクとして弗酸を用いたウェットエッチングを行い、ビット線裏打ち領域Ｓ１の埋め込みシリコン酸化膜１３を選択的に除去する。
【０１１５】
このとき、メモリセル領域Ｍ１及びＭ２はレジスト２６によりマスクされているため、この部分の埋め込みシリコン酸化膜１３は残存する。また、弗酸を用いるウェットエッチングの場合、シリコン窒化膜のエッチングレートはシリコン酸化膜に比べて小さいため、ビット線裏打ち領域Ｓ１のビット線コンタクト分離領域９ｂの部分の第２の埋め込みシリコン窒化膜２４はほとんどエッチングされずに残存する。
【０１１６】
但し、弗酸を用いたウェットエッチングにより、埋め込みシリコン酸化膜１３がサイドエッチングされる。ビット線裏打ち領域Ｓ１を微細化するためには、このようなサイドエッチングの量が無視できなくなることが考えられる。そこで、弗酸を用いたウェットエッチングに代えて、ドライエッチングを行うようにしても良い。このとき、シリコン酸化膜に比べてシリコン窒化膜のエッチングレートが十分に低いエッチングガスを選択すればよい。
【０１１７】
次に、図１８（ａ）〜（ｄ）に示す工程を行う。初めに、レジスト２６を除去する。次に、ｐ型シリコン基板１上の全面に第３の埋め込みシリコン窒化膜２７をＬＰＣＶＤ法により形成した後、エッチバックを行う。これにより、メモリセル領域Ｍ１及びＭ２において、隣り合う第２の多結晶シリコン膜１６及び第１の多結晶シリコン膜１５のパターンに挟まれた行方向の領域に第３の埋め込みシリコン窒化膜２７を埋め込むと共に、第２の多結晶シリコン膜１６の上面を露出させる。
【０１１８】
また、エッチバックを行う際、同時に、ビット線裏打ち領域Ｓ１のビット線コンタクト領域９ａ上に形成されている第３の埋め込みシリコン窒化膜２７を除去し、ビット線拡散層２を露出させる。
【０１１９】
また、エッチバックのためのドライエッチングは、シリコン窒化膜に比べてシリコン酸化膜のエッチングレートが十分に低くなるエッチングガスを用いる。これにより、ビット線コンタクト領域９ａ上の第３の埋め込みシリコン窒化膜２７の除去が完了するまでにビット線裏打ち領域Ｓ１のビット線コンタクト分離領域９ｂが全て除去されてしまったとしても、第２のシリコン酸化膜１２がエッチングストップ膜として機能する。
【０１２０】
また、このとき、ビット線裏打ち領域Ｓ１のビット線コンタクト分離領域９ｂ上の部分の第２の埋め込みシリコン窒化膜又は絶縁膜１４の側壁に、第３の埋め込みシリコン窒化膜２７がサイドウォールとして残存する。これにより、ビット線裏打ち領域Ｓ１において露出した部分のビット線拡散層２の端部と、ｐ型シリコン基板１中の部分の拡散層の端部との距離を大きくすることが可能である。この結果、後の工程において形成するシリサイド層５ａが横方向に異常成長した場合にも、ビット線拡散層２とｐ型シリコン基板１とがシリサイド層５ａを介して短絡するのを防ぐことができる。
【０１２１】
次に、図１９（ａ）〜（ｄ）に示す工程を行う。ここでは、ｐ型シリコン基板１上の全面にＣｏ、Ｎｉ等の金属をＰＶＤ法により堆積した後、熱処理を行う。これにより、ビット線裏打ち領域Ｓ１において露出しているビット線拡散層２上にシリサイド層５ａ、メモリセル領域Ｍ１及びＭ２において露出している第２の多結晶シリコン膜１６上にシリサイド層５ｂを自己整合的に形成する。形成されるシリサイドは、ＣｏＳｉ、ＮｉＳｉ等である。
【０１２２】
このとき、ビット線裏打ち領域Ｓ１のビット線コンタクト分離領域９ｂ上には第２の埋め込みシリコン窒化膜２４、第３の埋め込みシリコン窒化膜２７、第２のシリコン酸化膜１２等が残存しているため、シリサイド層５ａは形成されない。このため、隣り合うビット線拡散層２同士がシリサイド層５ａを介して短絡するのは防がれている。
【０１２３】
また、ビット線コンタクト領域９ａはビット線拡散層２によって構成されており、ｐ型シリコン基板１は露出していない。そのため、ビット線拡散層２とｐ型シリコン基板１とがシリサイド層５ａを介して短絡することについても防がれている。
【０１２４】
次に、図２０（ａ）〜（ｄ）に示す工程を行う。まず、ｐ型シリコン基板１上の全面に対し、層間絶縁膜２２を形成する。次に、層間絶縁膜２２に対し、ビット線裏打ち領域Ｓ１におけるビット線コンタクト領域９ａ上のシリサイド層５ａに達するように、コンタクト６を形成する。その後、コンタクト６に接続する配線層として、ビット線裏打ち配線７を形成する。これにより、ビット線拡散層２に対する裏打ち接続を形成し、ビット線抵抗を低減する。
【０１２５】
以上により、本実施形態の不揮発性半導体記憶装置が製造される。図１４（ａ）〜（ｄ）の工程として説明した通り、ビット線裏打ち領域Ｓ１において、ビット線コンタクト分離領域９ｂはビット線拡散層２に対して自己整合的に形成される。よって、ビット線拡散層２とビット線コンタクト分離領域９ｂとについて合わせズレが生じることはなく、ビット線コンタクト領域９ａの表面にｐ型シリコン基板１が露出することも無い。
【０１２６】
従って、ビット線コンタクト領域９ａにおいて、シリサイド層５ａを介してｎ型のビット線拡散層２とｐ型シリコン基板１との短絡が生じるのを防ぐことができる。
【０１２７】
また、メモリセルＭ１及びＭ２のビット線拡散層２の幅と、ビット線裏打ち領域Ｓ１におけるビット線コンタクト領域９ａの幅（これは、ビット線拡散層２の幅によって決まる）とは常に一致する。このため、ビット線拡散層２とビット線コンタクト領域９ａとのオーバーラップ幅のバラツキに起因するビット線抵抗のバラツキを無くすことが可能である。
【０１２８】
尚、第１及び第２の実施形態において、図２（ｂ）に示すように、第１のシリコン酸化膜１０、シリコン窒化膜１１及び第２のシリコン酸化膜１２が積層した構造の絶縁膜１４を用いたが、これには限らない。この他に、例えば、第１のシリコン酸化膜１０の代わりにシリコン窒化膜よりも誘電率の高いハフニウム酸化膜等を用いても良い。また、シリコン窒化膜に代えて、窒化アルミニウム等を用いて電子又はホールをトラップするための膜を形成しても良い。
【０１２９】
また、各種の膜の膜厚及び製造法等はいずれも例示であり、記載のものに限るわけではない。
【産業上の利用可能性】
【０１３０】
本発明の不揮発性半導体記憶装置及びその製造方法は、ビット線コンタクト領域におけるシリサイド層を介するビット線拡散層と半導体基板との短絡を防ぐことができ、更に、ビット線抵抗のバラツキを低減することができ、特に、仮想接地式メモリセルアレイを有する不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１３１】
【図１】図１は、本発明の第１及び第２の実施形態に係る不揮発性半導体記憶装置の平面構成を示す図である。
【図２】図２（ａ）及び（ｂ）は、順に、図１におけるＡ−Ａ線及びＢ−Ｂ線における断面を示す図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１及び第２の実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための図であり、要部の平面構成が図３（ａ）に、図３（ａ）のＢ−Ｂ線による断面が図３（ｂ）に、Ｃ−Ｃ線による断面が図３（ｃ）に、Ｄ−Ｄ線による断面が図３（ｄ）に、それぞれ示されている。
【図４】図４（ａ）〜（ｄ）は、図３（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図５】図５（ａ）〜（ｄ）は、図４（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図６】図６（ａ）〜（ｄ）は、図５（ａ）〜（ｄ）に続いて本発明の第１の実施形態における製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図７】図７（ａ）〜（ｄ）は、図６（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図８】図８（ａ）〜（ｄ）は、図７（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図９】図９（ａ）〜（ｄ）は、図８（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１０】図１０（ａ）〜（ｄ）は、図９（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１１】図１１（ａ）〜（ｄ）は、図１０（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１２】図１２（ａ）〜（ｄ）は、図１１（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１３】図１３（ａ）〜（ｄ）は、図５（ａ）〜（ｄ）に続いて、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１４】図１４（ａ）〜（ｄ）は、図１３（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１５】図１５（ａ）〜（ｄ）は、図１４（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１６】図１６（ａ）〜（ｄ）は、図１５（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１７】図１７（ａ）〜（ｄ）は、図１６（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１８】図１８（ａ）〜（ｄ）は、図１７（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図１９】図１９（ａ）〜（ｄ）は、図１８（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図２０】図２０（ａ）〜（ｄ）は、図１９（ａ）〜（ｄ）に続いて製造工程を説明するための図であり、平面構成及び断面をそれぞれ示している。
【図２１】図２１（ａ）及び（ｂ）は、従来の不揮発性半導体記憶装置の平面構成及びビット線裏打ち領域における断面を示す図である。
【図２２】図２２（ａ）及び（ｂ）は、図２１（ａ）及び（ｂ）に示す従来の不揮発性半導体記憶装置において、ビット線拡散層と分離絶縁膜とに合わせズレが生じた場合を説明するための図である。
【図２３】図２３（ａ）及び（ｂ）は、図２２（ａ）及び（ｂ）に説明したズレに伴う問題を回避する従来の技術を説明する図である。
【符号の説明】
【０１３２】
１                  ｐ型シリコン基板
２                  ビット線拡散層
３                  ワード線
５ａ、５ｂ          シリサイド層
６                  コンタクト
７                  配線
９ａ                ビット線コンタクト領域
９ｂ                ビット線コンタクト分離領域
１０                第１のシリコン酸化膜
１１                シリコン窒化膜
１２                第２のシリコン酸化膜
１３                埋め込みシリコン酸化膜
１４                絶縁膜
１５                第１の多結晶シリコン膜
１６                第２の多結晶シリコン膜
１７                レジスト
１８                レジスト
１９                第１の埋め込みシリコン窒化膜
２０                レジスト
２１                ｐ型不純物層
２２                層間絶縁膜
２３                レジスト
２４                第２の埋め込みシリコン窒化膜
２５                レジスト
２６                レジスト
２７                第３の埋め込みシリコン窒化膜
Ｍ１、Ｍ２、Ｍ３    メモリセル領域
Ｓ１、Ｓ２          ビット線裏打ち領域
【図１】
2008311274.tif 000003
【図２】
2008311274.tif 000004
【図３】
2008311274.tif 000005
【図４】
2008311274.tif 000006
【図５】
2008311274.tif 000007
【図６】
2008311274.tif 000008
【図７】
2008311274.tif 000009
【図８】
2008311274.tif 000010
【図９】
2008311274.tif 000011
【図１０】
2008311274.tif 000012
【図１１】
2008311274.tif 000013
【図１２】
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【図１３】
2008311274.tif 000015
【図１４】
2008311274.tif 000016
【図１５】
2008311274.tif 000017
【図１６】
2008311274.tif 000018
【図１７】
2008311274.tif 000019
【図１８】
2008311274.tif 000020
【図１９】
2008311274.tif 000021
【図２０】
2008311274.tif 000022
【図２１】
2008311274.tif 000023
【図２２】
2008311274.tif 000024
【図２３】
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