(57)【要約】【課題】ＰＤＰなどを走査駆動する表示駆動装置において、高速のスキャン動作が可能で、チップサイズを小さくすることができ、低コスト化を図ることができるとともに、カップリングの問題がないようにする。【解決手段】第１の駆動電圧（ＶＤＨ）供給ラインに接続された各ビット共用のプルアップ用スイッチ素子Ｎｕと、プルアップ用スイッチ素子Ｎｕと各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のダイオードＤ１〜ＤＮと、第２の駆動電圧（ＧＮＤ）供給ラインと各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のプルダウン用スイッチ素子Ｎｄ１〜ＮｄＮと、第１の駆動電圧供給ラインとプルダウン用スイッチ素子Ｎｄ１〜ＮｄＮとの間にそれぞれ接続されたビット毎の抵抗素子Ｒ１〜ＲＮとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
表示パネルを走査駆動する表示駆動装置において、
第１の駆動電圧供給ラインに接続されたそれぞれが前記表示駆動装置の単位回路である各ビット共用のプルアップ用スイッチ素子と、
前記プルアップ用スイッチ素子と各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のダイオードと、
第２の駆動電圧供給ラインと前記各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のプルダウン用スイッチ素子と、
前記第１の駆動電圧供給ラインと前記プルダウン用スイッチ素子との間にそれぞれ接続されたビット毎の抵抗素子と、
を備えたことを特徴とする表示駆動装置。
【請求項２】
前記プルダウン用スイッチ素子は、前記プルアップ用スイッチ素子がオフしてからオンすることを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記プルアップ用スイッチ素子は、前記駆動電圧出力端子の出力を制御するシフトレジスタ回路のクロック信号に同期して動作し、オン時間が一定であることを特徴とする請求項１記載の表示駆動装置。
【請求項４】
前記シフトレジスタは一つのＨデータもしくはＬデータを順次シフトさせものであり、前記プルアップ用スイッチ素子および前記プルダウン用スイッチ素子は、前記シフトレジスタ回路の対応する部分に前記一つのＨデータもしくはＬデータがあるときに動作することを特徴とする請求項３記載の表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（以下ＰＤＰという）などの表示パネルを走査駆動する表示駆動装置に関し、特に集積回路化された表示駆動装置に関する。
【背景技術】
【０００２】
希ガスのプラズマ放電に伴うマトリクス電極交点での発光を利用したＰＤＰは、スキャンドライバとデータドライバによりそれぞれ選択された行電極と列電極の交点で発光が行われる。図７はこのようなＰＤＰにおける従来のスキャンドライバＩＣの構成を示すブロック図である。
【０００３】
スキャンドライバＩＣは多数の単位回路（出力回路）を備えており、当該単位回路もしくはその出力をビット（ｂｉｔ）と呼んでいる。スキャンドライバＩＣのデータ端子より入力されたスキャンデータ（ＤＡＴＡ）をクロック信号（ＣＬＫ）に同期してシフトレジスタＳＲ１〜ＳＲＮ（Ｎは整数）により図の矢印方向に転送する。また、ｉ番目のビット（ｉ＝１〜Ｎ）は選択回路ＳＥｉレベルシフタＬＳｉ、Ｈ（Ｈｉｇｈ）サイドのプルアップ用スイッチ素子ＮｕｉおよびＬ（Ｌｏｗ）サイドのプルダウン用スイッチ素子Ｎｄｉを備えており、ビット毎の出力Ｄｏ１〜ＤｏＮが得られる。選択回路ＳＥｉは、表示モードの動作や書き込みモードの動作の選択・切り換えを行うとともに、プルアップ用スイッチ素子Ｎｕｉとプルダウン用スイッチ素子Ｎｄｉとが同時にオン（ＯＮ）しないようにディレイタイム（デッドタイム）の制御を行う。
【０００４】
図８は上記のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。プルアップ用スイッチ素子Ｎｕおよびプルダウン用スイッチ素子ＮｄにはＩＧＢＴが使用されるが、ＩＧＢＴには限定されない。Ｃｉは負荷容量を示している。
【０００５】
シフトレジスタＳＲ１〜ＳＲＮにおいてＳｉに転送されてきたデータがＨレベルのときは、プルダウン用スイッチ素子Ｎｄｉがオンして出力ＤｏｉはＬレベルとなり、ＳＲｉに転送されてきたデータがＬレベルのときは、プルアップ用スイッチ素子Ｎｕｉがオンして出力ＤｏｉはＨレベルとなる。そして、スキャンモードのときは図９に示すように、Ｎビットの出力Ｄｏｉ（ｉ＝１〜Ｎ）において、Ｌレベルの出力が順次出力される。図９は従来のスキャンドライバＩＣの動作を示すタイミングチャートである。出力ＤｏｉがＬレベルのとき、ＰＤＰの対応する行が選択される。
【０００６】
ところで、近年においては、ＰＤＰテレビの低価格化に伴って上記のスキャンドライバＩＣも厳しいコストダウンが要求されてきている。このスキャンドライバＩＣのコストダウンを実現するためには、チップサイズを縮小することが有効である。そこで、Ｈサイドのプルアップ用スイッチ素子Ｎｕ１〜ＮｕＮを抵抗素子Ｒ１〜ＲＮに置き換えることが提案されている。図１０はこのような他の従来のスキャンドライバＩＣの構成を示すブロック図である。また、図１１は図１０のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【０００７】
プルアップ用スイッチ素子Ｎｕｉを抵抗素子Ｒｉに置き換えることにより、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉがなくなるため、それを駆動するレベルシフタＬＳｉも不要となり、省略することができる。スキャンドライバＩＣの場合、５Ｖ程度のロジック信号を１２０Ｖ程度の高圧信号に変換するレベルシフタＬＳ１〜ＬＳＮの占める全面積は全体の１５％程度となるため、このレベルシフタＬＳ１〜ＬＳＮの省略はコストダウンに有効である。
【０００８】
また、この他にも、上記のような表示駆動装置において、大電流の線順次駆動のための駆動電圧供給回路のチップサイズを、特別な回路素子やプロセスを必要とすることなく低減するために、図１１の抵抗素子ＲｉをダイオードＤｉで置き換え、ダイオードＤｉのカソードをプルダウン用スイッチ素子Ｎｄｉに接続するとともに、複数のダイオードのアノードを共通接続してその接続点と駆動電圧ＶＤＨ間にプルアップ用ＰＭＯＳトランジスタを設けたものが提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−１２９１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のようなＰＤＰを駆動する従来の表示駆動装置においては、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉを抵抗素子Ｒｉに置き換えた場合、出力の立ち上がり時にその抵抗素子Ｒｉを通して負荷容量Ｃｉに充電を行うため（図１１の破線矢印参照）、図１２に示すように、抵抗素子Ｒｉの値が高いと出力（図１１ではＤｏ１として示す）の立ち上がり時間が遅くなるという問題がある。図１２は従来のスキャンドライバＩＣにおける出力波形を示す図である。同図のＡは図８に示す回路の出力波形、Ｂ，Ｃは図１１に示す回路の出力波形を示しており、Ｂは抵抗素子Ｒｉの値が０．７ｋΩの場合、Ｃは抵抗素子Ｒｉの値がそれ以上に大きい場合である。
【００１０】
スキャンドライバＩＣの場合、ＰＤＰの仕様上高速のスキャン動作が必要なため、出力の立ち上がり時間は約３００ｎｓ以内に抑えなければならない。図８に示す従来の回路では、Ｌサイドのプルダウン用スイッチ素子Ｎｄｉは約５０ｎｓで立ち下げる駆動能力があり、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉは約１５０ｎｓで立ち上げる駆動能力がある。しかし、図１１に示す従来の回路では、立ち上がり時間を約３００ｎｓ以内にするためには抵抗素子Ｒｉの値を０．７ｋΩ程度にする必要があり、この場合、出力がＬレベルのときにＶＤＨ−ＧＮＤ間に大きな貫通電流が流れてしまう。この貫通電流はＶＤＨ＝１２０Ｖで約１７０ｍＡにもなるため、消費電流としても、また貫通電流により発生する発熱としても、ＰＤＰの仕様上大きな問題となる。
【００１１】
また、特許文献１に示されているものは、段落〔００５２〕に記載されているように、１つの表示動作周期において、多数（出力駆動部の総数（上のＮに相当）の１／４から１を減じた数）の出力駆動部で、図８，１１のＮｕｉ，Ｎｄｉに相当するトランジスタが両方ともオフ（ＯＦＦ）して出力がハイインピーダンスの状態になってしまう。また、「直前のＶＨの電圧を保持する」との記載があるが、これは出力端に付随する寄生容量によってＶＨが保持されているということであり、本質的には危うい状況で、ノイズに弱い状態になっており、隣接素子がオンして大電流が流れたときにカップリング（クロストーク）の問題が生じ、ＰＤＰの表示品質に悪影響を与える恐れがある。
【００１２】
さらに、段落〔００７１〕には「同時刻でみると……カップリングの影響を受けやすくなるという問題がある」ので、制御系統数を少なくする旨の記載があるが、系統数を増やしたとしても、本質的にカップリングの影響を除去できるものではない。特に、ＰＤＰは大画面化が進んでおり、隣接素子に流れる電流も大きくなる傾向があり、カップリングの影響は決して無視できない問題である。
【００１３】
本発明は、このような点に鑑みてなされたものであり、高速のスキャン動作が可能で、チップサイズを小さくすることができ、低コスト化を図ることができるとともに、カップリングの問題もない表示駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記課題を解決するために、表示パネルを走査駆動する表示駆動装置において、第１の駆動電圧供給ラインに接続されたそれぞれが前記表示駆動装置の単位回路である各ビット共用のプルアップ用スイッチ素子と、前記プルアップ用スイッチ素子と各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のダイオードと、第２の駆動電圧供給ラインと前記各ビットの駆動電圧出力端子との間にそれぞれ接続されたビット毎のプルダウン用スイッチ素子と、前記第１の駆動電圧供給ラインと前記プルダウン用スイッチ素子との間にそれぞれ接続されたビット毎の抵抗素子と、を備えたことを特徴とする表示駆動装置が提供される。
【発明の効果】
【００１５】
本発明の表示駆動装置は、プルアップ用スイッチ素子を各ビットで共用し、各ビットの出力を立ち上げるときに当該プルアップ用スイッチ素子を短時間オンし、出力が立ち上がると抵抗素子によりＨ（ハイ）出力を維持するので、高速のスキャン動作が可能で、チップサイズを小さくすることができ、低コスト化を図ることができるとともに、カップリングの問題もないという利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態のスキャンドライバＩＣの構成を示すブロック図である。このスキャンドライバＩＣは、図示しないデータドライバＩＣとともにＰＤＰを駆動する表示駆動装置を構成するものである。
【００１７】
上記のスキャンドライバＩＣは多数の単位回路（出力回路）を備えており、当該単位回路もしくはその出力をビット（ｂｉｔ）と呼んでいる。スキャンドライバＩＣのデータ端子より入力されたデータをクロック信号に同期してシフトレジスタＳＲ１〜ＳＲＮにより図の矢印方向に転送する。また、ｉ番目のビット（ｉ＝１〜Ｎ）は選択回路ＳＥｉ、抵抗素子Ｒｉ、ダイオードＤｉ、Ｌサイドのプルダウン用スイッチ素子Ｎｄｉを備えており、ビット毎の出力Ｄｏ１〜ＤｏＮが得られる。さらに各ビット共用（共通）のＨサイドのプルアップ用スイッチ素子Ｎｕと、レベルシフタＬＳと、選択回路ＳＥを備えている。選択回路ＳＥ，ＳＥｉは、表示モードの動作や書き込みモードの動作の選択・切り換えを行うとともに、プルアップ用スイッチ素子Ｎｕとプルダウン用スイッチ素子Ｎｄｉとが同時にオンしないように、プルアップ用スイッチ素子Ｎｕがオフしてからプルダウン用スイッチ素子Ｎｉがオンするように制御する。
【００１８】
図２は第１の実施の形態のスキャンドライバＩＣにおける出力回路の構成を示す図である。各ビット共用のプルアップ用スイッチ素子Ｎｕは、第１の駆動電圧ＶＤＨが供給される第１の駆動電圧供給ラインに接続され、このプルアップ用スイッチ素子Ｎｕと各ビットの駆動電圧出力端子との間にそれぞれビット毎のダイオードＤ１〜ＤＮが接続されている。また、ビット毎のプルダウン用スイッチ素子Ｎｄ１〜ＮｄＮは、第２の駆動電圧ＧＮＤが供給される第２の駆動電圧供給ラインと各ビットの駆動電圧出力端子との間にそれぞれ接続され、このビット毎のプルダウン用スイッチ素子Ｎｄ１〜ＮｄＮと第１の駆動電圧供給ラインとの間にそれぞれビット毎の抵抗素子Ｒ１〜ＲＮが接続されている。
【００１９】
上記プルアップ用スイッチ素子Ｎｕおよびプルダウン用スイッチ素子Ｎｄ１〜ＮｄＮにはＩＧＢＴが使用されるが、ＩＧＢＴに限定されることはない。Ｃ１〜ＣＮは各ビットの負荷容量を示している。
【００２０】
シフトレジスタＳＲ１〜ＳＲＮにおいてＳＲｉ（ｉ＝１〜Ｎ）に転送されてきたスキャンデータがＨレベルのときは、プルダウン用スイッチ素子Ｎｄｉがオンして出力ＤｏｉはＬレベルとなり、ＳＲｉに転送されてきたスキャンデータがＬレベルのときは、プルアップ用スイッチ素子Ｎｕがオンして出力Ｄｏ１〜ＤｏＮはＨレベルとなる。そして、スキャンモードのときは、Ｎビットの出力Ｄｏｉ（ｉ＝１〜Ｎ）において、Ｌレベルの出力が順次出力される（スキャンデータのレベルとプルダウン用スイッチ素子Ｎｄｉおよびプルアップ用スイッチ素子Ｎｕのオン・オフの関係が逆であってもよい。逆の場合はシフトレジスタＳＲ１〜ＳＲＮにおいてスキャンデータとしてＬレベルが順次転送されることになる。）。
【００２１】
プルアップ用スイッチ素子Ｎｕは、駆動電圧出力端子の出力Ｄｏ１〜ＤｏＮを制御するシフトレジスタＳＲ１〜ＳＲＮのクロック信号に同期して動作し、オン時間はクロック周波数に依存せず、２００ｎｓ程度で一定である。また、プルアップ用スイッチ素子Ｎｕおよびプルダウン用スイッチ素子Ｎｄｉは、シフトレジスタＳＲ１〜ＳＲＮのＳＲｉにスキャンデータがあるときに動作する。
【００２２】
第１の実施の形態のスキャンドライバＩＣにおいては、各ビットの出力の立ち上がり時に共用のプルアップ用スイッチ素子Ｎｕをオンさせることにより、出力の立ち上がり時間を高速にすることができる。また、出力の立ち上がり時の負荷容量Ｃ１〜ＣＮへの充電を共用のプルアップ用スイッチ素子Ｎｕで行うため、抵抗素子Ｒ１〜ＲＮの値を大きくすることができ、消費電流を抑えることができる。さらに、各ビットのレベルシフタが不要となるので、チップサイズを縮小することができる。
【００２３】
すなわち、第１の実施の形態では、図１０、図１１に示す従来の回路に各ビット共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳ、選択回路ＳＥを付加し、プルアップ用スイッチ素子Ｎｕ（のエミッタ）と各駆動電圧出力端子との間にダイオードＤ１〜ＤＮを接続した構成となっている。ダイオードＤ１〜ＤＮの総面積は図７に示す従来の集積回路におけるチップ面積の２％程度であり、レベルシフタ（図７のＬＳ１〜ＬＳＮ）の総面積よりはるかに小さく、これを新たに接続しても十分チップサイズの縮小化を図ることができる。また、共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳ、選択回路ＳＥは、その配置場所に大きな制約はなく、チップサイズに影響のないよう（もしくは影響を最小にするよう）にレイアウトすることができる。
【００２４】
図３は第１の実施の形態のスキャンドライバＩＣの動作を示すタイミングチャートである。出力Ｄｏｉ（ｉ＝〜Ｎ）がＬレベルのとき、ＰＤＰの対応する行が選択される。また。図４は第１の実施の形態のスキャンドライバＩＣにおける出力波形を示す図である。
【００２５】
共用のプルアップ用スイッチ素子Ｎｕは、クロック信号の立ち上がりから約２００ｎｓの一定期間だけオンするようになっている。この期間、プルダウン用スイッチ素子Ｎｄ１〜ＮｄＮはオフするように制御されるが、これは、両者がオンの期間があると貫通電流が流れるためである。実際には、プルアップ用スイッチ素子Ｎｕがオフすると同時にプルダウン用スイッチ素子Ｎｄｉがオンする。
【００２６】
プルダウン用スイッチ素子Ｎｄ１〜ＮｄＮは、５０ｎｓ程度で出力Ｄｏ１〜ＤｏＮを立ち下げる駆動能力があり、クロック信号の立ち上がりから２００ｎｓ程度の遅れがあっても計２５０ｎｓで立ち下げることができる。この時間は３００ｎｓ以内であり、問題にはならない。また、出力の立ち上がりは、共用のプルアップ用スイッチ素子Ｎｕが１５０ｎｓで立ち上げる駆動能力があるので、オン期間は２００ｎｓで十分である。
【００２７】
このように、第１の実施の形態のスキャンドライバＩＣは、プルアップ用スイッチ素子をＮｕ各ビットで共用し、各ビットの出力を立ち上げるときに当該プルアップ用スイッチ素子を短時間（２００ｎｓ）オンし、出力が立ち上がると抵抗素子Ｒ１〜ＲＮによりＨレベルの出力を維持するので、高速のスキャン動作が可能で、チップサイズを小さくすることができ、低コスト化を図ることができるとともに、カップリングの問題もないという利点がある。
【００２８】
具体的には、チップ面積を１３〜１５％縮小することが可能となり、大きなコストダウンを図ることができる。また、抵抗素子Ｒ１〜ＲＮの値を１０ｋΩ程度に設定することにより、消費電流を図１０、図１１に示す回路の１／１０以下に低減することができ、図７、図８に示す回路とほぼ同等の消費電流にすることができる。
【００２９】
実際の表示パネルでは、走査線の数が多いため、図５に示すようにスキャンドライバＩＣを複数個カスケード接続して使用する。図５はスキャンドライバＩＣのＰＤＰにおける接続状態を示すブロック図である。ここでは、例として９６ビットの４個のスキャンドライバＩＣ１〜４を接続した場合を示している。
【００３０】
第１の実施の形態のスキャンドライバＩＣでは、クロック信号の立ち上がりに同期して共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳが常に動作する。そして、実際の表示パネルのスキャン動作では複数個のスキャンドライバＩＣのうち動作している（スキャンデータが入力されている）スキャンドライバＩＣは１個だけであるので、その他のスキャンドライバＩＣの共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳは動作しないようにすることが、システム全体の消費電流を低減するためにも望ましい。
【００３１】
図６はこのように非動作時（スキャンデータが入力されていない）に共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳが動作しないようにした本発明の第２の実施の形態のスキャンドライバＩＣの構成を示すブロック図である。
【００３２】
第２の実施の形態のスキャンドライバＩＣでは、各ビットのシフトレジスタＳＲ１〜ＳＲ（Ｎ＋１）の出力をノア（ＮＯＲ）回路１０に入力することで、シフトレジスタＳＲ１〜ＳＲ（Ｎ＋１）内にスキャンデータがないことを検知する。ＳＲ（Ｎ＋１）はＳＲＮからスキャンデータが排出される瞬間の動作を安定させることを目的として、シフトレンジスタの段数をＮから（Ｎ＋１）に増やすために付加されたものである。なお次段のスキャンドライバＩＣのＳＲ１の入力にはＳＲＮの出力が接続される。そして、スキャンデータがないときは、選択回路ＳＥにより共用のプルアップ用スイッチ素子Ｎｕ、レベルシフタＬＳが動作しないようにする。これにより、消費電流を大幅に低減することができる。なお、もしＳＲ（Ｎ＋１）がないと、ＳＲＮからスキャンデータが排出された瞬間に共用のプルアップ用スイッチ素子ＮｕとレベルシフタＬＳがオフするので、各スキャンドライバＩＣの最終ｂｉｔ（ＤｏＮ）の立ち上がり波形出力が遅くなるという問題が生じる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施の形態のスキャンドライバＩＣの構成を示すブロック図である。
【図２】第１の実施の形態のスキャンドライバＩＣにおける出力回路の構成を示す図である。
【図３】第１の実施の形態のスキャンドライバＩＣの動作を示すタイミングチャートである。
【図４】第１の実施の形態のスキャンドライバＩＣにおける出力波形を示す図である。
【図５】スキャンドライバＩＣのＰＤＰにおける接続状態を示すブロック図である。
【図６】本発明の第２の実施の形態のスキャンドライバＩＣの構成を示すブロック図である。
【図７】従来のスキャンドライバＩＣの構成を示すブロック図である。
【図８】従来のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【図９】従来のスキャンドライバＩＣの動作を示すタイミングチャートである。
【図１０】他の従来のスキャンドライバＩＣの構成を示すブロック図である。
【図１１】他の従来のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【図１２】従来のスキャンドライバＩＣにおける出力波形を示す図である。
【符号の説明】
【００３４】
１〜４  スキャンドライバＩＣ
１０  ノア回路
Ｃ１〜ＣＮ  負荷容量
Ｄ１〜ＤＮ  ダイオード
ＬＳ  レベルシフタ
Ｎｄ１〜ＮｄＮ  プルダウン用スイッチ素子
Ｎｕ  プルアップ用スイッチ素子
Ｒ１〜ＲＮ  抵抗素子
ＳＥ，ＳＥ１〜ＳＥＮ  選択回路
ＳＲ１〜ＳＲＮ，ＳＲ（Ｎ＋１）  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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