(57)【要約】【課題】  半導体装置をウェハー状態で出荷する場合には、ダイシングラインに配置された特性チェック素子の測定が可能であり、半導体装置設計に関する情報が漏洩するという問題がある。【解決手段】  特性チェック素子のトランジスタのゲート電極にはダイシングライン内の測定パッドの他に、半導体装置内測定パッドを追加配置する。Ｐ／Ｗ工程において半導体装置内測定パッドからの電圧供給により、トランジスタのゲート絶縁膜を破壊する。トランジスタのゲート絶縁膜が破壊されることで、新たな電流経路が生じ、正確な特性チェック素子の特性を測定できなくすることができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ダイシングライン内に設けられた特性チェック素子と、半導体装置内に配置され前記特性チェック素子に接続された半導体装置内測定パッドと、を備え、ウェハー状態で実施する半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記特性チェック素子の機能を破壊することを特徴とする半導体装置。
【請求項２】
前記半導体装置内測定パッドと前記特性チェック素子との接続配線は、半導体装置の外周に設けられたサブ接続配線の一部を切断し、切断した箇所を横断するように配置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ウェハー内に配置された複数の前記半導体装置内測定パッドを、ダイシングラインにおいて共通に接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記特性チェック素子はチェックトランジスタであり、そのドレイン、ソースはそれぞれの測定パッドに、そのゲートは測定パッドと半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記チェックトランジスタのゲートを破壊することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記特性チェック素子は複数のチェックトランジスタから構成され、そのドレインはそれぞれ個別の測定パッドに、ソースは共通の測定パッドに、ゲートは共通の測定パッドと前記半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記複数のチェックトランジスタのゲートを破壊することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記チェック抵抗素子の一部と前記半導体装置内測定パッドとに接続され、ドレインとソースをサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記トランジスタは、ダイシングラインに配置され、前記トランジスタのゲートと前記チェック抵抗素子の一部との接続配線は前記チェック抵抗素子を構成する導電配線層またはその下層の導電配線層のいずれかにより接続することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記半導体装置内測定パッドに接続され、１つの拡散層を前記チェック抵抗素子の一部に接続され、残りの１つの拡散層をサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記トランジスタは、ダイシングラインに配置され、前記トランジスタの１つの拡散層と前記チェック抵抗素子の一部との接続配線は前記チェック抵抗素子を構成する導電配線層またはその下層の導電配線層のいずれかにより接続することを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に電気特性をチェックするための特性チェック素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置は多くの製造工程を経て製造され、顧客に出荷される。半導体装置の前工程（拡散工程）として半導体基板（サブ）に成膜工程、フォトリソグラフィ工程、不純物拡散工程が繰り返し実施される。これらの多くの工程を経て、複数の半導体装置が形成されたウェハーが完成する。完成したウェハーは、形成された半導体装置の機能動作確認のためのテスト（以下、Ｐ／Ｗと略記する）工程が実施され、良否判定される。さらに後工程（組立工程）としてウェハーはダイシングされ、個々の半導体装置に分離個片化される。その後パッケージング工程、最終テスト工程を経て、プラスティック樹脂等に封入した製品として出荷される。
【０００３】
半導体装置には、これら多くの製造工程を評価するために特性チェック素子が設けられている。この特性チェック素子を測定し、その測定結果を各製造工程の条件見直しや、不具合解析に利用している。これらの特性チェック素子をチェックすることで、半導体メーカの製造条件が明確になる。従って特性チェック素子には、半導体メーカの機密事項が多く含まれることになる。そのため一般的に、特性チェック素子は半導体装置を分離個片化するためのダイシングラインに設けられている。ダイシングラインに設けられた特性チェック素子は、ダイシング時に破壊され、出荷される状態では測定不可能となる。そのため半導体メーカの機密事項が外部へ漏洩することはなかった。
【０００４】
しかし、最近は電子機器の更なる小型化のために顧客側において、半導体装置がMulti Chip Package等として組み立てられるケースが多くなっている。この場合には、出荷先の顧客側で他の半導体装置と組み合わせ、プラスティック樹脂に封入し、製品化する。この様な顧客に対しては、ウェハー状態の半導体装置が出荷されることになる。ウェハー状態で出荷される半導体装置の特性チェック素子は、その測定を困難にする手段が講じられていない。そのため測定パッドに針を立てる事で、容易に特性チェック素子を測定する事が可能である。
【０００５】
この特性チェック素子を測定した結果を解析する事でトランジスタ特性や配線材料の抵抗値など半導体装置設計及び製造に関する機密事項を容易に類推する事が出来る。つまり競合他社に半導体装置設計に関する情報が漏洩する虞がある。半導体メーカとしては先端プロセスで製造された半導体装置の特性が測定され、半導体装置設計に関する情報が外部に漏洩することは、大きな知的財産を失うことになる。このように特性チェック素子を測定されることは、半導体メーカの知的財産を失い、大きな損失を被るという問題がある。
【０００６】
特性チェック素子を備えたウェハーについて図１を参照して説明する。図１（Ａ）にウェハーの平面図、図１（Ｂ）に特性チェック素子のパッド配置図、図１（Ｃ）に特性チェック素子のトランジスタ接続図を示す。ウェハー１には、縦横十文字にダイシングライン３が配置され、四辺をこのダイシングライン３に囲まれた複数の半導体装置２がマトリクス状に配置されている。ダイシングライン３の一部には、製造上の特性を管理する為のトランジスタ等の特性チェック素子４が配置されている。特性チェック素子４として、例えば３個のチェックトランジスタ７から構成される。チェックトランジスタ７のドレイン（Ｄ）は、それぞれ個別の測定パッド６に接続されている。ゲート（Ｇ）及びソース（Ｓ）はそれぞれ共通の測定パッド６に接続されている。
【０００７】
半導体装置２の外周には、サブ接続配線９が配線されたサブ接続配線領域１１が形成されている。その内部にはボンディングパッド５を含む半導体回路領域１０が形成されている。ボンディングパッド５は、Ｐ／Ｗ工程における針立て用のパッドであり、かつ外部端子との接続用のパッドである。チェックトランジスタ７のドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）用の測定パッド６に針立てすることで、チェックトランジスタの特性が測定できる。顧客がこのようなウェハー状態で半導体装置を入手する場合、チェックトランジスタ７を容易に測定する事が可能で有る。測定したトランジスタの特性を解析する事で半導体装置設計及び製造に関する機密事項を容易に類推出来る。このように競合他社に半導体装置設計に関する情報が漏洩するという問題がある。
【０００８】
ウェハーの特性チェック素子を測定出来ない様にする手段として、種々の方法がある。例えば、「レーザーを照射して素子を破壊する。」、「素子に接続する配線を物理的に切断する。」、「ダイシングライン内にある素子に針を立て、電圧、電流を印加して破壊する。」等が考えられる。しかし、いずれの方法もウェハー内に配置した特性チェック素子に対し個別に実施する必要がある。そのために、新たに特性チェック素子を破壊する為に新規の工程を設ける必要が生じる事となりコスト増となるという問題が発生する。
【０００９】
半導体チップ内に設けられた特性チェック素子や、ダイシングラインに関する先行特許文献として下記文献がある。特許文献１（特開2002-93868）では、特性チェック素子をダイシングライン、パッドを半導体チップ内に設けている。ダイシング時にチェック素子及び接続配線は切断し、その後の特性チェック素子の測定を不可能にしている。特許文献２（特開2005-150514）では、ダイシング検知器からの信号により検査対象回路を測定不能としている。特許文献３（特開2000-349130）では、特性チェック素子の測定パッド間にディプレッション型トランジスタを接続し、トランジスタのゲートにはヒューズ素子を介してパッドに接続する。ヒューズ素子を切断することで特性チェック素子を測定不能としている。
【００１０】
特許文献４（特開2006-41236）では、ボンディングパッドに接続された測定パッドをダイシングラインに設ける。チップ領域とダイシングラインの境界における接続配線を下層配線とし、ダイシング時のめくれを防止している。特許文献５（特開2002-217196）では、ダイシングラインに特性チェック素子を避けるようにウェハー遠端までの配線を設け、ウェハーの中央部と外周部でのメッキ析出速度を均一にしている。
【００１１】
特許文献６（特開2003-332398）では、ダイシングラインの特性チェック素子の拡散領域をアルミパターンで遮光している。特許文献７（特開2005-116606）では、測定パッドを導電性有機膜で形成する。テスト後には有機膜を溶剤で除去することで測定できなくする。特許文献８（特開2004-47535）、特許文献９（特開平5-47892）では、特性チェック素子をダイシングラインに、測定パッドをチップ内に設けている。しかしこれらの先行文献においては、本発明の上記した問題、及びその解決技術を示唆する事柄に関しては何ら記載されていない。
【００１２】
【特許文献１】特開２００２−９３８６８号公報
【特許文献２】特開２００５−１５０５１４号公報
【特許文献３】特開２０００−３４９１３０号公報
【特許文献４】特開２００６−４１２３６号公報
【特許文献５】特開２００２−２１７１９６号公報
【特許文献６】特開２００３−３３２３９８号公報
【特許文献７】特開２００５−１１６６０６号公報
【特許文献８】特開２００４−４７５３５号公報
【特許文献９】特開平５−４７８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したようにウェハー状態で顧客に出荷される場合には、特性チェック素子の測定が可能となる。その特性チェック素子を測定解析することで、半導体装置設計及び製造に関する機密事項が外部に漏洩するという問題がある。本発明が解決しようとする課題は、ウェハー状態で出荷される半導体装置において半導体装置設計及び製造に関する情報の漏洩を防止する事である。既存の工程内で特性チェック素子を破壊し、正確な測定値を示さない状態にしてウェハー出荷する。特性チェック素子を破壊することで、トランジスタ特性などの半導体装置設計及び製造に関する情報の漏洩を防止可能な特性チェック素子を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１５】
本発明の半導体装置は、ダイシングライン内に設けられた特性チェック素子と、半導体装置内に配置され前記特性チェック素子に接続された半導体装置内測定パッドと、を備え、ウェハー状態で実施する半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記特性チェック素子の機能を破壊することを特徴とする。
【００１６】
本発明の半導体装置における前記半導体装置内測定パッドと前記特性チェック素子との接続配線は、半導体装置の外周に設けられたサブ接続配線の一部を切断し、切断した箇所を横断するように配置することを特徴とする。
【００１７】
本発明の半導体装置においては、ウェハー内に配置された複数の前記半導体装置内測定パッドを、ダイシングラインにおいて共通に接続することを特徴とする。
【００１８】
本発明の半導体装置における前記特性チェック素子は、チェックトランジスタであり、そのドレイン、ソースはそれぞれの測定パッドに、そのゲートは測定パッドと半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記チェックトランジスタのゲートを破壊することを特徴とする。
【００１９】
本発明の半導体装置における前記特性チェック素子は、複数のチェックトランジスタから構成され、そのドレインはそれぞれ個別の測定パッドに、ソースは共通の測定パッドに、ゲートは共通の測定パッドと前記半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記複数のチェックトランジスタのゲートを破壊することを特徴とする。
【００２０】
本発明の半導体装置における前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記チェック抵抗素子の一部と前記半導体装置内測定パッドとに接続され、ドレインとソースをサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする。
【００２１】
本発明の半導体装置における前記トランジスタは、ダイシングラインに配置され、前記トランジスタのゲートと前記チェック抵抗素子の一部との接続配線は前記チェック抵抗素子を構成する導電配線層またはその下層の導電配線層のいずれかにより接続することを特徴とする。
【００２２】
本発明の半導体装置における前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記半導体装置内測定パッドに接続され、１つの拡散層を前記チェック抵抗素子の一部に接続され、残りの１つの拡散層をサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする。
【００２３】
本発明の半導体装置における前記トランジスタは、ダイシングラインに配置され、前記トランジスタの１つの拡散層と前記チェック抵抗素子の一部との接続配線は前記チェック抵抗素子を構成する導電配線層またはその下層の導電配線層のいずれかにより接続することを特徴とする。
【発明の効果】
【００２４】
本発明の半導体装置は、半導体装置内に測定パッドを追加配置する。ウェハー状態で実施する半導体装置動作確認工程（Ｐ／Ｗ）時に、半導体装置内測定パッドに電圧を印加し、特性チェック素子の機能を破壊する。出荷時点では特性チェック素子の機能が破壊されていることで、半導体装置設計及び製造に関する情報の漏洩を防止できる効果が得られる。また既存の工程である半導体装置動作確認工程で特性チェック素子の機能を破壊することで、追加工程は不要であり、半導体装置のコスト増にならないという効果も得られる。本発明によれば、特別な追加工程を必要としないで特性チェック素子の機能が破壊でき、半導体装置設計及び製造に関する情報の漏洩を防止できる半導体装置を提供できる。
【発明を実施するための最良の形態】
【００２５】
本発明の半導体装置の実施形態について、以下図面を参照して詳細に説明する。
【実施例１】
【００２６】
本発明における半導体装置の第１の実施例について、図２、３を参照して説明する。実施例１の特性チェック素子として、３個のチェックトランジスタを例として示している。図２（Ａ）にウェハーの平面図、図２（Ｂ）に特性チェック素子のパッド配置図、図２（Ｃ）に特性チェック素子のトランジスタ接続図を示す。図３（Ａ）にウェハーの平面図、図３（Ｂ）にウェハーの拡大平面図、図３（Ｃ）に図３（Ｂ）のラインＡ−Ａ’におけるサブ接続配線の断面図を示す。
【００２７】
ウェハー１には、四辺をダイシングライン３に囲まれた複数の半導体装置２がマトリクス状に配置されている。それぞれの半導体装置２を個片分離するためのダイシングライン３が縦横十文字に形成されている。ダイシングライン３の一部には、製造上の特性を管理する為のトランジスタ等の特性チェック素子４が配置されている。図２（Ａ）では縦横にそれぞれ２個、計４個の特性チェック素子４を示す。それぞれの特性チェック素子４は３個のチェックトランジスタ７から構成されている。チェックトランジスタ７のドレイン（Ｄ）は、それぞれ個別の測定パッド６に接続される。ゲート（Ｇ）及びソース（Ｓ）はそれぞれ共通の測定パッド６に接続される。これらチェックトランジスタ７及び測定パッド６は、すべてダイシングライン３内に配置されている。
【００２８】
半導体装置２の外周には、サブ接続配線９が配線されたサブ接続配線領域１１が形成され、その内部にはボンディングパッド５を含む半導体回路領域１０が形成されている。このボンディングパッドの１つを半導体回路内測定パッド８として、３個のチェックトランジスタ７のゲート（Ｇ）に共通接続する。半導体装置内に半導体回路内測定パッド８を配置する理由は、ウェハー状態でのＰ／Ｗ工程で使用するプローブカードを特殊な構造にする事なく、実現することである。この半導体装置内測定パッド８の大きさは、ウェハー状態で実施する半導体装置の動作確認を実施する際にプロービング（針立て）が出来る大きさで有ればよい。従って通常のボンディングパッド５の大きさよりも小さくてもよい。
【００２９】
また一般的に、ダイシングライン３と半導体装置内の測定パッド８との間には、半導体基板（サブ）に接続するためのサブ接続配線９が配線されている。ダイシングライン３内の特性チェック素子４と半導体装置内測定パッド８とを接続する場合は、図２（Ｂ）に示すようにサブ接続配線９の一部分を切断し接続すればよい。またサブ接続配線９として使用されていない導電配線層を用いて接続することも可能である。
【００３０】
サブ接続配線９の役割は、半導体装置領域とダイシングライン領域を明確化する事と、半導体基板（サブ）に電位を与える事である。図３にサブ接続配線の断面構造と半導体装置との関係を図示している。図３（Ａ）にウェハーの平面図、図３（Ｂ）にウェハーの部分拡大平面図、図３（Ｃ）に図３（Ｂ）のラインＡ−Ａ’におけるサブ接続配線の断面図を示す。サブ接続配線９は半導体内部回路１０の四辺を囲む構造となっており、半導体装置２の外周に配置されている。サブ接続配線９の断面構造は、それぞれの絶縁膜中に複数の配線層を備えている。
【００３１】
図３（Ｃ）においては、サブ接続配線９−０は半導体基板（サブ）に形成された拡散配線層、サブ接続配線９−１は第１層の導電配線層、サブ接続配線９−２は第２層の導電配線層、サブ接続配線９−３は第３層の導電配線層から構成される。それぞれのサブ接続配線はコンタクトプラグにより接続する。従ってこのサブ接続配線の一部を切断しても、半導体装置の機能が低下する事はない。図２の場合では、例えばサブ配線９を構成する上層配線層のサブ接続配線９−３の一部分を切断する。この場合でも下層のサブ接続配線９−０、９−１、９−２により接続している。サブ接続配線を構成する導電配線層の１つの層の一部を切断、あるいは１つの導電配線層を使用しなくても問題はない。
【００３２】
図２に示す実施例１の動作を説明する。チェックトランジスタの特性を測定する場合には、トランジスタのゲート測定パッド（Ｇ）にゲート電圧、ソース測定パッド（Ｓ）に ソース電圧を与え、ドレイン測定パッド（Ｄ）にドレイン電圧を供給する。このときのドレイン電圧とドレイン電流値をモニターし、トランジスタ特性を測定する。半導体装置は、拡散工程完了後に特性チェック素子の特性チェック後に、ウェハー状態で電気的な動作確認をする工程(Ｐ/Ｗ工程)を実施し、良品と不良品とを判定分類している。
【００３３】
Ｐ／Ｗ工程内で、半導体装置内測定パッド８に電圧を印加する。電圧を印加する事で、半導体装置内測定パッド８に接続されているチェックトランジスタ７のゲート絶縁膜を破壊する。一般的にトランジスタは、ゲート絶縁膜が破壊されるとゲート端子とソース端子及びドレイン端子間に新たな電流経路が生じ、正確な特性を示さない。よって、半導体装置内測定パッド８に電圧印加した後は、チェックトランジスタの正確な特性を測定する事が出来なくなる。
【００３４】
本実施例においては、特性チェック素子のチェックトランジスタのゲート電極にはダイシングライン内の測定パッドの他に、半導体装置内測定パッドを追加配置する。特性チェック素子測定後、Ｐ／Ｗ工程において半導体装置内測定パッドからの電圧供給により、チェックトランジスタのゲート絶縁膜を破壊する。トランジスタのゲート絶縁膜が破壊されることで、ゲート端子とソース端子及びドレイン端子間に新たな電流経路が生じ、正確なトランジスタ特性は測定できなくすることができる。本実施例によれば、既存の工程であるＰ／Ｗ工程において特性チェック素子の機能を破壊でき、半導体装置設計及び製造に関する情報の漏洩を防止できる半導体装置が得られる。
【実施例２】
【００３５】
本発明における半導体装置の第２の実施例について、図４〜９を参照して説明する。実施例２の特性チェック素子としては、チェック抵抗素子を例として示している。チェック抵抗素子は電圧を印加しただけでは破壊が困難である。そこで、特性チェック素子の抵抗素子と、容易に破壊可能なトランジスタとを接続した実施例である。図４〜８には、チェック抵抗素子の第１〜第５の回路接続図を示す。図９には、チェック抵抗素子の配置図を示す。
【００３６】
図４は特性チェック素子を抵抗素子とした場合の第１の回路接続図を示す。チェック抵抗素子は電圧を印加しただけでは破壊が困難である。そこで、特性チェック素子のチェック抵抗素子２０−１、２０−２、２０−３の一端に、容易に破壊可能なトランジスタ２１のゲートを接続する。それぞれのチェック抵抗素子２０−１、２０−２、２０−３の両端にはそれぞれの測定パッド６を配置する。さらにそれぞれのチェック抵抗素子２０−１、２０−２、２０−３の一端は半導体装置内測定パッド８に共通接続する。トランジスタ２１のゲートは半導体装置内測定パッド８に、ドレインとソースは半導体基板（サブ）に共通接続する。
【００３７】
チェック抵抗素子２０−１、２０−２、２０−３の測定は、それぞれの測定パッド６により測定できる。その後のＰ／Ｗ工程において、半導体装置内測定パッド８に電圧を印加し、トランジスタ２１のゲート絶縁膜を破壊する。ゲート絶縁膜を破壊されたトランジスタ２１は半導体基板（サブ）への新たな電流経路が出来、測定パッド６に電位を与え抵抗値を測定した場合正確な測定値を示さない。半導体装置内測定パッド８に電圧印加した後は、トランジスタが破壊されることから、特性チェック素子（チェック抵抗素子２０）は正確な特性を測定する事が出来なくなる。出荷後には、特性チェック素子の正確な特性を測定する事が出来なくなり、半導体装置設計及び製造に関する情報の漏洩を防止できる。
【００３８】
同様に特性チェック素子の第２〜第５の回路接続例として、図５、図６、図７、図８を示す。図５に示す第２の回路接続図では、チェック抵抗素子２０−１、２０−２、２０−３にそれぞれトランジスタ２１−１、２１−２、２１−３を配置する。それぞれのチェック抵抗素子２０−１、２０−２、２０−３の両端には測定パッド６を配置する。トランジスタ２１−１、２１−２、２１−３のそれぞれのゲートと、チェック抵抗素子２０−１、２０−２、２０−３のそれぞれ一端は共通に、半導体装置内測定パッド８に接続する。トランジスタ２１−１、２１−２、２１−３のドレインとソースは半導体基板（サブ）に共通接続する。
【００３９】
図６に示す第３の回路接続図では、チェック抵抗素子２０−１、２０−２、２０−３にそれぞれトランジスタ２１−１、２１−２、２１−３と、半導体装置内測定パッド８−１、８−２、８−３とを配置する。それぞれのチェック抵抗素子２０−１、２０−２、２０−３の両端には測定パッド６を配置する。トランジスタ２１−１、２１−２、２１−３のゲートは、それぞれの半導体装置内測定パッド８−１、８−２、８−３と、それぞれのチェック抵抗素子２０−１、２０−２、２０−３の一端に接続する。トランジスタ２１−１、２１−２、２１−３のドレインとソースは半導体基板（サブ）に共通接続する。
【００４０】
図７に示す第４の回路接続図では、チェック抵抗素子２０−１、２０−２、２０−３にそれぞれトランジスタ２１−１、２１−２、２１−３を配置する。それぞれのチェック抵抗素子２０−１、２０−２、２０−３の両端には測定パッド６を配置する。複数のトランジスタ２１−１、２１−２、２１−３のゲートは、半導体装置内測定パッド８に共通接続する。トランジスタ２１−１、２１−２、２１−３のそれぞれの１つの拡散層は半導体基板（サブ）に接続する。トランジスタ２１−１、２１−２、２１−３のそれぞれ残り一つの拡散層は、チェック抵抗素子２０−１、２０−２、２０−３のそれぞれの一端に接続する。
【００４１】
図８に示す第５の回路接続図では、チェック抵抗素子２０−１、２０−２、２０−３にそれぞれトランジスタ２１−１、２１−２、２１−３と、半導体装置内測定パッド８−１、８−２、８−３と、を配置する。それぞれのチェック抵抗素子２０−１、２０−２、２０−３の両端には測定パッド６を配置する。トランジスタ２１−１、２１−２、２１−３のゲートは、それぞれ半導体装置内測定パッド８−１、８−２、８−３に接続する。トランジスタ２１−１、２１−２、２１−３のそれぞれの１つの拡散層は半導体基板（サブ）に接続する。トランジスタ２１−１、２１−２、２１−３のそれぞれの残りの１つの拡散層は、チェック抵抗素子２０−１、２０−２、２０−３のそれぞれの一端に接続する。
【００４２】
図９には、上記したチェック抵抗素子の配置図を示す。図９（Ａ）には、半導体装置２の内部にトランジスタ２１−１、２１−２、２１−３を配置している。図９（Ｂ）には、ダイシングライン３の内部にトランジスタ２１−１、２１−２、２１−３を配置している。このようにゲートを破壊され、新たな電流経路を設ける為のトランジスタ２１−１、２１−２、２１−３は、半導体装置２の内部、あるいはダイシングライン３に配置することが可能である。半導体装置内測定パッド８−１、８−２、８−３は半導体装置２の内部に配置する。チェック抵抗素子２０−１、２０−２、２０−３と、測定パッド６はダイシングライン３に配置する。
【００４３】
上記したように、電圧印加のみでは破壊されにくいチェック抵抗素子においては、ゲート破壊されやすいトランジスタを追加する。追加されたトランジスタのゲートを破壊し、新たな電流経路を設ける。新たな電流経路によりチェック抵抗素子の測定を困難にする。新たな電流経路を形成するためには上記接続に限定されることなく、トランジスタのゲートを破壊し、新たな電流経路を設ける事が出来る構造であれば良い。従って、チップ内に配置するパッド数や、破壊するトランジスタの数、接続方法は図に示したもの以外でも構成可能である。本実施例においてはチェック抵抗素子測定パッドの一端子を破壊し、新たな電流経路を設けた。しかし、チェック抵抗素子の途中の一部を破壊し、新たな電流経路を設けることができる。例えばチェック抵抗素子を構成している中間部分を破壊し、新たな電流経路とすることができる。
【００４４】
本実施例のチェック抵抗素子においては、トランジスタを追加し、そのトランジスタのゲートを破壊し新たな電流経路とする。新たな電流経路を設けることで、正確なチェック抵抗素子特性は測定できなくする。本実施例によれば、既存の工程であるＰ／Ｗ工程において、特性チェック素子の機能を破壊できる。特性チェック素子の機能を破壊できることから、半導体装置設計及び製造に関する情報の漏洩を防止できる半導体装置が得られる。
【実施例３】
【００４５】
本発明における半導体装置の第３の実施例について、図１０、１１を参照して説明する。実施例３は、半導体装置内測定パッドと、特性チェック素子とのウェハー状態における接続実施例である。特性チェック素子としては、３個のチェックトランジスタを例として示している。図１０（Ａ）にウェハーの平面図、図１０（Ｂ）にフォトリソグラフィ工程で使用されるレチクルの接続図を示す。さらに図１１にはダイシングラインで特性チェック素子間を接続した実施例で、図１１（Ａ）にウェハーの平面図、図１１（Ｂ）にフォトリソグラフィ工程で使用されるレチクルの接続図を示す。
【００４６】
図１０（Ｂ）のレチクル１３における特性チェック素子４の接続を説明する。レチクルには横方向に３行（左、中央、右）、縦方向に３列（上、中央、下）に９個の半導体装置２が配置されている。特性チェック素子４は、（左、上）、（左、中央）、（右、下）の半導体装置２に対応して３個配置されている。（左、上）、（左、中央）の特性チェック素子４は、３個のトランジスタが図面の横方向に配置され、（右、下）の特性チェック素子４は、３個のトランジスタが図面の縦方向に配置されている。特性チェック素子４の３個のトランジスタのゲートは、まとめて共通接続されている。破壊したい（左、上）、（右、下）の特性チェック素子４は、半導体装置内測定パッド８と接続される。破壊しなくてもよい（左、中央）の特性チェック素子４は、半導体装置内測定パッド８と接続されていない。
【００４７】
特性チェック素子４と半導体装置内測定パッド８とを接続、あるいは非接続とする。接続された（左、上）、（右、下）の特性チェック素子４は破壊可能となる。（左、中央）の特性チェック素子４は、半導体装置内測定パッド８と非接続であり、破壊されない。そのため（左、中央）特性チェック素子４は、測定出来る状態を維持させる事ができる。このレチクル１３を使用して製造したウェハーを図１０（Ａ）に示す。このウェハー１ではレチクル１３を、破線で示す区画毎に６回ステップ・リピートしている。この場合、破壊されないで、測定可能な特性チェック素子数が少なくなっている。このように測定できる特性チェック素子数を少なくし、正確な情報は得られなくすることで、半導体装置設計及び製造に関する情報の漏洩を防止することもできる。
【００４８】
さらに図１１では、ウェハー内の破壊したい特性チェック素子４を、ダイシングライン内の共通配線１２により半導体装置内測定パッド８と接続している。破壊したくない特性チェック素子４は、電圧を印加する半導体装置内測定パッド８に接続していない。この場合は、接続している半導体装置内測定パッド８のいずれかに一回だけ電圧を印加する事で、接続している特性チェック素子の全て対して破壊する事が可能である。この場合に於いても、一部の特性チェック素子は電圧を印加する半導体装置内測定パッドに接続されていない為、破壊される事無く測定出来る状態を維持させておく事が可能である。
【００４９】
これらの接続方法はこれらの実施例で説明した方法に限定するものでなく、トランジスタのゲートを破壊し新たな電流経路を形成できる接続方法とすることができる。新たな電流経路を設けることで、正確なチェック抵抗素子特性は測定できなくする。図１０（Ｂ）、図１１（Ｂ）で示している様にレチクル内の半導体装置は共通のデータを使用する。ダイシングライン内の特性チェック素子及び配線の接続データはレチクル内で任意に構成する事が可能であり、上記で説明した接続の方法は容易に実現出来る。
【００５０】
本実施例においては、一部の特性チェック素子を破壊し、測定困難にする。測定できる特性チェック素子を少なくすることで正確な情報は得られなくする。またダイシングラインの共通配線により半導体装置内測定パッド間を接続することで、１回の電圧印加で、共通接続された特性チェック素子を破壊できる。特性チェック素子を少なくすることで、半導体装置設計及び製造に関する情報の漏洩を防止することもできる。
【実施例４】
【００５１】
本発明における半導体装置の第４の実施例について、図１２を参照して説明する。実施例４の特性チェック素子は、チェック抵抗素子を例として示している。図１２（Ａ）にチェック抵抗素子の回路接続図、図１２（Ｂ）にパターンレイアウトを示す。上記実施例で説明している様に、トランジスタの配置場所は本発明の機能を実現する為には特に限定されない。しかし、測定されたくない特性チェック素子との接続方法によっては、接続配線を切断する事でＰ／Ｗ工程時に形成した新しい電流経路を遮断する事が可能である。このように接続配線を切断する事で特性チェック素子を再び測定する事が可能となってしまうという欠点がある。本実施例は、この欠点を克服する為のトランジスタと特性チェック素子との接続配線の切断を困難にする実施例である。
【００５２】
チェック抵抗素子２０は、導電配線層の配線抵抗をチェックするための特性チェック素子である。チェック抵抗素子２０はその両端に測定パッド６を備える。その一端は半導体装置内測定パッド８とトランジスタ２１のゲートに接続する。トランジスタ２１のゲートは半導体装置内測定パッド８に、ドレイン及びソースはサブ電位配線１４に接続する。チェック抵抗素子２０と測定パッド６、およびトランジスタ２１はダイシングライン３に、半導体装置内測定パッド８は半導体装置２内に配置する。半導体装置内測定パッド８に電圧を印加し、トランジスタ２１のゲートを破壊し、半導体基板（サブ）と短絡する。半導体基板（サブ）と短絡させ、新たな電流経路とすることでチェック抵抗素子２０の正確な測定を困難にする。
【００５３】
図１２（Ｂ）のパターンレイアウトではトランジスタ２１を、チェック抵抗素子２０直下の半導体基板（サブ）に構成している。トランジスタ２１のゲートからの接続配線を、チェック抵抗素子２０で使用している導電配線層よりも下層の導電配線層を用いて構成する。トランジスタ２１のゲートとチェック抵抗素子２０との接続配線を物理的に切断しようとした場合は、チェック抵抗素子２０自身が切断、破壊される。あるいは測定パッド６とチェック抵抗素子２０との接続配線が切断されることになる。そのためチェック抵抗素子２０の測定が困難になる。
【００５４】
本実施例においては、トランジスタをチェック抵抗素子の直下の半導体基板（サブ）に構成している。しかし、直下に限定されるものではなく、その近傍に配置し、同層の導電配線で構成してもよい。トランジスタのゲートとチェック抵抗素子との接続配線のみが切断されない構成であればよい。すなわちトランジスタのゲートとチェック抵抗素子との接続配線が切断される場合には、同時にチェック抵抗素子と測定パッドとの接続配線も切断されるように構成する。測定パッド６とチェック抵抗素子２０との接続配線が切断されることで、チェック抵抗素子の測定が困難になる。本実施例によれば特性チェック素子が測定困難となり、半導体装置設計及び製造に関する情報の漏洩を防止できる半導体装置が得られる。
【００５５】
本発明においては、特性チェック素子のトランジスタのゲート電極にはダイシングライン内の測定パッドの他に、半導体装置内測定パッドを追加配置する。特性チェック素子測定後、Ｐ／Ｗ工程において半導体装置内測定パッドからの電圧供給により、トランジスタのゲート絶縁膜を破壊する。トランジスタのゲート絶縁膜が破壊されることで、新たな電流経路が生じ、正確な特性チェック素子の特性を測定できなくすることができる。本実施例によれば、既存の工程であるＰ／Ｗ工程において特性チェック素子の機能を破壊し、半導体装置設計及び製造に関する情報の漏洩を防止できる半導体装置が得られる。
【００５６】
以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。新たな電流経路を設ける為の素子として、トランジスタを使用しているが、電圧を印加する事で破壊され新たに電流経路を設ける事が可能な素子であれば良く、トランジスタに限定したものではない。
【図面の簡単な説明】
【００５７】
【図１】従来のウェハーの平面図（Ａ）、チェックトランジスタのパッド配置図（Ｂ）、チェックトランジスタ接続図（Ｃ）である。
【図２】実施例１のウェハーの平面図（Ａ）、チェックトランジスタのパッド配置図（Ｂ）、チェックトランジスタ接続図（Ｃ）である。
【図３】サブ接続配線を説明するためのウェハーの平面図（Ａ）、その部分拡大平面図（Ｂ）、サブ接続配線の断面図（Ｃ）である。
【図４】実施例２におけるチェック抵抗素子の第１例の回路接続図である。
【図５】実施例２におけるチェック抵抗素子の第２例の回路接続図である。
【図６】実施例２におけるチェック抵抗素子の第３例の回路接続図である。
【図７】実施例２におけるチェック抵抗素子の第４例の回路接続図である。
【図８】実施例２におけるチェック抵抗素子の第５例の接続図である。
【図９】実施例２におけるチェック抵抗素子の第１の配置図（Ａ）、第２の配置図（Ｂ）である。
【図１０】実施例３におけるウェハーの平面図（Ａ）、レチクルの接続図（Ｂ）を示す図である。
【図１１】実施例３におけるウェハーの平面図（Ａ）、レチクルの接続図（Ｂ）を示す図である。
【図１２】実施例４におけるチェック抵抗素子の回路接続図（Ａ）、パターンレイアウト（Ｂ）を示す図である。
【符号の説明】
【００５８】
１    ウェハー
２    半導体装置
３    ダイシングライン
４    特性チェック素子
５    ボンディングパッド
６    測定パッド
７    チェックトランジスタ
８    半導体装置内測定パッド
９    サブ接続配線
１０    半導体回路領域
１１    サブ接続配線領域
１２    共通配線
１３    レチクル
１４    サブ電位配線
２０    チェック抵抗素子
２１    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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