(57)【要約】【課題】  多数のＤＵＴの並列試験を安価に実施することができる半導体試験装置を提供する。【解決手段】  複数のＤＵＴ１３に試験信号を印加し、各ＤＵＴから出力される信号を測定するピンエレクトロニクス基板１１を有する半導体試験装置であって、ピンエレクトロニクス基板１１から出力されるシリアルな試験信号を各ＤＵＴに分配し、各ＤＵＴから出力される信号をパラレル／シリアル変換するピン拡張ボード１４を備え、ピンエレクトロニクス基板１１は、ピン拡張ボード１４から出力されるシリアル信号をシリアル／パラレル変換することを特徴とする。【選択図】  図１
2008224585.tif 000002
【特許請求の範囲】
【請求項１】
複数のＤＵＴに試験信号を印加し、前記各ＤＵＴから出力される信号に基づく並列論理信号を期待値と論理比較してパス／フェイル判定を行うピンエレクトロニクス基板を有する半導体試験装置であって、
前記ピンエレクトロニクス基板の同一ピンから直列に出力される前記試験信号を前記各ＤＵＴに分配し、前記各ＤＵＴから出力される信号に基づく並列論理信号を直列論理信号に変換するピン拡張ボードを備え、
前記ピンエレクトロニクス基板は、前記ピン拡張ボードから前記ピンを経由して出力される直列論理信号を並列論理信号に変換する
ことを特徴とする半導体試験装置。
【請求項２】
前記ピン拡張ボードは、
前記試験信号を前記各ＤＵＴに分配する分配回路と、
前記各ＤＵＴから並列に出力される信号をレベル比較するコンパレータと、
該コンパレータから出力される並列論理信号を直列論理信号に変換するパラレル／シリアル変換回路とを備え、
前記ピンエレクトロニクス基板は、
前記試験信号を発生する波形生成回路と、
前記ピン拡張ボードから出力される前記直列論理信号を並列論理信号に変換するシリアル／パラレル変換回路とを備えた
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記パラレル／シリアル変換回路及び前記シリアル／パラレル変換回路はそれぞれＮ個のフリップフロップ回路を備え、
前記分配回路がＮ個のＤＵＴに試験信号を分配する
ことを特徴とする請求項２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の被測定デバイス（ＤＵＴ）を並列測定するＩＣテスタ等の半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験対象（ＤＵＴ）であるＩＣ，ＬＳＩ等に試験信号を与え、ＤＵＴの出力を測定し、ＤＵＴの良否の判定を行うものである。半導体試験装置は、テストヘッド内にドライバ回路とコンパレータ回路の組み合わせからなるピンエレクトロニクス基板（以下ピンエレボードと呼ぶ）を有し、ここで試験信号の出力とＤＵＴの評価が行われる。
【０００３】
図４は従来のＩＣテスタのピンエレボードの構成を示す構成ブロック図である。ピンエレボード１はｎ本のケーブル２を介してｎ個のＤＵＴからなるＤＵＴ群３と接続する。波形生成回路１１はｎ個のＤＵＴに対するｎ個の試験信号を並列に出力する。ドライバ／コンパレータ１２は波形生成回路から出力された各試験信号をｎ個のドライバで駆動し、ＤＵＴ群３から出力された信号をｎ個のコンパレータで論理閾値と比較する。リレー１３はドライバ／コンパレータ１２とピン１４との接続を制御する。ｎ本のケーブル２はｎ本のピンからなるピン１４をＤＵＴ群３に接続する。比較回路１５はドライバ／コンパレータ１２のコンパレータから出力されたｎ個の論理信号を期待値と論理比較してパス／フェイルを判定する。ここで、ドライバ／コンパレータ１２、リレー１３はピン１４の各要素はＤＵＴ群３の各ＤＵＴと１対１で対応している。
【０００４】
図４の装置の動作を以下に説明する。波形生成回路１１から並列に出力された同一の複数の試験信号はそれぞれドライバ／コンパレータ１２のドライバにより駆動され、リレー１３が閉じた状態で、ピン１４及びケーブル２を介してＤＵＴ群３の各ＤＵＴに印加される。その結果ＤＵＴ群３の各ＤＵＴ（ＤＵＴ１、ＤＵＴ２、・・・ＤＵＴｎ）から出力された信号は、ケーブル２、ピン１４及びリレー１３を介してドライバ／コンパレータ１２の各コンパレータで波形が閾値と比較される。各コンパレータから出力された論理信号は比較回路１５で期待値と論理比較され、ＤＵＴ群３の各ＤＵＴについてパス／フェイル判定が行われる。
【０００５】
半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開２００３−１３９８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の半導体試験装置では、ピンエレボード１のピン１４のピン数と同数のＤＵＴに対してしか波形を印加又は取得することができない。このため、多数のＤＵＴを並列試験する場合はその分ハードウェアが増加し、高価になるという問題があった。
【０００８】
本発明はこのような課題を解決しようとするもので、多数のＤＵＴの並列試験を安価に実施することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明に係る半導体試験装置は、
複数のＤＵＴに試験信号を印加し、前記各ＤＵＴから出力される信号に基づく並列論理信号を期待値と論理比較してパス／フェイル判定を行うピンエレクトロニクス基板を有する半導体試験装置であって、
前記ピンエレクトロニクス基板の同一ピンから直列に出力される前記試験信号を前記各ＤＵＴに分配し、前記各ＤＵＴから出力される信号に基づく並列論理信号を直列論理信号に変換するピン拡張ボードを備え、
前記ピンエレクトロニクス基板は、前記ピン拡張ボードから前記ピンを経由して出力される直列論理信号を並列論理信号に変換する
ことを特徴とする。
【００１０】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記ピン拡張ボードは、
前記試験信号を前記各ＤＵＴに分配する分配回路と、
前記各ＤＵＴから並列に出力される信号をレベル比較するコンパレータと、
該コンパレータから出力される並列論理信号を直列論理信号に変換するパラレル／シリアル変換回路とを備え、
前記ピンエレクトロニクス基板は、
前記試験信号を発生する波形生成回路と、
前記ピン拡張ボードから出力される前記直列論理信号を並列論理信号に変換するシリアル／パラレル変換回路とを備えた
ことを特徴とする。
【００１１】
請求項３記載の発明は、
請求項２記載の半導体試験装置において、
前記パラレル／シリアル変換回路及び前記シリアル／パラレル変換回路はそれぞれＮ個のフリップフロップ回路を備え、
前記分配回路がＮ個のＤＵＴに試験信号を分配する
ことを特徴とする。
【発明の効果】
【００１２】
以上説明したことから明らかなように、本発明によれば、複数のＤＵＴに試験信号を印加し、前記各ＤＵＴから出力される信号に基づく並列論理信号を期待値と論理比較してパス／フェイル判定を行うピンエレクトロニクス基板を有する半導体試験装置であって、前記ピンエレクトロニクス基板の同一ピンから直列に出力される前記試験信号を前記各ＤＵＴに分配し、前記各ＤＵＴから出力される信号に基づく並列論理信号を直列論理信号に変換するピン拡張ボードを備え、前記ピンエレクトロニクス基板は、前記ピン拡張ボードから前記ピンを経由して出力される直列論理信号を並列論理信号に変換することにより、多数のＤＵＴの並列試験を安価に実施することができる半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１４】
図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。ここでは４つのＤＵＴをピンエレボードからの１本のピン出力で駆動する場合を示す。ピンエレボード１１はケーブル１２（同軸ケーブル）を介してピン拡張ボード１４と接続され、ピン拡張ボード１４のピン１４４の並列な４つのピンを介してＤＵＴ群１３の４つのＤＵＴのピンに接続される。多数のＤＵＴを並列試験する場合は、ピンエレボード１１からのピン１１４の数に対応してこのような構成を複数使用する。ケーブル１５はタイミング信号をピンエレボード１１からピン拡張ボード１４に送るための同軸ケーブルである。
【００１５】
ピンエレボード１１は、４つのＤＵＴに対する同一の試験信号をシリアル（時間的に直列）に順次出力する波形生成回路１１１、このシリアルな試験信号のケーブル２への出力とケーブル２経由の論理信号の入力とを切り換えるＩ／Ｏ切換スイッチ１１６、Ｉ／Ｏ切換スイッチ１１６からの出力が接続するピン１１４、ケーブル１２、ピン１１４及びＩ／Ｏ切換スイッチ１１６を介してピン拡張ボード１４から入力される直列論理信号を並列論理信号に変換する、４つのフリップフロップ回路からなるシリアル／パラレル変換回路（以下シリ／パラ変換回路と呼ぶ）１１７、シリ／パラ変換回路１１７から出力される並列論理信号を期待値と比較してパス／フェイルを判定する比較回路１１５、シリ／パラ変換回路１１７の各フリップフロップ回路に対しテストレートに合わせた並列のタイミング信号を与えるタイミング発生回路１１８、及びタイミング発生回路１１８から出力される並列のタイミング信号を直列のタイミング信号に変換してケーブル１５に出力するパラ／シリ変換回路１１９から構成される。
【００１６】
ピン拡張ボード１４は、ケーブル２経由のシリアルな試験信号の入力とケーブル２への直列論理信号の出力とを切り換えるＩ／Ｏ切換スイッチ１４６、Ｉ／Ｏ切換スイッチ１４６経由のシリアルな試験信号を入力する４つのドライバからなるドライバ１４２Ｄ、ドライバ１４２Ｄから出力される４つの並列信号を４つのリレーでＤＵＴ群１３の各ＤＵＴに分配するリレー１４３、ＤＵＴ群１３の各ＤＵＴから出力される４つの並列信号をリレー１４３の４つのリレーを経由して入力し所定のレベル（閾値）と比較する４つのコンパレータからなるコンパレータ１４２Ｃ，コンパレータ１４２Ｃから出力される並列の論理信号を直列論理信号に変換してＩ／Ｏ切換スイッチ１４６に出力する、４つのフリップフロップ回路からなるパラレル／シリアル変換回路（以下パラ／シリ変換回路と呼ぶ）１４７、及びケーブル１５を介して送られる直列のタイミング信号を変換して並列なタイミング信号をパラ／シリ変換回路１４７の各フリップフロップ回路に与えるシリ／パラ変換回路１４９から構成される。
【００１７】
また、リレー１４３のドライバ側の４つのリレーはピンエレクトロニクス基板１１から出力されるシリアル試験信号を各ＤＵＴに並列に分配する分配回路を構成する。
【００１８】
図１の装置の動作を以下に説明する。波形生成回路１１１から出力されたシリアル試験信号は、Ｉ／Ｏ切換スイッチ１１６、ピン１１４及びケーブル１２を介してピン拡張ボード１４のＩ／Ｏ切換スイッチ１４６に入力する。Ｉ／Ｏ切換スイッチ１４６から出力されたシリアルな試験信号は、４つのドライバ１４２Ｄを駆動して、所定のタイミングで開閉するリレー１４３によりＤＵＴ群１３の各ＤＵＴに分配される。ＤＵＴ群１３の各ＤＵＴから出力される４つの並列信号はリレー１４３経由でコンパレータ１４２Ｃに入力して所定の閾値とレベル比較される。コンパレータ１４２Ｃの各コンパレータから出力される論理信号からなる並列信号はパラ／シリ変換回路１４７で直列論理信号に変換され、Ｉ／Ｏ切換スイッチ１４６を介してケーブル１２を経由してピンエレボード１１に送られる。ピン拡張ボード１４から入力された直列論理信号はピン１１４及びＩ／Ｏ切換スイッチ１１６を介してシリ／パラ変換回路１１７に入力され、タイミング発生回路１１８から出力されるタイミング信号によりテストレートに合わせたタイミングで並列論理信号に変換される。シリ／パラ変換回路１１７から出力される並列論理信号は比較回路１１５で期待値と論理比較され、パス／フェイルを判定される。
【００１９】
図２はタイミング発生回路１１８から出力されるタイミング信号を示すタイムチャートである。シリ／パラ変換回路１１７に入力された直列論理信号はＳ１、Ｓ２、Ｓ３、Ｓ４の順にラッチされ、並列論理信号に変換される。したがって、各ＤＵＴの論理信号は比較回路１１５の別々の端子に入力され、パス／フェイルの判定は並列に行われる。
【００２０】
上記のような構成の半導体試験装置によれば、同一の波形信号をピンエレボードから入力し、ＤＵＴから出力される信号を判定したい場合に、ピンエレボードのＩ/Ｏピン数を４倍に増加することができるので、多数のＤＵＴの並列試験を安価に実施することができる。
【００２１】
なお、ケーブル１２における遅れが問題となる場合は、パラ／シリ変換回路１４７に入力されるタイミング信号に対し、シリ／パラ変換回路１１７に入力されるタイミング信号にその分の遅れを設けておけばよい。
【００２２】
また、シリ／パラ変換回路１１７及びパラ／シリ変換回路１４７を駆動するタイミング信号の発生手段は上記の構成に限らない。
【００２３】
また、上記の実施例ではピンエレボードのＩ/Ｏピン数を４倍に増加する場合を示したが、図３に示すように、任意の複数Ｎ倍に増加することができる。図３において、ピンエレボード２１はＮ個のフリップフロップ回路を含むシリ／パラ変換回路を備え、ピンエレボード２１と１ピン数あたり１本のケーブル２２を介して接続するピン拡張ボード２４はＮ個のフリップフロップ回路を含むパラ／シリ変換回路を備える。その結果、Ｎ本のピンからなるピン２５を介してＮ個のＤＵＴからなるＤＵＴ群２３を並列に試験することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】図１のタイミング発生回路１１８から出力されるタイミング信号を示すタイムチャートである。
【図３】図１の実施例の変形例を示す構成ブロック図である。
【図４】従来のＩＣテスタのピンエレボードの構成を示す構成ブロック図である。
【符号の説明】
【００２５】
１１  ピンエレクトロニクス基板
１３  ＤＵＴ
１４  ピン拡張ボード
１１１  波形生成回路
１１７  シリアル／パラレル変換回路
１４２Ｃ  コンパレータ
１４３  分配回路
１４７  パラレル／シリアル変換回路
【図１】
2008224585.tif 000003
【図２】
2008224585.tif 000004
【図３】
2008224585.tif 000005
【図４】
2008224585.tif 000006