(57)【要約】      （修正有）【課題】相変化メモリセルの値を読み出す時間は相変化材料が高抵抗であるため時間を要す。この読み出し時間を削減する。【解決手段】相変化メモリセル１０４は分流器１１６により分流される。セルが結晶状態にある場合、分流器を流れる電流と比較して、セルを流れる電流の方が多い。セルが非結晶状態の場合、セルを流れる電流と比較して、分流器を流れる電流の方が多い。センス回路１１８は分流器を流れる電流に基づいてセルの状態を検知する。センス回路がセルの状態を検知する時間は、分流器を含まないメモリアレイと比較して削減される。【選択図】図１
2008071480.tif 000002
【特許請求の範囲】
【請求項１】
ビット線、
前記ビット線に結合された複数の抵抗メモリセル、および
読み出し動作の間、選択されたメモリセルと電流分割器をなすために、前記ビット線に結合されたレジスタを含むメモリ。
【請求項２】
前記抵抗メモリセルは、相変化メモリセルを含む、請求項１に記載のメモリ。
【請求項３】
各メモリセルは、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａs、Ｉｎ、Ｓｅ、およびＳのうちの１種を含む、請求項２に記載のメモリ。
【請求項４】
前記ビット線と前記レジスタとの間に結合されたスイッチであって、選択的、かつ電気的に、該ビット線と該レジスタとを結合するためのスイッチをさらに含む、請求項１に記載のメモリ。
【請求項５】
前記レジスタを介した電流に基づいて、前記選択されたメモリセルの状態を検知するため、前記ビット線に結合されたセンス回路を含む、請求項１に記載のメモリ。
【請求項６】
複数の抵抗メモリセル、
選択されたメモリセルと電流分割器をなし、前記メモリセルと並列に結合されているレジスタ、および、
前記レジスタおよび前記選択されたメモリセルを介して分割された電流信号に基づいて、前記選択されたメモリセルの状態を検知するセンス回路、を含む、メモリ。
【請求項７】
前記メモリセルは、相変化メモリセルを含む、請求項６に記載のメモリ。
【請求項８】
前記複数のメモリセルおよび前記レジスタに結合されたビット線をさらに含む、請求項６に記載のメモリ。
【請求項９】
前記センス回路は、前記選択されたメモリセルの状態を検知するためのセンスアンプを含み、前記レジスタは該センスアンプの入力と結合している、請求項６に記載のメモリ。
【請求項１０】
前記レジスタは、線形レジスタを含む、請求項６に記載のメモリ。
【請求項１１】
前記レジスタは、レジスタとして機能する能動素子である、請求項６に記載のメモリ。
【請求項１２】
ビット線、
前記ビット線と結合した複数の抵抗メモリセル、および、
読み出し動作の間に、選択されたメモリセルからの電流を分流する手段を含む、メモリ。
【請求項１３】
前記抵抗メモリセルは、相変化メモリセルを含む、請求項１２に記載のメモリ。
【請求項１４】
各メモリセルは、少なくともＧｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａs、Ｉｎ、Ｓｅ、およびＳの少なくとも１種を含む、請求項１３に記載のメモリ。
【請求項１５】
選択的かつ電気的に、前記ビット線を、前記電流を分流するための手段に結合する手段をさらに、含む、請求項１２に記載のメモリ。
【請求項１６】
分流した電流に基づいて前記選択されたメモリセルを検知する手段をさらに含む、請求項１２に記載のメモリ。
【請求項１７】
抵抗メモリセルの状態を検知する方法であって、
第１電流を、選択されたメモリセルに結合しているビット線に加える工程、
前記ビット線と結合しているレジスタを介して前記第１電流の一部を分流する工程、および、
前記第１電流の分流部分に基づいて、選択されたメモリセルの状態を検知する工程、を含む、方法。
【請求項１８】
前記抵抗メモリセルの状態を検知する工程は、相変化メモリセルの状態を検知することを含む、請求項１７に記載の方法。
【請求項１９】
前記メモリセルの状態を検知する工程は、Ｇｅ，Ｓｂ,Ｔｅ，Ｇａ，Ａｓ，Ｉｎ，Ｓｅ,およびＳのうちの少なくとも１種を含む前記メモリセルの状態を検知することである、請求項１８に記載の方法。
【請求項２０】
選択的かつ電気的に、前記レジスタを前記ビット線に結合することを含む、請求項１７に記載の方法。
【請求項２１】
メモリを動作する方法であって、
第１電流を選択されたメモリセルに加える工程、
選択されたメモリセルの状態を示す第２電流を供給するために、前記第１電流を分割する工程、および、
前記第２電流に基づき、選択されたメモリの状態を決定する工程、を含む、方法。
【請求項２２】
選択されたメモリセルに前記第１電流を加える工程は、選択された相変化メモリセルに前記第１電流を加えることを含む、請求項２１に記載の方法。
【請求項２３】
前記第１電流を分割する工程は、前記選択されたメモリセルと分流器との間の該第１電流を分割することを含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗メモリに関する。
【背景技術】
【０００２】
メモリの一つのタイプに抵抗メモリがある。抵抗メモリは、１ビット以上のデータを記憶するために、記憶素子の抵抗値を利用する。例えば、高い抵抗値を持つように調整された記憶素子が、論理値「１」のデータビット値を示してもよく、低い抵抗値を持つように調整された記憶素子が論理値「０」のデータビット値を示してもよい。記憶素子の抵抗値は、記憶素子に、電圧パルスまたは電流パルスを加えることによって、電気的に切り換えられる。抵抗メモリの一つのタイプとして、相変化メモリがある。相変化メモリは、抵抗記憶素子のために相変化材料を使用する。
【０００３】
相変化メモリは、少なくとも２つの異なった状態を示す相変化材料に基づいている。相変化材料は、データのビットを記憶するために、メモリセルに使用されることがある。相変化材料の状態は、非結晶および結晶状態と称されることもある。非晶質が一般に結晶状態より高い抵抗率を示すために、状態を区別することができる。一般に、非晶質は、より無秩序な原子構造を多く含み、一方、結晶状態は、より秩序だった格子を多く含む。いくつかの相変化材料は、１つ以上の結晶状態を示す。たとえば、面心立方（ＦＣＣ）状態と六方最密充填（ＨＣＰ）などがある。これらの２つの結晶状態は、異なった抵抗率を有し、そして、データビットを記憶するために使用されうる。以下の説明では、一般に、非晶質状態は、より高い抵抗値を有している状態をいい、そして、一般に、結晶状態は、より低い抵抗値を有している状態をいう。
【０００４】
相変化材料における相変化は、可逆に引き起こされうる。このように、メモリは、温度変化に応じて、非晶質から結晶状態へと、結晶状態から非晶質へと変化する。相変化材料への温度変化は、相変化材料自体を通る駆動電流、または相変化材料に隣接した抵抗ヒーターを通る電流によって実現することができる。これらの双方の方法による相変化材料への制御可能な加熱が、相変化材料の中で制御可能な相変化を引き起こす。
【０００５】
相変化材料によって形成されている複数のメモリセルを有するメモリアレイを含む相変化メモリは、相変化材料のメモリ状態を利用してデータを記憶するように調整される。このような相変化メモリ素子において、データの読み出しおよび書き込みをする方法の一つは、相変化材料に加える電流および電圧パルスの少なくとも一方を制御することである。一般に、電流および／または電圧のレベルは、各メモリセルの相変化材料の中で誘導される温度に対応する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
より高密度の相変化メモリを実現するために、一の相変化メモリセルは、複数のデータビットを記憶することができる。相変化メモリセルでのマルチビット記憶は、中間抵抗値または中間状態を有するように、相変化材料をあらかじめ調整しておくことにより実現できる。相変化メモリセルが３つの異なった抵抗レベルのうちの１つに調整（プログラム）される場合には、１セルあたり１．５ビットのデータを記憶できる。相変化メモリセルが４つの異なった抵抗レベルのうちの１つに調整される場合には、１セルあたり２ビットのデータを記憶できる。
【０００７】
通常、結晶状態中および非晶質状態中では、広範にわたる相変化メモリセルの抵抗値の分布を有する。相変化メモリセルの値を読み出す時間は、非晶質の相変化材料が高抵抗であるために、かなり長くなることがある。この著しく長い読み出し時間により、全体的なメモリ動作の遅延が引き起こされる。
【０００８】
上記理由および上記以外の理由により、本発明の必要性がある。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、メモリを提供する。このメモリは、ビット線、該ビット線に結合された複数の抵抗メモリセルおよびレジスタ（抵抗）を含む。読み出し動作中に、選択されたメモリセルと電流分割器を形成するために、レジスタは、前記ビット線に結合されている。
【発明を実施するための最良の形態】
【００１０】
添付する図面は、本発明の更なる理解を実現するために、採用され、この説明の一部を構成する。図面は、本発明の実施形態を説明し、詳細な説明と共に、本発明の本質について説明するために有用である。以下の詳細な説明を参照して理解が深まるにつれて、本発明の他の実施形態および本発明が意図する複数の利点は、容易に理解されるようになるだろう。図面の素子は、必ずしも、互いに関連して実寸を示したわけではない。類似する参照符号は、対応する同様の箇所を示している。
【００１１】
以下の詳細な説明においては、参照説明は、添付する図面に併せて作られ、一部を形成し、本発明が実施されている特定の実施形態が図示されている。これに関して、「上部（先端）」、「下部」、「前」、「後」、「先端」、「後端」などの方向の用語は、説明される図面の位置を参照する上で使用される。本発明の実施形態での構成要素は、複数の異なった位置に配置することができるため、方向を示す用語は、図解の目的で使用され、決して制限されるものではない。本発明の範囲から逸脱することのない構造的または論理的な変更がされること、他の実施形態が利用されることは当然に理解されるだろう。そのため、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の範囲は、記載された請求の範囲によって定義される。
【００１２】
図１は、メモリ素子１００の一実施形態を説明する図面である。メモリ素子１００は、相変化メモリセルのアレイ１０１、複数の分流器１１６ａ‐１１６ｂ（これらをまとめて分流器１１６と称する）、およびセンス回路１１８を含む。メモリアレイ１０１は、複数の相変化メモリセル１０４ａ-１０４ｄ（これらをまとめて相変化メモリセル１０４と称する）、複数のビット線（ＢＬｓ）１１２ａ-１１２ｂ（これらをまとめてビット線１１２と称する）、および複数のワード線（ＷＬｓ）１１０ａ-１１０ｂ（これらをまとめてワード線１１０と称する）を含む。
【００１３】
相変化メモリセル１０４は、分流器１１６によって分流されている。相変化メモリセル１０４の読み出し動作中に、メモリセルが結晶状態にある場合、分流器を流れる電流と比較して、メモリセルを流れる電流の方が多い。メモリセルが非晶質状態である場合、メモリセルを流れる電流と比較して、分流器を流れる電流の方が多い。センス回路１１８は、分流器を流れる電流に基づいてメモリセルの状態を検知する。このように、センス回路１１８がメモリセル１０４の状態を検知する時間は、分流器１１６を含まないメモリアレイと比較して、削減される。
【００１４】
ここで使用されている、「電気的に結合された」という用語は、要素（エレメント）が直接結合されていなくてはならないということ意味する訳ではなく、「電気的に結合された」要素の間に、介在要素が設けられていてもよい。
【００１５】
それぞれの相変化メモリセル１０４は、ワード線１１０、ビット線１１２、および共通またはグランド１１４に電気的に接続されている。例えば、相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、および共通またはグランド１１４に電気的に接続され、そして、相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、および共通またはグランド１１４に電気的に接続されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、および共通またはグランド１１４と電気的に接続され、相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂおよび共通またはグランド１１４と電気的に接続されている。各ビット線１１２は、分流器１１６とセンス回路１１８と電気的に結合している。
【００１６】
また、各分流器１１６は、共通またはグランド１１４と電気的に結合している。各相変化メモリセル１０４は、相変化成分１０６とトランジスタ１０８とを含む。説明している実施形態では、トランジスタ１０８は、電界効果型トランジスタ（ＦＥＴ）であるが、トランジスタ１０８として、バイポーラトランジスタまたは３Ｄトランジスタ構造などの、他の適切なデバイスを採用することができる。他実施形態では、トランジスタ１０８に代わってダイオードのような構造を使用することもできる。相変化メモリセル１０４ａは、相変化成分１０６ａとトランジスタ１０８ａとを含む。相変化成分１０６ａの一方の端は、ビット線１１２ａと電気的に結合され、そして、相変化成分１０６ａの他方の端は、トランジスタ１０８ａのソース‐ドレイン経路の一方の端と電気的に結合される。トランジスタ１０８ａのソース‐ドレイン経路の他方の端は、共通またはグランド１１４と電気的に結合される。トランジスタ１０８ａのゲートは、ワード線１１０ａと電気的に結合される。
【００１７】
相変化メモリセル１０４ｂは、相変化成分１０６ｂとトランジスタ１０８ｂとを含む。相変化成分１０６ｂの一方の端は、ビット線１１２ａと電気的に結合され、そして、相変化成分１０６ｂの他方の端は、トランジスタ１０８ｂのソース‐ドレイン経路の一方の端と電気的に結合される。トランジスタ１０８ｂのソース‐ドレイン経路の他方の端は、共通またはグランド１１４と電気的に結合される。トランジスタ１０８ｂのゲートは、ワード線１１０ｂと電気的に結合される。
【００１８】
相変化メモリセル１０４ｃは、相変化成分１０６ｃとトランジスタ１０８ｃとを含む。相変化成分１０６ｃの一方の端は、ビット線１１２ｂと電気的に結合され、そして、相変化成分１０６ｃの他方の端は、トランジスタ１０８ｃのソース‐ドレイン経路の一方の端と電気的に結合される。トランジスタ１０８ｃのソース‐ドレイン経路の他方の端は、共通またはグランド１１４と電気的に結合される。トランジスタ１０８ｃのゲートは、ワード線１１０ａと電気的に結合される。
【００１９】
相変化メモリセル１０４ｄは、相変化成分１０６ｄとトランジスタ１０８ｄとを含む。相変化成分１０６ｄの一方の端は、ビット線１１２ｂと電気的に結合され、そして、相変化成分１０６ｄの他方の端は、トランジスタ１０８ｄのソース‐ドレイン経路の一方の端と電気的に結合される。トランジスタ１０８ｄのソース‐ドレイン経路の他方の端は、共通またはグランド１１４と電気的に結合される。トランジスタ１０８ｄのゲートは、ワード線１１０ｂと電気的に結合されている。
【００２０】
別の実施形態では、相変化成分１０６は、それぞれ共通またはグランド１１４と電気的に結合され、それぞれのトランジスタ１０８は、ビット線１１２と電気的に結合される。例えば、相変化メモリセル１０４ａに関して、相変化成分１０６ａの一方の端は、共通またはグランド１１４と電気的に結合される。相変化成分１０６ａの他方の端は、トランジスタ１０８ａのソース‐ドレイン経路の一方の端と電気的に結合される。トランジスタ１０８ａのソース‐ドレイン経路の他方の端は、ビット線１１２ａと電気的に結合される。
【００２１】
各相変化成分１０６は、本発明に従って、種々の材料から形成される相変化材料を含む。一般に、周期表のグループＶＩ中の少なくとも１つ以上の元素を含むカルコゲニド合金は、このような材料として有用である。一実施形態では、相変化成分１０６の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅまたはＡｇＩｎＳｂＴｅなどのカルコゲニド複合体で形成されている。他の実施形態では、相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなどのカルコゲンを含有していないものである。他の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａs、Ｉｎ、Ｓｅ、およびＳの１つ以上を含む、任意の適切な材料から形成することができる。
【００２２】
分流器１１６ａは、ビット線１１２ａ上のメモリセル１０４ａ‐１０４ｂからの電流を分流し、分流器１１６ｂは、ビット線１１２ｂ上でのメモリセル１０４c-１０４ｄからの電流を分流する。一実施形態において、分流器１１６ａ‐１１６ｂは線形レジスタ（線形抵抗器）である。他の実施形態において、分流器１１６ａ‐１１６ｂは、抵抗として機能するように構成された能動素子である。選択されたメモリセル１０４の読み出し動作の間、メモリセルが低抵抗の結晶状態である場合には、分流器１１６を流れるよりもより多くの電流がメモリセル１０４を流れる。しかしながら、選択されたメモリセル１０４が高抵抗の非晶質状態であれば、メモリセル１０４を通して流れるよりも多くの電流が分流器１１６を通して流れる。分流器１１６の抵抗値は、結晶状態の低抵抗と、非晶質の高抵抗との間で選択される。
【００２３】
センス回路１１８は、分流器１１６ａ-１１６ｂを通る電流に基づいて、ビット線１１２ａ-１１２ｂを介してメモリセル１０４ａ-１０４ｄの状態を読み出す。一実施形態において、メモリセル１０４ａ-１０４ｄのうち、一のメモリセルの抵抗を読み出すために、センス回路１１８は、メモリセル１０４ａ-１０４ｄのうちひとつのメモリセルおよび分流器１１６ａ-１１６ｂのうちひとつの分流器を通して流れる電流を、ビット線１１２ａ-１１２ｂを介して供給する。そして、センス回路１１８は、メモリセル１０４ａ-１０４ｄのうちひとつのメモリセルと、分流器１１６ａ-１１６ｂのうちひとつの分流器を通過した電圧を読み出す。選択されたメモリセル１０４ａ‐１０４ｄが結晶状態のとき、センス回路１１８は、非晶質である選択されたメモリセルと比較して低電圧を検知する。
【００２４】
相変化メモリセル１０４ａのセット動作(書き込み動作)の間、セット（書き込み）電流または電圧は、選択的に利用可能であり、そして、ビットライン１１２ａを介して相変化成分１０６ａに送られる。このとき、相変化成分１０６ａは、トランジスタ１０８ａを作動させるために選択されるワード線１１０ａを用いて、その結晶温度（通常、融点より下であるが）より上まで加熱される。このようにして、相変化成分１０６ａは、このセット動作の間に、その結晶状態に達する。相変化メモリセル１０４ａのリセット動作の間、リセット電流または電圧パルスが選択され、そして、ビット線１１２ａを介して、相変化成分１０６ａへと送られる。リセット電流または電圧は、その融点より上の温度まで、相変化成分１０６ａを急速に加熱する。電流または電圧パルスが停止された後、相変化成分１０６ａは急速に冷却され、非晶質状態になる。メモリアレイ１００の相変化メモリセル１０４ｂ-１０４ｄと他の相変化メモリセル１０４は、同様の電流か電圧パルスを使用することで、相変化メモリセル１０４ａと同様にセットまたはリセット（書き込みまたは消去）される。
【００２５】
図２は、メモリ素子１００において、単一のビット線１１２ａおよびセンスアンプ（ＳＡ）１１８ａの一実施形態を示す図面である。各相変化メモリセル１０４ａ-１０４ｂの第１の端は、センスアンプ１１８ａの第１入力および任意のスイッチ（ＳＷ）１２４に、ビット線１１２ａを介して電気的に結合している。任意のスイッチ１２４の第２の端は、分流器１１６ａの一方の端と電気的に結合される。各相変化メモリセル１０４ａ‐１０４ｂの第２の端と、分流器１１６ａの第２の端とは共通またはグランド１１４に電気的に結合している。センスアンプ１１８ａの第２の入力は、参照信号経路１２０の参照信号を受信する。センスアンプ１１８ａの出力は、出力信号経路１２２に出力信号を提供する。センスアンプ１１８ａは、センス回路１１８の一部である。
【００２６】
任意のスイッチ１２４は、トランスミッション・ゲート、トランジスタ、または他の最適なスイッチである。ビット線１１２ａと分流器１１６ａの間で信号を渡すよう、ビット線１１２ａを分流器１１６ａへと結合するときに、スイッチ１２４が作動する。ビット線１１２ａと分流器１１６ａとの間を通る信号をブロックするときにスイッチ１２４がオフにされる。一実施形態において、任意のスイッチ１２４は、センス回路１１８の一部である。一実施形態において、ビット線クエンチデバイスは、クエンチデバイスの抵抗を適切な値に制御することにより、分流器としての機能を果たす。
【００２７】
センスアンプ１１８ａは、出力信号経路１２２の出力信号を得るために、参照信号経路１２０の参照信号とビット線１１２ａの上の信号を受ける。参照信号よりも大きい値を有するビット線１１２ａの信号に対応して、センスアンプ１１８ａは、出力信号経路１２２上へ、正論理の出力信号(a logic high OUT signal)を出力する。参照信号と比較して低い値を有するビット線１１２ａ上の信号の対応して、センスアンプ１１８ａは、出力信号経路１２２上へ負論理の出力信号(a logic low OUT signal）を出力する。他の実施形態において、出力信号経路１２２上の、出力信号のロジック・レベルは逆になる。
【００２８】
読み出し動作の間およびスイッチ１２４がオンされることにより、電流はビット線に供給され、メモリセル１０４ａ-１０４ｂが選択される。電流は、選択されたメモリセルと、分流器１１６ａとの間で、選択されたメモリセル中での相変化成分の状態に基づいて分割される。センスアンプ１１８ａは、選択されたメモリセルの状態を示すべく出力信号を提供するために、参照信号をビット線１１２ａ上の信号と比較する。一実施形態において、分流器１１６ａの向こう側の電圧が参照信号経路１２０の電圧より大きい場合、センスアンプ１１８ａは、選択されたメモリセルが非晶質状態にあることを示すように、出力信号経路１２２に論理の高い信号を出力する。分流器１１６ａの向こう側の、参照信号経路１２０上の電圧と比較して小さい電圧に対応して、センス回路１１８ａは低論理の信号を出力信号経路１２２上に出力する。このことは、選択されたメモリセルが結晶状態であることを示す。メモリセル１０４ａ-１０４ｂからの電流を分流することにより、分流器１１６ａは、読み出し動作の速度を速くすることができる。
【００２９】
図３は、セットおよびリセット状態における、メモリセルでの抵抗分配の実施形態を説明するチャート２００である。チャート２００は、Ｘ軸２０２が抵抗、Ｙ軸２０４がセルの数を示す。セット相変化メモリセル（書き込みがされた相変化メモリセル）への抵抗分配は、２０６によって示される。そして、リセット相変化メモリセル（消去された相変化メモリセル）への抵抗分配は、２０８で示される。センスアンプ１１８ａへと入力される参照信号経路１２０の参照信号（ＲＥＦ信号）は、セット抵抗分配２０６とリセット抵抗分配２０８との間の、２１０で示される抵抗値によって設定される。分流器１１６ａ-１１６ｂは、２１２で示される抵抗値を提供するために選択される。２１２は、２１０での参照信号よりも大きく、リセット抵抗分配２０８の最低の値よりも小さい値である。したがって、２１２における分流器の値よりも大きい相変化成分の抵抗値が、読み出し動作に費やされる時間を長くすることはない。
【００３０】
本発明の実施形態は、分流器を含む相変化メモリセルのアレイを提供する。分流器は、センスアンプの入力またはビット線に集結される。したがって、メモリセルは変更されない。そして、各メモリセルは、読み出し動作を簡素化するために同様に並列な抵抗を有する。
【００３１】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００３２】
【図１】図１は、メモリ素子の一実施形態を説明する図面である。
【図２】図２は、メモリ素子中のシングルビット線およびセンスアンプの実施形態を示す図面である。
【図３】図３は、セット状態およびリセット状態におけるメモリセルの抵抗分配の一実施形態を説明する図である。
【符号の説明】
【００３３】
１００  メモリ
１０１  メモリセルアレイ
１０４  メモリセル
１０６  相変化メモリ成分
１０８  トランジスタ
１１２  ビット線
１１４  共通またはグランド
１１６  分流器
１１８  センス回路
【図１】
2008071480.tif 000003
【図２】
2008071480.tif 000004
【図３】
2008071480.tif 000005