(57)【要約】【課題】マスク工程の増加なく、アクティブテール現象とウェーブノイズ不良を解決できる液晶表示素子の製造方法を提供する。【解決手段】液晶表示素子の製造方法は、第１基板、及び第２基板を準備する段階と、第１基板上にゲート電極を形成し、ゲート絶縁膜、半導体膜、導電膜、及びフォトレジスト膜を順次積層する段階と、ハーフトーンマスクを利用してフォトレジスト膜パターンを形成する段階と、フォトレジスト膜パターンを利用して導電膜及び半導体膜をパターニングする段階と、第１アッシング工程を行ってフォトレジスト膜パターンの一部を除去する段階と、一部が除去されたフォトレジスト膜パターンを利用して導電膜をパターニングすることによりソース／ドレイン電極を形成する段階と、第１基板上に保護膜及び画素電極を形成する段階と、第１基板と第２基板との間に液晶層を形成する段階とを含む。【選択図】図３Ｃ
2008015523.tif 000002
【特許請求の範囲】
【請求項１】
画素部とパッド部とに区分される第１基板、及び前記第１基板と貼り合わせられる第２基板を準備する段階と、
前記第１基板上にゲート電極を形成する段階と、
前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、導電膜、及びフォトレジスト膜を順次積層する段階と、
ハーフトーンマスクを利用して前記フォトレジスト膜をパターニングすることによりフォトレジスト膜パターンを形成する段階と、
前記フォトレジスト膜パターンを利用して前記導電膜及び前記半導体膜をパターニングする段階と、
第１アッシング工程を行って前記フォトレジスト膜パターンの一部を除去する段階と、
前記一部が除去されたフォトレジスト膜パターンを利用して前記導電膜をパターニングすることによりソース／ドレイン電極を形成する段階と、
前記第１基板上に保護膜及び画素電極を形成する段階と、
前記第１基板と前記第２基板との間に液晶層を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。
【請求項２】
前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、導電膜、及びフォトレジスト膜を順次積層する段階は、
前記半導体膜と前記導電膜との間にオーミックコンタクト膜を形成する段階を含むことを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項３】
前記フォトレジスト膜パターンを利用して前記導電膜をパターニングする段階は、ウェットエッチング工程を用いることを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項４】
前記一部が除去されたフォトレジスト膜パターンを利用してソース／ドレイン電極を形成する段階は、
前記フォトレジスト膜パターンに第２アッシング工程を行って、チャネル領域に残存する前記フォトレジスト膜パターンを除去する段階と、
前記チャネル領域の前記導電膜を除去し、残留する前記フォトレジスト膜パターンを除去する段階と
を含むことを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項５】
前記一部が除去されたフォトレジスト膜パターンを利用してソース／ドレイン電極を形成する段階は、
前記フォトレジスト膜パターンに第２アッシング工程を行って、チャネル領域の前記導電膜を露出させる段階と、
前記チャネル領域の前記導電膜を除去する段階と、
前記チャネル領域の前記オーミックコンタクト膜を除去する段階と、
前記フォトレジスト膜パターンを除去する段階と、
を含むことを特徴とする請求項２に記載の液晶表示素子の製造方法。
【請求項６】
前記導電膜としては、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、又はこれらの合金の少なくとも１つを使用することを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項７】
前記画素電極としては、ＩＴＯ、ＩＺＯ、又はその他の透明導電物質の少なくとも１つを使用することを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項８】
前記ハーフトーンマスクが、透明基板、光遮断膜、及び半透過膜から構成されることを特徴とする請求項１に記載の液晶表示素子の製造方法。
【請求項９】
前記光遮断膜としてはクロムを使用し、前記半透過膜としてはモリブデンシリサイドを使用することを特徴とする請求項８に記載の液晶表示素子の製造方法。
【請求項１０】
前記光遮断膜がソース／ドレイン電極形成用導電膜に対応する位置に位置し、前記半透過膜がチャネル領域に対応する導電膜上に位置することを特徴とする請求項８に記載の液晶表示素子の製造方法。
【請求項１１】
画素部とパッド部とに区分される第１基板、及び前記第１基板と貼り合わせられる第２基板を準備する段階と、
第１マスクを利用して前記第１基板上にゲート電極を形成する段階と、
前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、及び第１導電膜を順次積層する段階と、
ハーフトーンマスクを利用して前記第１導電膜上に、トランジスタのチャネル領域でその厚さが相対的に薄くパターニングされたＰＲパターンを形成する段階と、
前記ＰＲパターンを利用して前記第１導電膜及び前記半導体膜をパターニングする段階と、
前記ＰＲパターンに第１アッシング工程を行って前記ＰＲパターンの一部を除去する段階と、
前記一部が除去されたＰＲパターンを利用して前記第１導電膜をパターニングすることによりソース／ドレイン電極を形成する段階と、
前記ソース／ドレイン電極を含む第１基板上に保護膜を形成する段階と、
第２マスクを利用して前記保護膜をパターニングすることにより前記ドレイン電極の一部を露出させる段階と、
前記第１基板上に第２導電膜を形成する段階と、
第３マスクを利用して前記第２導電膜をパターニングすることにより、前記第１基板上に画素電極を形成する段階と、
前記第１基板と前記第２基板との間に液晶層を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。
【請求項１２】
前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、及び第１導電膜を順次積層する段階は、
前記半導体膜と前記第１導電膜との間にオーミックコンタクト膜を形成する段階を含むことを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１３】
前記ＰＲパターンを利用して前記第１導電膜をパターニングする段階は、ウェットエッチング工程を用いることを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１４】
前記一部が除去されたＰＲパターンを利用してソース／ドレイン電極を形成する段階は、
前記ＰＲパターンに第２アッシング工程を行って、前記チャネル領域に残存する前記フォトレジスト膜パターンを除去する段階と、
前記チャネル領域の前記第１導電膜を除去し、残留する前記ＰＲパターンを除去する段階と、
を含むことを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１５】
前記一部が除去されたＰＲパターンを利用してソース／ドレイン電極を形成する段階は、
前記ＰＲパターンに第２アッシング工程を行って、前記チャネル領域の前記第１導電膜を露出させる段階と、
前記チャネル領域の前記第１導電膜を除去する段階と、
前記チャネル領域の前記オーミックコンタクト膜を除去する段階と、
前記ＰＲパターンを除去する段階と
を含むことを特徴とする請求項１２に記載の液晶表示素子の製造方法。
【請求項１６】
前記第１導電膜としては、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、又はこれらの合金の少なくとも１つを使用することを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１７】
前記第２導電膜としては、ＩＴＯ、ＩＺＯ、又はその他の透明導電物質の少なくとも１つを使用することを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１８】
前記ハーフトーンマスクが、透明基板、光遮断膜、及び半透過膜から構成されることを特徴とする請求項１１に記載の液晶表示素子の製造方法。
【請求項１９】
前記光遮断膜としてはクロムを使用し、前記半透過膜としてはモリブデンシリサイドを使用することを特徴とする請求項１８に記載の液晶表示素子の製造方法。
【請求項２０】
前記光遮断膜がソース／ドレイン電極形成用導電膜に対応する位置に位置し、前記半透過膜が前記チャネル領域に対応する導電膜上に位置することを特徴とする請求項１８に記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子の製造方法に関し、特に、フォトリソグラフィ工程に使用されるスリットマスクをハーフトーンマスクに変更してチャネルの均一性を確保し、これにより、ソース／ドレイン電極形成時にプリアッシング（pre-ashing）工程をさらに行うことができ、アクティブテール（active tail）を低減してウェーブノイズ（wavy noise）を改善した液晶表示素子の製造方法に関する。
【背景技術】
【０００２】
表示素子、特に液晶表示素子などのフラットパネルディスプレイにおいては、それぞれの画素に薄膜トランジスタなどの能動素子を備えて表示素子を駆動する。
一般に、このような表示素子駆動方式をアクティブマトリクス駆動方式といい、アクティブマトリクス駆動方式においては、マトリクス状に配列されたそれぞれの画素に能動素子が配置されて該当画素を駆動する。
【０００３】
以下、従来の液晶表示素子について図５を参照して説明する。
図５はアクティブマトリクス駆動方式の液晶表示素子を示す図である。
【０００４】
図５に示すように、従来の液晶表示素子は、能動素子として薄膜トランジスタ１０を使用する薄膜トランジスタ液晶表示素子である。
【０００５】
Ｎ×Ｍ個の画素が縦横に配列される薄膜トランジスタ液晶表示素子の各画素は、図５に示すように、外部の駆動回路から走査信号が供給されるゲートライン１３と画像信号が供給されるデータライン１９ｃとの交差領域に形成された薄膜トランジスタ１０を含んでいる。
【０００６】
ここで、薄膜トランジスタ１０は、ゲートライン１３に接続されたゲート電極１３ａと、ゲート電極１３ａ上に形成され、ゲート電極１３ａに走査信号が供給されることによってアクティブになるアクティブパターン１７ａと、アクティブパターン１７ａ上に形成されたソース電極１９ａ及びドレイン電極１９ｂとを含む。
【０００７】
前記画素の表示領域には、ソース電極１９ａ及びドレイン電極１９ｂに接続され、アクティブパターン１７ａがアクティブになることによって、ソース電極１９ａ及びドレイン電極１９ｂを介して画像信号が供給されて液晶（図示せず）を動作させる画素電極２５が形成されている。
【０００８】
以下、従来の液晶表示素子の断面構造について図６を参照して説明する。
【０００９】
図６は図５のII−II線断面図である。
図６に示すように、ガラスなどの透明な物質からなる第１基板１１上に薄膜トランジスタが形成されてアレイ基板を構成する。
【００１０】
ここで、前記薄膜トランジスタは、第１基板１１上に形成されたゲート電極１３ａと、ゲート電極１３ａが形成された第１基板１１全体にわたって積層されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたアクティブパターン１７ａと、アクティブパターン１７ａ上に形成されたソース電極１９ａ及びドレイン電極１９ｂと、ソース電極１９ａ及びドレイン電極１９ｂが形成された第１基板１１全体にわたって形成された保護膜２３とを含む。
【００１１】
また、保護膜２３上には、保護膜２３に形成されたコンタクトホール（図示せず）を介してドレイン電極１９ｂに接続される画素電極２５が形成されている。
【００１２】
一方、アレイ基板（第１基板１１）に対向するカラーフィルタ基板は、ガラスなどの透明な物質からなる第２基板３１と、第２基板３１上において、薄膜トランジスタ形成領域や画素間などの画像非表示領域に形成されて、前記画像非表示領域に光が透過することを防止するブラックマトリクス３３と、赤、緑、青で色を実現するカラーフィルタ層３５とを含む。
【００１３】
ここで、前記カラーフィルタ基板と前記アレイ基板とが貼り合わせられ、その間に液晶層４１が充填されると、液晶表示素子が完成する。
【００１４】
一方、カラーフィルタ層３５上には、画素電極２５と共に液晶層４１に電界を印加する共通電極３７をさらに形成することができる。
【００１５】
このような液晶表示素子は、主に、マスクを利用したフォトリソグラフィ工程などの複雑な工程により製造される。
【００１６】
以下、スリットマスクを使用する通常の４マスク工程による液晶表示素子の製造方法について図７Ａ〜図７Ｇを参照して説明する。
【００１７】
図７Ａ〜図７Ｇは、スリットマスクを使用する４マスク工程による液晶表示素子の製造方法を示す工程断面図である。
【００１８】
まず、図７Ａに示すように、第１基板１１の全面にゲート電極として使用される金属膜を形成した後、その上にフォトレジスト（図示せず）を塗布してフォトリソグラフィ工程を行うことにより、ゲートライン（図示せず）及び前記ゲートラインに接続するゲート電極１３ａを形成する。
【００１９】
次に、図７Ｂに示すように、ゲート電極１３ａが形成された第１基板１１全体にわたって、ゲート絶縁膜１５、半導体膜１７、オーミックコンタクト膜（図示せず）、及びソース／ドレイン電極形成用導電物質層１９を順次形成する。
【００２０】
通常、前記オーミックコンタクト膜としてはｎ＋非晶質シリコン薄膜が使用され、ソース／ドレイン電極形成用導電物質層１９は、後工程でソース電極及びドレイン電極にパターニングされる。
【００２１】
次に、ソース／ドレイン電極形成用導電物質層１９上にフォトレジスト（図示せず）を塗布した後、光遮断部２０ａ、半透過部２０ｂ、及び透過部２０ｃから構成されたスリットマスク２０を介して、前記フォトレジストに光を照射した後、露光及び現像工程を行うことにより、ソース／ドレイン電極形成用導電物質層１９上にフォトレジストパターン２１を形成する。
【００２２】
ここで、フォトレジストパターン２１は、スリットマスク２０を利用して形成するため、チャネル領域の上部に形成されたフォトレジストパターン２１ａが他の領域に形成されたフォトレジストパターン２１ｂより薄い。
【００２３】
次に、図７Ｃに示すように、フォトレジストパターン２１をエッチングマスクとして用いて、ソース／ドレイン電極形成用導電物質層１９、オーミックコンタクト膜、及び半導体膜１７を順次エッチングすることにより、アクティブパターン１７ａを形成する。
【００２４】
次に、フォトレジストパターン２１にアッシング工程を行う。前記アッシング工程により、チャネル領域のフォトレジストパターン２１ａ（フォトレジストパターンのうち相対的に薄い領域）が除去され、ソース／ドレイン電極形成用導電物質層１９が露出する。
【００２５】
前記アッシング工程は、有機物であるフォトレジストを酸化させて除去する工程であって、フォトレジストパターン２１の一部（フォトレジストパターン２１ａ）が酸化により除去されて全体的に体積が減少する。このとき、チャネル領域とアクティブパターンの縁部のフォトレジストパターン２１も共に除去される。
【００２６】
次に、図７Ｅに示すように、アッシングされたフォトレジストパターン２１をエッチングマスクとして用いて、チャネル領域のソース／ドレイン電極形成用導電物質層１９及びオーミックコンタクト膜を除去することにより、ソース電極１９ａ及びドレイン電極１９ｂを形成する。
【００２７】
次に、図７Ｆに示すように、アッシングされたフォトレジストパターン２１を除去した後、ソース電極１９ａ及びドレイン電極１９ｂを含む第１基板１１上に保護膜２３を形成する。
【００２８】
次に、図７Ｇに示すように、フォトリソグラフィ工程により、保護膜２３にドレイン電極１９ｂを露出するコンタクトホール（図示せず）を形成した後、透明電極物質で構成されてドレイン電極１９ｂに接続する画素電極２５を形成する。
【００２９】
前述のように、従来の薄膜トランジスタは、ゲート電極形成時に第１マスク、アクティブパターン及びソース／ドレイン電極形成時に第２マスク、ドレイン電極を露出するコンタクトホール形成時に第３マスク、画素電極形成時に第４マスクを使用する４マスク工程により形成される。
【００３０】
前述した工程が行われた従来の液晶表示素子の製造方法によれば、図７Ｅに示すように、アッシングされたフォトレジストパターン２１がアクティブパターン１７ａの縁部領域をも露出するため、アクティブパターン１７ａの縁部に形成されたオーミックコンタクト膜（図示せず）及びソース／ドレイン電極形成用導電物質層１９が除去され、結果として、アクティブパターン１７ａがソース電極１９ａ及びドレイン電極１９ｂより突出するアクティブテール現象が発生する。
【００３１】
以下、これについて図８Ａ及び図８Ｂを参照して詳細に説明する。
図８Ａ及び図８Ｂは、スリットマスクを使用する４マスク工程による液晶表示素子の製造工程のうち、ソース／ドレイン電極を形成する工程を示す断面図である。
【００３２】
図８Ａは、半導体膜１７、オーミックコンタクト膜１８、パターニングされたソース／ドレイン電極形成用導電物質層１９、フォトレジストパターン２１が順次形成されている第１基板１１を示し、これを図７Ｃと比較して説明する。
【００３３】
図８Ａは、図７Ｃに示すソース／ドレイン電極形成用導電物質層１９までパターニングされた状態をデータライン側から見たもので、フォトレジストパターン２１を利用したウェットエッチングを行ってソース／ドレイン電極形成用導電物質層１９（例えば、モリブデンを含む金属）をパターニングした状態である。
【００３４】
図８Ａにおいてはゲート電極が見えず、ゲート絶縁膜は示していない。また、図８Ａにおいては、チャネル領域の厚さが相対的に薄いフォトレジストは見えないが、これは図７Ｃとその断面が異なるためである。
【００３５】
図８Ａから分かるように、パターニングされたソース／ドレイン電極形成用導電物質層１９は、フォトレジストパターン２１よりも距離ｄ１だけ内側にさらにエッチングされている。
【００３６】
これは、後工程でアクティブテール現象と呼ばれる好ましくない結果をもたらすが、これについて説明すると次の通りである。
【００３７】
図８Ａに示すように、ソース／ドレイン電極形成用導電物質層１９をパターニングした後、フォトレジストパターン２１をエッチングマスクとして使用して、オーミックコンタクト膜１８及び半導体膜１７にドライエッチング工程を行うことにより、図８Ｂに示すようにアクティブパターン１７ａを形成する。
【００３８】
ここで、エッチングマスクであるフォトレジストパターン２１の形状が図８Ａに示すような形状であるので、エッチングされたアクティブパターン１７ａの外側とパターニングされたソース／ドレイン電極形成用導電物質層１９の外側とが整列されない。
【００３９】
すなわち、図８Ｂに示すように、アクティブパターン１７ａの縁部が完全にエッチングされず、一部（約１．７μｍ）が尾のように残るアクティブテール現象が発生する。
【００４０】
このようなアクティブテール現象は画素電極領域の減少をもたらし、これを補償するために約２％の開口率の損失が発生する。
【００４１】
また、オーミックコンタクト膜１８は、非常に薄い非晶質シリコン薄膜であるので、前述したドライエッチング工程で、パターニングされたソース／ドレイン電極形成用導電物質層１９の外側と整列されるように十分にエッチングされる。
【００４２】
なお、図８Ｂは、保護膜２３及び画素電極２５まで形成された状態をデータライン側から見た断面図である。
【００４３】
また、ソース／ドレイン電極形成用導電物質層の下部には半導体膜が常に存在するため、データライン側ではバックライト光がゲート絶縁膜を通過して直接半導体膜に当たる。
【００４４】
このように、ゲート絶縁膜を通過して半導体膜に当たるバックライト光は、半導体膜をアクティブにしてウェーブノイズ不良を起こすことがある。
ウェーブノイズとは、ソース及びドレイン電極形成時にソース及びドレイン電極より突出するアクティブパターンがバックライト光を回折させたり、バックライト光によりチャネル信号が揺れて画面に現れる波状のノイズをいう。
【発明の開示】
【発明が解決しようとする課題】
【００４５】
本発明は、このような従来技術の諸問題を解決するためになされたもので、マスク工程の増加なく、アクティブテール現象とウェーブノイズ不良を解決できる液晶表示素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４６】
上記の目的を達成するために、本発明による液晶表示素子の製造方法は、画素部とパッド部とに区分される第１基板、及び前記第１基板と貼り合わせられる第２基板を準備する段階と、前記第１基板上にゲート電極を形成する段階と、前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、導電膜、及びフォトレジスト膜を順次積層する段階と、ハーフトーンマスクを利用して前記フォトレジスト膜をパターニングすることによりフォトレジスト膜パターンを形成する段階と、前記フォトレジスト膜パターンを利用して前記導電膜及び前記半導体膜をパターニングする段階と、第１アッシング工程を行って前記フォトレジスト膜パターンの一部を除去する段階と、前記一部が除去されたフォトレジスト膜パターンを利用して前記導電膜をパターニングすることによりソース／ドレイン電極を形成する段階と、前記第１基板上に保護膜及び画素電極を形成する段階と、前記第１基板と前記第２基板との間に液晶層を形成する段階とを含む。
【００４７】
上記の目的を達成するために、本発明による液晶表示素子の製造方法は、画素部とパッド部とに区分される第１基板、及び前記第１基板と貼り合わせられる第２基板を準備する段階と、第１マスクを利用して前記第１基板上にゲート電極を形成する段階と、前記ゲート電極を含む第１基板上に、ゲート絶縁膜、半導体膜、及び第１導電膜を順次積層する段階と、ハーフトーンマスクを利用して前記第１導電膜上に、トランジスタのチャネル領域でその厚さが相対的に薄くパターニングされたＰＲパターンを形成する段階と、前記ＰＲパターンを利用して前記第１導電膜及び前記半導体膜をパターニングする段階と、前記ＰＲパターンに第１アッシング工程を行って前記ＰＲパターンの一部を除去する段階と、前記一部が除去されたＰＲパターンを利用して前記第１導電膜をパターニングすることによりソース／ドレイン電極を形成する段階と、前記ソース／ドレイン電極を含む第１基板上に保護膜を形成する段階と、第２マスクを利用して前記保護膜をパターニングすることにより前記ドレイン電極の一部を露出させる段階と、前記第１基板上に第２導電膜を形成する段階と、第３マスクを利用して前記第２導電膜をパターニングすることにより、前記第１基板上に画素電極を形成する段階と、前記第１基板と前記第２基板との間に液晶層を形成する段階とを含む。
【発明の効果】
【００４８】
本発明による液晶表示素子の製造方法は、マスク工程の増加なくチャネルの均一性を確保し、これにより、ソース／ドレイン電極形成時にプリアッシング工程をさらに行うことができ、アクティブテールの低減とウェーブノイズの改善の効果がある。
【発明を実施するための最良の形態】
【００４９】
以下、本発明による液晶表示素子の製造方法の好ましい実施形態について添付図面を参照して詳細に説明する。
【００５０】
図１は、スリットマスクを使用するフォトリソグラフィ工程時に薄膜トランジスタのチャネル領域に照射される光の強度を示す図であり、図１の符号１２１は透明基板、１２３はスリットマスクの遮断領域に形成された遮断物質（例えば、クロム）である。
【００５１】
図１に示すように、スリットマスク１２０は、照射された光を全て透過させる透過領域、照射された光の一部だけ透過させて一部は遮断するスリット領域、及び照射された光を全て遮断する遮断領域からなる。
【００５２】
前記スリット領域はスリット構造を有し、前記スリット構造を介して照射される露光量（露光強度）は光を全て透過させる前記透過領域よりも少ない。従って、フォトレジスト膜１１３を塗布した後、フォトレジスト膜１１３をスリット領域及び透過領域が部分的に設けられたスリットマスク１２０を使用して露光すると、前記スリット領域に残っているフォトレジスト膜１１３ａの厚さと前記透過領域に残っているフォトレジスト膜１１３ｂの厚さとが異なる。
【００５３】
すなわち、ポジ型フォトレジスト膜の場合は、前記スリット領域に残っているフォトレジスト膜１１３ａの厚さが前記透過領域に残っているフォトレジスト膜１１３ｂよりも厚く形成され、ネガ型フォトレジスト膜の場合は、前記透過領域に残っているフォトレジスト膜１１３ｂの厚さが前記スリット領域に残っているフォトレジスト膜１１３ａよりも厚く形成される。
【００５４】
図１に示すように、スリットマスク１２０を使用した場合は、露光工程時にチャネル領域に照射される光の強度が不均一であるため、チャネル領域の表面が不均一になるという問題があった。
【００５５】
このような問題により、スリットマスクを使用した場合は、アクティブパターンをパターニングする前にプリアッシング工程を行うことが難しかった。
【００５６】
図２は、本発明の一実施形態による液晶表示素子の製造工程のうち、スリットマスクの代りにハーフトーンマスクを使用するフォトリソグラフィ工程において、薄膜トランジスタのチャネル領域に照射される光の強度を示す図である。
【００５７】
本発明の一実施形態によるハーフトーンマスク２２０は、透過領域、ハーフトーン領域（すなわち、半透過領域）、及び遮断領域からなり、前記スリットマスクと類似している。
【００５８】
前記ハーフトーン領域は、その厚さによって光の透過量を調節できる金属物質（例えば、モリブデンシリサイド：ＭｏＳｉ）が形成されており、前記ハーフトーン領域を介して照射される露光量は光を全て透過させる前記透過領域よりも少ない。従って、フォトレジスト膜２１３を塗布した後、ハーフトーンマスク２２０を使用してフォトレジスト膜２１３を露光すると、前記ハーフトーン領域に残っているフォトレジスト膜２１３ａの厚さと前記透過領域に残っているフォトレジスト膜２１３ｂの厚さとが異なる。
【００５９】
すなわち、ポジ型フォトレジスト膜の場合は、前記ハーフトーン領域に残っているフォトレジスト膜２１３ａの厚さが前記透過領域に残っているフォトレジスト膜２１３ｂよりも厚く形成され、ネガ型フォトレジスト膜の場合は、前記透過領域に残っているフォトレジスト膜２１３ｂの厚さが前記ハーフトーン領域に残っているフォトレジスト膜２１３ａよりも厚く形成される。
【００６０】
図２の符号２２１は透明基板、２２３は光を遮断するクロム膜、２２５はハーフトーン領域に形成されたモリブデンシリサイド膜である。ここで、モリブデンシリサイド膜２２５の厚さを調節することにより、フォトレジスト膜２１３に照射される透過量を制御することができる。
【００６１】
図２を参照すると、露光工程時にチャネル領域に照射される光の強度が均一であるため、チャネル領域の表面が滑らかに形成されて均一性が向上する。
【００６２】
従って、ハーフトーンマスクを使用した場合は、アクティブパターンをパターニングする前にプリアッシング工程を行うことができる。
【００６３】
以下、本発明による液晶表示素子の製造方法について図３Ａ〜図３Ｃを参照して説明する。
図３Ａ〜図３Ｃは、本発明の一実施形態によるハーフトーンマスクを使用し、アクティブパターンをパターニングする前にプリアッシング工程を行った工程図であり、データライン側から見た断面図である。
【００６４】
図３Ａはソース／ドレイン電極形成用導電物質層３０７をウェットエッチング工程でパターニングした状態を示す図である。
【００６５】
図３Ａは、半導体基板３００、半導体基板３００上に形成されて後工程でアクティブパターンにパターニングされる半導体膜３０３、半導体膜３０３上に形成されてソース／ドレイン電極とオーミックコンタクトするｎ＋シリコン薄膜３０５、ｎ＋シリコン薄膜３０５上に形成されてウェットエッチングされたソース／ドレイン電極形成用導電物質層３０７、ソース／ドレイン電極形成用導電物質層３０７の上部に形成され、ハーフトーンマスク（図示せず）を利用してパターニングされたフォトレジストパターン３０９を示している。
【００６６】
図３Ａは図８Ａと大きく異ならないことが分かる。すなわち、図３Ａに示すように、パターニングされたソース／ドレイン電極形成用導電物質層３０７は、フォトレジストパターン３０９よりも距離ｄ２だけ内側にさらにエッチングされている。
【００６７】
図３Ｂは半導体膜３０３をパターニングしてアクティブパターンを形成する前にプリアッシング工程を行った状態を示す図である。
【００６８】
図３Ｂに示すように、プリアッシング工程が行われたフォトレジストパターン３０９ａは、プリアッシング工程により左右の幅が狭くなっており、また、フォトレジストパターン３０９ａの外側面とソース／ドレイン電極形成用導電物質層３０７の外側面とが整列されており、後工程でアクティブテール現象が発生する確率が減少する。
【００６９】
プリアッシング工程を行った後、通常の液晶表示素子製造工程を行う。すなわち、プリアッシング工程が行われたフォトレジストパターン３０９ａをエッチングマスクにしてｎ＋シリコン薄膜３０５及び半導体層３０３をパターニングすることによりアクティブパターンを形成した後、薄膜トランジスタのチャネル領域にアッシング工程を行う。
【００７０】
チャネル領域にアッシング工程を行った結果は図７Ｄに示されている。すなわち、図７Ｄに示すように、チャネル領域にアッシング工程が行われた結果、チャネル領域に存在していた部分露光されたハーフトーンフォトレジストが全て除去されて、ソース／ドレイン電極形成用導電物質層１９（図３Ｂの３０７）が露出する。
【００７１】
次に、チャネル領域のソース／ドレイン電極形成用導電物質層１９を除去するためのドライエッチング工程を行う。
【００７２】
次に、チャネル領域のｎ＋シリコン薄膜（図示せず）（図３Ｂの３０５）を除去するドライエッチング工程を行う。
【００７３】
ここで、前記プリアッシング工程と前記ドライエッチング工程とは、１つのチャンバ内で一括して行うことが好ましい。
【００７４】
次に、残存するフォトレジストを除去するＰＲストリップ工程を行って、ソース／ドレイン電極（図示せず）を完成する。
【００７５】
次に、保護膜形成工程、画素電極形成工程、液晶層形成工程などを順次行って液晶表示素子を製造する。
【００７６】
図３Ｃは画素電極まで形成された状態をデータライン側から見た断面図である。
図３Ｃは、半導体基板３００、半導体基板３００上に形成された半導体層３０３、ｎ＋シリコン薄膜３０５、ソース／ドレイン電極形成用導電物質層３０７、保護膜３１１、及び画素電極３１３を示している。
【００７７】
図３Ｃを参照すると、本発明の一実施形態による液晶表示素子においては、図３Ａに示す距離ｄ２より減少した距離ｄ３（約０．３〜０．５μｍ）のアクティブテールが形成されており、従来（図８Ｂに示す距離ｄ１）に比べて大きく改善されたことが分かる。
【００７８】
前述のように、本発明の一実施形態においては、従来のスリットマスクの代りにハーフトーンマスクを使用することにより、薄膜トランジスタのチャネル領域の均一性を確保することができる。また、チャネル領域の均一性を確保することによって、アクティブパターンをパターニングする前にプリアッシング工程を行うことができるようになり、アクティブテール現象が発生することを防止することができる。
【００７９】
以下、本発明の一実施形態による液晶表示素子の製造方法について図４Ａ〜図４Ｅを参照して詳細に説明する。
【００８０】
図４Ａ〜図４Ｅは本発明の一実施形態による液晶表示素子の製造方法を示す工程断面図である。
【００８１】
図４Ａに示すように、初期洗浄工程が行われた後、ガラスなどの透明な半導体基板３００上にゲート電極として使用される第１導電膜（図示せず）を形成した後、第１マスク（図示せず）を利用したパターニング工程（例えば、ウェットエッチング）を行って、ゲート電極３０１ａ、ゲートライン３０１、及びキャパシタ下部電極３０１ｂを形成する。
【００８２】
ここで、前記第１マスクは通常のマスクであり、高価なスリットマスク又はハーフトーンマスクである必要はない。
【００８３】
また、前記第１導電膜としては、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電物質を使用することができる。
【００８４】
さらに、前記第１導電膜は、前記低抵抗の不透明導電物質が２種類以上積層された多層構造で形成することもできる。
【００８５】
次に、図４Ｂ及び図４Ｃはソース／ドレイン電極３０７ａ、３０７ｂまで形成された状態を示す図であり、ハーフトーンマスクが使用され、プリアッシング工程が行われる工程段階である。
【００８６】
以下、プリアッシング工程が行われる工程段階について図４Ｂ及び図４Ｃを参照して説明する。
【００８７】
図４Ｂに示すように、まず、ゲート電極３０１ａがパターニングされた半導体基板３００上にゲート絶縁膜３０２を形成する。ここで、ゲート絶縁膜３０２としては、シリコン窒化膜（ＳｉＮｘ）、シリコン酸化膜、又はその他の無機絶縁物質を使用することができる。
【００８８】
次に、ゲート絶縁膜３０２上に、水素化された非晶質シリコン膜３０３、ｎ＋非晶質シリコン薄膜（図示せず）、ソース／ドレイン電極形成用導電物質層３０７を順次積層形成する。
【００８９】
ここで、水素化された非晶質シリコン膜３０３は、薄膜トランジスタのアクティブ領域の役割を果たす膜であって、後工程でアクティブパターンにパターニングされ、トランジスタのチャネルが形成される膜である。
【００９０】
また、水素化された非晶質シリコン膜３０３は、アクティブパターン形成用半導体膜として主に使用されるが、これは、低温工程が可能であり、安価な絶縁基板を使用できるためである。
【００９１】
また、前記ｎ＋非晶質シリコン薄膜はオーミックコンタクト膜であり、ソース電極及びドレイン電極は、前記ｎ＋非晶質シリコン薄膜からなるオーミックコンタクト膜を介して、アクティブパターンの所定領域とオーミックコンタクトを形成する。
【００９２】
ここで、ソース／ドレイン電極形成用導電物質層３０７としては、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電物質が使用される。
【００９３】
次に、図４Ｃに示すように、半導体基板３００上に、ゲート絶縁膜３０２、水素化された非晶質シリコン膜３０３、ｎ＋非晶質シリコン薄膜（図示せず）、ソース／ドレイン電極形成用導電物質層３０７、フォトレジスト膜（図示せず）を順次積層形成した後、ハーフトーンマスク３２０を使用してソース／ドレイン電極３０７ａ、３０７ｂを形成する。
【００９４】
すなわち、ハーフトーンマスク３２０を利用して前記フォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜３０９を利用してソース／ドレイン電極形成用導電物質層３０７をウェットエッチングすることにより、ソース／ドレイン電極３０７ａ、３０７ｂを形成する。
【００９５】
ここで、ソース／ドレイン電極３０７ａ、３０７ｂはＵ字状に形成することもでき、チャネルの幅を広げることによってスイッチング速度が向上する。
【００９６】
また、図４Ｂに示すように、チャネル領域に形成されたフォトレジストは、他の領域のフォトレジストよりも薄いが、チャネル領域の均一性を確保している。
【００９７】
このようなソース／ドレイン電極形成用導電物質層３０７に対するパターニング工程後、本発明の一実施形態によるプリアッシング工程が行われる。
【００９８】
ここで、プリアッシング工程によりアクティブテール現象の発生を防止できることは前述の通りである。
【００９９】
次に、図４Ｃに示すように、水素化された非晶質シリコン膜３０３をドライエッチングしてパターニングした後、アッシング工程によりチャネル領域に残存するフォトレジスト膜３０９を全て除去する。
【０１００】
次に、チャネル領域に形成されたソース／ドレイン電極形成用導電物質層３０７をドライエッチングにより除去した後、チャネル領域に形成されたｎ＋非晶質シリコン薄膜（図示せず）を除去して、チャネル領域の水素化された非晶質シリコン膜３０３を露出させる。
【０１０１】
次に、残存するフォトレジスト膜３０９を除去するＰＲストリップ工程を行うことにより、ソース／ドレイン電極３０７ａ、３０７ｂを形成する。
【０１０２】
次に、図４Ｄに示すように、素子を湿気やスクラッチから保護するために、全体構造上に保護膜３１１を形成した後、第３マスク（図示せず）を利用したフォトリソグラフィ工程により、保護膜３１１の所定領域を貫通してドレイン電極３０７ｂを露出するコンタクトホール３１２を形成する。
【０１０３】
次に、基板の全面に透明な導電性物質（図示せず）を蒸着した後、第４マスクを利用したフォトリソグラフィ工程によりパターニングすることにより、図４Ｅに示すように、コンタクトホール３１２を介してドレイン電極３０７ｂに電気的に接続する画素電極３１３を形成する。
【０１０４】
ここで、画素電極用の透明な導電性物質としては、ＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）などの透過率に優れた透明な導電物質を使用する。
【０１０５】
次に、液晶層形成段階などの通常の工程を行うことにより液晶表示素子を製造する。
【図面の簡単な説明】
【０１０６】
【図１】スリットマスクを使用する場合のチャネルの不均一性を示す図である。
【図２】ハーフトーンマスクを使用する場合のチャネルの均一性を示す図である。
【図３Ａ】ハーフトーンマスクが使用されてプリアッシング工程が行われた液晶表示素子の一部の製造工程を示す断面図である。
【図３Ｂ】図３Ａに続く工程の断面図である。
【図３Ｃ】図３Ｂに続く工程の断面図である。
【図４Ａ】本発明の一実施形態による液晶表示素子の製造方法を示す工程断面図である。
【図４Ｂ】図４Ａに続く工程の断面図である。
【図４Ｃ】図４Ｂに続く工程の断面図である。
【図４Ｄ】図４Ｃに続く工程の断面図である。
【図４Ｅ】図４Ｄに続く工程の断面図である。
【図５】一般的な液晶表示素子の単位画素構造を示す平面図である。
【図６】図５のII−II線断面図である。
【図７Ａ】スリットマスクを使用する４マスク工程による液晶表示素子の製造方法を示す工程断面図である。
【図７Ｂ】図７Ａに続く工程の断面図である。
【図７Ｃ】図７Ｂに続く工程の断面図である。
【図７Ｄ】図７Ｃに続く工程の断面図である。
【図７Ｅ】図７Ｄに続く工程の断面図である。
【図７Ｆ】図７Ｅに続く工程の断面図である。
【図７Ｇ】図７Ｆに続く工程の断面図である。
【図８Ａ】スリットマスクを使用する４マスク工程による液晶表示素子の一部の製造工程を示す断面図である。
【図８Ｂ】スリットマスクを使用する４マスク工程による液晶表示素子の一部の製造工程を示す断面図である。
【符号の説明】
【０１０７】
１１  第１基板
１３ａ  ゲート電極
１５  ゲート絶縁膜
１７ａ  アクティブパターン
１９  ソース／ドレイン電極形成用導電物質層
２１  フォトレジストパターン
２３  保護膜
２５  画素電極
３００  半導体基板
３０１ａ  ゲート電極
３０２  ゲート絶縁膜
３１１  保護膜
３１３  画素電極
【図１】
2008015523.tif 000003
【図２】
2008015523.tif 000004
【図３Ａ】
2008015523.tif 000005
【図３Ｂ】
2008015523.tif 000006
【図３Ｃ】
2008015523.tif 000007
【図４Ａ】
2008015523.tif 000008
【図４Ｂ】
2008015523.tif 000009
【図４Ｃ】
2008015523.tif 000010
【図４Ｄ】
2008015523.tif 000011
【図４Ｅ】
2008015523.tif 000012
【図５】
2008015523.tif 000013
【図６】
2008015523.tif 000014
【図７Ａ】
2008015523.tif 000015
【図７Ｂ】
2008015523.tif 000016
【図７Ｃ】
2008015523.tif 000017
【図７Ｄ】
2008015523.tif 000018
【図７Ｅ】
2008015523.tif 000019
【図７Ｆ】
2008015523.tif 000020
【図７Ｇ】
2008015523.tif 000021
【図８Ａ】
2008015523.tif 000022
【図８Ｂ】
2008015523.tif 000023