(57)【要約】【課題】本発明は、半導体試験における待ち時間を大幅に削減し、かつ試験中に現在測定している試験のデータの演算処理を行うことができるデータ転送回路、およびこれを備えた半導体試験装置を提供することを目的としている。【解決手段】上記課題を解決するために、本発明にかかるデータ転送回路の構成は、ＤＵＴ１４０の試験データが書き込まれるバッファメモリ１５２と、バッファメモリ１５２に試験データを所定長さずつ書き込む書込シーケンサ１５４と、バッファメモリ１５２から試験データを読み出す読出シーケンサ１５６とを備え、１回の試験を実施している間であって、かつ書込シーケンサ１５４が書き込みを行っていないタイミングに、読出シーケンサ１５６が読み出しを行うことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスの試験データが書き込まれるバッファメモリと、
前記バッファメモリに試験データを所定長さずつ書き込む書込シーケンサと、
前記バッファメモリから前記試験データを読み出す読出シーケンサとを備え、
１回の試験を実施している間であって、かつ前記書込シーケンサが書き込みを行っていないタイミングに、前記読出シーケンサが読み出しを行うことを特徴とするデータ転送回路。
【請求項２】
請求項１記載のデータ転送回路であって、
前記読出シーケンサは前記試験データを所定長さずつ読み出すものであり、
前記書込シーケンサが書き込みを開始する位置である書込ポインタと、前記読出シーケンサが読み出しを開始する位置である読出ポインタとを用いて前記書込シーケンサおよび前記読出シーケンサを制御するポインタ制御部をさらに有し、
前記書込ポインタが、前記読出ポインタに前記読出シーケンサが読み出す所定長さを加算した位置よりも大きいときに、前記読出シーケンサによる読み出しを行うことを特徴とするデータ転送回路。
【請求項３】
請求項１記載のデータ転送回路であって、
さらに前記バッファメモリに書き込む試験データを一時的に格納する中間バッファを備え、
前記読出シーケンサが前記バッファメモリから読み出しを行っている間は前記試験データを前記中間バッファに格納し、
前記書込シーケンサは前記中間バッファから読み出して前記バッファメモリに書き込みを行い、前記書込シーケンサが前記バッファメモリに書き込みを行っている間は前記読出シーケンサによる読み出しを行わないことを特徴とするデータ転送回路。
【請求項４】
請求項３記載のデータ転送回路であって、
前記読出シーケンサは前記試験データを読み出す長さを変更可能であり、
前記書込シーケンサが書き込みを開始する位置である書込ポインタと、前記読出シーケンサが読み出しを開始する位置である読出ポインタとを用いて前記書込シーケンサおよび前記読出シーケンサを制御するポインタ制御部をさらに有し、
前記ポインタ制御部は、前記読出シーケンサが読み出しを行うタイミングにおいて、前記読出シーケンサが読み出しを開始する位置である読出ポインタと、前記書込シーケンサが書き込みを開始する位置である書込ポインタとを比較することにより、前記読出シーケンサが読み出す長さを設定することを特徴とするデータ転送回路。
【請求項５】
被試験デバイスの電気的試験を行う半導体試験装置であって、
被試験デバイスから出力される信号を取得するデータ取得部と、
請求項１乃至請求項４のいずれか１項に記載のデータ転送回路と、
バスを介して制御コンピュータに接続されるバスインターフェースとを備え、
前記データ取得部は前記書込シーケンサに接続し、
前記読出シーケンサは前記バスインターフェースに接続したことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行う半導体試験装置に関し、特にデータ転送回路に特徴を有するものである。
【背景技術】
【０００２】
近年、集積回路（ＩＣ：Integrated Circuit）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。このような試験を行う半導体試験装置において、被試験デバイス（Device Under Test：以下「ＤＵＴ」という。）には、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＳＯＣ(System On a Chip：システムＬＳＩともよばれる）などが含まれる。なおＳＯＣとは、特定機能を実現する複数の回路を組み合わせて、１つのチップに混載したＬＳＩである。
【０００３】
ＤＵＴを試験する半導体試験装置は、特許文献１（特開平６−３２４１１５：特に図４）に示されるように、装置本体と、テストヘッドと、パフォーマンスボードとを備えている。装置本体は、ＤＵＴに対して定電圧や定電流などの出力や、ＤＵＴからの入力の測定を行う。テストヘッドは、ドライバやコンパレータ、リレーを駆動する駆動回路などを有する。パフォーマンスボードは、複数のＤＵＴを装着し、テストヘッドとＤＵＴとを電気的に接続する。そしてテストヘッドにおいて、リレーを駆動する駆動回路、およびこれを制御するピンコントローラは、テストヘッドに実装された中継カードに設けられている。
【０００４】
図６は、試験データを制御コンピュータに送るまでの段取りを示すフローチャートである。図６に示すように、ＤＵＴから出力された試験データ(Wave Form)は、アナログデータの場合はＡＤＣ(Analog Digital Converter)によりデジタル化されて取得され（Ｓ７０１）、１回分の試験データがメモリに保存される（Ｓ７０２）。１回の試験が終了すると、メモリに保存された１回分の試験データを制御コンピュータがメモリから読み出し（Ｓ７０３）、所定の演算を行った後に（Ｓ７０４）、制御コンピュータの表示部において使用者に対し演算結果（試験結果）を表示する（Ｓ７０５）。そして１つのＤＵＴに対して、パラメータを変更するなどして複数回の試験を行う。
【０００５】
しかし、上記したようにＤＵＴが複雑高度化していることから試験項目が増加し、試験の所要時間も増大の傾向にある。そのため、図６に示したように試験の完了を待ってから（試験データのメモリへの蓄積を待ってから）演算を行う段取りとすると、使用者にとっては待ち時間が多くなってしまう。
【０００６】
そこで従来からも、待ち時間を減らすことにより全体的な測定時間を短縮する提案がなされている。例えば特開２０００−１５６０９５（特許文献２）には、２つのメモリの一方に１回の試験の試験データを書き込んでいる間に、他方のメモリに蓄積された前回の試験の試験データを読み出して演算処理を行うバンク方式のデータ転送回路の構成が記載されている。
【０００７】
図７は従来のデータ転送回路の構成を説明する図である。図７に示すデータ転送回路は、ＡＤＣなどのデータ取得部７０２、試験データをメモリに書き込む書込シーケンサ７０４、メモリへの経路を切り替えるためのマルチプレクサ７０６、試験データを格納する第１バンクメモリ７０８および第２バンクメモリ７１０、試験データを読み出すメモリを切り替えるためのマルチプレクサ７１２、メモリから試験データを読み出す読出シーケンサ７１４、読み出した試験データについて演算および結果表示を行う制御コンピュータ７１６を備えている。
【０００８】
そして図７に示すように、１回目の試験の際は、第１バンクメモリ７０８に試験データを格納する。次に２回目の試験を実施した際は、マルチプレクサ７０６、７１２を切り替え、第２バンクメモリ７１０に試験データを書き込みすると共に、第１バンクメモリ７０８から前回の試験データを読み出す。以後、試験を実施する度に、書き込みをするバンクメモリを切り替え、書き込みしていないバンクメモリから読み出しを行う。
【０００９】
このように２つのメモリを用いて交互に書き込みと読み出しを行うことにより、試験実施（試験データの取得）と演算処理を同時に並行して行うことができる。特許文献２では、これにより使用者が無為に待っているだけの時間を大幅に削減し、また全体的な試験の所要時間も大幅に短縮することができるとしている。
【特許文献１】特開平６−３２４１１５号公報
【特許文献２】特開２０００−１５６０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記特許文献２に記載された構成にあっては、確かに待ち時間の削減は可能であるものの、使用者が参照可能な演算結果は前回の試験のデータであって、現在測定している試験のデータではないという問題がある。
【００１１】
すなわち何らかのＦＡＩＬ（エラー）が発生した場合に、条件を変えて確認試験をしたいと思っても、すでに次の試験が実施されているため手戻りが生じ、データの管理が煩雑になる。一般には読み出した試験データは使用者側で作成したユーザープログラムによって演算処理を行うが、上記のような試験順序の交錯が発生することによりプログラムが複雑化してしまうため、使用者にとってプログラム作成の負担が大きい。さらに、ＦＡＩＬの内容によっては次の試験を行う必要がなかったり、致命的なＦＡＩＬであれば次の試験を行うことが好ましくなかったりする場合もある。
【００１２】
さらに、試験データを格納しうる容量のメモリが２つ、すなわち倍の容量のメモリを必要とすることになる。従って必要なメモリの部品数が増大し、部品コストが上昇するという問題がある。
【００１３】
そこで本発明は、半導体試験における待ち時間を大幅に削減し、かつ試験中に現在測定している試験のデータの演算処理を行うことができるデータ転送回路、およびこれを備えた半導体試験装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明にかかるデータ転送回路の構成は、被試験デバイスの試験データが書き込まれるバッファメモリと、メモリに試験データを所定長さずつ書き込む書込シーケンサと、メモリから試験データを読み出す読出シーケンサとを備え、１回の試験を実施している間であって、かつ書込シーケンサが書き込みを行っていないタイミングに、読出シーケンサが読み出しを行うことを特徴とする。
【００１５】
上記構成によれば、試験が完了するのを待つことなく、試験を行って試験データをメモリに格納することと並行して制御コンピュータに試験データを読み出すことができる。従って現在行っている試験についてリアルタイムに演算処理および結果表示を行うことができ、全体的な試験の所要時間も大幅に短縮することができると共に、試験が完了するとほぼ同じタイミングで演算処理も完了させることができる。また使用者が試験データの演算処理を行うプログラムを作成する際にも、試験順序の交錯を考慮する必要がなくなり、使用者の負担を軽減することができる。
【００１６】
読出シーケンサは試験データを所定長さずつ読み出すものであり、書込シーケンサが書き込みを開始する位置である書込ポインタと、読出シーケンサが読み出しを開始する位置である読出ポインタとを用いて書込シーケンサおよび読出シーケンサを制御するポインタ制御部をさらに有し、書込ポインタが、読出ポインタに読出シーケンサが読み出す所定長さを加算した位置よりも大きいときに、読出シーケンサによる読み出しを行うことでもよい。これにより、読み出しの所定量を大きくして読み出し回数を削減することができ、読出シーケンサの負荷を軽減することができる。
【００１７】
さらにバッファメモリに書き込む試験データを一時的に格納する中間バッファを備え、読出シーケンサがバッファメモリから読み出しを行っている間は試験データを中間バッファに格納し、書込シーケンサは中間バッファから読み出してバッファメモリに書き込みを行い、書込シーケンサがバッファメモリに書き込みを行っている間は読出シーケンサによる読み出しを行わないこととしてもよい。これにより、読み出しを行っている間に取得したデータを一時的に格納して保持することができ、読み出しと書き込み（すなわちデータ取得）との同期を取る必要がなくなるため、タイミング制御を簡略化することができる。
【００１８】
このとき、読出シーケンサは試験データを読み出す長さを変更可能であり、書込シーケンサが書き込みを開始する位置である書込ポインタと、読出シーケンサが読み出しを開始する位置である読出ポインタとを用いて書込シーケンサおよび読出シーケンサを制御するポインタ制御部をさらに有し、ポインタ制御部は、読出シーケンサが読み出しを行うタイミングにおいて、読出シーケンサが読み出しを開始する位置である読出ポインタと、書込シーケンサが書き込みを開始する位置である書込ポインタとを比較することにより、読出シーケンサが読み出す長さを設定するように構成してもよい。これにより、読み出しを行うタイミングにおいて溜まっている試験データ量に応じて読み出し量を可変とすることができ、効率的に読み出しを行い、制御コンピュータにおける演算処理および結果表示の即時性（リアルタイム性）を向上させることができる。
【００１９】
また本発明にかかる半導体試験装置の代表的な構成は、被試験デバイスの電気的試験を行う半導体試験装置であって、被試験デバイスから出力される信号を取得するデータ取得部と、上記構成のデータ転送回路と、バスを介して制御コンピュータに接続されるバスインターフェースとを備え、データ取得部は書込シーケンサに接続し、読出シーケンサはバスインターフェースに接続したことを特徴とする。これにより、上記作用効果を備えた半導体試験装置を得ることができる。
【発明の効果】
【００２０】
本発明によれば、半導体試験における待ち時間を大幅に削減し、かつ試験中に現在測定している試験のデータの演算処理を行うことができるデータ転送回路、およびこれを備えた半導体試験装置を提供することができる。すなわち、全体的な試験の所要時間も大幅に短縮することができ、かつ試験が完了するとほぼ同じタイミングで演算処理も完了させることができる。また使用者が試験データの演算処理を行うプログラムを作成する際にも、試験順序の交錯を考慮する必要がなくなり、使用者の負担を軽減することができる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
本発明にかかるデータ転送回路および半導体試験装置の第１実施形態について説明する。図１は半導体試験装置の概略構成図、図２は中継カードの要部構成を説明する図、図３はデータ転送回路の動作を説明するブロック図、図４は試験データを制御コンピュータ１１２に送るまでの段取りを示すフローチャートである。なお、以下の実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。
【００２２】
図１に示す半導体試験装置１００は、本体１１０と、テストヘッド１２０とを含んで構成される。テストヘッド１２０にはパフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。本実施形態においては、ＤＵＴ１４０として、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＳＯＣ(System On a Chip：システムＬＳＩともよばれる）などを対象としている。
【００２３】
上記本体１１０は、制御コンピュータ１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード１２２とが設けられる。中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。
【００２４】
図２に示すように、中継カード１２２は、データ取得部の例としてのＡＤＣ１５０(Analog Digital Converter)、ＡＤＣ１５０が出力するデジタルの試験データを一時的に格納するバッファメモリ１５２、バッファメモリ１５２に試験データを書き込む書込シーケンサ１５４、バッファメモリ１５２から試験データを読み出す読出シーケンサ１５６、バッファメモリ１５２に対して書込シーケンサ１５４または読出シーケンサ１５６を選択的に接続するセレクタ１５８、書込シーケンサ１５４および読出シーケンサ１５６を制御するポインタ制御部１６０、およびバスを介して制御コンピュータ１１２に接続されるバスインターフェース１６２を備えている。
【００２５】
図３を用いて、各部の機能と動作について説明する。ＡＤＣ１５０は、ＤＵＴ１４０から送られてきたアナログデータをデジタルデータに変換するデジタイザである。ＡＤＣ１５０には、高速に試験データを取得するＨＳＤ(High Speed Data)と、高解像度で試験データを取得するＨＲＤ(High Resolution Data)が含まれる。
【００２６】
書込シーケンサ１５４は、バッファメモリ１５２に試験データを所定長さずつ書き込む。読出シーケンサ１５６は、バッファメモリ１５２から試験データを所定長さずつ読み出す。書き込みまたは読み出しを行う際には、セレクタ１５８によって経路が択一的に選択される。ここで、書込シーケンサ１５４が書き込む所定長さ（単位長さ）と、読出シーケンサ１５６が読み出す所定長さ（単位長さ）は、同じであってもよいが、異なっていてもよい。
【００２７】
ここで本発明の特徴的な点として、１回の試験を実施している間であって、かつ書込シーケンサ１５４が書き込みを行っていないタイミングに、読出シーケンサ１５６が読み出しを行う。書き込みのタイミングと読み込みのタイミングでは、書き込みのタイミングの方が優先である。具体的には、ＤＵＴから試験データを採取すると書き込みのタイミングが発生するが、この試験データの採取を間欠にする。これにより書込シーケンサ１５４がバッファメモリ１５２を開放する時間を設け、この時間を読み込みのタイミングとすることができる。
【００２８】
図４は、ＤＵＴ１４０から取得した試験データを制御コンピュータ１１２に送るまでの段取りを示すフローチャートである。図４に示すように、ＤＵＴ１４０から出力された試験データ(Wave Form)は、ＡＤＣ１５０(Analog Digital Converter)によりデジタル化されて取得される（Ｓ１０１）。そして試験データをバッファメモリ１５２に書き込みつつ、読み出しを行う（Ｓ１０２）。
【００２９】
そして読み出したデータについて所定の演算を行い（Ｓ１０３）、制御コンピュータ１１２の表示部において使用者に対し演算結果（試験結果）を表示する（Ｓ１０４）。測定が完了した時点で書込シーケンサ１５４は動作を終了し、また読出シーケンサ１５６も転送が完了した時点で制御コンピュータ１１２に通知する。通知は、割り込みなどを使用して行うことができる。そして１つのＤＵＴ１４０に対して、パラメータを変更するなどして複数回の試験を行う。
【００３０】
すなわち書込シーケンサ１５４は、ＡＤＣ１５０からデータを受け取る度にバッファメモリ１５２に試験データを書き込んでいくが、その合間を縫うタイミングで読出シーケンサ１５６がバッファメモリ１５２から試験データの読み出しを行う。従って読出シーケンサ１５６の読出ポインタ（次の読み出し位置）は、書込シーケンサ１５４の書込ポインタ（次の書き込み位置）を追いかけるように進行する。
【００３１】
このように、書き込みと読み出しの２つのシーケンサが連動して動作し、試験を行って試験データをバッファメモリ１５２に格納することと並行して、制御コンピュータ１１２に試験データを読み出すことができる。従って制御コンピュータ１１２においては、試験が完了するのを待つことなく、現在行っている試験についてリアルタイムに演算処理および結果表示を行うことができる。
【００３２】
さらにポインタ制御部１６０は、書込ポインタと読出ポインタとを用いて、書込シーケンサ１５４および読出シーケンサ１５６を制御する。具体的には、読み出しを実行可能なタイミングにおいて、書込ポインタが、読出ポインタに読出シーケンサ１５６が読み出す所定長さを加算した位置よりも大きいか否かを判断する。
【００３３】
そしてポインタ制御部１６０が書き込み位置の方が大きいと判断したとき、すなわち次に読み込む範囲のメモリアドレスに試験データが既に書き込まれているときに、読出シーケンサ１５６による読み出しを行う。次に読み込む範囲のメモリアドレスがまだ試験データで埋められていないとき、すなわち書き込まれた試験データの量が十分でないときには、読み出しをできるタイミングであっても読み出しを行わない。
【００３４】
上記構成によれば、書き込みと読み出しのタイミングを交互に配する必要がなく、また書き込み量と読み出し量を一致させる必要もない。そして、読み出しの所定量を大きくして読み出し回数を削減することができ、読出シーケンサ１５６の負荷を軽減することができる。
【００３５】
制御コンピュータ１１２は、読出シーケンサ１５６からデータを読み出していないときは、他の処理を行うことができる。他の処理の例としては、読み出した試験データの演算処理や、複数の本体１１０を接続した場合の他の本体１１０からの試験データの処理、処理内容についてのログの作成などを挙げることができる。
【００３６】
上記構成によれば、全体的な試験の所要時間も大幅に短縮することができると共に、試験が完了するとほぼ同じタイミングで演算処理も完了させることができる。また試験結果にエラーが含まれているとき、現在実施している試験についてのエラーであることから、使用者は直感的に問題のあった試験を把握することができる。また使用者が試験データの演算処理を行うプログラムを作成する際にも、試験順序の交錯を考慮する必要がなくなり、使用者の負担を軽減することができる。
【００３７】
また従来技術のように試験データを格納しうる容量のメモリを２つ必要とすることがないため、部品コストの上昇を招くことがない。なおループメモリ（リングメモリ）を用いることにより、１回分の試験データのサイズよりも小さな容量のメモリを用いることができ、さらに部品コストの低減を図ることができる。
【００３８】
［第２実施形態］
本発明にかかるデータ転送回路および半導体試験装置の第２実施形態について説明する。図５は第２実施形態にかかるデータ転送回路の構成を説明する図であって、上記第１実施形態と説明の重複する部分については、同一の符号を付して説明を省略する。
【００３９】
図５に示すデータ転送回路は、上記第１実施形態の構成に加えて、ＡＤＣ１５０と書込シーケンサ１５４の間に、さらに中間バッファ１５１を設けている。中間バッファ１５１はバッファメモリ１５２に書き込む試験データを一時的に格納するものである。従って、読出シーケンサ１５６がバッファメモリ１５２から読み出しを行っている間にも、ＤＵＴ１４０から試験データを採取して蓄積することができる。
【００４０】
書込シーケンサ１５４は、中間バッファ１５１から試験データを読み出して、バッファメモリ１５２に書き込みを行う。この書き込みのタイミングは間欠にして、書込シーケンサ１５４がバッファメモリ１５２を開放する時間を設け、この時間を読み込みのタイミングとする。書込シーケンサ１５４がバッファメモリ１５２に書き込みを行っている間は、読出シーケンサ１５６による読み出しを行わない。中間バッファ１５１に試験データが蓄積される速度に比して、書込シーケンサ１５４がバッファメモリ１５２に書き込む速度（転写する速度）は圧倒的に早いため、継続的に試験データを採取しつつ、バッファメモリ１５２を開放する時間を設けることができる。
【００４１】
上記構成によれば、書き込みと読み出しのタイミングを交互に配する必要がなく、また書き込み量と読み出し量を一致させる必要もない。さらに、継続的に試験データを採取しても、取りこぼしを発生することがない。また読み出しと書き込み（すなわちデータ取得）との同期を取る必要がなくなるため、タイミング制御を簡略化することができる。
【００４２】
またこのとき、読出シーケンサ１５６は試験データを読み出す長さを変更可能とする。ポインタ制御部１６０は、読出シーケンサ１５６が読み出しを行うタイミングにおいて、読出シーケンサ１５６が読み出しを開始する位置である読出ポインタと、書込シーケンサ１５４が書き込みを開始する位置である書込ポインタとを比較することにより、読出シーケンサ１５６が読み出す長さを設定する。すなわち、読み出しを行うタイミングにおいて溜まっている試験データ量を全て読み出すように、読み出し量を可変とする。
【００４３】
上記したように、書き込みのタイミングと読み込みのタイミングでは、書き込みのタイミングの方が優先である。そのため書き込みの頻度が多ければ読み込みのタイミングが相対的に少なくなってしまうが、読み出し量を可変とすることにより書込ポインタと読込ポインタに大きな差が開くことがなく、効率的に読み出しを行うことができる。従って、制御コンピュータにおける演算処理および結果表示の即時性（リアルタイム性）を向上させることができる。
【００４４】
なお、上記第２実施形態において中間バッファ１５１は独立して設けるよう説明したが、書込シーケンサ１５４の一部機能として組み込まれた構成としてもよい。
【００４５】
［他の実施形態］
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４６】
例えば上記実施形態においては、本発明にかかるデータ転送回路を、半導体試験装置のデジタイザ（ＨＳＤ、ＨＲＤ）からのデータ転送に適用して説明しているが、本発明はこれに限定するものではなく、測定結果をメモリに書き出すものであれば好適に適用することができる。従って、例えば半導体試験装置に代えて、ＴＩＡ（タイムインターバルアナライザ）、ビデオエンコーダなどの映像キャプチャ装置、メモリテスタなどにも応用することができる。
【００４７】
また、バッファメモリ１５２にデュアルポートＲＡＭを用いることにより、書き込みと同時に読み出しを行うことが可能となる。この場合においてデータ転送回路はセレクタ１５８が不要となり、被試験デバイスの試験データを一時的に格納するバッファメモリ（デュアルポートＲＡＭ）と、メモリに試験データを所定長さずつ書き込む書込シーケンサと、メモリから試験データを所定長さずつ読み出す読出シーケンサとを備え、１回の試験を実施している間であって、かつ書込シーケンサが書き込みを完了した範囲のアドレスから、読出シーケンサが読み出しを行うものとして構成することができる。
【産業上の利用可能性】
【００４８】
本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行う半導体試験装置、およびこれに備えられるデータ転送回路として利用することができる。
【図面の簡単な説明】
【００４９】
【図１】半導体試験装置の概略構成図である。
【図２】中継カードの要部構成を説明する図である。
【図３】データ転送回路の動作を説明するブロック図である。
【図４】試験データを制御コンピュータに送るまでの段取りを示すフローチャートである。
【図５】第２実施形態にかかるデータ転送回路の構成を説明する図である。
【図６】従来の試験データを制御コンピュータに送るまでの段取りを示すフローチャートである。
【図７】従来のデータ転送回路の構成を説明する図である。
【符号の説明】
【００５０】
１００  …半導体試験装置
１１０  …本体
１１２  …制御コンピュータ
１１４  …中央制御部
１２０  …テストヘッド
１２２  …中継カード
１３０  …パフォーマンスボード
１４０  …ＤＵＴ
１５０  …ＡＤＣ
１５２  …バッファメモリ
１５４  …書込シーケンサ
１５６  …読出シーケンサ
１５８  …セレクタ
１６０  …ポインタ制御部
１６２  …バスインターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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