(57)【要約】【課題】ディスプレイパネル内の導電体間への異物の混入によるディスプレイパネル内の不正な電気的導通を回避する方法、ディスプレイパネル及び液晶ディスプレイ装置の提供を目的とする。【解決手段】この目的達成のため、ガラス基板と前記ガラス基板上に形成した複数の画素とを含むディスプレイパネルにおいて、各画素が画素領域の縁端領域に設けた保護層を備え、当該保護層の上の一部領域にに配置される画素電極とを含み、当該異物が当該ガラス基板の表面に形成した誘電層と当該保護層との間に位置するものであり、当該保護層をドライエッチング加工することにより、当該保護層の内部にある不正な電気的導通を引き起こす異物の一部又は全部を除去したクリア領域を１以上形成してクリアパターンを設け、異物による不正な電気的導通を排除することを特徴としたディスプレイパネルの導電体間での不正な電気的導通を引き起こす部位の異物の除去方法等を採用する。【選択図】図１６
2008129593.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイパネル内の導電体間に混入した異物による不正な電気的導通が起こらないようにする方法であって、
当該ディスプレイパネル内の導電体の上に保護層を設け、当該保護層をエッチング加工することにより、導電体間に不正な電気的導通を発生させる原因となる異物の一部又は全部を除去するか、導電体間に不正な電気的導通を発生させる当該異物と導電体との間を電気的に遮断したクリア領域を設けることを特徴としたディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項２】
ディスプレイパネル内の導電体間に異物による不正な電気的導通が起こらないようにする方法であって、
当該ディスプレイパネルは、ガラス基板と前記ガラス基板上に形成した複数の画素とを含み、各画素が画素領域の縁端領域に設けた保護層を備え、当該保護層の上の一部領域にに配置される画素電極とを含み、
当該異物が、当該ガラス基板の表面に形成した誘電層と当該保護層との間に位置するものであり、
当該保護層を、ドライエッチング加工することにより、当該保護層の内部にある不正な電気的導通を引き起こす異物の一部又は全部を除去したクリア領域を１以上形成してクリアパターンを設け異物による不正な電気的導通を排除するものである請求項１に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項３】
前記異物が、ＴＦＴ回路を構成するドープトアモルファスシリコン層の残渣であり、ドライエッチング加工にアモルファスシリコンの選択制エッチングを用いた請求項２に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項４】
ＴＦＴ回路を構成するソース電極とドレイン電極とを形成するためのバックチャネルエッチングにドープトアモルファスシリコンの残渣が異物である場合の請求項３に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段において、
ガラス基板の上にゲート金属層を形成し、ゲート金属層の上に誘電層を形成し、更に誘電層の上にアモルファスシリコン層（アモルファスシリコン層（α−Ｓｉ：Ｈ）２６とドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８）を体積形成させ、
表層にあるドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）の上に、ソース金属層／ドレイン金属層となる金属層を堆積形成し、バックチャネルエッチングすることで、ソース電極とドレイン電極とを分離形成し、
このバックチャネルエッチングで発生したドープトアモルファスシリコンの残渣が誘電層上に存在したまま、信号線を形成し、
その表面に、信号線の存在領域及び後に画素電極が形成されることとなる領域の少なくとも一部を覆うように、保護層（Ｐ−ＳｉＮ層）を堆積形成し、当該保護層内にドープトアモルファスシリコンの残渣の少なくとも一部を包含させ、
その保護層の一部をエッチング除去し、当該残渣の一部が露出した部位から、残渣の一部をエッチング除去してクリア領域を形成し、当該残渣が導電体間での電気的導通を阻害しない状態とするディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項５】
ディスプレイパネル内の導電体間に異物による不正な電気的導通が起こらないようにする方法であって、
当該ディスプレイパネルは、ガラス基板と前記ガラス基板上に形成した複数の画素とを含み、各画素が画素領域の縁端領域に設けた保護層を備え、当該保護層の上の一部領域にに配置される画素電極とを含み、
当該異物が、当該保護層の表面に付着したものであり、
当該異物が付着した状態のまま、当該保護層を、ドライエッチング加工することにより、当該保護層の表面にある不正な電気的導通を引き起こす異物の一部又は全部を除去したクリア領域を１以上形成してクリアパターンを設け異物による不正な電気的導通を排除することを特徴とした請求項１に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項６】
前記異物が、画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片である請求項５に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項７】
画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片が異物である場合の請求項６に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段において、
ガラス基板の表面に、誘電層（Ｇ−ＳｉＮ層）を形成し、信号線を形成し、その信号線の両側に、２本の新たなａ−Ｓｉ層（帯状物）を形成し、更に保護層（Ｐ−ＳｉＮ層）を堆積形成し、
当該保護層（Ｐ−ＳｉＮ層）の形成の後に、ドライエッチングプロセスにより、所定領域内の保護層（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）の一部を除去し、ａ−Ｓｉ層の一部が、信号線を覆うように位置する保護層（Ｐ−ＳｉＮ層）に進入配置した状態で、クリア領域を形成し、
更に、アモルファスシリコン選択性エッチングプロセスにより、ａ−Ｓｉ層の一部をエッチング除去することにより、信号線を覆う保護層（Ｐ−ＳｉＮ層）の下部にアンダーマイニング領域を形成し、
物理蒸着プロセスで、インジウム−スズ酸化物層を堆積して画素電極を形成し、当該アンダーマイニング領域にインジウム−スズ酸化物の粒子が落下しないようにして導電性を遮断して、信号線の上部に当該インジウム−スズ酸化物の破片が付着していても、画素電極と当該信号線との間での不正な電気的導通を引き起こさないようにするディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項８】
ディスプレイパネルの画素内に含まれた誘電層（Ｇ−ＳｉＮ層）の上に存在するドープトアモルファスシリコンの残渣及び画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片の双方の異物として存在する場合のディスプレイパネルの導電体間での正常な電気的導通の確立手段において、
ガラス基板の表面に形成した誘電層（Ｇ−ＳｉＮ層）の上に、ドープトアモルファスシリコンの残渣が存在する状態で、信号線、当該信号線の両側に２本の新たなａ−Ｓｉ層を形成し、更に当該残渣を含んだ状態で、信号線、ａ−Ｓｉ層の上に保護層（Ｐ−ＳｉＮ層）を堆積形成し、
当該保護層（Ｐ−ＳｉＮ層）の形成の後に、ドライエッチングプロセスにより、所定領域内の保護層（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）の一部を除去して、ａ−Ｓｉ層の一部が、信号線を覆っている保護層（Ｐ−ＳｉＮ層）に進入配置した状態のクリア領域を形成し、当該誘電層（Ｇ−ＳｉＮ層）の上に、ドープトアモルファスシリコンの残渣が存在していても、ドープトアモルファスシリコンの残渣が引き起こす導電体間での不正な電気的導通を防止するクリア領域を形成し、
ａ−Ｓｉ層の一部及び残渣の一部を、アモルファスシリコン選択性エッチングプロセスで除去して、信号線を覆う保護層（Ｐ−ＳｉＮ層）の下部にアンダーマイニング領域を形成したクリア領域を形成し、
クリア領域を形成した保護層（Ｐ−ＳｉＮ層）の上に、物理蒸着プロセスでインジウム−スズ酸化物を用いた画素電極を形成することで、当該アンダーマイニング領域がインジウム−スズ酸化物の粒子が落下できない部位となり、インジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片が信号線上に付着しても、アンダーマイニング領域が透明電極膜の導電性を遮断し、インジウム−スズ酸化物の破片が引き起こす導電体間での不正な電気的導通を防止することを特徴とした請求項１に記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段。
【請求項９】
請求項１〜請求項８のいずれかに記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段を用いたことを特徴とするディスプレイパネル。
【請求項１０】
請求項１〜請求項８のいずれかに記載のディスプレイパネルの導電体間での正常な電気的導通の確立手段を用いて得られたディスプレイパネルを含む液晶ディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイパネルの導電体間での不正な電気的導通を引き起こす部位の異物を除去する等して、ディスプレイパネルの導電体間での正常な電気的導通を確立する手段、その確立手段を用いたディスプレイパネル及び液晶ディスプレイ装置に関する。特に、薄膜トランジスタ液晶ディスプレイ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ：ＴＦＴ  ＬＣＤ）装置の製造方法等に関する。また、ＬＣＤパネル上の残渣を除去する方法であり、同時に当該残渣が、導電体間の回路ショートを引き起こさないように隔離する方法でもある。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイパネルの製造方法は、今では周知の方法となっている。例えば、図１７に示されるように、通常のＬＣＤパネルは、上部基板１０、下部基板１２及びこれらの間に配置される液晶層１４を含むものである。ここで言う上部基板１０は、通常コモン電極層とカラーフィルタ層とを備えている。また、当該下部基板１２は、ＬＣＤパネルの画素を構成する複数の画素電極を通常含んでいる。そして、ここで言う下部基板１２の各画素においては、１つ以上の薄膜トランジスタ（ＴＦＴ）、１つ以上のキャパシタ、１本以上のゲート線及び１本以上のデータ線等の各種電子素子を含んでいる。ここで、図１８には、典型的な液晶ディスプレイパネルにおける、下部基板の１画素内の断面構造を示している。そして、図１９〜図２２には、薄膜トランジスタの製造プロセスを示している。これらを用いて、各構成要素の概略を以下に述べておく。
【０００３】
まず、図１８に関して述べると、ガラス基板２０上にゲート金属層１６及びキャパシタ金属層１８が配置され、且つ、このゲート金属層１６が、誘電層２２で覆われた状態で示される（図１９（Ａ）及び図１９（Ｂ）にも、これらの層の一部が記載してある。）。なお、誘電層２２は、ＳｉＮＸ又はこれに類似する誘電材料からなる。
【０００４】
そして、画素を構成する薄膜トランジスタ（ＴＦＴ）の構造は、図１９（Ａ）のようにガラス基板２０の上にゲート金属層１６を形成し、図１９（Ｂ）のようにゲート金属層１６の上に誘電層２２を形成し、更にアモルファスシリコン層を体積形成させ、一般的に図２０（Ｃ）に示す構造を備える。即ち、図２０（Ｃ）から理解できるように、薄膜トランジスタであるＴＦＴ２４のアモルファスシリコン層は、アモルファスシリコン層（α−Ｓｉ：Ｈ）２６とドープトアモルファスシリコン層（ｎ＋  α−Ｓｉ：Ｈ）２８とが、誘電層２２を介してゲート金属層１６の上に堆積形成されたものである。また、図２０（Ｄ）から理解できるように、ソース金属層／ドレイン金属層３０は、ドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８を介して、アモルファスシリコン層２６の上に堆積形成される。更に、図２１（Ｅ）に示すように、ドライエッチング法を用いたバックチャネルエッチング（ｂａｃｋ−ｃｈａｎｎｅｌ  ｅｔｃｈｉｎｇ）工程３４により、ソース金属層／ドレイン金属層３０のギャップから露出したドープトアモルファスシリコン層（ｎ＋  α−Ｓｉ：Ｈ）２８をエッチング除去して、ソース金属層／ドレイン金属層３０を加工してソース電極３０ａとドレイン電極３０ｂとを分離形成する。
【０００５】
更に、図２１（Ｆ）に示すように、図２１（Ｅ）の当該トランジスタ構造の上に、ドレイン電極の一部が露出する状態で、ＳｉＮＸ又はこれに類似する材料からなる保護層３２を堆積形成する。そして、図２２（Ｇ）に示したように、ドレイン電極３０ｂの最表面に、透明電極材料であるインジウム−スズ酸化物（ＩＴＯ）からなる画素電極３６を形成することで電気的な接続状態が完成した構造となる。
【０００６】
以上のようにして形成した薄膜トランジスタ（ＴＦＴ２４）の周囲には、キャパシタ金属層１８、誘電層２２及びインジウム−スズ酸化物層３６、画素のストレージキャパシタ３８等が形成されることになる（図１８参照）。なお、データ線４０は、製造プロセスの１工程において、誘電層２２の上に金属層を堆積させ、この金属層を用いて、図１８の中に示すように形成される。
【０００７】
上述のようなバックチャネルエッチング（ｂａｃｋ−ｃｈａｎｎｅｌ  ｅｔｃｈｉｎｇ）工程３４では、ドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８及びアモルファスシリコン層（α−Ｓｉ：Ｈ）２６の一部も除去されることになる。このとき、図１に示すように、ゲート線ＧＬｍ、ＧＬｍ−１、データ線４０ｎ、４０ｎ＋１、画素電極３６等に、ドープトアモルファスシリコン（ｎ＋α−Ｓｉ：Ｈ）のエッチング加工に伴う残渣２８ａが残留する場合がある。係る場合、画素Ｐ（ｍ−１、ｎ＋１）又は画素Ｐ（ｍ−１、ｎ）が正常に動作しないおそれが生じる。従って、当業者間では、ＬＣＤの製造歩留まりを向上させるため、このドープトアモルファスシリコン（ｎ＋α−Ｓｉ：Ｈ）残渣２８ａを除去する方法が求められてきた。
【０００８】
なお、図１は、ＬＣＤパネル内において隣接して配置された画素の平面図を示したものである。この図１に示すように、当該画素とは、隣接して離間配置される２本のゲート線（例えばＧＬｍ、ＧＬｍ−１）と、隣接して離間配置される２本のデータ線（例えば４０ｎ、４０ｎ＋１）とによって囲まれる領域である。このとき、コモン線ＣＬは、図１に示すように、画素の行（ｒｏｗ）の中間に配されるのが一般的である。
【０００９】
また、画素電極３６を構成するＩＴＯ（インジウム−スズ酸化物）層の堆積形成時にも、ゲート線（例えばＧＬｍ、ＧＬｍ−１）と画素電極３６との間、又はデータ線（例えば４０ｎ、４０ｎ＋１）と画素電極３６との間（図６参照）に、当該インジウム−スズ酸化物の残渣が残留して、導電体間でのショートを起こす場合があり、係る場合には画素が正常に動作しない場合がある。よって、ドープトアモルファスシリコン（ｎ＋α−Ｓｉ：Ｈ）残渣と同様に、インジウム−スズ酸化物残渣を取り除く方法も、当業者間で求められてきた。なお、以上に述べてきた技術に関連し、技術水準を示す特許文献として、以下の特許文献１及び特許文献２が存在する。
【００１０】
【特許文献１】特開２００１−２２８４７７号公報
【特許文献２】ＷＯ９６／２５７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のような理由から、本発明は、ディスプレイパネル内の導電体間への異物の混入によるディスプレイパネル内の不正な電気的導通を回避する方法、ディスプレイパネル及びその製造方法、液晶ディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、ディスプレイパネル内の各種導電表面及びライン間の不正な電気的導電状態を回避する方法を開示する。かかる不正常な電気的接触は、ｎ＋アモルファスシリコンの残渣及び／又はインジウム−スズ酸化物の破片により引き起こされるものである。
【００１３】
本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段は、ディスプレイパネル内の導電体間に混入した異物による不正な電気的導通が起こらないようにする方法であって、当該ディスプレイパネル内の導電体の上に保護層を設け、当該保護層をエッチング加工することにより、導電体間に不正な電気的導通を発生させる原因となる異物の一部又は全部を除去するか、導電体間に不正な電気的導通を発生させる当該異物と導電体との間を電気的に遮断したクリア領域を設けることを特徴とする。
【００１４】
本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段は、ディスプレイパネル内の導電体間に異物による不正な電気的導通が起こらないようにする方法（以下、単に「除去方法」と称する。）であって、当該ディスプレイパネルは、ガラス基板と前記ガラス基板上に形成した複数の画素とを含み、各画素が画素領域の縁端領域に設けた保護層を備え、当該保護層の上の一部領域にに配置される画素電極とを含み、当該異物が、当該ガラス基板の表面に形成した誘電層と当該保護層との間に位置するものであり、当該保護層を、ドライエッチング加工することにより、当該保護層の内部にある不正な電気的導通を引き起こす異物の一部又は全部を除去したクリア領域を１以上形成してクリアパターンを設け異物による不正な電気的導通を排除するものである。
【００１５】
本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段において、前記異物が、ＴＦＴ回路を構成するドープトアモルファスシリコン層の残渣であり、ドライエッチング加工にアモルファスシリコンの選択制エッチングを用いる事が好ましい。  
【００１６】
そして、ＴＦＴ回路を構成するソース電極とドレイン電極とを形成するためのバックチャネルエッチングにドープトアモルファスシリコンの残渣が異物である場合のディスプレイパネルの導電体間での正常な電気的導通の確立手段において、（１）ガラス基板の上にゲート金属層を形成し、ゲート金属層の上に誘電層を形成し、更に誘電層の上にアモルファスシリコン層（アモルファスシリコン層（α−Ｓｉ：Ｈ）２６とドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８）を体積形成させ、
（２）表層にあるドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）の上に、ソース金属層／ドレイン金属層となる金属層を堆積形成し、バックチャネルエッチングすることで、ソース電極とドレイン電極とを分離形成し、（３）このバックチャネルエッチングで発生したドープトアモルファスシリコンの残渣が誘電層上に存在したまま、信号線を形成し、（４）その表面に、信号線の存在領域及び後に画素電極が形成されることとなる領域の少なくとも一部を覆うように、保護層（Ｐ−ＳｉＮ層）を堆積形成し、当該保護層内にドープトアモルファスシリコンの残渣の少なくとも一部を包含させ、（５）その保護層の一部をエッチング除去し、当該残渣の一部が露出した部位から、残渣の一部をエッチング除去してクリア領域を形成し、当該残渣が導電体間での電気的導通を阻害しない状態とすることが好ましい。
【００１７】
また、本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段として、ディスプレイパネル内の導電体間に異物による不正な電気的導通が起こらないようにする方法であって、当該ディスプレイパネルは、ガラス基板と前記ガラス基板上に形成した複数の画素とを含み、各画素が画素領域の縁端領域に設けた保護層を備え、当該保護層の上の一部領域にに配置される画素電極とを含み、当該異物が、当該保護層の表面に付着したものであり、当該異物が付着した状態のまま、当該保護層を、ドライエッチング加工することにより、当該保護層の表面にある不正な電気的導通を引き起こす異物の一部又は全部を除去したクリア領域を１以上形成してクリアパターンを設け異物による不正な電気的導通を排除することを特徴とした確立手段を用いることも好ましい。
【００１８】
そして、本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段において、前記異物が、画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片である場合に好ましい。
【００１９】
本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段として、画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片が異物である場合のディスプレイパネルの導電体間での正常な電気的導通の確立手段において、（１）ガラス基板の表面に、誘電層（Ｇ−ＳｉＮ層）を形成し、信号線を形成し、その信号線の両側に、２本の新たなａ−Ｓｉ層（帯状物）を形成し、更に保護層（Ｐ−ＳｉＮ層）を堆積形成し、（２）当該保護層（Ｐ−ＳｉＮ層）の形成の後に、ドライエッチングプロセスにより、所定領域内の保護層（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）の一部を除去し、ａ−Ｓｉ層の一部が、信号線を覆うように位置する保護層（Ｐ−ＳｉＮ層）に進入配置した状態で、クリア領域を形成し、（３）更に、アモルファスシリコン選択性エッチングプロセスにより、ａ−Ｓｉ層の一部をエッチング除去することにより、信号線を覆う保護層（Ｐ−ＳｉＮ層）の下部にアンダーマイニング領域を形成し、（４）物理蒸着プロセスで、インジウム−スズ酸化物層を堆積して画素電極を形成し、当該アンダーマイニング領域にインジウム−スズ酸化物の粒子が落下しないようにして導電性を遮断して、信号線の上部に当該インジウム−スズ酸化物の破片が付着していても、画素電極と当該信号線との間での不正な電気的導通を引き起こさないようにすることが好ましい。
【００２０】
以上に述べたディスプレイパネルの導電体間での不正な電気的導通を引き起こす部位の異物の除去方法を用いることで、ディスプレイパネルの導電体間での正常な電気的導通の確立を行い、ディスプレイパネルの製造歩留まりを飛躍的に向上させ、高品質のディスプレイパネルの提供が可能となる。
【００２１】
従って、このディスプレイパネルを用いれば、より安価で高品質の液晶ディスプレイ装置の提供が可能になる。
【発明の効果】
【００２２】
以上に述べた本件発明に係るディスプレイパネルの導電体間での正常な電気的導通の確立手段（ディスプレイパネルの導電体間での不正な電気的導通を引き起こす部位の異物の除去方法）を用いることで、ディスプレイパネル内の配線回路内に、ドープトアモルファスシリコンの残渣及び画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生するインジウム−スズ酸化物の破片の双方が存在していても、ディスプレイパネル内の配線回路内で不正な電気的導通が回避できるため、画像品質の劣化のないディスプレイパネルの提供が可能となる。特に、本件発明に係る正常な電気的導通の確立のための除去方法を用いれば、高品質のディスプレイパネルの製造歩留まりを飛躍的に向上させ、結果として、安価で高品質の液晶ディスプレイ装置の提供が可能になる。
【発明を実施するための最良の形態】
【００２３】
上述の本発明の目的及び特徴が、より明確になり、且つ、容易に理解されるよう、以下に、図面を参照しつつ、最良の実施形態を挙げて説明する。なお、本明細書では、異なる実施形態を用いて、種々の異なる本発明の実施方式を述べつつ、その技術的特徴を明らかにしていく。しかし、以下の実施形態中の各要素の構成は、単なる例示であって、本発明に限定を加えようとするものではない。また、以下の実施形態において使用する、各図面の符号が一部重複するのは、説明を簡潔にするためであり、異なる実施形態間の関連性を明確にするためのものではない。図面において使用した類似する符号は、異なる観点から類似する要素を説明しようとする場合のものである。これら図面において、一部の実施形態の説明で用いた図面は、説明の目的を達成できるように、拡大又は簡略化して示している。即ち、当業者であれば、本発明の下記する実施形態に基づき、技術常識に基づいた応用及び変更が可能であることが理解できる。
【００２４】
本発明に係る残渣（ｒｅｓｉｄｕｅ）及び破片（ｄｅｂｒｉｓ）の除去及び隔離方法の形態に関して述べる。本件発明に係る正常な電気的導通の確立のための除去方法は、１つ又は複数の保護層３２及び誘電層２２をエッチングして、ガラス基板２０の上にクリア領域（ｃｌｅａｒｅｄ  ａｒｅａ）４６を形成する工程を含むものである。ここで言う保護層３２及び誘電層２２は、一般的にＳｉＮｘで構成するものである。
【００２５】
従来の方法では、図１８及び図１９（Ｂ）〜図２２（Ｇ）の各図面に示されるように、ガラス基板２０の上にゲート金属層１６とストレージキャパシタ３８の下部電極である金属帯状物１８が形成された後、その表面に誘電層２２が堆積形成される。なお、以下において、この誘電層２２の中で、ゲート金属層１６に対応した誘電層を「ゲート誘電層」、ストレージキャパシタ３８に対応した誘電層を「Ｇ−ＳｉＮ層」と称することとする。そして、ここでの保護層３２は、一般にＴＦＴ２４のソース金属層３０ａ及びドレイン金属層３０ｂの上に堆積形成される。かかる保護層３２を、以下においては、「Ｐ−ＳｉＮ層」と称する。
【００２６】
これに対し、本件発明に係る正常な電気的導通の確立のための除去方法の場合には、図２に例示するように、少なくともインジウム−スズ酸化物で構成した画素電極３６の縁端部の近接領域に点線で示すクリア領域４６を設ける点に特徴を有している。このクリア領域４６は、画素電極３６を構成するインジウム−スズ酸化物層の縁端部の下部から、その近接領域に掛けて形成されるものであり、図２に示すように設けるため、図２に示すように残渣２８ａが、インジウム−スズ酸化物（画素電極３６）と他の導電層（図２におけるデータ線４０ｎ＋１、ゲート線ＧＬｍ−１、コモン線ＣＬ、隣接する画素電極等）との間での不正常な電気的導通の発生を低減又は排除するために設けるものである。このようにガラス基板２０の上に複数のクリア領域４６を設けるためには、Ｐ−ＳｉＮ層とＧ−ＳｉＮ層とをエッチングする工程を設けることを要する。
【００２７】
以下、図２に示すように、クリア領域４６が構成するクリアパターンが、ゲート線ＧＬｍ−１又はデータ線４０ｎ＋１に隣接する画素電極３６の境界部に沿った所定領域内に位置し、図２に示す状態で残渣２８ａが存在した状態を典型例として用いて、図３（Ａ）〜図４（Ｄ）を参照して説明する。
【００２８】
まず、図３（Ａ）の前までは、前述の図１９（Ａ）に示すようにガラス基板２０の上にゲート金属層１６を形成し、図１９（Ｂ）のようにゲート金属層１６の上に誘電層２２を形成し、更に誘電層２２の上にアモルファスシリコン層（アモルファスシリコン層（α−Ｓｉ：Ｈ）２６とドープトアモルファスシリコン層（ｎ＋  α−Ｓｉ：Ｈ）２８）を体積形成させ図２０（Ｃ）に示す構造とする。そして、図２０（Ｄ）に示すように、ドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８の上に、ソース金属層／ドレイン金属層３０を堆積形成し、図２１（Ｅ）に示すように、バックチャネルエッチング（ｂａｃｋ−ｃｈａｎｎｅｌ  ｅｔｃｈｉｎｇ）工程３４を施し、ソース電極３０ａとドレイン電極３０ｂとを分離形成する。このとき、ドープトアモルファスシリコン層２８の残渣２８ａが発生し、図２に示した位置に付着する場合がある。
【００２９】
更に、図２１（Ｆ）に示すように、図２１（Ｅ）の当該トランジスタ構造の上に、ドレイン電極の一部が露出する状態で、ＳｉＮＸ又はこれに類似する材料からなる保護層３２を堆積形成すると、その内部に残渣２８ａが含まれた状態になる。そして、図２２（Ｇ）に示したように、ドレイン電極３０ｂの最表面に画素電極３６を形成すると共に、データ線を形成することで、図２及び図３（Ａ）に示す状態で、データ線４０ｎ＋１の下に残渣２８ａが存在するようになる。係る場合には、このｎ＋α−Ｓｉからなる残渣２８ａは、少なくとも半導体としての性質を備え一定の導電性能を備える。従って、この残渣２８ａを、そのままに放置しておけば、当該残渣２８ａは画素電極３６とデータ線４０ｎ＋１との間に、不正常な電気的接続状態が生じることになる（図１８の画素電極に対するデータ線の位置を参照）。
【００３０】
まず、図３（Ａ）に示すように、本発明による除去及び隔離プロセスは、データ線の存在領域及び後に画素電極が形成されることとなる領域の少なくとも一部を覆うように、保護層３２（Ｐ−ＳｉＮ層）を堆積形成する。このとき当該保護層３２は、残渣２８ａを含んだ状態で形成されるものである。なお、ここで明記しておくが、保護層３２（Ｐ−ＳｉＮ層）は、ｎ＋α−Ｓｉの残渣２８ａの少なくとも一部を覆う必要がある。
【００３１】
保護層３２（Ｐ−ＳｉＮ層）の堆積形成の後に、図３（Ａ）のクリア加工部位４８をエッチング加工して、所定領域内の保護層３２（Ｐ−ＳｉＮ層）を最初に除去して、保護層３２の一部を除去した図３（Ｂ）に示す状態とする。そして、その保護層３２の一部を除去し、残渣２８ａの一部が露出した部位から、残渣２８ａの一部をエッチング除去して、残渣２８ａが導電体間での電気的導通を阻害しない状態として、図４（Ｃ）に示す状態を形成する。このとき、図４（Ｃ）の状態では、露出した誘電層（Ｇ−ＳｉＮ層）２２の表層の一部がエッチング除去される場合がある。従って、誘電層（Ｇ−ＳｉＮ層）２２の損傷が大きくならないように、誘電層を構成するＧ−ＳｉＮ成分と、ｎ＋α−Ｓｉの残渣２８ａのエッチングレートがそれぞれ異なる選択性エッチングプロセス（例えば、フッ化炭素を含むガス混合物を用いたドライエッチング法等）を採用することが好ましい。より具体的に例示すれば、選択性エッチングプロセスに、広く知られたフッ素含有又は塩素含有プラズマを用いて、ｎ＋α−Ｓｉからなる残渣２８ａを優先的に除去することができる。
【００３２】
そして、図４（Ｄ）に示すように、クリア領域４６を形成した後に、画素電極３６（例えばインジウム−スズ酸化物）を、データ線４０ｎ＋１と接触しないように、所望の画素領域に堆積形成する。このとき画素電極の一部は、ガラス基板２０と接触することになっても構わない。このようにすることで、ディスプレイパネル内の配線内にｎ＋α−Ｓｉ成分の一部が残渣２８ａとして残留していても、画素電極３６とデータ線４０ｎ＋１とが電気的に分離されるため、不正な電気的導通状態が解消できる。以上のことから理解できるように、本件発明は、液晶ディスプレイパネルの製造工程において、パネルの回路内に付着する可能性のあるｎ＋α−Ｓｉからなる残渣２８を完全に除去するものではなく、仮に、残渣２８が付着していたとしても、画素電極３６とデータ線４０ｎ＋１との電気的な分離が可能な技術である。
【００３３】
さらに、インジウム−スズ酸化物層からなる画素電極３６とデータ線４０ｎ＋１との間で、ｎ＋α−Ｓｉの残渣２８ａにより、不正な電気的導通が発生するのを回避するため、ｎ＋α−Ｓｉからなる残渣２８ａの一部を除去して、データ線４０ｎ＋１の上部にある保護層３２（Ｐ−ＳｉＮ層）の下部にアンダーマイニング領域を形成することが好ましい。これについては、後述する。
【００３４】
次に、図５に示すように、画素電極３６を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて、堆積させるインジウム−スズ酸化物の一部が破片３６ａとなり飛散する場合がある。係る場合、インジウム−スズ酸化物の一部が破片３６ａが画素電極３６の領域にのみ存在すれば問題は生じないが、当該破片３６ａが画素電極３６、データ線４０ｎ＋１、ゲート線ＧＬｍ−１等の導電部位の間で、回路ショートを起こす等の不正な電気的導通が起こるような状態で、これらの上に付着する場合がある。係る場合には、図３（Ａ）〜図４（Ｄ）に示した残渣２８ａのエッチング及び隔離プロセスでは、不正常な電気的接触を有効に排除することはできない。
【００３５】
このインジウム−スズ酸化物は、画素電極３６を構成するために用いるものであり、画素電極３６は保護層３２（Ｐ−ＳｉＮ層）の上に形成されるものである。従って、画素電極３６を構成するために用いたインジウム−スズ酸化物の破片３６ａは、最外層に位置するようになる。例えば、図６に示すように、保護層３２（Ｐ−ＳｉＮ層）の上に画素電極３６を形成した際に、破片３６ａが、データ線４０ｎ＋１の上の保護層３２（Ｐ−ＳｉＮ層）の上に残留すると、データ線４０ｎ＋１と誘電層（Ｇ−ＳｉＮ層）２２及び画素電極３６と電気的に接続した状態になる場合等が考えられる。
【００３６】
そして、図７に示すように、ｎ＋α−Ｓｉ成分の残渣２８ａとインジウム−スズ酸化物の破片３６ａとが同時に存在している場合もある。係る場合、以下に述べる方法のように、誘電層（Ｇ−ＳｉＮ層）２２の上に、新たなａ−Ｓｉ層を形成することで、以下に述べる方法で、残渣２８ａ及び破片３６ａの影響を解消する事が可能になる。
【００３７】
保護層３２（Ｐ−ＳｉＮ層）の上に付着したインジウム−スズ酸化物の破片３６ａにより生じる不具合を回避するためには、図７の９−９’断面を用いて説明した図８〜図９に示す製造方法を採用することが好ましい。この製造方法では、必要なクリア領域４６を形成するため、誘電層（Ｇ−ＳｉＮ層）２２の上に、データ線４０ｎ＋１（データ線４０ｎ、ゲート線ＧＬｍ、ゲート線ＧＬｍ−１等の場合もある。）を形成し、その両側に２本の新たなａ−Ｓｉ層８０（帯状物）を形成する。そして、更に保護層３２（Ｐ−ＳｉＮ層）を形成して、図８（Ａ）の状態とする。
【００３８】
次に、保護層３２（Ｐ−ＳｉＮ層）の堆積形成の後に、ドライエッチングプロセスにより、所定領域内の保護層３２（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）２２の一部を除去して、図８（Ｂ）に示すようにａ−Ｓｉ層８０の一部が、データ線４０ｎ＋１の上部に位置する保護層３２（Ｐ−ＳｉＮ層）に進入配置した状態で、クリア領域４６を形成する。そして、更に、アモルファスシリコン選択性エッチングプロセスにより、ａ−Ｓｉ層８０の一部をエッチング除去することにより、図９（Ｃ）に示すようにデータ線４０ｎ＋１を覆うの保護層３２（Ｐ−ＳｉＮ層）の下部がアンダーマイニングされた状態となる。このときのアンダーマイニング領域Ｍの奥には、図９（Ｃ）から理解できるように、ａ−Ｓｉ層８０の一部が残留していても構わない。
【００３９】
そして、図９（Ｄ）に示すように、インジウム−スズ酸化物層を堆積して画素電極３６を形成する。このとき、保護層３２（Ｐ−ＳｉＮ層）の上に、物理蒸着プロセスでインジウム−スズ酸化物を用いた透明電極膜である画素電極３６を形成しても、当該アンダーマイニング領域Ｍが存在する箇所には、インジウム−スズ酸化物の粒子が落下できない部位が生ずることになり、そこで透明電極膜の導電性が遮断される。従って、当該インジウム−スズ酸化物の破片３６ａが、データ線４０ｎ＋１の上部に付着していても、画素電極３６とデータ線４０ｎ＋１との間での不正な電気的導通を確実に防止できる。なお、ここで明記しておくが、図９（Ｄ）に示すように、画素電極３６の一部はガラス基板２０と接触することになっても構わない。
【００４０】
次に、誘電層（Ｇ−ＳｉＮ層）２２の上に存在するｎ＋α−Ｓｉ成分の残渣２８ａにより生じる不具合を回避するためには、図７の１０−１０’断面を用いて説明した図１０〜図１１に示す製造方法を採用することが好ましい。この製造方法では、必要なクリア領域４６を形成するため、誘電層（Ｇ−ＳｉＮ層）２２の上に、ｎ＋α−Ｓｉ成分の残渣２８ａが存在する状態で、データ線４０ｎ＋１、この両側に２本の新たなａ−Ｓｉ層８０（帯状物）を形成する。なお、新たなａ−Ｓｉ層８０は、図１０（Ａ）にあるように、残渣２８ａの上に形成しても構わない。そして、更に保護層３２（Ｐ−ＳｉＮ層）を形成して、図１０（Ａ）の状態とする。
【００４１】
次に、保護層３２（Ｐ−ＳｉＮ層）の堆積形成の後に、ドライエッチングプロセスにより、所定領域内の保護層３２（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）２２の一部を除去して、ａ−Ｓｉ層８０の一部が、図１０（Ｂ）に示すように、データ線４０ｎ＋１を覆っている保護層３２（Ｐ−ＳｉＮ層）に進入配置した状態のクリア領域４６を形成する。ここで言うドライエッチングプロセスには、Ｐ−ＳｉＮ及びＧ−ＳｉＮのエッチング除去には有効であるが、α−Ｓｉとｎ＋α−Ｓｉに対してはエッチレートが小さいものを用いることが好ましい。
【００４２】
そして、ａ−Ｓｉ層８０の一部及び残渣２８ａの一部を、アモルファスシリコン選択性エッチングプロセスで除去して、図１１（Ｃ）に示すようにデータ線４０ｎ＋１を覆う保護層３２（Ｐ−ＳｉＮ層）の下部がアンダーマイニングされた状態とする。また、図１０（Ａ）にあるように、ａ−Ｓｉ層８０を、残渣２８ａの上に形成した場合には、アンダーマイニングが、図１１（Ｃ）から理解できるように、保護層３２（Ｐ−ＳｉＮ層）と残渣２８ａとの間に生じることになる。なお、このときのアンダーマイニング領域Ｍの奥には、図１１（Ｃ）から理解できるように、ａ−Ｓｉ層８０の一部が残留していても構わない。
【００４３】
そして、図１１（Ｄ）に示すように、保護層３２（Ｐ−ＳｉＮ層）の上に、物理蒸着プロセスでインジウム−スズ酸化物を用いた画素電極３６を形成しても、当該アンダーマイニング領域Ｍが存在する箇所には、インジウム−スズ酸化物の粒子が落下できない部位が生ずることになり、そこで透明電極膜の導電性が遮断される。従って、当該誘電層（Ｇ−ＳｉＮ層）２２の上に、ｎ＋α−Ｓｉ成分の残渣２８ａが存在していても、画素電極３６とデータ線４０ｎ＋１との間での不正な電気的導通を確実に防止できる。なお、図１１（Ｄ）の左側に示したように、ａ−Ｓｉ層８０の一部と保護層３２（Ｐ−ＳｉＮ層）の下方に位置するｎ＋α−Ｓｉからなる残渣２８ａの一部もエッチングされるため、画素電極３６を形成するインジウム−スズ酸化物層の一部を破損させる事になるが、このような破損箇所は、元来ｎ＋α−Ｓｉからなる残渣２８ａが存在した箇所に限定され、画素の品質を劣化させるものではない点に留意すべきである。
【００４４】
図８〜図９及び図１０〜図１１で述べた製造方法を採用すれば、図７に示すように、ｎ＋α−Ｓｉ成分の残渣２８ａとインジウム−スズ酸化物の破片３６ａとが、液晶パネルディスプレイパネル内の回路内に同時に存在していても、これらに起因した導電体間の不正な電気的導通を確実に防止することが出来ることになる。
【００４５】
以上に述べてきた本発明に係る「ｎ＋α−Ｓｉ成分の残渣」及び「インジウム−スズ酸化物の破片」に関する除去及び隔離方法は、画素内に設けるＭＩＩ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ＩＴＯ）構造の金属／絶縁体／インジウム−スズ酸化物の層構造を備えるキャパシタを備えるＬＣＤパネルに応用することも可能である。このＭＩＩ構造のキャパシタとしては、図１８に示したストレージキャパシタ３８がある。
【００４６】
また、図１２に示すように、キャパシタを構成するキャパシタ金属帯状物１８は、画素電極３６に完全に覆われるか又は画素電極３６に部分的に覆われるのが一般的である。このようなＭＩＩ構造のストレージキャパシタ３８を備える画素に適用できる残渣２８ａ又は破片３６ａの除去方法は、α−Ｓｉ層８０を、キャパシタ金属帯状物１８及びコモン線ＣＬを構成する金属のエッチングが施される領域の上方に堆積形成して、上述の方法と同様の方法で行う。なお、図１２において、アモルファスシリコン層（図２０（Ｃ）におけるアモルファスシリコン層（α−Ｓｉ：Ｈ）２６とドープトアモルファスシリコン層（ｎ＋α−Ｓｉ：Ｈ）２８）はドットからなる点線で示し、クリア領域４６を波線で示している。
【００４７】
このとき、図１８から理解できるように、キャパシタ金属帯状物１８は、誘電層（Ｇ−ＳｉＮ）２２によって被覆され保護されている。このため、保護層３２（Ｐ−ＳｉＮ層）のエッチングプロセスが、誘電層（Ｇ−ＳｉＮ層）２２に対し当該エッチングによる損傷を与えない場合には、キャパシタ金属帯状物１８の上面に必ずしも、α−Ｓｉ層８０を堆積形成する必要はない。しかしながら、図１３から理解できるように、α−Ｓｉ層８０は、コモン線ＣＬの一部を保護するためには有用である。
【００４８】
一方、保護層３２（Ｐ−ＳｉＮ層）のエッチングプロセスが、誘電層（Ｇ−ＳｉＮ層）２２を同時にエッチング可能なものである場合には、図１４及び図１６に示すように、α−Ｓｉ層８０（帯状物）が、キャパシタ金属帯状物１８を完全に被覆する必要がある。図１４において、α−Ｓｉ層８０（帯状物）は、その全体がクリア領域４６の内にあるため、誘電層（Ｇ−ＳｉＮ層）２２の一部が、当該エッチングプロセスにより除去されるようになる。
【００４９】
ここで、図１４を用いて、ＭＩＩ構造のストレージキャパシタ３８の構造内にあるｎ＋α−Ｓｉ成分の残渣２８ａの除去方法について説明する。この方法は、上述の図９及び図１０で示した残渣２８の除去方法と基本的に同じである。即ち、残渣２８が、ＭＩＩ構造のストレージキャパシタを構成するキャパシタ金属帯状物１８とガラス基板２０との間に存在しても、キャパシタ金属帯状物１８の側方に存在しても、図１４に記載のプロセスを用いれば、必要な箇所の残渣２８ａの除去が可能である。なお、図１４の中では、残渣２８ａの記載を省略している。
【００５０】
まず、ガラス基板２０の上に、キャパシタ金属帯状物１８を形成し、誘電層（Ｇ−ＳｉＮ層）２２がキャパシタ金属帯状物１８を被覆する状態で堆積形成し、データ線４０及びα−Ｓｉ層８０を形成し、画素電極を形成することになる領域の少なくとも一部を覆うように、保護層３２（Ｐ−ＳｉＮ層）を堆積形成し、図１４（Ａ）に示す状態とする。このとき、α−Ｓｉ層８０は、誘電層（Ｇ−ＳｉＮ層）２２の下方にあるキャパシタ金属帯状物１８を、上部から見て完全に覆うサイズで、且つ、その全体がクリア領域内に位置するサイズとする。
【００５１】
そして、保護層３２（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）２２のα−Ｓｉ層８０で被覆されていない部位を、ドライエッチングプロセスにより除去することで、所定の箇所にクリア領域４６を形成し、図１４（Ｂ）に示す状態とする。
【００５２】
次に、アモルファスシリコン選択性エッチングプロセスにより、α−Ｓｉ層８０を除去し、所定の箇所にインジウム−スズ酸化物層を堆積して画素電極３６を形成し、図１４（Ｃ）に示すような状態とする。なお、このときに形成する画素電極３６の一部は、ガラス基板２０と接触することになっても構わない。このようにすることで、ｎ＋α−Ｓｉからなる残渣が、隣り合う画素電極３６の間に落下付着したとしても、両画素電極３６、キャパシタ金属帯状物１８を含むストレージキャパシタ、データ線、相互間での不正な電気的導通を防止できることになる。
【００５３】
ところが、図１４に示したプロセスによりｎ＋α−Ｓｉからなる残渣の影響を除去しても、インジウム−スズ酸化物層を堆積して画素電極３６を形成する際に、当該インジウム−スズ酸化物の一部が破片３６ａとなり飛散して、図１５に示すように、データ線４０の上に付着して、画素電極との間で不正な電気的導通が生じる場合がある。このような場合の破片３６ａの影響を受けないようにするためには、図１６に示す加工プロセスを採用すればよい。
【００５４】
図１６（Ａ）における構造は、上述の図１４（Ａ）と基本的に同様である。従って、ここでの詳細な説明は省略する。
【００５５】
次に、保護層３２（Ｐ−ＳｉＮ層）の堆積形成の後に、ドライエッチングプロセスにより、所定領域内の保護層３２（Ｐ−ＳｉＮ層）及び誘電層（Ｇ−ＳｉＮ層）２２の一部を除去して、ａ−Ｓｉ層８０の一部が、図１６（Ｂ）に示すように、データ線４０を覆っている保護層３２（Ｐ−ＳｉＮ層）に進入配置した状態のクリア領域４６を形成する。ここで言うドライエッチングプロセスには、Ｐ−ＳｉＮ及びＧ−ＳｉＮのエッチング除去には有効であるが、α−Ｓｉに対してはエッチレートが小さいものを用いることが好ましい。
【００５６】
そして、ａ−Ｓｉ層８０の一部を、アモルファスシリコン選択性エッチングプロセスで除去して、図１６（Ｃ）に示すようにデータ線４０を覆う保護層３２（Ｐ−ＳｉＮ層）の下部がアンダーマイニングされた状態とする。なお、このときのアンダーマイニング領域Ｍの奥には、図１６（Ｃ）から理解できるように、ａ−Ｓｉ層８０の一部が残留していても構わない。
【００５７】
そして、図１６（Ｃ）に示すように、保護層３２（Ｐ−ＳｉＮ層）の上に、物理蒸着プロセスでインジウム−スズ酸化物を用いた画素電極３６を形成しても、当該アンダーマイニング領域Ｍが存在する箇所には、インジウム−スズ酸化物の粒子が落下できない部位が生ずることになり、そこで透明電極膜の導電性が遮断される。従って、当該データ線４０の上に、破片３６ａが存在していても、画素電極３６とデータ線４０との間での不正な電気的導通を確実に防止できる。即ち、図９（Ｄ）に示したと同様に、これらアンダーマイニング領域Ｍによってインジウム−スズ酸化物の破片３６ａの影響が排除できることになる。
【産業上の利用可能性】
【００５８】
以上に述べてきた本発明は、液晶ディスプレイパネルにおいて、有用な技術である。ディスプレイパネル中において、ｎ＋α−Ｓｉの残渣及び／又はインジウム−スズ酸化物の破片により引き起こされる、導電体表面及びライン間での不正な電気的導通を回避する方法を提供するものである。ここで言うディスプレイパネルとは、基板と複数の画素を備える誘電層とを含むものである。このときの各画素は、１以上の信号線、信号線上の保護層、及び保護層の一部の領域の上にある電極等を含むものである。
【００５９】
そして、本発明によれば、画素内に少なくとも１つのクリア領域を形成することで、このクリア領域が織りなすクリアパターンが得られる。従って、当該クリアパターンは、少なくとも１つのクリア領域を含むものである。そして、このクリア領域は上述の保護層をエッチング加工して形成され保護層内に位置すると言え、当該クリア領域内において、当該残渣又は破片を除去した領域である。更に言えば、このクリア領域は、信号線の上方に位置する保護層の部分と、上方に電極が形成されることとなる保護層の部分との少なくとも一部との間での不正な電気的導通を遮断する領域である。
【００６０】
以上に述べてきたクリア領域をディスプレイパネルの回路配線内に設けることにより、ｎ＋α−Ｓｉの残渣が保護層に残っていても、クリア領域にある残渣部がアモルファスシリコン選択性エッチングプロセスにより除去できる。
【００６１】
また、当該クリア領域が設けられることで、誘電層のキャパシタ金属帯状物の上に配置される領域に、画素電極の構成に用いるインジウム−スズ酸化物破片と画素電極との不正な電気的導通を防止することが出来る。このように、確実にインジウム−スズ酸化物の破片と画素電極との不正な電気的導通を起こさせないようにするためには、信号線上に保護層を形成する前に、誘電層上にα−Ｓｉ層（帯状物）を形成することが好ましい。このα−Ｓｉ層は、クリア領域の形成後に、その一部がクリア領域から露出するが、アモルファスシリコン選択性エッチングプロセスにより、信号線を被覆する状態で位置する保護層の下部領域にアンダーマイニング領域を形成するようにすることが好ましい。
【００６２】
そして、画素を構成する導電体の領域であって、誘電層の下方に配置されキャパシタとして用いられる部位においては、α−Ｓｉ層は、導電体の上方及び周囲に位置する誘電層を覆うように設けることが好ましい。但し、このα−Ｓｉ層は、クリア領域よりも狭く設計する事が好ましい。このようにすると、ドライエッチングプロセスにより、導電体の上方及び周囲に位置する誘電層が除去されることなく、同時に導電体及び周囲に位置する誘電層に沿って、２つの溝（ｔｒｏｕｇｈ）が形成され、隣接箇所での不正な電気的導通を防止できる。
【００６３】
以上のように、本発明の好ましい実施形態を開示したが、これは本発明に限定を加えようとして記載したものではない。従って、当業者であれば、本発明の技術的思想と技術的範囲を逸脱しない限りにおいての、要素の変更及び付加を施すことができる。よって、本発明の保護範囲は、添付の特許請求の範囲で定義されたものが基準とされる。
【図面の簡単な説明】
【００６４】
【図１】画素内に存在するアモルファスシリコンの残渣の状態を示す概念図である。
【図２】インジウム−スズ酸化物で構成した画素電極３６の縁端部の近接領域にあるクリア領域の位置とクリア領域が構成するクリアパターンの状態を示す概念図である。
【図３】誘電層上にあるアモルファスシリコンの残渣を除去してクリア領域を形成するプロセス説明のための加工フロー図である。
【図４】誘電層上にあるアモルファスシリコンの残渣を除去してクリア領域を形成するプロセス説明のための加工フロー図である。
【図５】画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生したインジウム−スズ酸化物の破片の付着状態を説明するための上面概念図である。
【図６】画素電極を構成するために用いたインジウム−スズ酸化物の堆積プロセスにおいて発生したインジウム−スズ酸化物の破片の付着状態を説明するための概念図である。
【図７】ディスプレイパネルの配線内に、ｎ＋α−Ｓｉ成分の残渣とインジウム−スズ酸化物の破片とが同時に存在する場合の一例を示した模式図である。
【図８】保護層の上に付着したインジウム−スズ酸化物の破片により生じる不具合を回避するためのクリア領域を形成するプロセス説明のための加工フロー図である。
【図９】保護層の上に付着したインジウム−スズ酸化物の破片により生じる不具合を回避するためのクリア領域を形成するプロセス説明のための加工フロー図である。
【図１０】誘電層（Ｇ−ＳｉＮ層）の上に存在するｎ＋α−Ｓｉ成分の残渣により生じる不具合を回避するためのクリア領域を形成するプロセス説明のための加工フロー図である。
【図１１】誘電層（Ｇ−ＳｉＮ層）の上に存在するｎ＋α−Ｓｉ成分の残渣により生じる不具合を回避するためのクリア領域を形成するプロセス説明のための加工フロー図である。
【図１２】ディスプレイパネルの配線内における、ＭＩＩ構造のストレージキャパシタを構成するキャパシタ金属帯状物の存在位置を説明するための上面概念図である。
【図１３】コモン線ＣＬの一部を保護するために、新たに設けるα−Ｓｉ層が有用であることを説明するための上面概念図である。
【図１４】ＭＩＩ構造のストレージキャパシタの構造内にあるｎ＋α−Ｓｉ成分の残渣の除去方法を説明するための加工フロー図である。
【図１５】インジウム−スズ酸化物の一部が破片となり、データ線の上に付着して、画素電極との間で不正な電気的導通が生じる状態の一例を示した概念図である。
【図１６】データ線の上に付着したインジウム−スズ酸化物の破片により、画素電極との間で不正な電気的導通が生じ無いようにするためのクリア領域を形成するための加工フロー図である。
【図１７】液晶ディスプレイ装置の層構造を示す概念図である。
【図１８】液晶ディスプレイパネルにおける画素内の下部基板の構造を示す概念図である。
【図１９】薄膜トランジスタ（ＴＦＴ）の一般的な製造プロセスのフローを示している。
【図２０】薄膜トランジスタ（ＴＦＴ）の一般的な製造プロセスのフローを示している。
【図２１】薄膜トランジスタ（ＴＦＴ）の一般的な製造プロセスのフローを示している。
【図２２】薄膜トランジスタ（ＴＦＴ）の一般的な製造プロセスのフローを示している。
【符号の説明】
【００６５】
Ｐ（ｍ−１，ｎ）、Ｐ（ｍ，ｎ）、Ｐ（ｍ，ｎ＋１）、Ｐ（ｍ−１，ｎ＋１）    画素
ＧＬｍ、、ＧＬｍ−１    ゲート線
ＣＬ    コモン線
９−９’、１０−１０’、１３−１３’    切断線
Ｍ        アンダーマイニング領域
１０      上部基板
１２      下部基板
１４      液晶層
１６      ゲート金属
１８      キャパシタ金属（帯状物）
２０      ガラス基板
２２      誘電層（Ｇ−ＳｉＮ）
２４      ＴＦＴ
２６      アモルファスシリコン層
２８      ドープトアモルファスシリコン層
２８ａ    （ドープトアモルファスシリコンの）残渣
３０ａ    ソース電極
３０ｂ    ドレイン電極
３２      保護層（Ｐ−ＳｉＮ）
３４      ドライエッチング加工位置
３６      画素電極
３６ａ    （インジウム−スズ酸化物の）破片
３８      ストレージキャパシタ
４０、４０ｎ、４０ｎ＋１    データ線
４６      クリア領域
４８      クリア加工部位
８０      α−Ｓｉ層（帯状物）
【図１】
2008129593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008129593.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008129593.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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