(57)【要約】【課題】遅延回路などに適用した場合に、回路規模を小さくでき、貫通電流を防止でき、かつ、消費電力を低減できるインバータ回路の提供【解決手段】この発明は、入力信号ＩＮ１でオンオフするＭＯＳトランジスタＰ１１と、入力信号ＩＮ２でオンオフするＮ型のＭＯＳトランジスタＮ１１と、直列接続されるとともにゲートとドレインが接続される２つのＭＯＳトランジスタＰ１２、Ｎ１２とを備えている。ＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、Ｎ１２、およびＭＯＳトランジスタＮ１１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に直列に接続されている。ＭＯＳトランジスタＰ１１とＰ１２の共通接続部から出力信号ＯＵＴ１を取り出し、ＭＯＳトランジスタＮ１１とＮ１２の共通接続部から出力信号ＯＵＴ２を取り出すようになっている。【選択図】図１
2008104053.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力でオンオフする第２導電型の第１トランジスタと、
第２の入力でオンオフする第１導電型の第２トランジスタと、
電圧降下用の半導体素子と、を備え、
前記第１トランジスタ、前記半導体素子、および前記第２トランジスタを、第１電源と
第２電源との間に直列に接続し、
かつ、前記第１トランジスタと前記半導体素子との共通接続部から第１の出力を取り出
し、前記第２トランジスタと前記半導体素子との共通接続部から第２の出力を取り出すよ
うになっていることを特徴とするインバータ回路。
【請求項２】
前記半導体素子は、第１導電型のトランジスタおよび第２導電型のトランジスタのうち
の少なくとも一方からなり、その一方のトランジスタはゲートとドレインが接続されてい
ることを特徴とする請求項１に記載のインバータ回路。
【請求項３】
前記半導体素子は、第２導電型の第３トランジスタと第１導電型の第４トランジスタと
からなり、その両トランジスタは直列接続されるとともに、それぞれゲートとドレインが
接続されていることを特徴とする請求項１に記載のインバータ回路。
【請求項４】
前記半導体素子は、第１導電型のトランジスタおよび第２導電型のトランジスタのうち
の少なくとも一方からなり、その一方のトランジスタのゲートには所定電位が印加される
ようになっていることを特徴とする請求項１に記載のインバータ回路。
【請求項５】
前記半導体素子は、第２導電型の第３トランジスタと第１導電型の第４トランジスタと
からなり、その両トランジスタは直列接続されるとともに、その各ゲートは前記第１電源
および前記第２電源に接続されることを特徴とする請求項１に記載のインバータ回路。
【請求項６】
前記第１〜第４トランジスタは、ゲートアレイにおける基本セルを使用するようにした
ことを特徴とする請求項３または請求項５に記載のインバータ回路。
【請求項７】
複数のインバータ回路を縦続に接続した遅延回路であって、
前記複数のインバータ回路として、請求項１乃至請求項６のうちの何れかの請求項に記
載のインバータ回路を含むことを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路、およびそのインバータ回路を含む遅延回路に関するもので
ある。
【背景技術】
【０００２】
従来、ゲートアレイを用いた遅延回路の一例としては、図５に示すような回路が知られ
ている。
この遅延回路は、複数（この例では６個）のインバータ回路１〜６を縦続に接続したも
のであり、入力端子７から入力信号ＩＮを入力すると、出力端子８から所定の遅延時間だ
け遅延した出力信号ＯＵＴが得られるようになっている。
【０００３】
インバータ回路１、５、６は、Ｐ型とＮ型のＭＯＳトランジスタを組み合わせた一般的
なＣＭＯＳインバータ回路からなる。インバータ回路２〜４は基本的にはＣＭＯＳインバ
ータ回路であるが、Ｐ型のＭＯＳトランジスタをスタックするとともに、Ｎ型のＭＯＳト
ランジスタをスタックするようにした点が、インバータ回路１、５、６とはその構成が異
なる。
【０００４】
このような構成からなる遅延回路では、以下のような不具合が挙げられる。
第１に、インバータ回路２〜４は、Ｐ型とＮ型のＭＯＳトランジスタを複数個ずつスタ
ックする構造であるので、インバータ回路は回路規模が大きくなる。このため、遅延回路
の回路規模も、必然的に大きくなる。
第２に、ＭＯＳトランジスタをスタックする構造のインバータ回路２〜４では、その出
力の立ち上がりおよび立ち下がりが遅くなる。このため、出力段のインバータ回路5にお
いて不要な貫通電流が流れる。
【０００５】
一方、従来の遅延回路として、図６に示すものが知られている（特許文献１参照）。
この遅延回路は、第１のインバータ回路１１と、第２のインバータ回路１２とから構成
される。
第１のインバータ回路１１は、Ｐ型のＭＯＳトランジスタＰ０、Ｐ１と、Ｎ型のＭＯＳ
トランジスタＮ１、Ｎ０とからなる。そして、ＭＯＳトランジスタＰ０、Ｎ０は通常のチ
ャネル長のものであり、ＭＯＳトランジスタＰ１、Ｎ１は通常よりもチャネル長が長いも
のである。
【０００６】
第２のインバータ回路１２は、Ｐ型のＭＯＳトランジスタＰ２、Ｐ３と、Ｎ型のＭＯＳ
トランジスタＮ３、Ｎ２とからなる。そして、これらのＭＯＳトランジスタＰ２、Ｐ３、
Ｎ３、Ｎ２は、通常のチャネル長のものである。
このような構成からなる遅延回路では、第１のインバータ回路１１において、通常より
もチャネル長が長いＭＯＳトランジスタＰ１、Ｎ１を使用することにより、遅延を増加さ
せることができる。
【０００７】
しかし、ゲートアレイにおいてインバータ回路を構成するような場合には、セルを構成
するＭＯＳトランジスタを使用する必要があり、その各ＭＯＳトランジスタのチャネル長
は一般的に同一である。このため、通常よりもチャネル長が長いＭＯＳトランジスタＰ１
、Ｎ１を含む第１のインバータ回路１１は、ゲートアレイ上では実現しにくいという不具
合がある。
【特許文献１】特開２０００−２６１２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、上記の点に鑑み、遅延回路などに適用した場合に、回路規模
を小さくでき、貫通電流を防止でき、かつ、消費電力を低減できるインバータ回路を提供
することにある。
また、本発明の他の目的は、回路規模を小さくでき、貫通電流を防止でき、消費電力を
低減できる遅延回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成から
なる。
第１の発明は、第１の入力でオンオフする第２導電型の第１トランジスタと、第２の入
力でオンオフする第１導電型の第２トランジスタと、電圧降下用の半導体素子と、を備え
、前記第１トランジスタ、前記半導体素子、および前記第２トランジスタを、第１電源と
第２電源との間に直列に接続し、かつ、前記第１トランジスタと前記半導体素子との共通
接続部から第１の出力を取り出し、前記第２トランジスタと前記半導体素子との共通接続
部から第２の出力を取り出すようになっている。
【００１０】
第２の発明は、第１の発明において、前記半導体素子は、第１導電型のトランジスタお
よび第２導電型のトランジスタのうちの少なくとも一方からなり、その一方のトランジス
タはゲートとドレインが接続されている。
第３の発明は、第１の発明において、前記半導体素子は、第２導電型の第３トランジス
タと第１導電型の第４トランジスタとからなり、その両トランジスタは直列接続されると
ともに、それぞれゲートとドレインが接続されている。
【００１１】
第４の発明は、第１の発明において、前記半導体素子は、第１導電型のトランジスタお
よび第２導電型のトランジスタのうちの少なくとも一方からなり、その一方のトランジス
タのゲートには所定電位が印加されるようになっている。
第５の発明は、第１の発明において、前記半導体素子は、第２導電型の第３トランジス
タと第１導電型の第４トランジスタとからなり、その両トランジスタは直列接続されると
ともに、その各ゲートは前記第１電源および前記第２電源に接続される。
【００１２】
第６の発明は、第３または第５の発明において、前記第１〜第４トランジスタは、ゲー
トアレイにおける基本セルを使用するようにした。
第７の発明は、複数のインバータ回路を縦続に接続した遅延回路であって、前記複数の
インバータ回路として、第１発明乃至第６発明のうちの何れかの発明に係るインバータ回
路を含むようにした。
【００１３】
このような構成からなる本発明のインバータ回路によれば、遅延回路などに適用した場
合に、回路規模を小さくでき、貫通電流を防止でき、かつ、消費電力を低減できる。
また、本発明の遅延回路によれば、回路規模を小さくでき、貫通電流を防止でき、消費
電力を低減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、図面を参照して説明する。
（インバータ回路の第１実施形態）
本発明のインバータ回路の第１実施形態の構成について、図１を参照して説明する。
このインバータ回路の第１実施形態は、図１に示すように、第２導電型であるＰ型のＭ
ＯＳトランジスタＰ１１と、第１導電型であるＮ型のＭＯＳトランジスタＮ１１と、半導
体素子２１と、２つの入力端子２２、２３と、２つの出力端子２４、２５とを備えている
。
【００１５】
ＭＯＳトランジスタＰ１１、半導体素子２１、およびＭＯＳトランジスタＮ１１は、高
電位側の第１電源ＶＤＤと低電位側の第２電源ＶＳＳとの間に直列に接続されている。
ＭＯＳトランジスタＰ１１は、入力信号ＩＮ１によってオンオフされるようになってい
る。このため、ＭＯＳトランジスタＰ１１のゲートは、入力信号ＩＮ１が供給される入力
端子２２に接続されている。
【００１６】
ＭＯＳトランジスタＮ１１は、入力信号ＩＮ２によってオンオフされるようになってい
る。このため、ＭＯＳトランジスタＮ１１のゲートは、入力信号ＩＮ２が供給される入力
端子２３に接続されている。
半導体素子２１は、ＭＯＳトランジスタＰ１１とＭＯＳトランジスタＮ１１の間に介在
させて、所望の電圧降下を発生させ、またはその両ＭＯＳトランジスタＰ１１、Ｎ１１の
オンオフのタイミングを調整させる素子である。これは、具体的には、第２導電型である
Ｐ型のＭＯＳトランジスタＰ１２と第１導電型であるＮ型のＭＯＳトランジスタＮ１２と
からなる。
【００１７】
ＭＯＳトランジスタＰ１２、Ｎ１２は直列接続されている。その直列回路は、ＭＯＳト
ランジスタＰ１１とＭＯＳトランジスタＮ１１との間に、挿入する形態で設けられている
。そして、ＭＯＳトランジスタＰ１２とＭＯＳトランジスタＮ１２は、そのゲートとドレ
インがそれぞれ接続されている。
ＭＯＳトランジスタＰ１１と半導体素子２１との共通接続部が出力端子２４と接続され
ている。すなわち、ＭＯＳトランジスタＰ１１のドレインとＭＯＳトランジスタＰ１２の
ソースとが共通接続され、この共通接続部が出力端子２４に接続されている。そして、そ
の出力端子２４から出力信号ＯＵＴ１を取り出すようになっている。
【００１８】
ＭＯＳトランジスタＮ１１と半導体素子２１との共通接続部が出力端子２５と接続され
ている。すなわち、ＭＯＳトランジスタＮ１１のドレインとＭＯＳトランジスタＮ１２の
ソースとが共通接続され、この共通接続部が出力端子２５に接続されている。そして、そ
の出力端子２５から出力信号ＯＵＴ２を取り出すようになっている。
なお、半導体素子２１は、２つのＭＯＳトランジスタＰ１２、Ｎ１２から構成するよう
にした。しかし、少なくともそのうちの一方で構成すれば良い。この場合には、その構成
に係るＭＯＳトランジスタは、ゲートとドレインが接続される。
【００１９】
また、半導体素子２１は、上記の機能を実現できるものであればＭＯＳトランジスタで
ある必要はない。この点は、後述の半導体素子２１ａについても同様である。
ここで、この第１実施形態では、ＭＯＳトランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２
は、同一サイズのトランジスタで構成するようした。このため、第１実施形態は、ゲート
アレイを用いて実現でき、この場合には、トランジスタサイズが同一である基本セルを使
用できる。
【００２０】
このような構成からなるインバータ回路の第１実施形態によれば、後述のように遅延回
路に適用する場合には、遅延時間あたりの消費電力を削減しながら、より小さな回路規模
で遅延回路を実現できる。
特に、ゲートアレイのようにＰ型とＮ型のＭＯＳトランジスタのサイズがそれぞれ１種
類に限定される設計においては、遅延回路の規模を小さくできる。
なお、このインバータ回路の第１実施形態は、後述のように遅延回路に適用され、その
遅延回路の説明の中で動作の説明を行うので、動作例の説明は省略する。
【００２１】
（インバータ回路の第２実施形態）
本発明のインバータ回路の第２実施形態の構成について、図２を参照して説明する。
このインバータ回路の第２実施形態は、図２に示すように、第２導電型であるＰ型のＭ
ＯＳトランジスタＰ１１と、第１導電型であるＮ型のＭＯＳトランジスタＮ１１と、半導
体素子２２ａと、２つの入力端子２２、２３と、２つの出力端子２４、２５とを備えてい
る。
【００２２】
この第２実施形態は、図１に示す第１実施形態の半導体素子２２を、半導体素子２２ａ
に置き換えものである。従って、以下の説明では、同一の構成要素には同一符号を付して
その説明をできるだけ省略する。
ＭＯＳトランジスタＰ１１、半導体素子２１ａ、およびＭＯＳトランジスタＮ１１は、
高電位側の第１電源ＶＤＤと低電位側の第２電源ＶＳＳとの間に、直列に接続されている
。
【００２３】
半導体素子２１ａは、ＭＯＳトランジスタＰ１１とＭＯＳトランジスタＮ１１の間に介
在させて、所望の電圧降下を発生させ、またはその両ＭＯＳトランジスタＰ１１、Ｎ１１
のオンオフのタイミングを調整させる素子である。これは、具体的には、第２導電型であ
るＰ型のＭＯＳトランジスタＰ２２と第１導電型であるＮ型のＭＯＳトランジスタＮ２２
とからなる。
【００２４】
ＭＯＳトランジスタＰ２２、Ｎ２２は直列接続されている。その直列回路は、ＭＯＳト
ランジスタＰ１１とＭＯＳトランジスタＮ１１との間に、挿入する形態で設けられている
。そして、ＭＯＳトランジスタＰ２２とＭＯＳトランジスタＮ２２は、その各ゲートに所
定のバイアス電位が印加されるようになっている。すなわち、ＭＯＳトランジスタＰ２２
のゲートには第２電源ＶＳＳの低電位（ゼロ電位）が印加され、ＭＯＳトランジスタＮ２
２のゲートには第１電源ＶＤＤの高電位が印加されている。
【００２５】
ＭＯＳトランジスタＰ１１と半導体素子２１ａとの共通接続部が出力端子２４と接続さ
れている。すなわち、ＭＯＳトランジスタＰ１１のドレインとＭＯＳトランジスタＰ２２
のソースとが共通接続され、この共通接続部が出力端子２４に接続されている。ＭＯＳト
ランジスタＮ１１と半導体素子２１ａとの共通接続部が出力端子２５と接続されている。
すなわち、ＭＯＳトランジスタＮ１１のドレインとＭＯＳトランジスタＮ２２のソースと
が共通接続され、この共通接続部が出力端子２５に接続されている。
【００２６】
なお、半導体素子２１ａは、２つのＭＯＳトランジスタＰ２２、Ｎ２２から構成するよ
うにした。しかし、少なくともそのうちの一方から構成すれば良い。この場合には、その
構成に係るＭＯＳトランジスタのゲートには、所定の電圧が印加されることになる。
ここで、この第２実施形態では、ＭＯＳトランジスタＰ１１、Ｐ２２、Ｎ１１、Ｎ２２
は、同一サイズのトランジスタで構成するようした。このため、第２実施形態は、ゲート
アレイを用いて実現でき、この場合には、トランジスタサイズが同一である基本セルを使
用できる。
このような構成からなるインバータ回路の第２実施形態によれば、後述のように遅延回
路に適用する場合には、第１実施形態と同様の効果が実現できる。
【００２７】
（遅延回路の実施形態）
本発明の遅延回路の実施形態の構成について、図３を参照して説明する。
この遅延回路の実施形態は、図３に示すように、複数（この例では６個）のインバータ
回路３１〜３６を縦続に接続したものであり、入力端子３７から入力信号ＩＮを入力する
と、出力端子３８から所定の時間だけ遅延した出力信号ＯＵＴが得られるようになってい
る。
インバータ回路３１は、Ｐ型とＮ型のＭＯＳトランジスタＰ３１、Ｎ３１を組み合わせ
たＣＭＯＳインバータ回路からなる。インバータ回路３２〜３５は図１に示すインバータ
回路からなる。インバータ回路３６は、Ｐ型とＮ型のＭＯＳトランジスタＰ３２、Ｎ３２
からなる。
【００２８】
インバータ回路３１の１つの出力信号は、インバータ回路３２のＭＯＳトランジスタＰ
１１、Ｎ１１のゲートにそれぞれ入力されるようになっている。また、インバータ回路３
２〜３４の２つの出力信号は、インバータ回路３３〜３５のＭＯＳトランジスタＰ１１、
Ｎ１１のゲートにそれぞれ入力されるようになっている。さらに、インバータ回路３５の
２つの出力信号は、インバータ回路３６のＭＯＳトランジスタＰ３２、Ｎ３２のゲートに
それぞれ入力されるようになっている。
【００２９】
次に、このような構成の遅延回路の実施形態の動作例について、図４を参照して説明す
る。
この遅延回路は、インバータ回路として本発明に係るインバータ回路３２〜３５を含む
ことを特徴としているので、それらの動作について主に説明する。
いま、インバータ回路３２の入力信号Ａが、図４（Ａ）に示すようにＬレベルからＨレ
ベルに立ち上がる場合について説明する。
【００３０】
この入力信号Ａの立ち上がりで、インバータ回路３２のＭＯＳトランジスタＮ１１がオ
ンするので、インバータ回路３２の出力信号（出力電圧）Ｘ２が図（Ｃ）に示すようにＨ
レベルからＬレベルに変化する。
そして、その出力信号Ｘ２がＬレベルに変化後に、インバータ回路３２の出力信号（出
力電圧）Ｘ１は、ドレインとゲートが接続されるＭＯＳトランジスタＰ１２、Ｎ１２を通
して、図４（Ｃ）に示すように遅延を伴ってＨレベルから中間レベルに変化する。
【００３１】
このようにしてインバータ回路３２から出力される出力信号Ｘ１、Ｘ２は、その後段の
インバータ回路３３のＭＯＳトランジスタＰ１１、Ｎ１１に入力される。出力信号Ｘ２が
Lレベルに変化して回路３３のＭＯＳトランジスタＮ１１がオフした後に出力信号Ｘ１が
遅れて立ち下がり、回路３３のＭＯＳトランジスタＰ１１がオンするので、回路３３のＭ
ＯＳトランジスタＰ１１からＭＯＳトランジスタＮ１１に流れる貫通電流を防ぐことがで
きる。
インバータ回路３２の出力信号Ｘ１の立ち下がりによって（図４（Ｂ）参照）、インバ
ータ回路３３のＭＯＳトランジスタＰ１１がオンする。これにより、インバータ回路３３
の出力信号Ｘ３は図４（Ｄ）に示すようにＨレベルに変化する。
【００３２】
出力信号Ｘ３がＨレベルに変化するとインバータ回路３３の出力信号Ｘ４は、ドレイン
とゲートが接続されるＭＯＳトランジスタＰ１２、Ｎ１２を通して、図４（Ｅ）に示すよ
うに遅延を伴ってＬレベルから中間レベルに変化する。このため、回路３３の出力信号Ｘ
４は出力信号Ｘ３よりも遅れて立ち上がる。出力信号Ｘ３がＨレベルに変化して回路３４
のＭＯＳトランジスタＰ１１がオフした後に出力信号Ｘ４が遅れて立ち上がり、回路３４
のＭＯＳトランジスタＮ１１がオンするので、回路３４のＭＯＳトランジスタＰ１１から
ＭＯＳトランジスタＮ１１に流れる貫通電流を防ぐことができる。この立ち上がり時の電
圧値は、ＭＯＳトランジスタＰ１２、Ｎ１２により電源電圧ＶＤＤよりも低くなる。
【００３３】
このような動作により、インバータ回路３３は、ＭＯＳトランジスタＰ１１からＭＯＳ
トランジスタＮ１１に流れる貫通電流を防ぐことができる。また、ＭＯＳトランジスタの
ボディ効果により、出力信号Ｘ４はＨレベルはＭＯＳトランジスタＰ１２とＮ１２のしき
い値電圧の分だけ低い電圧になるので、遅延量が増加する上に消費電力を削減できる。
このようなインバータ回路３３における効果は、後段のインバータ回路３４、３５にお
いても得られる。
【００３４】
次に、インバータ回路３２の入力信号Ａが、図４（Ａ）に示すようにＨレベルからＬレ
ベルに立ち下がる場合について説明する。
入力信号Ａの立ち下がりで、インバータ回路３２のＭＯＳトランジスタＰ１１がオンす
るので、インバータ回路３２の出力信号Ｘ１が図４（Ｃ）に示すように中間レベルからＨ
レベルに立ち上がる。
【００３５】
そして、その出力信号Ｘ１がＨレベルに変化後に、インバータ回路３２の出力信号Ｘ２
は、ドレインとゲートが接続されるＭＯＳトランジスタＰ１２、Ｎ１２を通して、図４（
Ｃ）に示すように遅延を伴ってＬレベルから中間レベルに立ち上がる。出力信号Ｘ１がＨ
レベルに変化して回路３３のＭＯＳトランジスタＰ１１がオフした後に出力信号Ｘ２が遅
れて立ち上がり、回路３３のＭＯＳトランジスタＮ１１がオンするので、回路３３のＭＯ
ＳトランジスタＰ１１からＭＯＳトランジスタＮ１１に流れる貫通電流を防ぐことができ
る。
【００３６】
このように、インバータ回路３２の入力信号ＡがＨレベルからＬレベルに変化するとき
には、その入力信号ＡがＬレベルからＨレベルに変化する場合と同様に、インバータ回路
３３は貫通電流の防止などの効果が得られる。
上記のインバータ回路３３の動作は、後段のインバータ回路３４、３５においても行わ
れ、インバータ回路３６と接続する出力端子３８からは、所望の出力信号が得られる。
以上説明したように、この遅延回路の実施形態によれば、遅延時間あたりの消費電力を
削減しながら、より小さな回路規模で遅延回路を実現することができる。
特に、ゲートアレイのようにＰ型とＮ型のＭＯＳトランジスタのサイズがそれぞれ１種
類に限定される設計においては、遅延回路の規模を小さくできる。
【００３７】
（遅延回路の他の実施形態）
図３に示す遅延回路の実施形態では、インバータ回路３２〜３５として図１に示すイン
バータ回路で構成するようにした。
しかし、遅延回路の他の実施形態としては、図３に示すインバータ回路３２〜３５を、
図２に示すインバータ回路に置き換えるようにしても良い。
さらに、遅延回路の他の実施形態として、図３に示すインバータ回路３２〜３５を、図
１と図２に示すインバータ回路の双方を組み合わせて構成するようにしても良い。
【図面の簡単な説明】
【００３８】
【図１】本発明のインバータ回路の第１実施形態の構成を示す回路図である。
【図２】本発明のインバータ回路の第２実施形態の構成を示す回路図である。
【図３】本発明の遅延回路の実施形態の構成を示す回路図である。
【図４】その遅延回路の動作時の各部の波形図である。
【図５】従来の遅延回路の構成を示す回路図である。
【図６】従来の他の遅延回路の構成を示す回路図である。
【符号の説明】
【００３９】
Ｎ１１、Ｎ１２・・・第１導電型のＭＯＳトランジスタ、Ｐ１１、Ｐ１２・・・第２導
電型のＭＯＳトランジスタ、２１・・・半導体素子、２２、２３・・・入力端子、２４、
２５・・・出力端子、３１〜３６・・・インバータ回路
【図１】
2008104053.tif 000003
【図２】
2008104053.tif 000004
【図３】
2008104053.tif 000005
【図４】
2008104053.tif 000006
【図５】
2008104053.tif 000007
【図６】
2008104053.tif 000008