(57)【要約】【課題】ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置を実現する。【解決手段】ソースおよびドレイン上にニッケルまたはニッケル合金のシリサイド領域が形成されたｎチャネルＭＩＳＦＥＴのチャネル長さ方向を、半導体基板の結晶方位＜１００＞に平行となるよう配置する。結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。【選択図】図１
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【特許請求の範囲】
【請求項１】
面方位が（１００）面たる主表面を有する半導体基板と、
前記主表面上に形成されたｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と
を備え、
前記ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成されたソースおよびドレインと、前記ソースおよびドレインの少なくとも一方の表面に形成された、ニッケルまたはニッケル合金を含むシリサイド領域とを含み、
前記ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置された
半導体装置。
【請求項２】
面方位が（１００）面たる主表面を有する半導体基板と、
前記主表面上に形成されたｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、
前記主表面内であって前記ｎチャネルＭＩＳＦＥＴの周囲の領域に形成された素子分離膜と
を備え、
前記ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成されたソースおよびドレインと、前記ソースおよびドレインの少なくとも一方の表面に形成された、ニッケルまたはニッケル合金を含むシリサイド領域とを含み、
前記素子分離膜のうち、前記ｎチャネルＭＩＳＦＥＴのチャネル幅方向において前記ソースおよびドレインに隣接する部分の表面が前記ソースおよびドレインの表面よりも落ち込み、
前記ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置された
半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記シリサイド領域は、ＮｉＳｉ2である
半導体装置。
【請求項４】
請求項１または請求項２に記載の半導体装置であって、
前記半導体基板のうち少なくとも前記ソースおよびドレインが形成された前記主表面の近傍は、シリコンとゲルマニウムとを含む
半導体装置。
【請求項５】
請求項１または請求項２に記載の半導体装置であって、
前記ｎチャネルＭＩＳＦＥＴは、前記主表面上に形成されたゲート絶縁膜およびゲート電極の積層構造と、前記ゲート電極の表面に形成された、ニッケルを含むゲートシリサイド領域とをさらに含み、
前記ゲートシリサイド領域は、ＮｉＳｉである
半導体装置。
【請求項６】
面方位が（１００）面たる主表面を有する半導体基板と、
前記主表面上に形成された第１および第２ｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と
を備え、
前記第１ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成された第１ソースおよび第１ドレインと、前記第１ソースおよび第１ドレインの少なくとも一方の表面に形成された、ニッケルを含む第１シリサイド領域とを含み、
前記第２ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成された第２ソースおよび第２ドレインと、前記第２ソースおよび第２ドレインの少なくとも一方の表面に形成された、ニッケルを含む第２シリサイド領域とを含み、
前記第１および第２ｎチャネルＭＩＳＦＥＴの各チャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置され、
前記第１シリサイド領域は、ＮｉＳｉ2であり、
前記第２シリサイド領域は、ＮｉＳｉである
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１ｎチャネルＭＩＳＦＥＴは、前記主表面上に形成された第１ゲート絶縁膜および第１ゲート電極の第１積層構造と、前記第１ゲート電極の表面に形成された、ニッケルを含む第１ゲートシリサイド領域とをさらに含み、
前記第２ｎチャネルＭＩＳＦＥＴは、前記主表面上に形成された第２ゲート絶縁膜および第２ゲート電極の第２積層構造と、前記第２ゲート電極の表面に形成された、ニッケルを含む第２ゲートシリサイド領域とをさらに含み、
前記第１および第２ゲートシリサイド領域は、ＮｉＳｉである
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ニッケルまたはニッケル合金のシリサイド領域を含むｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に関する。
【背景技術】
【０００２】
例えばＳｏＣ（System on Chip）デバイス等において、自己整合プロセス（SAlicide：Self Aligned silicide）によりニッケルまたはニッケル合金のシリサイド領域がゲートやソース、ドレインに形成されたｎチャネルＭＩＳＦＥＴが採用されている。
【０００３】
なお、ＭＩＳＦＥＴにてニッケルシリサイド領域を設ける先行技術文献情報としては、次のものがある。
【０００４】
【特許文献１】特開２００５−１５０２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＩＳＦＥＴは、主表面の面方位が（１００）面となる（１００）シリコン基板の主表面上に形成されることが多い。また、ｎチャネルＭＩＳＦＥＴにおいては、ソースおよびドレインを結ぶ方向が、すなわちチャネル長さ方向が、結晶方位＜１１０＞に平行となるよう配置されることが一般的である。ｎチャネルＭＩＳＦＥＴでは、チャネル長さ方向が結晶方位＜１１０＞に平行であれば、他の結晶方位に平行である場合に比べて移動度が向上するからである。
【０００６】
しかし、チャネル長さ方向が結晶方位＜１１０＞に平行なｎチャネルＭＩＳＦＥＴにおいて、ソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成すると、オフリーク電流が増加しやすく、歩留まりが低下することが、本願発明者らの研究により判明した。この研究によれば、熱的に不安定なニッケルまたはニッケル合金のシリサイド領域が、熱処理により結晶方位＜１１０＞に沿って異常に成長し、ソースおよびドレインの領域を超えてチャネル領域にまで侵食することが、オフリーク電流の増加の原因と考えられる。
【０００７】
この発明は上記の事情に鑑みてなされたもので、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、面方位が（１００）面たる主表面を有する半導体基板と、前記主表面上に形成されたｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備え、前記ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成されたソースおよびドレインと、前記ソースおよびドレインの少なくとも一方の表面に形成された、ニッケルまたはニッケル合金を含むシリサイド領域とを含み、前記ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置された半導体装置である。
【０００９】
請求項２に記載の発明は、面方位が（１００）面たる主表面を有する半導体基板と、前記主表面上に形成されたｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、前記主表面内であって前記ｎチャネルＭＩＳＦＥＴの周囲の領域に形成された素子分離膜とを備え、前記ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成されたソースおよびドレインと、前記ソースおよびドレインの少なくとも一方の表面に形成された、ニッケルまたはニッケル合金を含むシリサイド領域とを含み、前記素子分離膜のうち、前記ｎチャネルＭＩＳＦＥＴのチャネル幅方向において前記ソースおよびドレインに隣接する部分の表面が前記ソースおよびドレインの表面よりも落ち込み、前記ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置された半導体装置である。
【００１０】
請求項６に記載の発明は、面方位が（１００）面たる主表面を有する半導体基板と、前記主表面上に形成された第１および第２ｎチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備え、前記第１ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成された第１ソースおよび第１ドレインと、前記第１ソースおよび第１ドレインの少なくとも一方の表面に形成された、ニッケルを含む第１シリサイド領域とを含み、前記第２ｎチャネルＭＩＳＦＥＴは、前記主表面内に形成された第２ソースおよび第２ドレインと、前記第２ソースおよび第２ドレインの少なくとも一方の表面に形成された、ニッケルを含む第２シリサイド領域とを含み、前記第１および第２ｎチャネルＭＩＳＦＥＴの各チャネル長さ方向が、前記半導体基板の結晶方位＜１００＞に平行となるよう配置され、前記第１シリサイド領域は、ＮｉＳｉ2であり、前記第２シリサイド領域は、ＮｉＳｉである半導体装置である。
【発明の効果】
【００１１】
請求項１に記載の発明によれば、ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板の結晶方位＜１００＞に平行となるよう配置されている。結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流の増加しにくい半導体装置が得られる。
【００１２】
請求項２に記載の発明によれば、ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板の結晶方位＜１００＞に平行となるよう配置されている。結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流の増加しにくい半導体装置が得られる。特に、素子分離膜のうち、ｎチャネルＭＩＳＦＥＴのチャネル幅方向においてソースおよびドレインに隣接する部分の表面がソースおよびドレインの表面よりも落ち込んでいる場合には、従来の＜１１０＞チャネルＭＩＳＦＥＴにおいて、結晶方位＜１１０＞の方向にソースおよびドレイン上のニッケルまたはニッケル合金のシリサイド領域が延伸しやすいが、本発明によれば、効果的にオフリーク電流の増加を抑制することができる。
【００１３】
請求項６に記載の発明によれば、第１および第２ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板の結晶方位＜１００＞に平行となるよう配置されている。結晶方位＜１００＞の方向には、ニッケルシリサイド領域は延伸しにくいため、第１および第２ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルシリサイド領域を形成する場合であっても、オフリーク電流の増加しにくい半導体装置が得られる。また、第１シリサイド領域は、ＮｉＳｉ2であり、第２シリサイド領域は、ＮｉＳｉである。ＮｉＳｉ2は、結晶方位＜１００＞の方向に延伸しにくいため、例えば第１ｎチャネルＭＩＳＦＥＴをメモリ用素子として使用して、オフリーク電流の増加を抑制することができる。一方、ＮｉＳｉはＮｉＳｉ2よりも低抵抗であるため、例えば第２ｎチャネルＭＩＳＦＥＴをロジック用素子として使用して、ロジック回路の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
本実施の形態は、ソースおよびドレイン上にニッケルシリサイド領域が形成されたｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板の結晶方位＜１００＞に平行となるよう配置された半導体装置である。
【００１５】
図１は、本実施の形態に係る半導体装置が形成された半導体基板ＳＢを示す図である。半導体基板ＳＢは例えば、シリコンの単結晶ウェハで構成されるシリコン基板である。図１に二重丸の記号で示すように、この半導体基板ＳＢは、面方位が（１００）面たる主表面を有している。また、図１では、山括弧、三桁の数字および矢印により、各箇所における結晶方位を示している。すなわち、ウェハ面内の結晶方位＜１００＞および＜１１０＞をも合わせて表示している。
【００１６】
半導体基板ＳＢの主表面上には、ｎチャネルＭＩＳ（例えばＭＯＳ）ＦＥＴ（Metal Insulator（例えばOxide）Semiconductor Field Effect Transistor）たるｎチャネルトランジスタＴＲ１，ＴＲ２等のデバイス、およびそれらデバイス間を接続する配線などを含む半導体装置が形成される。なお、半導体基板ＳＢには、結晶方位＜１００＞の方向にノッチ１ａが形成されている。
【００１７】
本実施の形態においては、ｎチャネルトランジスタＴＲ１，ＴＲ２のソース／ドレイン間のチャネル長さ方向ＣＨ１が、いずれも半導体基板ＳＢの主面内の結晶方位＜１００＞と平行になるように配置されている。なお、ｎチャネルトランジスタＴＲ１，ＴＲ２中に示された記号Ｓはソースを、記号Ｄはドレインを、記号Ｇはゲートを、それぞれ示す。
【００１８】
図２は、図１中の切断線II−IIにおける断面を示した図であって、本実施の形態に係る半導体装置を示す断面図である。図２に示されているように、ｎチャネルトランジスタＴＲ１は、半導体基板ＳＢの主表面上に形成された、ゲート絶縁膜（例えばシリコン酸化膜）ＧＩおよびゲート電極（例えばポリシリコン膜）ＧＥの積層構造と、半導体基板ＳＢの主表面内に形成されたソースＳＥおよびドレインＤＥとを含む。また、ｎチャネルトランジスタＴＲ１は、ソースおよびドレインの表面に形成された、ニッケルを含むシリサイド領域ＳＣｓ，ＳＣｄと、ゲート電極の表面に形成された、ニッケルを含むゲートシリサイド領域ＳＣｇとをさらに含む。なお、ゲートシリサイド領域ＳＣｇは、ＮｉＳｉであり、シリサイド領域ＳＣｓ，ＳＣｄは、ＮｉＳｉ2である。
【００１９】
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面、並びに、ソースＳＥおよびドレインＤＥの表面の一部に面して、それぞれＴＥＯＳ（Tetra Ethyl Oxy Silane）酸化膜等の第１サイドウォール絶縁膜ＳＷ１が形成されている。また、第１サイドウォール絶縁膜ＳＷ１を介しつつ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造の側面、並びに、ソースＳＥおよびドレインＤＥの表面の一部に対向して、それぞれシリコン窒化膜等の第２サイドウォール絶縁膜ＳＷ２が形成されている。
【００２０】
また、半導体基板ＳＢの主表面内であってｎチャネルトランジスタＴＲ１の周囲の領域、すなわち、ソースＳＥおよびドレインＤＥの外側には、シリコン酸化膜等の素子分離膜ＩＳが形成されている。
【００２１】
図３〜図７は、本発明の実施の形態に係る半導体装置の製造方法の各工程を示す図である。以下、各図を用いて本発明の実施の形態に係る半導体装置の製造方法を説明する。
【００２２】
まず、図３に示すように、半導体基板ＳＢ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層構造、第１サイドウォール絶縁膜ＳＷ１、第２サイドウォール絶縁膜ＳＷ２、ソースのＬＤＤ（Lightly Doped Drain）領域ＳＥ１、並びに、ドレインのＬＤＤ領域ＤＥ１を含むｎチャネルＭＩＳＦＥＴを、フォトリソグラフィ技術およびエッチング技術、イオン注入技術等を用いて形成する。
【００２３】
次に、図４に示すように、イオン注入ＩＰ１を行って、ソースＳＥ２およびドレインＤＥ２の形成を行う。なお、ソースＳＥ２およびドレインＤＥ２はｎ型ソース領域およびｎ型ドレイン領域として形成されるので、例えばＡｓ（砒素）イオンを５〜２０［ｋｅＶ］および１×１０15〜１×１０16［ｃｍ-2］の条件下で、あるいは、Ｐ（リン）イオンを５〜１０［ｋｅＶ］および１×１０14〜１×１０15［ｃｍ-2］の条件下で、半導体基板ＳＢに注入することにより形成すればよい。そして、ソースＳＥ２およびドレインＤＥ２に対し、スパイクアニール（極短時間の急速加熱処理を指し、９００℃〜１０００℃まで上昇させる）を施す。
【００２４】
次に、図５に示すように、半導体基板ＳＢのうちシリサイド化を防止すべき部分を覆うためのシリサイド化防止膜ＢＬを形成する。このシリサイド化防止膜ＢＬとしては、ＣＶＤ（Chemical Vapor Deposition）法により成膜温度４００度で形成したＵＳＧ（Undoped Silicate Glass）膜を採用すればよい。
【００２５】
そして、フォトリソグラフィ技術およびエッチング技術を用いて、シリサイド化防止膜ＢＬに対して選択的に異方性エッチング（ドライエッチング）を行い、シリサイド化を防止すべき部分（例えば配線のコンタクト領域等のうちシリサイド化したくない部分など）に、シリサイド化防止膜ＢＬを残置する（図示せず）。
【００２６】
次に、半導体基板ＳＢ表面やゲート電極ＧＥ表面に生じたシリコン酸化膜を除去するための、シリサイド化を行う部分の洗浄を行う。この洗浄工程においては、ＲＣＡ洗浄に加えてフッ酸を用いた洗浄を行えばよい。また、その他にも、前洗浄（ケミカルドライクリーニング）装置とスパッタ装置とが一体化された装置を用いての前洗浄であってもよい。
【００２７】
次に、半導体基板ＳＢの表面、および、残置したシリサイド化防止膜ＢＬ（図示せず）上に、Ｎｉ膜ＭＴをスパッタ法等により図６に示すように形成する。なお、Ｎｉ膜ＭＴの形成膜厚は、例えば８．０〜１２．５［ｎｍ］とすればよい。
【００２８】
そして、一回目のＲＴＡ（Rapid Thermal Annealing）を行う。この一回目のＲＴＡは、ランプアニール等によりアニール温度３００℃〜３５０℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行い、Ｎｉ膜ＭＴと、ゲート電極ＧＥ表面並びにソースＳＥ２およびドレインＤＥ２の表面とを反応させる。このとき、ゲート電極ＧＥ表面並びにソースＳＥ２およびドレインＤＥ２の表面には、ＮｉＳｉ2が形成される。
【００２９】
次に、未反応のＮｉ膜ＭＴを除去する。除去処理は、硫酸と過酸化水素水との混合液に３０〜６０分、半導体基板ＳＢを浸漬させることにより行えばよい。
【００３０】
次に、二回目のＲＴＡを行う。この二回目のＲＴＡは、ランプアニール等によりアニール温度５００℃〜６００℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行い、ふたたびＮｉ膜ＭＴと、ゲート電極ＧＥ表面並びにソースＳＥ２およびドレインＤＥ２の表面とを反応させる。このとき、ゲート電極ＧＥ表面には、ＮｉＳｉが形成され、一方、ソースＳＥ２およびドレインＤＥ２の表面には、ＮｉＳｉ2が形成される。
【００３１】
二回目のＲＴＡのアニール条件では、通常はＮｉＳｉが形成されるはずである。しかし、ソースＳＥ２およびドレインＤＥ２の平面視における一辺が１００ｎｍ程度以下となる微細な領域になると、ソースＳＥ２およびドレインＤＥ２が周囲の素子分離膜ＩＳからストレスを受け、その影響によりこの条件下でＮｉＳｉ2が形成される。
【００３２】
なお、図示してはいないが、半導体基板ＳＢの主表面上には、ｐチャネルＭＩＳＦＥＴが形成されていても良い。そのようなｐチャネルＭＩＳＦＥＴを形成する場合には、ＬＤＤ領域やゲート電極ＧＥの導電形がｐ形である以外は図３と同様の構造を形成し、その後、例えばＢ（ボロン）イオンを０．５〜２［ｋｅＶ］および１×１０15〜１×１０16［ｃｍ-2］の条件下で半導体基板ＳＢに注入することにより、ｐ型ソース領域およびｐ型ドレイン領域を形成すればよい。そして、その後のスパイクアニール、シリサイド化防止膜ＢＬの形成、および、シリサイド化処理を、ｎチャネルＭＩＳＦＥＴの形成工程とともに行ってゆけばよい。
【００３３】
これにより、ｎチャネルトランジスタＴＲ１のゲート電極ＧＥ、ソースＳＥ２およびドレインＤＥ２、または、それらに加えて、ｐチャネルトランジスタのゲート電極、ソース領域およびドレイン領域に、それぞれシリサイド化が行われ、図７に示すように、ゲート電極ＧＥ、ソースＳＥ２およびドレインＤＥ２の各表面に、ゲートシリサイド領域ＳＣｇ，シリサイド領域ＳＣｓ，ＳＣｄが、それぞれ形成される。
【００３４】
図８は、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置した本実施の形態に係るｎチャネルトランジスタＴＲ１と、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１１０＞に平行となるよう配置した従来のｎチャネルトランジスタとにつき、ドレイン−ボディ間オフリーク電流（基板リーク電流）の計測を行った結果の例を示すグラフである。
【００３５】
図８において、縦軸は、全ｎチャネルトランジスタの正規分布計測結果における分位点（値“０”が最頻値）を示し、横軸は基板リーク電流値（任意単位）を示している。また、グラフＧ１の計測結果は、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１１０＞に平行となるよう配置した従来のｎチャネルトランジスタのものであり、グラフＧ２の計測結果は、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置した本実施の形態に係るｎチャネルトランジスタＴＲ１のものである。
【００３６】
図８から明らかなように、本実施の形態に係るｎチャネルトランジスタＴＲ１では従来のｎチャネルトランジスタに比べ、リーク電流値が低減している。発明者らが詳細に観察を行ったところ、後の＜変形例＞の欄にても仔細に述べるように、このリーク電流値低減は、結晶方位＜１００＞の方向、すなわち、チャネル長さの延在方向にはニッケルシリサイド領域が異常成長しにくく、熱的に安定なニッケルシリサイド領域が得られていることが原因と考えられる。よって、オフリーク電流の増加が抑制でき、歩留まり低下を抑制することができる。
【００３７】
すなわち、本実施の形態に係る半導体装置によれば、ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置されている。結晶方位＜１００＞の方向には、ニッケルシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースＳＥおよびドレインＤＥにニッケルシリサイド領域ＳＣｓ，ＳＣｄを形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。
【００３８】
なお、上記においては、一回目および二回目のＲＴＡの条件として、ゲート電極ＧＥ表面にはＮｉＳｉが形成され、ソースＳＥ２およびドレインＤＥ２の表面にはＮｉＳｉ2が形成される場合のものを示した。しかし、ゲート電極ＧＥ表面、並びに、ソースＳＥ２およびドレインＤＥ２の表面の双方に、ＮｉＳｉが形成されても良い。
【００３９】
この場合は、一回目のＲＴＡを、ランプアニール等によりアニール温度２５０℃〜３５０℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行い（このとき、ゲート電極ＧＥ表面並びにソースＳＥ２およびドレインＤＥ２の表面には、まずＮｉＳｉ2が形成される）、その後、硫酸と過酸化水素水との混合液に３０〜６０分、半導体基板ＳＢを浸漬させることにより、未反応のＮｉ膜ＭＴを除去し、二回目のＲＴＡを、ランプアニール等によりアニール温度３５０℃〜４５０℃、３０〜６０秒、Ｎ2雰囲気の条件下にて行えばよい。そうすれば、ゲート電極ＧＥ表面、並びに、ソースＳＥ２およびドレインＤＥ２の表面の双方に、ＮｉＳｉが形成される。
【００４０】
発明者らが詳細に観察を行ったところ、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2が形成されておれば、ＮｉＳｉ2相は最も熱的に安定な結晶相であるため、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉが形成されている場合よりも、ニッケルシリサイド領域が異常成長しにくい。その一方で、ニッケルを含むシリサイド領域としてＮｉＳｉが形成されている場合は、ＮｉＳｉ2が形成されている場合よりも低抵抗となる。
【００４１】
図９は、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置し、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉを形成した本実施の形態に係るｎチャネルトランジスタＴＲ１と、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置し、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2を形成した本実施の形態に係るｎチャネルトランジスタＴＲ１とにつき、ドレイン−ボディ間オフリーク電流（基板リーク電流）の計測を行った結果の例を示すグラフである。
【００４２】
図９において、縦軸は、全ｎチャネルトランジスタの正規分布計測結果における分位点（値“０”が最頻値）を示し、横軸は基板リーク電流値（任意単位）を示している。また、グラフＧ３の計測結果は、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉを形成したｎチャネルトランジスタのものであり、グラフＧ４の計測結果は、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2を形成したｎチャネルトランジスタのものである。
【００４３】
図９から明らかなように、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2を形成したｎチャネルトランジスタでは、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉを形成したｎチャネルトランジスタに比べ、リーク電流値が低減している。よって、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2を形成する場合の方が、オフリーク電流の増加をより抑制でき、歩留まり低下を抑制することができる。
【００４４】
すなわち、ゲート電極ＧＥ表面、並びに、ソースＳＥ２およびドレインＤＥ２の表面の双方に、ＮｉＳｉが形成されている場合には、各ニッケルシリサイド領域で低抵抗化が図れ、一方、ソースＳＥ２およびドレインＤＥ２の表面にＮｉＳｉ2が形成されておれば、ニッケルシリサイド領域が異常成長しにくい。
【００４５】
よって、本実施の形態に係る半導体装置によれば、シリサイド領域ＳＣｓ，ＳＣｄが、ＮｉＳｉ2であれば、シリサイド領域ＳＣｓ，ＳＣｄがＮｉＳｉである場合よりも、結晶方位＜１００＞の方向にニッケルシリサイド領域ＳＣｓ，ＳＣｄが、より延伸しにくい。
【００４６】
また、本実施の形態に係る半導体装置によれば、ゲートシリサイド領域ＳＣｇは、ＮｉＳｉである。ゲートシリサイド領域ＳＣｇがＮｉＳｉであれば、ゲートシリサイド領域ＳＣｇがＮｉＳｉ2である場合よりも、低抵抗である。
【００４７】
なお、上述の図１では、結晶方位＜１００＞の方向にノッチ１ａが形成された半導体基板ＳＢを用意し、ノッチ１ａと基板中心とを結ぶ方向に平行または垂直となるよう、ｎチャネルトランジスタＴＲ１，ＴＲ２のチャネル長さ方向を配置していた。しかし、ｎチャネルトランジスタＴＲ１，ＴＲ２のチャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行とするためには、必ずしも図１の方法を採用する必要は無い。
【００４８】
例えば図１０は、本実施の形態に係る半導体装置が形成された他の半導体基板を示す上面図である。図１０では、図１の場合と同様、面方位が（１００）面たる主表面を有する半導体基板ＳＢが採用されている。ただし、この基板では結晶方位＜１００＞の方向にではなく、結晶方位＜１１０＞の方向にノッチ１ａが形成されている。この場合は、半導体基板ＳＢを４５°あるいは１３５°回転させた上で、ｎチャネルトランジスタＴＲ１，ＴＲ２を形成すればよい。そうすれば、ｎチャネルトランジスタＴＲ１，ＴＲ２のチャネル長さ方向を、半導体基板ＳＢの結晶方位＜１００＞に平行とすることができる。
【００４９】
その他にも例えば、半導体基板ＳＢの主表面上に、主表面の結晶方位とは異なる結晶方位を有する領域を部分的に結晶成長させて、その結晶成長領域上にｎチャネルトランジスタＴＲ１，ＴＲ２を形成することにより、ｎチャネルトランジスタＴＲ１，ＴＲ２のチャネル長さ方向を、半導体基板ＳＢの結晶方位＜１００＞に平行とする方策等を採ってもよい。
【００５０】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、実施の形態１における半導体基板ＳＢのうち、少なくともソースＳＥおよびドレインＤＥが形成された主表面の近傍に、シリコンとゲルマニウムとを含ませたものである。
【００５１】
図１１は、本実施の形態に係る半導体装置を示す断面図である。なお、図１１においては、半導体基板ＳＢのうち主表面の近傍に、シリコンゲルマニウム（ＳｉＧｅ）層ＳＧが設けられており、ソースＳＥおよびドレインＤＥがシリコンゲルマニウム層ＳＧ内に形成されている。それらの点以外、装置構成は図２と同じである。
【００５２】
シリコンゲルマニウム層ＳＧは、シリコン層に比べて歪みを発生させやすい。そのため、上記実施の形態１における、二回目のＲＴＡのアニールの際に、ソースＳＥ２およびドレインＤＥ２が、周囲の素子分離膜ＩＳからのストレスに加えて、シリコンゲルマニウム層ＳＧからの歪みの影響も受けやすい。よって、ソースＳＥ２およびドレインＤＥ２上のニッケルシリサイド領域がＮｉＳｉ2となりやすい。
【００５３】
その他の点については、実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５４】
本実施の形態に係る半導体装置によれば、半導体基板ＳＢのうち少なくともソースＳＥおよびドレインＤＥが形成された主表面の近傍は、シリコンとゲルマニウムとを含む。シリコンとゲルマニウムとを含む半導体基板ＳＢでは、ソースＳＥおよびドレインＤＥ上のニッケルシリサイド領域ＳＣｓ，ＳＣｄがＮｉＳｉ2となりやすい。
【００５５】
なお、シリコンゲルマニウム層ＳＧは、例えば半導体基板ＳＢの主表面上に、部分的にＳｉＧｅ層をエピタキシャル成長させて形成してもよいし、あるいは、シリコン基板の主表面の少なくとも一部にＧｅイオンを注入して形成してもよい。
【００５６】
＜実施の形態３＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、実施の形態１におけるｎチャネルトランジスタＴＲ１を例えばメモリ領域用の素子として使用し、ｎチャネルトランジスタＴＲ２を例えばロジック領域用の素子として使用するものである。
【００５７】
図１２は、本実施の形態に係る半導体装置を示す断面図である。なお、図１２においては、図２と同様のｎチャネルトランジスタの構造が二つ並んで示されている。図１２における領域ＭＭ１に形成されたトランジスタは、図１のｎチャネルトランジスタＴＲ１であって、ＳＲＡＭ（Static Random Access Memory）等のメモリ領域用の素子として使用される。また、図１２における領域ＬＧ１に形成されたトランジスタは、図１のｎチャネルトランジスタＴＲ２であって、ＤＳＰ（Digital Signal Processor）等のロジック領域用の素子として使用される。
【００５８】
なお、領域ＭＭ１に形成されたｎチャネルトランジスタＴＲ１は、実施の形態１における半導体基板ＳＢ上に形成されたｎチャネルトランジスタＴＲ１と同様の、ソースＳＥ、ドレインＤＥ、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、第１サイドウォール絶縁膜ＳＷ１、および第２サイドウォール絶縁膜ＳＷ２を有している。また、ソースＳＥおよびドレインＤＥ表面の、ニッケルを含むシリサイド領域ＳＣｓ１，ＳＣｄ１、並びに、ゲート電極ＧＥ表面の、ニッケルを含むゲートシリサイド領域ＳＣｇ１をも有している。
【００５９】
なお、ゲートシリサイド領域ＳＣｇ１は、ＮｉＳｉであり、シリサイド領域ＳＣｓ１，ＳＣｄ１は、ＮｉＳｉ2である。
【００６０】
また、領域ＬＧ１に形成されたｎチャネルトランジスタＴＲ２は、実施の形態１における半導体基板ＳＢ上に形成されたｎチャネルトランジスタＴＲ２と同様の、ソースＳＥ、ドレインＤＥ、ゲート電極ＧＥ、ゲート絶縁膜ＧＩ、第１サイドウォール絶縁膜ＳＷ１、および第２サイドウォール絶縁膜ＳＷ２を有している。また、ソースＳＥおよびドレインＤＥ表面の、ニッケルを含むシリサイド領域ＳＣｓ２，ＳＣｄ２、並びに、ゲート電極ＧＥ表面の、ニッケルを含むゲートシリサイド領域ＳＣｇ２をも有している。
【００６１】
なお、ゲートシリサイド領域ＳＣｇ２は、ＮｉＳｉであり、シリサイド領域ＳＣｓ２，ＳＣｄ２は、ＮｉＳｉである。
【００６２】
また、半導体基板ＳＢの主表面内であってｎチャネルトランジスタＴＲ１，ＴＲ２の周囲の領域、すなわち、各トランジスタのソースＳＥおよびドレインＤＥの外側には、シリコン酸化膜等の素子分離膜ＩＳが形成されている。
【００６３】
本実施の形態に係る半導体装置によれば、ｎチャネルトランジスタＴＲ１，ＴＲ２のチャネル長さ方向が、実施の形態１の場合と同様、半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置されている。結晶方位＜１００＞の方向には、ニッケルシリサイド領域は延伸しにくいため、ｎチャネルトランジスタＴＲ１，ＴＲ２のソースＳＥおよびドレインＤＥにニッケルシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。また、シリサイド領域ＳＣｓ１，ＳＣｄ１は、ＮｉＳｉ2であり、シリサイド領域ＳＣｓ２，ＳＣｄ２は、ＮｉＳｉである。ＮｉＳｉ2は、結晶方位＜１００＞の方向に延伸しにくいため、ｎチャネルトランジスタＴＲ１をメモリ用素子として使用して、オフリーク電流の増加を抑制することができる。一方、ＮｉＳｉはＮｉＳｉ2よりも低抵抗であるため、ｎチャネルトランジスタＴＲ２をロジック用素子として使用して、ロジック回路の高速化を図ることができる。
【００６４】
また、本実施の形態に係る半導体装置によれば、ゲートシリサイド領域ＳＣｇ１，ＳＣｇ２は、ＮｉＳｉである。ゲートシリサイド領域ＳＣｇ１，ＳＣｇ２がＮｉＳｉであれば、ゲートシリサイド領域ＳＣｇ１，ＳＣｇ２がＮｉＳｉ2である場合よりも、低抵抗である。
【００６５】
＜変形例＞
上記実施の形態１乃至３においては、製造プロセス上の問題点に触れることなく、理想的なｎチャネルトランジスタが形成される場合を例に採り、説明を行った。しかし、実際にｎチャネルトランジスタを製造する際には、種々の問題点が生じる。以下にその一例を示す。
【００６６】
上述の図５においては、シリサイド化防止膜ＢＬを示した。このシリサイド化防止膜ＢＬに対して選択的に異方性エッチングを行う際には、素子分離膜ＩＳへの過剰エッチングが生じやすく、ソースＳＥおよびドレインＤＥの側面が露出することがある。図１３〜図１５はこのことを説明する図であり、図１３はアレイ状に実施の形態１に係るｎチャネルトランジスタが形成されたときの上面図を、図１４は図１３中の切断線XIV−XIVから見た斜視図を、図１５は図１３中の切断線XV−XVにおける断面図を、それぞれ示している。なお、各図において領域ＡＣは、ソースＳＥおよびドレインＤＥが形成される活性領域を指している。
【００６７】
図１４および図１５に示すように、半導体基板ＳＢの主表面内であってｎチャネルＭＩＳＦＥＴの周囲の領域に形成された素子分離膜ＩＳのうち、ソースＳＥおよびドレインＤＥが形成される活性領域ＡＣに、ｎチャネルＭＩＳＦＥＴのチャネル幅方向において隣接する部分ＩＳａの表面が、活性領域ＡＣ（すなわちソースＳＥおよびドレインＤＥ）の表面よりも落ち込んでいることがわかる。そして、特に素子分離膜ＩＳａのうち中央部において、活性領域ＡＣ表面からの段差ＳＴが大きい。
【００６８】
素子分離膜ＩＳａの落ち込みの発生、すなわち段差ＳＴの発生は、上述のシリサイド化防止膜ＢＬへの選択的異方性エッチングの際の、素子分離膜ＩＳへの過剰エッチングに起因することを、本願発明者らは見出している。
【００６９】
この素子分離膜ＩＳａの落ち込みの発生が生じると、図１４に示すように、ソースＳＥおよびドレインＤＥが形成される活性領域ＡＣの側面ＳＦが露出してしまう。そして、側面ＳＦが露出していると、側面ＳＦ付近もシリサイド化されてしまう。チャネル長さ方向を半導体基板ＳＢの結晶方位＜１１０＞に平行となるよう配置した従来のｎチャネルトランジスタにおいては、図１６に示すように側面ＳＦの面方位が（１１０）となり、シリサイド領域ＳＣｄのうち側面ＳＦに形成されたシリサイド領域が、チャネル長さ方向へと延伸し、潜り込み部分ＥＸが生じやすい。
【００７０】
一方、チャネル長さ方向を半導体基板ＳＢの結晶方位＜１００＞に平行となるよう配置する本発明のｎチャネルトランジスタにおいては、図１７に示すように側面ＳＦの面方位が（１００）となり、シリサイド領域ＳＣｄのうち側面ＳＦに形成されたシリサイド領域の、チャネル長さ方向への延伸が抑制され、潜り込み部分が生じにくい。
【００７１】
図１８は、本願発明者らが各種実験より得た、（１１０）基板の結晶方位＜１１０＞の方向へのニッケルシリサイド領域の潜り込み量、（１００）基板の結晶方位＜１００＞の方向へのニッケルシリサイド領域の潜り込み量を比較したグラフである。図１８から判るとおり、（１００）基板の結晶方位＜１００＞の方向へのニッケルシリサイド領域の潜り込み量は、（１１０）基板の結晶方位＜１１０＞の方向へのニッケルシリサイド領域の潜り込み量よりも少ない。
【００７２】
すなわち、上述のような素子分離膜ＩＳａの落ち込みの発生が生じる場合であっても、ｎチャネルＭＩＳＦＥＴのチャネル長さ方向が、半導体基板の結晶方位＜１００＞に平行となるよう配置されておれば、結晶方位＜１００＞の方向には、ニッケルシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。特に、素子分離膜ＩＳのうち、ｎチャネルＭＩＳＦＥＴのチャネル幅方向においてソースおよびドレインに隣接する部分の表面がソースおよびドレインの表面よりも落ち込んでいる場合には、従来の＜１１０＞チャネルＭＩＳＦＥＴにおいて、結晶方位＜１１０＞の方向にソースおよびドレイン上のニッケルシリサイド領域が延伸しやすいが、本発明によれば、効果的にオフリーク電流の増加を抑制することができる。
【００７３】
なお、上述のような素子分離膜ＩＳａの落ち込みの発生が生じたｎチャネルＭＩＳＦＥＴであっても、ソースおよびドレイン上のシリサイド領域がＮｉＳｉ2であれば、シリサイド領域がＮｉＳｉである場合よりも、結晶方位＜１００＞の方向にニッケルシリサイド領域が、より延伸しにくい、との効果がある。
【００７４】
また、上述のような素子分離膜ＩＳａの落ち込みの発生が生じたｎチャネルＭＩＳＦＥＴであっても、実施の形態２に示したように、半導体基板のうち少なくとも主表面の近傍が、シリコンとゲルマニウムとを含んでおれば、歪みの発生によりソースおよびドレイン上のニッケルシリサイド領域がＮｉＳｉ2となりやすい。
【００７５】
また、上述のような素子分離膜ＩＳａの落ち込みの発生が生じたｎチャネルＭＩＳＦＥＴであっても、ゲートシリサイド領域がＮｉＳｉであれば、ゲートシリサイド領域がＮｉＳｉ2である場合よりも、低抵抗である。
【００７６】
なお、上述の実施の形態１〜３、および、図１３以降に示した変形例の記述においては、ソースおよびドレイン上のシリサイド領域をＮｉＳｉまたはＮｉＳｉ2としていた。しかしながら、近年においては、Ｎｉに対し数％の添加元素（例えばＰｔ，Ｔａ，Ｈｆなど）を加えたニッケル合金を含むシリサイド領域が用いられることもある。このようなニッケル合金を含むシリサイド領域についても、シリサイド領域の潜り込み現象が生じるが、本発明は、そのようなシリサイド領域に対しても有効である。
【図面の簡単な説明】
【００７７】
【図１】実施の形態１に係る半導体装置が形成された半導体基板を示す上面図である。
【図２】実施の形態１に係る半導体装置を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法の各工程を示す図である。
【図４】実施の形態１に係る半導体装置の製造方法の各工程を示す図である。
【図５】実施の形態１に係る半導体装置の製造方法の各工程を示す図である。
【図６】実施の形態１に係る半導体装置の製造方法の各工程を示す図である。
【図７】実施の形態１に係る半導体装置の製造方法の各工程を示す図である。
【図８】実施の形態１に係る半導体装置の効果を示す図である。
【図９】実施の形態１に係る半導体装置の効果を示す図である。
【図１０】実施の形態１に係る半導体装置が形成された他の半導体基板を示す上面図である。
【図１１】実施の形態２に係る半導体装置を示す断面図である。
【図１２】実施の形態３に係る半導体装置を示す図である。
【図１３】アレイ状にｎチャネルトランジスタが形成されたときの上面図である。
【図１４】図１３中の切断線XIV−XIVから見た斜視図である。
【図１５】図１３中の切断線XV−XVにおける断面図である。
【図１６】シリサイド領域がチャネル長さ方向へと延伸して、潜り込み部分が生じる場合を説明する図である。
【図１７】本発明の効果を示す図である。
【図１８】（１１０）基板の結晶方位＜１１０＞の方向へのニッケルシリサイド領域の潜り込み量、（１００）基板の結晶方位＜１００＞の方向へのニッケルシリサイド領域の潜り込み量を比較したグラフである。
【符号の説明】
【００７８】
ＳＢ  半導体基板、ＳＧ  ＳｉＧｅ層、ＴＲ１，ＴＲ２  ｎチャネルトランジスタ、ＳＥ  ソース、ＤＥ  ドレイン、ＧＥ  ゲート電極、ＳＣｓ，ＳＣｄ，ＳＣｓ１，ＳＣｄ１，ＳＣｓ２，ＳＣｄ２  シリサイド領域、ＳＣｇ，ＳＣｇ１，ＳＣｇ２  ゲートシリサイド領域、ＩＳ，ＩＳａ  素子分離膜。
【図１】
2008016475.tif 000003
【図２】
2008016475.tif 000004
【図３】
2008016475.tif 000005
【図４】
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【図５】
2008016475.tif 000007
【図６】
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【図７】
2008016475.tif 000009
【図８】
2008016475.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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