(57)【要約】【課題】増幅回路などの電子回路にて、制御素子を搭載すればするほど、高周波特性が低下する場合がある。【解決手段】所定の相互コンダクタンスを持つ回路１０は入力信号を受けて、カスコード接続された複数のカレントバッファ１２、１４、１６に出力する。複数のカレントバッファ１２、１４、１６は、負荷Ｒｌに電流を供給する。複数のカレントバッファ１２、１４、１６のうち、隣り合ったカレントバッファ１２、１４間の接続点に、回路特性を調整するための制御素子Ｒｖ４を接続する。【選択図】図１
2008028766.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、
その回路の出力電流を受けるカスコード接続された複数のカレントバッファと、
前記複数のカレントバッファの出力電流が供給される負荷と、
前記複数のカレントバッファのうち、隣り合ったカレントバッファ間の接続点に接続された、回路特性を調整するための制御素子と、
を備えることを特徴とする電子回路。
【請求項２】
前記制御素子は、隣り合ったカレントバッファ間の複数の接続点の少なくともいずれかに接続されることを特徴とする請求項１に記載の電子回路。
【請求項３】
入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、
その回路の出力電流を受ける、カスコード接続され、ゲート電極が所定の電位に固定された複数のトランジスタと、
前記複数のトランジスタの出力電流が供給される負荷と、
前記複数のトランジスタのうち、隣り合ったトランジスタ間の接続点に接続された、回路特性を調整するための制御素子と、
を備えることを特徴とする増幅回路。
【請求項４】
前記複数のトランジスタのうち、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続された定電流源をさらに備え、
前記制御素子は、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続され、
前記複数の定電流源は、各トランジスタに電流を注入する注入用定電流源と、その電流を吸収する吸収用定電流源を含むことを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記複数の制御素子のうちのいずれかは、コモンモードノイズを補償するための信号または直流オフセットをキャンセルするための信号により制御されることを特徴とする請求項３または４に記載の増幅回路。
【請求項６】
前記制御素子は、対応する接続点を挟んで前段のカレントバッファの出力電流と後段のカレントバッファの入力電流との比を調整することを特徴とする請求項３から５のいずれかに記載の増幅回路。
【請求項７】
所定の周波数で発振する局部発振器と、
前記局部発振器の発振信号とアンテナから受信した信号とをミキシングする周波数変換回路と、
前記周波数変換回路により生成された信号を増幅する請求項３から６のいずれかに記載の増幅回路と、
を備えることを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適応制御を受ける必要がある電子回路、増幅回路およびそれを搭載した通信システムに関する。
【背景技術】
【０００２】
一般に、通信システムなどに使用される増幅回路には、利得調整機能が求められる。その場合、増幅回路内に可変素子を設け、この素子の特性を変化させることで、利得を調整する。
【０００３】
ところで、微細プロセスで製造されるＩＣ内の増幅回路には、プロセスに起因する素子バラツキ、電源変動や温度変化などの問題がある。これにより、増幅回路のバイアスにオフセット電圧が発生すれば、増幅回路は正常にバイアスされなくなる。これに対しては、ＤＣオフセットキャンセル（以下適宜、ＤＣＯＣと表記する。）制御およびコモンモードフィードバック（以下適宜、ＣＭＦＢと表記する。）制御を行う機能を増幅回路内に搭載する必要がある。
【０００４】
したがって、利得調整機能が要求される増幅回路には、少なくとも利得を変化させるための制御素子、ＤＣＯＣのための制御素子およびＣＭＦＢのための制御素子が設けられる必要がある。
【特許文献１】特開２００６−１０９４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、増幅回路に上述したような制御素子を搭載すればするほど、その高周波特性は低下する。高周波帯域では、制御素子の寄生容量の影響を無視できず、制御素子を増やせば増やすほど寄生容量が増大し、高周波特性が低下してしまうためである。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的は、高周波特性への影響を抑制しながら、複数の制御素子を搭載することができる電子回路、増幅回路およびそれを搭載した通信システムを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様の電子回路は、入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、その回路の出力電流を受けるカスコード接続された複数のカレントバッファと、複数のカレントバッファの出力電流が供給される負荷と、複数のカレントバッファのうち、隣り合ったカレントバッファ間の接続点に接続された、回路特性を調整するための制御素子と、を備える。制御素子は、隣り合ったカレントバッファ間の複数の接続点の少なくともいずれかに接続されてもよい。「トランスコンダクタンス増幅器」は、入力信号をゲート電極で受けるトランジスタであってもよい。
【０００８】
この態様によると、カレントバッファをカスコード接続し、カレントバッファ間の接続点に制御素子を接続したことにより、制御素子の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、複数の制御素子を設けることができる。
【０００９】
本発明の別の態様は、増幅回路である。この増幅回路は、入力信号を受けるトランスコンダクタンス増幅器を持つ回路と、その回路の出力電流を受ける、カスコード接続された、ゲート電極が所定の電位に固定された複数のトランジスタと、複数のトランジスタの出力電流が供給される負荷と、複数のトランジスタのうち、隣り合ったトランジスタ間の接続点に接続された、回路特性を調整するための制御素子と、を備える。「トランスコンダクタンス増幅器」は、差動入力信号をそれぞれゲート電極で受ける一対のトランジスタであってもよい。「カスコード接続された複数のトランジスタ」は、一対のカスコード接続された複数のトランジスタ群で構成されてもよい。「所定の電位」は、グラウンド電位であってもよい。
【００１０】
この態様によると、接続した制御素子の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、増幅回路に複数の制御素子を設けることができる。
【００１１】
複数のトランジスタのうち、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続された定電流源をさらに備え、制御素子は、隣り合ったトランジスタ間の複数の接続点にそれぞれ接続され、複数の定電流源は、各トランジスタに電流を注入する注入用定電流源と、その電流を吸収する吸収用定電流源を含んでもよい。
【００１２】
これによれば、接続した定電流源の寄生容量が高周波特性に与える影響が限定的であるため、高周波特性への影響を抑制しながら、電源電圧の制限によるカスコード接続可能なトランジスタ数の制限を緩和することができる。
【００１３】
複数の制御素子のうちのいずれかは、コモンモードノイズを補償するための信号または直流オフセットをキャンセルするための信号により制御されてもよい。また、利得を調整するための信号により制御されてもよい。それぞれの制御素子は、対応する接続点を挟んで前段のカレントバッファの出力電流と後段のカレントバッファの入力電流との比を調整してもよい。
【００１４】
本発明のさらに別の態様は、通信システムである。この通信システムは、所定の周波数で発振する局部発振器と、局部発振器の発振信号とアンテナから受信した信号とをミキシングする周波数変換回路と、周波数変換回路により生成された信号を増幅する上述した態様の増幅回路と、を備える。
【００１５】
この態様によると、上述した態様の増幅回路を搭載したため、複数の適応制御を受けながら、高精度で高速動作させることができる。
【００１６】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明によれば、高周波特性への影響を抑制しながら、複数の制御素子を増幅回路などの電子回路に搭載することができる。
【発明を実施するための最良の形態】
【００１８】
まず本発明の原理について説明する。図１は、本発明の実施形態における原理を説明するための回路構成を示す。図１に示す電子回路５００は、初段に所定の相互コンダクタンスＧｍを持つ回路１０が設けられ、その後段に複数のカレントバッファ１２、１４、１６がカスコード接続され、最終段には負荷Ｒｌが接続されている。隣り合うカレントバッファの接続点には、利得を変化させるための制御素子が接続される。これらの制御素子として、可変抵抗などを適用することができる。
【００１９】
図１では、カスコード接続されたカレントバッファ１２、１４、１６は、第１カレントバッファ１２、第２カレントバッファ１４および第３カレントバッファ１６の３段構成を示す。各カレントバッファの入力電流と出力電流の位相は一致し、各カレントバッファの電流利得は１である。カレントバッファは、制御素子を接続すべき接続点を増やすためにカスコード接続されている。
【００２０】
所定の相互コンダクタンスＧｍを持つ回路１０と第１カレントバッファ１２との接続点には、第１制御素子Ｒｖ２が接続される。第１カレントバッファ１２と第２カレントバッファ１４との接続点には、第２制御素子Ｒｖ４が接続される。第２カレントバッファ１４と第３カレントバッファ１６との接続点には、第３制御素子Ｒｖ６が接続される。
【００２１】
第１制御素子Ｒｖ２には第１寄生容量Ｃｐ２が存在し、第２制御素子Ｒｖ４には第２寄生容量Ｃｐ４が存在し、第３制御素子Ｒｖ６には第３寄生容量Ｃｐ６が存在する。本電子回路５００では、第１制御素子Ｒｖ２、第２制御素子Ｒｖ４および第３制御素子Ｒｖ６の少なくともいずれかを制御することにより、制御された接続点の前段のカレントバッファの出力電流と当該接続点の後段のカレントバッファの入力電流との比、すなわち電流利得を変化させることができる。また、そのような制御素子を必要な数だけ設けることができる。接続された制御素子の寄生容量に起因する周波数特性の極が高周波領域に存在するため、電子回路５００を広帯域化することができる。
【００２２】
図２は、カレントバッファ間の伝達関数の導出を説明するための部分回路を示す。図２にて、ブロック２０は、前段のカレントバッファの出力ブロックを示し、ブロック２２は後段のカレントバッファの入力ブロックを示す。前段のカレントバッファと後段のカレントバッファとの接続点には、図１で示したように制御素子が接続される。前段のカレントバッファの出力電流Ｉｏと後段のカレントバッファの入力電流Ｉｉｎとの関係は、下記式１のように表される。
Ｉｉｎ（ω）＝（Ｉ／Ｒｉ）／（Ｉ／Ｒｉ＋Ｉ／Ｒｏ＋Ｉ／Ｒｖ＋ｊωＣｐ）・Ｉｏ
…（式１）
上記式１から分かるように、制御素子の抵抗成分Ｒｖを変化させることにより電流利得を大きく変化させることができる。
【００２３】
図２に示すように、カレントバッファには、出力抵抗成分Ｒｏおよび入力抵抗成分Ｒｉが存在する。これらの抵抗成分、制御素子の抵抗成分Ｒｖおよびその寄生容量Ｃｐに起因する周波数特性の極ωｃは、下記式２で表される。カレントバッファの入力抵抗Ｒｉに起因する周波数特性の極ωｉ、および制御素子の抵抗成分Ｒｖおよびその寄生容量Ｃｐに起因する周波数特性のΔ極ωｖを下記式３のようにおくと、下記式２は下記式４になる。
ωｃ＝（１／Ｒｉ＋１／Ｒｏ＋１／Ｒｖ）・１／Ｃｐ
≒（１／Ｒｉ＋１／Ｒｖ）・１／Ｃｐ  …（式２）
ωｉ＝１／ＲｉＣｐ，Δωｖ＝１／ＲｖＣｐ  …（式３）
ωｃ＝ωｉ＋Δωｖ（＞ωｉ）  …（式４）
【００２４】
上記式４から分かるように、制御素子の抵抗成分Ｒｖを変化させると、制御素子の抵抗成分Ｒｖおよびその寄生容量Ｃｐに起因する周波数特性のΔ極ωｖも変化することになる。この場合、上記式４より寄生容量Ｃｐに起因する周波数特性の極ωｃは、常に、後段のカレントバッファの入力抵抗Ｒｉに起因する周波数特性の極ωｉより高周波側に存在することが分かる。ここで、その入力抵抗Ｒｉがほぼ０であるので、その周波数特性の極ωｉは高周波領域に存在する。すなわち、制御素子の抵抗成分Ｒｖの値にかかわらず、寄生容量Ｃｐに起因する周波数特性の極ωｃは、高周波領域に存在することになる。よって、複数の制御を受けるための複数の制御素子を備えつつ、高周波化や広帯域化が可能な回路構成を実現することができる。
【００２５】
このように、ある接続点に寄生容量を持つ制御素子を接続した場合、その寄生容量に起因する周波数特性の極を高周波側にシフトさせるには、その接続点の前段の出力抵抗を大きく、後段の入力抵抗を小さくする必要がある。この点、カレントバッファをカスコード接続することにより、このような状況を容易に作り出すことができる。
【００２６】
上述したカレントバッファは、ゲート接地トランジスタで置き換えられることができる。また、増幅回路中に制御素子を複数設けるためには、ゲート接地トランジスタを図１のように複数段縦続接続する必要がある。ただ、その回路構成は、電源電圧が低い状況では困難である。そこで、折り返し用の電流源を介してゲート接地トランジスタをカスコード接続する。
【００２７】
以下、本発明の実施形態を詳細に説明する。図３は、本発明の実施形態における差動増幅回路１００の構成を示す。図３に示す差動増幅回路１００は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成した例である。差動対をなす第１トランジスタＭ２および第２トランジスタＭ４は、Ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）で構成されている。第１トランジスタＭ２および第２トランジスタＭ４のゲート電極は、差動増幅回路１００の差動入力となる。
【００２８】
第１トランジスタＭ２および第２トランジスタＭ４のソース電極は、第１定電流源３０に共通接続する。第１トランジスタＭ２および第２トランジスタＭ４には、相互コンダクタンスｇｍおよび出力抵抗Ｒ０が存在する。相互コンダクタンスｇｍは、ゲート電極のサイズなどで決まり、ゲート−ソース間電圧とドレイン電流との関係などを規定する。
【００２９】
第１定電流源３０は、第１トランジスタＭ２および第２トランジスタＭ４の共通ソース電極とグラウンド電位との間に接続される。第１定電流源３０は、Ｎチャネル型のＭＯＳＦＥＴで構成されてもよい。
【００３０】
第１トランジスタＭ２および第２トランジスタＭ４のドレイン電極は、それぞれ第３トランジスタＭ６および第４トランジスタＭ８のドレイン電極に接続される。第３トランジスタＭ６および第４トランジスタＭ８は、Ｐチャネル型のＭＯＳＦＥＴで構成される。第３トランジスタＭ６および第４トランジスタＭ８のゲート電極は、グラウンドに接地しており、第３トランジスタＭ６および第４トランジスタＭ８は、ゲート接地トランジスタとして機能する。
【００３１】
第１トランジスタＭ２と第３トランジスタＭ６との接続点とグラウンド電位との間に、第２定電流源３２が接続される。同様に、第２トランジスタＭ４と第４トランジスタＭ８との接続点とグラウンド電位との間に、第３定電流源３４が接続される。また、両接続点間に第４制御素子Ｒｖ１２が接続される。第４制御素子Ｒｖ１２には第４寄生容量Ｃｐ１２が存在する。
【００３２】
第３トランジスタＭ６および第４トランジスタＭ８のソース電極は、それぞれ第５トランジスタＭ１０および第６トランジスタＭ１２のドレイン電極に接続される。第５トランジスタＭ１０および第６トランジスタＭ１２は、Ｎチャネル型のＭＯＳＦＥＴで構成される。第５トランジスタＭ１０および第６トランジスタＭ１２のゲート電極も、グラウンドに接地しており、第５トランジスタＭ１０および第６トランジスタＭ１２は、ゲート接地トランジスタとして機能する。
【００３３】
第３トランジスタＭ６と第５トランジスタＭ１０との接続点と電源電位Ｖｄｄとの間に、第４定電流源３６が接続される。同様に、第４トランジスタＭ８と第６トランジスタＭ１２との接続点と電源電位Ｖｄｄとの間に、第５定電流源３８が接続される。また、両接続点間に第５制御素子Ｒｖ１４が接続される。第５制御素子Ｒｖ１４には第５寄生容量Ｃｐ１４が存在する。
【００３４】
第５トランジスタＭ１０および第６トランジスタＭ１２のソース電極は、それぞれ第７トランジスタＭ１４および第８トランジスタＭ１６のドレイン電極に接続される。第７トランジスタＭ１４および第８トランジスタＭ１６は、Ｐチャネル型のＭＯＳＦＥＴで構成される。第７トランジスタＭ１４および第８トランジスタＭ１６のゲート電極も、グラウンドに接地しており、第７トランジスタＭ１４および第８トランジスタＭ１６は、ゲート接地トランジスタとして機能する。
【００３５】
第５トランジスタＭ１０と第７トランジスタＭ１４との接続点と電源電位Ｖｄｄとの間に、第６定電流源４０が接続される。同様に、第６トランジスタＭ１２と第８トランジスタＭ１６との接続点と電源電位Ｖｄｄとの間に、第７定電流源４２が接続される。また、両接続点間に第６制御素子Ｒｖ１６が接続される。第６制御素子Ｒｖ１６には第６寄生容量Ｃｐ１６が存在する。
【００３６】
第７トランジスタＭ１４および第８トランジスタＭ１６のソース電極は、それぞれ第９トランジスタＭ１８および第１０トランジスタＭ２０のドレイン電極に接続される。第９トランジスタＭ１８および第１０トランジスタＭ２０は、Ｎチャネル型のＭＯＳＦＥＴで構成される。第９トランジスタＭ１８および第１０トランジスタＭ２０のゲート電極も、グラウンドに接地しており、第９トランジスタＭ１８および第１０トランジスタＭ２０は、ゲート接地トランジスタとして機能する。
【００３７】
第７トランジスタＭ１４と第９トランジスタＭ１８との接続点とグラウンド電位との間に、第８定電流源４４が接続される。同様に、第８トランジスタＭ１６と第１０トランジスタＭ２０との接続点とグラウンド電位との間に、第９定電流源４６が接続される。また、両接続点間に第７制御素子Ｒｖ１８が接続される。第７制御素子Ｒｖ１８には第７寄生容量Ｃｐ１８が存在する。
【００３８】
第９トランジスタＭ１８および第１０トランジスタＭ２０のソース電極は、それぞれ第１負荷抵抗Ｒ２および第２負荷抵抗Ｒ４を介して電源電位Ｖｄｄに接続される。第９トランジスタＭ１８と第１負荷抵抗Ｒ２との接続点、および第１０トランジスタＭ２０第２負荷抵抗Ｒ４との接続点は、差動増幅回路１００の差動出力となる。
【００３９】
ここで、ＣＭＯＳプロセスの微細化および低電源電圧化が年々進み、ＣＭＯＳアナログ回路の電源電圧が１．８Ｖまたはそれ以下になりつつある。それに伴い、ＭＯＳＦＥＴの出力電圧範囲が段々狭くなってきている。そのままでは、ゲート接地トランジスタを複数段、カスコード接続することは困難である。これに対し、本実施形態では各ゲート接地トランジスタのドレイン電極およびソース電極に電流注入用の定電流源とその電流を吸収するための定電流源を接続する。これにより、電源電圧レンジ内での電圧降下を打ち消すことができ、電源電圧に依存せずに、複数のゲート接地トランジスタの多段カスコード接続を可能にしている。
【００４０】
図３に示す回路にて、すべての定電流源、すなわち第１定電流源３０、第２定電流源３２、第３定電流源３４、第４定電流源３６、第５定電流源３８、第６定電流源４０、第７定電流源４２、第８定電流源４４および第９定電流源４６を流れる電流を実質的に等しい値に設定する。例えば、第２定電流源３２を流れる電流は、第１トランジスタＭ２側への経路と第３トランジスタＭ６側への経路に実質的に等しく分流される。第６定電流源４０を流れる電流は、第５トランジスタＭ１０側への経路と第７トランジスタＭ１４側への経路に実質的に等しく分流される。したがって、第３トランジスタＭ６と第５トランジスタＭ１０との間の接続点に流入する電流の和と、第４定電流源３６を流れる電流とが実質的に等しくなる。
【００４１】
このように、各接続点でキルヒホッフの電流則が成立し、回路全体として、注入される電流と吸収される電流が実質的に等しくなる。そのため、各制御素子、すなわち第４制御素子Ｒｖ１２、第５制御素子Ｒｖ１４、第６制御素子Ｒｖ１６および第７制御素子Ｒｖには、直流電流が流入せず、小信号しか流れなくなる。
【００４２】
以上説明したように本実施形態によれば、ゲート接地トランジスタをカスコード接続し、隣り合うゲート接地トランジスタ同士の節点に制御素子を接続したことにより、高周波特性にほとんど影響を与えずに、制御素子を付加できる節点の数を必要なだけ設けることができる。このような回路構成は、制御素子の寄生容量に起因する周波数特性の極を高周波側に位置させることができるため、高速動作が可能である。
【００４３】
また、上述した複数の節点に折り返し用の電流源を接続したことにより、電源電圧レンジ内で電圧降下を打ち消すことができ、電源電圧に制約されずに、必要な数のゲート接地トランジスタをカスコード接続することができる。また、各制御素子と同様に定電流源を隣り合うゲート接地トランジスタ間の接続点に接続するため、各制御素子の寄生容量と同様の原理により、当該定電流源に起因する寄生容量は、高周波特性にほとんど影響を与えるものではない。さらに、各定電流源を流れる電流を実質的に等しくすることにより、対応するトランジスタに流れる電流バランスが向上し、トランジスタ間のマッチングを向上させることができ、素子バラツキに強い回路構成を実現することができる。
【００４４】
図４は、本発明の実施形態における差動増幅回路１００を利用した可変利得増幅回路２００の回路構成を示す。差動増幅回路１００は、図３に示した構成を用いる。差動増幅回路１００は、入出力端子の他に四つの制御端子を備える。すなわち、ＡＧＣ（Automatic Gain Control）制御を受ける制御端子、ＣＭＦＢ制御を受ける制御端子およびＤＣＯＣ制御を受ける二つの制御端子を備える。上述した制御素子、例えば第４制御素子Ｒｖ１２、第５制御素子Ｒｖ１４および第６制御素子Ｒｖ１６は、これらの制御端子を介して外部から適応制御される。
【００４５】
ＡＧＣ制御は、入力信号レベルが変化しても出力信号レベルが一定になるよう、差動増幅回路１００の利得を可変制御するものであり、図示しないＡＧＣ回路により制御信号が生成される。当該制御信号は、上述したいずれかの制御端子を介して、例えば第４制御素子Ｒｖ１２の抵抗成分を調整する。特に、無線通信では非常に弱い信号から強力な信号までを受信するため、強力な信号でも歪まないように出力を一定にする必要がある。
【００４６】
差動増幅回路１００の正出力電圧と負出力電圧との間に、実質的に等しい抵抗値を持つ第１分圧抵抗Ｒ６および第２分圧抵抗Ｒ８が直列に接続される。第１分圧抵抗Ｒ６および第２分圧抵抗Ｒ８との接続点電位すなわち差動増幅回路１００の差動出力の平均電圧は、上述したいずれかの制御端子を介して、例えば第５制御素子Ｒｖ１４の抵抗成分を調整する。差動増幅回路１００は、このＣＭＦＢ制御により出力信号の直流電圧レベルを調整する。
【００４７】
差動増幅回路１００の正出力電圧と負出力電圧は、第１ローパスフィルタ（以下、ＬＰＦと表記する。）１１０に入力される。第１ＬＰＦ１１０は、遮断周波数以上の周波数の信号を減衰させ、遮断周波数未満の周波数の信号を通過させる。通過した信号は、上述したいずれか二つの制御端子を介して、例えば第６制御素子Ｒｖ１６の抵抗成分を調整する。また、第６制御素子Ｒｖ１６の代わりに第１可変抵抗および第２可変抵抗を設けてもよい。その場合、第１可変抵抗および第２可変抵抗の一端は、第６制御素子Ｒｖ１６が接続されていた両接続点間を結ぶ配線に接続し、第１可変抵抗および第２可変抵抗の他端は、グラウンド電位に接続する。第１ＬＰＦ１１０からフィードバックされてくる差動信号のそれぞれにより第１可変抵抗および第２可変抵抗を独立に制御する。差動増幅回路１００は、このＤＣＯＣ制御により直流オフセット成分が補償される。
【００４８】
以上説明したように本実施形態における可変利得増幅回路２００は、上述した実施形態における差動増幅回路１００を利用することにより、高周波特性の低下を抑制しながらＣＭＦＢ制御およびＤＣＯＣ制御を行うことができる。例えば、ＵＷＢ（Ultra Wide Band）を使用するアプリケーションにも、要求される仕様の範囲内で、複数の適応制御を受ける可変利得増幅回路を使用することができる。
【００４９】
図５は、本実施形態における可変利得増幅回路２００を適用した通信システム３００を示す図である。図５の通信システム３００は、ダイレクトコンバージョン受信（ＤＣＲ）方式を示すが、それに限るものではなくヘテロダイン受信方式など、他の受信方式にも適用可能である。
【００５０】
図５にて、アンテナ５２から受信されたＲＦ信号は、バンドパスフィルタ５４を介して、ＬＮＡ（Low Noise Amplifier）５６に入力される。ＬＮＡ５６は、低雑音でＲＦ信号を増幅し、直交ベースバンド信号であるＩ信号用の第１周波数変換回路６２とＱ信号用の第２周波数変換回路６８に出力する。
【００５１】
局部発振器５８は、ローカル（Ｌｏ）周波数のローカル信号を出力する。位相器６０は、Ｉ系統の第１周波数変換回路６２には、当該Ｌｏ信号の位相を変化させずに出力し、Ｑ系統の第２周波数変換回路６８には、当該Ｌｏ信号の位相を９０°シフトして出力する。
【００５２】
第１周波数変換回路６２および第２周波数変換回路６８は、ＲＦ信号とＬｏ信号とをミキシングし、それらの差の周波数を持つ信号を、それぞれ第２ＬＰＦ６４および第３ＬＰＦ７０に出力する。第２ＬＰＦ６４および第３ＬＰＦ７０の出力信号は、それぞれの系統の増幅器により増幅される。この増幅器に上述した実施形態における可変利得増幅回路２００を適用することができる。それぞれの系統における可変利得増幅回路２００の出力信号は、それぞれ第１アナログデジタル変換器６６および第２アナログデジタル変換器７２によりデジタル信号に変換される。
【００５３】
以上説明したように上述した実施形態における可変利得増幅回路２００を本実施形態における通信システム３００に搭載したことにより、高精度で高速動作させることができる。搭載した可変利得増幅回路２００が高周波特性への影響を抑制しながら、利得調整制御、ＣＭＦＢ制御およびＤＣＯＣ制御を適応的に行うことができるからである。
【００５４】
以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５５】
例えば、増幅回路に搭載すべき適応制御として、利得調整制御、ＣＭＦＢ制御およびＤＣＯＣ制御を説明した。このような制御に、電源電圧の変動を低減するための制御、温度や湿度などの環境を補償するための制御を加えてもよい。どのような制御を搭載するかは設計者が任意に設定することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態における原理を説明するための回路構成を示す図である。
【図２】カレントバッファ間の伝達関数の導出を説明するための部分回路を示す図である。
【図３】本発明の実施形態における差動増幅回路の構成を示す図である。
【図４】本発明の実施形態における差動増幅回路を利用した可変利得増幅回路の回路構成を示す図である。
【図５】本実施形態における可変利得増幅回路を適用した通信システムを示す図である。
【符号の説明】
【００５７】
Ｒｖ２  第１制御素子、  Ｃｐ２  第１寄生容量、  Ｒｖ４  第２制御素子、  Ｃｐ４  第２寄生容量、  Ｒｖ６  第３制御素子、  Ｃｐ６  第３寄生容量、  １２  第１カレントバッファ、  １４  第２カレントバッファ、  １６  第３カレントバッファ、  Ｒｌ  負荷、  １００  差動増幅回路、  ２００  可変利得増幅回路、  ３００  通信システム、  ５００  電子回路。
【図１】
2008028766.tif 000003
【図２】
2008028766.tif 000004
【図３】
2008028766.tif 000005
【図４】
2008028766.tif 000006
【図５】
2008028766.tif 000007