(57)【要約】 【課題】ソース・ドレイン領域の構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を達成する電界効果トランジスタを含む半導体装置を提供する。【解決手段】第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成され、ソース領域１１１および前記ドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１０１を挟んで形成され、第１のゲート絶縁膜１０３とチャネル領域１０４との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向のチャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚く、かつ、ソース領域１１１と、第１、第２のゲート電極１０７、１０８が、ゲート長方向に離間している電界効果トランジスタを含む半導体装置。【選択図】図１
2008028263.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と、第１のゲート電極と、第２のゲート電極と、ソース領域と、ドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記第１のゲート電極と前記第２のゲート電極は、前記チャネル領域の両側に対向するように、第１のゲート絶縁膜と第２のゲート絶縁膜を介して、それぞれ形成され、
前記ソース領域および前記ドレイン領域は、前記第１のゲート電極と前記第２のゲート電極の両側に、前記チャネル領域を挟んで形成され、
前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ソース領域の厚さ（ＴＳｉｓ）が、前記方向の前記チャネル領域の厚さ（ＴＳｉｃ）よりも厚く、かつ、
前記ソース領域と、前記第１のゲート電極および前記第２のゲート電極が、ゲート長方向に離間していることを特徴とする半導体装置。
【請求項２】
前記離間の距離が１ｎｍ以上３．５ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ドレイン領域の厚さ（ＴＳｉｄ）が、前記チャネル領域の厚さ（ＴＳｉｃ）以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記チャネル領域の不純物濃度が、１Ｅ１９ａｔｏｍｓ／ｃｍ３以上１Ｅ２０ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
チャネル領域と、第１のゲート電極と、第２のゲート電極と、ソース領域と、ドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記第１のゲート電極と前記第２のゲート電極は、前記チャネル領域の両側に対向するように、第１のゲート絶縁膜と第２のゲート絶縁膜を介して、それぞれ形成され、
前記ソース領域および前記ドレイン領域は、前記第１のゲート電極と前記第２のゲート電極の両側に、前記チャネル領域を挟んで形成され、
前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ソース領域の厚さ（ＴＳｉｓ）が、前記方向の前記チャネル領域の厚さ（ＴＳｉｃ）よりも薄いことを特徴とする半導体装置。
【請求項６】
前記ソース領域と、前記第１のゲート電極および前記第２のゲート電極がゲート長方向に離間していないことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記電界効果トランジスタが絶縁膜基板上に形成されていることを特徴とする請求項１または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にマルチゲート電極を備え、ソース・ドレイン領域の構造が最適化された電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理は微細化であり、これまで微細化によって素子性能の向上が進められてきた。トランジスタのゲート長について見れば、研究レベルでは１０ｎｍ以下に達している（非特許文献１）。
このような極微細電界効果トランジスタにおいては、ゲート長が短くなりソース領域とドレイン領域の距離が近くなることでドレイン電流に占める無散乱キャリア成分が大きくなり、電界効果トランジスタのＯＮ時におけるドレイン電流、すなわちＩｏｎが高くなる。しかしながら、同時に短チャネル効果により電界効果トランジスタのＯＦＦ時における電流、すなわちＩｏｆｆも高くなってしまうというトレードオフが問題となっている。
高性能な電界効果トランジスタとして明瞭なスイッチング特性を得るためには、ＩｏｎとＩｏｆｆの相対比（Ｉｏｎ／Ｉｏｆｆ比）を高めることは必須である。ここでのＩｏｆｆとは、ｎチャネル型電界効果トランジスタを例にとれば、ドレイン電圧を電源電圧（Ｖｄｄ）に設定し、ソースおよびゲート電圧を０Ｖ（Ｖｓｓ）に設定したときのドレイン電流値を意味する。また、Ｉｏｎとは同じくドレイン電圧を電源電圧（Ｖｄｄ）に設定し、ソース電圧を０Ｖ（Ｖｓｓ）に、ゲート電圧を電源電圧（Ｖｄｄ）に設定したときのドレイン電流値を意味する。
【０００３】
ところで、短チャネル効果を抑制し、Ｉｏｆｆを低下させることは、チャネル領域を複数の電極で取り囲むマルチゲート電極化、例えば、チャネル領域を上下ゲート電極ではさみこんだダブルゲート構造（非特許文献２）などによって可能なことが従来から知られている。すなわち、このような、マルチゲート電極を有する電界効果トランジスタによれば、ゲートのチャネル領域に対する支配力が増し、短チャネル効果のひとつであるＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）が抑制されることによってＩｏｆｆが低下する。
一方、極微細電界効果トランジスタにおいては、上述のようにドレイン電流に占める無散乱キャリア成分が大きくなる。このため、ソース領域端におけるキャリアの入射速度がドレイン電流を律速すると予想されている（非特許文献３）。また、入射速度に加え、入射されるキャリア量も当然にドレイン電流を律速する。
したがって、極微細電界効果トランジスタにおいて、Ｉｏｎ／Ｉｏｆｆ比を高めるためには、マルチゲート電極化を行った上で、キャリアのチャネル領域への入射速度および入射量を変調することが有効と考えられる。
【非特許文献１】Ｗａｋａｂａｙａｓｈｉ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，ｐ９８１，２００３
【非特許文献２】Ｌｉｕ  ｅｔ  ａｌ．，ＩＥＥＥ  ＥＤＬ  ２５，ｐ５１０，２００４
【非特許文献３】Ｎａｔｏｒｉ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７６，ｐ４８７９，１９９４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、極微細電界効果トランジスタにおいて、Ｉｏｎ／Ｉｏｆｆ比を高めるためのひとつの指針として、マルチゲート電極化によるＩｏｆｆの低下、および、キャリアのチャネル領域への入射速度および入射量の変調によるＩｏｎ、Ｉｏｆｆの制御が考えられる。
もっとも、マルチゲート電極を有する電界効果トランジスタにおいて、キャリアのチャネル領域への入射速度および入射量の変調により、Ｉｏｎ／Ｉｏｆｆ比を向上させるための最適なデバイス構造が必ずしも明確になっていないという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース・ドレイン領域構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を得ることのできる電界効果トランジスタを含む半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、
チャネル領域と、第１のゲート電極と、第２のゲート電極と、ソース領域と、ドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記第１のゲート電極と前記第２のゲート電極は、前記チャネル領域の両側に対向するように、第１のゲート絶縁膜と第２のゲート絶縁膜を介して、それぞれ形成され、
前記ソース領域および前記ドレイン領域は、前記第１のゲート電極と前記第２のゲート電極の両側に、前記チャネル領域を挟んで形成され、
前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ソース領域の厚さ（ＴＳｉｓ）が、前記方向の前記チャネル領域の厚さ（ＴＳｉｃ）よりも厚く、かつ、
前記ソース領域と、前記第１のゲート電極および前記第２のゲート電極が、ゲート長方向に離間していることを特徴とする。
【０００７】
ここで、前記離間の距離が１ｎｍ以上３．５ｎｍ以下であることが望ましい。
【０００８】
ここで、前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ドレイン領域の厚さ（ＴＳｉｄ）が、前記チャネル領域の厚さ（ＴＳｉｃ）以下であることが望ましい。
【０００９】
ここで、前記チャネル領域の不純物濃度が、１Ｅ１９ａｔｏｍｓ／ｃｍ３以上１Ｅ２０ａｔｏｍｓ／ｃｍ３以下であることが望ましい。
【００１０】
本発明の一態様の半導体装置は、
チャネル領域と、第１のゲート電極と、第２のゲート電極と、ソース領域と、ドレイン領域とを具備する電界効果トランジスタを含む半導体装置であって、
前記第１のゲート電極と前記第２のゲート電極は、前記チャネル領域の両側に対向するように、第１のゲート絶縁膜と第２のゲート絶縁膜を介して、それぞれ形成され、
前記ソース領域および前記ドレイン領域は、前記第１のゲート電極と前記第２のゲート電極の両側に、前記チャネル領域を挟んで形成され、
前記第１のゲート絶縁膜と前記チャネル領域との界面に垂直な方向の前記ソース領域の厚さ（ＴＳｉｓ）が、前記方向の前記チャネル領域の厚さ（ＴＳｉｃ）よりも薄いことを特徴とする。
【００１１】
ここで、前記ソース領域と、前記第１のゲート電極および前記第２のゲート電極がゲート長方向に離間していないことが望ましい。
【００１２】
ここで、前記電界効果トランジスタが絶縁膜基板上に形成されていることが望ましい。
【発明の効果】
【００１３】
本発明によれば、ソース・ドレイン領域の構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を得ることのできる電界効果トランジスタを含む半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
発明者らは、マルチゲート電極を有する電界効果トランジスタにおいて、ソース領域の厚さを、チャネル領域の厚さに対して厚く、または薄くすることによって、キャリアのチャネル領域への入射速度および入射量が変調され、トランジスタのＩｏｎ／Ｉｏｆｆ比が向上することを見出した。
本発明は、マルチゲート電極を有する電界効果トランジスタにおいて、ソース領域の厚さを、チャネル領域の厚さに対して厚く、または薄く形成することを最大の特徴とする。
以下、図面を用いて本発明の実施の形態について説明する。
【００１５】
（第１の実施の形態）
図１は、第１の実施の形態の電界効果トランジスタの素子構造を示すチャネル長方向の断面図である。また、図２は、図２（ａ）が第１の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図２（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図２（ｃ）がチャネル領域の断面図、図１（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４、１１５および２１０は省略している。
本実施の形態の電界効果トランジスタは、後に詳述するように、１対の側面ゲート電極（ダブルゲート）を有するＦｉｎ型トランジスタであり、ソース領域の厚さがチャネル領域の厚さより厚く、かつ、ソース領域がゲート電極からゲート長方向に離間（オフセット）していることを特徴とする。
【００１６】
より具体的には、図１および図２に示すように、不純物濃度が５Ｅ１５ａｔｏｍｓ／ｃｍ３程度のｐ型のシリコン基板１００に、不純物濃度が５Ｅ１９ａｔｏｍｓ／ｃｍ３程度のｐ型のチャネル領域１０１と、例えば、ｎ型のポリシリコンからなる第１のゲート電極１０７と第２のゲート電極１０８と、不純物濃度が２Ｅ２０ａｔｏｍｓ／ｃｍ３程度のｎ型ソース領域１１１とドレイン領域１２１を有する電界効果トランジスタが形成されている。そして、第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成されている。また、ソース領域１１１およびドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１０１を挟んで形成され、これらのソース領域１１１とドレイン領域１２１は周囲を絶縁膜１１５に覆われている。
【００１７】
そして、本実施の形態においては、図１および図２に示すように、第１のゲート絶縁膜１０３とチャネル領域１０１との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向でみたチャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚く（ＴＳｉｓ＞ＴＳｉｃ）、かつ、ソース領域１１１と、第１のゲート電極１０７および第２のゲート電極１０８が、ゲート長方向に距離ｄだけ離間（オフセット）している（図１）ことを特徴とする。
【００１８】
このようにソース領域の厚さをチャネル領域の厚さより厚くし、かつ、ソース領域とゲート電極を離間させる構造をとることにより、従来技術と比較してＩｏｎ／Ｉｏｆｆ比が向上するという顕著な効果が得られる。
【００１９】
図３は、ソース領域とゲート電極の離間距離ｄとＩｏｎ／Ｉｏｆｆ比の関係をシミュレーションした結果である。
シミュレーションにおいては、ゲート長（Ｌ）＝１０ｎｍ、ゲート絶縁膜のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）＝１ｎｍ、チャネル領域の厚さ（ＴＳｉｃ）＝３ｎｍ、ソース領域の厚さ（ＴＳｉｓ）＝３．８ｎｍ、チャネル領域の不純物濃度５Ｅ１９ａｔｏｍｓ／ｃｍ３、ソースおよびドレイン領域の不純物濃度２Ｅ２０ａｔｏｍｓ／ｃｍ３、ドレイン電圧（Ｖｄ）＝０．８Ｖとして計算を行った。なお、この条件は、下表１の条件Ａに相当する。
また、図３７は従来技術の電界効果トランジスタの素子構造を示すチャネル長方向の断面図であり、図３８は、図３８（ａ）が従来技術の電界効果トランジスタの素子構造の全体構造を示す斜視図、図３８（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図３８（ｃ）がチャネル領域の断面図、図３８（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４、１１５および２１０は省略している。図３７および図３８に示す、ソース領域１１１の厚さ（ＴＳｉｓ）とチャネル領域１０１の厚さ（ＴＳｉｃ）が等しい（ＴＳｉｓ＝ＴＳｉｃ）従来技術の電界効果トランジスタについても、比較例としてＩｏｎ／Ｉｏｆｆ比の計算を行った。この時、チャネル領域の厚さ（ＴＳｉｃ）およびソース領域の厚さ（ＴＳｉｓ）は共に３．０ｎｍとし、離間距離ｄは０ｎｍ、すなわち、オフセットなしとする以外は、上記、本実施の形態（本発明）の場合と同様の条件で計算した。
【００２０】
図３から明らかなように、本実施の形態（本発明）では、従来技術（比較例）に比べ、Ｉｏｎ／Ｉｏｆｆ比が向上している。特に、離間距離ｄ＝２．５ｎｍ〜３ｎｍで極大値を有し、この場合には、従来技術（比較例）に比べ、約１５％Ｉｏｎ／Ｉｏｆｆ比が向上している。
【００２１】
図４は本実施の形態（本発明）での離間距離ｄ＝２．５ｎｍの場合と、従来技術（比較例）の場合とで、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を比較した図である。ドレイン電流（Ｉｄ）は、線形および対数表示で示している。
図４から、本実施の形態（本発明）では、従来技術（比較例）とＩｏｆｆに大きな変化はなく、Ｉｏｎが増大していることで、結果的にＩｏｎ／Ｉｏｆｆ比が向上していることが明らかである。
【００２２】
図５のバンド図を用いて、本実施の形態においてＩｏｎ／Ｉｆｆ比が向上するという作用・効果について説明する。
図５（ａ）は、従来技術のソース領域とチャネル領域の厚さが等しい場合のバンド図であり、図５（ｂ）は、本実施の形態のソース領域の厚さが、チャネル領域の厚さよりも厚い場合のバンド図である。
まず、一般にドレイン電流密度Ｊはｑを電荷素量とすると、およそ、次式
Ｊ＝ｑｎｖ
で、あらわされ、ソース領域からチャネル領域への電子注入量ｎとソース領域からチャネル領域への電子の平均入射速度ｖに比例する。
そして、ソース領域の厚さをチャネル領域の厚さよりも厚くすることによって、図５に示すように、ソース領域の基底サブバンドが低下し障壁がさがるため、ソース領域からチャネル領域への電子流入量ｎが増加する。
このため、ドレイン電流密度Ｊが増加、すなわち、Ｉｏｎが増大し、Ｉｏｎ／Ｉｏｆｆ比が向上するからと考えられる。
なお、このようにソース領域の厚さをチャネル領域の厚さよりも厚くするとソース領域の基底サブバンドがチャネル領域に比して低下するのは、一般に次式で示すように、障壁の高い絶縁体で閉じ込められた半導体中の電子の波動関数の基底サブバンドのエネルギーＥが、絶縁体への電子の波動関数の染み出しを無視すれば、半導体の厚さＴＳｉの二乗に反比例することによる。
【数１】
2008028263.tif 000003
以上のように、ソース領域の厚さを変化させることにより、ドレイン電流の変調が可能であることを発明者らは見出し、この作用を本実施の形態で利用することにより、Ｉｏｎ／Ｉｏｆｆ比を向上させることを可能とした。
【００２３】
なお、本実施の形態においては、チャネル領域の不純物濃度を５Ｅ１９ａｔｏｍｓ／ｃｍ３としたが、Ｉｏｎ／Ｉｏｆｆ比を確実に向上させるためには、チャネル領域の不純物濃度は１Ｅ１９ａｔｏｍｓ／ｃｍ３以上１Ｅ２０ａｔｏｍｓ／ｃｍ３以下の範囲にあることが望ましい。なぜなら、これより低い場合には、ソース領域の基底サブバンド低下によるＩｏｆｆの増加がＩｏｎ／Ｉｏｆｆ比を劣化させるおそれがあり、逆に高い場合には、チャネル領域の反転電圧が高くなりすぎ、デバイスの実使用に耐えない構造となるおそれがあるからである。
【００２４】
次に、図３で見られたＩｏｎ／Ｉｏｆｆ比の離間距離ｄ依存性について、更に検討した結果を図６乃至図９に示す。ここでは、障壁高さの観点から最も離間距離ｄ依存性に影響をあたえると考えられるソース・ドレイン領域およびチャネル領域の不純物濃度を変数として下表１の条件に設定し、シミュレーションを行った。なお、図３の条件は表１の条件Ａに相当し、条件Ｂ乃至条件Ｅにおいて、不純物濃度以外の条件は図３の条件と同様とした。
【表１】
2008028263.tif 000004
【００２５】
図６乃至図９においても、図３の場合と同様、ゲート電極とソース領域がある程度離間（オフセット）した領域において、Ｉｏｎ／Ｉｏｆｆ比が極大値を有する傾向が見られる。
このような傾向は次のように説明できると考えられる。まず、ゲート電極とソース領域の離間距離ｄが大きくなりすぎると、ゲートの支配力の及ばない離間（オフセット）部分のチャネル抵抗が増大し、このため、チャネル抵抗増大によるＩｏｆｆの低減よりもチャネル抵抗増大によるＩｏｎの減少が顕著になり、Ｉｏｎ／Ｉｏｆｆ比が減少する。一方、離間距離ｄが小さくなりすぎると、ゲート電極の電界の支配力の及ばない離間（オフセット）部分のチャネル抵抗が減少するため、チャネル抵抗の減少によるＩｏｎの増加よりも、チャネル抵抗の減少によるＩｏｆｆの増加が顕著になり、やはり、Ｉｏｎ／Ｉｏｆｆ比が減少する。したがって、ゲート電極とソース領域がある程度離間（オフセット）した領域において、Ｉｏｎ／Ｉｏｆｆの極大値が得られるのである。
【００２６】
以上の結果より、本実施の形態において、ゲート電極とソース領域の離間距離ｄは、Ｉｏｎ／Ｉｆｆが極大値を有する１ｎｍ以上３．５ｎｍ以下の範囲であることが望ましい。
【００２７】
次に、本実施の形態の第１の変形例について説明する。
図１０は第１の変形例の電界効果トランジスタの素子構造を示すチャネル長方向の断面図であり、図１１は、図１１（ａ）が第１の変形例の電界効果トランジスタの素子構造の全体構造を示す斜視図、図１１（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図１１（ｃ）がチャネル領域の断面図、図１１（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４、１１５および２１０は省略している。本発明において、図１０および図１１に示すように、ドレイン領域１２１の厚さ（ＴＳｉｄ）が、チャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚くする構成（ＴＳｉｄ＞ＴＳｉｃ）をとっても構わない。
この場合、ドレイン領域１２１の厚さを厚くすることによって、ドレイン側の電子に対する障壁も下がり、ドレイン領域からの電子がチャネル部に入ることでトランジスタ特性に影響を与える懸念はある。
しかしながら、回路動作上ソースとドレインが入れ替わる素子の場合には、ソース領域およびドレイン領域双方の厚さが、チャネル領域の厚さよりも厚くなっていることにより、すべての回路動作条件でＩｏｎ／Ｉｏｆｆ比が向上するため望ましい。さらに、回路設計および製造の容易性の観点からは、チャネル領域の両側のソース領域およびドレイン領域が対称的に厚くなっていることがより望ましい。
【００２８】
また、本実施の形態の第２の変形例として、ドレイン領域１２１の厚さ（ＴＳｉｄ）を、チャネル領域１０１の厚さ（ＴＳｉｃ）より薄くする構成（ＴＳｉｄ＜ＴＳｉｃ）をとっても構わない。
この場合、ドレイン領域１２１の厚さを薄くすることによって、後に、第２の実施の形態で詳述するように、ドレイン側の電子に対する障壁があがり、ドレイン領域からの電子がチャネル部に入ることを効果的に阻止することで、トランジスタ特性にＩｏｆｆの増加等の悪影響がでることを抑制できるという利点がある。
【００２９】
次に、本実施の形態の電界効果トランジスタを含む半導体装置の製造方法について、図１２乃至図２６を参照して説明する。
【００３０】
まず、図１２の平面図、図１２のＡ−Ａ方向の断面図である図１３および図１２のＢ−Ｂ方向の断面図である図１４に示すように、面方位（１００）面のｐ型シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜２１０を堆積した後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜２１０とシリコン基板１００をエッチングし、素子領域２０１および素子分離領域となる溝を形成する。このとき、後にソース領域となる部分の厚さがチャネル領域の厚さに比べて厚くなるようなマスクパターンを用いる。この後、閾値調整のためのｐ型不純物のチャネル領域への導入を、例えば、斜めイオンインプランテーション技術等を用いて行うことも可能である。
【００３１】
次に、図１５の平面図、図１５のＣ−Ｃ方向の断面図である図１６および図１５のＤ−Ｄ方向の断面図である図１７に示すように、素子分離領域となる溝にシリコン酸化膜等の絶縁膜２１５が堆積され、この絶縁膜２１５が化学的機械的研磨法（以下、ＣＭＰともいう）等により、絶縁膜２１０の上面まで平坦化され、素子分離領域が形成される。このとき、素子分離耐圧の向上や、寄生トランジスタのリーク電流低減のため、素子分離領域下にｐ型の不純物をイオンインプランテーション等によって導入しても構わない。
その後、絶縁膜２１５の一部が除去され、素子領域２０１の側面が露出するよう溝２０５が形成される。
【００３２】
次に、図１８の平面図、図１８のＥ−Ｅ方向の断面図である図１９および図１８のＦ−Ｆ方向の断面図である図２０に示すように、素子領域２０１の側面部にゲート絶縁膜１０３、１０４が形成される。このゲート絶縁膜１０３、１０４としては、例えば、熱酸化法によるシリコン酸化膜であってもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
【００３３】
次に、ゲート絶縁膜１０３、１０４上にゲート電極１０７、１０８となる導電材が堆積され、溝２０５が埋め込まれる。その後、ＣＭＰにより、絶縁膜２１０の上面が露出するまで埋め込まれた導電材およびゲート絶縁膜が平坦化される。ここで、ゲート電極１０７、１０８となる導電材は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００３４】
次に、図２１の平面図、図２１のＧ−Ｇ方向の断面図である図２２および図２１のＨ−Ｈ方向の断面図である図２３に示すように、ゲート配線１０９となる導電材が堆積され、リソグラフィーおよびＲＩＥにより、第１のゲート電極１０７と第２のゲート電極１０８を物理的かつ電気的に接続するように、ゲート配線１０９が形成される。ここで、ゲート配線１０９は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
その後、例えば、シリコン窒化膜からなる側壁絶縁膜２２０がゲート配線１０９の両側に形成される。
そして、ゲート配線１０９および側壁絶縁膜２２０をマスクとして、ソース領域１１１およびドレイン領域１２１にｎ型の不純物をイオンインプランテーション等により導入する。
【００３５】
次に、図２４の平面図、図２４のＩ−Ｉ方向の断面図である図２５および図２４のＪ−Ｊ方向の断面図である図２６に示すように、層間絶縁膜２２５が形成された後に、リソグラフィーおよびＲＩＥにより、コンタクトホールがソース領域１１１およびドレイン領域１２１の側面が露出するように開孔される。そして、このコンタクトホールを導電材によって埋め込むことにより、ソース領域側のコンタクト電極１３１とドレイン側のコンタクト電極１３３が形成される。
以上のようにして、本実施の形態の半導体装置が形成される。
【００３６】
（第２の実施の形態）
図２７は、第２の実施の形態の電界効果トランジスタの素子構造を示すチャネル長方向の断面図である。また、図２８は、図２８（ａ）が第２の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図２８（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図２８（ｃ）がチャネル領域の断面図、図２８（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４、１１５および２１０は省略している。
本実施の形態の電界効果トランジスタは、後に詳述するように、１対の側面ゲート電極（ダブルゲート）を有するＦｉｎ型トランジスタであり、ソース領域の厚さがチャネル領域の厚さより薄くなっていることを特徴とする。
【００３７】
より具体的には、図２７および図２８に示すように、不純物濃度が５Ｅ１５ａｔｏｍｓ／ｃｍ３程度のｐ型のシリコン基板１００に、不純物濃度が５Ｅ１９ａｔｏｍｓ／ｃｍ３程度のｐ型のチャネル領域１０１と、例えば、ｎ型のポリシリコンからなる第１のゲート電極１０７と第２のゲート電極１０８と、不純物濃度が１Ｅ１９ａｔｏｍｓ／ｃｍ３程度のｎ型ソース領域１１１とドレイン領域１２１を有する電界効果トランジスタが形成されている。そして、第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成されている。また、ソース領域１１１およびドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１１１を挟んで形成され、これらのソース領域１１１とドレイン領域１２１は周囲を絶縁膜１１５に覆われている。
【００３８】
そして、本実施の形態においては、図２７および図２８に示すように、第１のゲート絶縁膜１０３とチャネル領域１０１との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向でみたチャネル領域の厚さ（ＴＳｉｃ）よりも薄く（ＴＳｉｓ＜ＴＳｉｃ）なっていることを特徴とする。
【００３９】
このようにソース領域の厚さをチャネル領域の厚さより薄くすることにより、従来技術と比較してＩｏｎ／Ｉｏｆｆ比が向上するという顕著な効果が得られる。
【００４０】
図２９は、ソース領域とゲート電極の離間距離ｄとＩｏｎ／Ｉｏｆｆ比の関係をシミュレーションした結果である。
シミュレーションにおいては、ゲート長（Ｌ）＝１０ｎｍ、ゲート絶縁膜のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）＝１ｎｍ、チャネル領域の厚さ（ＴＳｉｃ）＝３ｎｍ、ソース領域の厚さ（ＴＳｉｓ）＝２．２ｎｍ、チャネル領域の不純物濃度５Ｅ１５ａｔｏｍｓ／ｃｍ３、ソースおよびドレイン領域の不純物濃度１Ｅ１９ａｔｏｍｓ／ｃｍ３、ドレイン電圧（Ｖｄ）＝０．８Ｖとして計算を行った。
また、図３７および図３８の模式図に示す、ソース領域１１１の厚さ（ＴＳｉｓ）とチャネル領域１０１の厚さ（ＴＳｉｃ）が等しい従来技術の電界効果トランジスタについても、比較例としてＩｏｎ／Ｉｏｆｆ比の計算を行った。この時、チャネル領域の厚さ（ＴＳｉｃ）およびソース領域の厚さ（ＴＳｉｓ）は共に３．０ｎｍとし、離間距離ｄは０ｎｍ、すなわち、オフセットなしとする以外は、上記、本実施の形態（本発明）の場合と同様の条件で計算した。
【００４１】
図２９から明らかなように、本実施の形態（本発明）では、従来技術（比較例）に比べ、Ｉｏｎ／Ｉｏｆｆ比が格段に向上している。そして、第１の実施の形態と異なり、ゲート電極とソース領域の離間距離ｄ＝０ｎｍ、すなわち、離間（オフセット）のない場合にＩｏｎ／Ｉｆｆ比は最大となる。そして、この場合には、従来技術（比較例）に比べ、Ｉｏｎ／Ｉｏｆｆ比が約２００倍になっている。
したがって、本実施の形態においては、ソース領域とゲート電極がゲート長方向に離間（オフセット）していないことが望ましい。
【００４２】
図３０は本実施の形態（本発明）でのｄ＝０ｎｍの場合と、従来技術（比較例）の場合とで、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を比較した図である。ドレイン電流（Ｉｄ）は、対数表示で示している。
図３０より、本実施の形態（本発明）では、従来技術（比較例）に対してＩｏｎでやや劣るが、Ｉｏｆｆが格段に小さくなることで、結果的にＩｏｎ／Ｉｏｆｆ比が向上していることが明らかである。
【００４３】
図３１のバンド図を用いて、本実施の形態においてＩｏｎ／Ｉｆｆ比が向上するという作用・効果について説明する。
図３１（ａ）は、従来技術のソース領域とチャネル領域の厚さが等しい場合のバンド図であり、図３１（ｂ）は、本実施の形態のソース領域の厚さが、チャネル領域の厚さよりも薄い場合のバンド図である。
まず、一般にドレイン電流密度Ｊはｑを電荷素量とすると、およそ、次式
Ｊ＝ｑｎｖ
で、あらわされ、ソース領域からチャネル領域への電子注入量ｎとソース領域からチャネル領域への電子の平均入射速度ｖに比例することは先に記載したとおりである。
そして、ソース領域の厚さをチャネル領域の厚さよりも薄くすることによって、図３１に示すように、ソース領域の基底サブバンドが上昇し障壁があがる。このため、トランジスタがｏｆｆの状態では、電子がこの障壁を乗り越える確率が格段に減少し、Ｉｏｆｆは大幅に減少する。一方、Ｉｏｎについても、ソース領域からチャネル領域への電子流入量ｎが減少する。しかしながら、障壁を乗り越える電子は高いエネルギーを有していることから電子の平均入射速度ｖは大きくなる。よって、この２つの作用が相殺しあうことにより、結果的にＩｏｎの減少は、Ｉｏｆｆの減少に比べ顕著にはならない。
このため、Ｉｏｎ／Ｉｏｆｆ比が向上するからと考えられる。
なお、ソース領域の基底サブバンドが上昇するのは、先に（式１）をもちいて示したように、絶縁体で閉じ込められた半導体中の電子の波動関数の基底サブバンドのエネルギーＥが、半導体の厚さ（ＴＳｉ）の二乗に反比例することによる。
【００４４】
そして、先に記載したように、第１の実施の形態と異なりゲート電極とソース領域の離間（オフセット）のない領域で、Ｉｏｎ／Ｉｏｆｆが最大となっている。これは、本実施の形態の場合は、ソース領域の基底サブバンドが上昇することによりＩｏｆｆがすでに十分おさえられており、離間（オフセット）部分のチャネル抵抗増大が、Ｉｏｆｆの低減よりもＩｏｎの低減に大きく寄与するためと理解できる。
【００４５】
本実施の形態の変形例として、第１の実施の形態における第１の変形例及び第２の変形例で述べたことと同様の理由により、ドレイン領域１２１の厚さ（ＴＳｉｄ）が、チャネル領域１０１の厚さ（ＴＳｉｃ）よりも薄くなる構成（ＴＳｉｄ＜ＴＳｉｃ）、あるいは厚くなる構成（ＴＳｉｃ＜ＴＳｉｄ）をとっても構わない。
【００４６】
（第３の実施の形態）
図３２は、本発明の第３の実施の形態に係る半導体装置に含まれる電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図である。図３２（ａ）が第３の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図３２（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図３２（ｃ）がチャネル領域の断面図、図３２（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４、１１５および２１０は省略している。
ｐ型半導体基板１００上に埋め込み絶縁層（絶縁膜基板）１８０が形成され、その上のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に素子が形成されている以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、ＳＯＩ層に素子が形成されていることから、第１の実施の形態の作用・効果に加え、ソース・ドレイン底部からのジャンクションリークおよびジャンクション容量の大幅な低減を図ることが可能となる。したがって、半導体装置の低消費電力化が実現できる。また、素子間の分離が埋め込み絶縁層（絶縁膜基板）１８０によって完全に行われるため、素子分離耐圧等に対する配慮が不要となり、製造プロセスが簡略化できる利点もある。
【００４７】
また、本実施の形態においては、第１の実施の形態の素子をＳＯＩ層上に形成しているが、第２の実施の形態の素子をＳＯＩ層上に形成することによっても低消費電量化および製造プロセスの簡略化が実現可能である。
【００４８】
（第４の実施の形態）
図３３は、本発明の第４の実施の形態に係る半導体装置に含まれる電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図である。図３３（ａ）が第４の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図３３（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図３３（ｃ）がチャネル領域の断面図、図３３（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１０３、１０４および１１５は省略している。
チャネル領域１０１上に、ゲート電極１０７、１０８に加え、第３のゲート絶縁膜１４１を介して第３のゲート電極１４５を有するいわゆるトライゲート構造であること以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、トライゲート構造を有することにより、第１の実施の形態の作用・効果に加え、ゲートによる支配力が高まり、ソース／ドレイン領域間のパンチスルーを抑制するとともに、ドレイン電流も向上するという効果が得られる。
【００４９】
また、本実施の形態においては、第１の実施の形態をトライゲート構造としているが、第２の実施の形態の素子をトライゲート構造とすることによってもソース／ドレイン領域間のパンチスルー抑制、および、ドレイン電流向上の実現が可能である。
【００５０】
（第５の実施の形態）
図３４は、本発明の第５の実施の形態に係る半導体装置に含まれる電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図である。図３４（ａ）が第５の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図３４（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図３４（ｃ）がチャネル領域の断面図、図３４（ｄ）がソース領域の断面図である。なお、斜視図においては図面の簡便化のため、断面図中の絶縁膜１４１、１４２および１１５は省略している。
素子構造を、Ｆｉｎ型ではなく、チャネル領域１０１の上に第１のゲート絶縁膜１４１を介して第１のゲート電極１４５を有し、チャネル領域１０１の下に第２のゲート絶縁膜１４２を介して第２のゲート電極１４６を有するいわゆるプレーナ型ダブルゲート構造であること以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、プレーナ型ダブルゲート構造を有することにより、第１の実施の形態の作用・効果に加え、Ｆｉｎ構造に対し、チャネル領域を膜堆積によって形成するためチャネル厚さの制御が容易で素子特性がより安定するという利点がある。
【００５１】
また、本実施の形態においては、第１の実施の形態をプレーナ型ダブルゲート構造としているが、第２の実施の形態の素子をプレーナ型ダブルゲート構造とすることによっても、素子特性安定の実現が可能である。
【００５２】
（第６の実施の形態）
図３５は、本発明の第６の実施の形態に係る半導体装置に含まれる電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図である。図３５（ａ）が第６の実施の形態の電界効果トランジスタの素子構造の全体構造を示す斜視図、図３５（ｂ）がチャネル長に垂直方向のドレイン領域の断面図、図３５（ｃ）がチャネル領域の断面図、図３５（ｄ）がソース領域の断面図である。
素子構造を、Ｆｉｎ型ではなく、チャネル領域１０１の上に第１のゲート絶縁膜１４１を介して第１のゲート電極１４５を有し、チャネル領域１０１の下に第２のゲート絶縁膜１４２を介して第２のゲート電極１４６を有し、かつ、それぞれのゲート電極に独立にゲート電圧が与えられるプレーナ型ダブルゲート構造であること以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、独立にゲート電圧が与えられるプレーナ型ダブルゲート構造を有することにより、第１の実施の形態の作用・効果に加え、トランジスタの閾値を可変にすることが可能となり、回路設計の自由度が増大するという利点がある。
【００５３】
また、本実施の形態においては、第１の実施の形態を独立にゲート電圧が与えられるプレーナ型ダブルゲート構造としているが、第２の実施の形態の素子を独立にゲート電圧が与えられるプレーナ型ダブルゲート構造とすることによっても、回路設計の自由度増大を図ることが可能となる。
（第７の実施の形態）
図３６は、本発明の第７の実施の形態に係る半導体装置に含まれる電界効果トランジスタの素子構造を示すチャネル長に垂直方向の縦断面図である。素子構造を、Ｆｉｎ型ではなく、縦型トランジスタ構造とした以外は、第１の実施の形態と同様であるので、記述を省略する。
本実施の形態の電界効果トランジスタは、縦型トランジスタ構造を有することにより、第１の実施の形態の作用・効果に加え、ソース・ドレイン領域、チャネル領域等を縦方向に配置できるため、平面的に見た集積度を向上させることが可能であるという利点がある。
【００５４】
また、本実施の形態においては、第１の実施の形態を縦型トランジスタ構造としているが、第２の実施の形態の素子を縦型トランジスタ構造とすることによっても、集積度向上を図ることが可能となる。
【００５５】
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、ｎ型チャネルの電界効果トランジスタについて説明したが、本発明をｐ型チャネルの電界効果トランジスタに適用することも可能である。また、半導体基板材料としてシリコンを用いたが、必ずしもシリコンに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５６】
【図１】第１の実施の形態の電界効果トランジスタの素子構造を示すチャネル長方向の断面図。
【図２】第１の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図３】第１の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図４】第１の実施の形態と従来技術の電界効果トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を比較した図。
【図５】第１の実施の形態の作用・効果を説明するバンド図。
【図６】第１の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図７】第１の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図８】第１の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図９】第１の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図１０】第１の実施の形態の変形例の電界効果トランジスタの素子構造を示すチャネル長方向の断面図。
【図１１】第１の実施の形態の変形例の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図１２】第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１３】図１２のＡ−Ａ線に沿った断面図。
【図１４】図１２のＢ−Ｂ線に沿った断面図。
【図１５】図１２に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１６】図１５のＣ−Ｃ線に沿った断面図。
【図１７】図１５のＤ−Ｄ線に沿った断面図。
【図１８】図１５に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１９】図１８のＥ−Ｅ線に沿った断面図。
【図２０】図１８のＦ−Ｆ線に沿った断面図。
【図２１】図１８に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図２２】図２１のＧ−Ｇ線に沿った断面図。
【図２３】図２１のＨ−Ｈ線に沿った断面図。
【図２４】図２１に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図２５】図２４のＩ−Ｉ線に沿った断面図。
【図２６】図２４のＪ−Ｊ線に沿った断面図。
【図２７】第２の実施の形態の電界効果トランジスタの素子構造を示すチャネル長方向の断面図。
【図２８】第２の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図２９】第２の実施の形態の電界効果トランジスタのＩｏｎ／Ｉｏｆｆ比の離間距離依存性を示す図。
【図３０】第２の実施の形態と従来技術の電界効果トランジスタのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を比較した図。
【図３１】第２の実施の形態の作用・効果を説明するバンド図。
【図３２】第３の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図３３】第４の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図３４】第５の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図３５】第６の実施の形態の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【図３６】第７の実施の形態の電界効果トランジスタの素子構造を示すチャネル長に垂直方向の縦断面図。
【図３７】従来技術の電界効果トランジスタの素子構造を示すチャネル長方向の断面図。
【図３８】従来技術の電界効果トランジスタの素子構造を示す斜視図およびチャネル長に垂直方向の断面図。
【符号の説明】
【００５７】
１００      シリコン基板
１０１      チャネル領域
１０３      第１のゲート絶縁膜
１０４      第２のゲート絶縁膜
１０７      第１のゲート電極
１０８      第２のゲート電極
１０９      ゲート配線
１１１      ソース領域
１１５      絶縁膜
１２１      ドレイン領域
１３１      ソース領域側のコンタクト電極
１３３      ドレイン領域側のコンタクト電極
【図１】
2008028263.tif 000005
【図２】
2008028263.tif 000006
【図３】
2008028263.tif 000007
【図４】
2008028263.tif 000008
【図５】
2008028263.tif 000009
【図６】
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【図７】
2008028263.tif 000011
【図８】
2008028263.tif 000012
【図９】
2008028263.tif 000013
【図１０】
2008028263.tif 000014
【図１１】
2008028263.tif 000015
【図１２】
2008028263.tif 000016
【図１３】
2008028263.tif 000017
【図１４】
2008028263.tif 000018
【図１５】
2008028263.tif 000019
【図１６】
2008028263.tif 000020
【図１７】
2008028263.tif 000021
【図１８】
2008028263.tif 000022
【図１９】
2008028263.tif 000023
【図２０】
2008028263.tif 000024
【図２１】
2008028263.tif 000025
【図２２】
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【図２３】
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【図２４】
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【図２５】
2008028263.tif 000029
【図２６】
2008028263.tif 000030
【図２７】
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【図２８】
2008028263.tif 000032
【図２９】
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【図３０】
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【図３１】
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【図３２】
2008028263.tif 000036
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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