(57)【要約】      （修正有）【課題】メモリセルの寸法を微細化し、メモリセルでの動作を改善するための、トランジスタを備えた相変化ランダムアクセスメモリデバイス、およびメモリデバイスを形成する方法を提供する。【解決手段】抵抗スイッチングメモリデバイスは、非導電性材料からなるナノワイヤ１０１０が、導電性材料からなるナノチューブ１１１０を形成するためのモールドとして機能するように形成される。ナノチューブ１１１０の輪状面が、相変化を起こす切り替え活性材料１３２０に結合され、これによって下部電極コンタクトが形成されるように、切り替え活性材料のバルク１３２０がナノチューブ１１１０の最上部に堆積される。ストライプ１４１０は、切り替え活性材料のバルク１３２０との上部電極コンタクトになり、ビット線１４６０がビット線コンタクト１４５０に接続される。【選択図】図１４
2008172218.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを備えた集積回路であって、
各メモリセルは切り替え活性材料のバルクを有しており、
上記切り替え活性材料のバルクは、非導電性ナノワイヤ周囲に形成された輪状コンタクトに接触している、集積回路。
【請求項２】
上記輪状コンタクトは、上記ナノワイヤ周囲にスペーサとして形成されている、請求項１に記載の集積回路。
【請求項３】
上記輪状コンタクトの厚さは１０ナノメートル未満である、請求項１に記載の集積回路。
【請求項４】
上記輪状コンタクトの厚さは２ナノメートル未満である、請求項３に記載の集積回路。
【請求項５】
上記輪状コンタクトの材料は金属である、請求項１に記載の集積回路。
【請求項６】
上記輪状コンタクトの材料は窒化チタンである、請求項５に記載の集積回路。
【請求項７】
上記切り替え活性材料は相変化材料である、請求項１に記載の集積回路。
【請求項８】
上記輪状コンタクトの内径は６５ナノメートル以下である、請求項１に記載の集積回路。
【請求項９】
複数のメモリセルを備えた集積回路であって、
各メモリセルは、切り替え活性材料のバルクと、選択素子と、非導電性材料からなるナノワイヤを囲んでいる、導電性材料からなる層として形成された、導電性材料からなるナノチューブとを有しており、
上記切り替え活性材料のバルクは、上記ナノチューブを介して上記選択素子に結合されており、
上記ナノチューブの第１の輪状前面は、上記切り替え活性材料のバルクとのコンタクトを形成している、集積回路。
【請求項１０】
上記ナノチューブの第２の端は別の導電体に結合されている、請求項９に記載の集積回路。
【請求項１１】
上記ナノチューブの上記第２の端の内面は、上記選択トランジスタのドレインに結合されている、請求項１０に記載の集積回路。
【請求項１２】
上記ナノチューブの上記第２の端において、上記ナノチューブの外径が縮小している、請求項９に記載の集積回路。
【請求項１３】
導電性材料からなる上記層は、上記ナノワイヤ周囲においてスペーサとして形成されている、請求項９に記載の集積回路。
【請求項１４】
上記ナノチューブの上記導電性材料は窒化チタン（ＴｉＮ）である、請求項１２に記載の集積回路。
【請求項１５】
上記ナノワイヤの上記非導電性材料は真性シリコンである、請求項１２に記載の集積回路。
【請求項１６】
上記ナノチューブの内径は３０ナノメートル未満である、請求項９に記載の集積回路。
【請求項１７】
上記ナノチューブの壁の厚さは１０ナノメートル未満、好ましくは２ナノメートル未満である、請求項９に記載の集積回路。
【請求項１８】
上記ナノチューブの長さは５０ナノメートルと２００ナノメートルとの間である、請求項９に記載の集積回路。
【請求項１９】
ウェハ上に形成された複数のメモリセルを備えた集積回路であって、
本来の上記ウェハの表面は、水平基準面として機能し、上記各メモリセルは、
切り替え活性材料のバルクと、
上記複数のメモリセルからいずれか１つのメモリセルを選択する選択素子と、
上記切り替え活性材料のバルクを接続する、導電性材料からなるナノチューブとを備えており、
上記ナノチューブの回転軸は、上記基準面に対して垂直であり、
導電性材料からなる層として形成された上記ナノチューブは、非導電性材料からなるナノワイヤを囲んでおり、
上記ナノチューブの第１の端における輪状前面は、上記切り替え活性材料のバルクとのコンタクトを形成している、集積回路。
【請求項２０】
上記ナノチューブの上記面は、上記切り替え活性材料のバルクの下部電極コンタクトを形成している、請求項１９に記載の集積回路。
【請求項２１】
上記切り替え活性材料のバルクは、上記ナノチューブを介して上記選択素子に結合されている、請求項１９に記載の集積回路。
【請求項２２】
上記ナノチューブの内面は、上記切り替え活性材料のバルクと結合されている反対端と接触している、請求項１９に記載の集積回路。
【請求項２３】
上記ナノチューブの内径は３０ナノメートル未満である、請求項１９に記載の集積回路。
【請求項２４】
上記ナノチューブの壁の厚さは１０ナノメートル未満、好ましくは２ナノメートル未満である、請求項１９に記載の集積回路。
【請求項２５】
上記ナノチューブのもう一方の端は、上記選択素子のドレインに結合されている、請求項１９に記載の集積回路。
【請求項２６】
上記ナノチューブの材料は窒化チタンである、請求項１９に記載の集積回路。
【請求項２７】
上記切り替え活性材料は相変化材料である、請求項１９に記載の集積回路。
【請求項２８】
ウェハ上に複数のメモリセルを備えた集積回路の形成方法であって、
上記ウェハ本来の表面は水平基準面を形成し、
各メモリセルは、切り替え活性材料のバルクと、上記複数のメモリセルからいずれか１つを選択する選択素子とを備えており、上記方法は、
回転軸が上記基準面に対して垂直に配置されるように、非導電性材料からナノワイヤを形成する工程と、
導電性材料からなるナノチューブを、導電性材料からなる層を非導電性材料からなる上記ナノワイヤ周囲に堆積することによって、上記選択素子のドレインに結合されるように形成する工程と、
上記ナノチューブの前面が、上記切り替え活性材料のバルクとの輪状コンタクトを形成するように、上記切り替え活性材料のバルクを上記ナノチューブの前面上に堆積する工程とを含んでいる、方法。
【請求項２９】
ウェハ上に複数のメモリセルを備えた集積回路の形成方法であって、
上記ウェハ本来の表面は水平基準面を形成し、
各メモリセルは、切り替え活性材料のバルクと、上記複数のメモリセルからいずれか１つを選択する選択素子とを備えており、上記方法は、
ソース／ドレインを有する選択素子を形成する工程と、
無電解堆積法によって、上記ソース／ドレイン上に触媒を堆積する工程と、
回転軸が上記基準面に対して垂直に配置されるように、上記触媒上にナノワイヤを成長する工程と、
導電性材料からなる層を、上記ナノワイヤの側壁を覆うように上記ウェハ上に堆積する工程と、
異方性スペーサエッチングを行って、水平面から上記導電性材料を除去しながらも、垂直面上には上記材料を広げることによってナノチューブを形成する工程と、
上記ナノチューブの前面上に切り替え活性材料のバルクを堆積することによって、上記切り替え活性材料のバルクを上記ナノチューブの上記面に結合する工程とを含んでいる、方法。
【請求項３０】
上記触媒が堆積される前に、
上記触媒が堆積される領域におけるサリサイドと、
上記触媒が堆積される領域を囲んでいる材料内に凹みを形成する浸漬とが行われる、請求項２９に記載の方法。
【請求項３１】
上記ドレインの材料はシリコン（Ｓｉ）であり、
上記触媒はシリサイドを形成する能力のある金属であり、
上記ドレインを囲んでいる材料は酸化ケイ素であり、
浸漬はフッ化水素浸漬である、請求項３０に記載の方法。
【請求項３２】
上記金属はコバルトまたはニッケルを含んでいる、請求項３０に記載の方法。
【請求項３３】
請求項１に記載の集積回路を備えた電子システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の背景〕
本発明は、メモリデバイスに関する。本発明は特に、相変化ランダムアクセスメモリ（「Phase Change Random Access Memory ; PCRAM」）などの、抵抗スイッチングメモリデバイス（resistively switching memory device）に関する。本発明はさらに、上記メモリデバイス、特に相変化ランダムアクセスメモリデバイスを形成する方法に関する。
【０００２】
いわゆる抵抗メモリデバイス、または抵抗スイッチングメモリデバイスでは、活性材料または切り替え活性材料（switching active material）を、まず導電状態へ、次に非導電状態または低い導電状態へと適切に切り替えるプロセスによって、切り替えることができる。上記導電状態は論理「１」に対応し、上記低い導電状態には論理「０」を割り当てることができる。あるいは、この逆である。これらメモリデバイスの第１のタイプは、いわゆる相変化ランダムアクセスメモリ（以後ＰＣＲＡＭと称する）である。さらに、いわゆる導電ブリッジランダムアクセスメモリ（「Conductive Bridge Random Access Memory; CBRAM」）、および抵抗スイッチングメモリその他のメモリタイプが知られている。
【０００３】
特にＰＣＲＡＭでは、「切り替え活性」材料として、例えばＧｅ−Ｓｂ−Ｔｅ（ＧＳＴ）またはＡＧ−Ｉｎ−Ｓｂ−Ｔｅ化合物などのカルコゲナイドまたはカルコゲナイド化合物を用いることができる。例えばカルコゲナイド材料である上記「切り替え活性」のアモルファス状態と結晶状態とは、切り替え可能である。アモルファス状態は、比較的弱い導電状態であり、従って論理０を割り当てることのできる状態である。結晶状態は、すなわち比較的強い導電状態であり、従って論理１を割り当てることのできる状態である。以下では、上記材料を切り替え活性材料と称する。
【０００４】
アモルファス、すなわち切り替え活性材料の比較的弱い導電状態から、結晶、すなわち比較的強い導電状態へと切り替えるためには、上記材料を加熱する必要がある。このためには、材料内に加熱電流パルスを流し、切り替え活性材料をその結晶化温度を超えて加熱することによって、その抵抗を低くする。メモリセルの値は、このようにして第１の論理状態、すなわち論理１にセットされる。
【０００５】
逆に、上記切り替え材料は、セルに比較的高い電流を流して融解させた後に「冷却」することによって、アモルファス状態、すなわち、第２の論理状態へと切り替え可能な比較的弱い導電状態へと切り替えることができる。すなわち、第１の論理状態をリセットすることができる。
【０００６】
一般的に、上記加熱電流パルスは、選択トランジスタによって制御されながら、それぞれのソース線およびビット線を介して流される。上記選択トランジスタによって、一般的には集積回路（integrated circuit; IC）であるメモリデバイス内に構成されたメモリセルアレイから、いずれか１つのメモリセルを選択することができる。上記選択トランジスタの状態は、一般的には、上記選択トランジスタのゲートに結合されたワード線によって制御される。上記選択トランジスタのドレインは、切り替え活性材料に結合されている。このため、上記選択トランジスタに流れる電流が切り替え活性材料内に伝導し、従って加熱電流パルスが上記トランジスタによって制御される。
【０００７】
上記のようなメモリセルの寸法の微細化は、今日に至るまで継続的な課題である。従来技術において知られている方法の１つとして、セルの遮熱機構を改善することによって加熱処理を加速する方法がある。さらに、電流経路の寸法を制限することによって小さな領域に電流を集約し、これによって切り替え活性材料内の電流密度を高くする試みがなされている。
【０００８】
このようなメモリセルの寸法をさらに微細化し、メモリセルでの動作を改善するために、本発明が必要とされる。
【０００９】
〔本発明の概要〕
本発明の一態様によると、メモリセルアレイを備えた集積回路であって、各メモリセルは切り替え活性材料のバルク（volume）を有しており、当該切り替え活性材料のバルクは、非導電性ナノワイヤ周囲に形成された輪状コンタクトと接触している、集積回路が開示されている。
【００１０】
さらに、複数のメモリセルを備えた集積回路であって、各メモリセルは、切り替え活性材料のバルクと、選択素子と、非導電性材料からなるナノワイヤを囲んでいる、導電性材料からなる層として形成された、導電性材料からなるナノチューブとを有しており、上記切り替え活性材料のバルクは、上記ナノチューブを介して上記選択素子に結合されており、上記ナノチューブの第１の輪状面（ring-shaped front face）は、上記切り替え活性材料のバルクとのコンタクトを形成している、集積回路が開示されている。
【００１１】
さらに、ウェハ上に形成された複数のメモリセルを備えた集積回路であって、本来の上記ウェハの表面は、水平基準面（horizontal reference plane）として機能し、上記各メモリセルは、切り替え活性材料のバルクと、上記複数のメモリセルからいずれか１つのメモリセルを選択する選択素子と、上記切り替え活性材料のバルクを接続する、導電性材料からなるナノチューブとを備えており、上記ナノチューブの回転軸は、上記基準面に対して垂直であり、導電性材料からなる層として形成された上記ナノチューブは、非導電性材料からなるナノワイヤを囲んでおり、上記ナノチューブの第１の端における輪状前面は、上記切り替え活性材料のバルクへのコンタクトを形成している、集積回路が開示されている。
【００１２】
本発明の別の形態によると、ウェハ上に複数のメモリセルを備えた集積回路の形成方法であって、上記ウェハ本来の表面は水平基準面を形成し、各メモリセルは、切り替え活性材料のバルクと、上記複数のメモリセルからいずれか１つを選択する選択素子とを備えており、上記方法は、回転軸が上記基準面に対して垂直に配置されるように、非導電性材料からナノワイヤを形成する工程と、導電性材料からなるナノチューブを、導電性材料からなる層を非導電性材料からなる上記ナノワイヤ周辺に堆積することによって、上記選択素子のドレインに結合されるように形成する工程と、上記ナノチューブの前面が、上記切り替え活性材料のバルクとの輪状コンタクトを形成するように、上記切り替え活性材料のバルクを上記ナノチューブの前面上に堆積する工程とを含んでいる、方法が記載されている。
【００１３】
さらに、ウェハ上に複数のメモリセルを備えた集積回路の形成方法であって、上記ウェハ本来の表面は水平基準面を形成し、各メモリセルは、切り替え活性材料のバルクと、上記複数のメモリセルからいずれか１つを選択する選択素子とを備えており、上記方法は、ソース／ドレインを有する選択素子を形成する工程と、無電解堆積法によって、上記ソース／ドレイン上に触媒を堆積する工程と、回転軸が上記基準面に対して垂直に配置されるように、上記触媒上にナノワイヤを成長する工程と、導電性材料からなる層を、上記ナノワイヤの側壁を覆うように上記ウェハ上に堆積する工程と、異方性スペーサエッチングを行って、上記導電性材料を水平面から除去しながらも、垂直面上には上記材料を広げることによってナノチューブを形成する工程と、上記ナノチューブの前面上に切り替え活性材料のバルクを堆積することによって、上記切り替え活性材料のバルクを上記ナノチューブの前面に結合する工程とを含んでいる、方法が開示されている。
【００１４】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。
【００１５】
〔詳細な説明〕
図１は、ウェハの第１の上面を概略的に示した図である。
【００１６】
図２は、図１に示されている上面にゲート層を堆積した後の状態を概略的に示した図である。
【００１７】
図３は、能動領域（active area）の断面図である。
【００１８】
図４は、図２に示されている上面にＩＬＤのストライプ（ストライプ）を堆積した後の状態を示す図である。
【００１９】
図５は、ギャップ充填シリコンを堆積した後における、図３に示されている断面図である。
【００２０】
図６は、フォトレジストのストライプを堆積した後の状態を示す上面図である。
【００２１】
図７は、シリコンを選択的エッチングして、ギャップ充填シリコンを凹ませた後の状態を示す断面図である。
【００２２】
図８は、スペーサを形成し、そしてギャップ充填シリコン上にシリコンを成長させた後の状態を示す断面図である。
【００２３】
図９は、ＨＦによる浸漬を行ってスペーサを凹ませ、そして触媒を堆積した後の状態を示す断面図である。
【００２４】
図１０は、触媒にナノワイヤが成長された状態を示す断面図である。
【００２５】
図１１は、ナノワイヤを囲む導電性材料からなるチューブを示す断面図である。
【００２６】
図１２は、下部電極コンタクト配置を示す、構造配置の上面図である。
【００２７】
図１３は、下部電極コンタクトの最上部に、切り替え活性材料のバルクを形成した後の状態を示す断面図である。
【００２８】
図１４は、本発明に従って、選択トランジスタ、切り替え活性材料のバルク、および下部電極として導電性材料からなるナノチューブを備えたメモリセルの断面図である。
【００２９】
図１５は、ビット線配置、およびビット線コンタクトを示す上面図である。
【００３０】
〔本発明の詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的またはその他の変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００３１】
図１は、能動領域１１０の配置を示す、ウェハの概略上面図である。能動領域１１０は、ウェハ原材料Ｓｉから形成されている。これらの能動領域は、トレンチ分離（shallow trench isolation; STI）１００内に埋め込まれている。トレンチ分離（ＳＴＩ）１００は、例えば酸化ケイ素ＳｉＯ２などの任意の適切な絶縁材料から形成されている。この処理段階では、ＳＴＩ１００が平面を形成する。この平面は、以下の説明において水平基準としてとして機能する。能動領域１１０は、ゲート酸化物によって覆われている（図１には示さず）が、符号１１０は、能動領域１１０の外形および配置を示している。
【００３２】
図示されているように、能動領域は互い違いになるように配置されている。隣り合う複数の縦列に配置された能動領域同士は、１つの縦列に配置された能動領域の半分の周期性で互い違いに配置されている。
【００３３】
図２は、一組の平行線が複数の能動領域１１０を超えて延びるように、トランジスタゲートが線として形成された後のウェハを示す図である。窒化ケイ素ＳｉＮあるいはその他任意の適切な絶縁材料であってよい適切な絶縁層が、トランジスタゲートを形成している線を覆っている。結果として、図２では、上記線上の絶縁カバー２００が見えるようになる一方、ゲート線はカバー２００の下に隠れている。
【００３４】
破線Ｘ−Ｘ’は、ウェハに延びる切断線の長さおよび方向を示している。この切断線は、図２では紙面に延びている。
【００３５】
図３は、図２に示されている切断線Ｘ−Ｘ’に沿った断面図である。
【００３６】
符号３１０で示されている矢印は、基準面として機能するウェハ面を示している。この面は、ＳＴＩ１００の最上面である。
【００３７】
上述したように、能動領域１１０はＳＴＩ１００内に埋め込まれており、またＳｉＯ２材料からなる薄層によって覆われている。２つの平行なゲート線３２０は、能動領域１１０を超えて延びるとき、それぞれ１つのトランジスタゲートを形成しており、能動領域１１０を超えて延びている。ゲート線３２０は、絶縁材料からなる薄層（従ってゲート絶縁膜を形成している）によって、能動領域１１０から電気的に絶縁されている。ゲート線の材料は、ポリシリコン、あるいはその他任意の適切な導電性材料であってよい。ゲート線の材料はまた、例えばタングステン（Ｗ）などの適切な金属の下のポリシリコン層と、例えば窒化ケイ素ＳｉＮなどの絶縁最上層とからなる様々な層のスタックであってよい。
【００３８】
領域１１０を参照すると、それぞれのゲート線３２０は、１つの選択トランジスタのゲートとして機能している。従って、符号１１０で示されている領域は、隣り合うそれぞれ２つの選択トランジスタの２つの能動領域を形成している。これら２つのトランジスタは、後の処理工程において形成される共通のソースを有する。トランジスタのドレインは、領域１１０の右端と左端とにそれぞれ位置している。従って符号３４０および３４１は、第１および第２のトランジスタそれぞれの能動領域に流れる電流の経路を示している。
【００３９】
上述したように、ゲート線３２０は絶縁材料層２００によって覆われている。ゲート線３２０の側壁は、絶縁スペーサ３３０によって覆われている。絶縁スペーサ３３０は、適切な絶縁材料、好ましくはカバー層に用いられた材料と同じ材料（例えばＳｉＮ）からなる層を堆積し、次に異方性エッチングを行うことによって形成される。異方性エッチングを行うことによって、スペーサの底部領域が最上部領域よりも厚くなる。
【００４０】
ＬＤＤ（低密度ドレイン）構造を有するソース／ドレイン（図示せず）は、当業者には周知である標準的なイオン注入プロセスによって形成される。
【００４１】
次に、例えばＳｉＮなどの適切な絶縁材料からなるライナを必要に応じて堆積して、後のエッチング工程において能動領域を保護することができる。
【００４２】
添付図面は相対的な縮小とはなっていないが、矢印３５０は２つのゲート線３２０間の距離を示している。この距離は、本実施形態では６５ナノメートルであってよい。従って、ハーフピッチサイズは６５ナノメートルである。
【００４３】
後の処理工程では、例えば酸化ケイ素（ＳｉＯ）などの適切な層間絶縁体（interlayer dielectric; ILD）が堆積される。次に、例えば従来の化学的機械研磨（chemical-mechanical polishing; CMP）法を用いて、上記ＩＬＤの表面が平坦化される。
【００４４】
図４は、ウェハ表面の上面を示す図である。図４では、上記構造が隠れないようにＩＬＤは省略してある。図４はまた、ウェハ上に配置されたフォトレジスト４１０のストライプを示している。これらのストライプは、例えばウェハ表面全体にフォトレジスト層を堆積した後にリソグラフィおよびエッチング工程を行う、従来の処理方法によって形成されている。次に、エッチングによってＩＬＤ材料が除去される。このときＩＬＤは、フォトレジストによってストライプの下に維持される。
【００４５】
フォトレジストが除去された後、例えば化学気相成長法（chemical vapor deposition; CVD）を用いて、上記構造上にシリコンが堆積される。これによって、ストライプ４１０下のＩＬＤとゲート線３２０との間の隙間が充填される。次に、従来のＣＭＰ処理によって、シリコンからなる上記層が、ゲート線カバー２００を基準にして平坦化される。
【００４６】
図５は、切断線Ｘ−Ｘ’に沿った断面図であって、堆積された上記シリコン層を平坦化した後における状態を示す図である。このように、ゲート線間の隙間は、符号５１０ａ、５１０ｂ、および５１０ｃで示されているようにシリコンによって充填される。５１０ａおよび５１０ｃはそれぞれ、共通のソース５１０ｂを有するトランジスタのドレインコンタクトとして機能する。
【００４７】
図６は、フォトレジスト層６１０を堆積および構造化した後における、上記構造面の上面を示す図である。フォトレジスト層６１０は、次の処理工程においてビット線コンタクトが形成される領域を保護するために形成される。上記メモリ素子コンタクトは、ゲート線スタックとＩＬＤとの間に堆積されたシリコン５１０上に形成される。メモリセルは、このようにシリコン５１０上に形成される。
【００４８】
フォトレジスト６１０のストライプが図示されているように形成された後、選択的にエッチングによってシリコン５１０が凹まされる。これは図７にも示されている。図７は、フォトレジストストライプを形成した後にシリコンの選択的エッチングを行う上述の処理工程後の状態を示す、図５の断面図である。この選択的エッチングは、ドライエッチング、化学エッチング、例えば反応性イオンエッチング（reactive ion etching; RIE）であってよい。シリコンを上記のように選択的エッチングすることによって、フォトレジスト層によって覆われていないシリコン５１０が凹まされる。このように、シリコン５１０ａおよび５１０ｃの上部は覆われていないため凹まされ、シリコン５１０ｂはそのまま残される。上記エッチング処理は、シリコン５１０ａおよび５１０ｃの高さを大幅に低くし、上記シリコン領域５１０ａおよび５１０ｃ上により大きな開口部が形成されるように行われる。
【００４９】
図８は、従来の酸素プラズマ処理によってフォトレジストストライプを除去し、シリコン５１０ａおよび５１０ｃの最上部および絶縁スペーサ３３０間に水平にスペーサ８１０を形成した後の状態を示す、図７の断面図である。これらのスペーサ８１０は、絶縁スペーサ３３０において説明した従来の処理方法を用いて、例えばＳｉＯ２またはＳｉＮなどの任意の適切な材料から形成することができる。
【００５０】
スペーサ８１０が形成された後、スペーサ８１０間の残りの隙間がほぼ充填されるように、シリコン５１０ａおよび５１０ｃ上にシリコン８２０がエピタキシャル成長される。シリコン５１０ｂ上には、シリコン８３０が成長される。次に、コバルトシリコン（ＣｏＳｉ）またはニッケルシリコン（ＮｉＳｉ）によるサリサイド化（salicidation）を行うことによって接触抵抗が低減される。上記サリサイド化は、シリコン表面のみにおいて行われるため、自己整合である。
【００５１】
図９は、上記構造上にフォトレジスト層、特にストライプ９１０が堆積された後の状態を示す概略断面図である。図９では、これらストライプ９１０は紙面に突入する方向に延びており、また後にビット線コンタクトが形成される上記構造を、スペーサ８１０およびシリコン８２０の周辺領域を除いて覆っている。スペーサ８１０およびシリコン８２０の周辺領域は、後にメモリセルと接触する領域、特に切り替え活性材料のバルクを結合するためのコンタクトを形成する領域である。
【００５２】
フォトレジストストライプ９１０が形成された後、シリコン８２０とスペーサ８１０との間に狭い溝９２０が形成されるように、希フッ化水素（ＨＦ）浸漬によってスペーサ８１０が凹まされる。示されている図とは異なり、上記溝は鈍角ではなく鋭角を有している。
【００５３】
次に、上記溝を形作るために、ナノワイヤまたはナノファイバまたはナノチューブを形成するための適切な触媒９３０が、シリサイド化された領域８２０上に堆積される。上記触媒は、例えばＴｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｃｕ、Ｃｏ、Ｃｒ、Ｈｆ、Ｉｒ、Ｍｎ、Ｍｏ、Ｎｉ、Ｒｈ、Ｔａ、Ｗ、Ｚｒなどの金属を形成するシリサイドであってよく、例えば選択的無電解堆積法によって、シリサイド化された領域８２０上のみに堆積されるようにすることができる。これは、例えばＵＳ６、７８７、４５０によって知られている。なお、任意の適切な堆積方法によって、任意の適切な触媒を用いて、ナノチューブまたはナノワイヤまたはナノファイバを成長させることができる。
【００５４】
図１０は、従来の方法によってフォトレジストが除去される、次の処理工程を示している。さらに、上記触媒が加熱されて凝固される。これによって、ナノワイヤ１０１０が触媒上に成長される前に、触媒のベース領域が微細化される。ナノワイヤ１０１０の成長は、例えば、Charles M.による「Nanowire Superlattices」、Lieber in NANO LETTERS, Vol. 2 No. 2, February 2002、あるいはYi Cuiらによる「Diameter-controlled synthesis of single-crystal silicon nanowires」、Applied Physics Letters, Vol 78 No 75, 9 April 2001、あるいはGautam Gundiahらによる「Synthesis and characterization of silicon carbide, silicon oxynitride and silicon nitride nanowires」、J.Mater. Chem., 2002, 12, 1606-1611、あるいはHan-Kyu Seongによる「Optical and electrical transport properties in silicon carbide nanowires」、Applied Physics letters Vol 85, No 7、あるいはSun XHらによる「Formation of Silicon Carbide Nanotubes and Nanowires via Reaction of silicon (from Disproportionation of Silicon Monoxide) with Carbon Nanotubes」、J Am Chem Soc. 2002 Dec 4, 14464-71、あるいはYingjiu Zhangらによる「A Simple Method To Synthesize Nanowires」、by Chem. Mater. 2002, 14, 3564-3568、あるいはChandana Rathらによる「Si-N nanowire formation from Silicon nano and microparticles」、Mat. Res. Soc. Symp. Proc. Vol 789 2004 Materials Research Society N3.20.1、あるいはRenzhi Maらによる「Investigation on the growth of Boron Carbide Nanowires」、Chem. Mater. 2002, 14, 4403-4407、あるいはJ.Q. Huらによる「Fabrication of ZnS/SiC nanocables, SiC-shelled ZnS nanoribbos (and sheets), and SiC nanotubes (and tubes)」、Applied Physics Letters Vol. 85, No 14, October 2004、あるいはWeiqiang Hanらによる「Synthesis of boron nitride nanotubes from carbon nanotubes by a substitution reaction」、Applied Physics Letters Vol 73, No 21 of 23 November 1998に記載されている方法によって行うことができる。
【００５５】
ナノワイヤ１０１０は、非導電体または半導体である。任意の非導電性シリコン誘導体（例えばＳｉＮ）などの非導電性材料を用いることも可能であるが、真性シリコンナノワイヤが好ましい。
【００５６】
ナノワイヤは一般的に、直径が３０ナノメートル、高さが５０〜２００ナノメートルである。
【００５７】
図１１は、導電性材料からなるナノチューブ１１１０がナノワイヤ１０１０周囲に形成された後の状態を示す、切断線Ｘ−Ｘ’に沿った断面図である。ナノワイヤ１０１０は、導電性材料からなるライナを堆積することによってナノチューブ１１１０を形成するための成形型またはモールドとして用いられる。上記ライナは、まずチップの表面全体を覆う。次に、異方性スペーサエッチングによって、あらゆる水平面から導電性材料が除去される。しかしこのとき、垂直面における導電性材料の大部分は残され、これによってチューブが形成される。導電性材料からなるチューブ１１１０は、このようにナノワイヤ１０１０周囲に形成される。ナノワイヤの方向によると、チューブの回転軸は、上記基準面に対して垂直である。
【００５８】
上記ナノチューブの導電性材料は、任意の適切な導電性材料であってよいが、窒化チタン（ＴｉＮ)が好ましい。ナノチューブの導電性材料は、化学気相成長法（ＣＶＤ）または原子層堆積法（atomic layer deposition; ALD）によって堆積可能であり、これらの堆積法を用いることによって、堆積する層の厚さを良好に制御することができる。一般的に、堆積されるＴｉＮ層の厚さは１０ナノメートル未満、好ましくは５ナノメートル未満、そして特に好ましくは２ナノメートル未満である。
【００５９】
スペーサ８１０と、シリコン８２０および触媒９３０との間にあるそれぞれの溝は、ナノチューブの導電性材料によって充填されている。ナノチューブ１１１０は、このようにシリコン８２０、５１０ａ、５１０ｃとの良好な電気的接続を得る。上述したように、シリコン５１０ａは第１のトランジスタのドレインであり、シリコン５１０ｃは第２の選択トランジスタのドレインである。この結果、チューブ１１１０は、第１および第２のトランジスタのドレインにそれぞれ結合される。このように、各ナノチューブ１１１０は、トランジスタのドレインとのコンタクトを形成し、また後に明らかとなるように、相変化材料のバルクへのコンタクトを形成する。
【００６０】
さらに、導電性材料からなるスペーサ１１２０が、シリコン８３０の側壁に形成されている。これらのスペーサは、ＴｉＮ層を堆積した際の副産物としてではあるが、意図的に形成されたものである。これらのスペーサは、特定の目的を果たすものではなく、また何らの弊害ともならないため特に処置はしない。
【００６１】
図１２は、ナノワイヤ１０１０および輪状コンタクト、すなわちナノチューブ１１１０が形成された後の配置を示す、チップ表面の上面図である。さらに、シリコン８３０、８３０のブロックの周囲にはスペーサ１１２０が配置されている。シリコン８３０上には、後の処理工程においてビット線が形成される。
【００６２】
次に、図１３に示されているように、上記構造上に層間絶縁体（ＩＬＤ）１３１０が堆積され、そして例えばＣＭＰプロセスなどの従来の方法によって平坦化される。この平坦化は、それぞれ、ナノチューブ１１１０およびナノワイヤ１０１０の最上部において停止される。従って上記ＩＬＤは、輪状コンタクト（ナノチューブ）１１１０によって囲まれたナノワイヤ１０１０を除いて、上記構造全体を覆っている。このため上面図では、層間絶縁体１３１０内に埋め込まれたナノチューブ１１１０によって囲まれたナノワイヤ１０１０のみしか見えない。
【００６３】
さらに上記断面図は、ナノチューブ１１１０の輪状面と接触している切り替え活性材料のバルク１３２０を示している。切り替え活性材料のバルクを形成するためには、輪状コンタクトの窒化チタンおよびナノワイヤ１０１０の材料（真性シリコンであってよい）が選択的にエッチングされ、これによって全ての輪状コンタクト１１１０の上方における上記構造表面に凹部（recess）が形成される。従って、この凹部の底部は、ナノワイヤ１０１０およびナノチューブ１１１０の輪状面によって形成されている。上記凹部を形成するのに続いて、上記構造上に切り替え活性材料が堆積されて、これら凹部が充填される。上記切り替え活性材料は、従来用いられている任意の切り替え活性材料であってよいが、相変化材料であることが好ましく、また従来の任意の処理方法によって堆積することができる。次に、凹部内に堆積されずに上記構造表面上に堆積された余剰の相変化材料を除去するために、例えばＣＭＰなどの従来の処理方法によってチップ表面が平坦化される。
【００６４】
図１４は、切り替え活性材料のバルク１３２０をワード線に結合するためのさらなる処理を行った後の状態を示す断面図である。
【００６５】
例えばタングステン（Ｗ）からなるストライプ１４１０は、切り替え活性材料のバルク１３２０との上部電極コンタクトを形成しており、絶縁材料からなるストライプ１４２０により覆われている。ストライプ１４２０は、窒化ケイ素ＳｉＮであってもよい。このとき、１つのストライプが、切り替え活性材料の複数のバルクを接続するように形成される。図１４では、ストライプ１４１０およびその絶縁カバー１４２０が、紙面に突入する方向に延びている。これらは、従来の方法工程、すなわち層を堆積した後にリソグラフィおよびエッチングを行う方法によって形成されている。
【００６６】
次に、任意の適切な絶縁材料、好ましくは絶縁カバー１４２０と同じ材料からなる絶縁スペーサ１４３０が、１４１０と１４２０とからなるスタックの側壁に形成される。このとき、スペーサ１４３０は、タングステンからなるストライプの側壁を絶縁するように形成される。これらのスペーサは、ゲート線３２０の側壁におけるスペーサ３３０の形成について説明した方法のような、従来の方法によって形成することができる。
【００６７】
次に、上記構造上に、従来の方法によって任意の適切な絶縁材料（例えば酸化ケイ素ＳｉＯ）からなる層間絶縁体１４４０の別の層が堆積され、そして絶縁カバー１４２０の最上部に対して平坦化される。
【００６８】
上記トランジスタをビット線に結合するために、従来のリソグラフィ処理およびエッチングを用いて層間絶縁体層１４４０および１３１０内にビアを形成することによって、ビット線コンタクト１４５０が形成される。このエッチングは、絶縁カバー１４２０およびスペーサ１４３０の材料に対して選択的に行われる。このため、理想とする位置から大幅なミスアラインメントが生じた場合においても、絶縁カバー１４２０およびスペーサ１４３０が破損することはない。次に、例えばタングステン（Ｗ）などの適切な導電性材料が上記ビアに充填される。そして、余剰の導電性材料を除去するために、例えば前述した従来の方法によって、上記構造の表面が再び平坦化される。
【００６９】
必要に応じて、上記ビアにタングステンが充填される前に、上記ビアの壁に窒化チタン（ＴｉＮ）からなるライナが形成されることが好ましい。このライナは、ビアを充填するために用いられるタングステンがシリコン５１０ｂと反応しないように、ビアの底面（ground）上に形成されることが特に好ましい。従って上記ＴｉＮ層は、シリコン５１０ｂのための保護被覆として機能する。
【００７０】
最後に、上記構造上にビット線１４６０が形成される。図示されているビット線は、図の平面の前方および後方に位置する複数のビット線を表すものである。また各ビット線は、複数のビット線コンタクト１４５０を結合している。図では、ビット線１４６０は図の平面と平行して延びており、隣り合う複数のメモリセルの別のビット線コンタクト１４５０と結合している。ゲート線３２０はワード線として機能するため、ビット線１４６０はワード線に直交して配置されている。ビット線１４６０は、従来の処理工程、すなわち適切な導電性材料からなる層を堆積した後にリソグラフィ処理およびエッチング工程を行うことによって形成することができる。
【００７１】
このように、複数のメモリセル、特に相変化ＲＡＭセルを備えた集積回路を形成することができる。各メモリセルは、切り替え活性材料のバルク１３２０と、複数のセルから１つのメモリセルを選択するための選択トランジスタを備えている。上記実施形態において説明したように下部電極コンタクトであるナノチューブ１１１０の表面は、切り替え活性材料のバルク１３２０と接触する１つの電極を形成している。これらのナノチューブは、まず、後にナノチューブ１１１０のためのモールドとして機能するナノワイヤ１０１０を形成することによって形成される。ナノチューブ１１１０は選択トランジスタのドレインに接触しているため、切り替え活性材料のバルク１３２０は、導電性のナノチューブを介して、選択トランジスタのドレインに結合されている。
【００７２】
あるいは、選択トランジスタの代わりに、ダイオードなどのその他の選択素子を用いることができる。ダイオードの電流電圧特性（低電圧において低電流（＝Ｉｏｆｆ）、高電圧において高電流（＝Ｉｏｎ））によって、ＩｏｎとＩｏｆｆとの比率が例えば１Ｅ８（１×１０８）となる。これは、選択デバイスの比率としては十分すぎるものである。この場合、選択トランジスタ形成の必要がなくなる。選択素子としては、垂直ダイオード、より具体的には垂直ｐｎダイオードを用いると特に有利である。このような垂直ダイオードを形成するために、ＳＴＩ領域によって分離された、ヘビーｎドープされた能動領域シリコン線のアレイが形成され、ワード線を構成する。ＩＬＤ層（例えばＳｉＯ２）を堆積した後、従来のリソグラフィおよびエッチング処理によって、ヘビーｎドープされた能動領域部分を開口することによって、複数のコンタクトホールが形成される。次の工程では、ｎドープされて開口された能動領域上に、ＣＶＤ法と共に選択的エピタキシャル法を用いて単結晶シリコンを成長させることによって、上記コンタクトホールが充填される。標準的な選択的エッチング処理によってシリコンを凹ませた後、２つの連続したイオン注入工程（深い第１のｎ＋注入と、浅い第２のｐ＋注入）によって、上記コンタクトホール内に垂直ｐｎダイオードが形成される。次に、他の好ましい実施形態において既に説明したように、切り替え活性成分（elements）の生成が継続される。
【００７３】
選択デバイスの具体的な実施形態について説明してきたが、当業者であれば、他の様々な適切な選択素子を用いることができることについて理解するであろう。
【００７４】
切り替え活性材料のバルク１３２０、または切り替え活性材料のバルク１３２０の一部のみを加熱する加熱電流が、ビット線１４６０およびビット線コンタクト１４５０を介して、シリコン５１０ｂに流れる。シリコン５１０ｂは、隣り合う２つのトランジスタのソースと見なすことができる。ゲート線３２０のいずれか１つあるいは両方が適切な電位を有している場合は、能動領域１１０内に導電性チャネルが形成される。従って上記電流は、５１０を介して、５１０ａまたは５１０ｃのいずれか１つ、あるいはこれら両方、さらに９３０へ流れる。その後、上記電流は９３０の側壁を介して、切り替え活性材料のバルク１３２０の下部電極コンタクトを形成するチューブ１１１０へ流れる。上記電流により、上記切り替え材料は、接地電極または基準電極を形成する上部電極コンタクト１４１０を介して、接地電位または基準電位を有したままになる。そして、上記電流は、図１４において紙面に突入する方向に延びている。
【００７５】
図１５は、配置を示す上記構造の上面図である。この図では、各ビット線１４６０は１つのビット線コンタクト１４５０に結合されているが、各ビット線１４６０は複数のビット線コンタクト１４５０、すなわちビット線方向において複数のメモリセルに結合されている。この上面図では、その他のビット線コンタクトは示されていない。各ビット線１４６０は、ビット線の電圧または電流レベルを検出するために、論理回路（logic）（図示せず）にさらに結合されている。
【００７６】
図１５では、ビット線１４６０間の隙間を充填する層間絶縁体の別の層は、その下にある層が隠れないように省略されている。
【００７７】
ビット線コンタクト１４５０の周囲は、非導電性層間絶縁体１４４０内に埋め込まれている。
【００７８】
最後に、切り替え活性材料のバルクの上部電極コンタクトを覆う絶縁カバーストライプ１４２０が示されている。
【００７９】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００８０】
【図１】ウェハの第１の上面を概略的に示した図である。
【図２】図１に示されている上面にゲート層を堆積した後の状態を概略的に示した図である。
【図３】能動領域の断面図である。
【図４】図２に示されている上面にＩＬＤのストライプ（ストライプ）を堆積した後の状態を示す図である。
【図５】ギャップ充填シリコンを堆積した後における、図３に示されている断面図である。
【図６】フォトレジストのストライプを堆積した後の状態を示す上面図である。
【図７】シリコンを選択的エッチングして、ギャップ充填シリコンの上部を除去した後の状態を示す断面図である。
【図８】スペーサを形成し、そしてギャップ充填シリコン上にシリコンを成長させた後の状態を示す断面図である。
【図９】ＨＦによる浸漬を行ってスペーサ上部を除去し、そして触媒を堆積した後の状態を示す断面図である。
【図１０】触媒にナノワイヤが成長された状態を示す断面図である。
【図１１】ナノワイヤを囲む導電性材料からなるチューブを示す断面図である。
【図１２】下部電極コンタクト配置を示す、構造配置の上面図である。
【図１３】下部電極コンタクトの最上部に、切り替え活性材料のバルクを形成した後の状態を示す断面図である。
【図１４】本発明に従って、選択トランジスタ、切り替え活性材料のバルク、および下部電極として導電性材料からなるナノチューブを備えたメモリセルの断面図である。
【図１５】ビット線配置、およびビット線コンタクトを示す上面図である。
【図１】
2008172218.tif 000003
【図２】
2008172218.tif 000004
【図３】
2008172218.tif 000005
【図４】
2008172218.tif 000006
【図５】
2008172218.tif 000007
【図６】
2008172218.tif 000008
【図７】
2008172218.tif 000009
【図８】
2008172218.tif 000010
【図９】
2008172218.tif 000011
【図１０】
2008172218.tif 000012
【図１１】
2008172218.tif 000013
【図１２】
2008172218.tif 000014
【図１３】
2008172218.tif 000015
【図１４】
2008172218.tif 000016
【図１５】
2008172218.tif 000017