(57)【要約】【課題】  十分なドレイン耐圧が得られる半導体装置を提供する。【解決手段】  半導体基板１１の主面に形成された第１導電型の第１半導体層１２と、第１半導体層１２上に形成された第２導電型の第２半導体層１３と、第２半導体層１３側に第１電極および制御電極を有し、且つ第１半導体層１１側に第２電極を有するトランジスタＭ１と、トランジスタＭ１を取り囲み、第２半導体層１３から第１半導体層１２に達する絶縁性領域１４と、絶縁性領域１４を取り囲み、第２半導体層１３から第１半導体層１２に達する第１導電型の導電性領域１５とを具備する。  絶縁性領域１４の上側面に電界を集中させて、ドレイン耐圧を向上させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記第２半導体層側に第１電極および制御電極を有し、且つ前記第１半導体層側に第２電極を有するトランジスタと、
前記トランジスタを取り囲み、前記第２半導体層から前記第１半導体層に達する絶縁性領域と、
前記絶縁性領域を取り囲み、前記第２半導体層から前記第１半導体層に達する第１導電型の導電性領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１半導体層の不純物濃度がＮ１（ａｔｏｍｓ／ｃｍ３）、前記第２半導体層の不純物濃度がＮ２（ａｔｏｍｓ／ｃｍ３）、前記第１半導体層と前記第２半導体層のｐｎ接合面が無限平面であるときのｐｎ接合の耐圧Ｘを、Ｘ＝εＥｃｒｉｔ２／２ｑＮ１（但し、Ｎ１≫Ｎ２、ε：半導体の誘電率（Ｆ／ｍ）、ｑ：電子の電荷（Ｃ）、Ｅｃｒｉｔ：半導体の臨界電界（Ｖ／ｍ））としたとき、
前記絶縁性領域の幅Ｔ（μｍ）が、０．００２Ｘ≦Ｔ≦０．０２Ｘ、であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁性領域が、空隙であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁性領域が、誘電体であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記誘電体が、シリコン酸化膜またはシリカ粒子であることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にパワートランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高電圧で大電流を制御するパワートランジスタは、トランジスタがオフの時のドレイン・ソース間のブレークダウン耐圧が高いことが要求される。
【０００３】
一般に、パワートランジスタは半導体基板上に形成された電界緩和層をドレイン電位とし、電界緩和層上に形成された電界緩和層と反対の導電型のベース領域をソース電位としている。  
パワートランジスタがオフ時に電界緩和層とベース領域との接合に高電圧が印加されると、主に電界緩和層に空乏層を伸ばすことにより必要なドレイン・ソース間耐圧を得ている。
【０００４】
従来、半導体基板上に半導体層をエピタキシャル法により形成し、半導体層の表面にベース領域を形成し、ベース領域の外周部に電界を緩和させる構造を形成した半導体装置が知られている（例えば、特許文献１または特許文献２参照。）。
【０００５】
特許文献１に開示された半導体装置は、ｎ型半導体基板上に形成されたｐ型半導体層と、ｐ型半導体層に形成された第１のｎ型ベース領域と、第１のｎ型ベース領域を離間して取り囲む第２のｎ型ベース領域と、第２のｎ型ベース領域の表面からｎ型半導体基板に至る傾斜溝を備え、傾斜溝の側壁に沿って形成されたｎ型層とを具備している。  
このｎ型層により、ｎ型半導体基板と第２のｎ型ベース領域とを電気的に接続して、傾斜溝には電界がかからない構造となっている。
【０００６】
特許文献２に開示された半導体装置は、パワートランジスタ領域の外周を取巻く外周溝を有し、ベース領域と電界緩和層とを形成するｐｎ接合面が、装置の基板に平行な平面状をなす部分で、外周溝によって切断されている。
【０００７】
然しながら、特許文献１または特許文献２に開示された半導体装置は、十分な耐圧を確保するように設計するとオン抵抗が高くなるという問題がある。
【特許文献１】特開平２−２２８６９号公報（６頁、図１Ｅ）
【特許文献２】特許第３０３１２８２号公報（４−５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、十分なドレイン耐圧が得られる半導体装置を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置では、半導体基板の主面に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記第２半導体層側に第１電極および制御電極を有し、且つ前記第１半導体層側に第２電極を有するトランジスタと、前記トランジスタを取り囲み、前記第２半導体層から前記第１半導体層に達する絶縁性領域と、前記絶縁性領域を取り囲み、前記第２半導体層から前記第１半導体層に達する第１導電型の導電性領域と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、十分なドレイン耐圧が得られる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は本発明の実施例１に係る半導体装置の構成を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。本実施例は、パワーＭＯＳトランジスタを有する半導体装置の例である。
【００１３】
図１に示すように、本実施例の半導体装置１０は、例えばキャリア濃度４Ｅ１９ｃｍ−３のｎ型シリコン基板１１の主面に形成された、例えば厚さ１．５μｍ、キャリア濃度３Ｅ１６ｃｍ−３のｎ型第１半導体層（以下、ｎ型電界緩和層という）１２と、ｎ型電界緩和層１２上に形成された、例えば厚さ１μｍ、キャリア濃度１Ｅ１７ｃｍ−３のｐ型第２半導体層（以下ｐ型ベース層、という）１３と、このような半導体基板に形成された縦型の絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジスタという）Ｍ１と、ＭＯＳトランジスタＭ１を取り囲み、ｐ型ベース層１３からｎ型電界緩和層１２に達する絶縁性領域１４と、絶縁性領域１４を取り囲み、ｐ型ベース層１３からｎ型電界緩和層１２に達する、例えばキャリア濃度４Ｅ１９ｃｍ−３のｎ型導電性領域１５を具備している。
【００１４】
ＭＯＳトランジスタＭ１は、ｐ型ベース層１３からｎ型電界緩和層１２に達するトレンチの内壁に形成されたゲート絶縁膜１６と、トレンチの内部に充填されたゲート電極（制御電極）１７と、ゲート電極１７の周りのｐ型ベース層１３に形成されたｎ型ソース領域（第１電極）１８とを具備している。
【００１５】
ゲート電極１７およびソース領域１８は層間絶縁膜１９で保護され、層間絶縁膜１９上にゲート電極パッド（図示せず）およびソース電極パッド（図示せず）が形成されている。更に、半導体基板の上面が絶縁膜２０で覆われている。
【００１６】
ｎ型シリコン基板１１はｎ型ドレイン領域（第２電極）となり、ｎ型シリコン基板１１の主面と反対の面にはドレイン電極端子２１が形成されている。
【００１７】
ＭＯＳトランジスタＭ１の外周部は、終端構造としてｐ型ベース層１３からｎ型電界緩和層１２に達する絶縁性領域１４と、ｎ型導電性領域１５がＭＯＳトランジスタＭ１を取り囲むように隣接して形成されている。
【００１８】
絶縁性領域１４は誘電体からなり、例えばｐ型ベース層１３に形成された溝に埋め込まれたシリコン酸化膜である。
【００１９】
ゲート電極１７と絶縁性領域１４との距離Ｌは、有効領域（ＭＯＳトランジスタＭ１がオン状態のときに電流が流れる領域）より大きく設定されている。
【００２０】
ｐ型ベース層１３は、深さ方向のキャリア濃度分布がほぼ一定になるように形成されている。
【００２１】
これにより、ｎ型シリコン基板１１に対して垂直に形成されたｎ型導電性領域１５によりｐｎ接合に沿った空乏層の伸びを終端し、電界強度が最大になる領域をｎ型導電性領域１５内から絶縁性領域１４内に移動させることができるので、十分なドレイン耐圧を有し、且つオン抵抗が低いＭＯＳトランジスタＭ１を得ることが可能である。
【００２２】
図２乃至図４はｐ型ベース領域１３とｎ型電界緩和層１２のｐｎ接合の空乏層をシミュレーションした結果を示す図で、図２は終端構造が絶縁性領域１４およびｎ型導電性領域１５を有する本実施例を示す図、図３は終端構造が絶縁性領域１４のみを有する従来例１を示す図、図４は終端構造がｎ型導電性領域１５のみを有する従来例２を示す図である。各図において、（ａ）は電界分布を示す図、（ｂ）は等電位線を示す図である。
【００２３】
図２および図３のシミュレーション条件は、絶縁性領域１４の幅Ｔが１μｍ、絶縁性領域１４とゲート電極１７との距離Ｌが９μｍ、逆バイアス電圧が６０Ｖである。  
図４のシミュレーション条件は、ｎ型導電性領域１５とゲート電極１７との距離Ｌが９μｍ、逆バイアス電圧が６０Ｖである。
【００２４】
なお、図２乃至図４中、開口２０ａは絶縁膜２０に設けられたコンタクトホールであり、図２および図４ではｎ型導電性領域１５を、図３では絶縁性領域１４の外側ｐ型ベース層１３をそれぞれ所定の電位、例えばドレイン電位に固定する端子を形成するために設けたものである。  
ｎ型導電性領域１５または絶縁性領域１４の外側ｐ型ベース層１３をドレイン電位に固定することにより、半導体装置１０の外周部での電界の発生が抑制される。
【００２５】
図２乃至図４から明らかなように、ｐｎ接合の空乏層の等電位線２２はｐ型ベース領域１３とｎ型電界緩和層１２のｐｎ接合面に沿って水平方向に伸びていき、終端部に近づくほど大きい曲率を有し、終端部近傍で集中し密度が高くなっている。
【００２６】
具体的には、本実施例および従来例１では、等電位線２２は絶縁性領域１４の内部で集中し密度が高くなっている。一方、従来例２では、等電位線２２はｎ型導電性領域１５の側面に集中し密度が高くなっている。
【００２７】
これに応じて、本実施例では、ｎ型導電性領域１５側の絶縁性領域１４の上側部２３に電界が集中している。一方、従来例１では、本実施例と同様に絶縁性領域１４の上側部２４に電界が集中しているが、更に絶縁性領域１４を超えて半導体装置１０の端部２５まで電界が伸びている。従来例２では、ｎ型導電性領域１５の上側部２６に電界が集中している。
【００２８】
これにより、半導体装置１０においては、絶縁性領域１４のシリコン酸化膜の降伏電圧はｎ型導電性領域１５のシリコンよりはるかに高いため、ＭＯＳトランジスタＭ１の十分なドレイン耐圧を得ることが可能である。
【００２９】
更に、半導体装置１０の端部２５まで伸びる電界が存在しないため、端部のダメージ、例えば破砕層に電位勾配が発生してリーク電流が生じることがなく、ＭＯＳトランジスタＭ１の十分なドレイン耐圧を安定して維持することが可能である。
【００３０】
図５は、ＭＯＳトランジスタＭ１のドレイン耐圧をシミュレーションした結果を従来例１および従来例２と比較して示す図である。  
図の縦軸はゲート電圧を０Ｖとして、１０μＡのドレイン電流が流れるときのドレイン・ソース間電圧Ｖｄｓｓであり、Ｖｄｓｓが大きいほどＭＯＳトランジスタＭ１のドレイン耐圧が高いことを示している。  
図の理想条件とは、ｎ型電界緩和層１２とｐ型ベース領域１３のｐｎ接合の耐圧が、ｎ型電界緩和層１２の不純物濃度Ｎ１（ａｔｏｍｓ／ｃｍ３）がｐ型ベース領域１３の不純物濃度Ｎ２（ａｔｏｍｓ／ｃｍ３）より十分大きく、ｐｎ接合面が無限平面であると仮定した下記式で表わされることを意味している。  
Ｘ＝εＥｃｒｉｔ２／２ｑＮ１
但し、εは半導体の誘電率（Ｆ／ｍ）、ｑは電子の電荷（Ｃ）、Ｅｃｒｉｔは半導体の臨界電界（Ｖ／ｃｍ）である。
【００３１】
図５に示すように、本実施例ではドレイン耐圧としてＶｄｓｓ＝６９．６Ｖが得られた。一方、従来例１および従来例２ではドレイン耐圧はＶｄｓｓ＝６８．５Ｖおよび６６．９Ｖと低下している。
【００３２】
ドレイン耐圧のシミュレーション結果より、本実施例は従来例１および従来例２よりドレイン耐圧が向上することが認められた。  
また、理想条件でのｐｎ接合の耐圧Ｘは７０．５Ｖと見積もられることから、本実施例のドレイン耐圧は理想条件でのｐｎ接合の耐圧Ｘに略等しく、十分なドレイン耐圧であることが分かる。
【００３３】
更に、絶縁性領域１４の幅Ｔを０．１〜１００μｍの範囲で変化させてＭＯＳトランジスタＭ１のドレイン耐圧をシミュレーションした結果より、絶縁性領域１４の幅Ｔが０．００２Ｘ≦Ｔ≦０．０２Ｘであれば、理想条件でのｐｎ接合の耐圧Ｘに略等しいドレイン耐圧が得られることが判明した。
【００３４】
絶縁性領域１４の幅Ｔが０．００２Ｘより小さくなると、絶縁性領域１４における電界強度が増しドレイン耐圧は従来例２と変わらなくなる。  
絶縁性領域１４の幅Ｔが０．０２Ｘより大きくなると、終端構造占有面積比率が大きくなり、オン抵抗が従来例１と変わらなくなるためである。
【００３５】
次に、半導体装置１０の製造方法について詳しく説明する。図６乃至図１３は半導体装置１０の製造工程を順に示す断面図である。
【００３６】
図６に示すように、例えばキャリア濃度４Ｅ１９ｃｍ−３のｎ型シリコン基板１１上に、気相成長法により、例えばｎ型不純物としてＰ（燐）を添加してキャリア濃度３Ｅ１６ｃｍ−３、厚さ１．５μｍのｎ型電界緩和層１２を形成する。
【００３７】
次に、ｎ型電界緩和層１２上に、気相成長法により、例えばｐ型不純物としてＢ（ホウ素）を添加してキャリア濃度１Ｅ１７ｃｍ−３、厚さ１．０μｍのｐ型ベース層１３を形成する。
【００３８】
次に、図７に示すように、ｐ型ベース層１３上にフォトリソグラフィ法により、例えば幅Ｌ２が２μｍ程度の矩形枠状の開口３０を有するレジスト膜３１を形成する。  
次に、レジスト膜３１をマスクとして、イオン注入法により、例えばｎ型不純物としてＡｓ（砒素）を、例えば５７０ｋｅＶで２Ｅ１３ｃｍ−２注入する。  
次に、ｐ型ベース層１３の表面を絶縁膜で保護した後９５０℃で熱処理することにより、ｐ型ベース層１３からｎ型電界緩和層１２に達する、キャリア濃度４Ｅ１９ｃｍ−３のｎ型導電性領域１５を形成する。
【００３９】
次に、図８に示すように、ｎ型導電性領域１５に囲まれた領域の中央部にフォトリソグラフィ法により、開口３２を有するレジスト膜３３を形成する。  
次に、レジスト膜３３をマスクとして、イオン注入法により、例えばｎ型不純物としてＡｓ（砒素）を、例えば４０ｋｅＶで５Ｅ１５ｃｍ−２注入し、９００℃て熱処理することにより、ｎ型ソース領域１８を形成する。
【００４０】
次に、図９に示すように、ｎ型ソース領域１８の中央部にフォトリソグラフィ法により、開口３４を有するレジスト膜３５を形成する。  
次に、レジスト膜３５をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により、ｐ型ベース層１３からｎ型電界緩和層１２に達するトレンチ３６を形成する。
【００４１】
次に、図１０に示すように、トレンチ３６の内壁にゲート絶縁膜１６を形成し、トレンチ３６の内部に、例えばＣＶＤ（Chemical vapor Deposition）法により導電性ポリシリコンを充填してゲート電極１７を形成する。
【００４２】
次に、図１１に示すように、ゲート電極１７およびソース領域１８を層間絶縁膜１９で被覆した後、ｎ型シリコン基板１１上に絶縁膜２０を形成する。
【００４３】
次に、図１２に示すように、絶縁膜２０上にフォトリソグラフィ法により、ｎ型導電性領域１５に内接する矩形枠状の開口３７を有するレジスト膜３８を形成する。  
次に、レジスト膜３８をマスクとして、例えばＲＩＥ法により、ｐ型ベース層１３からｎ型電界緩和層１２に達するトレンチ３９を形成する。
【００４４】
次に、図１３に示すように、トレンチ３９の内壁に、例えば熱酸化法によりシリコン酸化膜４０を形成した後、トレンチ３９の内部に、例えばＣＶＤ法によりシリコン酸化膜を埋め込むことにより絶縁性領域１４を形成する。  
次に、ゲート電極パッド（図示せず）、ソース電極パッド（図示せず）およびドレイン電極端子２１を形成することにより、ｐ型ベース層１３からｎ型電界緩和層１２に達する絶縁性領域１４およびｎ型導電性領域１５で２重に囲われたＭＯＳトランジスタＭ１を有する半導体装置１０が完成する。
【００４５】
以上説明したように、本発明の実施例１に係る半導体装置１０は、ＭＯＳトランジスタＭ１がｐ型ベース層１３からｎ型電界緩和層１２に達する絶縁性領域１４およびｎ型導電性領域１５で２重に囲われているので、十分なドレイン耐圧が得られる。  
同時に、ｐ型ベース層１３の深さ方向の不純物濃度分布が均一なので、十分なオン抵抗が得られる。
【００４６】
ここでは、トレンチ３９内にＣＶＤ法により絶縁膜を埋め込む場合について説明したが、トレンチ３９の内壁に熱酸化膜を形成した後、シリカ粒子を、例えば塗布法によりトレンチ３９内に埋め込むようにしても構わない。
【実施例２】
【００４７】
図１４は本発明の実施例２に係る半導体装置を示す断面図である。本実施例において上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００４８】
本実施例が実施例２と異なる点は、絶縁性領域１４を空隙としたことにある。即ち、図１４に示すように、本実施例の半導体装置５０は、内壁が絶縁膜５１で保護されたトレンチ３９を有している。
【００４９】
図６乃至図１２に示す工程に従い、トレンチ３９を形成した後、トレンチ３９の内壁に絶縁膜５１として、例えば熱酸化法によりシリコン酸化膜を形成する。
【００５０】
これにより、トレンチ３９の内部に絶縁膜を埋め込む工程が不要となり、十分なドレイン耐圧を維持して、トレンチの幅Ｔを狭くすることが可能である。その結果、半導体チップのサイズを縮小することができる。
【００５１】
以上説明したように、本実施例の半導体装置５０は絶縁性領域１４を空隙としたので、トレンチの幅Ｔを狭くできる利点がある。
【実施例３】
【００５２】
図１５は本発明の実施例３に係る半導体装置を示す断面斜視図である。本実施例において上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、複数のＭＯＳトランジスタユニットを有するＭＯＳトランジスタを具備することにある。
【００５３】
即ち、図１５に示すように本実施例の半導体装置６０は、絶縁性領域１４を空隙とし、絶縁性領域１４で囲まれた領域内に並列接続された複数のＭＯＳトランジスタユニットＭ２〜Ｍ６を有するＭＯＳトランジスタ６１を具備している。これにより、半導体装置６０のオン抵抗を小さくすることができる。しかも、ドレイン・ソース間耐圧には影響しない。
【００５４】
以上説明したように、本実施例の半導体装置６０は、絶縁性領域１４で囲まれた領域内に並列接続された複数のＭＯＳトランジスタユニットＭ２〜Ｍ６を有するＭＯＳトランジスタ６１を形成したので、ドレイン・ソース間耐圧を維持して、オン抵抗が小さくできる利点がある。
【００５５】
上述した実施例では、導電性領域１５に絶縁性領域１４が内接している場合について説明したが、本発明はこれに限定されるものではなく、目的のドレイン耐圧が得られる範囲内であれば、離間していても構わない。
【００５６】
また、トランジスタがパワーＭＯＳトランジスタの場合について説明したが、パンチスルー型ＩＧＢＴ、ノンパンチスルー型ＩＧＢＴおよびＩＥＧＴであっても構わない。更に、これらのトランジスタをプレーナ型のトランジスタとしても良い。
【００５７】
トランジスタがパンチスルー型ＩＧＢＴおよびＩＥＧＴの場合には、絶縁性領域１４および導電性領域１５がｐ型ベース層１３からｎ型バッファ層まで達するように形成する。トランジスタがノンパンチスルー型ＩＧＢＴの場合には、絶縁性領域１４および導電性領域１５がｐ型ベース層１３からｎ型電界緩和層１２を貫通してｎ型シリコン基板１１の主面と反対の面に形成されたｐ型アノード層まで達するように形成する。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
【図２】本発明の実施例１に係る半導体装置のｐｎ接合の空乏層をシミュレーションした結果を示す図で、図２（ａ）は電界分布を示す図、図２（ｂ）は等電位線を示す図。
【図３】従来例１の半導体装置のｐｎ接合の空乏層をシミュレーションした結果を示す図で、図３（ａ）は電界分布を示す図、図３（ｂ）は等電位線を示す図。
【図４】従来例２の半導体装置のｐｎ接合の空乏層をシミュレーションした結果を示す図で、図４（ａ）は電界分布を示す図、図４（ｂ）は等電位線を示す図。
【図５】本発明の実施例1に係る半導体装置のドレイン耐圧をシミュレーションした結果を従来例１および従来例２と比較して示す図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係る半導体装置を示す断面図。
【図１５】本発明の実施例３に係る半導体装置を示す断面斜視図。
【符号の説明】
【００５９】
１０、５０、６０  半導体装置
１１  ｎ型シリコン基板
１２  ｎ型電界緩和層（第１半導体層）
１３  ｐ型ベース層（第２半導体層）
１４  絶縁性領域
１５  ｎ型導電性領域
１６  ゲート絶縁膜
１７  ゲート電極（制御電極）
１８ソース領域（第１電極）
１９  層間絶縁膜
２０、５１  絶縁膜
２１  ドレイン電極端子
２２  等電位線
２３、２４、２６  上側部
２５  端部
３０、３２、３４、３７  開口
３１、３３、３５、３８  レジスト膜
３６、３９  トレンチ
４０  シリコン酸化膜
６１、Ｍ１  ＭＯＳトランジスタ
Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６  ＭＯＳトランジスタユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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