(57)【要約】【課題】パターニングの回数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制されれた薄膜トランジスタ基板を提供する。【解決手段】絶縁基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜した後にパターニングして、ゲート線１を構成する第１積層部、及びソース線２の一部を構成する第２積層部を形成する第１工程と、各第１積層部をパターニングして、第１半導体膜の一部を露出させて、ＴＦＴ５を形成する第２工程と、各第１積層部及び各第２積層部を覆うように第２絶縁膜を成膜した後にパターニングして、コンタクトホール１６ａ〜１６ｆを形成する第３工程と、第２絶縁膜を覆うように第３導電膜を成膜した後にパターニングして、ソース線２の残りを構成する導電部１７ａ、及び画素電極１７ｂを形成する第４工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のゲート線と、該各ゲート線に交差する複数のソース線と、上記各ゲート線及び各ソース線の交差部分にそれぞれ設けられ、各々、ソース領域、ドレイン領域及びチャネル領域を有する複数の薄膜トランジスタと、該各薄膜トランジスタのドレイン領域にそれぞれ電気的に接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、該積層膜をパターニングして、上記各ゲート線を構成する複数の第１積層部、及び該隣り合う各第１積層部の間に上記各ソース線の一部を構成する第２積層部を形成する第１工程と、
上記各第１積層部をパターニングして、上記第１半導体膜の一部を露出させることにより、上記第１半導体膜の露出部分に上記チャネル領域を、該チャネル領域を挟んで上記第１半導体膜の非露出部分に上記ソース領域及びドレイン領域をそれぞれ形成する第２工程と、
上記チャネル領域、ソース領域及びドレイン領域が形成された各第１積層部、及び上記各第２積層部を覆うように第２絶縁膜を成膜した後に、上記第１絶縁膜、第１半導体膜及び第２絶縁膜をパターニングして、上記ソース領域に第１コンタクトホール、上記ドレイン領域に第２コンタクトホール、及び上記各第２積層部に第３コンタクトホールをそれぞれ形成する第３工程と、
上記各コンタクトホールが形成された第２絶縁膜を覆うように第３導電膜を成膜した後に、該第３導電膜をパターニングして、上記第２コンタクトホールを介して上記ドレイン領域に接続された上記各画素電極、及び上記第１コンタクトホールを介して上記ソース領域に接続され、且つ上記第３コンタクトホールを介して上記各第２積層部に接続され、上記各ソース線の残りを構成する導電部を形成する第４工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第３工程では、上記各第１積層部の第１半導体膜を上記各画素電極が形成された各画素毎に分断するようにパターニングすることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第１導電膜は、アルミニウム膜、又は、アルミニウム合金膜を含んでいることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第２導電膜は、チタン膜、又は、チタン合金膜を含んでいることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第３導電膜は、酸化インジウムと酸化スズとの非晶質の化合物であることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第２絶縁膜は、感光性樹脂膜、又は、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜であることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項７】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造されたことを特徴とする薄膜トランジスタ基板。
【請求項８】
請求項７に記載された薄膜トランジスタ基板において、
上記第２絶縁膜の下層の構造は、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、上記第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第３の構造とにより構成されていることを特徴とする薄膜トランジスタ基板。
【請求項９】
請求項７に記載された薄膜トランジスタ基板において、
上記各ソース線では、上記第３導電膜が上記第１導電膜に接続されていることを特徴とする薄膜トランジスタ基板。
【請求項１０】
請求項７に記載された薄膜トランジスタ基板において、
上記各ソース線では、上記第３導電膜が上記第１導電膜及び第２導電膜にそれぞれ接続されていることを特徴とする薄膜トランジスタ基板。
【請求項１１】
請求項７に記載された薄膜トランジスタ基板において、
上記各画素において、上記第１積層部及び第２積層部の間では、上記基板と上記各導電部との層間に上記第２絶縁膜のみが設けられていることを特徴とする薄膜トランジスタ基板。
【請求項１２】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板と、該薄膜トランジスタ基板に対向して配置された対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えていることを特徴とする液晶表示装置。
【請求項１３】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板と、該薄膜トランジスタ基板上に設けられ、電磁波の照射により電荷を発生させる電荷変換層とを備えていることを特徴とする検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、並びにその薄膜トランジスタ基板を備えた液晶表示装置及び検出装置に関し、特に、薄膜トランジスタ基板の製造における工程の短縮技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、画像の最小単位である各画素毎にスイッチング素子として薄膜トランジスタ（ＴＦＴ）を備え、精細な動画表示が可能であるので、パソコンなどのＯＡ機器、液晶テレビなどのＡＶ機器や携帯電話などに広く利用されている。そして、アクティブマトリクス型の液晶表示装置では、利用分野が拡大していると共に、低価格化が望まれている。例えば、ＴＦＴ基板の生産性を高めることにより製造コストを低減し、低価格化を図る検討が種々なされている。具体的には、ＴＦＴ基板の製造工程における１つの工程であって、フォトリソグラフィ法を利用するフォトリソグラフィ工程によるパターニング回数、すなわち、マスク数を削減させる方法について、広く研究されている（特許文献１〜４参照）。
【０００３】
ここで、フォトリソグラフィ工程は、例えば、第１の工程として薄膜を形成した基板上にレジストを塗布する工程、第２の工程としてフォトマスクを用いて光露光を行いレジストにマスクパターンの潜像を形成する工程、第３の工程として現像してレジストをパターン化し薄膜をエッチングする工程、第４の工程としてレジストを剥離する工程を含み、ＴＦＴ基板の製造工程において必要不可欠な製造プロセスである。
【特許文献１】米国特許第５３４６８３３号明細書
【特許文献２】米国特許第５７９３４６０号明細書
【特許文献３】米国特許第５８６７２３３号明細書
【特許文献４】米国特許第５９９０９９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＴＦＴ基板の製造工程では、例えば、表示用配線及び画素電極が同一平面上に配設されることによりリーク不良を起こしやすい構造となり製造歩留まりが低下しやすい、また、ＴＦＴのチャネル領域上の保護膜が省略されることによりＴＦＴの信頼性が低下してしまうなど、マスク数の削減とＴＦＴ基板の製造歩留まり及びＴＦＴの信頼性とがトレードオフの関係にあるので、マスク数の削減とＴＦＴ基板の製造歩留まり及びＴＦＴの信頼性との両立が困難であった。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、パターニングの回数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制されれた薄膜トランジスタ基板を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、第１工程、第２工程、第３工程及び第４工程の計４回のパターニングにより、各薄膜トランジスタのチャネル領域上に第２絶縁膜を設けると共に、各ソース線が第２積層部及び導電部を備えるようにしたものである。
【０００７】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、複数のゲート線と、該各ゲート線に交差する複数のソース線と、上記各ゲート線及び各ソース線の交差部分にそれぞれ設けられ、各々、ソース領域、ドレイン領域及びチャネル領域を有する複数の薄膜トランジスタと、該各薄膜トランジスタのドレイン領域にそれぞれ電気的に接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、該積層膜をパターニングして、上記各ゲート線を構成する複数の第１積層部、及び該隣り合う各第１積層部の間に上記各ソース線の一部を構成する第２積層部を形成する第１工程と、上記各第１積層部をパターニングして、上記第１半導体膜の一部を露出させることにより、上記第１半導体膜の露出部分に上記チャネル領域を、該チャネル領域を挟んで上記第１半導体膜の非露出部分に上記ソース領域及びドレイン領域をそれぞれ形成する第２工程と、上記チャネル領域、ソース領域及びドレイン領域が形成された各第１積層部、及び上記各第２積層部を覆うように第２絶縁膜を成膜した後に、上記第１絶縁膜、第１半導体膜及び第２絶縁膜をパターニングして、上記ソース領域に第１コンタクトホール、上記ドレイン領域に第２コンタクトホール、及び上記各第２積層部に第３コンタクトホールをそれぞれ形成する第３工程と、上記各コンタクトホールが形成された第２絶縁膜を覆うように第３導電膜を成膜した後に、該第３導電膜をパターニングして、上記第２コンタクトホールを介して上記ドレイン領域に接続された上記各画素電極、及び上記第１コンタクトホールを介して上記ソース領域に接続され、且つ上記第３コンタクトホールを介して上記各第２積層部に接続され、上記各ソース線の残りを構成する導電部を形成する第４工程とを備えることを特徴とする。
【０００８】
上記の方法によれば、まず、第１工程において、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、その積層膜を例えばフォトリソグラフィによりパターニングすることにより、各ゲート線を構成する複数の第１積層部、及び各第１積層部の間に各ソース線の一部を構成する第２積層部が形成される。
【０００９】
続いて、第２工程において、各第１積層部を例えばフォトリソグラフィによりパターニングすることにより、すなわち、各第１積層部を構成する第２半導体膜及び第２導電膜の積層膜をエッチングして、第１半導体膜の一部を露出させることにより、第１半導体膜の露出部分にチャネル領域を、そのチャネル領域を挟んで第１半導体膜の非露出部分にソース領域及びドレイン領域をそれぞれ有する薄膜トランジスタが形成される。
【００１０】
さらに、第３工程において、各第１積層部及び各第２積層部を覆うように第２絶縁膜を成膜した後に、第１絶縁膜、第１半導体膜及び第２絶縁膜を例えばフォトリソグラフィによりパターニングすることにより、すなわち、第１絶縁膜、第１半導体膜及び第２絶縁膜の積層膜をエッチングすることにより、ソース領域に第１コンタクトホール、ドレイン領域に第２コンタクトホール、及び各第２積層部に第３コンタクトホールがそれぞれ形成される。
【００１１】
最後に、第４工程において、第２絶縁膜を覆うように第３導電膜を成膜した後に、その第３導電膜をフォトリソグラフィによりパターニングすることにより、第２コンタクトホールを介してドレイン領域に接続された各画素電極、及び第１コンタクトホールを介してソース領域に接続され、且つ第３コンタクトホールを介して各第２積層部に接続された各ソース線の残りを構成する導電部が形成される。
【００１２】
以上のようにして、第１工程、第２工程、第３工程及び第４工程の計４回のパターニングによって、薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各薄膜トランジスタのチャネル領域上に第２絶縁膜が設けられているので、第２絶縁膜がチャネル領域の保護膜として機能し、薄膜トランジスタの信頼性の低下が抑制される。また、各ソース線が、第１積層部と同一の層に形成された第２積層部、及び画素電極と同一の層に形成された導電部を備えているので、ソース線及び画素電極が同一平面上に形成された場合よりも、各画素において画素電極とソース線とが短絡することが少なくなり、各画素電極と表示用配線（ソース線）との間の短絡が抑制され、薄膜トランジスタの製造歩留まりの低下が抑制される。これにより、パターニングの回数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制された薄膜トランジスタ基板を提供することが可能になる。
【００１３】
上記第３工程では、上記各第１積層部の第１半導体膜を上記各画素電極が形成された各画素毎に分断するようにパターニングしてもよい。
【００１４】
上記の方法によれば、各ゲート線を構成する第１半導体膜が各画素毎に分断されるので、ゲート線に沿って隣接する画素間における短絡が抑制される。
【００１５】
上記第１導電膜は、アルミニウム膜、又は、アルミニウム合金膜を含んでいてもよい。
【００１６】
上記の方法によれば、アルミニウム膜（アルミニウム合金膜）は、低抵抗であるので、第１導電膜の低抵抗化が可能になる。また、アルミニウム膜（アルミニウム合金膜）は、酸化されやすい材料であるので、例えば、アルミニウム膜（アルミニウム合金膜）を第１導電膜の中間層にするなどして、アルミニウム膜（アルミニウム合金膜）が露出しないように第１導電膜を構成することにより、第１導電膜の酸化を抑制して、第１導電膜の低抵抗化が可能になる。
【００１７】
上記第２導電膜は、チタン膜、又は、チタン合金膜を含んでいてもよい。
【００１８】
上記の方法によれば、第３工程における第１絶縁膜、第１半導体膜及び第２半導体膜の例えばエッチングによるパターニングにおいて、第２導電膜がエッチングされないよう選択性を持たすことが可能になる。
【００１９】
上記第３導電膜は、酸化インジウムと酸化スズとの非晶質の化合物であってもよい。
【００２０】
上記の方法によれば、パターニングする際のエッチャントに弱酸を選択することが可能になり、下層膜へのダメージが抑制される。
【００２１】
上記第２絶縁膜は、感光性樹脂膜、又は、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜であってもよい。
【００２２】
上記の方法によれば、第２絶縁膜が感光性を有するので、第２絶縁膜の一部を露光及び現像などすることにより、第２絶縁膜が具体的にパターニングされる。
【００２３】
また、本発明に係る薄膜トランジスタ基板は、本発明の薄膜トランジスタ基板の製造方法により製造されたことを特徴とする。
【００２４】
上記の構成によれば、本発明の作用効果が具体的に奏される。
【００２５】
上記第２絶縁膜の下層の構造は、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、上記第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第３の構造とにより構成されていてもよい。
【００２６】
上記の構成によれば、第３工程において第２絶縁膜がパターニングされ、第４工程において第３導電膜がパターニングされ、第１工程及び第２工程において、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜からなる積層膜がパターニングされることになるので、薄膜トランジスタ基板として機能させるための第２絶縁膜の下層の構造は、必然的に第１、第２及び第３の構造となり、本発明の作用効果が具体的に奏される。
【００２７】
上記各ソース線では、上記第３導電膜が上記第１導電膜に接続されていてもよい。
【００２８】
上記の構成によれば、各ソース線において、第２積層部及び導電部が第１導電膜及び第３導電膜を介して接続される。
【００２９】
上記各ソース線では、上記第３導電膜が上記第１導電膜及び第２導電膜にそれぞれ接続されていてもよい。
【００３０】
上記の構成によれば、各ソース線において、第２積層部及び導電部が第１導電膜、第２導電膜及び第３導電膜を介して接続される。そして、第３導電膜が第１導電膜及び第２導電膜の双方に接続されているので、ソース線の冗長回路が形成され、ソース線の断線が抑制される。
【００３１】
上記各画素において、上記第１積層部及び第２積層部の間では、上記基板と上記各導電部との層間に上記第２絶縁膜のみが設けられていてもよい。
【００３２】
上記の構成によれば、本発明の作用効果が具体的に奏される。
【００３３】
また、本発明の薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板は、液晶表示装置及び検出装置において特に有効である。
【発明の効果】
【００３４】
本発明によれば、第１工程、第２工程、第３工程及び第４工程の計４回のパターニングにより、各薄膜トランジスタのチャネル領域上に第２絶縁膜を設けると共に、各ソース線が第２積層部及び導電部を備えるので、パターニングの回数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑止された薄膜トランジスタ基板を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００３６】
《発明の実施形態１》
図１〜図１２は、本発明に係る薄膜トランジスタ（ＴＦＴ）基板、及びその製造方法の実施形態１を示している。ここで、図１は、本実施形態のＴＦＴ基板２０ａの平面図である。そして、図２、図３、図４及び図５は、図１中の各断面線（II−II、III−III、IV−IV及びV−V）に沿ったＴＦＴ基板２０ａの各断面図であり、図６は、ＴＦＴ基板２０ａの端子部の断面図である。
【００３７】
ＴＦＴ基板２０ａは、絶縁基板１０上に、図１に示すように、互いに平行に延びる複数のゲート線１と、各ゲート線１に直交する方向で互いに平行に延びる複数のソース線２と、各ゲート線１の間で互いに平行に延びる容量線３とを備えている。そして、ＴＦＴ基板２０ａでは、ゲート線１とソース線２との各交差部分に、ＴＦＴ５が設けられている。また、ＴＦＴ基板２０ａでは、一対のゲート線１及び一対のソース線２で囲われる各領域に画素Ｐを構成する画素電極１７ｂが設けられている。
【００３８】
ゲート線１は、後述する各第１積層部ＧＬにより形成され、図１に示すように、各画素Ｐ毎に第１導電層１１ａ及び第２導電層１５ａが第２コンタクトホール１６ｂを介して露出するように構成されている。また、各ゲート線１では、第２コンタクトホール１６ｂによって真性半導体層１３ａが各画素Ｐ毎に分断されている。なお、図４及び図５は、図１中のIV−IV線及びV−V線に沿ったＴＦＴ基板２０ａの断面図であり、ゲート線１のIV−IV線及びV−V線における断面を示している。また、図７は、ゲート線１の末端の端子部におけるＴＦＴ基板２０ａの断面図である。ゲート線１の端子部では、各第２導電層１５ａから露出した第１導電層１１ａを覆うように第３導電層１７ｃが設けられている。
【００３９】
ソース線２は、図１に示すように、後述する各第２積層部ＳＬにより形成された真性半導体層１３ｂ、並びにゲート線１及び容量線３を跨ぐように設けられた導電部１７ａを備えている。そして、各ソース線２では、図３に示すように、導電部１７ａが第２積層部ＳＬの真性半導体層１３ｂから露出した第１導電層１１ｂに第３コンタクトホール１６ｃを介して接続されている。なお、第２導電層１５ａ及び第２積層部ＳＬの第１導電層１１ｂの間では、図３に示すように、絶縁基板１０と導電部１７ａとの層間に後述する保護絶縁膜１６のみが設けられている。
【００４０】
ＴＦＴ５は、図２に示すように、ゲート線１を構成すると共にゲート電極として機能する第１導電層１１ａと、第１導電層１１ａ上に第１絶縁膜として設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられチャネル領域Ｃを有する真性半導体層１３ａと、真性半導体層１３ａ上でチャネル領域Ｃを露出させるように設けられた不純物半導体層１４ａと、不純物半導体層１４ａ上に設けられ、ソース領域Ｓ及びドレイン領域Ｄを有する第２導電層１５ａとを備えている。そして、第２導電層１５ａ（及び不純物半導体層１４ａ）のソース領域Ｓは、第１コンタクトホール１６ａを介して導電部１７ａに接続されている。また、第２導電層１５ａ（及び不純物半導体層１４ａ）のドレイン領域Ｄは、第２コンタクトホール１６ｂを介して画素電極１７ｂに接続されている。
【００４１】
容量線３は、後述する各第３積層部ＣＬにより形成され、導電部１７ａの両側部分で第１導電層１１ｃが開口部１６ｅを介して、導電部１７ａに重なる部分、及び各画素電極１７ｂに重なる部分で第２導電層１５ｃが第４コンタクトホール１６ｄ及び第５コンタクトホール１６ｆを介してそれぞれ露出するように構成されている。そして、各容量線３では、第１導電層１１ｃと、第５コンタクトホール１６ｆを介して画素電極１７ｂに接続された第２導電層１５ｃと、第１導電層１１ｃ及び第２導電層１５ｃの間のゲート絶縁膜、第１半導体層及び第２半導体層とにより補助容量が構成されている。
【００４２】
次に、上記構成のＴＦＴ基板２０ａを備えた装置について説明する。
【００４３】
図７は、ＴＦＴ基板２０ａを備えた液晶表示装置５０の断面図である。
【００４４】
液晶表示装置５０は、図７に示すように、上記構成のＴＦＴ基板２０ａと、ＴＦＴ基板２０ａに対向して配置された対向基板３０と、ＴＦＴ基板２０ａ及び対向基板３０の間に設けられた液晶層２５と、ＴＦＴ基板２０ａ及び対向基板３０を互いに接着すると共に液晶層２５を包囲するように枠状に設けられたシール部２６とを備えている。対向基板３０には、ＴＦＴ基板２０ａ上に設けられた複数の画素電極１７ｂの群に対向して配置される共通電極（不図示）が設けられている。
【００４５】
液晶表示装置５０では、各画素Ｐにおいて、ゲート線１からゲート信号がＴＦＴ５のゲート電極に送られて、ＴＦＴ５がオン状態になったときに、ソース線２からソース信号がＴＦＴ５のソース領域Ｓに送られて、真性半導体層１３ａ及びドレイン領域Ｄを介して、画素電極１７ｂに所定の電荷が書き込まれる。このとき、ＴＦＴ基板２０ａの各画素電極１７ｂと対向基板３０の共通電極との間において電位差が生じ、液晶層２５に所定の電圧が印加される。そして、液晶表示装置５０では、液晶層２５に印加された電圧の大きさによって液晶層２５の配向状態を変えることにより、液晶層２５の光透過率を調整して画像が表示される。
【００４６】
また、図８は、ＴＦＴ基板２０ａを備えた検出装置６０の斜視図である。
【００４７】
検出装置６０は、上記構成のＴＦＴ基板２０ａと、各ＴＦＴ５を覆うように形成され、電磁波の照射により電荷を発生させる電荷変換層４０と、ＴＦＴ基板２０ａの端部に取り付けられた信号読み出し回路４５とを備えている。
【００４８】
電荷変換層４０は、電磁波導電性を有し、表面に入射したＸ線などの電磁波による電磁波画像情報を電荷画像情報に変換する半導体膜である。
【００４９】
検出装置６０では、ＴＦＴ基板２０ａを構成する各画素電極１７ｂが電荷収集電極として機能し、電荷変換層４０に電磁波画像情報が入力されると、その電荷変換層４０によって電荷画像情報に変換され、その電荷画像情報が各画素電極１７ｂに接続された補助容量に蓄積される。そして、検出装置６０では、ＴＦＴ５を順次走査することにより、２次元の電荷画像情報が信号読み出し回路４５を介して外部のモニターなどに読み出される。
【００５０】
次に、上記構成のＴＦＴ基板２０ａの製造方法について、図９〜図１１を用いて説明する。ここで、図９〜図１１は、図１のＴＦＴ基板２０ａの平面図に対応する各工程における基板の表面を示す平面図である。本実施形態の製造方法は、第１工程、第２工程、第３工程及び第４工程を備えている。
【００５１】
〜第１工程〜
まず、ガラス基板などの絶縁基板１０上の基板全体に、スパッタリング法により、第１導電膜として、チタン膜、アルミニウム膜及びチタン膜を順に成膜する。
【００５２】
続いて、チタン膜、アルミニウム膜及びチタン膜が成膜された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、第１絶縁膜として窒化シリコン膜からなるゲート絶縁膜、第１半導体膜として真性アモルファスシリコン膜、及び第２半導体膜としてリンなどの不純物ドープされたｎ＋アモルファスシリコン膜を順に成膜する。
【００５３】
さらに、チタン膜、アルミニウム膜、チタン膜、ゲート絶縁膜、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜が成膜された基板全体に、スパッタリング法により、第２導電膜として、チタン膜を成膜する。
【００５４】
その後、チタン膜、アルミニウム膜、チタン膜、ゲート絶縁膜、真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜及びチタン膜が順に成膜された積層膜をフォトリソグラフィによりパターニングして、図９に示すように、互いに平行に延びる複数の第１積層部ＧＬ、隣り合う各第１積層部ＧＬの間に延びる第３積層部ＣＬ、及び第１積層部ＧＬと第３積層部ＣＬの間で互いに平行に延びる複数の第２積層部ＳＬを形成する。
【００５５】
〜第２工程〜
まず、第１積層部ＧＬ、第２積層部ＳＬ及び第３積層部ＣＬが形成された基板全体に、感光性樹脂からなるレジストを塗布して、レジスト膜を形成する。
【００５６】
続いて、基板全体に形成されたレジスト膜に、図１０に示すように、レジストパターンＲを形成する。ここで、レジストパターンＲは、図１０に示すように、ＴＦＴ５のソース領域Ｓ及びドレイン領域Ｄとなる部分以外の上方位置に第２導電層１５ａ、１５ｂ及び１５ｃを露出させるように構成されている。
【００５７】
さらに、図１０に示すように、レジストパターンＲをマスクとして、第２導電層１５ａ、１５ｂ及び１５ｃ、並びにその下層の不純物半導体層１４ａ及び１４ｂをエッチングして、真性半導体層１３ａ、１３ｂ及び１３ｃを露出させて、ソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域Ｃを形成する。これにより、ソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域Ｃが形成され、ＴＦＴ５が形成される。
【００５８】
〜第３工程〜
まず、ＴＦＴ５が形成された基板上のレジストパターンＲを除去した後に、その基板全体に、保護絶縁膜（第２絶縁膜）の下層として、ＣＶＤ法により、窒化シリコン膜などを成膜する。
【００５９】
続いて、窒化シリコン膜が成膜された基板全体に、保護絶縁膜（第２絶縁膜）の上層として、スピンコート法などにより、感光性アクリル樹脂などの感光性樹脂膜を成膜する。
【００６０】
その後、感光性樹脂膜に、フォトマスクを用いて露光、現像、及びベーキングを行い、後述する各コンタクトホール（開口部）に対応して開口した樹脂層を形成する。
【００６１】
さらに、形成された樹脂層をマスクとして、下層の窒化シリコン膜をエッチングして、図１１に示すように、各コンタクトホール（開口部）１６ａ〜１６ｆを有する保護絶縁膜１６を形成する。ここで、保護絶縁膜１６では、第１コンタクトホール１６ａによって第２導電層１５ａが、第２コンタクトホール１６ｂによって第２導電層１５ａ及び第１導電層１１ａが、第３コンタクトホール１６ｃによって第１導電層１１ｂが、第４コンタクトホール１６ｄによって第２導電層１５ｃが、開口部１６ｅによって第１導電層１１ｃが、第５コンタクトホール１６ｆによって第２導電層１５ｃが、それぞれ露出することになる。
【００６２】
〜第４工程〜
保護絶縁膜１６が形成された基板全体に、第３導電膜として、例えば、酸化インジウムと酸化スズとの非晶質の化合物であるＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜を、スパッタリング法により成膜した後に、その透明導電膜をフォトリソグラフィによりパターニングして、導電部１７ａ及び画素電極１７ｂを形成する。
【００６３】
以上のようにして、ＴＦＴ基板２０ａを製造することができる。
【００６４】
以上説明したように、本実施形態のＴＦＴ基板２０ａの製造方法によれば、まず、第１工程において、チタン膜／アルミニウム膜／チタン膜の金属積層膜、ゲート絶縁膜、真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜、及びチタン膜を順に成膜して積層膜を形成した後に、その積層膜をフォトリソグラフィによりパターニングして、各ゲート線１を構成する複数の第１積層部ＧＬ、及び（第３積層部ＣＬを介して）隣り合う各第１積層部ＧＬの間に各ソース線２の一部を構成する複数の第２積層部ＳＬが形成される。
【００６５】
続いて、第２工程において、各第１積層部ＧＬをフォトリソグラフィによりパターニングして、すなわち、各第１積層部ＧＬを構成するｎ＋アモルファスシリコン膜及びチタン膜の積層膜をエッチングして、真性アモルファスシリコン膜の一部を露出させて、真性アモルファスシリコン膜（真性半導体層１３ａ）の露出部分にチャネル領域Ｃを、そのチャネル領域Ｃを挟んで真性アモルファスシリコン膜（真性半導体層１３ａ）の非露出部分にソース領域Ｓ及びドレイン領域Ｄをそれぞれ有するＴＦＴ５が形成される。
【００６６】
さらに、第３工程において、各第１積層部ＧＬ及び各第２積層部ＳＬを覆うように保護絶縁膜１６を構成する窒化シリコン膜及び感光性樹脂膜を成膜した後に、ゲート絶縁膜、真性アモルファスシリコン膜、窒化シリコン膜及び感光性樹脂膜をフォトリソグラフィによりパターニングして、すなわち、感光性樹脂膜により形成された樹脂層をマスクとして、ゲート絶縁膜、真性アモルファスシリコン膜及び窒化シリコン膜の積層膜をエッチングして、ソース領域Ｓに第１コンタクトホール１６ａ、ドレイン領域Ｄに第２コンタクトホール１６ｂ、及び各第２積層部ＳＬ（真性半導体層１３ｂ）の両端部分に一対の第３コンタクトホール１６ｃがそれぞれ形成される。
【００６７】
最後に、第４工程において、保護絶縁膜１６を覆うように透明導電膜を成膜した後に、その透明導電膜をフォトリソグラフィによりパターニングして、第２コンタクトホール１６ｂを介してドレイン領域Ｄに接続された各画素電極１７ｂ、及び第１コンタクトホール１６ａを介してソース領域Ｓに接続され、且つ各第３コンタクトホール１６ｃを介して各第２積層部ＳＬ（真性半導体層１３ｂの第１導電層１１ｂ）に接続され、各ソース線１の残りを構成する複数の導電部１７ａが形成される。
【００６８】
以上のようにして、第１工程、第２工程、第３工程及び第４工程の計４回のパターニングによって、ＴＦＴ基板２０ａを製造することができる。そして、製造されたＴＦＴ基板２０ａでは、各ＴＦＴ５のチャネル領域Ｃ上に保護絶縁膜１６が設けられているので、保護絶縁膜１６がチャネル領域Ｃの保護膜として機能し、薄膜トランジスタの信頼性の低下を抑制することができる。また、各ソース線２が、第１積層部ＧＬと同一の層に形成された第２積層部ＳＬ、及び画素電極１７ｂと同一の層に形成された導電部１７ａを備えているので、ソース線及び画素電極が同一平面上に形成された場合よりも各画素Ｐにおいて画素電極１７ｂとソース線２とが短絡することが少なくなり、各画素電極１７ｂとソース線２との間の短絡が抑制され、ＴＦＴ基板２０ａの製造歩留まりの低下を抑制することができる。これにより、パターニングの回数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制された薄膜トランジスタ基板を提供することができる。
【００６９】
また、本実施形態の第３工程では、各第１積層部ＧＬの真性半導体層１３ａを各画素Ｐ毎に分断するようにパターニングするので、ゲート線１に沿って隣接する画素Ｐ間における短絡を抑制することができる。
【００７０】
さらに、本実施形態では、第１導電層１１ａ〜１１ｃの中間層がアルミニウム膜であるので、第１導電層１１ａ〜１１ｃの酸化を抑制して、第１導電層１１ａ〜１１ｃの低抵抗にすることができる。なお、本実施形態では、第１導電層１１ａ〜１１ｃの中間層として、アルミニウム膜を例示したが、アルミニウム合金膜であってもよい。
【００７１】
また、本実施形態では、第２導電膜としてチタン膜を例示したが、チタン合金膜であってもよい。
【００７２】
さらに、本実施形態では、第２絶縁膜として、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜を例示したが、感光性樹脂膜のみであってもよい。
【００７３】
また、本実施形態の製造方法によれば、４枚のフォトマスクを用いて計４回のフォトリソグラフィのパターニングによってＴＦＴ基板を製造するので、必然的にＴＦＴ基板を構成する積層膜の構造が限定される。すなわち、第２絶縁膜の下層の構造は、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第３の構造とにより構成される。
【００７４】
具体的には、下記の表１を用いて説明する。
【００７５】
【表１】
2008028261.tif 000003
【００７６】
ここで、表１中の上段における○印は、対応するマスク（１ｓｔ〜４ｔｈ）を使用することを示し、同じく×印は、対応するマスクを使用しないことを示している。そして、表１中の下段は、使用する各マスクの組み合わせにより形成される膜構造を示している。また、前提条件として、第３工程に使用する３ｒｄマスクによって、第２絶縁膜をパターニングすることにより、保護絶縁膜（表中の「Ｐａｓ」）が形成され、第４工程に使用する４ｔｈマスクによって、第３導電膜をパターニングすることによって、画素電極など（表中の「ＩＴＯ」）が形成されるので、第１工程に使用する１ｓｔマスク、及び第２工程に使用する２ｎｄマスクによって、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜からなる積層膜が種々のケースにパターニングされることになる。なお、表１に示すように、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜によって、「Ｇ（ゲート層）」、「ＧＩ（ゲート絶縁膜）」、「ｉ（真性半導体層）」、「ｎ＋（不純物半導体層）」及び「Ｓ（ソース層）」がそれぞれ形成される。
【００７７】
４枚のマスクを用いた場合には、単純にI〜XVIの１６個のケースが考えられる。ここで、IX〜X1Iのケースは、XIII〜XVIのケースと膜構造が同じであるので、実際には１２個のケースになる。そして、第２絶縁膜の下層の構造に限定すると、I及びIIのケースの第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が積層した第１の構造と、V及びVIのケースの第１導電膜、第１絶縁膜及び第１半導体膜が積層した第２の構造と、IX及びX（XIII及びXIV）のケースの第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第３の構造とになる。したがって、第２絶縁膜の下層の構造が、上記第１の構造、第２の構造、及び第３の構造だけである場合には、本発明の製造方法を用いたことが推測される。
【００７８】
《発明の実施形態２》
図１２は、本発明に係る薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板の実施形態２を示している。なお、以下の実施形態において、図１〜図１１と同じ部分については、同じ符号を付して、その詳細な説明を省略する。ここで、図１２は、上記実施形態１で説明した図３に対応するＴＦＴ基板２０ｂの断面図である。
【００７９】
ＴＦＴ基板２０ｂでは、各ソース線２において、第３導電膜により形成された導電部１７ａが第１導電膜により形成された第１導体層１１ｂ、及び第２導電膜により形成された第２導電層１５ｂにそれぞれ接続されているので、ソース線２の冗長回路が形成され、ソース線２の断線を抑制することができる。
【００８０】
また、上記実施形態１の液晶表示装置５０及び検出装置６０に上記構成のＴＦＴ基板２０ｂを適用してもよい。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明は、信頼性の高いＴＦＴを有するＴＦＴ基板を効率的に製造することができるので、ＴＦＴ基板を備えた液晶表示装置及び検出装置などについて有用である。
【図面の簡単な説明】
【００８２】
【図１】実施形態１に係るＴＦＴ基板２０ａの平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０ａの断面図である。
【図３】図１中のIII−III線に沿ったＴＦＴ基板２０ａの断面図である。
【図４】図１中のIV−IV線に沿ったＴＦＴ基板２０ａの断面図である。
【図５】図１中のV−V線に沿ったＴＦＴ基板２０ａの断面図である。
【図６】ＴＦＴ基板２０ａの端子部における断面図である。
【図７】液晶表示装置５０の断面図である。
【図８】検出装置６０の斜視図である。
【図９】第１工程後の基板の平面図である。
【図１０】第２工程後の基板の平面図である。
【図１１】第３工程後の基板の平面図である。
【図１２】実施形態２に係るＴＦＴ基板２０ｂの断面図である。
【符号の説明】
【００８３】
Ｃ        チャネル領域
Ｄ        ドレイン領域
ＧＬ      第１積層部
Ｐ        画素
Ｓ        ソース領域
ＳＬ      第２積層部
１        ゲート線
２        ソース線
１０      絶縁基板
１１ａ〜１１ｃ    第１導電層（第１導電膜）
１２ａ    ゲート絶縁膜（第１絶縁膜）
１３ａ〜１３ｃ    真性半導体層（第１半導体膜）
１４ａ，１４ｂ    不純物半導体層（第２半導体膜）
１５ａ〜１５ｃ    第２導電層（第２導電膜）
１６      保護絶縁膜（第２絶縁膜）
１６ａ    第１コンタクトホール
１６ｂ    第２コンタクトホール
１６ｃ    第３コンタクトホール
１７ａ    導電部（第３導電膜）
１７ｂ    画素電極（第３導電膜）
１７ｃ    第３導電層（第３導電膜）
２０ａ，２０ｂ    ＴＦＴ基板
２５      液晶層
３０      対向基板
４０      電荷変換層
５０      液晶表示装置
６０      検出装置
【図１】
2008028261.tif 000004
【図２】
2008028261.tif 000005
【図３】
2008028261.tif 000006
【図４】
2008028261.tif 000007
【図５】
2008028261.tif 000008
【図６】
2008028261.tif 000009
【図７】
2008028261.tif 000010
【図８】
2008028261.tif 000011
【図９】
2008028261.tif 000012
【図１０】
2008028261.tif 000013
【図１１】
2008028261.tif 000014
【図１２】
2008028261.tif 000015