(57)【要約】【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
溝部を有する半導体基板と、
前記半導体基板に互いに間隔をおき且つ前記溝部と交差して形成された一対の不純物拡散層からなるソース・ドレイン領域と、
前記溝部の一壁面上に形成され、絶縁性を有するトラップ膜と、
前記半導体基板における前記トラップ膜と対向する領域に形成されたチャネル領域と、
前記溝部に前記トラップ膜と接するように形成されたゲート電極と、
前記半導体基板における前記溝部の底部又は前記溝部の下側に形成された素子分離領域とを備えていることを特徴とする半導体記憶装置。
【請求項２】
溝部を有する半導体基板と、
前記半導体基板に互いに間隔をおき且つ前記溝部と交差して形成された一対の不純物拡散層と、
前記溝部の壁面上に形成され、絶縁性を有するトラップ膜と、
前記半導体基板における前記トラップ膜と対向する領域に形成されたチャネル領域と、
前記溝部に前記トラップ膜と接するように形成されたゲート電極と、
前記半導体基板における前記溝部の底部又は前記溝部の下側に形成された素子分離領域とを備え、
前記一対の不純物拡散層における前記溝部の互いに対向する壁面のうちの一方と隣接する部分を第１のソース・ドレイン領域とし、前記トラップ膜における前記第１のソース・ドレイン領域側部分を第１のゲート絶縁膜とし、前記第１のソース・ドレイン領域、前記第１のゲート絶縁膜及び前記ゲート電極により第１の半導体記憶素子が形成され、
前記一対の不純物拡散層における前記溝部の互いに対向する壁面のうちの他方と隣接する部分を第２のソース・ドレイン領域とし、前記トラップ膜における前記第２のソース・ドレイン領域側部分を第２のゲート絶縁膜とし、前記第２のソース・ドレイン領域、前記第２のゲート絶縁膜及び前記ゲート電極により第２の半導体記憶素子が形成され、
前記第１の半導体記憶素子の前記第１のソース・ドレイン領域と、前記第２の半導体記憶素子の前記第２のソース・ドレイン領域とは、前記半導体基板の上方に形成された互いに異なる複数のビット線と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項３】
前記不純物拡散層は、互いに間隔をおいて行方向に複数形成され、
前記ゲート電極は、前記溝部が前記半導体基板に互いに間隔をおいて列方向に複数形成されることにより複数のワード線を構成し、
前記各ビット線は、前記複数の不純物拡散層のうちの１つと１列おきに接続されており、
前記複数の不純物拡散層及び複数のワード線により構成される前記複数の第１の半導体記憶素子及び複数の第２の半導体記憶素子は、行列状に配置されてメモリセルアレイを構成していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
溝部を有する半導体基板と、
前記半導体基板に互いに間隔をおき且つ前記溝部と交差して形成された一対の不純物拡散層と、
前記溝部の壁面上に形成され、絶縁性を有するトラップ膜と、
前記半導体基板における前記トラップ膜と対向する領域に形成されたチャネル領域と、
前記溝部の対向する壁面上に前記トラップ膜とそれぞれ接するように形成された第１のゲート電極及び第２のゲート電極と、
前記半導体基板における前記溝部の底部又は前記溝部の下側に形成された素子分離領域とを備え、
前記一対の不純物拡散層における前記溝部の互いに対向する壁面のうちの一方と隣接する部分を第１のソース・ドレイン領域とし、前記トラップ膜における前記第１のソース・ドレイン領域側部分を第１のゲート絶縁膜とし、前記第１のソース・ドレイン領域、前記第１のゲート絶縁膜及び前記第１のゲート電極により第１の半導体記憶素子が形成され、
前記一対の不純物拡散層における前記溝部の互いに対向する壁面のうちの他方と隣接する部分を第２のソース・ドレイン領域とし、前記トラップ膜における前記第２のソース・ドレイン領域側部分を第２のゲート絶縁膜とし、前記第２のソース・ドレイン領域、前記第２のゲート絶縁膜及び前記第２のゲート電極により第２の半導体記憶素子が形成され、
前記第１の半導体記憶素子の前記第１のソース・ドレイン領域と、前記第２の半導体記憶素子の前記第２のソース・ドレイン領域とは、前記半導体基板の上方に形成されたビット線により互いに電気的に接続されていることを特徴とする半導体記憶装置。
【請求項５】
前記不純物拡散層は、互いに間隔をおいて行方向に複数形成され、
前記第１のゲート電極及び第２のゲート電極は、前記溝部が前記半導体基板に互いに間隔をおいて列方向に複数形成されることによりそれぞれ複数のワード線を構成し、
前記複数の不純物拡散層及び複数のワード線により構成される前記複数の第１の半導体記憶素子及び複数の第２の半導体記憶素子は、行列状に配置されてメモリセルアレイを構成していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記素子分離領域は、前記半導体基板における前記溝部の下側部分に形成された不純物拡散層からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記素子分離領域は、前記溝部の底面上に形成された埋め込み絶縁膜からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記素子分離領域は、前記半導体基板における前記溝部の下側に連続的に形成された埋め込み絶縁層からなることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記トラップ膜は、前記溝部の壁面上に順次形成された酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜であることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記不純物拡散層は、第１導電型の第１の不純物拡散層と該第１の不純物拡散層の周囲に形成された第２導電型の第２の不純物拡散層とからなることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記第１の不純物拡散層の不純物濃度は、前記第２の不純物拡散層の不純物濃度よりも高いことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記ゲート電極は、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１のゲート電極及び第２のゲート電極は、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項４又は５に記載の半導体記憶装置。
【請求項１４】
前記ゲート電極の上部には金属シリサイド層が形成されていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記第１のゲート電極及び第２のゲート電極の上部には金属シリサイド層が形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１６】
前記ゲート電極は金属からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項１７】
前記第１のゲート電極及び第２のゲート電極は金属からなることを特徴とする請求項４又は５に記載の半導体記憶装置。
【請求項１８】
前記不純物拡散層の上部には金属シリサイド層が形成されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体記憶装置。
【請求項１９】
前記半導体基板に形成され、トランジスタを含む論路回路部をさらに備え、
前記トランジスタを構成するゲート電極は、前記第１の半導体記憶素子及び第２の半導体記憶素子を構成するゲート電極と同一の材料からなることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項２０】
前記トランジスタを構成するゲート電極と、前記第１の半導体記憶素子及び第２の半導体記憶素子を構成するゲート電極とは、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２１】
前記半導体基板に形成され、トランジスタを含む論路回路部をさらに備え、
前記トランジスタを構成するゲート電極は、前記第１の半導体記憶素子及び第２の半導体記憶素子をそれぞれ構成する第１のゲート電極及び第２のゲート電極と同一の材料からなることを特徴とする請求項４又は５に記載の半導体記憶装置。
【請求項２２】
前記トランジスタを構成するゲート電極と、前記第１の半導体記憶素子及び第２の半導体記憶素子をそれぞれ構成する第１のゲート電極及び第２のゲート電極とは、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
前記トランジスタを構成するゲート電極の上部には金属シリサイド層が形成されていることを特徴とする請求項２０又は２２に記載の半導体記憶装置。
【請求項２４】
前記トランジスタを構成するゲート電極は金属からなることを特徴とする請求項１９又は２１に記載の半導体記憶装置。
【請求項２５】
半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、
前記各溝部の底面上又は底面の下側の領域に、前記各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、
前記各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、
前記トラップ膜を覆うと共に前記各溝部を埋め込むように第１の導電膜を形成することにより、形成した前記第１の導電膜からワード線となるゲート電極をそれぞれ形成する工程と、
前記半導体基板における前記各溝部同士の間で且つ前記素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、
前記半導体基板の上の前記ゲート電極及びトラップ膜を含む全面に絶縁膜を形成し、形成した前記絶縁膜に対して前記各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、
前記絶縁膜の上の前記各開口部を含む全面に第２の導電膜を形成し、形成した前記第２の導電膜に対して、行方向に延びる一の不純物拡散層における前記複数の開口部を１列おきに含むようにパターニングすることにより、前記第２の導電膜からビット線を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２６】
半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、
前記各溝部の底面上又は底面の下側の領域に、前記各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、
前記各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、
前記トラップ膜を覆うと共に前記各溝部の壁面及び底面を覆うように第１の導電膜を形成する工程と、
形成した前記第１の導電膜に対して、前記各溝部の壁面上に前記第１の導電膜がそれぞれ独立して残存するようにエッチングすることにより、前記第１の導電膜からそれぞれワード線となる第１のゲート電極及び第２のゲート電極を形成する工程と、
前記半導体基板における前記各溝部同士の間で且つ前記素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、
前記半導体基板の上に前記各溝部を埋めるように絶縁膜を形成し、形成した前記絶縁膜に対して前記各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、
前記絶縁膜の上の前記各開口部を含む全面に第２の導電膜を形成し、形成した前記第２の導電膜に対して、行方向に延びる一の不純物拡散層における前記複数の開口部を含むようにパターニングすることにより、前記第２の導電膜からビット線を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２７】
前記素子分離領域を形成する工程において、前記素子分離領域として、前記各溝部の下側に不純物拡散層を選択的に形成することを特徴とする請求項２５又は２６に記載の半導体記憶装置の製造方法。
【請求項２８】
前記素子分離領域を形成する工程において、前記素子分離領域として、前記各溝部の底面上に埋め込み絶縁膜を形成することを特徴とする請求項２５又は２６に記載の半導体記憶装置の製造方法。
【請求項２９】
前記素子分離領域を形成する工程において、前記素子分離領域として、前記半導体基板の前記各溝部の下側にあらかじめ設けられた埋め込み絶縁層を有する半導体基板における前記埋め込み絶縁層を用いることを特徴とする請求項２５又は２６に記載の半導体記憶装置の製造方法。
【請求項３０】
前記トラップ膜を形成する工程において、前記トラップ膜を、前記各溝部の壁面及び底面上に酸化シリコン、窒化シリコン及び酸化シリコンを順次形成することにより積層膜とすることを特徴とする請求項２５〜２９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項３１】
前記不純物拡散層を形成する工程において、前記各不純物拡散層は、第１導電型の第１の不純物拡散層と、該第１の不純物拡散層の周囲に形成された第２導電型の第２の不純物拡散層として形成することを特徴とする請求項２５〜２９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項３２】
前記ワード線を形成する工程において、前記各ワード線は多結晶シリコン又は非晶質シリコンにより形成することを特徴とする請求項２５〜２９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項３３】
前記ワード線を形成する工程は、前記各ワード線の上部にそれぞれ金属シリサイド層を形成する工程を含むことを特徴とする請求項３２に記載の半導体記憶装置の製造方法。
【請求項３４】
前記金属シリサイド層を形成する工程は、前記各不純物半導体層の上部にそれぞれ金属シリサイド層を形成する工程を含むことを特徴とする請求項３３に記載の半導体記憶装置の製造方法。
【請求項３５】
前記ワード線を形成する工程において、前記各ワード線は金属膜により形成することを特徴とする請求項２５〜２９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項３６】
前記半導体基板は、トランジスタを含む論路回路が形成される論理回路部を有し、
前記トラップ膜を形成する工程と前記ワード線を形成する工程との間に、前記半導体基板の前記論理回路部の上に前記トランジスタのゲート絶縁膜を形成する工程をさらに備え、
前記ワード線を形成する工程において、前記トランジスタのゲート電極を前記ワード線と同時に形成することを特徴とする請求項２５〜２９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項３７】
前記ワード線を形成する工程において、前記ワード線及び前記トランジスタのゲート電極は、多結晶シリコン又は非晶質シリコンにより形成することを特徴とする請求項３６に記載の半導体記憶装置の製造方法。
【請求項３８】
前記ワード線を形成する工程は、前記ワード線の上部及び前記トランジスタのゲート電極の上部にそれぞれ金属シリサイド層を形成する工程を含むことを特徴とする請求項３７に記載の半導体記憶装置の製造方法。
【請求項３９】
前記ワード線を形成する工程において、前記ワード線及び前記トランジスタのゲート電極は、金属により形成することを特徴とする請求項３６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、種々の形態の半導体記憶装置が提案されている。例えば、素子分離酸化膜の下に拡散層からなるビットラインを配置する半導体記憶素子は、容易に高集積化が可能であるため注目されている（例えば、特許文献１及び２を参照。）。
【０００３】
しかしながら、これらの従来技術では、素子分離酸化膜に熱酸化によるＬＯＣＯＳ（Local Oxidation of Silicon）分離酸化膜を用いているため、さらなる微細化及び高集積化は困難である。
【０００４】
これに対し、さらなる微細化及び高集積化を実現するために、例えば、半導体基板の上部に複数の溝部を形成し、形成された各溝部の壁面に沿って拡散層からなるビットラインと、各溝部と直交するワードラインとを配置することにより、チャネル部が各溝部の両側面の下部から溝部の底部にわたって形成される半導体記憶素子が提案されている（例えば、特許文献３及び４を参照。）。
【０００５】
以下、特許文献３に記載されたチャネル部が各溝部の両側面の下部から底部にわたって形成される従来の半導体記憶装置の製造方法について、図５５に示す工程順の断面図を用いて説明する。
【０００６】
まず、図５５（ａ）に示すように、シリコンからなる基板２０１の上部に、ビットラインとなる不純物拡散層２０２をイオン注入により形成する。続いて、不純物拡散層２０２の上にマスク膜となるシリコン酸化膜２０３を形成する。
【０００７】
次に、図５５（ｂ）に示すように、複数の溝部形成領域を開口パターンに持つレジスト膜２０４をマスクとして、エッチングによりシリコン酸化膜２０３及び不純物拡散層２０２を開口し、続いて、基板２０１に達する溝部２０５を形成する。
【０００８】
次に、レジスト膜２０４を除去した後、図５５（ｃ）に示すように、シリコン酸化膜２０３の上に各溝部２０５の底面及び壁面を含む全面にわたってトラップ膜２０６を形成する。
【０００９】
次に、図５５（ｄ）に示すように、トラップ膜２０６の全面に多結晶シリコン膜２０７Ａを堆積し、その後、図５５（ｅ）に示すように、不純物拡散層（ビットライン）２０２に直交する方向に開口したレジストパターンにより、堆積された多結晶シリコン膜２０７Ａを選択的にエッチングして、多結晶シリコン膜２０７Ａからゲート電極として機能するワード線２０７を形成し、半導体記憶装置を得る。
【特許文献１】特許第３４７２３１３号明細書
【特許文献２】米国特許第６４８２７０６号明細書
【特許文献３】特開平８−１８６１８３号公報
【特許文献４】米国特許第２００２／００２４０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の半導体記憶装置にはいくつかの問題がある。
【００１１】
第１に、ワード線２０７の加工が困難であるという問題がある。ワード線２０７を形成するには、各溝部２０５の底部にまで多結晶シリコン膜２０７Ａをエッチングしなければならない。しかしながら、ワード線２０７に挟まれた微細な溝部２０５の底部は穴状となるため、エッチングに必要なエッチングガスが進入しにくく、従ってエッチングが進行しにくい。
【００１２】
これを解消するために、例えば周知技術である、エッチングの際の高周波電力を大きくする方法等を実施した場合は、各溝部２０５の側壁の肩部分が削れてしまうおそれがある。従って、高周波電力を大きくする方法は、高精度に制御された形成条件が必要となる。
【００１３】
第２に、記憶容量の増大が困難であるという問題がある。上述した従来の半導体記憶装置においては、１メモリセルトランジスタの占める面積は、最小のラインパターン寸法をＦと定義した場合に、最小の面積は４Ｆ２ となる。例えば、Ｆ＝０．０９μｍとした場合は、１メモリセルトランジスタの占める面積は０．０３２４μｍ２ となる。しかしながら、最小のラインパターン寸法を縮小しない限り、１メモリセルトランジスタの占める面積をこれ以上縮小することはできない。
【００１４】
本発明は、前記従来の問題を解決し、半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、さらに高集積化を図れるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体記憶装置を、半導体基板に形成された溝部にゲート絶縁膜（トラップ膜）とゲート電極とを形成し、ゲート電極と交差する方向に一対の不純物拡散層からなるソース・ドレイン領域を形成する構成とする。
【００１６】
具体的に、本発明に係る第１の半導体記憶装置は、溝部を有する半導体基板と、半導体基板に互いに間隔をおき且つ溝部と交差して形成された一対の不純物拡散層からなるソース・ドレイン領域と、溝部の一壁面上に形成され、絶縁性を有するトラップ膜と、半導体基板におけるトラップ膜と対向する領域に形成されたチャネル領域と、溝部にトラップ膜と接するように形成されたゲート電極と、半導体基板における溝部の底部又は溝部の下側に形成された素子分離領域とを備えていることを特徴とする。
【００１７】
第１の半導体記憶装置によると、互いに間隔をおき且つ溝部と交差して形成された一対の不純物拡散層からなるソース・ドレイン領域は、溝部の一壁面上に形成されたトラップ膜と接するように形成されたゲート電極と互いに交差する。このため、ゲート電極は一対の不純物拡散層を横切るように形成される。すなわち、ゲート電極は溝部に沿って形成されるため、該ゲート電極を従来のように柱状にパターニングする必要がなくなる。これにより、１メモリセルトランジスタが占める最小面積を増大させることなく、ゲート電極の加工が容易となって、歩留まりが向上する。
【００１８】
本発明に係る第２の半導体記憶装置は、溝部を有する半導体基板と、半導体基板に互いに間隔をおき且つ溝部と交差して形成された一対の不純物拡散層と、溝部の壁面上に形成され、絶縁性を有するトラップ膜と、半導体基板におけるトラップ膜と対向する領域に形成されたチャネル領域と、溝部にトラップ膜と接するように形成されたゲート電極と、半導体基板における溝部の底部又は溝部の下側に形成された素子分離領域とを備え、一対の不純物拡散層における溝部の互いに対向する壁面のうちの一方と隣接する部分を第１のソース・ドレイン領域とし、トラップ膜における第１のソース・ドレイン領域側部分を第１のゲート絶縁膜とし、第１のソース・ドレイン領域、第１のゲート絶縁膜及びゲート電極により第１の半導体記憶素子が形成され、一対の不純物拡散層における溝部の互いに対向する壁面のうちの他方と隣接する部分を第２のソース・ドレイン領域とし、トラップ膜における第２のソース・ドレイン領域側部分を第２のゲート絶縁膜とし、第２のソース・ドレイン領域、第２のゲート絶縁膜及びゲート電極により第２の半導体記憶素子が形成され、第１の半導体記憶素子の第１のソース・ドレイン領域と、第２の半導体記憶素子の第２のソース・ドレイン領域とは、半導体基板の上方に形成された互いに異なる複数のビット線と電気的に接続されていることを特徴とする。
【００１９】
第２の半導体記憶装置によると、第１の半導体記憶装置の構成に加え、１本の溝部の互いに対向する両壁面に形成されたトラップ膜をそれぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜とする第１の半導体記憶素子及び第２の半導体記憶素子を実現することができる。この場合、ゲート電極は共有されるため、第１の半導体記憶素子の第１のソース・ドレイン領域と、第２の半導体記憶素子の第２のソース・ドレイン領域とは互いに異なるビット線と接続される。
【００２０】
第２の半導体記憶装置において、不純物拡散層は、互いに間隔をおいて行方向に複数形成され、ゲート電極は、溝部が半導体基板に互いに間隔をおいて列方向に複数形成されることにより複数のワード線を構成し、各ビット線は、複数の不純物拡散層のうちの１つと１列おきに接続されており、複数の不純物拡散層及び複数のワード線により構成される複数の第１の半導体記憶素子及び複数の第２の半導体記憶素子は、行列状に配置されてメモリセルアレイを構成することが好ましい。
【００２１】
本発明に係る第３の半導体記憶装置は、溝部を有する半導体基板と、半導体基板に互いに間隔をおき且つ溝部と交差して形成された一対の不純物拡散層と、溝部の壁面上に形成され、絶縁性を有するトラップ膜と、半導体基板におけるトラップ膜と対向する領域に形成されたチャネル領域と、溝部の対向する壁面上にトラップ膜とそれぞれ接するように形成された第１のゲート電極及び第２のゲート電極と、半導体基板における溝部の底部又は溝部の下側に形成された素子分離領域とを備え、一対の不純物拡散層における溝部の互いに対向する壁面のうちの一方と隣接する部分を第１のソース・ドレイン領域とし、トラップ膜における第１のソース・ドレイン領域側部分を第１のゲート絶縁膜とし、第１のソース・ドレイン領域、第１のゲート絶縁膜及び第１のゲート電極により第１の半導体記憶素子が形成され、一対の不純物拡散層における溝部の互いに対向する壁面のうちの他方と隣接する部分を第２のソース・ドレイン領域とし、トラップ膜における第２のソース・ドレイン領域側部分を第２のゲート絶縁膜とし、第２のソース・ドレイン領域、第２のゲート絶縁膜及び第２のゲート電極により第２の半導体記憶素子が形成され、第１の半導体記憶素子の第１のソース・ドレイン領域と、第２の半導体記憶素子の第２のソース・ドレイン領域とは、半導体基板の上方に形成されたビット線により互いに電気的に接続されていることを特徴とする。
【００２２】
第３の半導体記憶装置によると、第１の半導体記憶装置の構成に加え、１本の溝部の互いに対向する両壁面に形成されたトラップ膜をそれぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜とする第１の半導体記憶素子及び第２の半導体記憶素子を実現することができる。この場合、ゲート電極は第１のゲート電極と第２のゲート電極として独立して設けられるため、第１の半導体記憶素子の第１のソース・ドレイン領域と、第２の半導体記憶素子の第２のソース・ドレイン領域とを同一のビット線と接続することができる。これにより、１メモリセルトランジスタが占める最小面積を２Ｆ２ と従来の４Ｆ２ よりも小さくすることが可能となり、高集積化を図ることができる。
【００２３】
第３の半導体記憶装置において、不純物拡散層は、互いに間隔をおいて行方向に複数形成され、第１のゲート電極及び第２のゲート電極は、溝部が半導体基板に互いに間隔をおいて列方向に複数形成されることによりそれぞれ複数のワード線を構成し、複数の不純物拡散層及び複数のワード線により構成される複数の第１の半導体記憶素子及び複数の第２の半導体記憶素子は、行列状に配置されてメモリセルアレイを構成することが好ましい。
【００２４】
第１〜第３の半導体記憶装置において、素子分離領域は、半導体基板における溝部の下側部分に形成された不純物拡散層からなることが好ましい。
【００２５】
また、第１〜第３の半導体記憶装置において、素子分離領域は、溝部の底面上に形成された埋め込み絶縁膜からなることが好ましい。
【００２６】
また、第１〜第３の半導体記憶装置において、素子分離領域は、半導体基板における溝部の下側に連続的に形成された埋め込み絶縁層からなることが好ましい。
【００２７】
第１〜第３の半導体記憶装置において、トラップ膜は、溝部の壁面上に順次形成された酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜であることが好ましい。
【００２８】
第１〜第３の半導体記憶装置において、不純物拡散層は、第１導電型の第１の不純物拡散層と該第１の不純物拡散層の周囲に形成された第２導電型の第２の不純物拡散層とからなることが好ましい。このようにすると、ｐｎ接合部分の空乏化により、ソース・ドレイン領域の平面積を小さくすることができるため、さらなる微細化が可能となる。
【００２９】
この場合に、第１の不純物拡散層の不純物濃度は、第２の不純物拡散層の不純物濃度よりも高いことが好ましい。
【００３０】
第１又は第２の半導体記憶装置において、ゲート電極は、多結晶シリコン又は非晶質シリコンからなることが好ましい。
【００３１】
第３の半導体記憶装置において、第１のゲート電極及び第２のゲート電極は、多結晶シリコン又は非晶質シリコンからなることが好ましい。
【００３２】
第１又は第２の半導体記憶装置において、ゲート電極が多結晶シリコン又は非晶質シリコンからなる場合に、ゲート電極の上部には金属シリサイド層が形成されていることが好ましい。このようにすると、ゲート電極の低抵抗化を図ることができる。
【００３３】
第３の半導体記憶装置において、第１及び第２のゲート電極が多結晶シリコン又は非晶質シリコンからなる場合に、第１のゲート電極及び第２のゲート電極の上部には金属シリサイド層が形成されていることが好ましい。このようにすると、第１及び第２のゲート電極の低抵抗化を図ることができる。
【００３４】
第１又は第２の半導体記憶装置において、ゲート電極は金属からなることが好ましい。
【００３５】
また、第３の半導体記憶装置において、第１のゲート電極及び第２のゲート電極は金属からなることが好ましい。
【００３６】
第１〜第３の半導体記憶装置において、不純物拡散層の上部には金属シリサイド層が形成されていることが好ましい。このようにすると、ソース・ドレイン領域の低抵抗化を図ることができる。
【００３７】
第２の半導体記憶装置は、半導体基板に形成され、トランジスタを含む論路回路部をさらに備え、トランジスタを構成するゲート電極は、第１の半導体記憶素子及び第２の半導体記憶素子を構成するゲート電極と同一の材料からなることが好ましい。このようにすると、製造プロセスにおける工程数の削減が可能となる。
【００３８】
この場合に、トランジスタを構成するゲート電極と、第１の半導体記憶素子及び第２の半導体記憶素子を構成するゲート電極とは、多結晶シリコン又は非晶質シリコンからなることが好ましい。
【００３９】
第３の半導体記憶装置は、半導体基板に形成され、トランジスタを含む論路回路部をさらに備え、トランジスタを構成するゲート電極は、第１の半導体記憶素子及び第２の半導体記憶素子をそれぞれ構成する第１のゲート電極及び第２のゲート電極と同一の材料からなることが好ましい。このようにすると、製造プロセスにおける工程数の削減が可能となる。
【００４０】
この場合に、トランジスタを構成するゲート電極と、第１の半導体記憶素子及び第２の半導体記憶素子をそれぞれ構成する第１のゲート電極及び第２のゲート電極とは、多結晶シリコン又は非晶質シリコンからなることが好ましい。
【００４１】
この場合に、トランジスタを構成するゲート電極の上部には金属シリサイド層が形成されていることが好ましい。このようにすると、トランジスタを構成するゲート電極の低抵抗化を図ることができる。
【００４２】
さらには、トランジスタを含む論路回路部を備えた場合に、トランジスタを構成するゲート電極は金属からなることが好ましい。
【００４３】
本発明に係る第１の半導体記憶装置は、半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、各溝部の底面上又は底面の下側の領域に、各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、トラップ膜を覆うと共に各溝部を埋め込むように第１の導電膜を形成することにより、形成した第１の導電膜からワード線となるゲート電極をそれぞれ形成する工程と、半導体基板における各溝部同士の間で且つ素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、半導体基板の上のゲート電極及びトラップ膜を含む全面に絶縁膜を形成し、形成した絶縁膜に対して各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、絶縁膜の上の各開口部を含む全面に第２の導電膜を形成し、形成した第２の導電膜に対して、行方向に延びる一の不純物拡散層における複数の開口部を１列おきに含むようにパターニングすることにより、第２の導電膜からビット線を形成する工程とを備えていることを特徴とする。
【００４４】
第１の半導体記憶装置の製造方法によると、本発明の第２の半導体記憶装置を実現することができ、１メモリセルトランジスタが占める最小面積を増大させることなく、ゲート電極の加工を容易に行なえるようになる。
【００４５】
本発明に係る第２の半導体記憶装置は、半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、各溝部の底面上又は底面の下側の領域に、各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、トラップ膜を覆うと共に各溝部の壁面及び底面を覆うように第１の導電膜を形成する工程と、形成した第１の導電膜に対して、各溝部の壁面上に第１の導電膜がそれぞれ独立して残存するようにエッチングすることにより、第１の導電膜からそれぞれワード線となる第１のゲート電極及び第２のゲート電極を形成する工程と、半導体基板における各溝部同士の間で且つ素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、半導体基板の上に各溝部を埋めるように絶縁膜を形成し、形成した絶縁膜に対して各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、絶縁膜の上の各開口部を含む全面に第２の導電膜を形成し、形成した第２の導電膜に対して、行方向に延びる一の不純物拡散層における複数の開口部を含むようにパターニングすることにより、第２の導電膜からビット線を形成する工程とを備えていることを特徴とする。
【００４６】
第２の半導体記憶装置の製造方法によると、本発明の第３の半導体記憶装置を実現することができ、１メモリセルトランジスタが占める最小面積を縮小できるので、高集積化を図ることができる。
【００４７】
第１又は第２の半導体記憶装置の製造方法は、素子分離領域を形成する工程において、素子分離領域として、各溝部の下側に不純物拡散層を選択的に形成することが好ましい。
【００４８】
また、第１又は第２の半導体記憶装置の製造方法は、素子分離領域を形成する工程において、素子分離領域として、各溝部の底面上に埋め込み絶縁膜を形成することが好ましい。
【００４９】
また、第１又は第２の半導体記憶装置の製造方法は、素子分離領域を形成する工程において、素子分離領域として、半導体基板の各溝部の下側にあらかじめ設けられた埋め込み絶縁層を有する半導体基板における埋め込み絶縁層を用いることが好ましい。
【００５０】
第１又は第２の半導体記憶装置の製造方法は、トラップ膜を形成する工程において、トラップ膜を、各溝部の壁面及び底面上に酸化シリコン、窒化シリコン及び酸化シリコンを順次形成することにより積層膜とすることが好ましい。
【００５１】
第１又は第２の半導体記憶装置の製造方法は、不純物拡散層を形成する工程において、各不純物拡散層は、第１導電型の第１の不純物拡散層と、該第１の不純物拡散層の周囲に形成された第２導電型の第２の不純物拡散層として形成することが好ましい。このようにすると、不純物拡散による短チャネル効果を抑制できるため、さらなる微細化が可能となる。
【００５２】
第１又は第２の半導体記憶装置の製造方法は、ワード線を形成する工程において、各ワード線は多結晶シリコン又は非晶質シリコンにより形成することが好ましい。
【００５３】
この場合に、ワード線を形成する工程は、各ワード線の上部にそれぞれ金属シリサイド層を形成する工程を含むことが好ましい。
【００５４】
さらにこの場合に、金属シリサイド層を形成する工程は、各不純物半導体層の上部にそれぞれ金属シリサイド層を形成する工程を含むことが好ましい。
【００５５】
第１又は第２の半導体記憶装置の製造方法は、ワード線を形成する工程において、各ワード線は金属膜により形成することが好ましい。
【００５６】
第１又は第２の半導体記憶装置の製造方法において、半導体基板はトランジスタを含む論路回路が形成される論理回路部を有し、トラップ膜を形成する工程とワード線を形成する工程との間に、半導体基板の論理回路部の上にトランジスタのゲート絶縁膜を形成する工程をさらに備え、ワード線を形成する工程において、トランジスタのゲート電極をワード線と同時に形成することが好ましい。このようにすると、トラップ膜に電荷を蓄積することにより情報を保持する半導体記憶素子と論理回路とが１つの基板上に形成された半導体記憶装置を実現できる。その上、論理回路に含まれるトランジスタのゲート電極を半導体記憶素子のワード線の形成工程で行なうため、製造プロセスにおける工程数を削減することが可能となる。
【００５７】
この場合に、ワード線を形成する工程において、ワード線及びトランジスタのゲート電極は、多結晶シリコン又は非晶質シリコンにより形成することが好ましい。
【００５８】
さらにこの場合に、ワード線を形成する工程は、ワード線の上部及びトランジスタのゲート電極の上部にそれぞれ金属シリサイド層を形成する工程を含むことが好ましい。
【００５９】
また、第１又は第２の半導体記憶装置の製造方法において、トランジスタを含む論路回路が形成される論理回路部を有する場合に、ワード線を形成する工程において、ワード線及びトランジスタのゲート電極は、金属により形成することが好ましい。
【発明の効果】
【００６０】
本発明の半導体記憶装置及びその製造方法によると、半導体基板に設けた溝部の側壁部を用いる半導体記憶装置において、ワード線（ゲート電極）の加工が容易となり、また、より高集積化が可能となる。
【発明を実施するための最良の形態】
【００６１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００６２】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。図２（ａ）は図１（ａ）のIIａ−IIａ線における断面図であり、図２（ｂ）は図１（ａ）のIIｂ−IIｂ線における断面図であり、図２（ｃ）は図１（ａ）のIIｃ−IIｃ線における断面図であり、図２（ｄ）は図１（ａ）のIIｄ−IIｄ線における断面図である。
【００６３】
図１（ａ）及び図１（ｂ）に示すように、例えばシリコンからなる半導体基板１の上部には、複数の溝部１ａが列方向に互いに間隔をおいて形成されている。
【００６４】
各溝部１ａの下側には、ｐ型不純物が注入された不純物拡散層からなる素子分離領域６がそれぞれ形成されている。また、各溝部１ａの底面上及び壁面上には、例えば酸化シリコン（ＳｉＯ２ ）窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ２ ）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜７がそれぞれ形成されている。各溝部１ａのトラップ膜７の内側には、ｎ型不純物である例えば燐が導入された多結晶シリコンからなるワード線（ゲート電極）９がそれぞれ充填されるように形成されている。
【００６５】
半導体基板１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域１１が行方向に互いに間隔をおいて且つ各溝部１ａと交差するように形成されている。
【００６６】
図１（ｂ）に示すように、二点鎖線で囲んだ領域１６が本発明の単位メモリセルを表わす。単位メモリセル１６は、溝部１ａの一壁面上に形成されたＯＮＯ膜であるトラップ膜７と、溝部１ａにトラップ膜７と接するように形成されたゲート電極であるワード線９と、一対のｎ型不純物拡散層の互いの対向部分からなるソース・ドレイン領域１１と、半導体基板１における一対のソース・ドレイン領域１１の間で且つトラップ膜７の近傍部分に形成されるチャネル領域８とにより構成される。ここで、符号７ａはトラップ膜７におけるキャリア注入部を示す。
【００６７】
このように、第１の実施形態に係る半導体記憶装置は、チャネル領域８が溝部１ａの側面に沿って形成される。これに対し、図５５に示した従来の半導体記憶装置におけるチャネル領域は、溝部２０５の下側を横断する領域に形成される。
【００６８】
図１（ａ）に示すように、半導体基板１の上には、トラップ膜７及びワード線９との間に酸化シリコン等からなる保護絶縁膜１２を介在させて、複数のビット線１９が行方向に形成されている。
【００６９】
第１の実施形態に係る半導体記憶装置は、図１（ｂ）に示すように、２つの単位メモリセル１６が、ワード線（ゲート電極）９を共有する構成である。従って、ワード線９を共有し且つ列方向に隣接する単位メモリセル１６のソース・ドレイン領域１１は、図１（ａ）に示すように、１列おきにビット線１９と接続される。なお、ビット線１９は、図２（ｃ）に示すように、保護絶縁膜１２に形成されたソース・ドレイン領域１１を露出する開口部１２ａを介して電気的に接続される。
【００７０】
以下、前記のように構成された半導体記憶装置の製造方法について図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）を参照しながら説明する。なお、ここでの断面図は、図１（ａ）のIIａ−IIａ線に沿った断面である。
【００７１】
まず、図３（ａ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、シリコンからなる半導体基板１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【００７２】
次に、図３（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、半導体基板１の上部に、例えば深さが１００ｎｍ〜３００ｎｍ程度の複数の溝部１ａを互いに間隔をおいて列方向に形成する。
【００７３】
次に、図３（ｃ）に示すように、マスク膜２を用いて、例えばボロンをドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２程度の注入条件で各溝部１ａの下側の領域にそれぞれイオン注入することにより、ｐ型不純物拡散層からなる素子分離領域６を形成する。
【００７４】
次に、図３（ｄ）に示すように、マスク膜２の上に各溝部１ａの底面及び壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、ＣＶＤ法により、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた多結晶シリコン膜９Ａを各溝部１ａが埋め込まれるように堆積する。
【００７５】
次に、図４（ａ）に示すように、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、多結晶シリコン膜９Ａにおける各溝部１ａの外側部分を除去することにより、各溝部１ａの内部にトラップ膜７を介在させて延びるワード線９をそれぞれ形成する。
【００７６】
次に、図４（ｂ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ａの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図１（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。
【００７７】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７及びワード線９を含む全面にわたって、酸化シリコンからなり、トラップ膜７及びワード線９を絶縁する保護絶縁膜１２を堆積する。その後、図４（ｃ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【００７８】
次に、図４（ｄ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【００７９】
次に、堆積した導電膜１９Ａに対して、各ソース・ドレイン領域１１が１列おきに相互に接続されるようにパターニングして、図１（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【００８０】
第１の実施形態によると、ワード線９は、半導体基板１に形成された溝部１ａにトラップ膜７を介在させ且つ溝部１ａを埋めるように形成される。従って、図５５に示した従来の半導体記憶装置のように、ゲート電極を形成する際に、溝部と直交したマスクを形成し、該溝部に埋め込まれた多結晶シリコン膜を溝部の底部にまでエッチングにより除去して、多結晶シリコン膜を柱状に形成する工程が不要となる。
【００８１】
このため、第１の実施形態においては、従来のように、溝部１ａに充填された多結晶シリコン膜９Ａを半導体基板１の深さ方向にパターンニングするという、加工が困難な工程を設ける必要がなく、微細な半導体装置を歩留まり良く実現することができる。
【００８２】
なお、第１の実施形態においては、溝部１ａを形成する際のマスク膜２に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、溝部１ａを形成する際には、シリコン化合物からなるマスク膜２を用いずに、レジスト材をマスクとして用いても構わない。
【００８３】
また、第１の実施形態においては、溝部１ａの下側領域への不純物注入を行なう際にもマスク膜２を用いたが、ここでも、レジスト材をマスクとして不純物注入を行なってもよい。
【００８４】
また、第１の実施形態においては、電荷の捕獲サイトを有するトラップ膜７として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜を用いてもよい。
【００８５】
また、第１の実施形態においては、一例としてトラップ膜７の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【００８６】
また、第１の実施形態においては、ワード線９を構成する多結晶シリコン膜９Ａは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。
【００８７】
また、多結晶シリコン膜９Ａは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、融点が６００℃以上である高融点金属若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線９を構成する多結晶シリコン膜９Ａを金属によりシリサイド化してもよい。
【００８８】
また、第１の実施形態においては、ビットラインとして作用する島状のｎ型不純物拡散層の表面を金属によりシリサイド化しても構わない。
【００８９】
また、第１の実施形態においては、図４（ｂ）に示す島状のソース・ドレイン領域１１を形成する前のトラップ膜７及びマスク膜２を除去する工程を、ソース・ドレイン領域１１を形成する際の第２のレジスト膜をマスクとして行なってもよい。これにより、ワード線９の上面とソース・ドレイン領域１１の上面とが露出するため、ワード線９とソース・ドレイン領域１１の各上部を同時に金属によりシリサイド化することができる。
【００９０】
また、第１の実施形態においては、ソース・ドレイン領域１１がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。
【００９１】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００９２】
図５（ａ）及び図５（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。図６（ａ）は図５（ａ）のVIａ−VIａ線における断面図であり、図６（ｂ）は図５（ａ）のVIｂ−VIｂ線における断面図であり、図６（ｃ）は図５（ａ）のVIｃ−VIｃ線における断面図であり、図６（ｄ）は図５（ａ）のVIｄ−VIｄ線における断面図である。なお、図５及び図６において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９３】
図５（ａ）、（ｂ）及び図６（ａ）、（ｃ）に示すように、第１変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【００９４】
第１変形例に係る半導体記憶装置は、第１の実施形態と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【００９５】
以下、前記のように構成された半導体記憶装置の製造方法について図７（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図５（ａ）のVIａ−VIａ線に沿った断面であって、第１の実施形態と相違する工程のみを説明する。
【００９６】
まず、図７（ａ）に示すように、半導体基板１上に、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ａの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図５（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【００９７】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７及びワード線９を含む全面にわたって、酸化シリコンからなり、トラップ膜７及びワード線９を絶縁する保護絶縁膜１２を堆積する。その後、図７（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【００９８】
次に、図７（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【００９９】
次に、堆積した導電膜１９Ａに対して、各ソース・ドレイン領域１１が１列おきに相互に接続されるようにパターニングして、図５（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０１００】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【０１０１】
図８（ａ）及び図８（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。図９（ａ）は図８（ａ）のIXａ−IXａ線における断面図であり、図９（ｂ）は図８（ａ）のIXｂ−IXｂ線における断面図であり、図９（ｃ）は図８（ａ）のIXｃ−IXｃ線における断面図であり、図９（ｄ）は図８（ａ）のIXｄ−IXｄ線における断面図である。なお、図８及び図９において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０２】
図８（ａ）及び図９（ａ）、（ｂ）、（ｄ）に示すように、第２変形例に係る半導体記憶装置は、各溝部１ｂの深さが２００ｎｍ〜５００ｎｍ程度と、第１の実施形態の溝部１ａの深さ１００ｎｍ〜３００ｎｍよりも大きく、さらに、各溝部１ｂの下部（底面上）にのみ酸化シリコンからなる埋め込み絶縁膜が充填されることにより、素子分離領域１７が形成されている。
【０１０３】
第２変形例に係る半導体記憶装置は、第１の実施形態と同様の効果を得られる上に、各溝部１ｂの下部に埋め込み絶縁膜が形成されているため、各溝部１ａの下側に不純物拡散層からなる素子分離領域６を形成する第１の実施形態と比べて、溝部１ｂを介して隣接するメモリセルトランジスタ間の分離特性に優れるという効果を得られる。
【０１０４】
以下、前記のように構成された半導体記憶装置の製造方法について図１０（ａ）〜（ｅ）を参照しながら説明する。なお、ここでの断面図は、図８（ａ）のIXａ−IXａ線に沿った断面であって、第１の実施形態と相違する工程のみを説明する。
【０１０５】
まず、図１０（ａ）に示すように、例えばＣＶＤ法により、シリコンからなる半導体基板１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【０１０６】
次に、図１０（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、半導体基板１の上部に、例えば深さが２００ｎｍ〜５００ｎｍ程度の複数の溝部１ｂを互いに間隔をおいて列方向に形成する。
【０１０７】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、マスク膜２の上に各溝部１ｂが充填されるように全面にわたって、シリコン酸化膜１７Ａを堆積する。
【０１０８】
次に、図１０（ｄ）に示すように、堆積したシリコン酸化膜１７Ａに対して、該シリコン酸化膜１７Ａが各溝部１ｂの底面上に１００ｎｍ〜３００ｎｍ程度の厚さに残るようにドライエッチングを行なうことにより、各溝部１ｂの下部にそれぞれシリコン酸化膜１７Ａからなる素子分離領域１７を形成する。
【０１０９】
次に、図１０（ｅ）に示すように、マスク膜２の上に各溝部１ｂの下部に位置する素子分離領域１７の上面及び各溝部１ｂの壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度の不純物濃度で含まれた多結晶シリコン膜９Ａを各溝部１ｂが埋め込まれるように堆積する。
【０１１０】
その後は、第１の実施形態と同様に、例えばＣＭＰ法又はエッチバック法により、多結晶シリコン膜９Ａにおける各溝部１ｂの外側部分を除去することにより、各溝部１ｂの内部にトラップ膜７を介在させて延びるワード線９をそれぞれ形成する。
【０１１１】
さらに、第１の実施形態と同様の製造方法により、図８（ａ）に示す半導体記憶装置を得る。
【０１１２】
なお、第２変形例においても、第１変形例と同様に、各溝部１ｂの下側に不純物注入を行なって、不純物拡散層からなる素子分離領域をさらに設けても構わない。
【０１１３】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【０１１４】
図１１（ａ）及び図１１（ｂ）は本発明の第１の実施形態の第３変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図である。図１２（ａ）は図１１（ａ）のXIIａ−XIIａ線における断面図であり、図１２（ｂ）は図１１（ａ）のXIIｂ−XIIｂ線における断面図であり、図１２（ｃ）は図１１（ａ）のXIIｃ−XIIｃ線における断面図であり、図１２（ｄ）は図１１（ａ）のXIIｄ−XIIｄ線における断面図である。なお、図１１及び図１２において、図１、図２及び図８に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１１５】
図１１（ａ）、（ｂ）及び図１２（ａ）、（ｃ）に示すように、第３変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、ｎ型不純物拡散層１１の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【０１１６】
第３変形例に係る半導体記憶装置は、第１の実施形態の第２変形例と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【０１１７】
以下、前記のように構成された半導体記憶装置の製造方法について図１３（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図１１（ａ）のXIIａ−XIIａ線に沿った断面であって、第１の実施形態の第２変形例と相違する工程のみを説明する。
【０１１８】
まず、図１３（ａ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ｂの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図１１（ｂ）に示すように、それぞれが溝部１ｂ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【０１１９】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７及びワード線９を含む全面にわたって、酸化シリコンからなり、トラップ膜７及びワード線９を絶縁する保護絶縁膜１２を堆積する。その後、図１３（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０１２０】
次に、図１３（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０１２１】
次に、堆積した導電膜１９Ａに対して、各ソース・ドレイン領域１１が１列おきに相互に接続されるようにパターニングして、図１１（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０１２２】
（第１の実施形態の第４変形例）
以下、本発明の第１の実施形態の第４変形例について図面を参照しながら説明する。
【０１２３】
図１４（ａ）及び図１４（ｂ）は本発明の第１の実施形態の第４変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図である。図１５（ａ）は図１４（ａ）のXVａ−XVａ線における断面図であり、図１５（ｂ）は図１４（ａ）のXVｂ−XVｂ線における断面図であり、図１５（ｃ）は図１４（ａ）のXVｃ−XVｃ線における断面図であり、図１５（ｄ）は図１４（ａ）のXVｄ−XVｄ線における断面図である。なお、図１４及び図１５において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１２４】
図１４（ａ）及び図１５（ａ）〜（ｄ）に示すように、第４変形例に係る半導体記憶装置は、半導体基板として、あらかじめ内部、例えば表面から１００ｎｍ〜５００ｎｍの深さに酸化シリコンが一様に（連続して）埋め込まれてなる埋め込み絶縁層１８を有する、いわゆるＳＯＩ（Silicon on Insulator）基板１Ａを用いている。
【０１２５】
第４変形例に係る半導体記憶装置は、第１の実施形態と同様の効果を得られる上に、各トラップ膜７及びワード線９が形成される溝部１ｃの下側に位置する素子分離領域がＳＯＩ基板１Ａの埋め込み絶縁層１８により構成されるため、溝部１ｃを介して隣接するメモリセルトランジスタ同士の間の絶縁分離特性が優れる。さらには、各溝部１ｃの下部又は下側に素子分離領域を形成する工程を削減することができる。
【０１２６】
以下、前記のように構成された半導体記憶装置の製造方法について図１６（ａ）〜（ｄ）を参照しながら説明する。なお、ここでの断面図は、図１４（ａ）のXVａ−XVａ線に沿った断面であって、第１の実施形態と相違する工程のみを説明する。
【０１２７】
まず、図１６（ａ）に示すように、例えばＣＶＤ法により、ＳＯＩ基板１Ａの主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【０１２８】
次に、図１６（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、ＳＯＩ基板１Ａの上部シリコン層に、埋め込み絶縁層１８に達する複数の溝部１ｃを互いに間隔をおいて列方向に形成する。
【０１２９】
次に、図１６（ｃ）に示すように、マスク膜２の上に各溝部１ｃの底面及び壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度の不純物濃度で含まれた多結晶シリコン膜９Ａを各溝部１ｃが埋め込まれるように堆積する。
【０１３０】
次に、第１の実施形態と同様に、例えばＣＭＰ法又はエッチバック法により、多結晶シリコン膜９Ａにおける各溝部１ｂの外側部分を除去することにより、各溝部１ｃの内部にトラップ膜７を介在させて延びるワード線９をそれぞれ形成する。
【０１３１】
その後は、第１の実施形態と同様にして、図１４（ａ）に示す半導体記憶装置を得る。
【０１３２】
なお、第４変形例においても、第３変形例と同様に、各溝部１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【０１３３】
（第１の実施形態の第５変形例）
以下、本発明の第１の実施形態の第５変形例について図面を参照しながら説明する。
【０１３４】
図１７（ａ）及び図１７（ｂ）は本発明の第１の実施形態の第５変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図である。図１８（ａ）は図１７（ａ）のXVIIIａ−XVIIIａ線における断面図であり、図１８（ｂ）は図１７（ａ）のXVIIIｂ−XVIIIｂ線における断面図であり、図１８（ｃ）は図１７（ａ）のXVIIIｃ−XVIIIｃ線における断面図であり、図１８（ｄ）は図１７（ａ）のXVIIIｄ−XVIIIｄ線における断面図である。なお、図１７及び図１８において、図１、図２及図１４びに示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１３５】
図１７（ａ）、（ｂ）及び図１８（ａ）、（ｃ）に示すように、第５変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、ｎ型不純物拡散層１１の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【０１３６】
第５変形例に係る半導体記憶装置は、第１の実施形態の第４変形例と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【０１３７】
以下、前記のように構成された半導体記憶装置の製造方法について図１９（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図１７（ａ）のXVIIIａ−XVIIIａ線に沿った断面であって、第１の実施形態の第４変形例と相違する工程のみを説明する。
【０１３８】
まず、図１９（ａ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ｃの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図１７（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【０１３９】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７及びワード線９を含む全面にわたって、酸化シリコンからなり、トラップ膜７及びワード線９を絶縁する保護絶縁膜１２を堆積する。その後、図１９（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０１４０】
次に、図１９（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０１４１】
次に、堆積した導電膜１９Ａに対して、各ソース・ドレイン領域１１が１列おきに相互に接続されるようにパターニングして、図１７（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０１４２】
なお、第４変形例においても、第３変形例と同様に、各溝部１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【０１４３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１４４】
図２０（ａ）及び図２０（ｂ）は本発明の第２の実施形態に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXｂ−XXｂ線における断面図である。図２１（ａ）は図２０（ａ）のXXIａ−XXIａ線における断面図であり、図２１（ｂ）は図２０（ａ）のXXIｂ−XXIｂ線における断面図であり、図２１（ｃ）は図２０（ａ）のXXIｃ−XXIｃ線における断面図であり、図２１（ｄ）は図２０（ａ）のXXIｄ−XXIｄ線における断面図である。なお、図２０及び図２１において、図１及び図２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１４５】
図２０（ａ）及び図２０（ｂ）に示すように、第２の実施形態に係る半導体記憶装置は、各溝部１ａに形成されるワード線９が、第１のワード線（第１のゲート電極）９ａ及び第２のワード線（第２のゲート電極）９ｂとして互いに対向する壁面上にそれぞれ独立して形成されている。
【０１４６】
このように、各溝部１ａの両壁面上にそれぞれ独立した第１のワード線９ａ及び第２のワード線９ｂが形成されるため、第１の実施形態とは異なり、互い隣接する単位メモリセル１６が一のワード線を共有しない構造を採る。これにより、溝部１ａを介して互いに隣接するメモリセルトランジスタのソース・ドレイン領域１１同士を電気的に接続できるため、より微細な、すなわちより高集積化が可能な半導体記憶装置を実現できる。その上、ビット線１９は、複数のソース・ドレイン領域１１に対して１列おきに接続する必要がなくなるため、ビット線１９のレイアウトが単純化されてその加工が容易となる。
【０１４７】
以下、前記のように構成された半導体記憶装置の製造方法について図２２（ａ）〜（ｄ）及び図２３（ａ）〜（ｄ）を参照しながら説明する。なお、ここでの断面図は、図２０（ａ）のXXIａ−XXIａ線に沿った断面である。
【０１４８】
まず、図２２（ａ）に示すように、例えばＣＶＤ法により、シリコンからなる半導体基板１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【０１４９】
次に、図２２（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、半導体基板１の上部に、例えば深さが１００ｎｍ〜３００ｎｍ程度の複数の溝部１ａを互いに間隔をおいて列方向に形成する。
【０１５０】
次に、図２２（ｃ）に示すように、マスク膜２を用いて、例えばボロンを、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２程度の注入条件で各溝部１ａの下側の領域にそれぞれイオン注入することにより、ｐ型不純物拡散層からなる素子分離領域６を形成する。
【０１５１】
次に、図２２（ｄ）に示すように、マスク膜２の上に各溝部１ａの底面及び壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にドープされた多結晶シリコン膜９Ａを各溝部１ａの底面上及び壁面上に堆積する。すなわち、多結晶シリコン膜９Ａは各溝部１ａを埋め込まないように堆積する。
【０１５２】
次に、図２３（ａ）に示すように、例えばエッチバック法を用いて、堆積された多結晶シリコン膜９Ａが各溝部１ａの両壁面上にのみ残るように自己整合的に除去することにより、対向する各壁面上に第１のワード線９ａ及び第２のワード線９ｂをそれぞれ形成する。
【０１５３】
次に、図２３（ｂ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ａの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図２０（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。
【０１５４】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７及び各ワード線９ａ、９ｂを含む全面にわたって、酸化シリコンからなり、トラップ膜７及び各ワード線９ａ、９ｂを絶縁する保護絶縁膜１２を各溝部１ａが充填されるように堆積する。その後、図２３（ｃ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０１５５】
次に、図２３（ｄ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０１５６】
次に、図２０（ａ）に示すように、堆積した導電膜１９Ａに対して、行方向に配置された各ソース・ドレイン領域１１が同一の行で相互に接続されるようにパターニングして、導電膜１９Ａからビット線１９を形成する。
【０１５７】
第２の実施形態によると、半導体基板１に形成された複数の溝部１ａには、トラップ膜７を介在させて該溝部１ａの壁面上に自己整合的に第１のワード線９ａ及び第２のワード線９ｂを形成する。従って、図５５に示した従来の半導体記憶装置のように、溝部と直交したマスクを形成し、溝部に埋め込まれた多結晶シリコン膜を溝部の底部にまでエッチングにより除去して柱状に形成する工程が不要となる。
【０１５８】
このため、第２の実施形態においては、従来のように、溝部１ａに充填された多結晶シリコン膜９Ａを半導体基板１の深さ方向にパターンニングするという加工が困難な工程を設ける必要がなく、微細な半導体装置を歩留まり良く実現することができる。
【０１５９】
その上、１つの溝部１ａの両壁面上にそれぞれ独立したワード線９ａ、９ｂが形成されるため、第１の実施形態及びその各変形例とは異なり、隣接したメモリセルトランジスタがワード線（ゲート電極）を共有しない構造とすることができる。従って、さらなる微細化を実現することができる。
【０１６０】
なお、第２の実施形態においては、溝部１ａを形成する際のマスク膜２に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、溝部１ａを形成する際には、シリコン化合物からなるマスク膜２を用いずに、レジスト材をマスクとして用いても構わない。
【０１６１】
また、第２の実施形態においては、溝部１ａの下側領域への不純物注入を行なう際にもマスク膜２を用いたが、ここでも、レジスト材をマスクとして不純物注入を行なってもよい。
【０１６２】
また、第２の実施形態においては、電荷の捕獲サイトを有するトラップ膜７として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜を用いてもよい。
【０１６３】
また、第２の実施形態においては、一例としてトラップ膜７の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０１６４】
また、第２の実施形態においては、ワード線９を構成する多結晶シリコン膜９Ａは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。
【０１６５】
また、多結晶シリコン膜９Ａは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、融点が６００℃以上である高融点金属若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線９を構成する多結晶シリコン膜９Ａを金属によりシリサイド化しても構わない。
【０１６６】
また、第２の実施形態においては、ビットラインとして作用する島状のｎ型不純物拡散層の表面を金属によりシリサイド化しても構わない。
【０１６７】
また、第２の実施形態においては、図２３（ｂ）に示す島状のソース・ドレイン領域１１を形成する前のトラップ膜７及びマスク膜２を除去する工程を、ソース・ドレイン領域１１を形成する際の第２のレジスト膜をマスクとして行なってもよい。これにより、ワード線９の上面とソース・ドレイン領域１１の上面とが露出するため、ワード線９とソース・ドレイン領域１１の各上部を同時に金属によりシリサイド化することができる。
【０１６８】
また、第２の実施形態においては、ｎ型のメモリ素子を用いているが、ｐ型のメモリ素子を用いても構わない。
【０１６９】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例について図面を参照しながら説明する。
【０１７０】
図２４（ａ）及び図２４（ｂ）は本発明の第２の実施形態の第１変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXIVｂ−XXIVｂ線における断面図である。図２５（ａ）は図２４（ａ）のXXVａ−XXVａ線における断面図であり、図２５（ｂ）は図２４（ａ）のXXVｂ−XXVｂ線における断面図であり、図２５（ｃ）は図２４（ａ）のXXVｃ−XXVｃ線における断面図であり、図２５（ｄ）は図２４（ａ）のXXVｄ−XXVｄ線における断面図である。なお、図２４及び図２５において、図１、図２及び図２０に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１７１】
図２４（ａ）、（ｂ）及び図２５（ａ）、（ｃ）に示すように、第１変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、ｎ型不純物拡散層１１の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【０１７２】
第１変形例に係る半導体記憶装置は、第２の実施形態と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【０１７３】
以下、前記のように構成された半導体記憶装置の製造方法について図２６（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図２４（ａ）のXXVａ−XXVａ線に沿った断面であって、第２の実施形態と相違する工程のみを説明する。
【０１７４】
まず、図２６（ａ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ａの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図２４（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【０１７５】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７、第１のワード線９ａ及び第２のワード線９ｂを含む全面にわたって、酸化シリコンからなり、トラップ膜７及び各ワード線９ａ、９ｂを絶縁する保護絶縁膜１２を各溝部１ａが充填されるように堆積する。その後、図２６（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０１７６】
次に、図２６（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０１７７】
次に、堆積した導電膜１９Ａに対して、行方向に配置された各ソース・ドレイン領域１１が同一の行で相互に接続されるようにパターニングして、図２４（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０１７８】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例について図面を参照しながら説明する。
【０１７９】
図２７（ａ）及び図２７（ｂ）は本発明の第２の実施形態の第２変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXVIIｂ−XXVIIｂ線における断面図である。図２８（ａ）は図２７（ａ）のXXVIIIａ−XXVIIIａ線における断面図であり、図２８（ｂ）は図２７（ａ）のXXVIIIｂ−XXVIIIｂ線における断面図であり、図２８（ｃ）は図２７（ａ）のXXVIIIｃ−XXVIIIｃ線における断面図であり、図２８（ｄ）は図２７（ａ）のXXVIIIｄ−XXVIIIｄ線における断面図である。なお、図２７及び図２８において、図１、図２及び図２０に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１８０】
図２７（ａ）及び図２８（ａ）、（ｂ）、（ｄ）に示すように、第２変形例に係る半導体記憶装置は、各溝部１ｂの深さが２００ｎｍ〜５００ｎｍ程度と、第２の実施形態の溝部１ａの深さ１００ｎｍ〜３００ｎｍよりも大きく、さらに、各溝部１ｂの下部（底面上）にのみ酸化シリコンからなる埋め込み絶縁膜が充填されることにより、素子分離領域１７が形成されている。
【０１８１】
第２変形例に係る半導体記憶装置は、第２の実施形態と同様の効果を得られる上に、各溝部１ｂの下部に埋め込み絶縁膜が形成されているため、各溝部１ａの下側に不純物拡散層からなる素子分離領域６を形成する第１の実施形態と比べて、溝部１ｂを介して隣接するメモリセルトランジスタ間の分離特性に優れるという効果を得られる。
【０１８２】
以下、前記のように構成された半導体記憶装置の製造方法について図２９（ａ）〜（ｅ）を参照しながら説明する。なお、ここでの断面図は、図２７（ａ）のXXVIIIａ−XXVIIIａ線に沿った断面であって、第１の実施形態と相違する工程のみを説明する。
【０１８３】
まず、図２９（ａ）に示すように、例えばＣＶＤ法により、シリコンからなる半導体基板１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【０１８４】
次に、図２９（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、半導体基板１の上部に、例えば深さが２００ｎｍ〜５００ｎｍ程度の複数の溝部１ｂを互いに間隔をおいて列方向に形成する。
【０１８５】
次に、図２９（ｃ）に示すように、ＣＶＤ法により、マスク膜２の上に各溝部１ｂが充填されるように全面にわたって、シリコン酸化膜１７Ａを堆積する。
【０１８６】
次に、図２９（ｄ）に示すように、堆積したシリコン酸化膜１７Ａに対して、該シリコン酸化膜１７Ａが各溝部１ｂの底面上に１００ｎｍ〜３００ｎｍ程度の厚さに残るようにドライエッチングを行なうことにより、各溝部１ｂの下部にそれぞれシリコン酸化膜１７Ａからなる素子分離領域１７を形成する。
【０１８７】
次に、図２９（ｅ）に示すように、マスク膜２の上に各溝部１ｂの下部に位置する素子分離領域１７の上面及び各溝部１ｂの壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にドープされた多結晶シリコン膜９Ａを各溝部１ａの底面上及び壁面上に堆積する。すなわち、多結晶シリコン膜９Ａは各溝部１ｂを埋め込まないように堆積する。
【０１８８】
その後は、第２の実施形態と同様に、例えばエッチバック法により、堆積された多結晶シリコン膜９Ａが各溝部１ａの壁面上にのみ残るように自己整合的に除去することにより、対向する各壁面上に第１のワード線９ａ及び第２のワード線９ｂをそれぞれ形成する。
【０１８９】
さらに、第１の実施形態と同様の製造方法により、図２７（ａ）に示す半導体記憶装置を得る。
【０１９０】
なお、第２変形例においても、第１変形例と同様に、各溝部１ｂの下側に不純物注入を行なって、不純物拡散層からなる素子分離領域をさらに設けても構わない。
【０１９１】
（第２の実施形態の第３変形例）
以下、本発明の第２の実施形態の第３変形例について図面を参照しながら説明する。
【０１９２】
図３０（ａ）及び図３０（ｂ）は本発明の第２の実施形態の第３変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXｂ−XXXｂ線における断面図である。図３１（ａ）は図３０（ａ）のXXXIａ−XXXIａ線における断面図であり、図３１（ｂ）は図３０（ａ）のXXXIｂ−XXXIｂ線における断面図であり、図３１（ｃ）は図３０（ａ）のXXXIｃ−XXXIｃ線における断面図であり、図３１（ｄ）は図３０（ａ）のXXXIｄ−XXXIｄ線における断面図である。なお、図３０及び図３１において、図１、図２及び図２７に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１９３】
図３０（ａ）、（ｂ）及び図３１（ａ）、（ｃ）に示すように、第３変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、ｎ型不純物拡散層１１の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【０１９４】
第３変形例に係る半導体記憶装置は、第２の実施形態の第２変形例と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【０１９５】
以下、前記のように構成された半導体記憶装置の製造方法について図３２（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図３０（ａ）のXXXIａ−XXXIａ線に沿った断面であって、第２の実施形態の第２変形例と相違する工程のみを説明する。
【０１９６】
まず、図３２（ａ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ｂの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図３０（ｂ）に示すように、それぞれが溝部１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【０１９７】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７、第１のワード線９ａ及び第２のワード線９ｂを含む全面にわたって、酸化シリコンからなり、トラップ膜７及び各ワード線９ａ、９ｂを絶縁する保護絶縁膜１２を各溝部１ａが充填されるように堆積する。その後、図３２（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０１９８】
次に、図３２（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０１９９】
次に、堆積した導電膜１９Ａに対して、行方向に配置された各ソース・ドレイン領域１１が同一の行で相互に接続されるようにパターニングして、図３０（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０２００】
（第２の実施形態の第４変形例）
以下、本発明の第２の実施形態の第４変形例について図面を参照しながら説明する。
【０２０１】
図３３（ａ）及び図３３（ｂ）は本発明の第２の実施形態の第４変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXIIIｂ−XXXIIIｂ線における断面図である。図３４（ａ）は図３３（ａ）のXXXIVａ−XXXIVａ線における断面図であり、図３４（ｂ）は図３３（ａ）のXXXIVｂ−XXXIVｂ線における断面図であり、図３４（ｃ）は図３３（ａ）のXXXIVｃ−XXXIVｃ線における断面図であり、図３４（ｄ）は図３３（ａ）のXXXIVｄ−XXXIVｄ線における断面図である。なお、図３３及び図３４において、図１、図２及び図２０に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２０２】
図３３（ａ）及び図３４（ａ）〜（ｄ）に示すように、第４変形例に係る半導体記憶装置は、半導体基板として、あらかじめ内部、例えば表面から１００ｎｍ〜５００ｎｍの深さに酸化シリコンからなる埋め込み絶縁層１８が形成されたＳＯＩ（Silicon on Insulator）基板１Ａを用いている。
【０２０３】
第４変形例に係る半導体記憶装置は、第２の実施形態と同様の効果を得られる上に、各トラップ膜７、第１のワード線９ａ及び第２のワード線９ｂが形成される溝部１ｃの下側に位置する素子分離領域がＳＯＩ基板１Ａの埋め込み絶縁層１８により構成されるため、溝部１ｃを介して隣接するメモリセルトランジスタ同士の間の絶縁分離特性が優れる。さらには、各溝部１ｃの下部又は下側に素子分離領域を形成する工程を削減することができる。
【０２０４】
以下、前記のように構成された半導体記憶装置の製造方法について図３５（ａ）〜（ｄ）を参照しながら説明する。なお、ここでの断面図は、図３３（ａ）のXXXIVａ−XXXIVａ線に沿った断面であって、第２の実施形態と相違する工程のみを説明する。
【０２０５】
まず、図３５（ａ）に示すように、例えばＣＶＤ法により、ＳＯＩ基板１Ａの主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを堆積する。続いて、マスク形成膜２Ａの上に第１のレジスト膜３を塗布して成膜した後、リソグラフィ法により、第１のレジスト膜３に溝部形成領域を開口する開口パターンを形成する。
【０２０６】
次に、図３５（ｂ）に示すように、第１のレジスト膜３をマスクとして、マスク形成膜２Ａに対してドライエッチングを行なうことにより、マスク形成膜２Ａから溝部形成領域を露出する開口部を有するマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、マスク膜２を介したドライエッチングにより、ＳＯＩ基板１Ａの上部シリコン層に、埋め込み絶縁層１８に達する複数の溝部１ｃを互いに間隔をおいて列方向に形成する。
【０２０７】
次に、図３５（ｃ）に示すように、マスク膜２の上に各溝部１ｃの底面及び壁面を含む全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜７を堆積する。続いて、トラップ膜７の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にドープされた多結晶シリコン膜９Ａを各溝部１ａの底面上及び壁面上に堆積する。すなわち、多結晶シリコン膜９Ａは各溝部１ｃを埋め込まないように堆積する。
【０２０８】
次に、図３５（ｄ）に示すように、第２の実施形態と同様に、例えばエッチバック法により、堆積された多結晶シリコン膜９Ａが各溝部１ｃの壁面上にのみ残るように自己整合的に除去することにより、対向する各壁面上に第１のワード線９ａ及び第２のワード線９ｂをそれぞれ形成する。
【０２０９】
さらに、第２の実施形態と同様の製造方法により、図３３（ａ）に示す半導体記憶装置を得る。
【０２１０】
なお、第４変形例においても、第３変形例と同様に、各溝部１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【０２１１】
（第２の実施形態の第５変形例）
以下、本発明の第２の実施形態の第５変形例について図面を参照しながら説明する。
【０２１２】
図３６（ａ）及び図３６（ｂ）は本発明の第２の実施形態の第５変形例に係る半導体記憶装置であって、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXVIｂ−XXXVIｂ線における断面図である。図３７（ａ）は図３６（ａ）のXXXVIIａ−XXXVIIａ線における断面図であり、図３７（ｂ）は図３６（ａ）のXXXVIIｂ−XXXVIIｂ線における断面図であり、図３７（ｃ）は図３６（ａ）のXXXVIIｃ−XXXVIIｃ線における断面図であり、図３７（ｄ）は図３６（ａ）のXXXVIIｄ−XXXVIIｄ線における断面図である。なお、図３６及び図３７において、図１、図２及び図３３に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２１３】
図３６（ａ）、（ｂ）及び図３７（ａ）、（ｃ）に示すように、第５変形例に係る半導体記憶装置は、各ソース・ドレイン領域１１を構成するｎ型不純物拡散層の側面及び底面を覆うように、ｎ型不純物拡散層１１の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されている。
【０２１４】
第５変形例に係る半導体記憶装置は、第２の実施形態の第４変形例と同様の効果を得られる上に、ｎ型不純物拡散層を覆うように形成されたｐ型不純物拡散層１０を有しているため、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができる。このため、一対のソース・ドレイン領域１１の間隔を小さくすることができるので、すなわちゲート長を短縮することができる。これにより、半導体記憶装置の一層の微細化を実現できる。
【０２１５】
以下、前記のように構成された半導体記憶装置の製造方法について図３８（ａ）〜（ｃ）を参照しながら説明する。なお、ここでの断面図は、図３６（ａ）のXXXVIIａ−XXXVIIａ線に沿った断面であって、第２の実施形態の第４変形例と相違する工程のみを説明する。
【０２１６】
まず、図３８（ａ）に示すように、例えばエッチバック法により、トラップ膜７及びマスク膜２における半導体基板１の主面上に形成された部分を除去する。続いて、第２のレジスト膜（図示せず）を塗布して成膜し、リソグラフィ法により、成膜された第２のレジスト膜に、各溝部１ｃの間に互いに間隔をおいて且つ行方向に配置されるソース・ドレイン形成領域を開口する。その後、第２のレジスト膜をマスクとして、例えばｐ型の不純物であるボロンを、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２の条件で１回又は２回以上のイオン注入を行なって、ｐ型不純物拡散層１０を形成する。続いて、第２のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、図３６（ｂ）に示すように、それぞれが溝部１ｃ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１を形成する。このとき、ｎ型不純物拡散層の濃度がｐ型不純物拡散層１０よりも高くなるように注入条件を設定する。なお、ｐ型の不純物の注入工程とｎ型の不純物の注入工程との順序は特に問われない。
【０２１７】
次に、第２のレジスト膜を除去した後、ソース・ドレイン領域１１、トラップ膜７、第１のワード線９ａ及び第２のワード線９ｂを含む全面にわたって、酸化シリコンからなり、トラップ膜７及び各ワード線９ａ、９ｂを絶縁する保護絶縁膜１２を各溝部１ａが充填されるように堆積する。その後、図３８（ｂ）に示すように、堆積した保護絶縁膜１２における各ソース・ドレイン領域１１の上側部分に、該ソース・ドレイン領域１１をそれぞれ露出する接続孔１２ａを開口する。
【０２１８】
次に、図３８（ｃ）に示すように、保護絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜１９Ａを、各接続孔１２ａが埋まるように全面的に堆積する。
【０２１９】
次に、堆積した導電膜１９Ａに対して、行方向に配置された各ソース・ドレイン領域１１が同一の行で相互に接続されるようにパターニングして、図３６（ａ）に示すように、導電膜１９Ａからビット線１９を形成する。
【０２２０】
なお、第５変形例においても、第３変形例と同様に、各溝部１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【０２２１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその製造方法について図３９〜図４２を参照しながら説明する。
【０２２２】
本発明の第３の実施形態に係る半導体記憶装置は、第１の実施形態に係るメモリセルトランジスタを有するメモリ素子部と、周辺回路等を含む論理回路部とを有する構成である。ここでは、第３の実施形態に係る半導体記憶装置の製造方法について説明する。
【０２２３】
まず、図３９（ａ）に示すように、シリコンからなる半導体基板１０１の主面上に、例えば厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成する。その後、半導体基板１０１の主面をシャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。ここで、メモリ素子部１００Ａにおいて、ソース・ドレイン形成領域を１００Ａ１とし、ソース・ドレイン形成領域１００Ａ１を除く領域を１００Ａ２とする。また、論理回路部１００Ｂは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ｎチャネルトランジスタのみを示す。
【０２２４】
次に、図３９（ｂ）に示すように、リソグラフィ法及びエッチング法により、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、半導体基板１０１におけるメモリ素子部１００Ａの上部に、例えば深さが１００ｎｍ〜３００ｎｍ程度の複数の溝部１０１ａを形成する。
【０２２５】
次に、図３９（ｃ）に示すように、マスク膜１０２を用いて、例えばボロンをドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２程度の注入条件で各溝部１０１ａの下側の領域にそれぞれイオン注入することにより、ｐ型不純物拡散層からなる素子分離領域１０６を形成する。
【０２２６】
次に、図３９（ｄ）に示すように、マスク膜１０２を用いて、素子分離膜１０３に対してウェットエッチ等を行なうことにより、素子分離膜１０３の膜厚（高さ）を低減する。続いて、マスク膜１０２における論理回路部１００Ｂに形成された部分を選択的に除去し、その後、半導体基板１０１の上にＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜１０７を堆積する。具体的には、トラップ膜１０７は、メモリ素子部１００Ａにおいては、マスク膜１０２の上に各溝部１０１ａの底面及び壁面を含むように形成し、また、論理回路部１００Ｂにおいては半導体基板１０１の主面上に形成する。
【０２２７】
次に、図４０（ａ）に示すように、トラップ膜１０７における論理回路部１００Ｂに形成された部分をエッチングにより選択的に除去する。これにより、論理回路部１００Ｂには半導体基板１０１が露出する。
【０２２８】
次に、図４０（ｂ）に示すように、熱酸化法により、半導体基板１０１における論理回路部１００Ｂの上部に、例えば酸化膜換算膜厚で１ｎｍ〜２５ｎｍ程度の膜厚を持つゲート絶縁膜１０８を形成する。
【０２２９】
次に、図４０（ｃ）に示すように、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にドープされ、ワード線及びゲート電極となる多結晶シリコン膜１０９Ａを、メモリ素子部１００Ａにおいてはトラップ膜１０７の上に各溝部１０１ａが埋め込まれるように堆積し、論理回路部１００Ｂにおいてはゲート絶縁膜１０８の上に堆積する。
【０２３０】
次に、図４０（ｄ）に示すように、堆積された多結晶シリコン膜１０９Ａにおけるメモリ素子部１００Ａに含まれる領域に対して、例えばエッチバック法により、多結晶シリコン膜１０９Ａにおける各溝部１０１ａの外側部分を選択的に除去して、各溝部１０１ａの内部にトラップ膜１０７を介在させて延びるワード線１０９をそれぞれ形成する。その後、リソグラフィ法及びエッチング法により、多結晶シリコン膜１０９Ａにおける論理回路部１００Ｂに含まれる領域から、ゲート電極１０９Ｂを選択的に形成する。ここで、ワード線１０９とゲート電極１０９Ｂとの形成順序は特に問われない。
【０２３１】
次に、図４１（ａ）に示すように、半導体基板１０１の論理回路部１００Ｂに対して、ゲート電極１０９Ｂをマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１０１のゲート電極１０９Ｂの両側方の領域に低濃度不純物拡散層１２１を形成する。
【０２３２】
次に、ＣＶＤ法により、半導体基板１０１の上に全面にわたって、例えば膜厚が５０ｎｍ〜２００ｎｍ程度のシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜をエッチバックすることにより、図４１（ｂ）に示すように、論理回路部１００Ｂにおけるゲート電極１０９Ｂの両側面上に側壁絶縁膜１２２を形成する。
【０２３３】
次に、図４１（ｃ）に示すように、リソグラフィ法により、メモリ素子部１００Ａにおけるトラップ膜１０７及びワード線１０９の上に、ソース・ドレイン形成領域１００Ａ１を露出する開口パターンを持つ第１のレジスト膜（図示せず）を形成する。続いて、形成した第１のレジスト膜をマスクとして、トラップ膜１０７及びマスク膜１０２におけるソース・ドレイン形成領域１００Ａ１に形成された部分を除去する。続いて、第１のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、それぞれが溝部１０１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１１を形成する。その後、第１のレジスト膜を除去し、論理回路部１００Ｂに対して、半導体基板１００の上に論理回路部１００Ｂを露出する開口パターンを持つ第２のレジスト膜（図示せず）を形成し、形成した第２のレジスト膜、ゲート電極１０９Ｂ及び側壁絶縁膜１２２をマスクとして、半導体基板１０１に対してｎ型の不純物イオンを選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１２３を形成する。ここで、メモリ素子部１００Ａのソース・ドレイン領域１１１と論理回路部１００Ｂの高濃度不純物拡散層１２３との形成順序は特に問われない。
【０２３４】
次に、例えば真空蒸着法等により、半導体基板１０１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、図４２（ａ）に示すように、メモリ素子部１００Ａにおけるワード線１０９及びソース・ドレイン領域１１１の各上部に金属シリサイド層１２４を形成すると共に、論理回路部１００Ｂにおけるゲート電極１０９Ｂの上部及び高濃度不純物拡散層１２３の上部にそれぞれ金属シリサイド層１２４を形成する。
【０２３５】
次に、図４２（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１０１の上の全面に酸化シリコンからなる層間絶縁膜１１２を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜１１２におけるソース・ドレイン形成領域１００Ａ１に、各ソース・ドレイン領域１１１上の金属シリサイド層１２４を露出する複数の接続孔１１２ａを選択的に形成する。
【０２３６】
次に、図４２（ｃ）に示すように、層間絶縁膜１１２の上に各接続孔１１５を埋めるように全面にわたって、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜を堆積する。続いて、堆積した導電膜に対して、各ソース・ドレイン領域１１１が１列おきに相互に接続されるようにパターニングして、導電膜からビット線１１９を形成する。これにより、論理回路部１００Ｂと、第１の実施形態と同様の構成のメモリ素子部１００Ａとを有する半導体記憶装置を得ることができる。
【０２３７】
このように、第３の実施形態によると、第１の実施形態と同様の効果を得られる上に、メモリ素子部１００Ａを構成するワード線（ゲート電極）１０９と、論理回路部１００Ｂを構成するトランジスタのゲート電極１０９Ｂとを同一工程で形成できるため、工程数を削減することができる。
【０２３８】
なお、第３の実施形態においては、電荷の捕獲サイトを有するトラップ膜１０７として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜を用いてもよい。
【０２３９】
また、第３の実施形態においては、一例としてトラップ膜１０７の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０２４０】
また、第３の実施形態においては、メモリ素子部１００Ａにおけるワード線１０９及び論理回路部１００Ｂにおけるゲート電極１０９Ｂを構成する多結晶シリコン膜１０９Ａは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。
【０２４１】
また、多結晶シリコン膜１０９Ａは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、融点が６００℃以上である高融点金属若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。
【０２４２】
また、第３の実施形態においては、各ソース・ドレイン領域１１１を、第１の実施形態のように島状のｎ型不純物拡散層のみからなる構成としたが、第１の実施形態の第１変形例のように、ｐ型不純物拡散層によってｎ型不純物拡散層の周囲を覆う構成としてもよい。このようにすると、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制できるため、メモリ素子部１００Ａにおけるゲート長を短縮することも可能である。
【０２４３】
また、第３の実施形態においては、ｎ型のメモリ素子を用いているが、ｐ型のメモリ素子を用いても構わない。
【０２４４】
（第３の実施形態の第１変形例）
以下、本発明の第３の実施形態の第１変形例について図面を参照しながら説明する。
【０２４５】
図４３は本発明の第３の実施形態の第１変形例に係る半導体記憶装置の要部の断面構成を示している。なお、図４３において、図４２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２４６】
図４３に示すように、第１変形例に係る半導体記憶装置は、メモリ素子部１００Ａにおける各溝部１０１ｂの深さが２００ｎｍ〜５００ｎｍ程度と、第３の実施形態の溝部１０１ａの深さ１００ｎｍ〜３００ｎｍよりも大きく、さらに、各溝部１０１ｂの下部（底面上）にのみ酸化シリコンからなる埋め込み絶縁膜が充填されることにより、素子分離領域１１７が形成されている。
【０２４７】
第１変形例に係る半導体記憶装置は、第３の実施形態と同様の効果を得られる上に、各溝部１０１ｂの下部に埋め込み絶縁膜が形成されているため、各溝部１０１ａの下側に不純物拡散層からなる素子分離領域１０６を形成する第３の実施形態と比べて、溝部１０１ｂを介して隣接するメモリセルトランジスタ間の分離特性に優れるという効果を得られる。
【０２４８】
以下、前記のように構成された半導体記憶装置の製造方法について図４４（ａ）及び（ｂ）を参照しながら説明する。なお、ここでは、第３の実施形態と相違する工程のみを説明する。
【０２４９】
まず、図４４（ａ）に示すように、シリコンからなる半導体基板１０１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成した後、半導体基板１０１の主面をＳＴＩ等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。続いて、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、半導体基板１０１におけるメモリ素子部１００Ａの上部に、例えば深さが２００ｎｍ〜５００ｎｍ程度の複数の溝部１０１ｂを互いに間隔をおいて列方向に形成する。
【０２５０】
次に、ＣＶＤ法により、マスク膜１０２の上に各溝部１ｂが充填されるように全面にわたって、シリコン酸化膜１１７Ａを堆積する。続いて、堆積したシリコン酸化膜１１７Ａに対して、該シリコン酸化膜１１７Ａが各溝部１ｂの底面上に１００ｎｍ〜３００ｎｍ程度の厚さに残るようにドライエッチングを行なうことにより、図４４（ｂ）に示すように、各溝部１０１ｂの下部にそれぞれシリコン酸化膜１１７Ａからなる素子分離領域１１７を形成する。
【０２５１】
その後は、第３の実施形態と同様の工程により、図４３に示す半導体記憶装置を得る。
【０２５２】
なお、本変形例においても、第１の実施形態の第１変形例と同様に、ｐ型不純物拡散層によって、ソース・ドレイン領域であるｎ型不純物拡散層の周囲を覆う構成としてもよい。
【０２５３】
（第３の実施形態の第２変形例）
以下、本発明の第３の実施形態の第２変形例について図面を参照しながら説明する。
【０２５４】
図４５は本発明の第３の実施形態の第２変形例に係る半導体記憶装置の要部の断面構成を示している。なお、図４５において、図４２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２５５】
図４５に示すように、第２変形例に係る半導体記憶装置は、半導体基板として、あらかじめ内部、例えば表面から１００ｎｍ〜５００ｎｍの深さに酸化シリコンからなる埋め込み絶縁層１１８が形成されたＳＯＩ基板１０１Ａを用いている。
【０２５６】
第２変形例に係る半導体記憶装置は、第３の実施形態と同様の効果を得られる上に、各トラップ膜１０７及びワード線１０９が形成される溝部１０１ｃの下側に位置する素子分離領域がＳＯＩ基板１０１Ａの内部に一様に（連続して）埋め込まれた埋め込み絶縁層１１８により構成されるため、溝部１０１ｃを介して隣接するメモリセルトランジスタ同士の間の絶縁分離特性が優れる。また、論理回路部１００Ｂを構成するトランジスタにおいても、基板容量が低減されてトランジスタの動作特性が向上する。さらには、素子分離領域を形成する工程を削減できる。
【０２５７】
以下、前記のように構成された半導体記憶装置の製造方法について図４６（ａ）及び（ｂ）を参照しながら説明する。なお、ここでは、第３の実施形態と相違する工程のみを説明する。
【０２５８】
まず、図４６（ａ）に示すように、ＳＯＩ基板１０１Ａの主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成した後、半導体基板１０１の主面をＳＴＩ等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。
【０２５９】
次に、図４６（ｂ）に示すように、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、ＳＯＩ基板１０１Ａの上部シリコン層に、埋め込み絶縁層１１８に達する複数の溝部１０１ｃを互いに間隔をおいて列方向に形成する。
【０２６０】
その後は、第３の実施形態と同様の工程により、図４５に示す半導体記憶装置を得る。
【０２６１】
なお、本変形例においても、第１の実施形態の第１変形例と同様に、ｐ型不純物拡散層によって、ソース・ドレイン領域であるｎ型不純物拡散層の周囲を覆う構成としてもよい。
【０２６２】
また、本変形例においても、第２変形例と同様に、各溝部１０１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【０２６３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について図４７〜図５０を参照しながら説明する。
【０２６４】
本発明の第４の実施形態に係る半導体記憶装置は、第２の実施形態に係るメモリセルトランジスタを有するメモリ素子部と、周辺回路等を含む論理回路部とを有する構成である。ここでは、第４の実施形態に係る半導体記憶装置の製造方法について説明する。
【０２６５】
まず、図４７（ａ）に示すように、シリコンからなる半導体基板１０１の主面上に、例えば厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成する。その後、半導体基板１０１の主面をＳＴＩ等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。ここで、メモリ素子部１００Ａにおいて、ソース・ドレイン形成領域を１００Ａ１とし、ソース・ドレイン形成領域１００Ａ１を除く領域を１００Ａ２とする。また、論理回路部１００Ｂは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ｎチャネルトランジスタのみを示す。
【０２６６】
次に、図４７（ｂ）に示すように、リソグラフィ法及びエッチング法により、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、半導体基板１０１におけるメモリ素子部１００Ａの上部に、例えば深さが１００ｎｍ〜３００ｎｍ程度の複数の溝部１０１ａを互いに間隔をおいて列方向に形成する。
【０２６７】
次に、図４７（ｃ）に示すように、マスク膜１０２を用いて、例えばボロンをドーズ量が１×１０１１ｃｍ−２〜１×１０１４ｃｍ−２程度の注入条件で各溝部１０１ａの下側の領域にそれぞれイオン注入することにより、ｐ型不純物拡散層からなる素子分離領域１０６を形成する。
【０２６８】
次に、図４７（ｄ）に示すように、マスク膜１０２を用いて、素子分離膜１０３に対してウェットエッチ等を行なうことにより、素子分離膜１０３の膜厚（高さ）を低減する。続いて、マスク膜１０２における論理回路部１００Ｂに形成された部分を選択的に除去し、その後、半導体基板１０１の上にＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜１０７を堆積する。具体的には、トラップ膜１０７は、メモリ素子部１００Ａにおいては、マスク膜１０２の上に各溝部１０１ａの底面及び壁面を含むように形成し、また、論理回路部１００Ｂにおいては半導体基板１０１の主面上に形成する。
【０２６９】
次に、図４８（ａ）に示すように、トラップ膜１０７における論理回路部１００Ｂに形成された部分をエッチングにより選択的に除去する。これにより、論理回路部１００Ｂには半導体基板１０１が露出する。
【０２７０】
次に、図４８（ｂ）に示すように、熱酸化法により、半導体基板１０１における論理回路部１００Ｂの上部に、例えば酸化膜換算膜厚で１ｎｍ〜２５ｎｍ程度の膜厚を持つゲート絶縁膜１０８を形成する。
【０２７１】
次に、図４８（ｃ）に示すように、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にドープされ、ワード線及びゲート電極となる多結晶シリコン膜１０９Ａを、メモリ素子部１００Ａにおいてはトラップ膜１０７の上に各溝部１０１ａの底面上及び壁面上に堆積する。すなわち、多結晶シリコン膜９Ａは各溝部１０１ａを埋め込まないように堆積する。また、論理回路部１００Ｂにおいてはゲート絶縁膜１０８の上に堆積する。
【０２７２】
次に、図４８（ｄ）に示すように、堆積された多結晶シリコン膜１０９Ａにおけるメモリ素子部１００Ａに含まれる領域に対して、例えばエッチバック法により、堆積された多結晶シリコン膜９Ａが各溝部１０１ａの両壁面上にのみ残るように自己整合的に除去することにより、対向する各壁面上に第１のワード線９ａ及び第２のワード線９ｂをそれぞれ形成する。その後、リソグラフィ法及びエッチング法により、多結晶シリコン膜１０９Ａにおける論理回路部１００Ｂに含まれる領域から、ゲート電極１０９Ｂを選択的に形成する。ここで、ワード線１０９とゲート電極１０９Ｂとの形成順序は特に問われない。
【０２７３】
次に、図４９（ａ）に示すように、半導体基板１０１の論理回路部１００Ｂに対して、ゲート電極１０９Ｂをマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１０１のゲート電極１０９Ｂの両側方の領域に低濃度不純物拡散層１２１を形成する。
【０２７４】
次に、ＣＶＤ法により、半導体基板１０１の上に全面にわたって、例えば膜厚が５０ｎｍ〜２００ｎｍ程度のシリコン酸化膜を堆積し、その後、堆積したシリコン酸化膜をエッチバックすることにより、図４９（ｂ）に示すように、論理回路部１００Ｂにおけるゲート電極１０９Ｂの両側面上に側壁絶縁膜１２２を形成する。
【０２７５】
次に、図４９（ｃ）に示すように、リソグラフィ法により、メモリ素子部１００Ａにおけるトラップ膜１０７及び各ワード線１０９ａ、１０９ｂの上に、ソース・ドレイン形成領域１００Ａ１を露出する開口パターンを持つ第１のレジスト膜（図示せず）を形成する。続いて、形成した第１のレジスト膜をマスクとして、トラップ膜１０７及びマスク膜１０２におけるソース・ドレイン形成領域１００Ａ１に形成された部分を除去する。続いて、第１のレジスト膜をマスクとして、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行なって、それぞれが溝部１０１ａ同士の間に挟まれた島状のｎ型不純物拡散層からなるソース・ドレイン領域１１１を形成する。その後、第１のレジスト膜を除去し、論理回路部１００Ｂに対して、半導体基板１００の上に論理回路部１００Ｂを露出する開口パターンを持つ第２のレジスト膜（図示せず）を形成し、形成した第２のレジスト膜、ゲート電極１０９Ｂ及び側壁絶縁膜１２２をマスクとして、半導体基板１０１に対してｎ型の不純物イオンを選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１２３を形成する。ここで、メモリ素子部１００Ａのソース・ドレイン領域１１１と論理回路部１００Ｂの高濃度不純物拡散層１２３との形成順序は特に問われない。
【０２７６】
次に、例えば真空蒸着法等により、半導体基板１０１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、図５０（ａ）に示すように、メモリ素子部１００Ａにおける第１のワード線１０９ａ、第２のワード線１０９ｂ及びソース・ドレイン領域１１１の各上部に金属シリサイド層１２４を形成すると共に、論理回路部１００Ｂにおけるゲート電極１０９Ｂの上部及び高濃度不純物拡散層１２３の上部にそれぞれ金属シリサイド層１２４を形成する。
【０２７７】
次に、図５０（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１０１の上の全面に酸化シリコンからなる層間絶縁膜１１２を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜１１２におけるソース・ドレイン形成領域１００Ａ１に、各ソース・ドレイン領域１１１上の金属シリサイド層１２４を露出する複数の接続孔１１２ａを選択的に形成する。
【０２７８】
次に、図５０（ｃ）に示すように、層間絶縁膜１１２の上に各接続孔１１５を埋めるように全面にわたって、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる単層膜若しくは積層膜により構成された導電膜を堆積する。続いて、堆積した導電膜に対して、行方向に配置された各ソース・ドレイン領域１１１が同一の行で相互に接続されるようにパターニングして、導電膜からビット線１１９を形成する。これにより、論理回路部１００Ｂと、第２の実施形態と同様の構成のメモリ素子部１００Ａとを有する半導体記憶装置を得ることができる。
【０２７９】
このように、第４の実施形態によると、第２の実施形態と同様の効果、すなわち、各溝部１０１ａの両壁面上にそれぞれ独立してワード線１０９ａ、１０９ｂを形成できるため、より微細な半導体記憶装置を実現できると共に、各ビット線１１９の配置を簡単化するという効果を得ることができる。その上、メモリ素子部１００Ａを構成するワード線（ゲート電極）１０９と、論理回路部１００Ｂを構成するトランジスタのゲート電極１０９Ｂとを同一工程で形成できるため、工程数を削減することができる。
【０２８０】
なお、第４の実施形態においては、電荷の捕獲サイトを有するトラップ膜１０７として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜を用いてもよい。
【０２８１】
また、第４の実施形態においては、一例としてトラップ膜１０７の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０２８２】
また、第４の実施形態においては、メモリ素子部１００Ａにおけるワード線１０９及び論理回路部１００Ｂにおけるゲート電極１０９Ｂを構成する多結晶シリコン膜１０９Ａは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。
【０２８３】
また、多結晶シリコン膜１０９Ａは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、融点が６００℃以上である高融点金属若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。
【０２８４】
また、第４の実施形態においては、各ソース・ドレイン領域１１１を、第１の実施形態のように島状のｎ型不純物拡散層のみからなる構成としたが、第１の実施形態の第１変形例のように、ｐ型不純物拡散層によってｎ型不純物拡散層の周囲を覆う構成としてもよい。このようにすると、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制できるため、メモリ素子部１００Ａにおけるゲート長を短縮することも可能である。
【０２８５】
また、第４の実施形態においては、ｎ型のメモリ素子を用いているが、ｐ型のメモリ素子を用いても構わない。
【０２８６】
（第４の実施形態の第１変形例）
以下、本発明の第４の実施形態の第１変形例について図面を参照しながら説明する。
【０２８７】
図５１は本発明の第４の実施形態の第１変形例に係る半導体記憶装置の要部の断面構成を示している。なお、図５１において、図５０に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２８８】
図５１に示すように、第１変形例に係る半導体記憶装置は、メモリ素子部１００Ａにおける各溝部１０１ｂの深さが２００ｎｍ〜５００ｎｍ程度と、第４の実施形態の溝部１０１ａの深さ１００ｎｍ〜３００ｎｍよりも大きく、さらに、各溝部１０１ｂの下部（底面上）にのみ酸化シリコンからなる埋め込み絶縁膜が充填されることにより、素子分離領域１１７が形成されている。
【０２８９】
第１変形例に係る半導体記憶装置は、第４の実施形態と同様の効果を得られる上に、各溝部１０１ｂの下部に埋め込み絶縁膜が形成されているため、各溝部１０１ａの下側に不純物拡散層からなる素子分離領域１０６を形成する第４の実施形態と比べて、溝部１０１ｂを介して隣接するメモリセルトランジスタ間の分離特性に優れるという効果を得られる。
【０２９０】
以下、前記のように構成された半導体記憶装置の製造方法について図５２（ａ）及び（ｂ）を参照しながら説明する。なお、ここでは、第４の実施形態と相違する工程のみを説明する。
【０２９１】
まず、図５２（ａ）に示すように、シリコンからなる半導体基板１０１の主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成した後、半導体基板１０１の主面をＳＴＩ等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。続いて、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、半導体基板１０１におけるメモリ素子部１００Ａの上部に、例えば深さが２００ｎｍ〜５００ｎｍ程度の複数の溝部１０１ｂを互いに間隔をおいて列方向に形成する。
【０２９２】
次に、ＣＶＤ法により、マスク膜１０２の上に各溝部１ｂが充填されるように全面にわたって、シリコン酸化膜１１７Ａを堆積する。続いて、堆積したシリコン酸化膜１１７Ａに対して、該シリコン酸化膜１１７Ａが各溝部１ｂの底面上に１００ｎｍ〜３００ｎｍ程度の厚さに残るようにドライエッチングを行なうことにより、図５２（ｂ）に示すように、各溝部１０１ｂの下部にそれぞれシリコン酸化膜１１７Ａからなる素子分離領域１１７を形成する。
【０２９３】
その後は、第４の実施形態と同様の工程により、図５１に示す半導体記憶装置を得る。
【０２９４】
なお、本変形例においても、第１の実施形態の第１変形例と同様に、ｐ型不純物拡散層によって、ソース・ドレイン領域であるｎ型不純物拡散層の周囲を覆う構成としてもよい。
【０２９５】
（第４の実施形態の第２変形例）
以下、本発明の第４の実施形態の第２変形例について図面を参照しながら説明する。
【０２９６】
図５３は本発明の第４の実施形態の第２変形例に係る半導体記憶装置の要部の断面構成を示している。なお、図５３において、図５０に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２９７】
図５３に示すように、第２変形例に係る半導体記憶装置は、半導体基板として、あらかじめ内部、例えば表面から１００ｎｍ〜５００ｎｍの深さに酸化シリコンからなる埋め込み絶縁層１１８が一様に形成されたＳＯＩ基板１０１Ａを用いている。
【０２９８】
第２変形例に係る半導体記憶装置は、第４の実施形態と同様の効果を得られる上に、各トラップ膜１０７及びワード線１０９が形成される溝部１０１ｃの下側に位置する素子分離領域がＳＯＩ基板１０１Ａの埋め込み絶縁層１１８により構成されるため、溝部１０１ｃを介して隣接するメモリセルトランジスタ同士の間の絶縁分離特性が優れる。また、論理回路部１００Ｂを構成するトランジスタにおいても、基板容量が低減されてトランジスタの動作特性が向上する。さらには、素子分離領域を形成する工程を削減できる。
【０２９９】
以下、前記のように構成された半導体記憶装置の製造方法について図５４（ａ）及び（ｂ）を参照しながら説明する。なお、ここでは、第４の実施形態と相違する工程のみを説明する。
【０３００】
まず、図５４（ａ）に示すように、ＳＯＩ基板１０１Ａの主面上に、厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成した後、半導体基板１０１の主面をＳＴＩ等からなる素子分離膜１０３によって、メモリ素子部１００Ａと論理回路部１００Ｂとに区画する。
【０３０１】
次に、図５４ｂ（ｂ）に示すように、マスク形成膜１０２Ａから溝部形成領域を露出する開口部を有するマスク膜１０２を形成し、形成されたマスク膜１０２を用いたドライエッチングにより、ＳＯＩ基板１０１Ａの上部シリコン層に、埋め込み絶縁層１１８に達する複数の溝部１０１ｃを互いに間隔をおいて列方向に形成する。
【０３０２】
その後は、第４の実施形態と同様の工程により、図５３に示す半導体記憶装置を得る。
【０３０３】
なお、本変形例においても、第１の実施形態の第１変形例と同様に、ｐ型不純物拡散層によって、ソース・ドレイン領域であるｎ型不純物拡散層の周囲を覆う構成としてもよい。
【０３０４】
また、本変形例においても、第２変形例と同様に、各溝部１０１ｃの下部に酸化シリコンからなる埋め込み絶縁膜を形成してもよい。
【産業上の利用可能性】
【０３０５】
本発明の半導体記憶装置及びその製造方法は、半導体基板に設けた溝部の側壁部を用いる半導体記憶装置において、ワード線（ゲート電極）の加工が容易となり、また、より高集積化が可能となるという効果を有し、特に不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０３０６】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置を示し、（ａ）は要部の部分的な断面斜視図である。り、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）は図１（ａ）のIIａ−IIａ線における断面図であり、（ｂ）は図１（ａ）のIIｂ−IIｂ線における断面図であり、（ｃ）は図１（ａ）のIIｃ−IIｃ線における断面図であり、（ｄ）は図１（ａ）のIIｄ−IIｄ線における断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】（ａ）は図５（ａ）のVIａ−VIａ線における断面図であり、（ｂ）は図５（ａ）のVIｂ−VIｂ線における断面図であり、（ｃ）は図５（ａ）のVIｃ−VIｃ線における断面図であり、（ｄ）は図５（ａ）のVIｄ−VIｄ線における断面図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図８】（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。
【図９】（ａ）は図８（ａ）のIXａ−IXａ線における断面図であり、（ｂ）は図８（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は図８（ａ）のIXｃ−IXｃ線における断面図であり、（ｄ）は図８（ａ）のIXｄ−IXｄ線における断面図である。
【図１０】（ａ）〜（ｅ）は本発明の第１の実施形態の第２変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図１１】（ａ）及び（ｂ）は本発明の第１の実施形態の第３変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図である。
【図１２】（ａ）は図１１（ａ）のXIIａ−XIIａ線における断面図であり、（ｂ）は図１１（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は図１１（ａ）のXIIｃ−XIIｃ線における断面図であり、（ｄ）は図１１（ａ）のXIIｄ−XIIｄ線における断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態の第３変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第１の実施形態の第４変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図である。
【図１５】（ａ）は図１４（ａ）のXVａ−XVａ線における断面図であり、（ｂ）は図１４（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は図１４（ａ）のXVｃ−XVｃ線における断面図であり、（ｄ）は図１４（ａ）のXVｄ−XVｄ線における断面図である。
【図１６】（ａ）〜（ｄ）は本発明の第１の実施形態の第４変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図１７】（ａ）及び（ｂ）は本発明の第１の実施形態の第５変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図である。
【図１８】（ａ）は図１７（ａ）のXVIIIａ−XVIIIａ線における断面図であり、（ｂ）は図１７（ａ）のXVIIIｂ−XVIIIｂ線における断面図であり、（ｃ）は図１７（ａ）のXVIIIｃ−XVIIIｃ線における断面図であり、（ｄ）は図１７（ａ）のXVIIIｄ−XVIIIｄ線における断面図である。
【図１９】（ａ）〜（ｃ）は本発明の第１の実施形態の第５変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図２０】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXｂ−XXｂ線における断面図である。
【図２１】（ａ）は図２０（ａ）のXXIａ−XXIａ線における断面図であり、（ｂ）は図２０（ａ）のXXIｂ−XXIｂ線における断面図であり、（ｃ）は図２０（ａ）のXXIｃ−XXIｃ線における断面図であり、（ｄ）は図２０（ａ）のXXIｄ−XXIｄ線における断面図である。
【図２２】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２３】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図２４】（ａ）及び（ｂ）は本発明の第２の実施形態の第１変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXIVｂ−XXIVｂ線における断面図である。
【図２５】（ａ）は図２４（ａ）のXXVａ−XXVａ線における断面図であり、（ｂ）は図２４（ａ）のXXVｂ−XXVｂ線における断面図であり、（ｃ）は図２４（ａ）のXXVｃ−XXVｃ線における断面図であり、（ｄ）は図２４（ａ）のXXVｄ−XXVｄ線における断面図である。
【図２６】（ａ）〜（ｃ）は本発明の第２の実施形態の第１変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図２７】（ａ）及び（ｂ）は本発明の第２の実施形態の第２変形例に係る半導体記憶装置であっを示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXVIIｂ−XXVIIｂ線における断面図である。
【図２８】（ａ）は図２７（ａ）のXXVIIIａ−XXVIIIａ線における断面図であり、（ｂ）は図２７（ａ）のXXVIIIｂ−XXVIIIｂ線における断面図であり、（ｃ）は図２７（ａ）のXXVIIIｃ−XXVIIIｃ線における断面図であり、（ｄ）は図２７（ａ）のXXVIIIｄ−XXVIIIｄ線における断面図である。
【図２９】（ａ）〜（ｅ）は本発明の第２の実施形態の第２変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図３０】（ａ）及び（ｂ）は本発明の第２の実施形態の第３変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXｂ−XXXｂ線における断面図である。
【図３１】（ａ）は図３０（ａ）のXXXIａ−XXXIａ線における断面図であり、（ｂ）は図３０（ａ）のXXXIｂ−XXXIｂ線における断面図であり、（ｃ）は図３０（ａ）のXXXIｃ−XXXIｃ線における断面図であり、（ｄ）は図３０（ａ）のXXXIｄ−XXXIｄ線における断面図である。
【図３２】（ａ）〜（ｃ）は本発明の第２の実施形態の第３変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図３３】（ａ）及び（ｂ）は本発明の第２の実施形態の第４変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXIIIｂ−XXXIIIｂ線における断面図である。
【図３４】（ａ）は図３３（ａ）のXXXIVａ−XXXIVａ線における断面図であり、（ｂ）は図３３（ａ）のXXXIVｂ−XXXIVｂ線における断面図であり、（ｃ）は図３３（ａ）のXXXIVｃ−XXXIVｃ線における断面図であり、（ｄ）は図３３（ａ）のXXXIVｄ−XXXIVｄ線における断面図である。
【図３５】（ａ）〜（ｄ）は本発明の第２の実施形態の第４変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図３６】（ａ）及び（ｂ）は本発明の第２の実施形態の第５変形例に係る半導体記憶装置を示し、（ａ）は要部の部分的な斜視図であり、（ｂ）は（ａ）のXXXVIｂ−XXXVIｂ線における断面図である。
【図３７】（ａ）は図３６（ａ）のXXXVIIａ−XXXVIIａ線における断面図であり、（ｂ）は図３６（ａ）のXXXVIIｂ−XXXVIIｂ線における断面図であり、（ｃ）は図３６（ａ）のXXXVIIｃ−XXXVIIｃ線における断面図であり、（ｄ）は図３６（ａ）のXXXVIIｄ−XXXVIIｄ線における断面図である。
【図３８】（ａ）〜（ｃ）は本発明の第２の実施形態の第５変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図３９】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４０】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４３】本発明の第３の実施形態の第１変形例に係る半導体記憶装置を示す要部の断面図である。
【図４４】（ａ）及び（ｂ）は本発明の第３の実施形態の第１変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図４５】本発明の第３の実施形態の第２変形例に係る半導体記憶装置を示す要部の断面図である。
【図４６】（ａ）及び（ｂ）は本発明の第３の実施形態の第２変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図４７】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４８】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４９】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５０】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５１】本発明の第４の実施形態の第１変形例に係る半導体記憶装置を示す要部の断面図である。
【図５２】（ａ）及び（ｂ）は本発明の第４の実施形態の第１変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図５３】本発明の第４の実施形態の第２変形例に係る半導体記憶装置を示す要部の断面図である。
【図５４】（ａ）及び（ｂ）は本発明の第４の実施形態の第２変形例に係る半導体記憶装置の製造方法の要部を示す工程順の断面図である。
【図５５】（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を示す工程順の断面図であり、（ｅ）は要部の部分的な断面斜視図である。
【符号の説明】
【０３０７】
１        半導体基板
１ａ      溝部
１ｂ      溝部
１ｃ      溝部
１Ａ      ＳＯＩ基板
２        マスク膜
２Ａ      マスク形成膜
３        第１のレジスト膜
６        素子分離領域
７        トラップ膜
７ａ      キャリア注入部
８        チャネル領域
９        ワード線（ゲート電極）
９ａ      第１のワード線（第１のゲート電極）
９ｂ      第２のワード線（第２のゲート電極）
９Ａ      多結晶シリコン膜
１０      ｐ型不純物拡散層
１１      ソース・ドレイン領域（ｎ型不純物拡散層）
１２      保護絶縁膜
１２ａ    接続孔
１６      単位メモリセル
１７      素子分離領域（埋め込み絶縁膜）
１７Ａ    シリコン酸化膜
１８      埋め込み絶縁層
１９      ビット線
１９Ａ    導電膜
１００Ａ  メモリ素子部
１００Ａ１  ソース・ドレイン形成領域
１００Ａ２  非ソース・ドレイン形成領域
１００Ｂ  論理回路部
１０１    半導体基板
１０１ａ  溝部
１０１ｂ  溝部
１０１ｃ  溝部
１０１Ａ  ＳＯＩ基板
１０２    マスク膜
１０２Ａ  マスク形成膜
１０６    素子分離領域
１０７    トラップ膜
１０８    ゲート絶縁膜
１０９    ワード線（ゲート電極）
１０９ａ  第１のワード線（第１のゲート電極）
１０９ｂ  第２のワード線（第２のゲート電極）
１０９Ａ  多結晶シリコン膜
１０９Ｂ  ゲート電極
１１１    ソース・ドレイン領域（ｎ型不純物拡散層）
１１２    層間絶縁膜
１１２ａ  接続孔
１１７    素子分離領域（埋め込み絶縁膜）
１１７Ａ  シリコン酸化膜
１１８    埋め込み絶縁層
１１９    ビット線
１１９Ａ  導電膜
１２１    低濃度不純物拡散層
１２２    側壁絶縁膜
１２３    高濃度不純物拡散層
１２４    金属シリサイド層
【図１】
2008016711.tif 000003
【図２】
2008016711.tif 000004
【図３】
2008016711.tif 000005
【図４】
2008016711.tif 000006
【図５】
2008016711.tif 000007
【図６】
2008016711.tif 000008
【図７】
2008016711.tif 000009
【図８】
2008016711.tif 000010
【図９】
2008016711.tif 000011
【図１０】
2008016711.tif 000012
【図１１】
2008016711.tif 000013
【図１２】
2008016711.tif 000014
【図１３】
2008016711.tif 000015
【図１４】
2008016711.tif 000016
【図１５】
2008016711.tif 000017
【図１６】
2008016711.tif 000018
【図１７】
2008016711.tif 000019
【図１８】
2008016711.tif 000020
【図１９】
2008016711.tif 000021
【図２０】
2008016711.tif 000022
【図２１】
2008016711.tif 000023
【図２２】
2008016711.tif 000024
【図２３】
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【図２４】
2008016711.tif 000026
【図２５】
2008016711.tif 000027
【図２６】
2008016711.tif 000028
【図２７】
2008016711.tif 000029
【図２８】
2008016711.tif 000030
【図２９】
2008016711.tif 000031
【図３０】
2008016711.tif 000032
【図３１】
2008016711.tif 000033
【図３２】
2008016711.tif 000034
【図３３】
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【図３４】
2008016711.tif 000036
【図３５】
2008016711.tif 000037
【図３６】
2008016711.tif 000038
【図３７】
2008016711.tif 000039
【図３８】
2008016711.tif 000040
【図３９】
2008016711.tif 000041
【図４０】
2008016711.tif 000042
【図４１】
2008016711.tif 000043
【図４２】
2008016711.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
2008016711.tif 000050
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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