(57)【要約】【課題】簡易な回路構成により、効率的かつ的確に目標電圧を出力するレギュレータ回路を提供する。【解決手段】レギュレータ回路は、出力回路１０、コンパレータ２０、カウンタブロック３０、ラッチブロック４０、デコーダブロック５０を備えている。出力回路１０の出力端子ＴＡ２に目標電圧を印加した場合、出力回路１０は、フィードバック電圧Ｖfbをコンパレータ２０に供給する。更に、フィードバック信号Ｆｂをカウンタブロック３０に供給する。カウンタブロック３０は、フィードバック信号Ｆｂに対応してカウントアップを行なう。ラッチブロック４０は、カウンタブロック３０から取得した信号を保持して、デコーダブロック５０に供給する。デコーダブロック５０は、参照電圧Ｖrefをコンパレータ２０に供給する。コンパレータ２０は、参照電圧Ｖrefとフィードバック電圧Ｖfbとを比較し、カウントを制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力端子に入力された目標電圧から生成されたフィードバック電圧と参照電圧とを比較して比較結果を出力する比較手段と、
前記比較結果に基づいて駆動電圧を制御して、出力端子に出力電圧を供給する出力制御素子と、前記制御素子の出力に応じたフィードバック信号を生成して出力する出力手段と、
前記出力手段が出力したフィードバック信号に基づいてカウントアップしたカウント信号を出力する計数手段と、
前記計数手段が出力したカウント信号を保持して出力するラッチ手段と、
前記ラッチ手段が出力したカウンタ信号を参照電圧に変換し、この参照電圧を前記比較手段に供給する変換手段とを備えたことを特徴とするレギュレータ回路。
【請求項２】
前記出力手段は、
駆動電圧がソース端子に供給される第１及び第２トランジスタと、
前記第１トランジスタのドレイン端子に定電流源を接続し、この接続ノードからフィードバック信号を生成し、
前記出力制御素子としての第２トランジスタのドレイン端子に出力端子を設けるとともに、前記ドレイン端子には、フィードバック電圧を生成するための抵抗素子を接続したことを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記ラッチ手段は、ホールド信号を取得し、このホールド信号に基づいて、前記計数手段が出力したカウント信号を一時的に保持する信号保持手段を含んで構成されることを特徴とする請求項１又は２に記載のレギュレータ回路。
【請求項４】
前記ラッチ手段は、ライト信号を取得し、このライト信号に基づいて、前記計数手段が出力したカウント信号を恒久的に記憶する信号固定手段を含んで構成されることを特徴とする請求項１又は２に記載のレギュレータ回路。
【請求項５】
前記ラッチ手段は、ホールド信号又はライト信号を取得し、
ホールド信号に基づいて、前記計数手段が出力したカウント信号を一時的に保持する信号保持手段と、
ライト信号に基づいて、前記計数手段が出力したカウント信号を恒久的に記憶する信号固定手段と、
前記信号保持手段からの出力信号と、前記信号固定手段からの出力信号とを択一的に選択して出力する選択手段とを備えたことを特徴とする請求項１又は２に記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、効率的に所望の電圧を取得することができるレギュレータ回路に関するものである。
【背景技術】
【０００２】
半導体装置において所望の電圧を得るために、レギュレータが用いられている。この場合、最適な出力電圧が得られるまでトリミングを行なうことがある（例えば、特許文献１を参照。）。また、トリミングのための端子やトリミング作業を不要にするとともに、自動的に定電圧回路のトリミングを行なうことのできる半導体装置も検討されている（例えば、特許文献２を参照。）。特許文献１に記載の半導体装置は、発振回路と、出力電圧を調節可能な定電圧電源としてのボルテージ・レギュレータとを備えている。このレギュレータの出力電圧を調節する場合、第１のパワーオンクリア部が電源投入時に時定数で決まる信号を出力する。また、第２のパワーオンクリア部電源投入時から定電圧電源の出力電圧の調節終了まで信号を出力する。基準電圧発生回路が、パワーオンクリア部の出力により基準電圧を作成し、電圧比較回路が発生回路の出力およびレギュレータの出力を比較する。そして、この半導体装置のカウンタは、クロック制御回路のクロック出力をカウントし、デコーダがカウンタの出力をデコーダし、レギュレータの出力を調整する。
【特許文献１】特開２００４−１４６５４８号公報（第１頁）
【特許文献２】特開平５−１１８７２号公報（第１頁）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、特許文献１に記載の従来の手法では、目標電圧を出力させるために正確なトリミングを行なう必要がある。具体的には、回路抵抗などを考慮して、正確に計算する必要があるが、この計算が正確でない場合には、目標電圧を正確に取得することはできない。
【０００４】
一方、特許文献２に記載の技術では、正確な基準電圧を取得するためには、出力トランジスタのオン抵抗を低減するためにサイズを大きくしたり、フィードバック抵抗を大きくしたりする必要がなる。このため、回路構成が大きくなり、複雑になる可能性がある。更に、電圧比較回路のオフセットにより、出力電圧にズレを生じる場合もある。
【０００５】
また、この回路構成においては、レギュレータの駆動電源をパワーダウンした場合、カウンタの出力設定が消去されるため、パワーアップ毎に調整し直す必要がある。
更に、調整可能な電圧範囲は、基準電圧を生成するための電圧（ＶＤＤ、ＶＳＳ）によって制限されるため、電圧設定の自由度が少ない。
【０００６】
本発明は、上記課題を解決するために、効率的に所望の電圧を取得することができるレギュレータ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のレギュレータ回路では、出力端子に入力された目標電圧から生成されたフィードバック電圧と参照電圧とを比較して比較結果を出力する比較手段と、前記比較結果に基づいて駆動電圧を制御して、出力端子に出力電圧を供給する出力制御素子と、前記制御素子の出力に応じたフィードバック信号を生成して出力する出力手段と、前記出力手段が出力したフィードバック信号に基づいてカウントアップしたカウント信号を出力する計数手段と、前記計数手段が出力したカウント信号を保持して出力するラッチ手段と、前記ラッチ手段が出力したカウンタ信号を参照電圧に変換し、この参照電圧を前記比較手段に供給
する変換手段とを備えたことを要旨とする。これにより、所望の電圧を出力させる出力端子に目標電圧を印加して設定を行なう。従って、調整段階と通常動作段階とにおけるフィードバック状態に差異がないために正確な設定を行なうことができる。また、出力端子に目標電圧を印加するだけで良いので、簡単な作業により、目標電圧を出力するための設定を行なうことができる。
【０００８】
本発明のレギュレータ回路では、前記出力手段は、駆動電圧がソース端子に供給される第１及び第２トランジスタと、前記第１トランジスタのドレイン端子に定電流源を接続し、この接続ノードからフィードバック信号を生成し、前記出力制御素子としての第２トランジスタのドレイン端子に出力端子を設けるとともに、前記ドレイン端子には、フィードバック電圧を生成するための抵抗素子を接続したことを要旨とする。これにより、フィードバックを行ない、目標電圧を設定することができる。
【０００９】
本発明のレギュレータ回路では、前記ラッチ手段は、ホールド信号を取得し、このホールド信号に基づいて、前記計数手段が出力したカウント信号を一時的に保持する信号保持手段を含んで構成されることを要旨とする。これにより、目標電圧の設定変更を行なうことができる。
【００１０】
本発明のレギュレータ回路では、前記ラッチ手段は、ライト信号を取得し、このライト信号に基づいて、前記計数手段が出力したカウント信号を恒久的に記憶する信号固定手段を含んで構成されることを要旨とする。これにより、出力電圧を固定することができる。
【００１１】
本発明のレギュレータ回路では、前記ラッチ手段は、ホールド信号に基づいて、前記計数手段が出力したカウント信号を一時的に保持する信号保持手段と、ライト信号に基づいて、前記計数手段が出力したカウント信号を恒久的に記憶する信号固定手段と、前記信号保持手段からの出力信号と、前記信号固定手段からの出力信号とを択一的に選択して出力する選択手段とを備えたことを要旨とする。これにより、目標電圧の設定変更を行なうとともに、出力電圧を固定することができる。
【発明の効果】
【００１２】
本発明によれば、簡易な回路構成により、効率的かつ的確に目標電圧を出力するレギュレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を具体化したレギュレータ回路の一実施形態を図１〜図７に従って説明する。本実施形態のレギュレータ回路は、図１に示すように、５つの回路ブロックから実現される。具体的には、フィードバックループを含む出力回路１０、比較手段としてのコンパレータ２０、計数手段としてのカウンタブロック３０、ラッチ手段としてのラッチブロック４０、変換手段としてのデコーダブロック５０を備えている。
【００１４】
出力回路１０は出力手段として機能し、電圧供給端子ＴＡ１、出力端子ＴＡ２が設けられている。そして、出力回路１０は、トランジスタ（Ｍ１、Ｍ２）、抵抗素子（Ｒ１、Ｒ２）と定電流源Ｃ１から構成される。
【００１５】
第１トランジスタとしてのトランジスタＭ１及び第２トランジスタ（出力制御素子）としてのトランジスタＭ２は、それぞれＰチャネル型ＭＯＳトランジスタにより構成される。各トランジスタ（Ｍ１、Ｍ２）のソース端子には、電圧供給端子ＴＡ１から駆動電圧Ｖｐが供給される。また、トランジスタＭ２と抵抗Ｒ１との接続ノードには出力端子ＴＡ２が設けられている。これにより、出力端子ＴＡ２の電圧は、トランジスタＭ２によって制御される。
【００１６】
トランジスタＭ２のドレイン端子は抵抗Ｒ１に接続され、これらの抵抗（Ｒ１、Ｒ２）を介して接地される。トランジスタＭ１のドレイン端子には、定電流源Ｃ１に接続されており、この定電流源Ｃ１を介して接地される。
【００１７】
また、トランジスタ（Ｍ１、Ｍ２）のゲート端子は相互に接続される。更に、これらのゲート端子の接続ノードには、コンパレータ２０の出力端子が接続される。
抵抗Ｒ１と抵抗Ｒ２との接続ノードは、コンパレータ２０の正（＋）入力端子に接続される。
【００１８】
トランジスタＭ１と定電流源Ｃ１との間の接続ノードの電圧は、フィードバック信号Ｆｂとしてカウンタブロック３０に帰還される。出力端子ＴＡ２の電圧は、抵抗（Ｒ１、Ｒ２）により分圧されたフィードバック電圧Ｖfbとしてコンパレータ２０に供給される。
【００１９】
カウンタブロック３０には、クロック信号Ｓ３１とアジャスト信号Ｓ３２とが入力される。そしてカウンタブロック３０は、カウント信号（Ｄ０〜Ｄｎ）を出力する。
カウンタブロック３０から出力された信号（Ｄ０〜Ｄｎ）はラッチブロック４０に入力される。このラッチブロック４０には、更にホールド信号Ｓ４１、ライト信号Ｓ４２、パワーオンリセット反転信号Ｓ４３が入力される。そして、ラッチブロック４０は、カウント信号（Ｄ０〜Ｄｎ）によって生成されたラッチ信号（ＤＬ０〜ＤＬｎ）を出力する。
【００２０】
デコーダブロック５０は、ラッチブロック４０から供給されたラッチ信号（ＤＬ０〜ＤＬｎ）に基づいて参照電圧Ｖref を出力して、コンパレータ２０の負（−）入力端子に供給する。
【００２１】
コンパレータ２０は、参照電圧Ｖref とフィードバック電圧Ｖfbとを比較して、その結果を出力する。
（カウンタブロック）
次に、カウンタブロック３０の構成例を、図２を用いて説明する。
【００２２】
本実施形態のカウンタブロック３０は、論理積素子３１、論理和素子３２、Ｄ型のフリップフロップ（３３、ＤＦＦ０〜ＤＦＦｎ）から構成される。
このカウンタブロック３０には、フィードバック信号Ｆｂ、クロック信号Ｓ３１、アジャスト信号Ｓ３２が入力される。
【００２３】
論理和素子３２には、フィードバック信号Ｆｂ、クロック信号Ｓ３１及び論理積素子３１の出力信号が入力される。この論理積素子３１には、このカウンタブロック３０から出力されるカウント信号（Ｄ０〜Ｄｎ）が入力される。
【００２４】
論理和素子３２の出力信号は、フリップフロップＤＦＦ０に入力される。各フリップフロップ（ＤＦＦ０〜ＤＦＦｎ）のｄ端子には、各フリップフロップの反転ｑ出力信号が供給される。また、各フリップフロップ（ＤＦＦ１〜ＤＦＦｎ）のクロック信号入力端子には、前段のフリップフロップ（ＤＦＦ０〜ＤＦＦ（ｎ−１））の反転ｑ出力信号が供給される。そして、各フリップフロップ（ＤＦＦ０〜ＤＦＦｎ）からのｑ出力信号が、このカウンタブロック３０のカウンタ信号（Ｄ０〜Ｄｎ）として出力される。
【００２５】
フリップフロップ３３のクロック信号入力端子にはクロック信号Ｓ３１が供給される。そして、このフリップフロップ３３のｄ入力端子及び反転リセット端子には、アジャスト信号Ｓ３２が供給される。フリップフロップ３３のｑ出力信号は、各フリップフロップ（ＤＦＦ１〜ＤＦＦｎ）の反転リセット端子に供給される。
【００２６】
このような構成により、アジャスト信号Ｓ３２がローレベルになった場合、カウンタ信号（Ｄ０〜Ｄｎ）がリセットされる。そして、フィードバック信号Ｆｂがローレベルの間に入力されたクロック信号Ｓ３１の計数値を２進数で表現したカウンタ信号（Ｄ０〜Ｄｎ）を出力する。このカウンタ信号（Ｄ０〜Ｄｎ）は、ラッチブロック４０に供給される。
【００２７】
（ラッチブロック）
次に、ラッチブロック４０の構成例を、図３を用いて説明する。
本実施形態では、ラッチブロック４０は、信号保持手段としてのデータラッチ４１、信号固定手段としての不揮発性メモリ４２、選択手段としてのマルチプレクサ４３から構成されている。
【００２８】
データラッチ４１及び不揮発性メモリ４２には、カウンタブロック３０からのカウンタ信号（Ｄ０〜Ｄｎ）が入力される。
更に、データラッチ４１には、ホールド信号Ｓ４１及びパワーオンリセット反転信号Ｓ４３が入力される。
【００２９】
データラッチ４１は、図４に示すように、入力されるカウンタ信号（Ｄ０〜Ｄｎ）に対応して設けられたＤ型ラッチ素子（４１_0〜４１_n）、及びホールド信号Ｓ４１、パワーオンリセット反転信号Ｓ４３が入力されるＤ型のフリップフロップ４１０から構成される。
【００３０】
このフリップフロップ４１０のｄ入力端子には駆動電圧、クロック入力端子にはホールド信号Ｓ４１、リセット反転入力端子にはパワーオンリセット反転信号Ｓ４３が入力される。そして、フリップフロップ４１０の反転ｑ出力は、各Ｄ型ラッチ素子（４１_0〜４１_n）のゲート端子に入力される。そして、各Ｄ型ラッチ素子（４１_0〜４１_n）から、各カウンタ信号（Ｄ０〜Ｄｎ）に対応して信号（ＤＯ０〜ＤＯｎ）が出力される。
【００３１】
また、不揮発性メモリ４２には、ライト信号Ｓ４２が入力される。そして、不揮発性メモリ４２は、信号（Ｄ０〜Ｄｎ）に対応して信号（ＳＴ０〜ＳＴｎ）及びセレクト信号Ｓ４５を出力する。ライト信号Ｓ４２が入力された場合、不揮発性メモリ４２は、そのときの信号（Ｄ０〜Ｄｎ）を保持して、信号（ＳＴ０〜ＳＴｎ）として出力する。また、一度、ライト信号Ｓ４２が入力された場合には、セレクト信号Ｓ４５をハイレベルに固定する。
【００３２】
そして、データラッチ４１から出力される信号（ＤＯ０〜ＤＯｎ）、不揮発性メモリ４２から出力される信号（ＳＴ０〜ＳＴｎ）及びセレクト信号Ｓ４５は、マルチプレクサ４３に入力される。
【００３３】
これにより、ラッチブロック４０では、ホールド信号Ｓ４１、ライト信号Ｓ４２がローレベルである場合、カウンタブロック３０からのカウンタ信号（Ｄ０〜Ｄｎ）を加工せずに、そのままラッチ信号（ＤＬ０〜ＤＬｎ）として出力する。
【００３４】
一方、ホールド信号Ｓ４１がハイレベルになった場合、そのときのカウンタ信号（Ｄ０〜Ｄｎ）を、信号（ＤＯ０〜ＤＯｎ）としてラッチする。このラッチは、パワーオンリセット反転信号Ｓ４３によってデータクリアされるまで継続される。
【００３５】
また、ライト信号Ｓ４２が、一旦、ハイレベルになった場合には、不揮発性メモリ４２は、そのときのカウンタ信号（Ｄ０〜Ｄｎ）を書き込んで恒久的に保持する。更に、この場合、セレクト信号Ｓ４５もハイレベルにする。そして、書き込んでカウンタ信号（Ｄ０
〜Ｄｎ）を、パワー状態に関わらず信号（ＳＴ０〜ＳＴｎ）として出力する。
【００３６】
ラッチブロック４０の各マルチプレクサ４３は、入力端子（ｉｎ０、ｉｎ１、ｓｅｌ）を備える。そして、セレクト信号Ｓ４５に基づいて、入力された信号（ＤＯ０〜ＤＯｎ）又は信号（ＳＴ０〜ＳＴｎ）を選択し、ラッチ信号（ＤＬ０〜ＤＬｎ）として出力する。セレクト信号Ｓ４５の初期値はローレベルであり、この場合には信号（ＤＯ０〜ＤＯｎ）を選択してラッチ信号（ＤＬ０〜ＤＬｎ）として出力する。一方、セレクト信号Ｓ４５がハイレベルの場合には、マルチプレクサ４３は、信号（ＳＴ０〜ＳＴｎ）を選択してラッチ信号（ＤＬ０〜ＤＬｎ）として出力する。このラッチ信号（ＤＬ０〜ＤＬｎ）は、デコーダブロック５０に供給される。
【００３７】
（デコーダブロック）
次に、デコーダブロック５０の構成例を、図５を用いて説明する。
デコーダブロック５０は、ラッチ信号（ＤＬ０〜ＤＬｎ）をアナログ信号に変換するデコード回路５１と、参照電圧出力回路５２とから構成される。デコード回路５１は、ラッチ信号（ＤＬ０〜ＤＬｎ）に対してインバータ素子（ＩＮＶ０〜ＩＮＶｎ）を備え、各信号の反転信号を出力する。
【００３８】
更に、デコード回路５１は、「（２のｎ乗）−１」個（＝ｍ個）の論理積素子から構成された変換手段５１１を備える。この変換手段５１１の論理積素子は、ラッチ信号（ＤＬ０〜ＤＬｎ）に対して、各信号及び反転信号のすべての組み合わせに対応して設けられている。
【００３９】
そして、変換手段５１１において、ラッチ信号（ＤＬ０〜ＤＬｎ）の各信号及び反転信号について、すべてがハイレベルになる組み合わせが入力された論理積素子はローレベルを出力し、その他の論理積素子はハイレベルを出力する。
【００４０】
参照電圧出力回路５２には、バイアス回路５２１と、これに対応したカレントミラー回路ＣＭ１を備える。このカレントミラー回路ＣＭ１は、接続された各トランジスタ（Ｍ５１１〜Ｍ５１ｍ）に同じ値の電流を供給する。ここで、「１〜ｍ」は、上段から、この順番に付番する。
【００４１】
各トランジスタ（Ｍ５１_1〜Ｍ５１_m）は、Ｐチャネル型ＭＯＳトランジスタから構成される。各トランジスタ（Ｍ５１_1〜Ｍ５１_m）のドレイン端子には、直列に接続されたｍ個の抵抗（Ｒ_1〜Ｒ_m）のそれぞれの接続ノードに接続される。
【００４２】
更に、各トランジスタ（Ｍ５１_1〜Ｍ５１_m）のゲート端子には、変換手段５１１において、それぞれラッチ信号（ＤＬ０〜ＤＬｎ）の二進数表記を十進数表示にした「１〜ｍ」に対応する次数の各論理積素子が接続される。
これにより、変換手段５１１において、ラッチ信号（ＤＬ０〜ＤＬｎ）に応じた論理積素子がローレベルになり、この論理積素子の出力信号が供給されるトランジスタがオンして電流を出力する。この電流は、抵抗（Ｒ_1〜Ｒ_m）により参照電圧Ｖref に変換される。そして、この参照電圧Ｖref は、コンパレータ２０に出力される。
【００４３】
（動作）
次に、レギュレータ回路の動作を説明する。ここで、まず、出力端子ＴＡ２に、所望の目標電圧を印加する。この場合、フィードバック電圧Ｖfbがコンパレータ２０に供給される。参照電圧Ｖref は、初期的には最小値となっているため、コンパレータ２０はハイレベルを出力する。この場合、トランジスタ（Ｍ１、Ｍ２）がオフするため、ローレベルのフィードバック信号Ｆｂがカウンタブロック３０に供給される。
【００４４】
そして、カウンタブロック３０がカウントを行なっている限り、参照電圧Ｖref は徐々に増大する。そして、出力端子ＴＡ２に印加された目標電圧に到達することにより、参照電圧Ｖref がフィードバック電圧Ｖfbを超えた場合、コンパレータ２０はトランジスタ（Ｍ１、Ｍ２）をオンする。この場合、フィードバック信号Ｆｂはハイレベルになる。
【００４５】
フィードバック信号Ｆｂはハイレベルになった場合、カウンタブロック３０はクロック信号を停止する。なお、信号（Ｄ０〜Ｄｎ）のすべての信号がハイレベルになった場合にも、同様にカウンタブロック３０はクロック信号をブロックする。
【００４６】
この場合、カウンタブロック３０は、参照電圧Ｖref がフィードバック電圧Ｖfbを超えた時点での信号（Ｄ０〜Ｄｎ）を保持することになる。この参照電圧Ｖref を用いて、出力電圧は目標電圧に一致する値に調整される。
【００４７】
図６（ａ）に示すように、出力端子ＴＡ２に段階的に目標電圧を印加した場合を想定する。図６（ｂ）に示すアジャスト信号Ｓ３２の供給期間は、図６（ｃ）に示すように、参照電圧Ｖref が段階的に上昇し、フィードバック電圧Ｖfbに達した時点で停止する。なお、この場合には、図６（ｄ）に示すように、ホールド信号Ｓ４１は供給されていないので、アジャスト信号Ｓ３２の停止時には再度、最初から参照電圧Ｖref を立ち上げ直すことになる。
【００４８】
一方、図７（ａ）に示すように、出力端子ＴＡ２に段階的に目標電圧を印加し、図７（ｂ）に示すアジャスト信号Ｓ３２の供給した場合にも、図７（ｃ）に示すように、参照電圧Ｖref が段階的に上昇する。ここで、図７（ｄ）に示すように、時刻ｔ１においてホールド信号Ｓ４１は供給した場合には、参照電圧Ｖref の立ち上げを停止する。更に、時刻ｔ２において、出力端子ＴＡ２における目標電圧の印加を停止した場合は、時刻ｔ１においての電圧が出力される。
【００４９】
上記実施形態のレギュレータ回路によれば、以下のような効果を得ることができる。
・  上記実施形態では、レギュレータ回路は、出力回路１０、コンパレータ２０、カウンタブロック３０、ラッチブロック４０、デコーダブロック５０を備えている。そして、出力回路１０の出力端子ＴＡ２に所望の目標電圧を印加した場合、コンパレータ２０からの出力に基づいてフィードバック信号Ｆｂが生成される。そして、このフィードバック信号Ｆｂに基づいて、カウンタブロック３０がクロック信号の計数を行なう。ラッチブロック４０において、この信号を保持するとともに、デコーダブロック５０がアナログの参照電圧Ｖref に変換する。そして、コンパレータ２０が、参照電圧Ｖref と、出力端子ＴＡ２に印加された目標電圧から生成されたフィードバック電圧Ｖfbとを比較する。そして、参照電圧Ｖref とフィードバック電圧Ｖfbとが一致した場合には、フィードバック信号を切り換えることにより、カウンタブロック３０のカウントを停止させる。従って、所望の電圧を出力させる出力端子ＴＡ２に目標電圧を印加して設定を行なうことにより、調整段階と通常動作段階とにおけるフィードバック状態に差異がないために正確な設定を行なうことができる。すなわち、コンパレータのオフセット電圧や、抵抗分割によるミスマッチ等のエラーを補償することができる。また、出力端子に目標電圧を印加するだけで良いので、簡単な作業により、目標電圧を出力するための設定を行なうことができる。
【００５０】
・  上記実施形態では、レギュレータ回路のラッチブロック４０はデータラッチ４１を備える。そして。ホールド信号Ｓ４１が入力された場合、データラッチ４１が、目標電圧を出力するための設定を保持する。これにより、継続的に出力させることができる。更に、パワーオンリセット反転信号Ｓ４３が入力された場合、データラッチ４１に保持されたデータはクリアされるため、目標電圧を適宜、変更させることができる。これにより、動
作評価やデバグに利用することができる。
【００５１】
・  上記実施形態では、レギュレータ回路のラッチブロック４０は不揮発性メモリ４２とマルチプレクサ４３を備える。そして。ライト信号Ｓ４２が入力された場合、不揮発性メモリ４２は、そのときの信号（Ｄ０〜Ｄｎ）を保持して、信号（ＳＴ０〜ＳＴｎ）として出力する。また、一度、ライト信号Ｓ４２が入力された場合には、セレクト信号Ｓ４５をハイレベルに固定する。そして、セレクト信号Ｓ４５がハイレベルの場合には、マルチプレクサ４３は、信号（ＳＴ０〜ＳＴｎ）を選択してラッチ信号（ＤＬ０〜ＤＬｎ）として出力する。このラッチ信号（ＤＬ０〜ＤＬｎ）は、デコーダブロック５０に供給される。これにより、目標電圧を恒久的に出力するように設定することができるので、量産に利用することができる。
【００５２】
なお、上記実施形態は以下のように変更してもよい。
○  上記実施形態では、信号固定手段として不揮発性メモリ４２を用いたが、これに限定されるものではない。例えば、ヒューズトリミング回路を用いることも可能である。
【００５３】
○  上記実施形態では、カウンタブロック３０を、Ｄ型フリップフロップを用いて実現したが、これに限定されるものではなく、コンパレータ２０の出力に応じて、カウントアップする機能を実現する機能を備えていればよい。
【００５４】
また、上記実施形態では、データラッチ４１は、入力されるカウンタ信号に対応して設けられたＤ型ラッチ素子を用いて実現したが、これに限定されるものではなく、信号を保持可能な手段を用いて構成することができる。
【００５５】
また、上記実施形態では、参照電圧出力回路５２には、バイアス回路５２１と、これに対応したカレントミラー回路ＣＭ１を用いて実現したが、これに限定されるものではない。入力に応じて電圧を変更することできる手段を用いて構成することができる。
【００５６】
○  上記実施形態では、Ｐチャネル型ＭＯＳトランジスタを用いたが、これに限定されるものではない。他の伝導型の素子、例えば、ｎチャネル型ＭＯＳトランジスタを用いて構成することも可能である。
【００５７】
○  上記実施形態では、外部から入力されたホールド信号Ｓ４１に基づいて、データをラッチした。これに代えて、カウントアップ検知手段を設けて、このカウントアップ検知手段がカウントアップの停止を検知したときに、ホールド信号Ｓ４１を出力するように構成することも可能である。これにより、所望の電圧に達した場合、自動的にホールドさせることができる。
【図面の簡単な説明】
【００５８】
【図１】本実施形態のレギュレータ回路の全体構成の説明図。
【図２】本実施形態のカウンタブロックの説明図。
【図３】本実施形態のラッチブロックの説明図。
【図４】本実施形態のデータラッチの説明図。
【図５】本実施形態のデコーダブロックの説明図。
【図６】動作時のタイミングチャートであり、（ａ）は出力端子電圧、（ｂ）はアジャスト信号、（ｃ）は参照電圧、（ｄ）はホールド信号の説明図。
【図７】動作時のタイミングチャートであり、（ａ）は出力端子電圧、（ｂ）はアジャスト信号、（ｃ）は参照電圧、（ｄ）はホールド信号の説明図。
【符号の説明】
【００５９】
１０…出力回路、２０…コンパレータ、３０…カウンタブロック、４０…ラッチブロック、５０…デコーダブロック、３１…論理積素子、３２…論理和素子、３３、ＤＦＦ０〜ＤＦＦｎ…フリップフロップ、４１…データラッチ、４２…信号固定手段としての不揮発性メモリ、４３…マルチプレクサ、５１…デコード回路、５２…参照電圧出力回路、５１１…変換手段、Ｃ１…定電流源、Ｆｂ…フィードバック信号、Ｖｐ…駆動電圧、Ｓ４１…ホールド信号、Ｓ４３…ライト信号、ＴＡ２…出力端子、Ｖｆｂ…フィードバック電圧、Ｖref …参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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