(57)【要約】【課題】  小型化を達成可能な集積回路、電子回路基板、ＤＣ−ＤＣコンバータ及びこれらの回路の検査方法を提供する。【解決手段】  機能回路ＦＣに特定の検査信号が入力されると、その出力端子ＳＷ，Ｅ（ＶＯＵＴ）から検査信号に応じたモニタ信号が出力される。機能回路ＦＣが正常であれば、判定器１２Ｄ入力されるモニタ信号の値は、機能回路が正常である場合に期待される信号となり、異常であれば、正常時の信号とは異なることとなる。したがって、テスト回路４９から検査信号を機能回路ＦＣに入力することにより、機能回路ＦＣの検査が可能となる。検査信号は、機能回路ＦＣの電源端子Ｖｃｃを介してテスト回路４９に入力されるため、検査用の付加的な端子が不要となり、装置を小型化することが可能となる。【選択図】  図４
2008224247.tif 000002
【特許請求の範囲】
【請求項１】
機能回路と、この機能回路の検査を行う検査回路とを備える集積回路において、
前記検査回路は、
前記機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、
前記信号検出回路で検出された制御信号に基づいて前記機能回路に検査信号を入力する制御回路と、
を備えることを特徴とする集積回路。
【請求項２】
前記電源端子と前記信号検出回路との間の線路内に介在するヒューズを更に備えることを特徴とする請求項１に記載の集積回路。
【請求項３】
機能回路と、この機能回路の検査を行う検査回路とを備える集積回路が形成された半導体回路チップを配線基板内に埋め込んでなる電子回路基板において、
前記検査回路は、
前記機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、
前記信号検出回路で検出された制御信号に基づいて前記機能回路に検査信号を入力する制御回路と、
を備えることを特徴とする電子回路基板。
【請求項４】
前記電源端子と前記信号検出回路との間の線路内に介在するヒューズを更に備えることを特徴とする請求項３に記載の電子回路基板。
【請求項５】
機能回路と、この機能回路の検査を行う検査回路とを備える集積回路の検査方法において、
前記検査回路は、
前記機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、
前記信号検出回路で検出された制御信号に基づいて前記機能回路に検査信号を入力する制御回路と、
を備え、
前記検査方法は、
前記制御信号を前記電源端子に入力する工程と、
前記制御回路から前記検査信号を前記機能回路に入力したときに前記機能回路の出力端子から出力される信号をモニタする工程と、
を備えることを特徴とする検査方法。
【請求項６】
前記検査回路は、前記電源端子と前記信号検出回路との間の線路内に介在するヒューズを更に備え、
前記検査方法は、前記モニタ工程の終了の後、前記ヒューズを切断する切断工程を更に備えることを特徴とする請求項５に記載の検査方法。
【請求項７】
前記検査回路は、前記電源端子からの特定の信号の入力に応じて、応答信号を前記電源端子に返す応答回路を有しており、
前記検査方法は、前記切断工程後、前記電源端子に前記特定の信号を入力し、前記応答回路からの応答信号が電源端子から得られない場合には、前記ヒューズが切断されたものと判定する判定工程を更に備えていることを特徴とする請求項６に記載の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、電子回路基板及び検査方法に関する。
【背景技術】
【０００２】
従来のＣＳＰ（Ｃｈｉｐ−Ｓｃａｌｅ−Ｐａｃｋａｇｅ）やＳｉＰ（Ｓｙｓｔｅｍ−Ｉｎ−Ｐａｃｋａｇｅ）形状の電子部品では、Ｓｃａｎ−Ｔｅｓｔ手法やＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）と称される半導体集積回路に内蔵された自動診断機能を利用した出荷検査が個々に行われている。例えば、特許文献１に記載の回路検査装置は、通常動作を行う機能回路とは別に、自己試験回路を回路パッケージ内に設けておき、検査時、その自己試験回路を動作させて、機能回路の検査を行っている。
【０００３】
一方、携帯電話等の電子機器においては小型化の要求が高まっている。このような電子機器においては、全体に対する制御端子の面積の比率が無視できない程度の小型化が期待されている。
【特許文献１】特開２００５−６１９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の手法の場合、自己試験回路を動作させるための複数の制御端子を、通常動作の制御端子とは別に設ける必要があり、回路の実装面積を小さくすることができないという課題がある。
【０００５】
本発明は、このような課題に鑑みてなされたものであり、小型化を達成可能な集積回路、電子回路基板及びこれらの回路の検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明に係る集積回路は、機能回路と、この機能回路の検査を行う検査回路とを備える集積回路において、検査回路は、機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、信号検出回路で検出された制御信号に基づいて機能回路に検査信号を入力する制御回路とを備えることを特徴とする。
【０００７】
機能回路に特定の検査信号が入力されると、その出力端子から検査信号に応じたモニタ信号が出力される。機能回路が正常であれば、モニタ信号の値は機能回路が正常である場合に期待される信号となり、異常であれば、正常時の信号とは異なることとなる。したがって、検査回路から検査信号を機能回路に入力することにより、機能回路の検査が可能となる。ここで、検査信号は、機能回路の電源端子を介して検査回路に入力されるため、検査用の付加的な端子が不要となり、装置を小型化することが可能となる。
【０００８】
また、電源端子と信号検出回路との間の線路内に介在するヒューズを更に備えることが好ましい。検査回路による検査が終了した後には、ヒューズを切断することで検査用の信号検出回路の動作を禁止し、機能回路が常に本来の動作を行い、不本意な検査動作を行わないようにすることができる。
【０００９】
また、機能回路は、電源端子、出力端子、出力端子の出力信号が入力されるフィードバック端子、グランド端子及び制御端子を有し、出力端子の後段に接続されるコイル及びキャパシタと共にＤＣ−ＤＣコンバータを構成するものであって、電源端子とグランド端子との間に接続されたＣＭＯＳ回路と、発振器からの入力に基づいてパルスを発生し、ＣＭＯＳ回路の入力端子とフィードバック端子との間に介在し、フィードバック端子からの帰還入力に応じてパルスの幅が一定となるように変更するパルス発生回路と、発振器の出力と制御端子の出力を選択的にパルス発生回路に入力するセレクタ回路とを有することが好ましい。
【００１０】
発振器からの信号と、制御信号からの信号をセレクタ回路によって切り換えることにより、パルス発生回路の動作モードが変更する。発振器からの信号がパルス発生回路に入力された場合には、ＣＭＯＳ回路の入力端子にはパルス信号が入力されるため、ＣＭＯＳ回路の出力端子からは、電源端子の電位とグランド端子の電位の間を変動するパルス信号が出力される。このパルス信号は、後段のコイル及びキャパシタからなるローパスフィルタによって平滑化されるため、電源端子に入力された直流電圧（ＤＣ）は、ローパスフィルタから直流電圧（ＤＣ）として取り出される。このように、パルス信号の積分によって生成された直流電圧の大きさは、パルス信号のデューティ比に依存し、パルス幅が広いほど大きく、狭いほど小さくなる。出力された直流電圧は、帰還入力としてフィードバック端子を介してパルス発生回路に入力され、パルスの幅が一定となるように制御される。したがって、出力される直流電圧は一定値に維持されることとなる。
【００１１】
また、本発明に係る電子回路基板は、機能回路と、この機能回路の検査を行う検査回路とを備える集積回路が形成された半導体回路チップを配線基板内に埋め込んでなる電子回路基板において、検査回路は、機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、信号検出回路で検出された制御信号に基づいて機能回路に検査信号を入力する制御回路とを備えることを特徴とする。
【００１２】
検査回路の作用は上述の通りであるが、この電子回路基板においては、集積回路が形成された半導体回路チップを配線基板内に埋め込んでおり、電子回路基板全体が小型化されている。
【００１３】
また、本発明に係るＤＣ−ＤＣコンバータは、機能回路と、この機能回路の検査を行う検査回路とを備える集積回路が形成された半導体回路チップを配線基板内に埋め込んでなる電子回路基板と、前記電子回路基板上に搭載されたコイルと、を備えるＤＣ−ＤＣコンバータにおいて、検査回路は、機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、信号検出回路で検出された制御信号に基づいて機能回路に検査信号を入力する制御回路とを備え、機能回路は、電源端子、出力端子、出力端子の出力信号が入力されるフィードバック端子、グランド端子及び制御端子を有し、出力端子の後段にはコイル及びキャパシタが接続されていることを特徴とする。
【００１４】
検査回路の作用は上述の通りであるが、上述の電子回路基板の上にコイルを搭載しているため、実装面積が更に小さくなり、ＤＣ−ＤＣコンバータ全体が非常に小型化されている。
【００１５】
また、本発明に係る検査方法は、機能回路と、この機能回路の検査を行う検査回路とを備える集積回路の検査方法において、検査回路は、機能回路の電源端子を介して入力される制御信号を検出する信号検出回路と、信号検出回路で検出された制御信号に基づいて機能回路に検査信号を入力する制御回路とを備え、検査方法は、制御信号を電源端子に入力する工程と、制御回路から検査信号を機能回路に入力したときに機能回路の出力端子から出力される信号をモニタする工程とを備えることを特徴とする。
【００１６】
電源端子を介して制御信号を入力する構成であるため、集積回路が小型となり、同一スペース内に多くの集積回路を配置することができる。したがって、モニタ信号の伝達時間も短縮され、検査のスループットが改善する。
【００１７】
また、検査回路は、電源端子と信号検出回路との間の線路内に介在するヒューズを更に備え、検査方法は、モニタ工程の終了の後、ヒューズを切断する切断工程を更に備えることが好ましい。このように、ヒューズを切断することにより、信号検出回路と電源端子とが電気的に切断されるため、信号検出回路の機能回路の通常動作への影響を無くすことができる。
【００１８】
検査回路は、電源端子からの特定の信号の入力に応じて、応答信号を電源端子に返す応答回路を有しており、検査方法は、切断工程後、電源端子に特定の信号を入力し、応答回路からの応答信号が電源端子から得られない場合には、ヒューズが切断されたものと判定する判定工程を更に備えていることが好ましい。この場合、格別の入力端子を設けることなくヒューズの切断を確認することができる。
【発明の効果】
【００１９】
本発明の集積回路、電子回路基板、ＤＣ−ＤＣコンバータは小型化することができ、これらの回路の検査方法は、小スペースで検査を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、実施の形態に係る集積回路、電子回路基板、ＤＣ−ＤＣコンバータ及び検査方法について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００２１】
図１は、ＤＣ−ＤＣコンバータ１０の斜視図である。
【００２２】
配線基板１上にはチップコイル２が搭載されている。配線基板１の表面とチップコイル２の両端電極２Ａ，２Ｂとの間には銀ペースト等の導電性接着剤３が介在しており、チップコイル２が配線基板１に固定され且つ電気的に接続されている。チップコイル２は、両端電極２Ａ，２Ｂ間に接続された積層コイル２Ｃを備えており、積層コイル２Ｃは絶縁体内に埋設されている。
【００２３】
図２は、図２に示したＤＣ−ＤＣコンバータ１０の底面図であり、図３は、図１に示したＤＣ−ＤＣコンバータ１０のＩＩＩ−ＩＩＩ矢印断面図である。
【００２４】
配線基板１の裏面上には、５つの端子電極Ｅ（ＦＢ），Ｅ（Ｖｃｃ），Ｅ（ＧＮＤ），Ｅ（ＥＮ），Ｅ（ＶＯＵＴ）のみが設けられている。また、配線基板１内には半導体回路チップ４が内蔵されている。半導体回路チップ４は、厚さ５０μｍの半導体基板内に複数の電子素子を形成したものであり、必要に応じて半導体基板上にその他の電子素子をハイブリッドで形成したものである。半導体回路チップ４は、５つの端子ＦＢ，Ｖｃｃ，ＧＮＤ，ＥＮ，ＶＯＵＴを有している。配線基板１は多層配線基板であり、複数の絶縁層ＩＬ間を複数の内部配線ＩＷが面内方向及び厚み方向に沿って延びている。
【００２５】
端子ＦＢは配線基板１内の内部配線ＩＷを介して端子電極Ｅ（ＦＢ）に電気的に接続されており、端子Ｖｃｃは配線基板１内の内部配線ＩＷを介して端子電極Ｅ（Ｖｃｃ）に電気的に接続されており、端子ＧＮＤは配線基板１内の内部配線ＩＷを介して端子電極Ｅ（ＧＮＤ）に電気的に接続されており、端子ＳＷは配線基板１内の内部配線ＩＷを介してコイル２の一方の電極２Ｂに電気的に接続され、コイル２の他方の電極２Ａは配線基板１内の内部配線ＩＷを介して端子電極Ｅ（ＶＯＵＴ）に電気的に接続されている。
【００２６】
図４は、ＤＣ−ＤＣコンバータ１０の回路図である。
【００２７】
半導体回路チップ４は、電源端子Ｖｃｃ、イネーブル端子ＥＮ、グランド端子ＧＮＤ、出力端子ＳＷ、フィードバック端子ＦＢを有している。電源端子Ｖｃｃには、直流電圧が入力される。電源端子Ｖｃｃとグランド端子ＧＮＤとの間には、例えばリチウム電池等の直流電源Ｖが接続され、直流電源Ｖに対して並列にキャパシタＣが接続されている。イネーブル端子ＥＮにＨＩＧＨレベル信号が入力されると半導体回路チップ４内の各素子への電源が供給される。
【００２８】
半導体回路チップ４は、電源端子Ｖｃｃから入力された入力電圧を出力端子ＳＷから周期的に取り出す。出力端子ＳＷは、ＣＭＯＳ回路４１の出力端子ＯＵＴに接続されており、入力電圧のスイッチング動作が行われ、入力電位（便宜上、端子Ｖｃｃと同一符号で示す）Ｖｃｃとグランド電位との間で周期的に電位が変動し、方形波パルスが出力端子ＳＷから出力される。
【００２９】
出力端子ＳＷの後段には、（チップ）コイル２が直列に接続され、コイル２の後段には負荷Ｚが接続され、負荷Ｚの両端間にはコイル２に対して並列にキャパシタ５が接続されている。したがって、コイル２とキャパシタ５からなるローパスフィルタによって、上記方形波パルスは平滑化され、パルスのデューティ比に応じた直流電圧が負荷Ｚに与えられることとなる。負荷Ｚとしては、例えば、マイクロプロセッサ等が挙げられる。
【００３０】
コイル２を介して出力端子ＳＷに接続された端子電極Ｅ（ＶＯＵＴ）は、端子電極Ｅ（ＦＢ）を介してフィードバック端子ＦＢに接続されており、フィードバック端子ＦＢへの直流電圧は半導体回路チップ４内部のエラーアンプ４２に入力される。エラーアンプ４２の非反転入力端子には基準電位Ｖｒｅｆが入力され、反転入力端子にはフィードバック端子ＦＢからの帰還電位が入力される。
【００３１】
エラーアンプ４２からはこの基準電位Ｖｒｅｆと帰還電位との差分を以下の式で示すように増幅した電圧が出力される。
【数１】
2008224247.tif 000003
【００３２】
ただし、各パラメータは以下のものを示す。
・ＶＦＢ：フィードバック端子ＦＢの電圧（ＤＣ／ＤＣコンバータの出力電圧）
・ＶＦＢ，ｍａｘ：出力電圧（ＶＦＢ）の制御範囲の上限値
・ＶＦＢ，ｍｉｎ：出力電圧（ＶＦＢ）の制御範囲の下限値
・ＶＲＡＭＰ，ｍａｘ：ＶＦＢ，ｍａｘに対応する鋸波発生回路４４の出力電圧
・ＶＲＡＭＰ，ｍｉｎ：ＶＦＢ，ｍｉｎに対応する鋸波発生回路４４の出力電圧
・ＶＴＡＲＧＥＴ：期待のデューティ値に相当する鋸波の電圧
【００３３】
エラーアンプ４２の出力は、コンパレータ４３の非反転入力端子に入力される。コンパレータ４３の反転入力端子には、鋸波発生回路４４から出力された鋸波電圧が入力されており、エラーアンプ４２の出力電圧が鋸波電圧よりも低い場合には、コンパレータ４３からはＬＯＷレベルが出力され、エラーアンプ４２の出力電圧が鋸波電圧以上の場合には、コンパレータ４３からはＨＩＧＨレベルが出力される。この出力はＲＳフリップフロップ４７のリセット端子Ｒに入力される。
【００３４】
すなわち、鋸波電圧との比較により、フィードバック端子ＦＢに入力される直流レベルが高いほど、リセット端子Ｒに入力される方形波電圧のパルス幅が小さくなる、すなわち、パルスの立下りタイミングが早くなる。また、フィードバック端子ＦＢに入力される直流レベルが低いほどリセット端子Ｒに入力される方形波電圧のパルス幅が大きくなる、すなわち、パルスの立下りタイミングが遅くなる。なお、鋸波発生回路４４は、発振器４５から出力された方形波電圧から鋸波電圧を生成している。
【００３５】
コンパレータ４３の出力電圧は、ＲＳフリップフロップ４７のリセット端子Ｒに入力され、イネーブル信号がセレクタ回路４６によって選択されていない場合には、発振器４５の出力がセット端子Ｓに入力される。ＲＳフリップフロップ４７は、セット端子Ｓの立ち上がり時にセット動作を行い、リセット端子Ｒの立下り時にリセット動作を行う。換言すれば、フィードバック端子ＦＢからの帰還電位レベルが高い場合には、ＲＳフリップフロップ４７から出力される方形波のパルス幅は小さくなり（デューティ比が小さくなる）、フィードバック端子ＦＢからの帰還電位レベルが低い場合には、ＲＳフリップフロップ４７から出力される方形波のパルス幅は大きくなる（デューティ比が大きくなる）。要するに、本回路では、出力端子電極Ｅ（ＶＯＵＴ）からの出力電圧が一定となるように帰還制御されている。
【００３６】
ＲＳフリップフロップ４７の論理反転出力は、セレクタ回路４８を介してＣＭＯＳ回路４１の入力端子に入力されている。ＣＭＯＳ回路４１は、ＰＭＯＳ−ＦＥＴ４１ＡとＮＭＯＳ−ＦＥＴ４１Ｂとを直列に接続し、互いのゲートを入力端子とし、これらの接続点を出力端子とした回路であり、入力端子への信号レベルに応じていずれか一方のみのＦＥＴが導通する回路である。
【００３７】
ＬＯＷレベルの信号がＣＭＯＳ回路４１に入力された場合、ＰＭＯＳ−ＦＥＴ４１ＡがＯＮし、ＮＭＯＳ−ＦＥＴ４１ＢがＯＦＦする。すなわち、Ｖｃｃが出力端子ＯＵＴに現れる。ＨＩＧＨレベルの信号がＣＭＯＳ回路４１に入力された場合、ＰＭＯＳ−ＦＥＴ４１ＡがＯＦＦし、ＮＭＯＳ−ＦＥＴ４１ＢがＯＮする。すなわち、グランド電位が出力端子ＯＵＴに現れる。したがって、ＣＭＯＳ回路４１への入力レベルに同期して、電源電位Ｖｃｃとグランド電位との間で変動する方形波電圧が出力端子ＯＵＴから出力される。なお、上述のように、この方形波電圧のデューティ比は一定に保持され、また、後段のローパスフィルタによって直流電圧に変換される。
【００３８】
セレクタ回路４６，４８は、それぞれマルチプレクサからなり、各選択制御入力端子に入力された選択指示信号（モード信号１、モード信号２とする）に基づいて、複数の入力信号のうちのいずれか１つを選択して出力する。なお、セレクタ回路４８の被選択入力には、ゲート信号が入力されている。これらの動作指示信号の組み合わせ（モード信号１，モード信号２，ゲート信号）によって、回路動作は変更される。
【００３９】
第１のセレクタ回路４６の選択制御入力端子に、ＬＯＷレベル（「０」とする）のテストモード信号１が入力された場合、図面下側の入力端子の出力を選択し、ＨＩＧＨレベル（「１」とする）のテストモード信号１が入力された場合、図面上側の入力端子の出力を選択する。また、第２のセレクタ回路４８の選択制御入力端子に、ＬＯＷレベル（「０」とする）のテストモード信号２が入力された場合、図面上側の入力端子の出力を選択し、ＨＩＧＨレベル（「１」とする）のテストモード信号２が入力された場合、図面下側の入力端子の出力を選択する。
【００４０】
すなわち、テスト回路（検査回路）４９が停止するなどして、動作指示信号が全くセレクタ回路４６，４８に伝達されない場合、換言すれば、（モード信号１，モード信号２，ゲート信号）＝（０，０，０）の場合、セレクタ回路４６の「下側」の被選択入力と、セレクタ回路４８の「上側」の被選択入力とが選択され、セレクタ回路４８のゲート信号はＬＯＷレベルであるものの選択はされない。この場合、ＲＳフリップフロップ４７のセット端子Ｓには発振器４５から出力された方形波が入力され、ＲＳフリップフロップ４７の論理反転出力（デューティー比が調整された方形波パルス）がＣＭＯＳ回路４１の入力端子に入力されるため、通常のＤＣ−ＤＣコンバータの動作が行われる。
【００４１】
テスト回路４９を恒久的に停止させるためには、テスト回路４９内のヒューズ４９Ａを切断すればよい。テスト回路４９のヒューズ４９Ａの一端は、電源端子Ｖｃｃに接続されており、他端はトランジスタ４９Ｂを介してグランドに接続されている。テスト回路４９を使用する場合、機能回路としてのＤＣ−ＤＣコンバータ１０から、半導体回路チップ４の周辺回路が除かれている。すなわち、半導体回路チップ４の検査が終了した後に、周辺回路が取り付けられ、ＤＣ−ＤＣコンバータ１０が製造される。
【００４２】
図５は複数の半導体回路チップ４が同一基板上に二次元状に形成されてなるチップ集合基板１１及び検査装置（テスター）１２の回路図である。図６は半導体回路チップ（集積回路）４単体の回路図である。また、図７は、回路検査時のフローチャートである。
【００４３】
まず、直流電源１２Ａ内の電源ラインリレーをＯＮすることにより、直流電源１２Ａから重畳回路１２Ｃに直流電圧を出力し（図７（ステップＳ１）Ｖｃｃ＝ＶＣＣ１）、次に、試験信号発生器１２Ｂから交流パルスからなるテスト制御信号を重畳回路１２Ｃに出力し、重畳回路１２Ｃでは直流電圧にテスト制御信号を重畳し（図７（ステップＳ２））、この重畳信号を目的のアドレスに位置する半導体回路チップ４の電源端子Ｖｃｃに入力する。テスト制御信号には、機能回路ＦＣに与えられる検査信号自体又は検査信号を発生する信号が、変調されて含まれている。
【００４４】
半導体回路チップ４内のテスト回路４９内の信号抽出回路４９Ｃ（図６）は、電源端子Ｖｃｃから入力された重畳信号からテスト制御信号のみを抽出する（Ｓ１１）。次に、テスト回路４９内の復号回路４９Ｄは、抽出されたテスト制御信号を復号してテストパターン（検査信号）を生成し、不揮発性１ワードメモリ（フラッシュメモリ）４９Ｅ内にテストパターンを書き込み、テストゲート信号線を導通状態とする（Ｓ１１）。なお、図６では、フラッシュメモリ４９Ｅの出力が直接セレクタ回路４８に入力されてように示されているが、これはフラッシュメモリ４９Ｅの出力をトリガーとして、定電圧回路４９Ｆからセレクタ回路４８に入力される構成としてもよい。
【００４５】
次に、試験信号発生器１２Ｂ（図５）から目的とする半導体回路チップ４のイネーブル端子ＥＮ及びフィードバック端子ＦＢにテスト信号を入力する（図７（ステップＳ３））。すなわち、テストパターンとテスト信号が特定の半導体回路チップ４に入力されることで、内部回路が検査され、このときの出力端子ＳＷ（必要に応じてコイル２の後段に位置する出力端子電極Ｅ（ＶＯＵＴ）の電圧）の電圧が判定器１２Ｄによって測定される（図７（ステップＳ４））。なお、判定器１２Ｄには測定時のテストパターンとテスト信号の種類が入力されている。
【００４６】
集積回路内の各素子の検査が全て終了するまで（ステップＳ５においてＮｏの場合）、ステップＳ２に戻って検査を実行し、全ての検査が終了すると（ステップＳ５においてＹｅｓの場合）と、テスト回路４９の切断工程（ステップＳ６〜ステップＳ９）を実行する。
【００４７】
ステップＳ６では、ヒューズ（Ｆｕｓｅ）の切断信号を電源ラインに重畳する。すなわち、重畳回路１２Ｃから出力される直流電圧に切断信号を重畳したものを重畳信号とし、これを電源端子Ｖｃｃに供給すると（図５）、テスト回路４９のヒューズ４９Ａを介して信号抽出回路４９Ｃによって切断信号が抽出される（Ｓ１２）。
【００４８】
ヒューズ４９Ａの切断信号が抽出され、復号回路４９Ｄにおいて切断信号が復号され、フラッシュメモリ４９Ｅに入力されると、フラッシュメモリ４９Ｅ内に格納された切断プログラムが実行される。フラッシュメモリ（不揮発性１ワードメモリ）４９Ｅ内にＦｕｓｅ切断パターンが書き込まれ、この切断パターンに従うプログラムが実行される（Ｓ１２）。なお、切断パターンに従うプログラム実行時のセレクタ制御パターンは、（モード信号１，モード信号２，ゲート信号）＝（１，１，０）としておく。
【００４９】
ヒューズ４９Ａの下流に位置するトランジスタ４９Ｂは、切断プログラムの実行によって導通する。また、電源ラインリレーをＶｃｃからＶＣＣ２に切り替えることで（Ｓ７）、電源端子Ｖｃｃに供給される電圧をＶＣＣ１からＶＣＣ２に上昇させ、ヒューズ４９Ａを切断する（Ｓ１３）。次に、電源ラインリレーをＶｃｃからＶＣＣ１に切り替えることで、電源端子Ｖｃｃに供給される電圧をＶＣＣ２からＶＣＣ１に戻す（Ｓ７）。
【００５０】
次に、試験信号発生器１２Ｂからヒューズ切断確認信号を重畳回路１２Ｃに出力し、電源ラインに切断確認信号を重畳する（Ｓ８）。ヒューズ４９Ａが切断されている場合、この切断確認信号は、テスト回路４９内には伝達されないので、所定期間内にテスト回路４９からの応答がない場合には切断が完了したものと判定される（Ｓ９）。切断確認信号の入力に応答して、テスト回路４９から電源端子Ｖｃｃに向けて切断失敗信号が重畳出力された場合には、切断が失敗したものと判定する（Ｓ９）。
【００５１】
切断確認信号は信号抽出回路４９Ｃにて抽出し、これを復号回路４９Ｄで復号し、フラッシュメモリ４９Ｅ内に格納される。フラッシュメモリ４９Ｅにおいて切断確認信号の格納が確認された場合には、切断成功ではないと判定され（ステップＳ１４においてＮｏ）、フラッシュメモリ４９Ｅ内の切断失敗信号生成プログラムが起動し、切断失敗信号を生成し、これを変調回路４９Ｇによって変調し、信号抽出回路４９Ｃにおける信号伝送方向を変調回路４９Ｇから電源端子Ｖｃｃに向かう方向に変更し、電源端子Ｖｃｃに変調された切断失敗信号を重畳する（図７、Ｓ１５）。
【００５２】
この切断失敗信号は、電源端子Ｖｃｃから重畳回路１２Ｃに遡り、重畳回路１２Ｃに接続された判定器１２Ｄによって判定される。切断に成功した場合には、所定期間内に切断確認信号の格納が確認されないので、切断は成功したものと判定され（ステップＳ１４においてＹｅｓ）、テスト回路４９がシャットダウン状態、すなわち、通常モード（モード信号１，モード信号２，ゲート信号）＝（０，０，０）に移行する（図７、Ｓ１４）。
【００５３】
なお、上述のステップＳ２からステップＳ４までのテストパターン及びテスト信号と良否判定基準は以下の通りである。本例の各判定は、判定器１２Ｄ（図５参照）によって行う。
（１）ＦＥＴ４１Ａの動作チェックモード
・（モード信号１，モード信号２，ゲート信号）＝（０，１，０）
【００５４】
セレクタ回路４８において下側の入力がＬＯＷレベルで選択されるため、ＣＭＯＳ回路４１において、ＰＭＯＳ−ＦＥＴ４１ＡのみがＯＮし、ＰＭＯＳ−ＦＥＴ４１Ａが正常である場合には、ＣＭＯＳ回路４１の出力端子ＯＵＴからは電源端子Ｖｃｃからの高レベル電位が出力される。ＰＭＯＳ−ＦＥＴ４１Ａが異常である場合には、期待される高レベル電位は出力されない（例えば、比較的低レベルの電位となる）。すなわち、間接的にはＦＥＴ４１Ａの抵抗が測定されている。この信号を、出力端子ＳＷ、又は必要に応じて出力端子ＳＷにコイルを接続し、その端子電極Ｅ（ＶＯＵＴ）から取り出し、上述の判定を行う。正常時に予め予想される出力の場合には、素子が正常であると判定し、そうでない場合には異常であると判定する。
（２）ＦＥＴ４１Ｂの動作チェックモード
・（モード信号１，モード信号２，ゲート信号）＝（０，１，１）
【００５５】
セレクタ回路４８において下側の入力がＨＩＧＨレベルで選択されるため、ＣＭＯＳ回路４１において、ＮＭＯＳ−ＦＥＴ４１ＢのみがＯＮし、ＮＭＯＳ−ＦＥＴ４１Ｂが正常である場合には、ＣＭＯＳ回路４１の出力端子ＯＵＴからはグランド端子ＧＮＤからの低レベル電位が出力される。ＮＭＯＳ−ＦＥＴ４１Ｂが異常である場合には、期待される低レベル電圧（グランド電位）は出力されない（例えば、比較的高レベルの電位となる）。すなわち、間接的にはＦＥＴ４１Ｂの抵抗が測定されている。この信号を、出力端子ＳＷ、又は必要に応じて出力端子ＳＷにコイルを接続し、その端子電極Ｅ（ＶＯＵＴ）から取り出し、上述の判定を行う。正常時に予め予想される出力の場合には、素子が正常であると判定し、そうでない場合には異常であると判定する。
（３）フィードバック信号／イネーブル信号伝達経路チェックモード
・（モード信号１，モード信号２，ゲート信号）＝（１，０，０）
【００５６】
セレクタ回路４６において上側のイネーブル信号が選択され、セレクタ回路４８において上側のＲＳフリップフロップ回路出力が選択されるため、イネーブル信号とフィードバック信号の組み合わせに応じて、ＣＭＯＳ回路４１からの出力が異なる。イネーブル信号は、ＨＩＧＨレベルの場合に、半導体回路チップ４内に電源を供給することができる。イネーブル信号をＨＩＧＨとし、ＲＳフリップフロップ４７のセット端子Ｓに入力した場合、フィードバック端子ＦＢから端子電極Ｅ（ＶＯＵＴ）からの出力電圧相当の電圧を供給すると、リセット端子Ｒには方形波パルスが入力されるため、ＲＳフリップフロップの出力が切り替わり、発振器４５からセレクタ回路４８までの経路とフィードバック端子ＦＢからセレクタ回路４８までの経路が正常である場合、ＣＭＯＳ回路４１の出力レベルが切り替わる。正常時に予め予想される切り替わりが計測された場合には、上記経路内の素子が正常であると判定し、そうでない場合には異常であると判定する。なお、イネーブル信号及びフィードバック信号は、試験信号発生器１２Ｂが発生している（図５）。
【００５７】
以上のように、テスト制御信号がテスト信号と共に半導体回路チップ４に入力されることで、機能回路ＦＣに検査信号（モード信号１，モード信号２、テストゲート信号）が与えられ、機能回路ＦＣが検査される。上述の例では、機能回路としてＤＣ−ＤＣコンバータの主要部を例示したが、これは電源端子を有するものであれば、他の適当なデジタル回路を用いることもできる。
【００５８】
以上、説明したように、上述の半導体回路チップ（集積回路）４は、素子４１〜素子４８からなる機能回路ＦＣと、この機能回路ＦＣの検査を行うテスト回路４９とを備える集積回路において、テスト回路４９は、機能回路ＦＣの電源端子Ｖｃｃを介して入力される（テスト）制御信号を検出する信号検出回路（信号抽出回路４９Ｃ，復号回路４９Ｄ）と、信号検出回路で検出された制御信号に基づいて機能回路ＦＣに検査信号（モード信号１，モード信号２、テストゲート信号）を入力する制御回路（フラッシュメモリ４９Ｅ）とを備えることを特徴とする。なお、上記では説明の簡略化のため、フラッシュメモリ４９Ｅとして図示したが、これはメモリの他に上述の動作を実行する簡易なプロセッサを含んでおり、制御回路として機能している。
【００５９】
機能回路ＦＣに特定の検査信号が入力されると、その出力端子ＳＷ，Ｅ（ＶＯＵＴ）から検査信号に応じたモニタ信号が出力される。機能回路ＦＣが正常であれば、判定器１２Ｄ入力されるモニタ信号の値は、機能回路が正常である場合に期待される信号となり、異常であれば、正常時の信号とは異なることとなる。したがって、テスト回路４９から検査信号を機能回路ＦＣに入力することにより、機能回路ＦＣの検査が可能となる。検査信号は、機能回路ＦＣの電源端子Ｖｃｃを介してテスト回路４９に入力されるため、検査用の付加的な端子が不要となり、装置を小型化することが可能となる。
【００６０】
また、電源端子Ｖｃｃと信号検出回路（信号抽出回路４９Ｃ，復号回路４９Ｄ）との間の線路内に介在するヒューズ４９Ａがあり、テスト回路４９による検査が終了した後には、ヒューズ４９Ａを切断することで検査用の信号検出回路の動作を禁止し、機能回路ＦＣが常に本来の動作を行い、不本意な検査動作を行わないようにしている。
【００６１】
なお、上述の機能回路ＦＣは、電源端子Ｖｃｃ、出力端子ＳＷ、出力端子ＳＷの出力信号が入力されるフィードバック端子ＦＢ、グランド端子ＧＮＤ及び制御端子ＥＮを有し、出力端子ＳＷの後段に接続されるコイル２及びキャパシタ５と共にＤＣ−ＤＣコンバータを構成している。電源端子Ｖｃｃとグランド端子ＧＮＤとの間にはＣＭＯＳ回路４１が接続され、機能回路ＦＣにおけるパルス発生回路（４２，４３，４７）は、発振器４５からの入力に基づいてパルスを発生し、ＣＭＯＳ回路４１の入力端子とフィードバック端子ＦＢとの間に介在しており、フィードバック端子ＦＢからの帰還入力に応じてパルスの幅が一定となるように変更している。また、セレクタ回路４６は、発振器４５の出力と制御端子ＥＮの出力を選択的にパルス発生回路に入力している。
【００６２】
上述のように、発振器４５からの信号と、制御信号ＥＮからの信号をセレクタ回路４６によって切り換えることにより、パルス発生回路の動作モードが変更する。発振器４５からの信号がパルス発生回路に入力された場合には、ＣＭＯＳ回路４１の入力端子にはパルス信号が入力されるため、基本的には、ＣＭＯＳ回路４１の出力端子からは、電源端子の電位とグランド端子の電位の間を変動するパルス信号が出力される。このパルス信号は、後段のコイル２及びキャパシタ５からなるローパスフィルタによって平滑化されるため、電源端子Ｖｃｃに入力された直流電圧（ＤＣ）は、ローパスフィルタから直流電圧（ＤＣ）として取り出される。このように、パルス信号の積分によって生成された直流電圧の大きさは、パルス信号のデューティ比に依存し、パルス幅が広いほど大きく、狭いほど小さくなる。出力された直流電圧は、帰還入力としてフィードバック端子ＦＢを介してパルス発生回路に入力され、パルスの幅が一定となるように制御される。したがって、出力される直流電圧は一定値に維持されることとなる。
【００６３】
また、上述の実施形態に係る電子回路基板は、機能回路ＦＣと、この機能回路ＦＣの検査を行うテスト回路４９とを備える集積回路が形成された半導体回路チップ４を配線基板１内に埋め込んでなる。テスト回路４９の作用は上述の通りであるが、この電子回路基板においては、図３に示すように、集積回路が形成された半導体回路チップ４を配線基板１内に埋め込んでおり、電子回路基板全体が小型化されている。
【００６４】
また、上述の実施形態に係るＤＣ−ＤＣコンバータ１０は、機能回路ＦＣと、機能回路ＦＣの検査を行うテスト回路４９とを備える集積回路が形成された半導体回路チップ４を配線基板１内に埋め込んでなる電子回路基板と、電子回路基板の配線基板１上に搭載されたコイル２とを備えている。機能回路ＦＣは、電源端子Ｖｃｃ、出力端子ＳＷ、出力端子ＳＷの出力信号が入力されるフィードバック端子ＦＢ、グランド端子ＧＮＤ及び制御端子ＥＮを有し、出力端子ＳＷの後段にはコイル２及びキャパシタ５が接続されている。
【００６５】
検査回路の作用は上述の通りであるが、上述の電子回路基板の上にコイル２を搭載しているため、実装面積が更に小さくなり、ＤＣ−ＤＣコンバータ全体が非常に小型化する。
【００６６】
また、上述の実施形態に係る集積回路の検査方法は、（テスト）制御信号を電源端子Ｖｃｃに入力する工程と、制御回路（フラッシュメモリ４９Ｅ）から検査信号を機能回路ＦＣに入力したときに機能回路ＦＣの出力端子ＳＷから出力される信号を判定器１２Ｄによってモニタする工程とを備えている。本例では、電源端子Ｖｃｃを介して制御信号を入力する構成であるため、集積回路が小型となり、同一スペース内に多くの集積回路を配置することができる。したがって、モニタ信号の伝達時間も短縮され、検査のスループットが改善する。
【００６７】
また、テスト回路４９は、電源端子Ｖｃｃと信号検出回路との間の線路内に介在するヒューズ４９Ａを備えており、上述の検査方法は、モニタ工程の終了の後、ヒューズ４９Ａを切断する切断工程を備えている。ヒューズ４９Ａを切断することにより、信号検出回路と電源端子Ｖｃｃとが電気的に切断されるため、信号検出回路の機能回路ＦＣの通常動作への影響を無くすことができる。
【００６８】
また、テスト回路４９は、電源端子Ｖｃｃからの特定の信号の入力に応じて、応答信号を電源端子Ｖｃｃに返す応答回路（フラッシュメモリ４９Ｅ，変調回路４９Ｇ，信号抽出回路４９Ｃ）を有しており、上述の検査方法は、ヒューズ切断工程の後、電源端子Ｖｃｃに特定の信号（切断確認信号）を入力し、応答回路からの応答信号が電源端子Ｖｃｃから得られない場合には、判定器１２Ｄは、ヒューズ４９Ａが切断されたものと判定する判定工程を備えている。この場合、格別の入力端子を半導体回路チップ４に設けることなくヒューズ４９Ａの切断を確認することができる。
【００６９】
なお、上述の実施の形態においては、図５に示したように、複数の半導体回路チップ４が同一基板上に二次元状に形成されてなるチップ集合基板１１を検査するようにしたが、本発明はこれに限らず、図１に示したように、半導体回路チップ４が内蔵された配線基板１が複数二次元状に配列接続された集合基板、すなわち個片部品として各配線基板１に切断される前の集合基板において検査するようにしても良い。その場合、配線基板１内部の内部配線ＩＷの接続良否等を含めて検査することができる。半導体回路チップ４を配線基板１に内蔵した場合、当該半導体回路チップ４の端子と配線基板１表面の端子との間の内部配線ＩＷに不完全な導通状態が起こるおそれがある。単純に、配線基板１に電源を供給してその出力電位を検査しただけでは、そのような不完全な導通状態を検出できない場合がある。しかしながら、上述のように、テスト回路４９を用いてテスト動作を実行して電位測定や抵抗測定を行うことにより、内部配線ＩＷの不完全な導通状態を検出することが可能となる。
【図面の簡単な説明】
【００７０】
【図１】ＤＣ−ＤＣコンバータ１０の斜視図である。
【図２】図２に示したＤＣ−ＤＣコンバータ１０の底面図である。
【図３】図１に示したＤＣ−ＤＣコンバータ１０のＩＩＩ−ＩＩＩ矢印断面図である。
【図４】ＤＣ−ＤＣコンバータ１０の回路図である。
【図５】複数の半導体回路チップ４が同一基板上に二次元状に形成されてなるチップ集合基板１１及び検査装置（テスター）１２の回路図である。
【図６】半導体回路チップ（集積回路）４単体の回路図である。
【図７】回路検査時のフローチャートである。
【符号の説明】
【００７１】
４１−・・・素子、Ｖｃｃ・・・電源端子、ＩＷ・・・内部配線、Ｚ・・・負荷、２・・・コイル、２Ｃ・・・積層コイル、２Ｂ・・・電極、２Ａ・・・電極、３・・・導電性接着剤、４・・・半導体回路チップ、５・・・キャパシタ、１０・・・ＤＣ−ＤＣコンバータ、１１・・・チップ集合基板、１２Ｂ・・・試験信号発生器、１２Ｃ・・・重畳回路、１２Ａ・・・直流電源、１２Ｄ・・・判定器、４１・・・ＣＭＯＳ回路、４２・・・エラーアンプ、４３・・・コンパレータ、４４・・・鋸波発生回路、４５・・・発振器、４６，４８・・・セレクタ回路、４７・・・フリップフロップ、４９・・・テスト回路、４９Ｂ・・・トランジスタ、４９Ａ・・・ヒューズ、４９Ｅ・・・フラッシュメモリ、４９Ｃ・・・信号抽出回路、４９Ｆ・・・定電圧回路、４９Ｄ・・・復号回路、４９Ｇ・・・変調回路、Ｃ・・・キャパシタ、ＥＮ・・・イネーブル端子、ＦＣ・・・機能回路、ＧＮＤ・・・グランド端子、ＩＬ・・・絶縁層、ＯＵＴ・・・出力端子、Ｒ・・・リセット端子、Ｓ・・・セット端子、ＳＷ・・・出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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