(57)【要約】【課題】サリサイドプロセスにおけるゲート抵抗、ソース／ドレイン抵抗上昇を抑制すること。【解決手段】本発明は、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；前記高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程と；未反応の前記高融点金属膜を除去する工程とを含むことを特徴とする。ここでポイントとなるのは、高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成することである。更に好ましくは、熱処理により高融点金属シリサイド層を形成する工程は、高融点金属の形成から２時間以内に実行する。【選択図】図５
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【特許請求の範囲】
【請求項１】
ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、
前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；
前記高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程と；
未反応の前記高融点金属膜を除去する工程とを含むことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項２】
熱処理を行って前記高融点金属シリサイド層を形成する工程は、前記高融点金属の形成から２時間以内に実行することを特徴とする請求項１記載のＭＯＳ型電界効果トランジスタの製造方法。
【請求項３】
前記高融点金属膜がＴｉＮ／Ｃｏ膜であることを特徴とする請求項１又は２に記載のＭＯＳ型電界効果トランジスタの製造方法。
【請求項４】
ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタの製造方法において、
前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属であるＴｉＮ／Ｃｏ膜を形成する工程と；
前記高融点金属膜の形成後、ＴｉＮシート抵抗上昇率が１．３に達する前に、熱処理を行って高融点金属シリサイド層を形成する工程と；
未反応の前記高融点金属を除去する工程とを含むことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化することにより、低抵抗化を図るＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法の一つとして知られる従来のサリサイドプロセスは、例えば、以下のような方法で実施される。まず、Ｐ型シリコン基板にＮウエルを形成し、その後、Ｐ型シリコン基板表面にフィールド絶縁膜としてフィールド酸化膜を選択酸化法により形成する。このフィールド酸化膜に囲まれた活性領域に順次シリコン酸化膜などのゲート酸化膜と多結晶シリコンを成長し、更に、多結晶シリコンにリンをドープして多結晶シリコンの電気的抵抗の低減を図る。
【０００３】
次いで、フォトリソグラフィー法とドライエッチ法により、多結晶シリコンをパターンニングしてゲート電極を形成した後、低濃度のＮ型不純物拡散層と低濃度のＰ型不純物拡散層を形成する。次に、ゲート電極の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール・スペーサをＣＶＤ技術とエッチング技術を用いて形成する。
【０００４】
その後、フォトリソグラフィー法とイオン注入法により、Ｎ型不純物拡散層とＰ型不純物拡散層を形成する。このようにして、ＬＤＤ構造としてＮ型ソース・ドレイン領域とＰ型ソース・ドレイン領域が形成される。次いで、ゲート電極である多結晶シリコンの表面とシリコン基板の表面の自然酸化膜を除去し、ＴｉＮ／Ｃｏ膜をシリコン基板上に形成し、真空装置内でＣｏＳｉ２膜が形成される温度までシリコン基板を加熱する。
【０００５】
次に、硫酸、過酸化水素混合液により、フィールド酸化膜およびサイドウォール・スペーサ上に存在する未反応のＴｉＮ／Ｃｏ膜を選択的にウエットエッチングによって除去する。
【０００６】
特開平９−６９４９７号公報には、上述した従来のサリサイドプロセスが開示されている。
【特許文献１】特開平９−６９４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような従来の方法では、ＴｉＮ／Ｃｏ膜を形成後、熱処理（ＲＴＡ）までに長時間が経過した場合、ＴｉＮ／Ｃｏ膜の表面に自然酸化膜が形成され、シリサイド反応が阻害される。シリサイド反応が不十分となると、ゲート抵抗、ソース／ドレイン抵抗が上昇してしまう。図１は、ＴｉＮ／Ｃｏ膜の形成からＲＴＡ処理までの時間（放置時間）とシート抵抗（ゲート抵抗、ソース／ドレイン抵抗）との関係を示す。
【０００８】
図２は、ＴｉＮ／Ｃｏ膜２４の形成からＲＴＡ処理までの時間と製品不良率との関係を表す。図から明らかなように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間又は３時間以内では不良率が低いが、それ以降に急激に上昇している。
【０００９】
ＴｉＮ／Ｃｏ膜を形成後、熱処理（ＲＴＡ）までの時間が長くなるのは、処理設備を含めた処理能力に起因する場合がある。すなわち、処理するロットが多大となった場合に、次工程の処理時間がボトルネックとなり、その結果、熱処理までの待ち時間が長くなってしまうためである。
【００１０】
本発明は、上記のような状況に鑑みてなされたものであり、サリサイドプロセスにおけるゲート抵抗、ソース／ドレイン抵抗上昇を抑制可能なＭＯＳ型電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の発明者は、高融点金属膜の形成後に熱処理を行って高融点金属シリサイド層を形成するタイミングを最適化すべく、実験、研究を繰り返した結果、本発明の完成に至った。
【００１２】
本発明の第１の態様は、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法において、前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属膜を形成する工程と；前記高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成する工程と；未反応の前記高融点金属膜を除去する工程とを含むことを特徴とする。ここでポイントとなるのは、高融点金属の形成から３時間以内に、熱処理を行って高融点金属シリサイド層を形成することである。好ましくは、熱処理により高融点金属シリサイド層を形成する工程は、高融点金属の形成から２時間以内に実行する。
【００１３】
本発明の第２の態様は、ゲート、ソースおよびドレイン表面を自己整合的にシリサイド化するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法において、前記ゲート、ソースおよびドレイン領域が形成された半導体基板上に高融点金属であるＴｉＮ／Ｃｏ膜を形成する工程と；前記高融点金属膜の形成後、ＴｉＮシート抵抗上昇率が１．３に達する前に、熱処理を行って高融点金属シリサイド層を形成する工程と；未反応の前記高融点金属を除去する工程とを含むことを特徴とする。ここでポイントとなるのは、高融点金属膜の形成後、ＴｉＮシート抵抗上昇率が１．３に達する前に、熱処理を行って高融点金属シリサイド層を形成することである。
【発明の効果】
【００１４】
上述したような本発明によれば、高融点金属膜の形成後に高融点金属シリサイド層を形成するまでの時間を最適化することにより、自然酸化膜の形成を抑制することができる。その結果、特別な設備投資をする（製造コストの増大を招く）ことなく、サリサイドプロセスにおけるゲート抵抗、ソース／ドレイン抵抗上昇を抑制可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について説明する。なお、以下の説明は一例であり、本発明は請求項に記載の技術的思想の範囲で適宜変更可能なものである。
【００１６】
図３（Ａ）〜図４（Ｄ）は、本発明の実施例に係る半導体装置の製造プロセスを示す断面図である。まず、図３（Ａ）に示すように、Ｐ型シリコン基板１０のＰチャネル絶縁ゲートトランジスタが形成される領域に、Ｎウエル（図示せず）をイオン注入法により形成する。次に、Ｐ型シリコン基板１０の表面に、例えば、厚さ３６０ｎｍのフィールド酸化膜（図示せず）を選択酸化法により形成する。そして、フィールド酸化膜に囲まれた活性領域に厚さ１０ｎｍのゲート酸化膜１６を形成し、この後、ゲート電極材料として厚さ１５０ｎｍの多結晶シリコン（１８）を成長する。
【００１７】
次に、フォトリソグラフィー法とイオン注入法により、多結晶シリコンをパターンニングしてゲート電極１８を成形する。次に、フォトリソグラフィー法とイオン注入法により、低濃度のＰ型不純物拡散層（図示せず）を形成する。さらに、全面に厚さ７０ｎｍのシリコン酸化膜を成長し、エッチバック法により、ゲート電極１８の側面にサイドウォール・スペーサ２０を形成する。
【００１８】
次に、フォトリソグラフィー法と、イオン注入法と、窒素雰囲気中における９００℃、２０分の熱処理とにより、ＬＤＤ構造としてソース・ドレイン領域１４を形成する。その後、ゲート電極１８の表面とシリコン基板１０の表面の自然酸化膜（図示せず）を希フッ酸により除去する。なお、図において、符号１２はＬＯＣＯＳ領域（素子分離領域）を示す。
【００１９】
次に、図３（Ｂ）に示すように、厚さ１０ｎｍのＴｉＮ／Ｃｏ膜２４を例えば４５０℃に加熱した半導体基板上にスパッタ法により堆積する。その後、真空中で５分間の基板加熱を行う。このとき、コバルト膜とシリコンが接触している部分ではＣｏ２・Ｓｉ膜が１５ｎｍ程度の厚みで形成される。
【００２０】
次に、図４（Ｃ）に示すように、窒素雰囲気中で５００℃、３０秒の急速熱処理（ＲＴＡ）することにより、Ｃｏ２・Ｓｉ膜が相転移し、２０ｎｍの膜厚のＣｏＳｉ膜（シリサイド膜）１４ａ，１８ａが形成される。ここで、ＲＴＡ処理は、ＴｉＮ／Ｃｏ膜２４の形成後、３時間以内、好ましくは２時間以内に行う。
【００２１】
次に、図４（Ｄ）に示すように、硫酸水と過酸化水素水の混合液により、絶縁膜上の未反応のＴｉＮ／Ｃｏ膜のみを選択的にウエットエッチングにて除去する。
【００２２】
先に「背景技術」の項目で説明したが、図１に、ＲＴＡ待ち時間の根拠となるデータが示されている。図から明らかなように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間及び３時間の時点でシート抵抗変化の境界が存在する。また、図２から分かるように、ＴｉＮ／Ｃｏ膜２４を形成してから２時間又は３時間以内では不良率が低いが、それ以降に急激に上昇している。
【００２３】
図５は、ＴｉＮ／Ｃｏ膜２４の形成からＲＴＡ処理までの時間（放置時間）とＴｉＮ抵抗上昇率（ΔＲ／Ｒ０）との関係を表す。ここで、ＴｉＮ抵抗上昇率とは、ＴｉＮ膜を形成した直後のシート抵抗（Ｒ０）に対する当該シート抵抗の上昇分（ΔＲ）の比率である。また、Ｍ条件及びＨ条件とは、ＴｉＮスパッタ時のＮ２分圧を変更した条件であり、Ｍ条件とはＮ２分圧が高い処理条件を意味し、Ｈ条件とはＮ２分圧が低い処理条件を意味する。図２に示すグラフと合わせて見た場合、ＴｉＮ／Ｃｏ膜２４を形成してから製品不良率が増加する２時間の時点が、ＴｉＮシート抵抗上昇率（ΔＲ／Ｒ０）が１．３の時点に対応することが分かる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の根拠となるデータを示すグラフであり、ＴｉＮ／Ｃｏ膜の形成からＲＴＡ処理までの時間（放置時間）とシート抵抗との関係を表す。
【図２】図２は、本発明の根拠となるデータを示すグラフであり、ＴｉＮ／Ｃｏ膜の形成からＲＴＡ処理までの時間と製品不良率との関係を表す。
【図３】図３（Ａ），（Ｂ）は、本発明の実施例に係る半導体装置の製造プロセスを示す断面図である。
【図４】図４（Ｃ），（Ｄ）は、本発明の実施例に係る半導体装置の製造プロセスを示す断面図である。
【図５】図５は、本発明の根拠となるデータを示すグラフであり、ＴｉＮ／Ｃｏ膜の形成からＲＴＡ処理までの時間（放置時間）とＴｉＮ抵抗変動率との関係を表す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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