(57)【要約】【課題】半導体集積回路内の電源電圧の低下を正確に検出する。【解決手段】半導体集積回路は、チップ１内の５つの測定電圧ポイントに、それぞれ５つの電位差検出回路であるオペアンプ１０、１１、１２、１３、１４を配置している。オペアンプ１０、１１、１２、１３、１４は、ノイズの影響を受ける前に各測定電圧ポイントで電位差を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つ以上の機能ブロック内にそれぞれ配置され、各機能ブロック内の電源電圧の低下を検出する１つ以上の電圧低下検出手段を備えた半導体集積回路。
【請求項２】
前記電圧低下検出手段は、配置された機能ブロック内が活性状態にあるときに活性状態になり、配置された機能ブロック内が非活性状態にあるときに非活性状態になる
請求項１に記載の半導体集積回路。
【請求項３】
前記機能ブロックは、複数の接続されたレジスタを有し、命令実行がある毎に所定ビット分同時に動作するレジスタバンク回路である
請求項１に記載の半導体集積回路。
【請求項４】
前記機能ブロックは、複数の加算器を備え、
前記各加算器は、前段の加算器から供給される桁上がりビットデータと共に加算対象ビットデータを加算して、加算値と桁上がりビットデータとを出力する
請求項１に記載の半導体集積回路。
【請求項５】
前記機能ブロックは、ビットデータを所定ビット数だけ右シフト又は左シフトするシフタ回路である
請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の高密度化によって、集積回路上の電源配線が細くなり、抵抗の増大によって、電源供給が困難になる。また、高速動作によって消費電力が増大し、多くのトランジスタを動作させることから、集積回路内部に電流を供給するまでの間に電圧降下が生じやすくなる。
【０００３】
そこで、特許文献１には、半導体集積装置の電源線上の所定位置に配置し、この所定位置における電源電圧を検出する電圧検出セルと、電圧検出セルによって検出された電源電圧の電源降下を検出する電圧降下検出回路と、電圧検出セルと電圧降下検出回路とを接続し、電圧検出セルが検出した電源電圧を検出回路に出力する接続配線と、を備えた半導体集積装置が記載されている。これにより、半導体集積装置は、電圧検出セルによって検出された電源電圧の低下を検出することができる。さらに、この電圧降下検出回路は、電圧検出セルが検出した電源電圧の電圧降下に対応して所定入力信号を遅延出力する遅延素子を備えている。
【０００４】
また、特許文献２には、基準クロックと、フリップフロップ用のクロックとを位相比較する位相比較器と、この位相比較器の出力をローパスフィルタリングするロ一パスフィルタと、このローパスフィルタ出力の出力により前記基準クロックを遅延させる可変遅延回路とを備える位相同期発振器において、前記可変遅延回路が、電圧制御電流源とインバータを直列接続したスルーレイトリミツタで構成され、遅延量を連続的に可変することを特徴とする位相同期発振器が開示されている。
【特許文献１】特開２００１−３３２６９９号公報
【特許文献２】特開平１１−８５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
大規模半導体装置においては回路に影響を与える電位降下量は微小であり、この微小な電源電圧の変動を検出用セルからボンディングパッド近くにある検出回路（コンパレータ）まで伝達している。したがって、特許文献１の場合、周りの回路ノイズや配線の寄生抵抗、寄生容量等の影響によって、その変動量を正確に伝達できない問題点がある。したがって、このような場合に、特許文献２の位相同期発振器を用いても、正常に動作できないという問題がある。
【０００６】
本発明は、上述した課題を解決するために提案されたものであり、半導体集積回路内の電源電圧の低下を正確に検出することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体集積回路は、１つ以上の機能ブロック内にそれぞれ配置され、各機能ブロック内の電源電圧の低下を検出する１つ以上の電圧低下検出手段を備えている。
【０００８】
電圧低下検出手段は、機能ブロック内に設けられているので、機能ブロックの外に設けられている場合に比べて、ノイズ等の影響をうけることなく機能ブロック内の電圧低下を正確に検出できる。
【発明の効果】
【０００９】
本発明に係る半導体集積回路は、ノイズの影響を受けることなく半導体集積回路内の電源電圧の低下を正確に検出する
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、チップ１内の５つの測定電圧ポイントに、それぞれ５つの電位差検出回路であるオペアンプ１０、１１、１２、１３、１４を配置している。なお、５つの測定電圧ポイントの電圧（測定ポイント電圧）をそれぞれＶＣ［０］、ＶＣ［１］、ＶＣ［２］、ＶＣ［３］、ＶＣ［４］とする。
【００１２】
オペアンプ１０、１１、１２、１３、１４の各出力端子は、それぞれ外部出力端子ＡＯＵＴ［０］、ＡＯＵＴ［１］、ＡＯＵＴ［２］、ＡＯＵＴ［３］、ＡＯＵＴ［４］に接続されている。このような構成により、オペアンプ１０、１１、１２、１３、１４は、ノイズの影響を受ける前に各測定電圧ポイントで電位差を検出することができる。
【００１３】
図２は、オペアンプ１０を示す図である。なお、オペアンプ１１、１２、１３、１４も図２に示すオペアンプ１０と同様に構成されているが、ここではオペアンプ１０について説明する。
【００１４】
オペアンプ１０の端子ＶＳＵＰには、感度を調節するために電流源に接続されている。オペアンプ１０の反転入力端子には、参照電位ＶＲＥＦ（≡ＶＤＤ−α）が印加される。オペアンプ１０の非反転入力端子には、測定ポイント電位ＶＣ［０］が印加される。オペアンプ１０の出力端子は、外部出力端子ＡＯＵＴ［０］に接続されている。
【００１５】
図３は、オペアンプ１０の回路構成を示す図である。ＰＭＯＳ１２４及びＰＭＯＳ１２８のソースには電圧ＶＤＤが印加され、ＰＭＯＳ１２４及びＰＭＯＳ１２８のゲートは互いに接続されている。
【００１６】
ＮＭＯＳ１２５のドレインは、ＰＭＯＳ１２４のドレインに接続されている。ＮＭＯＳ１２５のソースは、ＮＭＯＳ１２６のドレイン及びＮＭＯＳ１２７のソースに接続されている。ＮＭＯＳ１２７のドレインは、ＰＭＯＳ１２８のゲート及びドレインに接続されている。ＮＭＯＳ１２６のソースは接地されている。
【００１７】
ＮＭＯＳ１２５のゲートには参照電圧ＶＲＥＦが印加され、ＮＭＯＳ１２７のゲートには測定ポイント電圧ＶＣが印加されている。また、ＮＭＯＳ１２６のゲートは電流源に接続されているため、そのゲートにはＶＳＵＰが印加されている。そして、ＮＭＯＳ１２５のドレイン電圧が外部出力端子ＡＯＵＴへ出力される。
【００１８】
以上のように構成されたオペアンプ１０は、次のように動作する。
【００１９】
オペアンプ１０は、測定ポイント電圧ＶＣ［０］が参照電圧ＶＲＥＦより高い場合（電圧降下が発生していない場合）、外部出力端子ＡＯＵＴ［０］にハイレベル信号（Ｈレベル信号）を出力する。なお、Ｈレベル信号は、チップ内電位が高い場合（通常状態）を表している。また、オペアンプ１０は、測定ポイント電圧ＶＣ［０］がＶＲＥＦより下がった場合、外部出力端子ＡＯＵＴ［０］にローレベル信号（Ｌレベル信号）を出力する。
【００２０】
なお、オペアンプ１１、１２、１３、１４も、オペアンプ１０と同様に、測定ポイント電圧ＶＣと参照電圧ＶＲＥＦとを比較して、Ｈレベル信号又はＬレベル信号を出力する。
【００２１】
そして、半導体集積回路は、外部出力端子ＡＯＵＴ［４：０］がすべてＨレベル信号であるときは、チップ内電位が通常状態であるので、高速で動作するように設計されている。また、半導体集積回路は、外部出力端子ＡＯＵＴ［４：０］のいずれかがＬレベル信号であるときは、チップ内の電位が低い状態であるので、低速で動作するように設計され、電圧降下による動作不具合を防止する。
【００２２】
以上、説明したように、第１の実施形態に係る半導体集積回路によれば、チップ内電圧の変動をノイズの影響を受けずにオペアンプ１０、１１、１２、１３、１４に信号として伝送することができるので、電圧降下を正確に検知でき、その信号を処理することによりチップの誤動作を防ぐことができる。
【００２３】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一のものには同一の符号を付し、詳細な説明は省略する。
【００２４】
図４は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、チップ１内の３つの機能ブロックＡ、Ｂ、Ｃ内に、それぞれ３つの電位差検出回路であるオペアンプ２０、２１、２２を配置している。
【００２５】
各機能ブロックＡ、Ｂ、Ｃには、機能ブロックを活性化させるための活性化信号ＢＬＫ＿ＥＮが入力される。そして、各機能ブロックＡ、Ｂ、Ｃは、活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿Ｂ、ＢＬＫ＿ＥＮ＿ＣがＨレベル信号のときに、制御クロックを当該ブロック内に取り込んで活性化させる。各機能ブロックＡ、Ｂ、Ｃは、活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿Ｂ、ＢＬＫ＿ＥＮ＿ＣがＬレベル信号のときに、制御クロックを当該ブロック内に取り込まずに止めて、非活性化させる。なお、各機能ブロックＡ、Ｂ、Ｃの電圧をそれぞれＶＣ＿Ａ、ＶＣ＿Ｂ、ＶＣ＿Ｃとする。なお、本実施形態では、各機能ブロックの電圧の測定ポイントは１つとするが、２つ以上であってもよい。
【００２６】
オペアンプ２０、２１、２２の各出力端子は、それぞれ外部出力端子ＡＯＵＴ＿Ａ、ＡＯＵＴ＿Ｂ、ＡＯＵＴ＿Ｃに接続されている。このような構成により、オペアンプ２０、２１、２２は、ノイズの影響を受ける前に各機能ブロックＡ、Ｂ、Ｃ内で電位差を検出することができる。
【００２７】
図５は、オペアンプ２０を示す図である。なお、オペアンプ２１、２２も図５に示すオペアンプ２０と同様に構成されているが、ここではオペアンプ２０について説明する。
【００２８】
オペアンプ２０は電流制御機能を有している。オペアンプ２０の端子ＶＳＵＰには、感度を調節するために電流源に接続されている。オペアンプ２０の反転入力端子には、参照電位ＶＲＥＦ（≡ＶＤＤ−α）が印加される。オペアンプ２０の非反転入力端子には、測定ポイント電位ＶＣ［０］が印加される。オペアンプ２０の出力端子は、外部出力端子ＡＯＵＴ［０］に接続されている。また、オペアンプ２０の端子ＢＬＫ＿ＥＮには、活性化信号ＢＬＫ＿ＥＮが入力される。
【００２９】
図６は、オペアンプ２０の回路構成を示す図である。ＰＭＯＳ２２４及びＰＭＯＳ２２８のソースには電圧ＶＤＤが印加され、ＰＭＯＳ２２４及びＰＭＯＳ２２８のゲートは互いに接続されている。
【００３０】
ＮＭＯＳ２２５のドレインは、ＰＭＯＳ２２４のドレインに接続されている。ＮＭＯＳ２２５のソースは、ＮＭＯＳ２２６のドレイン及びＮＭＯＳ２２７のソースに接続されている。ＮＭＯＳ２２７のドレインは、ＰＭＯＳ２２８のゲート及びドレインに接続されている。ＮＭＯＳ２２６のソースは、ＮＭＯＳ２２９のドレインに接続されている。ＮＭＯＳ２２９のソースは接地されている。
【００３１】
ＰＭＯＳ２３０のソースには電圧ＶＤＤが印加されている。ＰＭＯＳ２３０のドレインは外部出力端子ＡＯＵＴに接続され、そのゲートはＮＭＯＳ２２９のゲートに接続されている。
【００３２】
ＮＭＯＳ２２５のゲートには参照電圧ＶＲＥＦが印加され、ＮＭＯＳ２２７のゲートには機能ブロックの電圧ＶＣが印加されている。また、ＮＭＯＳ２２６のゲートは電流源に接続されているため、そのゲートにはＶＳＵＰが印加されている。ＮＭＯＳ２２９のゲートには、活性化信号ＢＬＫ＿ＥＮが印加される。そして、ＮＭＯＳ２２５のドレイン電圧が外部出力端子ＡＯＵＴへ出力される。
【００３３】
このように構成されたオペアンプ１０は、次のように動作する。例えば、活性化信号ＢＬＫ＿ＥＮがＨレベル信号のときは、ＮＭＯＳ２９９がオンになり、ＰＭＯＳ２３０がオフになる。よって、外部出力端子ＡＯＵＴからは、参照電圧ＶＲＥＦとＶＣの電圧差が出力される。また、活性化信号ＢＬＫ＿ＥＮがＬレベル信号のときは、ＮＭＯＳ２９９がオフ、ＰＭＯＳ２３０がオンになる。このとき外部出力端子ＡＯＵＴは、ハイレベル（＝電圧ＶＤＤ）に固定される。
【００３４】
ここで、機能ブロックは、例えば、シフタ回路、レジスタバンク、加算器を適用することができる。
【００３５】
図７は、シフタ回路の構成を示す図である。シフタ回路は、入力ビットデータ（Ｘ０〜Ｘ７）を、１、２、４のいずれかのビット数だけ、右にシフト又は左にシフトして出力する回路である。シフタ回路は、図７に示すように、非常の多くの基本ユニット、論理演算回路を備えている。このため、わずかな電圧降下が生じたとしても、これらの基本ユニット、論理演算回路に影響が生じてしまい、正常に動作しないことがある。
【００３６】
図８は、レジスタバンク回路の構成を示す図である。レジスタバンク回路は、複数のレジスタＲ０〜Ｒｎを備えている。各レジスタは、レジスタ信号ＮＡＩＮｎが入力されると、クロックに同期して同時に動作する。レジスタバンクは、多くのレジスタを備えている。このため、わずかな電圧降下が生じたとしても、各々のレジスタに影響が生じてしまい、全体として正常に動作しないことがある。
【００３７】
図９は、加算器ブロックの構成を示す図である。加算器ブロックは、複数の加算器６００、６０１、・・・、６０ｎ、・・・を備えている。加算器６０ｎは、前段の加算器６０ｎ−１から供給される桁上がりビットデータＣｎと共に、加算対象ビットデータＡｎ、Ｂｎを加算して、加算値ＳＵＭｎと次の加算器６０ｎ＋１に供給するための桁上がりビットデータＣｎ＋１とを出力する。加算器ブロックは、複数の加算器を備えている。そして、１つの加算器は多くの論理回路で構成されている。このため、わずかな電圧降下が生じたとしても、各加算器を構成する各々の論理回路に影響が生じてしまい、全体として正常に動作しないことがある。
【００３８】
そこで、本実施形態に係る半導体集積回路は、機能ブロックの活性状態によって次のように動作する。
【００３９】
たとえば機能ブロックＡ、Ｃを活性化させ、Ｂを非活性化させるとき、機能ブロックＡ、Ｃに入力される活性化信号ＢＬＫ＿ＥＮ＿Ａ、ＢＬＫ＿ＥＮ＿ＣがＨレベル信号になる。このとき、機能ブロックＡ、Ｃ内にある電流制御付きオペアンプ２０、２２が活性化して、動作時の電圧降下の測定を開始する。
【００４０】
また、機能ブロックＢに入力される活性化信号ＢＬＫ＿ＥＮ＿ＢがＬレベル信号になる。このとき、機能ブロックＢ内にある電流制御付きオペアンプ２１は非活性化して、オペアンプ２１の出力電圧がハイレベルに固定される。すなわち、動作しないブロックでは、電圧降下が生じないので、オペアンプ２１の出力電圧がハイレベルに固定される。
【００４１】
そして、半導体集積回路は、オペアンプ２０、２１、２２の出力電圧に基づいて、活性化されている機能ブロックのみを対象として、電源電圧の補正やタイミング補正を選択的に行うことができる。
【００４２】
以上、説明したように第２の実施形態に係る半導体集積回路によれば、機能ブロック内電圧降下を読み取り、活性化されている機能ブロックのみを対象にして、選択的に電源電圧補正、タイミング補正を実施することが可能になる。また、上記半導体集積回路は、選択的に動作するので、検知の必要の無い非活性の機能ブロックについてはオペアンプや補正回路での消費電力を削減することができる。
【００４３】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】オペアンプを示す図である。
【図３】オペアンプの回路構成を示す図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。
【図５】オペアンプを示す図である。
【図６】オペアンプの回路構成を示す図である。
【図７】シフタ回路の構成を示す図である。
【図８】レジスタバンクの構成を示す図である。
【図９】加算器ブロックの構成を示す図である。
【符号の説明】
【００４５】
１  チップ
１０〜１４、２０〜２２  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008072045.tif 000009
【図８】
2008072045.tif 000010
【図９】
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