(57)【要約】【課題】十分なデータ保持特性を有する半導体記憶装置を提供する。【解決手段】基板１４に形成され、順に連接した第１乃至第３領域１５、１６、１７を有する半導体層１８と、第２領域１６にゲート絶縁膜１９を介して形成されたゲート電極２０と、ゲート電極２０をゲート長方向に挟むように第１および第３領域１５、１７内にそれぞれ形成され、キャリア濃度が第２領域１６より高く、且つ半導体層１８と同じ導電型のソースおよびドレインとを備えたセルトランジスタ１１と、一端が第１領域１５のソースに接続され、他端が共通配線２２に接続されたキャパシタ２１と、を具備する。ゲート電極２０に電源電圧を印加したときに、ゲート絶縁膜１９下の第２領域１６に形成されるＭＯＳキャパシタの空乏層の幅Ｗを、Ｗ＝√（２εφ／ｑＮａ）としたとき、ゲート長Ｌｇと直交する方向の第２領域１６の厚さＴｓｉが、空乏層の幅Ｗより小さい。【選択図】図１
2008311309.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成され、第１領域と、前記第１領域に連接した第２領域と、前記第２領域に連接した第３領域とを有する半導体層と、前記半導体層の前記第２領域にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をゲート長方向に挟むように前記半導体層の前記第１および第３領域内にそれぞれ形成され、キャリア濃度が前記半導体層の前記第２領域より高く、且つ前記半導体層と同じ導電型のソースおよびドレインとを備えたセルトランジスタと、
一端が前記ソースに接続され、他端が共通配線に接続されたキャパシタと、
を具備し、
前記ゲート電極に電源電圧を印加したときに、前記ゲート絶縁膜下の前記第２領域に形成されるＭＯＳキャパシタの空乏層の幅Ｗ（μｍ）を、
Ｗ＝√（２εφ／ｑＮａ）（但し、ε：半導体の誘電率（Ｆ／ｍ）、φ：半導体のフェルミ電位、ｑ：電子の電荷（Ｃ）、Ｎａ：第２領域の不純物濃度（ａｔｏｍｓ／ｃｍ３））としたとき、
前記ゲート長と直交する方向の前記第２領域の厚さＴｓｉ（μｍ）が、前記空乏層の幅Ｗより小さいことを特徴とする半導体記憶装置。
【請求項２】
前記基板が、支持基板と、前記支持基板の主面に形成された絶縁膜とを有し、
前記第１乃至第３領域が、前記基板に対して平行な方向に平板状に連接して配置され、
前記ゲート電極が前記ゲート絶縁膜を介して前記第２領域上に形成され、
前記絶縁膜と前記ゲート絶縁膜との間の前記第２領域の厚さＴｓｉが、０ｎｍより大きく２０ｎｍ以下であり、
前記キャパシタが、前記絶縁膜を貫通して前記支持基板内に形成されたトレンチの内側に形成された絶縁膜と、前記トレンチを埋め込む導電材とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記基板が、支持基板と、前記支持基板の主面に形成された絶縁膜とを有し、
前記第１乃至第３領域が、前記基板に対して平行な方向に突起状に連接して配置され、
前記ゲート電極が前記ゲート絶縁膜を介して前記第２領域の第１側面および前記第１側面と対向する第２側面に形成され、
前記第１側面と前記第２側面との間の前記第２領域の厚さＴｓｉが、０ｎｍより大きく４０ｎｍ以下であり、
前記キャパシタが、前記絶縁膜を貫通して前記支持基板内に形成されたトレンチの内側に形成された絶縁膜と、前記トレンチを埋め込む導電材とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記基板が、半導体基板であり、
前記第１乃至第３領域が、前記基板を掘り下げて平行な方向に突起状に連接して配置され、
前記第１乃至第３領域を取り囲むように絶縁分離層が形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記基板が、半導体基板であり、
前記第１乃至第３領域が、前記基板を掘り下げて垂直な方向に積層され、
前記ゲート電極が前記ゲート絶縁膜を介して前記第２領域の第１側面および前記第１側面と対向する第２側面に形成され、
前記第１側面と前記第２側面との間の前記第２領域の厚さＴｓｉが、０ｎｍより大きく４０ｎｍ以下であり、
前記キャパシタが、前記基板内に形成されたトレンチの内側に形成された絶縁膜と、前記トレンチを埋め込む導電材とを有することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にランダムアクセスメモリーとし用いられる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置のチップサイズと電力消費を低減し、高速化するためにメモリセルサイズの縮小が要求されている。  
従来、微細化(ゲート長のスケーリング)を進めるにあたり、オフ時のリーク電流を一定値以下に維持しなければならないＤＲＡＭ（Dynamic Random Access Memory）のセルトランジスタには、さらに以下のような設計制約が課せられていた。
【０００３】
ウェル層の濃度を高くするとデータ保持特性（Retention特性）が劣化するので、ウェル層の濃度を現状レベルに維持しなければならない。  
電源電圧Ｖｐｐを下げるとセルトランジスタのオン電流が確保出来なくなるので、ゲート絶縁膜の厚さを現状レベルに維持しなければならない。  
オフ時のリーク電流を一定値以下に抑えるため、セルトランジスタの閾値電圧を現状レベルに維持しなければならない（ショートチャネル効果の抑制）。
【０００４】
上記の制約から、プレースナ型のセルトランジスタではゲートエッジのジャンクションの不純物濃度を低く抑えることにより、ショートチャネル効果を抑制している。
【０００５】
しかし、ＤＲＡＭのメモリセル動作の高速化の要求の強い現状ではセルトランジスタのオン電流が確保しづらく、高速動作を阻害する原因となっている。
【０００６】
更に、上記構造はデータの保持状態において、ゲートエッジでオフセットが生じるためにジャンクションリーク電流が増大し、データ保持特性が劣化するという問題がある。
【０００７】
これに対して、セルトランジスタのオフリーク電流を低減する半導体記憶装置が知られている。（例えば、特許文献１参照。）。
【０００８】
特許文献１に開示された半導体記憶装置は、上下を酸化膜層により挟まれた埋め込みポリシリコン層の上にｐ型シリコン単結晶層を有するＳＯＩ基板を用い、メモリセルアレイ部と周辺回路部を、トレンチ内の埋め込み酸化膜層により絶縁分離する。メモリセルアレイ部における素子間分離を、フィールドシールド電極によるフィールドシールド素子分離構造により行い、ＳＯＩ構造固有の基板浮遊効果を回避する。埋め込みポリシリコン層を、その上のｐ型シリコン単結晶層と同じ基板バイアス電位として、セルトランジスタをダブルゲート構造としている。
【０００９】
これにより、ＤＲＡＭにおいて、トリプルウェル構造を用いること無く、メモリセルアレイ部の基板電位を独立に制御可能にし、セルトランジスタのオフリーク電流を低減している。
【００１０】
然しながら、特許文献１に開示された半導体記憶装置は、ウェル層とジャンクションの導電型は異なるので、ショートチャネル効果を抑制することにより、ゲートエッジでオフセットが生じ易くなり、リーク電流に関しては、プレーナ型のトランジスタと同じ問題を有している。
【００１１】
即ち、従来技術ではショートチャネル効果を抑制しながらオン電流を維持あるいは増加させることが困難であり、且つゲートエッジでリーク電流が増加しやすい構造であるため、データ保持特性が劣化するという問題がある。
【特許文献１】特開平１１−２８４１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、十分なデータ保持特性を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、基板に形成され、第１領域と、前記第１領域に連接した第２領域と、前記第２領域に連接した第３領域とを有する半導体層と、前記半導体層の前記第２領域にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をゲート長方向に挟むように前記半導体層の前記第１および第３領域内にそれぞれ形成され、キャリア濃度が前記半導体層の前記第２領域より高く、且つ前記半導体層と同じ導電型のソースおよびドレインとを備えたセルトランジスタと、一端が前記ソースに接続され、他端が共通配線に接続されたキャパシタと、を具備し、前記ゲート電極に電源電圧を印加したときに、前記ゲート絶縁膜下の前記第２領域に形成されるＭＯＳキャパシタの空乏層の幅Ｗ（μｍ）を、Ｗ＝√（２εφ／ｑＮａ）（但し、ε：半導体の誘電率（Ｆ／ｍ）、φ：半導体のフェルミ電位、ｑ：電子の電荷（Ｃ）、Ｎａ：第２領域の不純物濃度（ａｔｏｍｓ／ｃｍ３））としたとき、前記ゲート長と直交する方向の前記第２領域の厚さＴｓｉ（μｍ）が、前記空乏層の幅Ｗより小さいことを特徴としている。
【発明の効果】
【００１４】
本発明によれば、微細化しても閾値電圧が維持され、オン電流が大きく、オフ時のゲートリーク電流の少ないセルトランジスタを有する半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
本発明の実施例１に係る半導体記憶装置について図１を用いて説明する。図１は本実施例の半導体記憶装置１０を示す斜視図である。
【００１７】
図１に示すように、本実施例の半導体記憶装置１０は、支持基板１２と、支持基板１２上に形成された絶縁膜１３とを有する基板１４に形成されている。  
セルトランジスタ１１は、基板１４に対して平行な方向に平板状に第１領域１５と、第１領域１５に連接した第２領域１６と、第２領域１６に連接した第３領域１７とを有する半導体層１８と、第２領域１６上にゲート絶縁膜１９を介して形成されたゲート電極２０とを具備している。
【００１８】
第１および第３領域１５、１７は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。第２領域１６は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。
【００１９】
また、ゲート長Ｌｇと直交する方向の第２領域１６の厚さＴｓｉは、ゲート電極２０に負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜１９の下の第２領域１６に形成されるＭＯＳキャパシタの空乏層の幅 Ｗ＝√（２εφ／ｑＮａ） より小さくなるように設定されている。
【００２０】
ここで、εは半導体の誘電率（Ｆ／ｍ）、φは半導体のフェルミ順位、ｑは電子の電荷（Ｃ）、Ｎａは第２領域の不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【００２１】
図２は、空乏層の幅Ｗと第２領域の不純物濃度Ｎａとの関係を示す図である。  
図２に示すように、第２領域の不純物濃度Ｎａが１Ｅ１８ａｔｏｍｓ／ｃｍ３のときに、空乏層の幅Ｗは約０．２μｍである。第２領域１６の厚さＴｓｉを０．２μｍより小さく設定することにより、電源電圧Ｖｃｃを印加したときにセルトランジスタ１１をオフすることが原理的に可能である。
【００２２】
ただし、チャネルを十分にカットオフさせるために、ゲート絶縁膜１９の下の空乏層の幅Ｗをｅ（自然対数の低）で除した値（Ｗ／ｅ）を空乏層の幅Ｗ２と定義し、第２領域１６の厚さＴｓｉが空乏層の幅Ｗ２より小さく設定することが望ましい。
【００２３】
従って、第２領域１６の不純物濃度Ｎａが１Ｅ１８ａｔｏｍｓ／ｃｍ３のときに、第２領域１６の厚さＴｓｉが７３ｎｍより小さく設定することにより、電源電圧Ｖｃｃを印加したときにセルトランジスタ１１をオフすることが可能である。
【００２４】
ここでは、第２領域１６の不純物濃度Ｎａおよび厚さＴｓｉの製造ばらつきを考慮して、第２領域１６の厚さＴｓｉを２０ｎｍ以下に設定することがより好ましい。
【００２５】
従って、第１乃至第３領域１５、１６、１７を有する半導体層１８はゲート電極２０に負電圧を印加することにより、第１領域１５をソース領域とし、第２領域１６をチャネル領域とし、第３領域１７をドレイン領域として、冶金学的なｐｎ接合を有しないｎ＋ｎ−ｎ＋構造のトランジスタとして機能させることが可能である。
【００２６】
セルトランジスタ１１のソース領域１５には、メモリセルのキャパシタ２１の一端が接続され、キャパシタ２１の他端は共通配線２２に接続されている。
【００２７】
セルトランジスタ１１のゲート電極２０はワード線２３に接続され、ドレイン領域１７はビット線２４に接続されている。
【００２８】
セルトランジスタ１１は、ゲート電圧Ｖｇが０Ｖのときには完全にオン状態となるので、動作時以外は、ビット線２３に電源電圧Ｖｃｃを印加し、セルトランジスタ１１をオフしておくことが必要である。
【００２９】
図３は、半導体記憶装置１０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。  
図３に示すように、半導体記憶装置１０は、支持基板１２、例えばｐ型シリコン基板と絶縁膜１３、例えばシリコン酸化膜とを有する基板１４上に形成されている。  
基板１４の絶縁膜１３上に形成されたｎ型シリコン層３０に、セルトランジスタ１１が形成される。
【００３０】
支持基板１２、絶縁膜１３、半導体層３０は、例えばシリコン基板に酸素イオンを深く注入し、高温で熱処理することによりシリコン基板の表面から一定の深さに酸化膜を形成させるとともに、表面層に生じた欠陥を消滅させることにより製造されたＳＩＭＯＸ（Separation by Implanted Oxygen）ウェーハである。絶縁膜１３はＢＯＸ（Buried Oxide）、シリコン層３０はＳＯＩ層とも言う。
【００３１】
セルトランジスタ１１はシリコン層３０に内に形成され、ＳＴＩ（Shallow trench Isolation）３１により、素子分離されている。  
セルトランジスタ１１のゲート電極２０上にシリコン窒化膜３２が形成されている。ゲート電極２０およびシリコン窒化膜３２の側壁は、ゲート側壁膜３３で被覆されている。
【００３２】
セルトランジスタ１１のソース領域１５およびドレイン領域１７上にストラップ３４、例えばポリシリコン層が形成されている。  
ドレイン領域１７は、ビットラインコンタクト３５、例えば銅（Ｃｕ）を介して層間絶縁膜３６、例えばＵＳＧ（Un-doped Silicate Glass）膜上に形成されているビット線２４に接続されている。
【００３３】
キャパシタ２１は絶縁膜１３を貫通して支持基板１２内に形成されたトレンチキャパシタである。  
キャパシタ２１は、支持基板１２内に形成さトレンチ３７の外側に形成されたｎ型不純物拡散層３８ａと、内壁に形成されたキャパシタ絶縁膜３８ｂ、例えばシリコン酸窒化（ＮＯ）膜と、トレンチ３７の内部に埋め込まれた導電材３８ｃ、例えばｎ型不純物をドープしたアモルファスシリコン膜とを有している。
【００３４】
次に、図４乃至図７を用いて、半導体記憶装置１０の製造方法について説明する。図４は半導体装置１０を示す平面図、図５乃至図７は半導体装置１０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断し矢印方向に眺めた断面図である。
【００３５】
図５（ａ）に示すように、と、厚さ１００ｎｍ程度の絶縁膜１３上に、例えば厚さ４５ｎｍ程度のシリコン層３０が形成された基板１４を用意する。  
次に、シリコン層３０上に厚さ４ｎｍ程度の熱酸化膜（図示せず）を形成し、膜厚１５０ｎｍのシリコン窒化膜４０を形成する。  
次に、トレンチ３７を形成するためのマスク材となる膜厚１００ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜４１を形成する。
【００３６】
次に、ＴＥＯＳ膜４１上に、トレンチ３７に対応する開口４２を有するレジスト（図示せず）を形成し、このレジストをマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜４１、シリコン窒化膜４０を順次エッチングする。  
次に、残存するレジストを剥離し、ＴＥＯＳ膜４１をマスクとして、例えばＲＩＥ法により開口４２の底部に露出するシリコン層３０および絶縁膜１３をエッチングする。
【００３７】
次に、図５（ｂ）に示すように、基板１４全面に厚さ８ｎｍ程度のシリコン窒化膜４３を形成し、次に側壁のシリコン窒化膜４３を残置して、シリコン窒化膜４３をエッチングし、支持基板１２を表面から深さ７μｍ程度エッチングし、トレンチ３７を形成する。
【００３８】
次に、図５（ｃ）に示すように、気相拡散法により、トレンチ３７の内壁にリン（Ｐ）を拡散させて、表面の不純物濃度が１Ｅ２０／ｃｍ３以上のｎ型不純物拡散層３８ａを形成する。  
次に、基板１４上に残存するＴＥＯＳ膜４１（図示せず）を、フッ酸系の薬液を用いてエッチング除去する。
【００３９】
次に、図６（ａ）に示すように、トレンチ３７の内側に膜厚５ｎｍ程度のシリコン窒化膜を形成し、シリコン基板が膜厚１０ｎｍ程度熱酸化される条件で、シリコン窒化膜を熱酸化してキャパシタ絶縁膜３８ｂとなるシリコン酸窒化膜（ＮＯ膜）を形成する。
【００４０】
次に、トレンチ３７内に導電材３８ｃとなる砒素（Ａｓ）を３Ｅ２０／ｃｍ３以上含むアモルファスシリコン膜を絶縁膜１３の上面と同じ高さになるように埋め込む。
【００４１】
次に、アモルファスシリコン膜３８ｃの上面を３０ｎｍ程度熱酸化し、トレンチ３７を覆うキャップ酸化膜４４を形成する。
【００４２】
これにより、トレンチ３７の内壁に形成されたキャパシタ絶縁膜３８ｂと、トレンチ３７を埋め込む導電材３８ｃとを有するキャパシタ２１が形成される。
【００４３】
次に、図６（ｂ）に示すように、ＳＴＩ３１と対応する位置に開口を有するレジスト（図示せず）を形成し、レジストをマスクとしてＳＴＩ３１が形成される領域のシリコン窒化膜４０、シリコン層３０を除去し、絶縁膜１３を露出させる。
【００４４】
次に、露出したシリコン層３０の側面および上面に厚さ２ｎｍ程度の熱酸化膜（図示せず）を形成し、ゲート絶縁膜１９を形成する。
【００４５】
シリコン層３０は酸化、エッチング工程を経ることにより、膜厚が除々に減少する。その結果、この段階で、膜厚はほほ２０ｎｍ程度に設定される。
【００４６】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ法により、シリコン酸化膜４５を埋め込んで、ＳＴＩ３１を形成する。
【００４７】
次に、図６（ｃ）に示すように、厚さ２００ｎｍのポリシリコン膜を形成し、パターニングしてゲート電極２０を形成し、ゲート電極２０上にシリコン窒化膜３２を形成する。
【００４８】
次に、図７（ａ）に示すように、膜厚６ｎｍの後酸化膜（図示せず）を形成し、所望の開口部を有するレジストパターン（図示せず）を形成し、イオン注入法によりシリコン層３０中にエクステンションと呼ばれるｎ＋拡散層を形成し、第１領域１５にソース、第３領域１７にドレイン（図示せず）を形成する。
【００４９】
次に、図７（ｂ）に示すように、基板１４全面に膜厚３０ｎｍのシリコン窒化膜（図示せず）を形成し、ＲＩＥ法により、側壁部のシリコン窒化膜を残して、ゲート電極２０の間のシリコン層３０が露出するまでエッチングし、ゲート側壁膜３３を形成する。
【００５０】
次に、ポリシリコン膜を３００ｎｍ程度堆積し、ＣＭＰ法によりゲート電極２０上のシリコン窒化膜３２が露出するまで平坦化して、ゲート電極２０間のスペースを埋め込み、ストラップ３４を形成する。
【００５１】
次に、図７（ｃ）に示すように、基板１４全面に層間絶縁膜３６を形成し、ビットラインコンタクト３５に対応する位置に開口を形成し、開口にＴｉ／ＴｉＮのバリアメタル層を形成し、ＣＶＤ法によりタングステン（Ｗ）を埋め込んで、ビットラインコンタクト３５（図示せず）を形成する。
【００５２】
次に、基板１４全面に層間絶縁膜（図示せず）を形成し、ＲＩＥ法によりビット線２４となる溝を形成し、溝に銅（Ｃｕ）を埋め込んでビット線２４を形成する。  
以後、周知のＢＥＯＬ(Back End of Line)技術を用いて、上層の配線層を形成してメモリセルを形成する。
【００５３】
以上説明したように、本実施例では、第１乃至第３領域１５、１６、１７を有する半導体層１８に対して、第１領域１５をソースとし、第２領域１６をチャネルとし、第３領域１７をドレインとして、冶金学的なｐｎ接合を有しないｎ＋ｎ−ｎ＋構造のプレーナ型トランジスタ１１を形成している。
【００５４】
そして、電源電圧Ｖｃｃを印加したときに、第２領域１６が完全にデプレッションするように、第２領域１６の膜厚を２０ｎｍ以下に設定している。
【００５５】
その結果、微細化しても閾値電圧が維持され、オン電流が大きく、オフ時のゲートリーク電流の少ないセルトランジスタ１１が得られるので、データ保持特性の劣化を防止することができる。従って、十分なデータ保持特性を有する半導体記憶装置１０が得られる。
【００５６】
ここでは、支持基板１２、絶縁膜１３、半導体層３０が、ＳＩＭＯＸウェーハである場合について説明したが、酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨して薄膜化した張り合わせ基板を用いても構わない。
【００５７】
キャパシタ２１が絶縁膜１３を貫通して支持基板１２内に形成されたトレンチ型のキャパシタである場合について説明したが、セルトランジスタ１１の上方に形成されるスタック型のキャパシタ、例えば強誘電体キャパシタであっても構わない。
【００５８】
また、支持基板１２がｐ型シリコン基板１１である場合について説明したが、シリコンゲルマニウム（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、その他の化合物半導体基板などを用いることもできる。
【００５９】
更に、ゲート絶縁膜２０がシリコン酸化膜である場合について説明したが、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）またはハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）を用いることも可能である。
【００６０】
例えば、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ４）を形成した後、アンモンア（ＮＨ３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
【実施例２】
【００６１】
本発明の実施例２に係る半導体記憶装置について図８を用いて説明する。図８は本実施例の半導体記憶装置を示す斜視図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００６２】
本実施例が実施例１と異なる点は、セルトランジスタをプレーナ型から横型のダブルゲートトランジスタとしたことにある。  
即ち、図８に示すように、本実施例の半導体記憶装置５０は支持基板１２と、支持基板１２上に形成された絶縁膜１３とを有する基板１４に形成されている。
【００６３】
セルトランジスタ５１は、基板１４に対して平行な方向に突起状に第１領域５２と、第１領域５２に連接した第２領域５３と、第２領域５３に連接した第３領域５４とを有する半導体層５５と、第２領域５３の両側面上にゲート絶縁膜５６ａ、５６ｂを介して形成されたダブルゲート電極５７ａ、５７ｂとを具備している。  
ダブルゲート電極５７ａ、５７ｂは、絶縁膜５８を介して第２領域５３の上面を跨ぐように、一体に形成されている。
【００６４】
第１および第３領域５２、５４は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。第２領域５３は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。
【００６５】
また、ゲート長Ｌｇと直交する方向の第２領域５３の厚さＴｓｉは、ダブルゲート電極５７ａ、５７ｂに負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜５６ａ、５６ｂ下の第２領域５３にそれぞれ形成されるＭＯＳキャパシタの空乏層の幅Ｗの２倍より小さくなるように、２×２０ｎｍ＝４０ｎｍに設定されている。
【００６６】
図９は、半導体記憶装置５０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。この断面図では、ゲート絶縁膜５６ａ、５６ｂおよびダブルゲート電極５７ａ、５７ｂは図示されない。
【００６７】
図９に示すように、半導体記憶装置５０のセルトランジスタ５１は、シリコン層３０に内に形成され、ＳＴＩ（Shallow trench Isolation）３１により、素子分離されている。
【００６８】
セルトランジスタ５１の第２領域５３上に絶縁膜５８が形成され、絶縁膜５８上にはゲート電極用ポリシリコン５７が形成され、ゲート電極用ポリシリコン５７上にはシリコン窒化膜３２が形成されている。
【００６９】
絶縁膜５８、ゲート電極用ポリシリコン膜５７、シリコン窒化膜３２の側壁は、ゲート側壁膜３３で被覆されている。
【００７０】
次に、図１０乃至図１２を用いて、半導体記憶装置５０の製造方法について説明する。図１０乃至図１３は半導体装置５０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断し矢印方向に眺めた断面図である。
【００７１】
初めに、図１０（ａ）示すように、図５（ａ）〜図５（ｃ）および図６（ａ）と同様にして、トレンチ３７の内壁に形成されたキャパシタ絶縁膜３８ｂと、トレンチ３７を埋め込む導電材３８ｃとを有するキャパシタ２１を形成する。ここでの違いは、シリコン層３０の膜厚が１００ｎｍと厚いことにある。
【００７２】
次に、図１０（ｂ）に示すように、ＳＴＩ３１を形成する領域に開口を有するレジスト（図時せず）を形成し、形成したレジストをマスクとしてシリコン窒化膜４０をエッチングし、シリコン層３０をエッチングする。
【００７３】
次に、絶縁膜１３上に残置されたシリコン層３０を２ｎｍ熱酸化して、第２領域５３の両側面上にゲート絶縁膜５６ａ、５６ｂ（図示せず）を形成する。
【００７４】
次に、図１０（ｃ）に示すように、ＣＶＤ法およびＣＭＰ法を用いて、ＳＴＩ３１を形成する領域にアモルファスシリコン膜６０を埋め込んで、平坦化する。この、アモルファスシリコン膜６０がダブルゲート電極５７ａ、５７ｂとなる。
【００７５】
次に、図１１（ａ）に示すように、残置したシリコン層３０の側面に熱酸化膜（図示せず）を形成し、再度アモルファスシリコン膜６１を１００ｎｍ形成し、ついでシリコン窒化膜３２を２００ｎｍ形成する。
【００７６】
次に、図１１（ｂ）に示すように、所望の開口部を有するレジストパターン（図示せず）を形成し、レジストをマスクとしてシリコン窒化膜３２をエッチングし、残置されたシリコン窒化膜３２をマスクとしてアモルファスシリコン膜６１をエッチングして、シリコン層３０の第１領域５２および第３領域５４（図示せず）を露出させる。
【００７７】
次に、膜厚６ｎｍの後酸化膜（図示せず）を形成し、所望の開口部を有するレジストパターン（図示せず）を形成し、イオン注入法によりシリコン層３０中にエクステンションと呼ばれるｎ＋拡散層を形成し、第１領域５２にソース、第３領域５４にドレイン（図示せず）を形成する。
【００７８】
次に、図１２（ａ）に示すように、基板１４全面に厚さ３０ｎｍのシリコン窒化膜（図示せず）を形成し、ＲＩＥ法により、側壁部のシリコン窒化膜を残して、ダブルゲート電極５７ａ、５７ｂの間のシリコン層３０が露出するまでエッチングし、ゲート側壁膜３３を形成する。
【００７９】
次に、図１２（ｂ）に示すように、ＣＶＤ法およびＣＭＰ法により、ポリシリコン膜をシリコン窒化膜３２が露出するようにゲートコンタクトの間のスペースに埋め込んで、ストラップ３４を形成する。  
次に、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。
【００８０】
以上説明したように、本実施例では、基板１４に対して平行な方向に突起状の第１乃至第３領域５２、５３、５４を有する半導体層５５に対して、第１領域５２をソースとし、第２領域５３をチャネルとし、第３領域５４をソースとして、冶金学的なｐｎ接合を有しないｎ＋ｎ−ｎ＋構造のダブルゲートトランジスタ５１を形成している。
【００８１】
そして、ダブルゲート電極５７ａ、５７ｂに電源電圧Ｖｃｃを印加したときに、第２領域５３が完全にデプレッションするように、ゲート長Ｌｇに垂直な方向の第２領域５３の幅Ｔｓｉを４０ｎｍ以下に設定している。
【００８２】
その結果、半導体層５５の膜厚が、ＭＯＳキャパシタの空乏層の幅 Ｗに律速されずに自由に設定できる利点がある。
【実施例３】
【００８３】
本発明の実施例３に係る半導体記憶装置について図１３を用いて説明する。図１３は本実施例の半導体記憶装置を示す斜視図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、導電性のシリコン基板上にセルトランジスタとして横型のダブルゲートトランジスタを形成したことにある。
【００８４】
即ち、図１３に示すように、本実施例の半導体記憶装置７０は、半導体基板７１、例えば上部にｐ型拡散層が形成されたｎ型シリコン基板に形成されている。  
第１乃至第３領域５２、５３、５４を有する半導体層５５は、半導体基板７１を掘り下げて、ｐ型拡散層内に形成されている。  
第１乃至第３領域５２、５３、５４の下部の周りには、素子分離のための絶縁分離層７２が形成されている。
【００８５】
図１４は半導体記憶装置７０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。この断面図では、ゲート絶縁膜５６ａ、５６ｂおよびダブルゲート電極５７ａ、５７ｂは図示されない。
【００８６】
図１４に示すように、半導体基板７１の上面から内部に向かってｐ型拡散層７１ａが形成され、ｐ型拡散層７１ａの上面から内部に向かってｎ型拡散層７３が形成されている。
【００８７】
セルトランジスタ５１の第１乃至第３領域５２、５３、５４は、ｎ型拡散層７３をｐ型拡散層７１ａに至るまで掘り下げることにより、半導体基板７１に対して平行な方向に突起状に連接して配置されている。セルトランジスタ５１は、ＳＴＩ３１によって素子分離されている。
【００８８】
セルトランジスタ５１の第１領域５２の上部にソース領域が形成され、第３領域５４の上部にドレイン領域が形成されている。  
第２領域５３上には、絶縁膜５８として、シリコン窒化膜５８が形成され、シリコン窒化膜５８上にゲート用ポリシリコン膜５７が形成され、ゲート用ポリシリコン膜５７上に保護用のシリコン窒化膜３２が形成されている。  
シリコン窒化膜５８、ゲート用ポリシリコン膜５７、シリコン窒化膜３２の側壁には、ゲート側壁膜３３が形成されている。
【００８９】
キャパシタ７４は、ｎ型拡散層７３を貫通してｐ型拡散層７１ａ内に形成されたトレンチ３７の内壁に形成されたカラー酸化膜７５と、トレンチ３７の内側に形成されたキャパシタ絶縁膜７６ａと、トレンチ３７の内部に埋め込まれた導電材７６ｂとを有するトレンチキャパシタである。
【００９０】
次に、図１５乃至図１９を用いて、半導体記憶装置７０の製造方法について説明する。図１５乃至図１９は半導体装置８０を示す断面図で、図４に示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ってそれぞれ切断した断面図である。
【００９１】
初めに、図１５（ａ）に示すように、半導体基板７１として、膜厚３００ｎｍのｐ型エピタキシャル層（ｐ型拡散層）７１ａを有し、キャリア濃度が１Ｅ２０／ｃｍ３以上と高濃度のｐ型シリコン基板を用いる。
【００９２】
次に、半導体基板７１上に、膜厚４ｎｍの熱酸化膜（図示せず）と、膜厚７０ｎｍのシリコン窒化膜４０を形成し、ＳＴＩ３１を形成する領域に開口を有するレジスト（図示せず）をマスクとして、シリコン窒化膜４０をエッチングし、半導体基板７１を深さ３５０ｎｍ程度エッチングし、トレンチ７７を形成する。  
このとき、セル領域においてＳＴＩ３１になる領域外のシリコン基板７１の幅を５０ｎｍ程度とする。  
次に、トレンチ７７の内側に厚さ２ｎｍの熱酸化膜（図示せず）を形成する。
【００９３】
次に、図１５（ｂ）に示すように、ＣＶＤ法およびＣＭＰ法により、トレンチ７７にシリコン酸化膜７８を埋め込む。
【００９４】
次に、図１５（ｃ）に示すように、ウェットエッチングにより、シリコン酸化膜７８をシリコン窒化膜４０の上面より１７０ｎｍ程度リセスエッチングして、ＳＴＩ３１を形成する。
【００９５】
次に、図１６（ａ）に示すように、ＳＴＩ３１より上側のトレンチ７７の側面に厚さ６ｎｍ程度の熱酸化膜７９を形成し、ＣＶＤ法およびＣＭＰ法により、トレンチ７７にポリシリコン膜８０を埋め込む。ポリシリコン膜８０が、ダブルゲート電極５７ａ、５７ｂとなる。
【００９６】
次に、図１６（ｂ）に示すように、半導体基板７１全面に厚さ８０ｎｍ程度のシリコン窒化膜８１を形成し、トレンチ３７のマクス材となる厚さ１０００ｎｍのＴＥＯＳ膜８２を形成する。
【００９７】
次に、図１６（ｃ）に示すように、トレンチ３７に対応する位置に開口を有するレジストをマスクとして、ＴＥＯＳ膜８２、シリコン窒化膜８１、４０を順次エッチングする。
【００９８】
次に、残置したＴＥＯＳ膜８２をマスクとして、ポリシリコン膜８０、ＳＴＩ３１、半導体基板７１をエッチングし、半導体基板７１の表面より深さ７μｍ程度のトレンチ３７を形成する。
【００９９】
次に、図１７（ａ）に示すように、トレンチ３７の内側に厚さ５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、シリコンに厚さ１０ｎｍ程度の熱酸化膜が形成される条件でシリコン窒化膜を熱酸化してシリコン酸窒化膜（ＮＯ膜）を形成し、キャパシタ絶縁膜７６ａを形成する。
【０１００】
次に、ＣＶＤ法およびＣＭＰ法により、トレンチ３７内に砒素（Ａｓ）を３Ｅ２０／ｃｍ３以上含むアモルファスシリコン膜８３を埋め込む。  
埋め込んだアモルファスシリコン膜８３をシリコン窒化膜８１の上面から５００ｎｍ以上の深さまで、ＲＩＥ法によりリセスエッチングする。
【０１０１】
次に、図１７（ｂ）に示すように、トレンチ３７内に厚さ２０ｎｍ程度のシリコン酸化膜（図示せず）を形成し、ＲＩＥ法によりトレンチ３７の底面のシリコン酸化膜をエッチングし、トレンチ３７の側壁のシリコン酸化膜を残置して、カラー酸化膜７５を形成する。
【０１０２】
次に、再度、トレンチ３７内にＡｓドープアモルファスシリコン膜を埋め込み、半導体基板７１の表面より深さ３０ｎｍまでリセスエッチングして、導電材７６ｂを形成する。
【０１０３】
次に、図１７（ｃ）に示すように、トレンチ３７内のＡｓドープアモルファスシリコン膜の上面を３０ｎｍ程度熱酸化し、キャップ酸化膜４４を形成する。
【０１０４】
これにより、ｎ型拡散層７３を貫通してｐ型拡散層７１ａ内に形成されたトレンチ３７の内壁に形成されたカラー酸化膜７５と、トレンチ３７の内側に形成されたキャパシタ絶縁膜７６ａと、トレンチ３７の内部に埋め込まれた導電材７６ｂとを有するトレンチキャパシタ７４が形成される。
【０１０５】
次に、図１８（ａ）に示すように、残置されたシリコン窒化膜８１、４０を、熱リン酸によりエッチングする。
【０１０６】
次に、イオン注入法を用いて、リン（Ｐ）または砒素（Ａｓ）を不純物濃度が１Ｅ１７〜１Ｅ１８／ｃｍ３になるように、半導体基板７１にイオン注入してｎ型拡散層７３を形成する。  
ここで、ｐ型拡散層７１ａとｎ型拡散層７３とによる接合の深さは、工程の最後で半導体基板７１の表面より１００ｎｍ程度になるように設定する。
【０１０７】
次に、半導体基板７１上に、厚さ１５０ｎｍ程度のポリシリコン膜８３と、厚さ２００ｎｍ程度のシリコン窒化膜８４を形成する。
【０１０８】
次に、図１８（ｂ）に示すように、ダブルゲート電極５７ａ、５７ｂを残置するように、シリコン窒化膜８４と、ポリシリコン膜８３と、ＳＴＩ３１上のポリシリコン８０をＲＩＥ法によりエッチングする。
【０１０９】
次に、膜厚６ｎｍの後酸化膜を形成し、所望の開口を有するレジストをマスクとして、イオン注入法により、ｎ型拡散層７３中にエクステンションと呼ばれる拡散層を形成する。これにより、第１領域５２にソースが、第３領域５４にドレイン（図示せず）が形成される。
【０１１０】
次に、図１８（ｃ）に示すように、半導体基板７１の全面に厚さ３０ｎｍ程度のシリコン窒化膜を形成し、ポリシリコン８３の側壁のシリコン窒化膜を残置してｎ型拡散層７３の表面を露出させる。これにより、ゲート側壁膜３３が形成される。
【０１１１】
次に、図１９（ａ）に示すように、ＣＶＤ法によりポリシリコン膜をゲートコンタクトの間のスペースが埋め込まれるように３００ｎｍ程度形成し、ＣＭＰ法によりシリコン窒化膜８４が露出するまで平坦化する。  
次に、ＳＴＩ３１上のポリシリコン膜をＲＩＥ法によりエッチングする。これにより、ストラップ３４が形成される。
【０１１２】
次に、図１９（ｂ）に示すように、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。
【０１１３】
以上説明したように、本実施例では、半導体基板７１にｐ型拡散層７１ａおよびｎ型拡散層７３を形成し、ｎ型拡散層７３をｐ型拡散層７１ａまで掘り下げることにより、半導体基板７１に対して平行な方向に突起状に連接した第１乃至第３領域５２、５３、５４を有する半導体層５５に、横型のダブルゲートトランジスタを形成し、セルトランジスタ５１としている。
【０１１４】
その結果、高価なＳＯＩ基板を用いる必要がないので、基板コストが低減できる利点がある。
【実施例４】
【０１１５】
本発明の実施例４に係る半導体記憶装置について図２０を用いて説明する。図２０は本実施例の半導体記憶装置を示す斜視図である。本実施例において上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、セルトランジスタをプレーナ型から縦型のダブルゲートトランジスタとしたことにある。
【０１１６】
即ち、図２０に示すように、本実施例の半導体記憶装置９０は、半導体基板９２に形成されている。  
セルトランジスタ９１は、半導体基板９２に対して垂直な方向に第１領域９４と、第１領域９４に積層された第２領域９５と、第２領域９５に積層された第３領域９６とを有する半導体層９７と、第２領域９５の第１の側面と第１の側面と対向する第２の側面上にゲート絶縁膜９８ａ、９８ｂを介して形成されたゲート電極９９ａ、９９ｂとを具備している。
【０１１７】
第１および第３領域９４、９６は不純物濃度が高い、例えば〜５Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。第２領域９５は不純物濃度が低い、例えば〜１Ｅ１８ａｔｏｍｓ／ｃｍ３のｎ型シリコン層である。
【０１１８】
また、ゲート長Ｌｇと直交する方向の第２領域９５の厚さＴｓｉは、ゲート電極９９ａ、９９ｂに負の電源電圧Ｖｃｃを印加したときに、ゲート絶縁膜９８ａ、９８ｂ下の第２領域９５に形成されるＭＯＳキャパシタの空乏層の幅 Ｗの２倍より小さくなるように、２×２０ｎｍ＝４０ｎｍに設定されている。
【０１１９】
図２１は、半導体記憶装置９０をゲート長Ｌｇ方向に沿って切断し、矢印方向に眺めた断面図である。
【０１２０】
図２１に示すように、半導体基板９２の上部にｐ＋型拡散層９２ａが形成され、ｐ＋型拡散層９２ａ上に柱状のｎ＋型拡散層９２ｂ、例えば高濃度砒素（Ａｓ）拡散層が形成され、ｎ＋型拡散層９２ｂ上に柱状のｎ−型拡散層９２ｃが形成されている。
【０１２１】
セルトランジスタ９１の第１領域９４はｎ＋型拡散層９２ｂの上端部に形成され、第２および第３領９５、９６は、ｎ−型拡散層９２ｃに形成され、基板９２に対して垂直な方向に連接して配置されている。
【０１２２】
セルトランジスタ９１の第１領域９４にソース領域が形成され、第３領域９６にドレイン領域が形成されている。第１領域９４の周りには、素子分離のための絶縁分離層９３が形成されている。
【０１２３】
キャパシタ２１は、柱状のｎ＋型拡散層９２ｂをストレージノード電極とし、キャパシタ絶縁膜３８を介して、ｎ＋型拡散層９２ｂの外周を取り囲む導電材１０１をプレー電極とする所謂外堀タイプのトレンチキャパシタである。
【０１２４】
次に、図２２乃至図２５を用いて、半導体記憶装置９０の製造方法について説明する。図２２は半導体記憶装置９０を示す平面図、図２３乃至図２５は半導体記憶装置９０の製造工程を順に示す断面図で、図２２のＡ−Ａ線、Ｂ−Ｂ線に沿って切断し矢印方向から眺めた断面図である。
【０１２５】
初めに、図２３（ａ）に示すように、半導体基板９２として、ｐ型シリコン基板を用いる。半導体基板９２の表面に厚さ４ｎｍのシリコン熱酸化膜（図示せず）、厚さ２００ｎｍのシリコン窒化膜１０２を形成する。
【０１２６】
次に、半導体基板９２全面に厚さ１０００ｎｍのＴＥＯＳ膜１０３を形成し、ストレージノードとなる柱状のｎ＋型拡散層９２ｂが形成される領域を覆うレジスをマスクとして、ＴＥＯＳ膜１０３、シリコン窒化膜１０２を順次エッチングし、半導体基板９２の表面を露出させる。
【０１２７】
次に、ＴＥＯＳ膜１０３をマスクとして、半導体基板９２をエッチングし、表面から深さ０．５μｍの溝１０４を形成したところで、エッチングを一時中断する。
【０１２８】
次に、図２３（ｂ）に示すように、溝１０４の側壁を含む半導体基板９２全面に、厚さ８ｎｍのシリコン窒化膜１０５を形成し、ＲＩＥ法により溝１０４の側壁のシリコン窒化膜１０５を残置して、シリコン窒化膜１０５をエッチングする。残置されたシリコン窒化膜１０５は、後の気相拡散工程のバリア膜となる。
【０１２９】
次に、再び半導体基板９２のエッチングを開始し、表面から深さ７μｍの溝１０４を形成する。溝１０４には、後の工程で、プレート電極となる導電材１０１が埋め込まれる。
【０１３０】
次に、図２４（ａ）に示すように、ＴＥＯＳ膜１０３を除去した後、溝１０４の底面に加速電圧２０ｋｅＶ、ドース量１Ｅ１４／ｃｍ２の条件でホウ素（Ｂ）イオンを注入し、ｐ＋型拡散層９２ａを形成する。
【０１３１】
次に、気相拡散法により、シリコン窒化膜１０５で被覆されていない溝１０４の側壁から半導体基板９２に表面濃度が１Ｅ２０／ｃｍ３以上になるように砒素（Ａｓ）を拡散させ、ストレージノード電極となるｎ＋型拡散層９２ｂを形成する。  
Ａｓはシリコン窒化膜１０５で被覆されている部分へも拡散していくので、ｐ型の半導体基板９２の導電型が反転し、ｎ−型拡散層９２ｃが形成される。
【０１３２】
次に、半導体基板９２上に厚さ８ｎｍのシリコン窒化膜（図示せず）を形成し、熱酸化してシリコン酸窒化膜（ＮＯ膜）１０６を形成する。ＮＯ膜１０６がキャパシタ絶縁膜３８となる。
【０１３３】
次に、ＮＯ膜１０６上に、厚さ５００ｎｍのアモルファスシリコン膜１０７を形成し、ＣＭＰ法により、半導体基板９２上のシリコン窒化膜１０２が露出するまで平坦化する。アモルファスシリコン膜１０７が、導電材１０１となる。
【０１３４】
次に、図２４（ｂ）に示すように、メモリセルとなる領域を覆うレジスト膜マスクとして半導体基板９２の表面より、０．３μｍの深さまでエッチングする。このとき、素子領域の幅は最終で４０ｎｍ以下になるような幅に設定する。
【０１３５】
次に、図２４（ｃ）に示すように、ゲート絶縁膜９８ａ、９８ｂとなる厚さ６ｎｍの熱酸化膜１０８を形成する。
【０１３６】
次に、ゲート電極９９ａ、９９ｂと成るアモルファスシリコン膜１０９を形成し、ＣＭＰ法によりシリコン窒化膜１０２が露出するまで平坦化した後、再度厚さ１５０ｎｍのアモルファスシリコン膜１１０を形成する。
【０１３７】
次に、図２５（ａ）に示すように、ゲート電極ゲート電極９９ａ、９９ｂに対応するレジストパターン（図示せず）をマスクとして、アモルファスシリコン膜１１０、１０９をエッチングして、半導体基板９２の表面を露出させる。
【０１３８】
次に、図２５（ｂ）に示すように、シリコン窒化膜１０２をマスクとして、ゲート電極となるアモルファスシリコン膜１０９を深さ５０ｎｍまでリセスエッチングする。  
リセスエッチングにより、アモルファスシリコン膜１０９より飛び出した部分が、第３領域９６となる。
【０１３９】
次に、シリコン窒化膜１０２を燐酸系のエッチング液を用いてエッチングし、半導体基板９２全面に厚さ３０ｎｍのシリコン窒化膜１１１を形成する。シリコン窒化膜１１１が、ゲート電極９９ａ、９９ｂの保護膜となる。
【０１４０】
次に、図２５（ｃ）に示すように、図７（ｃ）と同様にして、ビットラインコンタクト３５（図示せず）、ビット線２４を形成する。
【０１４１】
以上説明したように、本実施例では、半導体基板９２に対して垂直な方向に第１乃至第３領域９４、９５、９６が積層された半導体層９７に、第１領域９４をソースとし、第２領域９５をチャネルとし、第３領域９６をドレインとして、冶金学的なｐｎ接合を有しないｎ＋ｎ−ｎ＋構造の縦型のダブルゲートトランジスタを形成している。
【０１４２】
そして、電源電圧Ｖｃｃを印加したときに、第２領域９５が完全にデプレッションするように、第２領域９５の幅を４０ｎｍ以下に設定している。
【０１４３】
その結果、半導体層９７の膜厚が、ＭＯＳキャパシタの空乏層の幅 Ｗに律速されずに自由に設定できる利点がある。
【０１４４】
また、セルトランジスタ９１とキャパシタ２１が上下に配置されているので、メモリセルサイズを小さくできる利点がある。
【０１４５】
ここでは、基板として半導体基板９２を用いた場合について説明したが、支持基板１２と、絶縁膜１３を有する基板１４を用い、基板１４上に形成された半導体層３０にセルトランジスタ９１を形成しても構わない。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施例１に係る半導体記憶装置を示す斜視図。
【図２】本発明の実施例１に係る第２領域の不純物濃度と空乏層の幅の関係を示す図。
【図３】本発明の実施例１に係る半導体記憶装置の構造を示す断面図。
【図４】本発明の実施例１に係る半導体記憶装置を示す平面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例２に係る半導体記憶装置を示す斜視図。
【図９】本発明の実施例２に係る半導体記憶装置の構造を示す断面図。
【図１０】本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。
【図１２】本発明の実施例２に係る半導体記憶装置の製造工程を順に示す断面図。
【図１３】本発明の実施例３に係る半導体記憶装置を示す斜視図。
【図１４】本発明の実施例３に係る半導体記憶装置の構造を示す断面図。
【図１５】本発明の実施例３に係る半導体記憶装置を示す断面図。
【図１６】本発明の実施例３に係る半導体記憶装置を示す断面図。
【図１７】本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。
【図１８】本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。
【図１９】本発明の実施例３に係る半導体記憶装置の製造工程を順に示す断面図。
【図２０】本発明の実施例４に係る半導体記憶装置を示す斜視図。
【図２１】本発明の実施例４に係る半導体記憶装置の構造を示す断面図。
【図２２】本発明の実施例４に係る半導体記憶装置を示す平面図。
【図２３】本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。
【図２４】本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。
【図２５】本発明の実施例４に係る半導体記憶装置の製造工程を順に示す断面図。
【符号の説明】
【０１４７】
１０、５０、７０、９０  半導体記憶装置
１１、５１、９１  セルトランジスタ
１２  支持基板
１３、５８  絶縁膜
１４  基板
１５、５２、９４  第１領域（ソース）
１６、５３、９５  第２領域（チャネル）
１７、５４、９６  第３領域（ドレイン）
１８、５５、９７  半導体層
１９、５６ａ、５６ｂ、９８ａ、９８ｂ  ゲート絶縁膜
２０、５７ａ、５７ｂ、９９ａ、９９ｂ  ゲート電極
２１、７４  キャパシタ
２２  共通配線
２３  ワード線
２４  ビット線
３０  シリコン層
３１  ＳＴＩ
３２、４０、４３、８１、８４、１０２、１０５、１１１  シリコン窒化膜
３３  ゲート側壁膜
３４  ストラップ
３５  ビット線コンタクト
３６  層間絶縁膜
３７、７７  トレンチ
３８ａ  不純物拡散層
３８ｂ、７６ａ  キャパシタ絶縁膜
３８ｃ、７６ｂ  導電材
４１、８２、１０３  ＴＥＯＳ膜
４２  開口
４４  キャップ酸化膜
４５、７８  シリコン酸化膜
５７、８０、８３  ポリシリコン膜
６０、６１、１０７、１０９、１１０  アモルファスシリコン膜
７１、９２  半導体基板
７１ａ、９２ａ  ｐ型拡散層
７２、９３  絶縁分離層
７３  ｎ型拡散層
７５  カラー酸化膜
７９、１０８  シリコン熱酸化膜
９２ｂ  ｎ＋型拡散層（ストレージノード電極）
９２ｃ  ｎ−型拡散層
１０１  導電材（プレート電極）
１０４  溝
【図１】
2008311309.tif 000003
【図２】
2008311309.tif 000004
【図３】
2008311309.tif 000005
【図４】
2008311309.tif 000006
【図５】
2008311309.tif 000007
【図６】
2008311309.tif 000008
【図７】
2008311309.tif 000009
【図８】
2008311309.tif 000010
【図９】
2008311309.tif 000011
【図１０】
2008311309.tif 000012
【図１１】
2008311309.tif 000013
【図１２】
2008311309.tif 000014
【図１３】
2008311309.tif 000015
【図１４】
2008311309.tif 000016
【図１５】
2008311309.tif 000017
【図１６】
2008311309.tif 000018
【図１７】
2008311309.tif 000019
【図１８】
2008311309.tif 000020
【図１９】
2008311309.tif 000021
【図２０】
2008311309.tif 000022
【図２１】
2008311309.tif 000023
【図２２】
2008311309.tif 000024
【図２３】
2008311309.tif 000025
【図２４】
2008311309.tif 000026
【図２５】
2008311309.tif 000027