(57)【要約】【課題】パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とする試験容易化回路を実現する。【解決手段】本発明に係る試験容易化回路３６ａは、入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目として上記取り出したデータから１ビットずつ全て割り当ててｎ個のパラレルデータを作成するとともに、当該ｎ個のパラレルデータのｎビット目より下位の全ビットを所定の値に固定してｎ個の試験用パラレルデータとし、当該ｎ個の試験用パラレルデータを上記入力されたパラレルデータとして順次出力する。【選択図】図２
2008197019.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、
入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目以下のビットを上記取り出したデータから割り当てて複数のパラレルデータを作成するとともに、当該複数のパラレルデータの上記取り出したデータから割り当てられたビットより下位の全ビットを所定の値に固定して複数の試験用パラレルデータとし、当該複数の試験用パラレルデータを上記入力されたパラレルデータとして順次出力することを特徴とする試験容易化回路。
【請求項２】
上記試験容易化回路は、入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目として上記取り出したデータから１ビットずつ全て割り当ててｎ個のパラレルデータを作成するとともに、当該ｎ個のパラレルデータのｎビット目より下位の全ビットを所定の値に固定してｎ個の試験用パラレルデータとし、当該ｎ個の試験用パラレルデータを上記入力されたパラレルデータとして順次出力することを特徴とする請求項１に記載の試験容易化回路。
【請求項３】
上記試験容易化回路は、試験時には、上記試験用パラレルデータを上記入力されたパラレルデータとして出力するとともに、非試験時には、上記入力されたパラレルデータをそのまま出力することを特徴とする請求項１または２に記載の試験容易化回路。
【請求項４】
上記ｎビットは、試験用パラレルデータをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることを特徴とする請求項１または２に記載の試験容易化回路。
【請求項５】
パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、
入力されたパラレルデータの最下位ビットからｍビット目までのｍビットのデータを取り出してｋビットの圧縮データに変換し、上記データが取り出されたパラレルデータの上記ｍビット目から上記ｍビット目より下位のｋビット目まで上記ｋビットの圧縮データを割り当て、さらに、上記ｋビット目より下位の全ビットを所定の値に固定して試験用パラレルデータとし、当該試験用パラレルデータを上記入力されたパラレルデータとして出力することを特徴とする試験容易化回路。
【請求項６】
上記試験容易化回路は、試験時には、上記試験用パラレルデータを上記入力されたパラレルデータとして出力するとともに、非試験時には、上記入力されたパラレルデータをそのまま出力することを特徴とする請求項５に記載の試験容易化回路。
【請求項７】
上記ｍビットは、試験用パラレルデータをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることを特徴とする請求項５に記載の試験容易化回路。
【請求項８】
表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記表示パネルに設けられている表示素子に出力して駆動する表示素子駆動装置であって、
請求項１〜７のいずれか１項に記載の試験容易化回路を備えていることを特徴とする表示素子駆動装置。
【請求項９】
上記表示素子駆動装置は、液晶表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記液晶表示パネルに設けられている液晶表示素子に出力して駆動する液晶表示素子駆動装置であることを特徴とする請求項８に記載の表示素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための試験容易化回路に関する。
【背景技術】
【０００２】
高速差動信号による通信機能を有する半導体集積回路の試験には、例えば高速差動信号を受信するレシーバの特性を検査するレシーバ特性試験がある。このレシーバ特性試験は、入力した信号に対して出力される信号が正しいか否かを検査することで成しえる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
高速差動シリアル信号でデータを入力し、入力したデータに応じたアナログ信号を出力する半導体集積回路におけるレシーバの特性試験は、出力されたアナログ信号をデジタイザに取り込んで測定し、そのアナログ信号が高速差動シリアル信号で入力したデータに対して正しく変換されたものであるか否かを試験する。ここで、上記半導体集積回路が液晶表示装置のソースドライバＬＳＩであって、８ビット階調から１２ビット階調へと表示諧調の高階調化が進んだ場合、上記ソースドライバＬＳＩから出力されるアナログ信号の階調間電位差は、例えば１６ｍＶから１ｍＶとなる。この場合、精度の低いデジタイザでは、正確なアナログ信号の測定が困難となる。すなわち、表示諧調の高階調化が進むにつれて、精度の低いデジタイザでは、レシーバの特性試験の実施が困難となるという問題を生じる。
【０００４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度の低いデジタイザを使用して行うことを可能とする試験容易化回路を実現することにある。また、上記試験容易化回路を備え、所望の試験を容易に行える、具体的には、精度の低いデジタイザを使用して行える表示素子駆動装置を実現することにある。
【課題を解決するための手段】
【０００５】
本発明に係る試験容易化回路は、パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、上記課題を解決するために、入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目以下のビットを上記取り出したデータから割り当てて複数のパラレルデータを作成するとともに、当該複数のパラレルデータの上記取り出したデータから割り当てられたビットより下位の全ビットを所定の値に固定して複数の試験用パラレルデータとし、当該複数の試験用パラレルデータを上記入力されたパラレルデータとして順次出力することを特徴としている。
【０００６】
また、本発明に係る試験容易化回路は、入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目として上記取り出したデータから１ビットずつ全て割り当ててｎ個のパラレルデータを作成するとともに、当該ｎ個のパラレルデータのｎビット目より下位の全ビットを所定の値に固定してｎ個の試験用パラレルデータとし、当該ｎ個の試験用パラレルデータを上記入力されたパラレルデータとして順次出力することが好ましい。
【０００７】
上記の構成によれば、本発明に係る試験容易化回路は、例えば入力されたパラレルデータが「１００１００１００１１０」であって、取り出したデータから１ビットずつ割り当てる場合、以下のような試験用パラレルデータを作成する。なお、ここでは、ｎ＝４の場合を例に説明する。また、「所定値」は「０」とする。
【０００８】
まず、入力されたパラレルデータの最下位ビットから４ビット目までの４ビットのデータを取り出す。ここでは、パラレルデータが「１００１００１００１１０」であるから、最下位ビットから４ビット目までの４ビットのデータは、「０１１０」となる。次に、上記データが取り出されたパラレルデータの４ビット目として上記取り出したデータから１ビットずつ全て割り当てて４個のパラレルデータを作成する。すなわち、「（上位８ビットを省略）０・・・」、「（上位８ビットを省略）１・・・」、「（上位８ビットを省略）１・・・」、および「（上位８ビットを省略）０・・・」の４個のパラレルデータを作成する。次に、４個のパラレルデータの４ビット目より下位の全ビットを所定の値に固定する。すなわち、「（上位８ビットを省略）００００」、「（上位８ビットを省略）１０００」、「（上位８ビットを省略）１０００」、および「（上位８ビットを省略）００００」となる。このようにして、４つの試験用パラレルデータを作成する。
【０００９】
パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験は、一般的に、デジタイザ等の測定装置を用いて上記アナログ電圧を測定し、上記アナログ電圧が上記パラレルデータに応じて正しく変換されているかを試験するものであるが、上記アナログ電圧間の電圧差が小さい場合、精度の低いデジタイザでは測定不可能で、試験が行えなかった。
【００１０】
これに対し、本発明に係る試験容易化回路は、入力されたパラレルデータとして上記のような複数の試験用パラレルデータを出力する。複数の試験用パラレルデータは、下位ビットが所定の値に固定されているため、そのアナログ電圧間の電圧差が大きくなり、精度の低いデジタイザでも正確に測定することができる。
【００１１】
以上より、パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とする試験容易化回路を実現することができるという効果を奏する。
【００１２】
本発明に係る試験容易化回路は、試験時には、上記試験用パラレルデータを入力されたパラレルデータとして出力するとともに、非試験時には、入力されたパラレルデータをそのまま出力することが好ましい。
【００１３】
上記の構成によれば、上記試験容易化回路を半導体装置に備えた場合の非試験時において、半導体装置の動作を損なうことがないというさらなる効果を奏することができる。
【００１４】
上記従来技術の記載において、高階調化が進むにつれて、デジタイザでのアナログ信号の測定が困難となり、これに起因して、レシーバの特性試験の実施が困難となっていることを述べた。この問題を解決するために、従来、高速差動信号で入力したデジタル信号をデジタル信号のまま出力させて試験する技術（以下、公知技術と記載する）が提案されている。この公知技術では、入力した信号をデジタル信号のまま出力させるので、アナログ信号の階調ビット数が増加しても、正確にレシーバの特性試験を行うことができる。図９は、上記公知技術の一例を示しており、レシーバ１０１，１０２と、データラッチ回路１０３と、シリアルパラレル変換回路１０４と、ＤＡＣ回路（ＤＡコンバータ）１０５とを備えた回路１１０において、デジタル出力端子をデータラッチ回路１０３とシリアルパラレル変換回路１０４との間に設け、高速差動シリアル信号で入力したクロック信号ＣＬＫおよびデータＤＡＴＡをデジタル出力端子から出力させている。
【００１５】
ところで、上記公知技術による試験では、デジタル信号を出力させるための出力回路を回路（半導体集積回路）内に設ける必要がある。このデジタル出力回路は、半導体集積回路を実際に利用する場合には必要のない回路で、試験の阻害要因となる。具体的には、上記デジタル出力回路が発生する電源ノイズと、上記デジタル出力回路が動作することによって変化する半導体集積回路の温度とによってレシーバの特性が変動し、レシーバの特性試験が正確に行えないという問題を招来する。
【００１６】
これは、特に、上記半導体集積回路が、液晶パネルの高精細化および大画面化に対応して今後出現してくるであろう、１Ｇｂｐｓを超える速度の高速差動信号のデータを受信する液晶ドライバＬＳＩである場合に、重大な課題となる。なぜなら、上記液晶ドライバＬＳＩの試験では、信号の劣化が、測定装置や測定基盤などいたるところで発生し、試験の阻害要因となるからである。つまり、上記液晶ドライバＬＳＩに対する試験では、どれだけ阻害要因を少なくできるかが重要となる。
【００１７】
そこで、本発明に係る試験容易化回路は、上記ｎビットが、試験用パラレルデータをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることが好ましい。
【００１８】
上記の構成によれば、上記試験用パラレルデータのアナログ電圧と、元の（入力された）パラレルデータのアナログ電圧との電圧差が最小となる。よって、上記半導体装置の電源に対するノイズの影響と、上記半導体装置の温度変化とを最小限に抑えることができる。これにより、正確な試験を行うことができるという効果を奏する。
【００１９】
また、上述のように、上記試験用パラレルデータのアナログ電圧と上記元のパラレルデータのアナログ電圧との電圧差が最小であるため、試験精度を確保できるという効果も奏することができる。
【００２０】
本発明に係る試験容易化回路は、パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、上記課題を解決するために、入力されたパラレルデータの最下位ビットからｍビット目までのｍビットのデータを取り出してｋビットの圧縮データに変換し、上記データが取り出されたパラレルデータの上記ｍビット目から上記ｍビット目より下位のｋビット目まで上記ｋビットの圧縮データを割り当て、さらに、上記ｋビット目より下位の全ビットを所定の値に固定して試験用パラレルデータとし、当該試験用パラレルデータを上記入力されたパラレルデータとして出力することを特徴としている。
【００２１】
上記の構成によれば、本発明に係る試験容易化回路は、例えば入力されたパラレルデータが「１００１００１００１１０」の場合、以下のような試験用パラレルデータを作成する。なお、ここでは、ｍ＝６、ｋ＝３の場合を例に説明する。また、「所定値」は「０」とする。
【００２２】
まず、入力されたパラレルデータの最下位ビットから６ビット目までの６ビットのデータを取り出して３ビットの圧縮データに変換する。ここでは、パラレルデータが「１００１００１００１１０」であるから、最下位ビットから６ビット目までの６ビットのデータは、「１００１１０」となる。なお、ここでは、圧縮データを「０１１」とする。次に、６ビット目から６ビット目より下位の３ビット目まで上記圧縮データを割り当て、さらに、３ビット目より下位の全ビットを所定の値に固定する。すなわち、「（上位６ビットを省略）０１１０００」となる。このようにして、試験用パラレルデータを作成する。
【００２３】
パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験は、一般的に、デジタイザ等の測定装置を用いて上記アナログ電圧を測定し、上記アナログ電圧がパラレルデータに応じて正しく変換されているかを試験するものであるが、上記アナログ電圧間の電位差が小さい場合、精度の低いデジタイザでは測定不可能で、試験が行えなかった。
【００２４】
これに対し、本発明に係る試験容易化回路は、入力されたパラレルデータとして上記のような試験用パラレルデータを出力する。試験用パラレルデータは、下位ビットが所定の値に固定されているため、アナログ電圧間の電圧差が大きくなり、精度の低いデジタイザでも正確に測定することができる。
【００２５】
以上より、パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とする試験容易化回路を実現することができるという効果を奏する。
【００２６】
本発明に係る試験容易化回路は、試験時には、上記試験用パラレルデータを上記入力されたパラレルデータとして出力するとともに、非試験時には、上記入力されたパラレルデータをそのまま出力することが好ましい。
【００２７】
上記の構成によれば、上記試験容易化回路を半導体装置に備えた場合の非試験時において、半導体装置の動作を損なうことがないというさらなる効果を奏することができる。
【００２８】
本発明に係る試験容易化回路は、上記ｍビットは、試験用パラレルデータをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることが好ましい。
【００２９】
上記の構成によれば、上記試験用パラレルデータのアナログ電圧と、元のパラレルデータのアナログ電圧との電圧差が最小となる。よって、上記半導体装置の電源に対するノイズの影響と、上記半導体装置の温度変化とを最小限に抑えることができる。これにより、正確な試験を行うことができるという効果を奏する。
【００３０】
また、上述のように、上記試験用パラレルデータのアナログ電圧と上記元のパラレルデータのアナログ電圧との電圧差が最小であるため、試験精度を確保できるという効果も奏することができる。
【００３１】
本発明に係る表示素子駆動装置は、表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記表示パネルに設けられている表示素子に出力して駆動する表示素子駆動装置であって、上記課題を解決するために、上記試験容易化回路を備えていることを特徴としている。
【００３２】
本発明に係る表示素子駆動装置は、液晶表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記液晶表示パネルに設けられている液晶表示素子に出力して駆動する液晶表示素子駆動装置であることが好ましい。
【００３３】
上記の構成によれば、本発明に係る、例えば液晶表示素子駆動装置等の表示素子駆動装置は、上記試験容易化回路を備えているため、所望の試験を容易に行える、具体的には、精度が低いデジタイザを使用して行える表示素子駆動装置を実現することができるという効果を奏する。
【発明の効果】
【００３４】
本発明に係る試験容易化回路は、パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、入力されたパラレルデータの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出されたパラレルデータの上記ｎビット目以下のビットを上記取り出したデータから割り当てて複数のパラレルデータを作成するとともに、当該複数のパラレルデータの上記取り出したデータから割り当てられたビットより下位の全ビットを所定の値に固定して複数の試験用パラレルデータとし、当該複数の試験用パラレルデータを上記入力されたパラレルデータとして順次出力することを特徴としている。
【００３５】
また、本発明に係る試験容易化回路は、パラレルデータをデジタルアナログ変換してアナログ電圧として出力する半導体装置の所望の試験を容易に行うための回路であって、入力されたパラレルデータの最下位ビットからｍビット目までのｍビットのデータを取り出してｋビットの圧縮データに変換し、上記データが取り出されたパラレルデータの上記ｍビット目から上記ｍビット目より下位のｋビット目まで上記ｋビットの圧縮データを割り当て、さらに、上記ｋビット目より下位の全ビットを所定の値に固定して試験用パラレルデータとし、当該試験用パラレルデータを上記入力されたパラレルデータとして出力することを特徴としている。
【００３６】
これにより、パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とする試験容易化回路を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３７】
本発明の実施形態について、図１〜図８に基づいて説明すると以下の通りである。なお、ここでは、本発明に係る試験容易化回路について、当該試験容易化回路を液晶表示装置のソースドライバＬＳＩに適用した場合を例に説明する。
【００３８】
図１は、ソースドライバＬＳＩ４０（半導体装置、本発明の表示素子駆動装置の一例である液晶表示素子駆動装置）の概略構成を示している。ソースドライバＬＳＩ４０は、例えば図８に示す液晶表示装置８０のソースドライバ７６として用いられるものである。以下、液晶表示装置８０について、簡単に説明する。
【００３９】
液晶表示装置８０は、液晶表示パネル７５と、ソースドライバ７６と、ゲートドライバ７７と、コントローラ７８とを備えている。
【００４０】
液晶表示パネル７５には、複数のソースラインＳと、各ソースラインＳにそれぞれ交差する複数のゲートラインＧとが設けられている。また、ソースラインＳおよびゲートラインＧの組み合わせ毎に、詳細には、隣接する２本のソースラインＳと、隣接する２本のゲートラインＧとで囲まれた部分に、ゲートがゲートラインＧに接続され、ソースがソースラインＳに接続され、ドレインが絵素電極７１に接続されたＴＦＴ７２が設けられている。絵素電極７１は、液晶容量Ｃｌｃを介して対向電極Ｃｏｍに接続されている。
【００４１】
ソースドライバ７６は、コントローラ７８から与えられる各種クロック信号に基づいてコントローラ７８から与えられる表示データに応じたアナログ電圧を生成し、各ソースラインＳに供給する。
【００４２】
ゲートドライバ７７は、コントローラ７８から与えられる各種クロック信号に基づいて、順次、各ゲートラインＧを選択する。コントローラ７８は、上述のように、ソースドライバ７６およびゲートドライバ７７を制御するための各種クロック信号および表示データを供給する。
【００４３】
このような液晶表示装置８０では、ソースドライバ７６から各ソースラインＳに同時に上記アナログ電圧が供給されるとともに、ゲートドライバ７７によってゲートラインＧが順次選択されていく。これにより、選択された（選択期間の）ゲートラインＧに接続されているＴＦＴ７２がオンとなり、それらＴＦＴ７２を介して液晶容量ＣｌｃにソースラインＳに供給されたアナログ電圧が書き込まれる。これにより液晶表示パネル７５において所望の表示が行われる。
【００４４】
ソースドライバＬＳＩ４０は、図１に示すように、レシーバ３０，３１と、データラッチ回路３２と、シフトレジスタ３３と、サンプリングメモリ３４と、ホールドメモリ３５と、試験容易化回路３６と、レベルシフタ３７と、ＤＡＣ回路（ＤＡコンバータ回路）３８と、出力アンプ３９とを備えている。
【００４５】
レシーバ３０は、高速差動信号のクロック信号ＣＬＫを受信し、当該クロック信号ＣＬＫをシングルエンド信号に変換して出力する。レシーバ３１は、高速差動信号の表示データＤＡＴＡを受信し、当該表示データＤＡＴＡをシングルエンド信号に変換して出力する。データラッチ回路３２は、クロック信号ＣＬＫに同期して、レシーバ３１から出力された表示データＤＡＴＡを取り込むとともに、サンプリングメモリ３４に出力する。
【００４６】
シフトレジスタ３３は、クロック信号ＣＬＫをシフトし、サンプリングメモリ３４にて表示データＤＡＴＡをサンプリングするための信号を出力する。サンプリングメモリ３４は、シフトレジスタ３３から出力された信号に基づいて、データラッチ回路３２から出力された表示データＤＡＴＡのうち、１水平ライン分の表示データをサンプリングする。ホールドメモリ３５は、ラッチストローブ信号ＬＳに基づいて、サンプリングメモリ３４にてサンプリングされた表示データを取り込む。
【００４７】
試験容易化回路３６は、ソースドライバＬＳＩ４０の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とするものである。詳細は後述する。レベルシフタ３７は、試験容易化回路３６から出力された表示データの信号レベルを変換する。ＤＡＣ回路３８は、レベルシフタ３７から出力された表示データをデジタルアナログ変換してアナログ電圧を生成する。具体的には、表示データに応じたアナログ電圧を選択する。出力アンプ３９は、ＤＡＣ回路３８にて生成されたアナログ電圧の出力インピーダンスを低下させて、各ソースラインＳに供給する。
【００４８】
試験容易化回路３６は、上述のように、ソースドライバＬＳＩ４０の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とするものである。ここで、ソースドライバＬＳＩ４０の所望の試験とは、例えばレシーバ３０，３１が正しく信号を受信しているか否かの試験であって、ＤＡＣ回路３８から出力されるアナログ電圧をデジタイザ等の測定装置を用いて測定し、そのアナログ電圧が表示データに応じて正しく変換されたものであるかを検査する。
【００４９】
試験容易化回路３６は、ソースドライバＬＳＩ４０の試験時、ホールドメモリ３５から出力されたパラレルデータである表示データを加工して試験用表示データ（試験用パラレルデータ）を作成し、当該試験用表示データを元の表示データとして後段の回路に出力する。
【００５０】
試験用表示データは、表示データの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出された表示データの上記ｎビット目以下のビットを上記取り出したデータから割り当てて複数のパラレルデータを作成するとともに、当該複数のパラレルデータの上記取り出したデータから割り当てられたビットより下位の全ビットを所定の値に固定することにより作成する。なお、ここでは、一例として、試験用表示データは、（１）表示データの最下位ビットからｎビット目までのｎビットのデータを取り出し、上記データが取り出された表示データの上記ｎビット目として上記取り出したデータから１ビットずつ全て割り当ててｎ個のパラレルデータを作成するとともに、当該ｎ個のパラレルデータのｎビット目より下位の全ビットを所定の値に固定することにより作成する。
【００５１】
また、試験用表示データは、（２）表示データの最下位ビットからｍビット目までのｍビットのデータを取り出してｋビットの圧縮データに変換し、上記データが取り出された表示データの上記ｍビット目から上記ｍビット目より下位のｋビット目として上記ｋビットの圧縮データを割り当て、さらに、上記ｋビット目より下位の全ビットを所定の値に固定することにより作成する。上記（１）のように試験用表示データを作成する試験容易化回路３６を試験容易化回路３６ａとして、以下の実施例１にてその詳細を説明する。また、上記（２）のように試験用表示データを作成する試験容易化回路３６を試験容易化回路３６ｂとして、以下の実施例２にてその詳細を説明する。
【００５２】
〔実施例１〕
図２は、試験容易化回路３６ａの構成を示している。なお、ここでは、ホールドメモリ３５から出力される表示データを１２ビットとする。また、ｎ＝４とする。
【００５３】
新規データ作成回路３６ａは、Ｄフリップフロップ回路（以下、ＦＦと記載する）１〜４と、セレクタ５〜９とを備えている。入力端子ＤＩＮ１〜入力端子ＤＩＮ１２は、新規データ作成回路３６ａの入力端子であり、ホールドメモリ３５から出力される１２ビットのパラレルデータである表示データが入力される。出力端子ＤＯＵＴ１〜出力端子ＤＯＵＴ１２は、新規データ作成回路３６ａの出力端子であり、出力端子ＤＯＵＴ５〜出力端子ＤＯＵＴ１２には、入力端子ＤＩＮ５〜入力端子ＤＩＮ１２に入力されたデータがそのまま出力される。
【００５４】
ＦＦ１の入力端子は、入力端子ＤＩＮ１に接続されており、同様に、ＦＦ２〜ＦＦ４の各入力端子は、入力端子ＤＩＮ２〜入力端子ＤＩＮ４にそれぞれ接続されている。ＦＦ１〜ＦＦ４の各クロック端子には、クロック信号ＣＬＫから生成されるデータラッチ信号ＤＬが入力される。ＦＦ１〜ＦＦ４の各出力端子は、セレクタ５の入力端子に接続されている。
【００５５】
セレクタ５には、クロック信号ＣＬＫから生成される、２ビットのセレクト信号ＳＬが入力される。セレクタ５の出力端子は、セレクタ９の他方の入力端子と接続されており、セレクタ９の一方の入力端子は、入力端子ＤＩＮ４と接続されている。セレクタ６の一方の入力端子は、入力端子ＤＩＮ１と接続されており、他方の入力端子は、ＧＮＤ端子と接続されている。同様に、セレクタ７，８の各一方の入力端子は、入力端子ＤＩＮ２，３とそれぞれ接続されており、他方の入力端子は、ＧＮＤ端子とそれぞれ接続されている。セレクタ６〜９には、試験時／非試験時（通常動作時）を示すモード切替信号ＳＷが入力される。セレクタ６〜９の各出力端子は、それぞれ出力端子ＤＯＵＴ１〜ＤＯＵＴ４である。
【００５６】
ＦＦ１〜ＦＦ４は、データラッチ信号ＤＬに基づいて、入力端子に入力されたデータを取り込むとともに出力する。セレクタ５は、セレクト信号ＳＬに基づいて、ＦＦ１〜ＦＦ４から出力された４ビットのデータのうち、１ビットのデータを出力する。セレクタ６〜８は、モード切替信号ＳＷが０の場合（非試験時）は、入力端子ＤＩＮを介して入力されたデータをそれぞれ出力し、モード切替信号ＳＷが１の場合（試験時）は、ＧＮＤ端子から入力されたデータをそれぞれ出力する。セレクタ９は、モード切替信号ＳＷが０の場合は、入力端子ＤＩＮを介して入力されたデータを出力し、モード切替信号ＳＷが１の場合は、セレクタ５から入力されたデータを出力する。
【００５７】
次に、試験容易化回路３６ａの動作について、表示データが「１００１００１００１１０」（１２ビットの２進数表記）、所定値が「０」の場合を例に説明する。図３は、その場合の試験容易化回路３６ａの各信号の変化を示している。表１は、作成された試験用表示データＤ１〜Ｄ４を２進数表記と１６進数表記とで示している。
【００５８】
【表１】
2008197019.tif 000003
【００５９】
まず、入力された表示データの下位４ビットデータ「０１１０」が、データラッチ信号ＤＬに同期して、ＦＦ１〜ＦＦ４に取り込まれるとともにセレクタ５に出力される。ここで、モード切替信号ＳＷが０の間は、セレクタ６〜９から入力端子ＤＩＮを介して入力されたデータ、すなわち「０１１０」が出力されるため、また、入力端子ＤＩＮ５〜入力端子ＤＩＮ１２に入力されたデータは加工されないため、非試験時においては、入力された表示データがそのまま出力される。
【００６０】
一方、モード切替信号ＳＷが１となると、セレクト信号ＳＬがセレクタ５に入力される。セレクタ５は、入力されたセレクト信号ＳＬに基づいて、ＦＦ１〜ＦＦ４から出力された４ビットのデータのうち、１ビットのデータをセレクタ９に出力する。例えば、セレクト信号ＳＬが００の場合、セレクタ５は、ＦＦ４から出力されたデータ「０」をセレクタ９に出力する。セレクタ９は、モード切替信号ＳＷが１であるので、セレクタ５から入力されたデータ「０」を出力する。セレクタ６〜８は、「０（ＧＮＤ）」を出力する。これにより、元の表示データ「（上位８ビットを省略）０１１０」から「（上位８ビットを省略）００００」の試験用表示データＤ１が作成され、後段の回路へ出力される。
【００６１】
次いで、セレクト信号ＳＬが０１、１０、１１と変化すると、「（上位８ビットを省略）１０００」の試験用表示データＤ２、「（上位８ビットを省略）１０００」の試験用表示データＤ３、「（上位８ビットを省略）００００」の試験用表示データＤ４が順次作成され、後段の回路へ出力される。
【００６２】
図４は、元の表示データをデジタルアナログ変換したアナログ電圧（点線）と、試験用表示データＤ１〜Ｄ４をデジタルアナログ変換したアナログ電圧（実線）とを示している。また、図４は、試験用表示データＤ１〜Ｄ４のアナログ電圧が出力されるタイミングを示している。
【００６３】
図から明らかであるように、試験用表示データＤ１〜Ｄ４のアナログ電圧では、アナログ電圧間の電圧差が大きくなっている。具体的には、その差は８階調分あり、従来使用している精度の低いデジタイザで正確に電圧を測定することができる。これにより、ソースドライバＬＳＩ４０の所望の試験を精度が低いデジタイザを使用して行うことができる。なお、デジタイザによる電圧測定は、図中のＤ１〜Ｄ４にて示すタイミングで４回行われる。
【００６４】
ところで、上記ｎビットは、試験用表示データをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることが好ましい。これにより、試験用表示データのアナログ電圧と、元の表示データのアナログ電圧との電圧差が最小となる。例えば試験用表示データＤ１〜Ｄ４では、６階調の電圧変化に収まっている。これにより、ソースドライバＬＳＩ４０の電源へのノイズの影響と、温度変化とを最小限に抑えることができ、正確な試験を行うことができる。
【００６５】
また、試験容易化回路３６ａでは、公知技術１のようなデジタル信号出力端子を必要としないので、不要な電源ノイズの影響なしに、所望の試験を実施できる。さらに、デジタル信号出力端子の追加は、半導体集積回路の面積増加につながり、価格増加を招く。これに対し、試験容易化回路３６ａでは、上述のようにデジタル信号出力端子を必要としないため、半導体集積回路の価格増加を抑えることが可能である。
【００６６】
また、ここでは、試験用表示データの作成方法として、取り出したデータから１ビットずつ割り当てる場合を例としたが、取り出したデータから複数ビット割り当てる場合では、測定回数を減らすことができ、試験時間を短縮できる。
【００６７】
〔実施例２〕
図５は、試験容易化回路３６ｂの構成を示している。なお、ここでは、ホールドメモリ３５から出力される表示データを１２ビットとする。また、ｍ＝６、ｋ＝３とする。
【００６８】
新規データ作成回路３６ｂは、加算回路１１と、パリティ回路１２と、セレクタ１３〜１８とを備えている。入力端子ＤＩＮ１〜入力端子ＤＩＮ１２は、新規データ作成回路３６ｂの入力端子であり、ホールドメモリ３５から出力される１２ビットのパラレルデータである表示データが入力される。出力端子ＤＯＵＴ１〜出力端子ＤＯＵＴ１２は、新規データ作成回路３６ｂの出力端子であり、出力端子ＤＯＵＴ７〜出力端子ＤＯＵＴ１２には、入力端子ＤＩＮ７〜入力端子ＤＩＮ１２に入力されたデータがそのまま出力される。
【００６９】
入力端子ＤＩＮ１〜入力端子ＤＩＮ６は、加算回路１１とパリティ回路１２とにそれぞれ接続されている。加算回路１１の一方の出力端子は、セレクタ１８の他方の入力端子と接続されており、セレクタ１８の一方の入力端子は、入力端子ＤＩＮ６と接続されている。加算回路１１の他方の出力端子は、セレクタ１７の他方の入力端子と接続されており、セレクタ１７の一方の入力端子は、入力端子ＤＩＮ５と接続されている。パリティ回路１２の出力端子は、セレクタ１６の他方の入力端子と接続されており、セレクタ１６の一方の入力端子は、入力端子ＤＩＮ４と接続されている。
【００７０】
セレクタ１３の一方の入力端子は、入力端子ＤＩＮ１と接続されており、他方の入力端子は、ＧＮＤ端子と接続されている。同様に、セレクタ１４，１５の各一方の入力端子は、入力端子ＤＩＮ２，３とそれぞれ接続されており、各他方の入力端子は、ＧＮＤ端子とそれぞれ接続されている。セレクタ１３〜１８には、試験時／非試験時（通常動作時）を示すモード切替信号ＳＷが入力される。セレクタ１３〜１８の各出力端子は、それぞれ出力端子ＤＯＵＴ１〜ＤＯＵＴ６である。
【００７１】
加算回路１１は、入力された６ビットのデータを３組の２ビットのデータとし、加算を行う。そして、その加算結果をセレクタ１７，１８に出力する。パリティ回路１２は、入力された６ビットのデータ内の１の数を算出する。その算出結果が奇数であれば１を、偶数であれば０を、セレクタ１６に出力する。
【００７２】
セレクタ１３〜１５は、モード切替信号ＳＷが０の場合（非試験時）は、入力端子ＤＩＮを介して入力されたデータをそれぞれ出力し、モード切替信号ＳＷが１の場合（試験時）は、ＧＮＤ端子から入力されたデータをそれぞれ出力する。セレクタ１６〜１８は、モード切替信号ＳＷが０の場合は、入力端子ＤＩＮを介して入力されたデータをそれぞれ出力し、モード切替信号ＳＷが１の場合は、セレクタ１６はパリティ回路１２から入力されたデータを出力し、セレクタ１７，１８は加算回路１１から入力されたデータをそれぞれ出力する。
【００７３】
次に、試験容易化回路３６ｂの動作について、表示データが「１００１００１００１１０」（１２ビットの２進数表記）、所定値が「０」の場合を例に説明する。図６は、その場合の試験容易化回路３６ｂの各信号の変化を示している。
【００７４】
まず、入力された表示データの下位６ビットデータ「１００１１０」が、加算回路１１およびパリティ回路１２に入力される。加算回路１１は、ここでは、上記６ビットデータ「１００１１０」を「０１」とし、その上位ビット「０」をセレクタ１８に出力する。また、その下位ビット「１」をセレクタ１７に出力する。パリティ回路１２は、処理結果として、「１」をセレクタ１６に出力する。ここで、モード切替信号ＳＷが０の間は、セレクタ１３〜１８から入力端子ＤＩＮを介して入力されたデータ、すなわち「１００１１０」がそれぞれ出力されるため、また、入力端子ＤＩＮ７〜入力端子ＤＩＮ１２に入力されたデータは加工されないため、非試験時においては、入力された表示データがそのまま出力される。
【００７５】
一方、モード切替信号ＳＷが１となると、セレクタ１８，１７は、加算回路１１から入力されたデータ、すなわち「０」、「１」をそれぞれ出力する。セレクタ１６は、パリティ回路１２から入力されたデータ、すなわち「１」を出力する。セレクタ１３〜１５は、「０（ＧＮＤ）」を出力する。これにより、元の表示データ「（上位６ビットを省略）１００１１０」から「（上位６ビットを省略）０１１０００」の試験用表示データＤ５が作成され、後段の回路へ出力される。
【００７６】
試験用表示データＤ５に応じたアナログ電圧は、電圧値が大きくなるため、従来使用している精度の低いデジタイザにて正確に電圧を測定することができる。これにより、ソースドライバＬＳＩ４０の所望の試験を精度が低いデジタイザを使用して行うことができる。
【００７７】
ところで、上記ｍビットは、試験用表示データをデジタルアナログ変換して得られるアナログ電圧がデジタイザにて正確に測定できる最低限のビット数であることが好ましい。これにより、試験用表示データのアナログ電圧と、元の表示データのアナログ電圧との電圧差が最小となる。例えば試験用表示データＤ５では、６４階調以下に抑えることができ、実際には、１４階調の電圧変化に収まっている。これにより、ソースドライバＬＳＩ４０の電源へのノイズの影響と、温度変化とを最小限に抑えることができ、正確な試験を行うことができる。
【００７８】
なお、ここでは、加算回路１１とパリティ回路１２とによってデータの圧縮を行っているが、圧縮の形態と手法とはどのようなものであってもよい。また、試験容易化回路３６ｂでは、圧縮によってデータの欠落が生じるが、試験を行う場合に発生すると予測される故障症状が十分に評価できていれば、その故障症状を検出できる圧縮回路とすることで、必要とする試験が実施できる。
【００７９】
また、試験容易化回路３６ｂでは、公知技術１のようなデジタル信号出力端子を必要としないので、不要な電源ノイズの影響なしに、所望の試験を実施できる。さらに、デジタル信号出力端子の追加は、半導体集積回路の面積増加につながり、価格増加を招く。これに対し、試験容易化回路３６ｂでは、上述のようにデジタル信号出力端子を必要としないため、半導体集積回路の価格増加を抑えることが可能である。
【００８０】
以上、本実施形態では、試験容易化回路３６をソースドライバＬＳＩ４０に適用してかかる説明を行ったが、試験容易化回路３６は、ソースドライバＬＳＩ４０だけではなく、表示パネルに所望の表示を行うために、デジタル階調表示データをデジタルアナログ変換したアナログ電圧を上記表示パネルに設けられている表示素子（ＰＤＰ、ＥＬ、ＬＥＤ等）に出力して駆動する表示素子駆動装置に適用できるものである。また、試験容易化回路３６は、表示素子駆動装置だけでなく、図７に示す、レシーバ５１，５２、データラッチ回路５３、シリアルパラレル変換回路５４、およびＤＡＣ回路５６を備えたアナログ信号発生回路６０に適用できるものである。
【００８１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８２】
本発明に係る試験容易化回路は、表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記表示パネルに設けられている表示素子に出力して駆動する表示素子駆動装置に好適である。上記表示素子駆動装置としては、液晶表示パネルに所望の表示を行うために、表示データをデジタルアナログ変換したアナログ電圧を上記液晶表示パネルに設けられている液晶表示素子に出力して駆動する液晶表示素子駆動装置が好適である。
【図面の簡単な説明】
【００８３】
【図１】ソースドライバＬＳＩの概略構成を示すブロック図である。
【図２】試験容易化回路の具体的な構成を示す図である。
【図３】上記試験容易化回路の各信号の変化を示すフローチャートである。
【図４】試験時と非試験時とにおける上記ソースドライバＬＳＩから出力されるアナログ電圧を示す図である。
【図５】試験容易化回路の他の具体的な構成を示す図である。
【図６】図５に示す試験容易化回路の各信号の変化を示すフローチャートである。
【図７】上記各試験容易化回路の適用が好適な回路としてのアナログ信号発生回路を示す図である。
【図８】上記ソースドライバＬＳＩが搭載される液晶表示装置を示す図である。
【図９】従来技術を示すものであり、レシーバの特性試験を行う構成を示す図である。
【符号の説明】
【００８４】
３６、３６ａ、３６ｂ    試験容易化回路
４０                    ソースドライバＬＳＩ４０（液晶表示素子駆動装置、表示素子駆動装置）
【図１】
2008197019.tif 000004
【図２】
2008197019.tif 000005
【図３】
2008197019.tif 000006
【図４】
2008197019.tif 000007
【図５】
2008197019.tif 000008
【図６】
2008197019.tif 000009
【図７】
2008197019.tif 000010
【図８】
2008197019.tif 000011
【図９】
2008197019.tif 000012