(57)【要約】【課題】システムＬＳＩ１とメモリ２、３間に波形整形回路５、１５を配置し、波形整形回路５、１５で入力デジタルデータを自動波形整形してその波形歪成分を適確に除去可能な高速デジタルデータ伝送装置を提供する。【解決手段】システムＬＳＩ１と外部接続された１つ以上のメモリ２、３を備え、システムＬＳＩ１と１つ以上のメモリ２、３間でデジタルデータを伝送するもので、システムＬＳＩ１は、１つ以上のメモリ２、３に接続されたデジタルデータラインに波形整形回路９、１５を配置し、波形整形回路９、１５は、１つ以上のメモリ２、３から供給されるデジタルデータを微分して微分パルスを形成する微分回路２０と、形成した微分パルスとデジタルデータとを重畳処理する歪除去回路手段２１からなり、歪除去回路手段２１における微分パルスとデジタルデータとの重畳処理は、デジタルデータに微分パルスを重畳し、波形整形によりその波形歪成分の除去処理を行うものである。【選択図】図２
2008172527.tif 000002
【特許請求の範囲】
【請求項１】
システムＬＳＩとそれに外部接続された１つ以上のメモリとを備え、前記システムＬＳＩと前記１つ以上のメモリとの間でデジタルデータを伝送する高速デジタルデータ伝送装置において、前記システムＬＳＩは、前記１つ以上のメモリにそれぞれ接続されたデジタルデータラインに波形整形回路を配置し、前記波形整形回路は、前記１つ以上のメモリから供給されるデジタルデータを微分して微分パルスを形成する微分回路と、形成した微分パルスと前記デジタルデータとを重畳処理する歪除去回路手段とからなり、前記歪除去回路手段における前記微分パルスと前記デジタルデータとの重畳処理は、前記デジタルデータに前記微分パルスを重畳して波形整形し、その波形歪成分の除去処理を行うものであることを特徴とする高速デジタルデータ伝送装置。
【請求項２】
前記歪除去回路手段は、前記デジタルデータと前記微分パルスとを重畳処理する位相補償回路と、前記位相補償回路の出力デジタルデータレベルと前記システムＬＳＩにおける低電圧閾値レベル及び高電圧閾値レベルとをそれぞれ比較する２つのコンパレータと、前記２つのコンパレータの比較出力を加算積分して得た制御電圧を前記微分回路に加える制御電圧形成回路とを備え、前記制御電圧形成回路が発生する制御電圧は、前記微分回路で形成される微分パルスのパルス幅を調整して歪除去過補償状態を是正するものであることを特徴とする請求項１に記載の高速デジタルデータ伝送装置。
【請求項３】
前記歪除去回路手段は、前記デジタルデータと前記微分パルスとを重畳処理する位相補償回路と、前記位相補償回路の出力デジタルデータを前記システムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、前記２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路と、前記単発パルスを減算積分して得た制御電圧を前記微分回路に加える制御電圧形成回路とを備え、前記制御電圧形成回路が発生する制御電圧は、前記微分回路で形成される微分パルスのパルス幅を調整して歪除去不足補償状態を是正するものであることを特徴とする請求項１に記載の高速デジタルデータ伝送装置。
【請求項４】
前記歪除去回路手段は、前記デジタルデータと前記微分パルスとを重畳処理する位相補償回路と、前記位相補償回路の出力デジタルデータレベルと前記システムＬＳＩにおける低電圧閾値レベル及び高電圧閾値レベルとをそれぞれ比較する２つのコンパレータと、前記位相補償回路の出力デジタルデータを前記システムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、前記２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路と、前記２つのコンパレータの比較出力を加算積分して得た制御電圧及び前記単発パルスを減算積分して得た制御電圧のいずれか一方または双方を前記微分回路に加える制御電圧形成回路とを備え、前記制御電圧形成回路が発生する制御電圧は、前記微分回路で形成される微分パルスのパルス幅を調整して最適な信号歪補償状態になるように是正するものであることを特徴とする請求項１に記載の高速デジタルデータ伝送装置。
【請求項５】
前記システムＬＳＩに外部接続されるメモリの数に対応した数の波形整形回路が配置され、それぞれの波形整形回路における前記歪除去回路手段が前記デジタルデータと前記微分パルスとを重畳処理する位相補償回路と、前記位相補償回路の出力デジタルデータを前記システムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、前記２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路を有するものである場合に、それぞれの波形整形回路に外部接続されたメモリの接続配置状態により入力されるデジタルデータ間に位相差を生じていても、前記位相補償回路の出力デジタルデータを前記高速クロック周波数でサンプリングすることにより前記単発パルス形成回路から出力される単発パルスのパルス幅がその位相差に応じて変動することによりその位相差が相互に補償されるものであることを特徴とする請求項３または４に記載の高速デジタルデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速デジタルデータ伝送装置に係り、特に、システムＬＳＩとそのシステムＬＳＩに外部接続されたメモリとの間でデジタルデータの記憶／読み出しを行う際に高速デジタルデータに発生する波形歪を自動的に補償する高速デジタルデータ伝送装置に関する。
【背景技術】
【０００２】
一般に、デジタルデータを処理するシステムＬＳＩにおいては、内部に配置されるマイコンを用いて、システムＬＳＩに外部接続されたメモリにデジタルデータを伝送供給して記憶させたり、外部接続されたメモリに記憶されたデジタルデータを読み出してシステムＬＳＩに取り込むことにより、システムＬＳＩにおける所要のデジタルデータの処理が行われる。この場合、システムＬＳＩにおけるデジタルデータの処理が、映像信号等のような大容量のデジタルデータの高速処理を行う場合、システムＬＳＩとそれに外部接続されるメモリとの間で送受されるデジタルデータも大容量のデジタルデータになり、システムＬＳＩとメモリ間でデジタルデータの送受を行う際に高速デジタルデータの送受が必要になる。そして、かかる高速デジタルデータの送受が行われる場合は、１つのシステムＬＳＩに対して２つまたはそれ以上の数のメモリが用いられ、システムＬＳＩと２つ以上のメモリ間において相互にデジタルデータの送受が行われる。
【０００３】
ここで、図１０（ａ）〜（ｃ）は、システムＬＳＩと２つ以上のメモリ間におけるデジタルデータの送受の状態を表わした説明図である。
【０００４】
この中で、図１０（ａ）に示すデジタルデータの送受は、１つのシステムＬＳＩに対して２つのメモリを用い、システムＬＳＩと２つのメモリとの間で、１００ＭＨｚ、８ビットのデジタルデータの送受が行われる例である。また、図１０（ｂ）に示すデジタルデータの送受は、高速デジタルデータの送受を行っているもので、１つのシステムＬＳＩに対して２つのメモリを用い、２００ＭＨｚ、８ビットのデジタルデータの授受が行われる例である。さらに、図１０（ｃ）に示すデジタルデータの送受は、デジタルデータのバス幅を拡大したもので、１００ＭＨｚ、１６ビットのデジタルデータの授受が行われる例である。この他にも、図１０には図示されていないが、デジタルデータの送受を行う際に、１つのシステムＬＳＩに対して２つのメモリを用い、高速デジタルデータ伝送及びデジタルデータのバス幅の拡大を併用している例も知られている。
【０００５】
ところで、デジタルデータの送受を行う場合に、高速デジタルデータ伝送が行われた際は、デジタルデータパルスの立上り及び立下り波形の急峻度が低下して振幅変化部が鈍化したパルス波形になってしまい、また、デジタルデータのバス幅を拡大した際には、図１１（ａ）に示すように、１つのシステムＬＳＩに対して複数のメモリＡ、Ｂが使用されるため、使用しているメモリのＡ、Ｂの接続配置状態等によって図１１（ｂ）の波形図に示すように、システムＬＳＩで受領するデジタルデータのパルス波形の劣化度に差が生じたり、デジタルデータのパルス波形の位相ずれが生じたりするようになる。
【０００６】
このようなデジタルデータパルスの立上り及び立下り波形の急峻度の低下については、メモリに記憶させるデジタルデータに波形補正回路を用いてプリエンファシスを施すことにより、結果的に読み出したデジタルデータパルスの立上り及び立下り波形の急峻度の低下部分を補正するようにした手段が既に提案されており、その一例として、図１２（ａ）に図示されるような回路構成のものがある。
【０００７】
図１２（ａ）に示されるように、この波形補正回路は、入力端子６１と、縦続接続された第１及び第２インバータ６２、６３と、第２インバータ６３に縦続接続された遅延素子６４と、出力端子６５と、出力端子６５と接地間に並列接続された第１及び第２スイッチング素子６６、６７と、第１インバータ６２の出力を第１スイッチング素子６６に、遅延素子６４の出力を第２スイッチング素子６７に供給する手段によって構成されている。
【０００８】
この波形補正回路の動作を、図１２（ｂ）に図示された信号波形図を参照して説明すると、次の通りである。
【０００９】
いま、入力端子６１に、図１２（ｂ）の１段目に図示されたデジタルデータが入力されると、そのデジタルデータは第１インバータ６２で極性が反転され、図１２（ｂ）の２段目に図示される反転デジタルデータに変換され、その反転デジタルデータが第１スイッチング素子６６に供給され、第１スイッチング素子６６がその反転デジタルデータの極性にしたがってオンオフされる。また、第１インバータ６２から出力された反転デジタルデータは、第２インバータ６３で極性が再反転された後遅延素子６４で遅延され、図１２（ｂ）の３段目に図示された遅延デジタルデータになり、その遅延デジタルデータが第２スイッチング素子６７に供給され、第２スイッチング素子６７が遅延デジタルデータの極性にしたがってオンオフされる。このとき、出力端子６５には、第１及び第２スイッチング素子６６、６７の合成スイッチング出力である図１２（ｂ）の４段目に図示された出力デジタルデータが供給される。
【００１０】
この場合、得られた出力デジタルデータは、入力デジタルデータに対してシステム内部の高速クロックパルスの反転クロックパルスを入力デジタルデータに付加したものになり、プリエンファシスを施したデジタルデータを形成しているものであって、システムのデジタルデータラインにおいてデジタルデータ波形が劣化した場合の影響が抑えられる。
【００１１】
一方、外部接続される複数のメモリの接続配置状態等によりデジタルデータのパルス波形の到来タイミングの違いやパルス波形の劣化状態の違いの処理については、システムＬＳＩからそれぞれのメモリまでの配線長をできる限り合わせた等長配線状態にすることによりで対処している。
【特許文献１】使用する特許文献はなし
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来行われれていたデジタルデータパルスの立上り及び立下り波形の急峻度の低下を防ぐためのプリエンファシス手段、すなわち、波形補正回路を使用する手段は、システムＬＳＩに使用されているそれぞれのデジタルデータラインに合わせたプリエンファシスの設定をしておく必要があり、アドレスライン、データライン、クロック、制御ライン等を合わせると数十本のラインについてのデジタルデータ遅延時間やそのパルスレベルの調整を行う必要があった。
【００１３】
また、システムＬＳＩに対して複数のメモリを接続配置している場合には、それぞれのメモリについて厳密なプリエンファシスの設定を行うことができず、それぞれのメモリに対する平均的なプリエンファシスの設定をしていることから、必ずしも最適なプリエンファシスの設定が行われているといえないものである。
【００１４】
さらに、システムＬＳＩに対して複数のメモリを接続配置している場合におけるデジタルデータのパルス波形の到来タイミングの違いタイミングについては、システムＬＳＩにおける数十本のデジタルデータラインのそれぞれに対して、プリント基板の配線を等長配線にする必要があり、しかも、限られたプリント基板面積の中で回路パターンの設計を行う必要があるため、プリント基板の層数を増加させたり、プリント基板の形状を変化せたるすることに多くの制約を有している。
【００１５】
本発明は、このような技術的背景に鑑みてなされたもので、その一つの目的は、システムＬＳＩとメモリとの間のデジタルデータラインに波形整形回路を配置し、その波形整形回路により入力デジタルデータを自動波形整形してその波形歪成分を適確に除去することが可能な高速デジタルデータ伝送装置を提供することである。
【００１６】
また、本発明の他の目的は、１つのシステムＬＳＩに対して複数のメモリが接続される場合、複数のメモリの接続配置状態に基づくシステムＬＳＩへの入力デジタルデータ間の位相ずれを有効的に除去することが可能な高速デジタルデータ伝送装置を提供することである。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明による高速デジタルデータ伝送装置は、システムＬＳＩとそれに外部接続された１つ以上のメモリとを備え、システムＬＳＩと１つ以上のメモリとの間でデジタルデータを伝送する高速デジタルデータ伝送装置において、システムＬＳＩは、１つ以上のメモリにそれぞれ接続されたデジタルデータラインに波形整形回路を配置し、波形整形回路は、１つ以上のメモリから供給されるデジタルデータを微分して微分パルスを形成する微分回路と、形成した微分パルスとデジタルデータとを重畳処理する歪除去回路手段とからなり、歪除去回路手段における微分パルスとデジタルデータとの重畳処理は、デジタルデータに微分パルスを重畳して波形整形し、その波形歪成分の除去処理を行う主たる構成手段を具備する。
【００１８】
この場合、前記一つの目的を達成するために、前記主たる構成手段における歪除去回路手段は、デジタルデータと微分パルスとを重畳処理する位相補償回路と、位相補償回路の出力デジタルデータレベルとシステムＬＳＩにおける低電圧閾値レベル及び高電圧閾値レベルとをそれぞれ比較する２つのコンパレータと、２つのコンパレータの比較出力を加算積分して得た制御電圧を前記微分回路に加える制御電圧形成回路とを備え、制御電圧形成回路が発生する制御電圧は、微分回路で形成される微分パルスのパルス幅を調整して歪除去過補償状態を是正するものである第１の手段を具備する。
【００１９】
また、前記一つ及び他の目的を達成するために、前記主たる構成手段における歪除去回路手段は、デジタルデータと微分パルスとを重畳処理する位相補償回路と、位相補償回路の出力デジタルデータをシステムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路と、単発パルスを減算積分して得た制御電圧を微分回路に加える制御電圧形成回路とを備え、制御電圧形成回路が発生する制御電圧は、微分回路で形成される微分パルスのパルス幅を調整して歪除去不足補償状態を是正するものである第２の手段を具備する。
【００２０】
さらに、前記一つ及び他の目的を達成するために、前記主たる構成手段における歪除去回路手段は、デジタルデータと微分パルスとを重畳処理する位相補償回路と、位相補償回路の出力デジタルデータレベルとシステムＬＳＩにおける低電圧閾値レベル及び高電圧閾値レベルとをそれぞれ比較する２つのコンパレータと、位相補償回路の出力デジタルデータをシステムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路と、２つのコンパレータの比較出力を加算積分して得た制御電圧及び単発パルスを減算積分して得た制御電圧のいずれか一方または双方を微分回路に加える制御電圧形成回路とを備え、制御電圧形成回路が発生する制御電圧は、微分回路で形成される微分パルスのパルス幅を調整して最適な信号歪補償状態になるように是正するものである第３の手段を具備する。
【００２１】
また、前記一つ及び他の目的を達成するために、前記主たる構成手段におけるシステムＬＳＩは、外部接続されるメモリの数に対応した数の波形整形回路が配置され、それぞれの波形整形回路における歪除去回路手段がデジタルデータと微分パルスとを重畳処理する位相補償回路と、位相補償回路の出力デジタルデータをシステムＬＳＩにおける伝送レートクロック周波数及びその伝送レートクロック周波数より高い高速クロック周波数でサンプリングする２つのサンプリング回路と、２つのサンプリング回路のサンプリング出力の位相差をパルス幅とする単発パルスを形成する単発パルス形成回路を有するものである場合に、それぞれの波形整形回路に外部接続されたメモリの接続配置状態により入力されるデジタルデータ間に位相差を生じていても、位相補償回路の出力デジタルデータを前記高速クロック周波数でサンプリングすることにより単発パルス形成回路から出力される単発パルスのパルス幅がその位相差に応じて変動することによりその位相差が相互に補償されるものである第４の手段を具備する。
【発明の効果】
【００２２】
以上、詳細に説明したように、本発明による高速デジタルデータ伝送装置によれば、システムＬＳＩとメモリとの間のデジタルデータラインで生じるデジタルデータの波形劣化を波形整形回路によって最適なデジタルデータになるように自動的に波形整形するようにしているので、大容量のデジタルデータを高速デジタルデータ伝送する際にもデジタルデータに生じる波形劣化を防ぐことができ、デジタルデータを適確に伝送させることができる。
【００２３】
また、本発明による高速デジタルデータ伝送装置によれば、１つのシステムＬＳＩに複数のメモリが接続され、複数のメモリからシステムＬＳＩに供給されるそれぞれの入力デジタルデータ間に位相差が生じていたとしても、それぞれの波形整形回路における高速クロック周波数によるデジタルデータのサンプリングを行えば、その位相差成分を表わすタイミングで微分パルスが形成されるので、複数のメモリからの入力デジタルデータの位相差のタイミング調整が行われ、その位相差を相互に補償することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
図１は、本発明による高速デジタルデータ伝送装置の一つの実施の形態に係るもので、その要部構成を示すブロック構成図であり、システムＬＳＩが液晶テレビジョン用ＬＳＩである場合を示すものである。
【００２６】
図１に示されるように、この高速デジタルデータ伝送装置は、システムＬＳＩ１と、第１メモリ２と、第２メモリ３とからなっている。また、システムＬＳＩ１は、復調回路４と、デインターリーブ回路５と、リードソロモン復号回路６と、ＣＡデスクランブル回路７と、ＭＰＥＧ−２復号回路８と、第１波形整形回路９と、第１データバス１０と、入力処理回路１１と、スケーリング回路１２と、画質調整回路１３と、出力処理回路１４と、第２波形整形回路１５と、第２データバス１６とを備えている。さらに、システムＬＳＩ１は、入力側にチューナ１７と、アンテナ１８が接続され、出力側に液晶表示装置１９が接続され、全体として液晶テレビジョン装置が構成されている。
【００２７】
そして、システムＬＳＩ１においては、復調回路４、デインターリーブ回路５、リードソロモン復号回路６、ＣＡデスクランブル回路７、ＭＰＥＧ−２復号回路８、第１波形整形回路９、第１データバス１０、入力処理回路１１、スケーリング回路１２、画質調整回路１３、出力処理回路１４、第２波形整形回路１５、第２データバス１６がそれぞれ図１に図示されるように相互接続されている。また、第１メモリ２は、第１データバス１０を通して第１波形整形回路９に結合され、第２メモリ３は、第２データバス１６を通して第２波形整形回路１５に結合されている。さらに、チューナ１７は、入力端がアンテナ１８に接続され、出力端が復調回路４に接続されており、液晶表示装置１９は、出力処理回路１４に接続されている。
【００２８】
前記構成による液晶テレビジョン装置は、次のように動作する。
【００２９】
放送局から受信した放送信号がアンテナ１８で受信されると、その受信信号がチューナ１７で選局されるとともに検波され、検波信号が復調回路４に入力される。復調回路４は放送局からの８ＰＳＫ等のデジタル変調された変調信号を復調し、復調信号がデインターリーブ回路５に入力される。デインターリーブ回路５は復調信号に対するフレーム分離やデスクランブルを行う。リードソロモン復号回路６は放送局とアンテナ１との間の放送信号伝送系において発生したエラーを訂正してデータ補間を行う。ＣＡデスクランブル回路７は放送番組が有料放送の場合、課金するためにスクランブルが施されているので、スクランブルを解除する。ＭＰＥＧ−２復号回路８は入力信号に対するＭＰＥＧ復号を行い、放送局から送信された圧縮データを伸張して通常のデータに変換し、変換データが入力処理回路１１に入力される。
【００３０】
入力処理回路１１は入力データに対してＹＣ分離及び同期分離等の入力処理を行う。スケーリング回路１２は液晶表示装置１９の表示面寸法に合わせて縦横の解像度を変換したり、ＩＰ変換してインターレス信号をプログレッシブ信号に変換したりする。画質調整回路１３は黒伸張度、シャープネスコントロール、復調角等を調整する。出力処理回路１４は液晶表示装置１９の諧調特性に合わせるためのγ補正を行ったり、表示画面に文字等のキャラクターを表示するためのＯＳＤ（オン・スクリーン・ディスプレイ）処理を行ったりし、それらの処理を行ったデータを液晶表示装置１９に供給し、画像表示が行われる。
【００３１】
この場合、システムＬＳＩ１は、デジタルデータの処理を行う際に、デインターリーブ回路５、リードソロモン回路６、ＣＡデスクランブラル回路７、ＭＰＥＧ−２復号回路８が第１データバス１０を共有し、いずれかの回路５乃至８から得られたデジタルデータを第１データバス１０を介して第１メモリ２に書き込んで記憶させ、第１メモリ９から読み出したデジタルデータを第１データバス１０を介していずれかの回路５乃至８に供給することにより所要のデジタルデータ処理を行っている。そして、システムＬＳＩ１と第１メモリ２との間には、デジタルデータに生じる波形歪を改善するための後述する第１波形整形回路９が接続配置されている。
【００３２】
同様に、システムＬＳＩ１は、デジタルデータの処理が行われる際に、入力処理回路１１、スケーリング回路１２、画質調整回路１３、出力処理回路１４が第２データバス１６を共有し、いずれかの回路１１乃至１４から得られたデジタルデータを第２データバス１６を介して第２メモリ３に書き込で記憶させ、第２メモリ３から読み出したデジタルデータを第２データバス１６を介していずれかの回路１１乃至１４に供給することにより所要のデジタルデータ処理を行っている。ここでも、システムＬＳＩ１と第２メモリ３との間には、デジタルデータに生じる波形歪を改善するための後述する第２波形整形回路１５が接続配置されている。
【００３３】
なお、図１に図示した例では、大容量のデジタルデータ処理を行うために、システムＬＳＩ１に対して第１及び第２メモリ２、３の２つのメモリを使用しているが、より大容量のデジタルデータ処理を行う場合は、さらに多くのメモリを使用するように構成することができる。
【００３４】
次に、図２は、図１に図示された第１波形整形回路９及び第２波形整形回路１５の構成例であって、その要部構成を示すブロック回路図であり、いずれの波形整形回路９、１５も同じ回路構成を有しているものである。
【００３５】
図２に示されるように、第１及び第２波形整形回路９、１５は、微分回路２０と歪除去回路手段２１と、デジタルデータ入力端子２２と、デジタルデータ出力端子２３と、伝送クロック入力端子２４と、高速内部クロック入力端子２５とを備えている。
【００３６】
また、微分回路２０は、容量Ｃｃの直列接続キャパシタ２６と抵抗値ＶＲｃの分路接続電圧制御可変抵抗２７とからなる。歪除去回路手段２１は、差動アンプ２８（１）を含む位相補償回路２８と、反転入力端（−）に低電圧閾値レベルを設定する電圧設定部２９（１）が接続された第１コンパレータ２９と、非反転入力端（＋）に高電圧閾値レベルを設定する電圧設定部３０（１）が接続された第２コンパレータ３０と、加算回路３１と、第１フリップフロップ３２と、第２フリップフロップ３３と、排他的オア回路（ＥＸＯＲ）３４と、加減算回路３５と、積分回路３６とからなる。
【００３７】
この場合、微分回路２０において、キャパシタ２６は、一端がデジタルデータ入力端子２２に接続され、他端が電圧制御可変抵抗２７の一端と差動アンプ２８（１）の反転入力端（−）に接続される。電圧制御可変抵抗２７は、他端が接地接続され、制御端が積分回路３６の出力端に接続される。歪除去回路手段２１において、位相補償回路２８を構成する差動アンプ２８（１）は、非反転入力端がデジタルデータ入力端子２２に接続され、出力端がデジタルデータ出力端子２３と第１コンパレータ２９の非反転入力端（＋）と第２コンパレータ３０の反転入力端（−）と第１フリップフロップ３２の第１入力端と第２フリップフロップ３３の第１入力端にそれぞれ接続される。第１コンパレータ２９は出力端が加算回路３１の第１入力端に接続され、第２コンパレータ３０は出力端が加算回路３１の第２入力端に接続される。加算回路３１は出力端が加減算回路３５の加算端子（＋）に接続される。第１フリップフロップ３２は、第２入力端が高速内部クロック入力端子２５に接続され、出力端が排他的オア回路３４の第１入力端に第２接続される。第２フリップフロップ３３は、第２入力端が伝送クロック入力端子２４に接続され、出力端が排他的オア回路３４の第２入力端に第２接続される。排他的オア回路３４は出力端が加減算回路３５の減算端子（−）に接続される。加減算回路３５は出力端が積分回路３６の入力端に接続される。
【００３８】
前記構成による第１及び第２波形整形回路９、１５の動作を、図３乃至図５、図７にそれぞれ示された信号波形図及び図６に示された特性図を併用して説明すると、次のとおりである。
【００３９】
いま、デジタルデータ入力端子２２に第１メモリ２または第２メモリ３から読み出された図３（ａ）に示すようなデジタルデータが入力されると、そのデジタルデータは、微分回路２０に供給されるとともに、差動アンプ２８（１）の非反転入力（＋）に供給される。このとき、微分回路２０は、キャパシタ２６と電圧制御可変抵抗２７とによりデジタルデータを微分し、その振幅変化部の変化状態に応じた図３（ｂ）に示すような微分パルスが形成され、その微分パルスが位相補償回路２８を構成する差動アンプ２８（１）の反転入力（−）に供給される。差動アンプ２８（１）は、非反転入力（＋）にデジタルデータが、反転入力（−）に微分パルスがそれぞれ供給されることにより、デジタルデータに対して微分パルスが図３（ｃ）に示すような極性反転パルスのように機能し、その出力端に図３（ｄ）に示されるようなデジタルデータと極性反転パルスとを加算して整形した整形デジタルデータ波形が出力される。
【００４０】
このような整形デジタルデータ波形を出力することにより、図４に図示されるように、立上り部分が鈍った入力デジタルデータが鋭敏な立上り部分を有する整形デジタルデータ波形に整形され、同様に、立下り部分が鈍った入力デジタルデータが鋭敏な立下り部分を有する整形デジタルデータ波形に整形される。
【００４１】
この位相補償回路２８において、入力デジタルデータ波形に対する整形の度合いの調整は、微分回路２０の電圧制御可変抵抗２７の抵抗値ＶＲｃを調整することによって行われるもので、図５（ａ）に示されるような入力デジタルデータに対し、微分回路２０で形成される微分パルスによる補正量が適正補正量に比べて大き過ぎる場合、すなわち歪除去過補償状態になっている場合は、位相補償回路２８のオペアンプ２８（１）から出力される整形デジタルデータ波形が図５（ｂ）に示されるような波形となり、整形デジタルデータ波形に過補償状態を示すアンダーシュート部が現われるようになる。そして、そのアンダーシュート部の一部が高電位レベルＶｈを超えるようになったとき、その時点に第１コンパレータ２９の比較出力がそれまでのローレベルからハイレベルに転換するようになり、また、そのアンダーシュート部の一部が低電位レベルＶｌ以下に低下するようになったとき、その時点に第２コンパレータ３０の比較出力がそれまでのローレベルからハイレベルに転換する。
【００４２】
第１コンパレータ２９から出力されたハイレベル信号及び第２コンパレータ３０から出力されたハイレベル信号は、加算回路３１で加算され、その加算出力は図５（ｃ）に示すような正極性のインパルス列になる。このインパルス列は、加減算回路３５を通った後積分回路３６で積分され、積分された積分電圧が電圧制御可変抵抗２７の制御端に印加される。そのとき、電圧制御可変抵抗２７は、積分電圧が印加された分だけその端子間電圧が高くなる。電圧制御可変抵抗２７は、図６の特性図に示されるように、印加される積分電圧、すなわち印加電圧が大きくなるにしたがってその抵抗値ＶＲｃが順次減少する特性を有しており、その抵抗値ＶＲｃが小さくなるにしたがって微分回路２０で形成される微分パルスのパルス幅が狭いものになる。このため、整形デジタルデータ波形に過補償状態を示すアンダーシュート部が現われる度合いが高ければ高いほど、電圧制御可変抵抗２７の抵抗値ＶＲｃが小さくなり、微分パルスのパルス幅が狭くなって整形デジタルデータ波形の過補償状態が解消されることになる。
【００４３】
一方、微分パルスによる補正量が不足している場合は、図７（ａ）に図示するように位相補償回路２８の差動アンプ２８（１）から出力される整形デジタルデータ波形の立上り部が鈍ったものになっている。そのとき、その補正量を増やすために第１フリップフロップ３２、第２フリップフロップ３３、排他的オア回路３４からなる回路部分が用いられる。この場合、差動アンプ２８（１）から出力された図７（ａ）に示されるような整形デジタルデータと、高速内部クロック入力端子２５に供給された図７（ｂ）に示されるような伝送レートクロック周波数に比べて高速な内部クロック周波数とが第１フリップフロップ３２に供給され、整形デジタルデータが高速な内部クロック周波数によってサンプリングされ、図７（ｃ）に示されるような第１サンプリング出力が得られる。同じように、差動アンプ２８（１）から出力された整形デジタルデータと、伝送クロック入力端子２４に供給された図７（ｄ）に示されるような伝送レートクロック周波数とが第２フリップフロップ３３に供給され、整形デジタルデータが伝送レートクロック周波数によってサンプリングされ、図７（ｅ）に示されるような第２サンプリング出力が得られる。
【００４４】
この第１サンプリング出力と第２サンプリング出力とを比べると、第１サンプリング出力の立上り時点に比べて第２サンプリング出力の立上り時点の到来が遅れている。そのため、第１サンプリング出力と第２サンプリング出力とを排他的ＯＲ回路３４に加えると、その出力に図７（ｆ）に図示されるような比較的幅狭な単発パルスが得られ、得られた単発パルスは加減算回路３５の減算端子（−）に入力され、次いで積分回路３６で積分される。そして、第２フリップフロップ３３の第２サンプリング出力の立上り部の到来が遅れれば遅れるほど、単発パルスのパルス幅が広くなり、それによって電圧制御可変抵抗２７の端子間電圧が低下してその抵抗値ＶＲｃが大きくなり、微分回路２０で形成される微分パルスのパルス幅が広くなり、差動アンプ２８（１）から出力される整形デジタルデータ波形の立上り部が急峻となって、微分パルスによる補正量の不足状態が解消される。
【００４５】
このように、第１及び第２波形整形回路９、１５においては、位相補償回路２８から出力される整形デジタルデータを処理し、その処理結果を微分回路２０の電圧制御可変抵抗２７に供給してその抵抗値ＶＲｃを制御し、微分回路２０で形成される微分パルスのパルス幅を調整するようにしているので、位相補償回路２８から出力される整形デジタルデータは、歪成分が除去されて常に最適なデジタルデータ波形を有するものとすることができる。
【００４６】
なお、前述の実施の形態においては、位相補償回路２８として、非反転入力（＋）に入力デジタルデータが入力され、その反転入力（−）に入力デジタルデータを微分した微分パルスが入力される差動アンプ２８（１）からなるものを用いた例について説明したが、位相補償回路２８はかかる回路構成を有するものに限られることはなく、他の回路構成のもの、例えば、図８に図示するような回路構成のものを用いることができる。
【００４７】
すなわち、図８に示されるように、この位相補償回路２８は、アンプ２８（１）の非反転入力（＋）側に入力デジタルデータが入力されるとともに、微分回路２０が接続されているものである。この位相補償回路２８を用いた場合には、図９に示されるように入力デジタルデータ波形の立上り部の前側に微分パルスが重畳されるもので、その場合には、パルスに微分パルスが加算されて図９のような整形デジタルデータ波形となる。この場合における過補償状態の解消手段及び補正量の不足状態の解消手段はいずれも前述の各解消手段と同じような動作経緯になる。
【００４８】
前記の実施の形態においては、第１及び第２波形整形回路９、１５における歪除去回路手段２１として、第１コンパレータ２９と第２コンパレータ３０と加算回路３１及び第１フリップフロップ３２と第２フリップフロップ３３と排他的オア回路３４、それに加減算回路３５と積分回路３６を備えた歪除去回路手段２１を用いた例について説明したが、整形デジタルデータ波形の歪成分補償状態によっては、第１コンパレータ２９と第２コンパレータ３０と加算回路３１を含まない歪除去回路手段２１を用いてもよく、第１フリップフロップ３２と第２フリップフロップ３３と排他的オア回路３４を含まない歪除去回路手段２１を用いてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明による高速デジタルデータ伝送装置の一つの実施の形態に係るもので、その要部構成を示すブロック構成図である。
【図２】図１に図示された第１波形整形回路及び第２波形整形回路の構成例であって、その要部構成を示すブロック回路図である。
【図３】第１及び第２波形整形回路における微分回路及び位相補償回路の各部に得られるデータ波形を示す波形図である。
【図４】デジタルデータの立上り部が微分パルスの重畳により急峻になる状態を示す波形図である。
【図５】整形デジタルデータ波形に生じるアンダーシュート部の発生時点と幅狭パルスの発生時点との関係を示す波形図である。
【図６】電圧制御可変抵抗における印加制御電圧と抵抗値との関係を示す特性図である。
【図７】整形デジタルデータ波形の高速内部クロック及び伝送クロックによるサンプリング波形と単発パルスとの関係を示す波形図である。
【図８】歪除去回路手段における位相補償回路の他の回路構成例を示す回路図である。
【図９】デジタルデータの立上り部が微分パルスの重畳により急峻になる状態を示す波形図である。
【図１０】システムＬＳＩと２つ以上のメモリ間におけるデジタルデータの送受の状態を表わした説明図である。
【図１１】１つのシステムＬＳＩと複数のメモリとを接続したときの状態及びそれらの間を伝送するデジタルデータ波形の状態を示す説明図である。
【図１２】読み出したデジタルデータパルスの立上り及び立下り波形の急峻度の低下部分を補正する既知の波形整形回路の一例を示す回路図である。
【符号の説明】
【００５０】
１  システムＬＳＩ
２  第１メモリ
３  第２メモリ
４  復調回路
５  デインターリーブ回路
６  リードソロモン復号回路
７  ＣＡデスクランブル回路
８  ＭＰＥＧ−２復号回路
９  第１波形整形回路
１０  第１データバス
１１  入力処理回路
１２  スケーリング回路
１３  画質調整回路
１４  出力処理回路
１５  第２波形整形回路
１６  第２データバス
１７  チューナ
１８  アンテナ
１９  液晶表示装置
２０  微分回路
２１  歪除去回路手段
２２  デジタルデータ入力端子
２３  デジタルデータ出力端子
２４  伝送クロック入力端子
２５  高速内部クロック入力端子
２６  キャパシタ
２７  電圧制御可変抵抗
２８  位相補償回路
２８（１）  差動アンプ
２９  第１コンパレータ
３０  第２コンパレータ
３１  加算回路
３２  第１フリップフロップ
３３  第２フリップフロップ
３４  排他的オア回路（ＥＸＯＲ）
３５  加減算回路
３６  積分回路
【図１】
2008172527.tif 000003
【図２】
2008172527.tif 000004
【図３】
2008172527.tif 000005
【図４】
2008172527.tif 000006
【図５】
2008172527.tif 000007
【図６】
2008172527.tif 000008
【図７】
2008172527.tif 000009
【図８】
2008172527.tif 000010
【図９】
2008172527.tif 000011
【図１０】
2008172527.tif 000012
【図１１】
2008172527.tif 000013
【図１２】
2008172527.tif 000014