(57)【要約】【課題】半導体集積回路のテストシステムにおいて、テスト信号の周波数切り替え時間を短縮してテスト時間を短縮することができる技術を提供する。【解決手段】複数の周波数のテスト信号を受ける半導体集積回路のテストシステムであって、ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ；直接周波数合成）方式の波形生成部１０６と、その波形生成部１０６の後段に設けられたＤＡＣ１０７などから構成される。そして、波形生成部１０６には、テスト信号より高速な基準クロックが入力され、波形生成部１０６の出力と基準クロックとがＤＡＣ１０７に入力され、半導体集積回路のテスト信号が生成される。テスト信号の生成にＤＤＳ方式の発振器を用いることにより、テスト信号の周波数切り替え時間が短縮し、テスト時間が短縮される。【選択図】図１
2008197047.tif 000002
【特許請求の範囲】
【請求項１】
複数の周波数のテスト信号を受ける半導体集積回路のテストシステムであって、
直接周波数合成方式の波形生成部と、
前記波形生成部の後段に設けられたデジタル・アナログ変換器とを有し、
前記波形生成部には、前記テスト信号より高速な基準クロックが入力され、
前記波形生成部の出力と前記基準クロックとが前記デジタル・アナログ変換器に入力され、前記半導体集積回路の前記テスト信号が生成されることを特徴とする半導体集積回路のテストシステム。
【請求項２】
請求項１記載の半導体集積回路のテストシステムにおいて、
前記デジタル・アナログ変換器の後段にロウ・パス・フィルタを有し、
前記ロウ・パス・フィルタは、前記デジタル・アナログ変換器の出力の不要な高周波成分を取り除くことを特徴とする半導体集積回路のテストシステム。
【請求項３】
請求項２記載の半導体集積回路のテストシステムにおいて、
前記ロウ・パス・フィルタの後段に乗算器を有し、
前記乗算器は、前記ロウ・パス・フィルタの出力の振幅を変換することを特徴とする半導体集積回路のテストシステム。
【請求項４】
請求項１記載の半導体集積回路のテストシステムにおいて、
シリアル・インターフェイスを有し、
前記シリアル・インターフェイスを介して、前記波形生成部へデータが転送されることを特徴とする半導体集積回路のテストシステム。
【請求項５】
請求項１記載の半導体集積回路のテストシステムにおいて、
前記基準クロックの周波数は、前記テスト信号の最高周波数の１００倍以上であることを特徴とする半導体集積回路のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のテストシステムに関し、特に、複数の周波数のテスト信号を受ける半導体集積回路のテストシステムに関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、半導体集積回路のテストシステムにおいては、以下の技術が考えられる。
【０００３】
例えば、従来の半導体集積回路のテストシステムでは、複数の周波数で半導体集積回路をテストする場合、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）方式を使用したクロックが用いられていた。すなわち、テストシステムの基準クロックを発生するために、ＰＬＬ方式の発振器をクロック発振器として使用していた。
【０００４】
図１１は、本発明の前提として検討したテストシステムの構成を示すブロック図である。図１１に示すテストシステムは、テスト信号発生器１１０１、デジタイザ１０２などから構成される。テスト信号発生器１１０１、デジタイザ１０２には、例えば１０ＭＨｚの基準信号が入力される。テスト信号発生器１１０１で生成されたテスト信号は、テストの対象である半導体集積回路、すなわちＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）１０３に入力される。ＤＵＴ１０３の出力信号はデジタイザ１０２へ入力される。
【０００５】
テスト信号発生器１１０１は、クロック発振器１１０４、分周器１１０５、ＡＷＧ（Ａｒｂｉｔａｒｙ  Ｗａｖｅ  Ｇｅｎｅｒａｔｏｒ）発振器１１０６、分周器１１０７、波形メモリ１１０８、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；デジタル・アナログ変換器）１１０９などから構成される。デジタイザ１０２は、ＤＩＧ（デジタイザ）発振器１０８、ダウンコンバータ１０９、クロック発振器１１０、分周器１１１、ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；アナログ・デジタル変換器）１１２、キャプチャメモリ１１３などから構成される。クロック発振器１１０４，１１０、ＡＷＧ発振器１１０６はＰＬＬ方式の発振器である。
【０００６】
ＤＵＴ１０３をテストする場合、例えば、１０ＭＨｚの基準信号が、クロック発振器１１０４，１１０、ＤＩＧ発振器１０８に入力される。１０ＭＨｚの基準信号は、テスト信号発生器１１０１において、クロック発振器１１０４により１６０〜２００ＭＨｚのクロック信号に変換される。以下、一例として２００ＭＨｚで説明する。２００ＭＨｚのクロック信号は、分周器１１０５において、５０ＭＨｚのクロック信号に変換される。５０ＭＨｚのクロック信号は、ＡＷＧ発振器１１０６において、４００ＭＨｚのクロック信号に変換される。４００ＭＨｚのクロック信号は、１／１、１／２、１／４、１／８のいずれかに分周される。以下、一例として、１００ＭＨｚに分周されたものとして説明する。この１００ＭＨｚのクロック信号は、波形メモリ１１０８、ＤＡＣ１１０９に入力される。そして、１００ＭＨｚのクロック信号に同期して、波形メモリ１１０８、ＤＡＣ１１０９によりテスト信号が生成され、ＤＵＴ１０３に入力される。
【０００７】
一方、デジタイザ１０２において、１０ＭＨｚの基準信号は、ＤＩＧ発振器１０８によより、１．５ＭＨｚの信号に変換され、ダウンコンバータ１０９に入力される。ＤＵＴ１０３の出力信号は、ダウンコンバータ１０９において、０．５ＭＨｚの信号に変換され、ＡＤＣ１１２に入力される。
【０００８】
また、１０ＭＨｚの基準信号は、クロック発振器１１０において、１６０〜２００ＭＨｚのクロック信号に変換される。以下、一例として１９２ＭＨｚで説明する。１９２ＭＨｚのクロック信号は、分周器１１１において、６４ＭＨｚのクロック信号に変換され、ＡＤＣ１１２、キャプチャメモリ１１３に入力される。ダウンコンバータ１０９からの０．５ＭＨｚの信号は、６４ＭＨｚのクロック信号に同期して、ＡＤＣ１１２によりアナログ信号からデジタル信号に変換され、キャプチャメモリ１１３に保存される。
【０００９】
図１２は、図１１で示したテストシステムのプログラムの一例を示す図である。図１２において、１行目は、テスト信号発生器１１０１内のクロック信号の周波数を設定する命令である。”ｓｅｔ  ｃｌｏｃｋ：ｍ＿ｃｌｋ＝２００．０Ｍｈｚ”で、クロック発振器１１０４の出力を２００ＭＨｚに設定している。”ａ３＿ｃｌｋ＿ｄｉｖ＝４  ｓｏｕｒｃｅ：ｍ＿ｃｌｋ”で、分周器１１０７の分周率を１／４に設定している。２行目は、波形生成の設定を行う命令である。ここでは、分周器１１０７からの１００ＭＨｚのクロック信号を基準にして１ＭＨｚのテスト信号を生成している。
【００１０】
３行目は、デジタイザ１０２内のクロック信号の周波数を設定する命令である。”ｓｅｔ  ｃｌｏｃｋ：ｍ＿ｃｌｋ＿ａｌｔ＝１９２．０Ｍｈｚ”で、クロック発振器１１０の出力を１９２ＭＨｚに設定している。”ａ０＿ｃｌｋ＿ｄｉｖ＝３  ｓｏｕｒｃｅ：ｍ＿ｃｌｋ”で、分周器１１１の分周率を１／３に設定している。４行目は、デジタイザ１０２内の波形取込みの設定を行う命令である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記のような半導体集積回路のテストシステムの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１２】
例えば、複数の周波数で半導体集積回路をテストする場合、テスト信号の周波数切り替えに長時間を要しており、この時間を短縮する必要がある。
【００１３】
そのため、同一周波数のテストを纏め、切り替え回数を最少とするようなテストプログラムの最適化を行って来たが、テスト時間短縮には限界があった。
【００１４】
また、テスト周波数を変更し、使用する周波数を少なくするという方法も考えられるが、製品の規格から決定されたテストでは周波数を変更できない場合がある。
【００１５】
また、ＰＬＬ方式を使用したテスト信号発生方式ではＰＬＬの安定時間を待つ必要があった。ＰＬＬはフィードバックループを使用した方式であり、周波数を切り替える際のフィルタ出力の静定等に時間がかかる。また、ＰＬＬ方式の周波数可変範囲は２倍程度であり、数オクターブに亘るテスト信号の発生には周波数の合成が必要になる。
【００１６】
そこで、本発明の目的は、半導体集積回路のテストシステムにおいて、テスト信号の周波数切り替え時間を短縮してテスト時間を短縮することができる技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明による半導体集積回路のテストシステムは、複数の周波数のテスト信号を受ける半導体集積回路のテストシステムであって、ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ；直接周波数合成）方式の波形生成部と、その波形生成部の後段に設けられたＤＡＣなどから構成される。そして、波形生成部には、テスト信号より高速な基準クロックが入力され、波形生成部の出力と基準クロックとがＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；デジタル・アナログ変換器）に入力され、半導体集積回路のテスト信号が生成される。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２１】
テスト信号の生成にＤＤＳ方式の発振器を用いることにより、テスト信号の周波数切り替え時間が短縮し、テスト時間が短縮される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は本発明の一実施の形態による半導体集積回路のテストシステムの概略構成を示すブロック図である。図１のテストシステムは、テスト信号発生器１０１、デジタイザ１０２などから構成される。テスト信号発生器１０１、デジタイザ１０２には、１０ＭＨｚの基準信号が入力される。テスト信号発生器１０１で生成されたテスト信号は、テストの対象である半導体集積回路、すなわちＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）１０３に入力される。ＤＵＴ１０３の出力信号はデジタイザ１０２へ入力される。
【００２４】
テスト信号発生器１０１は、クロック発振器１０４、ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ；直接周波数合成）部１０５などから構成される。ＤＤＳ部１０５は、波形生成部１０６、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ；デジタル・アナログ変換器）１０７などから構成される。デジタイザ１０２は、ＤＩＧ（デジタイザ）発振器１０８、ダウンコンバータ１０９、クロック発振器１１０、分周器１１１、ＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；アナログ・デジタル変換器）１１２、キャプチャメモリ１１３などから構成される。クロック発振器１０４，１１０はＰＬＬ方式の発振器である。
【００２５】
ＤＵＴ１０３をテストする場合、例えば、１０ＭＨｚの基準信号が、クロック発振器１１０４，１１０、ＤＩＧ発振器１０８に入力される。１０ＭＨｚの基準信号は、テスト信号発生器１０１において、クロック発振器１０４により１０００ＭＨｚの基準クロックに変換される。１０００ＭＨｚの基準クロックはＤＤＳ部１０５に入力される。そして、１０００ＭＨｚの基準クロックに同期して、波形生成部１０６、ＤＡＣ１０７によりテスト信号が生成され、ＤＵＴ１０３に入力される。
【００２６】
一方、デジタイザ１０２において、１０ＭＨｚの基準信号は、ＤＩＧ発振器１０８により、１．５ＭＨｚの信号に変換され、ダウンコンバータ１０９に入力される。ＤＵＴ１０３の出力信号は、ダウンコンバータ１０９において、０．５ＭＨｚの信号に変換され、ＡＤＣ１１２に入力される。
【００２７】
また、１０ＭＨｚの基準信号は、クロック発振器１１０において、１６０〜２００ＭＨｚのクロック信号に変換される。以下、一例として１９２ＭＨｚで説明する。１９２ＭＨｚのクロック信号は、分周器１１１において１／３分周されて６４ＭＨｚのクロック信号に変換され、ＡＤＣ１１２、キャプチャメモリ１１３に入力される。ダウンコンバータ１０９からの０．５ＭＨｚの信号は、６４ＭＨｚのクロック信号に同期して、ＡＤＣ１１２によりアナログ信号からデジタル信号に変換され、キャプチャメモリ１１３に保存される。
【００２８】
図２は、図１で示したテスト信号発生器１０１の詳細構成例を示すブロック図である。テスト信号発生器１０１は、例えば、クロック発振器１０４、ＤＤＳ部１０５、シリアル・インターフェイス（ＳｅｒｉａｌＩ／Ｆ）２０１、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）２０２、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ；ロウ・パス・フィルタ）２０３、１２ｂｉｔＤＡＣ２０４、１２ｂｉｔＡＤＣ２０５、乗算器２０６、ＲＭＳ−ＤＣ２０７、ＡＭＰ（アンプ）２０８、ＡＴＴ（アッテネータ）２０９などから構成される。
【００２９】
クロック発振器１０４は、１０ＭＨｚの基準クロックから１ＧＨｚのクロック信号を生成する。ＤＤＳ部１０５は、クロック発振器１０４からのクロック信号（Ｆｓ：１ＧＨｚ）を基にしてテスト信号の周波数切り替えを行う。ＤＤＳ部１０５の出力は、急峻な特性を持つＬＰＦ２０３で不要な高周波成分が取り除かれ、乗算器２０６に入力される。乗算器２０６は、振幅の切り替えを行う。ＡＭＰ２０８は、乗算器２０６の出力を１倍又は２倍に増幅する。ＡＭＰ２０８で増幅された信号は、リレーＲＬＹ１を介してテスト信号発生器１０１から出力される。この出力はＤＵＴ１０３にテスト信号として入力される。なお、ＤＤＳ部１０５、ＬＰＦ２０３、乗算器２０６の出力は、差動信号（Ｄｅｆ）となっている。
【００３０】
また、ＡＭＰ２０８の出力はＡＴＴ２０９に入力され、ＡＴＴ２０９において信号が減衰される。ＡＴＴ２０９の出力はＲＭＳ−ＤＣ２０７に入力され、ＲＭＳ−ＤＣ２０７において、振幅の補正が行われ、その結果が１２ｂｉｔＡＤＣ２０５でアナログ信号からデジタル信号に変換される。このフィードバックループは、テスト信号発生器１０１の出力電圧の確認を行うためのものである。
【００３１】
また、ＤＤＳ部１０５における変換周波数の設定と乗算器２０６における振幅の設定は、シリアル・インターフェイス２０１を介して設定データが入力され、ＦＰＧＡ２０２に保存される。
【００３２】
図３は、図２で示したＤＤＳ部１０５の詳細構成例を示すブロック図である。ＤＤＳ部１０５は、例えば、ＤＡＣ１０７、タイミングおよびコントロール・ロジック部３０１、コントロールレジスタ３０２、パワーダウン・ロジック３０３、周波数アキュムレータ３０４、位相アキュムレータ３０５、位相から振幅への変換部３０６などから構成される。図１に示した波形生成部１０６は、タイミングおよびコントロール・ロジック部３０１、位相アキュムレータ３０５、位相から振幅への変換部３０６などから構成される。
【００３３】
図３において、右下のＲＥＦＣＬＫから１０００ＭＨｚの基準クロックが入力される。この基準クロックが出力部のＤＡＣ１０７の変換クロックになる。この基準クロックは、クロック発振器１０４から出力される。
【００３４】
ＤＤＳ部１０５では、サイン波の１周期を２３２ポイントで構成する。周波数同調ワードから”ＦＴＷ＝（出力周波数／１０００ＭＨｚ）×２３２”となる数値を設定する。位相アキュムレータ３０５は、この数値を加算し続ける。位相から振幅の変換部３０６は、サインデータのＲＯＭであり、位相アキュムレータ３０５の数値を振幅に変換する。出力周波数１ＭＨｚの場合、”ＦＴＷ＝（出力周波数／１０００ＭＨｚ）×２３２＝（１ＭＨｚ／１０００ＭＨｚ）×４２９４９６７２９５  ＝４２９４９６７”を設定する。
【００３５】
上記の周波数関係では１周期を１０００分割する事になり、位相アキュムレータ３０５の値は４２９４９６７ずつ加算される。
【００３６】
位相から振幅への変換部３０６から各々の数値に対する振幅が出力され、ＤＡＣ１０７には、１ＭＨｚのサイン波を１０００分割したデータが順次入力される。ＤＡＣ１０７の出力（ＤＡＣＯＵＴ）は、ＬＰＦ２０３に入力される。
【００３７】
”２３２＝４２９４９６７２９５”が３６０度になり、この１／１０００の４２９４９６７が毎回加算される。すなわち、サインＲＯＭには１周期を４２９４９６７２９５ポイントで構成するデータが格納されているが、今回の周波数関係では１／１０００に間引いたポイントのデータを使用する。なお、この時、周波数アキュムレータ、位相オフセットは使用しない。  
【００３８】
図４は、図２で示した乗算器２０６及びＡＭＰ２０８の詳細構成例を示すブロック図である。乗算器２０６及びＡＭＰ２０８は、例えば、乗算回路２０６ａ、ＡＭＰ２０８ａ，２０８ｂ、トランジスタＴＲ１，ＴＲ２などから構成される。
【００３９】
この乗算器２０６は、ＬＰＦ２０３の出力１Ｖｐ−ｐと１２ｂｉｔＤＡＣ２０４からの出力±１Ｖを掛け合わせる事で、”０〜±１Ｖｐ−ｐ”の任意の電圧を出力することが可能である。
【００４０】
乗算回路２０６ａのＸ入力にＬＰＦ２０３の出力を、Ｙ入力に乗算値を入力する。そして、乗算回路２０６ａのＷ端子に乗算結果が出力される。
【００４１】
乗算結果は差動の電流出力のため、これをトランジスタＴＲ１，ＴＲ２とＡＭＰ２０８ａで、”０〜±１Ｖｐ−ｐ”の電圧に変換する。この出力を１倍又は２倍したものが最終出力である。ＡＭＰ２０８ｂにより、電圧を２倍にする事で”０〜±２Ｖｐ−ｐ”の出力となる。
【００４２】
図５（ａ）は図２で示したＬＰＦ２０３の詳細構成例を示すブロック図、図５（ｂ）はそのフィルタ特性を示す図である。ＬＰＦ２０３は、例えば、ＡＭＰ５０１，５０２と受動素子（キャパシタ、コイル等）などから構成される。
【００４３】
このＬＰＦ２０３は急峻な特性を持ち、ＤＤＳ部１０５のＤＡＣ１０７の電流出力を、ＡＭＰ５０１で電圧に変換し、不要な高周波成分を取り除いた後、ＡＭＰ５０２で増幅して乗算器２０６へ差動電圧として出力する。
【００４４】
図６は、シリアルデータ転送によるＤＤＳ部１０５の制御を示すタイミングチャート図である。シリアルデータがシリアルＩ／Ｆ２０１に入力され、ＦＰＧＡ２０２でパラレルデータに変換され、そのパラレルデータが、ＤＤＳ１０５、１２ｂｉｔＤＡＣ２０４に転送され、それぞれのブロック内のレジスタに保存される。そして、その値により、ＤＤＳ１０５、１２ｂｉｔＤＡＣ２０４などが制御される。
【００４５】
図６の上部（Ｗｒｉｔｅ  ｔｏ  Ｒｅｇｉｓｔｅｒ）は、シリアルデータ書き込み時のタイミングチャートである。下部（Ｒｅａｄ  ｆｒｏｍ  Ｒｅｇｉｓｔｅｒ）は、シリアルデータ読み出し時のタイミングチャートである。なお、リセットＲｓｔは、パワーオン時のみ使用する。また、シリアルデータの転送は、イネーブルＥｎｂをトリガとして行われる。図６では、一例として、レジスタが８ｂｉｔ（Ａ７〜Ａ０）の場合を示している。Ａ７〜Ａ０はレジスタのアドレスを示し、Ｄ７〜Ｄ０はレジスタに対して読み出し及び書き込みがされるデータを示す。クロックｃｌｋに同期して読み出し及び書き込みが実行される。
【００４６】
図７は、テストプログラム中に記述されるＤＤＳ部制御プログラムの一例を示す図である。図７において、（１）メインプログラム中にＤＤＳ部制御の設定を行う。このメインプログラムにおいて、”ｄ２１００”はパターンラベル、”１００．０Ｋｈｚ”は周波数、”２００．０ｍｖｐｐ”は振幅、”１．０”は補正値（調整用）、”ｘ２”はＡＭＰ設定を示す。（２）パターン転送部において、第１行目はパターン名の定義を示し、第２行目は変数の定義を示す。
【００４７】
図８は、テストパターン中に記述されたＤＤＳ部設定データの一例を示す図である。
【００４８】
図９は、本実施の形態によるテストシステムにおいて、テスト信号発生器１０１から出力されるテスト信号の周波数切り替えの一例を示す図である。図９において、上部はＤＤＳ部設定データ、下部はテスト信号発生器１０１の出力を示す。図９に示すように、テスト信号発生器１０１からＤＵＴ１０３に供給されるテスト信号の周波数を変更する場合、シリアルＩ／Ｆ２０１を介して設定データを転送するのに約５００μｓ、周波数を切り替えるのに約２μｓかかる。
【００４９】
図１０は、本実施の形態によるテストシステムにおいて、テスト信号発生器１０１から出力されるテスト信号の振幅変更の一例を示す図である。図１０において、上部はＤＤＳ部設定データ、下部はテスト信号発生器１０１の出力を示す。図１０に示すように、テスト信号発生器１０１からＤＵＴ１０３に供給されるテスト信号の振幅を変更する場合、シリアルＩ／Ｆ２０１を介して設定データを転送するのに約３５０μｓ、周波数を切り替えるのに約２μｓかかる。
【００５０】
従来は、テスト周波数を変更する毎にＰＬＬ方式のクロック発振器の周波数と分周比等を設定していた、これ等の設定の安定待ちに時間が掛かり、１回の切り替えに３０ｍｓ程度要していた。
【００５１】
本実施の形態によるテストシステムにおけるＤＤＳ方式では、設定データ転送と回路の切り替え動作に要する時間は１ｍｓ以下であり。この時間の差分がテスト時間の短縮時間になる。
【００５２】
実際のテストプログラムではこの切り替えが多数有り、本実施の形態によるテストシステムでは大幅な時間短縮が出来た。このように、テスト周波数の切り替え時間を短縮する事で、テスト時間を短縮することが出来る。
【００５３】
本実施の形態による半導体集積回路のテストシステムの特徴をまとめると、以下のとおりである。
【００５４】
（１）直接周波数合成方式（ＤＤＳ方式）の発振器を使用し、〜１０ＭＨｚまでのテスト信号の発生と切り替えを短くしている。
【００５５】
（２）基準クロック周波数を高くし、信号品質を確保している。すなわち、出力周波数に比較し、クロック周波数を非常に高くすることで出力信号に含まれるノイズを少なくすることができる。本実施の形態では、テスト信号の最高出力周波数１０ＭＨｚに対し１０００ＭＨｚの基準クロックを使用している。そして、最少でも１００ポイントで波形データを生成している。なお、基準クロックは、テスト信号の最高周波数の１００倍以上であることが好ましい。
【００５６】
（３）アナログ乗算器によりテスト信号の振幅を決定し、出力している。
【００５７】
（４）シリアルＩ／Ｆでテスト信号の波形データを設定している。
【００５８】
（５）ＤＤＳ部の出力に急峻なＬＰＦを置き、不要な高周波成分を除去している。
【００５９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６０】
本発明は、ミクスドシグナルＩＣテスタ、ＡＤＬＳＩテスタなどに有効である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態による半導体集積回路のテストシステムの概略構成を示すブロック図である。
【図２】図１で示したテスト信号発生器の詳細構成例を示すブロック図である。
【図３】図２で示したＤＤＳ部の詳細構成例を示すブロック図である。
【図４】図２で示した乗算器及びＡＭＰの詳細構成例を示すブロック図である。
【図５】（ａ）は図２で示したＬＰＦの詳細構成例を示すブロック図、（ｂ）はそのフィルタ特性を示す図である。
【図６】本発明の一実施の形態によるテストシステムにおいて、シリアルデータ転送によるＤＤＳ部の制御を示すタイミングチャート図である。
【図７】本発明の一実施の形態によるテストシステムにおいて、テストプログラム中に記述されるＤＤＳ部制御プログラムの一例を示す図である。
【図８】本発明の一実施の形態によるテストシステムにおいて、テストパターン中に記述されたＤＤＳ部設定データの一例を示す図である。
【図９】本発明の一実施の形態によるテストシステムにおいて、テスト信号発生器から出力されるテスト信号の周波数切り替えの一例を示す図である。
【図１０】本発明の一実施の形態によるテストシステムにおいて、テスト信号発生器から出力されるテスト信号の振幅変更の一例を示す図である。
【図１１】本発明の前提として検討したテストシステムの構成を示すブロック図である。
【図１２】図１１で示したテストシステムのプログラムの一例を示す図である。
【符号の説明】
【００６２】
１０１，１１０１  テスト信号発生器
１０２  デジタイザ
１０３  ＤＵＴ
１０４，１１０，１１０４  クロック発振器
１０５  ＤＤＳ部
１０６  波形生成部
１０７，１１０９  ＤＡＣ
１０８  ＤＩＧ発振器
１０９  ダウンコンバータ
１１１，１１０５，１１０７  分周器
１１２  ＡＤＣ
１１３  キャプチャメモリ
２０１  シリアル・インターフェイス（ＳｅｒｉａｌＩ／Ｆ）
２０２  ＦＰＧＡ
２０３  ＬＰＦ
２０４  １２ｂｉｔＤＡＣ
２０５  １２ｂｉｔＡＤＣ
２０６  乗算器
２０６ａ  乗算回路
２０７  ＲＭＳ−ＤＣ
２０８，２０８ａ，２０８ｂ，５０１，５０２  ＡＭＰ
２０９  ＡＴＴ
３０１  タイミングおよびコントロール・ロジック部
３０２  コントロールレジスタ
３０３  パワーダウン・ロジック
３０４  周波数アキュムレータ
３０５  位相アキュムレータ
３０６  位相から振幅への変換部
１１０６  ＡＷＧ発振器
１１０８  波形メモリ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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