(57)【要約】【課題】オフリーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供すること。【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が、順に積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６およびゲートトレンチ７が形成されている。ドレイントレンチ６の壁面８および底面の全域を覆い、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る領域には、表面絶縁膜９が形成されている。表面絶縁膜９は、ＳｉＮからなる下層膜１０とＳｉＯ２からなる上層膜１１とが積層された積層膜で形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第３層から前記第２層を貫通して少なくとも前記第１層に達する第１トレンチ、および前記第１、第２および第３層に跨る側壁を有し、前記第１トレンチとは異なる第２トレンチが形成された窒化物半導体積層構造部と、
前記第１トレンチの表面を覆うように形成された少なくとも窒化シリコンを含む表面絶縁膜と、
前記第２トレンチの側壁に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２トレンチの側壁に対向するように形成されたゲート電極と、を含む、窒化物半導体素子。
【請求項２】
前記ゲート絶縁膜が、窒化シリコンと酸化シリコンとの組み合わせからなり、窒化シリコンが前記第２トレンチの側壁に直接接する、請求項１に記載の窒化物半導体素子。
【請求項３】
III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、
前記第３層から前記第２層を貫通して少なくとも前記第１層に達する第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチの表面を覆うように少なくとも窒化シリコンを含む表面絶縁膜を形成する表面絶縁膜形成工程と、
前記第１、第２および第３層に跨る側壁を有する第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチの側壁に、前記第１、第２および第３層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２トレンチの側壁に対向するようにゲート電極を形成するゲート電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項４】
前記第２トレンチ形成工程は、少なくとも前記第１トレンチの表面を覆うように形成された少なくとも窒化シリコンを含むマスクを用いたエッチングにより前記第２トレンチを形成する工程を含み、
前記表面絶縁膜形成工程は、前記第２トレンチの形成に用いられたマスクを含む前記表面絶縁膜を形成する工程である、請求項３に記載の窒化物半導体素子の製造方法。
【請求項５】
前記第３層は、前記窒化物半導体積層構造部の積層界面に平行な頂面を有し、
前記マスクは、前記頂面を覆うように形成され、
前記第２トレンチ形成工程後、前記頂面を覆う前記マスクを残存させる、請求項４に記載の窒化物半導体素子の製造方法。
【請求項６】
前記マスクは、前記第１トレンチの表面に接する窒化シリコン膜を含む、請求項４または５に記載の窒化物半導体素子の製造方法。
【請求項７】
前記第２トレンチ形成工程後、前記マスクの表層部をウェットエッチングする工程をさらに含む、請求項４〜６のいずれか一項に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。
【０００３】
図７は、III族窒化物半導体を用いた、従来の電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタ８０は、サファイア基板８１と、このサファイア基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５からなる、ｎｐｎ構造の積層構造部９３とを備えている。積層構造部９３には、ｎ型ＧａＮ層８５の表面からｎ型ＧａＮ層８３の途中までエッチングされることにより、メサ形状のメサ積層部９２が形成されている。このメサ積層部９２の両側面は、積層構造部９３の積層界面に対して所定の傾斜角度で傾斜した傾斜面９１となっている。メサ積層部９２の表面（傾斜面９１を含む）およびエッチングにより露出したｎ型ＧａＮ層８３の表面には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜８６が形成されている。ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させるコンタクトホールが形成されている。このコンタクトホールから露出したｎ型ＧａＮ層８５上には、ソース電極８８が形成されている。ソース電極８８は、ｎ型ＧａＮ層８５に電気的に接続されることになる。一方、コンタクトホールから露出したｎ型ＧａＮ層８３上には、ドレイン電極８９が形成されている。ドレイン電極８９は、ｎ型ＧａＮ層８３に電気的に接続されることになる。また、ゲート絶縁膜８６上には、傾斜面９１と対向する部分において、ゲート電極８７が形成されている。そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間にポリイミドからなる層間絶縁膜９０が介在されることにより、互いに絶縁されている。
【特許文献１】特開２００３−１６３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電界効果トランジスタ８０において、積層構造部９３の表面におけるソース電極−ドレイン電極間を最短距離で繋ぐ経路の一部であるメサ積層部９２の表面は、ゲート絶縁膜８６で覆われており、前述のように、ゲート絶縁膜８６は、ＳｉＯ２からなる。
ところが、III族窒化物半導体からなる積層構造部９３の表面にＳｉＯ２が接する構造では、界面電荷が多くなる。そのため、トランジスタのオフ状態において、ドレイン電極からソース電極に流れる電流（オフリーク電流）が大きいという問題がある。
【０００５】
そこで、この発明の目的は、オフリーク電流を低減することができる、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第３層から前記第２層を貫通して少なくとも前記第１層に達する第１トレンチ、および前記第１、第２および第３層に跨る側壁を有し、前記第１トレンチとは異なる第２トレンチが形成された窒化物半導体積層構造部と、前記第１トレンチの表面を覆うように形成された少なくとも窒化シリコンを含む表面絶縁膜と、前記第２トレンチの側壁に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２トレンチの側壁に対向するように形成されたゲート電極と、を含む、窒化物半導体素子である。
【０００７】
この構成によれば、ｎ型の第１層、ｐ型不純物を含む第２層およびｎ型の第３層を積層することによって、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。窒化物半導体積層構造部には、第３層から第２層を貫通して少なくとも第１層に達する第１トレンチが形成されている。第１トレンチの表面は、少なくとも窒化シリコンを含む表面絶縁膜により覆われている。また、窒化物半導体積層構造部には、第１〜第３層に跨る側壁を有し、第１トレンチとは異なる第２トレンチが形成されている。第２トレンチの側壁には、第１〜第３層に跨るようにゲート絶縁膜が配置されている。そして、ゲート絶縁膜を挟んで、第２層における第２トレンチの側壁とゲート絶縁膜との界面近傍の部分がチャネル領域を形成し、このチャネル領域にゲート電極が対向している。
【０００８】
このような構成の窒化物半導体素子においては、たとえば、前記第１トレンチ内において前記第１層に電気的に接続されるようにドレイン電極が設けられ、前記窒化物半導体積層構造部において前記第１トレンチおよび前記第２トレンチで挟まれる、前記第１、第２および第３層からなる積層部の第３層に電気的に接続されるようにソース電極が設けられることにより、縦型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタが構成される。なお、ドレイン電極およびソース電極は、第１層および第３層にそれぞれ電気的に接続されていればよく、これらの電極と半導体層との間に組成や不純物濃度の異なる半導体層が２層以上積層されてあってもよい。
【０００９】
このように構成されるＭＩＳ型電界効果トランジスタにおいて、ドレイン電極が第１トレンチ内に設けられているため、窒化物半導体積層構造部の表面におけるソース電極−ドレイン電極間を最短距離で繋ぐ経路には、第１トレンチの表面が含まれている。また、この第１トレンチの表面は、少なくとも窒化シリコンを含む表面絶縁膜により覆われている。そのため、ソース電極−ドレイン電極間の領域における界面電荷を抑制することができるので、オフリーク電流を低減することができる。すなわち、請求項１記載の窒化物半導体素子を用いたトランジスタでは、オフリーク電流を低減することができる。むろん、III族窒化物半導体によって窒化物半導体素子を構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
【００１０】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、ＩｎＮ（窒化インジウム）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、前述のＭＩＳ型電界効果トランジスタの動作について説明する。たとえば、まず、ソース−ドレイン間に、ドレイン電極側が正となるバイアス電圧が与えられる。これにより、第１および第２層の界面のｐｎ接合部には、逆方向電圧が与えられ、その結果、第３層と第１層との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極に対して、ソース電極を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層における第２トレンチの側壁とゲート絶縁膜との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、このＭＩＳ型電界効果トランジスタのトランジスタ動作が実現される。
【００１１】
また、請求項２記載の発明は、前記ゲート絶縁膜が、窒化シリコンと酸化シリコンとの組み合わせからなり、窒化シリコンが前記第２トレンチの側壁に直接接する、請求項１に記載の窒化物半導体素子である。この構造により、第２トレンチの側壁部分の表面が窒化シリコンで覆われるため、窒化物半導体素子におけるゲート部分の界面電荷も抑制することができる。その結果、窒化物半導体素子のオフ時のリーク電流（オフリーク電流）が、界面電荷の存在によって優先的に第２トレンチ表面を流れることを防止することができるので、さらなるリークの低減が可能になる。  
また、請求項３記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、前記第３層から前記第２層を貫通して少なくとも前記第１層に達する第１トレンチを形成する第１トレンチ形成工程と、前記第１トレンチの表面を覆うように少なくとも窒化シリコンを含む表面絶縁膜を形成する表面絶縁膜形成工程と、前記第１、第２および第３層に跨る側壁を有する第２トレンチを形成する第２トレンチ形成工程と、前記第２トレンチの側壁に、前記第１、第２および第３層に跨るようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２トレンチの側壁に対向するようにゲート電極を形成するゲート電極形成工程と、を含む、窒化物半導体素子の製造方法である。この方法により、請求項１記載の窒化物半導体素子を作製することができる。また、たとえば、前記第１トレンチ内において前記第１層に電気的に接続されるようにドレイン電極を形成するドレイン電極形成工程と、前記窒化物半導体積層構造部において前記第１トレンチおよび前記第２トレンチで挟まれる、前記第１、第２および第３層からなる積層部の第３層に電気的に接続されるようにソース電極を形成するソース電極形成工程とをさらに含むことにより、前述のＭＩＳ型電界効果トランジスタを作製することができる。
【００１２】
また、請求項４記載の発明は、前記第２トレンチ形成工程は、少なくとも前記第１トレンチの表面を覆うように形成された少なくとも窒化シリコンを含むマスクを用いたエッチングにより前記第２トレンチを形成する工程を含み、前記表面絶縁膜形成工程は、前記第２トレンチの形成に用いられたマスクを含む前記表面絶縁膜を形成する工程である、請求項３に記載の窒化物半導体素子の製造方法である。
【００１３】
この方法によれば、第２トレンチ形成工程で用いられた少なくとも窒化シリコンを含むマスクが、表面絶縁膜形成工程で形成される表面絶縁膜に含まれる。そのため、第２トレンチ形成工程後に、マスクを除去する工程を省略することができるので、窒化物半導体素子の製造工程を簡略化することができる。さらに、第２トレンチ形成工程前に、第１トレンチの表面が窒化シリコンで覆われているので、第２トレンチの側壁に形成するゲート絶縁膜の種類や膜厚を、第１トレンチの表面絶縁膜に依存せずに決定することができる。
【００１４】
また、請求項５記載の発明は、前記第３層は、前記窒化物半導体積層構造部の積層界面に平行な頂面を有し、前記マスクは、前記頂面を覆うように形成され、前記第２トレンチ形成工程後、前記頂面を覆う前記マスクを残存させる、請求項４に記載の窒化物半導体素子の製造方法である。
たとえば、図７に示す電界効果トランジスタ８０において、メサ積層部９２の表面を覆うゲート絶縁膜８６は、ｎ型ＧａＮ層８５の頂面の縁部（図７において矢印ＡおよびＢで示される部分）における膜厚がそれ以外の部分の膜厚よりも薄くなってしまう。そのため、逆バイアス状態時に、当該部分でブレークダウンを生じ易くなるので、ゲート耐圧が低いという不具合がある。そこで、ゲート絶縁膜８６の膜厚を厚くしてゲート耐圧を向上させる対策が考えられるが、一様に膜厚を厚くすると、ゲート閾値電圧が高くなるという別の不具合を生じる。そのため、ゲート絶縁膜の膜厚を変化させることなく、ゲート耐圧を向上させることができる窒化物半導体素子が望まれる。
【００１５】
請求項５記載の方法によれば、第２トレンチ形成工程の後、第３層の頂面を覆うマスクが残存するので、マスクの厚みを適宜制御することによって、ゲート耐圧を向上させることができる。しかも、このマスクの厚み制御は、ゲート絶縁膜の膜厚制御と関係なく行なえるので、ゲート部分におけるゲート絶縁膜の膜厚が厚くなることもない。さらに、ゲート絶縁膜形成工程が、前記頂面を覆う前記マスクをさらに覆うようにゲート絶縁膜を形成する工程であれば、第３層の頂面を覆う絶縁膜の厚みを、マスクの厚みにゲート絶縁膜の厚みを加えた厚みに嵩増しすることができるので、ゲート耐圧を一層向上させることができる。
【００１６】
また、請求項６記載の発明は、前記マスクは、前記第１トレンチの表面に接する窒化シリコン膜を含む、請求項４または５に記載の窒化物半導体素子の製造方法である。この方法によれば、第１トレンチの表面に接する窒化シリコン膜を含むマスクが、表面絶縁膜形成工程で形成される表面絶縁膜に含まれる。そのため、製造される窒化物半導体素子を用いたトランジスタにおいて、ソース−ドレイン間における界面電荷を一層抑制することができる。
【００１７】
また、請求項７記載の発明は、前記第２トレンチ形成工程後、前記マスクの表層部をウェットエッチングする工程をさらに含む、請求項４〜６のいずれか一項に記載の窒化物半導体素子の製造方法である。マスクの表層部にウェットエッチング処理を施すことにより、マスクの表面を均すことができる。
【発明を実施するための最良の形態】
【００１８】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＭＩＳ型電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１と、この基板１の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部２とを備えている。
【００１９】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部２は、ｎ型ＧａＮ層３（第１層）と、ｐ型ＧａＮ層４（第２層）と、ｎ型ＧａＮ層５（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。窒化物半導体積層構造部２には、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する、断面略台形の、ドレイントレンチ６（第１トレンチ）およびドレイントレンチ６とは異なるゲートトレンチ７（第２トレンチ）が形成されている。これにより、窒化物半導体積層構造部２は、ドレイントレンチ６およびゲートトレンチ７で挟まれる部分が断面略台形（メサ形状）に形成されており、このメサ形状の部分を隔てて、ドレイン電極１２（後述）が形成されるドレイントレンチ６とゲート電極１９（後述）が形成されるゲートトレンチ７とを振り分けている。
【００２０】
ドレイントレンチ６およびゲートトレンチ７は、窒化物半導体積層構造部２において交互にストライプ状に形成されており、ｎ型ＧａＮ層５の表面からドレイントレンチ６の底面までの深さが、ゲートトレンチ７の底面までの深さより深くなるように形成されている。たとえば、ｎ型ＧａＮ層５およびｐ型ＧａＮ層４の膜厚がともに０．５μｍである場合には、ｎ型ＧａＮ層５の表面から、ドレイントレンチ６の底面までの深さは、１．８μｍ〜２．０μｍであり、ゲートトレンチ７の底面までの深さは、１．５μｍ〜１．８μｍである。この電界効果トランジスタにおいて、窒化物半導体積層構造部２は、ゲートトレンチ７を挟んで隣接するドレイントレンチ６に挟まれる部分が、それぞれ単位セルを形成しており、図１では、それらのうち２つを図示して説明している。
【００２１】
ドレイントレンチ６の底面には、ドレイン電極１２が接触して形成されている。ドレイン電極１２は、ｎ型ＧａＮ層３に電気的に接続されることになる。また、ｎ型ＧａＮ層５の頂面には、ソース電極１８が接触して形成されている。ソース電極１８は、ｎ型ＧａＮ層５に電気的に接続されることになる。
ドレイン電極１２およびソース電極１８としては、たとえば、Ｔｉ／Ａｌ（下層／上層）からなる積層構造を適用することができる。その他、ドレイン電極１２およびソース電極１８は、たとえば、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。ドレイン電極１２およびソース電極１８をこのような材料で構成することにより、ドレイン電極１２およびソース電極１８から、これらの電極にバイアス電圧を与えるための配線（図示せず）に対して良好なコンタクトをとることができる。
【００２２】
ドレイントレンチ６の側壁は、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面８を形成している。
窒化物半導体積層構造部２は、基板１の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部２、すなわち、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５は、やはりｃ面（０００１）を主面として積層されることになる。それゆえ、窒化物半導体積層構造部２の積層界面およびｎ型ＧａＮ層５の頂面は、ｃ面（０００１）となる。そのため、窒化物半導体積層構造部２の積層界面を貫通して形成されるドレイントレンチ６は、その壁面８が、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）となるように形成されている。より具体的には、ドレイントレンチ６は、その壁面８が、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となるように形成されている。
【００２３】
ドレイントレンチ６の壁面８および底面の全域（ドレイン電極１２が配置されている部分を除く）を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る領域には、表面絶縁膜９が形成されている。この表面絶縁膜９は、窒化物半導体積層構造部２の表面に接するＳｉＮ（窒化シリコン）からなる下層膜１０と、たとえば、ＳｉＯ２（酸化シリコン）からなる上層膜１１とが積層された積層膜で形成されている。
【００２４】
下層膜１０および上層膜１１は、たとえば、下層膜１０の膜厚が上層膜１１の膜厚より薄くなるように形成されている。たとえば、下層膜１０の膜厚は、５０Å〜５００Åであり、上層膜１１の膜厚は、１０００Å〜５０００Åである。好ましくは、下層膜１０の膜厚が、１００Å〜２００Åであり、上層膜１１の膜厚が、２０００Å〜３５００Åである。また、表面絶縁膜９は、下層膜１０および上層膜１１からなる積層膜全体としては、その膜厚が窒化物半導体積層構造部２の積層方向におけるドレイン電極１２およびソース電極１８の厚みより厚くなるように形成されている。
【００２５】
一方、ゲートトレンチ７の側壁は、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５を挟んでドレイントレンチ６の壁面８に対向し、且つ、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に跨る壁面１３を形成している。ゲートトレンチ７は、窒化物半導体積層構造部２の積層界面を貫通して形成されている。そのため、ゲートトレンチ７の壁面１３は、ドレイントレンチ６の壁面８と同様に、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）、より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となっている。
【００２６】
ゲートトレンチ７の壁面１３および底面の全域を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る領域には、ゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、ゲートトレンチ７の壁面１３および底面に対向する部分が、たとえば、ＳｉＯ２からなる単層膜１５で形成されている。一方、ｎ型ＧａＮ層５の頂面に対向する部分が、たとえば、ＳｉＮからなる下層膜１６と、単層膜１５に連続する、たとえば、ＳｉＯ２からなる上層膜１７とが積層された積層膜で形成されている。
【００２７】
下層膜１６および上層膜１７は、たとえば、前述の下層膜１０および上層膜１１と同じ厚みで形成されている。また、ゲート絶縁膜１４は、下層膜１６および上層膜１７からなる積層膜全体としては、その膜厚がソース電極１８の高さより厚くなるように形成されている。
また、ゲート絶縁膜１４の上には、ゲート絶縁膜１４を挟んで、ゲートトレンチ７の壁面１３および底面の全域ならびにｎ型ＧａＮ層５の頂面におけるゲートトレンチ７の縁部に対向するようにゲート電極１９が形成されている。ゲート電極１９としては、たとえば、Ｐｔ（白金）、Ａｌ（アルミニウム）、Ｎｉ／Ａｕ（ニッケル／金の合金）、Ｎｉ／Ｔｉ／Ａｕ（ニッケル／チタン／金の合金）、Ｐｄ／Ａｕ（パラジウム／金の合金）、Ｐｄ／Ｔｉ／Ａｕ（パラジウム／チタン／金の合金）、Ｐｄ／Ｐｔ／Ａｕ（パラジウム／白金／金の合金）、ポリシリコンなどの導電性材料を適用することができる。
【００２８】
ドレイントレンチ６において、ドレイン電極１２の両側面に接する表面絶縁膜９の端面で挟まれる領域は、ドレイン電極１２に対してコンタクトをとるためのコンタクト開口２０を形成している。一方、ｎ型ＧａＮ層５上において、ソース電極１８の一方側面および他方側面に接する表面絶縁膜９の端面およびゲート絶縁膜１４の端面で挟まれる領域は、ソース電極１８に対してコンタクトをとるためのコンタクト開口２１を形成している。
【００２９】
ｐ型ＧａＮ層４において、ゲートトレンチ７の壁面１３とゲート絶縁膜１４との界面近傍の領域は、ゲート電極１９に対向したチャネル領域２２である。このチャネル領域２２には、ゲート電極１９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層３とｎ型ＧａＮ層５とを導通させる反転層が形成される。
次に上記の電界効果トランジスタの動作について説明する。
【００３０】
ソース電極１８とドレイン電極１２との間には、ドレイン電極１２側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層３とｐ型ＧａＮ層４との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層５とｎ型ＧａＮ層３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。この状態から、ゲート電極１９に対して、ソース電極１８を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、ｐ型ＧａＮ層４のチャネル領域２２には、電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ｎ型ＧａＮ層３とｎ型ＧａＮ層５との間が導通する。こうして、ソース−ドレイン間が導通することになる。これにより、この電界効果トランジスタのトランジスタ動作が実現される。
【００３１】
図２Ａ〜図２Ｈは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１の上に、たとえば、ｃ面（０００１）を成長主面としたＭＯＣＶＤ成長によって、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が順に成長させられる。こうして、基板１上に、ｃ面（０００１）を積層界面とする窒化物半導体積層構造部２が形成される。なお、ｎ型ＧａＮ層３およびｎ型ＧａＮ層５を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層４を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００３２】
次に、図２Ｂに示すように、ドレイントレンチ６が形成される。ドレイントレンチ６は、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面８が切り出されるように、窒化物半導体積層構造部２がストライプ状にエッチングされることにより形成される。このエッチングは、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通して、ｎ型ＧａＮ層３の途中に至る深さまで行なわれる。
【００３３】
より具体的には、たとえば、公知のフォトリソグラフィ技術により、ドレイントレンチ６を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成された後、このフォトレジストをマスクとしてドライエッチングが行なわれる。このドライエッチングは、たとえば、塩素系ガス（たとえば、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４など）を用いて行なわれる。さらに、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたドレイントレンチ６の壁面８および底面を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、ドレイントレンチ６の壁面８および底面を均すことができるので、ダメージの少ない面を得ることができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００３４】
次いで、公知のフォトリソグラフィ技術により、ドレイン電極１２およびソース電極１８を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ドレイン電極１２およびソース電極１８の材料として用いられるメタル（たとえば、ＴｉおよびＡｌ）が、スパッタ法により、Ｔｉ／Ａｌの順にスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ドレイン電極１２およびソース電極１８以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図２Ｃに示すように、ドレイントレンチ６の底面にドレイン電極１２が接触形成されるとともに、ｎ型ＧａＮ層５の頂面にソース電極１８が接触形成される。ドレイン電極１２およびソース電極１８が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ドレイン電極１２とｎ型ＧａＮ層３との接触およびソース電極１８とｎ型ＧａＮ層５との接触が、オーミック接触となる。
【００３５】
続いて、図２Ｄに示すように、ドレイントレンチ６の壁面８および底面の全域ならびにｎ型ＧａＮ層５の頂面を覆うように、ＳｉＮからなる絶縁膜２３が形成される。絶縁膜２３は、たとえば、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴スパッタ）により形成され、また、前述の下層膜１０および下層膜１６と同じ厚みで形成される。これにより、ドレイン電極１２およびソース電極１８は、絶縁膜２３で被覆される。
【００３６】
絶縁膜２３が形成された後には、図２Ｅに示すように、ゲートトレンチ７が形成される。ゲートトレンチ７は、ｎ型ＧａＮ層５上の隣接するソース電極１８間において、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面１３が切り出されるように、窒化物半導体積層構造部２がストライプ状にエッチングされることにより形成される。このエッチングでは、絶縁膜２３がマスクとして用いられ、また、エッチングの深さ（ゲートトレンチ７の深さ）がドレイントレンチ６の深さより浅くなるように制御される。
【００３７】
より具体的には、たとえば、公知のフォトリソグラフィ技術により、ゲートトレンチ７を形成すべき領域に開口部が絶縁膜２３に形成された後、この絶縁膜２３をマスクとしてドライエッチングが行なわれる。ドライエッチングは、たとえば、ドレイントレンチ６の場合と同様に、塩素系ガス（たとえば、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４など）を用いて行なわれる。さらに、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたゲートトレンチ７の壁面１３および底面ならびにマスクとして使用された絶縁膜２３の表層部を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチングには、ＨＦ（フッ酸）やＨＣｌ（塩酸）などを用いることが好ましい。これにより、Ｓｉ系の酸化物やＧａの酸化物などが除去され、ゲートトレンチ７の壁面１３および底面ならびに絶縁膜２３の表面を均すことができるので、ダメージの少ない面を得ることができる。壁面１３のダメージを低減しておくことにより、チャネル領域２２の結晶状態を良好に保つことができ、また、壁面１３とゲート絶縁膜１４との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。
【００３８】
次に、図２Ｆに示すように、マスクとして使用した絶縁膜２３をドレイントレンチ６の壁面８および底面ならびにｎ型ＧａＮ層５の頂面に残存させたまま、たとえば、ＳｉＯ２からなる絶縁膜２４が形成される。この絶縁膜２４は、たとえば、ＥＣＲスパッタにより、絶縁膜２３ならびにゲートトレンチ７の壁面１３および底面の全域を覆うように形成される。また、絶縁膜２４は、前述の単層膜１５と同じ厚みで形成される。
【００３９】
続いて、公知のフォトリソグラフィ技術により、ゲート電極１９を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成される。そして、このフォトレジスト上から、ゲート電極１９の材料として用いられるメタル（たとえば、前述した導電性材料）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極１９以外の部分）がフォトレジストとともにリフトオフされる。これらの操作により、図２Ｇに示すように、壁面１３およびゲートトレンチ７の底面の全域ならびにｎ型ＧａＮ層５の頂面におけるゲートトレンチ７の縁部に対向するゲート電極１９が形成される。
【００４０】
そして、図２Ｈに示すように、絶縁膜２３および絶縁膜２４からなる積層絶縁膜に、ドレイン電極１２およびソース電極１８をそれぞれ露出させるコンタクト開口２０およびコンタクト開口２１が形成される。これらの開口は、たとえば、ＣＦ４（四フッ化炭素）を用いたドライエッチングにより形成される。コンタクト開口２０およびコンタクト開口２１が形成されることにより、絶縁膜２３および絶縁膜２４は、ドレイントレンチ６の壁面８および底面の全域を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る部分が、表面絶縁膜９となる。一方、ゲートトレンチ７の壁面１３および底面の全域を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る部分が、ゲート絶縁膜１４となる。こうして、図１に示す構造の電界効果トランジスタを得ることができる。
【００４１】
なお、基板１上に形成された複数の窒化物半導体積層構造部２は、ゲートトレンチ７を挟んで隣接するドレイントレンチ６に挟まれる部分が、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部２のゲート電極１９、ドレイン電極１２およびソース電極１８は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１２は、隣接する窒化物半導体積層構造部２間で共有することができる。  
以上のように、この実施形態によれば、ドレイントレンチ６の壁面８および底面の全域（ドレイン電極１２が配置されている部分を除く）を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る領域には、表面絶縁膜９が形成されている。また、この表面絶縁膜９を構成するＳｉＮからなる下層膜１０およびＳｉＯ２からなる上層膜１１のうち、下層膜１０が窒化物半導体積層構造部２の表面に接触して形成されている。
【００４２】
下層膜１０が、窒化物半導体積層構造部２の表面におけるソース電極１８とドレイン電極１２との間（ソース−ドレイン間）を最短距離で繋ぐ経路に接触して形成されているので、ソース電極−ドレイン電極間における領域の界面電荷を抑制することができる。その結果、電界効果トランジスタのオフリーク電流を低減することができる。むろん、III族窒化物半導体によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。
また、この下層膜１０は、ゲートトレンチ７を形成する際にマスクとして使用された絶縁膜２３を利用して構成されている。そのため、電界効果トランジスタの製造工程においては、ゲートトレンチ７を形成した後に、マスクを除去する必要がなくなる。これにより、マスクを除去する工程を省略することができるので、電界効果トランジスタの製造工程を簡略化することができる。  また、除去されずに残存する絶縁膜２３は、ｎ型ＧａＮ層５の頂面を覆っており、この絶縁膜２３の上に、さらに絶縁膜２４が形成される。これにより、製造された電界効果トランジスタにおけるゲート絶縁膜１４は、ｎ型ＧａＮ層５の頂面に対向する部分の厚みが、下層膜１６（絶縁膜２３により構成される部分）の厚みに上層膜１７（絶縁膜２４により構成される部分）の厚みを加えた厚みに嵩増しされる。そのため、逆バイアス時に、ｎ型ＧａＮ層５の頂面におけるゲートトレンチ７の縁部（たとえば、図１において矢印Ｃで示される部分）に電界集中が生じたとしても、この電界集中の生じる部分のゲート絶縁膜１４の膜厚が厚いので、この部分でのブレークダウンの発生を抑制することができる。その結果、電界効果トランジスタのゲート耐圧を向上させることができる。
【００４３】
しかも、このようなゲート耐圧の向上は、ゲート絶縁膜１４の厚みを一様に厚くするのではなく、ｎ型ＧａＮ層５の頂面に対向する部分の厚みだけを制御することによって達成される。そのため、ゲート絶縁膜１４におけるチャネル領域２２に対向する部分（単層膜１５）を適切な厚みに制御することにより、ゲート閾値電圧を適切な値にすることもできる。
以上、この発明の一実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
【００４４】
たとえば、上述の実施形態では、窒化物半導体積層構造部２は、少なくともｎ型のIII族窒化物半導体層、ｐ型不純物を含む伝導特性のIII族窒化物半導体層および、ｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５に加え、基板１とｎ型ＧａＮ層３との間にｎ型ＡｌＧａＮ層などが接触して形成される構成であってもよい。
【００４５】
また、上述の実施形態では、ドレイントレンチ６は、ｎ型ＧａＮ層５からｐ型ＧａＮ層４を貫通してｎ型ＧａＮ層３の途中に達する深さで形成されたが、ドレイン電極１２とｎ型ＧａＮ層３とを電気的に接続させることができれば、その深さは特に制限されず、たとえば、基板１とｎ型ＧａＮ層３との間にｎ型ＡｌＧａＮ層がさらに形成される構成においては、ｎ型ＧａＮ層３を貫通してｎ型ＡｌＧａＮ層の途中に達する深さで形成されてもよい。また、ソース電極１８についても、ｎ型ＧａＮ層５とソース電極１８とを電気的に接続させることができれば、ソース電極１８がｎ型ＧａＮ層５に接触していなくてもよく、たとえば、ソース電極１８とｎ型ＧａＮ層５との間にさらにＧａＮ層が介在されてもよい。
【００４６】
また、上述の実施形態では、ドレイン電極１２およびソース電極１８は、それぞれｎ型ＧａＮ層３およびｎ型ＧａＮ層５に電気的に接続されるとしたが、他の実施形態として、ドレイン電極１２とソース電極１８との配置位置を入れ替えた構成を適用することもできる。
また、上述の実施形態では、窒化物半導体積層構造部２を成長させる方法として、ＭＯＣＶＤ成長が適用されたが、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５を成長させることができれば特に限定されず、たとえば、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシャル成長）、ＶＰＥ（Vapor Phase Epitaxy：気相エピタキシャル成長）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長）などの成長方法が適用されてもよい。
【００４７】
さらに、上述の実施形態では、ゲート絶縁膜１４は、ゲートトレンチ７の壁面１３および底面に対向する部分が、たとえば、ＳｉＯ２からなる単層膜１５で形成されているとしたが、たとえば、図３に示すように、ゲートトレンチ７の壁面１３および底面の全域を覆い、さらに、ｎ型ＧａＮ層５の頂面においてソース電極１８に至る領域全てにおいて、窒化物半導体積層構造部２の表面に接するＳｉＮからなる下層膜１６と、ＳｉＯ２からなる上層膜１７とが積層された積層膜で形成されていてもよい。この構造により、ゲートトレンチ７の壁面１３がＳｉＮで覆われるため、電界効果トランジスタにおけるゲート部分の界面電荷も抑制することができる。その結果、電界効果トランジスタのオフ時のリーク電流（オフリーク電流）が、界面電荷の存在によって優先的にゲートトレンチ７の壁面１３を流れることを防止することができるので、さらなるリークの低減が可能になる。
【００４８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００４９】
次に、本発明を実施例および比較例に基づいて説明するが、本発明は以下の実施例によって限定されるものではない。
実施例１
基板上に、ＭＯＣＶＤ法によりｎ型ＧａＮ層（第１層）、ｐ型ＧａＮ層（第２層）およびｎ型ＧａＮ層（第３層）が順に積層されたｎｐｎ積層構造からなるＧａＮ窒化物半導体積層構造を作製した。次いで、このＧａＮ窒化物半導体積層構造に、ｎ型ＧａＮ層（第３層）の表面から、ｐ型ＧａＮ層（第２層）を貫通してｎ型ＧａＮ層（第１層）の途中に至るトレンチを形成した。次いで、このトレンチの底面にドレイン電極（Ｔｉ／Ａｌ積層構造）を形成し、ｎ型ＧａＮ層（第３層）の頂面にソース電極（Ｔｉ／Ａｌ積層構造）を形成した。そして、ソース−ドレイン間において、トレンチの底面および側面ならびにｎ型ＧａＮ層（第３層）の頂面を覆うように、ＳｉＮからなる絶縁膜（膜厚：１００Å）を形成した（図４参照）。
【００５０】
比較例１
ソース−ドレイン間において、トレンチの底面および側面ならびにｎ型ＧａＮ層（第３層）の頂面を覆うように、ＳｉＯ２からなる絶縁膜（膜厚：２０００Å）を形成したこと以外は、実施例１と同様の構成を有するＧａＮ窒化物半導体積層構造を作製した（図４参照）。
【００５１】
リーク電流の測定
実施例１および比較例１のＧａＮ窒化物半導体積層構造について、ソース−ドレイン間に、ドレイン電極側が正となるバイアス電圧（ドレイン電圧）を印加した。このドレイン電圧の値を変化させたときのリーク電流（ドレイン電流）の値を測定した。測定結果を図５に示す。図５に示すように、ドレイン電圧が２０Ｖの場合、実施例１のＧａＮ窒化物半導体積層構造に流れるドレイン電流は、６．８×１０−８Ａであった。一方、比較例１のＧａＮ窒化物半導体積層構造に流れるドレイン電流は、３．６×１０−４Ａであった。また、ドレイン電圧が５０Ｖの場合、実施例１のＧａＮ窒化物半導体積層構造に流れるドレイン電流は、１．９×１０−７Ａであった。一方、比較例１のＧａＮ窒化物半導体積層構造に流れるドレイン電流は、１．８×１０−３Ａであった。これにより、ソース−ドレイン間における絶縁膜がＳｉＮである場合の方が、ＳｉＯ２である場合に比べて、ドレイン電圧を印加したときのリーク電流が小さくなることが確認された。
【００５２】
実施例２
図２Ａ〜２Ｈに示した製造工程に従って、図１に示した構造を有する電界効果トランジスタを作製した。
比較例２
図２Ｅに示した工程後、絶縁膜２３を除去したこと以外は、図２Ａ〜２Ｈに示した製造工程に従って電界効果トランジスタを作製した。これにより、作製された電界効果トランジスタは、図１におけるゲート絶縁膜１４および表面絶縁膜９が、絶縁膜２４によってのみ形成された点において、図１に示した構造を有する電界効果トランジスタと異なる構造を有していた。
【００５３】
ゲート耐圧の測定
実施例２および比較例２の電界効果トランジスタについて、まず、ソース−ドレイン間に、０Ｖのバイアス電圧（ドレイン電圧）を印加した。ドレイン電圧を印加した状態から、ゲート電極に対して、ソース電極を基準電位として正となるバイアス電圧（ゲート電圧）を印加した。このゲート電圧の値を変化させたときのリーク電流（ゲートリーク電流）の値を測定した。測定結果を図６に示す。図６に示すように、ゲート電圧が１０Ｖの場合、実施例２の電界効果トランジスタに流れるゲートリーク電流は、４．９×１０−９Ａであった。一方、比較例２の電界効果トランジスタに流れるゲートリーク電流は、３．３×１０−８Ａであった。また、ゲート電圧が２０Ｖの場合、実施例２の電界効果トランジスタに流れるゲートリーク電流は、５．２×１０−８Ａであった。一方、比較例２の電界効果トランジスタに流れるゲートリーク電流は、１．４×１０−７Ａであった。これにより、ゲートトレンチの形成時に用いたマスクを残存させて、ｎ型ＧａＮ層（図１ではｎ型ＧａＮ層５）の頂面における絶縁膜の厚みを嵩増しした場合（図２Ｅの工程を行なう場合）の方が、嵩増ししない場合に比べて、ゲートリーク電流が小さいことが確認された。また、ゲート耐圧については、実施例２では約４０Ｖであるのに対して、比較例２では３０〜３５Ｖであった。これらより、実施例２における電界効果トランジスタのゲート絶縁膜の方が、耐圧も高く、またリーク電流量も小さい良好な素子が得られることが確認された。
【図面の簡単な説明】
【００５４】
【図１】この発明の一実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図３】図１に示す電界効果トランジスタの変形例を示す図解的な断面図である。
【図４】実施例１および比較例１のＧａＮ窒化物半導体積層構造を示す図解的な断面図である。
【図５】実施例１および比較例１のＧａＮ窒化物半導体積層構造に対するリーク電流測定の結果を示す図である。
【図６】実施例２および比較例２の電界効果トランジスタに対するゲート耐圧測定の結果を示す図である。
【図７】従来の電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００５５】
１    基板
２    窒化物半導体積層構造部
３    ｎ型ＧａＮ層
４    ｐ型ＧａＮ層
５    ｎ型ＧａＮ層
６    ドレイントレンチ
７    ゲートトレンチ
８    壁面
９    表面絶縁膜
１０  下層膜
１１  上層膜
１２  ドレイン電極
１３  壁面
１４  ゲート絶縁膜
１５  単層膜
１６  下層膜
１７  上層膜
１８  ソース電極
１９  ゲート電極
２３  絶縁膜
２４  絶縁膜
【図１】
2008311269.tif 000003
【図２Ａ】
2008311269.tif 000004
【図２Ｂ】
2008311269.tif 000005
【図２Ｃ】
2008311269.tif 000006
【図２Ｄ】
2008311269.tif 000007
【図２Ｅ】
2008311269.tif 000008
【図２Ｆ】
2008311269.tif 000009
【図２Ｇ】
2008311269.tif 000010
【図２Ｈ】
2008311269.tif 000011
【図３】
2008311269.tif 000012
【図４】
2008311269.tif 000013
【図５】
2008311269.tif 000014
【図６】
2008311269.tif 000015
【図７】
2008311269.tif 000016