(57)【要約】【課題】システムに悪影響を及ぼす意図しないトランザクションが発行された場合においても、システムのフェイルセーフを図れるようにする。【解決手段】マスタデバイス１１Ａ及び１１Ｂと、スレーブデバイス１２Ａ及び１２Ｂと、これらのデバイスを相互に接続する相互接続バス１４とを具備するオンチップバスシステムにおいて、カレントトランザクションの種別を判定する判定回路１４６と、アドレスマップに依存しないスレーブ応答専用に設けられた無効化スレーブ１５を備え、判定回路１４６においてカレントトランザクションが予め設定しておいた種別と一致すると判定された場合、無効化スレーブ１５によるスレーブ応答を行い、当該カレントトランザクションを特定のスレーブデバイスにアクセスすることなく無効化する制御を行うようにする。【選択図】図２
2008040895.tif 000002
【特許請求の範囲】
【請求項１】
マスタデバイスと、スレーブデバイスと、前記マスタデバイスと前記スレーブデバイスとを相互に接続する接続バスとを具備するオンチップバスシステムであって、
前記スレーブデバイスを選択するスレーブ選択手段と、
少なくとも、カレントトランザクションの種別を判定する判定手段と、
アドレスマップに依存しないスレーブ応答専用に設けられたスレーブ応答手段と、
前記判定手段においてカレントトランザクションが予め設定しておいた種別と一致すると判定された場合、前記スレーブ応答手段によるスレーブ応答を行わせ、当該カレントトランザクションを特定の前記スレーブデバイスにアクセスすることなく無効化する制御を行う制御手段と
を有することを特徴とするオンチップバスシステム。
【請求項２】
前記判定手段には、予め設定されている前記マスタデバイスに係る情報、トランザクションアドレスに係る情報、並びに、ライトアクセス及びリードアクセスに係る情報を記憶する記憶手段が設けられており、
前記判定手段は、前記カレントトランザクションと前記記憶手段に記憶されている情報とを比較することにより、当該カレントトランザクションの種別を判定することを特徴とする請求項１に記載のオンチップバスシステム。
【請求項３】
前記記憶手段に記憶されている情報は、プログラマブルに設定可能な情報であることを特徴とする請求項２に記載のオンチップバスシステム。
【請求項４】
前記制御手段による前記カレントトランザクションの無効化が行われた際に、当該無効化に係る通知を行う通知手段を更に有することを特徴とする請求項１乃至３のいずれか１項に記載のオンチップバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタデバイスと、スレーブデバイスと、これらのデバイスを相互に接続する接続バスとを具備するオンチップバスシステムに関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩで使用するオンチップバスシステムにおいて、複数のマスタデバイスと複数のスレーブデバイスを搭載して、相互に接続したオンチップバスを用いたシステムが主流である（例えば、下記の特許文献１参照）。
【０００３】
このオンチップバスシステムでは、全てのスレーブデバイスが特定のアドレスにマッピングされており、特定のスレーブデバイスにアクセスするためには、各マスタデバイスがスレーブデバイスに対応したアドレスを指定することになる。反対に、全てのスレーブデバイスは、通常、マスタデバイスの種類やカレントトランザクションの内容に関わらず、任意のマスタデバイスからアクセスされる。このため、マスタデバイスからアクセス要求があれば、必ず要求されたマスタデバイスに対してスレーブ応答を返す必要がある。
【０００４】
図５は、一般的なオンチップバスシステムの概略構成を示す図である。ここでは、説明を容易にするために、マスタデバイスとスレーブデバイスが各々２個構成された場合について示している。
【０００５】
オンチップバスシステム２０には、マスタデバイスとして、中央演算処理装置（ＣＰＵ）１１Ａと、ＤＭＡコントローラ（ＤＭＡＣ）１１Ｂが構成されている。また、オンチップバスシステム２０には、スレーブデバイスとして、メモリコントローラ（ＭＥＭＣ）１２Ａと、プログラマブルＩＯ（ＰＩＯ）１２Ｂが構成されている。更に、オンチップバスシステム２０には、これらのマスタデバイスとスレーブデバイスとを相互に接続する相互接続バス１３が構成されている。
【０００６】
図６は、一般的なオンチップバスシステムにおける相互接続バス１３の概略構成を示す図である。ここでは一例として、アドレス及びデータを共通バスによりデータ通信を行うユニファイドバスを示している。
【０００７】
ＣＰＵ１１Ａ及びＤＭＡＣ１１Ｂから出力されたアドレス０とアドレス１、制御信号０と制御信号１、ライトデータ０とライトデータ１は、それぞれ相互接続バス１３内のセレクタ１３１〜１３３により選択されて、ＭＥＭＣ１２Ａ及びＰＩＯ１２Ｂに入力される。
【０００８】
また、ＭＥＭＣ１２Ａ及びＰＩＯ１２Ｂから出力されるリードデータ０とリードデータ１、スレーブ応答０とスレーブ応答１は、それぞれ相互接続バス１３内のセレクタ１３４及び１３５により選択されて、ＣＰＵ１１Ａ及びＤＭＡＣ１１Ｂに入力される。
【０００９】
ここで前述した各セレクタ１３１〜１３５は、オンチップバスシステム２０内のバス調停回路（不図示）が選択するものとする。
【００１０】
セレクタ１３１で選択されたアドレスは、相互接続バス１３内のアドレスデコーダ１３６により予め定められたアドレスマップに従ってデコードされて選択信号０と選択信号１として、それぞれＭＥＭＣ１２ＡとＰＩＯ１２Ｂに入力される。
【００１１】
以下、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して、ライトアクセスする場合の動作について説明する。
【００１２】
最初に、ＣＰＵ１１Ａは、ＭＥＭＣ１２Ａでマッピングされている所望のアドレス０、ライト用の制御信号０及びライトデータ０を発行する。ここで発行されたアドレス０、制御信号０及びライトデータ０は、それぞれ相互接続バス１３内のセレクタ１３１〜１３３により選択されて、ＭＥＭＣ１２ＡとＰＩＯ１２Ｂに入力される。ここで、オンチップバスシステム２０内のバス調停回路（不図示）は、ＣＰＵ１１Ａを選択している。
【００１３】
一方、選択されたアドレスは、相互接続バス１３内のアドレスデコーダ１３６により予め定められたアドレスマップに従ってデコードされて、選択信号０をアサートする。
【００１４】
ＭＥＭＣ１２Ａは、選択信号０がアサートされると自己に対してスレーブアクセスが行われたことを認識し、入力されているアドレス、制御信号を取り込んで一旦アドレスをメモリの物理アドレスに変換した後、ライトデータをメモリの物理アドレスに書き込む。
【００１５】
その後、ＭＥＭＣ１２Ａは、スレーブアクセスが正常終了したことを通知するためにスレーブ応答０を返信する。ここで、返信されたスレーブ応答０は、相互接続バス１３内のセレクタ１３５により選択されて、ＣＰＵ１１ＡとＤＭＡＣ１１Ｂに入力される。ここで、オンチップバスシステム２０内のバス調停回路（不図示）は、ＭＥＭＣ１２Ａを選択している。
【００１６】
ＣＰＵ１１Ａは、スレーブ応答が返信されることによりライトアクセスが正常に終了したことを認識して、一連のライトアクセスを完了させる。ＤＭＡＣ１１ＢがＭＥＭＣ１２Ａに対してアクセスする場合、及び、ＣＰＵ１１ＡとＤＭＡＣ１１ＢがＰＩＯ１２Ｂに対してアクセスする場合も同様である。
【００１７】
【特許文献１】特開２００６−１６４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述した従来技術では、全てのスレーブデバイスは、通常、マスタデバイスの種類やカレントトランザクションの内容に関わらず、任意のマスタデバイスからアクセスされる。この場合、スレーブデバイスは、マスタデバイスからアクセス要求があれば、要求されたマスタデバイスに対して必ずスレーブ応答を返す必要がある。
【００１９】
このため、特定のマスタデバイスにおいて意図しないライトトランザクションを発行する不具合が生じた場合には、通常、スレーブデバイス側でライトプロテクトしてその書き込みを無効化する、又は、その特定のアドレスを予約領域としてファームウエアで使用しないようにする必要がある。
【００２０】
しかしながら、全てのスレーブデバイスがライトプロテクション機能を実装しているとは限らないため、汎用的にこれを回避することは非常に困難である。また、意図しないトランザクションが未実装領域に対するものであった場合、バスエラーあるいは最悪バスフリーズが発生するため、ファームウエアでの対応も非常に困難であるといった問題があった。
【００２１】
即ち、従来技術では、ハードウエアの不具合により、特定のマスタデバイスがシステムに悪影響を及ぼす意図しないトランザクションを発行した場合に、システムのフェイルセーフを図ることが困難であった。
【００２２】
本発明は前述の問題点にかんがみてなされたものであり、システムに悪影響を及ぼす意図しないトランザクションが発行された場合においても、システムのフェイルセーフを図ることを実現するオンチップバスシステムを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は前述した目的を達成するために、マスタデバイスと、スレーブデバイスと、前記マスタデバイスと前記スレーブデバイスとを相互に接続する接続バスとを具備するオンチップバスシステムであって、前記スレーブデバイスを選択するスレーブ選択手段と、少なくとも、カレントトランザクションの種別を判定する判定手段と、アドレスマップに依存しないスレーブ応答専用に設けられたスレーブ応答手段と、前記判定手段においてカレントトランザクションが予め設定しておいた種別と一致すると判定された場合、前記スレーブ応答手段によるスレーブ応答を行わせ、当該カレントトランザクションを特定の前記スレーブデバイスにアクセスすることなく無効化する制御を行う制御手段とを有するオンチップバスシステム等を提供する。
【発明の効果】
【００２４】
本発明によれば、システムに悪影響を及ぼす意図しないトランザクションが発行された場合においても、そのアクセス対象を特定のアドレスにマッピングされていない特別な無効化スレーブに変更することにより、そのトランザクションを無効化して、システムのフェイルセーフを図ることが可能となる。
【００２５】
一般に、ＤＭＡコントローラなどの特定のマスタデバイスでは、特定のアドレス領域に対してのみデータ転送を行うため、事前にファームウエアで有効なアドレス領域等のトランザクションの種別を指定しておくことで、指定したトランザクション以外の意図しないトランザクションが発行されても別段対応する必要がなくなる。また、全てのマスタデバイスとスレーブデバイスとで共通に使用することができるため、より汎用的に前述した不具合に対応することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照しながら、本発明の実施形態について説明する。
【００２７】
図１は、本発明の実施形態に係るオンチップバスシステムの概略構成を示す図である。ここでは、説明を容易にするために、マスタデバイスとスレーブデバイスが各々２個構成された場合について示している。
【００２８】
本実施形態のオンチップバスシステム１０には、マスタデバイスとして、中央演算処理装置（ＣＰＵ）１１Ａと、ＤＭＡコントローラ（ＤＭＡＣ）１１Ｂが構成されている。また、オンチップバスシステム２０には、スレーブデバイスとして、メモリコントローラ（ＭＥＭＣ）１２Ａと、プログラマブルＩＯ（ＰＩＯ）１２Ｂが構成されている。更に、本実施形態のオンチップバスシステム１０には、特定のアドレスにマッピングされていないスレーブ応答専用に設けられた無効化スレーブ（スレーブ応答手段）１５が構成されている。そして、オンチップバスシステム１０には、上述したマスタデバイス及びスレーブデバイス、並びに、無効化スレーブ１５とを相互に接続する相互接続バス１４が構成されている。
【００２９】
図２は、本発明の実施形態に係るオンチップバスシステムにおける相互接続バス１４の概略構成を示す図である。ここでは一例として、アドレス及びデータを共通バスによりデータ通信を行うユニファイドバスを示している。しかしながら、本発明に係る接続バスにおいては、このユニファイドバスに限られない。
【００３０】
ＣＰＵ１１Ａ及びＤＭＡＣ１１Ｂから出力されたアドレス０とアドレス１、制御信号０と制御信号１、ライトデータ０とライトデータ１は、それぞれ相互接続バス１４内のセレクタ１４１〜１４３により選択されて、ＭＥＭＣ１２Ａ及びＰＩＯ１２Ｂに入力される。
【００３１】
また、ＭＥＭＣ１２Ａ及びＰＩＯ１２Ｂから出力されるリードデータ０とリードデータ１は、相互接続バス１４内のセレクタ１４４により選択されて、ＣＰＵ１１Ａ及びＤＭＡＣ１１Ｂに入力される。更に、ＭＥＭＣ１２Ａ、ＰＩＯ１２Ｂ及び無効化スレーブ１５からそれぞれ出力されるスレーブ応答０、スレーブ応答１及びスレーブ応答２は、相互接続バス１４内のセレクタ１４５により選択されて、ＣＰＵ１１Ａ及びＤＭＡＣ１１Ｂに入力される。
【００３２】
ここで前述した各セレクタ１４１〜１４５は、オンチップバスシステム１０内のバス調停回路（不図示）が選択するものとする。
【００３３】
判定回路１４６は、予め定められたアドレスマップ、予め設定したトランザクションの種別及びカレントトランザクションの内容を比較して、それぞれの一致を判定し、判定結果信号を出力する。セレクタ１４１で選択されたアドレスは、相互接続バス１４内のアドレスデコーダ１４７により、判定回路１４６による判定結果信号に従ってデコードされる。そして、アドレスデコーダ１４７から選択信号０、選択信号１及び選択信号２として、それぞれＭＥＭＣ１２Ａ、ＰＩＯ１２Ｂ及び無効化スレーブ１５に入力される。
【００３４】
図３は、本発明の実施形態に係るオンチップバスシステムに用いるアドレスマップの一例を示す模式図である。また、図４は、判定回路１４６の概略構成を示す図である。
【００３５】
最初に、判定回路１４６の動作について説明する。
図４に示すように、判定回路１４６は、レジスタとして、アドレスレジスタ６１及びアドレスマスクレジスタ６２、マスタＩＤレジスタ６３及びマスタＩＤマスクレジスタ６４、並びに、ＷＲ／ＲＤレジスタ６５及びＷＲ／ＲＤマスクレジスタ６６を備えている。これらのレジスタの値は、例えば、ＣＰＵ１１Ａによりプログラマブルに設定可能である。ここでは、説明を容易にするために、判定回路１４６には、各レジスタをそれぞれ１セット分しか示していないが、複数セット分を備えるようにしても良いし、また、その構成もこれに限られない。
【００３６】
更に、判定回路１４６には、比較器６７ａ〜６７ｃ及び判定器６８が設けられており、判定器６８からは、前述した判定結果信号がアドレスデコーダ１４７に送られる。
【００３７】
相互接続バス１４内のセレクタ１４１により選択されたアドレスは、カレントアドレスとしてアドレスマスクレジスタ６２により有効なビット以外をマスクされた後、アドレスレジスタ６１の値と比較される。
【００３８】
具体的には、アドレスレジスタ６１に０ｘ１０００＿００００、アドレスマスクレジスタ６２に０ｘＦＦＦＦ＿００００を設定することで、０ｘ１０００＿００００番地から０ｘ１０００＿ＦＦＦＦ番地の４Ｋバイト空間が有効なアドレス領域として認識される。即ち、カレントアドレスの値が、前記４Ｋバイト空間内の値であれば、比較器６７ａは一致であると判断する。
【００３９】
相互接続バス１４内のセレクタ１４２により選択された制御信号の１つであるマスタＩＤは、カレントマスタＩＤとしてマスタＩＤマスクレジスタ６４によりマスクされた後、マスタＩＤレジスタ６３の値と比較される。
【００４０】
具体的には、マスタＩＤレジスタ６３に１０、マスタＩＤマスクレジスタ６４に１０を設定することで、マスタデバイス１（ＤＭＡＣ１１Ｂ）のみが有効であると認識される。ここで、ビット０がマスタデバイス０（ＣＰＵ１１Ａ）に対応し、ビット１がマスタデバイス１に対応するものとする。即ち、カレントトランザクションがマスタデバイス１からのものであれば、比較器６７ｃは一致であると判断する。また、仮に、マスタＩＤマスクレジスタ６４に００を設定することで、常に全てのマスタデバイスが有効であると認識される。
【００４１】
同様に、相互接続バス１４内のセレクタ１４２により選択された制御信号の１つであるＷＲ／ＲＤ信号は、カレントＷＲ／ＲＤ信号としてＷＲ／ＲＤマスクレジスタ６６によりマスクされた後、ＷＲ／ＲＤレジスタ６５の値と比較される。
【００４２】
具体的には、ＷＲ／ＲＤレジスタ６５に１０、ＷＲ／ＲＤマスクレジスタ６６に１０を設定することで、ライトトランザクションのみが有効であると認識される。ここで、ビット０がライトトランザクションに対応し、ビット１がリードトランザクションに対応するものとする。即ち、カレントトランザクションがライトトランザクションであれば、比較器６７ｃは一致であると判断する。また、仮に、ＷＲ／ＲＤマスクレジスタ６６に００を設定することで、常にライトトランザクションとリードトランザクションの両方が有効であると認識される。
【００４３】
最後に、アドレス用の比較器６７ａが不一致、マスタＩＤ用の比較器６７ｂとＷＲ／ＲＤ用の比較器６７ｃが一致していれば、判定回路１４６（判定器６８）は、判定結果信号をアサートする。即ち、前述した設定によれば、カレントトランザクションがマスタデバイス１による０ｘ１０００＿００００番地から０ｘ１０００＿ＦＦＦＦ番地の４Ｋバイト空間以外へのライトトランザクションの場合にアサートされる。
【００４４】
次に、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して、ライトアクセスする場合の動作について説明する。
【００４５】
ここで、判定回路１４６のアドレスレジスタ６１に０ｘ１０００＿００００、アドレスマスクレジスタ６２に０ｘＦＦＦＦ＿００００、マスタＩＤレジスタ６３とマスタＩＤマスクレジスタ６４に１０、ＷＲ／ＲＤレジスタ６５とＷＲ／ＲＤマスクレジスタ６６に１０が、予めＣＰＵ１１Ａによってそれぞれ設定されているものとする。即ち、この場合、判定回路１４６は、カレントトランザクションがマスタデバイス１による０ｘ１０００＿００００番地から０ｘ１０００＿ＦＦＦＦ番地の４Ｋバイト空間以外へのライトトランザクションの場合に判定結果信号をアサートする。
【００４６】
最初に、ＣＰＵ１１Ａは、ＭＥＭＣ１２Ａがマッピングされている所望のアドレス０、ライト用の制御信号０及びライトデータ０を発行する。ここで発行されたアドレス０、制御信号０及びライトデータ０は、それぞれ相互接続バス１４内のセレクタ１４１〜１４３により選択されて、ＭＥＭＣ１２ＡとＰＩＯ１２Ｂに入力される。ここで、オンチップバスシステム１０内のバス調停回路（不図示）は、ＣＰＵ１１Ａを選択している。
【００４７】
一方、判定回路１４６は、カレントトランザクションがマスタデバイス０（ＣＰＵ１１Ａ）からのアクセスであるため、判定結果信号をディアサートする。そして、選択されたアドレスは、相互接続バス１４内のアドレスデコーダ１４７により、予め定められたアドレスマップのみに従ってデコードされて選択信号０をアサートする。
【００４８】
ＭＥＭＣ１２Ａは、選択信号０がアサートされると自己に対してスレーブアクセスが行われたことを認識し、入力されているアドレス、制御信号を取り込んで一旦アドレスをメモリの物理アドレスに変換した後、ライトデータをメモリの物理アドレス上に書き込む。
【００４９】
その後、ＭＥＭＣ１２Ａは、スレーブアクセスが正常終了したことを通知するためにスレーブ応答０を返信する。ここで、返信されたスレーブ応答０は、相互接続バス１４内のセレクタ１４５により選択されて、ＣＰＵ１１ＡとＤＭＡＣ１１Ｂに入力される。ここで、オンチップバスシステム１０内のバス調停回路（不図示）は、ＭＥＭＣ１２Ａを選択している。
【００５０】
ＣＰＵ１１Ａは、スレーブ応答が返信されることによりライトアクセスが正常に終了したことを認識して、一連のライトアクセスを完了させる。
【００５１】
次に、ＤＭＡＣ１１ＢがＭＥＭＣ１２Ａに対して、ライトアクセスする場合の動作について説明する。ここで、判定回路１４６の各レジスタ６１〜６６の値は、前述の値と同じである。
【００５２】
通常、ＤＭＡＣ１１Ｂは、特定のアドレス領域に対してのみデータ転送を行う。ここでは、ＤＭＡＣ１１Ｂは、外部入力デバイス（不図示）から入力されたデータを、ＭＥＭＣ１２Ａの０ｘ１０００＿００００番地から０ｘ１０００＿ＦＦＦＦ番地の４Ｋバイト空間にデータ転送を行うものとする。
【００５３】
まず、ＤＭＡＣ１１Ｂが前記４Ｋバイト空間内にデータ転送を行う動作は、判定回路１４６が判定結果信号をディアサートするため、動作としてはＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して行うライトアクセスと同様である。
【００５４】
続いて、ハードウエアの不具合により、ＤＭＡＣ１１Ｂが前記４Ｋバイト空間以外のアドレス領域に意図しないトランザクションを発行する場合の動作について説明する。ここでは、例えば、ＤＭＡＣ１１Ｂがアドレス０ｘ００００＿００００番地に意図しないライトアクセスを発行する場合である。
【００５５】
この場合、判定回路１４６は、カレントトランザクションが予め設定したトランザクションと一致するため、判定結果信号をアサートする。続いて、アドレスデコーダ１４７は、判定結果信号がアサートされたことにより、アドレスの値に関わらず、選択信号２をアサートする。
【００５６】
この際、無効化スレーブ１５は、選択信号２がアサートされたことにより無効なスレーブアクセスが行われたことを認識して、ＭＥＭＣ１２Ａの替わりにスレーブアクセスが終了したことを通知するためにスレーブ応答２を返信する。この際、返信されたスレーブ応答２は、相互接続バス１４内のセレクタ１４５により選択されて、ＣＰＵ１１ＡとＤＭＡＣ１１Ｂに入力される。ここで、セレクタ１４５は、判定回路１４６からの判定結果信号がアサートされた時のみ、無効化スレーブ１５を選択するものとする。
【００５７】
ＣＰＵ１１Ａは、スレーブ応答２が返信されることで、ライトアクセスが正常に終了したと認識して、一連のライトアクセスを完了させる。
【００５８】
本実施形態では、予めアドレスマップにマッピングされていない特別な無効化スレーブ１５を設けており、意図しないトランザクションが発行された際に、当該無効化スレーブ１５を選択することで、そのトランザクションを無効化するようにしている。これにより、本実施形態によれば、システムに悪影響を及ぼす意図しないトランザクションが発行された場合においても、システムのフェイルセーフを図ること可能となる。
【００５９】
なお、本実施形態においては、更に、無効化アクセスが検出された際に、割り込み信号を生成する制御手段を設け、ＣＰＵ１１Ａに無効化アクセスの検知を通知する形態も適用できる。
【００６０】
前述した本実施形態に係るオンチップバスシステムを構成する図１、図３及び図４の各手段、並びに当該オンチップバスシステムによる制御方法の各ステップは、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【００６１】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体を用いることができる。また、この際の通信媒体としては、光ファイバ等の有線回線や無線回線などが挙げられる。
【００６２】
また、コンピュータが供給されたプログラムを実行することにより本実施形態に係るオンチップバスシステムの機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して本実施形態に係るオンチップバスシステムの機能が実現される場合や、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本実施形態に係るオンチップバスシステムの機能が実現される場合も、かかるプログラムは本発明に含まれる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係るオンチップバスシステムの概略構成を示す図である。
【図２】本発明の実施形態に係るオンチップバスシステムにおける相互接続バスの概略構成を示す図である。
【図３】本発明の実施形態に係るオンチップバスシステムに用いるアドレスマップの一例を示す模式図である。
【図４】判定回路の概略構成を示す図である。
【図５】一般的なオンチップバスシステムの概略構成を示す図である。
【図６】一般的なオンチップバスシステムにおける相互接続バスの概略構成を示す図である。
【符号の説明】
【００６４】
１０  オンチップバスシステム
１１Ａ  中央演算処理装置（ＣＰＵ）
１１Ｂ  ＤＭＡコントローラ（ＤＭＡＣ）
１２Ａ  メモリコントローラ（ＭＥＭＣ）
１２Ｂ  プログラマブルＩＯ（ＰＩＯ）
１４  相互接続バス
１５  無効化スレーブ
６１  アドレスレジスタ
６２  アドレスマスクレジスタ
６３  マスタＩＤレジスタ
６４  マスタＩＤマスクレジスタ
６５  ＷＲ／ＲＤレジスタ
６６  ＷＲ／ＲＤマスクレジスタ
６７ａ〜６７ｃ  比較器
６８  判定器
１４１〜１４５  セレクタ
１４６  判定回路
１４７  アドレスデコーダ
【図１】
2008040895.tif 000003
【図２】
2008040895.tif 000004
【図３】
2008040895.tif 000005
【図４】
2008040895.tif 000006
【図５】
2008040895.tif 000007
【図６】
2008040895.tif 000008