(57)【要約】      （修正有）【課題】書込み状態と消去状態の読出し電流の差である読み出しウィンドウを大きくとることができて、１デバイスにつき２ビット以上の記憶容量を有する信頼性の高いＮＲＯＭ等の半導体記憶装置を提供する。【解決手段】ｐ型の半導体層１０１には、チャネル領域１０８の中央部に、左右のｎ型の拡散領域１０６，１０７とは異なるｐ型の不純物の濃度が極大となる高濃度領域１０９が斜めイオン注入により形成されている。半導体層１０１上には、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、および第二の絶縁膜１０４を有しており、さらに、その上側に、ポリシリコン等よりなるゲート電極１０５を有する。【選択図】図１
2008016473.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上に形成された電荷蓄積機能を有する絶縁膜と、
上記絶縁膜上に形成されたゲート電極と
を備え、
上記半導体層には、
上記ゲート電極の下側にチャネル領域と、
上記チャネル領域の両側のそれぞれに第１導電型の拡散領域と、
上記チャネル領域の中央部に上記拡散領域とは異なる第２導電型の不純物の濃度が極大となる高濃度領域とが、形成されていることを特徴とする半導体記憶装置。
【請求項２】
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに形成されると共に、電荷蓄積機能を有する絶縁膜を含むゲート側壁体と
を備え、
上記半導体層には、
上記ゲート電極の下側にチャネル領域と、
上記チャネル領域の両側のそれぞれに第１導電型の拡散領域と、
上記チャネル領域の中央部に上記拡散領域とは異なる第２導電型の不純物の濃度が極大となる高濃度領域とが、形成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記半導体層は、上記拡散領域とは異なる第２導電型のウェル領域を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
上記第２導電型は、ｎ型であり、
上記第２導電型の不純物は、少なくとも砒素を含むことを特徴とする半導体記憶装置。
【請求項５】
半導体層上に電荷蓄積機能を有する絶縁膜を形成する工程と、
上記絶縁膜上にゲート電極を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに、電荷蓄積機能を有する絶縁膜を含むゲート側壁体を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項５または６に記載の半導体記憶装置の製造方法において、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物が上記半導体層へ注入される際の注入深度Rpおよび注入深度標準偏差ΔRpが、
上記ゲート電極のゲート長Ｌ、および、上記第２導電型の不純物の上記注入角度θに対し、
Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ
となるような、上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項８】
半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに、電荷蓄積機能を有する絶縁膜を含むゲート側壁体を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート側壁体の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート側壁体の少なくとも一方の側面側から上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の半導体記憶装置の製造方法において、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物が上記半導体層へ注入される際の注入深度Rpおよび注入深度標準偏差ΔRpが、
上記ゲート電極のゲート長Ｌ、上記ゲート側壁体の幅Ｌｓｗ、および、上記第２導電型の不純物の上記注入角度θに対し、
Ｌ／２＋Ｌｓｗ  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ＋Ｌｓｗ
となるような、上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項５または８に記載の半導体記憶装置の製造方法において、
上記第１導電型の拡散領域を形成する工程は、上記ゲート電極または上記ゲート側壁体を形成した後に、上記第１導電型の拡散領域を形成するための不純物を上記半導体層に注入して、上記第１導電型の拡散領域を形成するための第１のアニール処理を行い、
上記高濃度領域を形成する工程は、上記第１導電型の拡散領域を形成した後に、上記第２導電型の不純物を注入して、第２のアニール処理を行うことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項１０に記載の半導体記憶装置の製造方法において、
上記第２のアニール処理は、上記第１のアニール処理よりも低温で行うことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項５、６ないし８の何れか一つに記載の半導体記憶装置の製造方法において、
上記第２導電型は、ｎ型であり、
上記第２導電型の不純物は、少なくとも砒素を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項５、６ないし８の何れか一つに記載の半導体記憶装置の製造方法において、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の一方の側面側から上記半導体層に注入する前または後に、
第１導電型の不純物を、上記第２導電型の不純物の上記注入角度よりも小さい角度で、上記ゲート電極または上記ゲート側壁体の上記一方の側面側から上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項５、６ないし８の何れか一つに記載の半導体記憶装置の製造方法において、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の両方の側面側から上記半導体層に注入することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、より具体的には、電荷を蓄積する機能を有する絶縁膜を有し、１デバイスにつき２ビット以上の記憶容量を有する半導体記憶装置、および、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
以下、不揮発性記憶装置の一つである、例えば、特許文献１（特開２００１−１５６１８９号公報）のＮＲＯＭ（窒化物含有の、プログラム可能な読み取り専用メモリ）について、図１０〜図１５を用いて説明する。これらの図は概略を表す模式図である。
【０００３】
図１０は、従来のＮＲＯＭの断面構造図である。ＮＭＯＳＦＥＴの形成に準じてこれを形成した場合を示す。この場合のＮＲＯＭは、ｐ型半導体基板２０１上に第一の絶縁膜２０２、電荷蓄積絶縁膜２０３、第二の絶縁膜２０４、ゲート電極２０５を有している。一般にはそれぞれ、半導体基板２０１としてはシリコン基板、第一の絶縁膜２０２および第二の絶縁膜２０４としてはシリコン酸化膜、電荷蓄積絶縁膜２０３としてはシリコン窒化膜、ゲート電極２０５としてはポリシリコン膜がしばしば用いられる。これらは周知の方法、すなわち、第一の絶縁膜２０２は半導体基板２０１表面の熱酸化によって、また、電荷蓄積絶縁膜２０３、第二の絶縁膜２０４およびゲート電極２０５は化学気相成長法（ＣＶＤ法）によって形成され、さらに、リソグラフィおよびドライエッチングによって加工される。ゲート電極２０５の両側には、その一部をゲート電極２０５とオーバーラップする形で、イオン注入および活性化アニールによって形成された、ｎ型の左右の拡散領域２０６、２０７を有する。これら拡散領域２０６、２０７の間に電位差を設けた状態で、ゲート電極２０５へ正電圧を印加することにより、ゲート電極２０５下のチャネル領域２０８を介して左右の拡散領域２０６、２０７の間に電流が流れる。なお、左右の拡散領域２０６、２０７と、チャネル領域２０８の境界部に、図示しないが、ウェルよりもｐ型不純物濃度の濃いポケット注入領域（ハロー注入領域）が設けられることもある。
【０００４】
本メモリの書き込みおよび読み出し動作を図１１、図１２および図１３を用いて説明する。図１１は、書き込みメカニズムの概略図である。書き込みの際には、右側の拡散領域２０７とゲート電極２０５に、正の高いプログラミング電圧を印加する。この時、通常のＭＯＳＦＥＴ動作と同様に、チャネル領域２０８に反転層２１１が形成され、左側の拡散領域２０６をソース、右側の拡散領域２０７をドレインとして、ソースからドレインへ電子が流れるが、反転層２１１が右側の拡散領域２０７近傍でピンチオフするため、右側の拡散領域２０７近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極２０５に引っ張られて紙面上方向へ走り、電荷蓄積絶縁膜２０３へトラップされる。この膜は絶縁膜であるため、トラップされた電子２１２は膜中をほとんど移動せず、右側の拡散領域２０７端付近の上に局在することになる。
【０００５】
図１２は、読み出しメカニズムを説明した概略図である。書き込みの際には上述のように右側の拡散領域２０７へ正電圧を印加したが、読み出しの際には、逆に左側の拡散領域２０６へ正の読み出し電圧を印加し、右側の拡散領域２０７および半導体基板２０１の電位はグラウンドとする。ここでゲート電極２０５へ正電圧を印加すると、今度は左側の拡散領域２０６をドレイン、右側の拡散領域２０７をソースとして、ソースからドレインへ電子が流れるが、図１２のように右側の拡散領域２０７（ソース）端近傍の電荷蓄積絶縁膜２０３に蓄積電子２１２が存在する場合、そのポテンシャルの影響により、蓄積電子２１２が存在しない場合に比較して電流２１３が小さなものになる。つまり、蓄積電子２１２の有無、ないし多寡を、ＭＯＳＦＥＴのドレイン電流の大小で検出できる、ということになる。
【０００６】
一方、図１３は、左側の拡散領域２０６をソース、右側の拡散領域２０７をドレインとして、同じ電荷蓄積状態を読み出した場合を表す。反転層２１１がピンチオフした状態、いわゆる飽和領域においては、蓄積電子２１２の直下は空乏状態となり反転層２１１がほとんど形成されないため、上記図１２で説明した読み出し方法に比較すると、読み出し電流２１４は、蓄積電子２１２のポテンシャルの影響を受けにくい。つまり、右側の拡散領域２０７端付近に蓄積電子２１２を生じさせる書き込み方法（図１１）による情報は、右側の拡散領域２０７をソースとする図１２の方法によれば顕著に検出されるが、左側の拡散領域２０６をソースとする図１３の方法によればあまり強く検出されない。さらに、図１１の書き込み方法に準拠し、右側の拡散領域２０７の代わりに左側の拡散領域２０６へプログラミング電圧を印加すれば、今度は左側の拡散領域２０６端近傍の電荷蓄積絶縁膜２０３へ電子を蓄積することができ、この場合は、左側の拡散領域２０６をソースとしたときに検出可能となる。このような方法によって、ＮＲＯＭは、１トランジスタで２ビットの情報を記憶することが可能である。
【０００７】
図１４、図１５に消去メカニズムの概略を示す。図１４はデバイス断面図、図１５はバンド模式図である。右側の拡散領域２０７端部上の消去の際には、ゲート電極２０５へ負の高い消去電圧、右側の拡散領域２０７へ正の高い消去電圧を印加し、半導体基板２０１は例えばグラウンド電位とする。このとき、右側の拡散領域２０７と半導体基板２０１の間の接合部に高い逆方向バイアスが印加されるため、図１５のバンド図に示すように、半導体基板２０１の荷電子帯から右側の拡散領域２０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。このトンネル電子２１５は電界によって加速され、基板シリコン原子と衝突し、ホットホール２１６とホットエレクトロン２１７のペアを生成する。このうちホットホール２１６の一部は、負バイアスが印加されたゲート電極２０５へ引っ張られ、電荷蓄積絶縁膜２１６へ入るため、すでに蓄積されていた電子と再結合し、蓄積電荷２１２を消滅させるか、あるいは、ホールがトラップされて蓄積電子のポテンシャルを中和する。これによって、右側の拡散領域２０７端部付近の紙面右側の蓄積電荷２１２のみを消去することができる。同様の方法で、左側の拡散領域２０６端部付近の紙面左側電荷のみの消去も可能である。
【特許文献１】特開２００１−１５６１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記技術においては、左右の記憶ノードの情報を、上述の図１２および図１３の方法によって別々に取り出すことで、１デバイス２ビットの記憶を実現しようとしているのであるが、実際には、左側ノード読出し方法である図１３の読出しにおいても、右側ノードの蓄積電荷２１２の有無によって、読出し電流量が影響を受けてしまう、という問題があり、これが読出しウィンドウを目減りさせてメモリ特性を悪化させることになる。
【０００９】
これを、図１６の模式図を用いて説明するが、ここで言う「電荷が無い」状態とは、蓄積電荷２１２の絶対数そのものが少ない場合、あるいは、蓄積ホール数と蓄積電子数が電気的にほぼ釣合い、ポテンシャルが中和されている状態を指す。
【００１０】
図１６Ａ〜図１６Ｄに示すように、実際には本デバイスには４種類の状態が存在することになる。
【００１１】
まず、図１６Ａに示すように、両方の記憶ノードに電荷がない場合があり、この場合の読出し電流の絶対値をＩｅｅとする。次に、図１６Ｂに示すように、読出し側ノード（本図では左側ノード）に電荷が無く、反対側ノード（本図では右側ノード）に蓄積電荷２１２が存在する場合（つまり図１３の状態に相当）があり、この場合の読出し電流の絶対値をＩｅｐとする。第３に、図１６Ｃに示すように、読出し側ノード（本図では左側ノード）に蓄積電荷２１２が存在し、反対側ノード（本図では右側ノード）に電荷がない場合（つまり図１２の状態に相当）があり、この場合の読出し電流の絶対値をＩｐｅとする。最後に、図１６Ｄに示すように、両方の記憶ノードに蓄積電荷２１２が存在する場合があり、この場合の読出し電流の絶対値をＩｐｐとする。
【００１２】
このとき、読出し電流の大きさは、左側の読出しノードの影響を主に受けるが、右側の反対側ノードに蓄積電荷２１２の影響も受け、反対側ノードに電荷が無い場合よりも、蓄積電荷２１２が存在する場合の方が、読出し電流が少なくなってしまう、いわゆる「ビット間干渉」が発生する。すなわち、図１７に示すように、電流の大きさは、Ｉｐｐ＜Ｉｐｅ＜Ｉｅｐ＜Ｉｅｅとなる。なお、図１７ではＩｐｐを省略している。
【００１３】
あくまでここでは、左側の読出しノードの電荷有無を判別しなければならないのであるから、Ｉｅｅよりも目減りしたＩｅｐを「消去状態」としてセンスできなければならない。つまり結局、図１７において点線で示した、ＩｅｐとＩｐｅの差が読出しウィンドウとなるのである。この読出しウィンドウが十分でないと、「消去状態」と「書込み状態」を正しくセンスできない誤読出しが発生してしまい、メモリの信頼性を損なう。特に、長期保持時には電荷が徐々に流出してウィンドウを狭めたり、繰り返し書き換え時にはデバイスの性能劣化によってウィンドウを狭めたりするので、信頼性はさらに低下する。あるいは大容量化の際には、デバイス間ばらつきも考慮せねばならないので、さらに読出しウィンドウの不足が大きな問題となる。信頼性を改善するためには、ビット間干渉を緩和してＩｅｅに対するＩｐｅの目減り量をなるべく小さくし、電流ウィンドウＩｅｐ−Ｉｐｅをできるだけ大きくとることが重要である。
【００１４】
なお、ここで例えば、読出し時のドレイン電圧を高く設定すれば、反転層２１１のピンチオフ点がよりソース側に近づくことで、反転層２１１と蓄積電荷２１２とを離すことができるので、図１６Ｂのような反対側ノードに蓄積電荷２１２が存在する場合でも、電流の目減りを相対的に減らすことができ、書込み状態と消去状態のウィンドウを大きくとることは可能ではある。しかし、ドレイン電圧を上げることは、読出し時のホットキャリア発生を増加させるため、読出し操作による誤書込み（いわゆるリードディスターブ）が発生する恐れがあり、やはりメモリとしての信頼性を低下させる結果になる。
【００１５】
そこで、この発明の課題は、書込み状態と消去状態の読出し電流の差である読み出しウィンドウを大きくとることができて、信頼性の高い半導体記憶装置を提供することにある。また、その半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成された電荷蓄積機能を有する絶縁膜と、
上記絶縁膜上に形成されたゲート電極と
を備え、
上記半導体層には、
上記ゲート電極の下側にチャネル領域と、
上記チャネル領域の両側のそれぞれに第１導電型の拡散領域と、
上記チャネル領域の中央部に上記拡散領域とは異なる第２導電型の不純物の濃度が極大となる高濃度領域とが、形成されていることを特徴としている。
【００１７】
この発明の半導体記憶装置によれば、上記半導体層には、上記チャネル領域の中央部に上記拡散領域とは異なる上記第２導電型の不純物の濃度が極大となる上記高濃度領域が形成されているので、上記高濃度領域において、局所的にしきい値が高くなる。このため、読出し動作時に、上記高濃度領域に強い横方向電界がかかることになり、ピンチオフ点がドレイン端から離れて、ドレイン側記憶ノードの電荷の影響を受けにくくなる。これにより、ビット間干渉が緩和される。一方、ソース側記憶ノードの下部では、読出し時の横方向電界が弱くなるため、ソース側記憶ノードの電荷の影響を敏感に受ける。
【００１８】
したがって、書込み状態と消去状態の読出し電流の差を大きくとることができ、信頼性の高い半導体記憶装置を実現できる。
【００１９】
また、この発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに形成されると共に、電荷蓄積機能を有する絶縁膜を含むゲート側壁体と
を備え、
上記半導体層には、
上記ゲート電極の下側にチャネル領域と、
上記チャネル領域の両側のそれぞれに第１導電型の拡散領域と、
上記チャネル領域の中央部に上記拡散領域とは異なる第２導電型の不純物の濃度が極大となる高濃度領域とが、形成されていることを特徴としている。
【００２０】
この発明の半導体記憶装置によれば、上記半導体層には、上記チャネル領域の中央部に上記拡散領域とは異なる上記第２導電型の不純物の濃度が極大となる上記高濃度領域が形成されているので、上記高濃度領域において、局所的にしきい値が高くなる。このため、読出し動作時に、上記高濃度領域に強い横方向電界がかかることになり、ピンチオフ点がドレイン端から離れて、ドレイン側記憶ノードの電荷の影響を受けにくくなる。これにより、ビット間干渉が緩和される。一方、ソース側記憶ノードの下部では、読出し時の横方向電界が弱くなるため、ソース側記憶ノードの電荷の影響を敏感に受ける。
【００２１】
したがって、書込み状態と消去状態の読出し電流の差を大きくとることができ、信頼性の高い半導体記憶装置を実現できる。
【００２２】
また、一実施形態の半導体記憶装置は、上記半導体層は、上記拡散領域とは異なる第２導電型のウェル領域を有する。
【００２３】
この実施形態の半導体記憶装置によれば、上記半導体層は、上記第２導電型のウェル領域を有するので、上記ウェル領域によって、上記半導体層の抵抗が下がり、上記半導体層の電位制御性が高まるため、デバイス間のバラツキが抑制され、大容量化に適した構造となる。
【００２４】
また、一実施形態の半導体記憶装置は、上記第２導電型は、ｎ型であり、上記第２導電型の不純物は、少なくとも砒素を含む。
【００２５】
この実施形態の半導体記憶装置によれば、上記第２導電型の不純物として、重い元素である砒素を含むので、デバイス製造プロセスにおける熱処理の際の、上記第２導電型の不純物の上記半導体層内の拡散が小さい。このため、ウェルプロファイルの制御性が高く、上記第２導電型の不純物が上記チャネル領域の中央部に、より局在したデバイスが得られる。
【００２６】
また、この発明の半導体記憶装置の製造方法は、
半導体層上に電荷蓄積機能を有する絶縁膜を形成する工程と、
上記絶縁膜上にゲート電極を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入することを特徴としている。
【００２７】
この発明の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入するので、書込み状態と消去状態の読出し電流の差を大きくとることができる信頼性の高い半導体記憶装置を、非常に簡便で低コストに製造することができる。
【００２８】
また、この発明の半導体記憶装置の製造方法は、
半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに、電荷蓄積機能を有する絶縁膜を含むゲート側壁体を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入することを特徴としている。
【００２９】
この発明の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入するので、書込み状態と消去状態の読出し電流の差を大きくとることができる信頼性の高い半導体記憶装置を、非常に簡便で低コストに製造することができる。
【００３０】
また、一実施形態の半導体記憶装置の製造方法は、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物が上記半導体層へ注入される際の注入深度Rpおよび注入深度標準偏差ΔRpが、
上記ゲート電極のゲート長Ｌ、および、上記第２導電型の不純物の上記注入角度θに対し、
Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ
となるような、上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入する。
【００３１】
この実施形態の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、  Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌとなるような上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入するので、特に制御よく、上記チャネル領域の中央部に上記高濃度領域を形成することができる。
【００３２】
また、この発明の半導体記憶装置の製造方法は、
半導体層上にゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体層上に上記ゲート電極の両側面のそれぞれに、電荷蓄積機能を有する絶縁膜を含むゲート側壁体を形成する工程と、
上記半導体層の上記ゲート電極下側のチャネル領域の中央部に第２導電型の不純物の濃度が極大となる高濃度領域を形成する工程と、
上記半導体層の上記チャネル領域の両側のそれぞれに上記高濃度領域とは異なる第１導電型の拡散領域を形成する工程と
を備え、
上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート側壁体の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート側壁体の少なくとも一方の側面側から上記半導体層に注入することを特徴としている。
【００３３】
この発明の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート側壁体の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート側壁体の少なくとも一方の側面側から上記半導体層に注入するので、書込み状態と消去状態の読出し電流の差を大きくとることができる信頼性の高い半導体記憶装置を、非常に簡便で低コストに製造することができる。
【００３４】
また、一実施形態の半導体記憶装置の製造方法は、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物が上記半導体層へ注入される際の注入深度Rpおよび注入深度標準偏差ΔRpが、
上記ゲート電極のゲート長Ｌ、上記ゲート側壁体の幅Ｌｓｗ、および、上記第２導電型の不純物の上記注入角度θに対し、
Ｌ／２＋Ｌｓｗ  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ＋Ｌｓｗ
となるような、上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入する。
【００３５】
この実施形態の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、Ｌ／２＋Ｌｓｗ  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ＋Ｌｓｗとなるような上記注入深度Rpおよび上記注入深度標準偏差ΔRpを有する注入エネルギーをもって、上記第２導電型の不純物を上記半導体層に注入するので、特に制御よく、上記チャネル領域の中央部に上記高濃度領域を形成することができる。
【００３６】
また、一実施形態の半導体記憶装置の製造方法は、
上記第１導電型の拡散領域を形成する工程は、上記ゲート電極または上記ゲート側壁体を形成した後に、上記第１導電型の拡散領域を形成するための不純物を上記半導体層に注入して、上記第１導電型の拡散領域を形成するための第１のアニール処理を行い、
上記高濃度領域を形成する工程は、上記第１導電型の拡散領域を形成した後に、上記第２導電型の不純物を注入して、第２のアニール処理を行う。
【００３７】
この実施形態の半導体記憶装置の製造方法によれば、上記第１導電型の拡散領域を形成する工程は、上記第１のアニール処理を行い、上記高濃度領域を形成する工程は、上記第２のアニール処理を行うので、上記拡散領域を形成するためのアニール条件と、上記高濃度領域を形成するためのアニール条件を変えることができて、ウェルプロファイル設計の自由度が高くなる。これにより、例えば、周辺回路デバイスと本発明のデバイスのウェル設計を各々最適化することができて、論理回路デバイスとの混載もより容易となる。
【００３８】
また、一実施形態の半導体記憶装置の製造方法は、上記第２のアニール処理は、上記第１のアニール処理よりも低温で行う。
【００３９】
この実施形態の半導体記憶装置の製造方法によれば、上記第２のアニール処理は、上記第１のアニール処理よりも低温で行うので、上記第２導電型の不純物を注入した後、高温処理を行わないため、上記第２導電型の不純物の上記半導体層内の拡散が抑えられ、上記チャネル領域の中央部に上記第２導電型の不純物を効果的に局在させることができる。
【００４０】
また、一実施形態の半導体記憶装置の製造方法は、上記第２導電型は、ｎ型であり、上記第２導電型の不純物は、少なくとも砒素を含む。
【００４１】
この実施形態の半導体記憶装置の製造方法によれば、上記第２導電型の不純物として、重い元素である砒素を含むので、デバイス製造プロセスにおける熱処理の際の、上記第２導電型の不純物の上記半導体層内の拡散が小さい。このため、ウェルプロファイルの制御性が高く、上記第２導電型の不純物が上記チャネル領域の中央部に、より局在したデバイスが得られる。
【００４２】
また、一実施形態の半導体記憶装置の製造方法は、
上記高濃度領域を形成する工程は、
上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の一方の側面側から上記半導体層に注入する前または後に、
第１導電型の不純物を、上記第２導電型の不純物の上記注入角度よりも小さい角度で、上記ゲート電極または上記ゲート側壁体の上記一方の側面側から上記半導体層に注入する。
【００４３】
この実施形態の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の一方の側面側から上記半導体層に注入する前または後に、第１導電型の不純物を、上記第２導電型の不純物の上記注入角度よりも小さい角度で、上記ゲート電極または上記ゲート側壁体の上記一方の側面側から上記半導体層に注入するので、信頼性の高い半導体装置を、非常に簡便で低コストに製造することができる。
【００４４】
また、一実施形態の半導体記憶装置の製造方法は、上記高濃度領域を形成する工程は、上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の両方の側面側から上記半導体層に注入する。
【００４５】
この実施形態の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を上記ゲート電極または上記ゲート側壁体の両方の側面側から上記半導体層に注入するので、信頼性の高い半導体装置を、非常に簡便で低コストに製造することができる。
【発明の効果】
【００４６】
この発明の半導体記憶装置によれば、上記半導体層には、上記チャネル領域の中央部に上記拡散領域とは異なる上記第２導電型の不純物の濃度が極大となる上記高濃度領域が形成されているので、書込み状態と消去状態の読出し電流の差を大きくとることができ、信頼性の高い半導体記憶装置を実現できる。
【００４７】
また、この発明の半導体記憶装置の製造方法によれば、上記高濃度領域を形成する工程は、上記第２導電型の不純物を、上記ゲート電極の側面に接しかつ上記半導体層の表面に直交する平面に対して１５°以上の注入角度をもって、上記ゲート電極の少なくとも一方の側面側から上記半導体層に注入するので、書込み状態と消去状態の読出し電流の差を大きくとることができる信頼性の高い半導体記憶装置を、非常に簡便で低コストに製造することができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明を図示の形態により詳細に説明する。以下において、書き込み状態とは、ｎ型デバイスでは電荷蓄積絶縁膜に電子が蓄積された状態をいい、ｐ型デバイスでは電荷蓄積絶縁膜にホールが蓄積された状態をいう。消去状態とは、電子またはホールが電荷蓄積絶縁膜に蓄積されていない場合、あるいは、電子とホールとが電荷蓄積絶縁膜に同程度蓄積され、電荷が中和されている状態をいう。第１導電型とは、ｐ型またはｎ型の一方をいい、第２導電型とは、ｐ型またはｎ型の他方をいう。
【００４９】
（第１の実施形態）
図１を用いて第１の実施形態における半導体記憶装置の構成を説明する。ここでは、ｎ型デバイスについて説明する。図１は、第１の実施形態の半導体装置の断面の模式図である。第２導電型としてのｐ型の半導体層１０１上に、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、および第二の絶縁膜１０４を有しており、さらに、その上側に、ポリシリコン等よりなるゲート電極１０５を有する。
【００５０】
また、ゲート電極１０５下の半導体層１０１にはチャネル領域１０８が形成され、ゲート電極１０５の左右の半導体層１０１には、第１導電型としてのｎ型の拡散領域１０６、１０７が形成されている。半導体層１０１としては、例えばｐ型のシリコン基板を用いる。また、チャネル領域１０８の中央部には、ｐ型不純物濃度が他のチャネル領域１０８よりも濃い高濃度領域１０９が存在している。この高濃度領域１０９の濃度は、上記半導体層１０１で、極大となる。
【００５１】
電荷蓄積絶縁膜１０３は、下側を第一の絶縁膜１０２、上側を第二の絶縁膜１０４で挟まれ、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３および第二の絶縁膜１０４は、メモリ機能体としての働きをもつ。第一の絶縁膜１０２と第二の絶縁膜１０４は、電荷蓄積絶縁膜１０３に蓄積される電荷にとっての障壁となり、蓄積電荷が半導体層１０１やゲート電極１０５へ簡単に流出することを防ぐ働きがある。なお、ここでは、半導体層上に設けられる素子分離帯や、層間絶縁膜、電極、コンタクトプラグ等は図示省略している。
【００５２】
なお、上記半導体層１０１は、ｐ型（第２導電型）のウェル領域を有してもよく、上記ウェル領域によって、上記半導体層１０１の抵抗が下がり、上記半導体層１０１の電位制御性が高まるため、デバイス間のバラツキが抑制され、大容量化に適した構造となる。
【００５３】
この発明の半導体記憶装置の書込み、消去、読み出し動作は、基本的に上述の背景技術に準じて行えばよく、これによって背景技術と同様に、１つのデバイスで２ビットの情報を記憶することができる。ここで、この実施形態の半導体記憶装置は、前述の通り、チャネル領域１０８の中央部に、ｐ型不純物濃度が他のチャネル領域よりもｐ型不純物濃度が濃い領域１０９を有している。この高濃度領域１０９を有することより、従来の半導体記憶装置よりも、大きな読出しウィンドウを得ることができる。これを、図２Ａと図２Ｂを用いて説明する。
【００５４】
図２Ａと図２Ｂは、右側ノードに蓄積電荷１１２が存在し、左側に蓄積電荷が存在しない場合の読出しのメカニズムを表す模式図である。図２Ａは、消去状態にある左側ノードの読出しの場合であるが、上記背景技術同様に、左側拡散領域１０６と半導体層１０１をグラウンド電位とし（すなわち、左側拡散領域１０６は、ソースとなる）、右側拡散領域１０７とゲート電極１０５に正電圧を与える（すなわち、右側拡散領域１０７は、ドレインとなる）。すると、ゲート電極１０５下のチャネル領域に、反転層１１１が生じ、左右の拡散領域１０６，１０７の間（ソースとドレインとの間）に電流１１４が流れるが、反転層１１１は右側拡散領域１０７の電界により、途中でピンチオフし、右側拡散領域１０７端近傍は空乏層１１５が形成されている。
【００５５】
このとき、ソース１０６からドレイン１０７へ流れる電子の流れ１１４は、チャネル領域１０８の中間部において高濃度領域１０９を通過するが、この高濃度領域１０９は局所的にしきい値が高いため、抵抗が高くなっている。すなわち、ソース１０６からドレイン１０７に到るまでの横方向電界に注目すると、この抵抗の高い高濃度領域１０９の部位において横方向電界が強くかかることになる。逆に言えば、高濃度領域１０９における横方向電界が強くなっている分、ソース１０６と高濃度領域１０９の間の電界や、高濃度領域１０９とドレイン１０７の間の電界は、相対的に低下することになり、蓄積電荷１１２下の空乏層１１５の横方向幅が、上記背景技術の場合よりも大きくなることになる。言い換えれば、局所的にしきい値が高い高濃度領域１０９の存在により、ピンチオフ点が上記背景技術の場合に比較して、よりドレイン１０７端から離れ、ソース１０６側に接近することになる。すなわち、蓄積電荷１１２と反転層１１１の距離が背景技術の場合よりも大きくなるため、読出し電流１１４の大きさは、蓄積電荷１１２の影響を、背景技術よりも受けにくくなる。これによって、ビット間干渉によるＩｅｅに対するＩｅｐの目減りが、背景技術よりも小さく抑えられることになる。
【００５６】
一方、図２Ｂは、電荷が蓄積されている右側ノードの読出しを表す模式図である。ここでも背景技術の方法と同様に、図２Ａとは逆に右側拡散領域１０７をグラウンド電位とし（すなわち、右側拡散領域１０７は、ソースとなる）、左側拡散領域１０６を正電位とする（すなわち、左側拡散領域１０６は、ドレインとなる）。この時、読出し電流１１３は蓄積電荷１１２のポテンシャルの影響を強く受け、蓄積電荷１１２が存在しない場合に比較して電流１１３が小さなものになるので、蓄積電荷１１２の有無ないし多寡を検出できることになる。
【００５７】
ここで、この発明では、チャネル領域１０８の中央部に高濃度領域１０９を設けているが、ここでも、この高抵抗な高濃度領域１０９の存在によって、読出し時に高濃度層領域１０９に横方向電界が強くかかる分、差し引き、それ以外のチャネル領域の横方向電界が弱まることになる。蓄積電荷１１２下の半導体層１０１に形成される反転層１１１においても、横方向電界は、高濃度領域１０９が存在しない従来技術に比較して、小さくなるが、この部位における横方向電界が弱いほど、ソース１０７からドレイン１０６に向かって流れ出す電子は、蓄積電荷１１２のポテンシャルの影響をより効果的に受けることになり、パンチスルーが抑えられる。つまり、背景技術と同じ密度の蓄積電荷１１２が存在する場合、この発明の半導体記憶装置の方が、より効果的に電流が抑えられ、Ｉｐｅ、Ｉｐｐを小さくすることができる。より少ない蓄積電荷で「書込み状態」を実現できるわけであるから、蓄積電荷同士のクーロン反発も抑えられ、蓄積電荷の流出が抑制されるから、長期保持に有利である。
【００５８】
この実施形態の半導体記憶装置の書込み、消去は、上記背景技術での書込み、消去と同様に行うことができる。すなわち、例えば右側ノードに書込みを行う場合、右側拡散領域１０７に６Vなどの正の書込み電圧、ゲート電極１０５に６Vなどの正の書込み電圧を印加し、ｐ型半導体層１０１および左側拡散領域１０６を０Vとする。この時、左側拡散領域１０６から１０７へ電子が流れるが、右側拡散領域１０７近傍でこの電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部が第一の絶縁膜１０２を越えて、右側拡散領域１０７近傍の電荷蓄積絶縁膜１０３にトラップされ、蓄積電荷１１２として局在する。
【００５９】
消去の場合は、例えばゲート電極１０５に−６Vなどの負の消去電圧、右側拡散領域１０７へ６Vなどの正の消去電圧を印加し、半導体層１０１を０Vとする。この時、半導体層の荷電子帯から右側拡散領域１０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、さらに電界加速されて半導体層１０１中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。ホットホールは、ゲート電極１０５の負の電界に引かれ、右側拡散領域１０７端近傍の電荷蓄積絶縁膜１０３端部に注入されて、蓄積電荷１１２を中和することで、消去が行われる。
【００６０】
左側ノードの書込み・消去は、上述の動作を、左右逆にして行えば良い。以上は、上記背景技術にて説明した通りである。
【００６１】
以上説明したように、この発明の半導体記憶装置の動作は、背景技術の動作方法と同様に行うことができるが、この発明の半導体記憶装置を用いると、背景技術に比較して、ビット間干渉が起こりにくいため、ＩｅｅとＩｅｐの差をより小さくし、電流ウィンドウＩｅｐ−Ｉｐｅをより大きくできる。これを図３に示す。図３は、この発明の半導体記憶装置の読出し電流を表している。読出し電圧条件は、図１７の背景技術による半導体記憶装置の読出しと同じ条件で行い、両側ノード消去時の読出し電流Ｉｅｅ、読出し側ノードのみ書込み状態の読出し電流Ｉｐｅも、図１７の背景技術とほぼ同等としている。この時、反対側ノードのみ書込み状態に対する読出し電流Ｉｅｐは、背景技術よりも大きくなっており、ビット間干渉によるＩｅｅからの低下が小さく抑えられている。図３では、この発明の電流ウィンドウＩｅｐ−Ｉｐｅを点線で示し、背景技術のゲート電流ウィンドウを×印（図１７の点線データに同じ、ゲート電圧３Ｖのみ表示）で示しているが、この発明の電流ウィンドウは、背景技術に比較し、ゲート電圧３Ｖの時で約３４％大きい電流ウィンドウが得られた。このようにこの発明の半導体記憶装置は、背景技術よりも大きな電流ウィンドウが得られるため、より信頼性の高い半導体記憶装置となっている。
【００６２】
次に、図４Ａ〜図６を用いて、第１の実施形態の半導体記憶装置の製造方法を説明する。
【００６３】
まず、図４Ａに示すように、ｐ型半導体層１０１上に、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、第二の絶縁膜１０４およびゲート電極１０５を順次形成する。第一の絶縁膜１０２、電荷蓄積絶縁膜１０３および第二の絶縁膜１０４は、ゲート絶縁膜を形成する。ここでは、半導体層１０１として、一般的な、素子分離領域を有するシリコン基板を用いたが、シリコンーゲルマニウム基板等を用いてもよい。また、ガラス基板上に設けた半導体層（例えばシリコン層）を用いてもよい。第一の絶縁膜１０２は、半導体層１０１の表面を熱酸化することによって得た。膜厚は、１ｎｍ〜１０ｎｍ程度が好ましく、ここでは４ｎｍとした。膜の材質は、上記熱酸化膜以外に、ＣＶＤ酸化膜、高誘電材料膜あるいはラジカル酸化した酸化膜などを用いてもよいし、これらの組み合わせでもよい。電荷蓄積絶縁膜１０３としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を用いることも可能であり、また、これらの膜の組み合わせでもよい。シリコン窒化膜を使用したこの実施形態では、膜厚は１ｎｍ〜１５ｎｍ、例えば５ｎｍとした。特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。第二の絶縁膜１０４はここではＣＶＤ酸化膜を用い、厚さは例えば５ｎｍとした。ここでも、ＣＶＤ酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。これらの膜の組み合わせでもよい。シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。ゲート電極１０５は、ポリシリコンを使用した。以上述べた膜はすべて、周知の熱酸化方法ないしＣＶＤ法によって形成することが可能である。
【００６４】
しかる後、図４Ｂに示すように、周知のリソグラフィおよびドライエッチングによって、ゲート電極１０５が加工される。
【００６５】
ここで、表面にシリコン酸化膜等の（図示しない）注入保護膜を適宜形成した後、ゲート電極１０５の両側から、ゲート電極１０５の側面に接しかつ半導体層１０１の表面に直交する平面に対して１５°以上の注入角度θをもって、５×１０１２〜５×１０１３ｃｍ−２程度の面積密度にて、ｐ型不純物であるホウ素イオンを注入する。
【００６６】
この時の注入エネルギーは以下のように設定すると、より効果的である。すなわち、ある注入エネルギーＥにおける、ホウ素イオンの半導体中（ここではシリコン中）の注入飛程をＲｐ、その標準偏差をΔＲｐとすると、ゲート電極１０５のゲート長（紙面横方向の幅）Ｌに対し、
Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ
となるような注入飛程をもつ注入エネルギーＥに設定すればよい。これを、図５Ａと図５Ｂを用いて説明する。図５Ａは、まずゲート電極１０５の左側からホウ素イオン注入を行う場合であるが、注入エネルギーＥに対応する注入飛程１１６（主にＲｐ±２・ΔＲｐの範囲）に、紙面左上から右下へ斜めにホウ素が注入される（図中の領域１１８ａ）。注入を斜めに行っているため、ゲート電極１０５下の左側から中央にかけた領域の一部にはホウ素が注入されるが、ゲート電極１０５下の右側にはゲート電極１０５がマスクとなって注入されていないほか、ゲート電極１０５のすぐ右側の領域もまた、ゲート電極１０５の陰となるため、ホウ素が注入されない。ゲート電極１０５の左端から、ゲート電極１０５の下側までホウ素が侵入する横方向距離１１７は、（Rp  ＋  ２・ΔRp）・ｓｉｎθとなる。
【００６７】
続いて、図５Ｂに示すように、今度はゲート電極１０５の右側から角度θでの斜めホウ素イオン注入を行うことで、今度は領域１１８ｂにホウ素が注入される。ゲート電極１０５下の右側から中央部にかけた領域にも注入され、その横方向距離は、図５Ａを用いて説明したのと同様、ゲート電極１０５の右端から（Rp  ＋  ２・ΔRp）・ｓｉｎθとなる。ゲート電極１０５のゲート長Ｌに対し、Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθであるとき、左上からの注入領域１１８ａと右上からの注入領域１１８ｂが、ゲート電極１０５の下で重なり合う領域１１９が生じることになる。また、高濃度領域をゲート電極１０５下側に形成したいのであるから、ホウ素の横方向侵入長（Rp  ＋  ２・ΔRp）・ｓｉｎθがゲート長を越えない範囲、すなわち（Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌが好ましい。すなわち、上記不等式の条件が好ましいことになる。
【００６８】
具体的には、例えば、ホウ素イオンをシリコン中に注入エネルギー３０ｋｅＶで注入したときの注入飛程Ｒｐはおよそ９９ｎｍ、その標準偏差ΔＲｐはおよそ３７ｎｍであるから、ゲート長Ｌ＝０．１８μｍのデバイスに対し、ホウ素イオン注入を注入角度θ＝４５°、注入エネルギー３０ｋｅＶにて行えば、上記条件を満たすことができる。
【００６９】
次に、例えば、５０ｋｅＶにエネルギーが制御された砒素イオンを、例えば５×１０１５ｃｍ−２の面積密度で注入して、半導体層１０１の表面およびゲート電極１０５にｎ型不純物である砒素イオンをドープする。このとき、ゲート電極１０５下のチャネル領域１０８には砒素イオンがドープされない。しかる後、窒素雰囲気下でアニール、例えば１０５０℃で１０秒のＲＴＡ処理によって、注入イオンの活性化処理を行う。このようにして、図６に示すように、半導体層１０１内に、紙面においてゲート電極１０５を中心にして略左右対称に、第２導電型の一例としてのｎ型拡散領域１０６およびｎ型拡散領域１０７が形成され、また、ゲート電極１０５中央部の下側には、先に行った左右斜めからのホウ素注入の重なりにより、ホウ素が高濃度に存在する領域１０９が形成される。
【００７０】
以上の工程により、図１に示した第１の実施形態のデバイス構造が得られる。この実施形態では、上述したように、ゲート電極１０５中央部にホウ素高濃度領域１０９が設けられているため、この高濃度領域１０９が無い場合に比較し、読出し時のピンチオフ点をドレイン端からより遠くにすることができ、これにより読出し電流が、読出し側ノード（ソース側ノード）の蓄積電荷の影響は強く受け、読出し側と反対側ノード（ドレイン側ノード）の蓄積電荷の影響はより受けにくくなるため、消去状態と書込み状態の差である電流ウィンドウＩｅｐ−Ｉｐｅを、大きくとることができ、信頼性の高い半導体記憶装置が提供される。
【００７１】
なお、上記説明では、ゲート電極１０５の後、まず斜めホウ素注入を行い、その後にソースおよびドレイン形成用の砒素イオンを行ったが、先に砒素イオン注入を行ってから斜めホウ素イオン注入を行っても構わない。また、砒素イオンの代わりに他のｎ型不純物、例えばリンイオンの注入を行ってもよい。また、上記斜めホウ素イオン注入の代わりに、ＢＦ２の斜め注入を行ってもよい。この場合は、ＢＦ２の注入飛程を考慮し、上記不等式を満たす条件で注入を行えば効果的である。
【００７２】
以上により、チャネル領域１０８の中央部にｐ型不純物濃度が極大となる領域１０９が形成され、ビット間干渉の少ない（ウィンドウの大きい）半導体記憶装置が得られる。ｐ型不純物濃度の極大点はチャネル領域１０８中１箇所でもよいし、２箇所でもよいが、チャネル領域１０８のちょうど中間に１箇所、できるだけ狭い領域に高濃度領域１０９を形成するのが特に効果的である。その意味から、Ｌ／２  ＝  Rp・ｓｉｎθとなる注入条件が特に効果的と言える。
【００７３】
（第２の実施形態）
上記第１の実施形態では、ホウ素イオン斜め注入と、ソースおよびドレイン形成用の砒素イオン注入を連続して行った後、活性化アニールを行い、両注入種の活性化を同時に行ったが、この第２の実施形態では、まず砒素イオンを先に行い、その活性化アニールを行った後、ホウ素イオン斜め注入を行い、しかる後に、上記活性化アニールよりも低い温度で再度活性化アニールを行ってホウ素の活性化を行うことを特徴としている。これを、図７Ａと図７Ｂを用いて説明する。
【００７４】
まず、第１の実施形態に倣って、メモリ機能体（第一の絶縁膜１０２、電荷蓄積絶縁膜１０３および第二の絶縁膜１０４の積層構造）と、ゲート電極１０５を形成した後、適宜、表面に酸化膜等からなる（図示しない）注入保護膜を形成し、例えば５０ｋｅＶにエネルギーが制御された砒素イオンを、例えば５×１０１５ｃｍ−２の面積密度で注入して、半導体層１０１の表面およびゲート電極１０５にｎ型不純物である砒素イオンをドープし、窒素雰囲気下でアニール、例えば１０５０℃で１０秒のＲＴＡ処理によって、注入イオンの活性化処理を行う。これにより、半導体層１０１内に、紙面においてゲート電極１０５を中心にして略左右対称に、ｎ型拡散領域１０６およびｎ型拡散領域１０７（すなわち、ソースおよびドレイン）が形成される。その後、図７Ａに示すように、ゲート電極１０５の両側から、１５°以上の上記注入角度θをもってホウ素イオンを注入すると、第１の実施形態にて述べたように、ゲート電極１０５下側の半導体層１０１中に、左斜めからのホウ素注入と右斜めからの注入が重なる領域１１９ができる。特に、上記第１の実施形態で述べたような、ゲート長Ｌ、注入角度θ、注入エネルギーＥの関係を持って注入すれば、この注入が重なる領域１１９を効果的に作ることができる。
【００７５】
しかる後、上記拡散領域１０６・１０７を形成するときの活性化アニールよりも低い温度、例えば１０２０℃で１０秒のＲＴＡ処理を窒素雰囲気下にて行う。これにより図７Ｂに示すように、ゲート電極１０５下側の半導体層１０１中に、ｐ型不純物濃度の高い領域１０９が形成され、図１に示したデバイス構造を得ることができる。ここで、この第２の実施形態では、上記のように、ソースおよびドレインの活性化アニールが済んだ後で、ホウ素イオンの斜め注入を行い、先のアニールよりも低い温度でアニールを行うことを特徴としている。ホウ素注入後は、より低い温度でのアニールとなっているため、注入されたホウ素の半導体層１０１内の熱拡散が抑えられ、ゲート電極１０５の中央下側の高濃度領域１０９を制御よく形成できるメリットがある。
【００７６】
（第３の実施形態）
上記第１と上記第２の実施形態は、半導体層としてｐ型半導体を用いた、ｎ型デバイスについての説明を行ったが、ｎ型半導体を半導体層として用いたｐ型デバイスにも、本発明は適用可能である。
【００７７】
この場合は、ソースおよびドレインの形成に、砒素の代わりにｐ型不純物としてホウ素やＢＦ２を注入するほか、図５Ａと図５Ｂにおける斜めからの不純物注入を行う際に、ホウ素イオンの代わりに、リンや砒素などのｎ型不純物を用いればよい。この斜め注入条件は、第１の実施形態に倣って、不純物種の半導体層中における注入飛程を元に注入エネルギーと注入角度を適宜決めると、効果的に（図１参照の）高濃度領域１０９を形成することができる。
【００７８】
ここで、この第３の実施形態では、高濃度領域１０９を成す不純物種が、リンや砒素などの重い元素であるため、アニールの際の半導体層中の拡散が遅く、ゲート電極１０５の中央下側の高濃度領域１０９を制御よく形成できるメリットがある。特に砒素は重い元素であり、高い制御性がある。
【００７９】
また、第２の実施形態にならって、ソースおよびドレイン形成後にｎ型不純物の斜め注入を行い、より低温のアニールを行うことも可能である。これも、第２の実施形態で述べた通り、ウェルプロファイルの制御性を高めるのに効果的である。
【００８０】
なお、このデバイスを動作させる場合は、ｎ型デバイスとは逆のバイアスを印加すればよい。
【００８１】
（第４の実施形態）
上記各実施形態では、ゲート電極１０５下にメモリ機能膜を有する半導体記憶装置に関する本発明の実施について述べたが、本発明の適用は、このような形態の半導体記憶装置に限られるものではなく、左右のソースおよびドレインを入れ替えることで２ビットの情報を別々に扱うタイプのデバイスであれば、広く適用が可能である。ここでは、メモリ機能体がゲート電極１０５の左右に、サイドウォール状に設けられたタイプの半導体記憶装置について述べる。
【００８２】
図８Ａはその断面模式図であり、まずｎ型デバイスの場合を説明する。例えばｐ型シリコンからなる半導体層１０１上に、ゲート絶縁膜１２１を介し、ゲート電極１０５が設けられ、ゲート電極１０５下の半導体層１０１には、チャネル領域１０８が設けられている。
【００８３】
また、ゲート電極１０５の両側面のそれぞれには、第一の絶縁膜１２２、電荷蓄積絶縁膜１２３ａ，１２３ｂおよび第二の絶縁膜１２４からなるゲート側壁体としてのサイドウォールが設けられている。ゲート電極１０５の左右の半導体層１０１には、ｎ型拡散領域１０６、１０７が形成されているが、このｎ型拡散領域１０６、１０７は、ゲート電極１０５とはオーバーラップしない、オフセット構造となっている。また、チャネル領域１０８の中央部には、本発明の特徴である、ｐ型不純物濃度が他のチャネル領域よりも濃い領域１０９が存在している。
【００８４】
このデバイスは、ゲート電極１０５とチャネル領域１０８とが、この間にゲート絶縁膜１２１のみを介した構造で、互いに接近していること、また、拡散領域１０６、１０７がゲート電極１０５とオフセットした構造であるために拡散領域１０６、１０７同士の距離が離れていること、という理由から、短チャネル効果による拡散領域１０６、１０７間の電流のパンチスルーが起こりにくい構造となっている。すなわち、微細化に適したデバイスとなっている。
【００８５】
このデバイスの動作は、基本的に上記背景技術の動作方法に沿って行うことができ、やはり１つのデバイスで２ビットの情報を記憶することができるが、このデバイスにおいて、記憶のために電荷が蓄積されるのは、ゲート電極１０５側面のサイドウォール中に含まれる電荷蓄積絶縁膜１２３ａ、１２３ｂの下側であり、各々が別個に記憶ノードとして機能する。
【００８６】
図８Ｂは、右側の電荷蓄積絶縁膜１２３ｂに電荷が蓄積されている場合を表している。この右側ノードの情報の読出しは、背景技術や上記第１の実施形態と同じく、半導体層１０１と右側拡散領域１０７をグラウンド電位とし、ゲート電極１０５と左側拡散領域１０６に正の電位を与える。この時に生じる、右側拡散領域１０７から左側拡散領域１０６への電子の流れ１２７は、蓄積電荷１２５が存在する場合にはそのポテンシャルの影響で抑制され、蓄積電荷１２５が存在しなければ、大きな電流となる。従って、この電流の多寡を検出することで、右側ノード（右側の電荷蓄積絶縁膜１２３ｂの下側）の電荷の有無や多寡を検出することができる。
【００８７】
逆に、左側拡散領域１０６をグラウンド電位とし、右側拡散領域１０７を正電位とすれば、その際に流れる電子流１２６の多寡をモニターすることで、左側ノード（左側の電荷蓄積絶縁膜１２３ａ）の電荷の有無や多寡を検出できる。この左側ノードの読出しの際、右側ノードに蓄積電荷１２５があると、やはり電子の流れ１２６は蓄積電荷１２５のポテンシャルの影響を受け、電荷が無い場合に比較し電流の目減りを起こすが、右側拡散領域１０７近傍では反転層がピンチオフしているため、その右側ノード（右側の電荷蓄積絶縁膜１２３ｂ）の電荷の影響は、左側ノード（左側の電荷蓄積絶縁膜１２３ａ）中の電荷の有無の影響よりは小さくなる。このように、グラウンド電位側の拡散領域近傍の電荷蓄積絶縁膜中の電荷の有無が、読み出し電流の大小にメインに影響を与えているため、左右ノードの情報の切りわけが可能となる。つまり、このデバイスにおいても上述したようにＩｐｐ＜Ｉｐｅ＜Ｉｅｐ＜Ｉｅｅの関係がある。
【００８８】
なお、この実施形態のデバイスの書込みや消去方法も、上記背景技術または上記第１の実施形態に沿って行えばよい。右側ノードへの書込み時にはゲート電極１０５と右側拡散領域１０７へ正の書込み電圧（半導体層１０１と左側拡散領域１０６はグラウンド電位）とし、ホットエレクトロンの注入を行う。右側ノードの消去は、ゲート電極１０５へ負の消去電圧、右側拡散領域１０７へ正の消去電圧、半導体層１０１をグラウンド電位として、バンド間トンネルによって生成されるホットホールの注入を行う。左側ノードの書込みや消去は、左右の電位を逆にすることで可能である。
【００８９】
さて、確かにＩｐｐ＜Ｉｐｅ＜Ｉｅｐ＜Ｉｅｅの関係はあるものの、もし、Ｉｅｐ（図中矢印１２６）とＩｐｅ（図中矢印１２７）の差が小さければ、消去状態と書込み状態の判別が困難になり、特に長期保持、繰り返し書き換えや大容量化の際には、さらに信頼性を損なうという問題がある。
【００９０】
ここで、この実施形態では、この課題を解決するため、ゲート電極１０５の中央下側に高濃度領域１０９を設けている。これにより、ＩｅｐとＩｐｅの差を大きくとることができる利点を有している。すなわち、読出し動作の際、しきい値が局所的に高い高濃度領域１０９において高い横方向電界がかかるため、その分、高濃度領域１０９以外のチャネル領域１０８にかかる横方向電界が弱くなる。この時、上記第１の実施形態で説明したように、読出し電流は、読出し側（ソース側）ノードの電荷の多寡にはより敏感になり、読出し側と反対（ドレイン側）のノードの電荷の影響は、ピンチオフ点との距離が離れるために、より鈍感になる。これにより、高濃度領域１０９が存在しない場合に比較し、Ｉｐｅをより低く、Ｉｅｐをより高くできることから、大きな電流ウィンドウＩｅｐ−Ｉｐｅが得られ、信頼性の高い半導体記憶装置が提供される。
【００９１】
この実施形態の半導体記憶装置の製造方法について説明する。図９Ａに示すように、ｐ型半導体層１０１、例えばｐ型シリコン基板に対し、表面を熱酸化するなどしてゲート絶縁膜１２１を形成し、さらにポリシリコン等のゲート電極材料を堆積する。これを、周知のリソグラフィおよびドライエッチングによって、ゲート電極１０５として加工する。続いて、適宜表面に注入保護膜を形成した後、第１の実施形態において図５を用いて説明した方法、すなわち、ゲート電極１０５の両側から、ゲート電極１０５の側面に接しかつ半導体層１０１の表面に直交する平面に対して１５°以上の注入角度θをもって、５×１０１２〜５×１０１３ｃｍ−２程度の面積密度にて、ｐ型不純物であるホウ素イオンを注入する。
【００９２】
この時の注入エネルギーは、以下のように設定すると、より効果的である。すなわち、ある注入エネルギーＥにおける、ホウ素イオンの半導体中（ここではシリコン中）の注入飛程をＲｐ、その標準偏差をΔＲｐとすると、ゲート電極１０５のゲート長（紙面横方向の幅）Ｌに対し、
Ｌ／２  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ
となるような注入飛程をもつ注入エネルギーＥに設定すればよい。これにより、ゲート電極１０５の下側に、両側からのホウ素注入が重なる領域１１９が形成される。さらに、注入保護膜を形成している場合にはこれを取り除いた後、表面に、第一の絶縁膜１２２、電荷蓄積絶縁膜１２３および第二の絶縁膜１２４を形成する。第一の絶縁膜１２２は、半導体基板１０１とゲート電極１０５の表面を熱酸化して得ることもできるし、シリコン酸化膜等の絶縁膜をＣＶＤにより形成してもよい。膜厚は１ｎｍ〜１０ｎｍ程度が好ましく、ここでは５ｎｍとした。電荷蓄積絶縁膜１２３としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を用いることも可能であり、また、これらの膜の組み合わせでもよい。シリコン窒化膜を使用したこの実施形態では、膜厚は１ｎｍ〜１５ｎｍ、例えば５ｎｍとした。特に、薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。第二の絶縁膜１０４は、ここではＣＶＤ酸化膜を用い、厚さは３０ｎｍ〜１３０ｎｍ程度、例えば６０ｎｍとした。これを、方向性を有するドライエッチングによってエッチバックすることにより、サイドウォール状のメモリ機能体が形成される。
【００９３】
続いて、適宜注入保護膜を形成した後、砒素イオンを例えば１５〜４０ｋｅＶ程度の注入エネルギー、例えば３×１０１５〜１×１０１６ｃｍ−２の面積密度で注入して、半導体層１０１の表面およびゲート電極１０５にｎ型不純物である砒素イオンをドープする。このとき、ゲート電極１０５や側壁のメモリ機能体の下には砒素イオンがほとんどドープされない。しかる後、窒素雰囲気下でアニール、例えば１０５０℃で１０秒のＲＴＡ処理によって、注入イオンの活性化処理を行う。
【００９４】
このようにして、図８Ａに示すように、半導体層１０１内に、紙面においてゲート電極１０５を中心にして略左右対称に、ｎ型拡散領域１０６、１０７が形成され、これら拡散領域１０６、１０７は、アニール時の熱拡散により、メモリ機能体（第一の絶縁膜１２２、電荷蓄積絶縁膜１２３および第二の絶縁膜１２４の積層構造）の下側に侵入し、かつゲート電極１０５とはオーバーラップしない、オフセット構造が得られる。また、ゲート電極１０５中央部の下側には、先に行った左右斜めからのホウ素注入の重なりにより、ホウ素が高濃度に存在する領域１０９が形成される。これによりこの第４の実施形態の半導体記憶装置が得られた。
【００９５】
なお、上記第２の実施形態に倣い、高温アニールによるホウ素の拡散を防ぎウェルプロファイル制御性を高めるために、拡散領域形成後にホウ素斜め注入を行ってもよい。この場合は、図９Ｂに示すように、ゲート側壁体としてのサイドウォールが形成された後に、サイドウォールの両側から、サイドウォールの側面に接しかつ半導体層１０１の表面に直交する平面に対して１５°以上の注入角度θをもって、ｐ型不純物であるホウ素イオンを注入する。
【００９６】
この時の注入エネルギーは以下のように設定すると、より効果的である。すなわち、ホウ素イオンを注入エネルギーEで注入した時の半導体層に対する注入深度Rpおよび注入深度標準偏差ΔRpと、ゲート電極１０５のゲート長Ｌ、サイドウォール幅Ｌｓｗ、および不純物注入の注入角度θが、
Ｌ／２＋Ｌｓｗ  ＜  （Rp  ＋  ２・ΔRp）・ｓｉｎθ  ＜  Ｌ＋Ｌｓｗ  
という関係になるように、注入条件を選べばよい。ゲート電極１０５左側より角度θで斜め注入を行う場合、注入エネルギーＥに対応する注入飛程１２８（主にＲｐ±２・ΔＲｐの範囲）に、紙面左上から右下へ斜めにホウ素が注入される（図中の領域１２８ａ、１２９）。この時、左側サイドウォール下からゲート電極１０５下にかけて、ホウ素が入り込む横方向距離１２９は、（Rp  ＋  ２・ΔRp）・ｓｉｎθとなる。ここで、この横方向距離１２９が、ゲート長の半分Ｌ／２とサイドウォール幅Ｌｓｗの合計よりも大きければ、ゲート電極１０５中央の下にまでホウ素注入が届くことになる。
【００９７】
次に、同条件でゲート電極１０５の右側からホウ素の斜め注入を行えば、やはり今回もゲート電極１０５中央下側にまでホウ素が注入されるため、結局、図の領域１１９には、両側から注入されたホウ素が重なりあうことになる。また、ゲート電極１０５の下に高濃度領域１１９を形成するのであるから、ホウ素が横方向に入り込む距離１２９は、ゲート長Ｌよりも小さいことが好ましい。これらのことから、上記不等式の関係が特に好ましいと言える。
【００９８】
具体的には、例えばゲート長Ｌ＝０．１８μｍ、サイドウォール幅Ｌｓｗ＝０．０７μｍの時、注入角度θ＝４５°、注入エネルギー５０ｋｅＶで注入することで上記条件が満たされる。
【００９９】
なお、ここでは、図９Ｂに示すように、サイドウォール断面がほぼ直方体に近く形成されている場合の注入条件について述べているが、例えば、サイドウォールエッチバックの際のオーバーエッチング量が多すぎる場合には、サイドウォールがテーパのついた形状で出来上がったりする。このようなサイドウォール形状に対しては、必ずしも上記条件が最適とは限らなくなるが、このような場合にも、ゲート電極１０５下の不純物濃度が高くするという思想のもとに、デバイス断面形状を考慮して注入条件を決めてやればよい。一般に、サイドウォール形状がテーパの場合は、サイドウォール上部の幅が薄くなっているのであるから、テーパになっていない場合に比べて、最適な注入エネルギーは若干低く設定すればよいことになる。
【０１００】
また、以上はｎ型デバイスの場合について述べたが、上記第３の実施形態同様、ｐ型デバイスとして形成してもよい。この場合は、半導体層１０１としてｎ型半導体を用い、注入種の導電型を逆にして形成すればよく、また、書込み、消去や読出しも、印加バイアスを逆にすればよい。ｐ型デバイスとして形成する場合には、ゲート電極１０５下に形成する高濃度領域の不純物種がリンや砒素などの重い元素となり、熱拡散が遅いのでウェルプロファイルの制御性が高くなる。特に砒素は重いので、制御性がよい。
【０１０１】
（第５の実施形態）
上記第１〜上記第４の実施形態では、チャネル領域の中央部の高濃度領域を形成する方法として、ゲート電極１０５の両側から斜めに不純物を注入する方法について説明したが、第５の実施形態では、ゲート電極１０５の片側からのみ、斜め注入を行う。
【０１０２】
第１の実施形態の半導体記憶装置製造方法において、図５Ａに示すようにゲート電極１０５の片側から注入角度θにて不純物、例えばホウ素を注入した後、図５Ｂのような逆側からの斜め注入は行わず、同じ側からさらに、ホウ素の注入角度θよりも小さい角度で、ホウ素とは逆導電型に相当する不純物イオン、例えばリンないし砒素の注入を行い、先に斜め注入したホウ素を補償しｐ型を打ち消す。ここで、後から注入したリンないし砒素は、先に注入したホウ素より浅い角度で注入しているため、ゲート電極１０５下側への入り込みが小さく、ゲート電極１０５下側の一部のホウ素のｐ型は打ち消されない。この方法によっても、ゲート電極１０５下側に、ホウ素濃度が極大となる領域を形成することができる。以下の工程は第１の実施形態に倣って行えばよい。なお、先にリンないし砒素を注入し、後からホウ素を注入してもよい。
【０１０３】
なお、ここでは第１の実施形態に沿った例を示したが、第２〜第４の実施形態に沿った半導体記憶装置の製造方法へ本方法を適用することも可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態の半導体記憶装置の要部の概略断面図である。
【図２Ａ】本発明の第１実施形態の半導体記憶装置の左側ノード（消去状態）を読み出す読み出し動作を説明する概略断面図である。
【図２Ｂ】本発明の第１実施形態の半導体記憶装置の右側ノード（書込み状態）を読み出す読み出し動作を説明する概略断面図である。
【図３】本発明の第１実施形態の半導体記憶装置の読出し電流およびウィンドウをプロットしたグラフである。
【図４Ａ】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図４Ｂ】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図５Ａ】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図５Ｂ】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図６】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図７Ａ】本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図７Ｂ】本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図８Ａ】本発明の第４実施形態の半導体記憶装置要部の概略断面図である。
【図８Ｂ】本発明の第４実施形態の半導体記憶装置の読出し動作を説明する概略断面図である。
【図９Ａ】本発明の第４実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図９Ｂ】本発明の第４実施形態の半導体記憶装置の他の製造方法を説明する概略断面図である。
【図１０】従来の半導体記憶装置の要部の概略断面図である。
【図１１】従来の半導体記憶装置の書き込み動作を説明する概略断面図である。
【図１２】従来の半導体記憶装置において、図１１の書き込み動作によって書き込まれた側のノード（右側）を読み出すための読み出し動作を説明する概略断面図である。
【図１３】従来の半導体記憶装置において、図１１の書き込み動作によって書き込まれた部位とは反対側のノード（左側）を読み出すための読み出し動作を説明する概略断面図である。
【図１４】従来の半導体記憶装置の消去動作を説明する概略断面図である。
【図１５】従来の半導体記憶装置の消去動作を説明するＰＮ接合部のバンド模式図である。
【図１６Ａ】従来の半導体記憶装置の第１の記憶状態における左側ノードの読み出し動作を説明する模式図である。
【図１６Ｂ】従来の半導体記憶装置の第２の記憶状態における左側ノードの読み出し動作を説明する模式図である。
【図１６Ｃ】従来の半導体記憶装置の第３の記憶状態における左側ノードの読み出し動作を説明する模式図である。
【図１６Ｄ】従来の半導体記憶装置の第４の記憶状態における左側ノードの読み出し動作を説明する模式図である。
【図１７】従来の半導体記憶装置の読出し電流およびウィンドウをプロットしたグラフである。
【符号の説明】
【０１０５】
１０１  半導体層（シリコン基板）
１０２  第一の絶縁膜
１０３  電荷蓄積絶縁膜
１０４  第二の絶縁膜
１０５  ゲート電極
１０６  左側の拡散領域
１０７  右側の拡散領域
１０８  チャネル領域
１０９  高濃度領域
１１１  反転層
１１２  蓄積電荷
１１３  右側ノード読出し動作時の電子の流れ
１１４  左側ノード読出し動作時の電子の流れ
１１５  空乏層
１１６  半導体層内における注入不純物の飛程
１１７  注入不純物のゲート電極下部への横方向進入距離
１１８ａ  左斜めからの注入により不純物が注入される領域
１１８ｂ  右斜めからの注入により不純物が注入される領域
１１９  斜め左右からの不純物注入が重なる領域
１２１  ゲート絶縁膜
１２２  第一の絶縁膜
１２３、１２３ａ、１２３ｂ  電荷蓄積絶縁膜
１２４  第二の絶縁膜
１２５  蓄積電荷
１２６  左側ノード読出し動作時の電子の流れ
１２７  右側ノード読出し動作時の電子の流れ
１２８  半導体層内における注入不純物の飛程
１２９  注入不純物のゲート電極下部への横方向入り込み距離
【図１】
2008016473.tif 000003
【図２Ａ】
2008016473.tif 000004
【図２Ｂ】
2008016473.tif 000005
【図３】
2008016473.tif 000006
【図４Ａ】
2008016473.tif 000007
【図４Ｂ】
2008016473.tif 000008
【図５Ａ】
2008016473.tif 000009
【図５Ｂ】
2008016473.tif 000010
【図６】
2008016473.tif 000011
【図７Ａ】
2008016473.tif 000012
【図７Ｂ】
2008016473.tif 000013
【図８Ａ】
2008016473.tif 000014
【図８Ｂ】
2008016473.tif 000015
【図９Ａ】
2008016473.tif 000016
【図９Ｂ】
2008016473.tif 000017
【図１０】
2008016473.tif 000018
【図１１】
2008016473.tif 000019
【図１２】
2008016473.tif 000020
【図１３】
2008016473.tif 000021
【図１４】
2008016473.tif 000022
【図１５】
2008016473.tif 000023
【図１６Ａ】
2008016473.tif 000024
【図１６Ｂ】
2008016473.tif 000025
【図１６Ｃ】
2008016473.tif 000026
【図１６Ｄ】
2008016473.tif 000027
【図１７】
2008016473.tif 000028