(57)【要約】    【課題】暗コントラストを向上させつつも、電源投入直後の画質劣化を抑制させることができるプラズマディスプレイ装置を提供することを目的とする。    【解決手段】各放電セル内に二次電子放出材料を含む蛍光体層を備えたＰＤＰに各種駆動パルスを印加することによりこのＰＤＰを駆動するにあたり、プラズマディスプレイ装置の電源投入時点から所定期間経過するまでの間とこの所定期間経過後とで、異なるパルス波形を有する駆動パルスを生成する。  【選択図】  図１２
2008286999.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、
前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層と、前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させる駆動部と、を備え、
前記駆動部は、前記駆動パルスのパルス波形を前記プラズマディスプレイ装置の電源投入時点から所定期間が経過するまでの間と、前記所定期間の経過後とで異ならしめることを特徴とするプラズマディスプレイ装置。
【請求項２】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層が設けられたプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させ、
前記駆動パルスのパルス波形を前記プラズマディスプレイパネルが搭載されたプラズマディスプレイ装置の電源投入時点から所定期間が経過するまでの間と、前記所定期間の経過後とで異ならしめることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３】
前記駆動パルスのピーク電位及び／又はパルス幅が、前記電源投入時点から前記所定期間が経過するまでの間と、前記所定期間の経過後とで互いに異なることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記電源投入時点から前記所定期間が経過するまでの間に生成される前記駆動パルスのピーク電位は、前記所定期間の経過後に生成される前記駆動パルスのピーク電位よりも高電位であることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記電源投入時点から前記所定期間が経過するまでの間に生成される前記駆動パルスのパルス幅は、前記所定期間の経過後に生成される前記駆動パルスのパルス幅よりも大であることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
複数の前記サブフィールド各々の内の少なくとも１のサブフィールドにおいて前記行電極対にリセットパルスを印加することにより前記放電セル内にリセット放電を生起せしめ、
前記サブフィールド各々において前記行電極対各々の一方の行電極に第１ベースパルス、前記行電極対各々の他方の行電極に第２ベースパルスを印加しつつ前記一方の行電極各々に順次、走査パルスを印加すると共に、前記画素データに応じた画素データパルスを前記列電極に印加することにより前記放電セル各々に選択的にアドレス放電を生起せしめて前記放電セルを点灯モード状態及び消灯モード状態の内のいずれか一方に設定し、
前記サブフィールド各々において前記行電極対各々にサスティンパルスを印加することにより前記点灯モード状態に設定されている前記放電セルのみをサスティン放電させ、
前記駆動パルスは、前記リセットパルス、前記第１ベースパルス、前記第２ベースパルス、前記サスティンパルス各々の内の少なくとも１つであることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記所定期間中は前記所定期間の経過後に比して前記一方の行電極及び前記他方の行電極間の電圧が高くなるように、前記所定期間の経過時点において前記リセットパルスの波形を前記第１波形から前記第２波形に変更することを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記所定期間中は前記所定期間の経過後に比して前記一方の行電極及び前記他方の行電極間の電圧が高くなるように、前記所定期間の経過時点において前記第１及び第２ベースパルス各々の波形を前記第１波形から前記第２波形に変更することを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記所定期間中は前記所定期間の経過後に比して前記一方の行電極及び前記他方の行電極間の電圧が高くなるように、前記所定期間の経過時点において前記サスティンパルスの波形を前記第１波形から前記第２波形に変更することを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１０記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記単位表示期間内の先頭の前記サブフィールドにて前記放電セルを前記消灯モード状態に初期化するリセット行程と、前記画素データに応じて選択的に前記放電セルを書込アドレス放電せしめることにより前記放電セルを前記消灯モードの状態から前記点灯モードの状態に遷移させる書込アドレス行程と、を含み、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記リセット行程は、前記リセット放電が生起されている間に亘り、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記先頭のサブフィールドにおいて、前記行電極対を為す前記一方の行電極及び前記他方の行電極の内の前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみを１回分だけサスティン放電せしめることを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記単位表示期間内の前記サブフィールド各々の内の前記先頭のサブフィールドのみで前記リセット行程を実行することを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記先頭のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを消去アドレス放電させることによりこの放電セルを前記点灯モードの状態から前記消灯モードの状態に遷移させる消去アドレス行程を、更に備えたことを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記リセット行程では、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加することにより前記リセット放電を生起させる電圧を前記列電極及び前記一方の行電極間に生じさせることを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記書込アドレス行程では、前記一方の行電極に負極性の第１ベースパルスを印加すると共に、前記行電極対の他方の行電極に正極性の第２ベースパルスを印加することを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記単位表示期間内の少なくとも先頭のサブフィールド及び当該先頭のサブフィールドの直後の第２番目のサブフィールド各々において前記放電セルを点灯モード及び消灯モードの内の一方の状態に初期化するリセット行程と、前記先頭のサブフィールド及び前記第２番目のサブフィールド各々において前記画素データに応じて選択的に前記放電セルをアドレス放電させることによりこの放電セルを前記点灯モード及び前記消灯モードの内の他方の状態に遷移させるアドレス行程と、を実行し、
前記リセット行程では、前記第２番目のサブフィールドにおいて前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記リセット行程では、前記先頭のサブフィールドにおいて前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間において前記リセット放電を生起させることを特徴とする請求項２１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記リセット行程では、前記放電セルを前記消灯モードの状態に初期化し、
前記アドレス行程は、前記画素データに応じて選択的に前記放電セルを書込アドレス放電させることによりこの放電セルを前記点灯モードの状態に遷移させることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記リセット行程では、前記リセット放電が生起されている間に亘り、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記リセット行程では、前記一方の行電極及び前記他方の行電極各々に正極性の電位を印加することにより前記リセット放電を生起させることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記先頭のサブフィールドにおいて、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記点灯モードの状態にある前記放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項２６記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記第２番目のサブフィールドのリセット行程では、前記微小発光放電を生起させるべく前記一方の行電極に印加した電位を時間経過に伴って徐々に増加させることにより前記リセット放電を生起させることを特徴とする請求項２６記載のプラズマディスプレイパネルの駆動方法。
【請求項２９】
前記微小発光放電を生起させるべく前記一方の行電極に印加される電位の立ち上がり区間での時間経過に伴う変化率が、前記リセット放電を生起させるべく前記一方の行電極に印加される電位の立ち上がり区間での時間経過に伴う変化率よりも高いことを特徴とする請求項２６記載のプラズマディスプレイパネルの駆動方法。
【請求項３０】
前記第２番目のサブフィールドに後続するサブフィールド各々において前記一方の行電極及び前記他方の行電極各々に交互にサスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン行程を実行し、
前記微小発光放電を生起させるべく前記一方の行電極に印加する電位が前記サスティンパルスのピーク電位よりも低いことを特徴とする請求項２６記載のプラズマディスプレイパネルの駆動方法。
【請求項３１】
前記第２番目のサブフィールドにおいて前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項３２】
前記アドレス行程では、前記第２番目のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを前記アドレス放電させることによりこの放電セルを前記点灯モードの状態から前記消灯モードの状態に遷移させることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【請求項３３】
前記リセット行程では、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加させることにより前記一方の行電極及び前記列電極間の電圧を徐々に増加させることを特徴とする請求項２１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
又、各放電セル内において電極を被覆すべく設けられている酸化マグネシウム層内に、電子線照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含ませることにより、放電確率を高めるようにしたＰＤＰが提案されている（例えば、特許文献１参照）。このようなＰＤＰによれば、放電遅れが大幅に短縮されるので、微弱な放電を短時間に安定して生起させることが可能となる。よって、表示画像には関与しない放電（リセット放電等）に伴う発光を抑制させて、暗い画像を表示している際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【０００４】
ところが、上記の如き構造を有するＰＤＰを搭載したプラズマディスプレイ装置においては、その電源投入してから所定期間、例えば約１分間の間に亘り、各放電セル毎の放電動作にバラツキが生じて、表示画像に劣化が生じるという問題があった。
【特許文献１】特開２００６−９１４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題を解決すべく為されたものであり、暗コントラストを向上させつつも、電源投入直後の画質劣化を抑制させることができるプラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１記載によるプラズマディスプレイ装置は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層と、前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させる駆動部と、を備え、前記駆動部は、前記駆動パルスのパルス波形を前記プラズマディスプレイ装置の電源投入時点から所定期間が経過するまでの間と、前記所定期間の経過後とで異ならしめる。
【０００７】
又、講求項２記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層が設けられたプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させ、前記駆動パルスのパルス波形を前記プラズマディスプレイパネルが搭載されたプラズマディスプレイ装置の電源投入時点から所定期間が経過するまでの間と、前記所定期間の経過後とで異ならしめる。
【発明を実施するための最良の形態】
【０００８】
放電セル内に二次電子放出材料を含む蛍光体層を備えたＰＤＰを駆動させるべき各種駆動パルスを印加するにあたり、プラズマディスプレイ装置の電源投入時点から所定期間経過するまでの間とこの所定期間経過後とで、異なるパルス波形を有する駆動パルスを生成する。すなわち、電源投入時点から所定期間が経過するまでの間と所定期間経過後とで、互いに異なるピーク電位及び／又はパルス幅を有する駆動パルスを生成する。この際、電源投入時点から上記所定起動期間が経過するまでの間に生成される駆動パルスのピーク電位を、所定期間経過後に生成される駆動パルスのピーク電位よりも高電位にする。或いは、電源投入時点から上記所定起動期間が経過するまでの間に生成される駆動パルスのパルス幅を、所定期間経過後に生成される駆動パルスのパルス幅よりも大にする。これにより、電源投入時点から所定の起動期間が経過するまでの間はＰＤＰに印加される電圧が高くなるので、放電が生起され易くなる。よって、暗コントラスト向上を図るべく放電セル内に設けられた二次電子放出材料の影響で、電源投入が為されてから所定の起動期間が経過するまでの間に亘り各放電セルの放電特性に大きなバラツキが生じても、この間、確実に各種放電を生起させることが可能となる。従って、暗コントラスト向上を実現しつつも、電源投入時における画質劣化が抑制されるようになる。
【実施例１】
【０００９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１０】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、起動時間タイマ５７、及びこれら各種モジュールに電源電圧を供給する電源回路６０及び電源スイッチ６１から構成される。
【００１２】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１３】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１４】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１５】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１６】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１７】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００１８】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１９】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２０】
各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２１】
蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２２】
すなわち、ＰＤＰ５０は、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体が含まれている。
【００２３】
以下に、かかる構成を採用したことによる作用効果について図６及び図７を参照しつつ説明する。
【００２４】
尚、図６は、酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰの行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。一方、図７は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０の行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【００２５】
すなわち、従来のＰＤＰでは、図６に示す如く放電開始時点から比較的強い放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図７に示す如く、微弱な放電が放電開始時点から約0.04［ｍｓ］以内に終息する。よって、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、従来のＰＤＰに比して放電遅れ時間の大幅な短縮化、及び放電の微弱化が図られるのである。
【００２６】
Ｘ電極ドライバ５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。Ｘ電極ドライバ５１のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるピーク電位（パルス電圧）を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。Ｘ電極ドライバ５１のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるピーク電位（パルス電圧）を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。Ｙ電極ドライバ５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。Ｙ電極ドライバ５３のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるピーク電位（パルス電圧）を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。Ｙ電極ドライバ５３のスキャンパルス発生回路は、駆動制御回路５６から供給された走査パルス生成信号によって示されるピーク電位（パルス電圧）を有する走査パルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ1〜Ｙnに順次印加する。Ｙ電極ドライバ５３のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるピーク電位（パルス電圧）を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。アドレスドライバ５５は、駆動制御回路５６から供給された画素データパルス生成信号に応じてＰＤＰ５０の列電極Ｄに印加すべき画素データパルスを発生する。
【００２７】
電源回路６０は、電源スイッチ６１がオフ状態からオン状態に切り替わると各種電源電圧を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、起動時間タイマ５７、及びＰＤＰ５０各々に供給開始する。すなわち、電源スイッチ６１がオフ状態からオン状態に切り替わることにより電源投入が為され、図１に示されるプラズマディスプレイ装置が起動するのである。
【００２８】
起動時間タイマ５７は、電源回路６０からの電源電圧の供給開始時点から時間の計測を開始し、その経過時間を示す起動時間信号ＴＧを駆動制御回路５６に供給する。
【００２９】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図８に示す如き、全輝度範囲（輝度０〜２５５）を１５段階にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図８に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００３０】
更に、駆動制御回路５６は、上記構造を有するＰＤＰ５０を図９に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６は、図９に示す如く、１フィールド又は１フレーム表示期間（以下、単位表示期間と称する）毎に、その先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、駆動制御回路５６は、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。そして、単位表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３１】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１０に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００３２】
尚、図１０は、図９に示されるサブフィールドＳＦ１〜ＳＦ１４の内から、先頭のサブフィールドＳＦ１及びそれに後続するサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００３３】
又、図１０は、駆動制御回路５６が［起動モード]及び[通常モード]の内の[通常モード]による制御を実施した場合に、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される駆動パルスを示すものである。
【００３４】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有し、且つ正極性のピーク電位ＶRY1を有するリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３５】
又、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一極性であり、且つ上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性のピーク電位ＶRX1を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３６】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、図１０に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位（−ＶRY2）に到るパルス波形を有するリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰXにおける立下ステップ部ＳＴの固定電位として、上記ピーク電位ＶRX1よりも低い正極性の電位ＶRX2を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰY2及び正極性の電位ＶRX2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰY2の負極性ピーク電位（−ＶRY2）及び上記の如き正極性の電位ＶRX2は、行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、上記第１リセット放電に応じて行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰY2における負極性ピーク電位（−ＶRY2）は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３７】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図１０に示す如き負極性の電位(−ＶBP-）を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、上記電位ＶRX2よりも低い正極性のピーク電位ＶRP+を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々のピーク電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００３８】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、アドレスドライバ５５は、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３９】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位ＶSUSを有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１０に示す如き時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４０】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性のピーク電位ＶBP+を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１０に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じた画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４１】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１０に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１０に示す如き時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４２】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４３】
以上の如き駆動を、図８に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図８に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図８に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００４４】
かかる駆動によれば、単位表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００４５】
又、かかる駆動では、先ず、先頭のサブフィールドＳＦ１において、全放電セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある放電セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ１に後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある放電セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示（輝度レベル０）を行うと、単位表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。つまり、先頭のサブフィールドＳＦ１で全放電セルＰＣを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、単位表示期間を通して生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。
【００４６】
更に、ＰＤＰ５０として、図２〜図５に示す如く酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませる構造を採用することにより、放電遅れ時間の大幅な短縮化及び放電の微弱化が為される。よって、微弱化したリセット放電を確実に生起させることが可能となるので、表示画像には関与しないリセット放電に伴う発光を抑えて、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００４７】
ここで、酸化マグネシウムは、プラズマディスプレイ装置の電源が投入されてから所定期間、例えば約１分間に亘り、各放電セル毎の放電にバラツキが生じる為、表示画像に乱れが生じる。これは、上述した如く放電セル内に設けられているＭｇＯ結晶体が、放電セルの放電空間内に含まれる放電には寄与しないガス（以下、不要ガスと称する）を、電源投入前の段階において吸収していることに起因する。この際、ＭｇＯ結晶体が不要ガスを含んでいると、放電セルの放電開始電圧が通常値より高まると共に、各放電セル毎の放電特性に大きなバラツキが生じるようになる。尚、ＭｇＯ結晶体に含まれている不要ガスは、放電が開始されると徐々に放電空間に放出される。よって、ＭｇＯ結晶体に含まれている不要ガスが全て放出されるまでの間、約１分間に亘り、表示画像に乱れが生じるのである。
【００４８】
そこで、駆動制御回路５６は、電源投入によって電源回路６０から電源電圧の供給が開始されると、先ず、図１１に示す如き駆動モード設定処理を行う。
【００４９】
図１１において、先ず、駆動制御回路５６は、ＰＤＰ５０を［起動モード]で駆動させるべき各種制御信号をパネルドライバに供給する（ステップＳ１）。かかるステップＳ１の終了後、駆動制御回路５６は、電源投入が為されてから現時点までの経過時間を示す起動時間信号ＴＧが所定期間ＴPREより大であるか否かを、大であると判定されるまで繰り返し実行する（ステップＳ２）。すなわち、かかるステップＳ２において、電源投入が為されてから現時点までの経過時間が、所定期間ＴPRE、つまり放電セル内に設けられているＭｇＯ結晶体が不要ガスの放出を全て完了するまでに費やされる期間（例えば、１分間）を過ぎたか否かを判定するのである。かかるステップＳ２において、電源投入が為されてから現時点までの経過時間が所定期間ＴPREよりも大であると判定された場合、駆動制御回路５６は、ＰＤＰ５０に対する駆動モードを、［起動モード］から［通常モード］に切り替えるべくパネルドライバを制御する（ステップＳ３）。かかるステップＳ３の実行により、図１０に示す如き[通常モード]の形態にて各種駆動パルスがＰＤＰ５０に印加される。
【００５０】
このように、図１に示されるプラズマディスプレイ装置では、電源が投入されてから所定の起動期間（例えば１分間）が経過してから、図１０に示す如き[通常モード]による駆動を実施し、この起動期間内では以下の如き［起動モード]による駆動を実施する。
【００５１】
［起動モード]では、駆動制御回路５６は、図９に示す発光駆動シーケンスに従って、図１２に示す如き各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加させるべく、パネルドライバを制御する。
【００５２】
この際、図１２に示す各種駆動パルス（ＲＰX、ＲＰY1、ＲＰY2、ＤＰ、ＢＰ+、ＢＰ-、ＳＰW、ＩＰ、ＣＰ、ＳＰD、ＥＰ）、及びその駆動パルスの印加に応じて為される各種動作は、図１０に示される[通常モード]の場合と同一である。
【００５３】
ただし、［起動モード]では、リセットパルスＲＰX、ＲＰY1、ＲＰY2、サスティンパルスＩＰ、ベースパルスＢＰ+及びＢＰ-の如き各種駆動パルスのパルス波形が[通常モード]の場合とは異なる。
【００５４】
すなわち、［起動モード]では、
(1)リセットパルスRPXの正極性ピーク電位として電位ＶRX1よりも低い電位VGRX1
(2)リセットパルスRPY1の正極性ピーク電位として電位ＶRY1よりも高い電位VGRY1
(3)リセットパルスRPY2の負極性ピーク電位として電位(−ＶRY2)よりも低い電位(−VGRY2)
(4)リセットパルスRPXの立下ステップ部STの電位として電位ＶRX2よりも高い電位VGRX2
(5)ベースパルスBP-のピーク電位として電位(−ＶBP-)よりも低い電位(−VGBP-)
(6)ベースパルスBP+のピーク電位として電位ＶBP+よりも高い電位VGBP+
(7)サスティンパルスＩＰの正極性ピーク電位として電位ＶSUSよりも高い電位VGSUS
(8)リセットパルスRPY1のパルス幅としてパルス幅ＷRYよりも長いパルス幅WGRY
(9)リセットパルスRPXのパルス幅としてパルス幅ＷRXよりも短いパルス幅WGRX
を夫々採用する。
【００５５】
尚、上記（1）〜（9）のいずれか１つ、或いは、上記（1）〜（9）の中から少なくとも２つを組み合わせて採用するようにしても良い。
【００５６】
つまり、［起動モード]では、リセット行程Ｒの前半部において、リセットパルスＲＰY1の正極性ピーク電位を[通常モード]での電位ＶRY1よりも高い電位ＶＧRY1とし、そのパルス幅を[通常モード]でのパルス幅ＷRYよりも長いパルス幅ＷＧRYとすると共に、リセットパルスＲＰXの正極性ピーク電位を[通常モード]での電位ＶRX1よりも低い電位ＶＧRX1としている。これにより、行電極Ｘ及びＹ間に印加される電圧が[通常モード]の場合よりも高くなり、行電極Ｙ及び列電極Ｄ間において列側陰極放電が生起され易くなる。この際、行電極Ｙ及び列電極Ｄ間での列側陰極放電は、行電極Ｘ及びＹ間に印加される電圧（電界強度）が大なるほど、その電界に誘発されて生起されやすくなる。但しこの電圧を高めすぎると行電極Ｘ及びＹ間でも放電が生起されてしまう虞がある為、この放電が生起されない程度の電圧を印加する。
【００５７】
又、［起動モード]でのリセット行程Ｒの後半部では、リセットパルスＲＰY2の負極性ピーク電位を[通常モード]での電位（−ＶRY2）よりも低い電位（−ＶＧRY2）としている。これにより、行電極Ｘ及びＹ間に印加される電圧、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間での放電が生起され易くなる。
【００５８】
又、［起動モード]での選択書込アドレス行程ＷWでは、ベースパルスＢＰ-のピーク電位を[通常モード]での電位(−ＶBP-)よりも低い電位(−ＶＧBP-)とし、更にベースパルスＢＰ+のピーク電位を[通常モード]での電位ＶBP+よりも高い電位ＶＧBP+としている。これにより、行電極Ｘ及びＹ間に印加される電圧、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間での書込アドレス放電が生起され易くなる。
【００５９】
又、［起動モード]でのサスティン行程Ｉでは、サスティンパルスＩＰの正極性ピーク電位を[通常モード]での電位ＶSUSよりも高い電位ＶＧSUSとしている。これにより、［起動モード］では、行電極Ｘ及びＹ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間においてサスティン放電が生起され易くなる。尚、先頭のサブフィールドＳＦ１のサスティン行程Ｉでの１回限りのサスティン放電では、行電極Ｙ及び列電極Ｄ間でも列側陰極放電を生起させているが、この場合、行電極Ｙ及び列電極Ｄ間での電圧が高まることから、この列側陰極放電も生起されやすくなる。
【００６０】
すなわち、［起動モード]では、各駆動パルスにおける正極性ピーク電位を[通常モード]の場合よりも高くし、負極性ピーク電位を[通常モード]の場合よりも低くすることにより、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧を高めて、放電が確実に生起されるようにしているのである。
【００６１】
よって、電源投入が為されてから所定の起動期間（例えば１分間）が経過するまでの間、暗コントラスト向上を図るべく放電セル内に設けられたＭｇＯ結晶体が不要ガスを含んでいるが故に放電セル毎の放電特性にバラツキが生じていても、確実に各種放電を生起させることが可能となる。従って、暗コントラスト向上を実現しつつも、電源投入時における画質劣化が抑制されるようになる。
【００６２】
尚、かかる起動期間の経過後は、[通常モード]に基づく駆動に移行するので、リセット行程Ｒでは微弱なリセット放電が生起され、暗コントラストの向上が為される。また、消費電力の低減も図れる。
【００６３】
特に、ＰＤＰ５０の如きＭｇＯ結晶体を二次電子放出材として蛍光体層に含ませた場合、不要ガスが吸着しやすい二次電子放出材を含有することになるので、含まないPDPに比べて起動期間に亘り放電特性が安定しないという問題が生じるが、上記の如き構成を採用することにより解消される。
【００６４】
また、CL発光MgO結晶体を蛍光体層に含ませたPDPの場合、リセット放電はごく微弱であるので、各セルによる放電のバラツキによる影響がよりシビアである。すなわち、僅かな放電特性のバラツキにより、リセット放電が生起しない放電セルがでてくるという問題が生じるが、このような場合にも、本実施例の構成を採用することにより、その問題点が解消される。
【００６５】
ここで、図１に示されるプラズマディスプレイ装置においては、[起動モード]と、[通常モード]とで駆動パルスのピーク電位を異ならせる為、その駆動パルスのピーク電位に対応した電源を各モード毎に設けるようにしている。例えば、リセットパルスＲＰY1の正極性ピーク電位を生成する為の電源として、電源回路６０内には、[通常モード]用の電位ＶRY1を発生する第１電源と、[起動モード]用の電位ＶＧRY1を発生する第２電源とが設けられている。この際、Ｙ電極ドライバ５３は、[起動モード]時には第２電源によって生成された電位ＶＧRY1、一方、［通常モード］時には第１電源によって生成された電位ＶRY1を択一的に用いて、リセットパルスＲＰY1のピーク電位部を生成する。
【００６６】
しかしながら、かかるリセットパルスＲＰY1を生成するにあたり、上記第１電源及び第２電源の内の第２電源だけを用いて、リセットパルスＲＰY1の立ち上がり期間を制御することにより、[起動モード]用の正極性ピーク電位ＶＧRY1のみならず、［通常モード］用の正極性ピーク電位ＶRY1を有するリセットパルスＲＰY1を生成するようにしても良い。
【００６７】
例えば、［通常モード］時には、Ｙ電極ドライバ５３は、図１３（Ａ）に示す如き期間ａに亘り、第２電源によって生成された電位ＶＧRY1を行電極Ｙに印加する。これにより、ＰＤＰ５０の行電極Ｘ及びＹ間に寄生する負荷容量が充電され、図１３（Ａ）に示すように、行電極Ｙの電位が０ボルトの状態から時間経過に伴い徐々に高くなる。この際、行電極Ｙの電位は、この電位上昇が開始されてから期間ａの経過時点で電位ＶRY1に到達する。Ｙ電極ドライバ５３は、かかる期間ａの経過時点で行電極Ｙをハイインピーダンス状態に設定する。これにより、行電極Ｙは、上記期間ａの経過時点での電位状態を保持を維持することになり、これが図１３（Ａ）に示す如き、[通常モード]時におけるリセットパルスＲＰY1の正極性ピーク電位ＶRY1となる。
【００６８】
一方、［起動モード］時には、Ｙ電極ドライバ５３は、図１３（Ｂ）に示す如き、上記期間ａよりも長い期間ａ１に亘り、第２電源によって生成された電位ＶＧRY1を行電極Ｙに印加する。これにより、ＰＤＰ５０の行電極Ｘ及びＹ間に寄生する負荷容量が充電され、図１３（Ｂ）に示すように、行電極Ｙの電位が０ボルトの状態から時間経過に伴い徐々に高くなる。この際、行電極Ｙの電位は、この電位上昇が開始されてから期間ａ１の経過時点で電位ＶＧRY1に到達する。Ｙ電極ドライバ５３は、かかる期間ａ１の経過時点で行電極Ｙをハイインピーダンス状態に設定する。これにより、行電極Ｙは、上記期間ａ１の経過時点での電位状態を保持を維持することになり、これが図１３（Ｂ）に示す如き、[起動モード]時におけるリセットパルスＲＰY1の正極性ピーク電位ＶＧRY1となる。
【００６９】
又、上記リセットパルスＲＰY1の波形としては、図１０及び図１２に示されるが如き波形に限定されるものではなく、例えば図１４に示す如き、時間経過に伴い徐々にその電圧推移時の傾きが変化するものであっても良い。更に、図１０及び図１２に示されるリセット行程Ｒでは、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００７０】
又、図５に示す実施例においては、ＰＤＰ５０の背面基板１４側に設けられている蛍光体層１７内にＭｇＯ結晶体を含ませるようにしているが、図１５に示す如く、蛍光体粒子からなる蛍光体粒子層１７ａと、二次電子放出材からなる二次電子放出層１８とを積層したもので蛍光体層１７を形成するようにしても良い。この際、二次電子放出層１８としては、蛍光体粒子層１７ａの表面上に、二次電子放出材からなる結晶（例えば、ＣＬ発光ＭｇＯ結晶体を含んだＭｇＯ結晶）を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
【実施例２】
【００７１】
図１６は、本発明によるプラズマディスプレイ装置の他の構成を示す図である。
【００７２】
尚、図１６に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるプラズマディスプレイ装置のＰＤＰ５０と同一であり、図２〜図５、図１５に示す如き構造を有するものである。更に、図１６に示されるプラズマディスプレイ装置のＸ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、起動時間タイマ５７、電源回路６０、電源スイッチ６１各々も、図１に示されるものと同一動作を為すものである。ただし、駆動制御回路５６０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５によって為されるＰＤＰ５０に対する駆動方法が、図１に示されるプラズマディスプレイ装置とは異なる。
【００７３】
図１６に示される駆動制御回路５６０は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。尚、かかる多階調化処理は、前述した如き駆動制御回路５６において為される処理と同一である。すなわち、駆動制御回路５６０は、この多階調化処理により、全輝度範囲を１５段階に区切ってその輝度レベルを表す４ビットの多階調化画素データＰＤSを得る。そして、駆動制御回路５６０は、かかる多階調化画素データＰＤSを、図１７に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。
【００７４】
駆動制御回路５６０は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００７５】
更に、駆動制御回路５６０は、上記構造を有するＰＤＰ５０を図１８に示す如き発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６０は、１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６０は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００７６】
この際、駆動制御回路５６０は、上記駆動制御回路５６と同様に、電源投入開始に応じて図１１に示す駆動モード設定処理を行う。これにより、駆動制御回路５６０は、[通常モード]時には図１９、[起動モード]時には図２０に示す如き各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給させるべく、パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）を制御する。
【００７７】
尚、図１９及び図２０は、図１８に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。又、各種駆動パルスの印加によって為される動作は、[通常モード]実行時と[起動モード]実行時とで同一である。
【００７８】
よって、以下に、図１９に示される[通常モード]実行時を例にとって、各種駆動パルスの印加動作、及びその駆動パルスの印加によって為される動作について説明する。
【００７９】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有するリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、図１９に示す如く、リセットパルスＲＰ１Y1の正極性ピーク電位Ｖ１RY1は、後述するサスティンパルスＩＰにおける正極性ピーク電位ＶSUS以下の電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Y1の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００８０】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、このリセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性ピーク電位Ｖ１RXを有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００８１】
次に、第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位（−Ｖ１RY2）に到るパルス波形を有するリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。この際、かかるリセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ１Y2の負極性ピーク電位（−Ｖ１RY2）は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Y2のピーク電位（−Ｖ１RY2）は、後述する書込走査パルスＳＰWの負極性ピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Y2の負極性ピーク電位（−Ｖ１RY2）を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００８２】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の所定電位（−ＶBP-）を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ1〜Ｘn各々に印加する。更に、第１選択書込アドレス行程Ｗ１Wでは、アドレスドライバ５５が、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第１リセット行程Ｒ１において初期化された消灯モードの状態を維持する。
【００８３】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１９に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰの正極性ピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位である。又、図１９に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００８４】
上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００８５】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかであり且つ正極性ピーク電位Ｖ２RY1を有するリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、図１９に示す如く、リセットパルスＲＰ２Y1の正極性ピーク電位Ｖ２RY1は、サスティンパルスＩＰの正極性ピーク電位ＶSUS以下の電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得る正極性ピーク電位Ｖ２RX1を有するリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、リセットパルスＲＰ２Xの正極性ピーク電位Ｖ２RX1は、サスティンパルスＩＰにおける正極性ピーク電位ＶSUS以下の電位である。ここで、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位（−Ｖ２RY2）に到るパルス波形を有するリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰ２Xにおける立下ステップ部ＳＴの固定電位として、上記ピーク電位Ｖ２RX1よりも低い正極性の電位Ｖ２RX2を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性の電位Ｖ２RX2の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2の負極性ピーク電位（−Ｖ２RY2）及び上記の如き正極性の電位Ｖ２RX2は、行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、上記第１リセット放電に応じて行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負極性ピーク電位（−Ｖ２RY2）は、負極性の書込走査パルスＳＰWのピーク電位よりも高い���位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWの負極性ピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、以下の第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。
【００８６】
かかる第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の電位(−ＶBP-）を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性の電位ＶBP+を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００８７】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位ＶSUSを有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１９に示す如き時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００８８】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性の電位ＶBP+を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１９に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位ＶBP+は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたピーク電位を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００８９】
又、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１９に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位ＶSUSを有するサスティンパルスＩＰを行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は偶数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰは行電極Ｘに印加され、最終のサスティンパルスＩＰは行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各放電セルＰＣ内の壁電荷形成状態は、第１リセット放電終了直後と同一となる。
【００９０】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００９１】
以上の如き駆動を、図１７に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００９２】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１７に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００９３】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【００９４】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００９５】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図１７〜図２０に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１７に示す如き１６段階にて表すことが可能となるのである。
【００９６】
この際、図１７〜図２０に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図１７に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００９７】
ここで、図１６に示すプラズマディスプレイ装置は、電源投入開始から所定の起動期間（例えば１分間）が経過してから、図１９に示す如き［通常モード］に従った駆動を実施し、この起動期間中は、図２０に示す如き［起動モード］に従った駆動を実施する。
【００９８】
［起動モード]では、リセットパルスＲＰ１X、ＲＰ２X、ＲＰ１Y1、ＲＰ２Y1、ＲＰ１Y2、ＲＰ２Y2、サスティンパルスＩＰ、ベースパルスＢＰ+及びＢＰ-の如き各種駆動パルスのパルス波形が[通常モード]の場合とは異なる。
【００９９】
すなわち、［起動モード]では、
(1)リセットパルスRP1Xの正極性ピーク電位として電位Ｖ1RXよりも低い電位VG1RX
(2)リセットパルスRP1Y1の正極性ピーク電位として電位Ｖ1RY1よりも高い電位VG1RY1
(3)リセットパルスRP1Y2の負極性ピーク電位として電位(-V1RY2)よりも低い電位(-VG1RY2)
(4)リセットパルスRP2Xの正極性ピーク電位として電位Ｖ2RX1よりも低い電位VG2RX1
(5)リセットパルスRP2Xの立下ステップ部STの電位として電位Ｖ2RX2よりも高い電位VG2RX2
(6)リセットパルスRP2Y1の正極性ピーク電位として電位Ｖ2RY1よりも高い電位VG2RY1
(7)リセットパルスRP2Y2の負極性ピーク電位として電位(-V2RY2)よりも低い電位(-VG2RY2)
(8)ベースパルスBP-のピーク電位として電位(−ＶBP-)よりも低い電位(−VGBP-)
(9)ベースパルスBP+のピーク電位として電位ＶBP+よりも高い電位VGBP+
(10)サスティンパルスＩＰの正極性ピーク電位として電位ＶSUSよりも高い電位VGSUS
(11)リセットパルスRP1Y1のパルス幅としてパルス幅Ｗ1RYよりも長いパルス幅WG1RY
(12)リセットパルスRP2Y1のパルス幅としてパルス幅Ｗ2RYよりも長いパルス幅WG2RY
(13)リセットパルスRP1Xのパルス幅としてパルス幅Ｗ1RXよりも短いパルス幅WG1RX
(14)リセットパルスRP2Xのパルス幅としてパルス幅Ｗ2RXよりも短いパルス幅WG2RX
を夫々採用する。
【０１００】
尚、上記（1）〜（14）のいずれか１つ、或いは、上記（1）〜（14）の中から少なくとも２つを組み合わせて採用するようにしても良い。
【０１０１】
つまり、［起動モード]では、リセット行程（Ｒ１、Ｒ２）の前半部において、リセットパルス（ＲＰ１Y1、ＲＰ２Y1）の正極性ピーク電位を[通常モード]での電位（Ｖ１RY1、Ｖ２RY1）よりも高い電位（ＶＧ１RY1、ＶＧ２RY1）とすると共に、リセットパルス（ＲＰ１X、ＲＰ２X）の正極性ピーク電位を[通常モード]での電位（Ｖ１RX、Ｖ２RX1）よりも低い電位（ＶＧ１RX、ＶＧ２RX1）としている。又、リセットパルス（ＲＰ１Y1、ＲＰ２Y1）のパルス幅を[通常モード]でのパルス幅（Ｗ１RY、Ｗ２RY）よりも長いパルス幅（ＷＧ１RY、ＷＧ２RY）とすると共に、リセットパルス（ＲＰ１X、ＲＰ２X）のパルス幅を[通常モード]でのパルス幅（Ｗ１RX、Ｗ２RX）よりも短いパルス幅（ＷＧ１RX、ＷＧ２RX）とする。これにより、［起動モード］では、行電極Ｘ及びＹ間に印加される電圧が[通常モード]の場合よりも高くなり、行電極Ｙ及び列電極Ｄ間において列側陰極放電が生起され易くなる。この際、行電極Ｙ及び列電極Ｄ間での列側陰極放電は、行電極Ｘ及びＹ間に印加される電圧（電界強度）が大なるほど、その電界に誘発されて生起されやすくなる。但しこの電圧を高めすぎると行電極Ｘ及びＹ間でも放電が生起されてしまう虞がある為、この放電が生起されない程度の電圧を印加する。
【０１０２】
又、［起動モード]でのリセット行程Ｒの後半部では、リセットパルス（ＲＰ１Y2、ＲＰ２Y2）の負極性ピーク電位を[通常モード]での電位（−Ｖ１RY2、−Ｖ２RY2）よりも低い電位（−ＶＧ１RY2、−ＶＧ２RY2）としている。これにより、［起動モード］では、行電極Ｘ及びＹ間に印加される電圧、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間での放電が生起され易くなる。
【０１０３】
又、［起動モード]での選択書込アドレス行程（Ｗ１W、Ｗ２W）では、ベースパルスＢＰ-のピーク電位を[通常モード]での電位(−ＶBP-)よりも低い電位(−ＶＧBP-)とし、更にベースパルスＢＰ+のピーク電位を[通常モード]での電位ＶBP+よりも高い電位ＶＧBP+としている。これにより、行電極Ｘ及びＹ間に印加される電圧、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間での書込アドレス放電が生起され易くなる。
【０１０４】
又、［起動モード]でのサスティン行程Ｉでは、サスティンパルスＩＰの正極性ピーク電位を[通常モード]での電位ＶSUSよりも高い電位ＶＧSUSとしている。これにより、行電極Ｘ及びＹ間に印加される電圧が[通常モード]の場合よりも高くなるので、行電極Ｘ及びＹ間においてサスティン放電が生起され易くなる。尚、サブフィールドＳＦ２のサスティン行程Ｉでの１回限りのサスティン放電では、行電極Ｙ及び列電極Ｄ間でも列側陰極放電を生起させているが、この場合、行電極Ｙ及び列電極Ｄ間での電圧が高まることから、この列側陰極放電も生起されやすくなる。
【０１０５】
すなわち、［起動モード]では、各駆動パルスにおける正極性ピーク電位を[通常モード]の場合よりも高くし、負極性ピーク電位を[通常モード]の場合よりも低くすることにより、行電極Ｘ及びＹ間、並びに行電極Ｙ及び列電極Ｄ間に印加される電圧を高めて、放電が確実に生起されるようにしているのである。
【０１０６】
よって、電源投入が為されてから所定の起動期間（例えば１分間）が経過するまでの間、暗コントラスト向上を図るべく放電セル内に設けられたＭｇＯ結晶体が不要ガスを含んでいるが故に、放電セル毎の放電特性にバラツキが生じていても、確実に各種放電を生起させることが可能となる。従って、暗コントラスト向上を実現しつつも、電源投入時における画質劣化が抑制されるようになる。
【０１０７】
尚、かかる起動期間の経過後は、[通常モード]に基づく駆動に移行するので、リセット行程Ｒでは微弱なリセット放電が生起され、暗コントラストの向上が為される。また、消費電力の低減も図れる。
【０１０８】
特に、ＰＤＰ５０の如きＭｇＯ結晶体を二次電子放出材として蛍光体層に含ませた場合、不要ガスが吸着しやすい二次電子放出材を含有することになるので、含まないPDPに比べて起動期間に亘り放電特性が安定しないという問題が生じるが、上記の如き構成を採用することにより解消される。
【０１０９】
また、CL発光MgO結晶体を蛍光体層に含ませたPDPの場合、リセット放電はごく微弱であるので、各セルによる放電のバラツキによる影響がよりシビアである。すなわち、僅かな放電特性のバラツキにより、リセット放電が生起しない放電セルがでてくるという問題が生じるが、このような場合にも、本実施例の構成を採用することにより、その問題点が解消される。
【０１１０】
ここで、図１６に示されるプラズマディスプレイ装置においては、[起動モード]と、[通常モード]とで各種駆動パルスのピーク電位を異ならせる為、その駆動パルスのピーク電位に対応した電源を各モード毎に設けるようにしている。例えば、リセットパルスＲＰ１Y1（ＲＰ２Y1）の正極性ピーク電位を生成する為の電源として、電源回路６０内には、[通常モード]用の電位Ｖ１RY1（電位Ｖ２RY1）を発生する第１電源と、[起動モード]用の電位ＶＧ１RY1（ＶＧ２RY1）を発生する第２電源とが設けられている。この際、Ｙ電極ドライバ５３は、[起動モード]時には第２電源によって生成された電位ＶＧ１RY1（ＶＧ２RY1）、一方、［通常モード］時には第１電源によって生成された電位Ｖ１RY1（電位Ｖ２RY1）を択一的に用いて、リセットパルスＲＰY1（ＲＰ２Y1）のピーク電位部を生成する。
【０１１１】
しかしながら、上記第１電源及び第２電源の内の第２電源だけを用いて、パルスの立ち上がり期間を制御することにより、[起動モード]用の正極性ピーク電位ＶＧ１RY1（ＶＧ２RY1）のみならず、［通常モード］用の正極性ピーク電位Ｖ１RY1（Ｖ２RY1）をも生成するようにしても良い。
【０１１２】
例えば、［通常モード］時には、Ｙ電極ドライバ５３は、図２１（Ａ）に示す如き期間ａ（期間ｂ）に亘り、第２電源によって生成された電位ＶＧ１RY1（ＶＧ２RY1）を行電極Ｙに印加する。これにより、ＰＤＰ５０の行電極Ｘ及びＹ間に寄生する負荷容量が充電され、図２１（Ａ）に示すように、行電極Ｙの電位が０ボルトの状態から時間経過に伴い徐々に高くなる。この際、行電極Ｙの電位は、この電位上昇が開始されてから期間ａ（期間ｂ）の経過時点で電位Ｖ１RY1（Ｖ２RY1）に到達する。Ｙ電極ドライバ５３は、かかる期間ａ（期間ｂ）の経過時点で行電極Ｙをハイインピーダンス状態に設定する。これにより、行電極Ｙは、上記期間ａ（期間ｂ）の経過時点での電位状態を保持を維持することになり、これが図２１（Ａ）に示す如き、[通常モード]時におけるリセットパルスＲＰ１Y1（ＲＰ２Y1）の正極性ピーク電位Ｖ１RY1（Ｖ２RY1）となる。
【０１１３】
一方、［起動モード］時には、Ｙ電極ドライバ５３は、図２１（Ｂ）に示す如き、上記期間ａ（期間ｂ）よりも長い期間ａ１（期間ｂ１）に亘り、第２電源によって生成された電位ＶＧ１RY1（ＶＧ２RY1）を行電極Ｙに印加する。これにより、ＰＤＰ５０の行電極Ｘ及びＹ間に寄生する負荷容量が充電され、図２１（Ｂ）に示すように、行電極Ｙの電位が０ボルトの状態から時間経過に伴い徐々に高くなる。この際、行電極Ｙの電位は、この電位上昇が開始されてから期間ａ１（期間ｂ１）の経過時点で電位ＶＧ１RY1（ＶＧ２RY1）に到達する。Ｙ電極ドライバ５３は、かかる期間ａ１（期間ｂ１）の経過時点で行電極Ｙをハイインピーダンス状態に設定する。これにより、行電極Ｙは、上記期間ａ１（期間ｂ１）の経過時点での電位状態を保持を維持することになり、これが図２１（Ｂ）に示す如き、[起動モード]時におけるリセットパルスＲＰ１Y1（ＲＰ２Y1）の正極性ピーク電位ＶＧ１RY1（ＶＧ２RY1）となる。
【０１１４】
尚、上記リセットパルスＲＰ１Y1（ＲＰ１Y2）の波形としては、図１９及び図２０に示されるが如き波形に限定されるものではなく、例えば図１４に示す如き、時間経過に伴い徐々にその電圧推移時の傾きが変化するものであっても良い。
【０１１５】
又、図２０及び図２１に示されるリセット行程（Ｒ１、Ｒ２）では、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【０１１６】
又、図１９及び図２０に示される第１リセット行程Ｒ１では、その前半部でリセットパルスＲＰ１Y1及びＲＰ１Xを全ての行電極Ｘ及びＹへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これらリセットパルスＲＰ１Y1及びＲＰ１Xの印加を省略しても良い。
【０１１７】
例えば、図１９及び図２０に示される第１リセット行程Ｒ１に代わり、図２２に示す如き第１リセット行程Ｒ１を採用する。図２２に示すように、第１リセット行程Ｒ１の前半部では行電極Ｙ1〜Ｙnを接地電位に固定する。
【図面の簡単な説明】
【０１１８】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰの行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【図７】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本実施例によるＰＤＰ５０の行電極及び列電極間にこの列電極を陰極側とした所定電圧を印加することによって生起された放電における放電強度の時間推移を表す図である。
【図８】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図９】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１０】図９に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される[通常モード]での各種駆動パルスを示す図である。
【図１１】駆動制御回路５６（５６０）によって電源投入に応じて実施される駆動モード設定処理フローを示す図である。
【図１２】図９に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される[起動モード]での各種駆動パルスを示す図である。
【図１３】パルスの立ち上がり期間を制御することによって生成される[通常モード]及び[起動モード]各々でのリセットパルスＲＰY1の生成動作を表す図である。
【図１４】リセットパルスＲＰY1（ＲＰ１Y1）の他の波形を表す図である。
【図１５】蛍光体粒子層１７ａの表面に二次電子放出層１８を積層して蛍光体層１７を構築させた場合の形態を模式的に表す図である。
【図１６】本発明によるプラズマディスプレイ装置の他の構成を示す図である。
【図１７】図１６に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図１８】図１６に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１９】図１８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される[通常モード]での各種駆動パルスを示す図である。
【図２０】図１８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される[起動モード]での各種駆動パルスを示す図である。
【図２１】パルスの立ち上がり期間を制御することによって生成される[通常モード]及び[起動モード]各々でのリセットパルスＲＰ１Y1（ＲＰ２Y1）の生成動作を表す図である。
【図２２】第１リセット行程Ｒ１でのリセットパルスの他の印加例を示す図である。
【符号の説明】
【０１１９】
１３          酸化マグネシウム層
１７          蛍光体層
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ
５６，５６０  駆動制御回路
５７          起動時間タイマ
６０          電源回路
６１          電源スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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