(57)【要約】【課題】ｐ型半導体および低濃度ｎ型半導体の再成長を行うことなく作製可能な構造を有する接合型III族窒化物トランジスタを提供する。【解決手段】ｐ型III族窒化物半導体からなる埋め込みゲート層１５は第２〜第４のエリア２７ｄ〜２７ｆ上に設けられる。チャネル層１７は、ｎ型III族窒化物半導体からなり、また埋め込みゲート領域１５上に設けられる。ｐ型III族窒化物半導体からなる上部ゲート層１９はチャネル層１７上に設けられる。チャネル層１７と埋め込みゲート層１５とはｐｎ接合２９ａを形成する。上部ゲート層１９チャネル層１７とはｐｎ接合２９ｂを形成する。ｎ型III族窒化物半導体からなる電流経路領域２１は、第４のエリア２７ｆ上に設けられる。電流経路領域２１は、チャネル層１７に接続されている。ソース電極３１は、チャネル層１７に電気的に接続される。ドレイン電極２５は、導電性基板２７の裏面２７ｂ上に設けられる。【選択図】図１
2008172171.tif 000002
【特許請求の範囲】
【請求項１】
前記第１〜第４のエリアを含む主面を有しており第１のｎ型III族窒化物半導体からなる導電性基板を含むｎ型III族窒化物半導体領域と、
第１のｐ型III族窒化物半導体からなり、前記第２〜第４のエリア上に設けられる埋め込みゲート層と、
前記埋め込みゲート層と第１のｐｎ接合を形成すると共に第２のｎ型III族窒化物半導体からなるチャネル層と、
前記チャネル層と第２のｐｎ接合を形成すると共に第２のｐ型III族窒化物半導体からなる上部ゲート層と、
前記第１のエリア上に設けられると共に前記チャネル層に接続されており、第３のｎ型III族窒化物半導体からなる電流経路領域と、
前記チャネル層に電気的に接続されたソース電極と、
前記導電性基板の裏面上に設けられたドレイン電極と
を備え、
前記チャネル層は、前記埋め込みゲート領域と前記上部ゲート層との間に設けられる、ことを特徴とする接合型III族窒化物トランジスタ。
【請求項２】
前記チャネル層のキャリア濃度は前記電流経路領域のキャリア濃度よりも小さい、ことを特徴とする請求項１に記載された接合型III族窒化物トランジスタ。
【請求項３】
前記電流経路領域は、ｎ型窒化ガリウム系半導体の埋め込み再成長により形成される、ことを特徴とする請求項１または請求項２に記載された接合型III族窒化物トランジスタ。
【請求項４】
前記上部ゲート層は、前記第３のエリアに位置する開口を有しており、
前記ソース電極は、前記開口を介して前記チャネル層に電気的に接続されている、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された接合型III族窒化物トランジスタ。
【請求項５】
前記上部ゲート層は、前記第３および第４のエリアに位置する開口を有しており、
前記ソース電極は、前記開口を介して前記チャネル層に電気的に接続されており、
前記チャネル層は、前記第４のエリアに位置する開口を有しており、
当該接合型III族窒化物トランジスタは、前記チャネル層および前記上部ゲート層の前記開口を介して前記埋め込みゲート層に電気的に接続される電極を更に備える、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された接合型III族窒化物トランジスタ。
【請求項６】
前記第１〜第３のｎ型III族窒化物半導体は同じ材料である、ことを特徴とする請求項１〜請求項５のいずれか一項に記載された接合型III族窒化物トランジスタ。
【請求項７】
前記第１及び第２のｐｎ接合はホモ接合である、ことを特徴とする請求項１〜請求項６のいずれか一項に記載された接合型III族窒化物トランジスタ。
【請求項８】
前記第１〜第３のｎ型III族窒化物半導体はＧａＮである、ことを特徴とする請求項１〜請求項７のいずれか一項に記載された接合型III族窒化物トランジスタ。
【請求項９】
前記第１〜第３のｎ型III族窒化物半導体はＡｌＧａＮである、ことを特徴とする請求項１〜請求項７のいずれか一項に記載された接合型III族窒化物トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型III族窒化物トランジスタに関する。
【背景技術】
【０００２】
非特許文献１には、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）が記載されている。このトランジスタは、サファイア基板上に形成されたｎ型ＧａＮ層、ｐ型ＧａＮ層、アンドープＧａＮ層およびＡｌＧａＮ層を含み、アンドープＧａＮ層およびＡｌＧａＮ層の接合には二次元電子ガス層が形成される。
【非特許文献１】Ben-Yaacov et al., Journal of Applied Physics, 95, 2073 (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
窒化ガリウム系半導体といったIII族窒化物半導体を用いるトランジスタは、パワーデバイスとして有力が候補である。このため、例えば、ＨＥＭＴ構造の横型トランジスタ、ＤＭＯＳ構造の縦型トランジスタ等の様々な構造のトランジスタが検討されている。しかしながら、窒化ガリウム系半導体では、ｐ型領域をイオン注入で作製することができない。また、埋め込み再成長による接合の形成では、大気暴曝露されることや、上層の半導体結晶が成長される半導体の露出表面が同一の結晶面ではないので、ファセット面が生じること等に起因して結晶成長中に不純物の取り込みが増加し、成長される半導体結晶の導電性の制御が容易ではない。また、再成長ではマスクが用いられるので、マスク材からの不純物の混入も避けられない。シリコン酸化物といったシリコン系無機化合物のマスクを用いると、シリコンおよび酸素等の混入が不可避である。
【０００４】
本発明は、このような事情を鑑みて為されたものであり、ｐ型半導体および低濃度ｎ型半導体の再成長を行うことなく作製可能な構造を有する接合型III族窒化物トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面によれば、接合型III族窒化物トランジスタは、（ａ）前記第１〜第４のエリアを含む主面を有しており第１のｎ型III族窒化物半導体からなる導電性基板を含むｎ型III族窒化物半導体領域と、（ｂ）第１のｐ型III族窒化物半導体からなり、前記第２〜第４のエリア上に設けられる埋め込みゲート層と、（ｃ）前記埋め込みゲート層と第１のｐｎ接合を形成すると共に第２のｎ型III族窒化物半導体からなるチャネル層と、（ｄ）前記チャネル層と第２のｐｎ接合を形成すると共に第２のｐ型III族窒化物半導体からなる上部ゲート層と、
前記第１のエリア上に設けられると共に前記チャネル層に接続されており、第３のｎ型III族窒化物半導体からなる電流経路領域と、（ｅ）前記チャネル層に電気的に接続されたソース電極と、（ｆ）前記導電性基板の裏面上に設けられたドレイン電極とを備え、前記チャネル層は、前記埋め込みゲート領域と前記上部ゲート層との間に設けられる。
【０００６】
この接合型III族窒化物トランジスタによれば、３つのIII族窒化物半導体層の積層を形成することにより、チャネル層と埋め込みゲート層とからなる第１のｐｎ接合を形成すると共に上部ゲート層とチャネル層とからなる第２のｐｎ接合を形成でき、これによってトランジスタのための主要なチャネル部が形成される。また、第２のエリア上に電流経路領域を設けるので、ドレイン電極を導電性基板の裏面に設けることができる。このため、接合型トランジスタのためのゲート領域とドレイン電極との間隔を離すことができる。
【０００７】
本発明に係る接合型III族窒化物トランジスタでは、前記チャネル層のキャリア濃度は前記電流経路領域のキャリア濃度よりも小さいことが好ましい。この接合型III族窒化物トランジスタによれば、チャネル層のキャリア濃度を閾値のために調整可能であり、また、電流密度が高い電流経路領域の抵抗を下げることができる。
【０００８】
本発明に係る接合型III族窒化物トランジスタでは、前記電流経路領域は、ｎ型窒化ガリウム系半導体の埋め込み再成長により形成されることができる。この接合型III族窒化物トランジスタによれば、比較的高いドーパントのｎ型窒化ガリウム系半導体の成長のために埋め込み再成長が用いられるので、成長中の不純物コンタミネーションの影響が小さい。
【０００９】
本発明に係る接合型III族窒化物トランジスタでは、前記上部ゲート層は、前記第３のエリアに位置する開口を有しており、前記ソース電極は、前記開口を介して前記チャネル層に電気的に接続されることができる。この接合型III族窒化物トランジスタによれば、再成長すること無くソース電極をチャネル層に電気的に接続することができる。
【００１０】
本発明に係る接合型III族窒化物トランジスタでは、前記上部ゲート層は、前記第３および第４のエリアに位置する開口を有しており、前記ソース電極は、前記開口を介して前記チャネル層に電気的に接続されており、前記チャネル層は、前記第４のエリアに位置する開口を有しており、当該接合型III族窒化物トランジスタは、前記チャネル層および前記上部ゲート層の前記開口を介して前記埋め込みゲート層に電気的に接続される電極を更に備えることができる。
【００１１】
この接合型III族窒化物トランジスタによれば、再成長すること無くソース電極をチャネル層に電気的に接続することができる。また、再成長すること無く埋め込みゲート層のための電極を設けることができる。
【００１２】
本発明に係る接合型III族窒化物トランジスタでは、前記第１〜第３のｎ型III族窒化物半導体は同じ材料であることができる。この接合型III族窒化物トランジスタによれば、電流経路にヘテロ接合が形成されない。
【００１３】
本発明に係る接合型III族窒化物トランジスタでは、前記第１及び第２のｐｎ接合はホモ接合であることが好ましい。二次元電子ガス層が生成されることなく、この接合型III族窒化物トランジスタの動作が安定する。
【００１４】
本発明に係る接合型III族窒化物トランジスタでは、前記第１〜第３のｎ型III族窒化物半導体はＧａＮであることができる。良質な窒化ガリウムウエハを用いて接合型III族窒化物トランジスタを作製できる。
【００１５】
本発明に係る接合型III族窒化物トランジスタでは、前記第１〜第３のｎ型III族窒化物半導体はＡｌＧａＮであることができる。この接合型III族窒化物トランジスタによれば、ＡｌＧａＮ半導体のバンドギャップは、ＧａＮのバンドギャップに比べて大きく、ＡｌＧａＮ半導体は高耐圧の接合型III族窒化物トランジスタに好適である。
【００１６】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１７】
以上説明したように、ｐ型半導体および低濃度ｎ型半導体の再成長を行うことなく作製可能な構造を有する接合型III族窒化物トランジスタが提供される。
【発明を実施するための最良の形態】
【００１８】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の接合型III族窒化物トランジスタに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。III族窒化物半導体としては、例えばＧａＮ、ＡｌＧａＮ、ＡｌＮ等を用いることができる。
【００１９】
図１は、本発明の実施の形態に係る接合型III族窒化物トランジスタの構造を概略的に示す図面である。接合型III族窒化物トランジスタ（以下、トランジスタと記す）１１は、例えば高耐圧パワーデバイスに好適な構造を有する。トランジスタ１１は、ｎ型III族窒化物半導体領域１３と、埋め込みゲート層１５と、チャネル層１７と、上部ゲート層１９と、電流経路領域２１と、ソース電極２３と、ドレイン電極２５とを備える。ｎ型III族窒化物半導体領域１３は、第１のｎ型III族窒化物半導体からなる導電性基板２７を含む。また、導電性基板２７は主面２７ａおよび裏面２７ｂを有しており、主面２７ａは第１〜第４のエリア２７ｃ、２７ｄ、２７ｅ、２７ｆを含む。第１〜第４のエリア２７ｃ、２７ｄ、２７ｅ、２７ｆは、ある軸に沿って順に配列されている。埋め込みゲート層１５は、第１のｐ型III族窒化物半導体からなり、また第２〜第４のエリア２７ｄ〜２７ｆ上に設けられる。チャネル層１７は、第２のｎ型III族窒化物半導体からなり、また埋め込みゲート領域１５上に設けられる。チャネル層１７は、第２および第３のエリア２７ｄ、２７ｅ上に位置する。上部ゲート層１９は、第２のｐ型III族窒化物半導体からなり、またチャネル層１７上に設けられる。チャネル層１７と埋め込みゲート層１５とは第１のｐｎ接合２９ａを形成する。また、上部ゲート層１９とチャネル層１７とは第２のｐｎ接合２９ｂを形成する。電流経路領域２１は、第４のエリア２７ｆ上に設けられると共に第３のｎ型III族窒化物半導体からなる。電流経路領域２１は、チャネル層１７に接続されている。ソース電極３１は、チャネル層１７に電気的に接続される。ドレイン電極２５は、導電性基板２７の裏面２７ｂ上に設けられる。
【００２０】
この接合型III族窒化物トランジスタ１１によれば、３つのIII族窒化物半導体層１５、１７、１９の積層３３を形成することにより、埋め込みゲート層１５とチャネル層１７とからなる第１のｐｎ接合２９ａを形成すると共にチャネル層１７と上部ゲート層１９とからなる第２のｐｎ接合２９ｂを形成でき、これによってトランジスタ１１のチャネル部が形成される。この積層３３は、結晶成長工程において大気中に曝されることがない。また、第１のエリア２７ｃ上に電流経路領域２１を設けるので、ドレイン電極２５を導電性基板２７の裏面２７ｂに設けることができる。このため、接合型トランジスタ１１のためのゲート領域１５、１９とドレイン電極２５との間隔を離すことができる。
【００２１】
トランジスタ１１は、上部ゲート層１９に接続されたゲート電極３５を含む。トランジスタ１１の閾値は、チャネル層１７の厚みおよび／またはチャネル層１７のキャリア濃度により調整される。埋め込みゲート層１５および／または上部ゲート層１９に印加される電圧に応答してチャネル層１７に空乏層が伸びる。好適な構造では、第１のｐｎ接合２９ａおよび第２のｐｎ接合２９ｂに電圧が印加されたとき、埋め込みゲート層１５および上部ゲート層１９よりも、主にチャネル層１７に空乏層が伸びる。空乏層の程度に応じて、チャネル層１７を流れるキャリアが制御される。キャリアの流れは、チャネル層１７から電流経路領域２１を介してｎ型III族窒化物半導体領域１３に到達する。トランジスタ１１では、例えばチャネル層１７のキャリア濃度は電流経路領域２１のキャリア濃度よりも小さいことが好ましい。これによって、チャネル層１７のキャリア濃度を閾値のために調整可能である。一例では、埋め込みゲートに一定の電圧を印加してトランジスタ１１を動作させることができる。また、可能であれば、埋め込みゲートをフローティングにしてトランジスタ１１を動作させることができる。
【００２２】
また、電流経路領域２１は、３つのIII族窒化物半導体層１５、１７、１９の積層３３を貫通してｎ型III族窒化物半導体領域１３に到達している。電流経路領域２１が比較的高いキャリア濃度を有することが好ましい。このとき、電流経路領域２１をｎ型窒化ガリウム系半導体の埋め込み再成長により形成できる。電流経路領域２１のための埋め込み再成長において比較的高いドーパントのｎ型窒化ガリウム系半導体が成長されるので、電流経路領域２１はこの成長中の不純物コンタミネーションの影響が小さい。チャネル層１７からのキャリアは、ドレイン電極からの電界に引かれて電流経路領域２１を通じてｎ型III族窒化物半導体領域１３に到達する。電流経路領域２１のキャリア濃度は、例えば２×１０１７ｃｍ−３以上であり、また１×１０１９ｃｍ−３以下であることが好ましい。チャネル層１７のキャリア濃度は、例えば１×１０１５ｃｍ−３以上であり、また２×１０１７ｃｍ−３以下であることが好ましい。埋め込みゲート層１５のドーパント濃度は、例えば１×１０１７ｃｍ−３以上であり、また１×１０２０ｃｍ−３以下であることが好ましい。上部ゲート層１９のドーパント濃度は、例えば１×１０１７ｃｍ−３以上であり、また１×１０２０ｃｍ−３以下であることが好ましい。
【００２３】
III族窒化物半導体積層３３（１５、１７、１９）を含むトランジスタ１１の構造は、ノーマリオフタイプのトランジスタに好適である。また、トランジスタ１１では、第１〜第３のｎ型III族窒化物半導体は同じ材料であることができる。これにより、トランジスタ１１の電流経路にヘテロ接合が形成されない。
【００２４】
好適な一形態では、上部ゲート層１９は、第３および第４のエリア２７ｅ、２７ｆに位置する開口を有すると共に、チャネル層１７は、第４のエリア２７ｆに位置する開口を有することが好ましい。当該トランジスタ１１は、チャネル層１７および上部ゲート層１９の開口を介して埋め込みゲート層１５に電気的に接続される電極３１を更に備える。このトランジスタ１１によれば、再成長すること無くソース電極２３をチャネル層１７に電気的に接続することができる。また、ｐ型III族窒化物半導体の再成長すること無く埋め込みゲート層１９のための電極３１を設けることができる。
【００２５】
好適な別の一形態では、トランジスタ１１では、上部ゲート層１９は、第３のエリア２７ｅに位置する開口を有しており、ソース電極２３は、この開口を介してチャネル層１７に電気的に接続される。この構造により、再成長すること無くソース電極２３をチャネル層１７に電気的に接続することができる。必要な場合には、ソース電極２３のオーミック接合を容易にするために、チャネル層１７のキャリア濃度を部分的に大きくすることが好ましい。なお、該開口に直接にソース電極２３を設けることなく、ｎ型III族窒化物系半導体を埋め込み再成長することができ、このｎ型III族窒化物系半導体にソース電極２３が接合していてもよい。
【００２６】
トランジスタ１１のｎ型III族窒化物半導体領域１３は、導電性基板２７上に設けられたｎ型III族窒化物系半導体層３７を更に備えることができる。ｎ型III族窒化物半導体領域１３は埋め込みゲート層１５とｐｎ接合２９ｃを形成するが、ｎ型III族窒化物半導体領域１３がｎ型III族窒化物系半導体層３７を含むときは、ｎ型III族窒化物系半導体層３７が埋め込みゲート層１５とｐｎ接合２９ｃを形成する。
【００２７】
また、トランジスタ１１は、埋め込みゲート層１５と、チャネル層１７と、上部ゲート層１９と（存在するときは、ｎ型III族窒化物系半導体層３７）を貫通して伸びるアイソレーション３９を含む。一例のアイソレーション３９は、図１に示されるようなトレンチである。このトレンチは、積層３３を貫通してｎ型III族窒化物半導体領域１３に到達する。
【００２８】
好適な実施例では、トランジスタ１１では、ｐｎ接合２９ａ、２９ｂはホモ接合であることが好ましい。二次元電子ガス層が生成されることなく、この接合型トランジスタが安定して動作する。
【００２９】
トランジスタ１１では、第１〜第３のｎ型III族窒化物半導体はＧａＮであることができる。良質な窒化ガリウムウエハを用いて接合型III族窒化物トランジスタを作製できる。第１および第２のｐ型III族窒化物半導体はＧａＮであることができる。また、トランジスタ１１では、第１〜第３のｎ型III族窒化物半導体はＡｌＧａＮであることができる。ＡｌＧａＮ半導体のバンドギャップは、ＧａＮのバンドギャップに比べて大きく、ＡｌＧａＮ半導体は高耐圧の接合型III族窒化物トランジスタに好適である。第１および第２のｐ型III族窒化物半導体はＧａＮであることができる。さらに、導電性基板２７のIII族窒化物半導体としては、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等を用いることができる。
【００３０】
図２および図３を参照しながら、接合型III族窒化物トランジスタを作製する方法の一例を説明する。図２（ａ）に示されるように、III族窒化物半導体ウエハ、例えばｎ型ＧａＮ基板４１を準備する。ｎ型ＧａＮ基板４１上に窒化ガリウム系半導体積層４３をエピタキシャル成長する。このエピタキシャル成長は、例えば、有機金属気相成長法を用いることができる。窒化ガリウム系半導体積層４３は、ｎ型ＧａＮ層４５、埋め込みゲート層のためのｐ型ＧａＮ層４７、チャネル層のためのｎ型ＧａＮ層４９、上部ゲート層のためのｐ型ＧａＮ層５１を含み、これらのＧａＮ層４５、４７、４９、５１は、ｎ型ＧａＮ基板４１の主面４１ａ上に順に成長される。ｎ型ＧａＮ基板４１の裏面４１ｂには、後の工程においてドレイン電極が形成される。
【００３１】
図２（ｂ）に示されるように、電流経路領域を規定するマスク５３を窒化ガリウム系半導体積層４３上に形成する。マスク５３は、基板主面４１ａの第１のエリア４１ｃ上に位置する開口５３ａを有する。マスク５３は、例えば酸化シリコンおよび窒化シリコンといったシリコン無機化合物からなることができる。異方性ドライエッチング法を用いて窒化ガリウム系半導体積層４３をエッチングして、窒化ガリウム系半導体積層４３に電流経路領域のための開口４３ａを形成する。このエッチングの後に、窒化ガリウム系半導体積層４３はＧａＮ層４５ａ、４７ａ、４９ａ、５１ａを含む。
【００３２】
マスク５３を除くことなく、引き続いて、図２（ｃ）に示されるように埋め込み再成長を行う。この埋め込み再成長は、例えば有機金属気相成長法で行われ、再成長により開口４３ａは電流経路領域のためのｎ＋型ＧａＮ半導体で満たされる。この再成長により、電流経路領域５５が形成される。この再成長の後に、マスク５３を除去する。
【００３３】
図３（ａ）に示されるように、アイソレーション用のトレンチ５７を形成する。トレンチ５７は、ＧａＮ層４５ａ、４７ａ、４９ａ、５１ａを貫通して、基板４１に到達している。
【００３４】
図３（ｂ）に示されるように、まず、シリコン無機化合物からなるマスクを用いてｐ型ＧａＮ層５１ｂの異方性ドライエッチングを行う。このマスクは、第３および第４のエリア４１ｅ、４１ｆ上に位置する開口を有する。このエッチングの結果、ｐ型ＧａＮ層５１ｃは開口を有する。開口内に完全にｐ型ＧａＮ層を除去するために、下地のｎ型ＧａＮ層も僅かにエッチングされる。次いで、シリコン無機化合物からなる別のマスクを用いてｎ型ＧａＮ層４９ｂの異方性ドライエッチングを行う。このマスクは、第４のエリア４１ｆ上に位置する開口を有する。このエッチングの結果、ｎ型ＧａＮ層４９ｃは開口を有する。開口内に完全にｎ型ＧａＮ層を除去するために、下地のｐ型ＧａＮ層も僅かにエッチングされる。これらのエッチングの結果、第３のエリア４１ｅにはｎ型ＧａＮ層４９ｃが露出する。また、第４のエリア４１ｆにはｐ型ＧａＮ層４７ｃが露出する。第２のエリア４１ｄには、ＧａＮ層５１ｃが残されている。第１のエリア４１ｃには、既に電流経路領域５５が形成されている。第２のエリア２７ｄ上には、ゲート電圧によりキャリアの流れを制御するチャネル部が形成される。
【００３５】
図３（ｃ）に示されるように、第２のエリア４１ｄ上に上部ゲート層のためのゲート電極５７を形成する。第３のエリア４１ｅ上にチャネル層のためのソース電極５９を形成する。第４のエリア４１ｆ上に埋め込みゲート層のためのゲート電極６１を形成する。基板４１の裏面４１ｂにはドレイン電極６３を形成する。
【００３６】
図３（ｃ）に示されるように、上部ゲート層５１ｃおよび埋め込みゲート層４７ｃの電圧によりチャネル層４９ｃに空乏層が伸びるとき、トランジスタには電流が流れない。ゲート電圧を変化させて空乏層の伸びを小さくするとき、ソース電極６１からの電子流Ｅ１がチャネル層４９ｃを介して電流経路領域５５に到達する。電子流Ｅ２は、電流経路領域５５からｎ＋型ＧａＮ層４５ｃに流れ込むと、そこで広がり基板４１を介してドレイン電極６３に到達する。
【００３７】
実施例１
窒化ガリウム（ＧａＮ）ウエハを準備する。このウエハは、（０００１）面を有する。ＧａＮウエハを有機金属気相成長（ＭＯＶＰＥ）炉のサセプタに配置する。ＭＯＶＰＥ炉内の圧力を１０ｋＰａから１０１ｋＰａ範囲の適切な圧力に制御すると共に基板温度を摂氏１０００度に維持しながら、アンモニア（ＮＨ３）および水素（Ｈ２）を炉に供給する。これにより、１０分間の基板クリーニングを行う。次いで、ＭＯＶＰＥ炉内の温度を摂氏１０５０度に昇温した後に、トリメチルガリウム（ＴＭＧ）、ＮＨ３、シラン（ＳｉＨ４）をＭＯＶＰＥ炉に供給して厚さ２０００ｎｍのｎ＋ＧａＮ膜を成長する。この後に、ＳｉＨ４の供給を停止すると共に、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を供給しながら、１００ｎｍ厚のｐ型ＧａＮ膜（埋め込みゲート）を成長する。このｐ型ＧａＮ膜のマグネシウム濃度は７×１０１７ｃｍ−３である。さらに、Ｃｐ２Ｍｇの供給を停止すると共に、ＳｉＨ４を供給しながら、１μｍ厚のｎ−型ＧａＮ膜（チャネルドリフト層）を成長する。このｎ−型ＧａＮ膜のNｄは１×１０１６ｃｍ−３である。そして、ＳｉＨ４の供給を停止すると共に、Ｃｐ２Ｍｇを供給しながら、１００ｎｍ厚のｐ型ＧａＮ膜（埋め込みゲート）を成長する。このｐ型ＧａＮ膜のマグネシウム濃度は７×１０１７ｃｍ−３である。これらの成長により、エピタキシャル基板が完成する。
【００３８】
このエピタキシャル基板上に、電流経路領域のためのマスクを形成すると共に、このマスクを用いて反応性イオンエッチング装置（或いは、誘導結合プラズマエッチング）装置を用いて電流経路領域のための開口を形成する。この後に、ｎ＋埋め込み再成長を行う。エピタキシャル基板の反応性イオンエッチングを行って、素子分離（例えばトレンチ）を形成する。反応性イオンエッチングにより、ｐ型ＧａＮ膜（上部ゲート）をエッチングしてｎ−ＧａＮを露出させた後に、このｎ−ＧａＮ上にソース電極のためのＴｉ／Ａｌをスパッタ蒸着する。反応性イオンエッチングにより、ｐ型ＧａＮ膜（上部ゲート）およびｎ−ＧａＮ膜（チャネルドリフト層）をエッチングしてｐ型ＧａＮ（埋め込みゲート）を露出させた後に、ｐ型ＧａＮ（埋め込みゲートおよび上部ゲート）上にゲート電極のためのＴｉ／Ａｕを真空蒸着する。基板裏面上にドレイン電極のためのＴｉ／Ａｌをスパッタ蒸着する。これらの工程により、接合型窒化ガリウムトランジスタが形成された。
【００３９】
窒化ガリウム系半導体では、イオン注入によりドーパントを導入して、所望の導電性の半導体領域を形成することは容易なことでは無く、特にｐ型半導体領域を形成することは困難であると言われている。イオン注入によるドーパント導入を主要な製造法として採用することを避けるために、主要なｎ型およびｐ型窒化ガリウム系半導体の形成をエピタキシャル成長によることになる。さらに、ｐ型窒化ガリウム系半導体および低濃度ｎ型窒化ガリウム系半導体の再成長は、シリコンおよび酸素等のコンタミネーションにより安定しない。なぜなら、再成長界面にはシリコン、酸素等が蓄積されるので、再成長界面はｎ＋導電性を示す傾向にある。
【００４０】
このような困難を避けるために、本実施の形態に係る構造のトランジスタ１１を用いることにより、高耐圧パワートランジスタを安定して作製できる構造が提供される。トランジスタ１１は、ｎ型半導体チャネル層を有するので、高い移動度を得ることができ、また低オン抵抗を提供できる。トランジスタ１１における積層構造によれば、再成長により形成された界面に高電圧が印加されない。
【００４１】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、第１〜第４のエリアの配置の一例を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の実施の形態に係る接合型III族窒化物トランジスタの構造を概略的に示す図面である。
【図２】図２は、接合型III族窒化物トランジスタを作製する方法における主要な工程を概略的に示す図面である。
【図３】図３は、接合型III族窒化物トランジスタを作製する方法における主要な工程を概略的に示す図面である。
【符号の説明】
【００４３】
１１…接合型III族窒化物トランジスタ（トランジスタ）、１３…ｎ型III族窒化物半導体領域、１５…埋め込みゲート層、１７…チャネル層、１９…上部ゲート層、２１…電流経路領域、２３…ソース電極、２５…ドレイン電極、２７…導電性基板、２７ａ…導電性基板主面、２７ｂ…導電性基板裏面、２７ｃ、２７ｄ、２７ｅ、２７ｆ…主面のエリア、２９ａ、２９ｂ、２９ｃ…ｐｎ接合、３１、３５…ゲート電極、３３…III族窒化物半導体積層、３７…ｎ型III族窒化物系半導体層、４１…ｎ型ＧａＮ基板、４３…窒化ガリウム系半導体積層、４３ａ…開口、４５、４５ａ、４５ｂ、４５ｃ…ｎ型ＧａＮ層、４７、４７ａ、４７ｂ、４７ｃ…ｐ型ＧａＮ層、４９、４９ａ、４９ｂ、４９ｃ…ｎ型ＧａＮ層、５１、５１ａ、５１ｂ、５１ｃ…ｐ型ＧａＮ層、５５…電流経路領域、５７、６１…ゲート電極、５９…ソース電極、６３…ドレイン電極、Ｅ１、Ｅ２…電子流
【図１】
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【図２】
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【図３】
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