(57)【要約】【課題】スイッチング素子のゲート幅を大きくすることなく、受信時に低損失、送信時に高耐電力な高周波特性が得られる高周波スイッチを得る。【解決手段】入力端子１と第１の出力端子２ａとの間に接続された第１の高周波線路３ａと、一端が第１の出力端子に接続された第２の高周波線路３ｂと、入力端子１と第２の出力端子２ｂとの間に接続された第３の高周波線路３ｃと、第２の高周波線路３ｂの他端と第１のグランド端子５ａとの間に接続された第１のスイッチング素子４ａと、第２の出力端子２ｂと第２のグランド端子５ｂとの間に接続された第２のスイッチング素子４ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と第１の出力端子との間に接続された第１の高周波線路と、
一端が前記第１の出力端子に接続された第２の高周波線路と、
前記入力端子と第２の出力端子との間に接続された第３の高周波線路と、
前記第２の高周波線路の他端と第１のグランド端子との間に接続された第１のスイッチング素子と、
前記第２の出力端子と第２のグランド端子との間に接続された第２のスイッチング素子と
を備えた高周波スイッチ。
【請求項２】
請求項１に記載の高周波スイッチにおいて、
前記第１のスイッチング素子及び前記第２のスイッチング素子の両方またはいずれか一方は、少なくとも２つ以上直列に多段接続されている
ことを特徴とする高周波スイッチ。
【請求項３】
請求項１に記載の高周波スイッチにおいて、
前記第１のスイッチング素子及び前記第２のスイッチング素子の両方またはいずれか一方に、キャパシタが直列接続されている
ことを特徴とする高周波スイッチ。
【請求項４】
請求項１に記載の高周波スイッチにおいて、
前記第１のスイッチング素子及び前記第２のスイッチング素子の両方またはいずれか一方に、インダクタが並列接続されている
ことを特徴とする高周波スイッチ。
【請求項５】
請求項１に記載の高周波スイッチにおいて、
前記第１のスイッチング素子及び前記第２のスイッチング素子の両方またはいずれか一方は、単独のスイッチング素子、２つ以上直列に接続された多段接続体、キャパシタとの直列接続体、またはインダクタとの並列接続体のうち、少なくとも２つ以上を組み合わせて構成された
ことを特徴とする高周波スイッチ。
【請求項６】
請求項１から５までのいずれか１項に記載の高周波スイッチにおいて、
前記第１ないし第３の高周波線路のうちいずれか２つまたは全てを同一の電気長とした
ことを特徴とする高周波スイッチ。
【請求項７】
請求項１から６までのいずれか１項に記載の高周波スイッチにおいて、
前記スイッチング素子として電界効果トランジスタを用いた
ことを特徴とする高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐電力で低損失な高周波スイッチに関するものである。
【背景技術】
【０００２】
従来の高周波スイッチとして、入出力端子間に直並列に第１と第２のＦＥＴが接続され、入力端子とダミー抵抗間に所要周波数で４分の１波長の高周波線路と並列ＦＥＴが接続された吸収型ＳＰＳＴスイッチがある（例えば、非特許文献１参照）。このスイッチでは、大電力信号が入力される遮断状態において、第１のＦＥＴ１および並列ＦＥＴをオフ状態にし、第２のＦＥＴをオン状態にする。この時、第１のＦＥＴがオフ状態であるので、第２のＦＥＴに漏れこむ電力が小さく、第２のＦＥＴに流れる電流も小さい。よって、遮断状態におけるスイッチの高耐電力化に有利である特徴を持つ。
【０００３】
【非特許文献１】「吸収型高耐電力ＧａＮ ＦＥＴスイッチ」２００６年電子情報通信学会ソサイエティ大会、Ｃ−２−２７、２００６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような構成の場合、小電力信号が入力される通過状態での通過損失を低減するために第１のＦＥＴのゲート幅を大きくすると、大電力信号が入力される遮断状態での第１のＦＥＴのアイソレーションが劣化し、その結果、第２のＦＥＴに漏れこむ電力が大きくなる。これにより、オン状態の第２のＦＥＴに流れる電流が大きくなるため耐電力が劣化する問題が生ずる。
【０００５】
この発明は上述した点に鑑みてなされたもので、スイッチング素子のゲート幅を大きくすることなく、受信時に低損失、送信時に高耐電力な高周波特性が得られる高周波スイッチを得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る高周波スイッチは、入力端子と第１の出力端子との間に接続された第１の高周波線路と、一端が前記第１の出力端子に接続された第２の高周波線路と、前記入力端子と第２の出力端子との間に接続された第３の高周波線路と、前記第２の高周波線路の他端と第１のグランド端子との間に接続された第１のスイッチング素子と、前記第２の出力端子と第２のグランド端子との間に接続された第２のスイッチング素子とを備えたものである。
【発明の効果】
【０００７】
この発明によれば、スイッチング素子のゲート幅を大きくすることなく、受信時に低損失、送信時に高耐電力な高周波特性が得られる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、この発明の実施の形態１による高周波スイッチの構成を示す回路図である。図１に示す高周波スイッチは、入力端子１と第１の出力端子２ａとの間に接続された第１の高周波線路３ａと、一端が第１の出力端子２ａに接続された第２の高周波線路３ｂと、入力端子１と第２の出力端子２ｂとの間に接続された第３の高周波線路３ｃと、第２の高周波線路３ｂの他端と第１のグランド端子５ａとの間に接続された第１のスイッチング素子としての第１のＦＥＴ４ａと、第２の出力端子２ｂと第２のグランド端子５ｂとの間に接続された第２のスイッチング素子としての第２のＦＥＴ４ｂとを備える。
【０００９】
ここで、ＦＥＴの動作について説明する。ＦＥＴは、制御信号端子にドレイン電圧およびソース電圧と同電位の電圧を印加するとオン状態になり、高周波において等価的に抵抗とみなすことができる（以下、これをオン抵抗と呼ぶ）。一方、制御信号端子にピンチオフ電圧以下の直流信号が印加された場合、オフ状態になり、高周波において等価的に容量とみなすことができる（以下、これをオフ容量と呼ぶ）。
【００１０】
次にこの発明の実施の形態１による高周波スイッチの動作について説明する。図２に、第１のＦＥＴ４ａおよび第２のＦＥＴ４ｂをオン状態とした時の等価回路を示す。７ａは第１のＦＥＴのオン抵抗、７ｂは第２のＦＥＴのオン抵抗である。第１の高周波線路３ａ、第２の高周波線路３ｂ、第３の高周波線路３ｃがいずれも所要周波数で９０°の電気長となっている場合、入力端子１と第１の出力端子２ａが通過状態となり、入力端子１と第２の出力端子２ｂが遮断状態となる。
【００１１】
また、図３に、第１のＦＥＴ４ａおよび第２のＦＥＴ４ｂをオフ状態とした時の等価回路を示す。８ａは第１のＦＥＴ４ａのオフ容量、８ｂは第２のＦＥＴ４ｂのオフ容量である。第１の高周波線路３ａ、第２の高周波線路３ｂ、第３の高周波線路３ｃがいずれも所要周波数で９０°の電気長となっている場合、入力端子１と第１の出力端子２ａが遮断状態となり、入力端子１と第２の出力端子２ｂが通過状態となる。
【００１２】
従って、この発明の実施の形態１によれば、入力端子１と第２の出力端子２ｂを通過状態にするときに高耐電力が必要とされる場合において、オン状態のＦＥＴが存在しないため、スイッチの高耐電力化に有利であり、耐電力がＦＥＴのゲート幅に依存しないため、ＦＥＴのゲート幅を任意に決めることができ、スイッチの低損失化に有効である。また、制御信号が１つでよいので、回路の小型化にも有利である。
【００１３】
実施の形態２．
図４は、この発明の実施の形態２による高周波スイッチの構成を示す回路図である。図４において、図１に示す構成と同一部分は同一符号を付してその説明は省略する。図４に示す実施の形態２においては、図１に示す実施の形態１の構成に対し、第１のＦＥＴ４ａと第１のグランド端子５ａとの間に接続された第３のスイッチング素子としての第３のＦＥＴ４ｃと、第２のＦＥＴ４ｂと第２のグランド端子５ｂとの間に接続された第４のスイッチング素子としての第４のＦＥＴ４ｄとをさらに備えている。
【００１４】
なお、図４において、第１の出力端子２ａと第１のグランド端子５ａとの間に接続されるスイッチング素子及び第２の出力端子２ｂと第２のグランド端子５ｂとの間に接続されるスイッチング素子としては、それらの両方またはいずれか一方が、少なくとも２つ以上直列に多段接続されていれば良い。
【００１５】
従って、この発明の実施の形態２によれば、ＦＥＴが多段に接続されているので、大電力信号が入力される入力端子１−第１の出力端子２ａが遮断状態において、ＦＥＴにかかる高周波電圧が分圧され、スイッチの高耐電力化に有利である。また、この発明の実施の形態２では、段数を２とした時の例を示したが、段数を増やすほど分圧の効果が増し、耐電力が向上する。
【００１６】
実施の形態３．
図５は、この発明の実施の形態３による高周波スイッチの構成を示す回路図である。図５において、図１に示す構成と同一部分は同一符号を付してその説明は省略する。図５に示す実施の形態３においては、図１に示す実施の形態１の構成に対し、第１のＦＥＴ４ａと第１のグランド端子５ａとの間に接続された第１のキャパシタ９ａと、第２のＦＥＴ４ｂと第２のグランド端子５ｂとの間に接続された第２のキャパシタ９ｂとをさらに備えている。
【００１７】
なお、図５において、キャパシタとしては、第１のＦＥＴ４ａ及び第２のＦＥＴ４ｂの両方またはいずれか一方に直列接続されていれば良い。
【００１８】
図５において、第１のキャパシタ９ａの呈するキャパシタンスを、第１のＦＥＴ４ａと第１のグランド端子５ａとの間の寄生インダクタのインダクタンスと所要周波数で直列共振するようにし、これと同様に、第２のキャパシタ９ｂの呈するキャパシタンスを、第２のＦＥＴ４ｂと第２のグランド端子５ｂとの間の寄生インダクタのインダクタンスと所要周波数で直列共振するようにする。
【００１９】
従って、この発明の実施の形態３によれば、スイッチング素子とグランド端子との間の寄生インダクタの影響を低減することができるので、小電力信号が入力される入力端子１と第１の出力端子２ａが通過状態において、その通過損失を低減することができると共に、入力端子１と第２の出力端子２ｂのアイソレーションを向上させることができる。
【００２０】
実施の形態４．
図６は、この発明の実施の形態４による高周波スイッチの構成を示す回路図である。図６において、図１に示す構成と同一部分は同一符号を付してその説明は省略する。図６に示す実施の形態４においては、図１に示す実施の形態１の構成に対し、第１のＦＥＴ４ａに並列接続された第１のインダクタ１０ａと、第２のＦＥＴ４ｂに並列接続された第２のインダクタ１０ｂとをさらに備えている。
【００２１】
なお、図６において、インダクタとしては、第１のＦＥＴ４ａ及び第２のＦＥＴ４ｂの両方またはいずれか一方に並列接続されていれば良い。
【００２２】
図６において、第１のインダクタ１０ａの呈するインダクタンスを、第１のＦＥＴ４ａのオフ容量が呈するキャパシタンスと所要周波数で並列共振するようにし、これと同様に、第２のインダクタ１０ｂの呈するインダクタンスを、第２のＦＥＴ４ｂのオフ容量が呈するキャパシタンスと所要周波数で並列共振するようにする。
【００２３】
従って、この発明の実施の形態４によれば、オフ状態におけるＦＥＴの遮断量を増加させることができるので、大電力信号が入力される入力端子１と第１の出力端子２ａが遮断状態において、そのアイソレーションを向上させることができると共に、入力端子１と第２の出力端子２ｂの通過損失を低減することができる。
【００２４】
実施の形態５．
図７は、この発明の実施の形態５による高周波スイッチの構成を示す回路図である。図７において、図１に示す構成と同一部分は同一符号を付してその説明は省略する。図７に示す実施の形態５においては、図１に示す実施の形態１の構成に対し、第１のＦＥＴ４ａに直列接続された第３のＦＥＴ４ｃ及び第１のキャパシタ９ａと、これらの直列接続体に並列接続された第１のインダクタ１０ａと、第２のＦＥＴ４ｂに直列接続された第４のＦＥＴ４ｄ及び第２のキャパシタ９ｂと、これらの直列接続体に並列接続された第２のインダクタ１０ｂとをさらに備えている。
【００２５】
なお、図７において、第１のＦＥＴ４ａ及び前記第２のＦＥＴ４ｂの両方またはいずれか一方は、実施の形態１ないし４に示す単独のスイッチング素子、２つ以上直列に接続された多段接続体、キャパシタとの直列接続体、またはインダクタとの並列接続体の組み合せのうち、少なくとも２つ以上を組み合わせて構成されても良い。
【００２６】
図７において、第１のキャパシタ９ａの呈するキャパシタンスを、第１のＦＥＴ４ａと第１のグランド端子５ａの間の寄生インダクタのインダクタンスと所要周波数で直列共振するようにし、これと同様に、第２のキャパシタ９ｂの呈するキャパシタンスを、第２のＦＥＴ４ｂと第２のグランド端子５ｂの間の寄生インダクタのインダクタンスと所要周波数で直列共振するようにする。また、第１のインダクタ１０ａの呈するインダクタンスを、第１のＦＥＴ４ａのオフ容量が呈するキャパシタンス、第３のＦＥＴ４ｃのオフ容量が呈するキャパシタンスおよび第１のキャパシタ９ａの呈するキャパシタンスの合成容量と所要周波数で並列共振するようにする。同様に、第２のインダクタ１０ｂの呈するインダクタンスを、第２のＦＥＴ４ｂのオフ容量が呈するキャパシタンス、第３のＦＥＴ４ｄのオフ容量が呈するキャパシタンスおよび第２のキャパシタ９ｂの呈するキャパシタンスの合成容量と所要周波数で並列共振するようにする。
【００２７】
従って、この発明の実施の形態５によれば、前記実施の形態２、３および４と同様に、耐電力の向上、通過損失の低減およびアイソレーションの向上ができる。
【００２８】
なお、実施の形態１ないし実施の形態５では、ＦＥＴを用いた場合について述べたが、スイッチング素子としてＰＩＮダイオードやバラクタダイオード、ＭＥＭＳスイッチを用いても良い。
【図面の簡単な説明】
【００２９】
【図１】この発明の実施の形態１による高周波スイッチの構成を示す回路図である。
【図２】図１において、第１のＦＥＴ４ａおよび第２のＦＥＴ４ｂをオン状態とした時の等価回路図である。
【図３】図１において、第１のＦＥＴ４ａおよび第２のＦＥＴ４ｂをオフ状態とした時の等価回路図である。
【図４】この発明の実施の形態２による高周波スイッチの構成を示す回路図である。
【図５】この発明の実施の形態３による高周波スイッチの構成を示す回路図である。
【図６】この発明の実施の形態４による高周波スイッチの構成を示す回路図である。
【図７】この発明の実施の形態５による高周波スイッチの構成を示す回路図である。
【符号の説明】
【００３０】
１  入力端子、２ａ  第１の出力端子、２ｂ  第２の出力端子、３ａ  第１の高周波線路、３ｂ  第２の高周波線路、３ｃ  第３の高周波線路、４ａ  第１のＦＥＴ、４ｂ  第２のＦＥＴ、５ａ  第１のグランド端子、５ｂ  第２のグランド端子、４ｃ  第３のＦＥＴ、４ｄ  第４のＦＥＴ、９ａ  第１のキャパシタ、９ｂ  第２のキャパシタ、１０ａ  第１のインダクタ、１０ｂ  第２のインダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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