(57)【要約】【課題】  半導体クリーンエリア内の半導体試験装置の占有面積を低減して、設置コストやそれに伴うデバイスのテストコスト及びテスト時間を低減することができる半導体試験装置を提供する。【解決手段】  クリーンルーム内に配置され、パターン発生部とフェイル判定部１２２以外の機能を有する第１のメインフレーム１２Ａと、クリーンルーム外に配置され、前記パターン発生部とフェイル判定部１２２とを有する第２のメインフレーム１２Ｂと、テストヘッド１１、第１及び第２のメインフレーム１２Ａ，１２Ｂの間で信号伝送を行う高速低損失のディジタル伝送路１３２とを備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メインフレーム内のパターン発生部が試験パターンをテストヘッドに供給し、前記テストヘッドが被試験デバイスに前記試験パターンを印加し、前記メインフレーム内のフェイル判定部が前記被試験デバイスの応答に基づいて合否判定を行う半導体試験装置において、
クリーンルーム内に配置され、前記メインフレームの内、前記パターン発生部と前記フェイル判定部以外の機能を有する第１のメインフレームと、
クリーンルーム外に配置され、前記パターン発生部と前記フェイル判定部とを有する第２のメインフレームと、
前記テストヘッド、前記第１及び第２のメインフレームの間で信号伝送を行う高速低損失のディジタル伝送路と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記ディジタル伝送路を光ファイバで構成した
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記ディジタル伝送路はシリアル伝送方式により前記信号伝送を行う
ことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記ディジタル伝送路は前記テストヘッドとの間で少なくとも複数の命令及び複数の実行結果をパケットにまとめて通信し合うパケット通信方式により信号伝送を行う
ことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項５】
前記ディジタル伝送路は波長多重伝送方式により信号伝送を行う
ことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項６】
前記第１のメインフレーム及び前記第２のメインフレームが操作端末を備え、
少なくともいずれかの前記操作端末が記憶装置又は記憶装置が接続可能な端子を備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体試験装置。
【請求項７】
前記各操作端末がそれぞれ前記記憶装置を備える場合、
前記操作端末同士が専用の通信線又は汎用ネットワークを介して情報を共有する
ことを特徴とする請求項６記載の半導体試験装置。
【請求項８】
前記ディジタル伝送路を無線通信で構成した
ことを特徴とする請求項１記載の半導体試験装置。
【請求項９】
フェイル判定部はフェイルメモリを備える
ことを特徴とする請求項１乃至請求項８記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリテスタ等、大規模なＬＳＩ等を試験する多ピンの半導体試験装置に関する。
【背景技術】
【０００２】
図２は従来の半導体試験装置の例としてメモリ用の大型ＬＳＩテスタの構成を示すブロック図である。テストヘッド１、メインフレーム２並びに両者を接続する電源／信号配線３１，３２及び冷却水配管４から構成される。テストヘッド１はＬＳＩを測定するための、被試験デバイス（以下ＤＵＴと呼ぶ（ＤＵＴ：Device Under Test））とのインターフェイスを行うカードを収納する。メインフレーム２は、ＤＵＴを測定するためのパターン発生部（ＡＬＰＧ）やテスタコントロール部（以下ＴＳＣと呼ぶ。ＴＳＣ：Tester Controller）を備えたテスタ本体２１、テスト結果から合否判定を行うフェイル判定部を構成するフェイルメモリ２２の外、テストヘッド１を冷却水配管４を介して水により冷却する水冷制御装置２３、テストヘッド１に供給する電源を生成する電源装置、さらにはテストプログラムの実行やテスト結果の表示／記憶を行う操作端末５を構成するワークステーションからなる。
【０００３】
図２の装置において、メインフレーム２内のパターン発生部が試験パターンをテストヘッド１に供給し、テストヘッド１がＤＵＴに試験パターンを印加し、ＤＵＴから読み出した応答信号に基づいてメインフレーム２内のフェイルメモリ２２が合否判定を行う。
【０００４】
半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開平１０−１４２２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、信号伝送に要する時間は通信線の長さに依存し（大略５〜１０ｎｓ／ｍ）、例えば１ｋｍ離れた場合には、片道で５−１０μｓも要してしまうことになる。図２の従来装置において、テストヘッド１とメインフレーム２の間の信号は数百Ｍｂｐｓ（メガビットパーセカンド）以上とかなり高速のため、信号品質を保つためにテストヘッド１とメインフレーム２の間の距離を近づける必要があり、結果として両者共クリーンルーム内に設置せざるを得なかった。
【０００７】
従来のＬＳＩテスタはもともと装置そのものが巨大であるため、装置毎の占有面積が大きくなる傾向がある。特に半導体テスタは装置の性格上、そのほとんどが半導体工場のクリーンルーム内に設置されるため、設置面積が限られており、装置の占有面積が大きい場合には設置できる台数が少なくなり、デバイスのテストコスト、テスト時間が増大するという問題があった。
【０００８】
本発明はこのような課題を解決しようとするもので、半導体クリーンエリア内の半導体試験装置の占有面積を低減して、設置コスト及びそれに伴うデバイスのテストコスト並びにテスト時間を低減することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明に係る半導体試験装置は、
メインフレーム内のパターン発生部が試験パターンをテストヘッドに供給し、前記テストヘッドが被試験デバイスに前記試験パターンを印加し、前記メインフレーム内のフェイル判定部が前記被試験デバイスの応答に基づいて合否判定を行う半導体試験装置において、
クリーンルーム内に配置され、前記メインフレームの内、前記パターン発生部と前記フェイル判定部以外の機能を有する第１のメインフレームと、
クリーンルーム外に配置され、前記パターン発生部と前記フェイル判定部とを有する第２のメインフレームと、
前記テストヘッド、前記第１及び第２のメインフレームの間で信号伝送を行う高速低損失のディジタル伝送路と
を備えたことを特徴とする。
【００１０】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記ディジタル伝送路を光ファイバで構成した
ことを特徴とする。
【００１１】
請求項３記載の発明は、
請求項１又は請求項２記載の半導体試験装置において、
前記ディジタル伝送路はシリアル伝送方式により前記信号伝送を行う
ことを特徴とする。
【００１２】
請求項４記載の発明は、
請求項１又は請求項２記載の半導体試験装置において、
前記ディジタル伝送路は前記テストヘッドとの間で少なくとも複数の命令及び複数の実行結果をパケットにまとめて通信し合うパケット通信方式により信号伝送を行う
ことを特徴とする。
【００１３】
請求項５記載の発明は、
請求項１又は請求項２記載の半導体試験装置において、
前記ディジタル伝送路は波長多重伝送方式により信号伝送を行う
ことを特徴とする。
【００１４】
請求項６記載の発明は、
請求項１乃至請求項５のいずれかに記載の半導体試験装置において、
前記第１のメインフレーム及び前記第２のメインフレームが操作端末を備え、
少なくともいずれかの前記操作端末が記憶装置又は記憶装置が接続可能な端子を備えたことを特徴とする。
【００１５】
請求項７記載の発明は、
請求項６記載の半導体試験装置において、
前記各操作端末がそれぞれ前記記憶装置を備える場合、
前記操作端末同士が専用の通信線又は汎用ネットワークを介して情報を共有する
ことを特徴とする。
【００１６】
請求項８記載の発明は、
請求項１記載の半導体試験装置において、
前記ディジタル伝送路を無線通信で構成した
ことを特徴とする。
【００１７】
請求項９記載の発明は、
請求項１乃至請求項８記載の半導体試験装置において、
フェイル判定部はフェイルメモリを備える
ことを特徴とする。
【発明の効果】
【００１８】
以上説明したことから明らかなように、本発明によれば、インフレーム内のパターン発生部が試験パターンをテストヘッドに供給し、前記テストヘッドが被試験デバイスに前記試験パターンを印加し、前記メインフレーム内のフェイル判定部が前記被試験デバイスの応答に基づいて合否判定を行う半導体試験装置において、クリーンルーム内に配置され、前記メインフレームの内、前記パターン発生部と前記フェイル判定部以外の機能を有する第１のメインフレームと、クリーンルーム外に配置され、前記パターン発生部と前記フェイル判定部とを有する第２のメインフレームと、前記テストヘッド、前記第１及び第２のメインフレームの間で信号伝送を行う高速低損失のディジタル伝送路とを備えたことにより、半導体クリーンエリア内の半導体試験装置の占有面積を低減した半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２０】
図１は本発明の実施の形態に係る半導体試験装置の一実施例で、メモリテスタの構成を示す構成ブロック図である。
【００２１】
クリーンエリア（クリーンルーム内の領域）にはテストヘッド１１、第１のメインフレーム１２Ａが配置され、外部エリア（クリーンルーム外の領域）には第２のメインフレーム１２Ｂが配置される。第１のメインフレーム１２Ａ及び第２のメインフレーム１２Ｂには、図２のメインフレーム２を２つに分割し、システム構成上不利とならないように機能が割り当てられている。
【００２２】
テストヘッド１１はＤＵＴであるＬＳＩを測定するための、ＤＵＴとのインターフェイスを行うカードを収納する。
【００２３】
第１のメインフレーム１２Ａは、図２のメインフレーム２の内、テストヘッド１１の近傍に設置したほうがシステム構成上有利となる機能を集めたもので、第１の操作端末１５Ａを構成するワークステーション及び水冷制御装置１２３を含む外、第１のテスタ本体１２１Ａ内に前述の電源装置、ＴＳＣの一部であるＴＳＣ１、アラーム装置等アナログ信号用の配線が必要な部分を有する。パターン発生部とフェイル判定部などディジタル信号配線が必要な部分は含まない。水冷制御装置１２３は冷却水配管１４を介してテストヘッド１１を水により冷却する。クリーンルームには通常水の配管がなされており、これらを生かすことができるので、クリーンルーム内に水冷制御装置１２３を設置することにより配管コストの増加を防ぐことができる。前記電源装置はテストヘッド１１に供給する電源を生成する。
【００２４】
第２のメインフレーム１２Ｂは、図２のメインフレーム２の内、後述の高速低損失のディジタル伝送路により、テストヘッド１１近傍に設置する必要がなくなった部分であり、これらを操作するための第２の操作端末１５Ｂを構成するワークステーションを有する。また、第２のテスタ本体１２１Ｂ内にＤＵＴを測定するためのパターン発生部（ＡＬＰＧ）と、操作端末１５Ｂとのインターフェイス装置であるＴＳＣの一部ＴＳＣ２等を含む外、テスト結果から合否判定を行うフェイル判定部を構成する、フェイルメモリ１２２を含む。
【００２５】
電源／アラーム／アナログ信号配線１３１はテストヘッド１１の直近に設置しないとＬＳＩテスタの特性にロスなどの問題が生じる可能性があるメタル配線で、テストヘッド電源線、テストヘッド１１に異常が発生した場合に電源をシャットダウンさせるための、保護装置へのアラーム信号線等を含む。テストヘッド１１の構成の都合で、テストヘッド１１の外部にＤＣ測定モジュール等を設置する場合は、信号配線１３１の信号線に測定アナログ測定用の信号線を追加してもよい。また、可能な場合は、テストヘッド内１１に電源装置やアラーム装置を内蔵してもよい。
【００２６】
高速低損失信号配線１３２は、テストヘッド１１、メインフレーム１２Ａ（テスタ本体１２１Ａと接続）及び１２Ｂ（テスタ本体１２１Ｂ及びフェイルメモリ１２２と接続）の間並びにテスタ本体１２１Ａと操作端末１５Ａ及びスタ本体１２１Ｂと操作端末１５Ｂの間を接続する高速低損失のディジタル信号配線である。高速低損失信号配線１３２として、例えばシングルモードの光ファイバ（ＳＭＦ：Single Mode Fiber）により信号を伝送する場合、波長分散の少ない１．５５μｍ帯でおよそ０．２ｄＢ／ｋｍの損失で、数Ｇｂｐｓの伝送レートで信号伝送が可能である。ただし、配線が十分低損失であれば光ファイバ以外の伝送路も可能である。
【００２７】
データ通信線１３３は操作端末１５Ａと操作端末１５Ｂの間を接続する専用の通信路である。ただし、既に敷設されている場合は、汎用のネットワーク系統線１３４でこれを代替してもよい。
【００２８】
図１の構成の半導体試験装置の動作を次に説明する。
高速低損失信号配線１３２によるテストヘッド１１と第２のテスタ本体１２１Ｂとの間の信号伝送は、その物理的距離による通信時間の増大によるテスト時間の増大を防ぐため、以下のような工夫が必要である。
【００２９】
すなわち、テストヘッドを制御するためのコマンド信号などハンドシェーク型の通信信号の場合、複数のコマンド信号（命令）やリードバック信号（実行結果）を１つのパケットにまとめて通信する、パケット通信方式を用いることにより、通信時間を短縮することができる。
【００３０】
また、パターンデータやフェイルデータなどの高速、大容量の信号についても、パイプライン処理などにより通信径路長によるテスト時間の影響を小さくすることができる。
【００３１】
また、伝送方式として、高速シリアル通信や波長多重などの技術により、通信線の伝送帯域を十分に活用することにより信号線の本数をできるだけ減らし、信号線を延長する際の敷設労力、敷設スペースを軽減することができる。
【００３２】
操作端末１５Ａは操作端として、テストヘッド１１の近傍からテストの実行やテスト結果の表示を行う。操作端末１５Ｂは本体として、テストプログラムの格納やテスト結果の保存を行う。
【００３３】
なお、デバッグのために操作端末１５Ｂに操作／表示用の端末を備えてもよく、操作端末１５Ａ側に記憶のための記憶装置を備えてもよい。ただし、操作端末１５Ａ，１５Ｂは同一のＬＳＩテスタを制御するためのものであるから、制御対象であるＬＳＩテスタの情報を共有する必要がある。このために、操作端末１５Ａ，１５Ｂはデータ通信線１３３により接続され、画面表示や、測定状況、ＤＵＴの合否判定結果などの情報を共有する。
【００３４】
上記のような構成の半導体試験装置によれば、第２のメインフレーム１２Ｂとテスタヘッド１１の間を高速低損失信号配線１３２で信号伝送することにより、パターン発生部、フェイル判定部等大規模なハードウエアで構成されている第２のメインフレーム１２Ｂをテスタヘッド１１から物理的に遠ざけることが可能になる。その結果、第２のメインフレーム１２Ｂをクリーンルーム内のテストヘッド近傍に設置する必要がなくなる。例えば、シングルモードファイバ（ＳＭＦ）で高速低損失信号配線１３２の信号伝送を行う場合は、中継装置を用いずに数１０ｍ〜数ｋｍ離れた箇所にメインフレーム１２Ｂを設置して動作させることが可能である。
【００３５】
その結果、従来クリーンルーム内に設置されていたメインフレームの内、大部分をクリーンルーム外の空きスペースに設置することにより、クリーンルーム内に占めるＬＳＩテスタの占有面積を大幅（約１／２）に削減することができる。特に、既存の半導体工場の生産性を上げるために、ＬＳＩテスタの設置台数を増加させる必要のある場合などに、設置に対する制約が少ないので有効である。
【００３６】
また、クリーンルーム内の騒音（空冷ファインによるもの）が低減できるほか、クリーンルームへのテスタ設置が簡便になるという２次的な効果もある。
【００３７】
また、高速信号伝送手段として光ファイバを用いることにより、メインフレームとテストヘッド間信号が電気的に絶縁されるため、ノイズの影響を受けにくくなり、信号線の重量が軽くなるため、ケーブル重みによる配線部分のストレスが減り、テストヘッドの取り回しが簡便になる。さらに、信号線間のクロストーク特性が向上する。
【００３８】
また、メインフレームの機能を分割してクリーンルーム内外に配置し、ディジタル信号でやりとりする第２のメインフレーム１２Ｂはクリーンルーム外設置とするが、アナログ信号でやりとりする第１のメインフレーム１２Ａはクリーンルーム内設置とするので、電源や電圧／電流のフォース／メジャー用微小信号のロスは増加せず、配線コストも上昇しない。また、水冷用の配管コストも増加しない。メインフレームの全てをクリーンルーム外に設置すると、これらが大きな問題となる。
【００３９】
また、操作端末１５Ａ，１５Ｂ制御対象であるＬＳＩテスタの情報を共有しているので、メインフレーム１２Ａ及び１２Ｂのいずれの側に使用者がいる場合でも常にＬＳＩテスタの全体状況を把握することができる。
【００４０】
なお、半導体試験装置がメモリテスタ以外の場合は、フェイル判定部がフェイルメモリを省略することができる。
【００４１】
また、操作端末１５Ａ，１５Ｂは、記憶装置を内蔵する代わりに記憶装置が接続可能な端子を備え、接続端子を介して外部記憶装置を接続してもよい。
【００４２】
また、ディジタル伝送路１３２を無線通信（電波）で構成してもよい。この場合には、配線そのものがなくなってしまうので、テストヘッドの取り回しが非常に簡便になる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例で、メモリテスタの構成を示す構成ブロック図である。
【図２】従来の半導体試験装置の例としての大型メモリテスタの構成を示すブロック図である。
【符号の説明】
【００４４】
１１  テストヘッド
１２Ａ  第１のメインフレーム
１２Ｂ  第２のメインフレーム
１５Ａ，１５Ｂ  操作端末
１２２  フェイル判定部
１３２  ディジタル伝送路
１３３  専用の通信線
１３４  汎用ネットワーク
【図１】
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【図２】
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