(57)【要約】【課題】従来と同じ容量を維持し、かつ、より小型のキャパシタを提供すること。【解決手段】本発明の並列バラクタを利用したキャパシタは、第１アノード端子と第１カソード端子に印加される電圧に対応して第１容量が変化する第１バラクタ（ｖａｒａｃｔｏｒ）と、第２アノード端子と第２カソード端子に印加される電圧に対応して第２容量が変化する第２バラクタを含み、第１アノード端子は、第２カソード端子と接続され、第１カソード端子は、第２アノード端子と接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１アノード端子と第１カソード端子に印加される電圧に対応して、第１容量が変化する第１バラクタと、
第２アノード端子と第２カソード端子に印加される電圧に対応して、第２容量が変化する第２バラクタと、
を含み、前記第１アノード端子は、前記第２カソード端子と接続され、前記第１カソード端子は、前記第２アノード端子と接続される、並列バラクタを利用したキャパシタ。
【請求項２】
前記第１容量と前記第２容量の合成容量は、一定である、請求項１に記載の並列バラクタを利用したキャパシタ。
【請求項３】
前記第１バラクタと前記第２バラクタは、ＭＯＳ型バラクタである、請求項２に記載の並列バラクタを利用したキャパシタ。
【請求項４】
前記合成容量は、前記第１バラクタのＭＯＳの特性と前記第２バラクタのＭＯＳの特性を変更させることによって一定になる、請求項３に記載の並列バラクタを利用したキャパシタ。
【請求項５】
前記 第１バラクタ及び第２バラクタＭＯＳの特性は、チャネルの幅とチャネルの長さ及びドーピング濃度に対応して変化する、請求項４に記載の並列バラクタを利用したキャパシタ。
【請求項６】
前記第１容量は、前記第２容量と同じである、請求項１に記載の並列バラクタを利用したキャパシタ。
【請求項７】
フローティングゲートを備えたＭＯＳ型のキャパシタである、請求項１に記載の並列バラクタを利用したキャパシタ。
【請求項８】
両端が互いに対称である、請求項７に記載の並列バラクタを利用したキャパシタ。
【請求項９】
前記第１バラクタと前記第２バラクタは、同じ半導体基板に形成される、請求項１に記載の並列バラクタを利用したキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ（Ｃａｐａｃｉｔｏｒ）に関する。
【背景技術】
【０００２】
図１は、第１ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタ１１０及び第２ＭＩＭキャパシタ１２０が並列に接続させた従来の並列ＭＩＭキャパシタ１００の構造を示す図である。
【０００３】
図１に示すように、従来の並列ＭＩＭキャパシタ１００は、構造が簡単な反面、容量密度が低いため、高い容量が要求される回路で使用する場合、全体回路の体積が大きくなるという問題点を持っている。
【０００４】
このような問題点を解決するためのものが直列ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタである。
【０００５】
図２は、従来の直列ＭＯＳキャパシタ２００の構造を示す図である。
【０００６】
図２に示すように、従来の直列ＭＯＳキャパシタ２００は、第１ＭＯＳキャパシタ２１０及び第２ＭＯＳキャパシタ２２０が直列に接続され、第１ＭＯＳキャパシタ２１０及び第２ＭＯＳキャパシタ２２０の間に５００ｋΩ以上の等価合成抵抗Ｒが挿入される。等価合成抵抗Ｒは、第１ＭＯＳキャパシタ２１０又は第２ＭＯＳキャパシタ２２０が強反転（ｓｔｒｏｎｇ  ｉｎｖｅｒｓｉｏｎ）領域で動作するようにする機能を果たす。しかしながら、このような構造によっても、挿入された等価合成抵抗Ｒのために体積を効果的に低減させることはできないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、同じ容量を維持し、かつ、小型化したキャパシタを提供することにある。
【課題を解決するための手段】
【０００８】
上述した課題を解決するための本発明に係る並列バラクタを利用したキャパシタは、第１アノード端子と第１カソード端子に印加される電圧に対応して、第１容量が変化する第１バラクタ（ｖａｒａｃｔｏｒ）と、第２アノード端子と第２カソード端子に印加される電圧に対応して、第２容量が変化する第２バラクタを含み、前記第１アノード端子は、前記第２カソード端子と接続され、前記第１カソード端子は、前記第２アノード端子と接続されることを特徴とする。
【０００９】
ここで、前記第１容量と前記第２容量の合成容量は、一定であることが好ましい。
【００１０】
ここで、前記第１バラクタと前記第２バラクタは、ＭＯＳ型であることが好ましい。
【００１１】
ここで、前記合成容量は、前記第１バラクタのＭＯＳの特性と前記第２バラクタのＭＯＳの特性を変更させることによって一定になることが好ましい。
【００１２】
ここで、前記第１バラクタ及び第２バラクタのＭＯＳの特性は、チャネルの幅とチャネルの長さ及びドーピング濃度に対応して変化することが好ましい。
【００１３】
ここで、前記第１容量は、前記第２容量と同じであることが好ましい。
【００１４】
ここで、前記並列バラクタを利用したキャパシタは、フローティングゲートを備えたＭＯＳ型のキャパシタであることが好ましい。
【００１５】
ここで、前記並列バラクタを利用したキャパシタは、両端が互いに対称であることが好ましい。
【００１６】
ここで、前記第１バラクタと前記第２バラクタは、同じ半導体基板に形成されることが好ましい。
【発明の効果】
【００１７】
本発明の構成によれば、同じ容量に対して小型のキャパシタを形成できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のもっとも好ましい実施形態を添付する図面を参照して説明する。
【００１９】
図３は、本発明に係る並列バラクタを利用したキャパシタを示す図である。
【００２０】
図３に示すように、本発明に係る並列バラクタを利用したキャパシタ３００は、第１バラクタ３１０及び第２バラクタ３２０を含み、第１バラクタ３１０及び第２バラクタ３２０は、並列に接続される。
【００２１】
第１バラクタ３１０のアノード端子は、第１端子Ｎ１に接続され、第１バラクタ３１０のカソード端子は、第２端子Ｎ２に接続される。第２バラクタ３２０のアノード端子は、第２端子Ｎ２に接続され、第２バラクタ３２０のカソード端子は、第１端子Ｎ１に接続される。すなわち、第１バラクタ３１０のアノード端子は、第２バラクタ３２０のカソード端子に接続され、第１バラクタ３１０のカソード端子は、第２バラクタ３２０のアノード端子に接続される。ここで、第１バラクタ３１０及び第２バラクタ３２０は、ＭＯＳ工程を利用して製造することが好ましい。ここで、ＭＯＳの初期容量は、チャネルの幅とチャネルの長さ又はドーピング濃度によって変化させることが可能である。また、ＭＯＳは、正方向の電圧が印加されると、特定電圧以上では容量が減少し、飽和電圧を超えると一定の容量を有する特性と、逆方向の電圧が印加されると、特定電圧までは容量が一定に維持し、その特定電圧を超えると容量が上昇し、飽和電圧を超えると、再度一定の容量を有するという特性がある。
【００２２】
本発明に係る並列バラクタを利用したキャパシタ３００は、上述のＭＯＳの特性を利用したものであって、電圧に対応して容量が変化する第１バラクタ３１０と第２バラクタ３２０を並列に接続し、電圧を印加すると、第１バラクタ３１０と第２バラクタ３２０のアノード端子とカソード端子にそれぞれ互いに逆方向に印加させることになる。そうすると、例えば第１バラクタ３１０の第１容量が減少すると、第２バラクタ３２０の第２容量が増加するようにして、本発明に係る並列バラクタを利用したキャパシタ３００の合成容量は一定になる。
【００２３】
また、本発明に係る並列バラクタを利用したキャパシタ３００は、第１バラクタ３１０と第２バラクタ３２０とが並列に接続されて、両端が互いに対称的な構造になる。
【００２４】
本発明の特性をさらに詳細に理解するために、図４Ａに示す従来の直列ＭＯＳキャパシタと図５Ａに示す本発明に係る並列バラクタを利用したキャパシタ３００との特性を、以下、比較する。
【００２５】
図４Ａは、従来の直列ＭＯＳキャパシタ２００の容量の変化を説明するために示す回路であり、図４Ｂは、上述の図４Ａの回路における容量の変化を示すグラフである。
【００２６】
図４Ａにおいて（ａ）の回路は、容量が４ｐＦの第１ＭＯＳキャパシタと５００ｋΩ の抵抗を含む。ここで、抵抗は、第１ＭＯＳキャパシタと接地との間に電気的に接続される。図４Ｂにおいて（ａ）のグラフは、図４Ａの（ａ）の回路で第１端子Ｓ１及び第３端子Ｓ３に０（Ｖ）が印加され、第２端子Ｓ２に印加される電圧が−２（Ｖ）から２（Ｖ）に変動される場合における容量の変化が示されたものである。図４Ａの（ａ）の第２端子Ｓ２に印加される電圧が−２（Ｖ）から０．２（Ｖ）に増加されると、容量は、図４Ｂの（ａ）に示すように、４．４ｐＦから１ｐＦに減少する。図４Ａの（ａ）の第２端子Ｓ２に印加される電圧が０．２（Ｖ）から０．６（Ｖ）に増加すると、容量は、図４Ｂの（ａ）に示すように、１ｐＦから３．８ｐＦに急上昇する。図４Ａの（ａ）の第２端子Ｓ２に印加される電圧が０．６（Ｖ）から２（Ｖ）に増加すると、容量は、図４Ｂの（ａ）に示すように、３．８ｐＦから４．２ｐＦに緩やかに上昇する。
【００２７】
図４Ａにおいて（ｂ）の回路は、容量が４ｐＦの第２ＭＯＳキャパシタと５００ｋΩ の抵抗を含む。ここで、抵抗は、第２ＭＯＳキャパシタと接地との間に電気的に接続される。図４Ｂにおいて（ｂ）のグラフは、図４Ａの（ｂ）の回路で第３端子Ｓ３に１（Ｖ）が印加されて第１端子Ｓ１の電圧が０（Ｖ）になり、第２端子Ｓ２に印加される電圧が−２（Ｖ）から２（Ｖ）に変動される場合における容量の変化が示されたものである。図４Ａの（ｂ）の第２端子Ｓ２に印加される電圧が−２（Ｖ）から０．４（Ｖ）に増加すると、容量は、図４Ｂの（ｂ）に示すように、４．２ｐＦから３．８ｐＦに緩やかに減少する。図４Ａの（ｂ）の第２端子Ｓ２に印加される電圧が０．４（Ｖ）から０．８（Ｖ）に増加すると、容量は、図４Ｂの（ｂ）に示すように、３．８ｐＦから１ｐＦに急減する。図４Ａの（ｂ）の第２端子Ｓ２に印加される電圧が０．８（Ｖ）から２（Ｖ）に増加すると、容量は、図４Ｂの（ｂ）に示すように、１ｐＦから３．３ｐＦに急上昇する。
【００２８】
図４Ａにおいて（ｃ）の回路は、それぞれの容量が４ｐＦの第１ＭＯＳキャパシタ及び第２ＭＯＳキャパシタと５００ｋΩ の抵抗を含み、第１ＭＯＳキャパシタ及び第２ＭＯＳキャパシタが直列接続される。ここで、抵抗は、第１ＭＯＳキャパシタ及び第２ＭＯＳキャパシタと接地との間に電気的に接続される。図４Ｂにおいて（ｃ）のグラフは、図４Ａの（ｃ）の回路で第３端子Ｓ３に１（Ｖ）が印加されて第１端子Ｓ１の電圧が０（Ｖ）になり、第２端子Ｓ２に印加される電圧が−２（Ｖ）から２（Ｖ）に変動する場合における容量の変化を示すものである。図４Ａの（ｃ）の第２端子Ｓ２に印加される電圧が−２（Ｖ）から−１．６（Ｖ）に増加すると、合成容量は、図４Ｂの（ｃ）に示すように、２．２ｐＦから２ｐＦに緩やかに減少する。図４Ａの（ｃ）の第２端子Ｓ２に印加される電圧が−１．６（Ｖ）から０．２（Ｖ）に増加すると、合成容量は、図４Ｂの（ｃ）に示すように、２ｐＦから０．９ｐＦに緩やかに減少する。図４Ａの（ｃ）の第２端子Ｓ２に印加される電圧が０．２（Ｖ）から０．６（Ｖ）に増加すると、合成容量は、図４Ｂの（ｃ）に示すように、０．９ｐＦから１．９ｐＦに急上昇する。図４Ａの（ｃ）の第２端子Ｓ２に印加される電圧が０．６（Ｖ）から２（Ｖ）に増加すると、合成容量は、図４Ｂの（ｃ）に示すように、１．９ｐＦから２ｐＦに緩やかに上昇する。
【００２９】
このような結果によって、それぞれの容量が４ｐＦの第１ＭＯＳキャパシタ及び第２ＭＯＳキャパシタを含む従来の直列ＭＯＳキャパシタ２００は、基準電圧の中心値が１（Ｖ）であり、かつ、基準電圧の範囲が０．６（Ｖ）から１．４（Ｖ）である場合に、容量が２ｐＦを基準として４．７％程度の誤差が許容される回路に用いられることができる。
【００３０】
図５Ａは、本発明に係る並列バラクタを利用したキャパシタ３００の容量の変化を説明するために示す回路であり、図５Ｂは、前述の図５Ａの回路における容量の変化を示すグラフであって、詳細な説明は次のとおりである。
【００３１】
図５Ａにおいて（ａ）の回路は、容量が１ｐＦの第１バラクタＣ１を含む。図５Ｂにおいて（ａ）のグラフは、図５Ａの（ａ）の回路で第２端子Ｎ２に１（Ｖ）が印加され、第１端子Ｎ１に印加される電圧が−２（Ｖ）から２（Ｖ）に変化する場合における容量の変化を示すものである。図５Ａの（ａ）の第１端子Ｎ１に印加される電圧が−２（Ｖ）から０．２（Ｖ）に増加すると、容量は、図５Ｂの（ａ）に示すように、１．５ｐＦに維持される。図５Ａの（ａ）の第１端子Ｎ１に印加される電圧が０．２（Ｖ）から１．４（Ｖ）に増加すると、容量は、図５Ｂの（ａ）に示すように、１．５ｐＦから０．４ｐＦに減少する。図５Ａの（ａ）の第１端子Ｎ１に印加される電圧が１．４（Ｖ）から２（Ｖ）に増加すると、容量は、図５Ｂの（ａ）に示すように、０．４ｐＦから０．３ｐＦに緩やかに 減少する。
【００３２】
図５Ａにおいて（ｂ）の回路は、容量が１ｐＦの第２バラクタＣ２を含む。図５Ｂにおいて（ｂ）のグラフは、図５Ａの（ｂ）の回路で第２端子Ｎ２に１（Ｖ）が印加され、第１端子Ｎ１に印加される電圧が−２（Ｖ）から２（Ｖ）に変化する場合における容量の変化を示すものである。図５Ａの（ｂ）の第１端子Ｎ１に印加される電圧が−２（Ｖ）から０．４（Ｖ）に増加すると、容量は、図５Ｂの（ｂ）に示すように、０．３ｐＦに維持される。図５Ａの（ｂ）の第１端子Ｎ１に印加される電圧が０．４（Ｖ）から１．４（Ｖ）に増加すると、容量は、図５Ｂの（ｂ）に示すように、０．３ｐＦから１．５ｐＦに上昇する。図５Ａの（ｂ）の第１端子Ｎ１に印加される電圧が１．４（Ｖ）から２（Ｖ）に増加すると、容量は、図５Ｂの（ｂ）に示すように、１．５ｐＦに維持される。
【００３３】
図５Ａにおいて（ｃ）の回路は、それぞれの容量が１ｐＦであり、互いに並列に接続される第１バラクタＣ１及び第２バラクタＣ２を含む。図５Ｂにおいて（ｃ）のグラフは、図５Ａの（ｃ）の回路で第２端子Ｎ２に１（Ｖ）が印加され、第１端子Ｎ１に印加される電圧が−２（Ｖ）から２（Ｖ）に変化する場合における合成容量の変化を示すものである。図５Ａの（ｃ）の第２端子Ｎ２に印加される電圧が−２（Ｖ）から０．２（Ｖ）に増加すると、合成容量は、図５Ｂの（ｃ）に示すように、１．８ｐＦに維持される。図５Ａの（ｃ）の第２端子Ｎ２に印加される電圧が０．２（Ｖ）から１．０（Ｖ）に増加すると、合成容量は、図５Ｂの（ｃ）に示すように、１．８ｐＦから２．０ｐＦに緩やかに上昇する。図５Ａの（ｃ）の第２端子Ｎ２に印加される電圧が１．０（Ｖ）から２．０（Ｖ）に増加すると、合成容量は、図５Ｂの（ｃ）に示すように、２．０ｐＦから１．８ｐＦに緩やかに減少する。
【００３４】
上述のように、それぞれの容量が１ｐＦの第１バラクタＣ１及び第２バラクタＣ２を含む本発明に係る並列バラクタを利用したキャパシタ３００は、基準電圧の中心値が１（Ｖ）であり、かつ、基準電圧の範囲が０．６（Ｖ）から１．４（Ｖ）である場合に、容量が２ｐＦを基準として６．５％程度の誤差が許容される回路に用いられて、所定の電圧範囲で印加される電圧の変動とは無関係に一定の合成容量を有する。
【００３５】
図６は、それぞれが同じ容量を有する場合において、並列ＭＩＭキャパシタ１００、直列ＭＯＳキャパシタ２００及び本発明に係る並列バラクタを利用したキャパシタ３００の大きさを比率が合うように示したものである。
【００３６】
図６に示すように、合成容量が２ｐＦで同じ場合に、従来の並列ＭＩＭキャパシタ１００の大きさは３，２３４μｍ２であり、従来の直列ＭＯＳキャパシタ２００の大きさは１，２７２μｍ２であるのに対して、本発明に係る並列バラクタを利用したキャパシタ３００の大きさは、４９５μｍ２であって、並列ＭＩＭキャパシタ１００及び直列ＭＯＳキャパシタ２００より大きさが顕著に小さくなる。
【００３７】
図７は、本発明に係る並列バラクタを利用したキャパシタ３００が含まれたフィルタの周波数特性を示すものである。
【００３８】
図７に示すように、本発明に係る並列バラクタを利用したキャパシタ３００が含まれたフィルタの遮断周波数（ｃｕｔ−ｏｆｆ  ｆｒｅｑｕｅｎｃｙ；Ｆｃ）及び周波数応答の特性は、従来の並列ＭＩＭキャパシタ１００が含まれたフィルタの遮断周波数及び周波数応答の特性と実質的に同一である。図７で、ＰＶＦＣは本発明に係る並列バラクタを利用したキャパシタ３００が含まれたフィルタの周波数応答の特性であり、ＭＭＦＣは一般的な並列ＭＩＭキャパシタ１００が含まれたフィルタの周波数応答の特性であり、両特性は図７においてほぼ一致している。また、図示していないが、本発明に係る並列バラクタを利用したキャパシタ３００が含まれたフィルタの特性のうち、１ｄＢ利得減衰特性、ＩＭＤ３（３−ｏｒｄｅｒ  Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ  Ｄｉｓｔｏｒｔｉｏｎ）特性、Ｉｎ−ｂａｎｄ  Ｔｒａｎｓｉｅｎｔ特性、Ｏｕｔ−ｂａｎｄ  Ｔｒａｎｓｉｅｎｔ特性、通常（Ｔｙｐｉｃａｌ）の工程により製作された工程（ＴＴＴＴ）の場合、高品質（Ｂｅｓｔ  ｃａｓｅ）又は高速（Ｆａｓｔ）の工程により製作された工程（ＦＦＦＦ）の場合及び低品質（Ｗｏｒｓｔ  ｃａｓｅ）又は低速（Ｓｌｏｗ）の工程により製作された工程（ＳＳＳＳ）の場合の各特性とは、従来の並列ＭＩＭキャパシタ１００が含まれたフィルタの特性と実質的に同一である。
【００３９】
上述のように、本発明に係る並列バラクタを利用したキャパシタ３００は、従来の並列ＭＩＭキャパシタ１００とその特性が実質的に同一であり、かつ、高い容量密度を有するという長所がある。
【００４０】
図８は、ｐ型物質でドーピングされた基板（ｐ−ｓｕｂ）にｎ−ウェル（ｎ−ｗｅｌｌ）が２個形成された構成であって、本発明に係る並列バラクタを利用したキャパシタ３００を示す断面図である。
【００４１】
図８に示すように、ｐ型基板（ｐ−ｓｕｂ）に形成されたそれぞれのｎ−ウェル（ｎ−ｗｅｌｌ）は、ゲート端子Ｇ１、Ｇ２とｎ＋バルク（ｂｕｌｋ）端子Ｂ１、Ｂ２を含む。ここでは、ｐ型基板に形成されたｎ＋バルク端子を一実施形態として説明するが、それに限られず、ｎ型基板にｐ＋バルク端子を形成するというような他の実施形態も可能である。
【００４２】
第１ゲート端子Ｇ１は、図３の第２バラクタ３２０のアノード端子の第２端子Ｎ２に接続される。第１バルク端子Ｂ１は、図３の第２バラクタ３２０のカソード端子の第１端子Ｎ１に接続される。第２ゲート端子Ｇ２は、図３の第１バラクタ３１０のアノード端子の第１端子Ｎ１に接続される。第２バルク端子Ｂ２は、図３の第１バラクタ３１０のカソード端子の第２端子Ｎ２に接続される。
【００４３】
したがって、本発明に係る並列バラクタを利用したキャパシタ３００は、構造が同じバラクタを同じ工程上において製造するため、製造工程が単純になって生産費用が低くなり、製造時間が短縮され、構造を対称的に形成しやすく、従来のキャパシタより面積が小さいという長所がある。
【００４４】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４５】
【図１】従来の第１及び第２ＭＩＭキャパシタが並列に接続された並列ＭＩＭキャパシタの構造を示す図である。
【図２】従来の第１及び第２ＭＯＳキャパシタが直列に接続された直列ＭＯＳキャパシタの構造を示す図である。
【図３】本発明に係る並列バラクタを利用したキャパシタの構造を示す図である。
【図４Ａ】従来の直列ＭＯＳキャパシタの容量の特性を説明するために示す図である。
【図４Ｂ】従来の直列ＭＯＳキャパシタの容量の特性を説明するために示す図である。
【図５Ａ】本発明に係る並列バラクタを利用したキャパシタの容量の特性を説明するために示す図である。
【図５Ｂ】本発明に係る並列バラクタを利用したキャパシタの容量の特性を説明するために示す図である。
【図６】同じ容量を有する従来の並列ＭＩＭキャパシタ、従来の直列ＭＯＳキャパシタ及び本発明に係る並列バラクタを利用したキャパシタが占める面積を比較するために示す図である。
【図７】本発明に係る並列バラクタを利用したキャパシタが含まれたフィルタの周波数応答のグラフを示す図である。
【図８】ｐ型物質でドーピングされた基板（ｐ−ｓｕｂ）にｎ−ウェル（ｎ−ｗｅｌｌ）が２個形成されたものであって、本発明に係る並列バラクタを利用したキャパシタを示す断面図である。
【符号の説明】
【００４６】
３００      キャパシタ
３１０      第１バラクタ
３２０      第２バラクタ
【図１】
2008028397.tif 000003
【図２】
2008028397.tif 000004
【図３】
2008028397.tif 000005
【図４Ａ】
2008028397.tif 000006
【図４Ｂ】
2008028397.tif 000007
【図５Ａ】
2008028397.tif 000008
【図５Ｂ】
2008028397.tif 000009
【図６】
2008028397.tif 000010
【図７】
2008028397.tif 000011
【図８】
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