(57)【要約】【課題】  クロックボードからのクロック分配の際に、高周波特性やノイズ混入防止のために高価な伝送ケーブルを使用する必要がない半導体試験装置を提供する。【解決手段】  クロックボード２１は、クロック原発振器５からの発振出力を基準としてシステム全体で使用するシステムクロックを生成するシステムクロック発生部１０を備え、専用ボード１２，１３は、システムクロック発生部１０から出力されるシステムクロックよりも高い周波数のクロック信号を発生するＰＬＬ周波数シンセサイザ６３，６４を備え、クロック信号に基づくサンプリング・クロックを専用回路８，９に入力することを特徴とする。【選択図】  図１
2008286660.tif 000002
【特許請求の範囲】
【請求項１】
クロックボード上のクロック原発振器からの発振出力に基づいて、ＰＬＬ周波数シンセサイザが発生するクロック信号に基づくサンプリング・クロックを専用ボード上の専用回路に与える半導体試験装置において、
前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、
前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記ＰＬＬ周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与える
ことを特徴とする半導体試験装置。
【請求項２】
前記専用回路として任意波形発生部及びデジタイザ部をそれぞれ対応する前記専用ボード上に設けた
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記専用回路として任意波形発生部及びデジタイザ部を同一の前記専用ボード上に設けた
ことを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記専用ボードは前期ＰＬＬ周波数シンセサイザから出力されるクロック信号を分周してサンプリング・クロックを前記専用回路に出力する分周器を備えた
ことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に係り、特にディジタル・アナログ混在半導体試験装置などにおけるサンプリング・クロック供給に関する。
【背景技術】
【０００２】
従来のディジタル・アナログ混在半導体試験装置では、独立したクロックボードにおいて、クロック原発振器を基準としたＰＬＬ周波数シンセサイザによりクロックを発生させ、そのクロックを任意の数のＡＷＧ（任意波形発生機能）ボード、ＤＴＺ（波形デジタイザ機能）ボードへ伝送し、必要に応じて分周して任意波形発生部、及び波形デジタイザ部のサンプリング・クロックを生成していた。
【０００３】
図３は従来のディジタル・アナログ混在半導体試験装置のサンプリング・クロック供給手段で、１つのＰＬＬ周波数シンセサイザの出力をＡＷＧ，ＤＴＺの両ボードで共用するものの構成を示す構成ブロック図である。クロックボード１において、クロック原発振器５から出力された発振信号は、ＰＬＬ周波数シンセサイザ６に入力され、ＰＬＬ周波数シンセサイザ６から発振信号を基準とするクロック信号が出力される。ＰＬＬ周波数シンセサイザ６から出力されたクロック信号は、クロック伝送路４を介してＡＷＧボード２及びＤＴＺボード３に送られる。ＡＷＧボード２に送られたクロック信号は、分周器７１で分周されて任意波形発生部８のサンプリング・クロックとなる。ＤＴＺボード３に送られたクロック信号は、分周器７２で分周されて波形デジタイザ部９のサンプリング・クロックとなる。
【０００４】
図４は従来のディジタル・アナログ混在半導体試験装置のサンプリング・クロック供給手段で、ＡＷＧボード，ＤＴＺボード毎に独立したＰＬＬ周波数シンセサイザをクロックボード上に持つものの構成を示す構成ブロック図である。クロックボード１１において、クロック原発振器５から出力された発振信号は、ＰＬＬ周波数シンセサイザ６１，６２に入力され、それぞれから発振信号を基準とするクロック信号が出力される。これらのクロック信号は、クロック伝送路４１，４２を介してそれぞれＡＷＧボード２及びＤＴＺボード３に送られる。その後は図３の場合と同じである。
【０００５】
また、図３、図４の例では分周器をＡＷＧボード側，ＤＴＺボード側に配置したが、クロックボード側に配置する場合もある。
【０００６】
半導体試験装置のサンプリング・クロック供給に関連する先行技術文献としては次のようなものがある。
【０００７】
【特許文献１】特開平５−１４２３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術では、ＰＬＬ周波数シンセサイザを複数のＡＷＧボード及びＤＴＺボードで共用するため、ＰＬＬ周波数シンセサイザの数が最小限で構成できるという利点はあるが、以下のような問題点があった。
【０００９】
すなわち、各ＡＷＧ，ＤＴＺボードは、サンプリング・クロック供給のために分周器のみを持つ構成であるため、クロックボードにおいて、使用する可能性のある最高の周波数を発生させる必要があり、クロックボードからＡＷＧ，ＤＴＺボードへ高い周波数のクロックを伝送する必要が生じる。このため伝送路の周波数特性を十分高くする必要があり、クロックボードからＡＷＧ，ＤＴＺボードまでの伝送距離が長い場合には正確な伝送が困難となることがあった。また、高周波特性に優れた高価な伝送ケーブルを使用する必要があり、コストが上昇するという問題があった。
【００１０】
また、クロックボードで発生したクロックが各ＡＷＧ，ＤＴＺボードに伝送される過程でノイズが混入することがあるので、ノイズ混入を防ぐためにシールド特性のよい高価な伝送ケーブルを使用する必要があった。
【００１１】
本発明はこのような課題を解決しようとするもので、クロックボードからのクロック分配において、高周波特性やノイズ混入防止のために高価な伝送ケーブルを使用する必要がない半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
クロックボード上のクロック原発振器からの発振出力に基づいて、ＰＬＬ周波数シンセサイザが発生するクロック信号に基づくサンプリング・クロックを専用ボード上の専用回路に与える半導体試験装置において、
前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、
前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記ＰＬＬ周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与える
ことを特徴とする。
【００１３】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記専用回路として任意波形発生部及びデジタイザ部をそれぞれ対応する前記専用ボード上に設けた
ことを特徴とする。
【００１４】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記専用回路として任意波形発生部及びデジタイザ部を同一の前記専用ボード上に設けた
ことを特徴とする。
【００１５】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載の半導体試験装置において、
前記専用ボードは前期ＰＬＬ周波数シンセサイザから出力されるクロック信号を分周してサンプリング・クロックを前記専用回路に出力する分周器を備えた
ことを特徴とする。
【発明の効果】
【００１６】
以上説明したことから明らかなように、本発明によれば、クロックボード上のクロック原発振器からの発振出力に基づいて、ＰＬＬ周波数シンセサイザが発生するクロック信号に基づくサンプリング・クロックを専用ボード上の専用回路に与える半導体試験装置において、前記クロックボードは、前記クロック原発振器からの発振出力を基準としてシステムクロックを生成するシステムクロック発生部を備え、前記専用ボードは、前記システムクロックよりも高い周波数のクロック信号を発生する前記ＰＬＬ周波数シンセサイザを備え、前記クロック信号に基づくサンプリング・クロックを前記専用回路に与えることにより、クロックボードからのクロック分配において、高周波特性やノイズ混入防止のために高価な伝送ケーブルを使用する必要がない半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１８】
図１は本発明の実施の形態に係る半導体試験装置のサンプリング・クロック供給手段の一実施例を示す構成ブロック図である。
【００１９】
クロックボード２１において、クロック原発振器５は基準となる発振信号を出力し、システムクロック発生部１０はこれを基準としてシステム全体で使用するシステムクロックを生成する。システムクロック発生部１０から出力されたシステムクロックは、クロックボード２１からクロック伝送路４３を介して複数のＡＷＧボード１２及びＤＴＺボード１３に送られる。
【００２０】
ＰＬＬ周波数シンセサイザ６３はＡＷＧボード１２に送られたシステムクロックを入力し、これを基準とするクロック信号を出力する。分周器７１は、ＰＬＬ周波数シンセサイザ６３から出力されたクロック信号を分周し、任意波形発生部８に向けてサンプリング・クロックを出力する。
【００２１】
ＰＬＬ周波数シンセサイザ６４はＤＴＺボード１３に送られたシステムクロックを入力し、これを基準とするクロック信号を出力する。分周器７２は、ＰＬＬ周波数シンセサイザ６４から出力されたクロック信号を分周し、波形デジタイザ部９に向けてサンプリング・クロックを出力する。
【００２２】
なお、上記の説明において、ＡＷＧボード１２及びＤＴＺボード１３はそれぞれ専用ボードを構成し、任意波形発生部８及びデジタイザ部９はそれぞれ専用ボード上の専用回路を構成する。
【００２３】
図１の装置の動作を以下に説明する。クロックボード２１において、クロック原発振器５から発振信号が出力され、これを基準としてシステムクロック発生部１０からシステム全体で使用するシステムクロックが出力される。このシステムクロックは、クロック伝送路４３を介して複数のＡＷＧボード１２及びＤＴＺボード１３に送られる。
【００２４】
ＡＷＧボード１２では、このシステムクロックを基準とし、システムクロックよりも高い周波数のクロック信号がＰＬＬ周波数シンセサイザ６３から出力される。このクロック信号は分周されて、分周器７１から任意波形発生部８にサンプリング・クロックが出力される。
【００２５】
ＤＴＺボード１３では、前記システムクロックを基準とし、システムクロックよりも高い周波数のクロック信号がＰＬＬ周波数シンセサイザ６４から出力される。このクロック信号は分周されて、分周器７２から波形デジタイザ部９にサンプリング・クロックが出力される。
【００２６】
上記のような構成の半導体試験装置によれば、ＰＬＬ周波数シンセサイザをＡＷＧボード、あるいはＤＴＺボードに搭載することにより、ＡＷＧ，ＤＴＺボード内部でクロック周波数を高い周波数に変換することが可能となるので、クロックボードから伝送されるクロックの周波数を、使用するサンプリング・クロックの周波数より低い周波数に設定することができる。その結果、伝送路に高性能のケーブルを使用する必要がなくなる。
【００２７】
また、伝送路が長い場合など、伝送路の周波数特性が制限されることによるクロック信号の減衰量も小さくできる。
【００２８】
さらに、ＰＬＬ周波数シンセサイザ部のＰＬＬ回路によるノイズ除去機能により、特別にシールド特性に優れた高価な伝送ケーブルなどを使用しなくても、伝送路で混入したノイズを除去、あるいは軽減することができる。
【００２９】
また、個別にＰＬＬ周波数シンセサイザを設けているので、任意波形発生部８及びデジタイザ部９のそれぞれの特性に応じてクロック信号の特性を最適化することができる。
【００３０】
図２は本発明の実施の形態に係る半導体試験装置のサンプリング・クロック供給手段の第２の実施例で、任意波形発生及びデジタイザの機能をまとめて１つのボードにしたものを示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複する説明は省略する。
【００３１】
クロックボード２１のシステムクロック発生部１０から出力されたシステムクロックは、クロック伝送路４４を介して複数のＡＷＧＤＴＺボード１４に送られる。
【００３２】
ＰＬＬ周波数シンセサイザ６３，６４はＡＷＧＤＴＺボード１４に送られたシステムクロックを入力し、これを基準とするクロック信号をそれぞれ出力する。分周器７１，７２は、ＰＬＬ周波数シンセサイザ６３，６４から出力されたクロック信号をそれぞれ分周してそれぞれ任意波形発生部８，波形デジタイザ部９のサンプリング・クロックを出力する。
【００３３】
なお、上記の説明において、ＡＷＧＤＴＺボード１４は専用ボードを構成し、任意波形発生部８及びデジタイザ部９は専用ボード上の専用回路を構成する。
【００３４】
上記のような構成の半導体試験装置によれば、図１の装置の場合と同様の効果を生じる。
【００３５】
なお、上記の各実施例ではサンプリング・クロックの生成に分周器を用いているが、分周器を用いずにＰＬＬ周波数シンセサイザの出力を直接任意波形発生部８及びデジタイザ部９のサンプリング・クロックとしてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】本発明の実施の形態に係る半導体試験装置の第２の実施例を示す構成ブロック図である。
【図３】半導体試験装置の従来例を示す構成ブロック図である。
【図４】半導体試験装置の第２の従来例を示す構成ブロック図である。
【符号の説明】
【００３７】
５  クロック原発振器
８，９  専用回路
１０  システムクロック発生部
１２，１３，１４  専用ボード
２１  クロックボード
６３，６４  ＰＬＬ周波数シンセサイザ
【図１】
2008286660.tif 000003
【図２】
2008286660.tif 000004
【図３】
2008286660.tif 000005
【図４】
2008286660.tif 000006