(57)【要約】【課題】コア電圧放電部の応答速度の遅延を考慮した放電基準電圧を生成してコア電圧放電部に印加し、コア電圧端に供給される電流量に応じて、放電基準電圧を所望の電圧レベルにセットする半導体素子の内部電圧発生装置を提供すること。【解決手段】本発明の半導体素子の内部電圧発生装置は、コア電圧端と、第１基準電圧を生成する第１基準電圧生成手段と、前記第１基準電圧よりも高い電圧レベルの第２基準電圧を生成し、該第２基準電圧を複数の電圧レベルのいずれか１つにセットするテスト／オプション処理部を有する第２基準電圧生成手段と、前記第１基準電圧を受けて前記コア電圧端を駆動するコア電圧ドライブ手段と、前記第２基準電圧を受けて前記コア電圧端を放電するコア電圧放電手段とを備える。【選択図】図５
2008016168.tif 000002
【特許請求の範囲】
【請求項１】
コア電圧端と、
第１基準電圧を生成する第１基準電圧生成手段と、
前記第１基準電圧よりも高い電圧レベルの第２基準電圧を生成し、該第２基準電圧を複数の電圧レベルのいずれか１つにセットするテスト／オプション処理部を有する第２基準電圧生成手段と、
前記第１基準電圧を受けて前記コア電圧端を駆動するコア電圧ドライブ手段と、
前記第２基準電圧を受けて前記コア電圧端を放電するコア電圧放電手段と
を備えることを特徴とする半導体素子の内部電圧発生装置。
【請求項２】
前記第２基準電圧生成手段が、
内部基準電圧を分配して第２基準電圧を生成する第２電圧分配部と、
前記第２基準電圧を所定の電圧レベルだけ上昇又は下降してセットするテスト／オプション処理部と、
制御信号に応答して、前記第２基準電圧を前記コア電圧放電手段に出力する第２基準電圧出力部と
を備えることを特徴とする請求項１に記載の半導体素子の内部電圧発生装置。
【請求項３】
前記テスト／オプション処理部が、
前記第２基準電圧を前記所定の電圧レベルだけ上昇させる第２基準電圧上昇部と、
前記第２基準電圧を前記所定の電圧レベルだけ下降させる第２基準電圧下降部と
を備えることを特徴とする請求項２に記載の半導体素子の内部電圧発生装置。
【請求項４】
前記第２電圧分配部が、
前記内部基準電圧と接地電圧との間に直列接続された多数の抵抗を備えることを特徴とする請求項３に記載の半導体素子の内部電圧発生装置。
【請求項５】
前記第２基準電圧上昇部が、
前記内部基準電圧と第２基準電圧との間に形成された前記抵抗に並列接続され、上昇テスト信号に応答する第１スイッチング手段を備えることを特徴とする請求項４に記載の半導体素子の内部電圧発生装置。
【請求項６】
前記第１スイッチング手段が、前記上昇テスト信号をゲート入力とするＰＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体素子の内部電圧発生装置。
【請求項７】
前記第２基準電圧下降部が、
前記接地電圧と第２基準電圧との間に形成された前記抵抗に並列接続され、下降テスト信号に応答する第２スイッチング手段を備えることを特徴とする請求項４に記載の半導体素子の内部電圧発生装置。
【請求項８】
前記第２スイッチング手段が、前記下降テスト信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とする請求項７に記載の半導体素子の内部電圧発生装置。
【請求項９】
前記第２基準電圧出力部が、前記多数の抵抗の間に形成されるノードに生成される複数の電圧レベルのいずれか１つを前記コア電圧放電手段に出力することを特徴とする請求項４に記載の半導体素子の内部電圧発生装置。
【請求項１０】
前記第２基準電圧出力部が、
前記制御信号に応答して、前記ノードの電圧レベルを前記第２基準電圧として伝達するトランスファゲートを備えることを特徴とする請求項９に記載の半導体素子の内部電圧発生装置。
【請求項１１】
前記第１基準電圧生成手段が、
前記内部基準電圧を分配して第１基準電圧を生成する第１電圧分配部と、
前記制御信号に応答して、前記第１基準電圧を前記コア電圧ドライブ手段に出力する第１基準電圧出力部と
を備えることを特徴とする請求項２に記載の半導体素子の内部電圧発生装置。
【請求項１２】
前記第１電圧分配部が、
前記内部基準電圧と接地電圧との間に直列接続された多数の抵抗を備えることを特徴とする請求項１１に記載の半導体素子の内部電圧発生装置。
【請求項１３】
前記第１電圧分配部に備えられる多数の抵抗が、対応する前記第２電圧分配部に備えられる多数の抵抗とそれぞれ同じ抵抗値を有することを特徴とする請求項１２に記載の半導体素子の内部電圧発生装置。
【請求項１４】
前記第１基準電圧出力部が、前記多数の抵抗の間に形成されるノードに生成される複数の電圧レベルのいずれか１つを前記コア電圧ドライブ手段に出力することを特徴とする請求項１３に記載の半導体素子の内部電圧発生装置。
【請求項１５】
前記第１基準電圧出力部が、
前記制御信号に応答して、前記ノードの電圧レベルを前記第１基準電圧として伝達するトランスファゲートを備えることを特徴とする請求項１３に記載の半導体素子の内部電圧発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体素子の内部回路に印加されるコア電圧を安定的に生成する半導体素子の内部電圧発生装置に関する。
【背景技術】
【０００２】
一般的に、半導体素子の高集積化に伴い、素子内のセルサイズが次第に小型化している。このようなセルサイズの小型化により、動作電圧もさらに低くなっている。一方、ほとんどの半導体素子は、外部から供給される電源電圧を使用する。ところが、電源電圧は、ノイズや電圧レベルの変化を生じ得ることから、安定した内部電圧を発生させる内部電圧発生装置を素子内に備え、外部電源電圧が変化しても、常に安定した動作を行うように設計しなければならない。このため、例えば、外部電源を入力しこの外部電源電圧を降圧して内部電源を作成する内部電源作成回路、この内部電源作成回路からの内部電源を入力し上記内部電源の電圧以上の内部電圧を発生する内部電圧発生回路及び上記外部電源電圧の変化に応じて変化する信号により制御され、上記外部電圧が所定の電圧以上のとき、上記内部電圧発生回路を上記内部電源作成回路からの内部電源に接続し、上記外部電源電圧が上記所定の電圧未満のとき、上記内部電圧発生回路を上記外部電源に直接接続する電源切換回路を備えたことを特徴とする半導体集積回路の内部電圧発生装置が知られている（特許文献１参照）。
【特許文献１】特開２００２‐２３７１８７号公報
【０００３】
図１は、従来の内部電圧発生装置を説明するためのブロック図である。
【０００４】
同図を参照すると、内部回路１００にコア電圧ＶＣＯＲＥを印加するための内部電圧発生装置１１０は、感知増幅オーバードライブ部１１１と、コア電圧ドライブ部１１２と、コア電圧放電部１１３と、基準電圧生成部１１４とで構成される。
【０００５】
この構成を説明する前に、まず、信号について説明すると、内部基準電圧ＶＲは、工程によって変化し得る高電圧であり、半導体素子は、内部基準電圧ＶＲを分配して種々の基準電圧を生成する。制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３は、変化し得る内部基準電圧ＶＲを受けて所定の供給基準電圧ＶＲＥＦを生成するための制御信号である。ここで、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３は、説明の便宜上、３つのみを示しているが、その数は、回路構成によって異なる。そして、一般的に、供給基準電圧ＶＲＥＦは、必要とされるコア電圧ＶＣＯＲＥの目標値の１／２の電圧レベル（以下、「ハーフコア電圧」という）を有する。
【０００６】
一方、感知増幅オーバードライブ部１１１、コア電圧ドライブ部１１２、及びコア電圧放電部１１３の具体的な回路構成については既に公知であるため、これについての具体的な説明は省略する。以下では、本発明と密接な関係がある基準電圧生成部１１４の回路構成について具体的に説明する。
【０００７】
以下、感知増幅オーバードライブ部１１１、コア電圧ドライブ部１１２、及びコア電圧放電部１１３の構成を詳細に説明する。
【０００８】
感知増幅オーバードライブ部１１１は、ＤＲＡＭの動作を活性化する活性化信号Ａｃｔ（図示せず）が入力されると、内部回路１００に十分なコア電圧ＶＣＯＲＥを供給するために、外部電源電圧ＶＤＤとコア電圧端とを短絡させ、コア電圧端に外部電源電圧ＶＤＤを直接印加する役割を果たす。
【０００９】
コア電圧ドライブ部１１２は、供給基準電圧ＶＲＥＦとハーフコア電圧とを比較して、ハーフコア電圧が供給基準電圧ＶＲＥＦよりも低くなると、コア電圧ＶＣＯＲＥを充電させる役割を果たす。
【００１０】
コア電圧放電部１１３は、供給基準電圧ＶＲＥＦとハーフコア電圧とを比較して、供給基準電圧ＶＲＥＦよりもハーフコア電圧が高ければ、コア電圧ＶＣＯＲＥを放電させる役割を果たす。
【００１１】
基準電圧生成部１１４は、印加される内部基準電圧ＶＲを分配し、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、分配された基準電圧のうち、必要な電圧レベルを供給基準電圧ＶＲＥＦとして出力する役割を果たす。
【００１２】
図２は、図１の基準電圧生成部１１４を説明するための回路図である。
【００１３】
同図を参照すると、基準電圧生成部１１４は、内部基準電圧ＶＲを受けて分配する電圧分配部２００と、第１制御信号ないし第３制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応じて、電圧分配部２００のノードＮ１、Ｎ２、Ｎ３の電圧レベルのいずれか１つを供給基準電圧ＶＲＥＦとして出力する基準電圧出力部２１０とで構成される。
【００１４】
電圧分配部２００は、内部基準電圧ＶＲと接地電圧ＶＳＳとの間に直列接続された多数の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で構成され、各ノードＮ１、Ｎ２、Ｎ３には、内部基準電圧ＶＲを分配した電圧レベルが生成される。
【００１５】
基準電圧出力部２１０は、第１制御信号ないし第３制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３を受信するそれぞれのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、第１制御信号ないし第３制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３及びこれに対応するそれぞれのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の出力信号の制御を受ける第１トランスファゲートないし第３トランスファゲートＧ１、Ｇ２、Ｇ３とで構成される。
【００１６】
例えば、第２ノードＮ２の電圧レベルが、必要とされる供給基準電圧ＶＲＥＦを有する場合、第２制御信号ＴＲＩＭ２が論理ハイ状態になり、第１制御信号ＴＲＩＭ１及び第３制御信号ＴＲＩＭ３が論理ロー状態になる。それにより、第２トランスファゲートＧ２のみがイネーブルされ、第２ノードＮ２の電圧レベルが供給基準電圧ＶＲＥＦとして出力される。この供給基準電圧ＶＲＥＦは、図１のコア電圧ドライブ部１１２及びコア電圧放電部１１３に提供される。
【００１７】
これと同様に、第１ノードＮ１と第３ノードＮ３に生成される電圧レベルも、第１制御信号ないし第３制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応じて、所望のノードＮ１又はＮ３の電圧レベルを供給基準電圧ＶＲＥＦとして出力することができる。
【００１８】
図３は、図１の基準電圧生成部１１４の入出力信号をシミュレートした結果を示す図である。
【００１９】
同図を参照すると、供給基準電圧ＶＲＥＦは、内部基準電圧ＶＲを分配した電圧であって、内部基準電圧ＶＲよりも低い電圧レベルを有する。
【００２０】
図４Ａないし図４Ｃは、従来技術により生成されるコア電圧ＶＣＯＲＥの電圧レベルの変位を説明するための波形図である。
【００２１】
図１及び図４Ａを参照すると、ＤＲＡＭの動作を活性化する活性化信号Ａｃｔが入力されると、内部回路１００の動作により、コア電圧ＶＣＯＲＥは減少し、感知増幅オーバードライブ部１１１及びコア電圧ドライブ部１１２は、減少したコア電圧ＶＣＯＲＥを充電させる。この後、コア電圧放電部１１３は、供給基準電圧ＶＲＥＦとハーフコア電圧とを比較して、供給基準電圧ＶＲＥＦよりもハーフコア電圧が高くなると、コア電圧ＶＣＯＲＥを放電させる。
【００２２】
このとき、コア電圧放電部１１３の応答速度の遅延により、コア電圧ＶＣＯＲＥは、目標値よりもさらに放電され、放電されたコア電圧ＶＣＯＲＥは、コア電圧ドライブ部１１２により再充電される。このため、コア電圧ＶＣＯＲＥは、所定の目標値を中心に充電と放電を繰り返しながら、鋸歯状の不安定な波形を有するようになる。
【００２３】
また、図４Ｂ及び図４Ｃは、感知増幅オーバードライブ部１１１及びコア電圧ドライブ部１１２からコア電圧端に電流が供給されるとき、工程によるトランジスタの歪み（ｓｋｅｗ）によって電流が不適切に流れ込む場合を示している。図４Ｂには、コア電圧端に供給される電流が内部回路１００に使用される電流よりも非常に多く供給された場合であって、コア電圧放電部１１３は、所定の期間、所望の量の電流を放電させることができなくなる。
【００２４】
また、図４Ｃは、コア電圧端に供給される電流が内部回路１００に使用される電流よりもやや多く供給された場合であって、コア電圧放電部１１３は、相対的に過度に動作してさらに多くの電流を放電し、図４Ａのような鋸歯状の不安定な波形を有するようになる。
【００２５】
上述のように、従来技術に係る内部電圧発生装置１１０は、基準電圧生成部１１４で生成された１つの供給基準電圧ＶＲＥＦが、コア電圧ドライブ部１１２及びコア電圧放電部１１３に印加される。このため、コア電圧放電部１１３の応答速度の遅延により、コア電圧ＶＣＯＲＥは、充電と放電を繰り返す不安定な電圧レベルを有するようになる。
【００２６】
また、上述のように、コア電圧端に供給される電流が、工程によるトランジスタの歪みによって不適切に供給される場合、所望のコア電圧ＶＣＯＲＥが生成されないことから、このコア電圧ＶＣＯＲＥを使用する内部回路１００は、安定した動作ができなくなる。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
そこで、本発明は、上記従来技術の問題を解決するためになされたものであり、その目的は、コア電圧放電部の応答速度の遅延を考慮した放電基準電圧を生成してコア電圧放電部に印加し、コア電圧端に供給される電流量に応じて、放電基準電圧を所望の電圧レベルにセットする半導体素子の内部電圧発生装置を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明のうち、請求項１に記載の発明は、コア電圧端と、第１基準電圧を生成する第１基準電圧生成手段と、前記第１基準電圧よりも高い電圧レベルの第２基準電圧を生成し、該第２基準電圧を複数の電圧レベルのいずれか１つにセットするテスト／オプション処理部を有する第２基準電圧生成手段と、前記第１基準電圧を受けて前記コア電圧端を駆動するコア電圧ドライブ手段と、前記第２基準電圧を受けて前記コア電圧端を放電するコア電圧放電手段とを備えることを特徴とする半導体素子の内部電圧発生装置を提供する。また、請求項２に記載の発明は、前記第２基準電圧生成手段が、内部基準電圧を分配して第２基準電圧を生成する第２電圧分配部と、前記第２基準電圧を所定の電圧レベルだけ上昇又は下降してセットするテスト／オプション処理部と、制御信号に応答して、前記第２基準電圧を前記コア電圧放電手段に出力する第２基準電圧出力部とを備えることを特徴とする請求項１に記載の半導体素子の内部電圧発生装置を提供する。また、請求項３に記載の発明は、前記テスト／オプション処理部が、前記第２基準電圧を前記所定の電圧レベルだけ上昇させる第２基準電圧上昇部と、前記第２基準電圧を前記所定の電圧レベルだけ下降させる第２基準電圧下降部とを備えることを特徴とする請求項２に記載の半導体素子の内部電圧発生装置を提供する。また、請求項４に記載の発明は、前記第２電圧分配部が、前記内部基準電圧と接地電圧との間に直列接続された多数の抵抗を備えることを特徴とする請求項３に記載の半導体素子の内部電圧発生装置を提供する。また、請求項５に記載の発明は、前記第２基準電圧上昇部が、前記内部基準電圧と第２基準電圧との間に形成された前記抵抗に並列接続され、上昇テスト信号に応答する第１スイッチング手段を備えることを特徴とする請求項４に記載の半導体素子の内部電圧発生装置を提供する。また、請求項６に記載の発明は、前記第１スイッチング手段が、前記上昇テスト信号をゲート入力とするＰＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体素子の内部電圧発生装置を提供する。また、請求項７に記載の発明は、前記第２基準電圧下降部が、前記接地電圧と第２基準電圧との間に形成された前記抵抗に並列接続され、下降テスト信号に応答する第２スイッチング手段を備えることを特徴とする請求項４に記載の半導体素子の内部電圧発生装置を提供する。また、請求項８に記載の発明は、前記第２スイッチング手段が、前記下降テスト信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とする請求項７に記載の半導体素子の内部電圧発生装置を提供する。また、請求項９に記載の発明は、前記第２基準電圧出力部が、前記多数の抵抗の間に形成されるノードに生成される複数の電圧レベルのいずれか１つを前記コア電圧放電手段に出力することを特徴とする請求項４に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１０に記載の発明は、前記第２基準電圧出力部が、前記制御信号に応答して、前記ノードの電圧レベルを前記第２基準電圧として伝達するトランスファゲートを備えることを特徴とする請求項９に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１１に記載の発明は、前記第１基準電圧生成手段が、前記内部基準電圧を分配して第１基準電圧を生成する第１電圧分配部と、前記制御信号に応答して、前記第１基準電圧を前記コア電圧ドライブ手段に出力する第１基準電圧出力部とを備えることを特徴とする請求項２に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１２に記載の発明は、前記第１電圧分配部が、前記内部基準電圧と接地電圧との間に直列接続された多数の抵抗を備えることを特徴とする請求項１１に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１３に記載の発明は、前記第１電圧分配部に備えられる多数の抵抗が、対応する前記第２電圧分配部に備えられる多数の抵抗とそれぞれ同じ抵抗値を有することを特徴とする請求項１２に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１４に記載の発明は、前記第１基準電圧出力部が、前記多数の抵抗の間に形成されるノードに生成される複数の電圧レベルのいずれか１つを前記コア電圧ドライブ手段に出力することを特徴とする請求項１３に記載の半導体素子の内部電圧発生装置を提供する。また、請求項１５に記載の発明は、前記第１基準電圧出力部が、前記制御信号に応答して、前記ノードの電圧レベルを前記第１基準電圧として伝達するトランスファゲートを備えることを特徴とする請求項１３に記載の半導体素子の内部電圧発生装置を提供する。
【発明の効果】
【００２９】
本発明により、コア電圧放電部の応答速度の遅延を考慮した放電基準電圧を生成してコア電圧放電部に印加し、コア電圧端に供給される電流量に応じて、放電基準電圧を所望の電圧レベルにセットする半導体素子の内部電圧発生装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００３１】
図５は、本発明に係る内部電圧発生装置を説明するためのブロック図である。
【００３２】
同図を参照すると、内部電圧発生装置５００は、内部回路１００と、感知増幅オーバードライブ部１１１と、コア電圧ドライブ部（請求項１などにいう「コア電圧ドライブ手段」に相当する）１１２と、コア電圧放電部（請求項１などにいう「コア電圧放電手段」に相当する）１１３と、第１基準電圧生成部（請求項１などにいう「第１基準電圧生成手段」に相当する）５１０及び第２基準電圧生成部（請求項１などにいう「第２基準電圧生成手段」に相当する）５２０とを備える。
【００３３】
ここで、内部回路１００、感知増幅オーバードライブ部１１１、コア電圧ドライブ部１１２、及びコア電圧放電部１１３の技術的な構成は、従来技術と実質的に同一であり、本発明に属する技術分野における当業者にとって自明であるため、具体的な説明は省略する。以下では、本発明と密接な関係がある第１基準電圧生成部５１０及び第２基準電圧生成部５２０を説明する。
【００３４】
この構成を説明する前に、まず、信号について説明すると、内部基準電圧ＶＲは、工程によって変化し得る高電圧であり、半導体素子は、この内部基準電圧ＶＲを分配して種々の基準電圧を生成する。制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３は、変化し得る内部基準電圧ＶＲを受けて所定の電圧レベル（目標とするコア電圧の半分）の供給基準電圧ＶＲＥＦ及び放電基準電圧ＤＩＳ＿ＶＲＥＦを生成するための制御信号である。ここで、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３は、説明の便宜上、３つのみを示しており、その数は、回路構成によって異なる。
【００３５】
そして、一般的に、供給基準電圧ＶＲＥＦは、必要とされるコア電圧ＶＣＯＲＥの目標値の１／２の電圧レベル（以下、「ハーフコア電圧」という）を有する。また、本発明の特徴である放電基準電圧ＤＩＳ＿ＶＲＥＦは、供給基準電圧ＶＲＥＦよりもコア電圧放電部１１３の応答速度の遅延を考慮した分だけ高い電圧レベルを有する。そして、放電基準電圧ＤＩＳ＿ＶＲＥＦは、コア電圧端に供給される電流量に応じて、所望の電圧レベルにセットされた電圧レベルを有する。この放電基準電圧ＤＩＳ＿ＶＲＥＦは、コア電圧放電部１１３に提供される。上昇テスト信号ＴＭＵＰ及び下降テスト信号ＴＭＤＮは、放電基準電圧ＤＩＳ＿ＶＲＥＦを所定の電圧レベルに上昇又は下降させるための信号である。
【００３６】
感知増幅オーバードライブ部１１１は、ＤＲＡＭの動作を活性化する活性化信号Ａｃｔ（図示せず）が入力されると、内部回路１００に十分なコア電圧ＶＣＯＲＥを供給するために、外部電源電圧ＶＤＤとコア電圧端とを短絡させ、コア電圧端に外部電源電圧ＶＤＤを直接印加する役割を果たす。
【００３７】
コア電圧ドライブ部１１２は、供給基準電圧ＶＲＥＦとハーフコア電圧とを比較して、ハーフコア電圧が供給基準電圧ＶＲＥＦよりも低くなると、コア電圧ＶＣＯＲＥを充電させる役割を果たす。
【００３８】
コア電圧放電部１１３は、放電基準電圧ＤＩＳ＿ＶＲＥＦとハーフコア電圧とを比較して、放電基準電圧ＤＩＳ＿ＶＲＥＦよりもハーフコア電圧が高ければ、コア電圧ＶＣＯＲＥを放電させる役割を果たす。
【００３９】
第１基準電圧生成部５１０は、内部基準電圧ＶＲを分配し、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、所定の供給基準電圧ＶＲＥＦを生成する。
【００４０】
第２基準電圧生成部５２０は、内部基準電圧ＶＲを分配し、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、所定の放電基準電圧ＤＩＳ＿ＶＲＥＦを生成する。そして、第２基準電圧生成部５２０は、上昇テスト信号ＴＭＵＰ及び下降テスト信号ＴＭＤＮに応答して、放電基準電圧ＤＩＳ＿ＶＲＥＦを所望のレベルだけ上昇又は下降させてセットされた電圧レベルを生成する。
【００４１】
図６は、図５の第１基準電圧生成部５１０及び第２基準電圧生成部５２０の実施形態を説明するための回路図である。
【００４２】
同図を参照すると、第１基準電圧生成部５１０は、内部基準電圧ＶＲを分配する第１電圧分配部５１１と、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、所定の供給基準電圧ＶＲＥＦをコア電圧ドライブ部１１２に提供する第１基準電圧出力部５１２とを備える。
【００４３】
第１電圧分配部５１１は、内部基準電圧ＶＲと接地電圧ＶＳＳとの間に直列接続された多数の抵抗Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４５、Ｒ４６、Ｒ４７を備え、各ノードＲＥＦ＿Ａ、ＲＥＦ＿Ｂ、ＲＥＦ＿Ｃにそれぞれ異なる分配電圧を生成する。
【００４４】
第１基準電圧出力部５１２は、各ノードＲＥＦ＿Ａ、ＲＥＦ＿Ｂ、ＲＥＦ＿Ｃに対応するインバータＩＮＶ４１、ＩＮＶ４２、ＩＮＶ４３と、トランスファゲートＧ４１、Ｇ４２、Ｇ４３とを備える。ここで、トランスファゲートＧ４１、Ｇ４２、Ｇ４３は、各制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、各ノードＲＥＦ＿Ａ、ＲＥＦ＿Ｂ、ＲＥＦ＿Ｃに生成された分配電圧のいずれか１つを供給基準電圧ＶＲＥＦとしてコア電圧ドライブ部１１２に提供する。
【００４５】
第２基準電圧生成部５２０は、内部基準電圧ＶＲを分配する第２電圧分配部５２１と、第２電圧分配部５２１で生成される分配電圧を所望の電圧レベルだけ上昇させてセットする電圧上昇部５２２と、第２電圧分配部５２１で生成される分配電圧を所望の電圧レベルだけ下降させてセットする電圧下降部５２３と、制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、分配電圧を放電基準電圧ＤＩＳ＿ＶＲＥＦとしてコア電圧放電部１１３に提供する第２基準電圧出力部５２４とを備える。
【００４６】
第２電圧分配部５２１は、内部基準電圧ＶＲと接地電圧ＶＳＳとの間に直接接続された多数の抵抗Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ５５、Ｒ５６、Ｒ５７を備え、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃにそれぞれ異なる分配電圧を生成する。ここで、第２電圧分配部５２１を構成する抵抗Ｒ５１、Ｒ５２、Ｒ５３、Ｒ５４、Ｒ５５、Ｒ５６、Ｒ５７は、第１電圧分配部５１１を構成する抵抗Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、Ｒ４５、Ｒ４６、Ｒ４７とそれぞれ同じ抵抗値を有する。すなわち、抵抗Ｒ５１及び抵抗Ｒ４１は、同じ抵抗値を有し、他の抵抗も同様に、それぞれ対応する抵抗同士が同じ抵抗値を有する。
【００４７】
電圧上昇部５２２は、抵抗Ｒ５１に並列接続されたスイッチング部であって、上昇テスト信号ＴＭＵＰをゲート入力とするＰＭＯＳトランジスタＰＭ１を備え、電圧下降部５２３は、抵抗Ｒ５７に並列接続されたスイッチング部であって、下降テスト信号ＴＭＤＮをゲート入力とするＮＭＯＳトランジスタＮＭ１を備える。
【００４８】
第２基準電圧出力部５２４は、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃに対応するインバータＩＮＶ５１、ＩＮＶ５２、ＩＮＶ５３と、トランスファゲートＧ５１、Ｇ５２、Ｇ５３とを備える。ここで、トランスファゲートＧ５１、Ｇ５２、Ｇ５３は、各制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答して、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃに生成された分配電圧のいずれか１つをコア電圧放電部１１３に提供する。
【００４９】
図７は、図６の基準電圧生成部５１０の入出力信号をシミュレートした結果を示す図である。
【００５０】
同図には、内部基準電圧ＶＲと、供給基準電圧ＶＲＥＦと、電圧上昇部５２２によって上昇した放電基準電圧ＵＰ＿ＤＩＳ＿ＶＲＥＦと、電圧下降部５２３によって下降した放電基準電圧ＤＮ＿ＤＩＳ＿ＶＲＥＦと、電圧上昇部５２２及び電圧下降部５２３を用いなかった場合の放電基準電圧ＤＩＳ＿ＶＲＥＦとが示されている。
【００５１】
図８Ａ及び図８Ｂは、本発明により生成されるコア電圧ＶＣＯＲＥの電圧レベルの変位を説明するための波形図である。
【００５２】
図６及び図８Ａを参照して動作を説明すると、内部基準電圧ＶＲは、第１電圧分配部５１１及び第２電圧分配部５２１によって分配され、各ノードＲＥＦ＿Ａ、ＲＥＦ＿Ｂ、ＲＥＦ＿Ｃ、ＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃにおいて分配電圧として生成される。制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３は、各ノードに生成された分配電圧のうち、所望の供給基準電圧ＶＲＥＦが生成されたノードＲＥＦ＿Ａ又はＲＥＦ＿Ｂ又はＲＥＦ＿Ｃを選択し、コア電圧ドライブ部１１２に提供する。このとき、同じ制御信号ＴＲＩＭ１、ＴＲＩＭ２、ＴＲＩＭ３に応答する第２電圧分配部５２０は、コア基準電圧ＶＲＥＦよりも所定の電圧レベルだけ高い放電基準電圧ＤＩＳ＿ＶＲＥＦを生成し、コア電圧放電部１１３に提供する。
【００５３】
例えば、制御信号ＴＲＩＭ１が論理ハイ状態の場合、ノードＲＥＦ＿Ａの電圧レベルが供給基準電圧ＶＲＥＦとして出力され、コア基準電圧ＶＲＥＦよりも高い電圧レベルを有するノードＤＩＳ＿ＲＥＦ＿Ａの電圧レベルが放電基準電圧ＤＩＳ＿ＶＲＥＦとして出力される。このとき、制御信号ＴＲＩＭ２及びＴＲＩＭ３は、論理ロー状態になる。これと同様に、ノードＲＥＦ＿Ｂ及びＲＥＦ＿Ｃの電圧レベルを供給基準電圧ＶＲＥＦとして出力することができ、それに対応するノードＤＩＳ＿ＲＥＦ＿Ｂ及びＤＩＳ＿ＲＥＦ＿Ｃの電圧レベルは、放電基準電圧ＤＩＳ＿ＶＲＥＦとして出力することができる。
【００５４】
つまり、放電基準電圧ＤＩＳ＿ＶＲＥＦは、供給基準電圧ＶＲＥＦよりも高い電圧レベルを有する。この放電基準電圧ＤＩＳ＿ＶＲＥＦと供給基準電圧ＶＲＥＦとの電圧レベルの差は、コア電圧放電部１１３の応答速度を考慮したものである。
【００５５】
この電圧差は、電圧上昇部５２２及び電圧下降部５２３によってさらに調節することができる。すなわち、コア電圧端に過度な電流が供給された場合、下降テスト信号ＴＭＤＮが論理ハイ状態になり、ＮＭＯＳトランジスタＮＭ１がターンオンされる。このため、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃに生成される分配電圧は、所定の電圧レベルだけ下降する。
【００５６】
結果として、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃのいずれか１つから出力される放電基準電圧ＤＩＳ＿ＶＲＥＦも、所定の電圧レベルだけ下降する。このため、コア電圧端に過度に供給された電流は、従来よりも低い電圧レベルを有する放電基準電圧ＤＩＳ＿ＶＲＥＦにより、その分さらに放電され、安定したコア電圧ＶＣＯＲＥを保持するようになる。
【００５７】
図８Ｂは、コア電圧端に供給される電流が内部回路１００に使用される電流よりもやや多く供給された場合であって、上昇テスト信号ＴＭＵＰが論理ロー状態になり、ＰＭＯＳトランジスタＰＭ１がターンオンされる。このため、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃに生成される分配電圧は、所定の電圧レベルだけ上昇する。結果として、各ノードＤＩＳ＿ＲＥＦ＿Ａ、ＤＩＳ＿ＲＥＦ＿Ｂ、ＤＩＳ＿ＲＥＦ＿Ｃのいずれか１つから出力される放電基準電圧ＤＩＳ＿ＶＲＥＦも、所定の電圧レベルだけ上昇する。このため、コア電圧端にやや多く供給された電流は、従来よりも高い電圧レベルを有する放電基準電圧ＤＩＳ＿ＶＲＥＦにより、その分少なく放電され、安定したコア電圧ＶＣＯＲＥを保持するようになる。
【００５８】
上述のように、本発明は、コア電圧放電部１１３の応答速度の遅延を考慮した放電基準電圧ＤＩＳ＿ＶＲＥＦをコア電圧放電部１１３に印加することにより、コア電圧ＶＣＯＲＥの放電及び保持において安定した動作が可能となる。また、上昇テスト信号ＴＭＵＰ及び下降テスト信号ＴＭＤＮにより、放電基準電圧ＤＩＳ＿ＶＲＥＦを所望のレベルだけ上昇又は下降させてコア電圧放電部１１３に提供することにより、コア電圧ＶＣＯＲＥの放電及び保持においてより安定した動作が可能となる。
【００５９】
本発明によると、コア電圧放電部に供給基準電圧よりも高い放電基準電圧を印加することにより、不要な充電／放電の動作なく、コア電圧を速く、且つ、安定的に保持させることができる。また、テスト信号により、放電基準電圧を所望の電圧レベルにセットすることが可能なため、設計の変更又は追加の工程なく、所望の放電基準電圧を生成することができるという効果が得られる。
【００６０】
<予備情報>
なお、本発明の課題解決のためには、前記第１基準電圧生成手段が、前記内部基準電圧を分配して第１基準電圧を生成する第１電圧分配部を備えるとともに、前記第１電圧分配部に備えられる多数の抵抗が、対応する前記第２電圧分配部に備えられる多数の抵抗とそれぞれ同じ抵抗値を有することを特徴とする請求項４に記載の半導体素子の内部電圧発生装置も考えられる。
【００６１】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６２】
【図１】従来の内部電圧発生装置を説明するためのブロック図である。
【図２】図１の基準電圧生成部を説明するための回路図である。
【図３】図１の基準電圧生成部の入出力信号をシミュレートした結果を示す図である。
【図４Ａ】従来技術により生成されるコア電圧の電圧レベルの変位を説明するための波形図である。
【図４Ｂ】従来技術により生成されるコア電圧の電圧レベルの変位を説明するための波形図である。
【図４Ｃ】従来技術により生成されるコア電圧の電圧レベルの変位を説明するための波形図である。
【図５】本発明に係る内部電圧発生装置を説明するためのブロック図である。
【図６】図５の第１基準電圧生成部及び第２基準電圧生成部の実施形態を説明するための回路図である。
【図７】図６の基準電圧生成部の入出力信号をシミュレートした結果を示す図である。
【図８Ａ】本発明により生成されるコア電圧の電圧レベルの変位を説明するための波形図である。
【図８Ｂ】本発明により生成されるコア電圧の電圧レベルの変位を説明するための波形図である。
【符号の説明】
【００６３】
１００      内部回路
１１１      感知増幅オーバードライブ部
１１２      コア電圧ドライブ部
１１３      コア電圧放電部
５００      内部電圧発生装置
５１０      第１基準電圧生成部
５２０      第２基準電圧生成部 
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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