(57)【要約】【課題】積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止できる、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。【解決手段】基板と、第1の柱状半導体を有する第1の選択トランジスタと、前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第1乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、第３の柱状半導体を有する第２の選択トランジスタと、を有するメモリストリングスを複数備え、前記メモリストリングスは前記第1乃至第ｎの電極を２次元的に共有し、前記第1の柱状半導体の接続部のみが前記第２の柱状半導体の径よりも大きい不揮発性半導体記憶装置。【選択図】図１７
2008072051.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に対して垂直に形成された第1の柱状半導体と、前記第1の柱状半導体の周りに形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周りに形成された第1のゲート電極とを有する第1の選択トランジスタと、
前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第1乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、
前記第２の柱状半導体上に形成された第３の柱状半導体と、前記第３の柱状半導体の周りに形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周りに形成された第２のゲート電極とを有する第２の選択トランジスタと、
を有するメモリストリングスを複数備え、
複数の前記メモリストリングスは前記第1乃至第ｎの電極を２次元的に共有し、前記第２の柱状半導体と接続する前記第1の柱状半導体の接続部のみが前記第２の柱状半導体の径よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
さらに、前記第３の柱状半導体と接続する前記第２の柱状半導体の接続部のみが前記第３の柱状半導体の径よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の選択トランジスタは、金属プラグを介してビット線と接続され、
前記金属プラグが前記第３の柱状半導体と接続される部分において、前記金属プラグの径が前記第３の柱状半導体の径よりも小さく形成されていることを特徴とする請求項１乃至請求項３記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に導電体膜を形成し、
前記導電体膜上に保護膜を形成し、
前記導電体膜と前記保護膜に第１のホールを形成し、
前記第１のホールの保護膜部分における径を大きく加工し、
前記第１のホールに第１の柱状半導体を形成し、
前記保護膜及び前記第１の柱状半導体上に第１の絶縁膜と導電体膜とを交互に複数形成し、
前記複数の第１の絶縁膜と前記導電体膜に第２のホールを形成し、
前記第２のホールの内側表面に第２の絶縁膜を形成し、
前記第２のホールに第２の柱状半導体を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記導電体膜を形成した後、前記保護膜を形成する前に、前記導電体膜上に第３の絶縁膜を形成することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。しかし、小型化を図るためには配線パターン等の更なる微細加工が必要となるが、デザインルールの縮小化がますます困難になっている。そこで近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００３】
しかし、メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とする。メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、従来の半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００４】
更に、メモリセルを三次元的に積層した不揮発性半導体記憶装置においては、積層時の加工寸法のバラツキや合せズレが生じる場合がある。この場合、特にチャネル部については、合せズレ等が生じた場合、接触面積が減少すると抵抗の増大を誘発し信頼性に影響する。また、メタル配線層の合せズレ等が生じた場合には、メタル配線とトランジスタのチャネルとの間でショートが生じる等の信頼性を損なう影響が生じる場合がある。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献２】米国特許第５,７０７,８８５号
【非特許文献１】Masuoka et al., “NovelUltrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4,pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止することが可能な、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、基板と、前記基板に対して垂直に形成された第1の柱状半導体と、前記第1の柱状半導体の周りに形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周りに形成された第1のゲート電極とを有する第1の選択トランジスタと、前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第1乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、前記第２の柱状半導体上に形成された第３の柱状半導体と、前記第３の柱状半導体の周りに形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周りに形成された第２のゲート電極とを有する第２の選択トランジスタと、を有するメモリストリングスを複数備え、複数の前記メモリストリングスは前記第1乃至第ｎの電極を２次元的に共有し、前記第２の柱状半導体と接続する前記第1の柱状半導体の接続部のみが前記第２の柱状半導体の径よりも大きいことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止することが可能な、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態に係る不揮発性半導体記憶装置及びその製造方法の実施形態について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【０００９】
（第1の実施形態）
本発明の第1の実施形態に係る不揮発性半導体記憶装置１の概略構成図を図１に示す。本発明の第1の実施形態に係る不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６、ワード線ＷＬ７、ビット線ＢＬ８、ソース側選択ゲート線ＳＧＳ３０、ドレイン側選択ゲート線ＳＧＤ３１等を有している。図１に示すように、本発明の第1の実施形態に係る不揮発性半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって一括して形成されている。また、図１に示すとおり各層のワード線は、ある領域で２次元的に広がっている。各層のワード線は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。かかる構造により、ＰＥＰを含めた加工工程が大幅に短縮されている。
【００１０】
図２は、本実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０、選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０からなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。
【００１１】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）７はそれぞれ同一の導電体層によって形成されており、それぞれ共通である。本発明の第1の実施形態に係る不揮発性半導体記憶装置１においては、図１及び図２に示すとおり、ワード線（ＷＬ１〜ＷＬ４）７は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線（ＷＬ１〜ＷＬ４）７は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎ５０を駆動するソース側選択ゲート線ＳＧＳ３０は、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲート線ＳＧＳ３０には、板状の構造を採用しているが、これに限定されるわけではなく、それぞれが分離絶縁された配線構造を有していてもよい。また、ドレイン側選択ゲート線ＳＧＤ３１も板状の構造でもよいし、分離絶縁された配線構造でもよい。
【００１２】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、段々形状を有する柱状の半導体を含む。
【００１３】
本発明の第1の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図３（Ａ）に、またその等価回路図を図３（Ｂ）に示す。メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０並びに２つの選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０を有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ=型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに複数の板状の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０、選択トランジスタＳＳＴｒｍｎ５０、選択トランジスタＳＤＴｒｍｎ６０を形成する。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１（７）〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎ６０のソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎ５０のソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）７０が接続されている。なお、本実施例においては、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続されている例を示しているが、限定されるわけではなく、メモリトランジスタＭＴｒは、必要に応じて数が決定される。
【００１４】
上述した構造を有する、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明する。
【００１５】
（読み出し動作）
図４は、本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでは、本実施形態におけるメモリトランジスタＭＴｒは、所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖｔｈ（中性しきい値）が０Ｖ付近にあるとして説明する。
【００１６】
メモリトランジスタＭＴｒ３２１（４０）からのデータの読み出し時には、ビット線ＢＬ２（８）にＶｂｌ（例えば０.７Ｖ）、他のビット線ＢＬ（８）に０Ｖ、ソース線ＳＬ７０に０Ｖ、選択ゲート線ＳＧＤ１（３１）及びＳＧＳ１（３０）にＶｄｄ（例えば３．０Ｖ）、他の選択ゲート線ＳＧＤ（３１）及びＳＧＳ（３０）にＶｏｆｆ（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ。但し、Ｖｐｗは、Ｐ−ｗｅｌｌ領域１４とメモリストリングス１０が順バイアスになっていなければ如何なる電位でもよい。）を印加する。ワード線ＷＬ３（７）を０Ｖとし、他のワード線ＷＬ（７）をＶｒｅａｄ（例えば、４．５Ｖ）に設定し、ビット線ＢＬ２（８）の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。
【００１７】
本発明の第1の実施形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１（７）〜ＷＬ４（７）をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００１８】
（書き込み動作）
図５は、本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００１９】
メモリトランジスタＭＴｒ３２１（４０）にデータ“０”を書き込む場合、ビット線ＢＬ２（８）に０Ｖ、他のビット線ＢＬ（８）にＶｄｄ、ソース線ＳＬ７０にＶｄｄ、選択ゲート線ＳＧＤ１（３１）にＶｄｄ、他の選択ゲート線ＳＧＤ（３１）にＶｏｆｆ、選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）にＶｏｆｆ、Ｐ−Ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ）を印加し、ワード線ＷＬ３（７）をＶｐｒｏｇ（例えば１８Ｖ）、他のワード線ＷＬ（７）をＶｐａｓｓ（例えば１０Ｖ）とする。これにより電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１（４０）のしきい値が正の方向にシフトする。
【００２０】
メモリトランジスタＭＴｒ３２１（４０）にデータ“１”を書き込む場合、即ち、電荷蓄積層に電子を注入しない場合は、ビット線ＢＬ２（８）にＶｄｄを印加することにより、選択トランジスタＳＤＴｒ２１（６０）がｏｆｆ状態になり、メモリトランジスタＭＴｒ３２１（４０）の電荷蓄積層には電子の注入が起こらない。
【００２１】
各ビット線ＢＬ（８）の電位を適切に０ＶかＶｄｄに設定することで、ページ書き込みを行うことが可能となる。
【００２２】
（消去動作）
データの消去は、複数のメモリストリングスからなるブロック単位で行う。図６は、本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。図７は、本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、消去動作時における非選択ブロックのバイアス状態を示した図である。
【００２３】
図６において、選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域１４にＶｅｒａｓｅ（例えば２０Ｖ）を印加し、ソース線ＳＬ７０をフローティングに、そしてＰ−ｗｅｌｌ領域１４にＶｅｒａｓｅを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ３０及びＳＧＤ３１の電位を上昇（例えば１５Ｖ)させる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶｅｒａｓｅに近い電位が伝達するため、ワード線ＷＬ１（７）〜ＷＬ４（７）を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００２４】
一方図７に示すように、非選択ブロックにおいては、ワード線ＷＬ１（７）〜ＷＬ４（７）をフローティングとすることによりワード線ＷＬ１（７）〜ＷＬ４（７）の電位がカップリングによって上昇し、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００２５】
ここで、本発明の第1の実施形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を纏めたものを表１に示す。
【表１】
2008072051.tif 000003
【００２６】
（製造方法）
本発明の第1の実施形態に係る不揮発性半導体記憶装置は、詳細な製造方法は以下に説明するが、概略下部セレクトゲート（ＳＧＳ）層、メモリセル層、上部セレクトゲート（ＳＧＤ）層を各層毎に形成し、各層毎にコンタクトホールをフォトエッチング工程で形成し、ホールにアモルファスシリコン
(ａ−Ｓｉ)やポリシリコン（Ｐｏｌｙ−Ｓｉ）等を堆積してチャネルを形成する工程を経る。従って、加工寸法のバラツキやコンタクトの合せズレにより、各層のチャネルのコンタクトの接触面積が減少する場合が生じる。また、メモリセル層のチャネルが形成されるメモリプラグホールをフォトエッチング工程で形成する場合に、エッチングガスの切り替え、堆積物の除去、膜の材料などの種々の要因によって、ホールを垂直に加工することが困難で、ホールの下部の径が小さくなり順テーパー状の形状となることが生じる。これは、特に容量の増大を図るためにメモリセル層を数多く積層し、加工するホールの深さが深くなるほど顕著となる。これも接触面積の減少の一因となる。
【００２７】
一般に、アモルファスシリコン同士（又はポリシリコン同士）においては、接触面積が減少すると抵抗が上がり不揮発性半導体記憶装置の信頼性に影響するため、対策としてホールの径を大きくすることが考えられる。しかし、この対策では、セルサイズが大きくなってしまい微細化の要求に反することとなる。そこで、ホールの径を大きくすると共にホール間の間隔を縮めてセルサイズの増大を防止する対策が考えられるが、ホール間の間隔は露光装置の限界以下には縮めることはできず、かかる対策は現実的でない。そこで、本発明の第１の実施形態に係る不揮発性半導体記憶装置は、ホールの上部の径のみを露光以外の加工工程によって大きくして、合せズレ等が生じても接触面積の減少を抑制できるように形成している点に特徴を有する。
【００２８】
図８乃至図１７を用いて本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造プロセスについて説明する。図８乃至図１７においては、左側にワード線ドライバ回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図１に示す本発明の第1の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【００２９】
図８を参照する。半導体基板１００上に、素子分離領域ＳＴＩ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを形成する。次に、ボロン（Ｂ）イオンを注入してＰ−ｗｅｌｌ領域１０４を形成し、更に基板１００の表面付近にボロン（Ｂ）イオンを注入してトランジスタのしきい値Ｖｔｈを調整するチャネルインプラ領域１０６ａ及び１０６ｂを形成する。次に、メモリセルトランジスタ領域にのみリン（Ｐ）イオンを注入してソース線ＳＬとなるｎ＋拡散領域１０７を形成する。次に、Ｐ（リン）等の導電型不純物を添加したポリシリコン（ｐｏｌｙ−Ｓｉ）膜をエッチングして周辺回路領域のトランジスタのゲート電極１１０ａ及び１１０ｂを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入してＮ型領域１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄを形成する。次に、基板全面に堆積した窒化珪素膜を異方性エッチングしてサイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入してソース／ドレイン領域１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄを形成する。次に、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入してソース／ドレイン領域（図示せず）を形成する。次に、基板全面に窒化珪素膜（バリア窒化珪素膜）１１８を形成する。次に、スパッタリング法及び加熱処理により、コバルトシリサイド（ＣｏＳｉ２）１２２ａ及び１２２ｂを形成する。次に、周知のＣＶＤ法により基板全面にＢＰＳＧ膜１２４を形成する。次に、基板全面に、メモリトランジスタ領域の選択ゲート線ＳＧＳとなるＰ（リン）等の導電型不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜）１２６を堆積し、更にＴＥＯＳを用いて酸化珪素膜（ＴＥＯＳ膜）１２７を形成する。以下、ＴＥＯＳを用いて形成した酸化珪素膜を「ＴＥＯＳ膜」ということがある。更に窒化珪素膜１２８を形成してフォトレジスト工程によりホール（以下「トランジスタプラグホール」と言う場合がある。）１３０ａを形成する。
【００３０】
上述の工程によりトランジスタプラグホールを形成した後、ホールの上部の径のみを大きくするために、熱燐酸等で窒化珪素膜１２８のみをウエットエッチングして、径を大きくする（図９）。なお、ウエットエッチングに限定されるわけでなく、周知のドライエッチングによりエッチングしてもよい。
【００３１】
なお、かかるウエットエッチング工程又はドライエッチング工程によってホール上部の径を大きく加工するのは、次の理由による。即ち、ＰＥＰによって加工する場合、隣接するホール間の間隔は露光装置の限界以下に小さくすることはできないが、チップサイズを縮小化し、且つ容量を増大させるため、隣接するホール間の間隔が露光装置の限界の間隔で設定された場合であってもホールの上部のみ径を大きく加工することを可能にするためである。従って、本発明の第1の実施形態に係る不揮発性半導体記憶装置においては、径が大きく加工されたホールの上部においては、隣接するホール間の間隔は、露光装置の限界以下の間隔となる。
【００３２】
次に、基板を加熱して、選択ゲートトランジスタＳＳＴｒのゲート絶縁膜（第１のゲート絶縁膜）となる熱酸化膜１３２ａを形成し、ブロック窒化珪素膜（図示せず）を形成した後、周知のウエットエッチング又はドライエッチングによりホール底部の熱酸化膜の一部を除去して熱酸化膜１３２ｃを形成する。次に、ブロック窒化珪素膜を除去し、基板全面にアモルファスシリコン（ａ−Ｓｉ）膜を形成した後、アモルファスシリコン膜をＣＭＰすることによって、柱状のアモルファスシリコン層（第１の柱状半導体）１３６を形成する（図１０）。なお、このアモルファスシリコン膜の代わりに、単結晶シリコンをエピタキシャル成長させることにより、シリコン層を形成するようにしてもよい。また、アモルファスシリコン膜を反応性イオンエッチング（ＲＩＥ）によりエッチバックして平坦化することで柱状のアモルファスシリコン層（第１の柱状半導体）１３６を形成してもよい。
【００３３】
次に、メモリトランジスタ領域をＰＥＰにより加工し、チタン（Ｔｉ）膜を形成して加熱処理を行いチタンシリサイド（ＴｉＳｉ）１４０ａ及び１４０ｂを形成する。コバルトシリサイド（ＣｏＳｉ２）でもよい。次に、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１４２を形成する。次に、配線用の溝を形成してタングステン（Ｗ）膜を埋め込んでＣＭＰし、タングステン(Ｗ)プラグ１４４a、１４４ｂ及び１４４ｃと、配線１４６ａ及び１４６ｂを形成する。次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いて酸化珪素膜１４８を形成する。次に、Ｐ（リン）等の導電性不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜）とコントロールゲート間の絶縁膜である酸化珪素膜を交互に堆積してアモルファスシリコン膜１５０、１５４、１５８及び１６２並びに酸化珪素膜１５２、１５６、１６０及び１６４を形成する。更に、窒化珪素膜１６８を形成する（図１１）。なお、本実施例においては、アモルファスシリコン膜を４層積層している例を示しているが、必要に応じて積層されるアモルファスシリコン膜及び酸化珪素膜の数を増加することができる。次に、メモリトランジスタの柱状の半導体（ボディ部）を形成するためのホール１７０（以下、メモリプラグホールという。）を形成する。次に、前記ホールの上部の径のみを大きくするために、熱燐酸等で窒化珪素膜１６８のみをウエットエッチングして、径を大きくする（図１２）。なお、ウエットエッチングに限定されるわけでなく、周知のドライエッチングによりエッチングしてもよい。また、酸化珪素膜１６４を形成するのは、上述したように、窒化珪素膜１６８をエッチングによって加工する場合に、アモルファスシリコン膜１６２までエッチングされてしまうことを防止するためである。
【００３４】
次に、第１の酸化珪素膜（第１の絶縁膜）、窒化珪素膜、第２の酸化珪素膜（第２の絶縁膜）を順に堆積し、所謂ＯＮＯ膜１７２を形成する。前記窒化珪素膜は、メモリトランジスタの電荷蓄積層となる。次に、フォトレジストを形成してエッチバックし、周辺回路領域と、メモリプラグホール内部の窒化珪素膜１６８の部分以外の部分に前記ＯＮＯ膜１７２が残存するように加工する。次に、基板全面に窒化珪素膜を堆積し、異方性エッチングしてスペーサ窒化珪素膜（図示せず）を形成し、ホール底部のＯＮＯ膜１７２及びスペーサ窒化珪素膜をエッチバックして、下部セレクトゲートのチャネル部１３６と導通できるようにする。次に、スペーサ窒化珪素膜を除去した後、アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、メモリセルのチャネル部となる柱状のアモルファスシリコン層１８０（第２の柱状半導体）を形成する（図１３）。なお、柱状のアモルファスシリコン層（第１の柱状半導体）１３６と同様、エピタキシャル成長等によって形成してもよい。
【００３５】
次に、ＰＥＰ及びフォトレジストをスリミングしてのＰＥＰを繰り返して、各層の端部が階段状になるようにテーパーエッチングし、窒化珪素膜１６８ａ、アモルファスシリコン膜１５０ａ、１５４ａ、１５８ａ及び１６２ａ並びに酸化珪素膜１５２ａ、１５６ａ、１６０a及び１６４ａを形成する。次に、層間絶縁膜（ＢＰＳＧ）１８２を形成し、ＣＭＰ処理し、平坦化する。次に、酸化珪素膜１８３を堆積し、更にメモリトランジスタ領域の選択ゲート線ＳＧＤとなるアモルファスシリコン膜１８４（または、ポリシリコン膜でもよい。）を堆積し、更に窒化珪素膜１８５を堆積する（図１４）。
【００３６】
次に、ＰＥＰにより上部セレクトゲート（ＳＧＤ）層のトランジスタプラグホール１８６を形成する（図１５）。
【００３７】
上部セレクトゲート（ＳＧＤ）層のトランジスタプラグホール１８６に形成されるチャネルとメモリセル層のメモリプラグホール１７０に形成されたチャネルのコンタクトも、加工寸法バラツキや合せズレ等により接触面積が減少する。しかし、メモリプラグホール１７０の上部は径が大きく形成されているため（図１２）、該ホールに形成されるチャネルの上部は、必然的に径が大きく形成されることとなる。従って、加工寸法のバラツキや合せズレ等により接触面積が減少することを防止することができ、接触面積の減少による抵抗が上がることを防止できる。
【００３８】
次に、基板を加熱して上部選択ゲートトランジスタＳＤＴｒのゲート絶縁膜（第２のゲート絶縁膜）となる熱酸化膜１８９を形成する。異方性エッチングによりトランジスタプラグホール内にブロック窒化珪素膜を形成して、ウエットエッチング又はドライエッチングによりホール底部のブロック窒化珪素膜を除去し、更にホール側壁のブロック窒化珪素膜を除去した後、アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、上部選択ゲートトランジスタＳＤＴｒのチャネル部となる柱状のアモルファスシリコン層１９３（第３の柱状半導体）を形成する（図１６）。なお、エピタキシャル成長等によって形成してもよい。
【００３９】
次に、フォトエッチング工程により上部選択ゲートトランジスタＳＤＴｒの層を分離し、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１８７を形成してＣＭＰ処理して平坦化する。次に、ＰＥＰによりコンタクトホールを形成し、タングステン膜を埋め込んでＣＭＰしてタングステンプラグ１８８ａ、１８８ｂ、１８８ｃ、１８８ｄ、１８８ｅ、１８８ｆ及び１８８ｇを形成する。次に、アルミニウム（Ａｌ）膜を形成してフォトエッチング工程を経て、電極１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ及び１９０ｇを形成する。次に、層間絶縁膜（ＢＰＳＧ）１９２を堆積し、ＣＭＰ処理して平坦化する。更にタングステンプラグ１８８ａ乃至１８８ｇ及び電極１９０ａ乃至１９０ｇを形成した工程と同様の工程を経て、タングステンプラグ１９４ａ及び１９４ｂ並びにアルミニウム電極１９６ａ及び１９６ｂを形成する（図１７）。
【００４０】
ここで、タングステンプラグ１８８ｃと上部セレクトゲートのチャネル部となる柱状のアモルファスシリコン層１９３とのコンタクトについても、加工寸法のバラツキや合せズレによって接触面積が減少する場合が生じる。しかし、アルミニウム等の金属電極とアモルファスシリコン等の間では、金属とシリコンであるため抵抗が小さく、接触面積が減少して抵抗が上がっても、信頼性に関わるほどの影響が生じない。従って、下部セレクトゲート（ＳＧＳ）層のトランジスタプラグホールやメモリプラグホールと異なり、上部セレクトゲート（ＳＧＤ）層のトランジスタプラグホールにおいては、ホール上部の径のみを大きく加工する必要はない。
【００４１】
以上の工程により、本発明の第1の実施形態に係る不揮発性半導体記憶装置１を製造することができる。
【００４２】
本発明の第1の実施形態に係る不揮発性半導体記憶装置は、上述したように、下部セレクトゲート層のトランジスタプラグホール及びメモリセル層のメモリプラグホールの上部のみ径を大きくして、言い換えれば、それぞれのホールに形成される下部セレクトゲート層及びメモリセル層のチャネルの上部のみ径が大きくなるように形成して、加工寸法のバラツキや合せズレが生じても、各コンタクトの接触面積が減少して抵抗が上がることを防止している。本発明の効果について、図を用いて説明する。
【００４３】
図１８乃至図２１は、不揮発性半導体記憶装置のコンタクトの合せを示す模式図である。図１８は下部セレクトゲート層及びメモリセル層のチャネルが一定の径で形成された不揮発性半導体記憶装置のコンタクトの正常な合せを示し、図１９は、図１８に示す不揮発性半導体記憶装置のコンタクトの合せズレを示す図である。図２０は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の合せズレを示す図である。図１８乃至図２０において、左側に周辺回路領域、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図１に示す本発明の第1の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分及びＹ−Ｙ’の断面に相当する部分を図示している。図２１は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の合せズレを平面的に示す模式図である。
【００４４】
図１８において、下部セレクトゲート（ＳＧＳ）層とメモリセル層の合せである合せ１（３５０）、メモリセル層と上部セレクトゲート（ＳＧＤ）層の合せである合せ２（３６０）及び上部セレクトゲート（ＳＧＤ）層とメタル配線層の合せである合せ３（３７０）は、設定どおり正常に合せが取れていることを示す。
【００４５】
一方、図１９において、加工寸法のバラツキや合せズレが生じ、合せ１（３５０）、合せ２（３６０）及び合せ３（３７０）が、それぞれ左右にずれていることを示している。図１９において、合せ１（３５０）は、合せズレが生じているが、接触面積が確保されているため抵抗が上がる等の問題が生じない。しかし、合せ２（３６０）は、上部セレクトゲート（ＳＧＤ）層の柱状のアモルファスシリコン層（第３の柱状半導体）１９３とメモリセル層の柱状のアモルファスシリコン層（第２の柱状半導体）１８０との合せがずれて、接触面積が概略半分程度となっている。シリコンとシリコンの間においては、接触面積が減少すると抵抗が上がってしまうため、合せ２（３６０）においては、電流が流れにくくなる。
【００４６】
図１９の合せ３（３７０）においても、上部セレクトゲート（ＳＧＤ）層の柱状のアモルファスシリコン層（第３の柱状半導体）１９３とタングステンプラグ１８８ｃとの合せがずれて接触面積が減少しているが、シリコンと金属の間ではそもそも抵抗が小さいため、接触面積の減少により抵抗が上がっても影響が少なく問題とならない。
【００４７】
この様な合せズレを平面的に見た模式図を、図２１に示す。図２１においては、上部セレクトゲート（ＳＧＤ）層のチャネルである柱状のアモルファスシリコン層（第３の柱状半導体）１９３、メモリセル層のチャネルである柱状のアモルファスシリコン層（第２の柱状半導体）１８０、下部セレクトゲート（ＳＧＳ）層のチャネルである柱状のアモルファスシリコン層（第１の柱状半導体）１３６の合せズレについて簡略化して表示しているが、各層の合せズレは、平面的に３６０度いずれの方向においても生じる。そして、合せズレが生じた場合、接触面積が大幅に減少することが把握できる。
【００４８】
図２０において、合せ１（３５０）、合せ２（３６０）及び合せ３（３７０）のいずれにおいても、図１９に示したものと同様に合せズレが生じている。しかし、かかる合せズレが生じても、例えば合せ２（３６０）においてメモリセル層の柱状のアモルファスシリコン層（第２の柱状半導体）１８０は、上部のみ径が大きく形成されているため、図１９に示したものと同様の合せズレが生じても、上部セレクトゲート（ＳＧＤ）層の柱状アモルファスシリコン層（第３の柱状半導体）１９３との接触面積は、概略正常な場合と同様の接触面積が確保できる。従って、加工寸法のバラツキや合せズレが生じても、接触面積が減少して抵抗が上がってしまうことを抑制することができる。なお、かかる合せズレによる接触面積の減少を抑制するために、本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、下部セレクトゲート（ＳＧＳ）層のトランジスタプラグホール及びメモリセル層のメモリプラグホールの上部のみ、径を１５〜２０ｎｍ程度大きく形成している。但し、これは一例であり、これに限定されるわけではない。どの程度径を大きくするかは、加工精度等に応じて決定される。
【００４９】
また、上述した実施形態においては、下部セレクトゲート層、メモリセル層、上部セレクトゲート層をそれぞれ別個に形成した場合について説明したが、本実施形態は、下部セレクトゲート層のチャネルが形成されるホールの上部及びメモリセル層のチャネルが形成されるホールの最上部の径のみが大きく形成されることに限定されるわけではない。容量を増大させるためにメモリセル層の積層数を増やし、メモリセル層を複数回に分けて形成する場合等において、下部セレクトゲート層のチャネルが形成されるホールの上部及び別個に形成される各メモリセル層のチャネルが形成されるホールの上部全てを径が大きくなるように形成してもよい。言い換えれば、第１の柱状半導体と、複数形成される第２の柱状半導体のチャネルは、全て上部のみ径が大きく形成される。
【００５０】
本発明の第1の実施形態に係る不揮発性半導体記憶装置は、トランジスタプラグホール及びメモリプラグホールの上部のみ径を大きく加工しているため、加工寸法のバラツキや合せズレが生じても接触面積の減少を防止することができる。また、直列に接続された複数の縦型トランジスタを１ＰＥＰで形成することができ、選択ゲートと直列に接続された複数の縦型トランジスタとの直列構造の形成についても１又は２のＰＥＰ（メモリプラグホール形成ＰＥＰ）と同時に行うことができる。更にワード線は、ラフＰＥＰによって形成することが可能で、製造プロセスが簡略化されコスト低減を実現することができる。
【００５１】
更に、本発明の第1の実施形態に係る不揮発性半導体記憶装置は、下部セレクトゲート（ＳＧＳ）層及びメモリセル層の形成の際に、チャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）と絶縁膜である窒化珪素膜との間に酸化珪素膜を形成することによって、ウエットエッチング等によってトランジスタプラグホール及びメモリプラグホールの上部のみの径を大きくする際に、チャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）までエッチングされて信頼性が損なわれることを防止している。即ち、酸化珪素膜をエッチングの際のアモルファスシリコン層（又は、ポリシリコン層。）の保護膜として利用している。従って、安全にエッチングによってホールの上部の径を大きく加工することができる。従って、信頼性を確保する上で効果的である。
【００５２】
なお、上述した本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法においては、下部セレクトゲート層及びメモリセル層のチャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）の上に酸化珪素膜を形成し、更にその上に保護膜として窒化珪素膜を形成しているが、前記酸化珪素膜と前記窒化珪素膜を形成する順番を変えても、本発明の目的を達成することができる。即ち、下部セレクトゲート層及びメモリセル層のチャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）の上に窒化珪素膜を形成し、更にその上に絶縁膜として酸化珪素膜を形成してもよい。
【００５３】
具体的には、上述した製造工程の、図８に示した工程において、基板全面にＰ（リン）等の導電型不純物を添加したａ−Ｓｉ膜１２６(又は、ポリシリコン膜）を形成し、その後基板全面に窒化珪素膜１２８を形成する。次に酸化珪素膜（ＴＥＯＳ膜）１２７を形成する（図２２）。また、図１１に示した工程において、アモルファスシリコン膜１５０、１５４、１５８及び１６２並びに、酸化珪素膜１５２、１５６及び１６０を交互に形成する。次に、アモルファスシリコン膜１６２の上に、窒化珪素膜１６８を形成し、更にその上に酸化珪素膜１６４を形成する（図２３）。他の工程は上述した工程と同様である。
【００５４】
上述した工程の場合、ホール上部の径のみを大きくするために、酸化珪素膜（１２７及び１６４）をエッチングによって加工するが、周知のウエットエッチング又はドライエッチングによって行う。この際、酸化珪素膜（１２７及び１６４）の下には窒化珪素膜（１２８及び１６８）が形成されているため前記窒化珪素膜（１２８及び１６８）が保護膜の役割を果たし、チャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）（１２６及び１６２）を直接エッチングしてしまうことを防止することができる。従って、酸化珪素膜と窒化珪素膜を形成する順番を変えても、本発明の目的を達成することができ、信頼性を損なうことがない。
【００５５】
（第２の実施形態）
上述したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置は、メモリセルが三次元的に積層される構造を有し、下部セレクトゲート（ＳＧＳ）層、メモリセル層及び上部セレクトゲート（ＳＧＤ）層が層毎に形成されて積層され、更にビット線等のメタル配線層が形成される。この際、加工寸法のバラツキや合せズレ等が生じるが、かかる加工寸法のバラツキや合せズレは、上部セレクトゲート（ＳＧＤ）層とメタル配線層との間でも生じる。しかし上述したように、上部セレクトゲート（ＳＧＤ）層のチャネル部を構成する柱状のアモルファスシリコン層（又は、ポリシリコン層。）とメタル配線層の例えばタングステンプラグ等の金属プラグとの間では、シリコンと金属であるため本来的に抵抗が小さいため、接触面積の減少により抵抗が上がっても信頼性を損なうほどの影響は生じない。従って、上部セレクトゲート（ＳＧＤ）層のチャネルが形成されるトランジスタプラグホールについては、ホール上部のみ径を大きく形成する必要はなく、前記トランジスタプラグホールは、１ＰＥＰで概略同一径に形成される。
【００５６】
ところが一方で、加工寸法のバラツキや合せズレは、一つのビット線（又は、該ビット線に接続されたタングステンプラグ等。）と、隣接するビット線（又は、該ビット線に接続されたタングステンプラグ等。）に接続されている上部セレクトゲート（ＳＧＤ）のチャネル部である柱状のアモルファスシリコン層（第３の柱状半導体。柱状のポリシリコン層であってもよい。）との間でのショートマージンが劣化する問題を惹起する。これについて図を基に説明する。図２４は、全てのチャネルが一定の径で形成された積層型の不揮発性半導体記憶装置における上部セレクトゲート（ＳＧＤ）層とメタル配線層の合せズレの模式図である。図２５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置における上部セレクトゲート（ＳＧＤ）層とメタル配線層の正常な合せの模式図である。図２６は、本発明の第２の実施形態に係る不揮発性半導体記憶装置における上部セレクトゲート（ＳＧＤ）層とメタル配線層の合せズレの模式図である。図２４乃至図２６において、図１に示す本発明の第1の実施形態に係る不揮発性半導体記憶装置の領域Ａの部分、領域Ｂの部分及びＹ−Ｙ’の断面に相当する部分を図示している。
【００５７】
図２４において、上部セレクトゲート層（ＳＧＤ）とメタル配線層は、図に向かって右側に距離γ分合せがずれている。本来不揮発性半導体記憶装置においては、一つのビット線ＢＬ８と、隣接するビット線ＢＬに接続されている上部セレクトゲート層のチャネル部である柱状のアモルファスシリコン層（第３の柱状半導体）１９３との間隔αは、十分なショートマージンを取って設定されている。しかし、加工寸法のバラツキや合せズレが生じた場合、例えば図２４において、ビット線ＢＬ２（８ｂ）と、隣接するビット線ＢＬ１（８ａ）に接続された柱状のアモルファスシリコン層（第３の柱状半導体）１９３ａとの距離はα−γとなり、距離γが設定されたショートマージン以上であれば、ビット線ＢＬ２（８ｂ）と柱状のアモルファスシリコン層（第３の柱状半導体）１９３ａとの間で、ショートが発生しやすくなるのである。このことは、ビット線ＢＬ４（８ｄ）と柱状のアモルファスシリコン層（第３の柱状半導体）１９３ｃとの間、及びビット線ＢＬ３（８ｃ）と柱状のアモルファスシリコン層（第３の柱状半導体）１９３ｂとの間でも同様である。
【００５８】
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、上部セレクトゲート（ＳＧＤ）層のチャネル部が形成されるトランジスタプラグホールの上部にスペーサ窒化珪素を有していることを特徴とする。前記スペーサ窒化珪素を有することにより、一つのビット線と、隣接するビット線に接続されている上部セレクトゲートのチャネル部である柱状のアモルファスシリコン（第３の柱状半導体）との間は、ショートマージンが適切に確保される。従って、加工寸法のバラツキや合せズレが生じても、メタル配線層と上部セレクトゲート（ＳＧＤ）層のチャネル部との間でのショートマージンの低下を効果的に抑制することができる。
【００５９】
本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図を基に説明する。図２５において、下部セレクトゲート（ＳＧＳ）層のチャネルが形成されるトランジスタプラグホール及びメモリセル層のチャネルが形成されるメモリプラグホールは、ホールの上部のみ径が大きく形成されている。従って、前記２つの層のチャネル（即ち、第１及び第２の柱状半導体）は、上部のみ径が大きい。これは、本発明の第１の実施形態と同様に、加工寸法のバラツキや合せズレによって、コンタクトの接触面積が減少して傾向が上がることを防止するためである。但し、メモリセル層が複数回に分けて形成される場合等においては、下部セレクトゲート層のチャネルが形成されるホールの上部及び別個に形成される各メモリセル層のチャネルが形成されるホールの上部全てを径が大きくなるように形成される。即ち、第１の柱状半導体及び複数の第２の柱状半導体のチャネルは、上部のみ径が大きく形成される。
【００６０】
一方、上部セレクトゲート（ＳＧＤ）層のチャネルが形成されるトランジスタプラグホールは、概略同一の径で形成される。従って、該ホールに形成される第３の柱状半導体も概略同一の径で形成される。上述したように、金属とシリコン間では抵抗が小さいため、接触面積が減少しても、信頼性を損なうような抵抗が上がることによる影響がないためである。
【００６１】
特徴的には、前記トランジスタプラグホールは、上部セレクトゲート（ＳＧＤ）層の最上位に形成される窒化珪素膜１８５の部分にスペーサ窒化珪素１９７を有しているため、前記ホール上部のみ径が小さくなっている。従って、前記ホールに形成される、メタル配線層のビット線ＢＬ８と前記上部セレクトゲート（ＳＧＤ）層のチャネルである第３の柱状半導体１９３とを接続するタングステンプラグ１８８ｃは、前記ホール部分で径が小さく形成されるため、該タングステンプラグ１８８ｃと前記第３の柱状半導体１９３の接触面積が減少している。しかし、上部セレクトゲートのチャネルを構成するアモルファスシリコンと金属との間では本来的に抵抗が小さいため、接触面積が減少して抵抗が上がっても信頼性を損なう程の影響を受けることはない。
【００６２】
前記スペーサ窒化珪素１９７が介在するため、上部セレクトゲート（ＳＧＤ）層の最上位に形成される窒化珪素膜１８５の層においては、隣接するホール間の間隔は、設計時に設定されたホール間の間隔（図においては、上部セレクトゲート層のアモルファスシリコン膜１８４の層における隣接するホールの間隔。）より広くなる。具体的には、図２５のビット線ＢＬ１（８ａ）が接続されている上部セレクトゲート層の柱状のアモルファスシリコン層（第３の柱状半導体）１９３ａと、隣接するビット線ＢＬ２（８ｂ）に接続されているタングステンプラグ１８８ｃとの間は、ホールの間隔αにスペーサ窒化珪素１９７の厚さβ分を足した間隔が確保される。
【００６３】
上述した厚さβのスペーサ窒化珪素１９７を有する本発明の第２の実施形態に係る不揮発性半導体記憶装置において、メタル配線層の合せズレが生じた場合の模式図が図２６である。図２６において、メタル配線層は、図面右側に向かって合せが距離γ分ずれている。従って、ビット線ＢＬ２（８ｂ）(具体的には、前記ビット線に接続されたタングステンプラグ１８８ｃ。)と、ビット線ＢＬ１（８ａ）が接続されている上部セレクトゲート層の柱状のアモルファスシリコン層（第３の柱状半導体）１９３ａとが、距離γ近づくことになる。しかし、厚さβのスペーサ窒化珪素１９７が介在するため、例えばビット線ＢＬ２（８ｂ）から柱状のアモルファスシリコン層（第３の柱状半導体）１９３ａまでの距離Ａ１は、スペーサ窒化珪素１９７の厚さβ分だけ長くなり、合せズレのγ分を厚さβ分だけ吸収することができ、ショートマージンの低下を抑制できる。
【００６４】
本発明の第２の実施形態の係る不揮発性半導体記憶装置の、製造方法について図２７乃至図３２を基に説明する。図２７乃至図３２において、左側に周辺回路領域、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図１に示す本発明の第１の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分及びＹ−Ｙ’の断面に相当する部分を図示している。
【００６５】
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法は、上部セレクトゲート層のチャネル部となる柱状のアモルファスシリコン層を形成するまでの工程は、本発明の第１の実施形態と同様であるので説明を省略する。
【００６６】
本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程において、上部セレクトゲート層のチャネル部となる柱状のアモルファスシリコン層（第３の柱状半導体）１９３を形成する（図１６）。次に、前記アモルファスシリコン層（第３の柱状半導体）１９３をドライエッチング等によりリセスする（図２７）。これにより、トランジスタプラグホール１８６の一部、具体的には上部セレクトゲート層の最上位に積層された窒化珪素膜１８５の部分が露出する。
【００６７】
次に、基板全面に窒化珪素膜を堆積し、ＲＩＥ（反応性イオンエッチング）等のドライエッチングでエッチバックすることで、前記トランジスタプラグホール１８６の側壁に厚さβのスペーサ窒化珪素１９７を形成する（図２８）。次に、フォトエッチング工程により、選択ゲートトランジスタＳＤＴｒの層を分離し、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１８７を形成し、ＣＭＰ処理して平坦化する（図２９）。次に、フォトエッチング工程によりコンタクトホール４００a、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇを形成し（図３０）、タングステン膜で埋めてＣＭＰ処理してタングステンプラグ１８８ａ、１８８ｂ、１８８ｃ、１８８ｄ、１８８ｅ、１８８ｆ、１８８ｇを形成する（図３１）。
【００６８】
ここで、上部セレクトゲート層のチャネルである柱状のアモルファスシリコン層（第３の柱状半導体）に接続される前記タングステンプラグ１８８ｃは、トランジスタプラグホール１８６の側壁に厚さβのスペーサ窒化珪素１９７が形成されているため、この部分において径が小さく形成される。従って前記柱状のアモルファスシリコン層（第３の柱状半導体）１９３との接触面積が減少するが、上述したように信頼性を損なうような影響は生じない。
【００６９】
以下、アルミニウム電極（１９０ａ〜１９０ｇ）を形成する工程から、最終的にタングステンプラグ１９４ａ及び１９４ｂ、並びにアルミニウム電極１９６ａ及び１９６ｂを形成する工程（図３２）までは、本発明の第１の実施形態と同様である。
【００７０】
以上の工程により、本発明の第２の実施形態に係る不揮発性半導体記憶装置を製造することができる。
【００７１】
以上の工程によって製造された本発明の第２の実施形態に係る不揮発性半導体記憶装置は、上部セレクトゲート層のチャネルが形成されるトランジスタプラグホール１８６の上部にスペーサ窒化珪素１９７を有する。従って、前記ホール上部及びプリメタル絶縁層である酸化珪素膜１８７に形成されるタングステンプラグ１８８ｃは、前記ホール上部の部分の径が小さく形成される。その結果、メタル配線層と加工寸法のバラツキや合せズレが生じても、一つのビット線ＢＬ８に接続される柱状のアモルファスシリコン層（第３の柱状半導体）１９３と、隣接するビット線ＢＬ８（より具体的には、前記ビット線ＢＬ８に接続される金属プラグ１８８ｃ）との間でのショートマージンの低下を抑制することができる。
【００７２】
なお、本発明の第２の実施形態においても、本発明の第１の実施形態と同様に、下部セレクトゲート層及びメモリセル層のチャネルが形成されるアモルファスシリコン層（又は、ポリシリコン層。）の上に形成する酸化珪素膜及び窒化珪素膜について、形成する順番を逆にしてもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の概略構成図である。
【図２】本発明の第1の実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図３】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図４】本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの読み出し動作を行う場合のバイアス状態を示す図である。
【図５】本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【図６】本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。
【図７】本発明の第1の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の非選択ブロックのバイアス状態を示した図である。
【図８】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図９】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１０】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１１】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１２】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１３】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１４】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１５】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１６】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１７】本発明の第1の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１８】下部セレクトゲート層及びメモリセル層のチャネルが一定の径で形成された不揮発性半導体記憶装置のコンタクトの正常な合せを示す図である。
【図１９】図１８に示す不揮発性半導体記憶装置のコンタクトの合せズレを示す図である。
【図２０】本発明の第1の実施形態に係る不揮発性半導体記憶装置の合せズレを示す図である。
【図２１】本発明の第1の実施形態に係る不揮発性半導体記憶装置の合せズレを平面的に示す模式図である。
【図２２】本発明の第1の実施形態に係る不揮発性半導体記憶装置の別の製造プロセスを示す図である。
【図２３】本発明の第1の実施形態に係る不揮発性半導体記憶装置の別の製造プロセスを示す図である。
【図２４】チャネルが一定の径で形成された不揮発性半導体記憶装置の配線層のコンタクトの合せズレを示す図である。
【図２５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の配線層コンタクトの正常な合せを示す図である。
【図２６】図２５に示す本発明の第２の実施形態に係る不揮発性半導体記憶装置の合せズレを示す図である。
【図２７】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２８】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２９】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３０】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３１】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３２】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【符号の説明】
【００７４】
１：不揮発性半導体記憶装置
１０：メモリストリングス
１２６：ポリシリコン膜
１２７：酸化珪素膜（ＴＥＯＳ膜）
１２８：窒化珪素膜
１３０ａ: （ＳＧＳ）トランジスタプラグホール
１３２ａ、１３２ｃ：熱酸化膜
１３６：柱状のアモルファスシリコン層（第１の柱状半導体）
１５０、１５４、１５８、１６２、１６６：アモルファスシリコン膜
１５２、１５６、１６０、１６４：酸化珪素膜
１６８：窒化珪素膜
１７０：メモリプラグホール
１７２：ＯＮＯ膜
１８０：柱状のアモルファスシリコン層（第２の柱状半導体）
１８９：熱酸化膜
１９３、１９３ａ、１９３ｂ、１９３ｃ、１９３ｄ:柱状のアモルファスシリコン層（第３の柱状半導体）
１９７：窒化珪素スペーサ
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図１】
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【図２】
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