(57)【要約】【課題】  ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたデュアル・ゲートを形成する方法を提供すること。【解決手段】  ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたゲートを形成する方法が開示される。本開示は、ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成し、次に、フィンの一方の上のポリシリコン・ゲルマニウム層を除去する方法を提供する。本開示は、さらに、両方のフィンの上に金属層を形成することと、ＦｉｎＦｅｔデバイスをアニールして、ＦｉｎＦｅｔデバイスの各々のフィンの上に完全にシリサイド化されたゲートを形成することとを含む。【選択図】      図１２
2008172237.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備するステップと、
前記フィンの各々の上に第１ポリシリコン層を形成するステップと、
前記第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成するステップと、  前記第１ポリシリコン層及び前記ポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成するステップと、
前記第１フィンの上の前記ポリシリコン・ゲルマニウム層を除去するステップと、
両方のフィンの上に金属層を形成するステップと、
アニールして、前記第１フィン及び前記第２フィンの上に完全にシリサイド化されたゲートを形成するステップであって、前記第２フィンの上の前記完全にシリサイド化されたゲートは金属リッチである、ステップと
を含む方法。
【請求項２】
前記ＳＯＩ基板を準備するステップは、
前記ＳＯＩ基板の上に窒化シリコン・キャップを形成するステップと、
前記窒化シリコン・キャップの上にマスクを形成するステップと、
前記マスクを用いて、前記窒化シリコン・キャップをパターン形成するステップと、
前記窒化シリコン・キャップの上の前記マスクを除去するステップと、
前記フィンの上にゲート酸化物層を形成するステップと
を含む、請求項１に記載の方法。
【請求項３】
各々のフィンは、前記窒化シリコン・キャップ及び酸化した側壁を含み、前記ＳＯＩ基板は埋込み絶縁体層を含む、請求項２に記載の方法。
【請求項４】
各々のフィンに隣接してソース領域及びドレイン領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
各々のフィンに隣接してスペーサを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記スペーサは窒化シリコンを含む、請求項５に記載の方法。
【請求項７】
前記アニールするステップは、
第１の温度でアニールするステップと、
両方のフィンの上の前記金属層からあらゆる未反応の金属を除去するステップと、
前記第１の温度より高い第２の温度でアニールするステップと
を含む、請求項１に記載の方法。
【請求項８】
前記金属層はニッケルを含む、請求項７に記載の方法。
【請求項９】
前記第１フィンの上の前記完全にシリサイド化されたゲートは、ニッケル・シリサイドを含み、前記第２フィンの上の前記完全にシリサイド化されたゲートは、ニッケル・リッチのニッケル・シリサイドを含む、請求項１に記載の方法。
【請求項１０】
前記除去するステップは異方性エッチングを含む、請求項１に記載の方法。
【請求項１１】
ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備するステップであって、各々のフィンは窒化シリコン・キャップ及び酸化された側壁を有し、前記ＳＯＩ基板は埋込み絶縁体層をさらに含む、ステップと、
前記フィンの各々の上に第１ポリシリコン層を形成するステップと、
前記第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成するステップと、
前記第１ポリシリコン層及び前記ポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成するステップと、
前記第２フィンの上の前記ポリシリコン・ゲルマニウム層を除去するステップと、
両方のフィンの上にニッケル層を形成するステップと、
アニールして、前記第１フィン及び前記第２フィンの上に完全にシリサイド化されたゲートを形成するステップであって、前記第２フィンの上の前記完全にシリサイド化されたゲートはニッケル・リッチである、ステップと
を含む方法。
【請求項１２】
ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備するステップであって、各々のフィンは窒化シリコン・キャップ及び酸化された側壁を有し、前記ＳＯＩ基板は埋込み絶縁体層をさらに含む、ステップと、
前記フィンの各々の上に第１ポリシリコン層を形成するステップと、
前記第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成するステップと、
前記第１ポリシリコン層及び前記ポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成するステップと、
各々のフィンに隣接してソース領域及びドレイン領域を形成するステップと、
テップと、
各々のフィンに隣接して窒化シリコン・スペーサを形成するステップと、
前記第２フィンの上の前記ポリシリコン・ゲルマニウム層を除去するステップと、
両方のフィンの上にニッケル層を形成するステップと、
アニールして、前記第１フィン及び前記第２フィンの上に完全にシリサイド化されたゲートを形成するステップであって、前記第２フィンの上の前記完全にシリサイド化されたゲートはニッケル・リッチである、ステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体の製造に関し、より特定的には、ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたデュアル・ゲートを形成する方法に関する。
【背景技術】
【０００２】
シリサイド化技術は、半導体デバイスの性能特性を改善するのに重要である。従来のシリサイド化ゲート方法は、完全にシリサイド化されたゲートを有する半導体デバイスを形成し、抵抗を下げ、電気ゲート誘導体の厚さを低減させることを含む。この方法は、相補型金属酸化膜半導体（ＣＭＯＳ）に適用されてきた。一般に、ゲートを完全にシリサイド化し、かつ、所望の閾値電圧を得るために、デバイス・ゲートを覆う種々の層／材料を除去するための化学機械平坦化（ＣＭＰ）を用いて、完全にシリサイド化されたゲートを有するＣＭＯＳデバイスが製造される。ＣＭＰは、デバイスから所望の材料を除去するために、研磨パッドと共に研磨用及び腐食性化学スラリーの使用を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦｉｎＦｅｔデバイスに適用される際、ＣＭＰを用いるＣＭＯＳデバイス製造への現在のアプローチは、不適切なものである。特に、ＦｉｎＦｅｔの構造上の特性を考慮すると、ＣＭＰのような製造方法は、フィンに大きな損傷を与える。さらに、ＦｉｎＦｅｔデバイスにとって、ＣＭＰにより残りのポリシリコン・ゲートの厚さを正確に制御することは、さらに困難である。その結果、完全にシリサイド化されたデュアル・ゲートを有するＦｉｎＦｅｔ半導体デバイスを製造する方法は、現在利用可能でない。
【課題を解決するための手段】
【０００４】
ＦｉｎＦｅｔデバイスのフィンの上に完全にシリサイド化されたゲートを形成する方法が開示される。本開示は、ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成し、次に、フィンの一方の上のポリシリコン・ゲルマニウム層を除去する方法を提供する。本開示は、さらに、両方のフィンの上に金属層を形成することと、ＦｉｎＦｅｔデバイスをアニールして、ＦｉｎＦｅｔデバイスの各々のフィンの上に完全にシリサイド化されたゲートを形成することとを含む。
【０００５】
本開示の第１の態様は、ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備することと、フィンの各々の上に第１ポリシリコン層を形成することと、第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成することと、第１ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成することと、第２フィンの上のポリシリコン・ゲルマニウム層を除去することと、両方のフィンの上に金属層を形成することと、アニールして、第１フィン及び第２フィンの上に完全にシリサイド化されたゲートを形成することであって、第２フィンの上の完全にシリサイド化されたゲートは金属リッチである、こととを含む方法に向けられる。
【０００６】
本開示の第２の態様は、ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備することであって、各々のフィンは窒化シリコン・キャップ及び酸窒化物かされた側壁を有し、ＳＯＩ基板は埋め込み絶縁体層をさらに含む、ことと、フィンの各々の上に第１ポリシリコン層を形成することと、第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成することと、第１ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成することと、第２フィンの上のポリシリコン・ゲルマニウム層を除去することと、両方のフィンの上にニッケル層を形成することと、アニールして、第１フィン及び第２フィンの上に完全にシリサイド化されたゲートを形成することであって、第２フィンの上の完全にシリサイド化されたゲートはニッケル・リッチである、こととを含む方法に向けられる。
【０００７】
本開示の第３の態様は、ＳＯＩ基板のＳＯＩ層から形成された第１フィン及び第２フィンを有する半導体オン・インシュレータ（ＳＯＩ）基板を準備することであって、各々のフィンは窒化シリコン・キャップ及び酸化された側壁を有し、ＳＯＩ基板は埋め込み絶縁体層をさらに含む、ことと、フィンの各々の上に第１ポリシリコン層を形成することと、第１ポリシリコン層の上にポリシリコン・ゲルマニウム層を形成することと、第１ポリシリコン層及びポリシリコン・ゲルマニウム層から各々のフィンの上のゲート・スタックをパターン形成することと、各々のフィンに隣接してソース領域及びドレイン領域を形成することと、各々のフィンに隣接して窒化シリコン・スペーサを形成することと、第２フィンの上のポリシリコン・ゲルマニウム層を除去することと、両方のフィンの上にニッケル層を形成することと、アニールして、第１フィン及び第２フィンの上に完全にシリサイド化されたゲートを形成することであって、第２フィンの上の完全にシリサイド化されたゲートはニッケル・リッチである、こととを含む方法に向けられる。
【０００８】
本開示の前述及び他の特徴は、本開示の実施形態に関する以下のより詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
本開示の実施形態は、以下の図面を参照しながら詳細に説明されるが、そこでは同様の符号は同様の要素を示す。
【００１０】
添付の図を参照すると、図１〜図１２は、本開示によるＦｉｎＦｅｔデバイスのフィンの上に、完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【００１１】
図１〜図３に示されるように、第１のプロセスは、ＳＯＩ基板１０のＳＯＩ層１４から形成された第１フィン２２及び第２フィン２４（図２及び図３）を有する半導体オン・インシュレータ（ＳＯＩ）基板１０を準備することを含む。図３に示されるように、各々のフィン２２、２４は、窒化シリコン・キャップ１２及び酸化された側壁２６、２８を有する。ＳＯＩ基板１０はまた、バルク・シリコン層１８の上の埋込み絶縁体層１６も含む。
【００１２】
第１のプロセスにおいては、図１に示されるように、ＳＯＩ基板１０の半導体オン・インシュレータ（ＳＯＩ）層１４の上に、窒化シリコン・キャップ１２が堆積される。ＳＯＩ基板１０は、埋込み絶縁体層１６を含むことができる。ＳＯＩ層１４及び／又はバルク・シリコン層１８は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、及び、本質的に式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定められる組成を有する１つ又は複数のＩＩＩ−Ｖ族化合物半導体からなるものを含む多数の材料を含むことができ、ここで、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３及びＹ４は、各々がゼロより大きいか又はゼロと等しく、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（１は、相対的な総モル量である）である、相対的比率を表す。他の好適な基板は、組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２を有するＩＩ−ＶＩ族化合物半導体を含み、ここで、Ａ１、Ａ２、Ｂ１及びＢ２は、各々がゼロより大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（１は、総モル量である）である、相対的比率である。さらに、ＳＯＩ層１４及び／又はバルク・シリコン層１８は、従来の方法で、Ｎ型不純物又はＰ型不純物のいずれかでドープすることができる。Ｎ型ドーパントは、これらに限られないが、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）を含むことができ、ｐ型ドーパントは、これらに限られないが、ホウ素（Ｂ）、インジウム（Ｉｎ）及びガリウム（Ｇａ）を含むことができる。
【００１３】
以下により詳細に説明されるように、図１に示されるように、フォトレジスト・マスク２０を堆積させ、従来のフォトリソグラフィ技術を用いてパターン形成し、フィンの形成を開始するための領域を露出させる。ここに用いられる「堆積する」という用語は、例えば、これらに限られないが、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、準常圧ＣＶＤ（ＳＡＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速加熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオンビーム蒸着、電子ビーム蒸着、レーザ支援蒸着、熱酸化、熱窒化、スピンオン法、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着を含む、堆積されることになる材料に適した、現在知られている又は後に開発されるいずれかの技術を含むことができる。
【００１４】
次のプロセスにおいて、図２に示されるように、例えば、反応性イオン・エッチング（ＲＩＥ）によって、フォトレジスト・マスク２０によって露出されずに残された窒化シリコン・キャップ１２及びＳＯＩ層１４の一部分が除去される。エッチングは、窒化シリコン・キャップ１２、ＳＯＩ層１４を通って延び、埋込み絶縁体層１６で停止し、これにより、窒化シリコンによって覆われたフィン２２、２４が形成される。エッチングの化学的性質は、例えば、臭化水素（ＨＢｒ）ベースの化学的性質など、上述の層のために用いられる現在知られている又は後に開発されるいずれかのレシピとすることができる。
【００１５】
次のプロセスにおいて、図３に示されるように、例えば、酸素（Ｏ２）アッシュ（ash）又は溶剤剥離を用いて、フォトレジスト・マスク２０が除去される。次に、従来の熱酸化技術によって、フィン２２、２４の側部の上に、ゲート酸化物層２６、２８が形成される。代替的に、高ｋ誘電体材料を堆積させて、ゲート誘電体を形成することもできる。ゲート誘電体材料は、これらに限られないが、ハフニウム・シリケート（ＨｆＳｉ）、酸化ハフニウム（ＨｆＯ２）、ジルコニウム・シリケート（ＺｒＳｉＯｘ）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、高ｋ材料、又はこれらの材料のいずれかの組み合わせを含むことができる。さらに、高ｋ材料の例は、これらに限られないが、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３などの金属酸化物、或いは、ＨｆＡ１ＳｉＡ２ＯＡ３又はＨｆＡ１ＳｉＡ２ＯＡ３ＮＡ４などの金属シリケートを含み、ここで、Ａ１、Ａ２、Ａ３及びＡ４は、各々がゼロより大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ａ３＋Ａ４＝１（１は、相対的な総モル量である）である、相対的比率を表す。
【００１６】
次のプロセスにおいて、図４に示されるように、第１ポリシリコン層３４が、フィン２２、２４の各々の上に形成される。ポリシリコン・ゲルマニウム層３６が、第１ポリシリコン層３４の上に形成され、従来のフォトグラフィ技術を用いて、フォトレジスト・マスク３８が、ポリシリコン・ゲルマニウム層３６の上に堆積され、第１ポリシリコン層３４及びポリシリコン・ゲルマニウム層３６から各々のフィン２２、２４の上のゲート・スタック４０、４２をパターン形成する。
【００１７】
次のプロセスにおいて、図５〜図６に示されるように、例えば、ＲＩＥを用いて、フォトレジスト・マスク３８（図５のみ）によって露出されずに残されたポリシリコン層３４及びポリシリコン・ゲルマニウム層３６の一部分が除去される。エッチングは、ポリシリコン層３４及びポリシリコン・ゲルマニウム層３６を通って延び、窒化シリコン・キャップ１２及び埋込み絶縁体層１６で停止する。次に、例えば、酸素（Ｏ２）アッシュ又は溶剤剥離を用いて、フォトレジスト・マスク３８（図５のみ）が除去される。
【００１８】
図５に示されるように、ゲート・スタック４０及び４２をパターン形成した後、周知の又は後に開発されるいずれかの技術を用いて、各々のフィン２２、２４に隣接してソース／ドレイン（Ｓ／Ｄ）領域４４、４６、４８、５０を形成することができる。当技術分野において周知のように、Ｓ／Ｄ領域は、ハロ領域及び拡張領域（図示せず）を含むことができる。図７〜図８に示されるように、周知の又は後に開発されるいずれかの技術を用いて、各々のフィン２２、２４に隣接してスペーサ５２、５４を形成することもできる。スペーサ５２、５４は、二酸化シリコン、窒化シリコン、又は二酸化シリコンと窒化シリコンの複合体などの、何らかの好適な誘電体材料を含むことができる。しかしながら、好ましい実施形態においては、スペーサ５２、５４は、窒化シリコンを含む。
【００１９】
次のプロセスにおいて、図９〜図１０に示されるように、第１フィン２２は、フォトレジスト・マスク５６によって完全に覆われ、第２フィン２４は、覆われずに残される。デバイスがエッチングされ、露出されたフィン２４にわたって、ポリシリコン・ゲルマニウム層３６が除去される。エッチングは、ポリシリコン・ゲルマニウム層３６を通って延び、ポリシリコン層３４で停止する。この場合、ポリシリコン・ゲルマニウム層３６は、等方性エッチングを用いて除去することができる。図１１に示されるように、エッチングが完了した後、フィン２２の上の残りのポリシリコン・ゲルマニウム層３６のために、フィン２２の上のゲート・スタック４０の厚さは、フィン２４の上のゲート・スタック４２より厚くなる。
【００２０】
図１１〜図１２に示されるように、フォトレジスト５６が除去され、ドーパントを活性化させるように、Ｓ／Ｄのアニールが開始される。次に、フィン２２、２４の両方の上に、金属層６０が形成され、アニールが施され（矢印６２として示される）、第１フィン２２及び第２フィン２４の上に、それぞれ、完全にシリサイド化されたゲート６４、６６を形成し、第２フィン２４の上の完全にシリサイド化されたゲート６６が金属リッチである、すなわち、金属対シリサイドの比が１より大きい。アニール・プロセス中、ＦｉｎＦｅｔデバイスを、一定時間、反応温度まで加熱し、金属層６０が、該金属層６０が接触するＳｉ及びＳｉＧｅと反応するようにし、これにより、第１フィン２２の上の残りのポリシリコン・ゲルマニウム層３６及び第２フィン２４の上の残りのポリシリコン層３４と界接するシリサイド層６８（図１２）が形成される。この場合、ポリシリコン・ゲルマニウム層３６を含むゲート・スタック４０は、ゲート・スタック４２より厚くなる。従って、ゲート・スタック４２と比べると、ポリシリコン層３４を完全にシリサイド化するために、金属層６０から、より多くの反応物が必要とされる。１つの実施形態においては、金属層６０は、ニッケルで作られる。従って、ゲート・スタック４２の上の金属層６０をアニールすることにより、ゲート・スタック４２のためのニッケル・リッチの完全にシリサイド化されたニッケル・シリコン層６８が形成され、ゲート・スタック４２の仕事関数を価電子帯の方向に移動させる。従って、フィン２２、２４の両方について、所望の閾値電圧が得られる。
【００２１】
さらに、多数のアニール・プロセスを用いることができる。この場合、アニールするステップ６２は、第１の温度でアニールすることと、両方のフィンの上の金属層６０からいずれかの未反応の金属を除去することと、第１の温度より高い第２温度でアニールすることとを含む。１つの実施形態においては、第１のアニールの温度は、３００℃から３５０℃までの間であり、第２のアニールの温度は、４００℃から５００℃までの間である。従来の湿式化学エッチングを用いて、未反応の金属を除去することができる。さらに、金属層６０はニッケルで作られるが、これらに限られないが、Ｃｏ、Ｎｉ、Ｐｔ、Ｔｉ及びＷを含む、シリコンと反応してシリサイドを形成する種々の他の金属を用いることもできる。
【００２２】
本開示は、上に概説された特定の実施形態と共に説明されたが、当業者には、多くの代替、修正及び変更が明らかであることが明白である。従って、上記に述べられた本開示の実施形態は、限定ではなく、例証であることが意図される。上記の特許請求の範囲において定められるような本開示の精神及び範囲から逸脱することなく、種々の変更をなすことができる。
【００２３】
上述のプロセスの順序は、例示的なものにすぎないことが理解される。この点で、１つ又は複数のプロセスを、並行して、異なる順序で、又は時間をあけて、実行することができる。さらに、本開示の種々の実施形態においては、プロセスの１つ又は複数を実行できないこともある。
【図面の簡単な説明】
【００２４】
【図１】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図２】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図３】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図４】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図５】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図６】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図７】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図８】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図９】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図１０】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図１１】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【図１２】本開示によるＦｉｎＦｅｔデバイスのフィン上に完全にシリサイド化されたデュアル・ゲートを形成する方法の実施形態を示す。
【符号の説明】
【００２５】
１０：ＳＯＩ基板
１２：窒化シリコン・キャップ
１４：ＳＯＩ層
１６：埋込み絶縁体層
１８：バルクシリコン層
２０、３８：フォトレジスト・マスク
２２、２４：フィン
２６、２８：酸化された側壁
２８：ゲート酸化層
３４：第１ポリシリコン層
３６：ポリシリコン・ゲルマニウム層
４０、４２：ゲート・スタック
４４、４６、４８、５０：ソース／ドレイン領域
５２、５４：スペーサ
５６：フォトレジスト
６０：金属層
６６：完全にシリサイド化されたゲート
６８：シリサイド層
【図１】
2008172237.tif 000003
【図２】
2008172237.tif 000004
【図３】
2008172237.tif 000005
【図４】
2008172237.tif 000006
【図５】
2008172237.tif 000007
【図６】
2008172237.tif 000008
【図７】
2008172237.tif 000009
【図８】
2008172237.tif 000010
【図９】
2008172237.tif 000011
【図１０】
2008172237.tif 000012
【図１１】
2008172237.tif 000013
【図１２】
2008172237.tif 000014