(57)【要約】【課題】高誘電定数を有する物質からなるゲート絶縁膜を有する半導体素子及びそのゲート形成方法を提供する。【解決手段】素子分離膜２０２によりアクティブ領域が画定されている半導体基板２００を提供する段階と、前記アクティブ領域上にゲート絶縁膜２０４を形成する段階と、前記ゲート絶縁膜２０４上にキャッピング膜２０６を形成する段階と、前記キャッピング膜２０６及び前記ゲート絶縁膜２０４を有する半導体基板２００に対してアニール工程を施す段階と、前記アクティブ領域の一部にフルシリサイドゲート２０８を形成する段階とを含む。【選択図】図２Ｅ
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【特許請求の範囲】
【請求項１】
素子分離膜によりアクティブ領域が画定されている半導体基板を提供する段階と、
前記アクティブ領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にキャッピング膜を形成する段階と、
前記キャッピング膜及び前記ゲート絶縁膜を有する半導体基板に対してアニール工程を施す段階と、
前記アクティブ領域の一部にゲートを形成する段階と、
を含む半導体素子のゲート形成方法。
【請求項２】
前記ゲート絶縁膜は、高誘電定数を有する金属酸化物で形成されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項３】
前記ゲート絶縁膜は、原子層堆積（ＡＬＤ）方法で形成されることを特徴とする請求項２に記載の半導体素子のゲート形成方法。
【請求項４】
前記キャッピング膜は、非晶質シリコンで形成されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項５】
前記キャッピング膜は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）又はスパッタ方式のうちの少なくとも１つを用いて形成されることを特徴とする請求項４に記載の半導体素子のゲート形成方法。
【請求項６】
前記キャッピング膜は、２ｎｍ〜５ｎｍの厚さを有することを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項７】
前記アニール工程は、フッ素ガス及びフッ素ガスを含有する混合ガスのうちの少なくとも１つを用いて施すことを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項８】
前記アニール工程は、３５０℃〜７５０℃の温度で行われることを特徴とする請求項７に記載の半導体素子のゲート形成方法。
【請求項９】
前記ゲートは、フルシリサイドゲートであることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項１０】
前記ゲートは、ＴａＮ、ＴｉＮ、ＨｆＮ及びＬａで構成されるグループの中から選択された金属ゲートを含むことを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項１１】
素子分離膜によりアクティブ領域が画定されている半導体基板と、
前記アクティブ領域上に形成されているアニールされたゲート絶縁膜と、
前記アニールされたゲート絶縁膜上に形成されているアニールされたキャッピング膜と、
前記アクティブ領域で前記アニールされたキャッピング膜上に形成されているゲートと、
を備える半導体素子。
【請求項１２】
前記ゲート絶縁膜は、高誘電定数を有する金属酸化物で形成されることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記キャッピング膜は、
非結晶シリコンで形成されることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記キャッピング膜は、２ｎｍ〜５ｎｍの厚さを有することを特徴とする請求項１１に記載の半導体素子。
【請求項１５】
前記ゲートは、フルシリサイドゲートであることを特徴とする請求項１１に記載の半導体素子。
【請求項１６】
前記ゲートは、ＴａＮ、ＴｉＮ、ＨｆＮ及びＬａで構成されるグループの中から選択された金属ゲートを含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１７】
半導体基板上にゲート絶縁膜及び非晶質シリコン膜を順次形成する段階、前記ゲート絶縁膜は前記半導体基板のアクティブ領域で形成され、高誘電定数の物質で形成され、
前記非晶質シリコン膜及び前記ゲート絶縁膜を含む前記半導体基板に対してアニール工程を施す段階と、
前記アクティブ領域で前記非晶質シリコン膜上にゲートを形成する段階と
を含む半導体素子の形成方法。
【請求項１８】
前記ゲートは、フルシリサイドゲートであることを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項１９】
前記ゲートは、ＴａＮ、ＴｉＮ、ＨｆＮ及びＬａで構成されるグループの中から選択された金属ゲートを含むことを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項２０】
前記高誘電定数物質は、金属酸化物を含むことを特徴とする請求項１７に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、特に、高誘電定数の物質からなるゲート絶縁膜を備えた半導体素子及びそのゲート形成方法に関する。
【背景技術】
【０００２】
近年、半導体素子の高集積化やＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）フィーチャーサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）の減少に伴い、ゲートの長さとその下に形成されるチャネルの長さも短くなっている。そのため、ゲートとチャネルとの間におけるキャパシタンスを増加させ、トランジスタの動作特性を向上させるために、ゲート絶縁膜の厚さも薄く形成する必要がある。
【０００３】
しかしながら、これまで代表的に用いられてきたシリコン酸化膜又はシリコン酸化窒化膜で構成されるゲート絶縁膜は、その厚さが縮小されることにより、電気的な性質において物理的な限界に直面するようになり、ゲート絶縁膜の信頼性を確保し難くなる。従って、シリコン酸化膜又はシリコン酸化窒化膜でゲート絶縁膜を構成する場合には、これらの厚さを縮小するのに限界がある。
【０００４】
前記のような問題を克服するために、既存のシリコン酸化膜又はシリコン酸化窒化膜に替えて、薄い等価酸化膜厚（ｔｈｉｎ ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ（ＥＯＴ））を維持しながら、ゲート電極とチャネル領域との間の漏れ電流を減少させることができる高誘電定数（ｈｉｇｈ−ｋ）を有する物質からなる高誘電膜についての研究が活発に行われている。しかしながら、ＭＯＳＦＥＴ半導体素子のゲート絶縁膜として高誘電膜を用いる場合、多数のバルクトラップと半導体基板とゲート絶縁膜とのインターフェースにおけるインターフェーストラップにより、ゲート誘電膜下の半導体基板に形成されるチャネル領域で電子移動度が減少する。また、既存のシリコン酸化膜又はシリコン酸化窒化膜で構成されるゲート絶縁膜に比べて限界電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ、Ｖｔ）値が異常に高くなるという問題点がある。
【０００５】
このような問題を克服し、ポリシリコンで形成されるゲートが適用された素子で発生する不具合であるポリ空乏効果（ｐｏｌｙ ｄｅｐｌｅｔｉｏｎ ｅｆｆｅｃｔ）を低減させるために、完全シリサイド化（ＦＵＳＩ：Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）ゲート及びメタルゲートを適用したＭＯＳＦＥＴ素子の構造が開発された。
【０００６】
図１Ａ〜図１Ｃは、従来技術による半導体素子のゲートの形成過程を示す工程断面図である。
【０００７】
図１Ａに示すように、アクティブ領域を画定するための素子分離膜１００が形成されている半導体基板１０２を用意する。このとき、半導体基板１０２はシリコン基板又はＳＯＩ基板であり、Ｐ型又はＮ型不純物がドーピングされている。
【０００８】
その後、図１Ｂに示すように、半導体基板１０２上に高誘電定数を有する物質、例えば、ＨｆＯ２を蒸着して、ゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、アクティブ領域上にのみ形成される。
【０００９】
このように、半導体基板１０２上に高誘電定数を有する物質、例えば、ＨｆＯ２を用いてゲート絶縁膜１０４を形成する場合、半導体基板のシリコンＳｉとＨｆＯ２が反応して誘電率の低い絶縁膜が発生し、これにより、ゲート絶縁膜の等価酸化膜厚（ＥＯＴ）が増加し、キャリアの移動速度が減少して半導体素子の特性を低下させるという問題点がある。
【００１０】
このような問題を解決するため、ゲートを形成する前にアニール工程を施すことで、半導体基板１０２のシリコンＳｉとＨｆＯ２が反応して誘電率の低い絶縁膜が形成されることを防止できる。
【００１１】
その後、図１Ｃに示すように、結果物上に伝導性物質、例えば、金属又はシリサイドを用いて金属又はシリサイドゲート１０６を形成する。
【００１２】
しかしながら、前記のように、シリサイド又は金属ゲート１０６を適用したＭＯＳＦＥＴにＨｆＯ２系の高誘電定数を有する物質を用いてゲート絶縁膜１０４を形成する場合、ＨｆＯ２のような高誘電定数を有する物質とポリシリコンとの界面におけるＨｆ−Ｓｉ結合によるフェルミ準位ピニング（ｆｅｒｍｉ−ｌｅｖｅｌ ｐｉｎｎｉｎｇ）現象により限界電圧（Ｖｔ）が増加して素子の特性を悪化させるという問題点がある。
【００１３】
即ち、高誘電定数を有する物質であるＨｆＯ２の内部トラップサイト（ｔｒａｐ ｓｉｔｅ）により金属又はシリサイドゲート１０６の仕事関数が変化するため、半導体素子の性能が悪化するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記事情に鑑みてなされたものであって、その目的は、高誘電定数を有する物質からなるゲート絶縁膜を有する半導体素子及びそのゲート形成方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するために、本発明による半導体素子のゲート形成方法は、素子分離膜によりアクティブ領域が画定されている半導体基板を提供する段階と、前記アクティブ領域上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にキャッピング膜を形成する段階と、前記キャッピング膜及び前記ゲート絶縁膜を有する半導体基板に対してアニール工程を施す段階と、前記アクティブ領域の一部にゲートを形成する段階とを含む。
【００１６】
また、本発明による半導体素子は、素子分離膜によりアクティブ領域が画定されている半導体基板と、前記アクティブ領域上に形成されているアニールされたゲート絶縁膜と、前記アニールされたゲート絶縁膜上に形成されているアニールされたキャッピング膜と、前記アクティブ領域で前記アニールされたキャッピング膜上に形成されているゲートとを備える。
【００１７】
更に、本発明による半導体素子製造の形成方法は、半導体基板上にゲート絶縁膜及び非晶質シリコン膜を順次形成する段階、前記ゲート絶縁膜は前記半導体基板のアクティブ領域で形成され、高誘電定数の物質で形成され、前記非晶質シリコン膜及び前記ゲート絶縁膜を含む前記半導体基板に対してアニール工程を施す段階と、前記アクティブ領域で前記非晶質シリコン膜上にゲートを形成する段階とを含む。
【発明の効果】
【００１８】
本発明によれば、高誘電定数を有する物質であるゲート絶縁膜を形成した後、非結晶シリコンを用いてキャッピング膜を形成することで、ゲート絶縁膜と後で形成されるゲート物質の間の反応を抑止させてゲートの仕事関数が変わる現象を抑えられるだけでなく、低誘電定数を有する絶縁体が生成されることを防止でき、半導体素子の性能を向上させることができるという効果を奏する。
【００１９】
また、本発明は、高誘電定数を有するゲート絶縁膜とキャッピング膜を形成した後、フッ素ガス雰囲気でアニール工程を施すことで、ゲート絶縁膜内部のトラップサイトを防げるという効果がある。
【００２０】
更に、本発明は、金属又はフルシリサイドゲートを形成することで、等価酸化膜厚（ＥＯＴ）を効果的に低減できる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照しつつ、本発明の好適な実施形態による半導体素子におけるゲートの形成過程について詳細に説明する。
【００２２】
図２Ａ〜図２Ｅは、本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【００２３】
図２Ａに示すように、素子分離膜２０２によりアクティブ領域が画定されている半導体基板２００を用意する。このとき、半導体基板２００はシリコン基板又はＳＯＩ基板であり、Ｐ型又はＮ型不純物がドーピングされているか、Ｐ型及びＮ型ウェルが形成されている。
【００２４】
その後、図２Ｂに示すように、金属酸化物のような高誘電定数を有する物質を用いてゲート絶縁膜２０４を半導体基板２００のアクティブ領域上に形成する。金属酸化物を含むゲート絶縁膜２０４は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程により形成される。高誘電定数を有する金属酸化物の例としては、タンタル酸化物（Ｔａ２Ｏ５）、チタン酸化物（ＴｉＯ２）、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、窒化アルミニウム酸化物（ＡｌｘＯｙＮｚ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、イットリウム酸化物（Ｙ２Ｏ３）、ニオビウム酸化物（Ｎｂ２Ｏ５）、セシウム酸化物（ＣｅＯ２）、インジウム酸化物（ＩｎＯ２）又はランタン酸化物（ＬａＯ２）などが挙げられる。これらの金属酸化物は単一或いは２つ以上を組み合わせせて用いることもできる。
【００２５】
その後、図２Ｃに示すように、ゲート絶縁膜２０４の上部に薄膜のキャッピング膜２０６を形成する。前記キャッピング膜２０６は、非結晶シリコンを用いて２ｎｍ〜５ｎｍの厚さで形成され、化学気相成長（ＣＶＤ）工程、物理気相成長（ＰＶＤ）又はスパッタ工程などの方法で形成される。
【００２６】
このように、高誘電定数を有する物質であるゲート絶縁膜２０４を形成した後、非結晶シリコンを用いてキャッピング膜２０６を形成することで、ゲート絶縁膜２０４と後で形成されるゲート物質の間の反応が抑止されてゲートの仕事関数が変わる現象を防止できる。
【００２７】
その後、図２Ｄに示すように、図２Ｃの結果物上にアニール工程を施す。このとき、アニール工程は、フッ素（フローリン、Ｆ）ガス又はフッ素ガスが含有された混合ガスの雰囲気で、３５０℃〜７５０℃の温度で行われる。
【００２８】
前述したようなアニール工程を施すことで、ゲート絶縁膜２０４である高誘電定数を有する物質の内部で発生するトラップサイトを防ぐことができる。
【００２９】
その後、図２Ｅに示すように、アクティブ領域上に金属又はフルシリサイドゲート２０８を形成する。前記ゲート２０８は、ＴａＮ、ＴｉＮ、ＨｆＮ又はＬａ金属のいずれか１つを用いて形成される。
【００３０】
このように、金属又はフルシリサイドゲート２０８を形成することで、等価酸化膜厚（ＥＯＴ）を低減できる。
【００３１】
本発明の実施形態によれば、高誘電定数を有する物質を用いてゲート絶縁膜２０４を形成し、非結晶シリコンを用いてキャッピング膜２０６をゲート絶縁膜２０４上に形成した後、アニール工程を施す。従って、低誘電定数を有する絶縁物質が生成される現象を防止できるだけでなく、フェルミ準位ピニング現象が引き起こされることを防止できる。
【００３２】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３３】
【図１Ａ】従来技術による半導体素子のゲートの形成過程を示す断面図である。
【図１Ｂ】従来技術による半導体素子のゲートの形成過程を示す断面図である。
【図１Ｃ】従来技術による半導体素子のゲートの形成過程を示す断面図である。
【図２Ａ】本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【図２Ｂ】本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【図２Ｃ】本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【図２Ｄ】本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【図２Ｅ】本発明の実施形態による半導体素子のゲートの形成過程を示す断面図である。
【符号の説明】
【００３４】
２００  半導体基板、  ２０２  素子分離膜、  ２０４  ゲート絶縁膜、  ２０６  キャッピング膜、  ２０８  フルシリサイドゲート。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
2008311661.tif 000007
【図２Ｃ】
2008311661.tif 000008
【図２Ｄ】
2008311661.tif 000009
【図２Ｅ】
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