(57)【要約】【課題】要求性能が低い製品に搭載される場合であっても、高い周波数で動作するために設けられたレジスタスライス（記憶手段）の有効活用を実現する。【解決手段】ポイント・トゥ・ポイント通信を行うマスタデバイス７−２とスレーブデバイス７−３との間で通信される信号を記憶するレジスタスライス７−４を具備するオンチップバスシステムにおいて、マスタデバイス７−２とスレーブデバイス７−３との通信経路であって、レジスタスライス７−４を経由する経路及びレジスタスライス７−４を経由しない経路のうちの何れかの経路を選択する経路選択手段（７−５〜７−１０）と、当該経路選択手段でレジスタスライス７−４を経由しない経路が選択された際に、送信先へ信号の転送が行えない場合、レジスタスライス７−４を経由する経路で当該信号の転送を行う制御をする経路選択信号生成回路を設ける。【選択図】図７
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【特許請求の範囲】
【請求項１】
ポイント・トゥ・ポイント通信を行うマスタデバイスとスレーブデバイスとを各々少なくとも１つ以上有して構成されているオンチップバスシステムであって、
前記マスタデバイスと前記スレーブデバイスとの間で通信される信号を記憶する記憶手段と、
前記マスタデバイスと前記スレーブデバイスとの通信経路であって、前記記憶手段を経由する経路及び前記記憶手段を経由しない経路のうちの何れかの経路を選択する経路選択手段と、
前記経路選択手段で前記記憶手段を経由しない経路が選択された際に、送信先へ信号の転送が行えない場合、前記記憶手段を経由する経路で当該信号の転送を行う制御をする制御手段と
を有することを特徴とするオンチップバスシステム。
【請求項２】
前記記憶手段は、レジスタスライスであることを特徴とする請求項１に記載のオンチップバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポイント・トゥ・ポイント通信を行うマスタデバイスとスレーブデバイスとを各々少なくとも１つ以上有して構成されているオンチップバスシステムに関する。
【背景技術】
【０００２】
近年、ＵＳＢ１．１からＵＳＢ２．０へ、あるいはＰＣＩからＰＣＩ−Ｅｘｐｒｅｓｓへといった具合に、高スループットを必要とするＩＰコアが急増している。それに伴い、高速なスループット転送を可能とするオンチップバスシステムの需要が急速に高まっている（例えば、特許文献１参照）。
【０００３】
２００３年６月にＡＲＭ社が次世代オンチップバス規格として、ＡＭＢＡ３．０のＡＸＩ（Advanced eXtensible Interface）プロトコルを発表し、注目を集めている。このＡＸＩでは、従来のＡＨＢ（Advanced High-performance Bus）には無かったチャネルという概念を導入している。そして、ＡＸＩでは、チャネルによる転送を行うことでアドレスフェーズとデータフェーズの独立転送方式やアウトオブオーダ転送方式をサポートし、データ転送のスループットを上げるよう考慮されている。
【０００４】
ここでチャネルとは、図１に示すように、マスタデバイス１−１とスレーブデバイス１−２が、それぞれｖａｌｉｄ１−３とｒｅａｄｙ１−４という信号を用いてｄａｔａ１−５を２線ハンドシェークで転送する一連の転送経路として定義される。ｄａｔａ１−５の転送元がｖａｌｉｄ１−３を出力し、その転送先がｒｅａｄｙ１−４を出力する。ｄａｔａ１−５の転送は、ｖａｌｉｄ１−３とｒｅａｄｙ１−４が共にアサートされたサイクルで行われる。
【０００５】
ＡＸＩでは、図２に示すように、ａｄｄｒｅｓｓ２−３、ｗｒｉｔｅ＿ｄａｔａ２−５、ｒｅａｄ＿ｄａｔａ２−４及びｗｒｉｔｅ＿ｒｅｓｐｏｎｓｅ２−６の４つのチャネルを用いて、マスタデバイス２−１とスレーブデバイス２−２との間でデータ転送を行う。
【０００６】
従って、アドレスチャネルとデータチャネルを独立に転送することができるので、アドレス処理を次々と発行することが可能となり、バスを有効に活用できる。さらに、アウトオブオーダをサポートすることで、レイテンシが小さいスレーブデバイスからのデータを先に返すことが可能となる。このようなことから、ＡＸＩでは、バスの利用効率の向上が期待できる。
【０００７】
その一方で、ＬＳＩ内部に複数のＣＰＵ、メモリやＩ／Ｏを有するシステムが一般的になってきており、これらのデバイスを相互接続する必要がある。しかしながら、複数のマスタデバイス、スレーブデバイスがＬＳＩ内部に均等に配置配線されるとも限らない。この場合、いくつかの接続網、特にアドレスやデータのような高負荷のバスについては、期待する動作周波数では動作不可能なパスとなってしまうことがレイアウト工程の段階で判明することが考えられる。
【０００８】
このような場合、タイミングを満たさないパスに対してレイアウトを何度もやり直して、期待する周波数でのタイミング保証を行うことに時間と労力を費やしてしまうことになっていた。また、最悪の結果として、動作周波数を低下させて動作させることや、チップサイズを大きくすることを余儀なくされることもあった。
【０００９】
【特許文献１】特開２００６−１６４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、このような問題を解決するために、クリティカルパスであるマスタデバイスとスレーブデバイスとの間の信号群にレジスタを挿入してパスを分割することで、レジスタ−レジスタ間の遅延量を減少させる方法がある。
【００１１】
ＡＸＩのようなpoint-to-point（ポイント・トゥ・ポイント）通信接続の場合、２線ハンドシェイクでプロトコルが規定されており、また、そのハンドシェイクで受け渡す情報の流れが単一方向であるため、比較的レジスタの挿入が容易である。ＡＸＩでは、この方式をレジスタスライスと呼んでいる。
【００１２】
図３は、図２のオンチップバスシステムのポイント・トゥ・ポイント通信接続に対してレジスタスライスを挿入した接続例を示す模式図である。図３の例では、アドレスチャネル（ａｄｄｒｅｓｓ２−３）とリードデータチャネル（ｒｅａｄ＿ｄａｔａ２−４）に、それぞれ、レジスタスライス３−１及び３−２を一段挿入してパスを分離している。
【００１３】
この図３に示す構成により、マスタデバイス２−１における、アドレス発行からリードデータの取り込みまでのレイテンシが２サイクル分だけ大きくなるが、最大で２倍の周波数での動作が可能となる。しかしながら、動作周波数が上がるからといって一律に性能が向上するわけではなく、スループットと増加するレイテンシとの関係次第では、逆に性能を落としてしまうこともあり得る。
【００１４】
図２に示すオンチップバスシステムのポイント・トゥ・ポイント通信接続において、３２ビットデータバスでバースト転送を行った場合の動作周波数に対する平均転送速度を、図４及び図５に示す。ここで、図４は、１６バースト転送を行った場合のものであり、図５は、４バースト転送を行った場合のものである。
【００１５】
レジスタスライスを挿入した場合と挿入していない場合とでは、レイテンシの違いが平均転送速度の違いとして現れる。例えば、図４の１６バースト転送の場合、４８０ＭＢｙｔｅ／ｓの転送速度を得るためには、レジスタスライス無しでは１２０ＭＨｚでの動作で実現できるのに対し、レジスタスライス有りでは少なくとも約１３５ＭＨｚ以上の周波数で動作させなければならない。ここで、レジスタスライス無しの場合の１６バースト転送に要するサイクル数は１６サイクルとし、レジスタスライス有りの場合では＋２サイクルのレイテンシ増加により１８サイクルとしている。
【００１６】
また、図５の４バースト転送の場合、４８０ＭＢｙｔｅ／ｓの転送速度を得るためには、レジスタスライス無しでは１２０ＭＨｚでの動作で実現できるのに対し、レジスタスライス有りでは少なくとも約１９５ＭＨｚ以上の周波数で動作させなければならない。これにより、サポートするバースト長が小さくなるほど、レジスタスライスを挿入した場合の動作周波数に対する要求は、大きくなってしまう。
【００１７】
上記の結果から、レイアウト段階で目標周波数でのタイミング収束が困難なことが発覚した場合、レジスタスライスを挿入することで目標周波数を満足することができたとしても、その目標周波数はレジスタスライスを挿入する前の性能に対するものであって、レジスタスライス挿入後ではレイテンシ増加に伴って性能を満たせなくなることが有り得る。この場合、選択可能な周波数候補の中から、さらに高い周波数を選択して性能を満足させる必要がある。
【００１８】
開発したＬＳＩを製品仕様に応じてローエンドからハイエンドの機種までプラットフォーム展開する場合、要求性能が低い製品においては、高い周波数で動作させるよりもむしろ低い周波数で動作させる方が消費電力を抑えられるメリットがある。ただし、単純にレジスタスライスを挿入したＬＳＩに対してクロック周波数を低くするだけでは、レイテンシの増加に伴い性能が満たせない場合が考えられる。
【００１９】
このため、低い周波数で動作させる場合には、図６に示す従来例に係るオンチップバスシステムのように、高い周波数で動作させるために挿入されたレジスタスライス６−４をバイパスする経路を使用し、低レイテンシで動作させる。図６において、６−５〜６−１０は、レジスタスライス６−４を経由する経路とレジスタスライス６−４をバイパスする経路を選択するためのＭＵＸ及びＤＥＭＵＸである。具体的に、６−５はｖａｌｉｄ信号用のＤＥＭＵＸであり、６−８はｖａｌｉｄ信号用のＭＵＸである。また、６−６はａｄｄｒｅｓｓ信号用のＤＥＭＵＸであり、６−９はａｄｄｒｅｓｓ信号用のＭＵＸである。また、６−７はｒｅａｄｙ信号用のＭＵＸであり、６−１０はｒｅａｄｙ信号用のＤＥＭＵＸである。
【００２０】
従来のオンチップバスシステムでは、開発したＬＳＩを製品仕様に応じてローエンドからハイエンドの機種までプラットフォーム展開する場合、要求性能が低い製品においては、レジスタスライスをバイパスする経路を選択するように動作する。そしてこの場合、消費電力を抑えるため低い周波数で動作することになる。しかしながら、従来のオンチップバスシステムには、高い周波数で動作させるためのレジスタスライス６−４が設けられているが、要求性能が低い製品に搭載される場合には、当該レジスタスライスはバイパスされ、使用されることはなかった。
【００２１】
本発明は上述の問題点にかんがみてなされたものであり、要求性能が低い製品に搭載される場合であっても、高い周波数で動作するために設けられたレジスタスライス（記憶手段）の有効活用を実現するオンチップバスシステムを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は上述した目的を達成するために、ポイント・トゥ・ポイント通信を行うマスタデバイスとスレーブデバイスとを各々少なくとも１つ以上有して構成されているオンチップバスシステムであって、前記マスタデバイスと前記スレーブデバイスとの間で通信される信号を記憶する記憶手段と、前記マスタデバイスと前記スレーブデバイスとの通信経路であって、前記記憶手段を経由する経路及び前記記憶手段を経由しない経路のうちの何れかの経路を選択する経路選択手段と、前記経路選択手段で前記記憶手段を経由しない経路が選択された際に、送信先へ信号の転送が行えない場合、前記記憶手段を経由する経路で当該信号の転送を行う制御をする制御手段とを有するオンチップバスシステム等を提供する。
【発明の効果】
【００２３】
本発明によれば、要求性能が低い製品に搭載される場合であっても、高い周波数で動作するために設けられたレジスタスライス（記憶手段）の有効活用を実現することができる。
【００２４】
具体的には、記憶手段を経由しない（バイパスする）経路の選択時において、送信先へ信号の転送が行えない場合、バイパスする記憶手段へ当該信号の転送を行い、当該記憶手段を緩衝バッファとして利用する。これにより、例えば、マスタデバイスを効率的に動作させることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【００２６】
図７は、本発明の実施形態に係るオンチップバスシステムの概略構成の一例を示す図である。本実施形態のオンチップバスシステムは、ＬＳＩ内部にマスタデバイス７−２とスレーブデバイス７−３とを各々少なくとも１つ以上有して構成されており、それぞれがポイント・トゥ・ポイント通信可能に相互接続されている。
【００２７】
マスタデバイス７−２とスレーブデバイス７−３とを繋ぐプロトコルは共通であり、背景技術で説明したようなｖａｌｉｄ（１−３）、ｄａｔａ（１−５）、ｒｅａｄｙ（１−４）のシンプルなプロトコルで構成されている。そして、これらのプロトコルにより、図２に示すアドレス（ａｄｄｒｅｓｓ２−３）、ライトデータ（ｗｒｉｔｅ＿ｄａｔａ２−５）、リードデータ（ｒｅａｄ＿ｄａｔａ２−４）、ライトレスポンス（ｗｒｉｔｅ＿ｒｅｓｐｏｎｓｅ２−６）の４種類の情報を通信している。
【００２８】
ここで、以下のような要求性能の異なる製品を、本実施形態のオンチップバスシステムにおける１つのＬＳＩでカバーすると仮定する。
製品Ａ：動作周波数 １６０ＭＨｚ（ハイエンド向け）
製品Ｂ：動作周波数 １２０ＭＨｚ（ローエンド向け）
【００２９】
各デバイスがＬＳＩ内部でどのように配置されるかは、他の機能モジュールや外部ピンとの関係などの様々な要因に依存するため、均等に配置されることは少ない。レイアウト結果、マスタデバイス７−２とスレーブデバイス７−３との間のアドレスチャネル２−３のパス遅延が７．８ｎｓであったとする。このパスに関しては、１２０ＭＨｚでは動作可能であるが、１６０ＭＨｚ以上では動作不可能となる。この場合、製品Ａにおいては、１６０ＭＨｚでは目標性能に達しないものとし、それ以外のパスについては、すべて１６０ＭＨｚでのタイミング保証はできているものとする。
【００３０】
よって、このパスに１段のレジスタスライス（ダブルバッファ）７−４を挿入し、１６０ＭＨｚでの動作を可能にする。同時に、このレジスタスライス７−４を経由するパスと、レジスタスライス７−４をバイパスするパスとを選択するための経路選択信号を生成する経路選択信号生成回路７−１１を構成する。この経路選択信号生成回路７−１１で選択される経路は、図８に示すテーブルに従って選択される。
【００３１】
図７では、タイミングを満たさずにレジスタスライス７−４を挿入したアドレス（ａｄｄｒｅｓｓ）チャネル２−３についてのみ記載している。また、図７では、ｖａｌｉｄ（１−３）及びｒｅａｄｙ（１−４）のプロトコルについてのみ記載している。
【００３２】
７−５〜７−１０は、レジスタスライス７−４を経由する経路とレジスタスライス７−４をバイパスする経路を選択するためのＭＵＸ及びＤＥＭＵＸである。具体的に、７−５はｖａｌｉｄ信号用のＤＥＭＵＸであり、７−８はｖａｌｉｄ信号用のＭＵＸである。また、７−６はａｄｄｒｅｓｓ信号用のＤＥＭＵＸであり、７−９はａｄｄｒｅｓｓ信号用のＭＵＸである。また、７−７はｒｅａｄｙ信号用のＭＵＸであり、７−１０はｒｅａｄｙ信号用のＤＥＭＵＸである。
【００３３】
経路選択信号生成回路７−１１は、バイパス選択信号７−１、スレーブデバイス７−３から出力されるｒｅａｄｙ信号、レジスタスライス７−４から出力されるｖａｌｉｄ信号を入力し、これらの信号に基づき出力信号を出力する。各ＭＵＸ及びＤＥＭＵＸ（７−５〜７−１０）は、経路選択信号生成回路７−１１からの出力信号により、レジスタスライス７−４を経由する経路とレジスタスライス７−４をバイパスする経路を選択する。
【００３４】
次に、本実施形態に係るオンチップバスシステムの動作について説明する。
ハイエンド向け製品に搭載されるＬＳＩにおいては、図８に示すように、バイパス選択信号７−１は０となる。この場合、図８に示すように、経路選択信号生成回路７−１１は、各ＭＵＸ及びＤＥＭＵＸ７−５〜７−１０に対して、レジスタスライス７−４を経由する経路を選択させる経路選択信号を出力する。マスタデバイス７−２がアドレスを発行する場合、アドレス発行と同時にｖａｌｉｄ信号をアサートする。
【００３５】
ハイエンド向け製品では、常にレジスタスライス７−４を経由する経路が選択されるため、マスタデバイス７−２は、アドレス及びｖａｌｉｄ信号をレジスタスライス７−４へ出力し、レジスタスライス７−４はスレーブデバイス７−３へ出力する。
【００３６】
また、ｒｅａｄｙ信号はスレーブデバイス７−３からレジスタスライス７−４へ出力され、レジスタスライス７−４からマスタデバイス７−２へ出力される。転送は、ｖａｌｉｄ信号とｒｅａｄｙ信号が共にアサートされたサイクルで行われる。
【００３７】
一方、ローエンド向け製品に搭載されるＬＳＩにおいては、図８に示すように、バイパス選択信号７−１は１となる。この場合、図８に示すように、経路選択信号生成回路７−１１は、スレーブデバイス７−３から出力されるｒｅａｄｙ信号とレジスタスライス７−４から出力されるｖａｌｉｄ信号に応じて各ＭＵＸ及びＤＥＭＵＸ７−５〜７−１０に経路選択信号を出力する。
【００３８】
以下に、マスタデバイス７−２が最初にアドレス（ａｄｄｒｅｓｓ２−３）を発行する際、スレーブデバイス７−３から出力されるｒｅａｄｙ信号が１（転送可）の場合の動作を説明する。
【００３９】
初期状態においてレジスタスライス７−４は、転送すべきアドレスを保持していないため、出力するｖａｌｉｄ信号は０となる。よって、図８より、経路選択信号生成回路７−１１は、ＭＵＸ及びＤＥＭＵＸ７−５〜７−１０に対して、レジスタスライス７−４をバイパスする経路を選択させる経路選択信号を出力する。これにより、マスタデバイス７−２は、レジスタスライス７−４をバイパスし、スレーブデバイス７−３に直接転送を行う。
【００４０】
次に、マスタデバイス７−２がアドレス（ａｄｄｒｅｓｓ２−３）を発行する際、スレーブデバイス７−３から出力されるｒｅａｄｙ信号が０（転送不可）の場合の動作を説明する。
【００４１】
図６に示す従来例では、バイパス選択信号６−１によりレジスタスライス６−４をバイパスする経路を選択した場合、スレーブデバイス６−３から出力されるｒｅａｄｙ信号が１になるまで、マスタデバイス６−２は次の転送を開始することができなかった。そのため、マスタデバイス６−２が効率的に動作することができなかった。
【００４２】
しかしながら、本実施形態においては、レジスタスライス７−４をバイパスする経路を選択している場合においても、スレーブデバイス７−３からのｒｅａｄｙ信号が０であると、経路選択信号生成回路７−１１は、ＭＵＸ及びＤＥＭＵＸ７−５〜７−１０に対して、レジスタスライス７−４を経由する経路を選択させる経路選択信号を出力する。これにより、上述した場合においても、マスタデバイス７−２は、レジスタスライス７−４に転送を行うことが可能になり、マスタデバイス７−２が次の作業に進むことができ、効率的に動作を行うことが可能である。
【００４３】
図９は、図７に示す本実施形態に係るオンチップバスシステムと、図６に示す従来例に係るオンチップバスシステムにおいて、レジスタスライスをバイパスする経路の選択時の動作を示すタイミングチャートである。
【００４４】
図９（ａ）に本実施形態に係るオンチップバスシステムのレジスタスライスをバイパスする経路の選択時の動作を示し、図９（ｂ）に従来例に係るオンチップバスシステムのレジスタスライスをバイパスする経路の選択時の動作を示している。
【００４５】
図９（ａ）には、クロック生成器によるクロック信号（ＣＬＫ）、経路選択信号生成回路７−１１による経路選択信号、図７の各Ａ〜Ｅ地点におけるｖａｌｉｄ（１−３）、ａｄｄｒｅｓｓ（２−３）及びｒｅａｄｙ（１−４）の各信号を示している。図９（ｂ）には、クロック生成器によるクロック信号（ＣＬＫ）、図６の各Ａ〜Ｅ地点におけるｖａｌｉｄ（１−３）、ａｄｄｒｅｓｓ（２−３）及びｒｅａｄｙ（１−４）の各信号を示している。
【００４６】
最後に、スレーブデバイス７−３がビジー状態から通常状態に遷移した場合の動作を説明する。
【００４７】
スレーブデバイス７−３がビジー状態中、レジスタスライス７−４をバイパスする経路でマスタデバイス７−２からレジスタスライス７−４へアドレス（ａｄｄｒｅｓｓ２−３）が転送され、マスタデバイス７−２が次のアドレスをレジスタスライス７−４へ転送しようとしている状況を考える。
【００４８】
この状況でスレーブデバイス７−３がビジー状態から通常状態に遷移すると、経路選択信号生成回路７−１１は、ＭＵＸ及びＤＥＭＵＸ（７−５〜７−１０）に対して、レジスタスライス７−４をバイパスする経路を選択させる経路選択信号を出力する。これによって、マスタデバイス７−２から発行されるアドレスは転送されるが、レジスタスライス７−４に存在するアドレスは転送されない。
【００４９】
レジスタスライス７−４にアドレスが存在する場合は、スレーブデバイス７−３からのｒｅａｄｙ信号が１であっても、レジスタスライス７−４をバイパスする経路を選択する必要がある。本実施形態では、経路選択信号生成回路７−１１にレジスタスライス７−４からのｖａｌｉｄ信号が入力されるようになっている。そして、レジスタスライス７−４に転送すべきアドレスが存在する場合は、図８に示すように、経路選択信号生成回路７−１１は、レジスタスライス７−４をバイパスする経路を選択させる経路選択信号を出力するようになっている。
【００５０】
以上、本発明について上述した実施形態を適用して説明を行ってきたが、本発明は当該実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【００５１】
前述した本実施形態に係るオンチップバスシステムを構成する図７の各手段、並びにオンチップバスシステムによる制御方法の各ステップは、コンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【００５２】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体を用いることができる。また、この際の通信媒体としては、光ファイバ等の有線回線や無線回線などが挙げられる。
【００５３】
また、コンピュータが供給されたプログラムを実行することにより本実施形態に係るオンチップバスシステムの機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して本実施形態に係るオンチップバスシステムの機能が実現される場合や、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本実施形態に係るオンチップバスシステムの機能が実現される場合も、かかるプログラムは本発明に含まれる。
【図面の簡単な説明】
【００５４】
【図１】ＡＸＩ（Advanced eXtensible Interface）におけるチャネルの定義を示す模式図である。
【図２】ＡＸＩにおけるオンチップバスシステムにおいて、各チャネルの構成を示す模式図である。
【図３】図２のオンチップバスシステムのポイント・トゥ・ポイント通信接続に対してレジスタスライスを挿入した接続例を示す模式図である。
【図４】図２に示すオンチップバスシステムのポイント・トゥ・ポイント通信接続において、３２ビットデータバスで１６バースト転送を行った場合の動作周波数に対する平均転送速度を示す特性図である。
【図５】図２に示すオンチップバスシステムのポイント・トゥ・ポイント通信接続において、３２ビットデータバスで４バースト転送を行った場合の動作周波数に対する平均転送速度を示す特性図である。
【図６】従来例に係るオンチップバスシステムの概略構成の一例を示す図である。
【図７】本発明の実施形態に係るオンチップバスシステムの概略構成の一例を示す図である。
【図８】経路選択信号生成回路において経路を選択する際に用いるテーブルの一例を示す図である。
【図９】図７に示す本実施形態に係るオンチップバスシステムと、図６に示す従来例に係るオンチップバスシステムにおいて、レジスタスライスをバイパスする経路の選択時の動作を示すタイミングチャートである。
【符号の説明】
【００５５】
１−１  マスタデバイス
１−２  スレーブデバイス
１−３  ｖａｌｉｄ信号
１−４  ｒｅａｄｙ信号
１−５  ｄａｔａ信号
２−１  マスタデバイス
２−２  スレーブデバイス
２−３  アドレスチャネル
２−４  リードデータチャネル
２−５  ライトデータチャネル
２−６  ライトレスポンスチャネル
３−１  アドレスチャネル用レジスタスライス
３−２  リードデータチャネル用レジスタスライス
６−１  バイパス選択信号
６−２  マスタデバイス
６−３  スレーブデバイス
６−４  レジスタスライス
６−５  ｖａｌｉｄ信号用のＤＥＭＵＸ
６−６  ａｄｄｒｅｓｓ信号用のＤＥＭＵＸ
６−７  ｒｅａｄｙ信号用のＭＵＸ
６−８  ｖａｌｉｄ信号用のＭＵＸ
６−９  ａｄｄｒｅｓｓ信号用のＭＵＸ
６−１０  ｒｅａｄｙ信号用のＤＥＭＵＸ
７−１  バイパス選択信号
７−２  マスタデバイス
７−３  スレーブデバイス
７−４  レジスタスライス
７−５  ｖａｌｉｄ信号用のＤＥＭＵＸ
７−６  ａｄｄｒｅｓｓ信号用のＤＥＭＵＸ
７−７  ｒｅａｄｙ信号用のＭＵＸ
７−８  ｖａｌｉｄ信号用のＭＵＸ
７−９  ａｄｄｒｅｓｓ信号用のＭＵＸ
７−１０  ｒｅａｄｙ信号用のＤＥＭＵＸ
７−１１  経路選択信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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