(57)【要約】【課題】  画素の微細化に伴うＳ／Ｎの悪化が抑制され、選択トランジスタのオフ特性を向上することができる固体撮像素子の提供。【解決手段】  増幅トランジスタ２０５と隣接した選択トランジスタ２０６を有する固体撮像素子において、増幅トランジスタ２０５の第１ウェル領域２ａと選択トランジスタ２０６の第２ウェル領域２ｂとの間には層間絶縁層７が設けられ、第１ウェル領域２ａの不純物濃度よりも第２ウィル領域２ｂの不純物濃度が高い。【選択図】  図３
2008016612.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、光電変換を行う光電変換画素が複数配置された撮像領域
と、
前記撮像領域から出力された信号電荷の雑音を除去するＣＤＳ回路と、を備え、
前記光電変換画素は、
光電変換を行う光電変換素子と、
前記光電変換素子に接続された転送トランジスタと、
前記転送トランジスタに接続されたリセットトランジスタ及び増幅トランジスタと、
前記増幅トランジスタに直列接続された選択トランジスタと、を備え、
前記増幅トランジスタは、
前記半導体基板内に設けられた第１導電型の第１ウェル領域と、
前記第１ウェル領域内に設けられた第２導電型の第１ソース領域及び第１ドレイン領域
と、
前記第１ウェル領域内の前記第１ソース領域と前記第１ドレイン領域との間に設けられ
、前記第１ソース領域及び前記第１ドレイン領域よりも不純物濃度が低い第２導電型の第
１チャネル不純物領域と、
少なくとも前記第１チャネル不純物領域上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記第１チャネル不純物領域上に設けられた第１ゲート
電極と、を備え、
前記選択トランジスタは、
前記半導体基板内に設けられた第１導電型の第２ウェル領域と、
前記第２ウェル領域内に設けられた第２導電型の第２ソース領域及び第２ドレイン領域
と、
前記第２ウェル領域内の前記第２ソース領域と前記第２ドレイン領域との間に設けられ
た第１導電型のチャネル領域と、
少なくとも前記チャネル領域上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記チャネル領域上に設けられた第２ゲート電極と、を
備え、
前記第１ウェル領域と前記第２ウェル領域との間の前記半導体基板内には絶縁層が設け
られ、前記絶縁層上には、前記第１ソース領域と前記第２ドレイン領域とを電気的に接続
する接続部が設けられ、前記第１ウェル領域の不純物濃度よりも前記第２ウィル領域の不
純物濃度が高いことを特徴とする固体撮像素子。
【請求項２】
前記選択トランジスタ及び前記ＣＤＳ回路に接続された負荷トランジスタとを備え、
前記負荷トランジスタは、
前記半導体基板内に設けられた第１導電型の第３ウェル領域と、
前記第３ウェル領域内に設けられた第２導電型の第３ソース領域及び第３ドレイン領域
と、
前記第３ウェル領域内の前記第３ソース領域と前記第３ドレイン領域との間に設けられ
、前記第３ソース領域及び前記第３ドレイン領域よりも不純物濃度が低い第２チャネル不
純物領域と、
少なくとも前記第２チャネル不純物領域上に設けられた第３ゲート絶縁膜と、
前記第３ゲート絶縁膜を介して前記第２チャネル不純物領域上に設けられた第３ゲート
電極と、を備えることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記接続部は、前記ゲート絶縁膜上に設けられた接続配線であることを特徴とする請求
項１又は２に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関する。
【背景技術】
【０００２】
近年のデジタルカメラ、カメラ搭載型携帯電話等の普及によるデジタル化、及びストレ
ージの大容量化に伴い、小型で高精細な固体撮像素子の需要が増加している。特に、一般
的な半導体製造工程であるＣＭＯＳプロセスにより製造可能なＣＭＯＳ型固体撮像素子（
以下、ＣＭＯＳセンサという）の需要が高まっている。このようなＣＭＯＳセンサは、近
年において、更なる小型化、多画素化の要求が高まっている。これらの要求を達成するた
めに、画素サイズの微細化が重要な課題となっている。
【０００３】
このような画素サイズの微細化は、光電変換部としてのフォトダイオードの占める面積
の減少を加速させるため、固体撮像素子としてのＳ／Ｎの悪化が避けられない。すなわち
、画素の微細化と共に入射光量は低下し、画素部に蓄積される信号電荷量は低下する。こ
の、画素の微細化は、画素を構成する増幅トランジスタのチャネル面積をも縮小させる。
その結果、増幅トランジスタにおいて発生する１／ｆ雑音が増加するという問題がある。
この１／ｆ雑音は、画素の微細化に伴い強度が低下した前記信号電荷に対する大きな雑音
となり、固体撮像素子としてのＳ／Ｎの悪化の大きな原因となる。
【０００４】
一般的に、固体撮像素子には、増幅トランジスタの閾値ばらつきに起因する固定パター
ン雑音及び画素内部の電荷電圧変換（ＱＶ変換）構造であるフォローティングフュージョ
ンでのリセット雑音等を除去するためにＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  
Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路が設けられている。これにより、ＣＤＳ
回路のサンプリング周波数以下の低周波雑音成分は除去される。
【０００５】
しかしながら、上述した画素の微細化が進むにつれて、増幅トランジスタのチャネル面
積もより縮小化され、ＣＤＳ回路のサンプリング周波数（ｆｓ）よりも高周波数側に存在
する１／ｆ雑音も無視することが出来なくなってきた（図６参照）。
【０００６】
なお、アナログ・デジタル混成回路を有する半導体集積回路装置の雑音特性（１／ｆ雑
音）を向上させる技術として、トランジスタのソース領域とドレイン領域との間に埋め込
みチャネル層を備える技術が開示されている（例えば、特許文献１）。
【特許文献１】特開２００２−１５１５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、固体撮像素子においては、１／ｆ雑音の除去も重要の課題であり、それ
とともに、選択トランジスタのオフ特性が重視される。
【０００８】
本発明は上記事情を考慮してなされたもので、画素の微細化に伴うＳ／Ｎの悪化を抑制
し、選択トランジスタのオフ特性を向上することができる固体撮像素子を提供することを
目的とする。
【課題を解決するための手段】
【０００９】
本発明の固体撮像素子は、半導体基板と、前記半導体基板上に設けられ、光電変換を行
う光電変換画素が複数配置された撮像領域と、前記撮像領域から出力された信号電荷の雑
音を除去するＣＤＳ回路と、を備え、前記光電変換画素は、光電変換を行う光電変換素子
と、前記光電変換素子に接続された転送トランジスタと、前記転送トランジスタに接続さ
れたリセットトランジスタ及び増幅トランジスタと、前記増幅トランジスタに直列接続さ
れた選択トランジスタと、を備え、前記増幅トランジスタは、前記半導体基板内に設けら
れた第１導電型の第１ウェル領域と、前記第１ウェル領域内に設けられた第２導電型の第
１ソース領域及び第１ドレイン領域と、前記第１ウェル領域内の前記第１ソース領域と前
記第１ドレイン領域との間に設けられ、前記第１ソース領域及び前記第１ドレイン領域よ
りも不純物濃度が低い第２導電型の第１チャネル不純物領域と、少なくとも前記第１チャ
ネル不純物領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記
第１チャネル不純物領域上に設けられた第１ゲート電極と、を備え、前記選択トランジス
タは、前記半導体基板内に設けられた第１導電型の第２ウェル領域と、前記第２ウェル領
域内に設けられた第２導電型の第２ソース領域及び第２ドレイン領域と、前記第２ウェル
領域内の前記第２ソース領域と前記第２ドレイン領域との間に設けられた第１導電型のチ
ャネル領域と、少なくとも前記チャネル領域上に設けられた第２ゲート絶縁膜と、前記第
２ゲート絶縁膜を介して前記チャネル領域上に設けられた第２ゲート電極と、を備え、前
記第１ウェル領域と前記第２ウェル領域との間の前記半導体基板内には絶縁層が設けられ
、前記絶縁層上には、前記第１ソース領域と前記第２ドレイン領域とを電気的に接続する
接続部が設けられ、前記第１ウェル領域の不純物濃度よりも前記第２ウィル領域の不純物
濃度が高いことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、画素の微細化に伴うＳ／Ｎの悪化を抑制し、選択トランジスタのオフ
特性を向上することができる固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
図１に本発明の実施形態に係る固体撮像素子のチップ構成の一例を説明する概略平面図
を示す。
【００１３】
本実施形態に係る固体撮像素子１００は、図１に示すように、撮像領域１０１と、撮像
領域１０１の周辺に設けられた、負荷トランジスタ部１０２、ＣＤＳ回路部１０３、Ｖ選
択手段１０４、Ｈ選択手段１０５、ＡＧＣ（自動ゲイン制御）回路１０６、ＡＤＣ（Ａ／
Ｄ変換器）１０７、デジタルアンプ１０８、ＴＧ（タイミングジェネレータ）回路１０９
が配置されている。
【００１４】
撮像領域１０１は、入射した光を電荷に変換する光電変換画素２００（図１では図示せ
ず）がアレイ上に複数配列されている。
【００１５】
上述した構成のうち、ＡＤＣ１０７は、ＣＤＳ回路１０３と一体で構成された、カラム
型のＣＤＳ−ＡＤＣ回路としてもよい。
【００１６】
また、ＴＧ回路１０９、ＡＧＣ回路１０６、ＡＤＣ回路１０７、デジタルアンプ１０８
は各々別のチップ上に形成されていてもよい。
【００１７】
図２は、図１に示す撮像領域１０１及び負荷トランジスタ部１０２の具体的な構成の一
部を表す回路図である。
【００１８】
図２に示すように、撮像領域１０１内に設けられた光電変換画素２００は、光電変換を
行う光電変換素子（以下、単に、ＰＤという）２０１と、ＰＤ２０１に接続された転送ト
ランジスタ２０２と、転送トランジスタ２０２に接続されたフローティングディフュージ
ョン（以下、単に、ＦＤという）２０３と、ＦＤ２０３を介して転送トランジスタ２０２
に接続されたリセットトランジスタ２０４及び増幅トランジスタ２０５と、増幅トランジ
スタ２０５に直列接続された選択トランジスタ２０６とを備えている。
【００１９】
詳しくは、ＰＤ２０１は、転送トランジスタ２０２のドレイン領域に形成されている。
ＦＤ２０３は、転送トランジスタ２０２のソースと、リセットトランジスタ２０４のドレ
インと、増幅トランジスタ２０５のゲートにそれぞれ接続されている。リセットトランジ
スタ２０４のソースはＶｄｄに接続されている。増幅トランジスタ２０５のドレインはＶ
ｄｄに、ソースは選択トランジスタ２０６のドレインに接続されている。選択トランジス
タ２０６のソースは、垂直信号線２０７に接続されている。
【００２０】
また、垂直信号線２０７の一端は、負荷トランジスタ部１０２内の負荷トランジスタ２
０８のドレインに接続され、負荷トランジスタ２０８のソースはグランドに接続されてい
る。また、垂直信号線２０７のもう一端は撮像領域１０１の外部のＣＤＳ回路１０３に接
続されている。
【００２１】
垂直信号線２０７に垂直に接続されている増幅トランジスタ２０５、負荷トランジスタ
２０８はソースフォロア回路を構成し、ＦＤ２０３に発生する信号電圧をＣＤＳ回路１０
３に出力する。
【００２２】
増幅トランジスタ２０５に直列接続された選択トランジスタ２０６はスイッチとして動
作し、非選択行の増幅トランジスタ２０５と垂直信号線２０７とを分離する。
【００２３】
図２においては、光電変換画素２００内部に光電変換（ＰＤ２０１）、信号電荷蓄積（
ＰＤ２０１）、ｑｖ変換（ＦＤ２０３）、ソースフォロア回路（増幅トランジスタ２０５
、負荷トランジスタ２０８）をそれぞれ形成しているが、本発明はこれに限定されるもの
ではなく、必要に応じて複数のＰＤ２０１、転送トランジスタ２０２を一つのＦＤ２０３
に接続することで、その他のリセットトランジスタ２０４、増幅トランジスタ２０５、選
択トランジスタ２０６を共有してもよく、２画素１セル、４画素１セル等の構成をとるこ
とが可能である。また、図２に示す増幅トランジスタ２０５と選択トランジスタ２０６と
を入れ替えて構成してもよい。
【００２４】
図３に、本発明の実施形態に係る増幅トランジスタ２０５と選択トランジスタ２０６の
断面図を示す。
【００２５】
本実施形態に係る増幅トランジスタ２０５、選択トランジスタ２０６は、図３に示すよ
うに、半導体基板１上に隣接して設けられている。増幅トランジスタ２０５は、半導体基
板１内に設けられた第１ウェル領域２ａと、第１ウェル領域２ａ内に設けられた第１ソー
ス領域３ａ及び第１ドレイン領域３ｂと、第１ウェル領域２ａ内の第１ソース領域３ａと
第１ドレイン領域３ｂとの間に設けられたチャネル不純物領域４ａと、チャネル不純物領
域４ａ上に設けられたゲート絶縁膜５と、ゲート絶縁膜５を介してチャネル不純物領域４
ａ上に設けられた第１ゲート電極６ａとを備えている。選択トランジスタ２０６は、第１
ウェル領域２ａに隣接して半導体基板１内に設けられた第２ウェル領域２ｂと、第２ウェ
ル領域２ｂ内に設けられた第２ソース領域３ｃ及び第２ドレイン領域３ｄと、第２ウェル
領域２ｂ内の第２ソース領域３ｃ及び第２ドレイン領域３ｄとの間に設けられたチャネル
領域４ｂと、チャネル領域４ｂ上に設けられたゲート絶縁膜５と、ゲート絶縁膜５を介し
て、チャネル領域４ｂ上に設けられた第２ゲート電極６ｂとを備えている。
【００２６】
第１ウェル領域２ａと第２ウェル領域２ｂとの間の半導体基板１内には層間絶縁層７が
設けられ、第１ウェル領域２ａと第２ウェル領域２ｂとは層方向において電気的に分離さ
れている。また、増幅トランジスタ２０５の第１ソース領域３ａと、選択トランジスタ２
０６の第２ドレイン領域３ｄは、例えば、ゲート絶縁層５を介して、接続配線８により電
気的に接続されている。
【００２７】
半導体基板１は、ｐ型の半導体シリコン基板で構成されている。
【００２８】
第１ウェル領域２ａ及び第２ウェル領域２ｂは、ｐ型の半導体シリコン層（ｐ−ｗｅｌ
ｌ（１）及びｐ−ｗｅｌｌ（２））で構成されている。これらの領域は、例えば、半導体
基板１の表面からｐ型の不純物（例えば、ボロン）をイオン注入することで形成すること
ができる。
【００２９】
第１ソース領域３ａ、第１ドレイン領域３ｂ、第２ソース領域３ｃ及び第２ドレイン領
域３ｄは、それぞれ高濃度のｎ型の不純物が拡散された高濃度ｎ型不純物拡散層（以下、
ｎ＋層という）で構成されている。これらの領域は、例えば、半導体基板１の表面からｎ
型の不純物（例えば、リン）を高濃度にイオン注入することで形成することができる。
【００３０】
チャネル不純物領域４ａは、第１ソース領域３ａ及び第１ドレイン領域３ｂよりも不純
物濃度が低いｎ型の不純物拡散層で構成されている。チャネル不純物領域４ａは、例えば
、半導体基板１の表面からｎ型の不純物をイオン注入することで形成することができる。
【００３１】
チャネル領域４ｂは、第２ソース領域３ｃと第２ドレイン領域３ｄとの間に設けられた
領域、いわゆる第２ウェル領域２ｂで構成されている。なお、上述したチャネル不純物領
域４ａとチャネル領域４ｂとは、それぞれその言葉を使い分けて説明しているが、チャネ
ル不純物領域４ａとは、ｎ型の不純物が拡散されたｎ型不純物拡散領域のことを示し、チ
ャネル領域４ｂとは、ｎ型の不純物が拡散されていないｐ型不純物拡散領域のことを示す
。
【００３２】
ゲート絶縁膜５は、例えば、シリコン酸化膜あるいは酸窒化膜で構成されている。ゲー
ト絶縁膜５として酸窒化膜を用いる場合は、半導体基板１上に酸化膜を形成し、更に、酸
化膜上に窒化処理を施すことで形成することができる。
【００３３】
なお、図３では、ゲート絶縁膜５は、半導体基板１上、すなわち、増幅トランジスタ２
０５の第１ソース領域３ａ、第１ドレイン領域３ｂ、チャネル不純物領域４ａ、選択トラ
ンジスタ２０６の第２ソース領域３ｃ、第２ドレイン領域３ｄ、チャネル領域４ｂ及び層
間絶縁層７上に設けられた構成を備えているが、本発明はこれに限定されるものではなく
、少なくともチャネル不純物領域４ａ上及びチャネル領域４ｂ上に設けられていればよい
。
【００３４】
第１ゲート電極６ａ、第２ゲート電極６ｂは、例えば、ｎ型の多結晶シリコン層で構成
されている。第１ゲート電極６ａ及び第２ゲート電極６ｂは、例えば、ＬＰ−ＣＶＤ法な
どによりｎ型の多結晶シリコン層成膜後、パターニングして形成することができる。
【００３５】
層間絶縁層７は、例えば、埋め込み酸化膜で構成されている。層間絶縁層７は、例えば
、半導体基板１にトレンチエッチングを施し、その後、酸化シリコン層を埋め込み、ＣＭ
Ｐにより平坦化することで形成することができる。
【００３６】
接続配線８は、例えば、Ａｌ配線を用いることができる。接続配線８は、図３に示すよ
うに、層間絶縁層７上にゲート絶縁膜５が形成されている場合は、ゲート絶縁膜５に対し
て、第１ソース領域３ａ及び第２ドレイン領域３ｄへのコンタクトホールを形成して、Ａ
ｌなどをスパッタ法などにより形成してパターンニングすることで形成することができる
。
【００３７】
第１ウェル領域２ａは、チャネル不純物領域４ａを形成する関係上、比較的低濃度の不
純物拡散層で構成されていることが好ましい。第１ウェル領域２ａの不純物濃度が高濃度
で構成されている場合は、チャネル不純物領域４ａに形成されるチャネルが、表面近傍に
ポテンシャルピークを持ってしまい、低雑音化のための埋め込みチャネル化ができなくな
る場合もあり、また、増幅トランジスタのチャネル変調度（α＝δΦ／δＶｇ）が低下し
てしまうため好ましくない。
【００３８】
これに対し、第２ウェル領域２ｂの不純物濃度は、選択トランジスタのオフ特性を重視
して、比較的高濃度で構成されていることが好ましい。第２ウェル領域２ｂの不純物濃度
が低濃度で構成されている場合は、選択トランジスタのオフ特性が悪くなるので好ましく
ない。
【００３９】
すなわち、選択トランジスタ２０６の第２ウェル領域２ｂの不純物濃度は、増幅トラン
ジスタ２０５の第１ウェル領域２ａの不純物濃度より高いほうが好ましい。すなわち、固
体撮像素子として１／ｆ雑音を低減し、かつ、選択トランジスタのオフ特性を向上させる
ためには、半導体基板１の各々隣接した領域に、濃度の異なるウェル領域を形成しなけれ
ばならない。
【００４０】
しかしながら、半導体基板１上の各々隣接した領域に、不純物濃度が異なる２つのウェ
ル領域をお互いの領域の介在無しに、単に、隣接して形成するのは実質不可能である。例
えば、図４に示すように隣接した第１ウェル領域２ａと第２ウェル領域２ｂとの間に層間
絶縁層７を設けないで、イオン注入等により、それぞれ不純物濃度を変えた第１ウェル領
域２ａ及び第２ウェル領域２ｂを形成した場合は、不純物濃度の高い第２ウェル領域２ｂ
から不純物濃度が低い第１ウェル領域２ａへの不純物拡散が発生し、第１ウェル領域２ａ
の濃度が制御できなくなるため好ましくない。
【００４１】
以上の構成を満たす増幅トランジスタ２０５と選択トランジスタ２０６は、例えば、下
記の条件で構成される。
【００４２】
・半導体基板１の不純物濃度・・・２×１０１５ｃｍ−３、
・第１ウェル領域２ａの不純物濃度・・・５×１０１６ｃｍ−３、
・第２ウェル領域２ｂの不純物濃度・・・５×１０１７ｃｍ−３
・ｎ＋層の表面の不純物濃度・・・１×１０２１ｃｍ−３、
・チャネル不純物層４ａの最大不純物濃度・・・５×１０１６ｃｍ−３、
・ゲート絶縁膜５の厚さ・・・５ｎｍ
※前記不純物濃度の測定値は、「ＳＩＭＳ」法による。
【００４３】
なお、負荷トランジスタ２０８についても、増幅トランジスタ２０５と同様な構成を備
えることがより好ましい。図５に、本実施形態に係る負荷トランジスタ２０８における断
面図を示す。負荷トランジスタ２０８は、半導体基板１内に設けられた第３ウェル領域２
ｃと、第３ウェル領域２ｃ内に設けられた第３ソース領域３ｅ及び第３ドレイン領域３ｆ
と、第３ウェル領域２ｃ内の第３ソース領域３ｅと第３ドレイン領域３ｆとの間に設けら
れたチャネル不純物領域４ｃと、チャネル不純物領域４ｃ上に設けられたゲート絶縁膜５
と、ゲート絶縁膜５を介してチャネル不純物領域４ｃ上に設けられた第３ゲート電極６ｃ
とを備えている。
【００４４】
半導体基板１は、ｐ型の半導体シリコン基板で構成されている。
【００４５】
第３ウェル領域２ｃは、ｐ型の半導体シリコン層（ｐ−ｗｅｌｌ（３））で構成されて
いる。この領域は、例えば、半導体基板１の表面からｐ型の不純物をイオン注入すること
で形成することができる。
【００４６】
第３ソース領域３ｅ、第３ドレイン領域３ｆは、それぞれ高濃度のｎ型の不純物が拡散
されたｎ＋層で構成されている。これらの領域は、例えば、半導体基板１の表面からｎ型
の不純物を高濃度にイオン注入することで形成することができる。
【００４７】
チャネル不純物領域４ｃは、第３ソース領域３ｅ及び第３ドレイン領域３ｆよりも不純
物濃度が低いｎ型の不純物拡散層で構成されている。チャネル不純物領域４ｃは、例えば
、半導体基板１の表面からｎ型の不純物をイオン注入することで形成することができる。
【００４８】
ゲート絶縁膜５は、例えば、シリコン酸化膜あるいは酸窒化膜で構成されている。ゲー
ト絶縁膜５として酸窒化膜を用いる場合は、半導体基板１上に酸化膜を形成し、更に、酸
化膜上に窒化処理を施すことで形成することができる。
【００４９】
なお、図５では、ゲート絶縁膜５は、半導体基板１上、すなわち、負荷トランジスタ２
０８の第３ソース領域３ｅ、第３ドレイン領域３ｆ、チャネル不純物領域４ｃ上に設けら
れた構成を備えているが、本発明はこれに限定されるものではなく、少なくとも、チャネ
ル不純物領域４ｃ上に設けられていればよい。
【００５０】
第３ゲート電極６ｃは、例えば、ｎ型の多結晶シリコン層で構成されている。第３ゲー
ト電極６ｃは、例えば、ＬＰ−ＣＶＤ法などによりｎ型の多結晶シリコン層成膜後、パタ
ーニングして形成することができる。
【００５１】
このように、負荷トランジスタ２０８にもチャネル不純物領域４ｃを設けることで、負
荷トランジスタ２０８内で発生する１／ｆ雑音も抑制することができるため、固体撮像素
子全体的な１／ｆ雑音を低減することができ、Ｓ／Ｎの悪化を抑制することができる。
【００５２】
以上の構成を満たす負荷トランジスタ２０８は、例えば、下記の条件で構成される。
【００５３】
・第３ウェル領域の不純物濃度・・・５×１０１６ｃｍ−３
・Ｎ＋層の表面の不純物濃度・・・１×１０２１ｃｍ−３、
・チャネル層４ｂの最大不純物濃度・・・５×１０１６ｃｍ−３、
・ゲート絶縁膜５の厚さ・・・５ｎｍ
※前記不純物濃度の測定値は、「ＳＩＭＳ」法による。
【００５４】
また、上述した第１実施形態に係る固体撮像素子は、以下に述べる効果もある。
【００５５】
ＦＤ２０３のｑｖ変換における変換ゲインは、ＦＤ２０３の容量に反比例する。垂直信
号線２０７におけるＳ／Ｎを低減するためには、前述した１／ｆ雑音を低減すると共に、
この変換ゲインを大きくすることで信号電圧を増加させることも重要な要素である。
【００５６】
ＦＤ２０３は、図２に示すように、転送トランジスタ２０２のドレイン容量とリセット
トランジスタ２０４のソース容量により形成される容量である。さらに、ＦＤ２０３でｑ
ｖ変換された信号電圧を読み出すために、増幅トランジスタ２０４のゲートに接続されて
いる。
【００５７】
よって、転送トランジスタ２０２のドレイン容量とリセットトランジスタ２０４のソー
ス容量により形成される容量を制御することで、ＦＤ２０３は、増幅トランジスタ２０５
のゲート容量を低減する効果があり、その結果、ＦＤ２０３のｑｖ変換ゲインを大きくし
、信号電圧を増加させ、垂直信号線２０７のＳ／Ｎを改善する効果もある。
【実施例】
【００５８】
（実施例１）
図１乃至図３に示す固体撮像素子をＣＭＯＳプロセスにより作製した。この時の図３に
示す増幅トランジスタ２０５及び選択トランジスタ２０６は、下記で構成した。
【００５９】
・半導体基板１の不純物濃度・・・２×１０１５ｃｍ−３
・第１ウェル領域２ａの不純物濃度・・・５×１０１６ｃｍ−３、
・第２ウェル領域２ｂの不純物濃度・・・５×１０１７ｃｍ−３
・ゲート及びソース領域３ａ〜３ｄ・・・１×１０２１ｃｍ−３、
・チャネル層４ａの最大不純物濃度・・・５×１０１６ｃｍ−３、
・ゲート絶縁膜３の厚さ・・・５ｎｍ
以上の構成を示す固体撮像素子を動作させて、撮像特性を評価した。
【００６０】
その結果、増幅トランジスタを埋め込みチャネル型にすることによりＳ／Ｎは３ｄＢ向
上し、また選択トランジスタのオフ特性は良好であり、所望の撮像特性をえることができ
た。
【００６１】
（比較例１）
図１乃至図３に示す固体撮像素子をＣＭＯＳプロセスにより作製した。この時の図３に
示す増幅トランジスタ２０５及び選択トランジスタ２０６は、下記で構成した。
【００６２】
・半導体基板１の不純物濃度・・・２×１０１５ｃｍ−３
・第１ウェル領域２ａの不純物濃度・・・５×１０１６ｃｍ−３、
・第２ウェル領域２ｂの不純物濃度・・・５×１０１６ｃｍ−３
・ゲート及びソース領域３ａ〜３ｄ・・・１×１０２１ｃｍ−３、
・チャネル層４ａの最大不純物濃度・・・５×１０１６ｃｍ−３、
・ゲート絶縁膜３の厚さ・・・５ｎｍ
以上の構成を示す固体撮像素子を動作させて、撮像特性を評価した。
【００６３】
その結果、選択行の画素において飽和相当の信号が発生した場合、非選択行の飽和して
いない増幅トランジスタを介した電流が流れてしまい、信号線には飽和（０［Ｖ］）より
も高い電圧が発生してしまい、結果的に飽和電圧が低下することになりダイナミックレン
ジが低下してしまった。
【００６４】
（比較例２）
図１乃至図３に示す固体撮像素子をＣＭＯＳプロセスにより作製した。この時の図３に
示す増幅トランジスタ２０５及び選択トランジスタ２０６は、下記で構成した。
【００６５】
・半導体基板１の不純物濃度・・・２×１０１５ｃｍ−３
・第１ウェル領域２ａの不純物濃度・・・５×１０１７ｃｍ−３、
・第２ウェル領域２ｂの不純物濃度・・・５×１０１７ｃｍ−３
・ゲート及びソース領域３ａ〜３ｄ・・・１×１０２１ｃｍ−３、
・チャネル層４ａの最大不純物濃度・・・５×１０１６ｃｍ−３、
・ゲート絶縁膜３の厚さ・・・５ｎｍ
以上の構成を示す固体撮像素子を動作させて、撮像特性を評価した。
【００６６】
その結果、選択トランジスタのオフ特性は十分であり、撮像特性は正常であったが、増
幅トランジスタのチャネルが埋め込みチャネル型にならず、Ｓ／Ｎは向上せず、さらに、
増幅トランジスタのチャネル変調度（α＝δΦ／δＶｇ）が低下してしまうことでデバイ
ス感度が低下してしまった。
【００６７】
（その他）
実施例１よりも、第１ウェル領域２ａの不純物濃度が高い場合は、増幅トランジスタの
チャネルが埋め込みチャネル型にならず、Ｓ／Ｎは向上せず、さらに、増幅トランジスタ
のチャネル変調度（α＝δΦ／δＶｇ）が低下してしまうことでデバイス感度が低下して
しまった。
【００６８】
実施例１よりも、第２ウェル領域２ｂの不純物濃度が低い場合は、選択トランジスタの
オフ特性が不十分であり、非選択状態である「選択トランジスタゲート電圧＝０［Ｖ］」
の状態においても選択トランジスタのチャネル電位は０［Ｖ］よりも高く、その結果、選
択行の画素において飽和相当の信号が発生した場合、非選択行の飽和していない増幅トラ
ンジスタを介した電流が流れてしまい、信号線には飽和（０［Ｖ］）よりも高い電圧が発
生してしまい、結果的に飽和電圧が低下することになりダイナミックレンジが低下してし
まった。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る固体撮像素子のチップ構成の一例を説明する概略平面図。
【図２】図１に示す撮像領域１０１及び負荷トランジスタ部１０２の具体的な構成の一部を表す回路図。
【図３】本発明の実施形態に係る増幅トランジスタと選択トランジスタの断面図。
【図４】図３において層間絶縁層を設けない場合を説明するための断面図。
【図５】本発明の実施形態に係る負荷トランジスタの断面図。
【図６】ＣＤＳ回路のサンプリング周波数（ｆｓ）よりも高周波数側に存在する１／ｆ雑音を説明するための図。
【符号の説明】
【００７０】
１  半導体基板
２ａ  第１ウェル領域
２ｂ  第２ウェル領域
３ａ  第１ソース領域
３ｂ  第１ゲート領域
３ｃ  第２ソース領域
３ｄ  第２ゲート領域
３ｅ  第３ソース領域
３ｆ  第３ゲート領域
４ａ  チャネル不純物領域
４ｂ  チャネル領域
４ｃ  チャネル不純物領域
５  ゲート絶縁膜
６ａ  第１ゲート電極
６ｂ  第２ゲート電極
６ｃ  第３ゲート電極
７  層間絶縁層
８  接続配線
【図１】
2008016612.tif 000003
【図２】
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【図３】
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【図４】
2008016612.tif 000006
【図５】
2008016612.tif 000007
【図６】
2008016612.tif 000008