(57)【要約】【課題】ゲート電極からのバイアス効果を大きくするとともに、オンからオフへのスイッチング速度を高速化することを可能とする。【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタ２と、前記第３領域に形成されたゲート電極１３と、前記第３領域が形成されるもので前記バルク半導体基板１０に形成された第２伝導型のウエル領域１１とを有する半導体装置１であって、前記サイリスタ２の第１領域側に第１電圧が印加され、前記サイリスタ２の第４領域側に前記第１電圧よりも高い第２電圧が印加され、前記ウエル領域１１に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加されることを特徴とする。【選択図】図１
2008028353.tif 000002
【特許請求の範囲】
【請求項１】
バルク半導体基板と、
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、
前記第３領域に形成されたゲート電極と、
前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域と
を有する半導体装置であって、
前記サイリスタの第１領域側に第１電圧が印加され、
前記サイリスタの第４領域側に前記第１電圧よりも高い第２電圧が印加され、
前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加される
ことを特徴とする半導体装置。
【請求項２】
前記ウエル領域に印加される電圧は前記第２電圧以下の電圧である
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サイリスタが形成されるバルク半導体基板に、前記サイリスタのカソード側に接続される電界効果トランジスタを有し、
前記ウエル領域に過剰キャリアが発生した場合に、前記電界効果トランジスタのゲートを昇圧して、前記電界効果トランジスタをオン状態とする
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２導電型のウエル領域が前記ゲート電極に接続されるサイリスタワード線の配設方向に対して平行に形成されていて、
前記ウエル領域のバイアスを制御するウエル配線と、
前記ウエル領域の端部に配置されたもので前記ウエル領域と前記ウエル配線とを接続するコンタクトと
を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２導電型のウエル領域が前記ゲート電極に接続されるサイリスタワード線の配設方向に対して平行に形成されていて、
前記ウエル領域のバイアスを制御するウエル配線と、
前記サイリスタワード線に沿って配置されたもので前記ウエル領域と前記ウエル配線とを接続するコンタクトと
を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
一つの前記サイリスタと一つの前記電界効果トランジスタとを単位セルとして、該単位セルが複数配列され、
前記第２導電型のウエル領域が前記各単位セル毎に分離して形成されているセル構造を有し、
前記ウエル領域のバイアスを制御するウエル配線と、
前記ゲート電極に接続されるサイリスタワード線に沿って前記単位セル毎に形成されたもので、前記ウエル領域と前記ウエル配線とを接続するコンタクトと、
を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
一つの前記サイリスタと一つの前記電界効果トランジスタとを単位セルとして、該単位セルが複数配列され、
前記第２導電型のウエル領域が各単位セル毎に分離して形成されているセル構造を有し、
前記ウエル領域のバイアスを制御するウエル配線と、
前記ゲート電極に接続されるサイリスタワード線に沿って前記単位セル毎に形成されたもので、前記ウエル領域と前記ウエル配線とを接続するコンタクトとを有し、
前記ウエル配線は前記コンタクト毎に周辺回路へ引き出されている
ことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記周辺回路により前記コンタクト毎に独立に前記ウエル領域の電位が制御される
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
一つの前記サイリスタと一つの前記電界効果トランジスタとを単位セルとして、該単位セルが複数配列され、
前記第２導電型のウエル領域が各単位セル毎に分離して形成されているセル構造を有し、
前記ウエル領域のバイアスを制御するウエル配線と、
前記ゲート電極に接続されるサイリスタワード線に沿って前記単位セル毎に形成されたもので、前記ウエル領域と前記ウエル配線とを接続するコンタクトと、
前記ウエル領域と前記コンタクトとの間に形成された選択トランジスタと
を有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記コンタクトは第１導電型を有する
ことを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
バルク半導体基板と、
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、
前記第３領域に形成されたゲート電極と、
前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域と
を有する半導体装置の駆動方法であって、
前記第１領域側に第１電圧を印加し、
前記第４領域側に前記第１電圧よりも高い第２電圧を印加し、
前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧を印加する
ことを特徴とする半導体装置の駆動方法。
【請求項１２】
前記ウエル領域に印加する電圧は前記第２電圧以下の電圧である
ことを特徴とする請求項１１記載の半導体装置の駆動方法。
【請求項１３】
前記サイリスタが形成されるバルク半導体基板に、前記サイリスタのカソード側に接続される電界効果トランジスタを有し、
前記ウエル領域に過剰キャリアが発生した場合に、前記電界効果トランジスタのゲートを昇圧して、前記電界効果トランジスタをオン状態として、前記過剰キャリアをカソード側からも逃がす
ことを特徴とする請求項１１記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンからオフへのスイッチング速度が高速化された半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている。
【０００４】
例えば、図１８（１）に示すように、サイリスタ構成の半導体装置は、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、端部側に設けられた第１ｐ型領域ｐ１にアノード電極Ａが接続され、反対側端部に設けられた第２ｎ型領域ｎ２にカソード電極Ｋが接続されている。さらに内側に配置された第２ｐ型領域ｐ２にゲート電極Ｇが配置されているものである。このようなサイリスタは、シリコン基板の表面層にｐ１／ｎ１／ｐ２／ｎ２構造を縦型に設けた構成、およびＳＯＩ基板を用いてｐ１／ｎ１／ｐ２／ｎ２構造を横型に設けた構成がある。
【０００５】
上記サイリスタ構成の半導体装置では、図１８（２）に示すように、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１とｐ型領域ｐ２と間の接合部で再結合することによって電流が流れ、オン状態となる。
【０００６】
また、図１８（３）に示すように、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加することによりオフ状態となるが、実質的なオフ状態となるのに数ｍｓ程度の時間を要する。つまり、一度オン状態になると、アノード電極Ａとカソード電極Ｋとの間に逆バイアス印加しただけでは自発的にオフ状態になることはなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させることができる。
【０００７】
このため、オン状態からオフ状態とする場合には、アノード電極Ａに負電圧、カソード電極Ｋに正電圧を印加して逆バイアス状態するが、これだけだと数ｍｓ程度の時間を要してしまう。そこで、図１９のパルスタイミングチャートに示すように、ｐ型領域ｐ２に設けたゲート電極（サイリスタゲート）に電圧を印加することにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。この場合、数ｎｓの高速動作を可能にしている。
【０００８】
また、ゲート電極を直接コンタクトしたＧＴＯ（Gate Turn off Thyristor）という構成があるが、ＭＯＳ電極を設けた構成はその変形例であり、電極の役割は同じである。
【０００９】
ところで、セルアレイにした場合のオフ動作、すなわち「Write0」動作時には、選択ビットと同じビットライン上のセルには、カソードから逆バイアス状態の電圧が同時に印加されるが、非選択ビットのサイリスタゲートには電圧を印加しない。このため、非選択ビットのオフ速度は、とても遅いため選択ビットのみオフさせることができる。
【００１０】
ところが、バルクシリコンウエハーを用いた場合は、ｐ型領域ｐ２が基板の深さ方向へ奥深く伸びているために、ゲート電極からのバイアスがＰ２層の一部にしか及ばない、そのためゲート電極からバイアスをかけても効果は限定されてしまう。
【００１１】
次に、上記サイリスタ構成の半導体装置におけるアノード電極Ａとカソード電極Ｋとの間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を、図２０によって説明する。
【００１２】
図２０に示すように、アノードＡに正の電圧を印加していくと、電圧ＶAKが臨界電圧ＶFBに達したところでｎ型領域ｎ１とｐ型領域ｐ２との間のｐｎ接合が順バイアスとなり、電圧ＶAKが低下して保持電流ＩH以上の電流が流れ始める。ただし、臨界電圧ＶFBまでは、保持電流ＩHよりも低いスイッチング電流ＩSしか流れず、これを越えたところで保持電流ＩHよりも高い電流が流れ始める。
【００１３】
以上、説明したようなスイッチング動作を早めるために、ゲート電極の構成を、ｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成は、提案されている（例えば、特許文献１および非特許文献１〜３参照）。
【００１４】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、バルクシリコンウエハーを用いた場合、オンからオフへのスイッチング速度が遅く、また、ゲート電極からのバイアス効果も小さいという点である。
【００１６】
本発明は、ゲート電極からのバイアス効果を大きくするとともに、オンからオフへのスイッチング速度を高速化することを課題とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、バルク半導体基板と、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、前記第３領域に形成されたゲート電極と、前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域とを有する半導体装置であって、前記サイリスタの第１領域側に第１電圧が印加され、前記サイリスタの第４領域側に前記第１電圧よりも高い第２電圧が印加され、前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加されることを特徴とする。
【００１８】
上記半導体装置では、前記サイリスタの第１領域側に第１電圧が印加され、前記サイリスタの第４領域側に前記第１電圧よりも高い第２電圧が印加され、前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加されるので、第３領域中の過剰なキャリア（電子）が第２伝導型のウエル領域へ掃き出される。第３領域中の過剰キャリア（電子）は、従来のゲート電極からの電界が充分に印加されるＳＯＩ基板を用いた場合では、ゲートバイアスにより電子は早く抜き去ることができるが、バルク半導体基板では、この効果は少ない。よって、第３領域中の電子は再結合によって減衰、消滅するのを待つしかなく、オフ（ｏｆｆ）にかかる時間はこの再結合時間で律速される。そこで、上述のようにウエル領域に上記のような電圧（バイアス）をかけ、第３領域中の電子を強制的にウエル領域側に掃き出すことで、消去時間が短くなる。
【００１９】
本発明の半導体装置の駆動方法は、バルク半導体基板と、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記バルク半導体基板に形成されたサイリスタと、前記第３領域に形成されたゲート電極と、前記第３領域が形成されるもので前記バルク半導体基板に形成された第２伝導型のウエル領域とを有する半導体装置の駆動方法であって、前記第１領域側に第１電圧を印加し、前記第４領域側に前記第１電圧よりも高い第２電圧を印加し、前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧を印加することを特徴とする。
【００２０】
上記半導体装置の駆動方法では、前記第１領域側に第１電圧を印加し、前記第４領域側に前記第１電圧よりも高い第２電圧を印加し、前記ウエル領域に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧を印加するので、第３領域中の過剰なキャリア（電子）が第２伝導型のウエル領域へ掃き出される。第３領域中の過剰キャリア（電子）は、従来のゲート電極からの電界が充分に印加されるＳＯＩ基板を用いた場合では、ゲートバイアスにより電子は早く抜き去ることができるが、バルク半導体基板を用いた場合では、この効果は少ない。よって、第３領域中の電子は再結合によって減衰、消滅するのを待つしかなく、オフ（ｏｆｆ）にかかる時間はこの再結合時間で律速される。そこで、上述のようにウエル領域に電圧（バイアス）をかけ、第３領域中の電子を強制的にウエル領域側に掃き出すので、消去時間が短くなる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、第３領域中の過剰キャリア（電子）が、ゲート電極からの電界に依存せずに強制的にウエル領域側に掃き出されるため、消去時間を短くできるので、高速にオフ状態にさせることが可能になるという利点がある。これによって、バルク半導体基板を用いたものであっても、ＳＯＩ基板を用いた構成と同等以上のデバイスの高速化が可能になる。
【００２２】
本発明の半導体装置の駆動方法によれば、第３領域中の過剰キャリア（電子）を、ゲート電極からの電界に依存せずに強制的にウエル領域側に掃き出すため、消去時間が短くなるので、高速にオフ状態にさせることが可能になるという利点がある。これによって、バルク半導体基板を用いたものであっても、ＳＯＩ基板を用いた構成と同等以上のデバイスの高速化が可能になる。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置およびその駆動方法に係る一実施の形態を、図１の概略構成断面図によって説明する。
【００２４】
図１に示すように、半導体装置１は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ２を有する。以下、詳細に説明する。
【００２５】
バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、サイリスタが形成されるバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。このウエル領域１１の上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００２６】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このゲート電極１３上にはハードマスク（図示せず）が形成されていてもよい。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００２７】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１３を形成する際に用いたハードマスクをゲート電極１３上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００２８】
上記ゲート電極１３の側壁にはサイドウォール１５、１６が形成されている。このサイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１３上にかけて、アノード側、カソード側にサリサイドプロセスを行う際に用いるサリサイドブロック１７が形成されていてもよい。
【００２９】
上記ゲート電極１３の一方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００３０】
上記ゲート電極１３の他方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００３１】
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００３２】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａ（電源電圧ＶＤＤ）が接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００３３】
上記半導体装置１では、上記サイリスタ２の第１ｐ型領域ｐ１側に第１電圧が印加され、第２ｎ型領域ｎ２側に第１電圧よりも高いもしくは第１電圧と同等の第２電圧が印加され、上記ウエル領域１１に前記第１電圧よりも高い電圧が印加される。このウエル領域１１に印加される電圧は上記第２電圧以下の電圧とする。例えば、ウエル領域１１はグランドＧＮＤ（−１Ｖ〜１Ｖ）に接続されている。
【００３４】
上記半導体装置１においては、上記第１ｎ型領域ｎ１上に第１ｐ型領域ｐ１が、例えばエピタキシャル成長によって積まれた構成であってもよい。また、上記第２ｎ型領域ｎ２が上記第２ｐ型領域ｐ２上に、例えばエピタキシャル成長によって積まれた構成であってもよい。
【００３５】
一方、電界効果トランジスタが形成されるバルク半導体基板１０の領域には、第１伝導型（ｐ型）ウエル領域５１が形成され、電界効果トランジスタ３が形成されている。この電界効果トランジスタ３は、上記ｐ型ウエル領域５１上にゲート絶縁膜５２を介してゲート電極５３が形成され、その両側にサイドウォール５４、５５が形成されている。またサイドウォール５４、５５下部のｐ型ウエル領域５１にはソース・ドレインのエクステンション領域５６、５７が形成されている。さらにゲート電極５３の両側のｐ型ウエル領域５１には、それぞれエクステンション領域５６、５７を介して、一方側にドレイン領域５８、他方側にソース領域５９が形成され、ソース領域５９が上記サイリスタ２の第２ｎ型領域ｎ２（カソード側）に配線７１（カソード電極Ｋ）によって接続されている。また、ドレイン領域５８はビット線が接続されている。
【００３６】
次に、第１実施例として、ウエル領域１１を一定電位にした場合を、前記図１および図２のタイミングチャートによって、説明する。
【００３７】
図１および図２に示すように、ウエル領域１１に常時、一定電位、例えば−１〜１Ｖ程度を印加する。このときの電圧は、オフ（Write0）時にアノード電位（アノードＡ側の電位）より低くならないように設定し、０Ｖ〜−０．２Ｖ程度が望ましい。オフ（Write0）時は、アノード電位を０．４Ｖ〜２Ｖ程度から、０Ｖ〜−２Ｖ程度まで電位を下げ、カソード電位（カソードＫ側の電位）より低くする。アノードの下げる電圧は−１Ｖ〜−１．５Ｖ程度が望ましい。また、同時に過剰キャリアがカソードＫ側からも逃げやすいように電界効果トランジスタ３のゲートも昇圧し、電界効果トランジスタ３をオン状態にする。このときの電圧は電界効果トランジスタ３のチャネルが完全に形成されるように、昇圧電位は０．５Ｖ〜２Ｖ程度であり、０．６Ｖ〜１．５Ｖ程度が望ましい。
【００３８】
次に、第２実施例として、ウエル領域１１を変動電位にした場合を、前記図１および図３のタイミングチャートによって、説明する。
【００３９】
図１および図３に示すように、ウエル領域１１にオフ（Write0）動作時にのみ、例えば−１Ｖ〜１Ｖ程度の電圧を印加する。このときの電圧は、オフ（Write0）時にアノード電位（アノードＡ側の電位）より低くならないように設定し、０Ｖ〜−０．２Ｖ程度が望ましい。オフ（Write0）時は、アノードを０．４Ｖ〜２Ｖ程度から、０Ｖ〜−２Ｖ程度まで電位を下げカソード電位（アノードＡ側の電位）より低くする。アノードの下げる電圧は−１Ｖ〜−１．５Ｖ程度が望ましい。また、同時に過剰キャリアがカソード側からも逃げやすいように電界効果トランジスタ３のゲートも昇圧し、電界効果トランジスタ３をオン状態にする。このときの電圧は電界効果トランジスタ３のチャネルが完全に形成されるように、昇圧電位は０．５Ｖ〜２Ｖ程度であり、０．６Ｖ〜１．５Ｖ程度が望ましい。
【００４０】
このようにオフ（Write0）時にのみ電圧を印加し、その他の動作時にウエル領域１１を浮遊状態（フロート）にすることで、無駄な電流がウエル領域１１に流れることを防ぐ効果がある。
【００４１】
本発明の半導体装置１では、図４の最小消去時間（ｐｓ）と消去時のアノード電圧（Ｖ）との関係図に示すように、アノード電圧を−０．９Ｖ以下にすると、最小ターンオフ時間が１００ｐｓ以下になることがわかった。
【００４２】
また、本発明の半導体装置１では、図５（１）のパルスタイミングチャートに示すように、チャネル領域１１をグランドＧＮＤとした場合、サイリスタゲート（ゲート電極１３）をオンすることでビット線に出力され、アノードに逆バイアスをかけてオフ動作をかけると、ビット線出力はオフになる。一方、図５（２）のパルスタイミングチャートに示すように、チャネル領域１１を電気的に浮遊状態とした場合、サイリスタゲート（ゲート電極１３）をオンすることでビット線が出力され、アノードに逆バイアスをかけてオフ動作をかけても、ビット線出力はオフ状態にならない。
【００４３】
さらに、表１に示すように、本発明の半導体装置１では、オフ時間が０．１ｎｓを達成しているが、バルク半導体基板を用いたもので、ｎ型ウエル領域を電気的に浮遊状態とした構成の従来技術では、オフ時間が１００ｎｓ以上であり、１０ｎｓのオフ時間を達成することはできていない。またＳＯＩ基板を用いた構成の従来技術では、オフ時間が１０ｎｓ以上であり、１ｎｓのオフ時間を達成することはできていない。このように、本発明の半導体装置１は、従来構成のものと比較しても、オフ時間を一桁以上短縮できるという優れた効果が得られる。
【００４４】
【表１】
2008028353.tif 000003
【００４５】
上記説明したように、本発明の半導体装置によれば、第２ｐ型領域ｐ２中の過剰キャリア（電子）が、サイリスタ２のゲート電極１３からの電界に依存せずに強制的にウエル領域１１側に掃き出されるため、消去時間を短くできるので、高速にオフ状態にさせることが可能になるという利点がある。これによって、バルク半導体基板を用いたものであっても、ＳＯＩ基板を用いた構成と同等以上のデバイスの高速化が可能になる。
【００４６】
また、本発明の半導体装置の駆動方法によれば、第２ｐ型領域ｐ２中の過剰キャリア（電子）を、ゲート電極１３からの電界に依存せずに強制的にウエル領域１１側に掃き出すため、消去時間が短くなるので、高速にオフ状態にさせることが可能になるという利点がある。これによって、バルク半導体基板を用いたものであっても、ＳＯＩ基板を用いた構成と同等以上のデバイスの高速化が可能になる。
【００４７】
次に、本発明の半導体装置におけるサイリスタ領域の製造方法に係る一実施の形態の第１例を、図６〜図８の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１のサイリスタ２を製造する方法の一例である。
【００４８】
図６（１）に示すように、バルク半導体基板１０には例えばシリコン基板を用いる。例えば、ＣＺシリコンウエハのようなバルクシリコン基板を用いる。このバルク半導体基板１０に素子形成領域を分離する素子分離領域（図示せず）、素子形成領域の第２伝導型（ｎ型）のウエル領域１１等が形成されている。このウエル領域１１は、例えばマスク（図示せず）を用いたイオン注入法により形成される。このときのイオン注入濃度は１×１０16〜１×１０20ｃｍ-3の範囲とする。より好ましくは、１×１０17〜１×１０18ｃｍ-3程度とする。また、深さ方向は、後に説明する第２ｐ型領域ｐ２とのジャンクションが素子分離領域の深さより浅い方が望ましく、電圧印加時の空乏層の伸びを考慮した上で、素子分離領域の深さより浅いと更に良い。なお、次の図６（２）以降、バルク半導体基板１０の図示は省略する。
【００４９】
次いで、図６（２）に示すように、上記ウエル領域１１の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【００５０】
次に、図６（３）に示すように、上記ウエル領域１１上にゲート絶縁膜１２を形成する。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００５１】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜１２上にゲート電極１３を形成する。上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００５２】
上記ゲート電極１３は、例えば、上記ゲート絶縁膜１２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク１４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００５３】
次に、図７（４）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の一方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク３１を形成する。次いで、上記イオン注入マスク３１を用いたイオン注入技術により、上記ゲート電極１３の一方側にウエル領域１１に形成された第２ｐ型領域ｐ２中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１を除去する。
【００５４】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００５５】
次に、図７（５）に示すように、上記ゲート電極１３の側壁にサイドウォール１５、１６を形成する。例えば、ゲート電極１３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール１５、１６を形成することができる。上記サイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域を形成するイオン注入工程の前に行ってもよい。なお、上記サイドウォール１５、１６の膜厚は、例えば第２ｐ型領域ｐ２と後に形成される第１ｎ型領域との接合（ジャンクション）が、第１ｎ型領域上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極１３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【００５６】
次に、図７（６）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の他方側、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク３３を形成する。次いで、上記イオン注入マスク３３を用いたイオン注入技術により、上記ゲート電極１３の他方側の上記サイドウォール１５を介したウエル領域１１に形成された第２ｐ型領域ｐ２中に第２伝導型（ｎ型）のドーパントを導入して、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３３を除去する。
【００５７】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００５８】
次に、図８（７）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク３５を形成する。次いで、上記イオン注入マスク３５を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、上記イオン注入マスク３５を除去する。
【００５９】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６０】
次に、図８（８）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。この場合、サイドウォール形成時のマスクを用いて、前記図１のようにサリサイドブロック（Salicide Block）を形成しておくとよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６１】
本発明の半導体装置に係る上記ウエル領域へのコンタクトの形態について以下に説明する。まず、図９のレイアウト図によって、コンタクトの形態の第１実施例を説明する。
【００６２】
図９に示すように、バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、その素子形成領域にサイリスタ２が形成されている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記サイリスタ２は、第１伝導型の第３領域（第２ｐ型領域）ｐ２を備えている。この第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３に接続されるサイリスタワード線１８が形成されている。ここでは、サイリスタワード線１８とゲート電極１３とが同一配線で形成されている形態となっている。また、上記ゲート電極１３の一方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第２領域（第１ｎ型領域）ｎ１が形成され、他方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第４領域（第２ｎ型領域）ｎ２が形成されている。また上記第１ｎ型領域ｎ１の上層には、第２ｐ型領域ｐ２に接合しないように、第１伝導型の第１領域（第１ｐ型領域）ｐ１が形成されている。また、上記第２ｐ型領域ｐ２の下部のバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。
【００６３】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極（図示せず）が接続されている。
【００６４】
また、上記サイリスタ２に隣接して上記バルク半導体基板１０には、選択トランジスタとなる電界効果トランジスタ３が形成されている。また、一つのサイリスタ２と、このサイリスタ２に隣接する一つの電界効果トランジスタ３とで単位セル４が構成されている。そして、複数の単位セル４が上記サイリスタワード線１８の配設方向に対して平行な方向に配列されている。
【００６５】
また、上記単位セル４（４Ａ）とこれに隣接する単位セル４（４Ｂ）とにおいて、単位セル４Ａの電界効果トランジスタ３（３Ａ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ａと、この単位セル４Ａの一方側に隣接する単位セル４Ｂの電界効果トランジスタ３（３Ｂ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ｂとが共通に用いられている。したがって、ビット線コンタクト（カソード電極Ｋ）も共通となっている。
【００６６】
上記ウエル領域１１は、上記サイリスタワード線１８の配設方向に対して平行に形成されていて、サイリスタ２と上記電界効果トランジスタ(選択トランジスタ)３で構成されるセルを単位セルとして複数の単位セルに共通のものとして形成されている。したがって、ウエル領域１１は各単位セルの第２ｐ型領域ｐ２の下部に接合するように形成されている。
【００６７】
上記ウエル領域１１のセル端部には、このウエル領域１１のバイアスを制御するウエル配線１９と上記ウエル領域１１とを接続するコンタクト２０が配置されている。図面では、ウエル領域１１の一端側にコンタクト２０が形成されている構成を示したが、ウエル領域１１の両端にコンタクト２０が配置されていてもよい。このコンタクト２０は、単数であってもよく、また複数であってもよい。また、上記ウエル配線１９は、例えば上記サイリスタワード線１８に対して直交する方向に配設されている。
【００６８】
また、上記ウエル領域１１は、セル端において、隣接するウエル領域１１同士が接続されていてもよい。この接続には、例えばウエル配線１９を用いることができる。
【００６９】
上記第１実施例のコンタクト２０の構成では、上記ウエル領域１１のセル端にコンタクト２０を配置したことにより、コンタクトを配置したことによるセル面積の増大はほとんど生じないという特徴を有する。
【００７０】
次に、コンタクトの形態の第２実施例を、図１０のレイアウト図によって説明する。
【００７１】
図１０に示すように、バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、その素子形成領域にサイリスタ２が形成されている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記サイリスタ２は、第１伝導型の第３領域（第２ｐ型領域）ｐ２を備えている。この第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３を含むサイリスタワード線１８が形成されている。また、上記ゲート電極１３の一方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第２領域（第１ｎ型領域）ｎ１が形成され、他方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第４領域（第２ｎ型領域）ｎ２が形成されている。また上記第１ｎ型領域ｎ１の上層には、第２ｐ型領域ｐ２に接合しないように、第１伝導型の第１領域（第１ｐ型領域）ｐ１が形成されている。また、上記第２ｐ型領域ｐ２の下部のバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。
【００７２】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極（図示せず）が接続されている。
【００７３】
また、上記サイリスタ２に隣接して上記バルク半導体基板１０には、選択トランジスタとなる電界効果トランジスタ３が形成されている。
【００７４】
上記ウエル領域１１は、上記サイリスタワード線１８に対して平行に形成されていて、サイリスタ２と上記電界効果トランジスタ(選択トランジスタ)３で構成されるセルを単位セルとして複数の単位セルに共通のものとして形成されている。したがって、ウエル領域１１は各単位セルの第２ｐ型領域ｐ２の下部に接合するように形成されている。
【００７５】
上記ウエル領域１１には、上記サイリスタワード線１８の配設方向に沿った方向、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に、ウエル領域１１のバイアスを制御するウエル配線１９とウエル領域１１とを接続するコンタクト２０が配置されている。一つのウエル領域１１に接続されるコンタクト２０は、単数であってもよく、また複数であってもよい。またコンタクト２０は、サイリスタワード線１８に沿って細長い形状のコンタクトであっても、またはサイリスタワード線の配設方向に沿って、円形（設計上は方形）の複数のコンタクトを形成したものであってもよい。図面では、複数のコンタクト２０が配置された例を示した。また、上記ウエル配線１９は、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に配設されている。
【００７６】
また、図示したように、一つのサイリスタ２と一つの電界効果トランジスタ３とを単位セル４として、複数の単位セル４がサイリスタワード線１８の配設方向に配置されている構成においては、コンタクト２０が各単位セル４に対応してもよい。もしくは、図示はしていないが、複数の単位セル４に対応してコンタクト２０が形成されていてもよい。
【００７７】
また、上記ウエル領域１１は、サイリスタワード線１８の配設方向に隣接するウエル領域１１同士が接続されていてもよい。この接続には、ウエル配線１９を用いることができる。
【００７８】
上記第２実施例のコンタクト２０の構成では、各単位セル４に対応して、もしくは複数の単位セル４に対応して、コンタクト２０が配置されていることから、前記第１実施例よりも、ウエル抵抗による電位降下および遅延が抑えられる。すなわち、前記第１実施例では、ウエル領域１１のセル端（コンタクト端）から離れた単位セル４においてはウエル抵抗のため、電位降下および遅延が大きくなることが考えられるが、第２実施例では、各単位セル４とコンタクト２０との距離が短くなるので、ウエル抵抗による電位降下および遅延が抑えられるという特徴を有する。
【００７９】
次に、コンタクトの形態の第３実施例を、図１１のレイアウト図によって説明する。
【００８０】
図１１に示すように、バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、その素子形成領域にサイリスタ２が形成されている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記サイリスタ２は、第１伝導型の第３領域（第２ｐ型領域）ｐ２を備えている。この第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３を含むサイリスタワード線１８が形成されている。また、上記ゲート電極１３の一方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第２領域（第１ｎ型領域）ｎ１が形成され、他方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第４領域（第２ｎ型領域）ｎ２が形成されている。また上記第１ｎ型領域ｎ１の上層には、第２ｐ型領域ｐ２に接合しないように、第１伝導型の第１領域（第１ｐ型領域）ｐ１が形成されている。また、上記第２ｐ型領域ｐ２の下部のバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。
【００８１】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極（図示せず）が接続されている。
【００８２】
また、上記サイリスタ２に隣接して上記バルク半導体基板１０には、選択トランジスタとなる電界効果トランジスタ３が形成されている。また、一つのサイリスタ２と、このサイリスタ２に隣接する一つの電界効果トランジスタ３とで単位セル４が構成されている。そして、複数の単位セル４が上記サイリスタワード線１８の配設方向に対して平行な方向に配列されている。
【００８３】
また、上記単位セル４（４Ａ）とこれに隣接する単位セル４（４Ｂ）とにおいて、単位セル４Ａの電界効果トランジスタ３（３Ａ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ａと、この単位セル４Ａの一方側に隣接する単位セル４Ｂの電界効果トランジスタ３（３Ｂ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ｂとが共通に用いられている。したがって、ビット線コンタクト（カソード電極Ｋ）も共通となっている。
【００８４】
上記ウエル領域１１は、上記各単位セル４毎に独立して形成されていて、上記単位セル４と同様に、上記サイリスタワード線１８の配設方向に対して平行な方向に配列されていている。
【００８５】
上記ウエル領域１１には、上記サイリスタワード線１８の配設方向に沿った方向、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に、ウエル領域１１のバイアスを制御するウエル配線１９と各ウエル領域１１とを接続するコンタクト２０が配置されている。また、上記ウエル配線１９は、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に配設されている。
【００８６】
上記第３実施例のコンタクト２０の構成では、各単位セル４に対応してコンタクト２０が配置されていることから、前記第１実施例よりも、ウエル抵抗による電位降下および遅延が抑えられる。すなわち、前記第１実施例では、ウエル領域１１のセル端（コンタクト端）から離れた単位セル４においてはウエル抵抗のため、電位降下および遅延が大きくなることが考えられるが、第３実施例では、各単位セル４とコンタクト２０との距離が短くなるので、ウエル抵抗による電位降下および遅延が抑えられるという特徴を有する。また、ウエル領域１１が単位セル４毎に分離されている構成の最小セル面積となるという特徴を有する。
【００８７】
次に、コンタクトの形態の第４実施例を、図１２のレイアウト図によって説明する。
【００８８】
図１２に示すように、バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、その素子形成領域にサイリスタ２が形成されている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記サイリスタ２は、第１伝導型の第３領域（第２ｐ型領域）ｐ２を備えている。この第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３を含むサイリスタワード線１８が形成されている。また、上記ゲート電極１３の一方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第２領域（第１ｎ型領域）ｎ１が形成され、他方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第４領域（第２ｎ型領域）ｎ２が形成されている。また上記第１ｎ型領域ｎ１の上層には、第２ｐ型領域ｐ２に接合しないように、第１伝導型の第１領域（第１ｐ型領域）ｐ１が形成されている。また、上記第２ｐ型領域ｐ２の下部のバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。
【００８９】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極（図示せず）が接続されている。
【００９０】
また、上記サイリスタ２に隣接して上記バルク半導体基板１０には、選択トランジスタとなる電界効果トランジスタ３が形成されている。また、一つのサイリスタ２と、このサイリスタ２に隣接する一つの電界効果トランジスタ３とで単位セル４が構成されている。そして、複数の単位セル４が上記サイリスタワード線１８の配設方向に対して平行な方向に配列されている。
【００９１】
また、上記単位セル４（４Ａ）とこれに隣接する単位セル４（４Ｂ）とにおいて、単位セル４Ａの電界効果トランジスタ３（３Ａ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ａと、この単位セル４Ａの一方側に隣接する単位セル４Ｂの電界効果トランジスタ３（３Ｂ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ｂとが共通に用いられている。したがって、ビット線コンタクト（カソード電極Ｋ）も共通となっている。
【００９２】
上記ウエル領域１１は、上記各単位セル４毎に独立して形成されていて、上記単位セル４と同様に、上記サイリスタワード線１８の配設方向に沿った方向、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に配列されていている。
【００９３】
上記ウエル領域１１には、上記サイリスタワード線１８の配設方向に対して平行に、ウエル領域１１のバイアスを制御するウエル配線１９と各ウエル領域１１とを接続するコンタクト２０が配置されている。また、上記ウエル配線１９は、例えば上記サイリスタワード線１８の配設方向に対して直交する方向に配設されていて、図示はしない周辺回路に接続されている。したがって、上記各ウエル領域１１の電位は、上記周辺回路によりコンタクト２０毎に独立に制御することができる。
【００９４】
上記第４実施例のコンタクト２０の構成では、単位セル４毎にウエル領域１１を独立した状態に設けたことから、セル間で干渉が起こって動作に悪影響がでることが避けられるという利点がある。また各単位セル４に対応してコンタクト２０が配置されていることから、前記第１実施例よりも、ウエル抵抗による電位降下および遅延が抑えられる。すなわち、前記第１実施例では、ウエル領域１１のセル端（コンタクト端）から離れた単位セル４においてはウエル抵抗のため、電位降下および遅延が大きくなることが考えられるが、第４実施例では、各単位セル４とコンタクト２０との距離が短くなるので、ウエル抵抗による電位降下および遅延が抑えられるという特徴を有する。また、ウエル領域１１が単位セル４毎に分離されている構成の最小セル面積となるという特徴を有する。
【００９５】
上記第４実施例の構成においては、セル間の干渉の度合いに応じて、干渉の影響が実動作に影響の出ない範囲で、数単位セル毎にウエル配線１９を共有することもできる。これによって、周辺回路への引き出すウエル配線１９の配線数を低減できるとともに、ウエル領域１１に対応させた周辺回路を削減することも可能になる。
【００９６】
次に、コンタクトの形態の第５実施例を、図１３のレイアウト図、図１４の図１３中のＡ−Ａ線断面図、図１５の図１３中のＢ−Ｂ線断面図によって説明する。
【００９７】
図１３に示すように、バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、その素子形成領域にサイリスタ２が形成されている。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。上記サイリスタ２は、第１伝導型の第３領域（第２ｐ型領域）ｐ２を備えている。この第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３を含むサイリスタワード線１８が形成されている。また、上記ゲート電極１３の一方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第２領域（第１ｎ型領域）ｎ１が形成され、他方側における第２ｐ型領域ｐ２の上層には、第２伝導型の第４領域（第２ｎ型領域）ｎ２が形成されている。また上記第１ｎ型領域ｎ１の上層には、第２ｐ型領域ｐ２に接合しないように、第１伝導型の第１領域（第１ｐ型領域）ｐ１が形成されている。また、上記第２ｐ型領域ｐ２の下部のバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。
【００９８】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極（図示せず）が接続されている。
【００９９】
また、上記サイリスタ２に隣接して上記バルク半導体基板１０には、選択トランジスタとなる電界効果トランジスタ３が形成されている。また、一つのサイリスタ２と、このサイリスタ２に隣接する一つの電界効果トランジスタ３とで単位セル４が構成されている。そして、複数の単位セル４が上記サイリスタワード線１８の配設方向に対して平行な方向に配列されている。
【０１００】
また、上記単位セル４（４Ａ）とこれに隣接する単位セル４（４Ｂ）とにおいて、単位セル４Ａの電界効果トランジスタ３（３Ａ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ａと、この単位セル４Ａの一方側に隣接する単位セル４Ｂの電界効果トランジスタ３（３Ｂ）のビット線コンタクト（カソード電極Ｋ）に接続する拡散層３２Ｂとが共通に用いられている。したがって、ビット線コンタクト（カソード電極Ｋ）も共通となっている。
【０１０１】
上記ウエル領域１１は、上記単位セル４毎に独立して形成されていて、上記単位セル４と同様に、上記サイリスタワード線１８の配設方向に沿った方向、例えば上記サイリスタワード線１８の配設方向に対して平行な方向に配列されていている。
【０１０２】
また、上記サイリスタワード線１８に平行に、ウエル領域１１のバイアスを制御する第１ウエル配線１９Ａおよび第２ウエル配線１９Ｂが配設されている。この第１ウエル配線１９Ａおよび第２ウエル配線１９Ｂとウエル領域１１との接続関係を以下に説明する。
【０１０３】
上記サイリスタワード線１８の配設方向に配列されている上記各ウエル領域１１について、今、ウエル領域１１（１１Ａ）とウエル領域１１（１１Ｂ）とが交互に配列されているとする。上記ウエル領域１１Ａには選択トランジスタ４１Ａの一方の拡散層４２Ａが例えば第１配線４５によって接続され、この選択トランジスタ４１Ａの他方の拡散層４３Ａには、コンタクト２０（２０Ａ）を介して上記第１ウエル配線１９Ａが接続されている。同様に、上記ウエル領域１１Ｂには選択トランジスタ４１Ｂの一方の拡散層４２Ｂが例えば第２配線４６によって接続され、この選択トランジスタ４１Ｂの他方の拡散層４３Ｂには、コンタクト２０（２０Ｂ）を介して上記第２ウエル配線１９Ｂが接続されている。
【０１０４】
また、選択トランジスタ４１Ａは第１ウエル配線１９Ａ下方に形成され、選択トランジスタ４１Ｂは第２ウエル配線１９Ｂ下方に形成されている。このように、第１ウエル配線１９Ａおよび第２ウエル配線１９Ｂに接続するウエル領域１１を交互に配置することで、上記選択トランジスタ４１Ａ、４１Ｂの占めるセル面積を最小にすることができる。また、各選択トランジスタ４１Ａのゲート配線４４Ａは、レイアウト上、第１配線４５と当該選択トランジスタ４１Ａに接続するコンタクト２０との間に設け、サイリスタワード線１８の配設方向に隣接する選択トランジスタ４１Ｂ、４１Ｂ間を通すことで外部に引き出されている。また、各選択トランジスタ４１Ｂのゲート配線４４Ｂは、第２配線４６と当該選択トランジスタ４１Ｂに接続するコンタクト２０との間に設けることができる。
【０１０５】
次に、第１配線４５の縦構造断面を図１４に示した図１３中のＡ−Ａ線断面図によって説明する。なお、図１４では、配線間の層間絶縁膜の図示は省略してある。
【０１０６】
図１４に示すように、第１配線４５は、その一方が取り出し拡散層２２Ａを介してウエル領域１１Ａに接続し、その他方が選択トランジスタ４１Ａ〔前記図１３参照〕の取り出し拡散層４２Ａに接続している。そして、選択トランジスタ４１Ａの上方に第１ウエル配線１９Ａが配設されている。上記取り出し拡散層４２Ａの隣には素子分離領域３１を介して上記選択トランジスタ４１Ｂ〔前記図１３参照〕の取り出し拡散層４３Ｂが形成されている。この拡散層４３Ｂには、例えばコンタクト５１、配線５２、コンタクト５３、配線５４、コンタクト５５等を介して、第２ウエル配線１９Ｂが接続されている。さらに、その上部にはカソード線（ビット線）Ｋが配設されている。
【０１０７】
次に、第２配線４６の縦構造断面を図１５に示した図１３中のＢ−Ｂ線断面図によって説明する。なお、図１５では、配線間の層間絶縁膜の図示は省略してある。
【０１０８】
図１５に示すように、第２配線４６は、その一方が取り出し拡散層２２Ｂを介してウエル領域１１Ｂに接続し、その他方が選択トランジスタ４１Ｂ〔前記図１３参照〕の拡散層４２Ｂに接続している。この第２配線４６は、例えば、コンタクト６１、配線６２、コンタクト６３、配線６４、コンタクト６５、配線６６、コンタクト６７により構成されている。そして、選択トランジスタ４１Ｂの上方かつ第２配線４６の上方を横切るように第２ウエル配線１９Ｂが配設されている。上記選択トランジスタ４１Ｂの拡散層４２Ｂの隣には素子分離領域３１を介して上記選択トランジスタ４１Ａ〔前記図１３参照〕の拡散層４３Ａが形成されている。この拡散層４３Ａには、例えばコンタクト２０を介して、第１ウエル配線１９Ａが接続されている。さらに、最上部にはカソード線（ビット線）Ｋが配設されている。
【０１０９】
上記第５実施例のコンタクト２０の構成では、各単位セル４のウエル領域１１とコンタクト２０との間に選択トランジスタ４１Ａ、４１Ｂを形成したことから、単位セル４（ビット）毎に独立にウエル領域１１のバイアス制御ができるので、単位セル４毎にウエル配線を引き出す必要がなくなる。また、単位セル４毎にウエル領域１１を独立した状態に設けたことから、セル間で干渉が起こって動作に悪影響がでることが避けられるという利点がある。また各単位セル４に対応してコンタクト２０が配置されていることから、前記第１実施例よりも、ウエル抵抗による電位降下および遅延が抑えられる。すなわち、前記第１実施例では、ウエル領域１１のセル端（コンタクト端）から離れた単位セル４においてはウエル抵抗のため、電位降下および遅延が大きくなることが考えられるが、第５実施例では、各単位セル４とコンタクト２０との距離が短くなるので、ウエル抵抗による電位降下および遅延が抑えられるという特徴を有する。また、ウエル領域１１が単位セル４毎に分離されている構成の最小セル面積となるという特徴を有する。
【０１１０】
また、上記各実施例において、上記ウエル領域１１がｎ型であるため、通常、ｎ+型の拡散層を介してコンタクト２０を形成する。しかし、コンタクト２０をｎ+型の拡散層を介して形成した場合、セル間でコンタクト２０同士を介した干渉が生じる可能性がある。また、本発明の構成では、セルサイズ増大を防ぐためにコンタクトおよび配線はできるだけ共通化したい。そこで、図１６のウエル配線の配設方向に切ったコンタクト部の断面図に示すように、ウエル領域１１のコンタクト２０が接続される領域の上記取り出し拡散層２２（２２Ａ、２２Ｂ）は、第１導電型（ｐ+型）の拡散層で形成される。コンタクト２０を第１導電型（ｐ+型）の取り出し拡散層２２を介して接続することで、コンタクト２０を介したセル間に流れる電流を抑制できるので、セル間の干渉が起こりにくくなる。
【０１１１】
次に、前記第１実施例の変形例を、図１７の概略構成断面図によって説明する。
【０１１２】
図１７に示すように、半導体装置５は、前記図１によって説明した半導体装置１において、ウエル領域１１が選択トランジスタとなる電界効果トランジスタ３（３Ａ、３Ｂ）が形成されるｐ型ウエル領域５１の下部に延伸して形成されているものである。以下、具体的に説明する。
【０１１３】
半導体装置５は、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ２を有する。このサイリスタ２を構成するそれぞれの領域の不純物および不純物濃度は第１実施例で説明した通りである。
【０１１４】
バルク半導体基板１０には、素子分離領域３１により素子形成領域が区画されていて、サイリスタが形成されるバルク半導体基板１０には第２伝導型（ｎ型）のウエル領域１１が形成されている。このウエル領域１１は、後に説明する選択トランジスタ３が形成されるｐ型ウエル領域５１の下部に延伸して形成することができる。すなわち、バルク半導体基板１０の全面にわたって形成することができる。上記バルク半導体基板１０には例えばバルクシリコン基板を用いる。
【０１１５】
上記ウエル領域１１の上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このゲート電極１３上にはハードマスク（図示せず）が形成されていてもよい。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。上記ゲート絶縁膜１２は、第１実施例で説明した材料を用いることができる。
【０１１６】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１３を形成する際に用いたハードマスクをゲート電極１３上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１１７】
上記ゲート電極１３の側壁にはサイドウォール１５、１６が形成されている。このサイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１３上にかけて、アノード側、カソード側にサリサイドプロセスを行う際に用いるサリサイドブロック１７が形成されていてもよい。
【０１１８】
上記ゲート電極１３の一方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。上記ゲート電極１３の他方側の上記バルク半導体基板１０には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。
【０１１９】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａ（例えば、電源電圧ＶＤＤ）が接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【０１２０】
上記半導体装置５では、上記サイリスタ２の第１ｐ型領域ｐ１側に第１電圧が印加され、第２ｎ型領域ｎ２側に第１電圧よりも高い第２電圧が印加され、上記ウエル領域１１に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加される。このウエル領域１１に印加される電圧は上記第２電圧以下の電圧とする。例えば、ウエル領域１１はグランドＧＮＤ（−１Ｖ〜１Ｖ）に接続されている。
【０１２１】
一方、電界効果トランジスタが形成されるバルク半導体基板１０の領域には、第１伝導型（ｐ型）ウエル領域５１が形成され、電界効果トランジスタ３（３Ａ、３Ｂ）が形成されている。この電界効果トランジスタ３は、上記ｐ型ウエル領域５１上にゲート絶縁膜５２を介してゲート電極５３が形成され、その両側にサイドウォール５４、５５が形成されている。またサイドウォール５４、５５下部のｐ型ウエル領域５１にはソース・ドレインのエクステンション領域５６、５７が形成されている。さらにゲート電極５３の両側のｐ型ウエル領域５１には、それぞれエクステンション領域５６、５７を介して、一方側にドレイン領域５８、他方側にソース領域５９が形成され、ソース領域５９が上記サイリスタ２の第２ｎ型領域ｎ２（カソード側）に配線７１（カソード電極Ｋ）によって接続されている。また、ドレイン領域５８はビット線ＢＬが接続されている。そして、電界効果トランジスタ３Ａ、３Ｂは、ソース領域５９が共通に用いられている。ここでは、電界効果トランジスタ３Ｂは、素子分離領域３１を介して形成された別のサイリスタ（図示せず）の選択トランジスタとして機能する。
【０１２２】
上記半導体装置５では、上記第１実施例で説明した半導体装置１と同様なる効果を得ることができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の半導体装置に係る一実施の形態を示した概略構成断面図である。
【図２】本発明の半導体装置のパルスタイミングチャート（第１実施例）である。
【図３】本発明の半導体装置のパルスタイミングチャート（第２実施例）である。
【図４】本発明の半導体装置のターンオフ時間を示した図面である。
【図５】本発明の半導体装置と従来のＳＯＩ基板を用いた半導体装置との動作の比較を示したタイミングチャートである。
【図６】本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。
【図７】本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。
【図８】本発明の半導体装置に係るサイリスタ部分の製造方法の一例を示した製造工程断面図である。
【図９】本発明の半導体装置に係るウエル領域へのコンタクトの形態（第１実施例）を示したレイアウト図である。
【図１０】本発明の半導体装置に係るウエル領域へのコンタクトの形態（第２実施例）を示したレイアウト図である。
【図１１】本発明の半導体装置に係るウエル領域へのコンタクトの形態（第３実施例）を示したレイアウト図である。
【図１２】本発明の半導体装置に係るウエル領域へのコンタクトの形態（第４実施例）を示したレイアウト図である。
【図１３】本発明の半導体装置に係るウエル領域へのコンタクトの形態（第５実施例）を示したレイアウト図である。
【図１４】図１３中のＡ−Ａ線断面図である。
【図１５】図１３中のＢ−Ｂ線断面図である。
【図１６】ウエル配線の配設方向に切ったコンタクト部の取り出し拡散層の断面図である。
【図１７】本発明の半導体装置に係る第１実施例の変形例を示した概略構成断面図である。
【図１８】従来のサイリスタ構成の半導体装置を示した構成図および動作説明図である。
【図１９】従来のＳＯＩ基板を用いたサイリスタ構成の半導体装置のパルスタイミングチャートである。
【図２０】従来のサイリスタ構成の半導体装置の電圧−電流（Ｖ−Ｉ）特性を示した電圧−電流特性図である。
【符号の説明】
【０１２４】
１…半導体装置、２…サイリスタ、１０…バルク半導体基板、１１…ウエル領域（第２伝導型のウエル領域）、１３…ゲート電極、ｐ１…第１ｐ型領域（第１伝導型の第１領域）、ｎ１…第１ｎ型領域（第２伝導型の第２領域）、ｐ２…第２ｐ型領域（第１伝導型の第３領域）、ｎ２…第２ｎ型領域（第２伝導型の第４領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008028353.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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