(57)【要約】【目的】タングステン膜の成膜時にタングステン膜の剥れを防止できる半導体装置の製造方法を提供すること。【解決手段】アルミ配線２を形成した半導体基板１上に第１Ｐ−ＴＥＯＳ膜３を形成し、その上にＯ３−ＮＳＧ膜４を形成し、その上に第２Ｐ−ＴＥＯＳ膜５を形成し、その上に有機ＳＯＧ膜６を形成し、エッチバックした後、その上に第３Ｐ−ＴＥＯＳ膜７を形成し、アルミ配線２上の前記の積層された層間絶縁膜にＶｉａコンタクト８を形成し、その上にＴｉＮ膜９を形成し、その後でＴｉＮ膜９のアニール１０を行った後、次工程でタングステン膜１１を形成する。ＴｉＮ膜９のアニールを行うことでタングステン膜１１の剥れが防止できる。【選択図】        図９
2008311543.tif 000002
【特許請求の範囲】
【請求項１】
導電膜を形成した半導体基板上にＣＶＤ法で形成した酸化膜である第１のＣＶＤ酸化膜を形成する工程と、前記第１のＣＶＤ酸化膜上に有機ＳＯＧ膜を形成する工程と、前記導電膜上の前記有機ＳＯＧ膜を除去する工程と、前記有機ＳＯＧを除去した後の表面にＣＶＤ法で形成した第２のＣＶＤ酸化膜を形成する工程と、前記導電膜上の前記第１のＣＶＤ酸化膜および第２のＣＶＤ酸化膜にフォトエッチングでＶｉａコンタクトを形成する工程と、前記第２のＣＶＤ酸化膜上と前記Ｖｉａコンタクト内部にＴｉＮ膜を成膜する工程と、前記ＴｉＮ膜をアニールする工程と、前記ＴｉＮ膜上にタングステン膜を成膜する工程と、前記Ｖｉａコンタクト内部にのみ前記タングステン膜を残し前記タングステン膜の表面を除去し、平坦化してタングステンプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
導電膜を形成した半導体基板上にＣＶＤ法で形成した酸化膜である第１のＣＶＤ酸化膜を形成する工程と、前記第１のＣＶＤ酸化膜上に無機ＳＯＧ膜を形成する工程と、前記無機ＳＯＧ膜上にＣＶＤ法で形成した酸化膜である第２のＣＶＤ酸化膜を形成する工程と、前記導電膜上の前記第１のＣＶＤ酸化膜、前記無機ＳＯＧ膜および第２のＣＶＤ酸化膜の積層膜にフォトエッチングでＶｉａコンタクトを形成する工程と、前記第２のＣＶＤ酸化膜上と前記Ｖｉａコンタクト内部にＴｉＮ膜を成膜する工程と、前記ＴｉＮ膜をアニールする工程と、前記ＴｉＮ膜上にタングステン膜を成膜する工程と、前記Ｖｉａコンタクト内部にのみ前記タングステン膜を残し前記タングステン膜の表面を除去し、平坦化してタングステンプラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１のＣＶＤ膜が基板側からプラズマＣＶＤ法で形成された第１Ｐ−ＴＥＯＳ膜、オゾンＣＶＤ法で形成されたＯ3−ＮＳＧ膜、プラズマＣＶＤ法で形成された第２Ｐ−ＴＥＯＳ膜が積層された積層膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のＣＶＤ酸化膜がプラズマＣＶＤ法で形成された第３Ｐ−ＴＥＯＳ膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記ＴｉＮ膜をスパッタリング法で形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
アニール後の前記ＴｉＮ膜の内部応力が２００ＭＰａ以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項７】
前記ＴｉＮ膜のアニールをランプアニールで行うことを特徴とする請求項１、２または５、６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記ＴｉＮ膜のアニールを１００℃〜５００℃の処理温度で行うことを特徴とする請求項１、２、５、６または７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記ＴｉＮ膜のアニールを１０秒以上で行うことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係り、特に多層配線プロセスを使用する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、２層以上のアルミ配線で実現する多層配線プロセスでは、層間絶縁膜には平坦化のためにＳＯＧ（スピンオンガラス：Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）と呼ばれる塗布材料が使用され、またＶｉａコンタクト（ここではコンタクトホール：接続孔を示す）の埋め込みにはタングステンプラグが使用される。尚、下記のＴＥＯＳはテトラエトキシシランであり、ＮＳＧはノンシリケートガラスである。また、ＣＶＤはＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎで化学的気相成長法のことである。
図２７〜図３７は、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図である。ＳＯＧ膜として有機ＳＯＧ膜を用いた従来の半導体装置の製造方法（平坦化プロセス）について説明する。
半導体基板１上に形成された下層のアルミ配線２（図２７）上にＰ−ＣＶＤ（プラズマＣＶＤ）法により第１の酸化膜（第１Ｐ−ＴＥＯＳ膜３）を２００ｎｍの膜厚で形成する（図２８）。
次に、第１の酸化膜上に常圧オゾンＣＶＤ法により第２の酸化膜（Ｏ3−ＮＳＧ膜４）を５００ｎｍの膜厚で形成する（図２９）。
次に、第２の酸化膜上にＰ−ＣＶＤ法により第３の酸化膜（第２Ｐ−ＴＥＯＳ膜５）を２００ｎｍの膜厚で形成する（図３０）。
次に、第３の酸化膜上に有機ＳＯＧをスピンコータで塗布し、前記有機ＳＯＧを縦型拡散炉のＮ2雰囲気、４２０℃の条件でキュアして有機ＳＯＧ膜６を５００ｎｍの膜厚で形成する（図３１）。
次に、有機ＳＯＧ膜６をドライエッチング装置にて所望の膜厚まで全面エッチバックする（図３２）。
次に、その露出面にＰ−ＣＶＤ法によりキャップとして第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）を２００ｎｍの膜厚で形成する（図３３）。
尚、所望の膜厚とはＶｉａコンタクト８を形成する箇所の有機ＳＯＧ膜６が除去されるまでエッチバックした後の膜厚のことである。Ｖｉａコンタクト８の側壁に有機ＳＯＧ膜６が露出するとＶｉａコンタクト８を形成するために必要となるフォトレジストを酸素プラズマで灰化して除去するときに有機ＳＯＧ膜６が変質して、その後反応性スパッタ法で形成するＴｉＮ膜９がＶｉａコンタクト８内の側壁に形成されなくなる。
そうすると、その後形成するタングステン膜１１がＶｉａコンタクト８内に形成されなくなったり、Ｖｉａコンタクト８内に形成されるタングステンプラグ１２が剥れ易くなったりする不都合が生じる。このような不都合が起こることをポイゾンドビアという。
このポイゾンドビア対策として、Ｖｉａコンタクト８箇所の有機ＳＯＧ膜６を除去する必要がある。
次に、下地層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４および第３Ｐ−ＴＥＯＳ膜７）にフォトエッチングでＶｉａコンタクト８を形成し、反応性スパッタ法により前記第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）上と前記Ｖｉａコンタクト８内部にＴｉＮ膜９を１００ｎｍの膜厚で成膜する（図３４）。
次にＴｉＮ膜９上にＷＦ6ガス及びＨ2、ＳｉＨ4ガスを原料ガスとして用いたＣＶＤ法（タングステンＣＶＤ）によりタングステン膜１１を７００ｎｍの膜厚で成膜する（図３５）。
次に、Ｖｉａコンタクト８内部のタングステン膜を残しそれ以外の表面のタングステン膜１１を全面エッチバック、またはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で除去して、Ｖｉａコンタクト８の内部にタングステンプラグ１２を形成する（図３６）。
ここでいうＣＶＤ法によるタングステン膜１１の成膜ではＴｉＮ膜９上にＳｉＨ4還元によりタングステン膜１１の核を形成した後（Ｎｕｃｌｅａｔｉｏｎ）に、Ｈ2還元によりタングステン膜１１を成膜するのが一般的である。
次に、ＴｉＮ膜９上とタングステンプラグ１２上に上層のアルミ配線１３となるＡｌＳｉＣｕ膜を５００ｎｍの膜厚で形成し、フォトエッチングで不要なＡｌＳｉＣｕ膜と下地のＴｉＮ膜９を除去してパターニングして上層のアルミ配線１３を形成する（図３７）。
特許文献１によれば、シリコン基板上に絶縁膜を形成し、シリコン基板に達するコンタクトホールを絶縁膜に形成した後、Ｔｉ／ＴｉＮ膜をスパッタで被覆し、アニールした後、コンタクトホールにタングステンプラグを形成することが開示されている。
特許文献２によれば、半導体基板上に絶縁膜を被着し、該絶縁膜にコンタクトホールを形成して下地を露出する工程と、次いで、半導体基板上に該コンタクトホールを覆ってＴｉ膜、ＴｉＮ膜を順次被着し、ランプを用いて急速加熱法により該半導体基板を窒素雰囲気中７００℃以上の温度でアニールを行う工程と、次いで、ＷＦ6を用いた気相成長法により、該半導体基板上にタングステン膜を形成する工程を有する方法が開示されている。。
特許文献３によれば、コリメーションスパッタリング法でＴｉ膜を形成し、Ｎ2アニール処理でＴｉＮ膜を形成することが開示されている。
【特許文献１】特開平５−３１７１号公報
【特許文献２】特開平７−１６１６６２号公報
【特許文献２】特開平８−１８１２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記の方法でタングステン膜１１を成膜すると、タングステン膜１１の成長中に、第３Ｐ−ＴＥＯＳ膜７とＴｉＮ膜９とタングステン膜１１の３つの膜が一緒に剥れてしまう。これは第３Ｐ−ＴＥＯＳ膜７と接する下地の層間絶縁膜と第３Ｐ−ＴＥＯＳ膜７との界面で接着力が弱いためである。
この下地の層間絶縁膜は第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯＳ膜５および有機ＳＯＧ膜６であるが、図３８のＤ部では、エッチバックのときにこれらのすべての膜が露出されるため、これらの膜と第３Ｐ−ＴＥＯＳ膜７との界面で剥れが生じる。
剥れが発生すると、図３８のように外観異常や剥がれたタングステン膜１１で配線間ショートを引き起こす場合がある。
図３９に実際の製品で発生したタングステン膜の剥れの状態を模式的に表した図を示す。この図はタングステン膜１１が成膜終了後に剥れた場合である。Ａ部が第３Ｐ−ＴＥＯＳ膜７およびＴｉＮ膜９と一緒に剥れたタングステン膜１１の箇所であり、下地の層間絶縁膜の表面が現れている。一方、Ｂ部はＡ部で剥れた第３Ｐ−ＴＥＯＳ膜７とＴｉＮ膜およびタングステン膜１１が裏返しで付着した様子を表しており、第３Ｐ−ＴＥＯＳ膜７の表面が現れている。
タングステン膜１１の成膜中にタングステン膜１１が剥れると、Ａ部の表面もＢ部の表面も、剥れた後で成膜されるタングステン膜１１で被覆されることになる。
このようにタングステン膜１１の剥れが起こるのは、一つには、タングステン膜１１の成膜中にタングステン膜１１に発生する内部応力が５００〜７５０ＭＰａ（引張り）となり、半導体プロセスで使用する薄膜の中で内部応力が際立って大きいことである。
二つには、タングステン膜１１の下地である層間絶縁膜を構成する有機ＳＯＧ膜６、Ｐ−ＴＥＯＳ酸化膜３、５、７およびＯ3−ＮＳＧ膜４が互いの界面での膜同士の密着性が半導体装置を構成する膜の中で比較的弱いことである。
これらの要因で、ＴｉＮ膜９に密着する第３Ｐ−ＴＥＯＳ膜７と接する下地の層間絶縁膜との界面で膜剥れが起きるためである。
また、タングステン膜１１の剥れをさらに助長する要因について説明する。一つには、有機ＳＯＧ膜６を使用した場合、ポイゾンドビア対策のためＶｉａコンタクト８側壁部に有機ＳＯＧ膜６が露出しないように、Ｖｉａコンタクト部の有機ＳＯＧ膜６をエッチバックで除去する。その時、エッチバックで露出した下地の層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯＳ膜５および有機ＳＯＧ膜６）の表面にＣ、Ｆ系のポリマー３１が付着して、キャップとなる第３Ｐ−ＴＥＯＳ膜７との密着性を低下させてしまう。
二つには、有機ＳＯＧ膜６のキュア温度は通常４００〜４５０℃であるのに対して、タングステン膜１１のＣＶＤの成膜温度は４５０〜４７５℃で成膜されることが多い。
そのため、成膜中に有機ＳＯＧ膜６からの脱ガスが発生（有機ＳＯＧ膜６に含まれる水分などが蒸発）してその脱ガス（水分など）が外部へ放散されるのがＴｉＮ膜９で阻害され、ＴｉＮ膜９下の層間絶縁膜の内部に水分が溜まることで層間絶縁膜に内部応力が発生することである。
前記した諸々の要因によって、ＴｉＮ膜９と密着する第３Ｐ−ＴＥＯＳ膜７と、この第３Ｐ−ＴＥＯＳ膜７と接する下地の層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯＳ膜５および有機ＳＯＧ膜６）との界面でタングステン膜１１の剥れが発生する。
また、前記の特許文献１〜３では層間絶縁膜としてＣＶＤ酸化膜とＳＯＧ膜の積層膜を用いることについては触れていない。また、特許文献１、３では半導体基板と接するタングステンプラグを形成するもので、アルミ配線上やアルミ電極上に形成する方法は開示されていない。
この発明の目的は、前記の課題を解決して、タングステン膜の成膜時にタングステン膜の剥れを防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
前記の目的を達成するために、導電膜（配線や電極）を形成した半導体基板上にＣＶＤ法で形成した酸化膜である第１のＣＶＤ酸化膜を形成する工程と、前記第１のＣＶＤ酸化膜上に有機ＳＯＧ膜を形成する工程と、前記配線上の前記有機ＳＯＧ膜を除去する（エッチバックやＣＭＰ法で除去する）工程と、前記有機ＳＯＧ膜を除去した後の表面にＣＶＤ法で形成した第２のＣＶＤ酸化膜を形成する工程と、前記導電膜上の前記第１のＣＶＤ酸化膜および第２のＣＶＤ酸化膜にフォトエッチングでＶｉａコンタクトを形成する工程と、前記第２のＣＶＤ酸化膜上と前記Ｖｉａコンタクト内部にＴｉＮ膜を成膜する（反応性スパッタ法で成膜する）工程と、前記ＴｉＮ膜をアニールする工程と、前記ＴｉＮ膜上にタングステン膜を成膜する工程と、前記Ｖｉａコンタクト内部にのみ前記タングステン膜を残し前記タングステン膜の表面を除去し、平坦化してタングステンプラグを形成する工程とを有する製造方法とする。
また、導電膜を形成した半導体基板上にＣＶＤ法で形成した酸化膜である第１のＣＶＤ酸化膜を形成する工程と、前記第１のＣＶＤ酸化膜上に無機ＳＯＧ膜を形成する工程と、前記無機ＳＯＧ膜上にＣＶＤ法で形成した酸化膜である第２のＣＶＤ酸化膜を形成する工程と、前記導電膜上の前記第１のＣＶＤ酸化膜、前記無機ＳＯＧ膜および第２のＣＶＤ酸化膜の積層膜にフォトエッチングでＶｉａコンタクトを形成する工程と、前記第２のＣＶＤ酸化膜上と前記Ｖｉａコンタクト内部にＴｉＮ膜を成膜する工程と、前記ＴｉＮ膜をアニールする工程と、前記ＴｉＮ膜上にタングステン膜を成膜する工程と、前記Ｖｉａコンタクト内部にのみ前記タングステン膜を残し前記タングステン膜の表面を除去し、平坦化してタングステンプラグを形成する工程とを有する製造方法とする。
また、前記第１のＣＶＤ膜が基板側からプラズマＣＶＤ法で形成された第１Ｐ−ＴＥＯＳ膜、オゾンＣＶＤ法（常圧オゾンＣＶＤ法または準常圧オゾンＣＶＤ法：準常圧とは常圧の半分から７割程度の圧力）で形成されたＯ3−ＮＳＧ膜、プラズマＣＶＤ法で形成された第２Ｐ−ＴＥＯＳ膜が積層された積層膜であるとよい。
また、前記第２のＣＶＤ酸化膜がプラズマＣＶＤ法で形成された第３Ｐ−ＴＥＯＳ膜であるとよい。
また、前記ＴｉＮ膜をスパッタリング法（反応性スパッタ法）で形成するとよい。
また、アニール後の前記ＴｉＮ膜の内部応力が２００ＭＰａ以下であるとよい。
また、前記ＴｉＮ膜のアニールをランプアニールで行うとよい。
また、前記ＴｉＮ膜のアニールを１００℃〜５００℃の処理温度で行うとよい。
また、前記ＴｉＮ膜のアニールを１０秒以上で行うとよい。
【発明の効果】
【０００５】
この発明によれば、ＣＶＤ酸化膜とＳＯＧ膜の積層膜を層間絶縁膜とする多層配線構造において、タングステンプラグの下地として用いられるＴｉＮ膜をアニールすることで、ＴｉＮ膜の内部応力を緩和し、製造工程途中で発生するタングステン膜の剥れを防止することができる。これは有機ＳＯＧ膜の場合も無機ＳＯＧの場合も効果がある。
【発明を実施するための最良の形態】
【０００６】
発明の実施の形態は以下の実施例で説明する。尚、下記の説明で第１Ｐ−ＴＥＯＳ膜、Ｏ3−ＮＳＧ膜および第２Ｐ−ＴＥＯＳ膜は特許請求の範囲で記載されている第１のＣＶＤ酸化膜のことであり、第３Ｐ−ＴＥＯＳ膜は第２のＣＶＤ酸化膜のことである。また、第１Ｐ−ＴＥＯＳ膜、Ｏ3−ＮＳＧ膜、第２Ｐ−ＴＥＯＳ膜、ＳＯＧ膜および第３Ｐ−ＴＥＯＳ膜は単層膜でも積層膜でも全て層間絶縁膜である。また、図面の説明で従来と同じ部位には同一の符号を付した。
【実施例１】
【０００７】
図１〜図１２は、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。尚、表面を平坦化させるためのＳＯＧ膜として有機ＳＯＧ膜を用いた場合について説明する。各図は上段の図と下段の図がそれぞれ示されているが、上段の図はアルミ配線２の間隔が詰まって配置されている箇所を示し、下段の図はアルミ配線２の間隔が空いて配置されている箇所を示している。また、ここでは便宜的にアルミ配線２にはアルミ電極も含めている。
半導体基板１上に形成されたアルミ配線２（ＡｌＳｉＣｕ膜）を形成する（図１）。
次に、このアルミ配線２上にＰ−ＣＶＤ法により第１の酸化膜（第１Ｐ−ＴＥＯＳ膜３）を２００ｎｍの膜厚で形成する（図２）。アルミ配線２は下層のアルミ配線となる。
次に、前記第１の酸化膜上に常圧オゾンＣＶＤ法または準常圧オゾンＣＶＤ法により第２の酸化膜（Ｏ3−ＮＳＧ膜４）を５００ｎｍの膜厚で形成する（図３）。準常圧オゾンＣＶＤ法とは常圧の半分から７割程度の圧力状態でオゾンＣＶＤを行う方法のことである。
次に、前記第２の酸化膜上にＰ−ＣＶＤ法により第３の酸化膜（第２ＴＥＯＳ膜５）を２００ｎｍの膜厚で形成する（図４）。
次に、前記第３の酸化膜上に有機ＳＯＧをスピンコータで塗布し、前記ＳＯＧを縦型拡散炉でＮ2雰囲気、４５０℃（従来の４２０℃より脱ガスを進行させるために処理温度を高めた）、６０分間の条件でキュアして有機ＳＯＧ膜６を５００ｎｍの膜厚で形成する（図５）。
有機ＳＯＧ膜６はアルミ電極２が詰まって配置されている上段の図では厚く形成され、アルミ電極２が空いて配置されている下段の図では薄く形成される。５００μｍの膜厚は、図示されていない箇所でアルミ配線２が配置されていない平坦な箇所での膜厚である（通常、膜厚はモニタで管理されている）。
次に、前記有機ＳＯＧ膜６をドライエッチング装置にて所望の膜厚まで全面エッチバックする（図６）。
所望の膜厚とは、Ｖｉａコンタクト８の形成箇所の有機ＳＯＧ膜６が除去された後の膜厚のことである。またエッチバックの代わりにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で有機ＳＯＧ膜６を除去しても構わない。ＣＭＰ法を用いた場合にも、エッチバックの場合と同様に、第３Ｐ−ＴＥＯＳ膜７とこの第３Ｐ−ＴＥＯＳ膜７と接する下地の層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯ膜５および有機ＳＯＧ膜６）との界面が剥離しやすい。
次に、その露出面にＰ−ＣＶＤ法によりキャップとして第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）を２００ｎｍの膜厚で形成する（図７）。
次に、下地層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４および第３Ｐ−ＴＥＯＳ膜７）にフォトエッチングでＶｉａコンタクト８を形成し、反応性スパッタ法により前記第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）と前記Ｖｉａコンタクト８内部にＴｉＮ膜９を１００ｎｍ成膜する。ＴｉＮ膜９の成膜条件はＤＣ電力が６．５ｋＷ、Ａｒガス流量が３７ｓｃｃｍ、Ｎ2ガス流量が１１１ｓｃｃｍ（圧力が４ｍＴｏｒｒ（５３２ｍＰａ））、処理温度１００℃である（図８）。
次に、前記ＴｉＮ膜９を窒素雰囲気で４００℃〜５００℃の温度で、ランプの照射光１０によるアニールを行って、ＴｉＮ膜９の内部応力を２００ＭＰａ以下に低減する（図９）。
このＴｉＮ膜９のアニール工程での処理温度をＴｉＮ膜９を形成するスパッタ温度である１００℃以上で、下層の金属配線（アルミ配線１３：ＡｌＳｉＣｕ膜）に影響が出ない５００℃以下の温度範囲で、ＴｉＮ膜９の内部応力が２００ＭＰａ以下となるようにしてもよい。
また、ＴｉＮ膜９のアニール処理は、前記したように、照射光１０を出射するランプアニール装置を用いて行う場合の他に縦型拡散炉を用いて加熱して行ってもよい。
次に前記ＴｉＮ膜９上に成膜温度４５０℃、ＷＦ6ガス及びＨ2、ＳｉＨ4ガスを原料ガスとして用いたＣＶＤ法（タングステンＣＶＤ）によりタングステン膜１１を７００ｎｍの膜厚で成膜する（図１０）。
このとき、前記有機ＳＯＧ膜６のキュア温度と前記タングステン膜１１の成膜温度は可能な限り同じ温度にするか、有機ＳＯＧ膜６のキュア温度をタングステン膜１１の成膜温度以上にする事が望ましい。しかし、タングステン膜１１の成膜温度を４７５℃にした場合に、有機ＳＯＧ膜６のキュア温度をタングステン膜１１の成膜温度より低い従来の有機ＳＯＧ膜６のキュア温度の４２０℃から４５０℃に上昇させただけでもタングステン膜１１の剥れが改善することが判った。
次に、タングステン膜１１をＶｉａコンタクト８内部だけに残して、表面のタングステン膜１１を全面エッチバック、またはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）して、タングステンプラグ１２を形成する（図１１）。
次に、ＴｉＮ膜上とタングステンプラグ１２上にアルミ配線１３となるＡｌＳｉＣｕ膜を５００ｎｍの膜厚で形成し、フォトエッチングで不要なＡｌＳｉＣｕ膜と下地のＴｉＮ膜９を除去してパターニングして上層のアルミ配線１３を形成する（図１２）。
ここでは図示しないが、さらに上層のアルミ配線を形成する場合には、図２〜図１１の工程を経た後、スパッタ法で５００ｎｍの膜厚のアルミ配線となるＡｌＳｉＣｕ膜を表面に成膜した後、フォトエッチングで不要なＡｌＳｉＣｕ膜と下地のＴｉＮ膜を除去してパターニングしてさらに上層のアルミ配線を形成する。このように層間絶縁膜の形成と配線の形成を交互に繰り返すことにより多層配線構造の半導体装置を実現することが出来る。
図１３は、ＴｉＮ膜をランプアニール装置で４５０℃の温度でアニールした時の内部応力の処理時間依存性を示す。図１３からＴｉＮ膜９の内部応力は１０秒以上のアニールを行うことで、ＴｉＮ膜９の内部応力を２００ＭＰａ以下に低減する事ができることが判る。
内部応力の測定は、半導体基板としてシリコン基板を用い、このシリコン基板の両面に酸化膜を形成し、一方の酸化膜面にＴｉＮ膜をスパッタで形成し、その後で４５０℃でアニールする。時間軸が０ｓｅｃの内部応力は、スパッタ直後のＴｉＮ膜９（形成直後）であり、アニールしていないＴｉＮ膜９の場合であり、シリコン基板の曲がりから算出した内部応力である。その後４５０℃でアニールし、各アニール時間でのシリコン基板の曲がりを測定し、その曲がりから各時間での内部応力を算出した。
さらに詳しくは、この内部応力は、シリコン基板の曲がりから算出したＴｉＮ膜９の引張り力をＴｉＮ膜９の断面積で割りその値を圧力の単位であるＰａで表示したものであり、単位断面積当たりの内部応力（膜厚に対して規格化した内部応力）である。
尚、図１３ではアニール温度を４５０℃としたが、前記したように、ＴｉＮ膜９を成膜する処理温度である１００℃から下層の金属電極（アルミ電極２：ＡｌＳｉＣｕ膜）に影響を及ぼさない処理温度である５００℃の範囲でアニールを行いＴｉＮ膜の内部応力を２００ＭＰａ以下としてもよい。
図１４は、前記ＴｉＮ膜を４５０℃、３０秒のアニール処理の有無でタングステン剥れの発生頻度を調べた実験結果である。図１４よりＴｉＮ膜９をアニールしてタングステン膜１１の成膜前にＴｉＮ膜９の内部応力を２００ＭＰａ以下に低減することで、タングステン膜９の剥れの発生頻度を大幅に低減できる事が判る。
これは、アニール工程を追加してＴｉＮ膜９の内部応力を２００ＭＰａに低減することで、タングステン膜１１からＴｉＮ膜９を介して第３Ｐ−ＴＥＯＳ膜７に伝達される引張り力が弱められるためと推測される。
引張り力が弱められると、第３Ｐ―ＴＥＯＳ膜７とこの第３Ｐ−ＴＥＯＳ膜７に接する下地の層間絶縁膜（具体的には、表面に露出する第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯＳ膜５およびＳＯＧ膜６の各膜）との界面に働く剥離する力が弱められるのでタングステン膜１１の剥れが大幅に低減する。
【実施例２】
【０００８】
図１５〜図２６は、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。尚、表面を平坦化させるためのＳＯＧ膜として無機ＳＯＧ膜２１を用いた場合について説明する。
第１実施例と異なる点はＳＯＧ膜が無機ＳＯＧ膜２１であり、そのため、無機ＳＯＧ膜２１ではエッチバック工程が不要となっている点である。
半導体基板１上に形成されたアルミ配線２（ＡｌＳｉＣｕ膜）を形成する（図１５）。ここではアルミ電極もアルミ配線２として扱った。
次に、このアルミ配線２上にＰ−ＣＶＤ法により第１の酸化膜（第１Ｐ−ＴＥＯＳ膜３）を２００ｎｍの膜厚で形成する（図１６）。
次に、前記第１の酸化膜上に常圧オゾンＣＶＤ法または準常圧オゾンＣＶＤ法により第２の酸化膜（Ｏ3−ＮＳＧ膜４）を５００ｎｍの膜厚で形成する（図１７）。
次に、前記第２の酸化膜上にＰ−ＣＶＤ法により第３の酸化膜（第２ＴＥＯＳ膜５）を２００ｎｍの膜厚で形成する（図１８）。
次に、前記第３の酸化膜上に無機ＳＯＧをスピンコータで塗布し、前記無機ＳＯＧを縦型拡散炉でＮ2雰囲気、４５０℃（従来の４２０℃より脱ガスを進行させるために処理温度を高めた）、６０分間の条件でキュアして無機ＳＯＧ膜２１を５００ｎｍの膜厚で形成する（図１９）。
次に、その露出面にＰ−ＣＶＤ法によりキャップとして第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）を２００ｎｍの膜厚で形成する（図２０）。
次に、下地層間絶縁膜（第１Ｐ−ＴＥＯＳ膜３、Ｏ3−ＮＳＧ膜４、第２Ｐ−ＴＥＯＳ膜５、ＳＯＧ膜６および第３Ｐ−ＴＥＯＳ膜７）にフォトエッチングでＶｉａコンタクトを形成する（図２１）
次に、反応性スパッタ法により前記第４の酸化膜（第３Ｐ−ＴＥＯＳ膜７）と前記Ｖｉａコンタクト８内部にＴｉＮ膜９を１００ｎｍの膜厚で成膜する。その成膜条件はＤＣ電力が６．５ｋＷ、Ａｒガス流量が３７ｓｃｃｍ、Ｎ2ガス流量が１１１ｓｃｃｍ（圧力が４ｍＴｏｒｒ（５３２ｍＰａ））、処理温度１００℃である（図２２）。
次に、前記ＴｉＮ膜９を窒素雰囲気で４００〜５００℃の温度で、ランプの照射光１０によるランプアニールを行い、ＴｉＮ膜９の内部応力を２００ＭＰａ以下に低減する（図２３）。
このＴｉＮ膜９の追加のアニール工程での処理温度をＴｉＮのスパッタ温度である１００℃以上で下層の金属配線（アルミ配線２：ＡｌＳｉＣｕ膜）に影響が出ない５００℃以下にして、ＴｉＮ膜９の内部応力を２００ＭＰａ以下としてもよい。
また、ＴｉＮ膜９のアニール処理は、前記したように、照射光１０を出射するランプアニール装置を用いて行う場合の他に縦型拡散炉を用いて加熱して行ってもよい。
次に前記ＴｉＮ膜９上に成膜温度４５０℃、ＷＦ6ガス及びＨ2、ＳｉＨ4ガスを原料ガスとして用いたＣＶＤ法（タングステンＣＶＤ）によりタングステン膜１１を７００ｎｍの膜厚で成膜する（図２４）。
このとき、前記無機ＳＯＧ膜２１のキュア温度と前記タングステン膜１１の成膜温度は可能な限り同じ温度にするか、無機ＳＯＧ膜２１のキュア温度をタングステン膜１１の成膜温度以上にする事が望ましい。しかし、タングステン膜１１の成膜温度を４７５℃にした場合に、無機ＳＯＧ膜２１のキュア温度をタングステン膜１１の成膜温度より低い４２０℃から４５０℃に上昇させただけでもタングステン膜１１の剥れが改善することが判った。
次に、タングステン膜１１をＶｉａコンタクト８内部だけに残して、表面のタングステン膜１１を全面エッチバック、またはＣＭＰしてタングステンプラグ１２を形成する（図２５）。
次に、ＴｉＮ膜９上とタングステンプラグ１２上にアルミ配線１３となるＡｌＳｉＣｕ膜を５００ｎｍの厚さで形成し、フォトエッチングで不要なＡｌＳｉＣｕ膜と下地のＴｉＮ膜９を除去してパターニングして上層のアルミ配線１３を形成する（図２６）。
ここでは図示しないが、さらに上層のアルミ配線を形成する場合には、図１６〜図２５の工程を経た後、スパッタ法で５００ｎｍの膜厚のアルミ配線となるＡｌＳｉＣｕ膜を表面に成膜した後、フォトエッチングで不要なＡｌＳｉＣｕ膜と下地のＴｉＮ膜を除去してパターニングして、さらに上層のアルミ配線を形成する。このように層間絶縁膜の形成と配線の形成を交互に繰り返すことにより多層配線構造の半導体装置を実現することが出来る。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図７】図６に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図８】図７に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図９】図８に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１０】図９に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１１】図１０に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１２】図１１に続く、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１３】ＴｉＮ膜をランプアニール装置で４５０℃の温度でアニールした時の内部応力の処理時間依存性を示す図
【図１４】ＴｉＮ膜を４５０℃、３０秒のアニール処理の有無でタングステン剥れの発生頻度を調べた実験結果の図
【図１５】この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１６】図１５に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１７】図１６に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１８】図１７に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図１９】図１８に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２０】図１９に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２１】図２０に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２２】図２１に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２３】図２２に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２４】図２３に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２５】図２４に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２６】図２５に続く、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２７】従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２８】図２７に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図２９】図２８に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３０】図２９に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３１】図３０に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３２】図３１に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３３】図３２に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３４】図３３に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３５】図３４に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３６】図３５に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３７】図３６に続く、従来の半導体装置の製造方法を工程順に示した要部製造工程断面図
【図３８】タングステン膜が剥れたときの断面図
【図３９】タングステン膜が剥れた箇所を模式的に示した平面図
【符号の説明】
【００１０】
１    半導体基板
２    アルミ配線（下層）
３    第１Ｐ−ＴＥＯＳ膜
４    Ｏ3−ＮＳＧ膜
５    第Ｐ−ＴＥＯＳ膜
６    有機ＳＯＧ膜
７    第３Ｐ−ＴＥＯＳ膜
８    Ｖｉａコンタクト（コンタクトホール）
９    ＴｉＮ膜
１０    アニール
１１    タングステン膜
１２    タングステンプラグ
１３    アルミ配線（上層）
２１    無機ＳＯＧ膜
３１    界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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