(57)【要約】【課題】性能の信頼性を高める。【解決手段】半導体から成るベース３の表面の一部分に形成され応力変化に応じて電気抵抗の大きさが変化するピエゾ抵抗部２を有するピエゾ抵抗構造１であって、ベース３とピエゾ抵抗部２とのうちの一方はｐ型半導体と成し、他方はｎ型半導体と成している。ピエゾ抵抗部２の一端２Ｈ側が電圧印加手段の高電位側に、また、他端２Ｌ側が上記電圧印加手段の低電位側に、それぞれ電気的に接続されてピエゾ抵抗部２に電圧が印加されている状態において、ピエゾ抵抗部２とベース３とのＰＮ接合部分の空乏層Ｈの厚みＤを考慮して、ピエゾ抵抗部２の高電位側の端部２Ｈから低電位側の端部２Ｌにかけて電流導通路の実効断面積が等しくなるように連続的に又は段階的に幅又は厚みを変化させてピエゾ抵抗部２を形成する。【選択図】図１
2008172011.tif 000002
【特許請求の範囲】
【請求項１】
半導体から成るベースの表面の一部分に形成され応力変化に応じて電気抵抗の大きさが変化するピエゾ抵抗部を有するピエゾ抵抗構造であって、
上記ベースとピエゾ抵抗部とのうちの一方はｐ型半導体と成し、他方はｎ型半導体と成しており、
ピエゾ抵抗部は、その一端側が電圧印加手段の高電位側に、また、他端側が上記電圧印加手段の低電位側に、それぞれ電気的に接続されて電圧が印加される構成と成しており、ピエゾ抵抗部に電圧が印加されている状態のときには、ピエゾ抵抗部とその下側のベース部分とのＰＮ接合部分の領域に、当該ＰＮ間の電位差が大きくなるにつれて厚みが厚くなる空乏層が形成され、ピエゾ抵抗部の厚みは、空乏層の厚みが厚くなるに従って薄くなるものであり、
ピエゾ抵抗部は、上記電圧印加手段により電圧が印加されている状態において、高電位側の端部から低電位側の端部にかけて電流導通路の実効断面積が等しくなるように連続的に又は段階的に幅あるいは厚みを変化させて形成されていることを特徴とするピエゾ抵抗構造。
【請求項２】
半導体により構成され検知対象の外力によって変形する可動部と、
可動部に加えられた外力の大きさが大きくなるにつれて大きくなる可動部の変形量を検出して外力の大きさを検知するための検知部と、
を有する外力検知センサであって、
上記検知部は、可動部をベースとして形成された請求項１記載のピエゾ抵抗部であり、ピエゾ抵抗部の電気抵抗の変化による電圧の変化量を外力の大きさとして検出することを特徴とした外力検知センサ。
【請求項３】
検知部は、少なくとも四つのピエゾ抵抗部を有して構成されており、それら四つのピエゾ抵抗部は、四角形状の各辺を構成するそれぞれの位置に配設され四角形状を形作るように電気的に接続されてブリッジ回路を構成しており、当該ブリッジ回路のピエゾ抵抗部の四つの接続部のうちの一つは電圧印加手段の高電位側に、また、その接続部の対角位置にある接続部は電圧印加手段の低電位側に、それぞれ電気的に接続されており、さらに残りの二つの接続部は、当該二つの接続部により検出される電位の差により外力の大きさを検出する外力検出手段に接続されている構成と成し、
上記電圧印加手段によりブリッジ回路の四つのピエゾ抵抗部に電圧が印加されている状態のときに、全てのピエゾ抵抗部の電流導通路の実効断面積が等しくなるように各ピエゾ抵抗部が形成されていることを特徴とする請求項２記載の外力検知センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば外力検知センサの検知部等として設けられるピエゾ抵抗構造およびそれを用いた外力検知センサに関するものである。
【背景技術】
【０００２】
図５（ａ）には外力検知センサの一つである加速度センサの主要構成部分の一例が模式的な平面図により示され、図５（ｂ）には図５（ａ）に示されるＡ−Ａ部分に対応する位置の加速度センサの模式的な断面図が示されている。図５（ａ）、（ｂ）に示される加速度センサ３０は、浮いた状態で配設されている重り部３１と、当該重り部３１の周面を間隔を介して囲む形態で配設されている固定部３２と、重り部３１を図５（ｂ）に示されるＺ軸方向に変位可能な状態で固定部３２に支持固定させるための片持ち梁３３と、片持ち梁３３に形成される検知部３４と、検知部３４等を電気的に外部と接続させるための外部接続手段３５と、重り部３１の図５（ｂ）に示す上方側と下方側のそれぞれに重り部３１と間隔を介して配置され重り部３１の収容配置用の閉空間を形成するための封止用部材３６とを有して構成されている。
【０００３】
この例では、重り部３１と固定部３２と片持ち梁３３は、ＳＯＩ（Silicon-On-Insulator）基板３８を加工して形成されている。つまり、ＳＯＩ基板３８は、シリコンから成る支持層３９と、ＳｉＯ2から成る酸化層４０と、シリコンから成る活性層４１とが積層一体化されている基板である。このＳＯＩ基板３８における予め定められた重り部３１の形成領域の周囲に、支持層３９側から活性層４１側に貫通する貫通孔４２が片持ち梁３３の形成領域を避けて形成されて重り部３１および固定部３２が形作られている。また、ＳＯＩ基板３８における片持ち梁３３の形成領域の支持層３９が除去されて、片持ち梁３３が酸化層４０および活性層４１により形成されている。つまり、片持ち梁３３は、重り部３１や固定部３２よりも薄く形成され撓み変形し易くなっている。
【０００４】
上記のように重り部３１と固定部３２と片持ち梁３３が形成されたＳＯＩ基板３８の上下両側には当該ＳＯＩ基板３８を挟み込む形態でガラス基板である封止用部材３６が配置されている。固定部３２の支持層３９側の表面と活性層４１側の表面にはそれぞれ接着層４３が重り部３１の形成領域の全周を囲む形態で積層形成されており、封止用部材３６はその接着層４３によりＳＯＩ基板３８と接合一体化されている。この封止用部材３６と接着層４３と固定部３２によって、重り部３１および片持ち梁３３をＺ軸方向に可動可能な状態で収容する閉空間が形成されている。なお、図５（ｂ）中の符号４４は、活性層４１の表面に形成される絶縁膜（例えば、ＳｉＯ2膜や、ＳｉＮx膜など）を示している。
【０００５】
この例では、重り部３１と片持ち梁３３は、検知対象の外力によって変形する可動部と成している。すなわち、検知対象の図５（ｂ）に示すＺ軸方向の加速度が発生すると、そのＺ軸方向の加速度に起因した力によって重り部３１がＺ軸方向に変位し、また、片持ち梁３３は撓み変形する。その重り部３１の変位量や、片持ち梁３３の撓み変形量は、加速度が大きくなるにつれて大きくなるというように加速度の大きさに応じたものである。
【０００６】
この加速度センサ３０の構成では、その片持ち梁３３の撓み変形量を検出して加速度の大きさを検知するための構成を備えている。つまり、片持ち梁３３には次に示すような検知部３４が形成されている。検知部３４は、図６に表されている拡大図のように、片持ち梁３３の表面側に形成された四つのピエゾ抵抗部４５を有して構成されている。それら四つのピエゾ抵抗部４５は、四角形状の各辺の位置にそれぞれ配置され四角形状を形作るように電気的に接続されてブリッジ回路を構成している。そのブリッジ回路の四つの接続部４６のうちの一つの接続部４６（Ｖdd）は、電圧印加手段の高電位側（例えば５Ｖの電圧供給側）に、また、その接続部４６（Ｖdd）の対角位置にある接続部４６（Ｖgnd）は、その電圧印加手段の低電位側（例えばグランド）に、それぞれ、接続される。さらに残りの二つの接続部４６（Ｖo1，Ｖo2）は、それぞれ、外力検出手段（図示せず）に電気的に接続される。
【０００７】
図７には、ピエゾ抵抗部４５の一構成例が周辺の構成部分と共に模式的な断面図により示されている。この加速度センサ３０の構成では、ＳＯＩ基板３８の活性層（シリコン層）４１はｎ型半導体と成しており、ピエゾ抵抗部４５は、その活性層４１の表面の一部分に不純物をドープして形成されたｐ型半導体により構成されている。ピエゾ抵抗部４５は、応力変化に応じて電気抵抗の大きさが変化するものである。ピエゾ抵抗部４５の両端はそれぞれ別々の端子部４８に接続されている。
【０００８】
端子部４８は、活性層４１の表面の一部分に形成された端子用部位４９と、当該端子用部位４９に接合され電気的に導通している電極５０とを有して構成されている。端子用部位４９は、活性層４１の表面の一部分に不純物をドープして形成されたｐ型半導体により構成されており、当該端子用部位４９はピエゾ抵抗部４５よりも電気抵抗が小さくなるように不純物のドープ量が調整されて形成されている。電極５０は、活性層４１に積層形成された絶縁膜４４の表面上に形成されており、当該電極５０の一部は、絶縁膜４４に設けられた貫通孔であるコンタクトホール５１を通って絶縁膜４４の表面側から活性層４１の表面側に伸長形成されて活性層４１の端子用部位４９に接合している。端子部４８は上記のように構成されている。この端子部４８の電極５０は配線パターン５２に電気的に接続されている。
【０００９】
四つのピエゾ抵抗部４５は、上記のような端子部４８と配線パターン５２を介して電気的に接続して図６に示すようなブリッジ回路を構成している。また、固定部３２に積層形成されている絶縁層４４の表面上には、ブリッジ回路の四つの接続部４６にそれぞれ一対一の関係で配線パターン（図示せず）を介して接続する四つの電極パッド３５Ａが互いに間隔を介して形成されている。また、封止用部材３６および接着層４３には表面側から電極パッド３５Ａに達する貫通孔３５Ｂが形成され、当該貫通孔３５Ｂの内壁面、および、封止用部材３６の表面における貫通孔３５Ａの開口端縁部には導体膜３５Ｃが形成されている。上記電極パッド３５Ａと貫通孔３５Ｂと導体膜３５Ｃと配線パターンは、閉空間内に収容配置されている検知部であるブリッジ回路を外部と電気的に接続させるための外部接続手段３５を構成している。また、この外部接続手段３５と接続部４６と配線パターン５２と端子部４８を介して、ピエゾ抵抗部４５には電圧が印加される。さらに、この例では、図示しない外部接続手段によって活性層４１には、例えば、ブリッジ回路の接続部４６（Ｖdd）に印加される電圧と同電位の電圧が印加される。
【００１０】
加速度センサ３０の構成では、Ｚ軸方向の加速度が発生していない状態のときには、ブリッジ回路の四つのピエゾ抵抗部４５の電気抵抗が平衡状態となって接続部４６（Ｖo1，Ｖo2）の電位に差が生じないように形成されている。これに対して、Ｚ軸方向の加速度が発生して片持ち梁３３が撓み変形すると、その片持ち梁３３の撓み変形による応力変化によって各ピエゾ抵抗部４５の電気抵抗の大きさが変化する。図６に示すピエゾ抵抗部４５ａ，４５ｃは、通電する電流の向きがＸ軸方向に沿う方向であるのに対して、ピエゾ抵抗部４５ｂ，４５ｃは、通電する電流の向きがＹ軸方向に沿う方向であるというように、ピエゾ抵抗部４５の電流の通電方向に差違がある。この差違と、ピエゾ抵抗部４５の形成位置の差違とによって、Ｚ軸方向の加速度による片持ち梁３３の撓み変形によって各ピエゾ抵抗部４５の電気抵抗の大きさが変化すると、図６のブリッジ回路の四つのピエゾ抵抗部４５の電気抵抗の平衡状態が崩れる。これにより、ブリッジ回路の接続部４６（Ｖo1，Ｖo2）の電位に差が生じる。この差は、片持ち梁３３の撓み変形量が大きくなると大きくなるというように、接続部４６（Ｖo1，Ｖo2）の電位差と片持ち梁３３の撓み変形量（加速度の大きさ）との間には相関関係があることから、ブリッジ回路の接続部４６（Ｖo1，Ｖo2）に接続されている外力検出手段は接続部４６（Ｖo1，Ｖo2）の電位差に基づいてＺ軸方向の加速度の大きさを検出することができる。
【００１１】
【特許文献１】特開昭６３−４１０７９号公報
【特許文献２】特開２００３−３２９７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、加速度センサ３０の構成では、図６に示されるように、各ピエゾ抵抗部４５は、それぞれ、一端側から他端側に掛けて等幅である。また、各ピエゾ抵抗部４５は、それぞれ、一端側から他端側に掛けてほぼ均等に不純物を活性層４１にドープして形成されており、電圧が印加されていない状態では、各ピエゾ抵抗部４５は、その一端側から他端側に掛けて厚み（深さ）が等しくなるように形成されている。
【００１３】
しかしながら、ピエゾ抵抗部４５に電圧を印加すると、ＰＮ接合の空乏層に起因した次に示すような問題が発生する。すなわち、活性層４１はｎ型半導体であり、ピエゾ抵抗部４５はｐ型半導体であることから、活性層４１とピエゾ抵抗部４５はＰＮ接合となり、当該ＰＮ接合部分には空乏層が形成される。このため、ＰＮ間の電位差が大きくなるに従って空乏層の厚みが厚くなっていき、この空乏層の厚みが厚くなるにつれてピエゾ抵抗部４５の厚み（深さ）が薄くなるものである。例えば、図７において、ピエゾ抵抗部４５における端子部４８Ｈ側の端部は高電位側と成し、ピエゾ抵抗部４５における端子部４８Ｌ側の端部は低電位側と成しており、活性層４１には、端子部４８Ｈに印加される電圧と同程度の電圧が印加される構成と成している。ピエゾ抵抗部４５に電圧が印加されている状態のときには、ピエゾ抵抗部４５の端子部４８Ｌ側（低電位側）と活性層４１との間の電位差（ＰＮ間の電位差）は、ピエゾ抵抗部４５の端子部４８Ｈ側（高電位側）と活性層４１との間の電位差よりも大きくなる。このため、図７に示されるように、空乏層Ｈの厚みＤは、端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って厚くなり、この空乏層Ｈの厚みＤの変化に伴ってピエゾ抵抗部４５の厚みは、端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って薄くなる。
【００１４】
つまり、ピエゾ抵抗部４５の一端側から他端側に掛けて（端子部４８Ｈ側から端子部４８Ｌ側に掛けて）等幅で、かつ、厚みが同じとなるように形成したのにも拘わらず、ピエゾ抵抗部４５の両端間に電圧を印加すると、ピエゾ抵抗部４５と活性層４１のＰＮ接合部分の空乏層Ｈの厚みＤが端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って厚くなる方向に変化して、ピエゾ抵抗部４５の厚みは、端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って薄くなる方向に変化し、同じ厚みではなくなる。つまり、ピエゾ抵抗部４５に電圧が印加されている状態では、ピエゾ抵抗部４５に流れている電流の導通路の実効断面積は、端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って狭くなる。このために、ピエゾ抵抗部４５の電気抵抗の大きさは、端子部４８Ｈ側から端子部４８Ｌ側に向かうに従って大きくなり、均一ではなくなる。なお、ピエゾ抵抗部４５の断面積は、上述したように、電圧印加の有無によって変化することから、ここでは、ピエゾ抵抗部４５に電圧が印加されて電流が通電しているときのピエゾ抵抗部４５の電流導通路の断面積を実効断面積と記している。
【００１５】
上記のように、ピエゾ抵抗部４５の電気抵抗の大きさがピエゾ抵抗部４５の全体に渡って均一でないと、ピエゾ抵抗部４５に設定の電気抵抗値を持たせることが難しくなる。また、例えば、図６に示されるようなブリッジ回路を構成する四つのピエゾ抵抗部４５の電気抵抗の平衡状態をとることが難しくなるし、さらに、ブリッジ回路の接続部４６（Ｖo1，Ｖo2）の電位差（つまり、ブリッジ回路の出力値）と、加速度の大きさとの関係がばらつきやすくなり、加速度センサ３０の性能向上を妨げてしまう。
【００１６】
本発明は上記課題を解決するために成されたものであり、その目的は、設計が容易となり、また、性能の向上を図ることができるピエゾ抵抗構造および外力検知センサを提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、この発明は次に示す構成をもって前記課題を解決するための手段としている。すなわち、この発明のピエゾ抵抗構造は、
半導体から成るベースの表面の一部分に形成され応力変化に応じて電気抵抗の大きさが変化するピエゾ抵抗部を有するピエゾ抵抗構造であって、
上記ベースとピエゾ抵抗部とのうちの一方はｐ型半導体と成し、他方はｎ型半導体と成しており、
ピエゾ抵抗部は、その一端側が電圧印加手段の高電位側に、また、他端側が上記電圧印加手段の低電位側に、それぞれ電気的に接続されて電圧が印加される構成と成しており、ピエゾ抵抗部に電圧が印加されている状態のときには、ピエゾ抵抗部とその下側のベース部分とのＰＮ接合部分の領域に、当該ＰＮ間の電位差が大きくなるにつれて厚みが厚くなる空乏層が形成され、ピエゾ抵抗部の厚みは、空乏層の厚みが厚くなるに従って薄くなるものであり、
ピエゾ抵抗部は、上記電圧印加手段により電圧が印加されている状態において、高電位側の端部から低電位側の端部にかけて電流導通路の実効断面積が等しくなるように連続的に又は段階的に幅あるいは厚みを変化させて形成されていることを特徴としている。
【００１８】
また、この発明の外力検知センサは、
半導体により構成され検知対象の外力によって変形する可動部と、
可動部に加えられた外力の大きさが大きくなるにつれて大きくなる可動部の変形量を検出して外力の大きさを検知するための検知部と、
を有する外力検知センサであって、
上記検知部は、可動部をベースとして形成された上述した本発明のピエゾ抵抗構造を構成するピエゾ抵抗部であり、ピエゾ抵抗部の電気抵抗の変化による電圧の変化量を外力の大きさとして検出することを特徴としている。
【発明の効果】
【００１９】
この発明では、ピエゾ抵抗部に電圧が印加されている状態において、ピエゾ抵抗部の高電位側の端部から低電位側の端部にかけて連続的に又は段階的に電流導通路の実効断面積が等しくなるようにピエゾ抵抗部が形成されている。つまり、ピエゾ抵抗部への電圧印加により厚みが変化する空乏層の厚みを考慮して、ピエゾ抵抗部の高電位側の端部から低電位側の端部にかけて連続的に又は段階的に電流導通路の実効断面積が等しくなるようにピエゾ抵抗部が形成されている。このため、ピエゾ抵抗部は、電圧が印加されている状態において、全体に渡って電気抵抗の大きさを均一化することができる。これにより、設計通りの電気抵抗値を持つピエゾ抵抗部を形成することが容易となる。また、この発明のピエゾ抵抗構造を検知部として設けた外力検知センサにあっては、検知部の出力値と、外力の大きさとの相関関係のばらつきが小さくなるので、外力検知センサの外力検知の性能に対する信頼性を高めることができる。
【００２０】
また、外力検知センサの検知部が、本発明において特有な構成を持つ四つのピエゾ抵抗部からなるブリッジ回路により形成されている構成を備えることにより、そのブリッジ回路の四つのピエゾ抵抗部の電気抵抗のバランスをとることが容易となる。また、ブリッジ回路の出力値と、外力の大きさとの相関関係のばらつきを抑制することができる。これにより、外力検知センサの性能に対する信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下に、この発明に係る実施形態例を図面に基づいて説明する。
【００２２】
図１（ａ）には本発明に係る一実施形態例のピエゾ抵抗構造を構成するピエゾ抵抗部が模式的な平面図により示され、図１（ｂ）には図１（ａ）のＡ−Ａ部分に対応する位置のピエゾ抵抗構造１の模式的な断面図が示されている。この実施形態例のピエゾ抵抗構造１のピエゾ抵抗部２は、ｎ型半導体から成るベース３の表面の一部分に不純物をドープして形成されたｐ型半導体により構成されており、応力変化に応じて電気抵抗の大きさが変化するものである。このピエゾ抵抗部２の両端側２Ｈ，２Ｌは、それぞれ、図１（ｂ）に示されるように、端子部４（４Ｈ，４Ｌ）に接合されている。端子部４Ｈ，４Ｌは、図７に示される端子部４８（４８Ｈ，４８Ｌ）と同様な構成を有するものであり、この実施形態例では、端子部４Ｈは電圧印加手段（図示せず）の高電位側（例えば５Ｖの電圧供給側）に、また、端子部４Ｌは上記電圧印加手段の低電位側（例えばグランド）に、それぞれ、接続される。ピエゾ抵抗部２は、その電圧印加手段から端子部４Ｈ，４Ｌを介して電圧が印加される。
【００２３】
この実施形態例では、ベース３は、上記電圧印加手段の高電位側に電気的に接続されるものである。このため、上記電圧印加手段によってピエゾ抵抗部２およびベース３に電圧が印加されている状態のときには、ピエゾ抵抗部２とベース３の電位差（つまり、ＰＮ間の電位差）は、ピエゾ抵抗部２の高電位側である端部２Ｈ側から低電位側である端部２Ｌ側に向かうに従って大きくなる。これにより、ピエゾ抵抗部２およびベース３に電圧が印加されている状態のときには、ピエゾ抵抗部２とベース３のＰＮ接合部分に形成される空乏層Ｈの厚みＤは、ピエゾ抵抗部２の端部２Ｈ側から端部２Ｌ側に向かうに従って厚くなり、この空乏層Ｈの厚みＤのために、ピエゾ抵抗部２の厚みｄは、ピエゾ抵抗部２の端部２Ｈ側から端部２Ｌ側に向かうに従って薄くなる。
【００２４】
この実施形態例では、ピエゾ抵抗部２およびベース３に電圧が印加されてピエゾ抵抗部２とベース３のＰＮ接合部分の空乏層Ｈの厚みＤが、ピエゾ抵抗部２の端部２Ｈ側から端部２Ｌ側に向かうに従って厚くなり、これに伴い、ピエゾ抵抗部２の厚みｄが端部２Ｈ側から端部２Ｌ側に向かうに従って薄くなっても、ピエゾ抵抗部２の電気抵抗の大きさが全体に渡って均一となる構成を備えている。すなわち、ピエゾ抵抗部２は、図１（ａ）に示されるように、端部２Ｈ側から端部２Ｌ側に向かうに従って連続的に広幅化しており、ピエゾ抵抗部２に電圧が印加されている状態において、端部２Ｈ側から端部２Ｌ側に向かうに従って電流導通路の実効断面積が等しくなって電気抵抗の大きさが同じになるように形成されている。
【００２５】
この実施形態例のピエゾ抵抗構造１は上記のように構成されている。次に、そのピエゾ抵抗構造１を備えた外力検知センサの一実施形態例を説明する。その外力検知センサは加速度センサであり、当該加速度センサの検知部に特有な構成を備え、それ以外の構成は、前述した図５の加速度センサ３０と同様の構成となっている。なお、この実施形態例の加速度センサの説明において、前述した加速度センサ３０と同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
【００２６】
この実施形態例の加速度センサの検知部は、上述したピエゾ抵抗構造１のピエゾ抵抗部２を四つ有している。それら四つのピエゾ抵抗部２は、ＳＯＩ基板３８の活性層４１をベース３として片持ち梁３３に形成され、図２に示されるようなブリッジ回路６を構成している。つまり、四つのピエゾ抵抗部２（２ａ〜２ｄ）は、四角形状の各辺の位置にそれぞれ配置され四角形状を形作るように端子部４（図２では端子部４の図示は省略）を介して電気的に接続されている。四つの接続部７の一つの接続部７（Ｖdd）は電圧印加手段（図示せず）の高電位側（例えば、５Ｖの電圧供給側）に接続され、当該接続部７（Ｖdd）の対角位置の接続部７（Ｖgnd）は上記電圧印加手段の低電位側（例えばグランド）に接続されている。また、残りの接続部７（Ｖo1，Ｖo2）は、当該接続部７（Ｖo1，Ｖo2）により出力される電位の差に基づいて外力である加速度の大きさを検出する外力検出手段（図示せず）に接続されている。
【００２７】
このブリッジ回路６において、電圧印加手段によって接続部７（Ｖdd），７（Ｖgnd）間に電圧を印加すると、ピエゾ抵抗部２（２ａ〜２ｄ）と、ベース３である活性層４１とのＰＮ接合部分の空乏層Ｈの厚みＤは、ピエゾ抵抗部２（２ａ，２ｄ）の高電位側である端部２Ｈ側から低電位側である端部２Ｌ側に向かうにつれ、さらに、ピエゾ抵抗部２（２ｂ，２ｃ）の高電位側である端部２Ｈ側から低電位側である端部２Ｌ側に向かうにつれて、厚くなる。このため、ピエゾ抵抗部２（２ａ〜２ｄ）の厚みｄは、ピエゾ抵抗部２（２ａ，２ｄ）の端部２Ｈ側から端部２Ｌ側に向かうにつれ、さらに、ピエゾ抵抗部２（２ｂ，２ｃ）の端部２Ｈ側から端部２Ｌ側に向かうにつれて薄くなる。この実施形態例では、電圧印加時の空乏層Ｈの厚みＤを考慮して、全てのピエゾ抵抗部２（２ａ〜２ｄ）の電気抵抗の大きさが全体に渡って均一となるように、図２の平面図に示されるように、ピエゾ抵抗部２（２ａ，２ｄ）はその端部２Ｈ側から端部２Ｌ側に向かうにつれて広幅化され、さらに、ピエゾ抵抗部２（２ｂ，２ｃ）はその端部２Ｈ側から端部２Ｌ側に向かうにつれて、より広幅化されており、電圧が印加されている状態において、全てのピエゾ抵抗部２（２ａ〜２ｄ）はその全体に渡って電流導通路の実効断面積が同じとなるように形成されている。
【００２８】
以下に、この実施形態例の加速度センサの製造工程の一例を図３、図４に基づいて説明する。
【００２９】
まず、図３（ａ）に示すようなＳＯＩ基板３８の活性層４１におけるピエゾ抵抗構造１のピエゾ抵抗部２や端子部４（端子部４８の接合用部位４９）等の形成領域が定められ、それら各形成領域に活性層４１の表面側から不純物をドープして、図３（ｂ）の拡大図に示されるように、ピエゾ抵抗部２や端子部４（４９）等を形成する。この工程で、ピエゾ抵抗部２が、図１（ａ）に示されるように、一端２Ｈ側から他端２Ｌ側に向かうに従って広幅化する形態となるように、不純物のドープ領域が制御されてピエゾ抵抗部２が形成される。この工程における不純物のドープ手法としては、例えば、気層拡散手法や、固層拡散手法や、イオン注入手法等の様々な手法があり、ここでは、何れの手法を用いてもよい。
【００３０】
次に、図３（ｃ）に示されるように、ＳＯＩ基板３８の活性層４１の表面に絶縁層４４を形成する。この絶縁層４４は、活性層４１の表面を保護すると共に、絶縁層４４の表面上に形成される電極や配線と、活性層４１とを絶縁させるためのものである。例えば、絶縁層４４としてＳｉＯ2等の酸化膜を形成する場合には、例えば熱酸化手法により活性層４１の表面部分を酸化させて絶縁層４４が形成される。また、絶縁層４４としてＳｉＮx膜が形成される場合には、例えばｐ−ＣＶＤ法により絶縁層４４が活性層４１上に積層形成される。
【００３１】
絶縁層４４の形成後には、図３（ｄ）に示されるように、その絶縁層４４の予め定められた位置にコンタクトホール５１（例えば図７参照）を開口形成する。そのコンタクトホール５１は、例えばフォトリソ技術を用いて形成することができる。つまり、まず、絶縁層４４の表面全面にレジスト膜を形成し、その後、そのレジスト膜の上方側に配置したコンタクトホール形成位置規制用のマスクを利用してコンタクトホール形成領域以外のレジスト膜部分を紫外線照射により硬化させる。そして、レジスト膜の硬化してない部分、つまり、コンダクタホール形成領域のレジスト膜部分を除去してレジスト膜に貫通孔を形成する。その後、そのレジスト膜の貫通孔を利用して当該貫通孔が配設されている絶縁膜４４の部位を例えばドライエッチング手法やウエットエッチング手法により除去してコンタクトホール５１を形成する。その後、レジスト膜を例えばアッシング手法により除去する。このようにして、コンタクトホール５１を形成することができる。
【００３２】
絶縁膜４４にコンタクトホール５１を形成した後には、図３（ｅ）に示すように、絶縁層４４の表面に電極５０や配線パターン５２や電極パッド３５Ａ等と成す導体パターンを形成する。この導体パターンも例えばフォトリソ技術を利用して形成することができる。例えば、絶縁層４４の表面全面に例えばスパッタ等の成膜形成技術により導体膜を形成し、次に、その導体膜の表面全面にレジスト膜を形成する。そして、そのレジスト膜の上方側に配置した導体パターン形成用のマスクを利用して導体パターン形成領域のレジスト膜部分を紫外線照射により硬化させる。そして、レジスト膜の硬化してない部分、つまり、導体パターン形成領域以外のレジスト膜部分を除去する。その後、レジスト膜が形成されていない導体膜の部位を例えばドライエッチング手法やウエットエッチング手法により除去して導体パターンを形作る。このようにして、絶縁層４４の表面上に電極５０や配線パターン５２や電極パッド３５Ａ等と成る導体パターンを形成する。なお、絶縁層４４の表面全面に導体膜を形成する工程でその導体膜を形成する導体材料の一部はコンタクトホール５１の内部に入り込む。そのコンタクトホール５１の内部に入り込んだ導体材料によって、絶縁層４４の表面に形成された導体膜（電極５０）と、ＳＯＩ基板３８の活性層４１に形成された例えば端子部４の端子用部位４９とを電気的に接続させる導通路が構成される。
【００３３】
絶縁層４４の表面に導体パターンを形成した後には、図４（ａ）に示されるように、ＳＯＩ基板３８に貫通孔４２をドライエッチングあるいはウェットエッチングにより形成して重り部３１を形作ると共に、ＳＯＩ基板３８における片持ち梁３３の形成領域の支持層３９をドライエッチングあるいはウェットエッチングにより除去して片持ち梁３３を形成する。このようにして、ＳＯＩ基板３８に重り部３１と固定部３２と片持ち梁３３を形成する。なお、Ｓｉ層である支持層３９および活性層４１と、ＳｉＯ2層である酸化層４０とは、層を構成する材料が異なるため、同じエッチング工程で除去することは難しい。このことから、支持層３９および活性層４１のエッチングと、酸化層４０のエッチングとは別工程で行われる。なお、図４（ａ）〜（ｄ）では、ピエゾ抵抗部２と端子部４と電極５０と導体パターン５２の図示は省略されている。
【００３４】
その後、図４（ｂ）に示されるように、固定部３２の活性層４１側の表面と支持層３９側の表面との両面全面に接着層４３を積層形成する。そして、重り部３１と固定部３２と片持ち梁３３が形成されたＳＯＩ基板３８の上下両側にガラス基板から成る封止用部材３６をそれぞれ配置し接着層４３によりＳＯＩ基板３８に接合する。
【００３５】
その後、図４（ｃ）に示されるように、封止用部材３６の表面から電極パッド３５Ａに至る貫通孔３５Ｂを形成し、図４（ｄ）に示されるように、その貫通孔３５Ｂの内壁面および開口端縁部に導体膜３５Ｃを形成する。
【００３６】
上記のような製造工程を経て、外力検知センサである加速度センサを製造することができる。
【００３７】
なお、この発明は上記実施形態例の形態に限定されるものではなく、様々な実施の形態を採り得る。例えば、この実施形態例では、ピエゾ抵抗構造１のピエゾ抵抗部２は、電圧が印加されている状態において、電流導通路の実効断面積が全体に渡って均一となるように、一端２Ｈ側から他端２Ｌ側に向かうに従って連続的に広幅化する形態であったが、例えば、ピエゾ抵抗部２の一端２Ｈ側とベース３との電位差と、他端２Ｌ側とベース３との電位差との差異が小さくてピエゾ抵抗部２の一端２Ｈ側から他端２Ｌ側に向かうにつれて変化する空乏層Ｈの厚みの変化が緩やかである場合等のときには、ピエゾ抵抗部２は、一端２Ｈ側から他端２Ｌ側に向かうに従って段階的に広幅化する形態であってもよい。また、この実施形態例では、ピエゾ抵抗部２の電流導通路の実効断面積をピエゾ抵抗部２の全体に渡って均一化するためにピエゾ抵抗部２の幅を一端２Ｈ側から他端２Ｌ側に向かうに従って連続的に又は段階的に広幅化する構成とした。つまり、ピエゾ抵抗部２の幅を調整することで、電圧が印加されているときのピエゾ抵抗部２の電流導通路の実効断面積の均一化を図ってピエゾ抵抗部２の全体に渡って電気抵抗の大きさが等しくなるようにしたが、例えば、ピエゾ抵抗部２の深さを調整することで、ピエゾ抵抗部２の全体に渡って電気抵抗の大きさが等しくなるように形成してもよい。
【００３８】
また、この実施形態例では、ピエゾ抵抗構造１は外力検知センサである加速度センサの検知部として設けられる例を示したが、例えば、ピエゾ抵抗構造１は外力検知センサである角速度センサに検知部として設けられていてもよく、ピエゾ抵抗構造１を設ける外力検知センサは加速度センサに限定されるものではなく、加速度センサ以外の外力検知センサに設けてもよい。さらに、この実施形態例では、外力検知センサ（加速度センサ）の検知部は、四つのピエゾ抵抗部２から成るブリッジ回路により構成されていたが、ピエゾ抵抗部２はブリッジ回路以外の構成で外力検知センサの検知部を構成してもよい。
【００３９】
さらに、この実施形態例では、加速度センサにおいて、ＳＯＩ基板３８と、ガラス基板である封止用部材３６とは接着層４３により接合されていたが、ＳＯＩ基板３８のシリコン層である支持層３９および活性層４１と、ガラス基板である封止用部材３６とは、陽極接合手法により接合してもよい。この場合には、例えば、重り部３１と、封止用部材３６との間に空隙を形成するために、封止用部材３６には、重り部３１に対向する部分に、凹部が形成される。
【００４０】
さらに、この実施形態例における外力検知センサである加速度センサの構成では、活性層４１（ベース３）には、ブリッジ回路の接続部７（Ｖdd）に印加される高電位側の電圧と同じ電圧が印加される構成であったが、例えば、活性層４１（ベース３）はグランドに接地されている構成としてもよい。この場合には、ピエゾ抵抗部２に電圧が印加されている状態において、ピエゾ抵抗部２の低電位側（端部２Ｌ側）よりも高電位側（端部２Ｈ側）の方が、ピエゾ抵抗部２とベース３とのＰＮ接合部分の空乏層Ｈの厚みＤが厚くなる。このため、この場合には、ピエゾ抵抗部２は、電圧が印加されている状態における電流導通路の実効断面積の均一化を図るために、例えば、端部２Ｌ側から端部２Ｈ側に向かうに従って連続的に又は段階的に広幅化する形態とする。
【００４１】
さらに、この実施形態例では、外力検知センサである加速度センサの検知部は、四つのピエゾ抵抗部２を有するブリッジ回路により構成されていたが、例えば、それら四つのピエゾ抵抗部２のうちの少なくとも一つのピエゾ抵抗部に別のピエゾ抵抗部が直列に接続されて四角形状の一つの辺を形成する構成としてもよい。さらにまた、例えば、加速度センサの検知部は唯一つのピエゾ抵抗部により構成されていてもよく、外力検知センサの検知部は少なくとも一つのピエゾ抵抗部を有していれば、その構成はブリッジ回路に限定されるものではない。
【００４２】
さらに、この実施形態例では、ピエゾ抵抗部２はｐ型半導体と成し、ベース３（活性層４１）はｎ型半導体と成していたが、ピエゾ抵抗部２はｎ型半導体と成し、ベース３（活性層４１）はｐ型半導体と成していてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る実施形態例のピエゾ抵抗構造において特徴的なピエゾ抵抗部の一形態例を説明するためのモデル図である。
【図２】実施形態例の外力検知センサにおいて、図１に示されるピエゾ抵抗部を有して形成される検知部の一構成例を説明するための図である。
【図３】外力検知センサの製造工程例を説明するための製造工程のフロー図である。
【図４】図３に引き続いて、外力検知センサの製造工程例を説明するための製造工程のフロー図である。
【図５】ピエゾ抵抗部を備えた外力検知センサの一例を説明するための図である。
【図６】外力検知センサの検知部として設けられるピエゾ抵抗部の一従来例を説明するための図である。
【図７】ピエゾ抵抗部の一構成例を表した模式的な断面図である。
【符号の説明】
【００４４】
１  ピエゾ抵抗構造
２  ピエゾ抵抗部
３  ベース
６  ブリッジ回路
７  接続部
【図１】
2008172011.tif 000003
【図２】
2008172011.tif 000004
【図３】
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【図４】
2008172011.tif 000006
【図５】
2008172011.tif 000007
【図６】
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【図７】
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