(57)【要約】【課題】非常に薄い酸化物層の品質を改良するための方法を提供する。【解決手段】濃くドープされたＮ＋層上の半導体本体の表面領域上にかつゲート領域の表面上に初期の酸化物層（１０４）を形成するために半導体本体をはじめに酸化させることによって、ＥＥＰＡＬ装置などのプログラマブル装置に適切な高品質のトンネル酸化膜が濃くドープされたＮ＋層上の半導体本体の表面領域上に形成され、さらにゲート酸化膜がゲート領域上に形成される。次に、濃くドープされたＮ＋層の上層の初期の酸化物層（１０４）の少なくとも一部分が取除かれる。初期の酸化膜の残りの部分の厚みを増しそれによってゲート酸化膜を形成するために、さらに濃くドープされたＮ＋層上にトンネル酸化膜を形成するために、半導体本体は酸化に適切な環境にその後さらされる。半導体本体を窒素源に導入することによって、ある濃度の窒素がゲートおよびトンネル酸化膜両方に導入される。【選択図】図１
2008028403.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の製造工程において、第１の酸化物層を半導体本体の第１の表面領域上に形成するための方法、さらには第１の酸化物層の厚みより大きい第２の酸化物層を半導体本体の第２の表面領域上に形成するための方法であって、
半導体本体の第１および第２の表面領域上に初期の酸化物層を形成するステップと、
半導体本体の第１の表面領域上に置かれた領域の初期の酸化物層の少なくとも一部分を取除くステップと、
取除くステップに続いて、半導体本体を酸素を含む雰囲気にさらし、半導体本体の第１の表面領域の上方に置かれた第１の酸化物層を形成し、かつ第２の領域の上方に置かれた初期の酸化物層の厚みを増やしそのようにして第２の酸化物層を形成するさらすステップと、
前記さらすステップの開始に続いて、半導体本体を窒素源に導入し、第１および第２の酸化物層両方に窒素を導入するステップとを含み、
前記さらすステップは、酸素を含む雰囲気にあるときに前記半導体本体を７００℃〜８００℃の温度範囲に保つステップを含み、
前記さらすステップの前に、酸素ガスを含まない不活性雰囲気で前記半導体本体を昇温するステップをさらに含む、第１の酸化物層および第２の酸化物層を形成するための方法。
【請求項２】
取除くステップは、第１の表面領域上方に置かれた領域内の初期の酸化膜の完全な除去を含み、そのようにして半導体本体の第１の表面領域をさらす、請求項１に記載の方法。
【請求項３】
取除くステップは、第１の表面領域上方に置かれた領域内の初期の酸化膜の部分的な除去を含み、そのようにして形成ステップの完了の際よりもその厚みの少ない、初期の酸化膜の残りの部分を、半導体本体の第１の表面領域上方に置かれた状態のまま残す、請求項１に記載の方法。
【請求項４】
取除くステップの後で、さらにさらすステップに先行して、半導体本体の第２の表面領域の上方に置かれた初期の酸化物層の厚みを増やすさらなるステップを含む、請求項１に記載の方法。
【請求項５】
半導体本体の第２の表面領域の上方に堆積された初期の酸化物層は、さらすステップのすぐ前に、形成するステップの完了の際のその厚みと比べて実質的に変わらない厚みを有する、請求項１に記載の方法。
【請求項６】
第１の表面領域の不純物濃度は第２の表面領域の不純物濃度よりも高い、請求項１に記載の方法。
【請求項７】
導入するステップは、さらすステップに続いて、半導体本体を窒素を含む雰囲気下でアニーリングし、第１および第２の酸化膜両方に窒素を導入した表面層を形成するステップを含む、請求項１に記載の方法。
【請求項８】
アニーリングステップはＲＴＰアニーリングステップを含み、さらすステップは炉成長ステップを含む、請求項７に記載の方法。
【請求項９】
アニールステップは、窒素を含めるために第１および第２の酸化物層をある厚さでＬＰＣＶＤを用いて形成している間に半導体本体をアニールするＬＰＣＶＤアニールステップを含み、さらすステップは炉成長ステップを含む、請求項７に記載の方法。
【請求項１０】
ＬＰＣＶＤアニーリングステップは９００℃ないし１０５０℃の範囲の温度で行なわれる、請求項９に記載の方法。
【請求項１１】
ＬＰＣＶＤアニーリングステップは５ｔｏｒｒないし３０ｔｏｒｒの範囲の圧力で行なわれる、請求項９に記載の方法。
【請求項１２】
さらすステップおよび導入するステップに続いて、半導体本体をアニーリングするステップをさらに含む、請求項１に記載の方法。
【請求項１３】
アニーリングステップはＲＴＰアニーリングステップを含み、さらすステップは炉成長ステップを含む、請求項１２に記載の方法。
【請求項１４】
ＲＴＰアニーリングステップは、９００℃ないし１０５０℃の範囲の温度で行なわれる、請求項１３に記載の方法。
【請求項１５】
炉成長ステップは、７００℃ないし９５０℃の範囲の温度で行なわれる、請求項１３に記載の方法。
【請求項１６】
炉成長ステップは、８００℃ないし８５０℃の範囲の温度で行なわれる、請求項１３に記載の方法。
【請求項１７】
アニーリングステップは、窒素を含めるために第１および第２の酸化物層をある厚さでＬＰＣＶＤを用いて形成している間に半導体本体をアニールするＬＰＣＶＤアニーリングステップを含み、さらすステップは、炉成長ステップを含む、請求項１２に記載の方法。
【請求項１８】
導入するステップは、さらすステップと同時に行なわれ、酸素を含む雰囲気はさらすステップの少なくとも一部分の間に窒素源を含み、第１および第２の酸化膜両方の少なくとも一部分にある濃度の窒素を形成する、請求項１に記載の方法。
【請求項１９】
さらすステップは、ＬＰＣＶＤ露出ステップを含む、請求項１８に記載の方法。
【請求項２０】
酸素を含む雰囲気は、２：１ないし１０：１の範囲の比率を有するＮ2ＯおよびＳｉＨ4の混合物を含む、請求項１９に記載の方法。
【請求項２１】
ＬＰＣＶＤ露出ステップは、１００ｍＴｏｒｒないし５００ｍＴｏｒｒの範囲の圧力で行なわれる、請求項１９に記載の方法。
【請求項２２】
ＬＰＣＶＤ露出ステップは、７００℃ないし８５０℃の範囲の温度にて行なわれる、請求項１９に記載の方法。
【請求項２３】
さらすステップはＰＥＣＶＤ露出ステップを含む、請求項１８に記載の方法。
【請求項２４】
酸素を含む雰囲気は、２：１ないし１０：１の範囲の比率を有するＮ2ＯおよびＳｉＨ4の混合物を含む、請求項２３に記載の方法。
【請求項２５】
ＰＥＣＶＤ露出ステップは、２Ｔｏｒｒないし３０Ｔｏｒｒの範囲の圧力で行なわれる、請求項２３に記載の方法。
【請求項２６】
ＰＥＣＶＤ露出ステップは、約２５℃ないし４００℃の範囲の温度で行なわれる、請求項２３に記載の方法。
【請求項２７】
ＰＥＣＶＤ露出ステップは、５０Ｗないし５００Ｗの範囲の電力レベルで行なわれる、請求項２３に記載の方法。
【請求項２８】
酸素を含む雰囲気はさらすステップの少なくとも一部分の間にＨＣｌの供給源を含み、第１および第２の酸化膜両方の少なくとも一部分にある濃度の塩素を形成する、請求項１に記載の方法。
【請求項２９】
塩素を含まない第１および第２の酸化膜両方を形成するように、酸素を含む雰囲気がさらすステップの間にＨＣｌを含まない環境を含む、請求項１に記載の方法。
【請求項３０】
形成するステップは、ＬＰＣＶＤ、ＰＥＣＶＤ、ＲＴＰ、および炉酸化処理から成る群から選択された処理を含む、請求項１に記載の方法。
【請求項３１】
さらすステップは、ＬＰＣＶＤ、ＰＥＣＶＤ、ＲＴＰ、および炉酸化処理からなる群から選択される処理を含む、請求項１に記載の方法。
【請求項３２】
導入するステップは、ＰＥＣＶＤ、ＲＴＰ、および炉処理からなる群から選択された処理を含む、請求項１に記載の方法。
【請求項３３】
前記不活性雰囲気はアルゴン雰囲気である、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は、半導体装置の製造に関し、より特定的には、半導体基板の表面上に高品質の酸化膜を達成するための方法に関する。
【背景技術】
【０００２】
関連技術の説明
半導体装置の製造における高品質の酸化膜は非常に重要である。電気的に消去書込可能なプログラマブルアレイ論理（ＥＥＰＡＬ）装置、電気的に消去書込可能な読出専用メモリ（ＥＥＰＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ），また最近ではより高速のベーシックな論理機能、などの多くの広い範疇の市販される装置の商品価値は、高品質の非常に薄い酸化物層の再現可能性にかかっている。
【０００３】
ゲート酸化膜の品質における大きな改良は、改良されたクリーニング技術、ＨＣＬ／ＴＣＡのゲート酸化処理への付加、およびより純度の高いガスおよび化学薬品によって達成されている。ＲＣＡクリーニング技術は、Ｔ．オーミ（Ohmi）らの、ＩＥＥＥ  Transctions on Electron Devices 、３９巻、第３号、１９９２年３月による「薄い酸化膜品質の表面微小粗さにおける依存性」（“Dependence of Thin Oxide Quality on Surface Micro-Roughness ”）で述べられている。ほかの技術は、従来のＨＣＬまたはＴＣＡとのＯ2以外の、別の（ＮＨ3、ＯＮＯ、ＷＥＴ  Ｏ2）ガス構成をゲート酸化サイクルに組込んでいる。Ａ．ジョウシ（Joshi）らの、ＩＥＥＥＥ  Transctions on Electron Devices、３９巻、第４号、１９９２年４月による「急速な熱によって窒化処理された薄いゲート酸化物の電気特性における急速熱再酸化の効果」（“Effect of Rapid Reoxidixation on the
Electrical Properties of Rapid Thermally Nitrided Thin Gate Oxide”）に述べられているように、単一のウェハＲＴＡ（ＲＴＰ）ゲート処理もかなり進歩している。
【非特許文献１】Ｔ．オーミ（Ohmi）ら、「薄い酸化膜品質の表面微小粗さにおける依存性」」（“Dependence of Thin Oxide Quality on Surface Micro-Roughness”）、ＩＥＥＥ  Transctions on Electron Devices、３９巻、第３号、１９９２年３月
【非特許文献２】Ａ．ジョウシ（Joshi）ら、「急速な熱によって窒化処理された薄いゲート酸化物の電気特性における急速熱再酸化の効果」（“Effect of Rapid Reoxidixation on the Electrical Properties of Rapid Thermally Nitrided Thin Gate Oxide ”）、ＩＥＥＥＥ  Transctions on Electron Devices、３９巻、第４号、１９９２年４月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらの技術は、ＭＯＳトランジスタのゲートなどの「ゲート酸化膜」に言及するが、通常何らかの薄い（大抵は３００Åより小さい）酸化膜に適用可能である。ＥＥＰＡＬ処理技術の「トンネル」酸化膜は非常に薄い（通常は１００Åより小さい）ゲート酸化膜であって、大抵その酸化膜は非常に濃くドープされたＮ＋層の上方で成長するという幾分通常とは異なる要件が伴なう。ほとんどのＭＯＳトランジスタ処理のトランジスタチャネル領域の場合にそうであるように、濃くドープされた基板表面から成長した酸化膜は一般的に、より薄くドープされた表面から成長した酸化膜より品質が落ちると考えられる。
【０００５】
薄い酸化膜の形成においては細心の注意が払われるが、さらに品質改良が望ましい。さらには、新しい装置にはいっそうより薄い酸化膜が望ましく、しかも同様に高品質の酸化膜特性を有さなければならない。
【０００６】
発明の概要
この発明の目的は非常に薄い酸化物層の品質を改良することである。
【０００７】
この発明のさらなる目的は、ＥＥＰＡＬなどのプログラマブル技術のトンネル酸化膜の品質を改良することである。
【０００８】
この発明のさらなる目的は、ＭＯＳトランジスタのゲート酸化膜の品質を改良することである。
【０００９】
この発明のさらに他の目的は、比較的低い酸化温度を使用して薄い酸化膜を形成するための環境を提供することである。
【００１０】
この発明のさらに他の目的は、高品質の、製造可能性および再現可能性の高い薄い酸化膜、特に２５ないし７５Åの範囲の厚みを有する酸化膜を製造することである。
【課題を解決するための手段】
【００１１】
集積回路製造処理のためのこの発明の一実施例では、半導体本体の第１の表面領域上に第１の酸化物層を形成するための方法、さらには第１の酸化物層より大きい厚みの第２の酸化物層を半導体本体の第２の表面領域上に形成するための方法は、第１および第２の表面領域上に初期の酸化物層を形成するステップを含む。この方法は、その後、半導体本体の第１の表面領域の上方に置かれた領域の第１の酸化物層の少なくとも一部分を取除くステップを含み、酸化膜形成に適した環境に半導体本体をさらすステップがその後に続き、こうして半導体本体の第１の表面領域の上方に置かれる第１の酸化物層を形成しかつ第２の表面領域上方に置かれる初期の酸化物層を厚くして第２の酸化物層を形成する。この方法は、さらすステップの開始に続いて、半導体本体を窒素源に導入するステップを含み、第１および第２の酸化物層両方に窒素を導入する。上記さらすステップは、酸素を含む雰囲気にあるときに半導体本体を７００℃〜８００℃の温度範囲に保つステップを含んでいる。この方法は、上記さらすステップの前に、酸素ガスを含まない不活性雰囲気で半導体本体を昇温するステップをさらに含んでいる。
【００１２】
この発明の別の実施例では、導入するステップはさらすステップと同時に行なわれ、それによってさらすステップの少なくとも一部分の間に酸化膜形成に適切な環境は窒素源を含み、第１および第２の酸化膜両方の少なくとも一部分にある濃度の窒素を形成する。
【００１３】
この発明のさらなる他の実施例では、この方法は、さらすステップおよび導入ステップに続いて、半導体本体をアニーリングするステップをさらに含む。
【００１４】
代わりに、この発明のさらに他の実施例では、第１および第２の酸化膜両方にある濃度の窒素を含む表面層を形成するように、導入ステップは、半導体本体をアニーリングするステップに続いて、窒素を含む雰囲気下で半導体本体をアニーリングするステップを含む。
【発明を実施するための最良の形態】
【００１５】
好ましい実施例の詳しい説明
図１−６は、ＣＭＯＳ  ＥＥＰＡＬ処理の、Ｐウェル活性領域にゲートおよびトンネル酸化膜を形成するための処理ステップのシーケンスを示す断面図である。そのような図面は、あるＣＭＯＳ  ＥＥＰＲＯＭの処理などの他の同様な処理にも適用可能である。ゲート酸化膜は、Ｎチャネル  ＭＯＳトランジスタを製造するために使用され、トンネル酸化膜は、ＥＥＰＡＬセルエレメントに有効な構造を製造するために使用される。
【００１６】
図１を参照して、Ｐ−ウェルフィールド酸化膜１０２は、ＬＯＣＯＳ処理を使用して基板１００上に形成される。Ｐ−ウェルフィールド酸化膜１０２はＰ−ウェル活性領域１１０をフィールド酸化膜１０２間に規定する。ＫＯＯＩ酸化膜１０４はその後蒸気酸化環境中でおよそ２２５Åの厚みに成長する。ＫＯＯＩ酸化膜の成長およびそれに続く除去は、前のフィールド酸化の間にＬＯＣＯＳ端縁の活性領域の周りに形成する窒化物の残留ＫＯＯＩリボンをなくすための周知の処理である。（蒸気酸化環境中の窒化シリコンはアンモニアおよび二酸化シリコンに分解する。アンモニアは、シリコン表面に達するまでフィールド酸化膜を介して拡散し、そこでアンモニアが反応して窒化シリコンを形成し、活性領域の端縁の周りのシリコン／二酸化シリコン界面に窒化物のリボンを残す。）
Ｐ−ウェル内に後に製造されるべきＭＯＳトランジスタの公称しきい値を設定するために、ＶTI注入１６２がその後全ウェハ上に注入される。これは好ましくは軽いホウ素注入であり、Ｐ−ウェル領域およびＮ−ウェル領域（図示せず）両方に何らかのマスキングフォトレジストを伴なうことなく与えられる（すなわち、「ブランケット注入」）。好ましい注入量は、２５ｋｅＶの注入エネルギで０．４ないし２．０×１０12イオン／ｃｍ2である。Ｎ−ウェルに後で製造されるべきＰ−チャネルＭＯＳトランジスタのしきい値を調整するために、別個のＶTP注入（図示せず）がＮ−ウェル領域（図示せず）に注入される。これを達成するためには、フォトレジスト層が与えられ、Ｐ−ウェルを覆う一方でＮ−ウェルをさらすように規定され、Ｎ−ウェルへの注入が（典型的には２５ｋｅＶの注入エネルギで４×１０11イオン／ｃｍ2の注入量で）行なわれ、さらにＰ−ウェルの上層のフォトレジストがその後取除かれる。
【００１７】
図示されたＰ−ウェルに作用する処理シーケンスに続いて、フォトレジスト層が与えられ、Ｐ−ウェル活性領域１１０上でＫＯＯＩ酸化膜１０４の一部分をさらすフォトレジスト層１０６を形成するように規定される。結果として得られる構造が図２に示されている。まだ活性化されていないＶTI注入層１８０がＫＯＯＩ酸化膜１０４の下で示される。
【００１８】
次に、この実施例のＥＥＰＡＬ処理のために、リン注入１０８が、さらされたＫＯＯＩ酸化膜を介してＰ−ウェル活性領域１１０の領域１００に注入される。好ましい注入量は６０ｋｅＶの注入エネルギで１．０×１０15イオン／ｃｍ2である。基板の他の領域はフォトレジスト層１０６によってマスキングされる。フォトレジスト層１０６はその後取除かれ、その表面はＲＣＡクリーンオペレーションによってアニーリングに備えられ、結果として図３に示された構造になる。リン注入層１２０がリン注入１０８の重いドーズ量によって生成されている。リン注入１０８にさらされたＫＯＯＩ酸化膜に対する注入損傷のために、ＲＣＡクリーンオペレーションは注入損傷を受けたＫＯＯＩ酸化膜のいくらかをエッチングし、その結果リン注入層１２０の上方の領域におよそ１００Åの厚みのエッチングされたＫＯＯＩ酸化膜１２２がある。先にフォトレジスト層１０６によって保護されその結果リン注入１０８によって損傷を受けなかったＫＯＯＩ酸化膜１０４の部分は実質的にエッチングされないまま２２５Åの厚みで残る。リン注入層１２０のドーピング密度はＶTI注入層１８０のドーピング密度よりもはるかに大きいので、ＶTI注入層１８０はリン注入層１２０中に延びるようには図示されていない。
【００１９】
リン注入層１２０を基板１００中に駆動するアニールオペレーションが続き、それによってリンの表面濃度が小さくなる。さらに、アニールオペレーションはリン注入を活性化し、それによってＮ＋層をＰ−ウェル中に形成し、さらにＶTI注入層１８０を活性化し、それによってＶTI層を形成する。次に、（たとえば１０：１ＨＦで１．７分の）短い酸化膜エッチングにより、ゲート酸化に備えて、ＫＯＯＩ酸化膜１０４およびエッチングされたＫＯＯＩ酸化膜１２２がＰ−ウェルの表面から取除かれる。そのようなゲート酸化に先立つエッチングステップの好ましいエッチング条件は、マーク・アイ・ガードナー（Mark
I. Gardner）、ヘンリー・ジム・フルフォード・ジュニア（Henry Jim Fulford, Jr.）
、およびジェイ・ジェイ・シートン（Jay J. Seaton）を発明者とする、平成５年１０月２８日に出願された「高品質の酸化膜を成長させるための方法」と題された同時係属中の、共通に譲渡された特願平６−２０４４９６内に議論されており、ここに全文を引用により援用する。結果として得られる構造が図４に示されており、上層の酸化膜がないＰ−ウェル活性領域表面１４２を示し、さらにＮ＋層１４０の形成を示し、これは前のアニールステップの間に達成されたドライブインのために前の活性化されていないリン注入層１２０よりも深くかつ広い。さらに、活性化されていないＶTI注入層１８０はアニールステップにより活性化され、結果としてＶTI層２２４になる。
【００２０】
次に、ゲート酸化膜がＰ−ウェル活性領域１１０上に形成される。これは好ましくは乾いた酸化環境で１４０Åの厚みに成長するが、代替的には（以下で議論される）ＣＶＤ法によって堆積されてもよい。好ましくは酸化炉の雰囲気ガスを不活性アニーリング雰囲気に変更し一方高温を（たとえばアルゴンを３０分間１０００℃で）与え続けることによって、その場でのアニールがゲート酸化サイクルの終わりに行なわれる。いくつかの利点を有するゲート酸化条件が、マーク・アイ・ガードナー、およびヘンリー・ジム・フルフォード・ジュニアによる、１９９４年３月３１日に出願された「高品質の酸化膜を犠牲酸化アニールを使用して達成するための方法」（“Method for Achiering a High Ouality Thin Oxide Using a Sacrificial Anneal”）と題された同時係属中の、共通に譲渡された米国特許第５，３１６，９８１内に議論されており、ここに全文を引用により援用する。
【００２１】
図示されているようにＰ−ウェルに作用する処理シーケンスに続いて、フォトレジスト層が与えられＮ＋層１４０上のゲート酸化膜をさらすように規定され、さらされたゲート酸化膜を取除くようにエッチングステップがその後に続く。このトンネル開口エッチングは６：１に緩衝されたエッチャントで０．２分エッチングされ、Ｎ＋層１４０上の基板の表面をさらすように１４０Åのゲート酸化膜を取除く。このエッチングに関する好ましい条件は上述された「高品質の酸化膜を成長させるための方法」と題された出願内で議論される。結果として得られる構造は図５に示されており、トンネル開口エッチングによってさらされたＮ＋表面１８４を示す。フォトレジスト層１８２はトンネル開口を規定し、かつＮ＋層１４０の上層でない残りのゲート酸化膜１６０を保護する。ＶTI層２２４はゲート酸化膜１６０下に置かれるように示される。
【００２２】
最後に、フォトレジスト層１８２が取除かれ、ここで述べられたような酸化シーケンスにより、Ｎ＋層１４０の上層のＮ＋表面１８４上でトンネル酸化膜が成長し、さらに現存のゲート酸化膜１６０の厚みが増加する。図６を参照して、トンネル酸化膜２２０は名目上８５Åの厚みであり、一方再酸化されたゲート酸化膜２２２は名目上１８０Åの厚みである。６０ないし９０Åのトンネル酸化膜および１００ないし１８０Åのゲート酸化膜が以下で議論されるシーケンスと同じシーケンスを使用して容易に達成され得る。代替の実施例では、トンネル開口エッチングは、Ｎ＋層１４０の上層のゲート酸化膜を部分的にだけ取除き（図示せず）、それはその後トンネル酸化膜を形成するためにトンネル酸化シーケンスによって厚みを増される。
【００２３】
このステップに続いて、様々な周知の処理のいずれかに従って、トランジスタ、配線、および他の特徴を形成するために、ポリシリコン層が堆積され、ドープされ、かつ規定される。特に、トンネル酸化膜２２０を介する電界が十分に高ければトンネル酸化膜２２０を介して導電する、ＥＥＰＡＬセルに有効な構造を形成するために、ポリシリコンがトンネル酸化膜２２０上に堆積される。酸化膜の品質の測定は、ポリシリコン層が有効な構造にパターン化された直後に行なわれ得る。
【００２４】
表１に示された酸化シーケンスは、トンネル酸化膜をＮ＋層１４０の上層のＮ＋表面１８４から成長させることと、現存のゲート酸化膜１６０の厚みを増やすこととの両方に使
用され得る。示されているように、トンネル酸化は、酸化段階として進み、温度の下降が後に続き、その後窒素雰囲気中のＲＴＰアニール（「急速熱処理」アニール、「ＲＴＡアニール」すなわち「急速熱アニール」とも呼ぶ）が後に続いて進行する。このシーケンスは典型的には名目上８５Åの厚みを有するトンネル酸化膜２２０を製造する。
【００２５】
【表１】
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【００２６】
代替的には、表２に記された酸化シーケンスは、トンネル酸化膜をＮ＋層１４０の上層のＮ＋表面１８４から成長させることと、さらに現存のゲート酸化膜１６０の厚みを増やすこととの両方に使用され得る。図示されているように、トンネル酸化が３段階酸化サイクルとして進行し、ＨＣｌゲッタリングが第１段階と第２段階との間で、さらに第２段階と第３段階との間で行なわれる。この処理は、ＨＣｌをシリコンおよびポリシリコン界面の両方から遠ざける一方で、存在し得る可動イオン電荷または重い金属をゲッタリングするに十分に高い濃度のＨＣｌをゲート酸化膜の本体内になおも与える。シリコンまたはポリシリコン界面のいずれかと接触するＨＣｌはその界面表面の品質を下げ、同様にその界面と隣接するどの酸化膜の品質も下げる。さらに、ゲッタリングステップはアニーリング環境を部分的に成長した酸化膜に与え、それはＳｉ／ＳｉＯ2界面の粗さを低減しかつ酸化膜の密度を高めるように働き、これらのことはいずれも高品質の酸化膜の促進に有益である。酸化の第３段階の後さらに温度の下降の後（ＲＴＰアニール、技術的に冗長な用語ではあるが「ＲＴＡアニール」としても既知の）急速熱アニールが選択的にＮ2Ｏ雰囲気中で行なわれる。Ｎ2Ｏアニールステップは、およそさらに１５Åの酸化膜を形成し、その結果最終的におよそ７５Åの厚みになる。酸化、およびゲッタリングステップを含む表２のステップ１−９は好ましくは拡散チューブ中で行なわれ、一方ステップ１０はもちろん好ましくはＲＴＰシステム中で行なわれる。しかしながら、最終アニール（ステップ１０）は所望であれば拡散チューブ中で行なうことも可能である。チューブの高い熱量と、その結果ＲＴＡアニールと比較してウェハがより長い時間高温を経験することを考慮して、先に行なわれるドーピングの分布を調整する必要がある。
【００２７】
【表２】
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【００２８】
上述された多くの特定のステップは様々な異なった処理ステップを使用して行なわれてもよい。たとえば、ゲート酸化膜は、上述されたような低圧力化学蒸着（ＬＰＣＶＤ）法、プラズマ増速化学蒸着（ＰＥＣＶＤ）法、急速熱処理（ＲＴＰ）、または炉処理いずれかによって有利に形成され得る。同様に、トンネル酸化膜はＬＰＣＤＶ，ＰＥＣＶＤ，ＲＴＰまたは炉処理いずれかによって有利に形成され得る。両方の酸化膜形成はＮ2ＯまたはＯ2いずれかの雰囲気中で行なわれ、さらにＣｌの酸化膜への導入を含んでもよいし含まなくてもよい。さらに、窒素アニールがＰＥＣＶＤ処理、ＲＴＰ処理、または従来の炉処理いずれかで有利に行なわれ得る。窒素を含む他の酸化シーケンスはマーク・アイ・ガードナーおよびヘンリー・ジム・フルフォード・ジュニアらの発明者による１９９４年３月２２日に出願された「窒素アニールを使用して非常に信頼度の高い薄い酸化膜を達成するための方法」（“Method for Achieving an Ultra-Reliable Thin Oxide Using a Nitrogen Anneal”）と題された、同時係属中の共通に譲渡された米国特許第５、２９６、４１１号内に開示されており、ここに全文を引用により援用する。
【００２９】
表２に示されたような基本的な処理シーケンスはおよそ６０Åの厚みに低減された酸化膜を製造するために利用され得る。３０ないし４０Åの範囲の厚みを得るためには、シーケンスの温度は８００℃に下げられなければならない。表３は、４０Åのトンネル酸化膜を製造するためのトンネル酸化シーケンスを開示し、好ましくは炉チューブ中で行なわれ、ＲＴＰアニールがその後に続く（表には表示せず）。そのようなＲＴＰアニールは、９００ないし１０５０℃の温度範囲を有し得るが、低温の炉で成長するが高品質の酸化膜は確実に得られる。表２に示された処理とは対照的に、表３に示されたトンネル酸化サイク
ルでは低温のＯ2は使用されない。
【００３０】
【表３】
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【００３１】
表４に開示されたトンネル酸化シーケンスは、３０Åの酸化膜を製造するために使用され得る。表３の処理と同様に、また表２に示された処理とは対照的に、表４に示されたトンネル酸化サイクルでは低温のＯ2は使用されない。炉の温度がより低い７００ないし７５０℃で、ＲＴＰアニールがその後に続き、２０ないし２５Åのトンネル酸化膜の製造が可能となる。
【００３２】
ＲＴＰアニール以外に、トンネル酸化膜は、炉成長に続いて低圧のＮ2Ｏの雰囲気下でＬＰＣＶＤアニールをすることで製造され得る。典型的な圧力の範囲は５ないし３０ｔｏｒｒであり、一方典型的な温度範囲は９００ないし１０５０℃である。
【００３３】
【表４】
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【００３４】
トンネル酸化は炉酸化処理によるのではなくＬＰＣＶＤ処理を利用してもまた達成され得る。そのような処理は７００ないし８５０℃の温度範囲で行なわれ、２：１ないし１０：１の範囲の比率を有するＮ2ＯおよびＳｉＨ4の混合物を使用し、さらに１００ｍＴｏｒｒないし５００ｍＴｏｒｒの圧力範囲で行なわれる。この処理の１つの顕著な利点は、従来のポリシリコン堆積法で行なうことができることである。さらに、ＬＰＣＶＤ酸化は選択的にＲＴＰまたは炉アニールのいずれかがその後に続いてよい。
【００３５】
トンネル酸化は、炉酸化処理またはＬＰＣＶＤ処理によるのではなくＰＥＣＶＤ処理を利用することによってもまた達成され得る。そのような処理もまた２：１ないし１０：１の比率範囲を有するＮ2ＯおよびＳｉＨ4の混合物を使用し、２Ｔｏｒｒないし３０Ｔｏｒｒの範囲の圧力で行なわれ、さらに５０ないし５００ワットの範囲の電力レベルで行なわれ得る。Ｎ2Ｏ  ＳｉＨ4分子の分離に要するエネルギはプラズマ中に含まれるので、その処理は室温（２５℃）ないし４００℃の範囲の温度で行なわれ得る。さらに、ＬＰＣＶＤ酸化は選択的にＲＴＰまたは炉アニールいずれかが続き得る。ゲート酸化膜が成長するのではなく堆積されるのであれば、より薄い酸化膜が達成可能である。例えば１０ないし２０Åのゲート酸化膜が堆積され、トンネル酸化がその後に続き得る。この結果、厚みがトンネル酸化膜とほぼ同じゲート酸化膜になる。そのようなゲート酸化はＬＰＣＶＤまたはＰＥＣＶＤ処理いずれかによって達成され得る。
【００３６】
上述されたこの技術は、高品質の非常に薄い酸化膜を製造するためにポリシリコン堆積に先立ついずれの酸化サイクルにも非常に関係が深く、ほとんどすべてのＭＯＳ処理技術に応用される可能性が高い。この技術は特に堆積酸化膜の品質を向上させることに適しており、さらにゲート酸化膜の形成における図１−６のシーケンスに示されているように再成長酸化膜に適していると考えられる。５０Åより小さい厚みの薄いトンネル酸化膜を形
成するには上で議論したように酸化膜を成長させるのではなく堆積酸化膜のほうがおそらく有用であろう。
【００３７】
酸化膜中のある濃度の窒素は、上層のポリシリコン層から酸化膜を通ってその下のチャネルまたは基板に達する、酸化膜を使用する装置の性能を（基板領域のドーピングプロファイルをかなり変えてしまうことで）低下させかねないドーパント原子、特にホウ素の移動を減じる拡散バリヤを提供することもまた考えられる。この拡散バリヤは特にホウ素が存在するとき魅力的である、なぜならホウ素はリンまたは砒素よりも速く酸化膜中を拡散するからである。酸化物層中の窒素源は、上述されたＮ2Ｏアニールによって、または、典型的にはＯ2などの酸素源と結びついて、代替的にはＮＯ、ＮＨ3、ＮＨ4、またはＮＦ3等の他のガスによって与えられる。
【００３８】
さらに、窒素は酸化処理において最終アニールよりも速く導入され得る。たとえば、窒素はゲッタリングオペレーションの間に導入され、たとえ最終アニールが不活性雰囲気下だけにあったとしても、ここに議論された酸化膜と同じ改良された品質を有する酸化膜を生成し得ると考えられる。窒素は成長ステップのうちのいくつかまたはそのすべての間に導入されてもよいが、所望の厚みの酸化膜を生成するに必要な最適な成長条件の再較正が必要となる。
【００３９】
上の説明はＣＭＯＳ技術で製造されるＥＥＰＡＬ技術に言及するが、この開示の技術は、薄い酸化膜を組入れる他の半導体処理技術に有利に応用できる。たとえば、非常に薄い酸化膜誘電体を用いて製造されるキャパシタを要するＤＲＡＭ処理はこれらの技術から非常に大きな利益を得るであろう。もちろん、トンネル酸化膜を利用する他のプログラマブル技術もまたこの利益を受ける。
【００４０】
この発明は上述の実施例に関して述べられてきたが、この発明はこれらの実施例に必ずしも限定されない。たとえば、広範にわたる様々なゲート酸化膜およびトンネル酸化膜の厚みが製造され、その２つの酸化膜をアニールすべきかどうかおよび／またはそれらをどのようにアニールすべきかは多くの異なった方法で決定され得る。したがって、ここに述べられていない他の実施例、変更、および改良は、前掲の特許請求の範囲によって規定されるこの発明の範囲から必ずしも除外される必要はない。
【図面の簡単な説明】
【００４１】
【図１】ＣＭＯＳ  ＥＥＰＲＯＭ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【図２】ＣＭＯＳ  ＥＥＰＡＬ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【図３】ＣＭＯＳ  ＥＥＰＡＬ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【図４】ＣＭＯＳ  ＥＥＰＡＬ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【図５】ＣＭＯＳ  ＥＥＰＡＬ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【図６】ＣＭＯＳ  ＥＥＰＡＬ処理のＰ−ウェル活性領域におけるゲートおよびトンネル酸化膜の形成のための処理ステップのシーケンスを示す断面図である。
【符号の説明】
【００４２】
１０２  フィールド酸化膜
１０４  ＫＯＯＩ酸化膜
１１０  Ｐ−ウェル活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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