(57)【要約】【課題】  半導体ナノワイヤによるチャネル（半導体ナノワイヤ・チャネル）及びドープされた半導体ソース及びドレイン領域を有する電界効果トランジスタ（ＦＥＴ）提供すること。【解決手段】  ＦＥＴチャネルを形成する半導体ナノワイヤと、半導体ナノワイヤから半径方向のエピタキシによって形成されるドープされたソース及びドレイン領域を有するＦＥＴが開示される。トップ・ゲート型及びボトム・ゲート型のナノワイヤＦＥＴが論じられる。ソース及びドレインの形成には、選択的又は非選択的エピタキシを用いることができる。【選択図】      図４
2008072107.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタであって、
半導体ナノワイヤにより形成される半導体ナノワイヤ・チャネルと、
前記半導体ナノワイヤ・チャネル内の電流を制御するためのゲートと、
前記ゲートに隣接するソース領域及びドレイン領域と
を含み、前記ソース及びドレイン領域はドープされ、前記半導体ナノワイヤ・チャネルの半径方向に延びる、電界効果トランジスタ。
【請求項２】
前記ソース及び前記ドレイン領域は前記半導体ナノワイヤ・チャネルからエピタキシャル成長されている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ソース及び前記ドレイン領域の上に配置された金属半導体合金をさらに含む、請求項１に記載の電界効果トランジスタ。
【請求項４】
前記半導体ナノワイヤ・チャネルはシリコン・ナノワイヤより成るシリコン・ナノワイヤ・チャネルであり、前記金属半導体合金はニッケル・シリサイドである、請求項３に記載の電界効果トランジスタ。
【請求項５】
電界効果トランジスタを作成する方法であって、
導電性基板の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上に半導体ナノワイヤを設けるステップと、
前記半導体ナノワイヤの上に誘電体スタックを堆積させるステップと、
前記誘電体スタック内にコンタクト・ホールを形成して前記半導体ナノワイヤの選択された領域を露出するステップと、
前記露出された領域の半導体ナノワイヤを半径方向のエピタキシャル成長によって厚くするステップと
を含み、前記エピタキシャル成長した領域は、ソース及びドレイン領域を形成するためにドープする、方法。
【請求項６】
前記半導体ナノワイヤを前記設けるステップは、金触媒の使用を含む、請求項５に記載の方法。
【請求項７】
電界効果トランジスタを作成する方法であって、
半導体基板上に絶縁層を形成するステップと、
前記絶縁層上に半導体ナノワイヤ懸濁液をスピンコートするステップと、
前記半導体ナノワイヤ上にゲート誘電体を堆積させるステップと、
前記ゲート誘電体の一部分の上にトップ・ゲートを形成するステップと、
前記トップ・ゲートの側壁上にスペーサを形成するステップと、
前記半導体ナノワイヤの一部分を露出させるための前記トップ・ゲート及び前記スペーサによって覆われていない前記ゲート誘電体の一部分を除去するステップと、
前記露出された半導体ナノワイヤを半径方向のエピタキシャル成長によって厚くするステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノワイヤ（半導体のナノワイヤ）に基づく電子デバイスに関し、より具体的には、ナノワイヤ・チャネル（ナノワイヤのチャネル）及びドープ半導体ソース及びドレイン領域を有する電界効果トランジスタ（ＦＥＴ）に関する。本発明はまた、ナノワイヤ・チャネルと接触するドープ半導体ソース／ドレイン領域を作成する方法に関する。
【背景技術】
【０００２】
半導体ナノワイヤに対して、ドープされた半導体ソース及びドレインを形成することには、いくつかの課題がある。第１に、ドーパントは、気相から又は半径方向の成長によって、半導体ナノワイヤに組み込まれるため、半導体ナノワイヤをその成長中にその場ドープ（in-situ dope）することは困難である（非特許文献１）。例えば、次の部分が高濃度にドープされるように成長させる場合、ナノワイヤの低濃度にドープされる部分がカウンタ・ドープされることになる。第２に、成長のインキュベーション時間のため、その場ドープされた半導体ナノワイヤ内のドープ領域の開始が、各半導体ナノワイヤが経験する核生成の遅延に対応する変動を示すことになる（非特許文献２）。第３に、高濃度のその場ドーピングは、半導体ナノワイヤの先細り化（テーパリング）（Ｇｅナノワイヤにおいて）及び触媒からの金の損失（ジボランでドープされたＳｉナノワイヤにおいて）を引き起こすことが示された。第４に、半導体ナノワイヤに沿って部分ドープが達成できる場合でも、各部分にコンタクト及びゲートを位置合せするための簡単な方法がない。第５に、ドーパントの変動は、薄い半導体ナノワイヤ内におけるドーピングの制御を困難にすることになる。例えば、直径１０ｎｍ、長さ０．２５ミクロン、及び、ドーピング・レベルが１Ｅ１９ｃｍ-３の半導体ナノワイヤは、約２００個のドーパント原子を含む。半導体ナノワイヤの直径が５ｎｍまで減じられる場合、０．２５ミクロンの部分は、僅か約５０個のドーパント原子を含むことになる。
【０００３】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を構築するために、半導体ナノワイヤは、半導体ナノワイヤの主軸に沿ってｎ−ｐ−ｎ（ｎ−ＦＥＴ）又はｐ−ｎ−ｐ（ｐ−ＦＥＴ）のドーピング・プロファイルを有するべきである。そのプロファイルを達成するためにいくつかの方法が提案された。第１は、成長中に半導体ナノワイヤをその場ドープすることによるものである（非特許文献３）。その場技術の欠点及び限界については前に論じた。第２の方法は、イオン注入に基づくものである（非特許文献４）。この方法は、小径の半導体ナノワイヤは、注入によってアモルファス化及びスパッタされることになるため、太い半導体ナノワイヤ（３０ｎｍより大きな直径）だけにしか用いることができないという欠点を有する。ドープ領域の再結晶化は、半導体ナノワイヤの一次元性のために不可能なこともある（固相エピタキシ中には、自発的再結晶化が優勢になる）。その結果、今まで報告されたほとんどの半導体ナノワイヤＦＥＴは、ショットキ（金属）ソース及びドレインを有するものが製造された。
【０００４】
【非特許文献１】Ｅ．Ｔｕｔｕｃ他、Ｎａｎｏ  Ｌｅｔｔ、２００６年９月号、印刷中。
【非特許文献２】Ｂ．Ｋａｌａｃｈｅ他、ＪＪＡＰ、第４５巻、Ｌ１９０頁、２００６年。
【非特許文献３】Ｙ．Ｗａｎｇ他、Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ要約、１７５頁、２００６年。
【非特許文献４】Ｗ．Ｒｉｓｓ他、Ｉｎｔｅｒ．Ｃｏｎｆ．ｏｎ  Ｎａｎｏｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ、ルツェルン、２００６年８月。
【非特許文献５】Ｅ．Ｉ．Ｇｉｖａｒｇｉｚｏｖ、Ｈｉｇｈｌｙ  Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｒｙｓｔａｌｓ，Ｋｌｕｗｅｒ  ａｃａｄｅｍｉｃ  ｐｕｂｌｉｓｈｅｒｓ，Ｎｏｒｗｅｌｌ  ＭＡ、１９８６年。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のことを考慮すると、ドープ半導体ソース及びドレイン領域をもつ半導体ナノワイヤＦＥＴを提供する必要がある。デバイスの変動を低減するためには、プレドープされた半導体ナノワイヤに依存するのではなく、むしろ非ドープ・半導体ナノワイヤを用いる製造方法の必要性もある。
【課題を解決するための手段】
【０００６】
本発明は、ドープされたソース及びドレイン領域をもつ半導体ナノワイヤＦＥＴ（電界効果トランジスタ）を提供する。本発明によれば、非ドープ・半導体ナノワイヤが本発明のＦＥＴのチャネル領域を形成する。半導体ナノワイヤの選択された領域内にＦＥＴソース及びドレインを形成するために半径方向のエピタキシが用いられる。
【０００７】
本発明の第１の態様において、単結晶の半導体ナノワイヤ・チャネルと、半導体ナノワイヤ・チャネル中の電流を制御するためのゲートと、半導体ナノワイヤ・チャネル（又は、いわゆる半導体ナノワイヤ本体）から半径方向に延びて、デバイスのソース及びドレイン領域を形成するドープされ厚くされた領域とを含むＦＥＴなどの半導体構造体が説明される。
【０００８】
具体的には、本発明の半導体構造体は、非ドープ・半導体ナノワイヤ・チャネルと、ゲート誘電体と、半導体ナノワイヤ・チャネル内の電流を制御するために半導体ナノワイヤ・チャネルの下部、上部又は全周囲に形成されたゲート導電体と、ソース領域及びドレイン領域を形成するために半径方向の結晶成長によって半導体ナノワイヤ・チャネル上に付加された、ゲートに隣接して形成されたドープ半導体領域とを含む。
【０００９】
本発明の幾つかの実施形態において、ゲート導電体は、上に半導体ナノワイヤがある導電性基板からなる。この構成において、半導体ナノワイヤ・チャネルはバック・ゲート型となる。本発明の別の実施形態においては、ゲート導電体は半導体ナノワイヤの上に堆積される。この場合、半導体ナノワイヤはトップ・ゲート型となる。本発明のさらに別の実施形態においては、ゲート導電体は半導体ナノワイヤ・チャネルの全周囲に堆積される。この構成はオールアラウンド・ゲートと呼ばれる。
【００１０】
一実施形態において、半導体ナノワイヤ・チャネルに対して作られるソース及びドレイン領域は、半導体ナノワイヤ・チャネル内に含まれるものとは異なる少なくとも１つの化学元素を含む。例えば、シリコン（Ｓｉ）半導体ナノワイヤは、ＳｉＧｅ合金から作られ、ホウ素（Ｂ）又はリン（Ｐ）でドープされたソース及びドレイン領域を有することができる。
【００１１】
本発明の第２の態様において、半導体ナノワイヤ・チャネル並びにドープ半導体ソース及びドレイン領域を有するＦＥＴを製造する方法が説明される。これらの方法の１つにおいては、半導体ナノワイヤ・チャネルを、上にゲート誘電体が形成される導電性基板の上に設ける。誘電体スタックは、基板の上にブランケット堆積させる。半導体ナノワイヤ・チャネルの部分を露出し、ＦＥＴのゲート長を設定するコンタクト・ホールは、誘電体スタック内に作られてドープ半導体ソース及びドレイン領域を画定する。半径方向にその場ドープされた半導体結晶の成長は、コンタクト・ホールを充填してドープ半導体ソース及びドレイン領域を形成する。化学的機械研磨（ＣＭＰ）を用いて誘電体スタック上に堆積した余分な半導体膜を除去する。コンタクトがドープ半導体ソース及びドレイン領域に対して作られてデバイスの製造が完了する。
【００１２】
本発明の別の方法においては、ゲート誘電体でコーティングされた半導体ナノワイヤを、基板上に形成された絶縁層の上に設ける。ゲート導電体は、半導体ナノワイヤの上に堆積させる。側壁の誘電体スペーサは、ゲート導電体の両側に形成される。ゲート誘電体領域はゲート導電体によって覆われないか、又は側壁スペーサが除去され、半径方向にその場ドープされた半導体ナノワイヤの成長が、ソース及びドレイン領域を形成するために用いられる。
【００１３】
本発明の方法は、シリコン・半導体ナノワイヤ及びシリコン加工法を用いて説明される。その方法はまた、Ｇｅ又はＩＩＩ−Ｖ族半導体などの他の半導体を用いて実施することもできる。
【発明を実施するための最良の形態】
【００１４】
本発明は、ドープ半導体ソース及びドレイン領域をもつ半導体ナノワイヤＦＥＴ、及びその製造方法を提供するが、ここで以下の議論に言及しながらより詳細に説明されることになる。この議論において、本発明の実施形態を示すさまざまな図面が参照されることになる。本発明の実施形態の図面は例証のために提供されるので、図に含まれる構造体は一定の尺度で描かれてはいない。
【００１５】
以下の説明においては、本発明の完全な理解を与えるために、特定の構造体、要素、材料、寸法、加工ステップ及び方法など、多くの具体的な詳細が示される。しかしながら、本発明はこれらの具体的な詳細なしに、可能な代替工程の選択肢を用いて実施できることを当業者は理解することになる。他の場合には、本発明を不明瞭にすることを避けるために、周知の構造体又は加工ステップは、詳細には説明されていない。
【００１６】
層、領域又は基板としての１つの要素が、別の要素の「上」又は「上方」にあると言及されるとき、それは他の要素の直接上に存在することができるか、又は介在要素が存在してもよいことを理解されたい。対照的に、１つの要素が別の要素の「直接上」又は「直接上方」にあると言及されるときには、介在要素は存在しない。同様に、１つの要素が別の要素の「下」又は「下方」にあると言及されるとき、それは他の要素の直接下又は下方に存在することができるか、又は介在要素が存在してもよいことを理解されたい。対照的に、１つの要素が別の要素の「直接下」又は「直接下方」にあると言及されるときには、介在要素は存在しない。
【００１７】
本発明の方法は、シリコン・ナノワイヤ及びシリコン加工法を用いて説明されることを再度強調する。こうした説明が本明細書において以下に与えられるが、本発明の方法はまた、例えばＧｅ又はＩＩＩ−Ｖ族半導体などの他の半導体材料を用いて実施することもできる。非Ｓｉ含有半導体を用いるとき、本発明の加工ステップは、適用される成長温度及びドーパント種が用いる特定の半導体に適合させられることを除いて、基本的に同じである。しかしながら、例えばＳｉ、ＳｉＧｅ、Ｓｉ／ＳｉＧｅ、ＳｉＣ又はＳｉＧｅＣなどのＳｉ含有半導体材料を用いることが好ましい。本発明においては、半導体ナノワイヤの一部分が、デバイスのチャネル又は本体として用いられることに注目されたい。
【００１８】
基本的な方法が図１−図４に示される。図１（Ａ）（平面図）及び図１（Ｂ）（図１（Ａ）に示される線Ａ−Ｂに沿った断面図）を参照すると、ドープ・シリコン基板１０１（ｎ型又はｐ型のいずれか）が、出発の半導体基板として使用される。二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）及びそれらの多層などの絶縁体膜１０２は、基板１０１の上に堆積させる。絶縁体膜１０２は、バック・ゲートがチャネルを制御するために用いられるとき、ゲート誘電体として機能する。窒化シリコン（Ｓｉ３Ｎ４）などの第２の絶縁体膜１０３は、絶縁膜１０２の上に堆積させる。第２の絶縁膜１０３は、以下に説明されるように、フッ化水素酸（ＨＦ）に対するエッチ・ストップとして用いられる。同様にＨＦ耐性をもつ他のゲート誘電体スタックを用いることができる。例えば、膜１０２及び膜１０３は、８００℃でアニールされた酸化ハフニウム（ＨｆＯ２）膜で置き換えることができる（１００：１のＤＨＦ（希釈フッ化水素酸）中において、堆積されたＨｆＯ２のエッチング速度は約０．７ｎｍ／ｍｉｎであり、８００℃のアニールの後では無視できるほどになる）。
【００１９】
シリコン・ナノワイヤ１０４は、膜１０３の上に設けられる。シリコン・ナノワイヤ１０４は、高度に異方性の半導体結晶を有する。異方性は、それらの外部構造（即ち、形態）に反映される。シリコン・ナノワイヤ１０４は、長さＬの直径ｄに対する非常に高いアスペクト比（１０より大きい）をもつフィラメント状の結晶である。例えば、長さＬ＝０．１ミクロンから３０ミクロンまで、直径ｄ＝１００ｎｍから３ｎｍまでのシリコン・ナノワイヤ１０４が典型的である。
【００２０】
シリコン・ナノワイヤ１０４は触媒成長によって合成され、合成は一般的に化学気相堆積（ＣＶＤ）又はプラズマ強化化学気相堆積（ＰＥＣＶＤ）チャンバ内で実施される。成長温度は、用いる半導体及び前駆物質に依存する。例えば、シリコン・ナノワイヤ１０４は、シラン（ＳｉＨ４）を用いるときは、一般的には約３７０℃から約５００℃までの成長温度で成長させる。四塩化シリコン（ＳｉＣｌ４）に対しては、成長温度は、約８００℃から約９５０℃までである。塩素をＳｉＨ４に加えると、成長温度は６００℃を超えて上昇させることが可能である。シリコン・ナノワイヤ１０４の成長速度は、成長温度及び成長チャンバ内の気体の圧力に依存する。シリコン・ナノワイヤ１０４の例を用いると、１トルの圧力及び４５０℃の成長温度において、Ｈ２で希釈したＳｉＨ４（１：１）に対する典型的なＣＶＤ成長速度は、約７．６μｍ／時間である。
【００２１】
シリコン・ナノワイヤ１０４の異方性成長は、気相−液相−固相（ＶＬＳ）機構によって最も良く説明されると考えられ、例えば、非特許文献５に概説されている。一例としてシリコン・ナノワイヤ１０４を取り上げると、成長が開始するとき、触媒−シリコンの液体合金が形成される。気相（例えばＳｉＨ４）からのＳｉの追加供給により、液滴はＳｉで過飽和となり、過剰のシリコンが固相−液相界面に堆積する。その結果、液滴は元の基板表面から隆起して成長しているシリコン・ナノワイヤ１０４の結晶の先端に達する。成長温度が、Ｓｉ前駆物質の分解温度（ＳｉＨ４を用いる場合は約５００℃）以下に保持される場合、シリコン・ナノワイヤ１０４の側壁上にシリコンの堆積は起らない（即ち、半径方向に成長しない）。その結果、異方性成長をもたらす金属触媒によって可能となる成長だけが起る。本発明の方法において、シリコン・ナノワイヤ１０４を形成するために使用できる金属触媒の一例は金（Ａｕ）である。
【００２２】
図２（Ａ）（平面図）及び図２（Ｂ）（図２（Ａ）に示される線Ａ−Ｂに沿った断面図）を参照すると、ＳｉＯ２膜１０５及びＳｉ３Ｎ４膜１０６を含む誘電体スタックは、ＣＶＤなどの公知の方法によってシリコン・ナノワイヤ１０４の上にブランケット堆積される。ソース及びドレイン領域は、シリコン・ナノワイヤ１０４の部分を露出するコンタクト・ホール１０７をエッチングすることによって画定される。コンタクト・ホール１０７の間の間隔は、バック・ゲート制御型ＦＥＴに関しては、ゲート長さを設定する。コンタクト・ホール１０７のエッチングは、一般に２つのステップから成る。第１のステップにおいては、Ｓｉ３Ｎ４膜１０６がＳｉＯ２膜１０５に対して選択的にエッチングされる。例えば、ＣＨ３Ｆ（９ｓｃｃｍ）、ＣＯ２（５０ｓｃｃｍ）、Ｏ２（１０ｓｃｃｍ）及びＣＨＦ３（１ｓｃｃｍ）の混合気体を用いる反応性イオン・エッチング（ＲＩＥ）を用いてＳｉ３Ｎ４をＳｉＯ２に対して５：１より高い選択性でエッチングすることができる。第２のエッチング・ステップは、ＳｉＯ２膜１０５の選択的エッチングから成り、シリコン・ナノワイヤ１０４を露出させる。例えば、ＳｉＯ２膜の選択的除去は、希釈フッ化水素酸（ＤＨＦ）又は緩衝ＨＦによって実施することができる。膜１０５を剥離するステップもまた、バック・ゲート誘電体スタック（例えば、膜１０３）を露出させる。これが、膜１０３が、膜１０５を剥離するために用いる方法に対して耐性をもつように選択される理由である。例えば、ＤＨＦを膜１０５を剥離するために使用する場合には、膜１０３はＬＰＣＶＤ  Ｓｉ３Ｎ４又はアニールされたＨｆＯ２とすることができるが、その理由は両方の膜がＤＨＦ中で無視できるエッチングを示すからである。
【００２３】
図３（Ａ）（平面図）及び図３（Ｂ）（図３（Ａ）に示される線Ａ−Ｂに沿った断面図）を参照すると、シリコン・ナノワイヤ１０４の半導体材料に適合する半導体材料１０８（例えば、シリコン・ナノワイヤの場合ではＳｉ、ＳｉＧｅ等）は、構造体上にエピタキシャルに成長又は堆積させる。エピタキシャル成長は、成長のためのテンプレートとして機能するシリコン・ナノワイヤ１０４の露出表面上にだけ期待される。他の表面上では、半導体材料１０８は、一般に多結晶又はアモルファスとなる。
【００２４】
半導体材料１０８はまた、ソース及びドレイン領域を形成するのに必要なドーパントを組み込む。例えば、シリコンを半導体材料１０８として使用するとき、ホウ素（Ｂ）又はインジウム（Ｉｎ）が一般にｐ型ドーピングに用いられ、リン（Ｐ）及びヒ素（Ａｓ）がｎ型ドーピングに用いられる。ドーピングは、典型的には、成長中に半導体材料１０８に導入される（例えば、その場ドーピング）。半導体材料１０８の堆積は、幾つかの成長法、例えば、化学気相堆積（ＣＶＤ）、分子ビーム・エピタキシ（ＭＢＥ）、及び原子層堆積（ＡＬＤ）によって達成することができる。ＣＶＤベースの方法に関しては、シリコン又はシリコン・ゲルマニウムの成長ための典型的な前駆物質には、シラン（ＳｉＨ４）、ゲルマン（ＧｅＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）及び四塩化シリコン（ＳｉＣｌ４）がある。その場ドーピングに関しては、用いられる典型的な前駆物質は、ジボラン（Ｂ２Ｈ６）、ホスフィン（ＰＨ３）及びアルシン（ＡｓＨ３）である。
【００２５】
本発明の実施形態において、半導体材料１０８の成長は、半導体材料１０８が全ての表面上に堆積するという意味で非選択的である。シリコン、ゲルマニウム及びリン化インジウムを含む多くの半導体を用いると、選択的成長を達成することもできる。選択的成長が実施されるとき、半導体材料１０８の堆積は、シリコン・ナノワイヤ１０４の表面上だけで起こり、酸化物又は窒化物表面の上には起こらない。選択的シリコン成長を達成するためには、一般には塩化物を含む前駆物質が使用される。有機金属前駆物質がＩＩＩ属化合物（例えば、トリメチルインジウム  ＴＭＩｎ）に用いられるときには、一般にリン化インジウムの選択的成長が達成される。
【００２６】
図４（Ａ）（平面図）及び図４（Ｂ）（図４（Ａ）に示される線Ａ−Ｂに沿った断面図）を参照すると、化学的機械研磨（ＣＭＰ）が、膜１０６の表面上から半導体材料１０８を除去するために適用される。膜１０６はＣＭＰ研磨停止層として機能するので、コンタクト・ホール１０７を充填する半導体材料１０８は除去されない。上を覆う半導体材料１０８のＣＭＰによる除去は、コンタクトを“充填された”コンタクト・ホール１１０を互いに電気的に絶縁する。これはまた、コンタクトを充填されたコンタクト・ホール１１０にするために自己整合シリサイド工程（シリコンの場合に）を用いることを可能にする。より具体的には、ＣＭＰステップに続いて、ニッケル（Ｎｉ）、コバルト（Ｃｏ）又はチタン（Ｔｉ）などの金属を、基板１０１上にブランケット堆積させる。この基板１０１は、金属がコンタクト・ホール１１０内のシリコンと反応することを可能にするためにアニールされる。非シリコン表面上の金属（例えば、膜１０６上の金属）は、未反応のままとなる。その後、コンタクト・ホール１１０内のシリコンの上のシリサイド１１１を残して、未反応金属を除去するために選択的エッチングが用いられる。例えば、Ｎｉを用いる場合には、低抵抗性シリサイド相はＮｉＳｉとなる。このＮｉＳｉ相は、約４２０℃のアニーリング温度で形成され、未反応金属を除去するために用いられるエッチング化学剤は、１０分間６５℃における１０：１のＨ２Ｏ２：Ｈ２ＳＯ４である。
【００２７】
図５から図９までは、ドープ半導体ソース及びドレイン領域、及びトップ・ゲートを有する半導体ナノワイヤＦＥＴの製造方法を示す。この構造体は図１から図４までにおいて論じられたものと類似しているが、変更点は、（ｉ）半導体ナノワイヤがトップ・ゲート型であり、（ｉｉ）半導体ナノワイヤ・チャネルがゲート誘電体で覆われ、そして（ｉｉｉ）デバイスのソース及びドレイン領域を形成するために選択的エピタキシが用いられる、ことである。
【００２８】
図５（Ａ）から図５（Ｃ）までを参照すると、シリコン基板２０１が出発の半導体基板として使用される。図５（Ａ）は平面図、図５（Ｂ）は図５（Ａ）に示される線Ａ−Ｂに沿った断面図、そして図５（Ｃ）は図５（Ａ）に示される線Ｃ−Ｄに沿った断面図であることに留意されたい。半導体ナノワイヤ・チャネルがトップ・ゲート型デバイスに用いられる場合には、基板２０１は、主に機械的支持物として機能し、バック・ゲート型デバイスに用いられる場合のように導電性である必要はない。窒化シリコン（Ｓｉ３Ｎ４）などの絶縁体膜２０３は、基板２０１上に堆積させる。本発明のこの実施形態によれば、絶縁体膜２０３はＤＨＦ耐性をもつべきである。図１から図４までにおいて論じられたバック・ゲート型デバイスにおけるようにバック・ゲート誘電体としては用いられないので、絶縁体膜２０３の厚さは重要ではない。
【００２９】
半導体ナノワイヤ２０４は、絶縁体膜２０３の上に設けられる。半導体ナノワイヤ２０４は、前述されたように合成される。各半導体ナノワイヤ２０４は、ゲート誘電体２０２で覆われる。例えば、シリコン・ナノワイヤの場合には、用いられる典型的なゲート誘電体には、二酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）、及び酸化ハフニウム（ＨｆＯ２）が含まれる。他のゲート誘電体材料も可能である。ゲート誘電体２０２は、熱的に成長させるか、又は従来のシリコン加工方法を用いて半導体ナノワイヤ２０４の表面上に堆積させる。ゲート誘電体２０２でコーティングするステップは、典型的には、半導体ナノワイヤ２０４を懸濁液中に導入する前に実施される。しかしながら、熱的に成長した酸化物などの幾つかのゲート誘電体を用いれば、ゲート誘電体２０２を膜２０３上にスピン・コートした後に、ゲート誘電体２０２で半導体ナノワイヤ２０４を選択的にコーティングすることが可能である。
【００３０】
図６（Ａ）（平面図）、図６（Ｂ）（図６（Ａ）に示される線Ａ−Ｂに沿った断面図）、及び図６（Ｃ）（図６（Ａ）に示される線Ｃ−Ｄに沿った断面図）を参照すると、デバイスのトップ・ゲート２１０が形成される。初めにゲート導電体を基板２０１上にブランケット堆積させ、次いでトップ・ゲート２１０を、リソグラフィ及びエッチングによってパターン付けする。例として、ポリシリコン・ゲートを作成するためには、初めにポリシリコン膜を基板２０１上にブランケット堆積させる。次いで、ＳｉＯ２などのハード・マスク２１１をポリシリコン膜上に堆積させる。リソグラフィ及びＲＩＥを用いて、ゲートの画像をマスク２１１に転写する。次いで、選択的ＲＩＥ（例えば、ＨＢｒベースの）を用いて、ゲート誘電体２０２及び絶縁体膜２０３の上から（マスク２１１によってブロックされている箇所を除いて）ポリシリコン膜をエッチング除去する。図６（Ｃ）に見られるように、トップ・ゲート２１０は、半導体ナノワイヤ（半導体ナノワイヤ・チャネル）２０４の頂部及び側壁の表面を覆うので、より良好なチャネル制御をもたらす。
【００３１】
図７（Ａ）（平面図）、図７（Ｂ）（図７（Ａ）に示される線Ａ−Ｂに沿った断面図）、及び図７（Ｃ）（図７（Ａ）に示される線Ｃ−Ｄに沿った断面図）を参照すると、スペーサ２１２が、トップ・ゲート２１０の側壁上に形成される。スペーサ２１２は、絶縁性の酸化物、窒化物、酸窒化物又はそれらの多層で構成されるが、ソース及びドレイン領域の成長の際に、トップ・ゲート２１０の上でエピタキシが起きるのをブロックするために用いる。スペーサ２１２はまた、ソース／ドレイン・エピタキシがドーピングを含まない場合には、注入を補うために用いることができる。スペーサ２１２は、堆積及びエッチングによって形成する。
【００３２】
図８（Ａ）（平面図）、図８（Ｂ）（図８（Ａ）に示される線Ａ−Ｂに沿った断面図）、及び図８（Ｃ）（図８（Ａ）に示される線Ｅ−Ｆに沿った断面図）を参照すると、トップ・ゲート２１０及びスペーサ２１２によって覆われていないゲート誘電体２０２の部分が、半導体ナノワイヤ２０４に対して選択的に除去される。選択的エピタキシ法を用いて、半導体ナノワイヤ２０４の露出部分を延ばして半径方向にエピタキシャル延長部分２１３を形成し、この部分がデバイスのソース及びドレイン領域を形成する。ドーパントは、成長中にエピタキシャル延長部分２１３の中に導入する（例えば、その場ドープされたエピタキシ）。ドーパントはまた、半導体ナノワイヤ２０４が成長によって厚くなるため、ここでは従来のイオン注入法によって導入することができる。エピタキシャル延長部分２１３のドープされた部分が、デバイスのソース／ドレイン領域を形成することに注目されたい。
【００３３】
デバイスの製造を完了するために、コンタクトがデバイスのソース領域、ドレイン領域及びゲートに作られる。例として、シリコン・ナノワイヤ・チャネルの場合には、自己整合シリサイド２１４が、図９（Ａ）から図９（Ｃ）までに示されるように、そして図４（Ａ）と図４（Ｂ）を参照して前述したように作成される。図９（Ａ）は平面図を示し、図９（Ｂ）は図９（Ａ）に示される線Ａ−Ｂに沿った断面図、そして図９（Ｃ）は図９（Ａ）に示される線Ｅ−Ｆにそった断面図を示すことに留意されたい。シリサイド化の後、金属コンタクトがシリサイド領域（図示せず）に作成される。
【００３４】
「半導体ナノワイヤ・チャネル」という用語は、上述の半導体ナノワイヤ２０４がチャネルとして機能することを指し、「シリコン・ナノワイヤ・チャネル」という用語は上述のシリコン・ナノワイヤ１０４がチャネルとして機能することを指す。
【００３５】
以下の実施例は、本発明の一部の態様を説明し、そして本発明の幾つかの利点を示すために与えられる。
【００３６】
図１から図４までにおいて論じられた方法を用いて、ドープ・シリコンのソース及びドレイン領域を有するシリコン・ナノワイヤＦＥＴを製造した。
【００３７】
シリコン・ナノワイヤの合成は以下の加工ステップを含むものであった。２ｎｍの厚さの金（Ａｕ）膜を清浄シリコン（１１１）基板上に蒸着させた。次いで、基板をＵＨＶ−ＣＶＤチャンバ内に導入して、５００℃で１０分間アニールした。５００℃におけるアニーリングは、金薄膜を塊にして小さな金の小滴にした。これらの金の小滴は、シリコン・ナノワイヤの成長のための触媒として用いられる。上記清浄シリコン基板の温度は４２０℃まで下げ、これを成長温度とした。成長は、シラン（ＳｉＨ４）がチャンバ内に導入されたときに開始した。成長の間、シランの圧力は２トルに保持された。成長時間は、約１０ミクロンの長さのシリコン・ナノワイヤを成長させるように設定された。平均のシリコン・ナノワイヤ直径は約２５ｎｍであった。
【００３８】
金触媒は、ヨウ化カリウム及びヨウ素（ＫＩ／Ｉ２）溶液中で、選択的にエッチングした。清浄シリコン基板の一部分（シリコン・ナノワイヤを有する）を、エタノール入りのバイアル内に置いた。バイアルは、超音波槽中に２分間置いてシリコン・ナノワイヤを上記基板から遊離させ、シリコン・ナノワイヤ懸濁液を生成した。次いで、上記懸濁液を濾過して破片を除去した。
【００３９】
高濃度にドープされたシリコン・ウェハを、シリコン・ナノワイヤのホスト・ウェハ（半導体基板）として用いた。初めに、２ｎｍの厚さの熱酸化物をホスト・ウェハ上に成長させ、次いで１５ｎｍ厚の低圧ＣＶＤによるシリコン窒化物を熱酸化物上に堆積させた。その後、シリコン・ナノワイヤ懸濁液を、ホスト・ウェハ上にスピン・コートした。２０ｎｍ厚のプラズマ強化（ＰＥＣＶＤ）ＳｉＯ２膜と、それに続いて５０ｎｍ厚のＰＥＣＶＤＳｉ３Ｎ４膜をシリコン・ナノワイヤ上に堆積させた。シリコン・ナノワイヤに対するコンタクト・ホールは、リソグラフィ及びＲＩＥによって作成した
【００４０】
ＲＣＡ洗浄とそれに続く１００：１ＤＨＦ浸漬を、ホスト・ウェハをソース／ドレイン・エピタキシ用のＵＨＶ−ＣＶＤ成長チャンバ内に装填する前に実施した。成長温度は５４０℃であった。シラン及びジボラン（Ｂ２Ｈ６）を、ホウ素濃度約１Ｅ２１ｃｍ−３を有するその場ドープされたシリコンを成長させるために用いた。シリコン成長は非選択的であった。
【００４１】
化学的機械研磨を用いてＰＥＣＶＤＳｉ３Ｎ４膜の上から過剰なシリコンを除去した。ホスト・ウェハは、４７℃において、ＩＣ１０００Ｐ／Ｓｕｂａ  ＩＶパッド・スタック上でシリカのスラリを使用して研磨した。押し圧は３ＰＳＩであった。
【００４２】
ニッケル・シリサイド・コンタクトを、ホスト・ウェハ上に９ｎｍ厚のブランケットＮｉ膜を堆積させて形成した。ニッケル堆積の前に、６０秒間の１００：１ＤＨＦ浸漬を適用した。ウェハを、４２０℃で５秒間ＲＴＡアニールしてＮｉＳｉを形成した。未反応のニッケルは、王水エッチング法（Ｈ２Ｏ：ＨＣｌ：ＨＮＯ３が４：５：１で、４０℃、３０分間）を用いて、選択的にエッチングした。
【００４３】
図１０（Ａ）と図１０（Ｂ）は、上で概説されたように製造されたシリコン・ナノワイヤｐ型ＦＥＴについて計測されたＩｄ−Ｖｇ及びＩｄ−Ｖｄｓ特性を示し、図１１は、ショットキ（ニッケル）コンタクトを有するシリコン・ナノワイヤＦＥＴのＩｄ−Ｖｇ特性を重ねた、図１０のシリコンｐ型ＦＥＴの計測されたＩｄ−Ｖｇ特性を示す。ショットキ・コンタクトＦＥＴは、Ｎｉコンタクトがホール及び電子の両方を与えることができるので、両極性の挙動を示すことに留意されたい。ドープされたシリコン・ソース及びドレインをもつデバイスに対して計測されたＩｄ−Ｖｇトレースの電子枝（正のＶｇに対する）は、完全に抑制される。これは、ドープされたシリコン・ソース及びドレインをもつデバイスが、ショットキ・コンタクトのソース及びドレインをもつデバイスより優れた利点を有することを明らかに示している。
【００４４】
本発明は、特にその好ましい実施形態に関して示され説明されているが、本発明の精神及び範囲を逸脱することなく、形態及び細部における前述及び他の変更を施すことができることを、当業者は理解するであろう。従って、本発明は、説明され図示された正確な形態及び細部には限定されず、添付の特許請求の範囲内に含まれることが意図されている。
【図面の簡単な説明】
【００４５】
【図１】ドープ半導体ソース及びドレイン領域、並びにボトム・ゲートを有するシリコン・ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図２】ドープ半導体ソース及びドレイン領域、並びにボトム・ゲートを有するシリコン・ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図３】ドープ半導体ソース及びドレイン領域、並びにボトム・ゲートを有するシリコン・ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図４】ドープ半導体ソース及びドレイン領域、並びにボトム・ゲートを有するシリコン・ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図５】ドープ半導体ソース及びドレイン領域、並びにトップ・ゲートを有する半導体ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図６】ドープ半導体ソース及びドレイン領域、並びにトップ・ゲートを有する半導体ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図７】ドープ半導体ソース及びドレイン領域、並びにトップ・ゲートを有する半導体ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図８】ドープ半導体ソース及びドレイン領域、並びにトップ・ゲートを有する半導体ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図９】ドープ半導体ソース及びドレイン領域、並びにトップ・ゲートを有する半導体ナノワイヤＦＥＴを製造するための基本的加工ステップを示す図による説明である（平面図及び断面図による）。
【図１０】図１から図４までにおいて論じられた方法を用いて製造されたシリコン・ナノワイヤｐ型ＦＥＴについて計測されたＩｄ‐Ｖｇ及びＩｄ‐Ｖｄｓ特性を示す。
【図１１】ショットキ・コンタクトをもつシリコン・ナノワイヤＦＥＴのＩｄ‐Ｖｇ特性を重ねて、図１０のシリコンｐ型ＦＥＴの計測されたＩｄ‐Ｖｇ特性を示す。
【符号の説明】
【００４６】
１０１、２０１：シリコン基板、半導体基板
１０２、１０３、２０３：絶縁体膜
１０４、２０４：シリコン・ナノワイヤ、半導体ナノワイヤ
１０５：ＳｉＯ２膜
１０６：Ｓｉ３Ｎ４膜
１０７、１１０：コンタクト・ホール
１０８：半導体材料
１１１：シリサイド
２０２：ゲート誘電体
２１０：トップ・ゲート
２１１：マスク
２１２：スペーサ
２１３：エピタキシャルな延長部分
２１４：自己整合シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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