(57)【要約】【課題】しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制する。【解決手段】相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３が形成される領域ＡＬＴＮにしきい値電圧調整用に注入する不純物の濃度は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＡＨＴＮにしきい値電圧調整用に注入する不純物の濃度より低くする。また、領域ＡＬＴＮにおけるｎ−型半導体領域１９およびパンチスルーストッパ層２０を形成する際の不純物の注入量は、それぞれ領域ＡＨＴＮにおけるｎ−型半導体領域１６およびパンチスルーストッパ層１７を形成する際の不純物の注入量より多くする。【選択図】図２２
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【特許請求の範囲】
【請求項１】
同一の半導体基板の主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に、第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｂ）前記半導体基板の第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｃ）前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極とを形成する工程、
（ｅ）前記（ｄ）工程後に、前記半導体基板の前記第１領域に、第２導電型で構成され、かつ、第３濃度を有する第１半導体領域を形成する工程、
（ｆ）前記（ｄ）工程後に、前記半導体基板の前記第１領域に、前記第１導電型で構成され、かつ、第４濃度を有する第２半導体領域を形成する工程、
（ｇ）前記（ｄ）工程後に、前記半導体基板の前記第２領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも高い不純物濃度の第５濃度を有する第３半導体領域を形成する工程、
（ｈ）前記（ｄ）工程後に、前記半導体基板の前記第２領域に、前記第１導電型で構成され、かつ、前記第４濃度よりも高い不純物濃度の第６濃度を有する第４半導体領域を形成する工程、
（ｉ）前記（ｅ）〜（ｈ）工程後に、前記第１ゲート電極および前記第２ゲート電極の側壁に絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記半導体基板の前記第１および第２領域にそれぞれ、前記第２導電型で構成され、かつ、前記第３および第５濃度よりも高い不純物濃度の第７濃度を有する第５および第６半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ａ）工程および前記（ｂ）工程は、前記（ｃ）工程および前記（ｄ）工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ロジック回路を形成するｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第３領域において第３しきい値電圧の第１ｐチャネル型ＭＩＳＦＥＴと、第４領域において前記第３しきい値電圧より低い第４しきい値電圧の第２ｐチャネル型ＭＩＳＦＥＴとが形成され、
前記（ｄ）工程では、前記第１ｐチャネル型ＭＩＳＦＥＴの第３ゲート電極と、前記第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極とが形成され、
前記（ｉ）工程では、前記第３ゲート電極および前記第４ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
（ｋ）前記半導体基板の前記第３領域に、前記第２導電型で構成され、かつ、第８濃度を有する前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｌ）前記半導体基板の前記第４領域に、前記第２導電型で構成され、かつ、第９濃度を有する前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｍ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３および第４領域に、前記第１導電型の第７半導体領域を形成する工程、
（ｎ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３および第４領域に、前記第２導電型の第８半導体領域を形成する工程、
（ｏ）前記第３ゲート電極および前記第４ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第３および第４領域に、前記第７半導体領域よりも高い不純物濃度を有する前記第１導電型の第９半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１ＭＩＳＦＥＴにおけるパンチスルー効果の発生を防ぎ、
前記第４半導体領域は、前記第２ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程および前記（ｈ）工程における前記第２および第４半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第５領域には、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの第１耐圧より大きい第２耐圧の第３ＭＩＳＦＥＴが形成され、
前記（ｄ）工程では、前記第３ＭＩＳＦＥＴの第５ゲート電極が形成され、
前記（ｉ）工程では、前記第５ゲート電極の側壁に前記絶縁膜が形成され、
前記（ｊ）工程では、前記半導体基板の前記第５領域に、前記第２導電型の第１１半導体領域が形成され、
さらに、
（ｐ）前記半導体基板の前記第５領域に、前記第１導電型で構成され、かつ、前記第２濃度よりも低い不純物濃度の第１０濃度を有する前記第３ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｑ）前記第５ゲート電極の存在下で、前記半導体基板の前記第５領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも低い不純物濃度の第１１濃度を有する第１０半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
同一の半導体基板の主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴと、前記第１しきい値電圧と前記第２しきい値電圧との間の第３しきい値電圧の第４ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に、第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｂ）前記半導体基板の第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｃ）前記半導体基板の第６領域に、前記第１導電型で構成され、かつ、前記第２濃度より低い不純物濃度の第１２濃度を有する前記第４ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｄ）前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第６領域に前記第４ＭＩＳＦＥＴの第６ゲート電極とを形成する工程、
（ｆ）前記（ｅ）工程後に、前記半導体基板の前記第１領域に、第２導電型で構成され、かつ、第３濃度を有する第１半導体領域を形成する工程、
（ｇ）前記（ｅ）工程後に、前記半導体基板の前記第１領域に、前記第１導電型で構成され、かつ、第４濃度を有する第２半導体領域を形成する工程、
（ｈ）前記（ｅ）工程後に、前記半導体基板の前記第２領域および前記第６領域に、前記第２導電型で構成され、かつ、前記第３濃度より高い第５濃度を有する第３半導体領域および第１２半導体領域をそれぞれ形成する工程、
（ｉ）前記（ｅ）工程後に、前記半導体基板の前記第２領域および前記第６領域に、前記第１導電型で構成され、かつ、前記第４濃度より高い第６濃度を有する第４半導体領域および第１３半導体領域をそれぞれ形成する工程、
（ｊ）前記（ｆ）〜（ｉ）工程後に、前記第１ゲート電極、前記第２ゲート電極および前記第６ゲート電極の側壁に絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後に、前記半導体基板の前記第１領域、前記第２領域および前記第６領域にそれぞれ、前記第２導電型で構成され、かつ、前記第３および第５濃度よりも高い不純物濃度の第７濃度を有する第５、第６および第１４半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、
前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程は、前記（ｄ）工程および前記（ｅ）工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項８記載の半導体集積回路装置の製造方法において、
前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記第４ＭＩＳＦＥＴは、ロジック回路を形成するｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第３領域において第３しきい値電圧の第１ｐチャネル型ＭＩＳＦＥＴと、第４領域において前記第３しきい値電圧より低い第４しきい値電圧の第２ｐチャネル型ＭＩＳＦＥＴとが形成され、
前記（ｅ）工程では、前記第１ｐチャネル型ＭＩＳＦＥＴの第３ゲート電極と、前記第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極とが形成され、
前記（ｊ）工程では、前記第３ゲート電極および前記第４ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
（ｌ）前記半導体基板の前記第３領域に、前記第２導電型で構成され、かつ、第８濃度を有する前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｍ）前記半導体基板の前記第４領域に前記第２導電型で構成され、かつ、第９濃度を有する前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｎ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、前記第１導電型の第７半導体領域を形成する工程、
（ｏ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、前記第２導電型の第８半導体領域を形成する工程、
（ｐ）前記第３ゲート電極および前記第４ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第３領域および前記第４領域に、前記第７半導体領域よりも高い不純物濃度を有する前記第１導電型の第９半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項８記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１ＭＩＳＦＥＴにおけるパンチスルー効果の発生を防ぎ、
前記第４半導体領域は、前記第２ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぎ、
前記第１３半導体領域は、前記第４ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ｇ）工程および前記（ｉ）工程における前記第２、第４および第１３半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項８記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第５領域には、前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記第４ＭＩＳＦＥＴの第１耐圧より大きい第２耐圧の第３ＭＩＳＦＥＴが形成され、
前記（ｅ）工程では、前記第３ＭＩＳＦＥＴの第５ゲート電極が形成され、
前記（ｊ）工程では、前記第５ゲート電極の側壁に前記絶縁膜が形成され、
前記（ｋ）工程では、前記半導体基板の前記第５領域に、第２導電型の第１１半導体領域が形成され、
さらに、
（ｑ）前記半導体基板の前記第５領域に、前記第１導電型で構成され、かつ、前記第１２濃度より低い不純物濃度の第１０濃度を有する前記第３ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｒ）前記第５ゲート電極の存在下で、前記半導体基板の前記第５領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも低い不純物濃度の第１１濃度を有する第１０半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
同一の半導体基板の主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴと、ＳＲＡＭのメモリセルを形成し第１オフ電流値より小さい第２オフ電流値の第５ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に、第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｂ）前記半導体基板の第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｃ）前記半導体基板の第７領域に、前記第１導電型で構成され、かつ、第１３濃度を有する前記第５ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｄ）前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第７領域に前記第５ＭＩＳＦＥＴの第７ゲート電極とを形成する工程、
（ｆ）前記（ｅ）工程後に、前記半導体基板の前記第１領域および前記第７領域に、第２導電型で構成され、かつ、第３濃度を有する第１半導体領域および第１５半導体領域をそれぞれ形成する工程、
（ｇ）前記（ｅ）工程後に、前記半導体基板の前記第１領域および前記第７領域に、前記第１導電型で構成され、かつ、第４濃度を有する第２半導体領域および第１６半導体領域をそれぞれ形成する工程、
（ｈ）前記（ｅ）工程後に、前記半導体基板の前記第２領域に、前記第２導電型で構成され、かつ、前記第３濃度より高い第５濃度を有する第３半導体領域を形成する工程、
（ｉ）前記（ｅ）工程後に、前記半導体基板の前記第２領域に、前記第１導電型で構成され、かつ、前記第４濃度より高い第６濃度を有する第４半導体領域を形成する工程、
（ｊ）前記（ｆ）〜（ｉ）工程後に、前記第１ゲート電極、前記第２ゲート電極および前記第７ゲート電極の側壁に絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後に、前記半導体基板の前記第１領域、前記第２領域および前記第７領域にそれぞれ、前記第２導電型で構成され、かつ、前記第３および第５濃度よりも高い不純物濃度の第７濃度を有する第５、第６および第１７半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、
前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程は、前記（ｄ）工程および前記（ｅ）工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ロジック回路を形成するｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第３領域において第３しきい値電圧の第１ｐチャネル型ＭＩＳＦＥＴと、第４領域において前記第３しきい値電圧より低い第４しきい値電圧の第２ｐチャネル型ＭＩＳＦＥＴとが形成され、
前記（ｅ）工程では、前記第１ｐチャネル型ＭＩＳＦＥＴの第３ゲート電極と、前記第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極とが形成され、
前記（ｊ）工程では、前記第３ゲート電極および前記第４ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
（ｌ）前記半導体基板の前記第３領域に、前記第２導電型で構成され、かつ、第８濃度を有する前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｍ）前記半導体基板の前記第４領域に前記第２導電型で構成され、かつ、第９濃度を有する前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｎ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、第１導電型の第７半導体領域を形成する工程、
（ｏ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、第２導電型の第８半導体領域を形成する工程、
（ｐ）前記第３ゲート電極および前記第４ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第３領域および前記第４領域に、前記第７半導体領域よりも高い不純物濃度を有する前記第１導電型の第９半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１ＭＩＳＦＥＴにおけるパンチスルー効果の発生を防ぎ、
前記第４半導体領域は、前記第２ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぎ、
前記第１６半導体領域は、前記第５ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９記載の半導体集積回路装置の製造方法において、
前記（ｇ）工程および前記（ｉ）工程における前記第２、第４および第１６半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１５記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第５領域には、前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴの第１耐圧より大きい第２耐圧の第３ＭＩＳＦＥＴが形成され、
前記（ｅ）工程では、前記第３ＭＩＳＦＥＴの第５ゲート電極が形成され、
前記（ｊ）工程では、前記第５ゲート電極の側壁に前記絶縁膜が形成され、
前記（ｋ）工程では、前記半導体基板の前記第５領域に、前記第２導電型の第１１半導体領域が形成され、
さらに、
（ｑ）前記半導体基板の前記第５領域に、前記第１導電型で構成され、かつ、前記第２濃度より低い不純物濃度の第１０濃度を有する前記第３ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｒ）前記第５ゲート電極の存在下で、前記半導体基板の前記第５領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも低い不純物濃度の第１１濃度を有する第１０半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
同一の半導体基板の主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴと、ＳＲＡＭのメモリセルを形成し第１オフ電流値より小さい第２オフ電流値の第５ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に、第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｂ）前記半導体基板の第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｃ）前記半導体基板の第７領域に、前記第１導電型で構成され、かつ、第１３濃度を有する前記第５ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｄ）前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極と、前記第７領域に前記第５ＭＩＳＦＥＴの第７ゲート電極とを形成する工程、
（ｆ）前記（ｅ）工程後に、前記半導体基板の前記第７領域に、第２導電型で構成され、かつ、第３濃度を有する第１５半導体領域を形成する工程、
（ｇ）前記（ｅ）工程後に、前記半導体基板の前記第７領域に、前記第１導電型で構成され、かつ、第４濃度を有する第１６半導体領域をそれぞれ形成する工程、
（ｈ）前記（ｅ）工程後に、前記半導体基板の前記第１領域および前記第２領域に、前記第２導電型で構成され、かつ、前記第３濃度より高い第５濃度を有する第１半導体領域および第３半導体領域をそれぞれ形成する工程、
（ｉ）前記（ｅ）工程後に、前記半導体基板の前記第１領域および前記第２領域に、前記第１導電型で構成され、かつ、前記第４濃度より高い第６濃度を有する第２半導体領域および第４半導体領域をそれぞれ形成する工程、
（ｊ）前記（ｆ）〜（ｉ）工程後に、前記第１ゲート電極、前記第２ゲート電極および前記第７ゲート電極の側壁に絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後に、前記半導体基板の前記第１領域、前記第２領域および前記第７領域にそれぞれ、前記第２導電型で構成され、かつ、前記第３および第５濃度よりも高い不純物濃度の第７濃度を有する第５、第６および第１７半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法において、
前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程は、前記（ｄ）工程および前記（ｅ）工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２２記載の半導体集積回路装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ロジック回路を形成するｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面には、第３領域において第３しきい値電圧の第１ｐチャネル型ＭＩＳＦＥＴと、第４領域において前記第３しきい値電圧より低い第４しきい値電圧の第２ｐチャネル型ＭＩＳＦＥＴとが形成され、
前記（ｅ）工程では、前記第１ｐチャネル型ＭＩＳＦＥＴの第３ゲート電極と、前記第２ｐチャネル型ＭＩＳＦＥＴの第４ゲート電極とが形成され、
前記（ｊ）工程では、前記第３ゲート電極および前記第４ゲート電極の側壁に前記絶縁膜が形成され、
さらに、
（ｌ）前記半導体基板の前記第３領域に、前記第２導電型で構成され、かつ、第８濃度を有する前記第１ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｍ）前記半導体基板の前記第４領域に前記第２導電型で構成され、かつ、第９濃度を有する前記第２ｐチャネル型ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｎ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、前記第１導電型の第７半導体領域を形成する工程、
（ｏ）前記第３ゲート電極および前記第４ゲート電極の存在下で、前記半導体基板の前記第３領域および前記第４領域に、前記第２導電型の第８半導体領域を形成する工程、
（ｐ）前記第３ゲート電極および前記第４ゲート電極の前記側壁に前記絶縁膜が形成された状況下で、前記半導体基板の前記第３領域および前記第４領域に、前記第７半導体領域よりも高い不純物濃度を有する前記第１導電型の第９半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２２記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１ＭＩＳＦＥＴにおけるパンチスルー効果の発生を防ぎ、
前記第４半導体領域は、前記第２ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぎ、
前記第１６半導体領域は、前記第５ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２６記載の半導体集積回路装置の製造方法において、
前記（ｇ）工程および前記（ｉ）工程における前記第２、第４および第１６半導体領域は、前記半導体基板の前記主面に対して斜方からのイオン注入法によって形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２２記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第５領域には、前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴの第１耐圧より大きい第２耐圧の第３ＭＩＳＦＥＴが形成され、
前記（ｅ）工程では、前記第３ＭＩＳＦＥＴの第５ゲート電極が形成され、
前記（ｊ）工程では、前記第５ゲート電極の側壁に前記絶縁膜が形成され、
前記（ｋ）工程では、前記半導体基板の前記第５領域に、第２導電型の第１１半導体領域が形成され、
さらに、
（ｑ）前記半導体基板の前記第５領域に、前記第１導電型で構成され、かつ、前記第２濃度より低い不純物濃度の第１０濃度を有する前記第３ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｒ）前記第５ゲート電極の存在下で、前記半導体基板の前記第５領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも低い不純物濃度の第１１濃度を有する第１０半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
同一の半導体基板の主面において、複数の第６ＭＩＳＦＥＴと、複数の第７ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記半導体基板の第８領域に前記複数の第６ＭＩＳＦＥＴの第８ゲート電極と、前記半導体基板の第９領域に前記複数の第７ＭＩＳＦＥＴの第９ゲート電極とを形成する工程、
（ｃ）前記（ｂ）工程後に、前記半導体基板の前記第８領域に、第２導電型で構成され、かつ、第３濃度を有する第１８半導体領域を形成する工程、
（ｄ）前記（ｂ）工程後に、前記半導体基板の前記第９領域に、前記第２導電型で構成され、かつ、前記第３濃度以上の不純物濃度の第１４濃度を有する第１９半導体領域を形成する工程、
（ｅ）前記（ｂ）工程後に、前記半導体基板の前記第９領域に、第１導電型で構成され、かつ、第１５濃度を有する第２０半導体領域を形成する工程、
（ｆ）前記（ｃ）〜（ｅ）工程後に、前記第８ゲート電極および前記第９ゲート電極の側壁に絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後に、前記半導体基板の前記第８および第９領域にそれぞれ、前記第２導電型で構成される第２１半導体領域を形成する工程、
を含み、
前記複数の第６ＭＩＳＦＥＴは、相対的に前記複数の第７ＭＩＳＦＥＴより特性のばらつきが小さく、
前記複数の第７ＭＩＳＦＥＴは、相対的に前記複数の第６ＭＩＳＦＥＴより駆動電流値が大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴの第１ゲート長は、相対的に前記複数の第７ＭＩＳＦＥＴの第２ゲート長より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項２９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、アナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項２９記載の半導体集積回路装置の製造方法において、
（ｈ）前記（ｂ）工程後かつ前記（ｆ）工程前に、前記半導体基板の前記第８領域に、前記第１導電型で構成され、かつ、前記第１５濃度より低い不純物濃度の第４濃度を有する第２２半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
請求項３３記載の半導体集積回路装置の製造方法において、
前記（ｈ）工程では、前記第８ゲート電極の前記側壁に対して第１角度となる入射角で前記第１導電型の不純物を打ち込むことで前記第２２半導体領域を形成し、
前記（ｅ）工程では、前記第９ゲート電極の前記側壁に対して前記第１角度より大きい第２角度となる入射角で前記第１導電型の前記不純物を打ち込むことで前記第２０半導体領域を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
請求項３４記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
請求項３４記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴの第１ゲート長は、相対的に前記複数の第７ＭＩＳＦＥＴの第２ゲート長より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３７】
請求項３４記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、アナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３８】
請求項３３記載の半導体集積回路装置の製造方法において、
前記半導体基板の前記主面の第５領域には、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴの第３耐圧より大きい第２耐圧の第３ＭＩＳＦＥＴが形成され、
前記（ｂ）工程では、前記第３ＭＩＳＦＥＴの第５ゲート電極が形成され、
前記（ｃ）工程では、前記半導体基板の前記第５領域に、前記第２導電型で構成され、かつ、前記第３濃度を有する第１０半導体領域が形成され、
前記（ｈ）工程では、前記半導体基板の前記第５領域に、前記第１導電型で構成され、かつ、前記第４濃度を有する第２３半導体領域が形成され、
前記（ｆ）工程では、前記第５ゲート電極の側壁に前記絶縁膜が形成され、
前記（ｇ）工程では、前記半導体基板の前記第５領域に、前記第２導電型の第１１半導体領域が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３９】
請求項３８記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４０】
請求項３８記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴの第１ゲート長は、相対的に前記複数の第７ＭＩＳＦＥＴの第２ゲート長より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項４１】
請求項３８記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、アナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４２】
請求項３３記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４３】
請求項３３記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴの第１ゲート長は、相対的に前記複数の第７ＭＩＳＦＥＴの第２ゲート長より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項４４】
請求項３３記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、アナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４５】
請求項４４記載の半導体集積回路装置の製造方法において、
さらに前記半導体基板の前記主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴとが形成され、
前記（ｂ）工程においては、前記導電性膜をパターニングすることによって、第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極とを形成し、
前記（ｃ）工程においては、前記半導体基板の前記第１領域に、前記第２導電型で構成され、かつ、前記第３濃度を有する第１半導体領域を形成し、
前記（ｈ）工程においては、前記半導体基板の前記第１領域に、前記第１導電型で構成され、かつ、前記第４濃度を有する第２半導体領域を形成し、
前記（ｆ）工程においては、前記第１ゲート電極および前記第２ゲート電極の側壁に前記絶縁膜を形成し、
前記（ｇ）工程においては、前記半導体基板の前記第１および第２領域にそれぞれ、前記第２導電型で構成され、かつ、第７濃度を有する第５および第６半導体領域を形成し、
さらに、
（ｉ）前記半導体基板の前記第１領域に、前記第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｊ）前記半導体基板の前記第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｋ）前記（ｂ）工程後に、前記半導体基板の前記第２領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも高く前記第７濃度より低い不純物濃度の第５濃度を有する第３半導体領域を形成する工程、
（ｌ）前記（ｂ）工程後に、前記半導体基板の前記第２領域に、前記第１導電型で構成され、かつ、前記第４濃度よりも高い不純物濃度の第６濃度を有する第４半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４６】
請求項４５記載の半導体集積回路装置の製造方法において、
前記（ｉ）工程および前記（ｊ）工程は、前記（ａ）工程および前記（ｂ）工程の実施前に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項４７】
請求項４５記載の半導体集積回路装置の製造方法において、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ロジック回路を形成するｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４８】
請求項４５記載の半導体集積回路装置の製造方法において、
前記第２半導体領域は、前記第１ＭＩＳＦＥＴにおけるパンチスルー効果の発生を防ぎ、
前記第４半導体領域は、前記第２ＭＩＳＦＥＴにおける前記パンチスルー効果の発生を防ぐことを特徴とする半導体集積回路装置の製造方法。
【請求項４９】
同一の半導体基板の主面において、複数の第６ＭＩＳＦＥＴと、複数の第７ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記半導体基板の第８領域に前記複数の第６ＭＩＳＦＥＴの第８ゲート電極と、前記半導体基板の第９領域に前記複数の第７ＭＩＳＦＥＴの第９ゲート電極とを形成する工程、
（ｃ）前記（ｂ）工程後に、前記半導体基板の前記第８領域に、第２導電型で構成され、かつ、第３濃度を有する第１８半導体領域を形成する工程、
（ｄ）前記（ｂ）工程後に、前記半導体基板の前記第８領域に、第１導電型で構成され、かつ、第４濃度を有する第２２半導体領域を形成する工程、
（ｅ）前記（ｂ）工程後に、前記半導体基板の前記第９領域に、前記第２導電型で構成され、かつ、前記第３濃度以上の不純物濃度の第１４濃度を有する第１９半導体領域を形成する工程、
（ｆ）前記（ｂ）工程後に、前記半導体基板の前記第９領域に、前記第１導電型で構成され、かつ、前記第４濃度以上の不純物濃度の第１５濃度を有する第２０半導体領域を形成する工程、
（ｇ）前記（ｃ）〜（ｆ）工程後に、前記第８ゲート電極および前記第９ゲート電極の側壁に絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後に、前記半導体基板の前記第８および第９領域にそれぞれ、前記第２導電型で構成される第２１半導体領域を形成する工程、
を含み、
前記（ｄ）工程では、前記第８ゲート電極の前記側壁に対して第１角度となる入射角で前記第１導電型の不純物を打ち込むことで前記第２２半導体領域を形成し、
前記（ｆ）工程では、前記第９ゲート電極の前記側壁に対して前記第１角度より大きい第２角度となる入射角で前記第１導電型の前記不純物を打ち込むことで前記第２０半導体領域を形成し、
前記複数の第６ＭＩＳＦＥＴは、相対的に前記複数の第７ＭＩＳＦＥＴより特性のばらつきが小さく、
前記複数の第７ＭＩＳＦＥＴは、相対的に前記複数の第６ＭＩＳＦＥＴより駆動電流値が大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項５０】
請求項４９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項５１】
請求項４９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴの第１ゲート長は、相対的に前記複数の第７ＭＩＳＦＥＴの第２ゲート長より大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項５２】
請求項４９記載の半導体集積回路装置の製造方法において、
前記複数の第６ＭＩＳＦＥＴおよび前記複数の第７ＭＩＳＦＥＴは、アナログ回路を形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、しきい値電圧が異なる複数のトランジスタが形成された半導体チップを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−１００９０２号公報（特許文献１）には、エクステンション層中の不純物濃度およびポケット層中の不純物濃度が異なり、耐圧が異なる複数の同一チャネル型ＭＯＳが同一チップ上に形成された半導体装置およびその製造方法が開示されている。
【０００３】
特開２００３−３１６８２号公報（特許文献２）には、チャネル領域中の不純物濃度が異なり、しきい値電圧が異なる複数の同一チャネル型ＭＯＳが同一チップ上に形成された半導体装置およびその製造方法が開示されている。
【特許文献１】特開２００３−１００９０２号公報
【特許文献２】特開２００３−３１６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年の半導体集積回路装置においては、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の動作速度を向上させるために、動作電流が大きくなっている。ＭＩＳＦＥＴにおいては、動作電流を増加させるために、ゲート長の微細化、およびソース／ドレイン・エクステンション領域となる半導体領域中の不純物濃度の高濃度化が進んでいる。ゲート長が微細化した場合でも、ＭＩＳＦＥＴの短チャネル特性を維持するために、いわゆるハロー領域あるいはポケット領域と称されるパンチスルーストッパ層をソース／ドレイン・エクステンション領域近傍に設け、このパンチスルーストッパ層中の不純物濃度も高濃度化する必要がある。その一方で、ソース／ドレイン・エクステンション領域およびパンチスルーストッパ層中の不純物濃度が高濃度化すると、ドレイン領域近傍における電界が大きくなり、ＧＩＤＬ（Gate Induced Drain Leakage）電流やＢＴＢＴ（Band To Band Tunneling）電流が増加してしまうことになる。
【０００５】
ＭＩＳＦＥＴのオフ電流は、サブスレッショルド電流とＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流とに大別される。サブスレッショルド電流は、しきい値電圧の設定によって決まるものであり、通常は、スタンバイ電流を下げたい回路ではしきい値電圧の高い（オフ電流値が小さい）ＭＩＳＦＥＴを用い、高速性が求められる回路ではしきい値電圧の低い（オフ電流値が高い）ＭＩＳＦＥＴを用いている。そのため、同一の半導体チップ（以下、単にチップと記す）内において、スタンバイ電流を下げたい回路と高速性が求められる回路とが混在している場合には、回路によって異なるしきい値電圧のＭＩＳＦＥＴを使い分けることになっている。半導体集積回路装置の製造工程においては、工程数を削減するために、同一のチップ内では、しきい値電圧が異なるＭＩＳＦＥＴでもソース／ドレイン領域は同一工程で形成している。
【０００６】
ところが、しきい値電圧の高いＭＩＳＦＥＴでは、ゲート長が６５ｎｍ程度に微細化されると、室温（２５℃程度）雰囲気における前述のＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流は、サブスレッショルド電流と同じくらいの値にまで大きくなってきており、さらにゲート長が４５ｎｍ程度に微細化されると、ＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流は、サブスレッショルド電流より大きくなると考えられる。すなわち、本発明者は、ＭＩＳＦＥＴのオフ電流を小さくするためにしきい値電圧を高く設定しても、ゲート長の微細化に伴って、期待したほどオフ電流を小さくできなくなってきていることを見出した。
【０００７】
ＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流は、サブスレッショルド電流に比べて温度特性が小さいために、高温雰囲気下ではほとんど問題にならない。しかしながら、たとえば室温雰囲気でのスタンバイ電流値が重要な仕様となる携帯電話等の移動体通信機器においては、回路の高速動作を求めて回路中のＭＩＳＦＥＴのゲート長を微細化すると、かえってスタンバイ電流が大きくなってしまうという課題が生じる。
【０００８】
ところで、本発明者らは、図８８に示すように、前述のパンチスルーストッパ層中の不純物濃度が高くなると、ゲート長（Ｌ）×ゲート幅（Ｗ）の値が同一のＭＩＳＦＥＴでも、チャネル長の大きいＭＩＳＦＥＴほどしきい値電圧、動作電流およびゲイン等の特性にばらつきが出ることを見出した。なお、図８８におけるσＶｔｈはしきい値電圧のばらつきであり、σＩｄｓは動作電流のばらつきであり、σβはゲインのばらつきである。一方で、ＭＩＳＦＥＴがＰＬＬ（Phase-locked Loop Circuit）やＡＤ／ＤＡ変換回路等のアナログ回路を形成する場合には、そのアナログ回路に含まれるＭＩＳＦＥＴには、特性が揃っている（特性のばらつきが少ない）ことが求められている。ＭＩＳＦＥＴの特性のばらつきは、１／（Ｌ×Ｗ）１／２に比例することから（図８８参照）、ＭＩＳＦＥＴの特性のばらつきを小さくしたい場合には、ゲート長やゲート幅を大きくして、チャネル長を大きくすることで対応する手段が考えられる。しかしながら、本発明者らは、パンチスルーストッパ層中の不純物濃度が高くなると、チャネル長の大きいＭＩＳＦＥＴの特性のばらつきは、チャネル長の小さいＭＩＳＦＥＴの特性のばらつきから予想される値より大きくなってしまい、アナログ回路設計に支障を来たす課題が存在することを見出した。
【０００９】
本発明の目的は、ゲート長の微細化が進み、しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置の製造方法は、同一の半導体基板の主面において、第１しきい値電圧の第１ＭＩＳＦＥＴと、前記第１しきい値電圧より低い第２しきい値電圧の第２ＭＩＳＦＥＴとが形成された半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に、第１導電型で構成され、かつ、第１濃度を有する前記第１ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｂ）前記半導体基板の第２領域に、前記第１導電型で構成され、かつ、前記第１濃度より低い不純物濃度の第２濃度を有する前記第２ＭＩＳＦＥＴのしきい値電圧調整用の半導体領域を形成する工程、
（ｃ）前記半導体基板の前記主面にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜上に導電性膜を堆積し、前記導電性膜をパターニングすることによって、前記第１領域に前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２領域に前記第２ＭＩＳＦＥＴの第２ゲート電極とを形成する工程、
（ｅ）前記（ｄ）工程後に、前記半導体基板の前記第１領域に、第２導電型で構成され、かつ、第３濃度を有する第１半導体領域を形成する工程、
（ｆ）前記（ｄ）工程後に、前記半導体基板の前記第１領域に、前記第１導電型で構成され、かつ、第４濃度を有する第２半導体領域を形成する工程、
（ｇ）前記（ｄ）工程後に、前記半導体基板の前記第２領域に、前記第２導電型で構成され、かつ、前記第３濃度よりも高い不純物濃度の第５濃度を有する第３半導体領域を形成する工程、
（ｈ）前記（ｄ）工程後に、前記半導体基板の前記第２領域に、前記第１導電型で構成され、かつ、前記第４濃度よりも高い不純物濃度の第６濃度を有する第４半導体領域を形成する工程、
（ｉ）前記（ｅ）〜（ｈ）工程後に、前記第１ゲート電極および前記第２ゲート電極の側壁に絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記半導体基板の前記第１および第２領域にそれぞれ、前記第２導電型で構成され、かつ、前記第３および第５濃度よりも高い不純物濃度の第７濃度を有する第５および第６半導体領域を形成する工程、
を含むものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制できる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえば携帯電話等の移動体通信機器に搭載されるＣＭＯＳロジックＬＳＩを含むものである。このような本実施の形態１の半導体集積回路装置の製造工程について図１〜図２２を用いて工程順に説明する。
【００２３】
図１〜図２２は、本実施の形態１の半導体集積回路装置の製造工程中における半導体基板（以下、単に基板と記す）の要部断面を工程順に示したものであり、それぞれ基板の同一個所の断面を示している。ＣＭＯＳロジックＬＳＩには、ロジック回路および入出力回路等が形成されており、ロジック回路を形成するＭＩＳＦＥＴには、相対的にしきい値電圧の高いＭＩＳＦＥＴと相対的にしきい値電圧の低いＭＩＳＦＥＴとが含まれている。ロジック回路を形成するＭＩＳＦＥＴのうち、回路の動作速度を決定してしまう部分には、相対的にしきい値電圧の低いＭＩＳＦＥＴを配置する。また、入出力回路等を形成するＭＩＳＦＥＴには、ロジック回路を形成するＭＩＳＦＥＴ（耐圧が１．２Ｖ程度）より相対的に耐圧が大きいＭＩＳＦＥＴ（耐圧が３．３Ｖ程度）が含まれている。図１〜図２２では、ロジック回路を形成するＭＩＳＦＥＴのうちの相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴが形成される領域（第１領域）ＡＨＴＮ、相対的にしきい値電圧が高いｐチャネル型ＭＩＳＦＥＴが形成される領域（第３領域）ＡＨＴＰ、相対的にしきい値電圧が低いｎチャネル型ＭＩＳＦＥＴが形成される領域（第２領域）ＡＬＴＮ、相対的にしきい値電圧が低いｐチャネル型ＭＩＳＦＥＴが形成される領域（第４領域）ＡＬＴＰ、および入出力回路等を形成する相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴが形成される領域（第５領域）ＡＨＶＮが図示されている。また、図１〜図２２中での図示は省略するが、基板中には、入出力回路等を形成する相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域も確保されている。
【００２４】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００２５】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００２６】
続いて、ＣＶＤ法にて基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００２７】
続いて、熱リン酸を用いたウェットエッチングで基板１の活性領域上に残った窒化シリコン膜を除去した後、図２に示すように、基板１にフォトレジスト膜３を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜３をパターニングすることにより、領域ＡＨＴＰ、ＡＬＴＰ等のｎチャネルＭＩＳＦＥＴが形成されない領域にフォトレジスト膜３を残す。次いで、フォトレジスト膜３をマスクとして領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮ等のｎチャネルＭＩＳＦＥＴが形成される領域にＢ（ホウ素）をイオン注入してｐ型ウエル４を形成する。
【００２８】
次に、フォトレジスト膜３を除去した後、図３に示すように、基板１にフォトレジスト膜６を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜６をパターニングすることにより、領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮ等のｐチャネルＭＩＳＦＥＴが形成されない領域にフォトレジスト膜６を残す。次いで、フォトレジスト膜６をマスクとして領域ＡＨＴＰ、ＡＬＴＰ等のｐチャネルＭＩＳＦＥＴが形成される領域にＰ（リン）をイオン注入してｎ型ウエル７を形成する。
【００２９】
次に、フォトレジスト膜６を除去した後、図４に示すように、基板１上にフォトレジスト膜８を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜８をパターニングすることにより、領域ＡＨＴＮ以外の領域にフォトレジスト膜８を残す。続いて、パターニングされたフォトレジスト膜８をマスクとして、ｐ型の導電型（第１導電型）を有する不純物、たとえばＢまたはＢＦ２（二フッ化ホウ素）を領域ＡＨＴＮにイオン注入する。このＢのイオン注入により、領域ＡＨＴＮに形成される相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。
【００３０】
次に、フォトレジスト膜８を除去した後、図５に示すように、基板１上にフォトレジスト膜９を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜９をパターニングすることにより、領域ＡＬＴＮ以外の領域にフォトレジスト膜９を残す。続いて、パターニングされたフォトレジスト膜９をマスクとして、ｐ型の導電型を有する不純物、たとえばＢまたはＢＦ２を領域ＡＬＴＮにイオン注入する。このＢのイオン注入により、領域ＡＬＴＮに形成される相対的にしきい値電圧が低いｎチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。また、この時、領域ＡＬＴＮにイオン注入するＢの濃度（第２濃度）は、前述の領域ＡＨＴＮに注入したＢ（図４参照）の濃度（第１濃度）より低くなるようにする。
【００３１】
次に、フォトレジスト膜９を除去した後、図６に示すように、基板１上にフォトレジスト膜１０を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１０をパターニングすることにより、領域ＡＨＶＮ以外の領域にフォトレジスト膜１０を残す。続いて、パターニングされたフォトレジスト膜１０をマスクとして、ｐ型の導電型を有する不純物、たとえばＢまたはＢＦ２を領域ＡＨＶＮにイオン注入する。このＢのイオン注入により、領域ＡＨＶＮに形成される耐圧が大きいｎチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。
【００３２】
次に、フォトレジスト膜１０を除去した後、図７に示すように、基板１上にフォトレジスト膜１１を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１１をパターニングすることにより、領域ＡＨＴＰ以外の領域にフォトレジスト膜１１を残す。続いて、パターニングされたフォトレジスト膜１１をマスクとして、ｎ型の導電型を有する不純物、たとえばＰを領域ＡＨＴＰにイオン注入する。このＰのイオン注入により、領域ＡＨＴＰに形成される相対的にしきい値電圧が高いｐチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。
【００３３】
次に、フォトレジスト膜１１を除去した後、図８に示すように、基板１上にフォトレジスト膜１２を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１２をパターニングすることにより、領域ＡＬＴＰ以外の領域にフォトレジスト膜１２を残す。続いて、パターニングされたフォトレジスト膜１２をマスクとして、ｎ型の導電型を有する不純物、たとえばＰを領域ＡＬＴＰにイオン注入する。このＰのイオン注入により、領域ＡＬＴＰに形成される相対的にしきい値電圧が低いｐチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。また、この時、領域ＡＬＴＰにイオン注入するＰの濃度（第９濃度）は、前述の領域ＡＨＴＰに注入したＰ（図７参照）の濃度（第８濃度）より低くなるようにする。
【００３４】
次に、フォトレジスト膜１２を除去した後、図示は省略するが、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ｎ型の導電型を有する不純物、たとえばＰを相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にイオン注入する。このＰのイオン注入により、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのしきい値電圧が調整される。また、この時イオン注入するＰの濃度は、前述の領域ＡＬＴＰに注入したＰ（図８参照）の濃度より低くなるようにする。
【００３５】
図４〜図８を用いて説明した領域ＡＨＴＮ、ＡＬＴＮ、ＡＨＶＮ、ＡＨＴＰ、ＡＬＴＰおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域の各々に対するＭＩＳＦＥＴのしきい値電圧調整用のイオン注入は、必ずしも上記図４〜図８を用いて説明した工程順で実施する必要はなく、どの領域が先になってもよい。
【００３６】
次に、図９に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４およびｎ型ウエル７）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウエル４およびｎ型ウエル７のそれぞれの表面に清浄な酸化膜からなるゲート絶縁膜１３を形成する。続いて、フォトレジスト膜をマスクとした洗浄処理（ウェットエッチング）により、領域ＡＨＶＮ以外の領域のゲート絶縁膜１３を除去する。次いで、そのフォトレジスト膜を除去した後に、再び基板１に熱酸化処理を施すことにより、領域ＡＨＶＮ以外の領域のｐ型ウエル４およびｎ型ウエル７のそれぞれの表面に、ゲート絶縁膜１３より薄いゲート絶縁膜１３Ａを形成する。本実施の形態１において、ゲート絶縁膜１３の膜厚は膜厚７．６ｎｍ程度となり、ゲート絶縁膜１３Ａの膜厚は２ｎｍ程度となることを例示できる。
【００３７】
続いて、たとえばＣＶＤ法にて、ゲート絶縁膜１３、１３Ａの上部に導電体膜として膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜（導電性膜）を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクにしたドライエッチングによりその多結晶シリコン膜をパターニングすることにより、領域ＡＨＴＮ、ＡＬＴＮ、ＡＨＶＮ、ＡＨＴＰ、ＡＬＴＰにそれぞれゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅを形成する。また、この時、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にもゲート電極が形成される。相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴのゲート電極１４Ｃおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのゲート電極は、他の相対的に耐圧の小さいＭＩＳＦＥＴのゲート電極（１４Ａ、１４Ｂ、１４Ｄ、１４Ｅ等）に比べてゲート長が長くなる寸法で形成され、耐圧を確保できる構造となっている。
【００３８】
次に、図１０に示すように、基板１上にフォトレジスト膜１５を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１５をパターニングすることにより、領域ＡＨＴＮ以外の領域にフォトレジスト膜１５を残す。続いて、パターニングされたフォトレジスト膜１５をマスクとして、ｎ型の導電型（第２導電型）を有する不純物、たとえばＡｓ（ヒ素）を領域ＡＨＴＮにイオン注入し、ゲート電極１４Ａの両側のｐ型ウエル４に相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域（第１半導体領域）１６を形成する。この時のイオン注入条件としては、注入エネルギーを３ｋｅＶ程度、注入量を７×１０１４／ｃｍ２個程度とすることを例示できる。また、Ａｓの代わりにＰをイオン注入する手段も考えられる。Ｐを用いた場合には、領域ＡＨＴＮにおけるｎチャネル型ＭＩＳＦＥＴのｐｎ接合が深くなってソース・ドレインへの電界集中を緩和できる効果を得られる反面、Ａｓを用いた場合に比べてドレイン電流が小さくなってしまうので、ＰまたはＡｓのどちらを使用するかは、形成するｎチャネル型ＭＩＳＦＥＴの特性に合わせて適宜選択することを例示できる。
【００３９】
次に、図１１に示すように、上記フォトレジスト膜１５をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＴＮにイオン注入し、パンチスルーストッパ層１７を形成する。この時のイオン注入条件としては、注入エネルギーを１０ｋｅＶ程度、注入量を５×１０１３／ｃｍ２個程度とすることを例示できる。また、この時、Ｂは基板１の主面に対して斜方から注入するものであり、たとえば基板１を主面に沿って９０°ずつ回転させつつ、平面ではゲート電極１４Ａの延在方向に平行および垂直な方向から注入する。それにより、ｎ−型半導体領域１６を囲むようにパンチスルーストッパ層１７を形成することができる。このパンチスルーストッパ層（第２半導体領域）１７を形成することにより、ゲート電極１４Ａの微細化が進んだ場合でも領域ＡＨＴＮに形成されるｎチャネル型ＭＩＳＦＥＴにてパンチスルーが発生してしまうことを防ぐことが可能となる。
【００４０】
また、ｎ−型半導体領域１６とパンチスルーストッパ層１７とは、同一のフォトレジスト膜１５をマスクとして形成される。これにより製造工程の簡略化を図ることが可能となる。また、パンチスルーストッパ層１７を先に形成し、その後にｎ−型半導体領域１６を形成することもできる。このことは、後述のｎ−型半導体領域１９とパンチスルーストッパ層２０、およびｐ−型半導体領域２２、２３とパンチスルーストッパ層２４、２５とについても同様である。
【００４１】
次に、フォトレジスト膜１５を除去した後、図１２に示すように、基板１上にフォトレジスト膜１８を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１８をパターニングすることにより、領域ＡＬＴＮ以外の領域にフォトレジスト膜１８を残す。続いて、パターニングされたフォトレジスト膜１８をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＬＴＮにイオン注入し、ゲート電極（第２ゲート電極）１４Ｂの両側のｐ型ウエル４に相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域（第３半導体領域）１９を形成する。この時のイオン注入条件としては、ｎ−型半導体領域１６の形成時のＡｓのイオン注入量（第３濃度）より多くするものであり、１×１０１５／ｃｍ２個程度（第５濃度）とすることを例示できる。それにより、領域ＡＬＴＮに形成される相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴのドレイン電流を、領域ＡＨＴＮに形成される相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのドレイン電流より大きくすることができる。また注入エネルギーは、３ｋｅＶ程度とすることを例示できる。
【００４２】
次に、図１３に示すように、上記フォトレジスト膜１８をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＬＴＮにイオン注入し、パンチスルーストッパ層（第４半導体領域）２０を形成する。この時のイオン注入条件としては、パンチスルーストッパ層１７の形成時のＢのイオン注入量（第４濃度）より多くするものであり、７×１０１３／ｃｍ２個程度（第６濃度）とすることを例示できる。また、注入エネルギーは１０ｋｅＶ程度とし、パンチスルーストッパ層１７の形成時と同様に基板１の主面に対して斜方から注入する。それにより、ｎ−型半導体領域１９を囲むようにパンチスルーストッパ層２０を形成することができる。このパンチスルーストッパ層２０を形成することにより、ゲート電極１４Ｂの微細化が進んだ場合でも領域ＡＬＴＮに形成されるｎチャネル型ＭＩＳＦＥＴにてパンチスルーが発生してしまうことを防ぐことが可能となる。
【００４３】
前述のように、本実施の形態１では、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域１９を形成する際のＡｓの注入量は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域１６を形成する際のＡｓの注入量より多くしている。そのため、両方のｎチャネル型ＭＩＳＦＥＴでパンチスルーストッパ層を形成する際のＢの注入量を同じとしてしまうと、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴでは短チャネル特性が低下してしまう不具合が懸念される。そこで、本実施の形態１では、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴのパンチスルーストッパ層２０を形成する際のＢの注入量を、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのパンチスルーストッパ層１７を形成する際のＢの注入量より多くすることによって、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴの短チャネル特性を向上させることを可能としている。
【００４４】
次に、フォトレジスト膜１８を除去した後、図１４に示すように、基板１上にフォトレジスト膜２１を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜２１をパターニングすることにより、領域ＡＨＴＰ、ＡＬＴＰ以外の領域にフォトレジスト膜２１を残す。続いて、パターニングされたフォトレジスト膜２１をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＴＰ、ＡＬＴＰにイオン注入し、ゲート電極（第３ゲート電極）１４Ｄおよびゲート電極（第４ゲート電極）１４Ｅの両側のｎ型ウエル７に、相対的にしきい値電圧の高いｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域２２および相対的にしきい値電圧の低いｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域（第７半導体領域）２２、２３を形成する。
【００４５】
次に、図１５に示すように、上記フォトレジスト膜２１をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＨＴＰ、ＡＬＴＰにイオン注入し、領域ＡＨＴＰ、ＡＬＴＰのそれぞれにパンチスルーストッパ層（第８半導体領域）２４、２５を形成する。この時のイオン注入条件としては、パンチスルーストッパ層１７、２０の形成時と同様に基板１の主面に対して斜方から注入する。それにより、ｐ−型半導体領域２２、２３をそれぞれ囲むようにパンチスルーストッパ層２４、２５を形成することができる。このパンチスルーストッパ層２４、２５を形成することにより、領域ＡＨＴＰ、ＡＬＴＰに形成されるｐチャネル型ＭＩＳＦＥＴにてパンチスルーが発生してしまうことを防ぐことが可能となる。
【００４６】
ｐチャネル型ＭＩＳＦＥＴにおいては、ｎチャネル型ＭＩＳＦＥＴに比べてＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流が発生し難い。そのため、しきい値電圧の高いｐチャネル型ＭＩＳＦＥＴと低いｐチャネル型ＭＩＳＦＥＴとで、ｐ−型半導体領域（２２、２３）を形成する工程およびパンチスルーストッパ層（２４、２５）を形成する工程を共通化することができる。このように工程を共通化することにより、本実施の形態１の半導体集積回路装置の製造工程数を減らすことが可能となる。
【００４７】
次に、フォトレジスト膜２１を除去した後、図１６に示すように、基板１上にフォトレジスト膜２６を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜２６をパターニングすることにより、領域ＡＨＶＮ以外の領域にフォトレジスト膜２６を残す。続いて、パターニングされたフォトレジスト膜２６をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＨＶＮにイオン注入し、ゲート電極（第５ゲート電極）１４Ｃの両側のｐ型ウエル４に、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域（第１０半導体領域）２７を形成する。また、この時、領域ＡＨＶＮへのＡｓのイオン注入量（第１１濃度）は、ｎ−型半導体領域１６の形成時（図１０参照）のＡｓのイオン注入量より少なくするものである。
【００４８】
次に、フォトレジスト膜２６を除去した後、基板１上にフォトレジスト膜（図示は省略）を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜２６をパターニングすることにより、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域以外の領域にフォトレジスト膜を残す。続いて、パターニングされたフォトレジスト膜をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にイオン注入し、その領域に形成されているゲート電極の両側のｎ型ウエル７に、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域（図示は省略）を形成する。
【００４９】
次に、上記相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域の形成時に用いたフォトレジスト膜を除去した後、図１７に示すように、基板１上に酸化シリコン膜を堆積し、その酸化シリコン膜を異方的にエッチングすることによって、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅおよび図示されないゲート電極の側壁にサイドウォールスペーサ（絶縁膜）２８を形成する。
【００５０】
次に、図１８に示すように、基板１上にフォトレジスト膜２９を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜２９をパターニングすることにより、領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮ以外の領域にフォトレジスト膜２９を残す。続いて、パターニングされたフォトレジスト膜２９をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓまたはＰを領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮに第７濃度でイオン注入し、領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮにそれぞれｎ＋型半導体領域（第５半導体領域、第６半導体領域、第１１半導体領域）３０を形成する。このｎ＋型半導体領域３０は、領域ＡＨＶＮでは、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなり、領域ＡＨＴＮでは、相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなり、領域ＡＬＴＮでは、相対的にしきい値電圧が低いｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなる。ここまでの工程により、領域ＡＨＶＮでは、相対的に他のＭＩＳＦＥＴの耐圧（第１耐圧）より大きい耐圧（第２耐圧）を有するｎチャネル型ＭＩＳＦＥＴ（第３ＭＩＳＦＥＴ）Ｑｎ１を形成し、領域ＡＨＴＮでは、相対的にしきい値電圧が高い第１しきい値電圧のｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑｎ２を形成し、領域ＡＬＴＮでは、相対的にしきい値電圧が低い第２しきい値電圧のｎチャネル型ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）Ｑｎ３を形成することができる。
【００５１】
次に、フォトレジスト膜２９を除去した後、図１９に示すように、基板１上にフォトレジスト膜３１を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜３１をパターニングすることにより、領域ＡＨＴＰ、ＡＬＴＰおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域以外の領域にフォトレジスト膜３１を残す。続いて、パターニングされたフォトレジスト膜３１をマスクとして、ｐ型の導電型を有する不純物、たとえばＢまたはＢＦ２を領域ＡＨＴＰ、ＡＬＴＰおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にイオン注入し、それぞれの領域にｐ＋型半導体領域（第９半導体領域）３２を形成する。このｐ＋型半導体領域３２は、領域ＡＨＴＰでは、相対的にしきい値電圧が高いｐチャネル型ＭＩＳＦＥＴのソース・ドレインとなり、領域ＡＬＴＰでは、相対的にしきい値電圧が低いｐチャネル型ＭＩＳＦＥＴのソース・ドレインとなり、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域では、その相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのソース・ドレインとなる。ここまでの工程により、領域ＡＨＴＰでは、相対的にしきい値電圧が高い第３しきい値電圧のｐチャネル型ＭＩＳＦＥＴ（第１ｐチャネル型ＭＩＳＦＥＴ）Ｑｐ１を形成し、領域ＡＬＴＰでは、相対的にしきい値電圧が低い第４しきい値電圧のｐチャネル型ＭＩＳＦＥＴ（第２ｐチャネル型ＭＩＳＦＥＴ）Ｑｐ２を形成することができる。
【００５２】
上記のような本実施の形態１のＭＩＳＦＥＴの製造工程によれば、同一の基板１上にしきい値電圧の異なる２種類のｎチャネル型ＭＩＳＦＥＴＱｎ２、Ｑｎ３を形成する際に、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２におけるｎ−型半導体領域１６およびパンチスルーストッパ層１７中の不純物濃度を、それぞれ相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３におけるｎ−型半導体領域１９およびパンチスルーストッパ層２０中の不純物濃度より低くしている。それにより、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３においては、ｎ−型半導体領域１９およびパンチスルーストッパ層２０中の不純物濃度を高くして、短チャネル特性を向上しつつ低抵抗化することが可能となる。その結果、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３におけるドレイン電流をより大きくすることができる。
【００５３】
一方、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２においては、ｎ−型半導体領域１６およびパンチスルーストッパ層１７中の不純物濃度を低くして、ドレイン近傍での電界を緩和することが可能となる。パンチスルーストッパ層１７中の不純物濃度を低くすることによって、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２の短チャネル特性が悪化してしまうことが懸念されるが、ｎ−型半導体領域１６中の不純物濃度も低くすることによって補償することができる。その結果、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２では、短チャネル効果を抑制しつつ、ＧＩＤＬ電流およびＢＴＢＴ電流等のオフ電流を抑制することができる。
【００５４】
前述したように、本実施の形態１においては、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３およびｐチャネル型ＭＩＳＦＥＴＱｐ２は、回路の動作速度を決定してしまう部分（高速性が求められる部分）にて用いる。本実施の形態１によれば、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３のドレイン電流をより大きくすることができるので、回路の動作速度の低下を防ぐことが可能となる。
【００５５】
また、回路中の高速性が求められない部分では、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１を用いる。本実施の形態１によれば、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２におけるオフ電流を抑制することができるので、本実施の形態１の半導体集積回路装置の消費電力を低減することができる。
【００５６】
前述したように、本実施の形態１の半導体集積回路装置は、携帯電話等の移動体通信機器に搭載されるＣＭＯＳロジックＬＳＩを含むものであり、移動体通信機器の電源は電池により供給されることから、電池の持続時間を向上させるためには、移動体通信機器に搭載された半導体集積回路装置の消費電力を低減することが求められる。すなわち、本実施の形態１のように、回路の動作速度を決定してしまう部分で相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３およびｐチャネル型ＭＩＳＦＥＴＱｐ２を用い、回路中の高速性が求められない部分で相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１を用いることにより、回路の動作速度を低下させることなく半導体集積回路装置の消費電力を低減できる。その結果、移動体通信機器に搭載された電池の持続時間を向上させることができる。
【００５７】
次に、フォトレジスト膜３１を除去した後、図２０に示すように、基板１上に金属膜としてＣｏ（コバルト）膜を堆積する。次いで、基板１に熱処理を施すことによってＣｏ膜とＳｉ（シリコン）とを反応させることにより、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのゲート電極、ｎ＋型半導体領域３０、およびｐ＋型半導体領域３２の表面にシリサイド膜としてＣｏＳｉ２膜３３を形成する。これらのシリサイド膜を形成することで、各ゲート電極表面および半導体領域表面の接触抵抗を低減することができる。また、本実施の形態１では、シリサイド膜としてＣｏを用いたＣｏＳｉ２膜を例示したが、他の材料としてＮｉ(ニッケル)、Ｍｏ（モリブデン）およびＴｉ（チタン）等を用いても同様の効果を得ることができる。
【００５８】
次に、図２１に示すように、基板１上に酸化シリコン膜を堆積することによって層間絶縁膜３４を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜３４をエッチングすることにより、層間絶縁膜３４にｎ＋型半導体領域３０、ｐ＋型半導体領域３２、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、および相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのゲート電極のそれぞれに達するコンタクトホール３５を形成する。なお、図２１中において、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、および相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのゲート電極のそれぞれに達するコンタクトホール３５の図示は省略している。
【００５９】
続いて、上記コンタクトホール３５内を含む基板１上に、たとえばスパッタリング法によってＴｉ膜と窒化チタン膜とを順次堆積する。次いで、たとえばＣＶＤ法によって基板１上にコンタクトホール３５内を埋め込むＷ（タングステン）膜を堆積する。次いで、基板１上のＷ膜および窒化チタン膜をＣＭＰ（Chemical Mechanical Polishing）法で除去し、Ｗ膜および窒化チタン膜をコンタクトホール３５内に残すことにより、コンタクトホール３５内にｎ＋型半導体領域３０、ｐ＋型半導体領域３２、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、および相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのゲート電極のそれぞれに電気的に接続するプラグ３６を形成する。
【００６０】
次に、図２２に示すように、基板１上に、たとえばＣＶＤ法で窒化シリコン膜を堆積することにより、エッチングストッパ膜３７を形成する。エッチングストッパ膜３７は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態１では、このエッチングストッパ膜３７として窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法で堆積したＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮ（窒素）を所定量含むＳｉＣＮ（炭窒化シリコン）膜を用いてもよい。ＳｉＣ膜およびＳｉＣＮ膜は、窒化シリコン膜より相対的に比誘電率が低いので、エッチングストッパ膜３７としてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態１のＣＭＯＳロジックＬＳＩにおける配線遅延を改善することができる。
【００６１】
次に、たとえばエッチングストッパ膜３７の表面にＣＶＤ法で酸化シリコン膜を堆積し、膜厚が約２００ｎｍの層間絶縁膜３８を堆積する。この層間絶縁膜３８を形成する際に、酸化シリコンにＦ（フッ素）を添加しても良い。Ｆを添加することにより、層間絶縁膜３８の誘電率を下げることができるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００６２】
続いて、エッチングストッパ膜３７および層間絶縁膜３８を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、埋め込み配線形成用の配線溝３９を形成する。次いで、配線溝３９の底部に露出したプラグ３６の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによる基板１の表面処理を行う。
【００６３】
続いて、基板１の全面に、バリア導体膜４０となる、たとえば窒化タンタル膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態１においては、バリア導体膜４０として窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。バリア導体膜４０がタンタルまたは窒化タンタルの場合には、窒化チタンを用いた場合よりＣｕ膜との密着性がよい。また、バリア導体膜４０が窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、窒化チタン膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を堆積する場合に効果が大きい。なお、この技術は窒化チタン膜に限られず、窒化タンタル膜においても、効果の差こそあるが有効である。
【００６４】
続いて、バリア導体膜４０が堆積された基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝３９の内部を除いたバリア導体膜４０の表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。本実施の形態１においては、シード膜の堆積にイオン化スパッタリング法を用いる場合を例示するが、長距離スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよく、ＣＶＤ成膜ユニットがバリア導体膜４０の形成室と結合していれば高真空状態を維持できるので、堆積したバリア導体膜４０の表面が酸化してしまうことを防ぐことができる。
【００６５】
次に、シード膜が堆積された基板１の全面に、Ｃｕ膜を配線溝３９を埋め込むように堆積し、このＣｕ膜と上記したシード膜とを合わせて導電性膜４１とする。この配線溝３９を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）およびＣｕ膜のカバレージ向上用の添加剤を加えたものを用いる。配線溝３９を埋め込むＣｕ膜の形成に電解めっき法を用いた場合、そのＣｕ膜の成長速度を電気的に制御できるので、配線溝３９の内部におけるそのＣｕ膜のカバレージを向上することができる。なお、本実施の形態１においては、配線溝３９を埋め込むＣｕ膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００６６】
続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。
【００６７】
次に、層間絶縁膜３８上の余分なバリア導体膜４０および導電性膜４１を除去し、配線溝３９内にバリア導体膜４０および導電性膜４１を残すことにより、配線溝３９の底部にてプラグ３６と電気的に接続する埋め込み配線４２を形成し、本実施の形態１の半導体集積回路装置を製造する。バリア導体膜４０および導電性膜４１の除去は、ＣＭＰ法を用いた研磨により行う。
【００６８】
（実施の形態２）
本実施の形態２では、前記実施の形態１で説明した相対的にしきい値電圧の高いＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ２（図１８参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ１（図１９参照））、相対的にしきい値電圧の低いＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ３（図１８参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ２（図１９参照））および相対的に耐圧が大きいＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ１（図１８参照））に加えて、相対的にしきい値電圧の高いＭＩＳＦＥＴと相対的にしきい値電圧の低いＭＩＳＦＥＴとの間のしきい値電圧を有するＭＩＳＦＥＴも同一の基板１に形成するものである。
【００６９】
図２３〜図４２は、本実施の形態２の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ基板１の同一個所の断面を示している。図２３〜図４２では、前記実施の形態１で図１〜図２２を用いて説明した領域ＡＨＴＮ、ＡＨＴＰ、ＡＬＴＮ、ＡＬＴＰ、ＡＨＶＮに加えて、前述の相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２と相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３との間のしきい値電圧を有するｎチャネル型ＭＩＳＦＥＴが形成される領域（第６領域）ＡＭＴＮ、および相対的にしきい値電圧の高いｐチャネル型ＭＩＳＦＥＴＱｎ１と相対的にしきい値電圧の低いｐチャネル型ＭＩＳＦＥＴＱｎ２との間のしきい値電圧を有するｐチャネル型ＭＩＳＦＥＴが形成される領域ＡＭＴＰも図示されている。また、図２３、図２５、図２７、図２８、図２９、図３１、図３３、図３５、図３７、図３９および図４１では領域ＡＨＴＮ、ＡＨＴＰ、ＡＭＴＮ、ＡＭＴＰが図示され、図２４、図２６、図３０、図３２、図３４、図３６、図３８、図４０および図４２では領域ＡＬＴＮ、ＡＬＴＰ、ＡＨＶＮが図示されている。
【００７０】
本実施の形態２の半導体集積回路装置の製造工程は、素子分離溝２を形成する工程（図１参照）までは前記実施の形態１と同様である。その後、図２３および図２４に示すように、基板１にフォトレジスト膜３を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜３をパターニングすることにより、領域ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰ等のｎチャネルＭＩＳＦＥＴが形成されない領域にフォトレジスト膜３を残す。次いで、フォトレジスト膜３をマスクとして領域ＡＨＶＮ、ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮ等のｎチャネルＭＩＳＦＥＴが形成される領域にＢをイオン注入してｐ型ウエル４を形成する。
【００７１】
次に、フォトレジスト膜３を除去した後、図２５および図２６に示すように、基板１にフォトレジスト膜６を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜６をパターニングすることにより、領域ＡＨＶＮ、ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮ等のｐチャネルＭＩＳＦＥＴが形成されない領域にフォトレジスト膜６を残す。次いで、フォトレジスト膜６をマスクとして領域ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰ等のｐチャネルＭＩＳＦＥＴが形成される領域にＰをイオン注入してｎ型ウエル７を形成する。
【００７２】
次に、フォトレジスト膜６を除去した後、前記実施の形態１において図４〜図８を用いて説明した工程と同様の工程により、領域ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮ、ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰ、ＡＨＶＮのそれぞれにＭＩＳＦＥＴのしきい値電圧調整用の不純物をイオン注入する。この時、領域ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮ、ＡＨＶＮへイオン注入されるのは、ｐ型の導電型を有する不純物、たとえばＢまたはＢＦ２（二フッ化ホウ素）であり、領域ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰへイオン注入されるのは、ｎ型の導電型を有する不純物、たとえばＰである。また、本実施の形態２では、領域ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮ、ＡＨＶＮにイオン注入される不純物の濃度をそれぞれＤｎ１、Ｄｎ２（第１２濃度）、Ｄｎ３、Ｄｎ４とした時にＤｎ１＞Ｄｎ２＞Ｄｎ３＞Ｄｎ４となるようにし、領域ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰにイオン注入される不純物の濃度をそれぞれＤｐ１、Ｄｐ２、Ｄｐ３とした時にＤｐ１＞Ｄｐ２＞Ｄｐ３となるようにする。
【００７３】
次に、前記実施の形態１において図９を用いて説明した工程と同様の工程により、基板１（ｐ型ウエル４およびｎ型ウエル７）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウエル４およびｎ型ウエル７のそれぞれの表面にゲート絶縁膜１３、１３Ａおよびゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅを形成する。この時、領域ＡＭＴＮ、ＡＭＴＰにもそれぞれゲート電極１４Ｆ、１４Ｇが形成される。
【００７４】
次に、前記実施の形態１において図１０を用いて説明した工程と同様の工程により、領域ＡＨＴＮにおいてゲート電極１４Ａの両側のｐ型ウエル４に相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域１６を形成する（図２７参照）。
【００７５】
続いて、図２８に示すように、前記実施の形態１において図１１を用いて説明した工程と同様の工程により、領域ＡＨＴＮにパンチスルーストッパ層１７を形成する。
【００７６】
次に、フォトレジスト膜１５を除去した後、図２９および図３０に示すように、前記実施の形態１において図１２を用いて説明した工程と同様の工程により、領域ＡＬＴＮにおいてゲート電極１４Ｂの両側のｐ型ウエル４にｎ−型半導体領域１９を形成し、領域ＡＭＴＮにおいてゲート電極（第６ゲート電極）１４Ｇの両側のｐ型ウエル４にｎ−型半導体領域（第１２半導体領域）５１を形成する。このｎ−型半導体領域５１は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴと相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴとの間のしきい値電圧を有するｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となる。ｎ−型半導体領域５１は、ｎ−型半導体領域１９と同じ条件で形成されることから、ｎ−型半導体領域５１中の不純物濃度は、上記ｎ−型半導体領域１６中の不純物濃度より高くなる。
【００７７】
次に、図３１および図３２に示すように、前記実施の形態１において図１３を用いて説明した工程と同様の工程により、領域ＡＬＴＮにパンチスルーストッパ層２０を形成し、領域ＡＭＴＮにパンチスルーストッパ層（第１３半導体領域）５２を形成する。すなわち、パンチスルーストッパ層２０およびパンチスルーストッパ層５２中の不純物濃度は、上記パンチスルーストッパ層１７中の不純物濃度より高くなる。
【００７８】
上記のように、本実施の形態２においても、前記実施の形態１と同様にｎ−型半導体領域１９、５１を形成する際の不純物（Ａｓ）の注入量は、ｎ−型半導体領域１６を形成する際の不純物の注入量より多くし、パンチスルーストッパ層２０、５２を形成する際の不純物の注入量を、パンチスルーストッパ層１７を形成する際の不純物の注入量より多くしている。それにより、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴの短チャネル特性を向上させることを可能としている。
【００７９】
次に、フォトレジスト膜１８を除去した後、図３３および図３４に示すように、前記実施の形態１において図１４を用いて説明した工程と同様の工程により、領域ＡＨＴＰにおいてゲート電極１４Ｄの両側のｎ型ウエル７にｐ−型半導体領域２２を形成し、領域ＡＬＴＰにおいてゲート電極１４Ｅの両側のｎ型ウエル７にｐ−型半導体領域２３を形成し、領域ＡＭＴＰにおいてゲート電極１４Ｆの両側のｎ型ウエル７にｐ−型半導体領域５３を形成する。このｐ−型半導体領域５３は、相対的にしきい値電圧の高いｐチャネル型ＭＩＳＦＥＴと相対的にしきい値電圧の低いｐチャネル型ＭＩＳＦＥＴとの間のしきい値電圧を有するｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となる。
【００８０】
次に、図３５および図３６に示すように、前記実施の形態１において図１５を用いて説明した工程と同様の工程により、領域ＡＨＴＰにパンチスルーストッパ層２４を形成し、領域ＡＭＴＰにパンチスルーストッパ層５４を形成し、領域ＡＬＴＰにパンチスルーストッパ層２５を形成する。
【００８１】
次に、フォトレジスト膜２１を除去した後、図３７および図３８に示すように、前記実施の形態１において図１６を用いて説明した工程と同様の工程により、領域ＡＨＶＮにおいてゲート電極１４Ｃの両側のｐ型ウエル４にｎ−型半導体領域２７を形成する。
【００８２】
続いて、前記実施の形態１において説明した工程と同様の工程により、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域に相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域（図示は省略）を形成する。
【００８３】
次に、前記実施の形態１において図１７を用いて説明した工程と同様の工程により、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、１４Ｆ、１４Ｇおよび図示されないゲート電極の側壁にサイドウォールスペーサ２８を形成する。
【００８４】
次に、図３９および図４０に示すように、前記実施の形態１において図１８を用いて説明した工程と同様の工程により、領域ＡＨＶＮ、ＡＨＴＮ、ＡＭＴＮ、ＡＬＴＮにそれぞれｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなるｎ＋型半導体領域（第１４半導体領域）３０を形成する。ここまでの工程により、領域ＡＨＶＮでは、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴＱｎ１を形成し、領域ＡＨＴＮでは、相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴＱｎ２を形成し、領域ＡＬＴＮでは、相対的にしきい値電圧が低いｎチャネル型ＭＩＳＦＥＴＱｎ３を形成し、領域ＡＭＴＮでは、ｎチャネル型ＭＩＳＦＥＴＱｎ２とｎチャネル型ＭＩＳＦＥＴＱｎ３との間のしきい値電圧（第３しきい値電圧）を有するｎチャネル型ＭＩＳＦＥＴ（第４ＭＩＳＦＥＴ）Ｑｎ４を形成することができる。
【００８５】
次に、図４１および図４２に示すように、前記実施の形態１において図１９を用いて説明した工程と同様の工程により、領域ＡＨＴＰ、ＡＭＴＰ、ＡＬＴＰおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にそれぞれｐチャネル型ＭＩＳＦＥＴのソース・ドレインとなるｐ＋型半導体領域３２を形成する。ここまでの工程により、領域ＡＨＴＰでは、相対的にしきい値電圧が高いｐチャネル型ＭＩＳＦＥＴＱｐ１を形成し、領域ＡＬＴＰでは、相対的にしきい値電圧が低いｐチャネル型ＭＩＳＦＥＴＱｐ２を形成し、領域ＡＭＴＰでは、ｐチャネル型ＭＩＳＦＥＴＱｐ１とｐチャネル型ＭＩＳＦＥＴＱｐ２との間のしきい値電圧を有するｐチャネル型ＭＩＳＦＥＴＱｐ３を形成することができる。
【００８６】
以降の工程は、前記実施の形態１において図２０〜図２２を用いて説明した工程と同様である。
【００８７】
上記のような本実施の形態２によれば、同一の基板１上にしきい値電圧の異なる３種類のｎチャネル型ＭＩＳＦＥＴＱｎ２、Ｑｎ３、Ｑｎ４を形成した場合でも、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３、Ｑｎ４においては、ｎ−型半導体領域１９、５１およびパンチスルーストッパ層２０、５２中の不純物濃度を高くすることで短チャネル特性を向上しつつ低抵抗化し、ドレイン電流をより大きくすることができる。また、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２においては、ｎ−型半導体領域１６およびパンチスルーストッパ層１７中の不純物濃度を低くして、ドレイン近傍での電界を緩和することで、短チャネル効果を抑制しつつ、ＧＩＤＬ電流およびＢＴＢＴ電流等のオフ電流を抑制することができる。すなわち、このようなｎチャネル型ＭＩＳＦＥＴＱｎ２、Ｑｎ３、Ｑｎ４を備えた本実施の形態２の半導体集積回路装置によれば、回路の動作速度の低下を防ぎつつ、消費電力を低減することができる。
【００８８】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００８９】
（実施の形態３）
本実施の形態３では、前記実施の形態１で説明した相対的にしきい値電圧の高いＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ２（図１８参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ１（図１９参照））、相対的にしきい値電圧の低いＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ３（図１８参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ２（図１９参照））および相対的に耐圧が大きいＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ１（図１８参照））に加えて、ＳＲＡＭ（Static Random Access Memory）のメモリセルを形成するＭＩＳＦＥＴも同一の基板１に形成するものである。前記実施の形態１でも述べたように、前記相対的にしきい値電圧の高いＭＩＳＦＥＴおよび相対的にしきい値電圧の低いＭＩＳＦＥＴは、移動体通信機器に搭載されるロジック回路を形成するものであり、このロジック回路が設けられた半導体集積回路装置には低消費電力性が求められる。本実施の形態３のＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴは、このようなロジック回路を形成するＭＩＳＦＥＴと同様に低消費電力性が求められるものである。
【００９０】
図４３は、ＳＲＡＭのメモリセル１個を示す等価回路図である。この図４３に示すように、本実施の形態３のＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ４、Ｑｐ５、および一対の転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２により形成されている。転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲートとワード線ＷＬとは、電気的に接続されている。
【００９１】
上記メモリセルを形成する６個のＭＩＳＦＥＴのうち、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ４はインバータＩＮＶ１を形成し、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ５はインバータＩＮＶ２を形成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＤ、Ｅ）は、電気的に交差接続され、１ビットの情報を記憶する情報記憶部としてのフリップフロップ回路を形成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＤ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に電気的に接続され、他方の入出力端子（蓄積ノードＥ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に電気的に接続される。
【００９２】
転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレイン領域の他方はデータ線ＤＬに電気的に接続され、同様に転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ４、Ｑｐ５の各ソース）は、電源電圧Ｖｃｃに電気的に接続され、他端（駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース）は、基準電圧Ｖｓｓに電気的に接続されている。
【００９３】
上記したＳＲＡＭの回路の動作を説明すると、一方のインバータＩＮＶ１の蓄積ノードＤが高電位（“Ｈ”）であるときには、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のインバータＩＮＶ２の蓄積ノードＥが低電位（“Ｌ”）になる。従って、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＤの高電位（“Ｈ”）が保持される。すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＤ、Ｅの状態が保持され、電源電圧が印加されている間は情報が保存される。
【００９４】
上記したように、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲートにはワード線ＷＬが電気的に接続され、このワード線ＷＬによって転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続される。これにより、蓄積ノードＤ、Ｅの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの情報として読み出される。
【００９５】
また、メモリセルに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＤ、Ｅに伝達する。
【００９６】
図４４〜図５３は、本実施の形態３の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ基板１の同一個所の断面を示している。図４４〜図５３では、前記実施の形態１で図１〜図２２を用いて説明した領域ＡＨＴＮ、ＡＨＴＰ、ＡＬＴＮ、ＡＬＴＰ、ＡＨＶＮに加えて、前述のＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（第５ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２））が形成される領域（第７領域）ＡＳＮ、およびＳＲＡＭのメモリセルを形成するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ４、Ｑｐ５）が形成される領域ＡＳＰも図示されている。また、図４４、図４６、図４８、図５０および図５２では領域ＡＨＴＮ、ＡＨＴＰ、ＡＬＴＮ、ＡＬＴＰが図示され、図４５、図４７、図４９、図５１および図５３では領域ＡＳＮ、ＡＳＰ、ＡＨＶＮが図示されている。
【００９７】
本実施の形態３の半導体集積回路装置の製造工程は、ゲート電極１４Ａ〜１４Ｅを形成する工程（図９参照）までは前記実施の形態１と同様である。また、ゲート電極１４Ａ〜１４Ｅを形成するまでの工程において、領域ＡＨＴＮ、ＡＬＴＮ、ＡＨＶＮにｐ型ウエル４を形成する際には領域ＡＳＮにもｐ型ウエル４が形成され、領域ＡＨＴＰ、ＡＬＴＰにｎ型ウエル７を形成する際には領域ＡＳＰにもｎ型ウエル７が形成され、領域ＡＨＴＮ、ＡＬＴＮ、ＡＨＶＮ、ＡＨＴＰ、ＡＬＴＰにそれぞれゲート電極１４Ａ〜１４Ｅが形成される際には、領域ＡＳＮ、ＡＳＰにそれぞれゲート電極１４Ｈ、１４Ｉが形成される。また、ゲート電極１４Ｈ、１４Ｉを形成する前には、領域ＡＳＮ、ＡＳＰにそれぞれＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのしきい値電圧調整用の不純物をイオン注入する。このしきい値電圧調整用の不純物は、領域ＡＳＮでは第１３濃度のｐ型の導電型を有する不純物、たとえばＢまたはＢＦ２であり、領域ＡＳＰではｎ型の導電型を有する不純物、たとえばＰである。
【００９８】
その後、前記実施の形態１において図１０を用いて説明した工程と同様の工程により、領域ＡＨＴＮ、ＡＳＮにおいて、それぞれゲート電極１４Ａおよびゲート電極（第７ゲート電極）１４Ｈの両側のｐ型ウエル４にｎ−型半導体領域１６、６１を形成する。領域ＡＨＴＮにおいてｎ−型半導体領域１６は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となり、領域ＡＳＮにおいてｎ−型半導体領域（第１５半導体領域）６１は、ＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）のソース・ドレインの一部となる。
【００９９】
次に、図４６および図４７に示すように、前記実施の形態１において図１１を用いて説明した工程と同様の工程により、領域ＡＨＴＮ、ＡＳＮにパンチスルーストッパ層１７およびパンチスルーストッパ層（第１６半導体領域）６２を形成する。
【０１００】
次に、フォトレジスト膜１５を除去した後、図４８および図４９に示すように、前記実施の形態１において図１２を用いて説明した工程と同様の工程により、領域ＡＬＴＮにおいてゲート電極１４Ｂの両側のｐ型ウエル４にｎ−型半導体領域１９を形成する。続いて、前記実施の形態１において図１３を用いて説明した工程と同様の工程により、領域ＡＬＴＮにパンチスルーストッパ層２０を形成する。
【０１０１】
次に、フォトレジスト膜１８を除去した後、図５０および図５１に示すように、前記実施の形態１において図１４を用いて説明した工程と同様の工程により、領域ＡＨＴＰにおいてゲート電極１４Ｄの両側のｎ型ウエル７にｐ−型半導体領域２２を形成し、領域ＡＬＴＰにおいてゲート電極１４Ｅの両側のｎ型ウエル７にｐ−型半導体領域２３を形成し、領域ＡＳＰにおいてゲート電極１４Ｉの両側のｎ型ウエル７にｐ−型半導体領域６３を形成する。このｐ−型半導体領域６３は、ＳＲＡＭのメモリセルを形成するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ４、Ｑｐ５）のソース・ドレインの一部となる。続いて、前記実施の形態１において図１５を用いて説明した工程と同様の工程により、領域ＡＨＴＰにパンチスルーストッパ層２４を形成し、領域ＡＬＴＰにパンチスルーストッパ層２４を形成し、領域ＡＳＰにパンチスルーストッパ層６５を形成する。
【０１０２】
次に、フォトレジスト膜２１を除去した後、図５２および図５３に示すように、前記実施の形態１において図１６を用いて説明した工程と同様の工程により、領域ＡＨＶＮにおいてゲート電極１４Ｃの両側のｐ型ウエル４にｎ−型半導体領域２７を形成する。
【０１０３】
続いて、前記実施の形態１において説明した工程と同様の工程により、相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域に相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｐ−型半導体領域（図示は省略）を形成する。
【０１０４】
次に、前記実施の形態１において図１７を用いて説明した工程と同様の工程により、ゲート電極１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ、１４Ｈ、１４Ｉおよび図示されないゲート電極の側壁にサイドウォールスペーサ２８を形成する。
【０１０５】
次に、前記実施の形態１において図１８を用いて説明した工程と同様の工程により、領域ＡＨＶＮ、ＡＨＴＮ、ＡＬＴＮ、ＡＳＮにそれぞれｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなるｎ＋型半導体領域（第１７半導体領域）３０を形成する。ここまでの工程により、領域ＡＨＶＮでは、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴＱｎ１を形成し、領域ＡＨＴＮでは、相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴＱｎ２を形成し、領域ＡＬＴＮでは、相対的にしきい値電圧が低いｎチャネル型ＭＩＳＦＥＴＱｎ３を形成し、領域ＡＳＮでは、ＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）を形成することができる。
【０１０６】
次に、前記実施の形態１において図１９を用いて説明した工程と同様の工程により、領域ＡＨＴＰ、ＡＬＴＰ、ＡＳＰおよび相対的に耐圧が大きいｐチャネル型ＭＩＳＦＥＴが形成される領域にそれぞれｐチャネル型ＭＩＳＦＥＴのソース・ドレインとなるｐ＋型半導体領域３２を形成する。ここまでの工程により、領域ＡＨＴＰでは、相対的にしきい値電圧が高いｐチャネル型ＭＩＳＦＥＴＱｐ１を形成し、領域ＡＬＴＰでは、相対的にしきい値電圧が低いｐチャネル型ＭＩＳＦＥＴＱｐ２を形成し、領域ＡＳＰでは、ＳＲＡＭのメモリセルを形成するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ４、Ｑｐ５）を形成することができる。
【０１０７】
以降の工程は、前記実施の形態１において図２０〜図２２を用いて説明した工程と同様である。
【０１０８】
上記のような本実施の形態３によれば、同一の基板１上にしきい値電圧の異なる２種類のｎチャネル型ＭＩＳＦＥＴＱｎ２、Ｑｎ３に加えて、低消費電力性が求められるＳＲＡＭのメモリセルを形成した場合でも、ＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）を形成する工程のうち、ｎ−型半導体領域６１およびパンチスルーストッパ層６２を形成する工程は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２のｎ−型半導体領域１６およびパンチスルーストッパ層１７を形成する工程と共通化することができる。それにより、ＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）においては、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２と同様に、ｎ−型半導体領域６１およびパンチスルーストッパ層６２中の不純物濃度を低くして、ドレイン近傍での電界を緩和することで、短チャネル効果を抑制しつつ、ＧＩＤＬ電流およびＢＴＢＴ電流等のオフ電流を抑制することができる。すなわち、このようなｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）を備えた本実施の形態３のＳＲＡＭのメモリセルによれば、消費電力を低減することができる。
【０１０９】
ここで、図５４は、前記実施の形態１および本実施の形態３による相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３および相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２（もしくはＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２））におけるゲート電圧とドレイン電流との関係を示したものである。また、図５４中には、ｎ−型半導体領域およびパンチスルーストッパ層を形成する工程を相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３と共通化し、ｐ型ウエル４へのしきい値電圧調整用の不純物の注入のみでしきい値電圧を調整した場合の相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２（もしくはＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２））におけるゲート電圧とドレイン電流との関係も比較対象として示している。なお、図５４中および以降の本実施の形態３において、この比較対象であるｎチャネル型ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴＱｒｅｆとして示す。また、図５４中において、第２オフ電流値Ｉｏｆｆ（Ｑｎ２）、第１オフ電流値Ｉｏｆｆ（Ｑｎ３）および参考オフ電流値Ｉｏｆｆ（Ｑｒｅｆ）は、それぞれｎチャネル型ＭＩＳＦＥＴＱｎ２（もしくはＱｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）、Ｑｎ３および比較対象であるｎチャネル型ＭＩＳＦＥＴＱｒｅｆのオフ（ゲート電圧が０Ｖ）時のオフ電流値であり、ＧＩＤＬ（Ｑｎ２）およびＧＩＤＬ（Ｑｎ３，Ｑｒｅｆ）は、それぞれｎチャネル型ＭＩＳＦＥＴＱｎ２（もしくはＱｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）、Ｑｎ３および比較対象であるｎチャネル型ＭＩＳＦＥＴＱｒｅｆのＧＩＤＬ特性を示している。
【０１１０】
比較対象であるｎチャネル型ＭＩＳＦＥＴＱｒｅｆと、相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３とは、ｐ型ウエル４へのしきい値電圧調整用の不純物の注入工程が異なるのみで、ｎ−型半導体領域およびパンチスルーストッパ層を形成する工程が共通化していることから、低抵抗化してドレイン電流が大きくなり、図５４に示すように、ＧＩＤＬ特性が共通化する。そのため、ｎ−型半導体領域１６（または６１）およびパンチスルーストッパ層１７（または６２）中の不純物濃度を低くして、ドレイン近傍での電界を緩和することで、短チャネル効果を抑制しつつ、ＧＩＤＬ電流およびＢＴＢＴ電流等のオフ電流を抑制した相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２（もしくはＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２））に比べてオフ電流が大きくなってしまうことになる。すなわち、前記実施の形態１および本実施の形態３のｎチャネル型ＭＩＳＦＥＴＱｎ２と、本実施の形態３のＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２）とを備えた半導体集積回路装置によれば、消費電力を低減することができることが、図５４からも確認することができる。
【０１１１】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【０１１２】
（実施の形態４）
本実施の形態４も前記実施の形態３と同様に、相対的にしきい値電圧の高いＭＩＳＦＥＴ、相対的にしきい値電圧の低いＭＩＳＦＥＴ、相対的に耐圧が大きいＭＩＳＦＥＴ、およびＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴも同一の基板１に形成するものである。
【０１１３】
図５５〜図６２は、本実施の形態４の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ基板１の同一個所の断面を示している。図５５〜図６２では、前記実施の形態３と同様に領域ＡＨＴＮ、ＡＨＴＰ、ＡＬＴＮ、ＡＬＴＰ、ＡＨＶＮ、ＡＳＮ、ＡＳＰが図示されている。また、図５５、図５７、図５９および図６１では領域ＡＨＴＮ、ＡＨＴＰ、ＡＬＴＮ、ＡＬＴＰが図示され、図５６、図５８、図６０および図６２では領域ＡＳＮ、ＡＳＰ、ＡＨＶＮが図示されている。
【０１１４】
本実施の形態４の半導体集積回路装置の製造工程は、ゲート電極１４Ａ〜１４Ｉを形成する工程までは前記実施の形態３と同様である。その後、図５５および図５６に示すように、基板１上にフォトレジスト膜１５を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１５をパターニングすることにより、領域ＡＳＮ以外の領域にフォトレジスト膜１５を残す。続いて、パターニングされたフォトレジスト膜１５をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＳＮにイオン注入し、ゲート電極１４Ｈの両側のｐ型ウエル４にＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域６１を形成する。
【０１１５】
次に、図５７および図５８に示すように、上記フォトレジスト膜１５をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＳＮにイオン注入し、パンチスルーストッパ層６２を形成する。この時、Ｂは基板１の主面に対して斜方から注入するものであり、たとえば基板１を主面に沿って９０°ずつ回転させつつ、平面ではゲート電極１４Ｈの延在方向に平行および垂直な方向から注入する。それにより、ｎ−型半導体領域６１を囲むようにパンチスルーストッパ層６２を形成することができる。
【０１１６】
次に、フォトレジスト膜１５を除去した後、図５９および図６０に示すように、基板１上にフォトレジスト膜１８を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１８をパターニングすることにより、領域ＡＨＴＮ、ＡＬＴＮ以外の領域にフォトレジスト膜１８を残す。続いて、パターニングされたフォトレジスト膜１８をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＨＴＮ、ＡＬＴＮにイオン注入し、ゲート電極１４Ａ、１４Ｂの両側のｐ型ウエル４にそれぞれｎ−型半導体領域１６Ａ、１９を形成する。ｎ−型半導体領域１６Ａは相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となり、ｎ−型半導体領域１９は相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となる。この時のイオン注入条件としては、ｎ−型半導体領域６１の形成時のＡｓのイオン注入量より多くするものである。すなわち、本実施の形態４においては、ｎ−型半導体領域６１の形成時のＡｓのイオン注入量を、ｎ−型半導体領域１６Ａ、１９の形成時のＡｓのイオン注入量より少なくするものである。
【０１１７】
次に、図６１および図６２に示すように、上記フォトレジスト膜１８をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＴＮ、ＡＬＴＮにイオン注入し、領域ＡＨＴＮ、ＡＬＴＮにそれぞれパンチスルーストッパ層１７Ａ、２０を形成する。本実施の形態４において、この時のイオン注入条件としては、パンチスルーストッパ層６２の形成時のＢのイオン注入量より多くし、パンチスルーストッパ層６２の形成時と同様に基板１の主面に対して斜方から注入するものである。すなわち、本実施の形態４においては、パンチスルーストッパ層６２の形成時のＢのイオン注入量を、パンチスルーストッパ層１７Ａ、２０の形成時のＢのイオン注入量より少なくするものである。
【０１１８】
以降は、前記実施の形態４において図５０〜図５３を用いて説明した工程、および前記実施の形態１において図２０〜図２２を用いて説明した工程を経ることによって本実施の形態４の半導体集積装置を製造する。
【０１１９】
上記のような本実施の形態４によっても、前記実施の形態３と同様に、同一の基板１上にしきい値電圧の異なる２種類のｎチャネル型ＭＩＳＦＥＴＱｎ２、Ｑｎ３に加えて、低消費電力性が求められるＳＲＡＭのメモリセルを形成した場合において、ＳＲＡＭのメモリセルを形成するｎチャネル型ＭＩＳＦＥＴでは、ｎ−型半導体領域６１およびパンチスルーストッパ層６２中の不純物濃度を低くして、ドレイン近傍での電界を緩和することで、短チャネル効果を抑制しつつ、ＧＩＤＬ電流およびＢＴＢＴ電流等のオフ電流を抑制することができる。すなわち、このようなｎチャネル型ＭＩＳＦＥＴを備えた本実施の形態４のＳＲＡＭのメモリセルによれば、前記実施の形態３と同様に消費電力を低減することができる。
【０１２０】
上記のような本実施の形態４によっても、前記実施の形態３と同様の効果を得ることができる。
【０１２１】
（実施の形態５）
本実施の形態５の半導体装置は、たとえばＰＬＬ回路やＡＤ／ＤＡ変換回路等のアナログ回路を含むものである。このような本実施の形態５の半導体集積回路装置の製造工程について図６３〜図６９を用いて工程順に説明する。
【０１２２】
図６３〜図６９は、本実施の形態５の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ基板１の同一個所の断面を示している。アナログ回路の設計および動作上、アナログ回路を形成するＭＩＳＦＥＴには、特性が揃っていることが求められ、図６３〜図６９では、アナログ回路を形成する相対的に特性の揃ったｎチャネル型ＭＩＳＦＥＴ（第６ＭＩＳＦＥＴ）が形成される領域（第８領域）ＡＬＥＮ、およびアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴ（第７ＭＩＳＦＥＴ）が形成される領域（第９領域）ＡＨＩＮが図示されている。また、図６３〜図６９中での図示は省略するが、基板１中には、アナログ回路を形成するｐチャネル型ＭＩＳＦＥＴが形成される領域、およびアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｐチャネル型ＭＩＳＦＥＴが形成される領域も確保されている。
【０１２３】
まず、図６３に示すように、前記実施の形態１で図１〜図８を用いて説明した工程と同様の工程により、基板１に素子分離溝２およびｐ型ウエル４を形成し、領域ＡＬＥＮ、ＡＨＩＮのそれぞれにｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型の導電型を有する不純物（たとえばＢまたはＢＦ２）をイオン注入する。
【０１２４】
次に、図６４に示すように、前記実施の形態１で図９を用いて説明した工程と同様の工程により、ｐ型ウエル４の表面にゲート絶縁膜１３Ａを形成する。続いて、ゲート絶縁膜１３Ａの上部に導電体膜として膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜（導電性膜）を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクにしたドライエッチングによりその多結晶シリコン膜をパターニングすることにより、領域ＡＬＥＮ、ＡＨＩＮにそれぞれゲート電極１４Ｊ、１４Ｋを形成する。この時、アナログ回路を形成する相対的に特性の揃ったｎチャネル型ＭＩＳＦＥＴのゲート電極（第８ゲート電極）１４Ｊのゲート長（第１のゲート長）およびゲート幅は、相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴのゲート電極（第９ゲート電極）１４Ｋのゲート長（第２のゲート長）およびゲート幅に比べて長くなる寸法で形成することが好ましい。これは、ゲート長をＬとし、ゲート幅をＷとした場合に、ｎチャネル型ＭＩＳＦＥＴの特性のばらつきは、１／（Ｌ×Ｗ）１／２に比例するからである（図８８参照）。
【０１２５】
次に、図６５に示すように、基板１上にフォトレジスト膜１５を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１５をパターニングすることにより、領域ＡＬＥＮのフォトレジスト膜１５を除去する。続いて、パターニングされたフォトレジスト膜１５をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＬＥＮにイオン注入し、ゲート電極１４Ｊの両側のｐ型ウエル４にアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域（第１８半導体領域）１６を形成する。この時のイオン注入条件としては、注入エネルギーを３ｋｅＶ程度、注入量（第３濃度）を１×１０１５／ｃｍ２個程度とすることを例示できる。このイオン注入条件は、後述する領域ＡＨＩＮにおけるｎ−型半導体領域の形成時と同じであるが、異なるものとしてもよく、注入エネルギーを３ｋｅＶ程度、注入量を８×１０１４／ｃｍ２個程度とすることも例示できる。
【０１２６】
次に、フォトレジスト膜１５を除去した後、図６６に示すように、基板１上にフォトレジスト膜１５Ａを成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１５Ａをパターニングすることにより、領域ＡＨＩＮのフォトレジスト膜１５Ａを除去する。続いて、パターニングされたフォトレジスト膜１５Ａをマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＨＩＮにイオン注入し、ゲート電極１４Ｋの両側のｐ型ウエル４に、アナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域（第１９半導体領域）１６Ｂを形成する。この時のイオン注入条件としては、注入エネルギーを３ｋｅＶ程度、注入量（第１４濃度）を１×１０１５／ｃｍ２個程度とすることを例示できる。
【０１２７】
次に、図６７に示すように、上記フォトレジスト膜１５Ａをマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＩＮにイオン注入し、パンチスルーストッパ層（第２０半導体領域）１７Ｂを形成する。この時のイオン注入条件（注入量（第１５濃度））としては、７×１０１３／ｃｍ２個程度とすることを例示できる。また、注入エネルギーは１０ｋｅＶ程度とし、基板１の主面に対して斜方から注入する。それにより、ｎ−型半導体領域１６Ｂを囲むようにパンチスルーストッパ層１７Ｂを形成することができる。このパンチスルーストッパ層１７Ｂを形成することにより、ゲート電極１４Ｋの微細化が進んだ場合でも領域ＡＨＩＮに形成されるｎチャネル型ＭＩＳＦＥＴにてパンチスルーが発生してしまうことを防ぐことが可能となる。
【０１２８】
次に、上記フォトレジスト膜１５Ａを除去した後、図６８に示すように、基板１上に酸化シリコン膜を堆積し、その酸化シリコン膜を異方的にエッチングすることによって、ゲート電極１４Ｊ、１４Ｋの側壁にサイドウォールスペーサ２８を形成する。
【０１２９】
続いて、ｎ型の導電型を有する不純物、たとえばＡｓまたはＰを領域ＡＬＥＮ、ＡＨＩＮにイオン注入し、領域ＡＬＥＮ、ＡＨＩＮにそれぞれｎ＋型半導体領域（第２１半導体領域）３０を形成する。このｎ＋型半導体領域３０は、領域ＡＬＥＮではアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなり、領域ＡＨＩＮではアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴのソース・ドレインとなる。ここまでの工程により、領域ＡＬＥＮではアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴ（第６ＭＩＳＦＥＴ）Ｑｎ５を形成し、領域ＡＨＩＮではアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴ（第７ＭＩＳＦＥＴ）Ｑｎ６を形成することができる。
【０１３０】
上記のように、本実施の形態５では、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５についてはゲート長およびゲート幅を相対的に大きくして形成し、さらにパンチスルーストッパ層を省略している。それにより、しきい値電圧、動作電流およびコンダクタンス等の特性のばらつきの少ない、特性の揃ったｎチャネル型ＭＩＳＦＥＴＱｎ５を形成することが可能となる。一方、アナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６についてはゲート長を相対的に小さくして形成し、さらにパンチスルーストッパ層１７Ｂを設けている。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎ６については、相対的にｎチャネル型ＭＩＳＦＥＴＱｎ５より動作電流を大きくすることができる。
【０１３１】
なお、本発明者らが行った実験によれば、ｐチャネル型ＭＩＳＦＥＴについては、ｎチャネル型ＭＩＳＦＥＴに比べてしきい値電圧、動作電流およびコンダクタンス等の特性のばらつきが少ないことがわかった。すなわち、ｐチャネル型ＭＩＳＦＥＴについては、アナログ回路を形成するものと相対的に動作電流の大きいものとで、製造工程を共通化することができる。
【０１３２】
次に、図６９に示すように、前記実施の形態１で図２０〜図２２を用いて説明した工程と同様の工程により、ＣｏＳｉ２膜３３、層間絶縁膜３４、コンタクトホール３５、プラグ３６、エッチングストッパ膜３７、層間絶縁膜３８、配線溝３９、および埋め込み配線４２（バリア導体膜４０および導電性膜４０）を形成し、本実施の形態５の半導体集積回路装置を製造する。
【０１３３】
（実施の形態６）
図７０〜図７４は、本実施の形態６の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ同一の断面（前記実施の形態５で説明した領域ＡＬＥＮ、ＡＨＩＮ）を示している。
【０１３４】
本実施の形態６の半導体集積回路装置の製造工程は、ｎ−型半導体領域１６を形成する工程までは前記実施の形態５と同様である（図６３〜図６５参照）。その後、図７０に示すように、フォトレジスト膜１５をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＬＥＮにイオン注入し、パンチスルーストッパ層（第２２半導体領域）１７を形成する。この時のイオン注入条件としては、後述する領域ＡＨＩＮにおけるパンチスルーストッパ層１７Ｂ形成時における注入量より少なくし、たとえば注入エネルギーを１０ｋｅＶ程度、注入量（第４濃度）を５×１０１３／ｃｍ２個程度とする。また、この時、Ｂは基板１の主面に対して斜方から注入するものであり、たとえば基板１を主面に沿って９０°ずつ回転させつつ、平面ではゲート電極１４Ｊの延在方向に平行および垂直な方向から注入する。それにより、ｎ−型半導体領域１６を囲むようにパンチスルーストッパ層１７を形成することができる。また、ｎ−型半導体領域１６とパンチスルーストッパ層１７とは、同一のフォトレジスト膜１５をマスクとして形成される。これにより製造工程の簡略化を図ることが可能となる。
【０１３５】
次に、フォトレジスト膜１５を除去した後、前記実施の形態５で図６６を用いて説明した工程と同様の工程により、ｎ−型半導体領域１６Ｂを形成する（図７１参照）。続いて、前記実施の形態５で図６７を用いて説明した工程と同様の工程により、パンチスルーストッパ層１７Ｂを形成する（図７２参照）。
【０１３６】
次に、図７３に示すように、前記実施の形態５で図６８を用いて説明した工程と同様の工程により、ゲート電極１４Ｊ、１４Ｋの側壁にサイドウォールスペーサ２８を形成し、領域ＡＬＥＮ、ＡＨＩＮにそれぞれｎ＋型半導体領域３０を形成する。ここまでの工程により、領域ＡＬＥＮではアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５を形成し、領域ＡＨＩＮではアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６を形成することができる。
【０１３７】
次に、図７４に示すように、前記実施の形態１で図２０〜図２２を用いて説明した工程と同様の工程により、ＣｏＳｉ２膜３３、層間絶縁膜３４、コンタクトホール３５、プラグ３６、エッチングストッパ膜３７、層間絶縁膜３８、配線溝３９、および埋め込み配線４２（バリア導体膜４０および導電性膜４０）を形成し、本実施の形態６の半導体集積回路装置を製造する。
【０１３８】
上記のように、本実施の形態６では、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５を形成するパンチスルーストッパ層１７中の不純物濃度は、相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６を形成するパンチスルーストッパ層１７Ｂ中の不純物濃度より低くしている。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎ５については、しきい値電圧、動作電流およびコンダクタンス等の特性のばらつきの少ない、特性の揃ったｎチャネル型ＭＩＳＦＥＴとすることができる。一方、ｎチャネル型ＭＩＳＦＥＴＱｎ６については、前記実施の形態５でも説明したように、ゲート長を相対的に小さくして形成し、さらにパンチスルーストッパ層１７Ｂを設けたことで、相対的にｎチャネル型ＭＩＳＦＥＴＱｎ５より動作電流が大きいｎチャネル型ＭＩＳＦＥＴとすることができる。
【０１３９】
また、上記のように、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５でもパンチスルーストッパ層１７を設けることにより、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５の特性を揃えつつ、ゲート長も小さくすることができる。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎ５を小型化することが可能となるので、製品のバリエーションを増やすことが可能となる。
【０１４０】
また、本実施の形態６におけるｎチャネル型ＭＩＳＦＥＴＱｎ５を形成する各部の製造工程は、前記実施の形態１で説明した相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴＱｎ２を形成する各部の製造工程と共通化することができる。それにより、基板１にアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５および相対的にしきい値電圧が高いｎチャネル型ＭＩＳＦＥＴＱｎ２の両方を形成する場合には、製造工程数を削減することが可能となる。
【０１４１】
上記のような本実施の形態６によっても、前記実施の形態５と同様の効果を得ることができる。
【０１４２】
（実施の形態７）
図７５、図７７および図７９は、本実施の形態７の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ同一の断面（前記実施の形態５で説明した領域ＡＬＥＮ、ＡＨＩＮ）を示している。また、図７６および図７８は、それぞれ図７５および図７７に示したゲート電極１４Ｊ、１４Ｋ付近を拡大して図示している。
【０１４３】
本実施の形態７の半導体集積回路装置の製造工程は、ｎ−型半導体領域１６を形成する工程までは前記実施の形態５と同様である（図６３〜図６５参照）。
【０１４４】
その後、図７５に示すように、フォトレジスト膜１５をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＬＥＮにイオン注入し、パンチスルーストッパ層１７を形成する。この時のイオン注入条件としては、後述する領域ＡＨＩＮにおけるパンチスルーストッパ層１７Ｂ形成時における注入量以下とし、たとえば注入エネルギーを１０ｋｅＶ程度、注入量を５×１０１３／ｃｍ２個程度とする。また、この時、Ｂは基板１の主面に対して斜方から注入するものであり、たとえば基板１を主面に沿って９０°ずつ回転させつつ、平面ではゲート電極１４Ｊの延在方向に平行および垂直な方向から注入する。それにより、ｎ−型半導体領域１６を囲むようにパンチスルーストッパ層１７を形成することができる。また、図７６に示すように、この時のＢのゲート電極１４Ｊの側壁に対する注入角度θは、たとえば約２０°とする。
【０１４５】
次に、フォトレジスト膜１５を除去した後、図７７に示すように、前記実施の形態５で図６６を用いて説明した工程と同様の工程により、ｎ−型半導体領域１６Ｂを形成する。続いて、フォトレジスト膜１５Ａをマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＩＮにイオン注入し、パンチスルーストッパ層１７Ｂを形成する。この時のイオン注入条件としては、領域ＡＬＥＮにおけるパンチスルーストッパ層１７形成時における注入量以上とし、たとえば７×１０１３／ｃｍ２個程度とする。また、注入エネルギーは１０ｋｅＶ程度とし、基板１の主面に対して斜方から注入する。それにより、ｎ−型半導体領域１６Ｂを囲むようにパンチスルーストッパ層１７Ｂを形成することができる。また、図７８に示すように、この時のＢのゲート電極１４Ｋの側壁に対する注入角度θ’は、たとえば約３０°とする。
【０１４６】
次に、図７９に示すように、前記実施の形態５で図６８を用いて説明した工程と同様の工程により、ゲート電極１４Ｊ、１４Ｋの側壁にサイドウォールスペーサ２８を形成し、領域ＡＬＥＮ、ＡＨＩＮにそれぞれｎ＋型半導体領域３０を形成する。ここまでの工程により、領域ＡＬＥＮではアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５を形成し、領域ＡＨＩＮではアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６を形成することができる。
【０１４７】
続いて、前記実施の形態１で図２０〜図２２を用いて説明した工程と同様の工程により、ＣｏＳｉ２膜３３、層間絶縁膜３４、コンタクトホール３５、プラグ３６、エッチングストッパ膜３７、層間絶縁膜３８、配線溝３９、および埋め込み配線４２（バリア導体膜４０および導電性膜４０）を形成し、本実施の形態７の半導体集積回路装置を製造する。
【０１４８】
上記のように、本実施の形態７によれば、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５におけるパンチスルーストッパ層１７の形成時のＢの注入角度θ（第１角度（約２０°））は、相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６におけるパンチスルーストッパ層１７Ｂの形成時のＢの注入角度θ’（第２角度（約３０°））より小さくなっている。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎ５においては平面でのゲート電極１４Ｊとパンチスルーストッパ層１７とのオーバーラップ量が、ｎチャネル型ＭＩＳＦＥＴＱｎ５におけるゲート電極１４Ｋとパンチスルーストッパ層１７Ｂとのオーバーラップ量より小さくすることができる。その結果、ｎチャネル型ＭＩＳＦＥＴＱｎ５の特性に対するパンチスルーストッパ層１７の影響は、ｎチャネル型ＭＩＳＦＥＴＱｎ６の特性に対するパンチスルーストッパ層１７Ｂの影響に比べて小さくすることができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎ５については、パンチスルーストッパ層１７の存在に起因するしきい値電圧、動作電流およびコンダクタンス等の特性のばらつきの少ない、特性の揃ったｎチャネル型ＭＩＳＦＥＴとすることが可能となる。
【０１４９】
一方、アナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６についてはゲート長を相対的に小さくして形成し、パンチスルーストッパ層１７Ｂを設け、さらに平面でのゲート電極１４Ｋとパンチスルーストッパ層１７Ｂとのオーバーラップ量が、ｎチャネル型ＭＩＳＦＥＴＱｎ６におけるゲート電極１４Ｊとパンチスルーストッパ層１７とのオーバーラップ量より大きくなっている。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎ６については、相対的にｎチャネル型ＭＩＳＦＥＴＱｎ５より動作電流を大きくすることができる。
【０１５０】
また、本実施の形態７によれば、ゲート電極１４Ｊ（もしくはゲート電極１４Ｋ）とパンチスルーストッパ層１７（もしくはパンチスルーストッパ層１７Ｂ）とのオーバーラップ量と、ｎチャネル型ＭＩＳＦＥＴＱｎ５（もしくはｎチャネル型ＭＩＳＦＥＴＱｎ６）のゲート長とで、特性の揃ったｎチャネル型ＭＩＳＦＥＴＱｎ５と相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６とを作り分けることができるので、パンチスルーストッパ層１７、１７Ｂの形成時におけるＢの注入角度以外の注入条件は、同じとすることもできる。
【０１５１】
上記のような本実施の形態７によっても、前記実施の形態５、６と同様の効果を得ることができる。
【０１５２】
（実施の形態８）
図８０〜図８７は、本実施の形態８の半導体集積回路装置の製造工程中における基板１の要部断面を工程順に示したものであり、それぞれ基板１の同一個所の断面（前記実施の形態５で説明した領域ＡＬＥＮ、ＡＨＩＮおよび入出力回路等を形成する相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴが形成される領域ＡＨＶＮ）を示している。
【０１５３】
まず、図８０に示すように、前記実施の形態１で図１〜図８を用いて説明した工程と同様の工程により、基板１に素子分離溝２およびｐ型ウエル４を形成する。続いて、領域ＡＨＶＮにｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型の導電型を有する不純物（たとえばＢまたはＢＦ２）をイオン注入する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜３をマスクとして、領域ＡＬＥＮ、ＡＨＩＮのそれぞれにｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型の導電型を有する不純物（たとえばＢまたはＢＦ２）をイオン注入する。
【０１５４】
次に、図８１に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４およびｎ型ウエル７）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウエル４の表面に清浄な酸化膜からなるゲート絶縁膜１３を形成する。続いて、フォトレジスト膜をマスクとした洗浄処理（ウェットエッチング）により、領域ＡＨＶＮ以外の領域のゲート絶縁膜１３を除去する。次いで、そのフォトレジスト膜を除去した後に、再び基板１に熱酸化処理を施すことにより、領域ＡＨＶＮ以外の領域のｐ型ウエル４の表面に、ゲート絶縁膜１３より薄いゲート絶縁膜１３Ａを形成する。
【０１５５】
次に、図８２に示すように、前記実施の形態５で図６４を用いて説明した工程と同様の工程により、領域ＡＨＶＮ、ＡＬＥＮ、ＡＨＩＮにそれぞれゲート電極１４Ｃ、１４Ｊ、１４Ｋを形成する。この時、アナログ回路を形成する相対的に特性の揃ったｎチャネル型ＭＩＳＦＥＴのゲート電極１４Ｊは、相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴのゲート電極１４Ｋに比べてゲート長およびゲート幅が長くなる寸法で形成し、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴのゲート電極１４Ｃは、ゲート電極１４Ｊに比べてゲート長およびゲート幅が長くなる寸法で形成する。
【０１５６】
次に、図８２に示すように、基板１上にフォトレジスト膜１５を成膜し、フォトリソグラフィ技術によってそのフォトレジスト膜１５をパターニングすることにより、領域ＡＨＶＮ、ＡＬＥＮのフォトレジスト膜１５を除去する。続いて、パターニングされたフォトレジスト膜１５をマスクとして、ｎ型の導電型を有する不純物、たとえばＡｓを領域ＡＨＶＮ、ＡＬＥＮにイオン注入する。それにより、ゲート電極１４Ｃの両側のｐ型ウエル４に相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域１６を形成し、ゲート電極１４Ｊの両側のｐ型ウエル４にアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部となるｎ−型半導体領域１６を形成する。この時のイオン注入条件としては、注入エネルギーを１０ｋｅＶ程度、注入量を５×１０１４／ｃｍ２個程度とすることを例示できる。
【０１５７】
次に、図８３に示すように、フォトレジスト膜１５をマスクとして、ｐ型の導電型を有する不純物、たとえばＢを領域ＡＨＶＮ、ＡＬＥＮにイオン注入し、パンチスルーストッパ層（第２３半導体領域）１７を形成する。この時のイオン注入条件としては、後述する領域ＡＨＩＮにおけるパンチスルーストッパ層１７Ｂ形成時における注入量より少なくし、たとえば注入エネルギーを１５ｋｅＶ程度、注入量を３×１０１３／ｃｍ２個程度とする。また、この時、Ｂは基板１の主面に対して斜方から注入するものであり、たとえば基板１を主面に沿って９０°ずつ回転させつつ、平面ではゲート電極１４Ｃ、１４Ｊの延在方向に平行および垂直な方向から注入する。それにより、ｎ−型半導体領域１６を囲むようにパンチスルーストッパ層１７を形成することができる。また、ｎ−型半導体領域１６とパンチスルーストッパ層１７とは、同一のフォトレジスト膜１５をマスクとして形成される。これにより製造工程の簡略化を図ることが可能となる。
【０１５８】
次に、フォトレジスト膜１５を除去した後、前記実施の形態５で図６６を用いて説明した工程と同様の工程により、ｎ−型半導体領域１６Ｂを形成する（図８４参照）。続いて、前記実施の形態５で図６７を用いて説明した工程と同様の工程により、パンチスルーストッパ層１７Ｂを形成する（図８５参照）。
【０１５９】
次に、図８６に示すように、前記実施の形態５で図６８を用いて説明した工程と同様の工程により、ゲート電極１４Ｃ、１４Ｊ、１４Ｋの側壁にサイドウォールスペーサ２８を形成し、領域ＡＨＶＮ、ＡＬＥＮ、ＡＨＩＮにそれぞれｎ＋型半導体領域３０を形成する。ここまでの工程により、領域ＡＨＶＮでは相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴＱｎ１を形成し、領域ＡＬＥＮではアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５を形成し、領域ＡＨＩＮではアナログ回路を形成するＭＩＳＦＥＴ以外の相対的に動作電流の大きいｎチャネル型ＭＩＳＦＥＴＱｎ６を形成することができる。
【０１６０】
次に、図８７に示すように、前記実施の形態１で図２０〜図２２を用いて説明した工程と同様の工程により、ＣｏＳｉ２膜３３、層間絶縁膜３４、コンタクトホール３５、プラグ３６、エッチングストッパ膜３７、層間絶縁膜３８、配線溝３９、および埋め込み配線４２（バリア導体膜４０および導電性膜４０）を形成し、本実施の形態８の半導体集積回路装置を製造する。
【０１６１】
上記のように、本実施の形態８によれば、アナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５を形成する各部の製造工程は、相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴＱｎ１を形成する各部の製造工程と共通化することができる。それにより、基板１にアナログ回路を形成するｎチャネル型ＭＩＳＦＥＴＱｎ５および相対的に耐圧が大きいｎチャネル型ＭＩＳＦＥＴＱｎ１の両方を形成する際に、製造工程数を削減することが可能となる。
【０１６２】
上記のような本実施の形態８によっても、前記実施の形態５〜７と同様の効果を得ることができる。
【０１６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６４】
前記実施の形態では、しきい値電圧の異なる２種類または３種類のＭＩＳＦＥＴを同一の基板に形成する工程について例示したが、同様の工程でしきい値電圧の異なる４種類以上のＭＩＳＦＥＴを形成してもよい。
【産業上の利用可能性】
【０１６５】
本発明の半導体集積回路装置の製造方法は、しきい値電圧の異なる複数種のＭＩＳＦＥＴを備えた半導体集積回路装置の製造工程に広く適用することができる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態２の半導体集積回路装置の製造方法を説明する要部断面図である。
【図２４】本発明の実施の形態２の半導体集積回路装置の製造方法を説明する要部断面図である。
【図２５】図２３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３０】本発明の実施の形態２の半導体集積回路装置の製造工程中の要部断面図である。
【図３１】図２９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３２】図３０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３４】図３２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３６】図３４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３８】図３６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３９】図３７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４０】図３８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４１】図３９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４２】図４０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４３】ＳＲＡＭのメモリセルを説明する等価回路図である。
【図４４】本発明の実施の形態３の半導体集積回路装置の製造方法を説明する要部断面図である。
【図４５】本発明の実施の形態３の半導体集積回路装置の製造方法を説明する要部断面図である。
【図４６】図４４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４７】図４５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４８】図４６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４９】図４７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５０】図４８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５１】図４９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５２】図５０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５３】図５１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５４】本発明の実施の形態３の半導体集積回路装置に含まれるｎチャネル型ＭＩＳＦＥＴおよび比較対象のｎチャネル型ＭＩＳＦＥＴのＧＩＤＬを示す説明図である。
【図５５】本発明の実施の形態４の半導体集積回路装置の製造方法を説明する要部断面図である。
【図５６】本発明の実施の形態４の半導体集積回路装置の製造方法を説明する要部断面図である。
【図５７】図５５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５８】図５６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５９】図５７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６０】図５８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６１】図５９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６２】図６０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６３】本発明の実施の形態５の半導体集積回路装置の製造方法を説明する要部断面図である。
【図６４】図６３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６５】図６４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６６】図６５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６７】図６６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６８】図６７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６９】図６８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７０】本発明の実施の形態６の半導体集積回路装置の製造方法を説明する要部断面図である。
【図７１】図７０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７２】図７１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７３】図７２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７４】図７３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７５】本発明の実施の形態７の半導体集積回路装置の製造方法を説明する要部断面図である。
【図７６】本発明の実施の形態７の半導体集積回路装置の製造工程中の要部断面図である。
【図７７】図７５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７８】本発明の実施の形態７の半導体集積回路装置の製造工程中の要部断面図である。
【図７９】図７７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８０】本発明の実施の形態８の半導体集積回路装置の製造方法を説明する要部断面図である。
【図８１】図８０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８２】図８１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８３】図８２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８４】図８３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８５】図８４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８６】図８５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８７】図８６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８８】ゲート長×ゲート幅の値が同一でチャネル長が異なる２つのＭＩＳＦＥＴにおける特性のばらつきを示す説明図である。
【符号の説明】
【０１６７】
１  基板
２  素子分離溝
３  フォトレジスト膜
４  ｐ型ウエル
５  ｎ型ウエル
６  フォトレジスト膜
７  ｎ型ウエル
８〜１２  フォトレジスト膜
１３、１３Ａ  ゲート絶縁膜
１４Ａ  ゲート電極（第１ゲート電極）
１４Ｂ  ゲート電極（第２ゲート電極）
１４Ｃ  ゲート電極（第５ゲート電極）
１４Ｄ  ゲート電極（第３ゲート電極）
１４Ｅ  ゲート電極（第４ゲート電極）
１４Ｆ  ゲート電極
１４Ｇ  ゲート電極（第６ゲート電極）
１４Ｈ  ゲート電極（第７ゲート電極）
１４Ｉ  ゲート電極
１４Ｊ  ゲート電極（第８ゲート電極）
１４Ｋ  ゲート電極（第９ゲート電極）
１５、１５Ａ  フォトレジスト膜
１６  ｎ−型半導体領域（第１半導体領域、第１８半導体領域）
１６Ａ  ｎ−型半導体領域（第１半導体領域）
１６Ｂ  ｎ−型半導体領域（第１９半導体領域）
１７  パンチスルーストッパ層（第２半導体領域、第２２半導体領域、第２３半導体領域）
１７Ａ  パンチスルーストッパ層（第２半導体領域）
１７Ｂ  パンチスルーストッパ層（第２０半導体領域）
１８  フォトレジスト膜
１９  ｎ−型半導体領域（第３半導体領域）
２０  パンチスルーストッパ層（第４半導体領域）
２１  フォトレジスト膜
２２、２３  ｐ−型半導体領域（第７半導体領域）
２４、２５  パンチスルーストッパ層（第８半導体領域）
２６  フォトレジスト膜
２７  ｎ−型半導体領域（第１０半導体領域）
２８  サイドウォールスペーサ（絶縁膜）
２９  フォトレジスト膜
３０  ｎ＋型半導体領域（第５半導体領域、第６半導体領域、第１１半導体領域、第１４半導体領域、第１７半導体領域、第２１半導体領域）
３１  フォトレジスト膜
３２  ｐ＋型半導体領域（第９半導体領域）
３３  ＣｏＳｉ２膜
３４  層間絶縁膜
３５  コンタクトホール
３６  プラグ
３７  エッチングストッパ膜
３８  層間絶縁膜
３９  配線溝
４０  バリア導体膜
４１  導電性膜
４２  埋め込み配線
５１  ｎ−型半導体領域（第１２半導体領域）
５２  パンチスルーストッパ層（第１３半導体領域）
５３  ｐ−型半導体領域
５４  パンチスルーストッパ層
６１  ｎ−型半導体領域（第１５半導体領域）
６２  パンチスルーストッパ層（第１６半導体領域）
６３  ｐ−型半導体領域
６５  パンチスルーストッパ層
ＡＬＥＮ  領域（第８領域）
ＡＬＴＮ  領域（第２領域）
ＡＬＴＰ  領域（第４領域）
ＡＨＩＮ  領域（第９領域）
ＡＨＴＮ  領域（第１領域）
ＡＨＴＰ  領域（第３領域）
ＡＨＶＮ  領域（第５領域）
ＡＭＴＮ  領域（第６領域）
ＡＭＴＰ  領域
ＡＳＮ  領域（第７領域）
ＡＳＰ  領域
Ｄ、Ｅ  蓄積ノード
ＤＬ、／ＤＬ  データ線
ＩＮＶ１、ＩＮＶ２  インバータ
Ｑｄ１、Ｑｄ２  駆動用ｎチャネル型ＭＩＳＦＥＴ（第５ＭＩＳＦＥＴ）
Ｑｎ１  ｎチャネル型ＭＩＳＦＥＴ（第３ＭＩＳＦＥＴ）
Ｑｎ２  ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｎ３  ｎチャネル型ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
Ｑｎ４  ｎチャネル型ＭＩＳＦＥＴ（第４ＭＩＳＦＥＴ）
Ｑｎ５  ｎチャネル型ＭＩＳＦＥＴ（第６ＭＩＳＦＥＴ）
Ｑｎ６  ｎチャネル型ＭＩＳＦＥＴ（第７ＭＩＳＦＥＴ）
Ｑｐ１  ｐチャネル型ＭＩＳＦＥＴ（第１ｐチャネル型ＭＩＳＦＥＴ）
Ｑｐ２  ｐチャネル型ＭＩＳＦＥＴ（第２ｐチャネル型ＭＩＳＦＥＴ）
Ｑｐ３  ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ４、Ｑｐ５  ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２  転送用ｎチャネル型ＭＩＳＦＥＴ（第５ＭＩＳＦＥＴ）
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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