(57)【要約】【課題】不揮発性メモリ素子及びその動作方法を提供する。【解決手段】本発明は、ビットラインと共通ソースラインとの間にストリング選択トランジスタ、複数のメモリトランジスタ及び接地選択トランジスタを備え、ビットラインまたは共通ソースラインに消去電圧を印加して、複数のメモリトランジスタのデータを消去できる不揮発性メモリ素子である。【選択図】図１
2008311650.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインと共通ソースラインとの間に複数のメモリトランジスタを備える不揮発性メモリ素子において、
前記ビットラインまたは前記共通ソースラインに消去電圧を印加して、前記複数のメモリトランジスタのデータを消去するステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２】
前記データを消去するステップで、前記ビットラインに第１消去電圧を印加し、前記共通ソースラインに第２消去電圧を印加することを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項３】
前記第１消去電圧及び前記第２消去電圧は、同じであることを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項４】
前記第１消去電圧及び前記第２消去電圧は、１０ないし２０Ｖの範囲であることを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項５】
前記第１消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第２消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給することを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項６】
前記データを消去するステップで、パス電圧が前記ビットラインと前記共通ソースラインとの間のストリング選択トランジスタのゲートまたは接地選択トランジスタのゲートに印加されたことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項７】
前記ストリング選択トランジスタのゲートに第１パス電圧を印加し、前記接地選択トランジスタのゲートに第２パス電圧を印加することを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項８】
前記第１パス電圧及び前記第２パス電圧は、前記消去電圧と同一であるか、または前記消去電圧より高いことを特徴とする請求項７に記載の不揮発性メモリ素子の動作方法。
【請求項９】
前記第１パス電圧は、前記消去電圧と前記ストリング選択トランジスタのしきい値電圧との和より大きいか、または同じであることを特徴とする請求項７に記載の不揮発性メモリ素子の動作方法。
【請求項１０】
前記第２パス電圧は、前記消去電圧と前記接地選択トランジスタのしきい値電圧との和より大きいか、または同じであることを特徴とする請求項７に記載の不揮発性メモリ素子の動作方法。
【請求項１１】
前記データを消去するステップで、前記複数のメモリトランジスタの制御ゲートに０Ｖをさらに印加することを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項１２】
前記データを消去するステップで、前記複数のメモリトランジスタの制御ゲートに第３パス電圧をさらに印加することを特徴とする請求項７に記載の不揮発性メモリ素子の動作方法。
【請求項１３】
前記不揮発性メモリ素子は、前記ストリング選択トランジスタと前記ビットラインとの間、または前記接地選択トランジスタと前記共通ソースラインとの間に補助トランジスタをさらに備え、
前記データを消去するステップで、前記補助トランジスタに第４パス電圧をさらに印加することを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１４】
前記補助トランジスタは、前記ストリング選択トランジスタまたは前記接地選択トランジスタのソースまたはドレインにカップリングされたことを特徴とする請求項１３に記載の不揮発性メモリ素子の動作方法。
【請求項１５】
複数のビットラインと一つの共通ソースラインとの間にＮＡＮＤセルアレイを備える不揮発性メモリ素子において、
前記複数のビットラインまたは前記共通ソースラインに消去電圧を印加して、前記ＮＡＮＤセルアレイのデータを同時に消去するステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１６】
前記データを同時に消去するステップで、前記複数のビットラインに第１消去電圧を印加し、前記共通ソースラインに第２消去電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１７】
前記第１消去電圧及び前記第２消去電圧は、同じであることを特徴とする請求項１６に記載の不揮発性メモリ素子の動作方法。
【請求項１８】
前記第１消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第２消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給することを特徴とする請求項１６に記載の不揮発性メモリ素子の動作方法。
【請求項１９】
前記データを同時に消去するステップで、前記ＮＡＮＤセルアレイのストリング選択ラインまたは接地選択ラインにパス電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記ストリング選択ラインに第１パス電圧を印加し、前記接地選択ラインに第２パス電圧を印加することを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
複数のメモリトランジスタと、
ビットラインと、
共通ソースラインと、を備え、
前記複数のメモリトランジスタは、前記ビットラインと前記共通ソースラインとの間に配置され、前記複数のメモリトランジスタのデータを消去するために、前記ビットライン及び前記共通ソースラインの少なくとも一つに消去電圧が印加されたことを特徴とする不揮発性メモリ素子。
【請求項２２】
前記ビットラインと前記共通ソースラインとの間に配置されたストリング選択トランジスタ及び接地選択トランジスタをさらに備えることを特徴とする請求項２１に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特にデータを保存できる不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）またはフラッシュメモリは、電源がターンオフされてもデータを保存でき、さらに、保存されたデータを削除して新たにデータをプログラムできる。かかる不揮発性メモリ素子は、半導体製品、例えばモバイル機器の記録媒体または携帯用メモリスチックなどに利用される。
【０００３】
最近、かかる半導体製品の小型化趨勢により、かかる半導体製品に使われる不揮発性メモリ素子は、さらに高集積化されている。例えば、３次元構造の不揮発性メモリ素子は、平面構造の不揮発性メモリ素子に比べて、同じ平面内でさらに高い集積度を有する。例えば、シリコン・オン・絶縁体（ＳＯＩ）基板を利用するか、またはナノワイヤー構造を利用して３次元構造の不揮発性メモリ素子を製造できる。かかる３次元構造の不揮発性メモリ素子は、スタック構造で積層されうる。
【０００４】
かかる３次元構造の不揮発性メモリ素子は、チャンネル層と基板とが直接連結されていない。したがって、かかる３次元構造の不揮発性メモリ素子は、平面構造のように基板にボディ電圧を印加してデータを消去し難い。また、制御ゲート電極に負電圧を印加してデータを消去することを考慮するが、これは、トンネリング絶縁膜の信頼性を大きく低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、高集積が可能な不揮発性メモリ素子及びその信頼性のある動作方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。不揮発性メモリ素子は、ビットラインと共通ソースラインとの間に複数のメモリトランジスタを備える。前記不揮発性メモリ素子において、前記ビットラインまたは前記共通ソースラインに消去電圧を印加して、前記複数のメモリトランジスタのデータを消去する。
【０００７】
前記不揮発性メモリ素子の動作方法の一例によれば、前記データを消去するステップで、前記ビットラインに第１消去電圧を印加し、前記共通ソースラインに第２消去電圧を印加する。さらに、前記第１消去電圧は、高電圧ポンプからロウデコーダを経て供給し、前記第２消去電圧は、前記高電圧ポンプからカラムデコーダを経て供給する。
【０００８】
前記不揮発性メモリ素子の動作方法の他の例によれば、前記データを消去するステップで、パス電圧が前記ビットラインと前記共通ソースラインとの間のストリング選択トランジスタのゲートまたは接地選択トランジスタのゲートに印加される。
【０００９】
前記不揮発性メモリ素子の動作方法のさらに他の例によれば、前記不揮発性メモリ素子は、前記ストリング選択トランジスタと前記ビットラインとの間、または前記接地選択トランジスタと前記共通ソースラインとの間に補助トランジスタをさらに備え、前記データを消去するステップで、前記補助トランジスタに第４パス電圧をさらに印加する。
【００１０】
前記課題を解決するための本発明の他の形態による不揮発性メモリ素子の動作方法が提供される。複数のビットラインと共通ソースラインとの間にＮＡＮＤセルアレイを備える不揮発性メモリ素子において、前記複数のビットラインまたは前記共通ソースラインに消去電圧を印加して、前記ＮＡＮＤセルアレイのデータを同時に消去する。
【００１１】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子が提供される。不揮発性メモリ素子は、複数のメモリトランジスタと、ビットラインと、共通ソースラインと、を備える。前記複数のメモリトランジスタは、前記ビットラインと前記共通ソースラインとの間に配置され、前記複数のメモリトランジスタのデータを消去するために、前記ビットライン及び前記共通ソースラインの少なくとも一つに消去電圧が印加される。
【発明の効果】
【００１２】
本発明による不揮発性メモリ素子の動作方法は、ボディバイアスを印加せずに消去動作をより確実に行える。したがって、かかる動作方法は、ボディバイアスを印加できない３次元構造の不揮発性メモリ素子に効率的に適用される。かかる３次元構造の不揮発性メモリ素子は、高集積化及び短チャンネル効果の抑制に適している。
【００１３】
また、本発明による不揮発性メモリ素子の動作方法によれば、制御ゲートに高い電圧を印加せずにデータの消去動作を行える。したがって、制御ゲートにプログラム及び消去動作時に逆極性の高い電圧が印加されることを避けることができる。したがって、メモリトランジスタの信頼性が向上する。
【００１４】
また、本発明による不揮発性メモリ素子の動作方法によれば、同じ高電圧ポンプを利用してロウデコーダ及びカラムデコーダに高い消去電圧を提供できる。したがって、追加的な高電圧生成装置を必要としない。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で具現されるものであり、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００１６】
本発明の実施形態において、行及び列は、見る方向によって相対的に指され、したがって、行及び列は、互いに変わって呼ばれることもある。
【００１７】
図１は、本発明の一実施形態による不揮発性メモリ素子１００の配置及びその動作方法を示す回路図である。
図１に示すように、不揮発性メモリ素子１００は、ＮＡＮＤセルアレイを備える。ＮＡＮＤセルアレイにおいて、複数のビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍは、列に配置され、共通ソースラインＣＳＬは、行に配置される。ストリング選択トランジスタＴＳＳ、複数のメモリトランジスタＴＭ及び接地選択トランジスタＴＧＳは、ビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍのそれぞれと共通ソースラインＣＳＬとの間に直列に配置される。
【００１８】
ストリング選択ラインＳＳＬは、ストリング選択トランジスタＴＳＳの第１ゲートＧ１に連結されるように行に伸張されうる。接地選択ラインＧＳＬは、接地選択トランジスタＴＧＳの第２ゲートＧ２に連結されるように行に伸張されうる。複数のワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１は、メモリトランジスタＴＭの制御ゲートＣＧに連結されるように行に伸張されうる。メモリトランジスタＴＭ及びワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１の数は、例示的に示され、本発明の範囲を制限しない。
【００１９】
メモリトランジスタＴＭのストレージノードＳＮは、データを保存できる。例えば、電荷のトンネリングを利用してストレージノードＳＮに電荷を保存することによって、メモリトランジスタＴＭにデータをプログラムできる。かかるデータをプログラムする方法及びそのデータを読み取る方法は、通常的なフラッシュメモリ素子の動作方法を参照できる。以下では、メモリトランジスタＴＭにプログラムされたデータの消去方法について説明する。
【００２０】
メモリトランジスタＴＭのデータを消去するために、ビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍに第１消去電圧ＶＥＲ１を印加し、共通ソースラインＣＳＬに第２消去電圧ＶＥＲ２を印加する。さらに、ストリング選択ラインＳＳＬには、第１パス電圧ＶＰＳ１を印加し、及び／または接地選択ラインＧＳＬには、第２パス電圧ＶＰＳ２を印加する。すなわち、第１パス電圧ＶＰＳ１は、第１ゲートＧ１に印加され、第２パス電圧ＶＰＳ２は、第２ゲートＧ２に印加される。
【００２１】
第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２は、メモリトランジスタＴＭの間にバンド間のトンネリングを誘発するように高い電圧であることが望ましい。メモリトランジスタＴＭのソースとドレインとの間で接合降伏（ｊｕｎｃｔｉｏｎ  ｂｒｅａｋｄｏｗｎ）が発生して、バンド間のトンネリングが誘発されうる。例えば、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２は同じであり、例えば１０ないし２０Ｖの範囲、望ましくは、１５ないし２０Ｖの範囲を有する。
【００２２】
ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳのチャンネル幅は、メモリトランジスタＴＭのチャンネル幅より広い。この場合、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２が十分に高くなければ、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳのチャンネルにバンド間のトンネリングが誘発されない。したがって、第１パス電圧ＶＰＳ１及び第２パス電圧ＶＰＳ２は、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳをターンオンさせるように選択される。
【００２３】
例えば、第１パス電圧ＶＰＳ１及び第２パス電圧ＶＰＳ２は、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２と同じであるか、またはそれより大きい。望ましくは、第１パス電圧ＶＰＳ１は、第１消去電圧ＶＥＲ１とストリング選択トランジスタＴＳＳのしきい値電圧との和より大きいか、または同じである。第２パス電圧ＶＰＳ２は、第２消去電圧ＶＥＲ２と接地選択トランジスタＴＧＳのしきい値電圧との和より大きいか、または同じである。
【００２４】
所定の時間が経過すれば、バンド間のトンネリングにより、メモリトランジスタＴＭのチャンネルにホールが注入される。これにより、メモリトランジスタＴＭのチャンネルは、第１消去電圧ＶＥＲ１と第２消去電圧ＶＥＲ２との間の平衡電圧で充電される。例えば、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２が同じである場合、メモリトランジスタＴＭのチャンネルは等電位を有する。
【００２５】
一方、ワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１には、０Ｖを印加する。その結果、メモリトランジスタＴＭの制御ゲートＣＧに０Ｖが印加される。これにより、メモリトランジスタＴＭのチャンネルと制御ゲートＣＧとの間に高い電界が誘導され、ストレージノードＳＮにあった電子がトンネリングによりチャンネルに移動する。すなわち、メモリトランジスタＴＭのデータが同時に消去される。一方、ワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１に第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２より低い所定の電圧を印加して、チャンネルのバンド間のトンネリングを促進させることもできる。
【００２６】
したがって、この実施形態による不揮発性メモリ素子１００の動作方法によれば、制御ゲートＣＧに高い電圧を印加せずにデータの消去動作を行える。したがって、制御ゲートＣＧにプログラム及び消去動作時に逆極性の高い電圧が印加されることを避けることができる。したがって、メモリトランジスタＴＭの信頼性が向上する。
【００２７】
この実施形態の変形された例において、ビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍの一部にのみ第１消去電圧ＶＥＲ１を印加し、ワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１の一部にのみ０Ｖを印加することによって、メモリトランジスタＴＭの一部のデータのみを選択的に消去することもできる。
【００２８】
この実施形態の他の変形された例において、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２のうちいずれか一つのみが印加されることもある。例えば、ビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍに第１消去電圧ＶＥＲ１を印加した場合、共通ソースラインＣＳＬはフローティングさせる。他の例として、共通ソースラインＣＳＬに第２消去電圧ＶＥＲ２を印加した場合、ビットラインＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍはフローティングさせる。しかし、この場合、バンド間のトンネリング効率が低下して、メモリトランジスタＴＭの消去速度が、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２をいずれも印加した場合より下降する。
【００２９】
この実施形態のさらに他の変形された例において、第１パス電圧ＶＰＳ１及び／または第２パス電圧ＶＰＳ２が省略されることもある。なぜならば、他の方法で、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳのチャンネルにバンド間のトンネリングが誘発されるためである。例えば、第１消去電圧ＶＥＲ１及び第２消去電圧ＶＥＲ２を十分に大きくするか、またはストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳのチャンネル幅を狭くする。
【００３０】
図２は、本発明の一実施形態による不揮発性メモリ素子１００の構造及びその動作方法を示す断面図である。図２は、図１の不揮発性メモリ素子１００の一つのビットラインＢＬ０を例示的に示す。
【００３１】
図２に示すように、半導体層１０５が提供される。半導体層１０５は、バルク基板（図示せず）上に配置されるか、またはバルク基板を備える。例えば、半導体層１０５は、半導体薄膜またはナノワイヤー構造を有し、この場合、複層で配置されることもある。半導体層１０５は、チャンネル領域１６５、ソース及びドレイン領域１６０を備える。
【００３２】
複数の制御ゲート電極１４０は、チャンネル領域１６５上に配置される。制御ゲート電極１４０は、図１の制御ゲートＣＧに対応し、図１のワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１の一部を構成する。チャンネル領域１６５及び制御ゲート電極１４０それぞれの間には、トンネリング絶縁層１２０、電荷保存層１２５及びブロッキング絶縁層１３０が順次に介在される。電荷保存層１２５は、図１のストレージノードＳＮに対応する。
【００３３】
第１ゲート電極１１５は、図１の第１ゲートＧ１に対応し、図１のストリング選択ラインＳＳＬの一部を構成する。第１ゲート電極１１５とチャンネル領域１６５との間には、第１ゲート絶縁層１１０が介在される。第２ゲート電極１５０は、図１の第２ゲートＧ２に対応し、図１の接地選択ラインＧＳＬの一部を構成する。第２ゲート電極１５０とチャンネル領域１６５との間には、第２ゲート絶縁層１４５が介在される。
【００３４】
ソース及びドレイン領域１６０は、第１ゲート電極１１５、制御ゲート電極１４０及び第２ゲート電極１５０の間の半導体層１０５に不純物がドーピングされて定義される。ビットラインＢＬ０は、半導体層１０５の一端、すなわちストリング選択トランジスタＴＳＳのソース及びドレイン領域１６０に連結される。共通ソースラインＣＳＬは、半導体層１０５の他端、すなわち接地選択トランジスタＴＧＳのソース及びドレイン領域１６０に連結される。
【００３５】
図１で説明したように、ビットラインＢＬ０に第１消去電圧ＶＥＲ１を印加し、共通ソースラインＣＳＬに第２消去電圧ＶＥＲ２を印加すれば、チャンネル領域１６５に強い逆電圧がかかる。その結果、チャンネル領域１６５とソース及びドレイン領域１６０との間に接合降伏が起こってバンド間のトンネリングが発生しうる。したがって、チャンネル領域１６５にホールが注入されてチャンネル領域１６５に高い電圧が印加され、その結果、電荷保存層１２５の電荷が除去される。
【００３６】
この実施形態の変形された例において、メモリトランジスタＴＭの間のソース及びドレイン領域１６０は、不純物ドーピングではなく、電界効果により半導体層１０５に定義されることもある。例えば、第１ゲート電極１１５、制御ゲート電極１４０及び第２ゲート電極１５０の側面方向のフリンジングフィールドによりソース及びドレイン領域１６０が定義されることもある。この場合、第１消去電圧ＶＥＲ１及び／または第２消去電圧ＶＥＲ２を印加する前に、制御ゲート電極１４０またはワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１に第３パス電圧を印加することもできる。これにより、消去動作が起こる前に、ソース及びドレイン領域１６０がフリンジングフィールドにより形成され、チャンネル領域１６５がターンオンされる。次いで、消去動作が続く。
【００３７】
図３は、本発明の他の実施形態による不揮発性メモリ素子１００ａの構造及びその動作方法を示す断面図である。不揮発性メモリ素子１００ａは、図２の不揮発性メモリ素子１００に一部の構成を追加したものである。したがって、二つの実施形態で重なった説明は省略する。
【００３８】
図３に示すように、第１ゲート電極１１５の両側のソース及びドレイン領域１６０、及び／または第２ゲート電極１５０の両側のソース及びドレイン領域１６０上に補助ゲート電極１７５が配置される。ソース及びドレイン領域１６０と補助ゲート電極１７５との間には、補助ゲート絶縁層１７０が介在される。補助ゲート電極１７５及び補助ゲート絶縁層１７０は、補助トランジスタを構成する。かかる補助トランジスタは、図１において、ストリング選択トランジスタＴＳＳとメモリトランジスタＴＭとの間、及び／または接地選択トランジスタＴＧＳとメモリトランジスタＴＭとの間のソース及びドレインにカップリングされる。
【００３９】
補助ゲート電極１７５は、補助ラインＳＬに共通で連結される。不揮発性メモリ素子１００ａの消去動作中に、補助ラインＳＬには第４パス電圧が印加される。第４パス電圧は、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳでバンド間のトンネリングがさらに速く起こるように促す。これにより、不揮発性メモリ素子１００ａの消去速度が速くなる。
【００４０】
図４は、本発明のさらに他の実施形態による不揮発性メモリ素子２００の構造を示す斜視図である。不揮発性メモリ素子２００は、図１の不揮発性メモリ素子１００でメモリトランジスタの一部に対応する。
【００４１】
図４に示すように、複数のナノワイヤー２０５は、絶縁層２０２上に提供される。複数のナノワイヤー２０５は、図２の半導体層１０５に対応する。制御ゲート電極２４０は、ナノワイヤー２０５の複数の面を覆うように絶縁層２０２上に配置される。例えば、制御ゲート電極２４０は、ナノワイヤー２０５の３面を取り囲むか、またはナノワイヤー２０５の全面を取り囲む。
【００４２】
かかる構造は、メモリトランジスタの断面積を小さくして不揮発性メモリ素子２００の高集積化に寄与する。さらに、かかる構造は、メモリトランジスタの断面積に比べて有効チャンネル長を長くして短チャンネル効果を抑制するのに効果的である。
【００４３】
図１ないし図３の消去方法は、不揮発性メモリ素子２００に容易に適用される。すなわち、不揮発性メモリ素子２００にはボディバイアスを印加できないが、図１ないし図３の方法を利用してデータの消去動作を行える。この場合、不揮発性メモリ素子２００は、スタック構造にさらに拡張され、この場合にも、ボディバイアスなしに図１ないし図３の消去方法を利用してデータをより確実に消去できる。
【００４４】
図５ないし図７は、本発明の一実験例による不揮発性メモリ素子の電圧分布を示すシミュレーションによる断面図である。図５ないし図７において、青色から赤色へ行くほど高い電圧Ｖを表す。
【００４５】
図５に示すように、ワードラインＷＬ０…ＷＬ１５は、半導体層３０５上に配置される。ワードラインＷＬ０…ＷＬ１５の数は、シミュレーションの便宜のために任意に選定された。したがって、この実験例は、図１の不揮発性メモリ素子１００でメモリトランジスタの数を減少させたのに対応する。最初に（ｔ＝０）、メモリトランジスタは、データを保存するようにいずれもプログラムされており、半導体層３０５はほぼ０Ｖ（青色）に近い。
【００４６】
図６に示すように、ビットラインＢＬ、共通ソースラインＣＳＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに消去電圧、約１０Ｖを印加し、ワードラインＷＬ０…ＷＬ１５には０Ｖを印加した。消去時間ｔ＝１０ｎｓである場合、半導体層３０５の両端から内側に電圧が伝播されるということが分かる（青色から赤色に転換される）。すなわち、ビットラインＢＬ及び共通ソースラインＣＳＬから中央に電圧が上昇している。
【００４７】
図７に示すように、消去時間ｔ＝１００ｎｓである場合、半導体層３０５が全体的に約１０Ｖ（赤色）に達したということが分かる。すなわち、バンド間のトンネリングによりホールがメモリトランジスタに注入されるということが分かる。
【００４８】
図５ないし図７のシミュレーション結果は、図１で説明した消去動作が効率的に行われることを表す。すなわち、ビットラインＢＬ及び共通ソースラインＣＳＬに消去電圧を印加して、半導体層３０５に消去電圧を供給できるということが分かる。
【００４９】
図８ないし図１１は、本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。この実験例において、赤色から青色へ行くほど電荷濃度（ｃｏｕｎｔｓ／ｃｍ３）が低くなる。
【００５０】
図８に示すように、制御ゲート電極３４０は、半導体層３０５上に提供される。ブロッキング絶縁層３３０、電荷保存層３２５及びトンネリング絶縁層３２０は、制御ゲート電極３４０と半導体層３０５との間に提供される。この実験例において、電荷保存層３２５は、トラップ層として提供され、同じ消去電圧、約２０Ｖがビットライン及び共通ソースラインに印加された。
【００５１】
消去時間ｔ＝１０ｎｓである場合、電荷保存層３２５の電荷濃度は大きく変化がないということが分かる。したがって、まだ消去電圧の伝播が十分でないということが分かる。
【００５２】
図９に示すように、消去時間ｔ＝１００ｎｓである場合、電荷保存層３２５の底部の一部分の電荷濃度が低くなるということが分かる（底部分が青色に変わる）。すなわち、電荷保存層３２５から電荷が除去され始めたということが分かる。
【００５３】
図１０に示すように、消去時間ｔ＝１ｍｓである場合、電荷保存層３２５の相当部分の電荷濃度が低くなるということが分かる（青色領域が拡大される）。すなわち、電荷保存層３２５から相当数の電荷が除去されたということが分かる。
【００５４】
図１１に示すように、消去時間ｔ＝１０ｍｓである場合、電荷保存層３２５のほとんどの電荷濃度が低くなるということが分かる（青色領域がさらに拡大される）。したがって、電荷保存層３２５の電荷がほとんど除去されたということが分かる。
【００５５】
したがって、図８ないし図１１に示したように、ビットライン及び共通ソースラインに消去電圧を印加して消去動作を行えるということが分かる。一方、電荷保存層３２５をトラップ層でないフローティングゲートで形成する場合、消去速度はさらに速くなる。
【００５６】
図１２は、本発明の実施形態による不揮発性メモリ素子４００を示すブロック図である。
図１２に示すように、ＮＡＮＤセルアレイ４５０は、図１の不揮発性メモリ素子１００に対応する。ＮＡＮＤセルアレイ４５０のストリング選択ラインＳＳＬ、ワードラインＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１、接地選択ラインＧＳＬ及び共通ソースラインＣＳＬは、ロウデコーダ４３０に連結される。ＮＡＮＤセルアレイ４５０のビットラインＢＬは、ページバッファ４４０及びカラムデコーダ４３５に連結される。
【００５７】
ロウデコーダ４３０は、ＳＳＬドライバ４２５、高電圧ポンプ４２０、高電圧ランプ回路４１５、ロウプリデコーダ４１０を通じて信号を伝達される。したがって、消去動作で、高電圧ポンプ４２０からロウデコーダ４３０を経て共通ソースラインＣＳＬに高い消去電圧を供給できる。制御ロジック４０５は、ＳＳＬドライバ４２５、高電圧ポンプ４２０、高電圧ランプ回路４１５、ロウプリデコーダ４１０を制御できる。
【００５８】
一方、通常的な不揮発性メモリ素子とは異なり、この実施形態で、高電圧ポンプ４２０は、カラムデコーダ４３５にさらに連結される。したがって、消去動作で、高電圧ポンプ４２０からカラムデコーダ４３５を経てビットラインＢＬに高い消去電圧を供給できる。したがって、不揮発性メモリ素子４００は、通常的な不揮発性メモリ素子に比べて特別に付加的な高電圧生成装置を必要としない。
【００５９】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは明白である。特に、前記実施形態で、フローティングゲート電極の形態は、前述した本発明の思想範囲内で多様に変形される。
【産業上の利用可能性】
【００６０】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態による不揮発性メモリ素子の配置及びその動作方法を示す回路図である。
【図２】本発明の一実施形態による不揮発性メモリ素子の構造及びその動作方法を示す断面図である。
【図３】本発明の他の実施形態による不揮発性メモリ素子の構造及びその動作方法を示す断面図である。
【図４】本発明のさらに他の実施形態による不揮発性メモリ素子の構造を示す斜視図である。
【図５】本発明の一実験例による不揮発性メモリ素子の電圧分布を示すシミュレーションによる断面図である。
【図６】本発明の一実験例による不揮発性メモリ素子の電圧分布を示すシミュレーションによる断面図である。
【図７】本発明の一実験例による不揮発性メモリ素子の電圧分布を示すシミュレーションによる断面図である。
【図８】本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。
【図９】本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。
【図１０】本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。
【図１１】本発明の他の実験例による不揮発性メモリ素子の消去過程を示すシミュレーションによる断面図である。
【図１２】本発明の実施形態による不揮発性メモリ素子を示すブロック図である。
【符号の説明】
【００６２】
１００  不揮発性メモリ素子
ＢＬ０，ＢＬ１…ＢＬｍ−１，ＢＬｍ  ビットライン
ＣＧ  制御ゲート
ＣＳＬ  共通ソースライン
ＧＳＬ  接地選択ライン
ＳＳＬ  ストリング選択ライン
Ｇ１  第１ゲート
Ｇ２  第２ゲート
ＳＮ  ストレージノード
ＴＳＳ  ストリング選択トランジスタ
ＴＭ  メモリトランジスタ
ＴＧＳ  接地選択トランジスタ
ＶＥＲ１  第１消去電圧
ＶＰＳ１  第１パス電圧
ＷＬ０，ＷＬ１…ＷＬ２９，ＷＬ３０，ＷＬ３１  ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図１２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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