(57)【要約】【課題】シリンダ構造を有するスタック型キャパシタを備え、シリンダ孔の上端部付近に形成されたＨＳＧ−Ｓｉを介した、隣接するキャパシタ間のショートを抑制可能な半導体装置の製造方法を提供する。【解決手段】エッチ停止膜２９及びシリンダ収容膜３０内に形成した複数のシリンダ孔３１内に下部電極を構成するシリコン膜３３を形成する工程と、シリンダ収容膜３０の上面及びシリコン膜３３の上端面に選択的に隔壁絶縁膜３４を形成する工程と、シリコン膜３３の表面に半球状のシリコン粒（ＨＳＧ−Ｓｉ）３５を形成する工程と、下部電極３６の表面及び隔壁絶縁膜３４上に、容量絶縁膜及び上部電極３７を順次に成膜する工程とを有する。【選択図】図１
2008016721.tif 000002
【特許請求の範囲】
【請求項１】
スタック型キャパシタを有する半導体装置の製造方法において、
第１絶縁膜内に形成した複数のシリンダ孔内に下部電極を構成するシリコン膜を形成する工程と、
前記第１絶縁膜の上面に選択的に第２絶縁膜を形成する工程と、
前記下部電極の表面に半球状のシリコン粒（ＨＳＧ−Ｓｉ）を形成する工程と、
前記下部電極の表面及び第２絶縁膜上に、容量絶縁膜及び上部電極を順次に成膜する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程は、前記第１絶縁膜の上面に加えて前記下部電極の上端面にも前記第２絶縁膜を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程は、
前記第１絶縁膜の上面及びシリコン膜の上端面に形成される第２絶縁膜よりも薄い第２絶縁膜が前記シリンダ孔内の下部電極の底面及び側面に形成されるように、前記第２絶縁膜を堆積する工程と、
前記第２絶縁膜を等方性エッチングして、前記第１絶縁膜の上面及び前記シリコン膜の上端面に第２絶縁膜の一部を残す工程とを含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を堆積する工程は、プラズマＣＶＤ法を用いる、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜は、シリコン酸化膜又はシリコン窒化膜である、請求項４に記載の半導体装置の製造方法。
【請求項６】
スタック型キャパシタを備える半導体装置において、
前記スタック型キャパシタは、第１絶縁膜に形成されたシリンダ孔内に収容されたシリコン膜から成る下部電極と、容量絶縁膜を介して該下部電極と対向する上部電極とを備え、前記第１絶縁膜の上面と前記容量絶縁膜との間には、第２絶縁膜が介在していることを特徴とする半導体装置。
【請求項７】
前記第２絶縁膜は、前記下部電極の上端面と容量絶縁膜との間にも介在している、請求項６に記載の半導体装置。
【請求項８】
前記下部電極の表面には、半球状のシリコン粒（ＨＳＧ−Ｓｉ）が形成されている、請求項６又は７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、シリンダ構造を有するスタック型キャパシタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位として、多数のメモリセルを備える。メモリセルは、キャパシタと、半導体基板の表面部分に形成されたＭＯＳＦＥＴとを備え、ＭＯＳＦＥＴを介してキャパシタに蓄積する電荷量を制御することによって、情報の記憶が行われる。近年、ＤＲＡＭの微細化に伴い、１つのメモリセルが半導体基板上で占有可能な面積が縮小されている。従って、限られた占有面積でキャパシタの電極の表面積を効率的に増やして、所要の静電容量を確保することが要請されている。
【０００３】
小さな占有面積で所要の静電容量を確保可能なキャパシタとして、半導体基板上に堆積した厚い絶縁膜にシリンダ状の孔（シリンダ孔）を形成すると共に、このシリンダ孔の表面に下部電極を形成したシリンダ構造のキャパシタがある。シリンダ構造のキャパシタでは、絶縁膜の厚みを大きくし、シリンダ孔の深さを確保することによって、占有面積を増やすことなく、電極の表面積を増やすことが出来る。シリンダ構造のキャパシタでは、下部電極をシリコン膜で構成すると共に、シリコン膜の表面に半球状のシリコン粒（ＨＳＧ−Ｓｉ：Hemi Spherical Grain - Silicon）を形成することで、電極の表面積を更に増やしている。
【０００４】
ところで、シリンダ構造のキャパシタでシリコン膜の表面にＨＳＧ−Ｓｉを形成すると、突発的な異常成長やウエハへの付着物のため、シリンダ孔の上端部付近でＨＳＧ−Ｓｉの粒径が大きく成長する場合があり、図７に模式的に示すように、シリコン膜の上端面で粒径が大きく成長したＨＳＧ−Ｓｉ３５同士が、隣接するシリンダ孔３１を隔てる隔壁３２上で接触することによって、キャパシタ間でショートが生じる問題がある。この問題に対して、特許文献１は、シリコン膜を形成した後、ＨＳＧ−Ｓｉの形成に先立って、シリコン膜の上端面に対してプラズマ処理を行うことを提案している。
【特許文献１】特開２００１−５３２５１号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、シリコン膜の上端面に対するプラズマ処理によって、シリコン膜の上端面におけるＨＳＧ−Ｓｉの成長を抑制できるものとしている。しかし、ＤＲＡＭの更なる微細化に伴い、隔壁の厚みは益々小さくなっており、プラズマ処理による成長の抑制だけでは、隣接するキャパシタ間のショートを回避することが困難になって来ている。
【０００６】
本発明は、上記に鑑み、シリンダ構造を有するスタック型キャパシタを備える半導体装置及びその製造方法であって、シリンダ孔の上端部付近に形成されたＨＳＧ−Ｓｉを介した、隣接するキャパシタ間のショートを抑制可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、スタック型キャパシタを有する半導体装置の製造方法において、
第１絶縁膜内に形成した複数のシリンダ孔内に下部電極を構成するシリコン膜を形成する工程と、
前記第１絶縁膜の上面に選択的に第２絶縁膜を形成する工程と、
前記下部電極の表面に半球状のシリコン粒（ＨＳＧ−Ｓｉ）を形成する工程と、
前記下部電極の表面及び第２絶縁膜上に、容量絶縁膜及び上部電極を順次に成膜する工程と、
を有することを特徴とする。
【０００８】
また、本発明の半導体装置は、スタック型キャパシタを備える半導体装置において、
前記スタック型キャパシタは、第１絶縁膜に形成されたシリンダ孔内に収容されたシリコン膜から成る下部電極と、容量絶縁膜を介して該下部電極と対向する上部電極とを備え、前記第１絶縁膜の上面と前記容量絶縁膜との間には、第２絶縁膜が介在していることを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、第１絶縁膜の上面に選択的に第２絶縁膜を形成するので、隣接するキャパシタを隔てる隔壁の上面がシリコン膜の上端面より高くなる。従って、後続するＨＳＧ−Ｓｉの形成に際して、シリンダ孔の上端部付近に形成されるＨＳＧ−Ｓｉが、隣接するキャパシタ間で接触することはなく、ＨＳＧ−Ｓｉを介したキャパシタ間のショートが抑制できる。
【００１０】
本発明に係る半導体装置の製造方法の好適な態様では、前記第２絶縁膜を形成する工程は、前記第１絶縁膜の上面に加えて前記下部電極の上端面にも前記第２絶縁膜を形成する。下部電極の上端面にＨＳＧ−Ｓｉが形成されないようにすることによって、隣接するキャパシタ間でのＨＳＧ−Ｓｉの接触をより効果的に抑制できる。
【００１１】
本発明に係る半導体装置の製造方法では、前記第２絶縁膜を形成する工程は、
前記第１絶縁膜の上面及びシリコン膜の上端面に形成される第２絶縁膜よりも薄い第２絶縁膜が前記シリンダ孔内の下部電極の底面及び側面に形成されるように、前記第２絶縁膜を堆積する工程と、
前記第２絶縁膜を等方性エッチングして、前記第１絶縁膜の上面及び前記シリコン膜の上端面に第２絶縁膜の一部を残す工程とを含んでもよい。第２絶縁膜を堆積する工程は、特定のプロセス条件を採用するプラズマＣＶＤ法を用いることによって、アスペクト比が高いシリンダ孔ではシリンダ孔内の絶縁膜を薄く堆積することができる。これによって、第１絶縁膜の上面及びシリコン膜の上端面と、シリンダ孔内の下部電極の底面及び側面との間で、厚みの差を大きく出来る。第２絶縁膜を堆積する工程にプラズマＣＶＤ法を用いる場合には、前記第２絶縁膜は、シリコン酸化膜又はシリコン窒化膜であってもよい。
【００１２】
本発明の半導体装置によれば、第１絶縁膜の上面と容量絶縁膜との間に第２絶縁膜が介在することによって、隣接するキャパシタを隔てる隔壁の上面を下部電極の上端面より高く出来る。従って、隣接するキャパシタ間で下部電極が接触することはなく、下部電極を介したキャパシタ間のショートが抑制できる。
【００１３】
本発明の半導体装置の好適な態様では、前記第２絶縁膜は、前記下部電極の上端面と容量絶縁膜との間にも介在している。本発明の半導体装置では、前記下部電極の表面には、半球状のシリコン粒（ＨＳＧ−Ｓｉ）が形成されていもよい。隣接するキャパシタ間でＨＳＧ−Ｓｉが接触しないので、ＨＳＧ−Ｓｉを介したキャパシタ間のショートを抑制できる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭとして構成されており、半導体基板１１を備える。半導体基板１１の表面部分には、素子分離構造１２が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。半導体基板１１上には、ゲート絶縁膜１３、ゲート電極１４、及び、電極保護膜１５が順次に積層され、これらは所定の形状にパターニングされている。ゲート電極１４は、順次に積層されたシリコン電極層１６及び金属電極層１７から構成され、シリコン電極層１６は、不純物ドープ・ポリシリコンから成る。電極保護膜１５は、例えば窒化膜から成る。
【００１５】
電極保護膜１５から露出する半導体基板１１の表面付近には、Ｎ型不純物がドープされたソース・ドレイン拡散層が形成されている。ゲート電極１４とその両脇のソース・ドレイン拡散層とが、ＭＯＳＦＥＴを構成し、図中には、符号４１に示すソース拡散層を共有する２つのＭＯＳＦＥＴを示している。ゲート絶縁膜１３下の半導体基板１１の表面付近はＭＯＳＦＥＴのチャネルを構成し、ソース・ドレイン拡散層より下側の半導体基板１１の部分はウェルを構成する。チャネル及びウェルには、ソース・ドレイン拡散層よりも微量の不純物がドープされている。
【００１６】
ゲート絶縁膜１３、ゲート電極１４、及び、電極保護膜１５の側面には、例えば窒化膜から成る側壁保護膜１８が形成されている。電極保護膜１５及び側壁保護膜１８を覆って半導体基板１１上に層間絶縁膜１９が形成されている。層間絶縁膜１９は、６００〜７００ｎｍ程度の厚みに成膜後、リフロー及びＣＭＰ（Chemical Mechanical Polishing）によって表面を平坦化したＢＰＳＧ（Boro Phospho Silicate Glass）膜と、ＢＰＳＧ膜上に成膜した２００ｎｍ程度の厚みを有するＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜とから成る。層間絶縁膜１９の上面と半導体基板１１表面との距離は４５０ｎｍ程度である。
【００１７】
層間絶縁膜１９を貫通して、ソース・ドレイン拡散層を露出させるコンタクトホール２０が形成されている。コンタクトホール２０は、側壁保護膜１８をマスクとして自己整合的に形成され、コンタクトホール２０の内部には、リン等の不純物がドープされたポリシリコンから成るコンタクトプラグ２１が形成されている。
【００１８】
層間絶縁膜１９上には、シリコン酸化膜から成る層間絶縁膜２２が２００ｎｍの厚みで形成され、層間絶縁膜２２を貫通して、ソース拡散層４１に接続するコンタクトプラグ２１の頂部を露出させるスルーホール２３が形成されている。スルーホール２３の内部にはビットプラグ２４が埋め込まれている。ビットプラグ２４は、スルーホール２３の底面及び側面に順次に成膜されたＴｉ膜及びＴｉＮ膜と、これらＴｉ膜及びＴｉＮ膜を介してスルーホール２３の内部に埋め込まれたタングステンとから成る。
【００１９】
層間絶縁膜２２上には、ビットプラグ２４に接続してビット線２５が形成されている。ビット線２５は、順次に積層された窒化タングステン膜及びタングステン膜から成り、周辺回路のＭＯＳＦＥＴに接続されている。
【００２０】
層間絶縁膜２２上には、ビット線２５を覆って、ビット線２５の酸化防止用のビット線保護膜（図示なし）が成膜されている。ビット線保護膜は、例えばシリコン窒化膜から成り、５ｎｍの厚みで成膜されている。ビット線保護膜上には、シリコン酸化膜から成る層間絶縁膜２６が成膜されている。層間絶縁膜２６は、５００ｎｍ程度の厚みで成膜された後、ＣＭＰによって表面が平坦化されており、層間絶縁膜２６の上面とビット線２５の上面との距離は３００ｎｍ程度である。層間絶縁膜２６、ビット線保護膜、及び、層間絶縁膜２２を貫通して、符号４２に示すドレイン拡散層に接続するコンタクトプラグ２１の頂部を露出させるスルーホール２７が形成されている。スルーホール２７の内部には、不純物ドープ・ポリシリコンから成る容量プラグ２８が埋め込まれている。
【００２１】
層間絶縁膜２６上には、窒化膜から成るエッチ停止膜２９が成膜されている。エッチ停止膜２９上には酸化膜から成るシリンダ収容膜３０が３μｍの厚みで堆積され、シリンダ収容膜３０及びエッチ停止膜２９を貫通して、容量プラグ２８の頂部を露出させるシリンダ孔３１が形成されている。シリンダ孔３１は上面から見ると、楕円形又は六角形に近い略楕円形の形状を有し、その寸法は、例えば最先端の量産プロセスであるＦ９９プロセスでは、長辺が約２４０ｎｍに、短辺が約２００ｎｍにそれぞれ設定される。また、隣接するシリンダ孔３１を隔てる隔壁３２の最小幅は、７５ｎｍに設定される。
【００２２】
シリンダ孔３１の底面及び側面には不純物ドープ・アモルファスシリコンから成るシリコン膜３３が形成されており、シリンダ収容膜３０の上面及びシリコン膜３３の上端面には、プラズマＣＶＤ（Chemical Vapor Deposition）法で成膜された酸化膜（プラズマ酸化膜）から成る隔壁絶縁膜３４が形成されている。隔壁絶縁膜３４は、例えば３０〜４０ｎｍ程度の高さを有する。
【００２３】
シリコン膜３３の露出する表面には、半径が４０〜７０ｎｍ程度の不純物ドープ・ポリシリコンから成るＨＳＧ−Ｓｉ３５が形成されており、シリコン膜３３とＨＳＧ−Ｓｉ３５は、キャパシタの下部電極３６を構成する。下部電極３６の表面及び隔壁絶縁膜３４上には、キャパシタの容量絶縁膜（図示なし）及び上部電極３７が順次に成膜されている。容量絶縁膜は、例えば酸化膜やＴａ２Ｏ５膜、Ａｌ２Ｏ３膜から成り、上部電極３７は、例えばＴｉＮ膜から成る。上部電極３７上には、シリンダ孔３１内を埋め込んで、タングステンから成るプレート電極３９が形成されている。
【００２４】
本実施形態の半導体装置１０によれば、シリンダ収容膜３０の上面及び下部電極３６の上端面に隔壁絶縁膜３４が形成されていることによって、シリンダ孔３１の上端部付近に形成されたＨＳＧ−Ｓｉ３５が隣接するキャパシタ３８間で接触しない。従って、ＨＳＧ−Ｓｉ３５を介した隣接するキャパシタ３８間のショートを抑制できる。
【００２５】
図２〜６は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。半導体基板１１の表面部分に素子分離構造１２を形成し、ＭＯＳＦＥＴを形成する素子形成領域を区画した後、イオン注入により、半導体基板１１内にウェルを形成すると共に、半導体基板１１の表面付近にチャネル用の不純物をドープする。半導体基板１１上にゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上に、不純物ドープ・ポリシリコン膜、金属膜、及び、窒化膜を順次に堆積する。引き続き、公知のリソグラフィ技術及びドライエッチング技術を用いて窒化膜をパターニングし、電極保護膜１５を形成する。
【００２６】
次いで、電極保護膜１５をマスクとするドライエッチングにより、金属膜、不純物ドープ・ポリシリコン膜、及び、ゲート絶縁膜１３をパターニングする。これによって、ゲート絶縁膜１３上に順次に積層されたシリコン電極層１６及び金属電極層１７から成るゲート電極１４を形成する。引き続き、イオン注入により、ゲート電極１４から露出する半導体基板１１の表面付近にＮ型不純物を注入し、ソース・ドレイン拡散層を形成する。更に、ゲート電極１４の側面に側壁保護膜１８を形成する。側壁保護膜１８は、例えば窒化膜で形成する。
【００２７】
ＣＶＤ法により、電極保護膜１５及び側壁保護膜１８を覆って半導体基板１１上に、ＢＰＳＧ膜を６００〜７００ｎｍの厚みで堆積した後、リフロー及びＣＭＰにより、ＢＰＳＧ膜の表面を平坦化する。引き続き、ＢＰＳＧ膜上にＴＥＯＳ−ＮＳＧ膜を２００ｎｍの厚みで堆積し、これによって、順次に積層されたＢＰＳＧ膜及びＴＥＯＳ−ＮＳＧ膜から成る層間絶縁膜１９を形成する。層間絶縁膜１９の上面と半導体基板１１表面との距離は、４５０ｎｍ程度である。
【００２８】
リソグラフィ技術を用いて層間絶縁膜１９上にレジストパターンを形成した後、レジストパターンを用いたドライエッチングにより、側壁保護膜１８脇のソース・ドレイン拡散層を露出させるコンタクトホール２０を開孔する。このドライエッチングに際しては、側壁保護膜１８をマスクとする自己整合法により行う。レジストパターンを除去した後、コンタクトホール２０内部及び層間絶縁膜１９上に、リンなどの不純物をドープしたポリシリコンを堆積する。
【００２９】
引き続き、エッチバック及びＣＭＰにより、層間絶縁膜１９上に堆積したポリシリコンを除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。コンタクトホール２０内部には、ポリシリコンを残し、コンタクトプラグ２１を形成する（図２（ａ））。コンタクトプラグ２１を構成するポリシリコン中の不純物濃度は、例えば１.０×１０２０〜４.５×１０２０atoms／cm３とする。なお、コンタクトプラグ２１として、ポリシリコンに代えて、アモルファスシリコンを堆積してもよい。
【００３０】
次いで、層間絶縁膜１９及びコンタクトプラグ２１上に、シリコン酸化膜からなる層間絶縁膜２２を２００ｎｍ程度の厚みで堆積する。リソグラフィ技術を用いて層間絶縁膜２２上にレジストパターンを形成した後、レジストパターンを用いたドライエッチングにより、層間絶縁膜２２にスルーホール２３を開孔する。スルーホール２３は、ソース拡散層４１に接続するコンタクトプラグ２１の頂部を露出する。
【００３１】
ＣＶＤ法により、スルーホール２３内の底面、側面、及び、層間絶縁膜２２上に、Ｔｉ膜及びＴｉＮ膜を順次に成膜する。Ｔｉ膜は１３ｎｍ程度、ＴｉＮ膜は１１ｎｍ程度でそれぞれ成膜する。スルーホール２３内を埋め込んで、ＴｉＮ膜上にタングステンを２００ｎｍ程度堆積した後、ＣＭＰにより、層間絶縁膜２２上のＴｉ膜、ＴｉＮ膜、及び、タングステンを除去する。スルーホール２３内には、それらを残して、ビットプラグ２４を形成する。ビットプラグ２４におけるＴｉ膜及びＴｉＮ膜は、コンタクトプラグ２１を構成する不純物ドープ・ポリシリコンに対するバリア膜として機能する。
【００３２】
スパッタ法により、層間絶縁膜２２及びビットプラグ２４上に、窒化タングステン膜及びタングステン膜を１０ｎｍ及び４０ｎｍの厚みでそれぞれ成膜した後、リソグラフィ技術及びドライエッチング技術を用いてそれらをパターニングし、ビットプラグ２４に接続するビット線２５を形成する。
【００３３】
次いで、ＣＶＤ法により、ビット線２５を覆って層間絶縁膜２６上に、シリコン窒化膜から成るビット線保護膜を５ｎｍ程度の厚みに成膜する。ビット線保護膜は、ビット線２５の酸化防止用の保護膜として機能する。プラズマＣＶＤ法により、ビット線保護膜上に、シリコン酸化膜から成る層間絶縁膜２６を５００ｎｍの厚みで堆積した後、ＣＭＰにより、層間絶縁膜２６の表面を平坦化する。層間絶縁膜２６を平坦化した後の、層間絶縁膜２６の上面とビット線２５の上面との距離は、３００ｎｍ程度である。
【００３４】
リソグラフィ技術を用いて、層間絶縁膜２６上にレジストパターンを形成した後、このレジストパターンを用いたドライエッチングにより、層間絶縁膜２２、２６にスルーホール２７を開孔する。スルーホール２７は、ドレイン拡散層４２に接続するコンタクトプラグ２１の頂部を露出させる。引き続き、レジストパターンを除去する。
【００３５】
スルーホール２７の内部及び層間絶縁膜２６上にリン等の不純物をドープしたポリシリコンを堆積した後、エッチバック及びＣＭＰにより、層間絶縁膜２６上のポリシリコンを除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。スルーホール２７の内部には、ポリシリコンを残し、容量プラグ２８を形成する（図２（ｂ））。容量プラグ２８を構成するポリシリコン中の不純物濃度も、コンタクトプラグ２１を構成するポリシリコンと同様に、例えば１.０×１０２０〜４.５×１０２０atoms／cm３とする。なお、ポリシリコンに代えて、アモルファスシリコンを堆積してもよい。ポリシリコンの除去に際して、層間絶縁膜２６の表面部分も除去され、層間絶縁膜２６の上面とビット線２５の上面との距離は、最終的には２００ｎｍ程度となる。
【００３６】
次いで、層間絶縁膜２６及び容量プラグ２８上に、窒化膜から成るエッチ停止膜２９を成膜した後、酸化膜から成るシリンダ収容膜３０を３μｍ程度の厚みに堆積する（図３（ｃ））。引き続き、リソグラフィ技術及びドライエッチング技術を用いて、エッチ停止膜２９及びシリンダ収容膜３０を貫通し、容量プラグ２８の頂部を露出させるシリンダ孔３１を開孔する（図３（ｄ））。シリンダ孔３１を開孔するドライエッチングに際しては、エッチ停止膜２９とシリンダ収容膜３０とのエッチレート差を利用する。シリンダ孔３１の形状は、上方から見て楕円形又は六角形に近い略楕円状とし、その寸法は、例えばＦ９９プロセスでは、長辺を約２４０ｎｍに、短辺を約２００ｎｍにそれぞれ設定する。また、隣接するシリンダ孔３１を隔てる隔壁３２の最小幅を、７５ｎｍに設定する。
【００３７】
引き続き、後で形成する下部電極３６との間の界面抵抗の低減を目的として、フッ酸を含む溶液を用いたウェット処理により、容量プラグ２８の頂部に形成された自然酸化膜を除去する。このウェット処理では、シリンダ収容膜３０の表面部分も僅かに除去され、隔壁３２の厚みが小さくなる。
【００３８】
次いで、ＣＶＤ法により、シリンダ孔３１の底面、側面、及び、シリンダ収容膜３０の上面にアモルファス状態のシリコン膜３３を成膜する（図４（ｅ））。シリコン膜３３の成膜に際しては、不純物ドープシリコン膜及びノンドープシリコン膜を順次に成膜する。不純物ドープシリコン膜は、例えば１８ｎｍの厚みで、ノンドープシリコン膜は、例えば２０ｎｍの厚みでそれぞれ成膜する。不純物ドープシリコン膜には、例えば４.４×１０２０atoms／cm３の濃度の不純物をドープする。引き続き、後で形成するＨＳＧ−Ｓｉ３５の粒径の制御を目的とし、イオン注入により、シリコン膜３３に１.０×１０１４atoms／cm３の濃度のリンをドープする。
【００３９】
シリンダ孔３１内を含めて全面にポジ型のレジストを塗布した後、全面の露光を行い、現像する。この露光に際しては、シリンダ孔３１の細長い形状によって、シリンダ孔３１の内部のレジストは充分に感光されない。従って、現像に際して、シリンダ孔３１の内部にレジストを残したまま、シリンダ孔３１の外部のレジストを除去できる。次いで、シリンダ孔３１の内部に残ったレジストをマスクとしてエッチバックを行い、シリンダ収容膜３０の上面に成膜されたシリコン膜３３を除去する。エッチバックには、例えば塩素系プラズマガスを用いたドライエッチング技術を用いる。更に、プラズマを用いて、シリンダ孔３１内部のレジストを除去する（図４（ｆ））。
【００４０】
次いで、隔壁３２の嵩上げを目的として、プラズマＣＶＤ法により、全面に酸化膜（プラズマ酸化膜）３４ａを７０ｎｍ程度の厚みで成膜する。プラズマ酸化膜３４ａは被覆性が低いため、シリンダ孔３１の上端部付近で厚くそれより下の部分で薄いオーバーハング形状に成膜できる（図５（ｇ））。なお、プラズマ酸化膜３４ａの成膜に際しては、シリンダ孔３１の開口が閉じない程度の厚みに設定する。シリンダ孔３１は、円形に近い楕円形の形状を有しており、開口が閉じにくい。
【００４１】
引き続き、希釈ＨＦやＬＡＬ３０といったフッ酸を含むエッチング液を用いて、プラズマ酸化膜３４ａに対するウェットエッチングを行う。このウェットエッチングでは、プラズマ酸化膜３４ａの厚みの違いによって、シリンダ孔３１の上端部付近にのみプラズマ酸化膜３４ａを残し、それ以外のプラズマ酸化膜３４ａを除去できる（図５（ｈ））。
【００４２】
引き続き、フッ酸の濃度を更に低減したエッチング液を用いて、プラズマ酸化膜３４ａに対するウェットエッチングを行う。このウェットエッチングに際しては、例えばＨＦ：Ｈ２Ｏ＝１:１００の比率のエッチング液を用いて２５０秒程度の時間で行う。これによって、シリンダ孔３１の側壁に成膜されたプラズマ酸化膜３４ａを完全に除去すると共に、シリンダ収容膜３０の上面及びシリコン膜３３の上端面に３０〜４０ｎｍ程度の高さのプラズマ酸化膜３４ａを残し、隔壁絶縁膜３４を形成する（図６（ｉ））。エッチ停止膜２９、シリンダ収容膜３０、及び、隔壁絶縁膜３４が、隣接するシリンダ孔３１を隔てる隔壁３２を構成する。
【００４３】
なお、プラズマ酸化膜を成膜する方法以外にも、例えば下記の方法を用いることによって低い被覆性が得られる。プラズマＣＶＤ法により窒化膜（プラズマ窒化膜）を成膜しても低い被覆性が得られる。ＣＶＤ法では、膜の成長速度を高めることによって、被覆性を下げることが出来る。また、ＮＳＧを堆積すると、低い被覆性が得られる。この場合、原料ガスとして用いるＴＥＯＳ及びオゾンのうちオゾンの濃度を下げることによって、被覆性を更に下げることが出来る。
【００４４】
次いで、公知の方法により、シリコン膜３３の表面に、ポリシリコンから成るＨＳＧ−Ｓｉ３５を形成する（図６（ｊ））。これによって、シリコン膜３３とＨＳＧ−Ｓｉ３５とから成る下部電極３６を形成する。ＨＳＧ−Ｓｉ３５の形成に際しては、高真空中で例えばＳｉＨ４又はＳｉ2Ｈ6ガスを１６分間程度照射し核を形成した後、真空中で基板温度が５５０〜６００℃の範囲で１６分間程度の熱処理を行い核をグレイン状に成長させる。これにより、半径が４０〜７０ｎｍ程度のＨＳＧ−Ｓｉ３５が形成される。
【００４５】
ＨＳＧ−Ｓｉ３５の形成に際しては、シリンダ収容膜３０の上面及びシリコン膜３３の上端面に充分な高さを有する隔壁絶縁膜３４が形成されているので、シリンダ孔３１の上端部付近に形成されたＨＳＧ−Ｓｉ３５は、隣接するキャパシタ３８間で接触しない。引き続き、下部電極３６を構成するシリコンの空乏化防止を目的として、基板を加熱しつつＰＨ３ガスを供給する熱処理を行い、ＨＳＧ−Ｓｉ３５の表面からその内部にリンを拡散させる。更に、容量絶縁膜のリーク電流を低減するために、窒素雰囲気中で基板温度が６８０℃のＲＴＰ（Rapid Thermal Process）処理を行う。
【００４６】
下部電極３６の表面及び隔壁絶縁膜３４上に図示しない容量絶縁膜を成膜した後、容量絶縁膜の表面に上部電極３７を成膜する。容量絶縁膜には、例えば酸化膜やＴａ２Ｏ５膜、Ａｌ２Ｏ３膜を用い、上部電極３７には例えばＴｉＮを用いる。これによって、下部電極３６、容量絶縁膜、及び、上部電極３７から成るシリンダ構造のキャパシタ３８が形成される。シリンダ孔３１内を埋め込み、上部電極３７上にタングステンから成るプレート電極３９を堆積する等の工程を経ることによって、図１に示した半導体装置１０を製造できる。
【００４７】
本実施形態の製造方法によれば、シリンダ収容膜３０の上面及びシリコン膜３３の上端面に隔壁絶縁膜３４を形成することによって、後続するＨＳＧ−Ｓｉ３５の形成に際して、シリンダ孔３１の上端部付近に形成されるＨＳＧ−Ｓｉ３５が、隣接するキャパシタ３８間で接触しない。従って、ＨＳＧ−Ｓｉ３５を介した隣接するキャパシタ３８間のショートを抑制できる。
【００４８】
ところで、隣接するキャパシタ間のショートを防止するために、上記製造方法に代えて、例えば図４（ｆ）に示した製造段階で、下部電極３６の上端面がシリンダ収容膜３０の上面よりも低くなるように、下部電極３６の上端部をエッチング除去する方法も考えられる。しかし、この方法では、下部電極３６の表面積の減少を招くため、静電容量の低下を回避できない。これに対して、本実施形態の製造方法では、シリンダ収容膜３０の上面及びシリコン膜３３の上端面に隔壁絶縁膜３４を形成するので、下部電極３６の表面積が減少せず、静電容量の低下を回避できる。
【００４９】
なお、上記実施形態で、シリコン膜３３成膜に先立つウェット処理は、隔壁絶縁膜３４形成の際のウェットエッチングで兼ねることも出来る。また、上記実施形態では、ＣＯＢ（Capacitor Over Bit-line）構造のキャパシタを備える半導体装置の製造方法を示したが、ＣＵＢ（Capacitor Under Bit-line）構造の半導体装置にも同様に適用できる。
【００５０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）、（ｂ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】図３（ｃ）、（ｄ）は、図２に後続する各製造段階を順次に示す断面図である。
【図４】図４（ｅ）、（ｆ）は、図３に後続する各製造段階を順次に示す断面図である。
【図５】図５（ｇ）、（ｈ）は、図４に後続する各製造段階を順次に示す断面図である。
【図６】図６（ｉ）、（ｊ）は、図５に後続する各製造段階を順次に示す断面図である。
【図７】従来の半導体装置を製造する一製造段階を示す断面図である。
【符号の説明】
【００５２】
１０：半導体装置
１１：半導体基板
１２：素子分離構造
１３：ゲート絶縁膜
１４：ゲート電極
１５：電極保護膜
１６：シリコン電極層
１７：金属電極層
１８：側壁保護膜
１９：層間絶縁膜
２０：コンタクトホール
２１：コンタクトプラグ
２２：層間絶縁膜
２３：スルーホール
２４：ビットプラグ
２５：ビット線
２６：層間絶縁膜
２７：スルーホール
２８：容量プラグ
２９：エッチ停止膜
３０：シリンダ収容膜
３１：シリンダ孔
３２：隔壁
３３：シリコン膜
３４：隔壁絶縁膜
３４ａ：プラズマ酸化膜
３５：ＨＳＧ−Ｓｉ
３６：下部電極
３７：上部電極
３８：キャパシタ
３９：プレート電極
４１：ソース拡散層
４２：ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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