(57)【要約】【課題】不必要な電圧降下を無くし効率よく過負荷保護を行う過負荷保護回路を設けたドロッパ型レギュレータを提供する。【解決手段】本発明のドロッパ型レギュレータは、直流電源と出力端子との間に半導体素子を直列に接続して、該直流電源の第１の電圧から第２の電圧を取り出すドロッパ型レギュレータであり、半導体素子のドライブ電圧もしくはドライブ電流が予め設定した第１の閾値より大きくなったことを検出した際、半導体素子の両端に発生する電圧差を検出し、この電圧差が予め設定した第２の閾値より大きくなったことを検出した場合、過負荷保護を行う過負荷保護回路を有する。【選択図】図１
2008129693.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と出力端子との間に半導体素子を直列に接続して、該直流電源の第１の電圧から第２の電圧を取り出すドロッパ型レギュレータにおいて、
前記半導体素子のドライブ電圧もしくはドライブ電流が予め設定した第１の閾値より大きくなったことを検出した際、前記半導体素子の両端に発生する電圧差を検出し、この電圧差が予め設定した第２の閾値より大きくなったことを検出した場合、過負荷保護を行う過負荷保護回路を有することを特徴とするドロッパ型レギュレータ。
【請求項２】
前記過負荷保護回路が前記半導体素子のドライブ電圧もしくはドライブ電流が予め設定した第１の閾値より大きくなったことを検出した際、前記半導体素子のドライブ電圧もしくはドライブ電流を所定の値に制限することを特徴とする請求項１記載のドロッパ型レギュレータ。
【請求項３】
直流電源と出力端子との間に半導体素子を直列に接続して、該直流電源の第１の電圧から第２の電圧を取り出すドロッパ型レギュレータにおいて、
前記半導体素子のドライブ電圧もしくはドライブ電流を検出し、前記検出値に対応し基準電圧を変更し、この変更した基準電圧と前記半導体素子の両端に発生する電圧差とを比較し、過負荷保護を行うことを特徴とするドロッパ型レギュレータ。
【請求項４】
前記検出値に対応した基準電圧が、ドライブ電圧もしくはドライブ電流による任意の関数であることを特徴とする請求項３に記載のドロッパ型レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過負荷保護機能が設けられたドロッパ型レギュレータに関する。
【背景技術】
【０００２】
従来のドロッパ型レギュレータは、例えば、図５に示す過負荷保護回路を有している。
ここで、直流電源１００の＋側端子（正極）と出力端子Ｔoutとの間に、半導体素子Ｑ１、電流検出抵抗Ｒ５が直接に接続され、電流検出抵抗Ｒ５及び出力端子Ｔoutの接続点とＧＮＤ端子（接地点）と間に平滑コンデンサＣ２が接続されている。
そして、直流電源１００の第１の電圧（第１の直流電圧）から、半導体素子Ｑ１による電圧降下により、第２の電圧（第２の直流電圧）として、電圧＋Ｖｏ１を出力端子ＴoutとＧＮＤ端子との間に出力する。すなわち、ドロッパ型レギュレータは、直流電源１００の電源電圧Ｅｉnをドロップ（降下）させ、電源電圧＋Ｖｏ１として出力する。
ここで、半導体素子Ｑ１はｎチャンネル型のＭＯＳトランジスタであり、ドレイン端子−ゲート端子間に、並列にバイアス抵抗Ｒ１が接続されている。
【０００３】
また、半導体素子Ｑ１のゲートと、接地点ＧＮＤとの間には、抵抗Ｒ２とシャントレギュレータＺ１とが直列接続されて介挿されている。抵抗Ｒ２は半導体素子Ｑ１のゲートとシャントレギュレータＺ１のカソード端子Ｋとの間に介挿されている。
出力端子Ｔoutと接地点ＧＮＤとの間には、抵抗Ｒ３と抵抗Ｒ４とが直列に接続されている。シャントレギュレータＺ１のリファレンス端子Ｒは、抵抗Ｒ３と抵抗Ｒ４との接続点と接続されている。
【０００４】
シャントレギュレータＺ１のカソード端子ＫとシャントレギュレータＺ１のＲ端子の間問には、コンデンサＣ１が接続されている。
コンパレータＣＯＭＰ１は、反転入力端子が半導体素子Ｑ１のソース端子に接続され、非反転入力端子が基準電源２００（電圧Ｖｒｅｆ１）の正極に接続されている。また、基準電源２００の負極は出力端子Ｔoutに接続されている。
コンパレータＣＯＭＰ１の出力端子は、ラッチ回路ＬＡＴＣＨの入力端子ＩＮに接続されている。ラッチ回路ＬＡＴＣＨは、出力端子Ｔoutが半導体素子Ｑ１のゲート端子に接続されている。
【０００５】
次に、図５を用いて、従来のドロッパ型レギュレータにおける過負荷保護回路の動作を簡単に説明する。
直流電源１００の出力する電圧Einが、バイアス抵抗Ｒ１を介して半導体素子Ｑ１のゲート端子に対し、バイアス電圧として印加される。
これにより、半導体素子Ｑ１はオン状態となり、直流電源１００→半導体素子Ｑ１→電流検出抵抗Ｒ５→コンデンサＣ２（＋Ｖｏ１とＧＮＤ間に接続される負荷）→直流電源１００の経路において電流が流れる。
【０００６】
そして、コンデンサＣ２の両端の電圧＋Ｖｏ１、すなわち、出力端子ＴoutとＧＮＤ端子との間に現われる出力電圧が、所定の電圧に達する。
これにより、シャントレギュレータＺ１のリファレンス端子Ｒ及びアノード端子Ａの間が内部の基準電圧（例えば、２．５Ｖ)となり、カソード端子Ｋとアノード端子Ａとの間のインピーダンスが低下する。
このように、シャントレギュレータＺ１のインピーダンスが低下すると、抵抗Ｒ２を介して、半導体素子Ｑ１のゲート端子をバイアスするバイアス電圧が低下することとなる。
【０００７】
これにより半導体素子Ｑ１は、インピーダンスが高くなり、ドロップさせて出力する電圧＋ｖｏｌが低下することとなる。
したがって、抵抗Ｒ１，Ｒ２，Ｒ３及びＲ４の各抵抗値と、シャントレギュレータＺ１の内部の基準電圧とを、任意に設定することによって、出力電圧を一定の値とするように、フィードバック制御できることとなる。
すなわち、抵抗Ｒ３と抵抗Ｒ４との分割比によって、電圧＋Ｖｏ１の値を設定できる。また、シャントレギュレータＺ１のカソード端子Ｋとリファレンス端子Ｒ間には、位相補償用のコンデンサＣ１が接続されており、制御系の安定を計っている。
【０００８】
さて、上述したドロッパ型レギュレータの電源装置においては、出力端子Ｔoutから負荷に流れる負荷電流を電流検出抵抗Ｒ５により検出している。
コンパレータＣＯＭＰ１は、電流検出抵抗Ｒ５の両端の電圧が基準電圧Ｖｒｅｆ１の電圧に達したことを検出すると、出力端子からＬレベルを出力する。ラッチ回路ＬＡＴＣＨは、入力端子ＩＮからＬレベルが入力される。
これにより、ラッチ回路ＬＡＴＣＨは、Ｌレベルが入力されることにより、出力端子ＴoutからＬレベルを出力する状態にセットされる。また、ラッチ回路ＬＡＴＣＨは、起動時のコンデンサＣ２への突入電流や負荷装置のコンデンサ等（出力端子Ｔout及びＧＮＤ端子間に介挿）への突入電流で動作しないように、データセットに対して遅延時間を有しても良い。
【０００９】
上述したように、出力端子Ｔoutに接続されている負荷が増加すると、電流検出抵抗R５の両端の電圧が上昇して基準電圧Ｖｒｅｆ１となると、コンパレータＣＯＭＰ１の出力がＬレベルにセットされ、過負荷の状態を検出する。そして、ラッチ回路ＬＡＴＣＨの出力端子ＴoutはＬレベル信号を出力し、半導体素子Ｑ１のゲート電圧に印加される電圧をバイパスして、半導体素子Ｑ１のゲート電圧を低下させる。これにより、負荷に過電流が流れる状態となると、半導体素子Ｑ１がオフ状態となり、図５のドロッパ型レギュレータが過負荷保護される。
また、ドロッパ型レギュレータにおけるＩＣの出力電流を制御する電流制限装置として、ボルテージレギュレータＩＣ（定電圧源ＩＣ）に外付けされた出力ドライバ用トランジスタで制御される出力電流をモニタし、出力電流の制御を行う電流制限回路（第１の電流制限回路）と、ボルテージレギュレータＩＣ（定電圧ＩＣ）内部の出力アンプの出力をモニタして出力電流制御を行う電流制限回路（第２の電流制限回路）とを有する構成のものがある（例えば、特許文献１参照）。
【００１０】
この場合、高精度な電流制限を行う場合、上記第１の電流制限回路を選択的に動作させ、一方、低コストな電流制限を行う場合には第２の電流制限回路を選択的に動作させる方法が提案されている。
特許文献１は、基準電圧回路からの電圧が出力アンプに入力され外付けの出力ドライバ用トランジスタを介して出力端子ＶＯＵＴに出力する。出力アンプでは出力端子ＶＯＵＴの出力をフィードバックし、基準電圧回路からの電圧と比較し、出力ドライバ用トランジスタを制御して、出力を安定化する。
第２の電流制御回路のＮＭＯＳトランジスタは、出力アンプの出力に基づき流れる電流を制御される。ＮＭＯＳトランジスタに流れる電流を抵抗で検出し、電流制限を行う。ＮＭＯＳトランジスタは出力ドライバ用トランジスタのベース電流を制御するトランジスタとカレントミラーを構成し、出力ドライバ用トランジスタのベース電流に比例した電流が流れるので、出力ドライバ用トランジスタの電流を検出できる。
【００１１】
このため、ボルテージレギュレータＩＣに出力の電流を検出するための抵抗を外付けせずに出力電流を検出できる。
近年、ドロッパ回路の損失を最低限に押さえるために入出力間の電圧ドロップを低減する試みがなされている。特にオン抵抗の小さなＭＯＳ−ＦＥＴを用いることによりこれを達成している。
【特許文献１】特開２００５−１１５６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図５に示す従来例においては、すでに述べたように、レギュレータの過電流保護のため電流検出抵抗Ｒ５を挿入している。
この電流検出抵抗Ｒ５は、負荷に供給する電流を確実に検出するため、ある程度の電圧差を得るための抵抗値が必要となる。
ここで、一般的に、過負荷の検出に電流検出抵抗Ｒ５の両端電圧を１００ｍＶ前後で検出している。このため、例えば負荷の電流が１０Ａで過負荷を検出する場合は、電流検出抵抗Ｒ５で１Ｗの損失が発生する。したがって、検出する電流と電圧とに対して、これに耐えうる大きな許容電力を有する抵抗を設ける必要がある。
したがって、定常時の電気エネルギの損失も多く、許容電力を持つ抵抗を使用するために、価格も高価となっていた。
【００１３】
また、負荷に流れる電流を検出する電流検出抵抗Ｒ５に発生する電圧を、さらに小さくすることも可能であるが、この場合には負荷の電流検出のために用いるコンパレータに、より精度の高いものを用いることが必要となり、レギュレータの価格に比較して高価な過負荷保護回路となってしまう欠点があった。
また、特許文献１においては、ドライバ用トランジスタに流れる電流に比例した電流を生成するカレントミラー回路を設けることが必要となり、また、ドライバ用トランジスタに流れる電流に比例する電流を検出するための抵抗が必要になり、回路規模が大きくなる欠点を有している。
本発明は、このような事情に鑑みてなされたもので、不必要な電圧降下を無くし効率よく過負荷保護を行う過負荷保護回路を設けたドロッパ型レギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のドロッパ型レギュレータは、直流電源と出力端子との間に半導体素子を直列に接続して、該直流電源の第１の電圧から第２の電圧を取り出すドロッパ型レギュレータにおいて、前記半導体素子のドライブ電圧（ＭＯＳ−ＦＥＴのゲート端子及びソース端子間に印加される電圧Ｖｇｓ）もしくはドライブ電流（バイポーラトランジスタのベースに供給されるベース電流）が予め設定した第１の閾値より大きくなったことを検出した際、前記半導体素子の両端に発生する電圧差を検出し、この電圧差が予め設定した第２の閾値より大きくなったことを検出した場合、過負荷保護を行う過負荷保護回路を有することを特徴とする。
【００１５】
本発明のドロッパ型レギュレータは、前記過負荷保護回路が前記半導体素子のドライブ電圧もしくはドライブ電流が予め設定した第１の閾値より大きくなったことを検出した際、前記半導体素子のドライブ電圧もしくはドライブ電流を所定の値に制限することを特徴とする。
【００１６】
本発明のドロッパ型レギュレータは、直流電源と出力端子との間に半導体素子を直列に接続して、該直流電源の第１の電圧から第２の電圧を取り出すドロッパ型レギュレータにおいて、前記半導体素子のドライブ電圧もしくはドライブ電流を検出し、前記検出値に対応し基準電圧を変更し、この変更した基準電圧と前記半導体素子の両端に発生する電圧差とを比較し、過負荷保護を行うことを特徴とする。
【００１７】
本発明のドロッパ型レギュレータは、前記検出値に対応した基準電圧が、ドライブ電圧もしくはドライブ電流による任意の関数であることを特徴とする。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、ドロッパ回路の過負荷保護回路において、半導体素子に印加するドライブ電圧やドライブ電流が予め設定した第１の閾値を超えた際、半導体素子の両端の電位差を測定することで、この電位差が第２の閾値を超えているか否かの検出を行い、この検出結果から過負荷の電流を測定しているため、従来例のような特別な電流検出手段を設ける必要がなく、効率よく過負荷を検出し保護することが可能となる。
【発明を実施するための最良の形態】
【００１９】
＜第１の実施形態＞
以下、本発明の第１の実施形態によるドロッパ型レギュレータを図面を参照して説明する。図１は同実施形態によるドロッパ型レギュレータの構成例を示すブロック図である。
この図において、図５に示す従来の装置と同一の部分には同一の符号を付し、その説明を省略する。  
この図１に示すドロッパ型レギュレータが従来例（図５）と異なる点は、電流検出抵抗Ｒ５が保護回路から除かれ、負荷に流れる電流を半導体素子Ｑ１の両端にて測定していることが最も大きな変更である。ここで、半導体素子Ｑ１は、ｎチャンネル型のＭＯＳ-ＦＥＴであり、ドレインが直流電源１００の正極に接続され、ソースが出力端子Ｔoutに接続され、ゲートが抵抗Ｒ１を介してドレインに接続されている。
【００２０】
従来例における図５のレギュレータにおいては、過負荷を電流検出抵抗Ｒ５により検出していたが、一方、図１のレギュレータにおいては、電流検出抵抗Ｒ５は省略され、半導体素子Ｑ１のドレイン端子とソース端子との間のオン抵抗による電圧降下による電位差を使って検出している。
このため、コンパレータＣＯＭＰ１の反転入力端子が半導体素子Ｑ１のドレイン端子に接続され、非反転入力端子が基準電源２００を介して半導体素子Ｑ１のソース端子に接続されている。基準電源２００は、正極が非反転入力端子に接続され、負極が半導体素子Ｑ１のソースに接続されている。
【００２１】
また、コンパレータＣＯＭＰ１は、出力端子がアナログスイッチ５００を介して、ラッチ回路ＬＡＴＣＨの入力端子へ接続されている。
アナログスイッチ５００は、制御端子ＣＯＮにＬレベルの信号が入力されている場合、入力端子ＩＮの信号のレベルに関係なく、出力端子ＯＵＴからＨレベルの信号を出力し、出力制御端子ＣＯＮにＨレベルの信号が入力された場合、入力端子ＩＮから入力された信号のレベルを出力端子ＯＵＴから出力する。
【００２２】
さらに、半導体素子Ｑ１において、ゲート端子とソース端子との間に、ツェナーダイオードＺＤ１および抵抗Ｒ６の直列接続された回路が接続されている。ここで、ツェナーダイオードＺＤ１のカソードが半導体素子Ｑ１のゲートに接続されている。
また、コンパレータＣＯＭＰ２は、反転入力端子が基準電源３００（電圧Ｖｒｅｆ２）を介し、半導体素子Ｑ１のソース端子に、非反転入力端子がツェナーダイオードＺＤ１と抵抗Ｒ６の接続点にそれぞれ接続され、出力端子がアナログスイッチ５００の制御端子ＣＯＮに接続されている。
【００２３】
次に、図１を用いて、本発明の第１の実施形態によるドロッパ型レギュレータの動作の説明を行う。
図１のドロッパ型レギュレータは、負荷に供給する負荷電流が増加し、過負荷になった場合、以下のように動作する。
出力端子Ｔoutから出力される負荷電流が増加すると、出力電圧Ｖｏ１が低下する。これにより、シャントレギュレータＺ１は、点Ｑ（抵抗Ｒ３と抵抗Ｒ４との接続点）から、抵抗Ｒ３及び抵抗Ｒ４にて分圧された電圧が入力されるため、リファレンス端子Ｒに入力される電圧が低下する。
【００２４】
リファレンス端子Ｒの電圧が低下するため、シャントレギュレータＺ１は、カソード端子Ｋとアノード端子Ａとの間のインピーダンスが上昇する。
これにより、半導体素子Ｑ１は、ゲート端子に印加される電圧が上昇し、オン抵抗が低下することにより、ドレイン端子及びソース端子間の電圧差が滅少する。
このとき、シャントレギュレータＺ１は、リファレンス端子Ｒの電圧が内部の基準電圧と一致するまでインピーダンスを増加させる。
すなわち、点Ｑの電圧が上記内部の基準電圧と一致するまで、半導体素子Ｑ１のゲートに印加される電圧が増加し、出力電圧Ｖｏ１が上昇することとなる。
【００２５】
一方、負荷電流が減少して、出力電圧Ｖｏ１が上昇し、点Ｑの電圧が増加すると、シャントレギュレータＺ１のリファレンス端子Ｒに入力される電圧が上昇する。
このリファレンス端子Ｒに入力される電圧が上昇することにより、シャントレギュレータＺ１は、インピーダンスが低下する。
これにより、半導体素子Ｑ１は、ゲート端子に印加される電圧が減少し、オン抵抗が増加することにより、ドレイン端子及びソース端子間の電圧差が増加する。
このように、シャントレギュレータＺ１は、リファレンス端子Ｒ（点Ｑ）の電圧が低下し、内部の基準電圧と一致するまで、インピーダンスを低下させることとなる。
上述したように、負荷電流が増加して、出力電圧Ｖｏ１が低下した場合、図１のドロッパ型レギュレータにおいて、半導体素子Ｑ１のゲート電圧を上昇させ、一方、負荷電流が減少して、出力電圧Ｖｏ１が上昇した場合、半導体装置Ｑ１のゲート電圧を低下させ、出力電圧を所定の電圧に保つように動作する。
【００２６】
上述の処理において、本実施形態においては、負荷電流が増加し出力電圧が低下し、出力電圧を上昇させるため、半導体素子Ｑ１のゲート電圧が上昇した際、半導体素子Ｑ１のゲート端子及びソース端子間の電圧をツェナーダイオードＺＤ１により監視している。
すなわち、負荷電流が増加し、ツェナーダイオードＺＤ１は、ゲート端子に印加される電圧が上昇し、自身のツェナ電圧になると、カソード端子からアノード端子に電流が流れる。
そして、ツェナーダイオードＺＤ１に流れる電流によって抵抗Ｒ６の両端に電圧が発生する。この電圧が基準電源３００の電圧Ｖｒｅｆ２を超えると、コンパレータＣＯＭＰ２は出力をＬレベルからＨレベルに変化させる。
【００２７】
これにより、アナログスイッチ５００は、制御端子ＣＯＮにＨレベルが入力されオン状態となり、入力端子ＩＮから入力される信号レベル、すなわちＨレベルの信号を出力端子ＯＵＴから出力する。このとき、ラッチＬＡＴＣＨは、入力端子ＩＮからＨレベルの信号が入力されているため、出力端子ＯＵＴをＨレベルのままとし変化しない。
そして、さらに負荷電流が増加すると、半導体素子Ｑ１のドレイン端子及びソース端子間の電圧がより上昇する。
ここで、コンパレータＣＯＭＰ１は、半導体素子Ｑ１のドレインーソース間の電圧が、基準電源２００が基準電圧Ｖｒｅｆ１に達すると、Ｈレベルの出力をＬレベルに変化させる。
【００２８】
このとき、アナログスイッチ５００は、オン状態となっているため、出力端子ＯＵＴから出力する信号レベルをＨレベルからＬレベルへ変化させる。
これにより、コンパレータＣＯＭＰ１の出力がラッチ回路ＬＡＴＣＨの入力端子ＩＮに伝達され、ラッチ回路ＬＡＴＣＨは、出力端子ＯＵＴをＨレベルからＬレベルへ変化させる。
ラッチ回路ＬＡＴＣＨの出力がＬレベルとなるため、半導体素子Ｑ１は、ゲート端子にＬレベルが印加されることとなりオフ状態となる。すなわち、半導体素子Ｑ１は、直流電源１００から出力端子Ｔoutに対する出力を遮断する。
【００２９】
すなわち、上述したように、半導体素子Ｑ１のゲート端子に印加される電圧がツェナーダイオードＺＤ１のツェナー電圧を超え、かつ半導体素子Ｑ１のドレイン端子及びソース端子間の電圧が、予め設定された閾値電圧(Ｖｒｅｆ１)以上の電圧になったときに過負荷状態であると判定し、出力端子Ｔoutからの出力をオフする。
この場合、コンパレータＣＯＭＰ２は、半導体素子Ｑ１のゲート端子に印加されている電圧を検出するため、ツェナーダイオードＺＤ１の代わりに抵抗を用いても良い。
【００３０】
上述した構成となっているため、本実施形態は、電流検出抵抗Ｒ５を設ける必要が無く、負荷電流を測定するために、従来例のように不要な電力損失を発生させることがない。
図１の本実施形態においては、電流検出抵抗Ｒ５の両端を測定する代わりに、半導体素子Ｑ１のドレイン端子及びソース端子間におけるオン抵抗を用い、負荷電流の検出を行っている。
しかしながら、半導体素子Ｑ１は、ドロッパ回路であるため、軽負荷時において、大きなインピーダンスを有し、ドレイン端子及びソース端子間に発生する電圧差も大きいものとなり、コンパレータＣＯＭＰ１の出力がＬレベルとなる場合がある。
【００３１】
したがって、本実施形態においては、半導体素子Ｑ１のゲート端子及びソース端子間の電圧が閾値電圧Ｖｒｅｆ２を超える電圧とならない限り、コンパレータＣＯＭＰ１の出力がラッチ回路ＬＡＴＣＨを駆動しないように、アナログスイッチ５００が設けられている。
【００３２】
また、ツェナーダイオードＺＤ１及び抵抗Ｒ６からなる直列回路は、負荷電流が大きくなり、出力電圧が低下することにより、半導体素子Ｑ１のゲート端子に、十分に高いドライブ電圧が印加された場合に導通する。ここで、ツェナーダイオードＺＤ１は、ゲート端子及びソース端子間の電圧を測定したい電圧となった場合に導通するツェナー電圧を有している。
そして、ツェナーダイオードＺＤ１が導通し、コンパレータＣＯＭＰ２は、抵抗Ｒ６の両端に発生した電圧を閾値電圧Ｖｒｅｆ２と比較し、大きいことを検出した場合、出力端子からＨレベルを出力する。これにより、アナログスイッチ５００は、制御端子ＣＯＮにＨレベルが入力されることで、オン状態となる。
【００３３】
言い換えると、過負荷時の場合、出力端子Ｔoutからの出力電圧Ｖｏ１が低下するため、これを上昇させようとして、すなわち、リファレンス端子に入力される電圧を上昇させるため、シャントレギュレータＺ１は半導体素子Ｑ１のゲート端子に印加される電圧を上昇させる。
すなわち、ツェナーダイオードＺＤ１に電流が流れたことを検出しアナログスイッチ５００をオンさせて、なおかつ半導体素子Ｑ１に大きな電流が流れ、ドレイン端子及びソース端子間に大きな電圧が発生した場合に、コンパレータＣＯＭＰ１が検出結果として出力する信号を、アナログスイッチ５００を介してラッチ回路ＬＡＴＣＨへ伝達させて作動させる。上述した処理により、ドロッパ型レギュレータに対する確実な過負荷保護を行うことが可能となる。
【００３４】
＜第２の実施形態＞
本発明の第２の実施形態は、第１の実施形態と同様に、図１に示すように、半導体素子Ｑ１のゲート端子及びソース端子間にツェナーダイオードＺＤ１と抵抗Ｒ６とを直列に接続し、抵抗Ｒ６の電圧をコンパレータＣＯＭＰ２で基準電圧Ｖｒｅｆ２と比較している。
近年では、半導体素子Ｑ１のオン抵抗が小さく、その発生電圧（ドレイン端子及びソース端子間の電圧差）も小さいものとなっている。
このため、上記差電圧を測定するため、高精度なコンパレータを用いる必要がある。
しかしながら、本実施形態においては、半導体素子Ｑ１のゲート端子及びソース端子間の電圧ＶｇｓをツェナーダイオードＺＤ１のツェナー電圧により制限することにより、高精度なコンパレータを不要としている。
【００３５】
図２にｎチャネル型のＭＯＳ−ＦＥＴのＶｄｓ、Ｉｄ、Ｖｇｓの関係のグラフを示す。この図２において、図２（ａ）は横軸がドレイン端子及びソース端子間の電圧Ｖｄｓ（Ｖ）を示し、縦軸がドレイン電流Ｉｄ（Ｉ）を示しており、図２（ｂ）は横軸がゲート端子及びソース端子間の電圧Ｖｇｓ（Ｖ）を示し、縦軸がドレイン端子及びソース端子間の電圧Ｖｄｓ（Ｖ）を示している。
この図２の各グラフからわかるように、ゲート端子及びソース端子間のＶｇｓをツェナーダイオードＺＤ１のツェナー電圧により制限する構成とすることで、過負荷状態となった際、ドレイン電流Ｉｄが増加した場合、ドレイン端子及びソース端子間の電圧Ｖdsが急激に上昇することとなる。
したがって、本実施形態においては、精度の高いコンパレータを用いることなく、過負荷状態を容易に検出できる効果が得られる。
【００３６】
＜第３の実施形態＞
本発明の第３の実施形態を図３に示す。この第３の実施形態の構成は、図１の第１の実施形態と同様の構成については、同一の符号を付し説明を省略する。第３の実施形態が第１の実施形態と異なる点は、基準電源２００，基準電源３００，ツェナーダイオードＺＤ１，抵抗Ｒ６，コンパレータＣＯＭＰ２及びアナログスイッチ５００に換え、変換器６００を設けたことである。以下、第１の実施形態と異なる構成及び動作について説明する。
第３の実施形態のドロッパ型レギュレータにおいては、変換器６００がコンパレータＣＯＭＰ１の非反転入力端子に対して基準電圧Ｖｒｅｆ１を供給し、半導体素子Ｑ１のゲート端子及びソース端子間の電圧を検出し、その検出された検出電圧に応じて、この基準電圧Ｖｒｅｆ１の電圧値を変換する。
【００３７】
この変換器６００は、図４のグラフに示すように、入力電圧（ゲート端子及びソース端子間の電圧差）によって、出力電圧（基準電圧Ｖｒｅｆ１）を変化させる構成であり、例えば、閾値電圧Ｖｐを超える入力電圧が入力されていない場合、すなわちゲート端子に印加する電圧が過負荷状態となっていない電圧の場合、基準電圧Ｖｒｅｆ１Ｈを出力する。
一方、変換器６００は、閾値電圧Ｖｐを超える入力電圧が入力されている場合、すなわちゲート端子に印加する電圧が過負荷状態となっている電圧の場合、基準電圧Ｖｒｅｆ１Ｌを出力する。ここで、変換器６００の出力する基準電圧Ｖｒｅｆ１として、Ｖｒｅｆ１Ｈ＞Ｖｒｅｆ１Ｌの関係にある。
【００３８】
上述した構成により、過負荷状態でなく、負荷電流が少ない場合、半導体素子Ｑ１のゲート端子に印加されるドライブ電圧が低いため、すなわちドライブ電圧が閾値電圧Ｖｐを超えていないため、変換器６００は高いほうの基準電圧Ｖｒｅｆ１Ｈを出力するが、過負荷状態であり、負荷電流が多い場合、ドライブ電圧が閾値電圧Ｖｐを超えるため、変換器６００は低い方の基準電圧Ｖｒｅｆ１Ｌを出力する。
そして、比較器ＣＯＭＰ１は、半導体素子Ｑ１のドレイン端子及びソース端子間の電圧差（反転入力端子）Ｖｄｓと、変換器６００の出力する基準電圧Ｖｒｅｆ１（非反転入力端子に入力されるＶｒｅｆ１ＨもしくはＶｒｅｆ１Ｌ）と比較し、電圧Ｖｄｓが基準電圧Ｖｒｅｆ１に比較して高くなることを検出すると、ラッチ回路ＬＡＴＣＨに対して出力端子からＬレベルを出力する。
【００３９】
そして、ラッチ回路ＬＡＴＣＨは、Ｌレベルの信号がトリガとして入力されると、Ｌレベルの信号を出力し、半導体素子Ｑ１のゲート端子に印加される電圧を低下させ、半導体素子Ｑ１をオフ状態とし、このオフ状態を保持する。
上記基準電圧Ｖｒｅｆ１は、変換器６００において、半導体素子Ｑ１のドライブ電圧に対応して変換されるため、半導体素子Ｑ１がオフ状態となるドレイン端子及びソース端子間電圧を、負荷電流の電流値に応じて変える（調整する）ことができる。
すなわち、過負荷状態であり負荷電流が大きい場合、基準電圧Ｖｒｅｆ１が低い方の電圧Ｖｒｅｆ１Ｌに設定されているため、半導体素子Ｑ１の僅かなドレイン端子及びソース端子間の電圧（Ｖｄｓ）の上昇をコンパレータＣＯＭＰ１が検出し、ラッチ回路ＬＡＴＣＨをＬレベル出力にセットし、半導体素子Ｑ１をオフ状態とする。
【００４０】
一方、過負荷状態でなく負荷電流が小さい場合、基準電圧Ｖｒｅｆ１が高い方の電圧Ｖｒｅｆ１Ｈに設定されているため、ラッチ回路ＬＡＴＣＨの出力がＨレベルにセットされた状態である。半導体素子Ｑ１のドレイン端子及びソース端子間の電圧が電圧Ｖｒｅｆ１Ｈを超えると、コンパレータＣＯＭＰ１がＬレベルの信号を出力し、ラッチ回路ＬＡＴＣＨをＬレベル出力にセットし、半導体素子Ｑ１をオフ状態とする。
このように、半導体素子Ｑ１に流れる負荷電流に対応して、半導体素子Ｑ１をオフ状態とするか否かを検出する、ドレイン端子ーソース端子間の検出電圧、すなわち基準電圧Ｖｒｅｆ１を変更するため、第１の実施形態のように、ゲート端子及びソース端子間のドライブ電圧をコンパレータにより検出し、レギュレータの過電流状態を検知する必要がない。
しかしながら、一般のドロッパ型レギュレータの入出力電圧差は、電圧Ｖｒｅｆ１Ｈより小さく、負荷電流が小さい軽負荷時に過電流保護回路が働くことはない。
【００４１】
また、変換器６００における入力電圧と出力電圧との変換関係を、図４に示すように任意の関数とすることにより、半導体素子Ｑ１のゲート端子に印加されるドライブ電圧（入力電圧：半導体素子Ｑ１のＶｇｓ）に対して、半導体素子Ｑ１をオフ状態とするドレイン端子及びソース端子間の電圧Ｖｄｓを任意に設定することができる。
半導体素子Ｑ１の電圧Ｖｇｓ及び電圧Ｖｄｓの図２に示す特性に合わせて、上記関数を設定することにより、過負荷状態の検出が誤差を少なくして行うことが可能である。
また、入力電圧Ｅｉｎの過電圧保護、半導体素子Ｑ１において消費される電力が所定の値を超えた時に半導体素子を遮断することも可能である。
【００４２】
第１及び第２の実施形態を説明したが、第１の実施形態において、以下に示す変更が可能である。
図１に示したアナログスイッチは、ＯＲ回路を用いることも可能である。ここで、コンパレータＣＯＭＰ２の反転入力端子と非反転入力端子とに入力される信号を逆とし、すなわち、非反転端子に基準電源３００の正極を接続し、反転入力端子にツェナーダイオードＺＤ１と抵抗Ｒ６の接続点を接続する。
そして、２入力のＯＲ回路の一方の端子に、コンパレータＣＯＭＰ１の出力端子を接続し、他方の端子にコンパレータＣＯＭＰ２の出力端子を接続する。そして、このＯＲ回路の出力端子をラッチ回路ＬＡＴＣＨの入力端子へ接続する。
これにより、コンパレータＣＯＭＰ１及びＣＯＭＰ２双方の出力端子からＬレベルの信号が出力された際、ラッチ回路ＬＡＴＣＨの出力がＬレベルにセットされ、半導体素子Ｑ１がオフ状態となる。
【００４３】
また、図１のドロッパ型レギュレータにおいては、ゲート端子及びソース端子間の電圧ＶｇｓをツェナーダイオードＺＤ１のツェナー電圧により制限しているが、他の電圧制限手段を用いることも可能である。
さらに、ツェナーダイオードＺＤ１を設けず電圧制限を行わずに、抵抗６をゲート端子及びソース端子間に設け、この抵抗Ｒ６の両端の電圧を測定することにより、ゲート端子−ソース端子間の電圧Ｖｇｓが、予め設定した電圧値を超えた場合、コンパレータＣＯＭＰ２がＨレベルを出力する構成とすることも可能である。
【００４４】
また、図１に示す本発明の第１の実施形態は、過負荷状態における検出電圧を大きな数値として検出することが可能なため、図１に示すコンパレータＣＯＭＰ１の代わりに、さらに安価なバイポーラトランジスタのベース端子ーエミッタ端子間を接続し、トランジスタのオン／オフ状態により、電圧Ｖｄｓの検出を行う構成とすることも可能である。
本実施形態においては半導体素子Ｑ１のゲート電圧を制限しているため、過負荷時に増加する負荷電流により、大きな電圧を容易に、半導体素子Ｑ１のドレイン−ソース間に発生させることができる。このため、バイポーラトランジスタのベース−エミッタ間のスレッシュホールド電圧は、０．６〜０．７Ｖであるが、過負荷時に用いることができる。
【００４５】
また、これに対し、過負荷状態でない定常時のに発生する電圧は極めて小さく（オン状態におけるインピーダンスが低く）、低損失な過負荷保護回路を構成できる利点がある。
本発明の第１及び第２の実施形態においては、半導体素子Ｑ１としてｎチャネル型のＭＯＳ−ＦＥＴを用いたため、ゲート端子に印加するバイアス電圧を制限する例を示した。
一方、半導体素子Ｑ１として、ｎｐｎ型のバイポーラトランジスタを用いることも可能であり、この場合、バイポーラトランジスタのベースに供給するベース電流を、ＭＯＳ−ＦＥＴと同様の回路により制限することにより同様の効果が得られる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１及び第２の実施形態によるドロッパ型レギュレータの構成回路例を示す概念図である。
【図２】ＭＯＳ−ＦＥＴのＶｄｓ，Ｉｄ及びＶｇｓの特性を示すグラフである。
【図３】本発明の第３の実施形態によるドロッパ型レギュレータの構成回路例を示す概念図である。
【図４】図３に示す変換器６００の入力電圧と出力電圧との対応関係を示すグラフである。
【図５】従来のドロッパ型レギュレータの構成回路を示す概念図である。
【符号の説明】
【００４７】
１００…直流電源
２００，３００…基準電源
５００…アナログスイッチ
Ｃ１，Ｃ２…コンデンサ
ＣＯＭＰ１，ＣＯＭＰ２…コンパレータ
ＬＡＴＣＨ…ラッチ回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ６…抵抗
Ｒ５…電流検出抵抗
Ｑ１…半導体装置
Ｔｏｕｔ…出力端子
Ｚ１…シャントレギュレータ
ＺＤ１…ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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