(57)【要約】【課題】外部コントローラが不良ブロック管理を確実に行えるようにした半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うための、不良ブロックについて不良ブロックフラグがセットされるフラグラッチを有するロウデコーダと、前記メモリセルアレイの選択メモリセルのデータを読み出すセンスアンプ回路と、前記センスアンプ回路の読み出しデータを出力するための、前記不良ブロックフラグに従って出力データの論理レベルを固定する出力データ固定回路を有する出力回路とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うための、不良ブロックについて不良ブロックフラグがセットされるフラグラッチを有するロウデコーダと、
前記メモリセルアレイの選択メモリセルのデータを読み出すセンスアンプ回路と、
前記センスアンプ回路の読み出しデータを出力するための、前記不良ブロックフラグに従って出力データの論理レベルを固定する出力データ固定回路を有する出力回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、所定の読み出し条件下で前記センスアンプ回路の読み出しデータを反転して出力する必要がある多値データ記憶を行う
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは、所定の読み出し条件下で前記センスアンプ回路の読み出しデータを反転して出力する必要がある多値データ記憶を行うものであり、
前記メモリセルアレイの１ページ分のメモリセルのデータが同時に読み出されかつ、１ページ内の特定番地が、外部コントローラがブロックの良否判定を行うための管理領域として設定されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
読み出し及び書き込み制御を行うための内部コントローラを有し、
前記内部コントローラは、前記ロウデコーダが保持する不良ブロックフラグを検知しその不良ブロックフラグに基づいて、前記管理領域のデータが正常ブロックと不良ブロックとで常に逆論理データとして出力されるように、前記出力データ固定回路の活性、非活性を制御する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記出力回路は、所定の読み出し条件下での前記センスアンプ回路の読み出しデータを反転して出力するためのデータ反転回路を有する
ことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性メモリセルを用いたＥＥＰＲＯＭフラッシュメモリにおける不良ブロック管理手法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易であるという特徴を有する。近年は、１セルが２ビット以上を記憶する多値記憶技術の採用により、更なる大容量化を図ったＮＡＮＤフラッシュメモリが開発されている。
【０００３】
２値記憶方式のＮＡＮＤ型フラッシュメモリでは、例えば負しきい値の消去状態をデータ“１”、正しきい値の書き込み状態をデータ“０”とする。従って読み出し時は、選択ワード線に読み出し電圧を印加したときの選択セルがオフの状態をデータ“０”、オンの状態をデータ“１”と判定する。
【０００４】
４値記憶方式の場合にも、上位ページ、下位ページ共にこの原則を通すデータビット割り付けを行うことができる。例えば、上位ページｘと下位ページｙで表される４値データ“ｘｙ”について、セルのしきい値の低い方から順に、“１１”，“１０”，“０１”，“００”と割り付ける方式がある。このとき、下位ページ読み出し、上位ページ読み出し共に、選択セルがオンの状態をデータ“１”、オフの状態をデータ“０”とすることができる。
【０００５】
これに対して例えば、セルのしきい値電圧の低い方から順に、“１１”，“１０”，“００”，“０１”というビット割り付けを行う４値記憶方式もある（例えば、特許文献１参照）。この場合には、上位ページが“１”のときの下位ページ読み出しでは、選択セルがオフの状態を“０”と読み、上位ページが“０”のときの下位ページ読み出しでは、選択セルがオフの状態を“１”と読む必要がある。
【０００６】
センスアンプ回路は常に、選択セルのオフ状態とオン状態とを逆論理データとしてセンスするので、選択セルのオフ状態を場合によって“０”と“１”に読み分けるためには、出力回路にデータ反転回路を設ける必要がある。即ち上位ページが“１”のときの下位ページ読み出しでは、センスアンプデータをそのままチップ外部に出力し、上位ページが“０”のときの下位ページ読み出しではセンスアンプデータを反転して出力する、というデータ反転回路が必要になる。
【０００７】
一方、セルアレイの不良ブロックの管理法として、次のような方式が知られている。ブロック選択を行うロウデコーダに不良ブロックフラグをセットするフラグラッチを設けて、不良ブロックフラグがセットされたブロック内には、駆動電圧が転送されないようにする。また外部コントローラがブロックの良否を判断するために、同時に読み出し／書き込みされる１ページ内に不良ブロックの管理領域を設ける。管理領域のセルは、例えば読み出し電圧が印加された場合に常にオンとなる状態（消去状態）に保つ。
【０００８】
２値記憶の場合であれば、この様な管理領域を設定することにより、正常ブロックの１ページ読み出しデータがオール“０”である場合と、不良ブロックのために読み出しデータがオール“０”となる場合とを、外部メモリコントローラは識別することができる。前者は、管理領域データが“１”であり、後者ではそれが“０”であるからである。
【０００９】
しかし、前述したように出力回路でデータ反転を行う場合がある４値記憶方式においては、管理領域データを監視するのみでは、外部的にブロックの良否判定ができない場合が生じる。即ち、データ反転させる必要がある下位ページ読み出し時、不良ブロックについて管理領域を含めて全データ“０”が出力回路で反転されると、管理領域データが“１”（正常）となってしまう。
【特許文献１】特開２００１−９３２８８号公報参照
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、外部コントローラが不良ブロック管理を確実に行えるようにした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一態様による半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うための、不良ブロックについて不良ブロックフラグがセットされるフラグラッチを有するロウデコーダと、
前記メモリセルアレイの選択メモリセルのデータを読み出すセンスアンプ回路と、
前記センスアンプ回路の読み出しデータを出力するための、前記不良ブロックフラグに従って出力データの論理レベルを固定する出力データ固定回路を有する出力回路とを備える。
【発明の効果】
【００１２】
この発明によると、外部コントローラが不良ブロック管理を確実に行えるようにした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。
【００１５】
メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１６】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１７】
ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。
【００１８】
ロウデコーダ３は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねるセンスアンプＳＡのアレイを有する。このようなセンスアンプ回路２を用いて、読み出し及び書き込みはページ単位で行われる。センスアンプＳＡは、データ線との間でデータ授受を中継するためのデータキャッシュを含む。
【００１９】
図２では、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＳＡを共有する方式を用いている。隣接する二つのビット線ＢＬｅ，ＢＬｏは、ビット線選択ゲートにより選択的にセンスアンプＳＡに接続される。
【００２０】
センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ６及びデータバス１４を介して行われる。センスアンプ回路２には、カラム選択信号ＣＳＬｉにより制御されるカラムゲート回路が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、カラム制御によってセンスアンプ回路２と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。
【００２１】
入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“ＣＭＤ”は、チップ内部の状態制御回路（以下、内部コントローラという）１０でデコードされる。
【００２２】
内部コントローラ１０は、メモリチップの外に配置される外部メモリコントローラ（以下、単に外部コントローラという）２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。
【００２３】
具体的に、メモリチップと外部コントローラ２０とを搭載してメモリカード等が構成される。このメモリカードを使用するホストデバイスは、外部コントローラ２０を介してメモリチップに必要なコマンドを与えてその動作モードを設定し、読み出し及び書き込みを行うことになる。
【００２４】
内部電圧発生回路９は、内部コントローラ１０により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１２は、チップが書き込み、消去及び読み出し動作のレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。
【００２５】
データレジスタ８ａ，８ｂは、メモリの動作条件を規定する各種初期設定データを記憶する。具体的にデータレジスタ８ａは、初期設定データのうち不良カラムアドレスデータを保持する不良カラムアドレスレジスタである。データレジスタ８ｂは、内部電圧発生回路９が出力する各種内部電圧を調整するための電圧調整データをはじめとする各種パラメータデータを保持する。
【００２６】
これらのデータレジスタ８ａ，８ｂが記憶すべきデータは、メモリセルアレイ１の初期設定データ格納ブロック（ＲＯＭフューズブロック）に予め書かれている。電源を投入すると、パワーオン検出回路１１がこれを検出し、内部コントローラ１０はその検知出力信号を受けて、初期設定データ格納ブロックの初期設定データを読み出し、これをレジスタ８ａ，８ｂに転送してセットする初期化動作を自動的に行う。
【００２７】
アドレス一致検出回路７は、外部カラムアドレスと不良カラムアドレスレジスタ８ａが保持する不良カラムアドレスとの一致検出を行って、アドレス置換制御信号を出力する。これにより、不良カラムに代わって冗長カラムを選択するという制御が行われる。
【００２８】
図３は、ロウデコーダ３の構成を示している。ロウデコーダ３は、ブロック内のワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳに必要な駆動電圧を転送するための転送トランジスタアレイ３１を有し、ブロックを選択してこの転送トランジスタアレイ３１の共通ゲートＴＧを駆動するためのブロックデコーダ３３を有する。
【００２９】
ブロックデコーダ３３の出力は、レベルシフト回路３４を介して高電圧発生回路９から供給される高電圧Ｖｐｐを必要なレベルに設定されて転送トランジスタアレイ３１のゲートに与えられる。
【００３０】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳに動作モードに応じて必要とされる駆動電圧を生成する、ワード線ドライバＷＬ０ＤＲＶ−ＷＬ３１ＤＲＶ及び選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶを含むドライバ群３２は、全ブロックに共通に設けられる。これらのドライバ群３２の出力であるワード線及び選択ゲート線駆動電圧は、オンの転送トランジスタアレイ３１を介して選択ブロックに供給されることになる。
【００３１】
ブロックデコーダ３３には、不良ブロックフラグＢＢＦを保持するフラグデータラッチ３５が付属する。不良ブロックであることを示す、例えばＢＢＦ＝“１”がセットされているときは、当該ブロックがアクセスされてもブロックデコーダ３３は非活性を保ち、転送トランジスタアレイ３１をオフ、従ってそのブロックのワード線や選択ゲート線には駆動電圧が転送されないように制御される。
【００３２】
図４は、センスアンプ回路２の一つのセンスアンプＳＡの構成を示している。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬｅまたはＢＬｏに接続される。センスノードＮｓｅｎには、クランプ用トランジスタＱ１を介してビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続され、電荷保持用キャパシタＣが接続されている。
【００３３】
センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して第１のデータ記憶回路ＰＤＣに接続されている。このデータ記憶回路ＰＤＣは例えば、読み出しデータ及び書き込みデータを保持するデータラッチである。
【００３４】
センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して第２のデータ記憶回路ＳＤＣに接続されている。このデータ記憶回路ＳＤＣは、基本的に外部とのデータ授受を行うためのキャッシュ用データラッチであり、カラム選択信号ＣＳＬにより制御されるカラムゲートを介して、データ線ＤＱ，／ＤＱに接続される。
【００３５】
データ記憶回路ＰＤＣに保持される書き込みデータを、各書き込みサイクルでベリファイ読み出し結果に従って書き換えるために、もう一つのデータ記憶回路ＴＤＣが設けられている。即ちデータ記憶回路ＰＤＣに保持された書き込みデータは、各書き込みサイクルで転送トランジスタＱ５を介してデータ記憶回路ＴＤＣに一時的に保持される。そして、このデータ記憶回路ＴＤＣのデータとベリファイ読み出しデータとの論理により、次の書き込みデータを決定して、データ記憶回路ＰＤＣに書き戻す、という制御が行われる。
【００３６】
多値記憶、例えば４値記憶方式では、２ページの書き込みが必要であり、例えば下位ページ書き込みのために上位ページデータを参照し、或いは上位ページデータ書き込みに下位ページデータを参照する、ということが必要になる。具体的に下位ページを参照して上位ページデータを書く必要があるとする。
【００３７】
この場合には、例えば第1のデータ記憶回路ＰＤＣに書き込むべき上位ページデータを保持し、下位ページが既にセルアレイに書かれている場合にはこれを読み出して第２のデータ記憶回路ＳＤＣに保持する。そしてその下位ページデータを参照しながら、上位ページの書き込みベリファイ制御を行う。
【００３８】
図５は、入出力バッファ６内の出力回路６０の構成例を、一つの入出力ピンＩＯｉについて示している。出力回路６０は、相補的にオン駆動されるＰＭＯＳ出力トランジスタＰ１とＮＭＯＳ出力トランジスタＮ１を有する。これらの出力トランジスタを駆動するための出力ゲート６１は、転送されたデータによりＰＭＯＳトランジスタＰ１を駆動するＮＡＮＤゲートＧ１とＮＭＯＳトランジスタＮ１を駆動するＮＯＲゲートＧ２を有する。この出力ゲート６１は、データ出力時、出力イネーブル信号ＥＮＢ＝“Ｌ”により活性化される。
【００３９】
ここでは、読み出しデータを一定の読み出し条件下で反転して出力する必要がある場合を想定している。そのため出力回路６０には、データ反転回路６２が設けられている。即ち出力データ転送路に、転送用ＰＭＯＳトランジスタＰ２の経路と、転送用ＰＭＯＳトランジスタＰ３とインバータＩＮＶ１が直列接続された経路とが併設されている。
【００４０】
転送用ＰＭＯＳトランジスタＰ２，Ｐ３は、信号ＯＡにより相補的にオンオフされるように構成されている。即ちＯＡ＝“Ｌ”の場合は、データ反転がなく、ＯＡ＝“Ｈ”の場合は、データが反転されて出力されることになる。
【００４１】
更に出力回路６０には、不良ブロックについて出力データの論理レベルを“Ｈ”レベルに固定するためにＰＭＯＳトランジスタＰ４からなる出力レベル固定回路６３が設けられている。具体的にソースにＶｄｄが与えられ、ゲートに信号ＯＢが与えられるＰＭＯＳトランジスタＰ４のドレインが、ＮＡＮＤゲートＧ１及びＮＯＲゲートＧ２の共通のデータ入力ノードに接続されている。
【００４２】
信号ＯＢは、内部コントローラ１０がロウデコーダ３の不良ブロックフラグラッチを検知して得られる制御信号であり、ＢＢＦ＝“１”（不良）の場合にＯＢ＝“Ｌ”となる。これにより、不良ブロックについては出力ゲート６１のＮＡＮＤゲートＧ１及びＮＯＲゲートＧ２ともに、入力が強制的に“Ｈ”（＝Ｖｄｄ）に固定され、従って入出力端子ＩＯｉには“Ｈ”が出力されることになる。
【００４３】
図６は、この実施の形態での１ページのカラム構成例を示している。ここで、１ページとは、同時に読み出し或いは書き込みされるセルの集合をいう。具体的にいえば、一つのワード線と全偶数番ビット線により選択されるセルの集合、或いは一つのワード線と全奇数番ビット線により選択されるセルの集合が１ページとなる。
【００４４】
図６に示すように、１ページは例えば、２×１０２４Ｂｙｔｅのメインカラム領域、各メインカラム領域のデータ訂正に供される２×３２ＢｙｔｅのＥＣＣ領域、不良カラム置換に用いられる２×８Ｂｙｔｅの冗長カラム領域等を有する。更に１ページ内の特定番地には、ブロックの良否を示す少なくとも１ビットの管理領域が設定されている。この管理領域は、外部コントローラ２０がこれに基づいてブロックの良否判定を行うためのものである。
【００４５】
管理領域対応のセルは、常にしきい値が負の消去状態に保たれるものとする。即ち、選択ワード線に読み出し電圧が与えられた選択セルのオン状態をデータ“１”、オフ状態をデータ“０”と定義した場合、管理領域対応のセルは、常に“１”として読まれるものとする。但し、不良ブロックについては、前述のロウデコーダ構成から明らかなように、ワード線に駆動電圧が転送されないため、選択セルはオフ状態となり、従って“０”データとして読まれる。
【００４６】
外部コントローラ２０は、基本的にこの管理領域データに基づいて、ブロックの良否判断を行う。但し、出力回路でデータ反転をさせる場合があり、管理領域データを含めて全データが反転されると、外部コントローラ２０は、ブロックの良否判断ができなくなるおそれがある。
【００４７】
この点を考慮して、この実施の形態では、図５で説明したように出力回路６０内に、不良ブロックの読み出しデータを強制的に“Ｈ”レベル（＝“０”データ）に固定して出力するためのデータ固定回路６３が構成されている。その詳細な動作は、後に説明する。
【００４８】
この実施の形態のフラッシュメモリは、ある条件下で読み出しデータを反転させて出力する必要があるケースを対象としている。具体的に図７は、その様な一例の４値データ記憶方式のデータしきい値分布とデータビット割り付けを示している。
【００４９】
しきい値電圧が負のデータ状態Ｅが消去状態である。この消去状態Ｅから、しきい値電圧が正で順次高くなるデータ状態Ａ，Ｂ及びＣが書かれる。例えば、４値データを第１ページデータｙと、第２ページデータｘで表される“ｘｙ”として、データ状態Ｅ，Ａ，Ｂ，Ｃにそれぞれ、“１１”，“１０”，“００”，“０１”なるデータビットが割り付けられる。
【００５０】
データ書き込みに先立って、ブロック単位でデータ消去がなされる。データ消去は、選択ブロックの全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを印加して行われる。これにより、選択ブロックの全セルで浮遊ゲートの電子がチャネルに放出されて、しきい値が負の消去状態Ｅが得られる。
【００５１】
データ書き込みは、ページ単位で行われる。図７のデータビット割り付けの場合は、まずデータ状態Ｅのセルを選択的にデータ状態Ａまでしきい値を上昇させる第１ページ書き込みを行う。次いで、データ状態Ｅ，Ａのセルをそれぞれ選択的にデータ状態Ｃ，Ｂまでしきい値を上昇される第２ページ書き込みを行う。
【００５２】
即ち第２ページ書き込みは、第１ページデータが“１”のデータ状態Ｅのセルについて選択的にデータ状態Ｃまでしきい値を上昇させる書き込みと、第１ページデータが“０”のデータ状態Ａのセルについて選択的にデータ状態Ｂまでしきい値上昇させる書き込みとを同時に行う。
【００５３】
第１ページ書き込みでデータ状態Ａのしきい値分布下限値を決定するのは、ベリファイ読み出し時に選択ワード線に与えられるベリファイ電圧ＡＶである。第２ページ書き込みでは、データ状態Ｂ，Ｃをそれぞれ確認するためのベリファイ読み出しが必要である。それぞれのデータ状態しきい値分布の下限値を決定するのが、ベリファイ電圧ＢＶ及びＣＶである。
【００５４】
図８は、第１ページ書き込みのシーケンスを示している。書き込むべき下位ページデータをロードし（ステップＳ１）、書き込み（ステップＳ２）とベリファイ読み出し（ステップＳ３）とを、全書き込みデータの書き込み完了が判定されるまで（ステップＳ４）繰り返す。
【００５５】
書き込みステップＳ２は、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加し、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを印加して、書き込みデータに応じて浮遊ゲートに電子を注入させるという動作として行われる。具体的には書き込み電圧印加に先立って、書き込みデータに応じて、選択セルのチャネルを０Ｖ（“０”書き込みの場合）または、Ｖｄｄ或いはこれに近いフローティング状態（“１”書き込み即ち書き込み禁止）に設定する。
【００５６】
この状態で書き込み電圧Ｖｐｇｍが印加されると、“０”書き込みセルでは、浮遊ゲートに電子が注入され、“１”書き込みセルでは容量結合によってチャネルが昇圧されて電子注入が生じない。
【００５７】
ベリファイ読み出しステップＳ３では、選択ワード線には図７に示したベリファイ電圧ＡＶを、非選択ワード線には読み出しパス電圧Ｖｒｅａｄを与えた読み出しを行う。ベリファイ読み出しでは、例えば１ページの書き込みデータを保持したデータ記憶回路ＰＤＣが全ての“０”書き込みが完了したときにオール“１”状態になるように、データが制御される。このオール“１”状態を検出することで書き込み完了が判定される。
【００５８】
図９は、第２ページの書き込みシーケンスを示している。第２ページ書き込みでは前述のように第１ページデータを参照する必要がある。そのため、書き込むべき第２ページデータをセンスアンプＳＡのデータ記憶回路ＰＤＣにロードすると共に（ステップＳ１１）、既に書かれている第１ページデータをセルアレイから読み出してデータ記憶回路ＳＤＣに保持する（ステップＳ１２）。
【００５９】
その後、基本的に第１ページ書き込みと同様に、書き込みステップＳ１３と、ベリファイ読み出しステップＳ１４，Ｓ１５とを、書き込み完了判定ステップＳ１６で書き込み完了が判定されるまで繰り返す。
【００６０】
ベリファイ読み出しは、データ状態Ｂを確認するためのベリファイ電圧ＢＶを用いたステップＳ１４と、データ状態Ｃを確認するためのベリファイ電圧ＣＶを用いたステップＳ１５とを必要とする。データ状態Ｂ，Ｃを確認するベリファイ読み出しステップＳ１４，Ｓ１５では、それぞれ第１ページデータが“０”，“１”のセルに対してベリファイ動作が行われるように、第１ページデータが参照される。
【００６１】
次に通常のデータ読み出し動作を説明する。まず第２ページデータ読み出しは、選択ワード線にデータ状態Ａ，Ｂのしきい値分布の間に設定された読み出し電圧ＢＲを与え、非選択ワード線に読み出しパス電圧Ｖｒｅａｄを与えて、選択セルがオンするか否かを判定する。具体的には、ビット線を所定電位にプリチャージした後、これを上の読み出しバイアス条件で一定時間放電させ、その放電後のビット線電位の検出することにより、データを読み出す。
【００６２】
第１ページデータ読み出しは、第２ページデータが“１”であるデータ状態ＥとＡとを識別する第１読み出しステップと、第２ページデータが“０”であるデータ状態ＢとＣとの間を識別する第２読み出しステップとを要する。
【００６３】
第１読み出しステップでは、データ状態Ｅ，Ａのしきい値分布の間に設定された読み出し電圧ＡＲを用いて、選択セルのオンオフを検出する。第２読み出しステップでは、データ状態Ｂ，Ｃのしきい値分布の間に設定された読み出し電圧ＣＲを用いて、選択セルのオンオフを検出する。
【００６４】
以上の読み出し動作において、図７のデータビット割り付け法においては、第２ページ読み出しと第１ページ読み出しの第１読み出しステップとは、選択セルがオフの状態を“０”として読み出すのに対し、第１ページ読み出しの第２読み出しステップでは、選択セルがオフの状態を“１”として読み出すことが必要である。
【００６５】
言い換えれば、センスアンプＳＡが“Ｈ”，“Ｌ”レベルとしてセンスするデータを、読み出しステップによっては出力する際にそのレベルを反転させないと、外部的には正しいデータにならない。
【００６６】
そのために、図５で説明したように、出力回路６０内にはデータ反転回路６２が用意されている。即ち、第１ページ読み出しのうち、読み出し電圧ＣＲを用いた第２読み出しステップでは、センスアンプの読み出しデータを外部に出力する際にデータ反転させる。
【００６７】
具体的に図１０は、図５におけるデータ反転回路６２を制御する信号ＯＡの各読み出しステップでの状態を示している。図示のように、読み出し電圧ＣＲを用いる第１ページ読み出しの場合に、信号ＯＡを“Ｈ”としてデータ反転回路６２を活性化する。より具体的にいえば、信号ＯＡを“Ｈ”にするのは、データレベルＣ又はＢが判定されたセルについてであり、データレベルＥが書かれている管理領域対応セルについては、ＯＡ＝“Ｌ”としてデータ反転させない。それ以外の読み出しステップでは、ＯＡ＝“Ｌ”とする。これにより、外部コントローラは、正しいデータを読むことができる。
【００６８】
一方この実施の形態では、不良ブロックがアクセスされた場合に、内部コントローラ１０はこれを検知して、強制的に出力データを“０”固定するという制御を行う。これにより、外部コントローラ２０にとって管理領域データによるブロックの良否判定に混乱が生じないようにすることができる。この点を以下に具体的に説明する。
【００６９】
図１１は、この実施の形態での読み出し動作フローである。センスアンプ回路等を初期化し（ステップＳ２１）、その後まず不良ブロック検知動作を行う（ステップＳ２２）。前述のように、ロウデコーダ３が不良ブロックフラグＢＢＦを持つので、内部コントローラ１０はこれに基づいて、選択ブロックが不良であるか否かを判定することができる（ステップＳ２３）。
【００７０】
読み出しアドレスが不良でなければ、セルアレイからの読み出しを行い（ステップＳ２４）、その後センスアンプ回路の１ページの読み出しデータを例えばカラム単位で転送出力する（ステップＳ２５）。
【００７１】
読み出しアドレスが不良の場合には、内部コントローラ１０は、出力回路６０に信号ＯＢ＝“Ｌ”を送り、出力データを“Ｈ”レベル（＝“０”）の固定状態にする（ステップＳ２６）。不良ブロックではワード線等の駆動電圧は供給されないが、この後正常ブロックの場合と同様の読み出しステップＳ２５とデータ転送出力動作ステップＳ２６が実行されるものとする。この場合センスアンプ回路はオール“０”状態となり、そのセンスアンプ回路データが、転送出力時に反転されるか否かにかかわらず、ステップＳ２６で出力回路６０の出力固定回路６３が活性化されて、全出力データが“０”固定とされる。
【００７２】
図１２は、読み出し電圧ＣＲを用いた第１ページ読み出しでのデータ遷移を、正常ブロックの場合と不良ブロックの場合について示している。センスアンプ回路の読み出しデータは、正常ブロックでは管理領域データが“１”であり、不良ブロックでは管理領域データを含めて全カラムデータが“０”である。
【００７３】
この第１ページ読み出しの場合、レベルＥである管理領域データは反転されず、レベルＣ又はＢと判定されるセルについて、出力データが出力回路６０でデータ反転される。即ち正常ブロックでは、図５に示すデータ反転回路６２は、管理領域対応が非活性を保ち、それ以外が活性化される。不良ブロックは、全てレベルＣと判定されるため、図１２に示すように、管理領域データを含めて全て“１”データに反転される。
【００７４】
しかし不良ブロックについては、出力固定回路６３により出力データが“０”固定される。従って最終出力について、管理領域データに着目したとき、正常ブロックでは“１”、不良ブロックでは“０”となる。外部コントローラ２０は、この管理領域データによりブロックの良否判定ができる。
【００７５】
図１１に破線で示すように、不良ブロックであると判定された場合には、通常の読み出しステップ及び転送出力ステップをスキップして、出力データを“０”固定して読み出し動作を終了してもよい。この場合にも最終的に、管理領域データは、正常ブロックで“１”、不良ブロックで“０”となり、外部コントローラ２０によるブロック良否判定は可能である。
【００７６】
図１３は、読み出し電圧ＢＲを用いた第２ページ読み出しの場合と読み出し電圧ＡＲを用いた第１ページ読み出しの場合のデータ遷移を示している。これらの場合、出力回路でデータ反転動作は行われない。不良ブロックについては、センスアンプ回路データはオール“０”ではあるが、信号ＯＢ＝“Ｌ”により出力データを強制的に“０”固定する制御が行われる。
【００７７】
従って最終出力について、管理領域データに着目すると、やはり正常ブロックでは“１”、不良ブロックでは“０”であり、外部コントローラ２０は、この管理領域データによりブロックの良否判定ができる。
【００７８】
上記実施の形態では、出力データを選択的に反転させる必要がある例として、図７に示したビット割り付けの４値データ記憶方式を説明したが、これ以外にも出力データを選択的に反転させる必要がある多値記憶方式に同様のこの発明を適用することが可能である。特に８値記憶、１６値記憶等を実現するには、出力データの選択的反転を必要とする場合が多くなり、この発明は有用となる。
【図面の簡単な説明】
【００７９】
【図１】一実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリのロウデコーダの構成を示す図である。
【図４】同フラッシュメモリのセンスアンプの構成を示す図である。
【図５】同フラッシュメモリの出力回路の構成を示す図である。
【図６】同フラッシュメモリの１ページのカラム構成例を示す図である。
【図７】同フラッシュメモリの４値データのしきい値分布とデータビット割り付けを示す図である。
【図８】同フラッシュメモリの第１ページ書き込みのシーケンスを示す図である。
【図９】同じく第２ページ書き込みのシーケンスを示す図である。
【図１０】同フラッシュメモリの出力回路のレベル反転回路の動作モードを示す図である。
【図１１】同フラッシュメモリの読み出し動作フローを示す図である。
【図１２】読み出し電圧ＣＲを用いた第１ページ読み出し動作のデータ遷移を示す図である。
【図１３】読み出し電圧ＢＲを用いた第１ページ読み出し及び読み出し電圧ＡＲを用い第２ページ読み出し動作のデータ遷移を示す図である。
【符号の説明】
【００８０】
１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ、４…カラムデコーダ、５…アドレスレジスタ、６…入出力バッファ、７…アドレス一致検出回路、８ａ…不良アドレスレジスタ、８ｂ…パラメータレジスタ、９…内部電圧発生回路、１０…状態制御回路（内部コントローラ）、１１…パワーオン検出回路、１２…ステータスレジスタ、１４…データバス、２０…外部メモリコントローラ、３１…転送トランジスタアレイ、３２…ドライバ群、３３…ブロックデコーダ、３４…レベルシフト回路、３５…不良ブロックフラグラッチ、６０…出力回路、６１…出力ゲート、６２…データ反転回路、６３…データレベル固定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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