(57)【要約】【課題】ペアトランジスタのレイアウト面積を縮小し、センスアンプ全体を小型化する。【解決手段】半導体装置１０は、半導体基板上に設けられた第１及び第２の活性領域１０１Ａ、１０１Ｂと、第１及び第２の活性領域１０１Ａ、１０１Ｂ内にそれぞれ設けられた複数のトランジスタＴｒ１、Ｔｒ２、・・・と、列方向に延びる複数のビット線対ＢＬｎＴ、ＢＬｎＢ（但し、ｎは正の整数）とを備えている。ペアトランジスタを構成する第１のトランジスタＴｒ１と第２のトランジスタＴｒ２の行方向の位置は一致しておらず、Ｔｒ１のリングゲート１１とＴｒ２のリングゲート１１は互い斜め方向の位置関係となっている。これにより、列方向のマージン及びリングゲート１１のオーバーラップ幅だけペアトランジスタのレイアウト面積を狭めることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタからなり、一方のトランジスタのドレインが他方のトランジスタのゲートに接続された関係を相互に有するペアトランジスタが行方向に繰り返し配列された半導体装置であって、
前記第１のトランジスタの前記ゲートと前記第２のトランジスタの前記ゲートが行方向にずれており、互いが斜め方向の位置関係にあることを特徴とする半導体装置。
【請求項２】
前記ペアトランジスタの前記ゲートは、列方向に対して互いに重なる部分を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ペアトランジスタのゲート間の最短距離が最小加工寸法に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
行方向に隣接する前記ペアトランジスタが列方向の軸に対して線対称な関係にあることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ペアトランジスタがＭＯＳトランジスタであって、そのゲートがリング状であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ペアトランジスタがＭＯＳトランジスタトランジスタであって、そのゲートがＵ字状であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
列方向に延びる一対のビット線を備え、
前記一方のトランジスタの前記ドレインは、前記一対のビット線の一方を介して、前記他方のトランジスタの前記ゲートに接続されており、前記他方のトランジスタの前記ドレインは、前記一対のビット線の他方を介して、前記一方のトランジスタの前記ゲートに接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ペアトランジスタは、行方向に延びる帯状の活性領域内に設けられていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ペアトランジスタが行方向に繰り返し配列されたペアトランジスタ群が、列方向に対して多段に設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ペアトランジスタが行方向に繰り返し配列された第１のペアトランジスタ群と、
前記第１のペアトランジスタ群に対して列方向に隣接配置された第２のペアトランジスタ群とを備え、
前記第１のペアトランジスタ群のパターンと、前記第２のペアトランジスタ群のパターンは、行方向にトランジスタ略１個分ずれた位置関係にあることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
列方向に延在する第１のビット線対と、行方向に延在する第１の活性領域と、前記第１の活性領域内に形成され、前記第１のビット線対の電位差を増幅する第１及び第２のトランジスタとを備え、
前記第１及び第２のトランジスタのゲート電極は、いずれも湾曲部を有し、且つ、少なくとも前記列方向において互いに重なる部分を有していることを特徴とする半導体装置。
【請求項１２】
前記第１のビット線対に対して前記行方向に隣接して設けられた第２のビット線対と、前記第１の活性領域に対して前記列方向に隣接して設けられた第２の活性領域と、前記第２の活性領域内に形成され、前記第２のビット線対の電位差を増幅する第３及び第４のトランジスタとをさらに備え、
前記第３及び第４のトランジスタのゲート電極は、いずれも湾曲部を有し、且つ、少なくとも前記列方向において互いに重なる部分を有していることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプを構成するペアトランジスタのレイアウトに関するものである。
【背景技術】
【０００２】
ＤＲＡＭにおけるデータの読み出しにはセンスアンプが用いられる。センスアンプは、一対のビット線間の微少電位差を検知し、増幅する機能を有している。
【０００３】
図６は、センスアンプの基本的な構成を示す回路図である。
【０００４】
図６に示すように、センスアンプは、一対のＰチャネルＭＯＳトランジスタＴｒ１、Ｔｒ２と、一対のＮチャネルＭＯＳトランジスタＴｒ３、Ｔｒ４とを備えている。つまり、Ｔｒ１とＴｒ２とで一組のペアトランジスタが構成されており、Ｔｒ３とＴｒ４とで一組のペアトランジスタが構成されている。一対のビット線ＢＬＴ、ＢＬＢのうちビット線ＢＬＴが高電位であるとすると、ビット線ＢＬＴはトランジスタＴｒ４をオンにし、ビット線ＢＬＢの電位を低下させる。これによりトランジスタＴｒ１のオン電流が増大するため、ビット線ＢＬＴの電位は上昇する。なお、ＢＬＴ、ＢＬＢの電位関係が逆の場合には逆の動作となる。以上の動作により、一対のビット線ＢＬＴ、ＢＬＢ間の微少電位差の増幅が行われる。
【０００５】
このように、センスアンプは全てのビット線対に対して必要とされることから、センスアンプのサイズがチップ全体のサイズに与える影響は大きい。つまり、センスアンプは特に小型化が要求される回路の一つである。また、センスアンプはビット線間の微少電位差を検知し、増幅する機能を担うが、微少電位差は、メモリセルに保持される電荷分に相当し、極めて小さいことから、これを正しく増幅するためには、一対のビット線に対して抵抗や容量の面でバランスの取れた設計をすることが必要とされる。仮にこれが満たされない場合には、データの反転等、ＤＲＡＭにとって決定的な不具合が生じてしまうことから、センスアンプの設計においてビット線間のバランスは非常に重要視されるべき事項である。
【０００６】
センスアンプ内のペアトランジスタのレイアウトについては、特許文献１に示されている。以下、特許文献１に示された従来のセンスアンプのレイアウトについて簡単に説明する。
【０００７】
図７は、従来のセンスアンプのレイアウトの一例を示す略平面図である。
【０００８】
図７に示すように、このセンスアンプ４０は、活性領域１０１内に２つのトランジスタＴｒの組み合わせからなるペアトランジスタＰＴを複数備え、これらが等ピッチで配列された複数のビット線に合わせて配置されている。具体的には、トランジスタＴｒ１とＴｒ２で第１のペアトランジスタＰＴ１が構成され、トランジスタＴｒ３とＴｒ４で第２のペアトランジスタＰＴ２が構成され、トランジスタＴｒ５とＴｒ６で第３のペアトランジスタＰＴ３が構成され、トランジスタＴｒ７とＴｒ８で第４のペアトランジスタＰＴ４が構成されている。そして、このような活性領域１０１は、ＰチャネルＭＯＳトランジスタ用及びＮチャネルＭＯＳトランジスタ用にそれぞれ設けられる（特許文献１の図８参照）。
【０００９】
しかしながら、半導体技術の進歩により、メモリセルサイズは縮小を続けており、メモリセルサイズにより定まるビット線の間隔も狭まり続けている。このため、ペアトランジスタを配置するピッチもこれに合わせて縮小することが要求されている。しかし、トランジスタを形成するには、ゲート部、ソース／ドレインを形成する不純物拡散層や、そこに電位を供給するコンタクト等が必要であることから、従来のセンスアンプのレイアウトでは、縮小するビット線のピッチに合わせてペアトランジスタの配置ピッチを縮小することが困難となってきている。つまり、ペアトランジスタの配列方向（図面横方向）は、ペアトランジスタのゲート、ソース、及びドレインによって占められており、素子として機能するために必要なサイズ及び間隔は、限界状態にあるといえる。逆に、設計上、これを超えて間隔を詰めた場合には、異接点でのショートを招き、幅やサイズを小さくすれば同様に配線の断線、コンタクトの不通を生じるおそれがある。そこで、図８に改良されたレイアウトを示す。
【００１０】
図８は、従来のセンスアンプのレイアウトの他の例を示す略平面図である。
【００１１】
図８に示すように、このセンスアンプ５０は、図７と同じ回路であり、トランジスタＴｒ１〜Ｔｒ８までの４組のペアトランジスタを配列したものである。トランジスタＴｒ１とＴｒ２、Ｔｒ３とＴｒ４、Ｔｒ５とＴｒ６、Ｔｒ７とＴｒ８がそれぞれペアトランジスタを構成しており、ビット線ＢＬ１Ｔ、ＢＬ１Ｂ、ビット線ＢＬ２Ｔ、ＢＬ２Ｂ、・・・がそれぞれ一対のビット線を構成している。トランジスタＴｒ１〜Ｔｒ８までの４組のペアトランジスタのうち、Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６を一列目の活性領域１０１Ａに配置し、Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８を二列目の活性領域１０１Ｂに配置し、一列目の活性領域１０１Ａに配置したトランジスタの横方向における位置と、二列目の活性領域１０１Ｂに配置したトランジスタの横方向における位置を半ピッチずらしている。これによれば、物理的限界に至っていた横方向の配線幅、間隔等が緩和され、ビット線のピッチが縮小されたペアトランジスタを構成することができる（特許文献１の図９参照）。
【特許文献１】特開２００５−３４７５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図８に示した従来のペアトランジスタのレイアウトにおいては、横方向（行方向）のサイズがビット線により定まる一方、ペアトランジスタを列方向に２段積む構成をとることから、ペアトランジスタの縦方向のサイズが大きくなるという不都合が生じる。
【００１３】
したがって、本発明の目的は、ペアトランジスタのレイアウト面積が縮小され、センスアンプ全体が小型化された半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の上記目的は、第１及び第２のトランジスタからなり、一方のトランジスタのドレインが他方のトランジスタのゲートに接続された関係を相互に有するペアトランジスタが行方向に繰り返し配列された半導体装置であって、前記第１のトランジスタの前記ゲートと前記第２のトランジスタの前記ゲートが行方向にずれており、互いが斜め方向の位置関係にあることを特徴とする半導体装置によって達成される。
【００１５】
本発明において、ペアトランジスタのゲートは、列方向に対して互いに重なる部分を有することが好ましい。また、ペアトランジスタのゲート間の最短距離が最小加工寸法に設定されていることが好ましい。
【発明の効果】
【００１６】
このように、本発明によれば、ペアトランジスタの列方向のレイアウトサイズが縮小され、センスアンプが小型化された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態に係る半導体装置の平面レイアウトを示す略平面図であり、ＤＲＡＭのセンスアンプ内のペアトランジスタについて詳細に示すものである。また、図２は、図１に示した半導体装置１０の回路図である。なお、本実施形態においては、ＮＭＯＳトランジスタのみを例に挙げているが、ＰＭＯＳトランジスタも同様の構造となるため、その詳細な説明は省略する。
【００１９】
図１に示すように、この半導体装置１０は、半導体基板上に設けられた第１及び第２の活性領域１０１Ａ、１０１Ｂと、第１及び第２の活性領域１０１Ａ、１０１Ｂ内にそれぞれ設けられた複数のＮＭＯＳトランジスタＴｒ１、Ｔｒ２、・・・と、列方向に延びる複数のビット線対ＢＬｎＴ、ＢＬｎＢ（但し、ｎは正の整数）とを備えている。
【００２０】
本実施形態においては、８本のビット線（４組のビット線対）ＢＬ１Ｔ〜ＢＬ４Ｔ、ＢＬ１Ｂ〜ＢＬ４Ｂが示されているが、実際にはさらに多くのビット線が存在していることは言うまでもない。センスアンプ内には、各ビット線に対応してトランジスタが設けられることから、同図においては８つのトランジスタＴｒ１〜Ｔｒ８が示されている。このうち、第１の活性領域１０１Ａ内には４つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６（以下、単にトランジスタという）が、第２の活性領域１０１Ｂ内には４つのトランジスタＴｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８がそれぞれ設けられている。そして、同一の活性領域内において斜め方向に隣接する２つのトランジスタがペアトランジスタを構成している。具体的には、トランジスタＴｒ１とＴｒ２が第１のペアトランジスタＰＴ１を、トランジスタＴｒ３とＴｒ４が第２のペアトランジスタＰＴ２を、トランジスタＴｒ５とＴｒ６が第３のペアトランジスタＰＴ３を、トランジスタＴｒ７とＴｒ８が第４のペアトランジスタＰＴ４をそれぞれ構成している。
【００２１】
こうして、本実施形態の半導体装置１０では、一つの活性領域内においてペアトランジスタＰＴが行方向に繰り返し配列され、ペアトランジスタ群が構成されている。ここで、行方向に隣接する２つのペアトランジスタＰＴ１、ＰＴ３について着目すると、第１のペアトランジスタＰＴ１と第３のペアトランジスタＰＴ３は左右対称（列方向の軸に対して線対称）な関係となっており、このようなペアトランジスタのパターンが行方向に繰り返し形成されている。したがって、一対のビット線に対して抵抗や容量の面でバランスの取れたペアトランジスタのレイアウトを実現することができる。
【００２２】
さらに、このようなペアトランジスタ群を有する２つの活性領域１０１Ａ、１０１Ｂが列方向に所定間隔を隔てて設けられ、ペアトランジスタ群が２段構成となっていることにより、配線やコンタクトに対して余裕のあるレイアウトが実現されている。ここで、活性領域１０１Ａ内のペアトランジスタ群のパターンレイアウトと、活性領域１０１Ｂ内のペアトランジスタ群のパターンレイアウトについて比較すると、活性領域１０１Ｂ内のペアトランジスタ群のパターンは、活性領域１０１Ａ内のペアトランジスタ群のパターンを行方向（ここでは左方向）にトランジスタ１個分ずらしたものとほぼ等しい関係となっている。
【００２３】
図３は、ペアトランジスタの構成を拡大して示す略平面図である。なお、ここではペアトランジスタＰＴ１を例に挙げているが、他のペアトランジスタＰＴ２〜ＰＴ４についても同様である。
【００２４】
図３に示すように、ペアトランジスタＰＴ１を構成する２つのトランジスタＴｒ１、Ｔｒ２は共に、リング状のゲート（以下、リングゲートという）１１と、リングゲート１１の内部に形成されたドレイン（拡散層）１２と、リングゲート１１の外側に形成されたソース１３（拡散層）とを備えている。リングゲート１１は、引き出し部１１ａを備えており、この引き出し部１１ａにゲートコンタクト１４が接続されている。引き出し部１１ａは、活性領域１０１Ａの外側に向けて引き出されることが好ましく、ゲートコンタクト１４は活性領域１０１Ａの外側に設けられることが好ましい。そして、第１のトランジスタＴｒ１のゲート１１はゲートコンタクト１４を介してビット線ＢＬ１Ｂに接続され、第２のトランジスタＴｒ２のゲート１１はゲートコンタクト１４を介してビット線ＢＬ１Ｔに接続されている。
【００２５】
トランジスタＴｒ１、Ｔｒ２のドレイン１２は、リングゲート１１の中央部に設けられたビット線コンタクト１５に接続されている。よって、第１のトランジスタＴｒ１のドレイン１２は、ビット線コンタクト１５を介してビット線ＢＬ１Ｂに接続されている。また、第２のトランジスタＴｒ２のドレイン１２は、ビット線コンタクト１５を介してビット線ＢＬ１Ｔに接続されている。したがって、第１のトランジスタＴｒ１のドレイン１２は、ビット線ＢＬ１Ｂを介して、第２のトランジスタＴｒ２のゲート１１に接続されており、第２のトランジスタＴｒ２のドレインは、ビット線ＢＬ１Ｔを介して、第１のトランジスタＴｒ１のゲート１１に接続されている。すなわち、ペアトランジスタにおいては、一方のトランジスタのドレイン１２が他方のトランジスタのゲート１１に接続された関係を相互に有している。
【００２６】
第１及び第２のトランジスタＴｒ１、Ｔｒ２のソース１３は共に、拡散層内の所定の位置に設けられたソースコンタクト１６及び上層配線を介してスルーホール１７に接続されており、スルーホール１７を介してさらに上層の配線（不図示）に接続されている。そして、この上層配線がセンスアンプ用電源（低電位側）に接続されることにより、各トランジスタＴｒ１、Ｔｒ２のソース１３には同電位が供給される。図２の回路図は、以上説明したペアトランジスタの回路構成を、すべてのペアトランジスタＰＴ１〜ＰＴ４について詳細に示したものである。
【００２７】
次に、ペアトランジスタＰＴ１を構成する第１及び第２のトランジスタＴｒ１、Ｔｒ２のレイアウトについて詳細に説明する。
【００２８】
本実施形態において、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２の行方向の位置は一致しておらず、Ｔｒ１のリングゲート１１とＴｒ２のリングゲート１１は互い斜め方向の位置関係となっている。すなわち、トランジスタＴｒ１とＴｒ２のリングゲート１１は、行方向に対してはちょうど重ならないように、また列方向に対しては互いに重なる部分Ｗ１を有するように配置される。さらに、リングゲート１１、１１間の最短距離Ｗ２は最小加工寸法に設定される。例えば、図７に示した従来のセンスアンプにおいては、ペアトランジスタが列方向に対して最も近接し、それらのマージンＷ０が最小加工寸法に設定される。しかし、本実施形態のレイアウトによれば、従来のペアトランジスタに比べて、列方向のマージンＷ０に加えて、リングゲート１１のオーバーラップ幅Ｗ１を含めた幅（Ｗ０＋Ｗ１）だけ狭めることができる。
【００２９】
通常、センスアンプの行方向のレイアウトはビット線のレイアウトに制約されるためそれほど自由度がない。よって、センスアンプのレイアウトでは、列方向の面積をいかに縮小するかが重要となる。本実施形態のようにペアトランジスタ群を２段構成とした場合、ペアトランジスタのレイアウトに余裕を持たせることができ、トランジスタが密集することによる種々の不具合を解消することができる反面、１段構成に比べて列方向の面積が大幅に増大する。しかし、本実施形態のように、ペアトランジスタの行方向の位置をずらし、２つのトランジスタを列方向に部分的に重なるように配置した場合には、２段構成としたことによるペアトランジスタの列方向のレイアウト面積の増大を抑制することができ、センスアンプの小型化を図ることができる。
【００３０】
また、本実施形態によれば、行方向に隣接する２つのペアトランジスタが列方向の軸に対して線対称な関係となっているので、一対のビット線に対して抵抗や容量の面でバランスの取れたレイアウトを実現することができる。
【００３１】
また、本実施形態によれば、第１の活性領域１０１Ａ内のペアトランジスタ群と第２の活性領域１０１Ｂ内のペアトランジスタ群は、互いにほぼトランジスタ１個分ずれた位置関係にあることから、ビット線を大幅に曲げることなくその直線性をできるだけ維持しながら、各トランジスタとビット線との接続を確保することができる。つまり、ペアトランジスタの最適なレイアウトを実現することができる。
【００３２】
第１の実施形態に示したセンスアンプは、フォールデッドビット線方式であり、一つのペアトランジスタに接続される一対のビット線ＢＬｎＴ、ＢＬｎＢが互いに隣り合うレイアウトとなっているが、本発明はオープンビット線方式のセンスアンプにも適用可能である。
【００３３】
図４は、本発明の第２の実施形態に係る半導体装置の構成を示す略平面図である。
【００３４】
図４に示すように、本実施形態の特徴は、オープンビット線方式のセンスアンプに適用したものである。そのため、一対のビット線間に、遠隔配置された他のセンスアンプに接続されたビット線ＢＬ５Ｔ〜ＢＬ８Ｔが配線されている。その他の構成については第１の実施形態と略同様であるため、ここでの詳細な説明は省略する。
【００３５】
本実施形態においても、第１の実施形態と同様、ペアトランジスタの行方向の位置をずらし、列方向に部分的に重なるように配置した場合には、ペアトランジスタを２段構成としたことによる列方向の面積の増大を抑制することができ、センスアンプのレイアウト面積の縮小を図ることができる。よって、オープンビット線方式のセンスアンプにおいてもレイアウト面積の縮小を図ることができる。
【００３６】
図５は、本発明の第３の実施形態に係る半導体装置の構成を示す略平面図である。
【００３７】
図５に示すように、本実施形態の特徴とは、リングゲートに代えて、Ｕ字状のゲート１９を備えた点にある。その他の構成については、第１の実施形態と略同様であるため、ここでの詳細な説明は省略する。
【００３８】
このように、本実施形態においても、第１の実施形態と同様、ペアトランジスタの行方向の位置をずらし、列方向に部分的に重なるように配置した場合には、ペアトランジスタを２段構成としたことによる列方向の面積の増大を抑制することができ、センスアンプのレイアウト面積の縮小を図ることができる。よって、Ｕ字状のゲートを備えたセンスアンプにおいても、レイアウト面積の縮小を図ることができる。
【００３９】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００４０】
例えば、上記実施形態においては、ペアトランジスタ群を列方向に２段構成としているが、３段以上の構成としても構わない。
【００４１】
また、上記実施形態においては、ペアトランジスタを構成するトランジスタＴｒ１とＴｒ２のリングゲート１１は、行方向に対してはちょうど重ならないように配置されているが、本発明はこのような場合に限定されるものではなく、ペアトランジスタのゲートが行方向に対して互いに重なる部分を有していても構わない。
【００４２】
さらに、上記実施形態においては、ＤＲＡＭのセンスアンプを構成するペアトランジスタを例に説明したが、本発明はＤＲＡＭのセンスアンプに限定されるものではなく、ペアトランジスタが含まれる他のあらゆる回路に対して適用することが可能である。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の好ましい実施形態に係る半導体装置１０の平面レイアウトを示す略平面図である。
【図２】図２は、図１に示した半導体装置１０の回路図である。
【図３】図３は、ペアトランジスタの詳細な構成を示す略平面図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置の構成を示す略平面図である。
【図５】図５は、本発明の第３の実施形態に係る半導体装置の構成を示す略平面図である。
【図６】図６は、センスアンプの基本的な構成を示す回路図である。
【図７】図７は、従来のセンスアンプのレイアウトの一例を示す略平面図である。
【図８】図８は、従来のセンスアンプのレイアウトの他の例を示す略平面図である。
【符号の説明】
【００４４】
１０    半導体装置
１１    リング状のゲート（リングゲート）
１１ａ    ゲートの引き出し部
１２    ドレイン
１３    ソース
１４    ゲートコンタクト
１５    ビット線コンタクト
１６    ソースコンタクト
１７    スルーホール
１９    Ｕ字状のゲート
１０１Ａ    第１の活性領域
１０１Ｂ    第２の活性領域
ＢＬＴ、ＢＬＢ    一対のビット線
ＢＬ１Ｔ、ＢＬ１Ｂ    一対のビット線
ＢＬ２Ｔ、ＢＬ２Ｂ    一対のビット線
ＢＬ３Ｔ、ＢＬ３Ｂ    一対のビット線
ＢＬ３Ｔ、ＢＬ３Ｂ    一対のビット線
ＢＬｎＴ、ＢＬｎＢ    一対のビット線
ＰＴ    ペアトランジスタ
ＰＴ１    ペアトランジスタ
ＰＴ２    ペアトランジスタ
ＰＴ３    ペアトランジスタ
ＰＴ４    ペアトランジスタ
Ｔｒ１〜Ｔｒ８    トランジスタ
ＶＤＤ    電源電位
Ｗ０    マージン
Ｗ１    オーバーラップ幅
Ｗ２    ゲート間の最短距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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