(57)【要約】【課題】簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、基板10の主表面にライン状の絶縁膜を形成し、絶縁膜をマスクに基板をエッチングして絶縁膜の両側に第１の溝を形成し、第１の溝それぞれの側壁に側壁絶縁膜を形成し、絶縁膜及び側壁絶縁膜をマスクに基板をエッチングして第１の溝の底部それぞれに第２の溝を形成し、絶縁膜及び側壁絶縁膜を耐酸化性マスクとして基板を酸化して第２の溝の基板を挟んで隣接する側壁それぞれに形成される酸化領域16を互いに接触させ、絶縁膜及び側壁絶縁膜を除去し、除去によって露出した基板の半導体領域18の表面にゲート絶縁膜21を、その上にゲート電極24を形成し、半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程を含む。【選択図】      図１４
2008172082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面にライン状の絶縁膜を形成する工程と、
前記ライン状の絶縁膜をマスクとして前記半導体基板をエッチングすることにより前記ライン状の絶縁膜の両側に２つの隣接する第１の溝を形成する工程と、
隣接する前記第１の溝それぞれの側壁に側壁絶縁膜を形成する工程と、
前記ライン状の絶縁膜及び前記側壁絶縁膜をマスクとして前記半導体基板をエッチングすることにより隣接する前記第１の溝の底部それぞれに第２の溝を形成する工程と、
前記ライン状の絶縁膜及び前記側壁絶縁膜を耐酸化性マスクとして前記半導体基板を酸化することにより、前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域を互いに接触させる工程と、
前記ライン状の絶縁膜及び前記側壁絶縁膜を除去する工程と、
前記除去によって露出した前記半導体基板の半導体領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主表面にライン状の第１の絶縁膜と前記第１の絶縁膜より線幅の太い第２の絶縁膜を同時に形成する工程と、
前記第１及び第２の絶縁膜をマスクとして前記半導体基板をエッチングすることにより前記第１及び第２の絶縁膜の両側に複数の第１の溝を形成する工程と、
複数の前記第１の溝それぞれの側壁に側壁絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜及び前記側壁絶縁膜をマスクとして前記半導体基板をエッチングすることにより複数の前記第１の溝の底部それぞれに第２の溝を形成する工程と、
前記第１及び第２の絶縁膜及び前記側壁絶縁膜を耐酸化性マスクとして前記半導体基板を酸化することにより、前記第１の絶縁膜の両側の前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域を互いに接触させ、前記第２の絶縁膜の両側の前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域は互いに接触させない工程と、
前記第１及び第２の絶縁膜及び前記側壁絶縁膜を除去する工程と、
前記第１の絶縁膜の除去によって露出した前記半導体基板の半導体領域の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極を形成することにより、前記半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程と、
前記第２の絶縁膜の除去によって露出した前記半導体基板の別の半導体領域にプレーナ型電界効果トランジスタ或いはプレーナ領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記除去する工程の後であって、前記ゲート絶縁膜を形成する前において、
前記フィンとなるべき前記半導体領域の下の前記酸化領域の前記半導体領域に接している部分を除去する工程を
更に含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記除去する工程の後であって、前記ゲート絶縁膜を形成する前において、
水素を含んだ雰囲気中でアニールすることにより前記フィンとなるべき前記半導体領域の断面形状を丸める工程を更に含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
バルクシリコン基板の上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたライン状のフィンと、
前記フィンの延伸方向の両端にそれぞれ接続され、前記延伸方向と垂直な方向の幅が前記フィンよりも大きく、上面の高さが前記フィンの上面の高さと一致している前記基板の一部であるプレーナ領域と
を具備することを特徴とした半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型ＦＥＴ（電界効果トランジスタ）を含んだ半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フィン（Ｆｉｎ）型ＦＥＴ（ＦｉｎＦＥＴ）、特にバルク（Bulk）Ｓｉ基板上に作製されたＦｉｎＦＥＴは、低コストでカットオフ特性が良好なデバイスであるため、次世代トランジスタ構造として有望視されている（例えば、特許文献１参照）。
【０００３】
しかしながら、マルチ閾値電圧の実現やアナログデバイスに対応するには、プレーナ（planar）デバイスの方が簡単で低コストであるため、実際のＬＳＩでは、従来のプレーナ型ＭＯＳＦＥＴとフィン型ＦＥＴを混載することが必要である。そのため、両者を混載する簡単な製造プロセスが求められていた。
【０００４】
ところが、プレーナ型ＭＯＳＦＥＴとフィン型ＦＥＴを混載すると、ゲートの表面が凸凹となって、微細なゲートを作製するためのリソグラフィを行なうことが困難になったり、フィン領域、プレーナ領域のゲートの加工を同時に行なえない等の問題があった。また、工程数が多くなり製造コストが増加するという問題もあった。
【特許文献１】特開２００５−２２９１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１の態様に係る半導体装置の製造方法は、半導体基板の主表面にライン状の絶縁膜を形成する工程と、前記ライン状の絶縁膜をマスクとして前記半導体基板をエッチングすることにより前記ライン状の絶縁膜の両側に２つの隣接する第１の溝を形成する工程と、隣接する前記第１の溝それぞれの側壁に側壁絶縁膜を形成する工程と、前記ライン状の絶縁膜及び前記側壁絶縁膜をマスクとして前記半導体基板をエッチングすることにより隣接する前記第１の溝の底部それぞれに第２の溝を形成する工程と、前記ライン状の絶縁膜及び前記側壁絶縁膜を耐酸化性マスクとして前記半導体基板を酸化することにより、前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域を互いに接触させる工程と、前記ライン状の絶縁膜及び前記側壁絶縁膜を除去する工程と、前記除去によって露出した前記半導体基板の半導体領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程とを含む。
【０００７】
この発明の第２の態様に係る半導体装置の製造方法は、半導体基板の主表面にライン状の第１の絶縁膜と前記第１の絶縁膜より線幅の太い第２の絶縁膜を同時に形成する工程と、
前記第１及び第２の絶縁膜をマスクとして前記半導体基板をエッチングすることにより前記第１及び第２の絶縁膜の両側に複数の第１の溝を形成する工程と、複数の前記第１の溝それぞれの側壁に側壁絶縁膜を形成する工程と、前記第１及び第２の絶縁膜及び前記側壁絶縁膜をマスクとして前記半導体基板をエッチングすることにより複数の前記第１の溝の底部それぞれに第２の溝を形成する工程と、前記第１及び第２の絶縁膜及び前記側壁絶縁膜を耐酸化性マスクとして前記半導体基板を酸化することにより、前記第１の絶縁膜の両側の前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域を互いに接触させ、前記第２の絶縁膜の両側の前記第２の溝の前記半導体基板を挟んで隣接する側壁それぞれに形成される酸化領域は互いに接触させない工程と、前記第１及び第２の絶縁膜及び前記側壁絶縁膜を除去する工程と、前記第１の絶縁膜の除去によって露出した前記半導体基板の半導体領域の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極を形成することにより、前記半導体領域をライン状のフィンとするフィン型電界効果トランジスタを形成する工程と、前記第２の絶縁膜の除去によって露出した前記半導体基板の別の半導体領域にプレーナ型電界効果トランジスタ或いはプレーナ領域を形成する工程とを含む。
【０００８】
この発明の第３の態様に係る半導体装置は、バルクシリコン基板の上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成されたライン状のフィンと、前記フィンの延伸方向の両端にそれぞれ接続され、前記延伸方向と垂直な方向の幅が前記フィンよりも大きく、上面の高さが前記フィンの上面の高さと一致している前記基板の一部であるプレーナ領域とを具備する。
【発明の効果】
【０００９】
本発明によれば、簡便かつ低コストにプレーナ領域と混載することが可能なフィン型電界効果トランジスタを含んだ半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１１】
図１は以下の実施形態に係るナノワイヤー（nano wire）-フィン型ＦＥＴの３次元構造を示した図である。幅１０nm以下のフィンの高さを低くしてアスペクト比（フィンの高さ／フィンの幅）を１程度に小さくしたＭＯＳ（Metal Oxide Semiconductor)ＦＥＴが、一般に、ナノワイヤー-フィン型ＦＥＴと呼ばれ、通常、フィン側面だけでなく上面もチャネル面として使用する。特に、チャネルとしてフィンの側面だけでなく、上面と底面も使うようにすると、ゲートオールアラウンド（Gate-all-around）ナノワイヤー-フィン型ＦＥＴと呼ばれる。
【００１２】
ナノワイヤー-フィン型ＦＥＴのメリットとしては、（１）通常のフィン型ＦＥＴよりも短チャネル効果耐性があり、その分、微細化が可能であること、（２）量子閉じ込めによる有効質量と散乱確率の低減の結果、移動度が向上すること、（３）不純物ゆらぎ起因の閾値電圧バラツキが低減すること、等が挙げられる。
【００１３】
(第１の実施形態)
本発明の第１の実施形態に係る半導体装置の製造方法を、各製造工程の断面図である図２乃至図１４を用いて以下に説明する。
【００１４】
本実施形態においては、図１に示したようなナノワイヤー-フィン型ＦＥＴをプレーナ型ＭＯＳＦＥＴと同じ基板上に混載する。
【００１５】
まず図２に示すように、バルクＳｉ基板１０の上に厚さ２nm程度の薄い酸化膜（図示せず）を介して、膜厚５０nm程度のＳｉＮからなるハードマスク材１５を堆積する。ハードマスク材１５としては、ＳｉＯ２、あるいはＳｉＯＮ、更にはＳｉＮ／ＳｉＯ２／ＳｉＮ等の積層膜、その他の絶縁膜であってもかまわない。
【００１６】
次に、図３に示すように、プレーナ型ＭＯＳＦＥＴ及びナノワイヤー-フィン型ＦＥＴの活性（チャネル）領域をパターンニングして、それぞれに対するハードマスク１１及びハードマスク１２、１３を形成する。ここで、１０nm程度以下の幅のフィンを有するナノワイヤー-フィン型ＦＥＴを形成するためのライン状のハードマスク１２、１３の線幅は、プレーナ型ＭＯＳＦＥＴを形成するためのハードマスク１１の線幅よりも小さくしておく。
【００１７】
その後、ハードマスク１１、１２、１３をマスクとしてＲＩＥ（反応性イオンエッチング）加工を行なうことにより図４に示すように、２０nm程度の深さの第１の溝５０がバルクＳｉ基板１０に形成される。
【００１８】
次に、図５に示すように、この上からＳｉＮ膜１４を全面に形成した後、図６に示すようにエッチバックすることにより第１の溝５０の側面に厚さ２０nm程度のＳｉＮの側壁絶縁膜１４を形成する。側壁絶縁膜１４としては、ＳｉＯ２、ＳｉＯＮ、或いはその他の絶縁膜を用いてもかまわない。
【００１９】
次いで、図７に示すようにハードマスク１１、１２、１３と側壁絶縁膜１４をマスクとしてＳｉ基板１０をエッチングして第１の溝５０の底部をさらに深く掘って第２の溝６０を形成する。
【００２０】
次に、図８に示すようにハードマスク１１、１２、１３と側壁絶縁膜１４を耐酸化性マスクとして第２の溝６０の底部に露出したＳｉ基板１０の表面を酸化して酸化膜１６を形成する。その際、ハードマスク１２、１３の下のフィンとなるべき領域の下においてその両側の第２の溝６０側壁からの酸化膜１６が互いに接触するように酸化膜厚を調整する。
【００２１】
その結果フィン型ＦＥＴ領域のみ部分的に、酸化膜１６の上に半導体領域であるフィン領域１８、１９が残存する構造、即ちＳＯＩ(Silicon On Insulator)構造が形成される。他方、ハードマスク１１の下のチャネル幅が広くなるように形成したプレーナ型ＭＯＳＦＥＴ領域では、第２の溝６０の両側壁からの酸化膜が接触しないのでＳＯＩ構造とはならない。
【００２２】
次に図９に示すように、ＨＤＰ(High Density Plasma：高密度プラズマ)などを用いてＳｉＯ２系絶縁膜からなる素子分離絶縁膜(ＳＴＩ:shallow trench isolation)１７を全面に堆積し、更にＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨)平坦化を実行して、ＳｉＮハードマスク１１、１２、１３を露出させる。
【００２３】
そしてさらに、図１０に示すように素子分離絶縁膜１７をエッチングすることにより、素子分離絶縁膜（ＳＴＩ）１７の表面高さをフィン領域１８、１９の表面高さに揃える。
【００２４】
次いで、図１１に示すように、ＳｉＮハードマスク１１、１２、１３及びＳｉＮ側壁絶縁膜１４をホットリン酸などで除去することにより、フィン型ＦＥＴ領域においてはフィン１８、１９の上面および両側面が露出する。
【００２５】
その後、図１２に示すように、水素（Ｈ２）を含んだ雰囲気中において温度８００℃でアニ−ルを行なうことにより、ナノワイヤー-フィン１８、１９の断面形状を丸め、同時に、プレーナ型ＭＯＳＦＥＴのプレーナ領域２０の素子分離絶縁膜（ＳＴＩ）１７に隣接したエッジ部分の断面形状を丸める。
【００２６】
ナノワイヤー-フィン１８、１９の断面形状を丸めることにより、チャネル領域の表面がスムーズになりキャリアの散乱が減少して移動度が向上する。また、上記アニールは、窒素等を含んだ雰囲気中で実行されてもよい。
【００２７】
次いで、図１３に示すように、ナノワイヤー-フィン１８、１９の露出した表面（丸める前の上面及び両側面に相当）、及びプレーナ型ＭＯＳＦＥＴの活性領域２０の表面、それぞれに酸窒化膜（ＳｉＯＮ）からなるゲート絶縁膜２１、２２、２３を形成する。
【００２８】
更に、その上に、ポリシリコン或いはメタル等のゲート電極材料を堆積し、図１４に示すように、リソグラフィとＲＩＥでゲート電極２４、２５を形成する。
【００２９】
本実施形態においては、フィン型ＦＥＴ領域のゲート電極２４の高さと、プレーナ型ＭＯＳＦＥＴ領域のゲート電極２５の高さがほぼ同じになるので、ゲートのリソグラフィの焦点深度（ＤＯＦ：Depth Of Focus）にプロセス余裕が得られる。また、フィン型ＦＥＴとプレーナ型ＭＯＳＦＥＴのＲＩＥ加工を同時に行うことができる。さらにまた、ゲート表面が平坦なので、ゲートパターンの加工にサイドウォールパターントランスファー(Sidewall pattern transfer)プロセスを用いてもよい。
【００３０】
本実施形態で製造されるフィン型ＦＥＴにおいては、フィンの上面及び両側面がチャネルになるため、Ωゲートフィン型ＦＥＴやトライゲート（Tri gate）フィン型ＦＥＴに類似している。
【００３１】
その後、図１４のゲート電極２４の紙面垂直方向の両側面にスペーサを形成し、ソース／ドレインをイオン注入やシリサイド貼り付けによって形成する（図示せず）。ナノワイヤー-フィン１８、１９のアスペクト比は小さい。従って、フィン１８、１９にソース／ドレイン拡散層を形成するためのドーピングは、通常の高アスペクト比のフィンとは異なり、基板に垂直な方向とのなす角度が０〜７度となるイオン注入でよい。従って、高アスペクトのフィンに対して、チャネル幅方向（フィン高さ方向）に均一にドーピングするために必要となる斜めイオン注入技術やプラズマドーピング技術等の高価な技術が不要となるので、プロセスの低コスト化が図れる。
【００３２】
その後の製造工程は通常のＬＳＩの製造工程と同様である。すなわち、層間絶縁膜を堆積し、コンタクトホールを形成し、上層配線（Ｃｕなど）をダマシンプロセス等を用いて形成する（図示せず）。
【００３３】
本実施形態に係る半導体装置の製造方法においては、(１）フィン領域、プレーナ領域のゲートのリソグラフィ、ＲＩＥ加工を同時に処理可能であること、（２）バルクＳｉ基板上のフィン型ＦＥＴの製造においてフィンを出すために必要であった、フィン領域まわりの素子分離絶縁膜（ＳＴＩ）のリセスエッチングが不要になること、（３）フィン下部直下が酸化絶縁膜となっているので、フィン下部にパンチスルーストッパとして高濃度不純物層を形成することが不要になること、さらに（４）フィンとプレーナの作りわけのためのリソグラフィ等が不要となること、等から工程数を削減することが可能となる。
【００３４】
また、基板として安価なバルクＳｉ基板を用いているにもかかわらず、ＳＯＩ構造のナノワイヤー-フィン型ＦＥＴを形成できるので、高価なＳＯＩ基板を利用しないで済むので低コスト化が図れるというメリットがある。
【００３５】
さらにまた、深い素子分離絶縁膜（ＳＴＩ）と直径の小さいナノワイヤーをバルク基板上で表面高さを揃えて形成することができる。両者の高さが揃っていると、その後の製造プロセスが容易になるという長所がある。例えば、リソグラフィの焦点深度（ＤＯＦ）に対する要求を緩めることができるので、解像度を高めることができる。
【００３６】
また、ゲート電極のＲＩＥ工程で、ゲート絶縁膜に対するオーバーエッチング量を低減できるので、その膜の信頼性を改善することができる。なぜなら、フィン領域（特にフィン両側面近傍）のゲートの厚さとプレーナ型ＭＯＳＦＥＴ領域のゲートの厚さの差が従来のフィン型ＦＥＴの場合よりも小さいので、フィン型ＦＥＴのゲートをＲＩＥ加工する際、プレーナ型ＭＯＳＦＥＴ領域のゲート絶縁膜がオーバーエッチングされる時間を短縮できるからである。
【００３７】
以上説明したように、本実施形態によれば、ナノワイヤー-フィン型ＦＥＴ、プレーナ型ＭＯＳＦＥＴデバイスを簡便なプロセスで、かつ低コストに混載させることが可能となる。
【００３８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法を、各製造工程の断面図である図１５乃至図２１を用いて以下に説明する。
【００３９】
本実施形態においても、ナノワイヤー-フィン型ＦＥＴをプレーナ型ＭＯＳＦＥＴと同じ基板上に混載するが、ナノワイヤー-フィン型ＦＥＴのゲート形成にダマシンプロセスを用い、フィンの周り全体をチャネルとするゲートオールアラウンドタイプにするところが第１の実施形態とは異なっている。
【００４０】
本実施形態においても図１２までの工程は、第１の実施形態と同様であるので説明を省略する。その後、図１５に示すように、ナノワイヤー-フィン１８、１９の露出した表面（丸める前の上面及び両側面に相当）の活性領域表面、及びプレーナ領域２０の表面にＳｉＯ２からなるダミーゲート絶縁膜２６、２７、及び６２を形成する。
【００４１】
更に、その上にポリシリコン等のダミーゲート電極材料を堆積し、図１６に示すように、リソグラフィとＲＩＥでダミーゲート電極パターン２８及び６３を形成する。このダミーゲート２８及び６３は後の工程で除去するものであり、ゲート形成をダマシンプロセスで実行するために必要となる。
【００４２】
その後、図１６のダミーゲート２８及び６３の紙面垂直方向の両側面にスペーサを形成し、ソース／ドレインをイオン注入やシリサイド貼り付けによって形成する（図示せず）。本実施形態においても、アスペクト比が小さいフィン１８、１９にソース／ドレイン拡散層を形成するためのドーピングは、基板に垂直な方向とのなす角度が０〜７度となるイオン注入でよく、プロセスの低コスト化が図れる。
【００４３】
次に、図１７に示すようにダミーゲート２８及び６３を含んだ全面に、ＴＥＯＳを用いてＳｉＯ２膜（以下、ＴＥＯＳ膜）２９を厚さ３００nm程度堆積し、図１８に示すようにＣＭＰで平坦化して、ダミーゲート２８及び６３のトップを露出させる。
【００４４】
次いで、図１９に示すようにダミーゲート２８及び６３をＣＤＥ（ケミカル・ドライ・エッチング）などでエッチング除去する。更に、ＨＦ（フッ酸）薬液でエッチングすると、図２０に示すように、チャネル領域のＳｉ-ナノワイヤー１８、１９の底部にもエッチングが進み、中空構造が形成される。即ち、ナノワイヤー１８、１９が橋のように空中に浮く構造となる。図２０の状態を鳥瞰図で示すと図２１のようになる。
【００４５】
ただし、図２０の紙面垂直方向の手前と奥側に存在するソース・ドレイン領域がナノワイヤー１８、１９を支えているので、ナノワイヤー１８、１９がリフトオフする心配はない。この様子を、図２１の点線に沿った断面図である図２２に示す。
【００４６】
そして、図２３に示すように、ナノワイヤー１８、１９の表面全面（フィンの上面、側面、底面）、及びプレーナ領域２０の表面に酸窒化膜（ＳｉＯＮ）ゲート絶縁膜３０、３１、及び６４を形成し、さらにその上から例えばメタル材料であるゲート電極材料３２及び６５を堆積する。最後に、ＣＭＰ平坦化して不要部分のゲート電極材料を除去する。
【００４７】
このゲート電極３２及び６５はピュアメタルでも良いしメタルシリサイドでも良い。また、ＦＵＳＩ(fully silicided：完全にシリサイド化した)ゲート電極にしても良い。すなわち、ゲート溝形成後、ゲート絶縁膜を形成し、全面にポリシリコン（Poly-Si）を堆積してＣＭＰを行ない、溝内にポリシリコンを埋め込んだ後、Ｎｉなどをスパッタしてポリシリコン全体をシリサイド化させても良い。
【００４８】
本実施形態の場合、ナノワイヤー-フィン１８、１９の周り全体がチャネルになるため、ゲートオールアラウンド-フィン型ＦＥＴを形成することができる。
【００４９】
その後の製造工程は通常のＬＳＩの製造工程と同様である。すなわち、層間絶縁膜を堆積し、コンタクトホールを形成し、上層配線（Ｃｕなど）をダマシンプロセス等を用いて形成する（図示せず）。
【００５０】
本実施形態に係る半導体装置の製造方法においても、第１の実施形態と同様の理由によって、工程数を削減することが可能となる。また同様に、安価なバルクＳｉ基板にＳＯＩ構造のナノワイヤー-フィン型ＦＥＴを形成できるので、高価なＳＯＩ基板を利用しないで済むので低コスト化が図れる。
【００５１】
さらにまた、深い素子分離絶縁膜（ＳＴＩ）と直径の小さいナノワイヤーをバルク基板上で表面高さを揃えて形成することができるので、その後の製造プロセスが容易になる。例えば、リソグラフィの焦点深度（ＤＯＦ）に対する要求を緩めることができるので、解像度を高めることができる。また、ゲート電極のＲＩＥ工程で、ゲート絶縁膜に対するオーバーエッチング量を低減できるので、その膜の信頼性を改善することができる。
【００５２】
さらにまた、ナノワイヤー-フィンの周り全体がチャネルになるため、ゲートオールアラウンド-フィン型ＦＥＴを形成することができ、トランジスタの微細化、高性能化を押し進めることができる。
【００５３】
以上説明したように、本実施形態によれば、ナノワイヤー-フィン型ＦＥＴ、プレーナ型ＭＯＳＦＥＴデバイスを簡便なプロセスで、かつ低コストに混載させることが可能となる。
【００５４】
上記実施形態においては、ナノワイヤー-フィン型ＦＥＴのゲート形成にダマシンプロセスを適用しつつ、ナノワイヤー-フィン型ＦＥＴをプレーナ型ＭＯＳＦＥＴと同じ基板上に混載する際の製造コストを削減している。したがって、以下のような変形例も挙げられる。
【００５５】
まず、第１の変形例を、図２４乃至図２８を用いて説明する。第１の変形例は、図１８までの工程は上記実施形態と同じである。そのあと、ポリシリコン等からなるダミーゲート２８及び６３にドーパントをイオン注入し、その後、活性化アニールを行う（図示せず）。
【００５６】
さらに、図２４に示すように、ポリシリコンプレーナ領域をレジスト６６で覆い、ダミーゲート２８をＣＤＥ（ケミカル・ドライ・エッチング）などでエッチング除去することによりフィン領域を開口する。その後、レジスト６６を剥離して、ＨＦ（フッ酸）薬液でエッチングすると、図２５に示すように、チャネル領域のＳｉ-ナノワイヤー１８、１９の底部にもエッチングが進み、中空構造が形成される。図２５の状態を鳥瞰図で示すと図２６のようになる。
【００５７】
そして、図２７に示すように、ナノワイヤー１８、１９の表面全面（フィンの上面、側面、底面）に酸窒化膜（ＳｉＯＮ）ゲート絶縁膜３０、３１を形成し、さらにその上から例えばメタル材料であるゲート電極材料３２を堆積する。最後に、ＣＭＰ平坦化して不要部分のゲート電極材料３２を除去すると、図２８に示すように、プレーナ領域がポリシリコン電極６３で、フィン領域がメタル電極３２となる。その後の製造工程は通常のＬＳＩの製造工程と同様である。
【００５８】
次に、第２の変形例を、図２９乃至図３０を用いて説明する。第２の変形例も、図２８までの工程は第１の変形例と同じで、プレーナ領域がポリシリコン電極で、フィン領域がメタル電極のＦＥＴある。ただし、図１８において第１の変形例で行ったポリシリコン等からなるダミーゲート２８及び６３へのドーピングは行わなくとも良い。
【００５９】
まず、図２８の状態で、図２９に示すようにＮｉ７０をスパッタし、その後、アニールする。次に、図３０に示すように、硫酸と過酸化水素水の混合溶液で余剰のＮｉ７０を剥離する。ポリシリコン領域６３は上記アニールによってＮｉシリサイド７１になっている。この時のアニール温度は３００℃〜６００℃程度が望ましく、典型的には５００℃である。
【００６０】
このとき、作り易さの点から、フィン領域のメタル電極３２は５００℃のアニールでＮｉ７０と反応しにくい材料が望ましい。また、仕事関数制御の点から、シリサイド時のアニール温度でＮｉと反応しうる材料を用いる際には、アニール温度でＮｉと反応しにくい材料をキャップ膜として、２層構造にすることが望ましい。Ｎｉと反応しにくい材料としては、例えば、ＴｉＮ、ＴａＮ、ＷＮ、ＡｌＮ、ＨｆＣ、ＨｆＢ、ＴａＣ及びこれらの混合物などが挙げられる。
【００６１】
さらに、熱的安定性の向上、仕事関数の調整のため、Ｃ、Ｃｒ、Ｆｅ、Ｇｅ、Ｂ、Ｐ、Ａｓ、Ｓｎ、Ｇａ、Ｉｎ、Ｐ，Ｓｂ、Ｓ、Ｃｌ、Ｆなどを添加しても良い。Ｎｉと反応しうる材料としては、例えば、Ｃｏ、Ｎｉ、Ｐｔ、Ｔｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、Ａｌ及びこれらの合金、これらの材料とＳｉとの混合物が挙げられる。仕事関数の調整のため、上述の同様の添加剤を混ぜても良い。
【００６２】
本変形例によると、図３０に示すように、プレーナ領域がＮｉシリサイド電極７１で、フィン領域がメタル電極３２となる。その後の製造工程は通常のＬＳＩの製造工程と同様である。
【００６３】
さらに、第３の変形例を図３１乃至図３３を用いて説明する。第３の変形例も、図２８までの工程は第１の変形例と同じで、プレーナ領域がポリシリコン電極で、フィン領域がメタル電極のＦＥＴである。ただし、図１８において第１の変形例で行ったポリシリコン等からなるダミーゲート２８及び６３へのドーピングは行わなくとも良い。
【００６４】
まず、図２８の状態で、図３１に示すようにＣＤＥなどでプレーナ領域のポリシリコン６３を剥離する。次に、図３２に示すように、プレーナ用のメタル電極３３を成膜する。メタル電極３３の材料は、フィン領域のゲート電極材料に用いるメタル材料として挙げたものから選択することができ、フィン領域と同じでも、異なっても構わない。
【００６５】
さらに、図３３に示すようにＣＭＰで平坦化する。その結果、プレーナ領域、フィン領域がともにメタル電極となる。その後の製造工程は通常のＬＳＩの製造工程と同様である。
【００６６】
さらに、第４の変形例を、図３４乃至４２を用いて説明する。第４の変形例は、図１５でダミーゲート絶縁膜２６、２７、及び６２を形成するところまでは、本（第２の）実施形態と同様である。
【００６７】
その後、図３４に示すようにフィン領域のダミーゲートポリシリコン２８を加工形成し、図３５に示すように、ＴＥＯＳ膜２９を成膜する。さらに、図３６に示すように、ＣＭＰで平坦化する。次いで、図３７に示すようにフィン領域のダミーゲート２８をＣＤＥで剥離し、さらに、図３８に示すように、ＨＦ薬液でエッチングする。
【００６８】
その後、ナノワイヤー１８、１９の表面全面に酸窒化膜（ＳｉＯＮ）ゲート絶縁膜３０、３１を形成し、メタル材料３２を成膜して、ＣＭＰで平坦化すると同時に、プレーナ領域の余剰メタルを剥離することにより、図３９の構造を得る。
【００６９】
次いで、図４０に示すように、プレーナ領域のゲート形状にＴＥＯＳ膜２９に溝７５を形成する。溝７５は、リソグラフィ法を用いて、プレーナ領域上にゲート形状にレジスト（図示せず）を開口し、ＲＩＥでＴＥＯＳ膜２９をエッチングすることで得られる。ＲＩＥだけでなく、ＨＦによるエッチングと組み合わせても良い。
【００７０】
次いで、図４１に示すように、ゲート絶縁膜７６とメタル電極４２を成膜する。最後に、図４２に示すように、ＣＭＰで平坦化すると同時に、フィン領域の余剰メタルを剥離する。その結果、プレーナ領域、フィン領域がともにメタル電極４２、３２となる。その後の製造工程は通常のＬＳＩの製造工程と同様である。
【００７１】
以上説明したように、本実施形態の変形例によっても、ナノワイヤー-フィン型ＦＥＴ、プレーナ型ＭＯＳＦＥＴデバイスを簡便なプロセスで、かつ低コストに混載させることが可能となる。
【００７２】
(第３の実施形態)
本発明の第３の実施形態に係る半導体装置の製造方法を、図４３乃至図５７を用いて以下に説明する。
【００７３】
本実施形態においては、図１に示したようなナノワイヤー-フィン型ＦＥＴのフィンの両端にプレーナ領域を同時形成する。
【００７４】
本実施形態においても、第１の実施形態の図２乃至図１１までの工程と基本的に同様な工程が実行される。しかし、本実施形態においては図３とは異なって、図４３の上面図に示すような、ナノワイヤー-フィンの両端に当該フィンより横幅の広いプレーナ領域が接続された形状であるハードマスク３５をバルクＳｉ基板１０の上に形成する。
【００７５】
ここで、ハードマスク３５は例えば、膜厚５０nm程度のＳｉＮ膜であるが、ＳｉＯ２、あるいはＳｉＯＮ、更にはＳｉＮ／ＳｉＯ２／ＳｉＮ等の積層膜、その他の絶縁膜であってもかまわない。図４３のＢ−Ｂ’線に沿った断面図及びＡ−Ａ’線に沿った断面図を図４４に示す。
【００７６】
その後、第１の実施形態の図４乃至図１１までの工程と同様に、図４３のＢ−Ｂ’線に沿った断面（プレーナ領域）及びＡ−Ａ’線に沿った断面（フィン領域）で見た図４５乃至図５２に示される工程が実行される。
【００７７】
まず、ハードマスク３５をマスクとしてＲＩＥ加工を行なうことにより図４５に示すように、２０nm程度の深さの溝がバルクＳｉ基板１０に形成される。ここでは、図４５（a)、(b)共に両側の溝の途中までしか示していない。図４５（a)、(b)は、例えば、図４３で示したハードマスク３５が複数並列しており、そのため図４５（a)、(b)の左右にそれと同様な構造が並列していて、その一部の断面を示しているとしてもよい。以下も同様とする。
【００７８】
次に、図４６に示すように、この上からＳｉＮ膜１４を全面に形成した後、図４７に示すようにエッチバックすることにより溝の側面に厚さ２０nm程度のＳｉＮの側壁絶縁膜１４を形成する。側壁絶縁膜１４としては、ＳｉＯ２、ＳｉＯＮ、或いはその他の絶縁膜を用いてもかまわない。
【００７９】
次いで、図４８に示すようにハードマスク３５と側壁絶縁膜１４をマスクとしてＳｉ基板１０をエッチングして溝をさらに深く掘る。
【００８０】
次に、図４９に示すようにハードマスク３５と側壁絶縁膜１４を耐酸化性マスクとして溝底部に露出したＳｉ基板１０の表面を酸化して酸化膜１６を形成する。その際、フィン型ＦＥＴ領域においてシリコンフィン底部の両側面からの酸化膜１６が互いに接するように酸化膜厚を調整する。
【００８１】
その結果フィン型ＦＥＴ領域のみ部分的に、酸化膜１６の上に半導体領域であるフィン領域１８が残存する構造、即ちＳＯＩ構造が形成される。他方、幅が広くなるように形成したプレーナ領域では、両側壁からの酸化膜が接しないのでＳＯＩ構造とはならない。
【００８２】
次に図５０に示すように、ＨＤＰ(High Density Plasma：高密度プラズマ)などを用いてＳｉＯ２系絶縁膜からなる素子分離絶縁膜(ＳＴＩ)１７を全面に堆積し、更にＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨)平坦化を実行して、ＳｉＮハードマスク３５を露出させる。そしてさらに、図５１に示すように素子分離絶縁膜(ＳＴＩ)１７をエッチングする。
【００８３】
次いで、図５２に示すように、ＳｉＮハードマスク３５及びＳｉＮ側壁絶縁膜１４をホットリン酸などで除去することにより、フィン型ＦＥＴ領域においてはフィン１８の上面および両側面が露出する。
【００８４】
以上のように本実施形態においても、フィン型ＦＥＴとプレーナ領域のＲＩＥ加工を同時に行なうことができる。
【００８５】
図５３は、図５２の工程まで進んだ時の、図５２（ａ）及び（ｂ）に示したＣ−Ｃ’線に沿って切り出した半導体装置の３次元構造を示した斜視図である。ナノワイヤー-フィン１８の両端には、フィン１８より横幅が大きいプレーナ領域２０がそれぞれ接続されている。
【００８６】
この後、Ａ−Ａ’線に沿った断面図である図５４に示すようにナノワイヤー-フィン１８の上面及び両側面に、例えば、酸窒化膜（ＳｉＯＮ）等からなるゲート絶縁膜３６を形成する。
【００８７】
更にその上に、ポリシリコン或いはメタル等のゲート電極材料を堆積し、図５５に示すように、リソグラフィとＲＩＥでゲート電極３７を形成する。図５６は、図５５に示したＣ−Ｃ’線に沿って切り出した半導体装置の３次元構造を示した斜視図である。
【００８８】
その後、図５５のゲート電極３７の紙面垂直方向の両側面にスペーサを形成し、ソース／ドレインをイオン注入やシリサイド貼り付けによって形成する（図示せず）。ナノワイヤー-フィン型ＦＥＴのフィン１８のアスペクト比は小さいので、ソース／ドレイン拡散層を形成するためのドーピングは、基板に垂直な方向とのなす角度が０〜７度となるイオン注入でよい。従って、斜めイオン注入技術やプラズマドーピング技術等の高価な技術が不要となるので、プロセスの低コスト化が図れる。
【００８９】
本実施形態で製造されるフィン型ＦＥＴは、フィンの上面及び両側面がチャネルになるため、トライゲート（Tri gate）フィン型ＦＥＴとなっている。
【００９０】
その後、図５７に示すように、層間絶縁膜を堆積し（図示せず）、上層配線（Ｃｕなど）と接続するためのコンタクト３８を形成する。ここで、プレーナ領域２０の横幅がナノワイヤー-フィン１８の横幅より大きくなるように形成されているため、コンタクト３８とソース／ドレイン領域４０との界面抵抗を小さくすることができる。
【００９１】
また、コンタクトの位置合わせにずれが生じてコンタクト３９のように形成されたとしても、プレーナ領域２０との接触が維持され、合わせずれに強い構造となっている。
【００９２】
以上述べたように、フィン型ＦＥＴとプレーナ領域を同時形成する本実施形態によって、第１及び第２の実施形態と同様な工程の削減と低コスト化が図れると同時に、コンタクトとの界面抵抗が小さく、合わせずれに強いナノワイヤー-フィン型ＦＥＴを備えた半導体装置の製造が可能となる。
【００９３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施形態に係るナノワイヤー-フィン型ＦＥＴの３次元構造を示した図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図。
【図３】図２に続く半導体装置の製造方法の一工程を示す断面図。
【図４】図３に続く半導体装置の製造方法の一工程を示す断面図。
【図５】図４に続く半導体装置の製造方法の一工程を示す断面図。
【図６】図５に続く半導体装置の製造方法の一工程を示す断面図。
【図７】図６に続く半導体装置の製造方法の一工程を示す断面図。
【図８】図７に続く半導体装置の製造方法の一工程を示す断面図。
【図９】図８に続く半導体装置の製造方法の一工程を示す断面図。
【図１０】図９に続く半導体装置の製造方法の一工程を示す断面図
【図１１】図１０に続く半導体装置の製造方法の一工程を示す断面図。
【図１２】図１１に続く半導体装置の製造方法の一工程を示す断面図。
【図１３】図１２に続く半導体装置の製造方法の一工程を示す断面図。
【図１４】図１３に続く半導体装置の製造方法の一工程を示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。
【図１６】図１５に続く半導体装置の製造方法の一工程を示す断面図。
【図１７】図１６に続く半導体装置の製造方法の一工程を示す断面図。
【図１８】図１７に続く半導体装置の製造方法の一工程を示す断面図。
【図１９】図１８に続く半導体装置の製造方法の一工程を示す断面図。
【図２０】図１９に続く半導体装置の製造方法の一工程を示す断面図。
【図２１】図２０の状態を鳥瞰図で示した図。
【図２２】図２１の点線に沿った断面図。
【図２３】図２０に続く半導体装置の製造方法の一工程を示す断面図。
【図２４】本発明の第２の実施形態の第１の変形例に係る半導体装置の製造方法の一工程を示す断面図。
【図２５】図２４に続く半導体装置の製造方法の一工程を示す断面図。
【図２６】図２５の状態を鳥瞰図で示した図。
【図２７】図２６に続く半導体装置の製造方法の一工程を示す断面図。
【図２８】図２７に続く半導体装置の製造方法の一工程を示す断面図。
【図２９】本発明の第２の実施形態の第２の変形例に係る半導体装置の製造方法の一工程を示す断面図。
【図３０】図２９に続く半導体装置の製造方法の一工程を示す断面図。
【図３１】本発明の第２の実施形態の第３の変形例に係る半導体装置の製造方法の一工程を示す断面図。
【図３２】図３１に続く半導体装置の製造方法の一工程を示す断面図。
【図３３】図３２に続く半導体装置の製造方法の一工程を示す断面図。
【図３４】本発明の第２の実施形態の第４の変形例に係る半導体装置の製造方法の一工程を示す断面図。
【図３５】図３４に続く半導体装置の製造方法の一工程を示す断面図。
【図３６】図３５に続く半導体装置の製造方法の一工程を示す断面図。
【図３７】図３６に続く半導体装置の製造方法の一工程を示す断面図。
【図３８】図３７に続く半導体装置の製造方法の一工程を示す断面図。
【図３９】図３８に続く半導体装置の製造方法の一工程を示す断面図。
【図４０】図３９に続く半導体装置の製造方法の一工程を示す断面図。
【図４１】図４０に続く半導体装置の製造方法の一工程を示す断面図。
【図４２】図４１に続く半導体装置の製造方法の一工程を示す断面図。
【図４３】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す上面図。
【図４４】（ａ）は図４３のＢ−Ｂ’線に沿った断面図、（ｂ）は図４３のＡ−Ａ’線に沿った断面図。
【図４５】（ａ）は図４４に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図４６】（ａ）は図４５に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図４７】（ａ）は図４６に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図４８】（ａ）は図４７に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図４９】（ａ）は図４８に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図５０】（ａ）は図４９に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図５１】（ａ）は図５０に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図５２】（ａ）は図５１に続く半導体装置の製造方法の一工程を示すＢ−Ｂ’線に沿った断面図、（ｂ）はＡ−Ａ’線に沿った断面図。
【図５３】図５２（ａ）及び（ｂ）に示したＣ−Ｃ’線に沿って切り出した半導体装置の３次元構造を示した斜視図。
【図５４】図５２に続く半導体装置の製造方法の一工程を示すＡ−Ａ’線に沿った断面図。
【図５５】図５４に続く半導体装置の製造方法の一工程を示すＡ−Ａ’線に沿った断面図。
【図５６】図５５に示したＣ−Ｃ’線に沿って切り出した半導体装置の３次元構造を示した斜視図。
【図５７】図５６で示した半導体装置にコンタクトを形成したときの３次元構造を示した斜視図。
【符号の説明】
【００９５】
１０…バルクＳｉ基板、１１、１２、１３、３５…ハードマスク、１４…側壁絶縁膜、
１５…ＳｉＮハードマスク材、１６…酸化膜、１７…素子分離絶縁膜（ＳＴＩ）、
１８、１９…ナノワイヤー-フィン、２０…プレーナ領域、
２１、２２、２３、３６、７６…ゲート絶縁膜、
２４、２５、３２、３３、３７、４２、６５…ゲート電極、
２６、２７、６２…ダミーゲート絶縁膜、２８、６３…ダミーゲート、２９…ＴＥＯＳ膜
３０、３１、６４…酸窒化膜ゲート絶縁膜、３８、３９…コンタクト、
４０…ドレイン領域、５０…第１の溝、６０…第２の溝、６６…レジスト、
７０…Ｎｉ、７１…Ｎｉシリサイド、７５…溝、メタル電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008172082.tif 000007
【図６】
2008172082.tif 000008
【図７】
2008172082.tif 000009
【図８】
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【図９】
2008172082.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2008172082.tif 000015
【図１４】
2008172082.tif 000016
【図１５】
2008172082.tif 000017
【図１６】
2008172082.tif 000018
【図１７】
2008172082.tif 000019
【図１８】
2008172082.tif 000020
【図１９】
2008172082.tif 000021
【図２０】
2008172082.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2008172082.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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