(57)【要約】【課題】薄膜トランジスタ素子の引き込み電圧ΔＶの大きさをさらに低減させ、かつ、ΔＶのばらつきをいっそう低減させる。【解決手段】液晶表示パネル２において対向する両辺に、一対のゲートドライバ１０，１１のうちの一方がそれぞれ接続されている。第１ゲートドライバ１０は、薄膜トランジスタ素子をオンするための基準走査信号を、ゲートバスラインＧ１〜Ｇｎの一端に出力する。第２ゲートドライバ１１は、基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、薄膜トランジスタ素子をオンするための遅延走査信号を、第１ゲートドライバ１０が基準走査信号を出力するときと同時に、ゲートバスラインＧ１〜Ｇｎの他端に出力する。【選択図】図１
2008129289.tif 000002
【特許請求の範囲】
【請求項１】
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有する液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置において、
上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えており、
一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力し、
他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力することを特徴とする液晶表示装置。
【請求項２】
上記一対のゲートドライバは、上記基準走査信号を、１フレームごとに交互に出力することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
上記既定の遅延時間は、上記基準走査信号の持続時間の半分以下であることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有し、かつ、上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えている液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置における液晶駆動方法であって、
一方の上記ゲートドライバが、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する工程と、
他方の上記ゲートドライバが、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する工程とを含んでいることを特徴とする液晶駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の液晶表示装置および液晶駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力等の優れた特徴を有している。このことから、テレビジョン装置、コンピュータ用のディスプレイ装置、あるいは携帯端末装置において、幅広く利用されている。
【０００３】
中でも、表示画素ごとに薄膜トランジスタ素子（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）等のスイッチング素子を設けた、アクティブマトリクス型の液晶表示装置は、上記の各種特徴に加え、表示画素数が増大しても隣接表示画素間でのクロストークのない優れた表示画像を得ることができる。これにより高品位の映像を提供できる。
【０００４】
しかし、ＴＦＴを用いる液晶表示装置では、画素電極ごとに、いわゆる引き込み電圧（ΔＶ）がばらつくという問題が発生する。ΔＶとは、ＴＦＴをオンするための走査信号がオン状態からオフ状態に変化するときにおける、画素電極の電位差のことである。
【０００５】
液晶表示パネルの内部に存在するゲートバスラインには、画素ごとに、ＴＦＴが接続されている。ゲートバスラインは、一定の配線抵抗および寄生容量を有している。また、各ＴＦＴは、一定の寄生容量を有している。そのため、ゲートドライバから出力された走査信号のパルス波形は、ゲートドライバから離れるにつれて、これらの配線抵抗および寄生容量の影響を受け、徐々に変化し遅延していく。
【０００６】
具体的には、ゲートドライバの近く位置するＴＦＴに入力されるときには、走査信号の立下り波形は急峻なものとなる。しかし、ゲートドライバから離れるにつれて、立下り波形は、配線抵抗および寄生容量によって決定される一定の時定数を持った、なまった形状に変化していく。なまりの度合いは、ゲートバスラインの終端部により近づくほど、より大きくなる。
【０００７】
ΔＶの値は、走査信号における立下り波形の形状によって変化する。具体的には、なまりの度合いが大きくなるほど、ΔＶの値は小さくなる。したがって、ＴＦＴの形成位置がゲートドライバから離れるほど、立下り波形の形状がよりなまるので、ΔＶの値は小さくなる。これにより、液晶表示パネル内において、ΔＶの値は均一ではなく、ゲートバスラインの配線方向に沿ってばらつくことになる。
【０００８】
なお、走査信号波形の立下り形状に応じてΔＶの値が決まる原理については、特許文献１に詳述されている。
【０００９】
以上のような、液晶表示パネル内におけるΔＶのばらつきを低減させる技術の一つとして、特許文献２には、液晶表示パネルの対向する両辺の辺端部近傍に、走査信号を出力して上記ゲートバスラインを駆動し得る第１ゲートドライバと第２ゲートドライバとが上記液晶表示パネルを挟むように設けられており、上記第１ゲートドライバおよび第２ゲートドライバは、同じｎライン目の上記ゲートバスラインを駆動するための走査信号を１フレーム毎に交互に出力することにより、１フレーム毎に交互に上記薄膜トランジスタ素子を駆動するアクティブマトリクス型液晶表示装置が開示されている。
【００１０】
この液晶表示装置によれば、ΔＶのパネル内分布がフレームごとに左右反転する。そのため、時間の経過とともにΔＶのばらつきが均一化していき、これにより、画素電極（絵素電極）が受ける電位の影響を抑え、液晶表示パネル面内のフリッカーを低減させることができ、表示品位を向上できる。
【特許文献１】特開２００３−２０８１４１号公報（２００３年０７月２５日公開）
【特許文献２】特開２００４−３４１４１４号公報（２００４年１２月０２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献２の技術を用いたとしても、より高精細な液晶表示装置では、液晶表示パネルの中央部と端部とにおいて、ΔＶの差は無視できないほど大きくなる。また、ΔＶの大きさも十分に小さくできず、フリッカーを十分に低減できない問題が依然として残る。
【００１２】
本発明は上記の課題を解決するためになされたものであり、その目的は、ΔＶの大きさをさらに低減し、かつ、ΔＶのばらつきをいっそう低減する液晶表示装置および液晶駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る液晶表示装置は、上記の課題を解決するために、
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有する液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置において、
上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えており、
一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力し、
他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力することを特徴としている。
【００１４】
上記の構成によれば、液晶表示装置は、液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバを備えている。いずれのゲートドライバも、薄膜トランジスタ素子をオンするための走査信号を、各ゲートバスラインに出力する。より詳細には、一対のゲートドライバのうちの１つは、液晶表示パネル内に設けられる各ゲートバスラインの一端に走査信号を出力する。もう１つは、同じゲートバスラインの他端に、走査信号を出力する。このとき両者はフレームごとに交互ではなく、各フレームにおいて同時に走査信号を出力する。
【００１５】
ここで、一方のゲートドライバは、薄膜トランジスタ素子をオンするための基準走査信号をゲートバスラインに出力する。と同時に、他方のゲートドライバが、薄膜トランジスタ素子をオンするための遅延走査信号をゲートバスラインに出力する。ここで、遅延走査信号は、基準走査信号に比べて、信号波形の立ち下がりが既定の時間だけ遅れている。すなわち各ゲートバスラインには、立下りのタイミングが互いに異なる２つ走査信号が、両端にそれぞれ同時に入力される。
【００１６】
ここで、基準走査信号がゲートバスラインの左端から入力され、一方、遅延走査信号が、ゲートドライバＢの右端から入力されるとする。また、遅れの時間をΔｔだとする。このとき、基準走査信号の立下り波形は、ゲートバスラインの右端に行くほど、より大きく遅延する。一方、遅延走査信号の立下り波形は、ゲートバスラインの左端に行くほど、より大きく遅延する。
【００１７】
この結果、液晶表示パネルの左端に近い位置に存在する薄膜トランジスタ素子には、ほぼ瞬間的に立下る基準走査信号と、立下りの開始が基準走査信号の立下り開始時点よりもΔｔだけ遅れ、かつ立下り波形が最大限になまって遅延する遅延走査信号とが入力される。一方、液晶表示パネルの右端に近い位置に存在する薄膜トランジスタ素子には、立下りが最大になまって遅延する基準走査信号と、立下りが遅延走査信号の立下り開始時点よりΔｔだけ遅れて瞬間的に変化する遅延走査信号とが、入力される。一方、液晶表示パネルの中央に近い位置に存在する薄膜トランジスタ素子には、立下り波形が中程度になまって遅延する基準走査信号と、立下り波形が中程度になまって遅延する遅延走査信号とが、入力される。
【００１８】
このとき、各薄膜トランジスタ素子において、基準走査信号の立下り波形と、遅延走査信号の立下り波形とが重なり合い、平均化される。さらに、ゲートバスラインに接続されている各薄膜トランジスタ素子の配線抵抗および寄生容量の影響を受けることによって、各薄膜トランジスタ素子に印加される、重なり波形の立下り部分が、二段階に変化して遅延する。この二段階遅延は、液晶表示パネルにおける薄膜トランジスタ素子の形成位置にかかわらず発生する。
【００１９】
走査信号の立下りが二段階に変化して遅延するとき、一段階目の遅延はΔＶの発生に寄与せず、また、二段階目の遅延における、急激な立下り部分も、同様に、ΔＶの発生に寄与しない。なぜなら、これらの電圧変化は、薄膜トランジスタ素子を十分にオンできる範囲内に留まるからである。すなわち、各薄膜トランジスタ素子におけるΔＶの発生には、立下り波形の二段階目おける、緩やかな遅延部分だけが寄与することになる。
【００２０】
したがって、薄膜トランジスタ素子がオフするときにおける電圧の変化が、従来技術のものに比べて小さくなる。これにより、発生するΔＶの値をより小さくできる効果を奏する。さらに、各薄膜トランジスタ素子におけるΔＶのばらつきも、より小さくできる効果を奏する。
【００２１】
本発明に係る液晶駆動方法は、上記の課題を解決するために、
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインと上記ゲートバスラインとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有し、かつ、上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバをさらに備えている液晶表示パネルを備えたアクティブマトリクス型の液晶表示装置における液晶駆動方法であって、
一方の上記ゲートドライバが、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する工程と、
他方の上記ゲートドライバが、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する工程とを含んでいることを特徴としている。
【００２２】
上記の構成によれば、本発明に係る液晶表示装置と同様の作用効果を奏する。
【００２３】
また、本発明に係る液晶表示装置では、さらに、
上記一対のゲートドライバは、上記基準走査信号を、１フレームごとに交互に出力することが好ましい。
【００２４】
上記の構成によれば、一対のゲートドライバは、基準走査信号を、１フレームごとに交互に出力する。ここで、一対のゲートドライバをゲートドライバＡおよびゲートドライバＢとする。あるフレームにおいてゲートドライバＡが基準走査信号を出力する場合、次のフレームでは、ゲートドライバＢが基準走査信号を出力する。つまり、フレームごとに、基準走査信号を出力するゲートドライバは、Ａ、Ｂ、Ａ、Ｂと入れ替わる。
【００２５】
ここで、上述したように、一対のゲートドライバのうち、一方のゲートドライバが基準走査信号を出力するとき、他方のゲートドライバは、遅延走査信号を出力する。したがって、ゲートドライバＡが基準走査信号を出力する場合、ゲートドライバＢが遅延走査信号を出力する。一方、ゲートドライバＢが基準走査信号を出力する場合、ゲートドライバＡが遅延走査信号を出力する。
【００２６】
これによりゲートドライバＡは、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。一方、ゲートドライバＢは、ゲートドライバＡよりも１フレームずれたタイミングで、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。つまり、あるフレームでは、液晶表示パネルの左側から基準走査信号が入力され、一方、右側から遅延走査信号が入力される。そして、次のフレームでは、液晶表示パネルの左側から遅延走査信号が入力され、一方、右側からは遅延走査信号が入力される。
【００２７】
このように、フレームごとに、液晶表示パネルの左右から入力される走査信号が入れ替わることになる。したがって、液晶表示パネル内におけるΔＶの分布が、フレームごとに反転する。これにより、ΔＶの分布が時間の経過とともに平均化され、均一化されていく。
【００２８】
以上のように、本構成の液晶表示装置では、一対のゲートドライバのうち決まった一方が基準走査信号を毎フレーム出力する場合に比べて、液晶表示パネル内におけるΔＶのばらつきをより低減できる効果を奏する。
【００２９】
本発明に係る液晶表示装置では、さらに、
上記既定の遅延時間は、上記基準走査信号の持続時間の半分以下であることが好ましい。
【００３０】
上記の構成によれば、ある薄膜トランジスタ素子に入力される遅延走査信号における立下り波形の遅れが、隣り合う他の薄膜トランジスタ素子に入力される基準走査信号や遅延走査信号に重なりあうことがない。したがって、薄膜トランジスタ素子に不要な電圧が印加されることを防止できる。
【発明の効果】
【００３１】
以上のように、本発明に係る液晶表示装置は、上記液晶表示パネルにおいて対向する両辺にそれぞれ接続される一対のゲートドライバを備えている。ここで、一方の上記ゲートドライバは、上記薄膜トランジスタ素子をオンするための基準走査信号を、上記ゲートバスラインに出力する。また、他方の上記ゲートドライバは、上記基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、上記薄膜トランジスタ素子をオンするための遅延走査信号を、一方の上記ゲートドライバが上記基準走査信号を出力するときと同時に出力する。したがって、ΔＶの大きさをさらに低減し、かつ、ΔＶのばらつきをいっそう低減する効果を奏する。
【発明を実施するための最良の形態】
【００３２】
本発明の一実施形態について、図１〜図３を参照して以下に説明する
まず、本実施形態に係る液晶表示装置１の構成について、図１を参照にして以下に説明する。図１は、本発明の一実施形態に係る液晶表示装置の要部構成を示すブロック図である。
【００３３】
この図に示すように、液晶表示装置１は液晶表示パネル２を備えている。この液晶表示パネル２は、複数のソースバスライン（図示しない）と、複数のゲートバスラインＧ１〜Ｇｎとを有している。ここで液晶表示パネル２は、ソースバスラインとゲートバスラインＧ１〜Ｇｎとの交点ごとに、薄膜トランジスタ素子を介して接続された画素を有している。このような液晶表示パネル２を備えた液晶表示装置１は、いわゆるアクティブマトリクス型の液晶表示装置である。また、図１に示すように、ゲートバスラインＧ１〜Ｇｎは、各薄膜トランジスタ素子が有する存在する配線抵抗や寄生容量が存在する。
【００３４】
なお、図１には、液晶表示装置１を説明する上で必要最小限の部材のみが示されている。したがって、薄膜トランジスタ素子の抵抗や寄生容量は図示しているが、画素や薄膜トランジスタ素子そのものは図示していない
液晶表示装置１では、図１に示すように、一対のゲートドライバ１０，１１が、液晶表示パネル１において対向する両辺に、それぞれ接続されている。具体的には、液晶表示パネル２における、図１を正対して見た左側に、第１ゲートドライバが接続されている。一方、液晶表示パネル２における、図１を正対してみた右側に、第２ゲートドライバが接続されている。
【００３５】
これら一対のゲートドライバ１０，１１のうち、一方のゲートドライバは、薄膜トランジスタ素子をオンするための基準走査信号を、ゲートバスラインにＧ１〜Ｇｎに出力する。また、他方のゲートドライバは、基準走査信号に比べて信号波形の立ち下がりが既定の時間だけ遅れる、薄膜トランジスタ素子をオンするための遅延走査信号を、一方のゲートドライバが基準走査信号を出力するときと同時に、ゲートバスラインＧ１〜Ｇｎに出力する。
【００３６】
ここで、本実施形態では、第１ゲートドライバ１０が基準走査信号を出力し、同時に、第２ゲートドライバ１１が遅延走査信号を出力する。しかしこれに限らず、逆でもよい。すなわち、第１ゲートドライバ１０が基準走査信号を出力する一方で、第２ゲートドライバ１１が遅延走査信号を出力する構成であってもよい。
【００３７】
以上のように、第１ゲートドライバ１０は、液晶表示パネル１内に設けられるゲートバスラインＧ１〜Ｇｎの一端に基準走査信号を出力する。一方、第２ゲートドライバ１１は、ゲートバスラインＧ１〜Ｇｎの他端に、遅延走査信号を出力する。このときゲートドライバ１０，１１はフレームごとに交互ではなく、各フレームにおいて同時に走査信号を出力する。すなわち、あるフレームにおいて、第１ゲートドライバ１０がゲートバスラインＧ１〜Ｇｎに、基準走査信号を出力する場合、同じフレームにおいて、第２ゲートドライバ１１は、ゲートバスラインＧ１〜Ｇｎに遅延走査信号を出力する。
【００３８】
基準走査信号および遅延走査信号について、図２を参照して以下に説明する。図２は、基準走査信号および遅延走査信号の波形を示す図である。この図に示すように、第１ゲートドライバ１０は、振幅が電圧（ＶＧＨ−ＶＧＬ）であり、時間Ｔだけ持続する基準走査信号を出力する。具体的には、ゲートバスラインＧ１〜Ｇｎを駆動するとき、まず電圧ＶＧＬを出力したあと、次に時間Ｔだけ電圧ＶＧＨを出力し、次にゲートバスラインＧ１〜Ｇｎをオープン状態にする。
【００３９】
一方、第２ゲートドライバ１１は、振幅が電圧（ＶＧＨ−ＶＧＬ）であり、時間Ｔ＋時間Δｔだけ持続する遅延走査信号を出力する。具体的には、ゲートバスラインＧ１〜Ｇｎを駆動するとき、まず電圧ＶＧＬを出力したあと、次に時間Ｔ＋時間Δｔだけ電圧ＶＧＨを出力し、次に電圧ＶＧＬを出力する。
【００４０】
なお、電圧ＶＧＨは各薄膜トランジスタ素子を完全にオンするのに十分な大きさの電圧である。この値は、薄膜トランジスタ素子をオンするために必要な電圧ＶＨに比べて、十分に高い。また、電圧ＶＧＬは、薄膜トランジスタ素子を完全にオフするために十分な大きさの電圧である。この値は、電圧ＶＨに比べて十分に低い。
【００４１】
図２に示すように、遅延走査信号は、基準走査信号に比べて、信号波形の立ち下がりが既定の時間Δｔだけ遅れている。すなわちゲートバスラインＧ１〜Ｇｎには、立下りのタイミングが互いに異なる２つ走査信号が、両端にそれぞれ同時に入力される。
【００４２】
上述したように、本実施形態では、基準走査信号がゲートバスラインＧ１〜Ｇｎの左端から入力され、一方、遅延走査信号が、ゲートバスラインＧ１〜Ｇｎの右端から入力される。また、遅れの時間はΔｔである。このとき、基準走査信号の立下り波形は、ゲートバスラインＧ１〜Ｇｎの右端に行くほど、より大きく遅延する。一方、遅延走査信号の立下り波形は、ゲートバスラインＧ１〜Ｇｎの左端に行くほど、より大きく遅延する。
【００４３】
液晶表示パネル１の左端に近い位置に存在する薄膜トランジスタ素子には、ほぼ瞬間的に立下る基準走査信号と、立下りの開始が基準走査信号の立下り開始時点よりもΔｔだけ遅れ、かつ立下り波形が最大限になまって遅延する遅延走査信号とが入力される。一方、液晶表示パネルの右端に近い位置に存在する薄膜トランジスタ素子には、立下りが最大になまって遅延する基準走査信号と、立下りが遅延走査信号の立下り開始時点よりΔｔだけ遅れて瞬間的に変化する遅延走査信号とが、入力される。一方、液晶表示パネルの中央に近い位置に存在する薄膜トランジスタ素子には、立下り波形が中程度になまって遅延する基準走査信号と、立下り波形が中程度になまって遅延する遅延走査信号とが、入力される。
【００４４】
ここで、ゲートバスラインＧ１〜Ｇｎの両端から走査信号を同時に入力した場合の、各薄膜トランジスタ素子における、ゲート電圧およびソース電圧の変化の一例を、図３を参照して以下に説明する。図３は、ゲートバスラインＧ１〜Ｇｎの両端から走査信号を同時に入力した場合の、各薄膜トランジスタ素子における、ゲート電圧およびソース電圧の変化を示す図である。上段が、入力走査信号の持続時間をΔｔだけずらした場合の例であり、本発明の一実施例である。一方、下段は、ゲートバスラインＧ１〜Ｇｎの両側から同じ長さの走査信号を入力した場合の参考例である。
【００４５】
図３に示す各段において、ｇで示す実線はゲート電圧（走査信号の電圧）の変化の様子を示し、ｓで示す実線はソース電圧の変化の様子を示す。また、下三角で示す点線は、ΔＶの影響がない場合のソース電圧を示し、上三角で示す実線は、ΔＶの影響を受けて下落したソース電圧を示す。したがって、下三角と上三角とによってはさまれた範囲の大きさが、ΔＶの大きさの目安となる。
【００４６】
ゲートバスラインＧ１〜Ｇｎの両側から走査信号を同時に入力すると、各薄膜トランジスタ素子において、基準走査信号の立下り波形と、遅延走査信号の立下り波形とが重なり合い、平均化される。さらに、ゲートバスラインＧ１〜Ｇｎに接続されている各薄膜トランジスタ素子の抵抗および寄生容量の影響を受けることによって、各薄膜トランジスタ素子に印加される、ｇで示す重なり波形の立下り部分が、二段階に変化して遅延する。この二段階遅延は、液晶表示パネル１における薄膜トランジスタ素子の形成位置にかかわらず発生する。
【００４７】
すなわち、図３に示すように、液晶表示パネル２において、薄膜トランジスタ素子が左端に近くても、中央に近くても、あるいは右端に近くても、同様に、走査信号の立下り波形は二段階に変化する。ただし変化の仕方は異なる。具体的には、液晶表示パネル２における右端に近づくほど、二段階目の変化の開始点の電圧が、より高いものとなる。言い換えれば、一段階目の電圧の降下の度合いが、右端に行くほどより小さくなる。
【００４８】
しかし、いずれにせよ、薄膜トランジスタ素子に印加される走査信号の立下りが、二段階に変化して遅延するとき、一段階目の遅延はΔＶの発生に寄与せず、また、二段階目の遅延における、急激な立下り部分も、同様に、ΔＶの発生に寄与しない。なぜなら、これらの電圧変化は、薄膜トランジスタ素子を十分にオンできる範囲内（電圧ＶＨ以上）に留まるからである。言い換えれば、各薄膜トランジスタ素子におけるΔＶの発生には、立下り波形の二段階目おける、緩やかな遅延部分だけが寄与することになる。
【００４９】
ここで、図３を参照すると、ゲートバスラインＧ１〜Ｇｎの左端から基準走査信号を入力し、右端から同時に遅延走査信号を入力するとき、走査信号の立下り波形の二段階目おける、緩やかな遅延部分の開始点は、いずれも、ＶＧＨとＶＧＬの中間部分に近い位置になっている。したがって、薄膜トランジスタ素子がオフするときにおける電圧の変化が、従来技術のものに比べて小さくなる。これにより、発生するΔＶの値をより小さくできる。さらに、各薄膜トランジスタ素子におけるΔＶのばらつきも、より小さくできる。
【００５０】
なお、比較のため、図３の下段に示す波形を参照すると、ゲートバスラインＧ１〜Ｇｎの両側から、同じ波形、すなわち遅延時間のない波形を入力したとき、各薄膜トランジスタ素子に印加される走査信号の立下りは、二段階変化をせず、一段階となる。たとえば、液晶表示パネル２の左端に近い位置の薄膜トランジスタ素子では、立下り時、ＶＧＨからほぼ瞬間的にＶＧＬまで変化する。したがって、この電圧変化のほとんどがΔＶの発生に寄与するため、ソース電圧の変化の度合いが、上段に示す本発明の場合に比べて格段に大きくなる。液晶表示パネル２の右端においても、同様である。
【００５１】
また、液晶表示パネル２における中央部分では、緩やかに遅延する一段階の波形変化を示すため、ΔＶの値は、左端や右端の場合と比べて減少する。とはいえ、本発明における中央位置の場合に比べると、波形が二段階変化しない分、ΔＶの値はより大きくなる。
【００５２】
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。
【００５３】
たとえば、液晶表示装置１では、ゲートドライバ１０，１１が、基準走査信号を、１フレームごとに交互に出力してもよい。すなわち、あるフレームにおいて第１ゲートドライバ１０が基準走査信号を出力する場合、次のフレームでは、第２ゲートドライバ１１が基準走査信号を出力する。つまり、フレームごとに、基準走査信号を出力するゲートドライバは、第１ゲートドライバ１０、第２ゲートドライバ１１、第１ゲートドライバ１０、第２ゲートドライバ１１のように交互に入れ替わる。
【００５４】
ここで上述したように、ゲートドライバ１０，１１のうち、一方のゲートドライバが基準走査信号を出力するとき、他方のゲートドライバは遅延走査信号を出力する。したがって、第１ゲートドライバ１０が基準走査信号を出力する場合、第２ゲートドライバ１１が遅延走査信号を出力する。一方、第２ゲートドライバ１１が基準走査信号を出力する場合、第１ゲートドライバ１０が遅延走査信号を出力する。
【００５５】
これにより第１ゲートドライバ１０は、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。一方、第２ゲートドライバ１１は、第１ゲートドライバ１０よりも１フレームずれたタイミングで、フレームごとに基準走査信号および遅延走査信号を交互に出力することになる。つまり、あるフレームでは、ゲートバスラインＧ１〜Ｇｎの左端から基準走査信号が入力され、一方、右端から遅延走査信号が入力される。そして、次のフレームでは、ゲートバスラインＧ１〜Ｇｎの左端から遅延走査信号が入力され、一方、右端からは遅延走査信号が入力される。
【００５６】
このように、フレームごとに、ゲートバスラインＧ１〜Ｇｎの左右端から入力される走査信号の持続時間が入れ替わることになる。したがって、液晶表示パネル１内において、ゲートバスラインＧ１〜Ｇｎ方向に沿ったΔＶの分布が、フレームごとに反転する。これにより、ΔＶの分布が時間の経過とともに平均化され、均一化されていく。したがって、一対のゲートドライバ１０，１１のうち決まった一方が基準走査信号を毎フレーム出力する場合に比べて、液晶表示パネル２内におけるΔＶのばらつきを、よりいっそう低減できる。
【００５７】
なお、上述したΔｔの値は、基準走査信号の持続時間Ｔの半分以下であることが好ましい。このとき、ある薄膜トランジスタ素子に入力される遅延走査信号における立下り波形の遅れが、隣り合う他の薄膜トランジスタ素子に入力される基準走査信号や遅延走査信号に重なりあうことがない。したがって、薄膜トランジスタ素子を不要な電圧がさらに印加されることを防止できる。
【産業上の利用可能性】
【００５８】
本発明は、アクティブマトリクス型の液晶表示装置として、幅広く利用できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る液晶表示装置の要部構成を示すブロック図である。
【図２】基準走査信号および遅延走査信号の波形を示す図である。
【図３】ゲートバスラインの両端から走査信号を同時に入力した場合の、各薄膜トランジスタ素子における、ゲート電圧およびソース電圧の変化を示す図である。
【符号の説明】
【００６０】
１  液晶表示装置
２  液晶表示パネル
１０  第１ゲートドライバ
１１  第２ゲートドライバ
【図１】
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【図２】
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【図３】
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