(57)【要約】【課題】回路面積の縮小化を実現できる集積回路装置、電子機器を提供すること。【解決手段】集積回路装置は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと、第１、第２のインターフェース領域１２、１４と、電源電圧を生成する第１の電源回路ブロックＰＢ１を含む。第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢ１〜ＤＢＩを含み、第１の電源回路ブロックＰＢ１は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのデータドライバブロックＤＢ１〜ＤＢＩと第２のインターフェース領域１４との間にＤ１方向に沿って配置される。【選択図】図９
2008040337.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域と、
電源電圧を生成する第１の電源回路ブロックとを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックを含み、
前記第１の電源回路ブロックは、
前記第１〜第Ｎの回路ブロックの前記データドライバブロックと前記第２のインターフェース領域との間に、前記第１の方向に沿って配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタが、前記第１の電源回路ブロック内に配置されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記昇圧トランジスタのドレイン又はソースと昇圧用キャパシタとを電気的に接続するための昇圧用パッドが、前記第２のインターフェース領域に配置されることを特徴とする集積回路装置。
【請求項４】
請求項１において、
チャージポンプにより電圧の１次〜Ｋ次昇圧（Ｋは２以上の整数）を行う１次〜Ｋ次昇圧回路の１次〜Ｋ次昇圧トランジスタが、前記第１の電源回路ブロック内に配置されることを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記１次〜Ｋ次昇圧トランジスタのドレイン又はソースと１次〜Ｋ次昇圧用キャパシタとを電気的に接続するための１次〜Ｋ次昇圧用パッドが、前記第２のインターフェース領域に配置されることを特徴とする集積回路装置。
【請求項６】
請求項４又は５において、
高電位側電源と低電位側電源の間に設けられる電源間保護回路が、Ｌ次昇圧回路（１≦Ｌ＜Ｋ）とＬ＋１次昇圧回路の間に配置されることを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
第２の電源回路ブロックと、
電源電圧を調整するための電源調整データを前記第２の電源回路ブロックに転送するロジック回路ブロックとを含み、
前記第２の電源回路ブロックは、
前記電源調整データが書き込まれる電源レジスタ部を含み、
前記データドライバブロックは、
前記第２の電源回路ブロックと前記ロジック回路ブロックとの間に配置されることを特徴とする集積回路装置。
【請求項８】
集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する第１の電源回路ブロックとを含み、
前記第１〜第Ｎの回路ブロックは、
データ線を駆動するための少なくとも１つのデータドライバブロックと、
第２の電源回路ブロックと、
電源電圧を調整するための電源調整データを前記第２の電源回路ブロックに転送するロジック回路ブロックとを含み、
前記第２の電源回路ブロックは、
前記電源調整データが書き込まれる電源レジスタ部を含み、
前記データドライバブロックは、
前記第２の電源回路ブロックと前記ロジック回路ブロックとの間に配置されることを特徴とする集積回路装置。
【請求項９】
請求項７又は８において、
前記ロジック回路ブロックは、
前記電源調整データを、ｍビット（ｍは自然数）の電源用転送線を介して時分割に前記第２の電源回路ブロックに転送することを特徴とする集積回路装置。
【請求項１０】
請求項９において、
前記ロジック回路ブロックは、
前記電源レジスタ部のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる電源調整データを転送するためのデータ信号を、前記電源用転送線を介して前記第２の電源回路ブロックに出力することを特徴とする集積回路装置。
【請求項１１】
請求項９又は１０において、
前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、
前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、
前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されることを特徴とする集積回路装置。
【請求項１２】
請求項７乃至１１のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第１の走査ドライバブロックを含み、
前記第２の電源回路ブロックは、
前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項１３】
請求項１２において、
前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記第２の電源回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記第１の走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記第２の電源回路ブロック上を、前記第１の走査ドライバブロックから前記走査ドライバ用パッドに対して配線され、
前記第２の電源回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されることを特徴とする集積回路装置。
【請求項１５】
請求項７乃至１４のいずれかにおいて、
前記第１〜第Ｎの回路ブロックは、
走査線を駆動するための第２の走査ドライバブロックを含み、
前記ロジック回路ブロックは、
前記第２の走査ドライバブロックと前記データドライバブロックの間に配置されることを特徴とする集積回路装置。
【請求項１６】
請求項１５において、
前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記ロジック回路ブロックの前記第２の方向側に配置されることを特徴とする集積回路装置。
【請求項１７】
請求項１６において、
前記第２の走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記ロジック回路ブロック上を、前記第２の走査ドライバブロックから前記走査ドライバ用パッドに対して配線され、
前記ロジック回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されることを特徴とする集積回路装置。
【請求項１８】
請求項７乃至１７のいずれかにおいて、
前記第２の電源回路ブロックは、
チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータを含み、
前記第１〜第Ｎの回路ブロックは、
前記レギュレータにより調整された電圧が供給されて複数の階調電圧を生成する階調電圧生成回路ブロックを含み、
前記階調電圧生成回路ブロックは、
前記第２の電源回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。
【請求項１９】
請求項１乃至１８のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
【０００３】
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
【特許文献１】特開２００１−２２２２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小を実現できる集積回路装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域と、電源電圧を生成する第１の電源回路ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックを含み、前記第１の電源回路ブロックは、前記第１〜第Ｎの回路ブロックの前記データドライバブロックと前記第２のインターフェース領域との間に、前記第１の方向に沿って配置される集積回路装置に関係する。
【０００６】
本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置され、第１〜第Ｎの回路ブロックの第２、第４の方向側に、各々、第１、第２のインターフェース領域が設けられる。従って、集積回路装置の第２の方向での幅を小さくすることが可能になり、集積回路装置の小面積化を図れる。また本発明では、第１〜第Ｎの回路ブロックのデータドライバブロックと第２のインターフェース領域との間に、第１の方向に沿って第１の電源回路ブロックが配置される。従って、第１の電源回路ブロックを構成するトランジスタを、データドライバブロックと第２のインターフェース領域との間の領域に、第１の方向に沿って分散して配置できる。従って、第１の電源回路ブロックを第１〜第Ｎの回路ブロックの１つとして配置する手法に比べて、レイアウト効率を向上できる。
【０００７】
また本発明では、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタが、前記第１の電源回路ブロック内に配置されるようにしてもよい。
【０００８】
このようにすれば、トランジスタサイズが大きい昇圧トランジスタを、データドライバブロックと第２のインターフェース領域との間の領域に、第１の方向に沿って分散して配置できるため、レイアウト効率を向上できる。
【０００９】
また本発明では、前記昇圧トランジスタのドレイン又はソースと昇圧用キャパシタとを電気的に接続するための昇圧用パッドが、前記第２のインターフェース領域に配置されるようにしてもよい。
【００１０】
このようにすれば、各昇圧用パッドの近くに、各昇圧用パッドに対応する各昇圧トランジスタを配置できるため、昇圧トランジスタと昇圧用パッドとを接続する配線の長さを短くすることが可能になる。従って、寄生抵抗値による昇圧効率の劣化や配線領域による面積増加を最小限に抑えることが可能になる。
【００１１】
また本発明では、チャージポンプにより電圧の１次〜Ｋ次昇圧（Ｋは２以上の整数）を行う１次〜Ｋ次昇圧回路の１次〜Ｋ次昇圧トランジスタが、前記第１の電源回路ブロック内に配置されるようにしてもよい。
【００１２】
このようにすれば、トランジスタサイズが大きい１次〜Ｋ次昇圧トランジスタを、データドライバブロックと第２のインターフェース領域との間の領域に、第１の方向に沿って分散して配置できるため、レイアウト効率を向上できる。
【００１３】
また本発明では、前記１次〜Ｋ次昇圧トランジスタのドレイン又はソースと１次〜Ｋ次昇圧用キャパシタとを電気的に接続するための１次〜Ｋ次昇圧用パッドが、前記第２のインターフェース領域に配置されるようにしてもよい。
【００１４】
このようにすれば、１次〜Ｋ次昇圧トランジスタと１次〜Ｋ次昇圧用パッドとを接続する配線の長さを短くすることが可能になるため、寄生抵抗値による昇圧効率の劣化や配線領域による面積増加を最小限に抑えることが可能になる。
【００１５】
また本発明では、高電位側電源と低電位側電源の間に設けられる電源間保護回路が、Ｌ次昇圧回路（１≦Ｌ＜Ｋ）とＬ＋１次昇圧回路の間に配置されるようにしてもよい。
【００１６】
このようにすれば、電源間保護回路の第１の方向での幅を利用して、昇圧トランジスタの配置ピッチと昇圧用パッドの配置ピッチとの差を吸収することが可能になる。
【００１７】
また本発明では、前記第１〜第Ｎの回路ブロックは、第２の電源回路ブロックと、電源電圧を調整するための電源調整データを前記第２の電源回路ブロックに転送するロジック回路ブロックとを含み、前記第２の電源回路ブロックは、前記電源調整データが書き込まれる電源レジスタ部を含み、前記データドライバブロックは、前記第２の電源回路ブロックと前記ロジック回路ブロックとの間に配置されるようにしてもよい。
【００１８】
このようにすれば、ロジック回路ブロックや第２の電源回路ブロックの第２の方向側での空きスペース等を利用できるようになり、レイアウト効率を向上できる。
【００１９】
また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する第１の電源回路ブロックとを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、第２の電源回路ブロックと、電源電圧を調整するための電源調整データを前記第２の電源回路ブロックに転送するロジック回路ブロックとを含み、前記第２の電源回路ブロックは、前記電源調整データが書き込まれる電源レジスタ部を含み、前記データドライバブロックは、前記第２の電源回路ブロックと前記ロジック回路ブロックとの間に配置される集積回路装置に関係する。
【００２０】
本発明によれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくすることが可能になり、集積回路装置の小面積化を図れる。また本発明によれば、第２の電源回路ブロックと、第２の電源回路ブロックに電源調整データを転送するロジック回路ブロックとの間に、データドライバブロックが位置するように、第１〜第Ｎの回路ブロックが配置される。従って、電源調整データによる電源電圧生成の制御を実現しながら、ロジック回路ブロックや第２の電源回路ブロックの第２の方向側での空きスペース等を利用できるようになり、レイアウト効率を向上できる。
【００２１】
また本発明では、前記ロジック回路ブロックは、前記電源調整データを、ｍビット（ｍは自然数）の電源用転送線を介して時分割に前記第２の電源回路ブロックに転送するようにしてもよい。
【００２２】
このようにすれば、電源調整データのデータ量が多い場合にも、電源用転送線を介して電源調整データをｍビットずつ時分割に転送できる。従って、電源用転送線の本数を少なくすることが可能になり、第１の方向に沿った信号線の配線効率を向上できる。
【００２３】
また本発明では、前記ロジック回路ブロックは、前記電源レジスタ部のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる電源調整データを転送するためのデータ信号を、前記電源用転送線を介して前記第２の電源回路ブロックに出力するようにしてもよい。
【００２４】
このようにすれば、電源用転送線を介して出力されるアドレス信号とデータ信号を用いて、電源レジスタ部のレジスタに対して電源調整データを効率良く書き込むことが可能になる。
【００２５】
また本発明では、前記第１〜第Ｎの回路ブロックのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層で形成されるローカル線が配線され、前記第１〜第Ｎの回路ブロックのうちの隣接しない回路ブロック間では、前記第Ｉの層以上の配線層で形成されるグローバル線が、隣接しない回路ブロック間に介在する回路ブロック上を前記第１の方向に沿って配線され、前記電源用転送線が、前記グローバル線により前記データドライバブロック上を前記第１の方向に沿って配線されるようにしてもよい。
【００２６】
このようにすれば、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。従って、隣接する回路ブロック間がショートパスで接続されるようになり、配線領域を原因とするチップ面積の増加を防止できる。また、隣接しない回路ブロック間では、上層の配線層で形成されるグローバル線が配線される。従って、ローカル線の配線本数が多い場合にも、これらのローカル線上に電源用転送線などのグローバル線を配線できるようになり、配線効率を向上できる。
【００２７】
また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第１の走査ドライバブロックを含み、前記第２の電源回路ブロックは、前記第１の走査ドライバブロックと前記データドライバブロックとの間に配置されるようにしてもよい。
【００２８】
このようにすれば、例えば第２の電源回路ブロックの第２の方向側での空きスペースの有効活用が可能になる。
【００２９】
また本発明では、前記第１の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記第２の電源回路ブロックの前記第２の方向側に配置されるようにしてもよい。
【００３０】
このようにすれば、第２の電源回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。
【００３１】
また本発明では、前記第１の走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記第２の電源回路ブロック上を、前記第１の走査ドライバブロックから前記走査ドライバ用パッドに対して配線され、前記第２の電源回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されるようにしてもよい。
【００３２】
このようにすれば、走査ドライバ用グローバル線からのノイズをシールド線で除去できるため、グローバル線の下層の第２の電源回路ブロック内の回路の誤動作等を防止できる。
【００３３】
また本発明では、前記第１〜第Ｎの回路ブロックは、走査線を駆動するための第２の走査ドライバブロックを含み、前記ロジック回路ブロックは、前記第２の走査ドライバブロックと前記データドライバブロックの間に配置されるようにしてもよい。
【００３４】
このようにすれば、例えばロジック回路ブロックの第２の方向側での空きスペースの有効活用が可能になる。
【００３５】
また本発明では、前記第２の走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記ロジック回路ブロックの前記第２の方向側に配置されるようにしてもよい。
【００３６】
このようにすれば、ロジック回路ブロックの第２の方向側の空きスペースを有効活用して、走査ドライバ用パッドを配置できるため、レイアウト効率を向上できる。
【００３７】
また本発明では、前記第２の走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記ロジック回路ブロック上を、前記第２の走査ドライバブロックから前記走査ドライバ用パッドに対して配線され、前記ロジック回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されるようにしてもよい。
【００３８】
このようにすれば、走査ドライバ用グローバル線からのノイズをシールド線で除去できるため、グローバル線の下層のロジック回路ブロック内の回路の誤動作等を防止できる。
【００３９】
また本発明では、前記第２の電源回路ブロックは、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータを含み、前記第１〜第Ｎの回路ブロックは、前記レギュレータにより調整された電圧が供給されて複数の階調電圧を生成する階調電圧生成回路ブロックを含み、前記階調電圧生成回路ブロックは、前記第２の電源回路ブロックと前記データドライバブロックとの間に配置されるようにしてもよい。
【００４０】
このようにすれば、レギュレータにより調整された電圧をショートパスで階調電圧生成回路ブロックに供給することが可能になる。
【００４１】
また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４３】
１．集積回路装置の回路構成例
図１に本実施形態の集積回路装置（表示ドライバ）の回路構成の一例を示す。なお本実施形態の集積回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４４】
表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【００４５】
メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。
【００４６】
ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【００４７】
制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
【００４８】
データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。
【００４９】
走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００５０】
電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。
【００５１】
階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【００５２】
２．細長の集積回路装置
図２に集積回路装置１０の配置例を示す。図２では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図２では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。
【００５３】
集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。
【００５４】
出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
【００５５】
入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。
【００５６】
なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。
【００５７】
また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。
【００５８】
図３（Ａ）、図３（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図３（Ａ）、図３（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。
【００５９】
また図３（Ａ）、図３（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。
【００６０】
そして図３（Ａ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢとの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２（ＰＢ１）とデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）との間に階調電圧生成回路ブロックＧＢが配置される。
【００６１】
一方、図３（Ｂ）では、細長の第１の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。
【００６２】
また図３（Ａ）、図３（Ｂ）において第２の電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。
【００６３】
図３（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは隣接しておらず、ＧＢとＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。また電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）が配置される。そして電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４の間に階調電圧生成回路ブロックＧＢが配置される。なお階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢをＤ１方向に沿って隣接させる変形実施も可能である。
【００６４】
なお本実施形態の集積回路装置１０のレイアウト配置は図３（Ａ）、図３（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。
【００６５】
図４（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。
【００６６】
図４（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。
【００６７】
例えば図４（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図４（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。
【００６８】
ここで、図４（Ｂ）の配置手法には以下のような課題がある。
【００６９】
第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。
【００７０】
第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図４（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。
【００７１】
これに対して図２〜図３（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図４（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。
【００７２】
また図２〜図３（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
【００７３】
また図２〜図３（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。
【００７４】
３．電源回路
図５に本実施形態の電源回路の構成例を示す。なお電源回路は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの変形実施が可能である。
【００７５】
図５の電源回路は、１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路。Ｋは２以上の整数）、レギュレータ３５、ＶＣＯＭ生成回路３６、制御回路３７を含む。ここで１次〜４次昇圧回路３１〜３４（広義には１次〜Ｋ次昇圧回路）は、各々、１次〜４次昇圧トランジスタ（広義には１次〜Ｋ次昇圧トランジスタ）と１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４（広義には１次〜Ｋ次昇圧制御回路）を含み、１次〜４次の昇圧動作を行う。１次〜４次昇圧制御回路ＣＴ１〜ＣＴ４は１次〜４次昇圧回路３１〜３４の制御を行う回路であり、１次〜４次昇圧トランジスタに昇圧クロックを供給する。ＶＣＯＭ生成回路３６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路３７は電源回路の制御を行う。
【００７６】
制御回路３７は、電源レジスタ部３８（インデックスレジスタ）、アドレスデコーダ３９を含む。電源レジスタ部３８は複数のレジスタを有する。そしてロジック回路（ロジック回路ブロック）からのアドレス信号のレジスタアドレスで指定されるレジスタに対して、ロジック回路からのデータ信号で設定される電源調整データが書き込まれる。アドレスデコーダ３９は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。
【００７７】
次に、図６（Ａ）の電位関係図を用いて電源回路の動作について説明する。１次昇圧回路３１は、図６（Ａ）に示すように、昇圧用基準電源電圧（広義には高電位側電源電圧）ＶＤＤ２と接地電源電圧（広義には低電位側電源電圧）ＶＳＳの間の電圧を正方向に昇圧し、１次昇圧電圧である電源電圧ＶＯＵＴを生成する。２次昇圧回路３２は、基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、ＶＳＳよりも低電位の２次昇圧電圧である電源電圧ＶＯＵＴＭを生成する。３次昇圧回路３３は、選択入力された電源電圧ＶＤＣ３１と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、走査ドライバ用の負電源電圧ＶＥＥ（ゲートオフ電圧）を生成する。４次昇圧回路３４は、選択入力された電源電圧ＶＤＣ４１と電源電圧ＶＥＥの間の電圧を正方向に昇圧し、電源電圧ＶＤＤＨＧ（ゲートオン電圧）を生成する。
【００７８】
レギュレータ３５は、基準電源電圧ＶＤＤ２の電位を調整（降圧）して、電源電圧ＶＤＤ、ＶＤＤＲＬ、ＶＯＳＣを生成する。ここでＶＤＤ、ＶＤＤＲＬ、ＶＳＯＣは、各々、ロジック電源電圧、最小階調電圧、発振用電源電圧である。またレギュレータ３５は、１次昇圧により得られた電源電圧ＶＯＵＴの電位を調整して、電源電圧ＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨを生成する。ここでＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨは、各々、データドライバ用電源電圧、基準電圧、最大階調電圧である。
【００７９】
図６（Ｂ）に、１次昇圧制御回路ＣＴ１が生成する昇圧クロックＰＨ１、ＰＨ２、ＰＨ３、ＰＨ４の波形例を示す。１次昇圧制御回路ＣＴ１は、これらの昇圧クロックＰＨ１、ＰＨ２、ＰＨ４、ＰＨ４を１次昇圧トランジスタに供給して、そのゲートを制御する。２次、３次、４次昇圧制御回路ＣＴ２、ＣＴ３、ＣＴ４も図６（Ｂ）と同様の昇圧クロックを生成する。なお実際には、１次昇圧トランジスタの貫通電流を防止するために、これらの昇圧クロックＰＨ１〜ＰＨ４は、その立ち上がりタイミング及び立ち下がりタイミングが重複せずに、そのアクティブ期間がノンオーバラップとなるクロックになっている。
【００８０】
図７（Ａ）に１次昇圧回路３１の構成例を示す。１次昇圧回路３１は、１次昇圧トランジスタであるＰ型トランジスタＴＢ１１、Ｎ型トランジスタＴＢ１２、ＴＢ１３、ＴＢ１４と、１次昇圧制御回路ＣＴ１を含む。そしてＶＯＵＴ、Ｃ１１Ｐ、ＶＤＤ２、Ｃ１１Ｎ、ＶＳＳのパッド（１次昇圧用パッド）には、トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースが接続される。またＣ１１Ｐ、Ｃ１１Ｎのパッドには１次昇圧用キャパシタＣＣ１（外付けキャパシタ）が接続される。
【００８１】
図６（Ｂ）の期間Ｔ１では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＨレベルになり、トランジスタＴＢ１２、ＴＢ１４がオンになる。また昇圧クロックＰＨ１、ＰＨ３がＨレベル、Ｌレベルになり、トランジスタＴＢ１１、ＴＢ１３がオフになる。これにより昇圧用キャパシタＣＣ１の上側電極には昇圧用の基準電源電圧ＶＤＤ２が供給され、下側電極には接地電源電圧ＶＳＳが供給される。従って昇圧用キャパシタＣＣ１には、ＶＤＤ２とＶＳＳの電圧差に応じた電荷が蓄積される。
【００８２】
図６（Ｂ）の期間Ｔ２では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＬレベルになり、トランジスタＴＢ１２、ＴＢ１４がオフになる。また昇圧クロックＰＨ１、ＰＨ３がＬレベル、Ｈレベルになり、トランジスタＴＢ１１、ＴＢ１３がオンになる。これにより昇圧用キャパシタＣＣ１の下側電極には基準電源電圧ＶＤＤ２が供給される。従って昇圧用キャパシタＣＣ１の上側電極（ＶＯＵＴのパッド）の電圧は、２×ＶＤＤ２になる。即ちＶＯＵＴ＝２×ＶＤＤ２の電源電圧が生成される。
【００８３】
図７（Ｂ）に２次昇圧回路３２の構成例を示す。２次昇圧回路３２は、２次昇圧トランジスタであるトランジスタＴＢ２１〜ＴＢ２４と２次昇圧制御回路ＣＴ２を含む。そしてＣ２１Ｐ、Ｃ２１Ｎのパッドには２次昇圧用キャパシタＣＣ２が接続される。この２次昇圧回路では、ＶＯＵＴＭ＝−１×ＶＤＤ２の電源電圧が生成される。
【００８４】
図８（Ａ）に３次昇圧回路３３の構成例を示す。３次昇圧回路３３は、３次昇圧トランジスタであるトランジスタＴＢ３１〜ＴＢ３８と３次昇圧制御回路ＣＴ３を含む。そしてＣ３１Ｐ、Ｃ３１Ｎのパッドと、Ｃ３２Ｐ、Ｃ３２Ｎのパッドには、各々、３次昇圧用キャパシタＣＣ３１、ＣＣ３２が接続される。
【００８５】
図８（Ｂ）に４次昇圧回路３４の構成例を示す。４次昇圧回路３４は、４次昇圧トランジスタであるトランジスタＴＢ４１〜ＴＢ４４と４次昇圧制御回路ＣＴ４を含む。そしてＣ４１Ｐ、Ｃ４１Ｎのパッドには、４次昇圧用キャパシタＣＣ４が接続される。
【００８６】
４．電源回路ブロックの細長配置
表示ドライバなどの集積回路装置には、ＬＶ（Low Voltage）領域やＭＶ（Middle Voltage）領域やＨＶ（High Voltage）領域が形成される場合がある。ここでＬＶ領域（広義には第１の回路領域）は、ＬＶの電圧レベル（広義には第１の電圧レベル）の電源で動作する回路が配置される領域である。またＭＶ領域（広義には第２の回路領域）は、ＬＶよりも高いＭＶの電圧レベル（広義には第２の電圧レベル）の電源で動作する回路が配置される領域である。またＨＶ領域（広義には第３の回路領域）は、ＭＶよりも高いＨＶの電圧レベル（広義には第３の電圧レベル）の電源で動作する回路が配置され領域である。例えばロジック回路ブロックやメモリブロックの回路はＬＶ領域に形成される。またデータドライバブロックが有するＤ／Ａ変換器や演算増幅器はＭＶ領域に形成され、走査ドライバの出力トランジスタはＨＶ領域に形成される。
【００８７】
このようなＬＶ、ＭＶ、ＨＶの電源電圧を生成するために、本実施形態の集積回路装置には図９に示すような電源回路ブロックＰＢ１が設けられている。具体的には電源回路ブロックＰＢ１は、回路ブロックＣＢ１〜ＣＢＮのデータドライバブロックＤＢ１〜ＤＢＩ（第１〜第Ｉのデータドライバブロック）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。
【００８８】
この場合、電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とする細長の回路ブロックとなっている。即ち電源回路ブロックＰＢ１の長辺の長さ（Ｄ１方向の幅）をＬＰ１とし、短辺方向の長さ（Ｄ２方向の幅）をＬＰ２とした場合に、例えばＬＰ１≧ＬＰ２×１０〜ＬＰ２×２０の関係が成り立つ。或いは電源回路ブロックＰＢ１の長辺の長さＬＰ１は、データドライバブロックの長辺の長さＬＤ１（Ｄ１方向の幅）の例えば少なくとも２倍以上の長さになっている。一方、電源回路ブロックＰＢ１の短辺の長さＬＰ２は、データドライバブロックの短辺の長さＬＤ２（Ｄ２方向の幅）よりも小さくなっており、例えばＬＰ２＜ＬＤ２／２〜ＬＤ２／３の関係が成り立つ。
【００８９】
電源回路ブロックＰＢ１内には、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタを配置できる。一方、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）には、昇圧トランジスタのドレイン又はソースと昇圧用キャパシタとを電気的に接続するための昇圧用パッドを配置できる。
【００９０】
具体的には、例えばチャージポンプにより電圧の１次〜Ｋ次昇圧を行う１次〜Ｋ次昇圧回路の１次〜Ｋ次昇圧トランジスタを、電源回路ブロックＰＢ１内に配置する。また、１次〜Ｋ次昇圧トランジスタのドレイン又はソースと１次〜Ｋ次昇圧用キャパシタとを電気的に接続するための１次〜Ｋ次昇圧用パッドを、入力側Ｉ／Ｆ領域１４に配置する。図５を例にとれば、１次〜４次昇圧回路３１〜３４の１次〜４次昇圧トランジスタが、電源回路ブロックＰＢ１に配置され、１次〜４次昇圧トランジスタのドレイン又はソースと１次〜４次昇圧用キャパシタとを電気的に接続するための１次〜４次昇圧用パッドが、入力側Ｉ／Ｆ領域１４に配置される。なお電源回路ブロックＰＢ１や入力側Ｉ／Ｆ領域１４に配置される昇圧トランジスタや昇圧用パッドは、１次〜４次の昇圧トランジスタや１次〜４次の昇圧用パッドに限定されず、配置される昇圧トランジスタや昇圧用パッドの次数は任意である。例えば一部の昇圧トランジスタを、ＣＢ１〜ＣＢＮのいずれかの回路ブロックに配置したり、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置することも可能である。
【００９１】
チャージポンプ方式で昇圧を行う場合、昇圧用キャパシタに電荷を蓄積させる必要がある。そのため、プッシュプル接続される昇圧トランジスタのオン抵抗値をできるだけ低くする必要がある。抵抗値が高くなると、昇圧用キャパシタに蓄積される電荷量が少なくなり、昇圧動作の効率が悪くなるからである。このため、昇圧トランジスタのサイズは十分に大きくする必要がある。従って、このようなサイズの大きい昇圧トランジスタを、回路ブロックＣＢ１〜ＣＢＮの領域に配置すると、集積回路装置が大規模化する。
【００９２】
一方、電源回路ブロックＰＢ１は、ＬＶ、ＭＶ、ＨＶなどの種々の電圧レベルの電源電圧を生成している。そして例えばＭＶの電源は、データドライバ内のオペアンプ、Ｄ／Ａ変換器や、各種アナログ回路の電源として使用され、その消費電力は大きい。従って、昇圧トランジスタと昇圧用パッドとを接続する配線が長くなり、昇圧トランジスタと昇圧用パッドとを接続する配線の寄生抵抗値が大きくなると、昇圧動作の効率が悪化してしまう。
【００９３】
そして図７（Ａ）〜図８（Ｂ）に示すように昇圧用パッドの数は多い。そして昇圧用キャパシタを集積回路装置の外付け部品として実装した場合には、これらの多数の昇圧用パッドは、昇圧用キャパシタが実装される側である入力側Ｉ／Ｆ領域１４に配置される。従って、多数の昇圧用パッドがＤ１方向に沿って入力側Ｉ／Ｆ領域１４に配置されることになる。このため、ＣＢ１〜ＣＢＮのいずれかの回路ブロックに全ての昇圧トランジスタを配置すると、これらの昇圧トランジスタと昇圧用パッドとの間の配線が長くなり、配線の寄生抵抗値が大きくなり、昇圧効率が低下する。
【００９４】
そこで本実施形態では図９に示すように、回路ブロックＣＢ１〜ＣＢＮと入力側Ｉ／Ｆ領域１４との間に細長の電源回路ブロックＰＢ１を配置している。このようにすれば、Ｄ１方向に沿って入力側Ｉ／Ｆ領域１４に配置される各昇圧用パッドの近傍に、各昇圧用パッドに対応する各昇圧トランジスタを配置できる。これにより、昇圧トランジスタと昇圧用パッドとを接続する配線の長さを短くでき、配線の寄生抵抗値を低くできる。従って昇圧トランジスタのオン抵抗値と配線の寄生抵抗値を合わせた抵抗値も低くなり、昇圧電圧で動作する回路に対する電源供給能力を高めることができる。
【００９５】
また、このように昇圧トランジスタと昇圧用パッドとを接続する配線が短くなると、配線の引き回しが簡素になり、配線領域による面積増加が抑えられる。従って電源回路ブロックＰＢ１のＤ２方向での幅が小さくなり、集積回路装置のＤ２方向での幅を小さくできるため、集積回路装置の小面積化を図れる。
【００９６】
なお、パッド配置領域である入力側Ｉ／Ｆ領域１４には、昇圧用パッド以外のパッドを配置したり、ダミーのパッドを配置してもよい。或いは静電気保護素子（ダイオード）などを配置してもよい。またパッド配置領域は、例えば回路ブロックの辺（境界、縁）と集積回路装置の辺（例えば第２、第４の辺）との間の領域であり、パッドは少なくともその中心位置（パッドセンター）がパッド配置領域に配置されていればよい。従って、パッド配置領域である入力側Ｉ／Ｆ領域１４の昇圧用パッドの一部が、電源回路ブロックＰＢ１内の昇圧トランジスタの一部にオーバラップするようにレイアウトされていてもよい。
【００９７】
５．電源回路ブロックの詳細なレイアウト
図１０（Ａ）に昇圧トランジスタや昇圧用パッドの詳細なレイアウト例を示す。図１０（Ａ）の昇圧トランジスタは１次〜４次の昇圧トランジスタのいずれかであり、昇圧用パッドは１次〜４次の昇圧用パッドのいずれかである。図１０（Ａ）に示すように複数の昇圧トランジスタ（例えば図７（Ａ）のＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４）が電源回路ブロックＰＢ１に配置されている。またこれらの昇圧トランジスタのＤ４方向側に、これらの昇圧トランジスタに接続される複数の昇圧用パッド（例えば図７（Ａ）のＶＯＵＴ、Ｃ１１Ｐ、ＶＤＤ２、Ｃ１１Ｎ、ＶＳＳのパッド）がＤ１方向に沿って配置されている。また昇圧トランジスタのＤ１方向側に昇圧制御回路ＣＴが配置され、昇圧制御回路ＣＴと入力側Ｉ／Ｆ領域１４との間に電源間保護回路ＰＰが配置される。なお昇圧用パッドの一部が昇圧トランジスタの一部にオーバラップするようなレイアウトであってもよい。
【００９８】
図１０（Ａ）のように昇圧トランジスタと昇圧用パッドを配置すれば、昇圧トランジスタと昇圧用パッドを接続する配線を短くできると共に配線の引き回しを簡素化できるため、配線領域による面積増加が抑えられ、集積回路装置の小面積化を図れる。
【００９９】
図１０（Ｂ）に電源回路ブロックＰＢ１の全体のレイアウト例を示す。図１０（Ｂ）では、１次昇圧トランジスタ（図７（Ａ）のＴＢ１１〜ＴＢ１４）、２次昇圧トランジスタ（図７（Ｂ）のＴＢ２１〜ＴＢ２４）、３次昇圧トランジスタ（図８（Ａ）のＴＢ３１〜ＴＢ３８）、４次昇圧トランジスタ（図８（Ｂ）のＴＢ４１〜ＴＢ４４）が、電源回路ブロックＰＢ１内においてＤ１方向に沿って配置される。
【０１００】
また１次昇圧トランジスタと２次昇圧トランジスタの間には、電源間保護回路ＰＰ１が配置される。同様に２次昇圧トランジスタと３次昇圧トランジスタの間には電源間保護回路ＰＰ２が配置され、３次昇圧トランジスタと４次昇圧トランジスタの間には電源間保護回路ＰＰ３が配置される。即ちＬ次昇圧回路（１≦Ｌ＜Ｋ）とＬ＋１次昇圧回路の間に電源間保護回路が配置される。
【０１０１】
また１次昇圧トランジスタと２次昇圧トランジスタの間には、１次昇圧制御回路ＣＴ１も配置される。同様に２次昇圧トランジスタと３次昇圧トランジスタの間には、２次昇圧制御回路ＣＴ２が配置され、３次昇圧トランジスタと４次昇圧トランジスタの間には、３次昇圧制御回路ＣＴ３が配置される。即ちＬ次昇圧回路（１≦Ｌ＜Ｋ）とＬ＋１次昇圧回路の間にＬ次昇圧制御回路が配置される。
【０１０２】
電源間保護回路ＰＰ１〜ＰＰ４は、高電位側電源と低電位側電源の間に設けられる。例えば図７（Ａ）の１次昇圧回路の場合には、図１１に示すように電源ＶＤＤ２とＶＳＳの間に電源間保護回路ＰＰ１Ａが設けられ、電源ＶＯＵＴとＶＳＳの間に電源間保護回路ＰＰ１Ｂが設けられる。同様に図７（Ｂ）の２次昇圧回路の場合には、電源ＶＤＤ２とＶＳＳの間とＶＳＳとＶＯＵＴＭの間に電源間保護回路が設けられる。図８（Ａ）の３次昇圧回路の場合には、電源ＶＤＣ３２とＶＳＳの間とＶＳＳとＶＯＵＴＭの間とＶＳＳとＶＥＥの間に電源間保護回路が設けられる。図８（Ｂ）の４次昇圧回路の場合には、電源ＶＤＤＨＧとＶＥＥの間とＶＤＣ４１（ＶＤＣ４２）とＶＳＳの間とＶＳＳとＶＥＥの間に電源間保護回路が設けられる。
【０１０３】
これらの電源間保護回路は、高電位側電源と低電位側電源の間に所与の電圧以上の高い電圧が印加された場合に、一定電圧値で電圧をクランプする電圧クランプ回路として機能する。この電源間保護回路としては、ＳＣＲ（シリコン制御整流器）、バイポーラトランジスタ、或いは逆方向接続で直列接続された複数個のダイオードなどを用いることができる。
【０１０４】
このような電源間保護回路をＬ次昇圧トランジスタとＬ＋１次昇圧トランジスタの間に設ければ、昇圧トランジスタの配置ピッチと昇圧用パッドの配置ピッチを合わせることが可能になる。即ち昇圧トランジスタの配置ピッチと昇圧用パッドの配置ピッチが一致しない場合に、電源間保護回路のＤ１方向での幅を利用して、配置ピッチの差を吸収できる。これにより、昇圧トランジスタと昇圧用パッドとの間の配線の長さを短くできるため、配線の寄生抵抗値を低くでき、昇圧電圧で動作する回路に対する電源供給能力を向上できる。また配線の引き回しが簡素になり、配線領域による面積増加が抑えられるため、集積回路装置の小面積化を図れる。
【０１０５】
また電源間保護回路をＬ次昇圧トランジスタとＬ＋１次昇圧トランジスタの間に設ければ、電源間保護回路を昇圧用パッドの１つである電源パッドの近傍に配置できる。従って、ＥＳＤなどのサージが電源パッドに印加された場合に、電源パッドの近くにある電源間保護回路によりサージを効率的に吸収できる。これにより、昇圧トランジスタや内部回路のトランジスタに対するサージによるダメージを、最小限に抑えることが可能になる。
【０１０６】
また図１０（Ａ）、図１０（Ｂ）のようなレイアウトにすれば、電源回路ブロックＰＢ１のうち、昇圧トランジスタや電源間保護回路の配置領域以外の空きスペースに、昇圧制御回路を配置できる。従って、空きスペースを有効活用でき、集積回路装置の小面積化を図れる。
【０１０７】
６．電源調整データの時分割転送
図１２では回路ブロックＣＢ１〜ＣＢＮが、第２の電源回路ブロックＰＢ２と、データドライバブロックＤＢ１、ＤＢ２・・・・と、ロジック回路ブロックＬＢを含む。ここでロジック回路ブロックＬＢは、電源電圧を調整するための電源調整データを電源回路ブロックＰＢ２に転送する。また電源回路ブロックＰＢ２は、ロジック回路ブロックＬＢから転送される電源調整データが書き込まれる電源レジスタ部３８（インデックスレジスタ）を含む。そしてデータドライバブロックＤＢ１、ＤＢ２・・・は、電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間に配置される。このようなレイアウトにすれば、データドライバブロックＤＢ１、ＤＢ２・・・を集積回路装置の中央付近に配置でき、これらのデータドライバブロックＤＢ１、ＤＢ２・・・の左側、右側に電源回路ブロックＰＢ２、ロジック回路ブロックＬＢを配置できる。従って、電源回路ブロックＰＢ２、ロジック回路ブロックＬＢの例えばＤ２方向側の空きスペースを利用して走査ドライバ（ゲートドライバ）用パッドを配置でき、空きスペースの有効活用を図れる。
【０１０８】
そして図１２ではロジック回路ブロックＬＢは、電源調整データ（電圧調整データ）をｍビット（ｍは自然数）の電源用転送線ＰＴＬを介して時分割に電源回路ブロックＰＢ２に転送している。例えばｊビット（ｊ＞ｍ）の電源調整データを、ｍビットずつ時分割に電源回路ブロックＰＢ２の電源レジスタ部３８に転送（シリアル転送）して書き込む。
【０１０９】
即ち、図６（Ａ）のような種々の電源電圧を生成したり、これらの電源電圧の値を表示パネルの特性等に合わせて調整する必要があるため、電源調整データのデータ量は多い。従って、これらの電源調整データを、時分割ではなくパラレルに一斉に電源レジスタ部３８に書き込もうとすると、転送線のビット数が増えてしまい、転送線の本数が多くなる。そして電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１、ＤＢ２・・・を配置するレイアウトでは、転送線の本数が多くなると、階調電圧供給やデータドライバ制御のためのグローバル線の配線本数に余裕が無くなる。この結果、電源調整データの転送線の本数の分だけ、集積回路装置のＤ２方向での幅が増えてしまい、スリムな細長チップの実現が難しくなる。
【０１１０】
この点、図１２のように電源調整データを時分割に転送すれば、電源用転送線ＰＴＬの本数を少なくできる。これにより、他のグローバル線の配線の余裕ができ、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。
【０１１１】
次に、電源調整データの具体的な転送手法について説明する。図１２ではロジック回路ブロックＬＢは、電源レジスタ部３８のレジスタアドレスを指定するためのアドレス信号と、指定されたレジスタアドレスに書き込まれる電源調整データを転送するためのデータ信号を、電源用転送線ＰＴＬを介して電源回路ブロックＰＢ２に出力する。また例えばデータ信号を取り込むためのラッチ信号を電源回路ブロックＰＢ２に出力する。この場合にロジック回路ブロックＬＢは、例えば、有効なデータ信号が出力されるデータ有効期間以外の期間において、第１のビットパターンのアドレス信号を出力する。そして電源レジスタ部３８のレジスタマップでは、第１のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、電源調整データが書き込まれるレジスタがマッピングされている。
【０１１２】
図１３（Ａ）にアドレス信号Ａ３〜Ａ０、データ信号Ｄ７〜Ｄ０、ラッチ信号ＬＡＴの信号波形例を示す。
【０１１３】
図１３（Ａ）に示すようにロジック回路ブロックＬＢは、有効なデータ信号Ｄ７〜Ｄ０が出力されるデータ有効期間ＴＡ以外の期間ＴＢでは、（Ｆｈ）＝（１１１１）のビットパターン（広義には第１のビットパターン）のアドレス信号Ａ３〜Ａ０を出力する。即ち全てのビットが「１」（広義には第１の論理レベル）になるビットパターンのアドレス信号Ａ３〜Ａ０を出力する。なお「ｈ」はヘキサ表示を意味する。
【０１１４】
一方、ロジック回路ブロックＬＢは、データ有効期間ＴＡでは、電源レジスタ部３８のレジスタＲ０〜ＲＩのレジスタアドレスに対応するアドレス信号Ａ３〜Ａ０と、レジスタＲ０〜ＲＩに書き込まれる電源調整データに対応するデータ信号Ｄ７〜Ｄ０を出力する。またデータ信号Ｄ７〜Ｄ０を取り込むためのラッチ信号ＬＡＴを出力する。即ち電源レジスタ部３８では、ラッチ信号ＬＡＴ（ＬＡＴの立ち下がりエッジ）に基づいて、レジスタＲ０〜ＲＩのうちアドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、データ信号Ｄ７〜Ｄ０の電源調整データが書き込まれる。これにより電源調整データＤＡＲ０、ＤＡＲ１、ＤＡＲ２・・・が時分割に電源レジスタ部３８に書き込まれることになる。なおアドレス信号やデータ信号のビット数は４ビットや８ビットに限定されず任意である。
【０１１５】
図１３（Ｂ）に電源レジスタ部３８のレジスタマップを示す。このレジスタマップでは、アドレス信号Ａ３〜Ａ０のレジスタアドレス（０ｈ）＝（００００）、（１ｈ）＝（０００１）、（２ｈ）＝（００１０）・・・には、レジスタＲ０、Ｒ１、Ｒ２・・・がマッピングされている。そしてレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・にマッピングされるレジスタＲ０、Ｒ１、Ｒ２・・・に対して、データ信号Ｄ７〜Ｄ０で設定される電源調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２・・・が書き込まれる。例えばＤＡＲＯ、ＤＡＲ１、ＤＡＲ２は、図６（Ａ）の電位関係図に示すように、電源電圧ＶＤＤＨＳ、ＶＣＯＭＨ、ＶＤＤＲＨの電源調整データ（電圧設定データ、電子ボリュームデータ）になる。
【０１１６】
具体的には集積回路装置の外部の処理部（ＣＰＵ、ＭＰＵ）は、電源調整コマンドを発行すると共に、電源調整データとなるパラメータを集積回路装置に出力する。すると、これを受けたロジック回路ブロックＬＢは、そのパラメータに対応する電源調整データを、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を用いて、電源レジスタ部３８のレジスタＲ０〜ＲＩに書き込む。これにより、電源回路により生成される電源電圧のレベルを外部から調整できるようになり、表示パネルの表示品質を向上できる。
【０１１７】
ところで、ＥＳＤイミュニティ試験（ElectroStatic Discharge immunity test）等により静電気電圧が表示パネル等に印加されると、図１４のＡ１に示すようなノイズが期間ＴＢにおいてラッチ信号ＬＡＴに乗る可能性がある。すると、データ有効期間ＴＡ以外の期間ＴＢにおいて、レジスタアドレス（Ｆｈ）のレジスタに対して、有効ではないデータ信号Ｄ７〜Ｄ０の電源調整データが書き込まれてしまうおそれがある。そうすると、図６（Ａ）の電位関係図では意図していなかった電源電圧が生成されてしまう。これにより、集積回路装置が誤動作したり、表示パネルの表示状態が異常状態になるなどの事態を招く。特に、図１２のレイアウト例のようにロジック回路ブロックＬＢと電源回路ブロックＰＢ２の間の距離が長いと、信号にノイズが乗りやすくなり、誤動作を生じやすくなる。
【０１１８】
このため図１３（Ｂ）の電源レジスタ部３８のレジスタマップでは、（Ｆｈ）のビットパターン（第１のビットパターン）のアドレス信号に対応するレジスタアドレスに対しては、電源レジスタ部３８のレジスタをマッピングしないようにしている。そして（Ｆｈ）のレジスタアドレス以外のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）に対して、電源調整データが書き込まれるレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩをマッピングする。具体的には、アドレス信号Ａ３〜Ａ０のレジスタアドレスが（Ｆｈ）である場合には、図５のアドレスデコーダ３９は有効なレジスタアドレス信号を出力しない。また電源レジスタ部３８のレジスタは、データ信号Ｄ７〜Ｄ０に対応する電源調整データを保持しない。
【０１１９】
このようにすれば、期間ＴＢにおいて図１４のＡ１に示すようなノイズがラッチ信号ＬＡＴ等に乗った場合にも、レジスタアドレス（Ｆｈ）にはレジスタがマッピングされていないため、誤った電源調整データがレジスタに書き込まれることはない。従って、静電気電圧の印加により集積回路装置が誤動作したり表示パネルの表示状態が異常状態になるなどの事態を防止でき、ＥＳＤイミュニティの耐圧が高い集積回路装置や電子機器を提供できる。
【０１２０】
なお、電源レジスタ部３８においてレジスタをマッピングしないレジスタアドレスは、図１３（Ｂ）のような（Ｆｈ）＝（１１１１）には限定されない。例えばアドレス信号の全てのビットが「０」（広義には第２の論理レベル）になるビットパターンのレジスタアドレス（０ｈ）＝（００００）であってもよい。
【０１２１】
図１５に、図５の電源レジスタ部３８、アドレスデコーダ３９の構成例を示す。アドレスデコーダ３９は、ロジック回路ブロックＬＢからのアドレス信号Ａ３〜Ａ０をデコードし、アドレス信号に対応するレジスタアドレス信号ＲＡ０〜ＲＡＩを出力する。なお図１５ではレジスタアドレス信号ＲＡ０〜ＲＡＩは負論理の信号になっている。
【０１２２】
電源レジスタ部３８はレジスタＲ０、Ｒ１、Ｒ２・・・ＲＩを含む。レジスタＲ０、Ｒ１、Ｒ２・・・ＲＩは、各々、ＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０を含む。ＤフリップフロップＤＦ０７〜ＤＦ００のデータ端子にはデータ信号Ｄ７〜Ｄ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のデータ端子にも同様にデータ信号Ｄ７〜Ｄ０が入力される。ＤフリップフロップＤＦ０７〜ＤＦ００のクロック端子にはクロック信号ＣＫ０が入力される。ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のクロック端子には、各々、クロック信号ＣＫ１、ＣＫ２・・・ＣＫＩが入力される。なおＤフリップフロップＤＦ０７〜ＤＦ００、ＤＦ１７〜ＤＦ１０、ＤＦ２７〜ＤＦ２０・・・ＤＦＩ７〜ＤＦＩ０のセット端子にはセット信号ＳＥＴが入力され、リセット端子にはリセット信号ＲＥＳが入力される。またＥＳＤイミュニティの耐圧を高めるためには、セット端子ＳＥＴ、リセット端子ＲＥＳ、ラッチ信号ＬＡＴの端子に、電圧安定化用のキャパシタを設けることが望ましい。
【０１２３】
ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩの第１の入力端子にはラッチ信号ＬＡＴが入力され、第２の入力端子には、各々、レジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩが入力される。そしてＮＯＲ回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２・・・ＮＯＲＩは、各々、クロック信号ＣＫ０、ＣＫ１、ＣＫ２・・・ＣＫＩを出力する。
【０１２４】
図１５に示すように、電源レジスタ部３８では、ロジック回路ブロックＬＢからのラッチ信号ＬＡＴに基づいて、レジスタＲ０〜ＲＩのうち、アドレスデコーダ３９からのレジスタアドレス信号ＲＡ０〜ＲＡＩがアクティブ（Ｌレベル）となっているレジスタに対して、電源調整データが書き込まれる。例えばレジスタアドレス信号ＲＡ０がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される電源調整データがレジスタＲ０に書き込まれる。またレジスタアドレス信号ＲＡ１がアクティブ（Ｌレベル）になると、ラッチ信号ＬＡＴの立ち下がりエッジで、データ信号Ｄ７〜Ｄ０により設定される電源調整データがレジスタＲ１に書き込まれる。
【０１２５】
そしてアドレスデコーダ３９は、アドレス信号Ａ４〜Ａ０が（Ｆｈ）のビットパターン以外のアドレス信号である場合に、アクティブのレジスタアドレス信号を電源レジスタ部３８に出力する。即ちＡ４〜Ａ０が、（Ｆｈ）のビットパターンのアドレス信号である場合には、アドレスデコーダ３９はアクティブのレジスタアドレス信号を出力しない。また電源レジスタ部３８のＤフリップフロップもデータ信号Ｄ７〜Ｄ０の電源調整データを保持しない。一方、Ａ４〜Ａ０が、（Ｆｈ）のビットパターン以外のアドレス信号である場合、即ち（０ｈ）、（１ｈ）、（２ｈ）・・・（Ｅｈ）のビットパターンのアドレス信号である場合には、アクティブのレジスタアドレス信号ＲＡ０、ＲＡ１、ＲＡ２・・・ＲＡＩを出力する。このように図１５の電源レジスタ部３８では、（Ｆｈ）のビットパターンのアドレス信号に対応するレジスタアドレス以外のレジスタアドレスに対して、レジスタがマッピングされている。
【０１２６】
なお図１２のように第２の電源回路ブロックＰＢ２とロジック回路ブロックＬＢの間にデータドライバブロックＤＢ１、ＤＢ２・・・を配置する手法は、第１の電源回路ブロックＰＢ１のレイアウト配置が図９とは異なるレイアウト配置である場合にも適用できる。例えば第１の電源回路ブロックＰＢ１の昇圧トランジスタをパッド配置領域に配置してもよい。
【０１２７】
７．グローバル配線手法
集積回路装置のＤ２方向での幅を小さくするためには、Ｄ１方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。このため、グローバル配線手法により回路ブロック間の信号線や電源線を配線することが望ましい。
【０１２８】
具体的にはこのグローバル配線手法では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接する回路ブロック間では、第Ｉ（Ｉは３以上の整数）の層よりも下層の配線層（例えば第１〜第４のアルミ配線層ＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤ）で形成されるローカル線が配線される。一方、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのうちの隣接しない回路ブロック間では、第Ｉの層以上の配線層（例えば第５のアルミ配線層ＡＬＥ）で形成されるグローバル線が、隣接しない回路ブロックの間に介在する回路ブロック上をＤ１方向に沿って配線される。
【０１２９】
図１６にグローバル線の配線例を示す。図１６では、ロジック回路ブロックＬＢからのドライバ制御信号をデータドライバブロックＤＢ１〜ＤＢ３に供給するためのドライバ用グローバル線ＧＬＤが、バッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上に配線される。即ちトップメタルである第５のアルミ配線層ＡＬＥで形成されるドライバ用グローバル線ＧＬＤが、ロジック回路ブロックＬＢからバッファ回路ＢＦ１〜ＢＦ３及びローアドレスデコーダＲＤ１〜ＲＤ３上を、Ｄ１方向に沿ってほぼ一直線に配線される。そしてこれらのドライバ用グローバル線ＧＬＤにより供給されるドライバ制御信号が、バッファ回路ＢＦ１〜ＢＦ３にてバッファリングされて、バッファ回路ＢＦ１〜ＢＦ３のＤ２方向側に配置されるデータドライバＤＲ１〜ＤＲ３に入力される。
【０１３０】
また図１６では、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いは、アドレス信号、メモリ制御信号）をメモリブロックＭＢ１〜ＭＢ３に供給するためのメモリ用グローバル線ＧＬＭが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成されるメモリ用グローバル線ＧＬＭが、ロジック回路ブロックＬＢからＤ１方向に沿って配線される。
【０１３１】
より具体的には図１６では、メモリブロックＭＢ１〜ＭＢ３に対応してリピータブロックＲＰ１〜ＲＰ３が配置される。これらのリピータブロックＲＰ１〜ＲＰ３は、ロジック回路ブロックＬＢからの少なくともライトデータ信号（或いはアドレス信号、メモリ制御信号）をバッファリングしてメモリブロックＭＢ１〜ＭＢ３に対して出力するバッファを含む。そして図１６に示すように、メモリブロックＭＢ１〜ＭＢ３とリピータブロックＲＰ１〜ＲＰ３は、Ｄ１方向に沿って隣接配置される。
【０１３２】
例えばロジック回路ブロックＬＢからのライトデータ信号、アドレス信号、メモリ制御信号を、メモリ用グローバル線ＧＬＭを用いてメモリブロックＭＢ１〜ＭＢ３に供給する場合に、これらの信号をバッファリングしないと、信号の立ち上がり波形や立ち下がり波形が鈍る。この結果、メモリブロックＭＢ１〜ＭＢ３へのデータの書き込み時間が長くなったり、書き込みエラーが生じるおそれがある。
【０１３３】
この点、図１６のようなリピータブロックＲＰ１〜ＲＰ３を各メモリブロックＭＢ１〜ＭＢ３の例えばＤ１方向側に隣接して配置すれば、これらのライトデータ信号、アドレス信号、メモリ制御信号がリピータブロックＲＰ１〜ＲＰ３によりバッファリングされて各メモリブロックＭＢ１〜ＭＢ３に入力されるようになる。この結果、信号の立ち上がり波形や立ち下がり波形が鈍るのを低減でき、メモリブロックＭＢ１〜ＭＢ３への適正なデータ書き込みを実現できる。
【０１３４】
また図１６では集積回路装置が、階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバブロックＤＢ１〜ＤＢ３に供給するための階調用グローバル線ＧＬＧが、Ｄ１方向に沿って配線される。即ち第５のアルミ配線層ＡＬＥで形成される階調用グローバル線ＧＬＧが、階調電圧生成回路ブロックＧＢからＤ１方向に沿って配線される。そして、階調用グローバル線ＧＬＧからの階調電圧をデータドライバＤＲ１〜ＤＲ３に供給するための階調電圧供給線ＧＳＬ１〜ＧＳＬ３が、各データドライバＤＲ１〜ＤＲ３においてＤ２方向に沿って配線される。
【０１３５】
そして更に図１６では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間にＤ１方向に沿って配線される。
【０１３６】
即ち図１６では、バッファ回路ＢＦ１〜ＢＦ３とローアドレスデコーダＲＤ１〜ＲＤ３がＤ１方向に沿って配置される。そしてロジック回路ブロックＬＢから、これらのバッファ回路ＢＦ１〜ＢＦ３、ローアドレスデコーダＲＤ１〜ＲＤ３上を通って、ドライバ用グローバル線ＧＬＤをＤ１方向に沿って配線することで、配線効率を大幅に向上できる。
【０１３７】
また、データドライバＤＲ１〜ＤＲ３に対しては、階調電圧生成回路ブロックＧＢからの階調電圧を供給する必要があり、このために、階調用グローバル線ＧＬＧがＤ１方向に沿って配線される。
【０１３８】
一方、ローアドレスデコーダＲＤ１〜ＲＤ３に対しては、メモリ用グローバル線ＧＬＭによりアドレス信号、メモリ制御信号等が供給される。従って、メモリ用グローバル線ＧＬＭは、ローアドレスデコーダＲＤ１〜ＲＤ３の近くに配線することが望ましい。
【０１３９】
この点、図１６では、メモリ用グローバル線ＧＬＭが、階調用グローバル線ＧＬＧとドライバ用グローバル線ＧＬＤの間に配線される。従って、メモリ用グローバル線ＧＬＭからのアドレス信号、メモリ制御信号等を、ローアドレスデコーダＲＤ１〜ＲＤ３にショートパスで供給することができる。また階調用グローバル線ＧＬＧは、このメモリ用グローバル線ＧＬＭの上側にＤ１方向に沿ってほぼ一直線に配線できる。従って、１つの層のアルミ配線層ＡＬＥを用いて、グローバル線ＧＬＧ、ＧＬＭ、ＧＬＤを交差することなく配線できるようになり、配線効率を向上できる。
【０１４０】
また図１６では、電源用転送線ＰＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。この場合、前述のように電源用転送線ＰＴＬでは電源調整データが時分割に転送される。従って、パラレルの転送線により１回で電源調整データを転送する手法に比べて、グローバル線である電源用転送線ＰＴＬの本数を少なくできる。従って、ドライバ用、メモリ用、階調用のグローバル線ＧＬＤ、ＧＬＭ、ＧＬＧの本数が多くなりグローバル線の配線に余裕がない場合にも、これに対処できる。従って、電源用転送線ＰＴＬの本数が原因になって集積回路装置のＤ２方向での幅が大きくなってしまう事態を防止でき、集積回路装置の小面積化を図れる。
【０１４１】
なお図１６では、階調用転送線ＧＴＬが、グローバル線によりデータドライバブロックＤＢ１〜ＤＢ３上をＤ１方向に沿って配線される。そしてロジック回路ブロックＬＢは、階調調整データをｎビット（ｎは自然数）の階調用転送線ＧＴＬを介して時分割で階調電圧生成回路ブロックＧＢに転送している。
【０１４２】
なお図１７に階調電圧生成回路の構成例を示す。ラダー抵抗回路１２０は、高電位側電源（電源電圧）と低電位側電源（電源電圧）の間を抵抗分割し、複数の抵抗分割ノードＲＴ０〜ＲＴ２５５の各抵抗分割ノードに複数の階調電圧Ｖ０〜Ｖ２５５の各階調電圧を出力する。制御回路１４０の階調レジスタ部１４２には、ロジック回路からの階調調整データが書き込まれる。アドレスデコーダ１４４は、ロジック回路からのアドレス信号をデコードし、アドレス信号に対応するレジスタアドレス信号を出力する。階調電圧設定回路１３０は、書き込まれた階調調整データに基づいて、抵抗分割ノードＲＴ０〜ＲＴ２５５に出力される階調電圧を可変に設定（制御）する。
【０１４３】
８．走査ドライバ、走査ドライバ用パッドの配置
図１８に集積回路装置の詳細なレイアウトの一例を示す。図１８では、回路ブロックＣＢ１〜ＣＢＮが、走査線（ゲート線）を駆動するための第１の走査ドライバ（ゲートドライバ）ブロックＳＢ１を含む。そして電源回路ブロックＰＢ２は、走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。この場合に図１８のＢ１に示すように、走査ドライバブロックＳＢ１の出力線と走査線とを電気的に接続するための走査ドライバ用パッドが、電源回路ブロックＰＢ２のＤ２方向側に配置される。なお階調電圧生成回路ブロックＧＢは、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。
【０１４４】
また図１８では、回路ブロックＣＢ１〜ＣＢＮは、走査線を駆動するための第２の走査ドライバブロックＳＢ２を含む。そしてロジック回路ブロックＬＢは、走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１、ＤＢ２・・・との間に配置される。この場合に図１８のＢ２に示すように、走査ドライバブロックＳＢ２の出力線と走査線とを電気的に接続するための走査ドライバ用パッドが、ロジック回路ブロックＬＢのＤ２方向側に配置される。
【０１４５】
図１８の配置によれば、データドライバブロックＤＢ１、ＤＢ２・・・を集積回路装置の中央付近に集中して配置できるようになるため、ＤＢ１、ＤＢ２・・・からのデータ信号の出力線を、出力側Ｉ／Ｆ領域１２において効率良く配線できる。従って、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。
【０１４６】
また図１８のように集積回路装置の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１、ＤＢ２・・・は、集積回路装置の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置の中央付近に配置することが、配線効率を考慮すると望ましい。
【０１４７】
このため図１８では、走査ドライバ用パッドの配置領域を出力側Ｉ／Ｆ領域１２の両端に設け、これらの走査ドライバ用パッド配置領域の間に、データドライバ用パッドの配置領域を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１、ＤＢ２・・・の出力線を、走査ドライバ用パッド配置領域のパッドやデータドライバ用パッド配置領域のパッドに対して、効率良く接続できる。
【０１４８】
特に図１８では、回路面積が大きい電源回路ブロックＰＢ２、階調電圧生成回路ブロックＧＢやロジック回路ブロックＬＢを、データドライバブロックＤＢ１、ＤＢ２・・・の両側に配置している。このようにすれば、これらの回路面積が大きい電源回路ブロックＰＢ２、階調電圧生成回路ブロックＧＢやロジック回路ブロックＬＢのＤ２方向側の空きスペース（Ｂ１、Ｂ２に示す領域）を有効活用して、走査ドライバ用パッド配置領域を形成できる。従って、出力側Ｉ／Ｆ領域１２での配線効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。
【０１４９】
図１９に、走査ドライバブロックＳＢ１と電源回路ブロックＰＢ２の付近の詳細なレイアウト例を示す。図１９では、走査ドライバブロックＳＢ１の出力線である走査ドライバ用グローバル線ＧＬＳ１が、電源回路ブロックＰＢ２（階調電圧生成回路ブロックＧＢ）上を、走査ドライバブロックＳＢ１から、出力側Ｉ／Ｆ領域１２の走査ドライバ用パッドに対して配線される。
【０１５０】
図２０に、走査ドライバブロックＳＢ２とロジック回路ブロックＬＢの付近の詳細なレイアウトを示す。図２０では、走査ドライバブロックＳＢ２の出力線である走査ドライバ用グローバル線ＧＬＳ２が、ロジック回路ブロックＬＢ上を、走査ドライバブロックＳＢ２から、出力側Ｉ／Ｆ領域１２の走査ドライバ用パッドに対して配線される。
【０１５１】
図１９、図２０において、走査ドライバ用パッドの個数は多く、走査ドライバブロックＳＢ１、ＳＢ２の出力線の本数も多い。このため走査ドライバ用グローバル線ＧＬＳ１、ＧＬＳ２の配線領域の占有面積も大きくなる。この結果、図１９、図２０では、電源回路ブロックＰＢ２やロジック回路ブロックＬＢ上に、走査ドライバ用グローバル線ＧＬＳ１、ＧＬＳ２の配線領域が広く形成される。
【０１５２】
そして走査ドライバブロックＳＢ１、ＳＢ２の出力トランジスタは、例えば３０Ｖというような高い電源電圧（ＨＶ）で動作する。従って、走査ドライバ用グローバル線ＧＬＳ１、ＧＬＳ２が、図１９、図２０のように電源回路ブロックＰＢ２やロジック回路ブロックＬＢ上に配線されると、走査ドライバ用グローバル線ＧＬＳ１、ＧＬＳ２の電圧レベルの変化によるノイズが、寄生のカップリング容量を介して電源回路ブロックＰＢ２やロジック回路ブロックＬＢ内の回路や信号線に伝達される。この結果、回路が誤動作するなどの問題が生じるおそれがある。
【０１５３】
このような問題を解決するためには、電源回路ブロックＰＢ２やロジック回路ブロックＬＢにおいて、走査ドライバ用グローバル線ＧＬＳ１やＧＬＳ２の下層に、シールド線を配線することが望ましい。具体的には、走査ドライバ用グローバル線ＧＬＳ１、ＧＬＳ２が第５のアルミ配線層ＡＬＥで形成される場合には、その下層の第４のアルミ配線層ＡＬＤ等で形成されるシールド線を配線する。
【０１５４】
図２１にシールド線のレイアウト例を示す。図２１において、走査ドライバブロックＳＢ２からの走査ドライバ用グローバル線ＧＬＳ２は、ロジック回路ブロックＬＢ上を通って、走査ドライバ用パッドＰｎ、Ｐｎ＋１、Ｐｎ＋２・・・に配線される。そしてロジック回路ブロックＬＢでは、これらの走査ドライバ用グローバル線ＧＬＳ２の下層に、シールド線ＳＤＬ１、ＳＤＬ２、ＳＤＬ３・・・・が配線される。このようなシールド線を配線すれば、走査ドライバ用グローバル線ＧＬＳ２の電圧レベルの変化によるノイズが、カップリング容量によりロジック回路ブロックＬＢ内の回路や信号線に伝達するのが防止される。この結果、これらの回路の誤動作を防止できる。
【０１５５】
９．電源回路ブロック、階調電圧生成回路ブロックのレイアウト
図２２に電源回路ブロックＰＢ２、階調電圧生成回路ブロックＧＢ等の詳細なレイアウトの一例を示す。
【０１５６】
電源回路ブロックＰＢ２には、レギュレータＲＧ１、ＲＧ２、ＶＣＯＭ生成回路ＶＣ、バイアス生成回路ＩＢ、基準電圧生成回路ＶＲ、レベルシフタＬＳ、電源レジスタ部ＰＲＧ（アドレスデコーダ）などが配置される。なおこれらの構成要素の一部を省略したり、他の構成要素を追加するなどの変形実施も可能である。
【０１５７】
レギュレータＲＧ１、ＲＧ２は、電圧の調整を行って、調整電圧（レギュレーション電圧）を生成し、他の回路ブロックに供給する。例えばレギュレータＲＧ１は、図６（Ａ）の電源電圧ＶＤＤ等の調整を行う。またレギュレータＲＧ２は、図６（Ａ）の電源電圧ＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨ等の調整を行う。即ちレギュレータＲＧ２は、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧（１次昇圧電圧等）を調整する。
【０１５８】
ＶＣＯＭ生成回路ＶＣは、表示パネルの対向電極に印加されるコモン電圧を生成する。バイアス生成回路ＩＢは、オペアンプなどのアナログ回路に使用されるバイアス電流（バイアス電圧）を生成する。基準電圧生成回路ＶＲは一定電圧である基準電圧を生成する。レベルシフタＬＳは、電源レジスタ部ＰＲＧからの信号をＬＶレベルからＭＶレベルに変換するレベルシフトを行う。電源レジスタ部ＰＲＧは、電源電圧生成を制御するためのインデックスレジスタとして機能する。
【０１５９】
階調電圧生成回路ブロックＧＢには、ラダー抵抗回路ＲＲＣ、階調電圧設定回路ＧＳＣ、階調レジスタ部ＧＲＧ（アドレスデコーダ）などが配置される。ラダー抵抗回路ＲＲＣは、高電位側電源と低電位側電源の間を抵抗分割し、複数の階調電圧を生成する。階調レジスタ部ＧＲＧは、階調電圧生成回路ブロックＧＢの階調電圧生成を制御するインデックスレジスタとして機能する。階調電圧設定回路ＧＳＣは、階調電圧を可変に設定するための回路である。
【０１６０】
図２２では、階調電圧生成回路ブロックＧＢが、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１の間に配置される。このようにすれば、電源回路ブロックＰＢ２のレギュレータＲＧ２を階調電圧生成回路ブロックＧＢの近くに配置できる。例えばレギュレータＲＧ２を階調電圧生成回路ブロックＧＢに隣接して配置できる。また電源回路ブロックＰＢ１の１次昇圧トランジスタもレギュレータＲＧ２の近くに配置できる。例えば１次昇圧レジスタをレギュレータＲＧ２に隣接して配置できる。また階調電圧生成回路ブロックＧＢの近くにデータドライバブロックＤＢ１も配置できる。
【０１６１】
従って図２２のレイアウトによれば、１次昇圧トランジスタで生成された１次昇圧電圧をレギュレータＲＧ２により調整し、調整された電圧を階調電圧生成用の電源電圧として、階調電圧生成回路ブロックＧＢのラダー抵抗回路ＲＲＣに供給できる。またラダー抵抗回路ＲＲＣの抵抗分割端子に生成された階調電圧を、データドライバブロックＤＢ１等に供給できる。この場合に図２２では１次昇圧トランジスタとレギュレータＲＧ２が隣接し、レギュレータＲＧ２とラダー抵抗回路ＲＲＣが隣接している。従って、これらの回路間での配線をショートパスで接続できるため、配線領域の面積増加が抑えられ、集積回路装置の小面積化を図れる。
【０１６２】
また図２２では、電源レジスタ部ＰＲＧはバイアス生成回路ＩＢと基準電圧生成回路ＶＲの間に配置される。また階調レジスタ部ＧＲＧはラダー抵抗回路ＲＲＣと１次昇圧トランジスタの間に配置される。従って、電源レジスタ部ＰＲＧや階調レジスタ部ＧＲＧを、集積回路装置のＤ２方向での幅において中央付近に配置できる。従って図１６のようなグローバル配線手法を採用した場合に、階調用グローバル線ＧＬＧとメモリ用、ドライバ用グローバル線ＧＬＭ、ＧＬＤとの間に、電源用転送線ＰＴＬ、階調用転送線ＧＴＬを配線して、電源レジスタ部ＰＲＧ、階調レジスタ部ＧＲＧに接続できるようになる。従って、これらのグローバル線をＤ１方向に沿ってほぼ一直線に配線できるようになるため、配線効率を向上でき、集積回路装置の小面積化を図れる。
【０１６３】
また図２２では、ラダー抵抗回路ＲＲＣが出力側Ｉ／Ｆ領域１２（走査ドライバ用パッド領域）にＤ２方向において隣接配置される。従ってラダー抵抗回路ＲＲＣにより生成された階調電圧を、図１６のように出力側Ｉ／Ｆ領域１２側に配線された階調用グローバル線ＧＬＧを介して、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３に供給できる。従って配線効率を向上でき、集積回路装置の小面積化を図れる。
【０１６４】
また図２２では、走査ドライバＳＢ１のＤ４方向側にＶＣＯＭ生成回路ＶＣが配置される。そしてＶＣＯＭ生成回路ＶＣにより生成されたＶＣＯＭ電圧が、ＶＣＯＭ生成回路ＶＣのＤ４方向側の入力側Ｉ／Ｆ領域１４に配置されたＶＣＯＭ用パッドを介して外部に出力され、表示パネルの対向電極に供給される。従って走査ドライバＳＢ１のＤ４方向側の空きスペースを有効活用してＶＣＯＭ生成回路ＶＣを配置できると共に、生成されたＶＣＯＭ電圧をショートパスで外部に出力することが可能になる。
【０１６５】
１０．ブロック分割
図２３（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。
【０１６６】
そして図２３（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。
【０１６７】
１１．１水平走査期間での複数回読み出し
図２３（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。
【０１６８】
しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。
【０１６９】
このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。
【０１７０】
例えば図２４ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられたデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
【０１７１】
なお図２４では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２４では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。
【０１７２】
図２４の手法によれば、図２５に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２４では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２５のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
【０１７３】
また図２３（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
【０１７４】
なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。
【０１７５】
さて図２５において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。
【０１７６】
データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２４のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。
【０１７７】
一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２４のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。
【０１７８】
このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。
【０１７９】
図２５のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２５ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。
【０１８０】
また図２５では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図２５において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２４で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２５の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。
【０１８１】
また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図２５の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。
【０１８２】
またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。
【０１８３】
また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２５の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。
【０１８４】
また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図２５の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。
【０１８５】
またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。
【０１８６】
１２．電子機器
図２６（Ａ）、図２６（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２６（Ａ）、図２６（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１８７】
図２６（Ａ）、図２６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１８８】
図２６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
【０１８９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、１次〜Ｋ次昇圧回路、１次〜Ｋ次昇圧トランジスタ等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、１次〜４次昇圧回路、１次〜４次昇圧トランジスタ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１９０】
また例えば図９〜図１０（Ｂ）で説明した電源回路ブロックの配置手法や、図１２〜図１６で説明した電源調整データの転送手法は、図２〜図４（Ａ）等で説明した構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用できる。例えば図４（Ｂ）の配置構成の集積回路装置にも適用できる。
【図面の簡単な説明】
【０１９１】
【図１】集積回路装置の回路構成例。
【図２】集積回路装置の配置構成例。
【図３】図３（Ａ）、図３（Ｂ）は集積回路装置の平面レイアウト例。
【図４】図４（Ａ）、図４（Ｂ）は集積回路装置の断面図の例。
【図５】電源回路の構成例。
【図６】図６（Ａ）、図６（Ｂ）は昇圧回路の動作の説明図。
【図７】図７（Ａ）、図７（Ｂ）は１次昇圧回路、２次昇圧回路の構成例。
【図８】図８（Ａ）、図８（Ｂ）は３次昇圧回路、４次昇圧回路の構成例。
【図９】電源回路ブロックの配置手法の説明図。
【図１０】図１０（Ａ）、図１０（Ｂ）は電源回路ブロックの詳細なレイアウト例。
【図１１】電源間保護回路の説明図。
【図１２】電源調整データの転送手法の説明図。
【図１３】図１３（Ａ）はアドレス信号等の信号波形例であり、図１３（Ｂ）はレジスタマップ例。
【図１４】静電気放電による発生するノイズについての説明図。
【図１５】アドレスデコーダ、電源レジスタ部の構成例。
【図１６】グローバル配線手法の説明図。
【図１７】階調電圧生成回路の構成例。
【図１８】集積回路装置の詳細なレイアウト例。
【図１９】電源回路ブロック、走査ドライバブロックのレイアウト例。
【図２０】ロジック回路ブロック、走査ドライバブロックのレイアウト例。
【図２１】グローバル線のシールド手法の説明図。
【図２２】電源回路ブロック、階調電圧生成回路ブロックの詳細なレイアウト例。
【図２３】図２３（Ａ）、図２３（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。
【図２４】１水平走査期間に画像データを複数回読み出す手法の説明図。
【図２５】データドライバ、ドライバセルの配置例。
【図２６】図２６（Ａ）、図２６（Ｂ）は電子機器の構成例。
【符号の説明】
【０１９２】
ＣＢ１〜ＣＢＮ  第１〜第Ｎの回路ブロック、ＣＴ１〜ＣＴ４  １次〜４次昇圧制御回路、
１０  集積回路装置、１２  出力側Ｉ／Ｆ領域、１４  入力側Ｉ／Ｆ領域、
２０  メモリ、２２  メモリセルアレイ、２４  ローアドレスデコーダ、
２６  カラムアドレスデコーダ、２８  ライト／リード回路、
３１〜３４  １次〜４次昇圧回路、３５  レギュレータ、３６  ＶＣＯＭ生成回路、
３７  制御回路、３８  電源レジスタ部、３９  アドレスデコーダ、
４０  ロジック回路、４２  制御回路、４４  表示タイミング制御回路、
４６  ホストインターフェース回路、４８  ＲＧＢインターフェース回路、
５０  データドライバ、７０  走査ドライバ、９０  電源回路、
１１０  階調電圧生成回路、１２０  ラダー抵抗回路、１３０  階調電圧設定回路、
１４０  制御回路、１４２  階調レジスタ部、１４４  アドレスデコーダ、
４００  表示パネル、４１０  ホストデバイス、４２０  画像処理コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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