(57)【要約】【課題】モータ駆動装置の低コスト化を図ることが可能なパワー半導体装置を提供する。【解決手段】モータを駆動するインバータ１４は複数のパワー半導体装置４１〜４６を含む。複数のパワー半導体装置４１〜４６は、ＩＧＢＴ素子のコレクタ−エミッタ間に電気的に接続される抵抗を含む。パワー半導体装置４１〜４６の各々は、インバータ１４のＵ相アーム１５、Ｖ相アーム１６、およびＷ相アーム１７のいずれかを構成する。これによりインバータ１４に放電抵抗が内蔵されるため、放電抵抗を別途用意しなくてもよくなる。よって、モータ駆動装置の部品点数の削減および作業工数の低減を図ることが可能になる。【選択図】図２
2008311300.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１および第２の主面にそれぞれ形成される第１および第２の主電極と、
前記半導体基板に形成され、かつ、前記第１および第２の主電極間に電気的に接続されるパワー半導体素子と、
前記半導体基板に形成され、かつ、前記第１および第２の主電極の間に、前記パワー半導体素子と並列に電気的に接続される抵抗素子とを備える、パワー半導体装置。
【請求項２】
前記パワー半導体装置は、第１の制御電極をさらに備え、
前記パワー半導体素子は、前記第１の制御電極に与えられる第１の制御電圧に応じて前記第１および第２の主電極間に流れる電流を制御する、請求項１に記載のパワー半導体装置。
【請求項３】
前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記抵抗素子は、固定抵抗である、請求項２に記載のパワー半導体装置。
【請求項４】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域とを含み、
前記半導体基板には、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝と、前記第１の溝よりも深く、かつ、前記第１の主面の所定の領域を囲む第２の溝とが形成され、
前記パワー半導体素子は、さらに、
前記第１の主面において前記第１の領域と重なり、かつ、前記第１の溝の側壁に接するように形成された、前記第１の導電型の第３の領域を含み、
前記抵抗素子は、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記第４の領域の下に埋め込まれるように形成され、かつ、前記低濃度領域よりも単位体積あたりの抵抗値が高くなるように形成された、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、絶縁膜を介在して前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項５】
前記パワー半導体装置は、
前記第２の溝を埋めるように形成された絶縁層をさらに備える、請求項４に記載のパワー半導体装置。
【請求項６】
前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記パワー半導体装置は、第２の制御電極をさらに備え、
前記抵抗素子は、デプレッション型ＭＯＳＦＥＴであり、
前記デプレッション型ＭＯＳＦＥＴは、前記第２の制御電極に印加される第２の制御電圧に応じて、自身の抵抗値を変化させる、請求項２に記載のパワー半導体装置。
【請求項７】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域とを含み、
前記半導体基板には、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝と、前記第１の溝よりも深く、かつ、前記第１の主面の所定の領域を囲む第２の溝とが形成され、
前記パワー半導体装置は、
第２の制御電極をさらに備え、
前記抵抗素子は、前記第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴであり、かつ、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記低濃度領域において前記第２の溝により囲まれた部分である、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成され、
前記第２の制御電極は、前記第２の溝内において、第２の絶縁膜を介在して前記第４および第５の領域に対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項８】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域とを含み、
前記半導体基板には、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝と、
前記第１の主面の所定の領域を囲み、かつ、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する前記第２の導電型の分離領域と、
前記所定の領域において、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第２の溝とが形成され、
前記パワー半導体装置は、
第２の制御電極をさらに備え、
前記抵抗素子は、前記第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴであり、かつ、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記低濃度領域において前記分離領域により囲まれた部分である、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成され、
前記第２の制御電極は、前記第２の溝内において、第２の絶縁膜を介在して前記第４および第５の領域に対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項９】
モータに交流電圧を供給することにより前記モータを駆動するモータ駆動装置であって、
請求項１から５のいずれか１項に記載のパワー半導体装置を複数個含み、直流電圧を前記交流電圧に変換するとともに、前記モータに前記交流電圧を供給するインバータ装置と、
前記インバータ装置に前記直流電力を供給する電源と、
前記インバータ装置と、前記電源との間に設けられた電力ラインと、
前記電力ラインに接続されるコンデンサとを備える、モータ駆動装置。
【請求項１０】
モータに交流電圧を供給することにより前記モータを駆動するモータ駆動装置であって、
請求項６から８のいずれか１項に記載のパワー半導体装置を複数個含み、直流電圧を前記交流電圧に変換するとともに、前記モータに前記交流電圧を供給するインバータ装置と、
前記インバータ装置に前記直流電圧を供給する電源と、
前記インバータ装置と、前記電源との間に設けられた電力ラインと、
前記電力ラインに接続されるコンデンサと、
前記第２の制御電極に前記第２の制御電圧を与えることにより前記デプレッション型ＭＯＳＦＥＴの導通状態および非導通状態を制御する制御装置とを備える、モータ駆動装置。
【請求項１１】
前記制御装置は、前記インバータの正常時には、各前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを非導通状態に設定し、前記インバータの異常時には、各前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを導通状態に設定する、請求項１０に記載のモータ駆動装置。
【請求項１２】
前記モータは、複数相のコイルを含み、
各前記パワー半導体装置は、前記複数相のコイルのそれぞれに対応して設けられる複数のアームのいずれかを構成し、
前記モータ駆動装置は、
前記複数のアームにそれぞれ対応して設けられ、かつ、対応するアームの温度を検知する複数の温度センサをさらに備え、
前記制御装置は、各前記複数の温度センサの検知結果に基づいて、前記複数のアームの中から温度が最も低い１つのアームを特定し、前記１つのアームを構成する前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを導通状態に設定するとともに、他のアームを構成する前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを非導通状態に設定する、請求項１０に記載のモータ駆動装置。
【請求項１３】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記低濃度領域における前記第４の領域の直下の部分に、電子線またはイオンを照射することにより結晶欠陥領域を形成する工程と、
前記第１の主面における前記第３の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝を
形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第４の領域および前記結晶欠陥領域を囲むように第２の溝を形成する工程と、
絶縁膜を介在して、前記第１の領域と前記第３の領域と前記低濃度領域とに対向するように、前記第１の溝の内部に制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。
【請求項１４】
前記第２の溝を埋めるように絶縁層を形成する工程をさらに備える、請求項８に記載のパワー半導体装置の製造方法。
【請求項１５】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する第１の溝を形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第４の領域を囲み、かつ、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第２の溝を形成する工程と、
第１の絶縁膜を介在して、前記第１および第３の領域と前記低濃度領域とに対向するように、前記第１の溝の内部に第１の制御電極層を形成する工程と、
第２の絶縁膜を介在して、前記第４の領域と前記低濃度領域とに対向するように、前記第２の溝の内部に第２の制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。
【請求項１６】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記第１の主面における前記第３の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する
第１の溝を形成する工程と、
前記第１の主面に選択的にイオン注入することにより、前記第４の領域を囲むように前記第２の導電型の分離領域を形成する工程と、
前記第１の主面における前記第４の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第４の領域を貫通して前記低濃度領域に達する第２の溝を形成する工程と、
第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように、前記第１の溝の内部に第１の制御電極層を形成する工程と、
第２の絶縁膜を介在して、前記第４の領域と前記低濃度領域とに対向するように、前記第２の溝の内部に第２の制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域を電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体装置、パワー半導体装置の製造方法、およびモータ駆動装置に関する。本発明は、特に、インバータを含むモータ駆動装置の低コスト化を図ることが可能な技術に関する。
【背景技術】
【０００２】
モータ駆動装置には、バッテリ等の直流電源から供給された直流電力をインバータによって一旦電力変換し、かつ、この変換された電力をモータの駆動・制御に用いるタイプのものが存在する。このようなモータ駆動装置は、一般的に、電源ラインおよびアースラインの間に接続され、かつ、インバータに入力される直流電圧を安定化するための平滑コンデンサを備える。
【０００３】
上述のモータ駆動装置では、安全の観点から、負荷への給電停止時に平滑コンデンサに蓄えられた電荷を確実に放電する必要がある。このため、多くの場合には、平滑コンデンサを放電させるための放電抵抗が、電源ラインおよびアースラインの間に平滑コンデンサと並列接続される。
【０００４】
平滑コンデンサをできるだけ速やかに放電させるためには放電抵抗の抵抗値をできるだけ小さくする必要がある。その一方で放電抵抗の抵抗値が小さい場合には、電源装置が負荷に給電する際に放電抵抗に流れる電流が大きくなるため放電抵抗の消費電力が大きくなる。
【０００５】
特開平７−１７０７７６号公報（特許文献１）は、このような相反する課題を解決するためのインバータの主回路電荷放電方法を開示する。この文献に開示されるインバータの主回路は、モータに接続され、かつ、交流電源の出力を整流する整流器と、その整流器の直流電圧出力をオン、オフするコンタクタと、整流器の直流電圧出力を平滑化するコンデンサと、その直流電圧を、３相の正弦波近似ＰＷＭ（Pulse Width Modulation）変調のパルス電圧に変換してモータに供給するスイッチング素子と、コンデンサと並列に接続した放電抵抗を備える。コンデンサの放電時には、まずコンタクタがオフ状態とされ、次にスイッチング素子がオン状態とされる。これにより主回路の電流がモータの励磁巻線に流れるため、放電抵抗の抵抗値が高いままでもコンデンサを速やかに放電させることが可能になる。
【特許文献１】特開平７−１７０７７６号公報
【特許文献２】特開２００６−４２４９８号公報
【特許文献３】特開２００５−７３３９９号公報
【特許文献４】特開２００６−４２４５９号公報
【特許文献５】特開２００５−１４３２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
放電抵抗をインバータに取り付けることによって、モータ駆動装置の部品点数が多くなるという課題、および、取付作業の工数が生じるという課題が発生する。これらの課題はモータ駆動装置の低コスト化を妨げる要因となる。
【０００７】
本発明の目的は、モータ駆動装置の低コスト化を図ることが可能なパワー半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明は要約すれば、パワー半導体装置であって、半導体基板の第１および第２の主面にそれぞれ形成される第１および第２の主電極と、半導体基板に形成され、かつ、第１および第２の主電極間に電気的に接続されるパワー半導体素子と、半導体基板に形成され、かつ、第１および第２の主電極の間に、パワー半導体素子と並列に電気的に接続される抵抗素子とを備える。
【０００９】
好ましくは、パワー半導体装置は、第１の制御電極をさらに備える。パワー半導体素子は、第１の制御電極に与えられる第１の制御電圧に応じて第１および第２の主電極間に流れる電流を制御する。
【００１０】
より好ましくは、パワー半導体素子は、絶縁ゲートバイポーラトランジスタである。抵抗素子は、固定抵抗である。
【００１１】
より好ましくは、半導体基板の導電型は、第１の導電型である。パワー半導体素子は、半導体基板の第１の主面に形成された、第２の導電型の第１の領域と、半導体基板の第２の主面に形成され、かつ、半導体基板における第１の導電型の領域である低濃度領域を第１の領域とともに挟む、第２の導電型の第２の領域とを含む。半導体基板には、第１の主面から第１の領域を貫通して低濃度領域に達する第１の溝と、第１の溝よりも深く、かつ、第１の主面の所定の領域を囲む第２の溝とが形成される。パワー半導体素子は、さらに、第１の主面において第１の領域と重なり、かつ、第１の溝の側壁に接するように形成された、第１の導電型の第３の領域を含む。抵抗素子は、所定の領域に形成された、第１の導電型の第４の領域と、第４の領域の下に埋め込まれるように形成され、かつ、低濃度領域よりも単位体積あたりの抵抗値が高くなるように形成された、第１の導電型の第５の領域とを含む。第１の主電極は、第１、第３および第４の領域に電気的に接続される。第２の主電極は、第２の領域に電気的に接続される。第１の制御電極は、第１の溝内において、絶縁膜を介在して第１の領域と、第３の領域と、低濃度領域とに対向するように形成される。
【００１２】
さらに好ましくは、パワー半導体装置は、第２の溝を埋めるように形成された絶縁層をさらに備える。
【００１３】
より好ましくは、パワー半導体素子は、絶縁ゲートバイポーラトランジスタである。パワー半導体装置は、第２の制御電極をさらに備える。抵抗素子は、デプレッション型ＭＯＳＦＥＴである。デプレッション型ＭＯＳＦＥＴは、第２の制御電極に印加される第２の制御電圧に応じて、自身の抵抗値を変化させる。
【００１４】
より好ましくは、半導体基板の導電型は、第１の導電型である。パワー半導体素子は、半導体基板の第１の主面に形成された、第２の導電型の第１の領域と、半導体基板の第２の主面に形成され、かつ、半導体基板における第１の導電型の領域である低濃度領域を第１の領域とともに挟む、第２の導電型の第２の領域とを含む。半導体基板には、第１の主面から第１の領域を貫通して低濃度領域に達する第１の溝と、第１の溝よりも深く、かつ、第１の主面の所定の領域を囲む第２の溝とが形成される。パワー半導体装置は、第２の制御電極をさらに備える。抵抗素子は、第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴである。抵抗素子は、所定の領域に形成された、第１の導電型の第４の領域と、低濃度領域において第２の溝により囲まれた部分である、第１の導電型の第５の領域とを含む。第１の主電極は、第１、第３および第４の領域に電気的に接続される。第２の主電極は、第２の領域に電気的に接続される。第１の制御電極は、第１の溝内において、第１の絶縁膜を介在して、第１の領域と
、第３の領域と、低濃度領域とに対向するように形成される。第２の制御電極は、第２の溝内において、第２の絶縁膜を介在して第４および第５の領域に対向するように形成される。
【００１５】
より好ましくは、半導体基板の導電型は、第１の導電型である。パワー半導体素子は、半導体基板の第１の主面に形成された、第２の導電型の第１の領域と、半導体基板の第２の主面に形成され、かつ、半導体基板における第１の導電型の領域である低濃度領域を第１の領域とともに挟む、第２の導電型の第２の領域とを含む。半導体基板には、第１の主面から第１の領域を貫通して低濃度領域に達する第１の溝と、第１の主面の所定の領域を囲み、かつ、第１の主面から第１の領域を貫通して低濃度領域に達する第２の導電型の分離領域と、所定の領域において、第１の主面から第１の領域を貫通して低濃度領域に達する第２の溝とが形成される。パワー半導体装置は、第２の制御電極をさらに備える。抵抗素子は、第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴである。抵抗素子は、所定の領域に形成された、第１の導電型の第４の領域と、低濃度領域において分離領域により囲まれた部分である、第１の導電型の第５の領域とを含む。第１の主電極は、第１、第３および第４の領域に電気的に接続される。第２の主電極は、第２の領域に電気的に接続される。第１の制御電極は、第１の溝内において、第１の絶縁膜を介在して、第１の領域と、第３の領域と、低濃度領域とに対向するように形成される。第２の制御電極は、第２の溝内において、第２の絶縁膜を介在して第４および第５の領域に対向するように形成される。
【００１６】
本発明の他の局面に従うと、モータに交流電圧を供給することによりモータを駆動するモータ駆動装置である。モータ駆動装置は、インバータ装置と、電源と、電力ラインと、コンデンサとを備える。インバータ装置は、上述したパワー半導体装置を複数個含み、直流電圧を交流電圧に変換するとともに、モータに交流電圧を供給する。電源は、インバータ装置に直流電力を供給する。電力ラインは、インバータ装置と、電源との間に設けられる。コンデンサは電力ラインに接続される。
【００１７】
本発明のさらに他の局面に従うと、モータに交流電圧を供給することによりモータを駆動するモータ駆動装置である。モータ駆動装置は、インバータ装置と、電源と、電力ラインと、コンデンサと、制御装置とを備える。インバータ装置は、上述したパワー半導体装置を複数個含み、直流電圧を交流電圧に変換するとともに、モータに交流電圧を供給する。電源は、インバータ装置に直流電力を供給する。電力ラインは、インバータ装置と、電源との間に設けられる。コンデンサは電力ラインに接続される。制御装置は、第２の制御電極に第２の制御電圧を与えることによりデプレッション型ＭＯＳＦＥＴの導通状態および非導通状態を制御する。
【００１８】
好ましくは、制御装置は、インバータの正常時には、各パワー半導体装置に含まれるデプレッション型ＭＯＳＦＥＴを非導通状態に設定する。制御装置は、インバータの異常時には、各パワー半導体装置に含まれるデプレッション型ＭＯＳＦＥＴを導通状態に設定する。
【００１９】
好ましくは、モータは、複数相のコイルを含む。各パワー半導体装置は、複数相のコイルのそれぞれに対応して設けられる複数のアームのいずれかを構成する。モータ駆動装置は、複数のアームにそれぞれ対応して設けられ、かつ、対応するアームの温度を検知する複数の温度センサをさらに備える。制御装置は、各複数の温度センサの検知結果に基づいて、複数のアームの中から温度が最も低い１つのアームを特定する。制御装置は、１つのアームを構成するパワー半導体装置に含まれるデプレッション型ＭＯＳＦＥＴを導通状態に設定するとともに、他のアームを構成するパワー半導体装置に含まれるデプレッション型ＭＯＳＦＥＴを非導通状態に設定する。
【００２０】
本発明のさらに他の局面に従うと、パワー半導体装置の製造方法であって、第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、半導体基板の第２の主面に、半導体基板における第１の導電型の領域である低濃度領域を第１の領域との間で挟むように、第２の導電型の第２の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第３の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第４の領域を形成する工程と、低濃度領域における第４の領域の直下の部分に、電子線またはイオンを照射することにより結晶欠陥領域を形成する工程と、第１の主面における第３の領域に異方性のエッチングを選択的に行なうことにより、第１の主面から第１の領域を貫通して低濃度領域に達する第１の溝を形成する工程と、第１の主面に異方性のエッチングを選択的に行なうことにより、第４の領域および結晶欠陥領域を囲むように第２の溝を形成する工程と、絶縁膜を介在して、第１の領域と第３の領域と低濃度領域とに対向するように、第１の溝の内部に制御電極層を形成する工程と、第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える。
【００２１】
好ましくは、パワー半導体装置の製造方法は、第２の溝を埋めるように絶縁層を形成する工程をさらに備える。
【００２２】
本発明のさらに他の局面に従うと、パワー半導体装置の製造方法であって、第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、半導体基板の第２の主面に、半導体基板における第１の導電型の領域である低濃度領域を第１の領域との間で挟むように、第２の導電型の第２の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第３の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第４の領域を形成する工程と、第１の主面に異方性のエッチングを選択的に行なうことにより、第１の主面から第３および第１の領域を貫通して低濃度領域に達する第１の溝を形成する工程と、第１の主面に異方性のエッチングを選択的に行なうことにより、第４の領域を囲み、かつ、第１の主面から第１の領域を貫通して低濃度領域に達する第２の溝を形成する工程と、第１の絶縁膜を介在して、第１および第３の領域と低濃度領域とに対向するように、第１の溝の内部に第１の制御電極層を形成する工程と、第２の絶縁膜を介在して、第４の領域と低濃度領域とに対向するように、第２の溝の内部に第２の制御電極層を形成する工程と、第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える。
【００２３】
本発明のさらに他の局面に従うと、パワー半導体装置の製造方法であって、第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、半導体基板の第２の主面に、半導体基板における第１の導電型の領域である低濃度領域を第１の領域との間で挟むように、第２の導電型の第２の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第３の領域を形成する工程と、選択的にイオン注入することにより、第１の主面における第１の領域内に、第１の導電型の第４の領域を形成する工程と、第１の主面における第３の領域に異方性のエッチングを選択的に行なうことにより、第１の主面から第３および第１の領域を貫通して低濃度領域に達する第１の溝を形成する工程と、第１の主面に選択的にイオン注入することにより、第４の領域を囲むように第２の導電型の分離領域を形成する工程と、第１の主面における第４の領域に異方性のエッチングを選択的に行なうことにより、第１の主面から第４の領域を貫通して低濃度領域に達する第２の溝を形成する工程と、第１の絶縁膜を介在して、第１の領域と、第３の領域と、低濃度領域とに対向するように、第１の溝
の内部に第１の制御電極層を形成する工程と、第２の絶縁膜を介在して、第４の領域と低濃度領域とに対向するように、第２の溝の内部に第２の制御電極層を形成する工程と、第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、第２の領域を電気的に接続するように第２の主電極を形成する工程とを備える。
【発明の効果】
【００２４】
本発明によればモータ駆動装置の低コスト化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２５】
以下において、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００２６】
［実施の形態１］
図１は、実施の形態１のモータ駆動装置の概略ブロック図である。図１を参照して、モータ駆動装置１００は、直流電源Ｂと、システムリレーＳＲ１，ＳＲ２と、電源ライン１と、アースライン２と、電圧センサ１０，１１，１３と、コンデンサＣ１，Ｃ２と、昇圧コンバータ１２と、インバータ１４と、電流センサ２４と、制御装置３０とを備える。
【００２７】
交流モータＭ１は、ハイブリッド自動車または電気自動車の駆動輪（図示せず）を駆動するためのトルクを発生させる駆動モータである。あるいは、交流モータＭ１はエンジンにて動作される発電機の機能を持ち、かつ、エンジン始動を行ないうる電動機としてハイブリッド自動車に組み込まれてもよい。
【００２８】
直流電源Ｂは直流電圧を出力する。直流電源Ｂは、たとえばニッケル水素電池あるいはリチウムイオン電池等の二次電池を含む。電圧センサ１０は、直流電源Ｂから出力される電圧Ｖｂを検出し、その検出した電圧Ｖｂを制御装置３０へ出力する。
【００２９】
システムリレーＳＲ１，ＳＲ２は、制御装置３０からの信号ＳＥによってオンされると、直流電源Ｂからの直流電圧をコンデンサＣ１に供給する。コンデンサＣ１は、直流電源ＢからシステムリレーＳＲ１，ＳＲ２を介して供給された直流電圧を平滑化し、その平滑化した直流電圧を昇圧コンバータ１２へ供給する。電圧センサ１１は、コンデンサＣ１の両端の電圧Ｖｃを検出し、その検出した電圧Ｖｃを制御装置３０へ出力する。
【００３０】
昇圧コンバータ１２は、リアクトルＬ１と、ＩＧＢＴ（Insulated Gate Bipolar transistor）素子Ｑ１，Ｑ２と、ダイオードＤ１，Ｄ２とを含む。リアクトルＬ１の一方端は直流電源Ｂの電源ラインに接続され、他方端はＩＧＢＴ素子Ｑ１とＩＧＢＴ素子Ｑ２との中間点、すなわち、ＩＧＢＴ素子Ｑ１のエミッタとＩＧＢＴ素子Ｑ２のコレクタとの間に接続される。ＩＧＢＴ素子Ｑ１，Ｑ２は、電源ライン１とアースライン２との間に直列に接続される。そして、ＩＧＢＴ素子Ｑ１のコレクタは電源ライン１に接続され、ＩＧＢＴ素子Ｑ２のエミッタはアースライン２に接続される。また、各ＩＧＢＴ素子Ｑ１，Ｑ２のコレクタ−エミッタ間には、エミッタ側からコレクタ側へ電流を流すダイオードＤ１，Ｄ２がそれぞれ配置されている。
【００３１】
昇圧コンバータ１２は、制御装置３０によってＩＧＢＴ素子Ｑ１，Ｑ２がオン／オフされることにより、コンデンサＣ１から供給された直流電圧を昇圧して出力電圧をコンデンサＣ２に供給する。また、昇圧コンバータ１２は、ハイブリッド自動車あるいは電気自動車の回生制動時には、交流モータＭ１によって発電され、かつ、インバータ１４によって変換された直流電圧を降圧してコンデンサＣ１へ供給する。
【００３２】
コンデンサＣ２は、電源ライン１とアースライン２との間に接続される。コンデンサＣ２は昇圧コンバータ１２から供給された直流電圧を平滑化し、その平滑化した直流電圧をインバータ１４へ供給する。電圧センサ１３は、コンデンサＣ２の両側の電圧、すなわち、昇圧コンバータ１２の出力電圧Ｖｍを検出する。
【００３３】
インバータ１４は、コンデンサＣ２から直流電圧が供給されると制御装置３０からの信号ＤＲＶ１に基づいて直流電圧を交流電圧に変換し、その交流電圧を交流モータＭ１に供給することによって交流モータＭ１を駆動する。これにより、交流モータＭ１はトルク指令値ＴＲ１によって指定されたトルクを発生するように駆動される。また、インバータ１４は、モータ駆動装置１００が搭載されたハイブリッド自動車（あるいは電気自動車）の回生制動時には、交流モータＭ１が発電した交流電圧を制御装置３０からの信号ＤＲＶ１に基づいて直流電圧に変換し、その変換した直流電圧をコンデンサＣ２を介して昇圧コンバータ１２へ供給する。
【００３４】
交流モータＭ１には回転角検出部３２Ａが配置される。回転角検出部３２Ａは交流モータＭ１の回転軸に連結される。回転角検出部３２Ａは、交流モータＭ１のロータの回転位置に基づいて回転角θ１を検出し、検出した回転角θ１を制御装置３０へ出力する。
【００３５】
制御装置３０は、外部に設けられたＥＣＵ（Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）からトルク指令値ＴＲ１およびモータ回転数ＭＲＮ１を受ける。制御装置３０は、さらに、電圧センサ１０から電圧Ｖｂを受け、電圧センサ１１から電圧Ｖｃを受け、電圧センサ１３から電圧Ｖｍを受け、電流センサ２４からモータ電流ＭＣＲＴ１を受ける。制御装置３０は、さらに、回転角検出部３２Ａから回転角θ１を受ける。
【００３６】
制御装置３０は、電圧Ｖｍ、モータ電流ＭＣＲＴ１、トルク指令値ＴＲ１、および回転角θ１に基づいて、インバータ１４が交流モータＭ１を駆動するときにインバータ１４に含まれるパワー半導体装置をスイッチング制御するための信号ＤＲＶ１を生成する。制御装置３０は、その生成した信号ＤＲＶ１をインバータ１４へ出力する。
【００３７】
制御装置３０は、インバータ１４が交流モータＭ１を駆動するとき、電圧Ｖｂ，Ｖｍ、トルク指令値ＴＲ１およびモータ回転数ＭＲＮ１に基づいて、昇圧コンバータ１２のＩＧＢＴ素子Ｑ１，Ｑ２をスイッチング制御するための信号ＰＷＭＵを生成する。制御装置３０は、その生成した信号ＰＷＭＵを昇圧コンバータ１２へ出力する。
【００３８】
制御装置３０は、モータ駆動装置１００が搭載されたハイブリッド自動車（あるいは電気自動車）の回生制動時、交流モータＭ１が発電した交流電圧を直流電圧に変換するための信号ＤＲＶ１を生成する。制御装置３０は、信号ＤＲＶ１をインバータ１４へ出力する。この場合、インバータ１４のパワー半導体装置は信号ＤＲＶ１によってスイッチング制御される。これにより、インバータ１４は、交流モータＭ１で発電された交流電圧を直流電圧に変換して昇圧コンバータ１２へ供給する。
【００３９】
さらに、制御装置３０は、インバータ１４から供給された直流電圧を降圧するための信号ＰＷＭＤを生成し、その生成した信号ＰＷＭＤを昇圧コンバータ１２へ出力する。これにより、交流モータＭ１が発電した交流電圧は、直流電圧に変換され、降圧されて直流電源Ｂに供給される。
【００４０】
さらに、制御装置３０は、昇圧コンバータ１２の動作を停止する場合には、信号ＳＴＰ１を生成し、その生成した信号ＳＴＰ１を昇圧コンバータ１２へ出力する。これにより、昇圧コンバータ１２に含まれるＩＧＢＴ素子Ｑ１，Ｑ２はスイッチング動作を停止する。
【００４１】
図２は、図１のインバータ１４の構成を説明する図である。図２を参照して、インバータ１４は、Ｕ相アーム１５と、Ｖ相アーム１６と、Ｗ相アーム１７とを含む。Ｕ相アーム１５、Ｖ相アーム１６およびＷ相アーム１７は、電源ライン１とアースライン２との間に並列に設けられる。なおＵ相アーム１５、Ｖ相アーム１６およびＷ相アーム１７は、交流モータＭ１のＵ相コイル、Ｖ相コイルおよびＷ相コイルにそれぞれ対応して設けられる。
【００４２】
Ｕ相アーム１５は、電源ライン１とアースライン２との間に直列に接続されたパワー半導体装置４１，４２を含む。Ｖ相アーム１６は、電源ライン１とアースライン２との間に直列に接続されたパワー半導体装置４３，４４を含む。Ｗ相アーム１７は、電源ライン１とアースライン２との間に直列に接続されたパワー半導体装置４５，４６を含む。
【００４３】
インバータ１４の各相アームの中間点は、交流モータＭ１の各相コイルの各相端に接続されている。すなわち、交流モータＭ１のＵ相コイルの他端がパワー半導体装置４１，４２の中間点に、Ｖ相コイルの他端がパワー半導体装置４３，４４の中間点に、Ｗ相コイルの他端がパワー半導体装置４５，４６の中間点にそれぞれ接続されている。
【００４４】
パワー半導体装置４１〜４６は互いに同じ構成を有する。そこで以下では代表的に、Ｕ相アームを構成するパワー半導体装置４１，４２を詳細に説明し、パワー半導体装置４３〜４６の各々については主としてパワー半導体装置４１（または４２）との相違点について説明する。
【００４５】
パワー半導体装置４１は、ＩＧＢＴ素子Ｑ３と、ダイオードＤ３，Ｄ１３と、抵抗Ｒ３とを含む。ＩＧＢＴ素子Ｑ３のコレクタは電源ライン１に接続され、ＩＧＢＴ素子Ｑ３のエミッタはＵ相コイルの他端に接続される。ＩＧＢＴ素子Ｑ３のコレクタ−エミッタ間には、エミッタ側からコレクタ側へ電流を流すダイオードＤ３が配置される。
【００４６】
さらに、ＩＧＢＴ素子Ｑ３のコレクタ−エミッタ間には、ダイオードＤ１３と抵抗Ｒ３とが直列に接続される。ダイオードＤ１３のアノードはＩＧＢＴ素子Ｑ３のコレクタ側に接続される。ダイオードＤ１３のカソードは抵抗Ｒ３の一方端に接続される。抵抗Ｒ３の他方端はＩＧＢＴ素子Ｑ３のエミッタに接続される。これにより抵抗Ｒ３の一方端および他方端はＩＧＢＴ素子Ｑ３のコレクタおよびエミッタにそれぞれ電気的に接続される。
【００４７】
パワー半導体装置４２は、ＩＧＢＴ素子Ｑ４と、ダイオードＤ４，Ｄ１４と、抵抗Ｒ４とを含む。ＩＧＢＴ素子Ｑ４のコレクタはＵ相コイルの他端に接続される。ＩＧＢＴ素子Ｑ４のエミッタはアースライン２に接続される。ＩＧＢＴ素子Ｑ４のコレクタ−エミッタ間には、エミッタ側からコレクタ側へ電流を流すダイオードＤ４が配置される。
【００４８】
さらに、ＩＧＢＴ素子Ｑ４のコレクタ−エミッタ間には、ダイオードＤ１４と抵抗Ｒ４とが直列に接続される。ダイオードＤ１４のアノードはＩＧＢＴ素子Ｑ４のコレクタに接続される。ダイオードＤ１４のカソードは抵抗Ｒ４の一方端に接続される。抵抗Ｒ４の他方端はＩＧＢＴ素子Ｑ３のエミッタに接続される。これにより抵抗Ｒ４の一方端および他方端はＩＧＢＴ素子Ｑ３のコレクタおよびエミッタにそれぞれ電気的に接続される。
【００４９】
パワー半導体装置４３は、パワー半導体装置４１に含まれるＩＧＢＴ素子Ｑ３，ダイオードＤ３、ダイオードＤ１３、抵抗Ｒ３をそれぞれＩＧＢＴ素子Ｑ５、ダイオードＤ５、ダイオードＤ１５、抵抗Ｒ５に置き換えた構成を有する。ただしＩＧＢＴ素子Ｑ５のエミッタはＶ相コイルの他端に接続される。
【００５０】
パワー半導体装置４４は、パワー半導体装置４２に含まれるＩＧＢＴ素子Ｑ４，ダイオードＤ４、ダイオードＤ１４、抵抗Ｒ４をそれぞれＩＧＢＴ素子Ｑ６、ダイオードＤ６、
ダイオードＤ１６、抵抗Ｒ６に置き換えた構成を有する。ただしＩＧＢＴ素子Ｑ５のコレクタはＶ相コイルの他端に接続される。
【００５１】
パワー半導体装置４５は、パワー半導体装置４１に含まれるＩＧＢＴ素子Ｑ３，ダイオードＤ３、ダイオードＤ１３、抵抗Ｒ３をそれぞれＩＧＢＴ素子Ｑ７、ダイオードＤ７、ダイオードＤ１７、抵抗Ｒ７に置き換えた構成を有する。ただしＩＧＢＴ素子Ｑ７のエミッタはＷ相コイルの他端に接続される。
【００５２】
パワー半導体装置４６は、パワー半導体装置４２に含まれるＩＧＢＴ素子Ｑ４，ダイオードＤ４、ダイオードＤ１４、抵抗Ｒ４をそれぞれＩＧＢＴ素子Ｑ８、ダイオードＤ８、ダイオードＤ１８、抵抗Ｒ８に置き換えた構成を有する。ただしＩＧＢＴ素子Ｑ８のコレクタはＷ相コイルの他端に接続される。
【００５３】
ここで、抵抗Ｒ３〜Ｒ８について着目する。抵抗Ｒ３，Ｒ４は電源ライン１とアースライン２との間に直列に接続される。図１に示されるように、電源ライン１とアースライン２との間にはコンデンサＣ２が接続される。よって、直列接続された抵抗Ｒ３，Ｒ４はコンデンサＣ２の放電抵抗として機能する。
【００５４】
同様に電源ライン１とアースライン２との間には抵抗Ｒ５，Ｒ６が直列に接続されるとともに、抵抗Ｒ７，Ｒ８が直列に接続される。よって、直列接続された抵抗Ｒ３，Ｒ４および直列接続された抵抗Ｒ５，Ｒ６はいずれもコンデンサＣ２の放電抵抗として機能する。
【００５５】
図３は、本実施の形態の特徴点を説明するための図である。図３を参照して、インバータ１４は電源ライン１およびアースライン２に接続される。電源ライン１およびアースライン２の間にはコンデンサＣ２が接続される。
【００５６】
抵抗Ｒ１はコンデンサＣ２を放電するための放電抵抗であり、かつ、電源ライン１とアースライン２との間に接続される。多くの場合には、抵抗Ｒ１のような放電抵抗がインバータに外付けされる。しかし、放電抵抗を別途用意する必要があるためモータ駆動装置の部品点数が増えるという課題が生じる。さらに、放電抵抗を電源ライン１とアースライン２との間に接続するための作業工数が発生するという課題が生じる。
【００５７】
図２に示すように、本実施の形態では、ＩＧＢＴ素子のコレクタ−エミッタ間に電気的に接続される抵抗をパワー半導体装置に内蔵する。パワー半導体装置は、インバータ１４のＵ相アーム、Ｖ相アーム、およびＷ相アームのいずれかを構成する。これによりインバータ１４に放電抵抗が内蔵されるため、放電抵抗を別途用意しなくてもよくなる。よって、モータ駆動装置の部品点数の削減および作業工数の低減を図ることが可能になるのでモータ駆動装置の低コスト化を図ることができる。
【００５８】
また、コンデンサＣ２の放電時には、放電抵抗に電流が流れるため放電抵抗が発熱する。これにより放電抵抗の温度が上昇する。放電抵抗の温度が上昇した場合、放電抵抗自体の損傷や、その周囲への影響が発生し得る。本実施の形態によれば、インバータを冷却するための冷却装置がある場合にはその冷却装置により放電抵抗を冷却することが可能になる。よって、これらの問題が生じるのを防ぐことができる。
【００５９】
さらに、本実施の形態では、平滑コンデンサの放電時には抵抗Ｒ３〜Ｒ８によって６つの系統の放電経路が形成されるので、放電経路の冗長性を高めることができる。放電経路の冗長性が高まることにより、コンデンサの放電時に特定の抵抗のみ電流が流れるのを防ぐことができる。これにより各抵抗の温度上昇を抑制することができるためモータ駆動装
置への影響を小さくすることができる。
【００６０】
続いて、本実施の形態のパワー半導体装置４１の構成をより詳細に説明する。
図４は、図２のパワー半導体装置４１の平面図である。図４を参照して、パワー半導体装置４１は、チップ状の半導体基板に形成された抵抗領域５０を含む。この半導体基板において抵抗領域の周囲の領域にはＩＧＢＴ素子Ｑ３（図４には示さず）が形成される。なおパワー半導体装置４２〜４６の各々はパワー半導体装置４１と同様の構成を有する。
【００６１】
図４では、抵抗領域５０は半導体基板の主面のほぼ中央の領域に形成される。ただし抵抗領域５０の配置は図４に示す配置に限定されるものではない。たとえば複数の抵抗領域が半導体基板の主面に離散的に配置されてもよい。この場合には半導体基板内における電流集中を防ぐことができるので、半導体基板が局所的に高温になるのを防ぐことができる。これによりパワー半導体装置４１の損傷が生じる確率をより小さくすることができる。
【００６２】
図５は、図４のＶ−Ｖ線に沿った断面図である。図５および図４を参照して、パワー半導体装置４１は、半導体基板の第１および第２の主面にそれぞれ形成される主電極６５，６６と、半導体基板に形成されるＩＧＢＴ素子Ｑ３と、半導体基板に形成され、かつ、主電極６５，６６の間にＩＧＢＴ素子Ｑ３と並列に接続される抵抗Ｒ３とを備える。なお主電極６５，６６はＩＧＢＴ素子のエミッタおよびコレクタにそれぞれ接続される電極である。
【００６３】
ＩＧＢＴ素子Ｑ３は、第１導電型の半導体基板であるｎ型領域５２と、半導体基板の第１の主面に形成される第２導電型の領域であるｐ−型領域５８（第１の領域）と、半導体基板の第２の主面に形成される第２導電型の領域であるｐ型領域５１（第２の領域）とを含む。
【００６４】
ｐ型領域５１はｐ−型領域５８とともにｎ型領域５２（低濃度領域）を挟むように形成される。ｐ型領域５１はＩＧＢＴ素子Ｑ３のコレクタに相当する。ｐ型領域５１は主電極６６に電気的に接続される。
【００６５】
半導体基板には、第１の主面からｐ−型領域５８を貫通してｎ型領域５２に達する溝６０（第１の溝）と、第１の主面から底部までの深さが溝６０よりも深く、かつ、抵抗領域５０を囲む溝５５（第２の溝）とが形成される。
【００６６】
溝５５内には、絶縁膜５６および絶縁層５７が形成される。なお、溝５５内には絶縁膜５６および絶縁層５７が溝５５内に形成されていなくてもよい。ただし、絶縁膜５６および絶縁層５７を溝５５内に形成することで抵抗領域５０を流れる電流がＩＧＢＴ素子Ｑ３に漏れ出すのを防ぐ効果がより高められる。
【００６７】
ＩＧＢＴ素子Ｑ３は、さらに、半導体基板の第１の主面においてｐ−型領域５８と重なり、かつ、溝６０の側壁に接するように形成された、ｎ型エミッタ領域５９（第３の領域）を含む。ｐ−型領域５８およびｎ型エミッタ領域５９は主電極６５に電気的に接続される。
【００６８】
溝６０内には、絶縁膜６１を介在して、ｎ型エミッタ領域５９、ｐ−型領域５８、およびｎ型領域５２に対向するように制御電極層６２が形成される。絶縁膜６１はＩＧＢＴ素子Ｑ３のゲート絶縁膜として機能する。ＩＧＢＴ素子Ｑ３は、図１の制御装置３０から制御電極層６２に与えられる制御電圧に応じて主電極６５，６６間に流れる電流を制御する。
【００６９】
抵抗領域５０は、ｎ型抵抗領域５３および主電極６５に接するｎ＋型コンタクト領域５４（第４の領域）と、ｎ型領域５２に接するように形成されるｎ型抵抗領域５３（第５の領域）とを含む。ｎ型抵抗領域５３はいわばｎ＋型コンタクト領域５４の直下に埋め込まれるように形成される。ｎ型抵抗領域５３の単位体積あたりの抵抗値はｎ型領域５２の単位体積あたりの抵抗値よりも高い。
【００７０】
なお、ｐ型領域５１およびｎ型領域５２は抵抗Ｒ１に接続されるダイオードＤ１３（図２参照）を構成する。
【００７１】
続いて図６〜図１５を参照しながら、実施の形態１のパワー半導体装置の製造工程について説明する。
【００７２】
図６は、実施の形態１のパワー半導体装置の製造方法の第１工程を示す概略断面図である。図６を参照して、たとえばｎ型の半導体基板の第２の主面側にｐ型不純物イオン（たとえばボロン（Ｂ）イオン）を注入し、その後、熱処理を行なうことによりｐ型領域５１およびｎ型領域５２を形成する。なお、ｐ型基板の表面にｎ型エピタキシャル層を形成することによりｐ型領域５１およびｎ型領域５２を形成してもよい。次に半導体基板の第１の主面にｐ型不純物イオンを注入する。
【００７３】
図７は、実施の形態１のパワー半導体装置の製造方法の第２工程を示す概略断面図である。図７を参照して、半導体基板に対して熱処理を行なうことにより、第１の主面に注入されたｐ型不純物イオンが拡散する。これによりｐ−型領域５８が形成される。
【００７４】
図８は、実施の形態１のパワー半導体装置の製造方法の第３工程を示す概略断面図である。図８を参照して、マスク７１によって、半導体基板の第１の主面側に選択的にｎ型不純物イオン（たとえばリン（Ｐ）イオン）が注入される。なお、マスクに代えてフォトレジストが用いられてもよい。その後、熱処理が行なわれることにより、ｐ−型領域５８を貫通するようにｎ＋型コンタクト領域５４が形成される。ただし図８ではｎ＋型コンタクト領域５４の形成を分かりやすく示すため、注入工程および熱処理工程をまとめて示す。
【００７５】
図９は、実施の形態１のパワー半導体装置の製造方法の第４工程を示す概略断面図である。図９を参照して、マスク７２によって、半導体基板の第１の主面側、かつ、ｎ＋型コンタクト領域５４と重なる領域に、電子線またはヘリウム（Ｈｅ）イオンが選択的に照射される。電子あるいはヘリウムイオンの照射エネルギーは、電子またはヘリウムイオンがｎ＋型コンタクト領域５４を貫通してｎ型領域５２に達するように定められる。電子線あるいはヘリウムイオンの照射により、ｎ＋型コンタクト領域５４の下部にはｎ型抵抗領域５３が形成される。ｎ＋型コンタクト領域５４およびｎ型抵抗領域５３は抵抗領域５０を構成する。
【００７６】
ｎ型抵抗領域５３では、電子線あるいはヘリウムイオンの照射による結晶欠陥が生じる。結晶欠陥が生じた領域を移動するキャリアの移動度はｎ型領域５２を移動するキャリアの移動度よりも小さくなる。よってｎ型抵抗領域５３の単位体積あたりの抵抗値は、ｎ型領域５２の単位体積あたりの抵抗値に比べて高くなる。
【００７７】
なお、ｎ型抵抗領域５３を形成する工程とｎ＋型コンタクト領域５４を形成する工程とは順序が逆でもよい。
【００７８】
また、高エネルギーを有するｐ型不純物イオンをｎ＋型コンタクト領域５４の下部に注入することによってｎ型抵抗領域５３を形成してもよい。
【００７９】
図１０は、実施の形態１のパワー半導体装置の製造方法の第５工程を示す概略断面図である。図１０を参照して、半導体基板の第１の主面においてｎ＋型コンタクト領域５４の周囲部分（ｐ−型領域５８）に選択的に異方性エッチングを行なうことにより、半導体基板の第１の主面からｐ−型領域５８を貫通してｎ型領域５２に達するように溝５５が形成される。
【００８０】
なお、溝５５は、ｎ型抵抗領域５３（結晶欠陥領域）よりも深く形成されることが好ましい。これによりｎ型抵抗領域５３に流れる電流がＩＧＢＴ素子Ｑ３のドリフト層（ｎ型領域５２）に漏れるのを防ぐことができる。これによりＩＧＢＴ素子Ｑ３への影響（たとえばラッチアップ等）が生じるのを防ぐことができる。
【００８１】
図１１は、実施の形態１のパワー半導体装置の製造方法の第６工程を示す概略断面図である。図１１を参照して、溝５５の内表面を酸化することにより溝５５の内部に酸化膜を形成する。この酸化膜が絶縁膜５６となる。さらに溝５５内に、不純物がドープされていない多結晶シリコンを堆積させる。この多結晶シリコンによって絶縁層５７が形成される。
【００８２】
図１２は、実施の形態１のパワー半導体装置の製造方法の第７工程を示す概略断面図である。図１２を参照して、ｐ−型領域５８にｎ型不純物イオンが選択的に注入される。次に半導体基板に対して熱処理が行なわれる。これにより、ｎ型エミッタ領域５９が形成される。
【００８３】
図１３は、実施の形態１のパワー半導体装置の製造方法の第８工程を示す概略断面図である。図１３を参照して、半導体基板の第１の主面においてｎ型エミッタ領域５９が形成された領域に異方性エッチングを行なうことにより、半導体基板の第１の主面からｎ型エミッタ領域５９およびｐ−型領域５８を貫通してｎ型領域５２に達するように溝６０を形成する。
【００８４】
図１４は、実施の形態１のパワー半導体装置の製造方法の第９工程を示す概略断面図である。図１４を参照して、溝６０の内表面を酸化することにより溝６０の内部に酸化膜を形成する。この酸化膜はＩＧＢＴ素子Ｑ３のゲート絶縁膜として機能する絶縁膜６１となる。さらに溝６０内に、たとえばリン（Ｐ）イオン等のｎ型不純物がドープされた多結晶シリコンを堆積させる。この多結晶シリコンによって制御電極層６２が形成される。
【００８５】
図１５は、実施の形態１のパワー半導体装置の製造方法の第１０工程を示す概略断面図である。図１５を参照して、半導体基板の第１の主面側には、ｐ−型領域５８、ｎ型エミッタ領域５９、およびｎ＋型コンタクト領域５４を電気的に接続するように主電極６５が形成される。一方、半導体基板の第２の主面側にはｐ型領域５１を電気的に接続するように主電極６６が形成される。これによりパワー半導体装置４１が完成する。
【００８６】
以上のように実施の形態１によれば、パワー半導体装置は、半導体基板の第１および第２の主面にそれぞれ形成される第１および第２の主電極と、半導体基板に形成され、かつ、第１および第２の主電極間に電気的に接続されるパワー半導体素子と、半導体基板に形成され、かつ、第１および第２の主電極の間に、パワー半導体素子と並列に電気的に接続される抵抗素子とを備える。さらに実施の形態１によれば、モータ駆動装置は、このパワー半導体装置を複数個含むインバータを備える。これにより、インバータに外付けされる放電抵抗を不要とすることができるためモータ駆動装置の低コスト化を図ることができる。
【００８７】
［実施の形態２］
図１６は、実施の形態２のモータ駆動装置の概略ブロック図である。図１６および図１を参照して、モータ駆動装置１００Ａは、インバータ１４および制御装置３０に代えてインバータ１４Ａおよび制御装置３０Ａをそれぞれ備える点においてモータ駆動装置１００と相違する。
【００８８】
インバータ１４Ａは可変抵抗Ｒ１０を含む点においてインバータ１４と異なる。制御装置３０Ａは可変抵抗Ｒ１０に対して信号ＳＲを出力する。可変抵抗Ｒ１０は信号ＳＲに応じて抵抗値を変化させる。
【００８９】
なおモータ駆動装置１００Ａにおける他の部分の構成はモータ駆動装置１００の構成と同様であるので以後の説明は繰返さない。
【００９０】
次にインバータ１４Ａの構成、およびインバータ１４Ａに含まれるパワー半導体装置の構成について、より詳細に説明する。
【００９１】
図１７は、図１６のインバータ１４Ａの構成を詳細に説明する図である。図１７および図２を参照して、インバータ１４Ａは、パワー半導体装置４１〜４６に代えてパワー半導体装置４１Ａ〜４６Ａを含む点においてインバータ１４と異なる。
【００９２】
パワー半導体装置４１Ａは、抵抗Ｒ３に代えてトランジスタＴｒ１を含む点でパワー半導体装置４１と異なる。トランジスタＴｒ１の一方の電極はダイオードＤ１３のカソードに接続される。トランジスタＴｒ１の他方の電極はＩＧＢＴ素子Ｑ３のエミッタに接続される。
【００９３】
具体的には、トランジスタＴｒ１はｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、かつ、デプレッション型ＦＥＴである。ここでデプレッション型ＦＥＴとは、ゲート電極に電圧が印加されていない状態においても導通状態となるＦＥＴのことである。
【００９４】
トランジスタＴｒ１〜Ｔｒ６の各々は、そのゲート電極に印加される制御電圧の絶対値を変化させることによってドレイン−ソース間の抵抗値を変化させることができる。すなわちトランジスタＴｒ１〜Ｔｒ６の各々は可変抵抗として機能する。また制御電圧の絶対値が所定の大きさである場合にはトランジスタＴｒ１〜Ｔｒ６の各々は非導通状態となる。
【００９５】
同様に、パワー半導体装置４２Ａは抵抗Ｒ４に代えてトランジスタＴｒ２を含む点でパワー半導体装置４２と異なる。パワー半導体装置４３Ａは抵抗Ｒ５に代えてトランジスタＴｒ３を含む点でパワー半導体装置４３と異なる。パワー半導体装置４４Ａは抵抗Ｒ６に代えてトランジスタＴｒ４を含む点でパワー半導体装置４４と異なる。パワー半導体装置４５Ａは抵抗Ｒ７に代えてトランジスタＴｒ５を含む点でパワー半導体装置４５と異なる。パワー半導体装置４６Ａは抵抗Ｒ８に代えてトランジスタＴｒ６を含む点でパワー半導体装置４６と異なる。トランジスタＴｒ２〜Ｔｒ６の各々はトランジスタＴｒ１と同様にデプレッション型ＭＯＳＦＥＴである。
【００９６】
インバータ１４Ａは、さらに、トランジスタＴｒ１〜Ｔｒ６をそれぞれ駆動するための放電抵抗駆動回路８１〜８６を備える。放電抵抗駆動回路８１〜８６の各々は、図１６に示す制御装置３０Ａからの信号に応じて、対応するトランジスタのゲート電極に制御電圧を印加する。なお、放電抵抗駆動回路８１〜８６の各々に与えられる信号は、図１６の信号ＳＲに含まれる。トランジスタＴｒ１〜Ｔｒ６により、図１６に示す可変抵抗Ｒ１０が構成される。
【００９７】
図１８は、図１７のパワー半導体装置４１Ａの平面図である。図１８を参照して、パワー半導体装置４１Ａは、チップ状の半導体基板に形成された抵抗領域５０を含む。実施の形態１と同様に、この半導体基板において抵抗領域５０の周囲の領域にはＩＧＢＴ素子Ｑ３が形成される。なおパワー半導体装置４２Ａ〜４６Ａの各々はパワー半導体装置４１Ａと同様の構成を有する。
【００９８】
図１９は、図１８の図１８のＸＩＸ−ＸＩＸ線に沿った断面図である。図１９および図５を参照して、パワー半導体装置４１Ａは、ｎ型抵抗領域５３に代えてｎ型領域５３Ａが形成される点、および、絶縁層５７に代えて制御電極層５７Ａが形成される点においてパワー半導体装置４１と異なる。
【００９９】
ｎ型領域５３Ａは溝５５によって囲まれたｎ型領域５２（低濃度領域）の一部である。制御電極層５７ＡはトランジスタＴｒ１のゲート電極を構成する。ｎ型領域５３Ａと絶縁膜５６との界面付近の部分はトランジスタＴｒ１のチャネルに相当する。制御電極層５７Ａに電圧を印加することによって、チャネルの抵抗が変化する。これによりトランジスタＴｒ１の抵抗値を変化させることができる。なおパワー半導体装置４１Ａの他の部分の構成はパワー半導体装置４１の構成と同様であるので以後の説明は繰返さない。
【０１００】
続いて図２０〜図２８を参照しながら、実施の形態２のパワー半導体装置４１Ａの製造工程について説明する。ただし、以下では実施の形態１のパワー半導体装置の製造工程と共通する内容については詳細な説明を繰返さない。
【０１０１】
図２０は、実施の形態２のパワー半導体装置４１Ａの製造方法の第１工程を示す概略断面図である。図２０を参照して、実施の形態１と同様に半導体基板にｐ型領域５１およびｎ型領域５２を形成する。次に半導体基板の第１の主面にｐ型不純物イオンを注入する。
【０１０２】
図２１は、実施の形態２のパワー半導体装置４１Ａの製造方法の第２工程を示す概略断面図である。図２１を参照して、半導体基板に対して熱処理を行なうことにより、第１の主面に注入されたｐ型不純物イオンが拡散する。これによりｐ−型領域５８が形成される。
【０１０３】
図２２は、実施の形態２のパワー半導体装置４１Ａの製造方法の第３工程を示す概略断面図である。図２２を参照して、マスク７１（フォトレジストでもよい）によって、半導体基板の第１の主面側に選択的にｎ型不純物イオンが注入される。その後、熱処理が行なわれることにより、ｐ−型領域５８を貫通するようにｎ＋型コンタクト領域５４が形成される。
【０１０４】
図２３は、実施の形態２のパワー半導体装置４１Ａの製造方法の第４工程を示す概略断面図である。図２３を参照して、半導体基板の第１の主面においてｎ＋型コンタクト領域５４の周囲部分（ｐ−型領域５８）に選択的に異方性エッチングを行なうことにより、半導体基板の第１の主面からｐ−型領域５８を貫通してｎ型領域５２に達するように溝５５が形成される。さらに溝５５によりｎ型領域５３Ａが形成される。
【０１０５】
図２４は、実施の形態２のパワー半導体装置４１Ａの製造方法の第５工程を示す概略断面図である。図２４を参照して、溝５５の内表面を酸化することにより溝５５の内部に絶縁膜５６（酸化膜）を形成する。さらに溝５５内に、たとえばｎ型不純物がドープされた多結晶シリコンを堆積させる。この多結晶シリコンによって制御電極層５７Ａが形成される。
【０１０６】
図２５は、実施の形態２のパワー半導体装置４１Ａの製造方法の第６工程を示す概略断面図である。図２５を参照して、ｐ−型領域５８にｎ型不純物イオンが選択的に注入される。次に半導体基板に対して熱処理が行なわれる。これにより、ｎ型エミッタ領域５９が形成される。
【０１０７】
図２６は、実施の形態２のパワー半導体装置４１Ａの製造方法の第７工程を示す概略断面図である。図２６を参照して、半導体基板の第１の主面においてｎ型エミッタ領域５９が形成された領域に異方性エッチングを行なうことにより、半導体基板の第１の主面からｎ型エミッタ領域５９およびｐ−型領域５８を貫通してｎ型領域５２に達するように溝６０を形成する。
【０１０８】
図２７は、実施の形態２のパワー半導体装置４１Ａの製造方法の第８工程を示す概略断面図である。図２７を参照して、溝６０の内表面を酸化することにより溝６０の内部に酸化膜（絶縁膜６１）を形成する。この酸化膜はＩＧＢＴ素子Ｑ３のゲート絶縁膜として機能する。さらに溝６０内に、たとえばｎ型不純物がドープされた多結晶シリコンを堆積させる。この多結晶シリコンによって制御電極層６２が形成される。
【０１０９】
図２８は、実施の形態２のパワー半導体装置４１Ａの製造方法の第９工程を示す概略断面図である。図２８を参照して、半導体基板の第１の主面側には、ｐ−型領域５８、ｎ型エミッタ領域５９、およびｎ＋型コンタクト領域５４を電気的に接続するように主電極６５が形成される。一方、半導体基板の第２の主面側にはｐ型領域５１を電気的に接続するように主電極６６が形成される。これによりパワー半導体装置４１Ａが完成する。
【０１１０】
＜パワー半導体装置の変形例＞
以下において、図１７のインバータ１４Ａに含まれるパワー半導体装置４１Ａ〜４６Ａを、パワー半導体装置４１Ｂ〜４６Ｂに置き換えた例（図１７を参照）を説明する。パワー半導体装置４１Ｂ〜４６Ｂはパワー半導体装置４１Ａ〜４６Ａとそれぞれ等価である。ただしパワー半導体装置４１Ｂ〜４６ＢはＩＧＢＴ素子と可変抵抗（デプレッション型ＭＯＳＦＥＴ）を分離するための不純物拡散領域が半導体基板に形成される点においてパワー半導体装置４１Ａ〜４６Ａと異なる。
【０１１１】
図２９は、実施の形態２に係るパワー半導体装置の変形例を説明する図である。
図３０は、図２９のＸＸＸ−ＸＸＸ線に沿った断面図である。
【０１１２】
図２９および図３０を参照して、パワー半導体装置４１Ｂは、抵抗領域５０内に複数の溝５５が形成される点、および、抵抗領域５０を囲むようにｐ型領域９０が形成される点においてパワー半導体装置４１Ａと異なる。ｐ型領域９０はＩＧＢＴ素子と可変抵抗とを分離するための不純物拡散領域（分離領域）である。
【０１１３】
続いて図３１〜図４０を参照しながら、実施の形態２のパワー半導体装置の製造工程について説明する。ただし、以下では実施の形態１のパワー半導体装置の製造工程と共通する内容については詳細な説明を繰返さない。
【０１１４】
図３１は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第１工程を示す概略断面図である。図３１を参照して、実施の形態１と同様に半導体基板にｐ型領域５１およびｎ型領域５２を形成する。次に半導体基板の第１の主面にｐ型不純物イオンを注入する。
【０１１５】
図３２は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第２工程を示す概略断面図である。図３２を参照して、半導体基板に対して熱処理を行なうことにより、第１の主面に注入されたｐ型不純物イオンが拡散する。これによりｐ−型領域５８が形成される
。
【０１１６】
図３３は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第３工程を示す概略断面図である。図３３を参照して、マスク７１Ａ（フォトレジストでもよい）によって、半導体基板の第１の主面側に選択的にｐ型不純物イオンが注入される。その後、熱処理が行なわれることにより、ｐ−型領域５８を貫通するようにｐ型領域９０が形成される。さらにｐ型領域９０によりｎ型領域５３Ａが形成される。
【０１１７】
図３４は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第４工程を示す概略断面図である。図３４を参照して、マスク７１（フォトレジストでもよい）によって、半導体基板の第１の主面側に選択的にｎ型不純物イオンが注入される。その後、熱処理が行なわれることにより、半導体基板の第１の主面においてｐ型領域９０に囲まれた領域にｎ＋型コンタクト領域５４が形成される。
【０１１８】
図３５は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第５工程を示す概略断面図である。図３５を参照して、半導体基板の第１の主面においてｎ＋型コンタクト領域５４の複数の箇所に選択的に異方性エッチングを行なうことにより、半導体基板の第１の主面からｎ＋型コンタクト領域５４を貫通してｎ型領域５３Ａに達するように溝５５が形成される。
【０１１９】
図３６は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第６工程を示す概略断面図である。図３６を参照して、溝５５の内表面を酸化することにより溝５５の内部に絶縁膜５６（酸化膜）を形成する。さらに溝５５内に、たとえばｎ型不純物がドープされた多結晶シリコンを堆積させる。この多結晶シリコンによって制御電極層５７Ａが形成される。
【０１２０】
図３７は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第７工程を示す概略断面図である。図３７を参照して、ｐ−型領域５８にｎ型不純物イオンが選択的に注入される。次に半導体基板に対して熱処理が行なわれる。これにより、ｎ型エミッタ領域５９が形成される。
【０１２１】
図３８は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第８工程を示す概略断面図である。図３８を参照して、半導体基板の第１の主面においてｎ型エミッタ領域５９が形成された領域に異方性エッチングを行なうことにより、半導体基板の第１の主面からｎ型エミッタ領域５９およびｐ−型領域５８を貫通してｎ型領域５２に達するように溝６０を形成する。
【０１２２】
図３９は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第９工程を示す概略断面図である。図３９を参照して、溝６０の内表面を酸化することにより溝６０の内部に酸化膜（絶縁膜６１）を形成する。さらに溝６０内に、たとえばｎ型不純物がドープされた多結晶シリコンを堆積させる。この多結晶シリコンによって制御電極層６２が形成される。
【０１２３】
図４０は、実施の形態２のパワー半導体装置４１Ｂの製造方法の第１０工程を示す概略断面図である。図４０を参照して、半導体基板の第１の主面側には、ｐ−型領域５８、ｎ型エミッタ領域５９、ｎ＋型コンタクト領域５４、およびｐ型領域９０を電気的に接続するように主電極６５が形成される。一方、半導体基板の第２の主面側にはｐ型領域５１を電気的に接続するように主電極６６が形成される。これによりパワー半導体装置４１Ｂが完成する。
【０１２４】
＜デプレッション型ＭＯＳＦＥＴの制御方法＞
図４１は、トランジスタＴｒ１〜Ｔｒ６の制御を説明するための図である。図４１を参照して、制御装置３０Ａは、インバータ制御部３１と、放電抵抗制御部３２とを備える。インバータ制御部３１は、電圧センサ１３（図１６参照）が検知した昇圧コンバータ１２の出力電圧Ｖｍの値、トルク指令値ＴＲ１、モータ回転数ＭＲＮ１、モータ電流ＭＣＲＴ１および回転角θ１を受けて、ＩＧＢＴ素子Ｑ３〜Ｑ８を制御する。さらにインバータ制御部３１は、電圧Ｖｍ、トルク指令値ＴＲ１、モータ回転数ＭＲＮ１、モータ電流ＭＣＲＴ１および回転角θ１に基づいてインバータ１４Ａの故障を検出する。インバータ制御部３１はインバータ１４Ａの故障を検出した場合には、インバータ１４Ａの故障が生じたことを示す故障信号を放電抵抗制御部３２に対して出力する。
【０１２５】
放電抵抗制御部３２は、故障信号を受けた場合に放電信号Ｓｄｕを放電抵抗駆動回路８１，８２に出力し、放電信号Ｓｄｖを放電抵抗駆動回路８３，８４に出力し、放電信号Ｓｄｗを放電抵抗駆動回路８５，８６に出力する。
【０１２６】
放電抵抗駆動回路８１，８２は放電信号Ｓｄｕに応じて、トランジスタＴｒ１，Ｔｒ２をそれぞれオンさせる（導通させる）。具体的には、放電抵抗駆動回路８１（８２）は放電信号Ｓｄｕに応じて、トランジスタＴｒ１（Ｔｒ２）をオンさせるための制御電圧をトランジスタＴｒ１（Ｔｒ２）のゲートに印加する。
【０１２７】
同様に、放電抵抗駆動回路８３，８４は放電信号Ｓｄｖに応じて、トランジスタＴｒ３，Ｔｒ４をそれぞれオンさせる。放電抵抗駆動回路８３，８４は放電信号Ｓｄｗに応じて、トランジスタＴｒ５，Ｔｒ６をそれぞれオンさせる。
【０１２８】
一方、放電抵抗制御部３２は、故障信号を受けていない場合には、放電信号Ｓｄｕ，Ｓｄｖ，Ｓｄｗを出力しない。この場合には放電抵抗駆動回路８１〜８６は、トランジスタＴｒ１〜Ｔｒ６をそれぞれオフする（非導通状態にさせる）ための制御電圧を、対応するトランジスタのゲートに印加する。これによりトランジスタＴｒ１〜Ｔｒ６はオフする。
【０１２９】
なお、図４１には、インバータ１４Ａはパワー半導体装置４１Ａ〜４６Ａを含むよう示される。ただしインバータ１４Ａはパワー半導体装置４１Ｂ〜４６Ｂを含んで構成されていてもよい。
【０１３０】
図４２は、放電抵抗制御部３２の処理を説明するフローチャートである。図４２を参照して、放電抵抗制御部３２は故障信号の入力があるか否か（故障信号を受けたか否か）を判定する（ステップＳ１）。故障信号の入力がある場合（ステップＳ１においてＹＥＳ）、放電抵抗制御部３２はＵ，Ｖ，Ｗ相の全相の放電抵抗駆動回路（放電抵抗駆動回路８１〜８６）に対して放電信号を伝送する（ステップＳ２）。故障信号の入力がない場合（ステップＳ１においてＮＯ）、あるいはステップＳ２の処理が終了した場合には全体の処理はステップＳ１に戻される。
【０１３１】
図４３は、放電抵抗駆動回路８１〜８６の各々の処理を説明するフローチャートである。なお以下では説明の便宜のため、図４３は放電抵抗駆動回路８１の処理を説明するフローチャートであるとする。図４３を参照して、放電抵抗駆動回路８１は、放電信号Ｓｄｕの入力があるか否か（放電信号Ｓｄｕを受けたか否か）を判定する（ステップＳ１１）。放電信号Ｓｄｕの入力がある場合（ステップＳ１１においてＹＥＳ）、放電抵抗駆動回路８１はトランジスタＴｒ１（図４３では「ＭＯＳＦＥＴ」と示す）がオンになるゲート電圧をトランジスタＴｒ１のゲートに印加する（ステップＳ１２）。一方、放電信号Ｓｄｕの入力がない場合（ステップＳ１１においてＮＯ）、放電抵抗駆動回路８１はトランジスタＴｒ１がオフになるゲート電圧をトランジスタＴｒ１のゲートに印加する（ステップＳ
１３）。ステップＳ１２またはステップＳ１３の処理が終了すると全体の処理が終了する。
【０１３２】
実施の形態２によれば実施の形態１と同様の効果を得ることが可能である。さらに、実施の形態２によれば、以下の効果を得ることができる。
【０１３３】
まず、放電抵抗によるエネルギー損失を実施の形態１よりも小さくすることができる。実施の形態１の放電抵抗は固定抵抗である。このため、インバータの動作時には放電抵抗において常にエネルギーが消費される。しかし、実施の形態２ではインバータが正常に動作する場合には、放電抵抗制御部３２および放電抵抗駆動回路８１〜８６によりトランジスタＴｒ１〜Ｔｒ６をすべてオフすることができる。これにより、インバータの動作時には放電抵抗のエネルギーの損失を小さくすることが可能になる。
【０１３４】
さらに、実施の形態２によれば、コンデンサＣ２を速やかに放電させることができるので、インバータの交換作業における安全性を高めることが可能になる。一般的には放電抵抗におけるエネルギーの損失をできるだけ小さくするために、放電抵抗の抵抗値は比較的高く設定される（たとえば抵抗値は数十ｋΩのレベルである）。しかし放電抵抗の抵抗値を高くするほどコンデンサＣ２の放電時間が長くなる。よって、放電抵抗の抵抗値が高い場合には、コンデンサＣ２の電圧を短時間で低下させることが困難になる。実施の形態２によれば、インバータの故障時にはトランジスタＴｒ１〜Ｔｒ６がオンするので、放電抵抗の抵抗値が低くなる。これによりコンデンサＣ２を速やかに放電させることができる。よってインバータの交換作業における安全性を高めることが可能になる。
【０１３５】
さらに、実施の形態２では放電抵抗としてデプレッション型ＭＯＳＦＥＴが用いられる。デプレッション型ＭＯＳＦＥＴは、ゲート電極に電圧が印加されていなくとも導通状態となるので、放電抵抗制御部３２および放電抵抗駆動回路８１〜８６が動作していなくてもトランジスタＴｒ１〜Ｔｒ６により放電抵抗を構成することができる。よって放電抵抗制御部３２あるいは放電抵抗駆動回路８１〜８６に何らかの異常が生じた場合にも、コンデンサＣ２の放電を確実に実行することができる。
【０１３６】
［実施の形態３］
実施の形態３のモータ駆動装置の概略ブロック図は図１６と同様である。また、実施の形態３に係るパワー半導体装置の構成は、実施の形態２のパワー半導体装置４１Ａまたは４１Ｂと同様である。なお、以下ではインバータ１４Ａにはパワー半導体装置４１Ａ〜４６Ａが含まれるものとする。
【０１３７】
実施の形態３では、インバータの各相のアームの温度に基づいて放電抵抗（デプレッション型ＭＯＳＦＥＴ）を制御する。
【０１３８】
図４４は、実施の形態３におけるトランジスタＴｒ１〜Ｔｒ６の制御を説明するための図である。図４４および図４１を参照して、実施の形態３に係るインバータ１４Ａは、Ｕ相アームの温度を検出するための温度センサ９５ｕ、Ｖ相アームの温度を検出するための温度センサ９５ｖ、およびＷ相アームの温度を検出するための温度センサ９５ｗをさらに備える点で、実施の形態２に係るインバータ１４Ａと異なる。温度センサ９５ｕは検出結果である温度値Ｔｕを放電抵抗制御部３２に送信する。温度センサ９５ｖは検出結果である温度値Ｔｖを放電抵抗制御部３２に送信する。温度センサ９５ｗは検出結果である温度値Ｔｗを放電抵抗制御部３２に送信する。
【０１３９】
なお、実施の形態３においてはパワー半導体装置４１Ａ〜４６Ａの各々が温度センサを内蔵していてもよい。このようにパワー半導体装置が構成されている場合、たとえば放電
抵抗制御部３２は、パワー半導体装置４１Ａの温度センサの検出値とパワー半導体装置４２Ａの温度センサの検出値とのうちの低いほうをＵ相アームの温度に決定する。また、Ｖ相アームの温度およびＷ相アームの温度の決定方法についてもＵ相アームの温度の決定方法と同様である。
【０１４０】
放電抵抗制御部３２は、インバータ制御部３１からの放電指令に応じて温度値Ｔｕ，Ｔｖ，Ｔｗを比較する。放電抵抗制御部３２は、温度値Ｔｕ，Ｔｖ，Ｔｗの中の最低値に対応する１つのアームを特定する。そして放電抵抗制御部３２は、その特定したアームに対応する放電抵抗を用いてコンデンサＣ２を放電させる。
【０１４１】
図４５は、図４４の放電抵抗制御部３２が実行する処理を説明するフローチャートである。図４５および図４４を参照して、ステップＳ２１において、放電抵抗制御部３２は、放電指令の入力があるか否か（放電指令を受けたか否か）を判定する（ステップＳ２１）。放電指令の入力がない場合（ステップＳ２１においてＮＯ）、全体の処理はステップＳ２１に戻される。放電指令の入力がある場合（ステップＳ２１においてＹＥＳ）、放電抵抗制御部３２は、Ｕ相アーム、Ｖ相アーム、Ｗ相アームのそれぞれの温度値である温度値Ｔｕ，Ｔｖ，Ｔｗを受ける。そして、放電抵抗制御部３２は、温度値Ｔｕ，Ｔｖ，Ｔｗを比較する（ステップＳ２２）。
【０１４２】
放電抵抗制御部３２は、温度値Ｔｕ，Ｔｖ，Ｔｗに基づいて、Ｕ相アームの温度が最低温度であるか否かを判定する（ステップＳ２３）。Ｕ相アームの温度が最も低い場合（ステップＳ２３においてＹＥＳ）、放電抵抗制御部３２はＵ相アームの放電抵抗駆動回路８１，８２に放電信号Ｓｄｕを送信する（ステップＳ２４）。放電抵抗駆動回路８１，８２は放電信号Ｓｄｕに応じてトランジスタＴｒ１，Ｔｒ２をそれぞれオンさせる。この場合には、トランジスタＴｒ１，Ｔｒ２が放電抵抗を構成する。
【０１４３】
放電抵抗制御部３２は、Ｕ相アームの温度が最低温度でない場合（ステップＳ２３においてＮＯ）、Ｖ相アームの温度が最低温度か否かを判定する（ステップＳ２５）。Ｖ相アームの温度が最も低い場合（ステップＳ２５においてＹＥＳ）、放電抵抗制御部３２はＶ相アームの放電抵抗駆動回路８３，８４に放電信号Ｓｄｖを送信する（ステップＳ２６）。放電抵抗駆動回路８３，８４は放電信号Ｓｄｖに応じてトランジスタＴｒ３，Ｔｒ４をそれぞれオンさせる。この場合には、トランジスタＴｒ３，Ｔｒ４がコンデンサＣ２の放電抵抗を構成する。
【０１４４】
放電抵抗制御部３２は、Ｖ相アームの温度が最低温度でない場合（ステップＳ２５においてＮＯ）、Ｗ相アームの温度が最低温度であると判定する（ステップＳ２７）。ステップＳ２７において、放電抵抗制御部３２は、さらに、Ｗ相の放電抵抗駆動回路８５，８６に放電信号Ｓｄｗを送信する（ステップＳ２７）。放電抵抗駆動回路８５，８６は放電信号Ｓｄｗに応じてトランジスタＴｒ５，Ｔｒ６をそれぞれオンさせる。これにより、トランジスタＴｒ５，Ｔｒ６がコンデンサＣ２の放電抵抗を構成する。
【０１４５】
ステップＳ２４，Ｓ２６，Ｓ２７の各々において、放電抵抗によりコンデンサＣ２の放電が行なわれる。なおステップＳ２４，Ｓ２６，Ｓ２７のいずれかのステップの処理が終了した場合には、全体の処理はステップＳ２１に戻される。
【０１４６】
このように実施の形態３では、複数のアームのうち温度が最も低いアームに対応する放電抵抗を用いてコンデンサを放電させる。ＩＧＢＴ素子の温度あるいは放電抵抗の温度が高くなりすぎるとＩＧＢＴ素子あるいは放電抵抗に損傷が生じる可能性がある。しかし実施の形態３では、最低温度のアームに対応する放電抵抗によりコンデンサを放電させるので、このような問題が生じるのを防ぐことができる。
【０１４７】
なお、本実施の形態においては、パワー半導体素子の例としてＩＧＢＴの場合を説明したが、本発明はそれ以外にも、ＭＯＳＦＥＴ、バイポーラトランジスタ等に好適に用いることができる。
【０１４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４９】
【図１】実施の形態１のモータ駆動装置の概略ブロック図である。
【図２】図１のインバータ１４の構成を説明する図である。
【図３】本実施の形態の特徴点を説明するための図である。
【図４】図２のパワー半導体装置４１の平面図である。
【図５】図４のＶ−Ｖ線に沿った断面図である。
【図６】実施の形態１のパワー半導体装置の製造方法の第１工程を示す概略断面図である。
【図７】実施の形態１のパワー半導体装置の製造方法の第２工程を示す概略断面図である。
【図８】実施の形態１のパワー半導体装置の製造方法の第３工程を示す概略断面図である。
【図９】実施の形態１のパワー半導体装置の製造方法の第４工程を示す概略断面図である。
【図１０】実施の形態１のパワー半導体装置の製造方法の第５工程を示す概略断面図である。
【図１１】実施の形態１のパワー半導体装置の製造方法の第６工程を示す概略断面図である。
【図１２】実施の形態１のパワー半導体装置の製造方法の第７工程を示す概略断面図である。
【図１３】実施の形態１のパワー半導体装置の製造方法の第８工程を示す概略断面図である。
【図１４】実施の形態１のパワー半導体装置の製造方法の第９工程を示す概略断面図である。
【図１５】実施の形態１のパワー半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１６】実施の形態２のモータ駆動装置の概略ブロック図である。
【図１７】図１６のインバータ１４Ａの構成を詳細に説明する図である。
【図１８】図１７のパワー半導体装置４１Ａの平面図である。
【図１９】図１８の図１８のＸＩＸ−ＸＩＸ線に沿った断面図である。
【図２０】実施の形態２のパワー半導体装置４１Ａの製造方法の第１工程を示す概略断面図である。
【図２１】実施の形態２のパワー半導体装置４１Ａの製造方法の第２工程を示す概略断面図である。
【図２２】実施の形態２のパワー半導体装置４１Ａの製造方法の第３工程を示す概略断面図である。
【図２３】実施の形態２のパワー半導体装置４１Ａの製造方法の第４工程を示す概略断面図である。
【図２４】実施の形態２のパワー半導体装置４１Ａの製造方法の第５工程を示す概略断面図である。
【図２５】実施の形態２のパワー半導体装置４１Ａの製造方法の第６工程を示す概略断面図である。
【図２６】実施の形態２のパワー半導体装置４１Ａの製造方法の第７工程を示す概略断面図である。
【図２７】実施の形態２のパワー半導体装置４１Ａの製造方法の第８工程を示す概略断面図である。
【図２８】実施の形態２のパワー半導体装置４１Ａの製造方法の第９工程を示す概略断面図である。
【図２９】実施の形態２に係るパワー半導体装置の変形例を説明する図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿った断面図である。
【図３１】実施の形態２のパワー半導体装置４１Ｂの製造方法の第１工程を示す概略断面図である。
【図３２】実施の形態２のパワー半導体装置４１Ｂの製造方法の第２工程を示す概略断面図である。
【図３３】実施の形態２のパワー半導体装置４１Ｂの製造方法の第３工程を示す概略断面図である。
【図３４】実施の形態２のパワー半導体装置４１Ｂの製造方法の第４工程を示す概略断面図である。
【図３５】実施の形態２のパワー半導体装置４１Ｂの製造方法の第５工程を示す概略断面図である。
【図３６】実施の形態２のパワー半導体装置４１Ｂの製造方法の第６工程を示す概略断面図である。
【図３７】実施の形態２のパワー半導体装置４１Ｂの製造方法の第７工程を示す概略断面図である。
【図３８】実施の形態２のパワー半導体装置４１Ｂの製造方法の第８工程を示す概略断面図である。
【図３９】実施の形態２のパワー半導体装置４１Ｂの製造方法の第９工程を示す概略断面図である。
【図４０】実施の形態２のパワー半導体装置４１Ｂの製造方法の第１０工程を示す概略断面図である。
【図４１】トランジスタＴｒ１〜Ｔｒ６の制御を説明するための図である。
【図４２】放電抵抗制御部３２の処理を説明するフローチャートである。
【図４３】放電抵抗駆動回路８１〜８６の各々の処理を説明するフローチャートである。
【図４４】実施の形態３におけるトランジスタＴｒ１〜Ｔｒ６の制御を説明するための図である。
【図４５】図４４の放電抵抗制御部３２が実行する処理を説明するフローチャートである。
【符号の説明】
【０１５０】
１  電源ライン、２  アースライン、１０，１１，１３  電圧センサ、１２  昇圧コンバータ、１４，１４Ａ  インバータ、１５  Ｕ相アーム、１６  Ｖ相アーム、１７  Ｗ相アーム、２４  電流センサ、３０，３０Ａ  制御装置、３１  インバータ制御部、３２Ａ
回転角検出部、３２  放電抵抗制御部、４１〜４６，４１Ａ〜４６Ａ，４１Ｂ〜４６Ｂ
パワー半導体装置、５０  抵抗領域、５１  ｐ型領域、５２，５３Ａ  ｎ型領域、５３
ｎ型抵抗領域、５４  ｎ＋型コンタクト領域、５５，６０  溝、５６，６１  絶縁膜、５７  絶縁層、５７Ａ，６２  制御電極層、５８  ｐ−型領域、５９  ｎ型エミッタ領域、６５，６６  主電極、７１，７１Ａ，７２  マスク、８１〜８６  放電抵抗駆動回路、９０  ｐ型領域、９５ｕ  温度センサ、９５ｖ  温度センサ、９５ｗ  温度センサ、１００，１００Ａ  モータ駆動装置、Ｂ  直流電源、Ｃ１，Ｃ２  コンデンサ、Ｄ１〜Ｄ８，
Ｄ１３〜Ｄ１８  ダイオード、Ｌ１  リアクトル、Ｍ１  交流モータ、Ｑ１〜Ｑ８  ＩＧＢＴ素子、Ｒ１，Ｒ３〜Ｒ８  抵抗、Ｒ１０  可変抵抗、ＳＲ１，ＳＲ２  システムリレー、Ｔｒ１〜Ｔｒ６  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【手続補正書】
【提出日】平成20年6月18日(2008.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の第１および第２の主面にそれぞれ形成される第１および第２の主電極と、
前記半導体基板に形成され、かつ、前記第１および第２の主電極間に電気的に接続されるパワー半導体素子と、
前記半導体基板に形成され、かつ、前記第１および第２の主電極の間に、前記パワー半導体素子と並列に電気的に接続される抵抗素子とを備える、パワー半導体装置。
【請求項２】
前記パワー半導体装置は、第１の制御電極をさらに備え、
前記パワー半導体素子は、前記第１の制御電極に与えられる第１の制御電圧に応じて前記第１および第２の主電極間に流れる電流を制御する、請求項１に記載のパワー半導体装置。
【請求項３】
前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記抵抗素子は、固定抵抗である、請求項２に記載のパワー半導体装置。
【請求項４】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域とを含み、
前記半導体基板には、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝と、前記第１の溝よりも深く、かつ、前記第１の主面の所定の領域を囲む第２の溝とが形成され、
前記パワー半導体素子は、さらに、
前記第１の主面において前記第１の領域と重なり、かつ、前記第１の溝の側壁に接するように形成された、前記第１の導電型の第３の領域を含み、
前記抵抗素子は、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記第４の領域の下に埋め込まれるように形成され、かつ、前記低濃度領域よりも単位体積あたりの抵抗値が高くなるように形成された、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、絶縁膜を介在して前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項５】
前記パワー半導体装置は、
前記第２の溝を埋めるように形成された絶縁層をさらに備える、請求項４に記載のパワー半導体装置。
【請求項６】
前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記パワー半導体装置は、第２の制御電極をさらに備え、
前記抵抗素子は、デプレッション型ＭＯＳＦＥＴであり、
前記デプレッション型ＭＯＳＦＥＴは、前記第２の制御電極に印加される第２の制御電圧に応じて、自身の抵抗値を変化させる、請求項２に記載のパワー半導体装置。
【請求項７】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域と、
前記第１の主面において前記第１の領域と重なるように形成された、前記第１の導電型の第３の領域とをさらに含み、
前記半導体基板には、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する第１の溝と、前記第１の溝よりも深く、かつ、前記第１の主面の所定の領域を囲む第２の溝とが形成され、
前記パワー半導体装置は、
第２の制御電極をさらに備え、
前記抵抗素子は、前記第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴであり、かつ、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記低濃度領域において前記第２の溝により囲まれた部分である、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成され、
前記第２の制御電極は、前記第２の溝内において、第２の絶縁膜を介在して前記第４および第５の領域に対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項８】
前記半導体基板の導電型は、第１の導電型であり、
前記パワー半導体素子は、
前記半導体基板の前記第１の主面に形成された、第２の導電型の第１の領域と、
前記半導体基板の前記第２の主面に形成され、かつ、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域とともに挟む、前記第２の導電型の第２の領域と、
前記第１の主面において前記第１の領域と重なるように形成された、前記第１の導電型の第３の領域とをさらに含み、
前記半導体基板には、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する第１の溝と、
前記第１の主面の所定の領域を囲み、かつ、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する前記第２の導電型の分離領域と、
前記所定の領域において、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第２の溝とが形成され、
前記パワー半導体装置は、
第２の制御電極をさらに備え、
前記抵抗素子は、前記第２の制御電極に印加される第２の制御電圧に応じて自身の抵抗値を変化させるデプレッション型ＭＯＳＦＥＴであり、かつ、
前記所定の領域に形成された、前記第１の導電型の第４の領域と、
前記低濃度領域において前記分離領域により囲まれた部分である、前記第１の導電型の第５の領域とを含み、
前記第１の主電極は、前記第１、第３および第４の領域に電気的に接続され、
前記第２の主電極は、前記第２の領域に電気的に接続され、
前記第１の制御電極は、前記第１の溝内において、第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように形成され、
前記第２の制御電極は、前記第２の溝内において、第２の絶縁膜を介在して前記第４および第５の領域に対向するように形成される、請求項２に記載のパワー半導体装置。
【請求項９】
モータに交流電圧を供給することにより前記モータを駆動するモータ駆動装置であって、
請求項１から５のいずれか１項に記載のパワー半導体装置を複数個含み、直流電圧を前記交流電圧に変換するとともに、前記モータに前記交流電圧を供給するインバータ装置と、
前記インバータ装置に前記直流電力を供給する電源と、
前記インバータ装置と、前記電源との間に設けられた電力ラインと、
前記電力ラインに接続されるコンデンサとを備える、モータ駆動装置。
【請求項１０】
モータに交流電圧を供給することにより前記モータを駆動するモータ駆動装置であって、
請求項６から８のいずれか１項に記載のパワー半導体装置を複数個含み、直流電圧を前記交流電圧に変換するとともに、前記モータに前記交流電圧を供給するインバータ装置と、
前記インバータ装置に前記直流電圧を供給する電源と、
前記インバータ装置と、前記電源との間に設けられた電力ラインと、
前記電力ラインに接続されるコンデンサと、
前記第２の制御電極に前記第２の制御電圧を与えることにより前記デプレッション型ＭＯＳＦＥＴの導通状態および非導通状態を制御する制御装置とを備える、モータ駆動装置。
【請求項１１】
前記制御装置は、前記インバータ装置の正常時には、各前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを非導通状態に設定し、前記インバータ装置の異常時には、各前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを導通状態に設定する、請求項１０に記載のモータ駆動装置。
【請求項１２】
前記モータは、複数相のコイルを含み、
各前記パワー半導体装置は、前記複数相のコイルのそれぞれに対応して設けられる複数のアームのいずれかを構成し、
前記モータ駆動装置は、
前記複数のアームにそれぞれ対応して設けられ、かつ、対応するアームの温度を検知する複数の温度センサをさらに備え、
前記制御装置は、各前記複数の温度センサの検知結果に基づいて、前記複数のアームの中から温度が最も低い１つのアームを特定し、前記１つのアームを構成する前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを導通状態に設定するとともに、他のアームを構成する前記パワー半導体装置に含まれる前記デプレッション型ＭＯＳＦＥＴを非導通状態に設定する、請求項１０に記載のモータ駆動装置。
【請求項１３】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記低濃度領域における前記第４の領域の直下の部分に、電子線またはイオンを照射することにより結晶欠陥領域を形成する工程と、
前記第１の主面における前記第３の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第１の溝を
形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第４の領域および前記結晶欠陥領域を囲むように第２の溝を形成する工程と、
絶縁膜を介在して、前記第１の領域と前記第３の領域と前記低濃度領域とに対向するように、前記第１の溝の内部に制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。
【請求項１４】
前記第２の溝を埋めるように絶縁層を形成する工程をさらに備える、請求項８に記載のパワー半導体装置の製造方法。
【請求項１５】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する第１の溝を形成する工程と、
前記第１の主面に異方性のエッチングを選択的に行なうことにより、前記第４の領域を囲み、かつ、前記第１の主面から前記第１の領域を貫通して前記低濃度領域に達する第２の溝を形成する工程と、
第１の絶縁膜を介在して、前記第１および第３の領域と前記低濃度領域とに対向するように、前記第１の溝の内部に第１の制御電極層を形成する工程と、
第２の絶縁膜を介在して、前記第４の領域と前記低濃度領域とに対向するように、前記第２の溝の内部に第２の制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域に電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。
【請求項１６】
パワー半導体装置の製造方法であって、
第１の導電型の半導体基板の第１の主面に、第２の導電型の第１の領域を形成する工程と、
前記半導体基板の第２の主面に、前記半導体基板における前記第１の導電型の領域である低濃度領域を前記第１の領域との間で挟むように、前記第２の導電型の第２の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第３の領域を形成する工程と、
選択的にイオン注入することにより、前記第１の主面における前記第１の領域内に、前記第１の導電型の第４の領域を形成する工程と、
前記第１の主面における前記第３の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第３および第１の領域を貫通して前記低濃度領域に達する
第１の溝を形成する工程と、
前記第１の主面に選択的にイオン注入することにより、前記第４の領域を囲むように前記第２の導電型の分離領域を形成する工程と、
前記第１の主面における前記第４の領域に異方性のエッチングを選択的に行なうことにより、前記第１の主面から前記第４の領域を貫通して前記低濃度領域に達する第２の溝を形成する工程と、
第１の絶縁膜を介在して、前記第１の領域と、前記第３の領域と、前記低濃度領域とに対向するように、前記第１の溝の内部に第１の制御電極層を形成する工程と、
第２の絶縁膜を介在して、前記第４の領域と前記低濃度領域とに対向するように、前記第２の溝の内部に第２の制御電極層を形成する工程と、
前記第１、第３および第４の領域に電気的に接続するように第１の主電極を形成する工程と、
前記第２の領域を電気的に接続するように第２の主電極を形成する工程とを備える、パワー半導体装置の製造方法。