(57)【要約】【課題】メモリ領域とロジック領域とが混載された半導体装置において、ロジック領域における素子の加工精度を良好に保つとともに、メモリ領域の素子分離絶縁膜部分での接合リークを防ぐ。【解決手段】半導体装置１００は、ＤＲＡＭ部とＬｏｇｉｃ部とが混載され、ＤＲＡＭ部およびＬｏｇｉｃ部にわたって表面高さが略等しく形成された半導体基板１０２と、半導体基板１０２のＬｏｇｉｃ部に形成された第１のＳＴＩ膜１５４ａと、半導体基板１０２のＤＲＡＭ部に形成され、表面高さが半導体基板１０２の表面高さよりも高い第２のＳＴＩ膜１５４ｂとを含む。第１のＳＴＩ膜１５４ａの表面高さと半導体基板１０２の表面高さとの差は、第２のＳＴＩ膜１５４ｂの表面高さと半導体基板１０２の表面高さとの差よりも小さい。好ましくは、第１のＳＴＩ膜１５４ａの表面高さは、半導体基板１０２の表面高さと略等しい。【選択図】図１
2008016636.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成されたメモリ領域とロジック領域とが混載され、当該メモリ領域および当該ロジック領域にわたって表面高さが略等しく形成された半導体基板と、
前記半導体基板の前記ロジック領域に形成された第１の素子分離絶縁膜と、
前記半導体基板の前記メモリ領域に形成され、表面高さが前記半導体基板の表面高さよりも高い第２の素子分離絶縁膜と、
を含み、
前記第１の素子分離絶縁膜の表面高さと前記半導体基板の表面高さとの差は、前記第２の素子分離絶縁膜の表面高さと前記半導体基板の表面高さとの差よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の素子分離絶縁膜は、表面高さが前記半導体基板の表面高さと略等しい半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記メモリ領域において、前記半導体基板表面部の前記第２の素子分離絶縁膜と隣接する領域に形成された不純物拡散領域と、
前記メモリ領域において、前記半導体基板上に設けられ、前記不純物拡散領域に電気的に接続されたコンタクトと、
前記メモリ領域において、前記半導体基板上に設けられ、前記コンタクトに接続して設けられたキャパシタと、
をさらに含む半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記メモリ領域において、前記不純物拡散領域上に形成されたシリサイド層をさらに含み、
前記コンタクトは、前記シリサイド層に接続して設けられ、当該シリサイド層を介して前記不純物拡散領域に接続された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記メモリ領域において、トランジスタが形成された半導体装置。
【請求項６】
メモリ領域とロジック領域とが混載された半導体基板上の全面に、第１のマスク層を形成する工程と、
前記メモリ領域および前記ロジック領域において、前記半導体基板に素子分離領域を形成するために、前記第１のマスク層および前記半導体基板に凹部を形成する工程と、
前記半導体基板上の全面に、絶縁膜を形成して前記凹部内を前記絶縁膜で埋め込む工程と、
前記第１のマスク層上の前記凹部外に露出した前記絶縁膜を除去して、前記ロジック領域および前記メモリ領域にそれぞれ第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記メモリ領域上に選択的に第２のマスク層を形成する工程と、
当該第２のマスク層をマスクとして前記第１の素子分離絶縁膜の上部を部分的に除去する工程と、
前記第２のマスク層を除去する工程と、
前記第１のマスク層を除去する工程と、
を含み、
前記第１の素子分離絶縁膜の表面高さを前記半導体基板の表面高さと略等しくするとともに、前記第２の素子分離絶縁膜の表面高さが前記半導体基板の表面高さよりも高くなるようにする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
半導体基板に、メモリ領域とロジック領域とが混載された半導体装置において、とくにメモリ領域でＳＴＩ膜部分で接合リークが問題となる。図７は、ＳＴＩ膜部分で接合リークが生じるメカニズムを示す図である。半導体装置１０は、半導体基板２と、半導体基板２表面部に形成された不純物拡散領域６およびＳＴＩ膜５４とを有する。ここで、不純物拡散領域６表面には、シリサイド膜１１が形成されている。このような構成の半導体装置１０において、ＳＴＩ膜５４の上面高さが不純物拡散領域６（半導体基板２）の上面高さよりも低くなっていると、不純物拡散領域６とＳＴＩ膜５４との間の領域で、不純物拡散領域６の角部が露出してしまう。このような状態で不純物拡散領域６表面をシリサイド化すると、ＳＴＩ膜５４との接面において、シリサイド膜１１が下方に入り込んでしまう。そのため、この部分で、シリサイド膜１１と半導体基板２との間の距離が短くなり、図中矢印で示したように、シリサイド膜１１から半導体基板２への電流リークが生じやすくなる。シリサイド膜１１上にコンタクトが形成されると、コンタクトから半導体基板２への電流リークが生じる。
【０００３】
図８は、シリサイド膜１１が形成されていない構成においてもＳＴＩ膜部分で接合リークが生じるメカニズムを示す図である。この場合も、不純物拡散領域６（半導体基板２）の角部が露出してしまうと、不純物拡散領域６上にコンタクト１４を形成した際に、コンタクト１４がＳＴＩ膜５４と不純物拡散領域６との間に入り込んでしまう。そのため、この部分で、コンタクト１４と半導体基板２との距離が短くなり、図中矢印で示したように、コンタクト１４から半導体基板２への電流リークが生じやすくなる。
【０００４】
とくに、ＤＲＡＭのキャパシタに接続されるコンタクトがＳＴＩ膜近傍に形成された場合、図７および図８を示して説明したような電流リークが生じると、キャパシタに保持された電荷がリークしてしまい、ＤＲＡＭの保持特性が劣化してしまう。
【０００５】
特許文献１（特開２００１−８５６８３号公報）には、このような接合リークの発生を防止する技術が記載されている。当該文献には、後の工程でＳＴＩ膜の部分のエッチングを防ぎ、ＳＴＩ膜の沈下をなくすために、ＳＴＩ膜上にＳｉＮ膜等の保護膜を形成する構成が記載されている。
【０００６】
特許文献２（特開平１１−３９８２号公報）には、メモリセル内蔵のフラッシュ混載ロジックＬＳＩにおいて、半導体基板にはメモリセル領域および周辺回路領域が設けられ、周辺回路領域に形成された第２の活性領域における半導体基板の上面の高さ位置が、周辺回路領域に形成された第１の活性領域における半導体基板の上面の高さ位置よりも上方で、かつ浮遊ゲート電極の上面の高さ位置とほぼ同じである構成が記載されている。これにより、浮遊ゲート電極の上面と周辺回路領域の第２の活性領域における半導体基板の上面とが平坦化され、半導体装置全体の平坦性を良好に維持することができる、とされている。
【特許文献１】特開２００１−８５６８３号公報
【特許文献２】特開平１１−３９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載の技術では、ＳｉＮ膜等の保護膜を形成する工程、および当該保護膜をＳＴＩ膜上に選択的に残すための工程が必要になり、手順が複雑になるという問題があった。さらに、本発明者等の知見により、ロジック部においては、メモリ部に比べて上記のような接合リークは問題とならない一方、ロジック部に形成されるトランジスタのゲート電極等の素子は微細なため、加工精度を高めるために素子形成領域の平坦性が要求されることが明らかになった。
【０００８】
また、特許文献２に記載の技術では、メモリ領域とロジック領域とで半導体基板の表面高さが異なっている。そのため、メモリ領域とロジック領域にたとえばトランジスタのゲート等、同一素子を同一ステップで形成しようとすると、表面高さの違いにより、精度よく形成できないという問題がある。
【課題を解決するための手段】
【０００９】
本発明によれば、
トランジスタが形成されたメモリ領域とロジック領域とが混載され、当該メモリ領域および当該ロジック領域にわたって表面高さが略等しく形成された半導体基板と、
前記半導体基板の前記ロジック領域に形成された第１の素子分離絶縁膜と、
前記半導体基板の前記メモリ領域に形成され、表面高さが前記半導体基板の表面高さよりも高い第２の素子分離絶縁膜と、
を含み、
前記第１の素子分離絶縁膜の表面高さと前記半導体基板の表面高さとの差は、前記第２の素子分離絶縁膜の表面高さと前記半導体基板の表面高さとの差よりも小さい半導体装置が提供される。第１の素子分離絶縁膜および第２の素子分離絶縁膜は、ＳＴＩ膜（Shallow Trench Isolation）により構成することができる。
【００１０】
ここで、第２の素子分離絶縁膜の表面高さは、素子分離絶縁膜が形成された領域全体にわたって半導体基板の表面高さより高くなくてよく、一部において半導体基板の表面高さと略等しい箇所があってもよい。たとえば、第２の素子分離絶縁膜が半導体基板と隣接する部分においては、表面高さが半導体基板の表面高さと略等しくなっていてもよい。本発明の半導体装置において、第２の素子分離絶縁膜を形成した時点では、第２の素子分離絶縁膜の表面高さは、素子分離絶縁膜が形成された領域全体にわたって半導体基板の表面高さより高く形成することができる。第２の素子分離絶縁膜形成後の工程において、第２の素子分離絶縁膜がエッチング等により部分的に除去される可能性がある。しかし、その場合であっても、本発明の半導体装置において、第２の素子分離絶縁膜が半導体基板と隣接する部分における第２の素子分離絶縁膜の表面高さが半導体基板の表面高さと略等しいかそれ以上の高さとなるように形成される。なお、第１の素子分離絶縁膜の表面高さは、第２の素子分離絶縁膜の表面高さよりも低く形成される。
【００１１】
このような構成において、メモリ領域においては、第２の素子分離絶縁膜の表面高さが半導体基板の表面高さよりも高いので、第２の素子分離絶縁膜が半導体基板と隣接する箇所において、第２の素子分離絶縁膜の上部がエッチング等により部分的に除去されても、半導体基板の角部が露出するのを防ぐことができる。これにより、図７および図８を参照して説明したような接合リークが生じるのを防ぐことができる。
【００１２】
一方、ロジック領域においては、メモリ領域に比べて、半導体基板の表面高さと第１の素子分離絶縁膜の表面高さの差を小さくすることができる。ここで、第１の素子分離絶縁膜の最も高い箇所の高さと半導体基板の表面高さとの差が、第２の素子分離絶縁膜の最も高い箇所の高さとと半導体基板の表面高さとの差よりも小さい構成とすることができる。第１の素子分離絶縁膜の表面高さは、半導体基板の表面高さと略等しくすることができる。これにより、素子形成領域の平坦性が保たれ、微細な素子を形成する場合でも、素子の加工精度を良好に保つことができる。
【００１３】
本発明の半導体装置において、メモリ領域にＤＲＡＭ（Dynamic Random Access Memory）が形成された構成とすることができる。本発明の半導体装置は、メモリ領域において、半導体基板表面部の第２の素子分離絶縁膜と隣接する領域に形成された不純物拡散領域と、半導体基板上に設けられ、不純物拡散領域に電気的に接続されたコンタクトと、半導体基板上に設けられ、コンタクトに接続して設けられたキャパシタと、を含むことができる。このような構成において、接合リークが生じると、キャパシタに保持された電荷が漏れてしまい、保持特性が低下してしまう。本発明の半導体装置によれば、このような接合リークを防ぐことができ、保持特性を良好に保つことができる。
【００１４】
また、本発明によれば、
メモリ領域とロジック領域とが混載された半導体基板上の全面に、第１のマスク層を形成する工程と、
前記メモリ領域および前記ロジック領域において、前記半導体基板に素子分離領域を形成するために、前記第１のマスク層および前記半導体基板に凹部を形成する工程と、
前記半導体基板上の全面に、絶縁膜を形成して前記凹部内を前記絶縁膜で埋め込む工程と、
前記第１のマスク層上の前記凹部外に露出した前記絶縁膜を除去して、前記ロジック領域および前記メモリ領域にそれぞれ第１の素子分離絶縁膜および第２の素子分離絶縁膜を形成する工程と、
前記メモリ領域上に選択的に第２のマスク層を形成する工程と、
当該第２のマスク層をマスクとして前記第１の素子分離絶縁膜の上部を部分的に除去する工程と、
前記第２のマスク層を除去する工程と、
前記第１のマスク層を除去する工程と、
を含み、
前記第１の素子分離絶縁膜の表面高さを前記半導体基板の表面高さと略等しくするとともに、前記第２の素子分離絶縁膜の表面高さが前記半導体基板の表面高さよりも高くなるようにする半導体装置の製造方法が提供される。
【００１５】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、メモリ領域とロジック領域とが混載された半導体装置において、ロジック領域における素子の加工精度を良好に保つとともに、メモリ領域の素子分離絶縁膜部分での接合リークを防ぐことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、メモリ領域であるＤＲＡＭ部とロジック領域であるＬｏｇｉｃ部とが混載され、ＤＲＡＭ部およびＬｏｇｉｃ部にわたって表面高さが略等しく形成された半導体基板１０２を含む。半導体基板１０２は、たとえばシリコン基板である。
【００１９】
半導体装置１００のＤＲＡＭ部には、第２のＳＴＩ膜１５４ｂ（第２の素子分離絶縁膜）、ゲート１１０、および不純物拡散層１０６が形成される。不純物拡散層１０６と第２のＳＴＩ膜１５４ｂとは接して設けられている。半導体装置１００のＬｏｇｉｃ部には、第１のＳＴＩ膜１５４ａ（第１の素子分離絶縁膜）、ゲート１１０、および不純物拡散層１０６が形成される。不純物拡散層１０６と第１のＳＴＩ膜１５４ａとは接して設けられている。Ｌｏｇｉｃ部およびＤＲＡＭ部において、不純物拡散層１０６の表面にはシリサイド膜１１１が形成される。Ｌｏｇｉｃ部およびＤＲＡＭ部において、また、ゲート１１０と不純物拡散層１０６とによりトランジスタが構成される。
【００２０】
本実施の形態において、ＤＲＡＭ部に形成された第２のＳＴＩ膜１５４ｂは、表面高さが半導体基板１０２の表面高さよりも高く形成される。一方、Ｌｏｇｉｃ部に形成された第１のＳＴＩ膜１５４ａは、表面高さが半導体基板１０２の表面高さと略等しく形成される。
【００２１】
図２は、ＤＲＡＭ部において、キャパシタ１２６が形成された半導体装置の構成を示す断面図である。
半導体装置１００は、第２のＳＴＩ膜１５４ｂに隣接して設けられた不純物拡散層１０６に電気的に接続されたコンタクト１１４と、コンタクト１１４に接続して設けられたキャパシタ１２６とを含む。コンタクト１１４は、シリサイド膜１１１を介して不純物拡散層１０６に電気的に接続される。半導体装置１００は、半導体基板１０２上に形成された層間絶縁膜１０８と、層間絶縁膜１０８上に形成されたエッチング阻止膜１１６と、エッチング阻止膜１１６上に形成された層間絶縁膜１１８と、層間絶縁膜１１８上に形成された層間絶縁膜１３０と、層間絶縁膜１３０上に形成された配線層１３６とを含む。コンタクト１１４は、層間絶縁膜１０８中に設けられ、バリアメタル膜１１２および金属膜１１３により構成される。キャパシタ１２６は、層間絶縁膜１１８中に設けられ、下層電極１２０、容量膜１２２、および上層電極１２４により構成される。
【００２２】
また、半導体装置１００は、２つのゲート１１０間に設けられた不純物拡散層１０６に電気的に接続されたコンタクト１３４をさらに含む。コンタクト１３４は、バリアメタル膜１３２および金属膜１３３を含む。コンタクト１３４は、配線層１３６に接続される。
【００２３】
本実施の形態において、ＤＲＡＭ部で第２のＳＴＩ膜１５４ｂの表面高さが半導体基板１０２の表面高さよりも高いため、第２のＳＴＩ膜１５４ｂを形成した後に、第２のＳＴＩ膜１５４ｂ表面がエッチング等により削られても、第２のＳＴＩ膜１５４ｂと接している部分で不純物拡散層１０６の角部が露出しないようにすることができる。これにより、図７および図８を参照して説明したような接合リークが生じるのを防ぐことができる。ここで、第２のＳＴＩ膜１５４ｂの表面高さは、第２のＳＴＩ膜１５４ｂ形成後から不純物拡散層１０６上にコンタクト１１４が形成されるまでの工程において、第２のＳＴＩ膜１５４ｂがエッチング等により削られても、第２のＳＴＩ膜１５４ｂと接している部分で不純物拡散層１０６の角部が露出しない程度に半導体基板１０２よりも高く形成される。たとえば、第２のＳＴＩ膜１５４ｂ形成時における第２のＳＴＩ膜１５４ｂの表面高さは、半導体基板１０２の表面高さよりも、たとえば１０ｎｍ〜２０ｎｍ程度高くすることができる。
【００２４】
また、本実施の形態において、Ｌｏｇｉｃ部の半導体基板表面が平坦に形成されるので、Ｌｏｇｉｃ部における素子の加工精度を良好に保つことができる。
【００２５】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３から図５は、半導体装置１００の製造手順を示す工程断面図である。
【００２６】
まず、半導体基板１０２上全面に熱酸化膜１５０およびシリコン窒化膜１５２（第１のマスク層）を形成する（図３（ａ））。シリコン窒化膜１５２の膜厚は、たとえば１００ｎｍとすることができる。
【００２７】
つづいて、半導体基板１０２に素子分離領域を形成するために、エッチングによりシリコン窒化膜１５２および半導体基板１０２に凹部を形成する（図３（ｂ））。次いで、半導体基板１０２の全面に、ＣＶＤ（Chemical Vapor Deposition）法によりＳＴＩ膜１５４を形成する（図３（ｃ））。ＳＴＩ膜１５４は、たとえばシリコン酸化膜とすることができる。また、ＳＴＩ膜１５４を形成する前に、半導体基板１０２の全面にＣＶＤ法によりシリコン窒化膜を形成して、上記凹部の底部および側壁にライナー膜を形成してもよい。
【００２８】
この後、ＣＭＰ（Chemical Mechanical Polish）により、シリコン窒化膜１５２上の凹部外に露出したＳＴＩ膜１５４を除去する（図３（ｄ））。これにより、ＤＲＡＭ部およびＬｏｇｉｃ部にそれぞれ第２のＳＴＩ膜（素子分離絶縁膜）１５４ｂおよび第１のＳＴＩ膜１５４ａが形成される。
【００２９】
つづいて、ＤＲＡＭ部上に選択的にレジスト膜１５６（第２のマスク層）を形成する（図４（ａ））。レジスト膜１５６は、半導体基板１０２全面に形成した後、Ｌｏｇｉｃ部に形成されたレジスト膜１５６を除去することにより、ＤＲＡＭ部上に選択的に形成される。図６は、半導体装置１００の構成を示す上面図である。ここで、ＤＲＡＭ部の周囲にＬｏｇｉｃ部が形成されている。図４（ａ）に示した工程において、ＤＲＡＭ部に選択的にレジスト膜１５６が残るようにレジスト膜１５６が除去される。
【００３０】
図４に戻り、次いで、レジスト膜１５６をマスクとしたウェットエッチングにより、Ｌｏｇｉｃ部の第１のＳＴＩ膜１５４ａの上部を部分的に除去する。このとき、エッチャントとしては、たとえばフッ酸やバッファドフッ酸等を用いることができる。これにより、Ｌｏｇｉｃ部の第１のＳＴＩ膜１５４ａの表面高さが、ＤＲＡＭ部の第２のＳＴＩ膜１５４ｂの表面高さよりも低くなる（図４（ｂ））。
【００３１】
この後、レジスト膜１５６を除去する。つづいて、半導体基板１０２全面をウェットエッチングして、第１のＳＴＩ膜１５４ａおよび第２のＳＴＩ膜１５４ｂの上部を部分的に除去する。
【００３２】
次いで、シリコン窒化膜１５２および熱酸化膜１５０をエッチングにより除去する（図４（ｃ））。
【００３３】
この後、半導体基板１０２表面に熱処理によりシリコン酸化膜を形成する。次いで、そのシリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。つづいて、既知のリソグラフィ技術により、ポリシリコン膜およびシリコン酸化膜を順次ゲート電極の形状にパターニングする。これにより、シリコン酸化膜により構成されたゲート絶縁膜およびポリシリコン膜により構成されたゲート電極とから構成されたゲート１１０が形成される。なお、ゲート絶縁膜の材料としては、高誘電率膜や、シリコン酸化膜と高誘電率膜との積層膜を用いることもできる。また、ゲート電極は、メタルゲートとすることもできる。
【００３４】
次いで、ゲート１１０をマスクとして、半導体基板１０２にイオン注入を行い、不純物拡散層１０６を形成する（図５）。不純物拡散層１０６は、ＭＯＳトランジスタのソースまたはドレインとなる。なお、ゲート１１０形成後に、既知のゲート形成手順により、適宜サイドウォール等を形成してもよい。また、不純物拡散層１０６は、ゲート１１０とともにサイドウォールをマスクとして形成することもでき、不純物拡散層１０６を形成した後にサイドウォールを形成して、ＬＤＤ（lightly doped drain）構造のＭＯＳトランジスタを形成することもできる。
【００３５】
この後、半導体基板１０２全面に金属膜を形成する。本実施の形態において、金属膜は、ニッケルやコバルトにより構成される。金属膜は、スパッタリングにより形成することができる。つづいて、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させ、シリサイド膜１１１を形成する。ゲート１１０のゲート電極をポリシリコンに構成している場合、ゲート電極上にもシリサイド層を形成することができる。次いで、未反応の金属膜を除去する。シリサイド膜１１１は、たとえばＮｉＳｉやＣｏＳｉとすることができる。以上説明したＭＯＳトランジスタの製造工程は一例を示したものであり、ＭＯＳトランジスタは、他の種々の構成および工程で製造することができる。
【００３６】
以上の処理により、第１のＳＴＩ膜１５４ａの表面高さを半導体基板１０２の表面高さと略等しくするとともに、第２のＳＴＩ膜１５４ｂの表面高さが半導体基板１０２の表面高さよりも高くなるようにすることができる。これにより、図１に示した半導体装置１００が形成される。
【００３７】
つづいて、半導体基板１０２上全面に層間絶縁膜１０８を形成する。つづいて、層間絶縁膜１０８に、不純物拡散層１０６に達するコンタクトホールを形成し、コンタクトホール内をバリアメタル膜１１２および金属膜１１３で埋め込む。ここで、バリアメタル膜１１２は、たとえばＴｉＮ膜等により構成することができ、金属膜１１３は、たとえばＷ膜等により構成することができる。次いで、層間絶縁膜１０８上のコンタクトホール外部に露出した金属膜１１３およびバリアメタル膜１１２をＣＭＰにより除去し、コンタクト１１４を形成する。この後、半導体基板１０２上全面にエッチング阻止膜１１６および層間絶縁膜１１８を形成する。
【００３８】
つづいて、ＤＲＡＭ部において、層間絶縁膜１１８およびエッチング阻止膜１１６にキャパシタ１２６を形成するための凹部を形成する。次いで、凹部を下層電極１２０、容量膜１２２および上層電極１２４で埋め込む。これにより、キャパシタ１２６が形成される。この後、半導体基板１０２上全面に層間絶縁膜１３０を形成する。つづいて、層間絶縁膜１３０、層間絶縁膜１１８、およびエッチング阻止膜１１６に、コンタクト１１４まで達するコンタクトホールを形成し、当該コンタクトホール内をバリアメタル膜１３２および金属膜１３３で埋め込む。次いで、コンタクトホール外部に露出した金属膜１３３およびバリアメタル膜１３２をＣＭＰにより除去し、コンタクト１３４を形成する。その後、層間絶縁膜１３０上に配線層１３６を形成する。これにより、図２に示した構成の半導体装置１００が形成される。以上説明したキャパシタの製造工程は一例を示したものであり、キャパシタは、他の種々の構成および工程で製造することができる。
【００３９】
本実施の形態における半導体装置１００によれば、Ｌｏｇｉｃ部における素子の加工精度を良好に保つとともに、メモリ領域であるＤＲＡＭ部の第２のＳＴＩ膜１５４ｂ部分での接合リークを防ぐことができる。
【００４０】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置のＤＲＡＭ部の構成を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の構成を示す上面図である。
【図７】ＤＲＡＭ部のＳＴＩ膜部分で生じる電流リークのメカニズムを示す図である。
【図８】ＤＲＡＭ部のＳＴＩ膜部分で生じる電流リークのメカニズムを示す図である。
【符号の説明】
【００４２】
１００ 半導体装置
１０２ 半導体基板
１０６ 不純物拡散層
１０８ 層間絶縁膜
１１０ ゲート
１１１ シリサイド膜
１１２ バリアメタル膜
１１３ 金属膜
１１４ コンタクト
１１６ エッチング阻止膜
１１８ 層間絶縁膜
１２０ 下層電極
１２２ 容量膜
１２４ 上層電極
１２６ キャパシタ
１３０ 層間絶縁膜
１３２ バリアメタル膜
１３３ 金属膜
１３４ コンタクト
１３６ 配線層
１５０ 熱酸化膜
１５２ シリコン窒化膜
１５４  ＳＴＩ膜
１５４ａ  第１のＳＴＩ膜
１５４ｂ  第２のＳＴＩ膜
１５６ レジスト膜
【図１】
2008016636.tif 000003
【図２】
2008016636.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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