(57)【要約】【課題】ｎ次のノイズシェーピング効果を得るために積分機能を多重化し１つの積分器で動作させた場合における積分器の消費電流増加を抑制とする。【解決手段】ＤＡ変換器４の出力信号を第１スイッチ回路５により複数の出力経路に順次出力する。その出力信号を第１フィードバック回路６の複数の電荷保持回路により各々サンプリング保持して、第２スイッチ回路７により順次、減算器の一方の入力端子に出力する。一方、第１積分器２の出力信号を第３スイッチ回路８により複数の出力経路に順次出力する。その出力信号を第２フィードバック回路９の複数の電荷保持回路により各々サンプリング保持して、入力信号をサンプリング保持する入力部１１の保持信号とともに、第４スイッチ回路１０により順次、減算器の他方の入力端子に入力する。複数のサンプリング時間の異なる信号を、減算器および第１積分器で累積積分する。【選択図】図１
2008072362.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の差を出力する減算器と、
前記減算器の出力を積分する第１積分器と、
前記第１積分器の出力信号を量子化する量子化器と、
前記量子化器の出力信号に比例したアナログ信号を出力するディジタル・アナログ変換器と、
前記ディジタル・アナログ変換器の出力信号を、所定のサンプリング時間ごとに切り替えて異なる出力経路に順次出力する第１スイッチ回路と、
前記第１スイッチ回路からの異なる出力経路に各々接続された複数の電荷保持回路を有し、前記各電荷保持回路は、前記ディジタル・アナログ変換器の出力信号の大きさに比例した信号のフィードバック量を各々異ならせて、所定のサンプリング時間内で保持する第１フィードバック回路と、
前記第１フィードバック回路で保持された信号を、サンプリング時間ごとに切り替えて、前記減算器の一方の入力端子に出力する第２スイッチ回路と、
所定のサンプリング時間間隔ごとに、アナログ入力信号に比例した信号を、一定のサンプリング時間内で保持する入力部と、
前記第１積分器の出力信号を、所定のサンプリング時間ごとに切り替えて異なる出力経路に順次出力する第３スイッチ回路と、
前記第３スイッチ回路からの異なる出力経路に各々接続された複数の電荷保持回路を有し、前記各電荷保持回路は、前記第３スイッチ回路から入力される前記第１積分器の出力信号の大きさに比例した信号のフィードバック量を各々異ならせて、所定のサンプリング時間内で保持する第２フィードバック回路と、
前記入力部で保持された信号および前記第２フィードバック回路で保持された信号を、サンプリング時間毎に切り替えて、前記減算器の他方の入力端子に入力する第４スイッチ回路とを備え、
前記第１および第２フィードバック回路に保持された複数のサンプリング時間の異なる信号を、前記減算器および前記第１積分器で累積積分することを特徴とするデルタシグマＡＤ変換器。
【請求項２】
前記入力部と前記第４スイッチ回路の間に挿入され、前記入力部で保持された信号を積分して前記第４スイッチ回路の入力端子に入力する第２積分器を備えた請求項１記載のデルタシグマＡＤ変換器。
【請求項３】
前記第１および第２フィードバック回路で所定のサンプリング時間と異なるクロックデューティ比で構成されたサンプリング時間で前記入力部および前記第２積分器が制御される請求項２記載のデルタシグマＡＤ変換器。
【請求項４】
前記第１および第２フィードバック回路がスイッチトキャパシタにより構成された請求項１〜３のいずれか１項記載のデルタシグマＡＤ変換器。
【請求項５】
前記第１積分器が、２つの積分器と１つのフィードバック回路で構成された請求項１または２記載のデルタシグマＡＤ変換器。
【請求項６】
前記第１〜第４スイッチ回路の動作を制御するように接続されたフィルタ次数切り替え制御部を備え、前記フィルタ次数切り替え制御部からの制御信号により、使用する前記電荷保持回路の経路と、動作させるタイミングを選択し切り替えることで、前記第１積分器のフィルタ次数を含めた特性を変更可能である請求項１〜３のいずれか１項記載のデルタシグマＡＤ変換器。
【請求項７】
前記第１〜第４スイッチ回路による前記サンプリング時間を制御するクロックが、クロックデューティ比の異なる複数のクロックで構成された請求項１または２記載のデルタシグマＡＤ変換器。
【請求項８】
前記クロックデューティ比の異なるクロックは、基本となる一つのクロックから分周して生成される請求項７記載のデルタシグマＡＤ変換器。
【請求項９】
前記サンプリング時間と同期して前記第１積分器に供給する電流が切り替えられる請求項７記載のデルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高速クロック動作、高ＳＮＲ（Signal to Noise Ratio）を必要とする無線受信機に用いられるデルタシグマＡＤ変換器に関するものである。
【背景技術】
【０００２】
アナログ信号をディジタル信号に変換することにより、信号の伝送と処理を、容易、かつ効率的にすることができる。したがって、携帯電話等で使用される無線受信機では、アナログ・ディジタル（ＡＤ）変換器は重要な機能である。近年の通信方式のブロードバンド化に伴うデータの高速化に伴い、ＡＤ変換器においても、低消費電力かつ高速クロック動作および高ＳＮＲを同時に実現する必要性があり、もともと測定器等で使用されていた高ＳＮＲを実現しやすいデルタシグマＡＤ変換器の動作クロックの高速化が行われるようになってきた。
【０００３】
図１３は、従来のｎ次デルタシグマＡＤ変換器の一例を示すブロック図である（特許文献１参照）。このｎ次デルタシグマＡＤ変換器は、積分器３０［０］〜３０［ｎ］と、減算器３１［０］〜３１［ｎ］と、入力回路３２［０］〜３２［ｎ］と、フィードバック回路３３［０］〜３３［ｎ］と、量子化器３４と、ディジタル・アナログ変換器３５とから構成されている。量子化器３４のディジタル出力が、ディジタル・アナログ変換器回路３５でアナログ量に変換され、フィードバック回路３３［０］〜３３［ｎ］を介して減算器３１［０］〜３１［ｎ］に供給される閉ループ構成となっている。減算器３１［０］〜３１［ｎ］により、各入力回路３２［０］〜３２［ｎ］の出力信号と、フィードバック回路３３［０］〜３３［ｎ］の出力信号の差が得られ、その出力信号が積分器３０［０］〜３０［ｎ］にそれぞれ入力される。
【０００４】
このような構成をとることにより、積分器３０［０］〜３０［ｎ］は、低域周波数成分のみを通過させ、高域周波数成分を遮断するローパスフィルタ特性を有するため、周波数特性に依存しない白色雑音である量子化器３４で発生する量子化雑音が、アナログ積分器３０［０］〜３０［ｎ］の作用により、低域周波数の雑音電力が高域周波数側に移り、信号周波数帯域内の雑音電力が低減する。この効果は一般的にノイズシェーピング効果として知られている。
【０００５】
ここで、低域周波数における雑音電力の減衰量は、１次の積分器では１次のノイズシェーピング（２０ｄＢ／ｄｅｃ）であり、ｎ次の積分器ではｎ次のノイズシェーピング（ｎ×２０ｄＢ／ｄｅｃ）となるため、高ＳＮＲを実現するには、積分器の数をより多くしフィルタ次数を多くすることが有利になる。
【０００６】
しかしながら、積分器の数を多くすることは消費電力の増大につながり、携帯型の無線機では、実使用上問題が生じることとなる。
【０００７】
このような問題を解決すべく、積分器を多重化し、一つの積分器でｎ個の積分器と同等のフィルタ特性となる方法が提案されている（例えば、非特許文献１参照）。
【０００８】
図１４は、２次の積分器を多重化した場合のデルタシグマＡＤ変換器の概略を示すブロック図である。図１４の構成では、入力回路３２からの信号を減算器３１に入力するとともに、積分器３０からの１サンプリング前（一遅延）とサンプリング時点の２つの出力を、フィードバック回路３６により積分器３０入力の減算器３１にフィードバックし、さらに、ディジタル・アナログ変換器３５からの１サンプリング前（一遅延）とサンプリング時点の出力を、フィーバック手段３７により積分器３０入力の減算器３１にフィードバックする。それにより、積分器３０を多重化することなく、２つの積分器で構成した場合と同等のローパスフィルタ特性を持たせている。他の構成は図１３の従来例と同様である。
【０００９】
また、フィードバック回路３６を、ｎサンプリング前（ｎ遅延）からサンプリング時点のｎ個の積分器出力を持つ構成とし、フィードバック回路３７を、ｎサンプリング前（ｎ遅延）からサンプリング時点のｎ個のディジタル・アナログ変換器出力を持つ構成とし、同様に積分器入力の減算器３１にフィードバックすることで、ｎ個の積分器で構成した場合と同等のローパスフィルタ特性を持たせ、積分器の消費電力を改善し、かつｎ次のノイズシェーピング効果により高ＳＮＲとすることが可能となる。
【特許文献１】特開２００５−７２６３２号公報（図１）
【非特許文献１】ISSCC2005／SESSION9／9.3, “A 66dB DR 1.2V 1.2mW Single-Amplifier Double-Sampling 2nd-order ΔΣADC for WCDMA in 90nm CMOS"
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１４で示した従来の多重化回路方式では、ｎ次のノイズシェーピング効果を得るためには、フィードバック回路３６を構成するｎ個のフィードバック回路が積分器３０の入出力端子に並列に接続され、かつフィードバック回路３７を構成するｎ個のフィードバック回路が積分器３０の入力に並列に接続された構成とし、さらに各サンプリング時間ごとに全てのフィードバック回路３６および３７の回路を動作させる必要があるため、積分器３０の入出力に接続される負荷が、図１３で示した積分器を多重化しない場合と比較して増大する結果となる。
【００１１】
一般に積分器では、負荷の増大に比例して積分器の消費電流を増加させないと、特にセトリング時間および安定性を含めた特性が劣化してしまう。そのため、図１４に示したような回路構成で、ｎ個の積分器を多重化して１個の積分器で動作させた場合、１個の積分器自体の消費電流が増加してしまい、積分器の多重化による消費電流の削減効果が低減するという課題があった。
【００１２】
したがって、本発明の目的は、ｎ次のノイズシェーピング効果を得るために積分機能を多重化し１つの積分器で動作させた場合においても、積分器の消費電流増加を抑制することができるデルタシグマＡＤ変換器を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明のデルタシグマＡＤ変換器は、２つの入力信号の差を出力する減算器と、前記減算器の出力を積分する第１積分器と、前記第１積分器の出力信号を量子化する量子化器と、前記量子化器の出力信号に比例したアナログ信号を出力するディジタル・アナログ変換器と、前記ディジタル・アナログ変換器の出力信号を、所定のサンプリング時間ごとに切り替えて異なる出力経路に順次出力する第１スイッチ回路と、前記第１スイッチ回路からの異なる出力経路に各々接続された複数の電荷保持回路を有し、前記各電荷保持回路は、前記ディジタル・アナログ変換器の出力信号の大きさに比例した信号のフィードバック量を各々異ならせて、所定のサンプリング時間内で保持する第１フィードバック回路と、前記第１フィードバック回路で保持された信号を、サンプリング時間ごとに切り替えて、前記減算器の一方の入力端子に出力する第２スイッチ回路と、所定のサンプリング時間間隔ごとに、アナログ入力信号に比例した信号を、一定のサンプリング時間内で保持する入力部と、前記第１積分器の出力信号を、所定のサンプリング時間ごとに切り替えて異なる出力経路に順次出力する第３スイッチ回路と、前記第３スイッチ回路からの異なる出力経路に各々接続された複数の電荷保持回路を有し、前記各電荷保持回路は、前記第３スイッチ回路から入力される前記第１積分器の出力信号の大きさに比例した信号のフィードバック量を各々異ならせて、所定のサンプリング時間内で保持する第２フィードバック回路と、前記入力部で保持された信号および前記第２フィードバック回路で保持された信号を、サンプリング時間毎に切り替えて、前記減算器の他方の入力端子に入力する第４スイッチ回路とを備え、前記第１および第２フィードバック回路に保持された複数のサンプリング時間の異なる信号を、前記減算器および前記第１積分器で累積積分する。
【発明の効果】
【００１４】
上記本発明の構成によれば、第１積分器の出力端子と第２フィードバック回路の間には第３スイッチ回路があるため、第１積分器出力に接続する第２フィードバック回路の回路は、各サンプリング時間ごとに第３スイッチ回路により接続された第２フィードバック回路の一部の回路のみとなり、第１積分器の出力端子の負荷を軽減することができる。
【００１５】
また、第１積分器の入力端子と第１フィードバック回路の間には第２スイッチ回路があり、第１積分器の入力端子と第２フィードバック回路の間には第４スイッチ回路があるため、各サンプリング時間ごとに第２スイッチ回路および４を切り替えることで、第１積分器の入力端子には、第２スイッチ回路および４で接続された前記第１および第２フィードバック回路の一部の回路のみが接続されることとなり、第１積分器の入力端子の負荷を軽減することができる。
【００１６】
したがって、ｎ次のノイズシェーピング効果を得るために必要なｎ次のフィルタ特性を１つの積分器で実現するために積分機能を多重化した場合でも、一つの積分器にかかる負荷の増大を改善することができ、積分器でのセトリング時間等の特性を満足させるための消費電流増加を抑制しつつ、ｎ次のノイズシェーピング効果を得ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明のデルタシグマＡＤ変換器において、前記入力部と前記第４スイッチ回路の間に挿入され、前記入力部で保持された信号を積分して前記第４スイッチ回路の入力端子に入力する第２積分器を備えることが好ましい。
【００１８】
この構成によれば、第２積分器で、入出力利得を抑圧して、消費電流の増加が必要なアナログ入力信号に比例した信号を積分することにより、第１および第２フィードバック回路とともに構成される積分器では、制御器を簡素化し、閉ループ特性の安定化を図ることができる。その理由について、以下に説明する。
【００１９】
例えばｎ次のフィルタ特性をｎ個の積分器で構成した場合、一般に高ＳＮＲを得るためにｎ次フィルタの通過利得が増大してしまうため、直列に接続するｎ個の積分器のうち、初段にあたる積分器で利得を減衰させて閉ループ特性の安定性を確保する必要がある。つまり、他の積分器と比較して、初段の積分器のみ入出力利得を抑圧する必要がある。
【００２０】
例えば、図１５に示したように、オペアンプ３８と、オペアンプ３８の入力端子に接続された入力容量Ｃ１および、入出力端子を短絡する積分容量Ｃ２で積分器を構成した場合、オペアンプ３８の入出力利得は容量比で表すことができ、Ｃ１／Ｃ２倍となる。つまり、他の積分器と比較し、初段の積分器のみがフィルタを構成する上で大きな積分容量Ｃ２を使用することとなる。すなわち、初段積分器のみ入出力端子に接続する負荷が増大し、積分器での特性を満足させるために消費電流も増大させる必要が生じる。
【００２１】
一方、本発明のようにｎ次のフィルタ特性を１つの積分器で構成した場合においても、アナログ入力信号に比例した信号を保持した入力部が第４スイッチ回路により第１積分器に接続されるサンプリング時間では、他のサンプリング時間より、第１積分器の入出力利得を抑圧するとともに、第１積分器の特性を満足させるために消費電流を増大させる切り替え制御手段が必要となる。切り替え制御手段の追加に伴い、動作中の瞬時特性が変化することから、閉ループ特性の安定性を確保することが困難となる。
【００２２】
これに対して、上記のように第２積分器を用いた構成によれば、第２積分器で、入出力利得を抑圧し、消費電流の増加が必要なアナログ入力信号に比例した信号を積分することにより、切り替え制御手段を簡素化し、閉ループ特性の安定化を図ることができる。
【００２３】
また、サンプリング時間の半周期ごとに回路を動作させるダブルサンプリングを用いた場合には、積分器を連続して動作させる必要があるが、この構成では、積分器の入出力利得と消費電流をサンプリング時間ごとに切り替える時間が必要ないため、セトリング時間等の積分器の特性劣化を低減することができる。
【００２４】
上記構成においては、前記第１および第２フィードバック回路で所定のサンプリング時間と異なるクロックデューティ比で構成されたサンプリング時間で前記入力部および前記第２積分器が制御される構成にしてもよい。
【００２５】
この構成によれば、第４スイッチ回路が第２積分器の出力端子と接続されるサンプリング周期を変えることなく、入力部と第２積分器を制御するクロックデューティ比を変更することで、入力部と第２積分器を接続するサンプリング時間を長く設定することができる。一般にセトリング時間不足によるＳＮＲ劣化は、ｎ次フィルタ特性の初段の積分器のセトリング不足が主要因であるから、上記構成により、初段積分器においてサンプリング時間を長くすることでセトリング時間不足を改善し、ＳＮＲ劣化を低減することができる。また、セトリング時間をＳＮＲを劣化しない範囲で長くすることが可能なため、第２積分器の消費電流を低減することができる。
【００２６】
上記構成においては、前記第１および第２フィードバック回路がスイッチトキャパシタにより構成されることが好ましい。この構成によれば、スイッチトキャパシタ回路のスイッチ回路とフィードバック回路の入出力端子に接続するスイッチ回路を共有することができ、回路の簡素化を図ることができる。
【００２７】
また、前記第１積分器を、２つの積分器と１つのフィードバック回路で構成することができる。この構成によれば、２つの積分器出力端子の信号がフィードバック回路を介し入力端子に戻る共振回路構造となるため、入出力間のノイズフィルタ特性において、クローズループのゼロ点をＺ平面の単位円上の任意の位置にＤＣ点から移動できるため、例えばチェビシェフフィルタのようなより急峻な減衰特性を持つノイズフィルタ特性により量子化ノイズをさらに減衰させることができる。
【００２８】
また、前記第１〜第４スイッチ回路の動作を制御するように接続されたフィルタ次数切り替え制御部を備え、前記フィルタ次数切り替え制御部からの制御信号により、使用する前記電荷保持回路の経路と、動作させるタイミングを選択し切り替えることで、前記第１積分器のフィルタ次数を含めた特性を変更可能とすることができる。
【００２９】
この構成によれば、使用する第１および第２フィードバック回路を選択し切り替えることで、積分器のフィルタ特性を変化させることができるため、必要な入力信号の周波数帯域およびＳＮＲ特性を切り替えた場合にも、積分器のフィルタ次数を切り替えて最適なＳＮＲ特性を得ることができる。
【００３０】
また、サンプリング時間の周期を切り替えた場合にも、積分器のフィルタ特性が変化しないように第１および第２フィードバック回路を選択し切り替えることができるため、サンプリング時間の切り替えによらず、同じ入力信号の周波数帯域を確保することができる。
【００３１】
また、前記第１〜第４スイッチ回路による前記サンプリング時間を制御するクロックを、クロックデューティ比の異なる複数のクロックで構成することができる。一般にｎ次フィルタ構成のデルタシグマＡＤ変換器では、後段の積分器になるほど、セトリング特性劣化に起因するノイズ劣化はノイズシェーピング効果により低減され、積分器出力のセトリング精度を緩和することができる。上記構成によれば、前段側の積分器動作に相当する制御でサンプリング時間を長くし、後段側の積分器動作に相当する制御でサンプリング時間を短くするように、各サンプリング時間量を調整することで、同じ制御クロック時間であっても、ＳＮＲ特性を改善することができる。
【００３２】
また、前記クロックデューティ比の異なるクロックは、基本となる一つのクロックから分周して生成される構成としてもよい。この構成によれば、基本となるクロックに起因するジッタ等のノイズは、１／２分周するごとに半分に低減していくので、ＳＮＲ特性を改善することができる。
【００３３】
また、前記サンプリング時間と同期して前記第１積分器に供給する電流が切り替えられる構成にしてもよい。この構成によれば、積分器出力のセトリング精度を緩和できる後段側の積分器動作に相当する制御で、積分器の消費電流を低減することができるため、ＳＮＲ特性を劣化させずに、デルタシグマＡＤＣ変調器の消費電流を低減することができる。
【００３４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１におけるデルタシグマＡＤ変換器のブロック図を示す。このデルタシグマＡＤ変換器は、減算器１と、第１積分器２と、量子化器３と、ディジタル・アナログ変換器４と、スイッチ回路５、７、８、１０と、第１および第２フィードバック回路６、９と、入力回路１１で構成されている。
【００３６】
第１フィードバック回路６は、複数個の電荷保持回路（Ｄ１、ｂ１）〜（Ｄｎ、ｂｎ）から構成され、それらの電荷保持回路が、スイッチ回路５、７によって切り替えられ選択的に第１積分器２と減算器１間に接続される。第２フィードバック回路９は、複数個の電荷保持回路（Ｄ１、ａ２）〜（Ｄｎ、ａｎ）から構成され、それらの電荷保持回路が入力回路１１とともに、スイッチ回路８、１０によって切り替えられ選択的にディジタル・アナログ変換器４と減算器１間に接続される。
【００３７】
スイッチ回路８、１０の動作は、クロック生成器１２から供給されるクロック信号に従って行われる。また、スイッチ回路５、７、８、１０は、フィルタ次数切り替え制御部１３からの制御信号により、第１および第２フィードバック回路６、９の電荷保持回路の経路と、動作させるタイミングを選択し切り替えることが可能である。
【００３８】
さらに、電流切り替え制御部１４は、後述するように、第１積分器２に供給する電流を切り替えるために設けられている。
【００３９】
本実施の形態では、離散サンプリング型デルタシグマＡＤ変換器であって、入力回路１１および第１および第２フィードバック回路６、９がスイッチトキャパシタ回路で構成される場合を例に挙げて説明する。
【００４０】
すなわち、入力回路１１および第１および第２フィードバック回路６，９を、例えば、図２に示すような、容量ＣｓのキャパシタＣｓと、４個のＭＯＳスイッチ１５ａ〜１５ｄからなるスイッチトキャパシタ回路構成とする。動作は、次のとおりである。
【００４１】
まず、入力信号である振幅Ｖｉｎの電圧をサンプリングする時には、スイッチタイミングφ１で制御されるＭＯＳスイッチ１５ａ、１５ｂをＯＮし、かつスイッチタイミングφ２で制御されるＭＯＳスイッチ１５ｃ、１５ｄをＯＦＦする。それにより、入力信号Ｖｉｎは電荷Ｑｓ＝Ｃｓ＊Ｖｉｎとして、入力信号Ｖｉｎと容量Ｃｓを掛けた値の電荷として容量Ｃｓにチャージされる。サンプリング時間後にスイッチタイミングφ１、φ２制御のＭＯＳスイッチ１５ａ〜１５ｄをＯＦＦすることで電荷は保持され続ける。保持された電荷は、スイッチタイミングφ１制御のＭＯＳスイッチ１５ａ、１５ｂをＯＦＦし、スイッチタイミングφ２制御のＭＯＳスイッチ１５ｃ、１５ｄをＯＮすることで、出力端子に接続される負荷に電荷Ｑｓとして出力される。
【００４２】
第１および第２フィードバック回路６，９では、上記構成のスイッチトキャパシタ回路を２つ以上の並列に接続し、例えばそれぞれのスイッチトキャパシタ容量を異ならせることで、同じ入力信号Ｖｉｎでも、異なる電荷量として出力することが可能となる。
【００４３】
また、スイッチ回路５、７、８、１０は例えば、ＭＯＳトランジスタで構成されるスイッチを２つ以上並列に接続し、それぞれのスイッチをＯＮすることで切り替えられる構成とすることができる。
【００４４】
次に、上記構成のデルタシグマＡＤ変換器の動作について説明する。本実施の形態におけるサンプリング時間は、例えば図３に挙げたようなクロックタイミング構成とすることができる。図３のクロックタイミング構成では、積分を多重化しない場合のクロック（クロックＨｉ時間＝Ｔ／２）に対し、各サンプリングクロックをｎ分割したクロック（クロックＨｉ時間＝Ｔ／２ｎ）を、同時にＨｉ状態とならない間隔でｎ個使用する。このクロックタイミングに基づく動作について、以下説明する。
【００４５】
図３のスイッチタイミングＴ１において、入力信号は入力回路１１に入力され、サンプリング結果が保持される。第１フィードバック回路６では、ディジタル・アナログ変換器４の出力結果がスイッチ回路５を通して１番目のスイッチトキャパシタ（Ｄ１、ｂ１）でサンプリングされ保持される。
【００４６】
次にスイッチタイミングＴ２において、スイッチタイミングＴ１で保持された電荷は、スイッチ回路７および１０を通して減算器１で演算され、入力された２つの信号の差が第１積分器２に出力される。
【００４７】
ここで、減算器１への入力信号は電荷であり、一般に、半導体ＩＣにおいて信号線は差動入力の回路構成となっているため、減算器１は、スイッチ回路７および１０の差動出力をクロスして結合するだけで、２つの入力電荷の差が出力される簡素化された回路構成で実現可能である。
【００４８】
第１積分器２で累積積分された出力電圧の結果は、スイッチ回路８を通し、第２フィードバック回路９の１番目のスイッチトキャパシタ（Ｄ１、ａ２）でサンプリングされ保持される。第１積分器２で累積積分された出力電圧はまた、量子化器３でディジタル信号に変換される。
【００４９】
量子化器３のディジタル出力は、ディジタル・アナログ変換器４によりアナログ電圧に変換され、スイッチ回路５を通し、第１フィードバック回路６の２番目のスイッチトキャパシタ（Ｄ２、ｂ２）でサンプリングされ保持される。
【００５０】
以下、スイッチタイミングＴ３〜Ｔｎの動作は上記の動作の繰り返しとなり、第１および第２フィードバック回路６および９で使用されるスイッチトキャパシタが、スイッチタイミングに同期して次のスイッチトキャパシタを使用することとなる。
【００５１】
以上のとおり、スイッチタイミングＴｎでは、ｎ回分の累積積分をしているため、積分器がｎ次フィルタで構成された場合と同様のディジタル出力結果を得ることができる。
【００５２】
また、第１および第２フィードバック回路６、９がスイッチトキャパシタ構成の場合には、フィードバック回路およびスイッチ回路を簡略化することができる。具体的な例を、図４を参照して説明する。
【００５３】
図４（ａ）は、図２に示したスイッチトキャパシタを第１フィードバック回路６ａに用い、ＭＯＳスイッチ１６、１７からなるスイッチ回路５ａ、７ａと接続した構成を示す。この構成において、図２で示したクロックタイミングでＭＯＳスイッチ１５ａ〜１５ｄをＯＮすると、複数個並列に配置されたスイッチトキャパシタのキャパシタＣｓ１〜Ｃｓｎに電荷が充電されるのは、フィードバック回路６ａのスイッチタイミングφ２と、スイッチ回路５ａ、７ａのスイッチタイミングＴ１〜Ｔｎが一致するスイッチトキャパシタのみである。同様にキャパシタＣｓ１〜Ｃｓｎから電荷が放電されるのは、フィードバック回路６ａのスイッチタイミングφ１とスイッチ回路５ａ、７ａのスイッチタイミングＴ１〜Ｔｎが一致するスイッチトキャパシタのみである。
【００５４】
一方、スイッチタイミングφ１、φ２はスイッチタイミングＴ１〜Ｔｎと同時に切り替わるので、例えば図４（ｂ）に示すように、フィードバック回路６ａにおける、スイッチ回路５ａ、７ａとキャパシタＣｓ１〜Ｃｓｎの間に接続されたＭＯＳスイッチを省略し、回路を簡素化することができる。
【００５５】
以上のような、スイッチ回路５、７、８、９により行われる切り替え動作は、フィルタ次数切り替え制御部１３からの制御信号により、使用する電荷保持回路の経路と、動作させるタイミングを選択するように行うことができる。それにより、第１積分器２のフィルタ次数を含めた特性を変更することが可能である。
【００５６】
（実施の形態２）
図５は、本発明の実施の形態２におけるデルタシグマＡＤ変換器のブロック図を示す。図５において、図１と同じ要素については、同じ参照符号を付して説明を省略する。
【００５７】
このデルタシグマＡＤ変換器は、減算器１の出力を積分する第１積分器が、２つの積分器２ａ、２ｂと１つのフィードバック共振回路１８で構成されている点が実施の形態１とは異なる。
【００５８】
この構成における量子化ノイズフィルタ特性について、図６Ａ、図６Ｂを参照して説明する。同図は、４次ノイズフィルタを構成した場合のノイズフィルタ特性を示し、図６Ａは実施の形態１におけるデルタシグマＡＤ変換器の場合、図６Ｂは実施の形態２における共振回路構造を用いたデルタシグマＡＤ変換器の場合である。
【００５９】
図６Ａ（ａ）に示すように、ノイズフィルタ特性をＺ−平面でプロットすると、ノイズフィルタの伝達関数のゼロ点は４つ共にＤＣ点（ｆ＝０Ｈｚ）に生じる。そのため、（ｂ）の周波数特性に示すように、ノイズフィルタ特性はｆ＝０Ｈｚで減衰量が大きくなり、必要とする信号帯域が広くなると高い周波数側のフィルタ減衰量が劣化することとなる。
【００６０】
一方、図６Ｂでは、２つの積分器２ａ、２ｂの出力端子の信号がフィードバック回路を介し入力端子に戻る共振回路構造となるため、（ａ）に示すように、ノイズフィルタのＺ−平面におけるゼロ点はＺ平面の単位円上の任意の位置にＤＣ点から移動することができる。そのため、（ｂ）に示す周波数特性では、任意の位置にゼロ点によって生じる減衰量を設定することができ、例えばチェビシェフフィルタのようなより急峻な減衰特性を持つフィルタ特性を、必要とする信号帯域内で得ることが出来る。
【００６１】
そのため、実施の形態１の場合と比較し、同じフィルタ次数のデルタシグマＡＤ変換器を構成した場合でも、信号帯域内の量子化ノイズをさらに減衰させることができる。
【００６２】
（実施の形態３）
図７は、本発明の実施の形態３におけるデルタシグマＡＤ変換器のブロック図を示す。図７において、図１と同じ要素については、同じ参照符号を付して説明を省略する。
【００６３】
このデルタシグマＡＤ変換器は、入力回路１１とスイッチ回路１０の間に、第２積分器１９を設けた点が実施の形態１とは異なる。
【００６４】
一般に、高ＳＮＲ特性を得るために次数の高いｎ次フィルタ特性を構成する場合、入力信号が入力される最初の積分器では、ノイズシェーピング効果がない。これに対して、セトリング時間と積分器で発生する内部雑音を抑制させるように消費電流を増大させると共に、閉ループ特性の安定性を確保するため、大幅な利得切り替えを行って入出力利得を抑圧する必要がある。
【００６５】
一方、図３で示したクロックタイミングにおいて、入力回路１１の出力を積分するスイッチタイミングＴ１では、実施の形態１でも、図１に示した電流切り替え制御部１４により第１積分器２の消費電流および利得を切り替えることで、次数の多いｎ次フィルタ特性により高ＳＮＲを得ることが出来る。
【００６６】
しかし、実施の形態１の構成では、スイッチタイミングごとに第１積分器２の消費電流および利得を切り替える制御を追加することとなり、デルタシグマＡＤ変換器の閉ループ特性の安定性を確保することが困難となる。
【００６７】
これに対して、実施の形態３では、入力信号を積分する第２積分器１９を第１積分器２とは別に設けているため、予め第２積分器１９の消費電流と利得を調整しておくことで、第２積分器１９での消費電流および利得を切り替える制御は不要となり、デルタシグマＡＤ変換器の閉ループ特性の安定性を確保した、次数の多いｎ次フィルタ特性により高ＳＮＲを得ることが出来る。
【００６８】
さらに、実施の形態３では、サンプリング時間の半周期ごとに回路を動作させ積分器を連続して動作させるダブルサンプリングを用いた場合には、積分器の入出力利得と消費電流をサンプリング時間ごとに切り替える時間が必要であることをより効果的に活用することができ、セトリング時間等の積分器の特性劣化を低減することができる。
【００６９】
また、デルタシグマＡＤ変換器を制御するタイミングを、例えば図８に示すように、入力回路１１を積分するためのスイッチタイミングＴ１のみ、他のスイッチタイミングとは異ならせた設定にしてもよい。
【００７０】
図８の制御タイミングによれば、第２積分器１９は、スイッチタイミングＴ２で積分結果を第１積分器２にスイッチ回路１０を通して出力する時間以外は、入力回路１１の出力結果をスイッチタイミングＴ１の時間で積分できるため、積分に要するセトリング時間をＴ／２ｎ時間の（ｎ−１）倍に長くすることができる。また、本実施の形態の構造から、スイッチタイミングＴ１のセトリング時間は（ｎ−１）倍までの任意の時間で調整できることは明らかである。
【００７１】
一般にセトリング時間不足によるＳＮＲ劣化は、ｎ次フィルタ特性の初段の積分器のセトリング不足が主要因であるから、初段積分器において、サンプリング時間を長くすることでセトリング時間不足を改善し、ＳＮＲ劣化を低減することができる。
【００７２】
また、セトリング時間を、ＳＮＲを劣化しない範囲で長くすることが可能なため、第２積分器１９の消費電流を低減することができる。
【００７３】
なお、上記実施の形態１〜３では、スイッチ回路５、７，８，１０を各スイッチタイミングで制御するサンプリングクロックを、クロック生成器１２により、図９に示すようなクロックデューティ比の異なる複数のサンプリング時間で構成してもよい。
【００７４】
図１０に示すように、各スイッチタイミングのセトリング波形は、セトリングの開始時間より経過時間に比例してエクスポネンシャルで増加する波形となるため、スイッチのＯＮ時間が長くなるほどセトリング精度が向上する。したがって、スイッチタイミングＴ１では、クロックタイミングを等分した時間Ｔ／２ｎに比べてクロックＯＮ時間が長くなるためセトリング精度が向上し、スイッチタイミングＴｎでは、クロックＯＮ時間が短くなるためにセトリング精度が劣化するように、各クロックタイミングＴ１〜Ｔｎで順番に設定することができる。すなわち、クロックタイミングＴ１〜ＴｎのＯＮ時間をそれぞれＴ１＿ｏｎ〜Ｔｎ＿ｏｎで表せば、Ｔ１＿ｏｎ≧Ｔ２＿ｏｎ≧・・・≧Ｔｎ＿ｏｎとする。
【００７５】
一方、一般にｎ次フィルタ構成のデルタシグマＡＤ変換器では、後段の積分器になるほど、セトリング特性劣化に起因するノイズ劣化はノイズシェーピング効果により低減されるため、セトリング精度が劣化してもＳＮＲ特性に影響を与えないように各スイッチタイミングのＯＮ時間を設定することができる。
【００７６】
したがって、図９のようなクロック構成とした場合、前段の積分器動作に相当する制御では、Ｔ／２ｎよりクロックＯＮ時間を長くして（Ｔ１＿ｏｎ＞Ｔ／２ｎ）、ノイズシェーピング効果がない前段の積分動作でセトリング精度の向上が図れるため、図３のクロック構成と比較し、さらにＳＮＲ改善を図ることが出来る。
【００７７】
また、図３あるいは図９のようなスイッチタイミングを構成する場合、各クロックは、基本となる一つのクロックから分周して生成する構成とすることができる。図１１に、基本クロック（ｆｓ）を分周して複数のクロックを生成する装置の一例を挙げる。図１１において、基本クロックは、直列に複数接続された１／２分周器２０ａ、２０ｂ、２０ｎに入力され、１／２分周器２０ａ、２０ｂ、２０ｎを通過する度に、周波数が１／２倍のクロックに変換され出力される。
【００７８】
この構成によれば、基本となるクロックに起因するジッタ等のノイズは、１／２分周するごとに半分に低減していくので、ジッタノイズによるＳＮＲ特性の劣化をさらに低減することができる。
【００７９】
また、電流切り替え制御部１４により、複数のクロックタイミングごとに積分器に供給する電流を切り替える構成にしてもよい。図１２に電流切り替え制御部１４の構成の一例を示す。図１２において、積分器に供給する電流は、予め決められた電流を供給する第１〜第ｎ定電流源２１〜２３と、各電流源をスイッチ制御により切り替えて出力するスイッチ回路２４で容易に構成することができる。
【００８０】
一般に積分器のセトリング精度は動作する消費電流を少なくすると比例して劣化するが、この構成によれば、ｎ次フィルタ構成のデルタシグマＡＤ変換器では、後段の積分器になるほど、セトリング精度劣化に起因するノイズ劣化はノイズシェーピング効果により低減されるため、積分器の消費電流を改善しつつ、ＳＮＲ特性を劣化させないように調整することが可能である。
【産業上の利用可能性】
【００８１】
本発明のデルタシグマＡＤ変換器は、無線分野やオーディオ分野などで用いられるＡＤ変換器の用途に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１におけるデルタシグマＡＤ変換器の構成を示すブロック図
【図２】同デルタシグマＡＤ変換器に用いられるスイッチトキャパシタ回路の一例を示す回路図
【図３】同デルタシグマＡＤ変換器を制御するクロックのスイッチタイミングの例を示す図
【図４】同デルタシグマＡＤ変換器に用いられるフィードバック回路およびスイッチ回路の一例を示す回路図
【図５】本発明の実施の形態２におけるデルタシグマＡＤ変換器の構成を示すブロック図
【図６Ａ】実施の形態１におけるデルタシグマＡＤ変換器による量子化ノイズのフィルタ特性を示す図
【図６Ｂ】実施の形態２におけるデルタシグマＡＤ変換器による量子化ノイズのフィルタ特性を示す図
【図７】本発明の実施の形態３におけるデルタシグマＡＤ変換器の構成を示すブロック図
【図８】同デルタシグマＡＤ変換器を制御するクロックのスイッチタイミングの例を示す図
【図９】本発明の実施の形態におけるデルタシグマＡＤ変換器に適用可能なクロックのスイッチタイミングの例を示す図
【図１０】同デルタシグマＡＤ変換器におけるセトリングタイミングの例を示す図
【図１１】同デルタシグマＡＤ変換器における複数のクロックを生成する装置の一例を示す図
【図１２】同デルタシグマＡＤ変換器における電流切り替え制御部の構成例を示す図
【図１３】従来例のデルタシグマＡＤ変換器の構成を示すブロック図
【図１４】他の従来例のデルタシグマＡＤ変換器の構成を示すブロック図
【図１５】入出力ゲインを示すブロック図
【符号の説明】
【００８３】
１  減算器
２  第１積分器
２ａ、２ｂ  積分器
３、５０  量子化器
４、６０  ディジタル・アナログ変換器
５、５ａ、５ｂ、７，７ａ、７ｂ、８、１０、２４  スイッチ回路
６、６ａ、９  フィードバック回路
１１  入力回路
１２  クロック生成器
１３  フィルタ次数切り替え制御部
１４  電流切り替え制御部
１５ａ〜１５ｄ  ＭＯＳスイッチ
１８  フィードバック共振回路
１９  第２積分器
２０ａ、２０ｂ、２０ｎ  １／２分周器
２１  定電流源［１］
２２  定電流源［２］
２３  定電流源［ｎ］
３０、３０［０］〜３０［ｎ］  積分器
３１、３１［０］〜３１［ｎ］  減算器
３２、３２［０］〜３２［ｎ］  入力回路
３３［０］〜３３［ｎ］、３６、３７  フィードバック回路
３４  量子化器
３５  ディジタル・アナログ変換器
３８  オペアンプ
Ｃｓ  キャパシタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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