(57)【要約】【課題】低消費電力で高精度のパルス信号を発生させる。【解決手段】ＲＣ回路１１は、入力パルス信号がＬレベルである場合に入力パルス信号の反転信号を積分する。ＮＭＯＳトランジスタＮＭ１は、入力パルス信号がＨレベルである場合にＲＣ回路１１の出力端を接地レベルに保持する。比較回路ＣＭＰは、ＲＣ回路１１の出力電圧と入力判定電圧ＶＲＥＦとを比較して比較結果に対応した出力信号を出力する。電源制御回路１２は、入力パルス信号がＨレベルである場合に比較回路ＣＭＰの電源を遮断する。遅延回路１３は、入力パルス信号のＨレベルからＬレベルへの遷移を遅延させる。２入力ＮＡＮＤ回路ＮＡＮＤ１は、遅延回路１３で遅延された信号のＬレベルに相当する期間において、比較回路ＣＭＰの出力信号を通過させて出力する。【選択図】図１
2008311926.tif 000002
【特許請求の範囲】
【請求項１】
２値信号である入力パルス信号が一のレベルである場合に該入力パルス信号を積分するローパスフィルタと、
前記入力パルス信号が他のレベルである場合に前記ローパスフィルタの出力を初期状態に保持するスイッチ回路と、
前記ローパスフィルタの出力電圧と所定電圧とを比較して比較結果に対応した出力信号を出力する比較回路と、
前記入力パルス信号が他のレベルである場合に前記比較回路の電源を遮断する電源制御回路と、
を備えることを特徴とするパルス発生回路。
【請求項２】
前記入力パルス信号の他のレベルから一のレベルへの遷移を遅延させる遅延回路と、
前記遅延回路で遅延された信号の一のレベルの期間において、前記比較回路の出力信号を通過させて出力する論理ゲート回路と、
をさらに備えることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記スイッチ回路は、前記ローパスフィルタの出力端と接地間に備えられ、前記ローパスフィルタの出力の初期状態は、接地レベルにあることを特徴とする請求項１または２記載のパルス発生回路。
【請求項４】
前記スイッチ回路は、前記ローパスフィルタの出力端とハイレベルである正の電源間に備えられ、前記ローパスフィルタの出力の初期状態は、ハイレベルにあることを特徴とする請求項１または２記載のパルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス発生回路に関し、特に入力信号のパルス幅を判定し、一定のパルス幅以上の場合にパルス信号を発生するパルス発生回路に関する。
【背景技術】
【０００２】
電子機器では、各種のパルス信号が扱うためのパルス発生回路が広く使用されている。このパルス発生回路において、入力されるパルス信号が一定のパルス幅以上の場合にパルス信号を発生する回路がある。この回路は、いわば入力されるパルス信号に対する時間的なローパスフィルタ機能を有するものであって、例えば、特許文献１において開示されている。
【０００３】
図８は、特許文献１に記載のパルス発生回路の回路図である。図８において、ＣＭＯＳインバータ２１、２２を２段接続し、その間にＣＲ時定数回路２３（容量素子Ｃ１１、Ｃ１２、抵抗素子Ｒ１１で構成される）を介挿するとともに、後段のＣＭＯＳインバータ２２の入力側に、その電位をプルダウンさせるＮＭＯＳトランジスタ２４を接続する。前段のＣＭＯＳインバータ２１は、入力信号を反転してＣＲ時定数回路２３に出力する。ＣＲ時定数回路２３は、前段のＣＭＯＳインバータ２１の出力信号のレベルを一定の時定数で上昇させて後段のＣＭＯＳインバータ２２に出力する。ＮＭＯＳトランジスタ２４は、そのゲートに入力信号が印加され、入力信号に応答して後段のＣＭＯＳインバータ２２の入力側電位をプルダウンする。後段のＣＭＯＳインバータ２２は、入力信号の最初のパルスの立上りから高レベルとなり、最後のパルスの立下りから一定の時定数で変化するＣＲ時定数回路２３の出力レベルがしきい値を超えたとき、立下って低レベルとなるパルス信号を発生する。
【０００４】
このような構成のパルス発生回路によれば、入力信号が変動しても常に一定の期待通りのパルス幅および位置を有するパルスを発生することができる。
【０００５】
【特許文献１】特開平３−９６１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。図８に示すパルス発生回路において、入力信号が変化してから出力信号が変化するまでの遅延時間Ｔｐｄｆは、ＣＲ時定数回路２３の時定数、および後段のＣＭＯＳインバータ２２の入力スレッショルド電圧によって定まる。遅延時間Ｔｐｄｆのバラツキを抑えるためには、後段のＣＭＯＳインバータ２２の入力スレッショルド電圧のバラツキを小さくすることが必要である。しかし、ＣＭＯＳインバータ２２の入力スレッショルド電圧は、トランジスタの特性、電源電圧の変動、温度変化等によってばらつき、精度良く一定に保つことは困難である。
【０００７】
そこで入力スレッショルド電圧のバラツキを小さくする手段として、差動増幅回路（比較回路）を用いる事が考えられる。しかしながら、差動増幅回路は、常に電源電流が流れるため、消費電流が大きくなってしまう虞がある。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係るパルス発生回路は、２値信号である入力パルス信号が一のレベルである場合に入力パルス信号を積分するローパスフィルタと、入力パルス信号が他のレベルである場合にローパスフィルタの出力を初期状態に保持するスイッチ回路と、ローパスフィルタの出力電圧と所定電圧とを比較し比較結果に対応して出力信号を出力する比較回路と、入力パルス信号が他のレベルである場合に比較回路の電源を遮断する電源制御回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、ローパスフィルタの出力電圧と所定電圧とを比較する比較回路を用い、比較回路の電源を入力パルス信号のレベルに応じて遮断する。したがって、低消費電力の回路で高精度のパルス信号を発生させることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係るパルス発生回路は、ローパスフィルタ（図１の１１）、スイッチ回路（図１のＮＭ１）、比較回路（図１のＣＭＰ）、電源制御回路（図１の１２）を備える。ローパスフィルタは、入力パルス信号が一のレベル（Ｌ／Ｈレベル）である場合に入力パルス信号を積分する。スイッチ回路は、入力パルス信号が他のレベル（Ｈ／Ｌレベル）である場合にローパスフィルタの出力端を接地レベル／正の電源レベルに保持する。比較回路は、ローパスフィルタの出力電圧と所定電圧とを比較して比較結果に対応した出力信号を出力する。電源制御回路は、入力パルス信号が他のレベルである場合に比較回路の電源を遮断する。
【００１１】
パルス発生回路は、入力パルス信号の他のレベルから一のレベルへの遷移を遅延させる遅延回路（図１の１３）と、遅延回路で遅延された信号の一のレベルの期間において、比較回路の出力信号を通過させて出力する論理ゲート回路（図１のＮＡＮＤ１）と、をさらに備えていてもよい。
【００１２】
パルス発生回路において、スイッチ回路は、ローパスフィルタの出力端と接地間に備えられ、ローパスフィルタの出力の初期状態は、接地レベルにあるようにしてもよい。
【００１３】
パルス発生回路において、スイッチ回路は、ローパスフィルタの出力端とハイレベルである正の電源間に備えられ、ローパスフィルタの出力の初期状態は、ハイレベルにあるようにしてもよい。
【００１４】
以上のようなパルス発生回路によれば、入力信号の一方の状態において、定常電流の流れる比較回路の電源を切断する電源制御回路を設け、フィルタ動作時のみ比較回路に定常電流が流れるように制御する。このような制御によって、余分な電源制御端子の追加や複雑な制御回路の追加をせずに、回路の消費電力を抑えることができる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１５】
図１は、本発明の第１の実施例に係るパルス発生回路の構成を示すブロック図である。図１において、パルス発生回路は、入力端子ＩＮ、インバータ回路ＩＮＶ１、比較回路（差動増幅回路）ＣＭＰ、ＮＭＯＳトランジスタＮＭ１、抵抗素子Ｒ１、容量素子Ｃ１、電源制御回路１２、遅延回路１３、２入力ＮＡＮＤ回路ＮＡＮＤ１、出力端子ＯＵＴを備える。
【００１６】
インバータ回路ＩＮＶ１は、入力端を入力端子ＩＮに接続し、出力端を抵抗素子Ｒ１の一端（ノードＮ１）に接続する。抵抗素子Ｒ１の他端（ノードＮ２）は、一端が接地された容量素子Ｃ１の他端に接続され、ローパスフィルタとなるＲＣ回路１１を構成する。
【００１７】
ＮＭＯＳトランジスタＮＭ１は、ソースを接地し、ドレインをＲＣ回路１１の出力端であるノードＮ２に接続し、ゲートを入力端子ＩＮに接続する。
【００１８】
比較回路ＣＭＰは、非反転（＋）入力端子をノードＮ２に接続し、反転（−）入力端子には入力判定電圧ＶＲＥＦが供給され、出力端を２入力ＮＡＮＤ回路の一方の入力端であるノードＮ３に接続し、電源端子を電源制御回路１２の出力端であるノードＮ４に接続する。
【００１９】
２入力ＮＡＮＤ回路ＮＡＮＤ１は、他方の入力端であるノードＮ５を遅延回路１３の出力端に接続し、出力端を出力端子ＯＵＴに接続する。
【００２０】
電源制御回路１２は、入力端子ＩＮに供給される入力信号が「Ｌ」の時に、比較回路ＣＭＰに電源電流ＩＤＤを供給し、入力信号が「Ｈ」の時に、比較回路ＣＭＰへの電源電流ＩＤＤを遮断する。
【００２１】
遅延回路１３は、入力信号の立下りエッジのみ遅延時間を長くしてノードＮ５に反転出力する。
【００２２】
図２は、本発明の第１の実施例に係る電源制御回路１２および遅延回路１３の構成例を示す回路図である。図２において、電源制御回路１２は、ＰＭＯＳトランジスタＰＭ１を備える。ＰＭＯＳトランジスタＰＭ１は、ソースを電源に接続し、ドレインをノードＮ４に接続し、ゲートを入力端子ＩＮに接続する。ＰＭＯＳトランジスタＰＭ１は、入力端子ＩＮに供給される入力信号が「Ｌ」の時に、オンとなってノードＮ４を電源レベルとし、比較回路ＣＭＰに電源を供給する。また、入力信号が「Ｈ」の時に、オフとなって比較回路ＣＭＰへの電源を遮断する。
【００２３】
遅延回路１３は、遅延素子ＤＬＹと２入力ＮＯＲ回路ＮＯＲ１を備える。遅延素子ＤＬＹは、入力端子ＩＮに供給される入力信号を遅延し、２入力ＮＯＲ回路ＮＯＲ１の一方の入力端に出力する。２入力ＮＯＲ回路ＮＯＲ１は、他方の入力端を入力端子ＩＮに接続し、出力端をノードＮ５に接続する。遅延回路１３は、入力信号の立下りエッジのみを遅延素子ＤＬＹの遅延時間分遅らせてノードＮ５に反転出力する。
【００２４】
図３は、本発明の第１の実施例に係るパルス発生回路の各部の第１のタイミングチャートである。図３では、入力の「Ｌ」レベルのパルス幅が所定の時間幅（フィルタすることのできる「Ｌ」パルス幅の下限）ＴｐｄＦより長い場合の動作波形を示す。なお、図３において、「ｘｘｘ」は、ハイインピーダンス状態（不定状態）を表す。
【００２５】
タイミングＴ１以前の初期状態において、ＩＮ＝「Ｈ」、ＯＵＴ＝「Ｈ」であり、ノードＮ１、Ｎ２及びＮ５は、「Ｌ」となっている。この時、ＰＭＯＳトランジスタＰＭ１がオフである。したがって、ノードＮ４は、「Ｌ」又は「ハイインピーダンス」の不定状態であり、比較回路ＣＭＰの電源が供給されていない状態であるので、ノードＮ３も不定状態である。
【００２６】
次に、Ｔ１のタイミングで入力端子ＩＮのレベルが「Ｈ」から「Ｌ」に変化すると、ノードＮ１は、「Ｌ」から「Ｈ」に遷移し、ノードＮ５は、遅延素子ＤＬＹによる遅延時間Ｔｄ１後に「Ｌ」から「Ｈ」に遷移する。また、ＰＭＯＳトランジスタＰＭ１がオフからオンに変化し、ノードＮ４は、「Ｌ」又は「ハイインピーダンス」から「Ｈ」となり、比較回路ＣＭＰの電源が供給され、比較回路ＣＭＰの定常電流ＩＤＤが流れ始める。比較回路ＣＭＰの電源供給後、比較回路ＣＭＰの状態が安定するとノードＮ３は、「Ｌ」となる。
【００２７】
また、ノードＮ１の「Ｈ」への遷移に続いてノードＮ２は、ＲＣ回路１１による遅延が生じ、なだらかに「Ｌ」から「Ｈ」に変化する（積分動作）。そして、ノードＮ２の電位が入力判定電圧ＶＲＥＦ以上になるＴ３のタイミングで、比較回路ＣＭＰの比較結果を示すノードＮ３が「Ｌ」から「Ｈ」に変化する。これに伴い出力端子ＯＵＴのレベルが「Ｈ」から「Ｌ」に変化する。
【００２８】
さらに、入力端子ＩＮのレベルがＴ４のタイミングで「Ｌ」から「Ｈ」に変化すると、ＮＭＯＳトランジスタＮＭ１がオフからオンとなり、ノードＮ２は、「Ｈ」から「Ｌ」に変化する（初期状態）。また、ノードＮ５は、「Ｈ」から「Ｌ」に変化し、それに伴い出力端子ＯＵＴのレベルが「Ｌ」から「Ｈ」に変化する。なお、ＰＭＯＳトランジスタＰＭ１がオンからオフに変化するのでノードＮ４は、「Ｈ」から不定状態となり、比較回路ＣＭＰの電源供給が停止されて定常電流ＩＤＤが止まり、比較回路ＣＭＰの出力であるノードＮ３も不定状態となる。
【００２９】
一般に比較回路ＣＭＰに電源供給後、状態が安定するまで若干の時間が必要である。しかし、比較回路ＣＭＰの入力信号は、安定時間以上掛かって、入力判定電圧ＶＲＥＦに達するため、入力端子ＩＮのＬレベルへの遷移から出力端子ＯＵＴのＬレベルへの遷移における遅延時間ＴｐｄＦには影響を与えない。
【００３０】
図４は、本発明の第１の実施例に係るパルス発生回路の各部の第２のタイミングチャートである。図４では、入力の「Ｌ」レベルのパルス幅が所定の時間幅より短い場合の動作波形を示す。図４において、タイミングＴ４までは図３と同一であるので説明を省略する。
【００３１】
タイミングＴ４において、ノードＮ２のレベルが入力判定電圧ＶＲＥＦに達する前に入力端子ＩＮのレベルが「Ｌ」から「Ｈ」に変化する。この場合、ノードＮ３のレベルは、「Ｈ」に遷移することなく「Ｌ」に留まり、出力端子ＯＵＴのレベルは、「Ｈ」のままである。すなわち、入力の「Ｌ」レベルのパルス幅が短い場合、出力にはパルス信号が生成されずフィルタリングされてしまうこととなる。
【００３２】
以上のように本実施例のパルス発生回路は、入力端子ＩＮの信号における「Ｌ」パルス幅を検知してローパスフィルタする回路として機能する。この際、ＲＣ回路の次段回路の入力スレッショルド電圧のバラツキを小さくする手段として、定常電流の必要な比較回路ＣＭＰを用いる。比較回路ＣＭＰによって、フィルタすることのできる「Ｌ」パルス幅の下限の精度を上げることができる。一方、比較回路ＣＭＰを用いることで消費電力が増加してしまう。そこで、入力端子ＩＮが「Ｈ」の時に比較回路ＣＭＰの電源を遮断する。これによって、比較回路ＣＭＰを動作させていない間（＝待機時）の消費電流を抑え、動作時を含めた総消費電流を抑えることができる。この場合、入力信号を電流制御信号として使用することで、電源制御を行う上で必要とされる余分な制御端子や複雑な制御回路も不用としている。
【実施例２】
【００３３】
図５は、本発明の第２の実施例に係るパルス発生回路の構成を示すブロック図である。図５において、図１と同じ符号は同一物を表し、その説明を省略する。第２の実施例に係るパルス発生回路は、「Ｈ」パルス幅を検知してローパスフィルタする回路である。
【００３４】
図５のパルス発生回路は、図１のＮＭＯＳトランジスタＮＭ１、電源制御回路１２、遅延回路１３、２入力ＮＡＮＤ回路ＮＡＮＤ１の代わりに、それぞれＰＭＯＳトランジスタＰＭ２、電源制御回路１２ａ、遅延回路１３ａ、２入力ＮＯＲ回路ＮＯＲ２を備える。
【００３５】
抵抗Ｒ１は、一端をインバータ回路ＩＮＶ１の出力端であるノードＮ１１に接続し、他端をノードＮ１２に接続する。
【００３６】
ＰＭＯＳトランジスタＰＭ２は、ソースを電源に接続し、ドレインをノードＮ１２に接続し、ゲートを入力端子ＩＮに接続する。
【００３７】
比較回路ＣＭＰは、非反転（＋）入力端子をノードＮ１２に接続し、反転（−）入力端子には入力判定電圧ＶＲＥＦが供給され、出力端を２入力ＮＯＲ回路ＮＯＲ２の一方の入力端であるノードＮ１３に接続し、電源端子を電源制御回路１２ａの出力端であるノードＮ１４に接続する。
【００３８】
２入力ＮＯＲ回路ＮＯＲ２は、他方の入力端であるノードＮ１５を遅延回路１３ａの出力端に接続し、出力端を出力端子ＯＵＴに接続する。
【００３９】
電源制御回路１２ａは、入力端子ＩＮに供給される入力信号が「Ｈ」の時に、比較回路ＣＭＰに電源電流ＩＤＤを供給し、入力信号が「Ｌ」の時に、比較回路ＣＭＰへの電源電流ＩＤＤを遮断する。
【００４０】
遅延回路１３ａは、入力信号の立上りエッジのみ遅延時間を大きくしてノードＮ１５に反転出力する。
【００４１】
図６は、本発明の第２の実施例に係る電源制御回路１２ａおよび遅延回路１３ａの構成例を示す回路図である。図６において、電源制御回路１２ａは、インバータ回路ＩＮＶ２、ＰＭＯＳトランジスタＰＭ３を備える。ＰＭＯＳトランジスタＰＭ３は、ソースを電源に接続し、ドレインをノードＮ１４に接続し、ゲートをインバータ回路ＩＮＶ２を介して入力端子ＩＮに接続する。ＰＭＯＳトランジスタＰＭ３は、入力端子ＩＮに供給される入力信号が「Ｈ」の時に、オンとなってノードＮ１４を電源レベルとし比較回路ＣＭＰに電源を供給する。また、入力信号が「Ｌ」の時に、オフとなって比較回路ＣＭＰへの電源を遮断する。
【００４２】
遅延回路１３ａは、遅延素子ＤＬＹと２入力ＮＡＮＤ回路ＮＡＮＤ２を備える。遅延素子ＤＬＹは、入力端子ＩＮに供給される入力信号を遅延し、２入力ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端に出力する。２入力ＮＡＮＤ回路ＮＡＮＤ２は、他方の入力端を入力端子ＩＮに接続し、出力端をノードＮ１５に接続する。遅延回路１３ａは、入力信号の立上りエッジのみを遅延素子ＤＬＹの遅延時間分遅らせてノードＮ１５に反転出力する。
【００４３】
図７は、本発明の第２の実施例に係るパルス発生回路の各部のタイミングチャートである。図７では、入力の「Ｈ」レベルのパルス幅が所定の時間幅（フィルタすることのできる「Ｈ」パルス幅の下限）より長い場合の動作波形を示す。図７におけるタイミングチャートは、図３のタイミングチャートにおけるノードＮ４以外のノードの「Ｈ」、「Ｌ」が逆転したものであって動作は同じあり、説明を省略する。本実施例のパルス発生回路は、入力端子ＩＮの信号における「Ｈ」パルス幅を検知してローパスフィルタする回路として機能する。
【００４４】
以上の第１および第２の実施例において、比較回路ＣＭＰの電源側を供給／切断する回路構成としているが、ＧＮＤ側を供給／切断する回路構成とすることも可能である。
【００４５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施例に係るパルス発生回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る電源制御回路および遅延回路の構成例を示す回路図である。
【図３】本発明の第１の実施例に係るパルス発生回路の各部の第１のタイミングチャートである。
【図４】本発明の第１の実施例に係るパルス発生回路の各部の第２のタイミングチャートである。
【図５】本発明の第２の実施例に係るパルス発生回路の構成を示すブロック図である。
【図６】本発明の第２の実施例に係る電源制御回路および遅延回路の構成例を示す回路図である。
【図７】本発明の第２の実施例に係るパルス発生回路の各部のタイミングチャートである。
【図８】特許文献１に記載のパルス発生回路の回路図である。
【符号の説明】
【００４７】
１１  ＲＣ回路
１２、１２ａ  電源制御回路
１３、１３ａ  遅延回路
Ｃ１  容量素子
ＣＭＰ  比較回路（差動増幅回路）
ＤＬＹ  遅延素子
ＩＮ  入力端子
ＩＮＶ１、ＩＮＶ２  インバータ回路
Ｎ１〜Ｎ５、Ｎ１１〜Ｎ１５  ノード
ＮＡＮＤ１、ＮＡＮＤ２  ２入力ＮＡＮＤ回路
ＮＭ１  ＮＭＯＳトランジスタ
ＮＯＲ１、ＮＯＲ２  ２入力ＮＯＲ回路
ＯＵＴ  出力端子
ＰＭ１、ＰＭ２、ＰＭ３  ＰＭＯＳトランジスタ
Ｒ１  抵抗素子
ＶＲＥＦ  入力判定電圧
【図１】
2008311926.tif 000003
【図２】
2008311926.tif 000004
【図３】
2008311926.tif 000005
【図４】
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【図５】
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【図６】
2008311926.tif 000008
【図７】
2008311926.tif 000009
【図８】
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