(57)【要約】【課題】  分割処理を受け持つ各プロセッサの処理結果出力時の共通バスの衝突を回避する。【解決手段】  ＤＳＰ１１〜ＤＳＰ１４がＤＳＰ１５から処理すべきデータを入力し、処理を完了した後、ＤＳＰ１１はＤＳＰ１２に対して処理結果を出力する。それと同時にＤＳＰ１２はＤＳＰ１３に、ＤＳＰ１３はＤＳＰ１４に処理結果を出力し、ＤＳＰ１４は処理結果を共有バス１６を介してメモリ１７に出力する。次にＤＳＰ１２はＤＳＰ１１から入力した処理結果をＤＳＰ１３に出力する。同時に、ＤＳＰ１３もＤＳＰ１２から入力した処理結果をＤＳＰ１４に出力し、ＤＳＰ１４はＤＳＰ１３から入力した処理結果をメモリ１７に出力する。メモリ１７にデータを出力するプロセッサをＤＳＰ１４に限定することにより、共有バス１６の競合を回避する。【選択図】      図１
2008071171.tif 000002
【特許請求の範囲】
【請求項１】
信号処理を複数個のプロセッサによって分割処理し、各プロセッサの処理結果を共有バス上の出力装置に出力する信号処理装置において、
前記複数個のプロセッサそれぞれの処理結果を隣接するプロセッサへ数珠繋ぎに出力し、最終段のプロセッサから前段までのプロセッサで得られた処理データを前記出力装置に出力することを特徴とする信号処理装置。
【請求項２】
前記複数個のプロセッサは、それぞれ前段からのデータ入力と後段へのデータ出力と演算処理を同時に行うことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記信号処理はレーダ信号のフィルタ処理であることを特徴とする請求項１記載の信号処理装置。
【請求項４】
信号処理を複数個のプロセッサによって分割処理し、各プロセッサの処理結果を共有バス上の出力装置に出力する信号処理装置に用いられ、
前記複数個のプロセッサそれぞれの処理結果を隣接するプロセッサへ数珠繋ぎに出力させ、最終段のプロセッサから前段までのプロセッサで得られた処理データを前記出力装置に出力することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ装置等において、高負荷の処理を分割して複数プロセッサで処理し、その結果を後段で結合する信号処理装置及び信号処理方法に関する。
【背景技術】
【０００２】
レーダ装置のような機器では、高負荷の処理を分割して複数のプロセッサで同一処理を行わせ、後段のプロセッサでそれらを結合する方式を取っていることが多い。例えば、レーダ信号処理装置では、受信信号に対する処理を一定の距離区間毎に分割して複数のプロセッサで処理し、その結果を後段のプロセッサで結合する方式を採用している。ここで、分割された処理結果を、共有バスを介して１つのプロセッサまたは１つのメモリに出力する場合、同時にアクセスが可能なのは１つのプロセッサだけであり、その他のプロセッサの出力が待たされることになる。
【０００３】
尚、共有装置へのアクセスの競合を改善する技術として、特許文献１に、ＣＰＵまたは逐次転送機能を持つＤＭＡデバイスによる共有メモリの連続アクセス中の無駄な調停を省き、データの連続転送を高速化する技術が記載されている。また、特許文献２に、共有メモリ及び共有バスをパイプライン的にアクセスするマルチプロセッサにおいて、スループットを低下させずに、共有変数の排他制御を実現する技術が記載されている。
【特許文献１】特開平０７−２１０４９８号公報
【特許文献２】特開平０５−２１０６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上述べたように従来のレーダ信号処理装置に代表される信号処理装置では、複数のプロセッサによって分割処理し、各プロセッサの処理結果を合成する方式が採用されている。しかしながら、合成処理先への処理結果出力時に共通バスの衝突を回避する必要があることから、必然的に各処理プロセッサを順番にアクセスしなければならない。この結果、最終結果が得られるまでの各プロセッサの待機時間が、実行すべき処理の時間を圧迫してしまう。
【０００５】
本発明は上記の問題を解決するためになされたもので、分割処理を受け持つ各プロセッサの処理結果出力時の共通バスの衝突を回避することができ、これによって処理時間の短縮を実現することのできる信号処理装置及び信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る信号処理装置は、信号処理を複数個のプロセッサによって分割処理し、各プロセッサの処理結果を共有バス上の出力装置に出力する装置において、前記複数個のプロセッサそれぞれの処理結果を隣接するプロセッサへ数珠繋ぎに出力し、最終段のプロセッサから前段までのプロセッサで得られた処理データを前記出力装置に出力することを特徴とするものである。
【０００７】
上記構成による信号処理装置では、共有バスを介して、後段の出力装置にアクセスするプロセッサを１個にし、それ以外のプロセッサからの処理結果は、プロセッサを数珠繋ぎに接続し、プロセッサを１つずつ経由することで最終的に出力装置に出力する。
【０００８】
これにより、出力装置への処理結果出力時のバスの衝突を回避し、プロセッサ数が各プロセッサ通信ポート数を超える場合においても、効率的に処理分割の結果を出力装置に出力する事が可能となる。
【発明の効果】
【０００９】
以上のように、本発明では、分割処理を受け持つ各プロセッサの処理結果出力時の共通バスの衝突を回避することができ、これによって処理時間の短縮を実現することのできる信号処理装置及び信号処理方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。
【００１１】
図１は本発明に係るマルチプロセッサ信号処理システムの一実施形態を示す系統図である。分割処理用プロセッサとして用意された第１〜第４のＤＳＰ（＃１〜＃４）１１〜１４は、共有バス１６を介してメモリ（ＳＲＡＭ）１７のRead/Writeが可能となされている。制御用として用意された第５のＤＳＰ（＃５）１５は、処理すべき入力データをＤＳＰ（＃１〜＃４）１１〜１４に分割する。それぞれの処理結果をメモリ１７に出力しようとした際、既に共有バス１６上にデータを出力しているプロセッサが存在すれば、それ以外のプロセッサのデータ出力は待たされることになる。そこで、本実施形態では、第１〜第３のＤＳＰ１１〜１３それぞれの処理結果を隣接するプロセッサ１２〜１４へ数珠繋ぎに出力し、データをメモリ１７に出力するプロセッサを１つに限定する。
【００１２】
本実施形態では、ＤＳＰ１１〜ＤＳＰ１４がＤＳＰ１５から処理すべきデータを入力し、処理を完了した後、ＤＳＰ１１はＤＳＰ１２に対して処理結果を出力する。それと同時にＤＳＰ１２はＤＳＰ１３に、ＤＳＰ１３はＤＳＰ１４に処理結果を出力し、ＤＳＰ１４は処理結果を共有バス１６を介してメモリ１７に出力する。次にＤＳＰ１２はＤＳＰ１１から入力した処理結果をＤＳＰ１３に出力する。同時に、ＤＳＰ１３もＤＳＰ１２から入力した処理結果をＤＳＰ１４に出力し、ＤＳＰ１４はＤＳＰ１３から入力した処理結果をメモリ１７に出力する。メモリ１７にデータを出力するプロセッサをＤＳＰ１４に限定することにより、共有バス１６の競合を回避する。
【００１３】
図２に本方式の信号処理システムのタイムチャートを示す。尚、ここでは説明を簡単にするため、ＤＳＰ（＃１〜＃４）それぞれに入力されるデータ長は同一であり、その処理期間、転送時間も同一であるものとする。
【００１４】
まず、第５のＤＳＰ（＃５）１５は、出力１〜４からデータ１〜４を１単位クロック毎に第１〜第４のＤＳＰ（＃１〜＃４）１１〜１４の入力１に供給する。各ＤＳＰ（＃１〜＃４）１１〜１４では、一定間隔で与えられるトリガによって処理が開始される。処理終了後、第１〜第３のＤＳＰ（＃１〜＃３）１１〜１３は出力１から次段のＤＳＰ（＃２〜＃４）１２〜１４の入力２に供給する。ＤＳＰ（＃２〜＃４）１２〜１４では、それぞれ処理結果の出力に続けて入力２から受け取ったデータを出力する。この結果、第４のＤＳＰ（＃４）１４は、自己の処理結果を出力後、入力２に順次供給される前段のＤＳＰ（＃３，＃２，＃１）１３，１２，１１それぞれの処理データを続けて出力する。これにより、メモリ１７には、各ＤＳＰ（＃１〜＃４）の処理結果を途切れることなくメモリ１７に書き込むことが可能となる。
【００１５】
従来方式では、各ＤＳＰの出力が一斉に行われるため、書込み権限を持っている以外のＤＳＰからの出力は、ランダムな時間待たされた後、再度書込みを試行することになり、データの出力に空き時間が発生してしまう。これに対し、上記構成による信号処理装置によれば、データを順次後段のＤＳＰに出力するため、データの出力に空き時間が発生せず、従来装置に比して処理時間を短縮することが可能となる。
【００１６】
以上述べたように、本発明によれば共有バスの競合を発生させることがないため、ＤＳＰ１１〜ＤＳＰ１４にて分割して処理した結果を効率良くメモリ１７に出力することが可能となる。
【００１７】
さらに、従来方式では、共有バス１６を介してメモリ１７にアクセスするプロセッサの数が多いほどバス１６の競合の発生頻度が上がるが、本発明の方式では、バス１６の競合が発生しないため、プロセッサ数の増加によるメモリアクセスの効率低下はなく、数珠繋ぎに接続できるプロセッサ数に制限はない。また、メモリアクセスの時間を正確に予測することが可能となる。
【００１８】
また、近年のプロセッサ、例えばＤＳＰでは、ＤＭＡ機構を備えていることが多いため、前段からのデータを入力と後段へのデータを出力と演算処理を同時に行うことができる。
【００１９】
また、上記実施形態では、各ＤＳＰ（＃１〜＃４）の処理結果をメモリ１７に書き込む場合について説明したが、各処理結果を合成するための出力用ＤＳＰに供給する場合についても同様に実施可能である。
【００２０】
以上の実施形態における信号処理装置は、高負荷処理対応のレーダ信号処理装置に採用可能であり、ＭＴＩフィルタ処理等の分割演算処理に極めて有効である。
【００２１】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る信号処理装置の一実施形態を示すブロック図。
【図２】上記実施形態のデータ入力タイミングを示すタイムチャート。
【符号の説明】
【００２３】
１１〜１５…ＤＳＰ、１６…共有バス、１７…メモリ。
【図１】
2008071171.tif 000003
【図２】
2008071171.tif 000004