(57)【要約】      （修正有）【課題】半導体パッケージ構造、及び、その製法を提供する。【解決手段】半導体パッケージ構造、及び、製法で、導線フレーム２０、且つ、少なくとも一つのチップ４０と、少なくとも一つの制御素子３０と、少なくとも一つの受動素子７０と、からなる。チップと制御素子は導線フレームの搭載ベース２６に設置され、成型材料５０は導線フレーム、チップ、制御素子を包覆すると共に、パッケージ体１０を形成する。成型材料は、少なくとも一つの凹槽６０を設置し、導線フレームの搭載ベース表面に達する深さで、且つ、凹槽内に受動素子を設置して、導線フレームと電気的に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体パッケージ構造であって、
複数の内ピン、複数の外ピン、及び、少なくとも一つの搭載ベース、からなる導線フレームと、
前記導線フレームの前記搭載ベースに設置される少なくとも一つのチップと、
前記導線フレームの前記搭載ベースに設置される少なくとも一つの制御素子と、
前記導線フレーム、前記チップ、前記内ピン、及び、前記制御素子を包覆する成型材料と、
前記成型材料の下方の任意の位置に設置されると共に、一部の前記導線フレームを露出する少なくとも一つの凹槽と、
前記凹槽内の前記導線フレーム表面に設置されると共に、前記導線フレームに電気的に連接される少なくとも一つの受動素子と、
からなることを特徴とする半導体パッケージ構造。
【請求項２】
前記チップはフラッシュメモリであることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項３】
前記成型材料はエポキシからなることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項４】
前記導線フレームは金属材質からなることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項５】
前記外ピンは前記成型材料から露出することを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項６】
前記搭載ベースは複数の引線を設置し、それぞれ、前記内ピン、前記チップ、及び、前記制御素子に電気的に接続することを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項７】
前記半導体パッケージ構造は、電子製品の保存媒体に適用され、前記電子製品の前記保存媒体は、デジタルカメラ、ＰＤＡ、及び、携帯電話を含むことを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項８】
前記半導体パッケージ構造は、電子メモリに適用され、前記電子メモリは、ＳＤカード、ＭＭＣカード、ＣＦカード、ＭＳ、ＳＭカード、ＸＤカード、ＲＳ―ＭＭＣカード、ミニＳＤカード、及び、トランスフラッシュを含むことを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項９】
半導体パッケージ構造であって、
複数の内ピン、複数の外ピン、及び、少なくとも一つの搭載ベース、からなる導線フレームと、
前記導線フレームの前記搭載ベースに設置される少なくとも一つのチップと、
前記導線フレームの前記搭載ベースに設置される少なくとも一つの制御素子と、
前記搭載ベース、前記チップ、前記内ピン、及び、前記制御素子を包覆する成型材料と、
前記成型材料の上方、及び、下方の任意の位置に対称設置されると共に、一部の前記導線フレーム表面を露出する少なくとも複数の凹槽と、
前記凹槽内の前記導線フレーム表面に設置されると共に、前記導線フレームに電気的に連接される少なくとも一つの受動素子と、
からなることを特徴とする半導体パッケージ構造。
【請求項１０】
前記チップはフラッシュメモリであることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１１】
前記成型材料はエポキシからなることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１２】
前記導線フレームは金属材質からなることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１３】
前記外ピンは前記成型材料から露出することを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１４】
前記搭載ベースは複数の引線を設置し、それぞれ、前記内ピン、前記チップ、及び、前記制御素子に電気的に接続することを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１５】
前記半導体パッケージ構造は、電子製品の保存媒体に適用され、前記電子製品の前記保存媒体は、デジタルカメラ、ＰＤＡ、及び、携帯電話を含むことを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１６】
前記半導体パッケージ構造は、電子メモリに適用され、前記電子メモリは、ＳＤカード、ＭＭＣカード、ＣＦカード、ＭＳ、ＳＭカード、ＸＤカード、ＲＳ―ＭＭＣカード、ミニＳＤカード、及び、トランスフラッシュを含むことを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１７】
半導体パッケージ方法であって、前記方法は、
導線フレームを提供する工程と、
少なくとも一つのフラッシュメモリ、及び、前記導線フレームの搭載ベース上に連接される少なくとも一つの制御素子を提供する工程と、
前記導線フレームの複数の内ピン、前記搭載ベース、前記フラッシュメモリ、及び、前記制御素子を包覆し、少なくとも一つの凹槽を形成する成型材料を提供する工程と、
前記凹槽内の前記導線フレームに位置し、前記導線フレームに電気的に接続する受動素子を提供する工程と、
からなることを特徴とする半導体パッケージ方法。
【請求項１８】
前記導線フレームの前記搭載ベース、前記内ピン、前記フラッシュメモリ、前記制御素子を包覆する前、ワイヤーボンディングにより、複数の引線の一端がそれぞれ、前記内ピン、前記制御素子、前記フラッシュメモリに電気的に接続し、もう一端が前記搭載ベースに連接されることを特徴とする請求項１７に記載の半導体パッケージ方法。
【請求項１９】
金型により、前記導線フレームの前記搭載ベース、前記内ピン、前記フラッシュメモリ、及び、前記制御素子を包覆し、前記成型材料を前記金型内に注入することを特徴とする請求項１７に記載の半導体パッケージ方法。
【請求項２０】
前記金型は、少なくとも一つの凸ブロックを設置し、前記成型材料の前記凹槽を成型することを特徴とする請求項１９に記載の半導体パッケージ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ構造、及び、その製法に関するものであって、特に、凹槽を有する半導体パッケージ構造、及び、その製法に関するものである。
【背景技術】
【０００２】
一般の半導体パッケージ方式、例えば、薄型スモールアウトラインパッケージ（ＴＳＯＰ）形式、マイクロスモールアウトラインパッケージ（ＭＳＯＰ）、及び、クオータスモールアウトラインパッケージ（ＱＳＯＰ）等のパッケージ技術は、家電製品内のメモリ装置に応用されたり、メモリカードに製作するものである。図１は、公知のメモリ功能を有するパッケージ体の構造断面図である。導線フレーム１００は、順に、制御素子（ｃｏｎｔｒｏｌｌｅｒ  ｃｏｍｐｏｎｅｎｔ）２００、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）３００、及び、受動素子４００を装着し、更に、成型材料５００により密封されて単一のパッケージ体を形成する。パッケージ体は、最後に、電気テストにより、良品と不良品に分類される。
【０００３】
上述のパッケージ体は、密封により一体成型される構造なので、成型材料は制御素子２００、フラッシュメモリ３００、及び、受動素子４００を一緒に包覆し、更に、電気テストを実行する。一方、パッケージ工程中、各ＩＣ素子、或いは、製造工程における電気性不良の原因を先に把握することができず、パッケージ終了後に電気テストを実行して、テストの結果が不良の場合、各ＩＣ素子、及び、パッケージ材料を破棄することになり、生産コスト、及び、時間が増加する。また、電気不良のパッケージ体が検出される時、成型後のパッケージ体は、パッケージ体内部の電気性不良の原因を察知するのが困難なので、歩留まりが向上できず、依って、上述の問題を克服することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の問題を解決するため、本発明は、成型材料をパッケージする時、受動素子を置入する凹槽を形成し、且つ、受動素子を置入しない時、パッケージ体は先に電気テストしてから、受動素子を置入するかどうかを決定することができ、電気性不良のパッケージ体が受動素子を置入するのを回避することを目的とする。
【０００５】
本発明は、更に、成型材料により、チップ装着時、凹槽を形成し、置入する受動素子の連接状況を検視することを目的とする。
【課題を解決するための手段】
【０００６】
上述の目的を達成するため、本発明は、半導体パッケージ構造を提供し、複数の内ピン、複数の外ピン、及び、少なくとも一つの搭載ベース、からなる導線フレームと、導線フレームの搭載ベースに設置されると共に、導線フレームと電気的に接続する少なくとも一つのチップと、導線フレームの搭載ベースに設置されると共に、導線フレームに電気的に接続される少なくとも一つの制御素子と、成型材料の下方の任意の位置に設置されると共に、搭載ベース表面に凹入される少なくとも一つの凹槽と、凹槽内に設置されると共に、各内ピン、及び、複数の外ピンに連接される少なくとも一つの受動素子と、からなる。
【０００７】
上述の目的を達成するため、本発明は、半導体パッケージ構造の製法を提供し、導線フレームを提供する工程と、少なくとも一つのフラッシュメモリ、及び、導線フレームの搭載ベース上に連接される少なくとも一つの制御素子を提供する工程と、導線フレームの複数の内ピン、搭載ベース、フラッシュメモリ、及び、制御素子を包覆し、導線フレームの複数の外ピンを包覆せず、少なくとも一つの凹槽を形成する成型材料を提供する工程と、凹槽内に位置し、導線フレームに電気的に接続する受動素子を提供する工程と、からなる。
【発明の効果】
【０００８】
本発明により、電気性不良のパッケージ体が受動素子を置入するのを回避することが可能である。
【発明を実施するための最良の形態】
【０００９】
図２は、本発明の実施例による凹槽を有するパッケージ体の断面図である。本実施例中、パッケージ体１０は、導線フレーム２０、制御素子３０、及び、フラッシュメモリ４０、を有する。導線フレーム２０は、複数の内ピン２２、外ピン２４、及び、搭載ベース２６、からなり、且つ、制御素子３０、及び、フラッシュメモリ４０は搭載ベース２６に設置される。パッケージ体１０は成型材料５０を塗布し、制御素子３０、フラッシュメモリ４０、内ピン２２、及び、搭載ベース２６を包覆し、外ピン２４は、成型材料５０に包覆されず、成型材料５０外に露出する。また、成型材料５０は、成型材料のない領域を有して凹槽６０を形成し、且つ、凹槽６０は成型材料５０の任意の位置に設置され、成型材料５０の凹槽６０は一部の導線フレーム２０表面を露出し、受動素子７０を置入すると共に、受動素子７０と導線フレーム２０は電気的に接続する。搭載ベース２６は、内ピン２２、フラッシュメモリ４０、及び、制御素子３０に電気的に接続する複数の引線８０を設置する。成型材料５０の材質はエポキシ（ｅｐｏｘｙ）を主要材料とし、導線フレーム２０は金属からなる。
【００１０】
図３は、本発明のもう一つの実施例を示し、パッケージ体１０上方、及び、下方にそれぞれ、凹槽６０と６２を対称設置し、凹槽６０内の受動素子７０と導線フレーム２０の連接状態を検視しやすくしている。上述の実施例の精神によると、パッケージ体１０の凹槽６０と６２は回路設計の要求により、パッケージ体１０上方、及び、下方の任意の位置に設置され、凹槽６０に受動素子７０を装着する。本発明のパッケージ体１０はデジタルカメラ、ＰＤＡ、或いは、携帯電話等の各種電子製品の保存媒体に適用されるか、或いは、ＳＤカード、マルチメディアカードＭＭＣ、コンパクトフラッシュ（登録商標）ＣＦカード、メモリスティックＭＳ、スマートメディアＳＭカード、ＸＤカード、ＲＳ―ＭＭＣ、ミニＳＤカード、及び、トランスフラッシュ等を製作する。
【００１１】
図４Ａと図４Ｂは、本発明の凹槽を有するパッケージの工程を示す。図４Ａで示されるように、まず、導線フレーム２０を提供し、導線フレーム２０上方は、順に、制御素子３０、フラッシュメモリ４０を設置し、ボンディングワイヤにより、引線８０一端を内ピン２２、制御素子３０、及び、フラッシュメモリ４０に電気的に接続し、もう一端は搭載ベース２６に連接する。
【００１２】
図４Ｂで示されるように、金型によりパッケージ工程を実行し、成型材料５０が導線フレーム２０のフラッシュメモリ４０、及び、制御素子３０を包覆し、金型は、上金型９２、及び、下金型９４の構造で、それぞれ、凸ブロック９６、９８を設置する。パッケージ工程実行時、凸ブロック９６、９８は、それぞれ、導線フレーム２０上方と下方に抵触し、パッケージ時の挟持作用を生成し、成型材料５０が完全に包覆するのを防止する。成型材料を金型に注入した後、凹槽６０、６２を形成し、続いて、受動素子７０を凹槽６０中に置入すると共に、導線フレーム２０に電気的に接続して、図３で示されるようなパッケージ体構造が完成する。本発明の実施例の精神により、上金型９２と下金型９４は単一の凸ブロック９６を設置し、パッケージ時、凹槽６０を形成してから、受動素子７０を置入し、図２で示されるようなパッケージ体構造が完成する。
【００１３】
上述の実施例によると、完成したパッケージ体１０は、電気テストを経て、結果が不正常である場合、パッケージ体１０を廃棄し、公知技術のパッケージ体が、制御素子、フラッシュメモリ、及び、受動素子をパッケージしてから電気テストをするのではないので、不要な加工時間を減少させ、及び、材料の節約が可能である。また、本発明の凹槽６０、６２は、蓋体（図示しない）を凹槽６０、６２上に設置し、粒子が凹槽６０、６２内に侵入し、パッケージ体１０の電気不良の原因になるのを防止する。
【００１４】
上述のように、本発明は半導体パッケージ構造、及び、その製法を提出し、成型材料を利用する時、凹槽を形成して受動素子を置入し、且つ、受動素子を置入しない時、パッケージ体は先に電気テストをして、テストをパスしたパッケージ体が受動素子を置入するので、不良品が受動素子を置入せず、且つ、凹槽内の受動素子の連接状況が分析しやすく、不良品の原因になるのを防止することができる。
【００１５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００１６】
【図１】公知のメモリ功能を有するパッケージ体の構造断面図である。
【図２】本発明の実施例による凹槽を有するパッケージ体の断面図である。
【図３】本発明のもう一つの実施例による凹槽を有するパッケージ体の断面図である。
【図４Ａ】本発明による凹槽を有するパッケージ工程を示す図である。
【図４Ｂ】本発明による凹槽を有するパッケージ工程を示す図である。
【符号の説明】
【００１７】
１００  導線フレーム
２００  制御素子
３００  フラッシュメモリ
４００  受動素子
５００  成型材料
１０  パッケージ体
２０  導線フレーム
２２  内ピン
２４  外ピン
２６  搭載ベース
３０  制御素子
４０  フラッシュメモリ
５０  成型材料
６０、６２  凹槽
７０  受動素子
８０  引線
９２  上金型
９４  下金型
９６、９８  凸ブロック
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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