(57)【要約】【課題】実装状態でもテストモードに入ることができ、実装状態で半導体装置の環境（内部特性）を変化させ、外部から印加される実装テスト信号に応じてテストモードに入る半導体装置を提供すること。【解決手段】外部から複数の実装テスト信号を受信する複数の任意のピンと、前記複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段とを備える半導体装置を提供する。また、外部から入力される複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部実装テスト信号を生成する信号生成手段と、前記複数の内部実装テスト信号をデコードするデコード手段とを備える半導体装置を提供する。【選択図】図１
2008164601.tif 000002
【特許請求の範囲】
【請求項１】
外部から複数の実装テスト信号を受信する複数の任意のピンと、
前記複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段と
を備え、
実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置。
【請求項２】
前記信号生成手段が、
外部の複数の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の内部テストモード信号をデコードするデコード手段を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の任意のピンと前記信号生成手段とを接続する複数の任意のパッドを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の任意のピンから発生し得る静電気を防止する静電気防止回路を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
設定された初期動作時、前記複数の任意のピンの電圧レベルを初期化させる初期化回路を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数の任意のピンの電圧レベルがフロートされるのを防止するフロート防止回路を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記信号生成手段が、
前記実装テスト信号と設定された複数の基準電圧とを比較する複数の比較器を備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
外部から入力される複数の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段と、
前記複数の内部テストモード信号をデコードするデコード手段と
を備え、
実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置。
【請求項１０】
前記信号生成手段が、
外部の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
設定された初期動作時、前記信号生成手段を初期化させる初期化回路を更に備えることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記信号生成手段が、前記実装テスト信号と設定した複数の基準電圧とを比較する複数の比較器を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
複数の任意のピンを介して、外部から入力される複数の実装テスト信号を受信するステップと、
該複数の実装テスト信号のそれぞれと設定された複数の基準電圧とを比較するステップと、
該比較するステップの結果に応じて、内部実装テスト信号を生成するステップと
を含み、
実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置のテスト方法。
【請求項１４】
前記複数の任意のピンに発生し得る静電気を防止するステップを更に含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
設定された初期動作時、前記複数の任意のピンの電圧レベルを初期化させるステップを更に含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１６】
前記複数の任意のピンの電圧レベルがフロートされるのを防止するステップを更に含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１７】
前記内部テストモード信号をデコードし、その結果に応じて、設定されたテストを行うステップを更に含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１８】
外部から複数の実装テスト信号を受信するステップと、
該複数の実装テスト信号のそれぞれと設定された複数の基準信号とを比較するステップと、
該比較するステップの結果に応じて、内部実装テスト信号を生成するステップと
を含み、
実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置のテスト方法。
【請求項１９】
前記内部実装テスト信号をデコードし、その結果に応じて、設定されたテストを行うステップを更に含むことを特徴とする請求項１８に記載の半導体装置のテスト方法。
【請求項２０】
ピンと、
該ピンを介して受信した信号を第１基準電圧と比較する第１比較部と、
前記ピンを介して受信した信号を第２基準電圧と比較する第２比較部と
を備えることを特徴とする半導体装置。
【請求項２１】
前記第１基準電圧と第２基準電圧とが、
異なるレベルを有することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記ピンを介して受信した信号が、
実装テスト信号であることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記比較部の比較結果に応じて、実装テストモード時、複数の内部テストモード信号が生成されることを特徴とする請求項２０に記載の半導体装置。
【請求項２４】
前記複数の内部テストモード信号をデコードするデコード部を更に備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記半導体装置が、
実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体装置の実装テストに関する。
【背景技術】
【０００２】
実装テストとは、単数又は複数の半導体装置を規格化した構成単位であるモジュールで構成し、実際の応用装置と連携させて、半導体装置の動作を検証することを意味する。
【０００３】
これは、検査者が設定した測定・検査プログラムを有する検査装置を用いて、半導体装置の不良（ｐａｓｓ／ｆａｉｌ）を検出するテストとは異なるものである。
【０００４】
したがって、実装テストでは、検査者が設定した測定・検査プログラムが適用できない。
【０００５】
このため、実際の外部制御装置と半導体装置との相互衝突の問題から不良が多く発生し、このような不良システム（半導体装置と応用装置、即ち、外部制御装置を備える装置）の環境を、汎用検査装置では実現しにくいため、不良の分析が困難となっている。
【０００６】
従来技術としては、特許文献１、特許文献２のようなものがなされている。
【特許文献１】特開平１０−１９９９２
【特許文献２】特開２００５−２１４７６５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、第１に、実装状態でもテストモードに入ることのできる半導体装置を提供することにある。第２に、実装状態で半導体装置の環境（内部特性）を変化させる半導体装置を提供することにある。第３に、実装状態で外部から印加される実装テスト信号に応じてテストモードに入る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明は、外部から複数の実装テスト信号を受信する複数の任意のピンと、前記複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段とを備える半導体装置を提供する。
【０００９】
また、本発明は、外部から入力される複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部実装テスト信号を生成する信号生成手段と、前記複数の内部実装テスト信号をデコードするデコード手段とを備える半導体装置を提供する。
【００１０】
また、本発明は、複数の任意のピンを備える半導体装置において、該複数の任意のピンを介して複数の実装テスト信号を受信するステップと、該複数の実装テスト信号のそれぞれと設定された複数の基準電圧とを比較するステップと、該比較するステップの結果に応じて、内部実装テスト信号を生成するステップとを含む半導体装置のテスト方法を提供する。
【００１１】
また、本発明は、外部から複数の実装テスト信号を受信するステップと、該複数の実装テスト信号のそれぞれと設定された複数の基準信号とを比較するステップと、該比較するステップの結果に応じて、内部実装テスト信号を生成するステップとを含む半導体装置のテスト方法を提供する。
【００１２】
また、本発明は、実装状態の半導体装置の環境を変化させるか、又は半導体装置をテストするために、チップの未使用ピンに、半導体装置をテストモードにする信号を受信する。
【００１３】
具体的には、以下の発明を提供する。
【００１４】
第一発明では、外部から複数の実装テスト信号を受信する複数の任意のピンと、前記複数の実装テスト信号のそれぞれの電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段とを備え、実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置を提供する。
【００１５】
第二発明では、第一発明を基本とし、さらに、前記信号生成手段が、外部の複数の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成することを特徴とする半導体装置を提供する。
【００１６】
第三発明では、第一発明を基本とし、さらに、前記複数の内部テストモード信号をデコードするデコード手段を更に備えることを特徴とする半導体装置を提供する。
【００１７】
第四発明では、第一発明を基本とし、さらに、前記複数の任意のピンと前記信号生成手段とを接続する複数の任意のパッドを更に備えることを特徴とする半導体装置を提供する。
【００１８】
第五発明では、第一発明を基本とし、さらに、前記複数の任意のピンから発生し得る静電気を防止する静電気防止回路を更に備えることを特徴とする半導体装置を提供する。
【００１９】
第六発明では、第一発明を基本とし、さらに、設定された初期動作時、前記複数の任意のピンの電圧レベルを初期化させる初期化回路を更に備えることを特徴とする半導体装置を提供する。
【００２０】
第七発明では、第一発明を基本とし、さらに、前記複数の任意のピンの電圧レベルがフロートされるのを防止するフロート防止回路を更に備えることを特徴とする半導体装置を提供する。
【００２１】
第八発明では、第一発明を基本とし、さらに、前記信号生成手段が、前記実装テスト信号と設定された複数の基準電圧とを比較する複数の比較器を備えることを特徴とする半導体装置を提供する。
【００２２】
第九発明では、外部から入力される複数の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成する信号生成手段と、前記複数の内部テストモード信号をデコードするデコード手段とを備え、実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置を提供する。
【００２３】
第十発明では、第九発明を基本とし、さらに、前記信号生成手段が、外部の実装テスト信号の電圧レベルに応じて、複数の内部テストモード信号を生成することを特徴とする半導体装置を提供する。
【００２４】
第十一発明では、第九発明を基本とし、さらに、設定された初期動作時、前記信号生成手段を初期化させる初期化回路を更に備えることを特徴とする半導体装置を提供する。
【００２５】
第十二発明では、第九発明を基本とし、さらに、前記信号生成手段が、前記実装テスト信号と設定した複数の基準電圧とを比較する複数の比較器を備えることを特徴とする半導体装置を提供する。
【００２６】
第十三発明では、複数の任意のピンを介して、外部から入力される複数の実装テスト信号を受信するステップと、該複数の実装テスト信号のそれぞれと設定された複数の基準電圧とを比較するステップと、該比較するステップの結果に応じて、内部実装テスト信号を生成するステップとを含み、実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置のテスト方法を提供する。
【００２７】
第十四発明では、第十三発明を基本とし、さらに、前記複数の任意のピンに発生し得る静電気を防止するステップを更に含むことを特徴とする半導体装置のテスト方法を提供する。
【００２８】
第十五発明では、第十三発明を基本とし、さらに、設定された初期動作時、前記複数の任意のピンの電圧レベルを初期化させるステップを更に含むことを特徴とする半導体装置のテスト方法を提供する。
【００２９】
第十六発明では、第十三発明を基本とし、さらに、前記複数の任意のピンの電圧レベルがフロートされるのを防止するステップを更に含むことを特徴とする半導体装置のテスト方法を提供する。
【００３０】
第十七発明では、第十三発明を基本とし、さらに、前記内部テストモード信号をデコードし、その結果に応じて、設定されたテストを行うステップを更に含むことを特徴とする半導体装置のテスト方法を提供する。
【００３１】
第十八発明では、外部から複数の実装テスト信号を受信するステップと、該複数の実装テスト信号のそれぞれと設定された複数の基準信号とを比較するステップと、該比較するステップの結果に応じて、内部実装テスト信号を生成するステップとを含み、実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置のテスト方法を提供する。
【００３２】
第十九発明では、第十八発明を基本とし、さらに、前記内部実装テスト信号をデコードし、その結果に応じて、設定されたテストを行うステップを更に含むことを特徴とする半導体装置のテスト方法を提供する。
【００３３】
第二十発明では、ピンと、該ピンを介して受信した信号を第１基準電圧と比較する第１比較部と、前記ピンを介して受信した信号を第２基準電圧と比較する第２比較部とを備えることを特徴とする半導体装置を提供する。
【００３４】
第二十一発明では、第二十発明を基本とし、さらに、前記第１基準電圧と第２基準電圧とが、異なるレベルを有することを特徴とする半導体装置を提供する。
【００３５】
第二十二発明では、第二十発明を基本とし、さらに、前記ピンを介して受信した信号が、実装テスト信号であることを特徴とする半導体装置を提供する。
【００３６】
第二十三発明では、第二十発明を基本とし、さらに、前記比較部の比較結果に応じて、実装テストモード時、複数の内部テストモード信号が生成されることを特徴とする半導体装置を提供する。
【００３７】
第二十四発明では、第二十三発明を基本とし、さらに、前記複数の内部テストモード信号をデコードするデコード部を更に備えることを特徴とする半導体装置を提供する。
【００３８】
第二十五発明では、第二十三発明を基本とし、さらに、前記半導体装置が、実装状態で半導体装置の動作を評価するために、前記複数の内部テストモード信号に応じて、実装テストモードに入ることを特徴とする半導体装置を提供する。
【発明の効果】
【００３９】
本発明の半導体装置は、実装状態でもテストモードに入ることができる。また、実装状態でも内部特性を変化させることができる。さらに、実装状態で外部から印加されるテスト信号に応じてテストモードに入ることができる。
【発明を実施するための最良の形態】
【００４０】
以下、添付した図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００４１】
図１は、本発明の第１実施形態に係る実装テスト可能な半導体装置を示す図である。
【００４２】
同図に示すように、実装テスト可能な半導体装置は、チップ１０６内部に、外部から受信する実装テスト信号ＥＸＰＡＳＩＧのレベルに応じて、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３を生成する信号生成部１０４と、複数の内部実装テスト信号をデコードして、内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３として出力するデコード部１０５とを備える。
【００４３】
更に、チップ１０６には、外部の実装テスト信号ＥＸＰＡＳＩＧを受信するために、任意のパッド１０３と任意のピン１０１とを備える。任意のピン１０１と任意のパッド１０３は、ワイヤボンディングされる。
【００４４】
図２は、信号生成部１０４の第１実施形態を示す図であり、図１の符号を引用して説明する。
【００４５】
同図に示すように、信号生成部１０４は、複数の比較器２０１〜２０３を備えるが、各比較器２０１〜２０３は、実装テスト信号ＥＸＰＡＳＩＧが入力され、当該実装テスト信号ＥＸＰＡＳＩＧのレベルに応じて、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３を出力する。
【００４６】
複数の比較器２０１〜２０３は同じ構造を有するため、このうち、第１比較器２０１を代表としてその構造を説明する。
【００４７】
第１比較器２０１は、複数のＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、複数のＰＭＯＳトランジスタＭＰ１〜ＭＰ２と、インバータＩＮＶ１とで実現することができる。その動作を説明すると、まず、イネーブル信号ＥＮに応じて、イネーブルＮＭＯＳトランジスタＭＮ１がターンオンされて第１比較器２０１が動作する。
【００４８】
続いて、設定した基準電圧ＶＲＥＦ１が第１ＮＭＯＳトランジスタＭＮ２のゲートに印加され、実装テスト信号ＥＸＰＡＳＩＧが第２ＮＭＯＳトランジスタＭＮ３のゲートに印加される。このとき、基準電圧ＶＲＥＦ１と実装テスト信号ＥＸＰＡＳＩＧのレベルの高低によって、第１ＮＭＯＳトランジスタＭＮ２又は第２ＮＭＯＳトランジスタＭＮ３が選択的にターンオンされる。
【００４９】
まず、第１のパターンとして実装テスト信号ＥＸＰＡＳＩＧのレベルが基準電圧ＶＲＥＦ１のレベルより高いものと仮定した場合、第２ＮＭＯＳトランジスタＭＮ３がターンオンされて、最終的に第１比較器２０１は、論理レベルが「ハイ」の第１内部実装テスト信号ＩＮＰＡＳＩＧ１を出力する。
【００５０】
また、第２のパターンとして基準電圧ＶＲＥＦ１のレベルが実装テスト信号ＥＸＰＡＳＩＧのレベルより高い場合、第１ＮＭＯＳトランジスタＭＮ２がターンオンされて、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２をターンオンさせる。この２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２のターンオンによって、最終的に第１比較器２０１は、論理レベルが「ロー」の第１内部実装テスト信号ＩＮＰＡＳＩＧ１を出力する。
【００５１】
ここで、信号生成部１０４内に存在する複数の比較器２０１〜２０３には、それぞれ異なるレベルの基準電圧ＶＲＥＦ１〜ＶＲＥＦ３が印加される。そして、同じ実装テスト信号ＥＸＰＡＳＩＧが入力される。
【００５２】
このため、各比較器２０１〜２０３から出力される内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３の論理レベルは、印加される基準電圧ＶＲＥＦ１〜ＶＲＥＦ３によって同じか、又は異なる。
【００５３】
図３は、デコード部１０５の第１実施形態を示す図であり、図１の符号を引用して説明する。
【００５４】
同図に示すように、デコード部１０５は、信号生成部１０４の複数の内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３をデコードするために、複数のインバータＩＮＶ２〜ＩＮＶ７と複数のＮＡＮＤゲートＮＤ１〜ＮＤ３とを備える。
【００５５】
デコード部１０５は、入力される複数の内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３の論理レベルに応じて、これらを結合して内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３を生成する。
【００５６】
このような実装テストの可能な半導体装置のテストモードに関する一例として、ｔＡＣ（ａｃｃｅｓｓｔｉｍｅ）テストの場合、各基準電圧ＶＲＥＦ１〜ＶＲＥＦ３のレベル順位は、第１基準電圧ＶＲＥＦ１＜第２基準電圧ＶＲＥＦ２＜第３基準電圧ＶＲＥＦ３と仮定する。そして、チップ１０６に実装テスト信号ＥＸＰＡＳＩＧが入力される前に、半導体装置が正常に動作している状態か、又は正常に動作している半導体装置に実装テスト信号ＥＸＰＡＳＩＧが入力された状態であり得る。
【００５７】
まず、実装テスト（ｔＡＣテスト）を行わない場合として、入力される実装テスト信号ＥＸＰＡＳＩＧのレベルが第１基準電圧ＶＲＥＦ１より小さいと、内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３は非アクティブになる。
【００５８】
また、実装テスト（ｔＡＣテスト）の第１の変化として、実装テスト信号ＥＸＰＡＳＩＧのレベルが第１基準電圧ＶＲＥＦ１より大きく、第２基準電圧ＶＲＥＦ２より小さいと、第１内部テストモード信号ＴＭＳＩＧ１はアクティブになり、第２内部テストモード信号ＴＭＳＩＧ２及び第３内部テストモード信号ＴＭＳＩＧ３は非アクティブになる。
【００５９】
更に、実装テスト（ｔＡＣテスト）の第２の変化として、実装テスト信号ＥＸＰＡＳＩＧのレベルが第２基準電圧ＶＲＥＦ２より大きく、第３基準電圧ＶＲＥＦ３より小さいと、第１内部テストモード信号ＴＭＳＩＧ１及び第２内部テストモード信号ＴＭＳＩＧ２はアクティブになり、第３内部テストモード信号ＴＭＳＩＧ３は非アクティブになる。
【００６０】
最後に、実装テスト（ｔＡＣテスト）の第３の変化として、実装テスト信号ＥＸＰＡＳＩＧのレベルが全ての基準電圧ＶＲＥＦ１〜ＶＲＥＦ３より大きいと、全ての内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３はアクティブになる。
【００６１】
このように、各変化によって出力された内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３の論理レベルに応じて、半導体装置は、自体の遅延固定ループ（ＤＬＬ）のレプリカ遅延量を調整してｔＡＣを調整する。例えば、第１の変化において、第１内部テストモード信号ＴＭＳＩＧ１がアクティブになってレプリカ遅延量を増加させ、第３の変化において、全ての内部テストモード信号ＴＭＳＩＧ１〜ＴＭＳＩＧ３がアクティブになってレプリカ遅延量を減少させる。
【００６２】
このように、レプリカ遅延量を増加又は減少させた半導体装置は、データの出力（ＤＱ）波形の変化によってモニタリングすることができる。
【００６３】
本実施形態では、３個の比較器２０１〜２０３を用いるため、合計４個の変化を有する実装テスト（ｔＡＣテスト）について説明した。しかし、これは一例に過ぎず、更に多様な変化を有するためには、それに適した比較器２０１〜２０３とデコード部１０５とを備えれば良い。
【００６４】
本発明の第１実施形態を図１に基づいて整理すると、任意のピン１０１を介して印加された実装テスト信号ＥＸＰＡＳＩＧが任意のパッド１０３を経て信号生成部１０４に入力される。信号生成部１０４は、この実装テスト信号ＥＸＰＡＳＩＧの電圧レベルに応じて、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１〜ＩＮＰＡＳＩＧ３を出力し、これをデコード部１０５でデコードして、複数のテストモード信号ＴＭＳＩＧ１〜ＴＭＩＳＩＧ３として出力する。
【００６５】
ここで、チップ１０６に印加される実装テスト信号ＥＸＰＡＳＩＧの電圧レベルは、所望のテスト設定に合った値に設定されていなければならない。
【００６６】
また、所望のテストモード環境（テストモード信号の個数によって微細なテストまで可能にするテストモード環境）は、信号生成部１０４の出力信号の個数とデコード部１０５のデコーダの個数とによって変化し得る。
【００６７】
図４は、本発明の第２実施形態に係る実装テスト可能な半導体装置を示すブロック図である。
【００６８】
同図に示すように、本発明の第２実施形態に係る実装テスト可能な半導体装置は、チップ１９０内部に複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２を受信する複数の任意のピン１１０Ａ，１１０Ｂと、複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２のそれぞれの電圧レベルに応じて、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６を生成する信号生成部１４０とを備える。
【００６９】
また、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６をデコードして、複数のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５を生成するデコード部１５０と、複数の任意のピン１１０Ａ，１１０Ｂから発生し得る静電気を防止する静電気防止回路１６０と、設定された初期動作時、複数の任意のピン１１０Ａ，１１０Ｂの電圧レベルを初期化させる初期化回路１７０と、複数の任意のピン１１０Ａ，１１０Ｂの電圧レベルがフロートされることを防止するフロート防止回路１８０とを更に備える。
【００７０】
そして、複数の任意のピン１１０Ａ，１１０Ｂとワイヤボンディングされて、信号生成部１４０に複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２を送信する複数の任意のパッド１３０Ａ，１３０Ｂを更に備える。
【００７１】
図５は、図４に示した実装テストの可能な半導体装置を詳細に示す回路図であって、図４の符号を引用して説明する。
【００７２】
同図に示すように、実装テストの可能な半導体装置において、信号生成部１４０は、複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２のそれぞれと設定された複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３とを比較する複数の比較器１４１，１４２，１４３，１４４，１４５，１４６を備える。
【００７３】
このとき、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６は、複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２の何れか１個の実装テスト信号ＥＸＰＡＳＩＧ１又はＥＸＰＡＳＩＧ２と、複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３の何れか１個の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３を受信して、そのレベルを比較し、比較結果に応じて、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６の論理レベルを決定して出力する。
【００７４】
具体的に、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６には、入力される実装テスト信号ＥＸＰＡＳＩＧ１又はＥＸＰＡＳＩＧ２によって、それぞれ異なる基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が入力される。
【００７５】
例えば、同図に示すように、第１実装テスト信号ＥＸＰＡＳＩＧ１が入力される第１群の比較器１４１，１４２，１４３には、それぞれ異なる基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が入力されることが分かる。
【００７６】
同様に、第２実装テスト信号ＥＸＰＡＳＩＧ２が入力される第２群の比較器１４４，１４５，１４６にもそれぞれ異なる基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が入力されることが分かる。
【００７７】
また、第１群の比較器１４１，１４２，１４３と第２群の比較器１４４，１４５，１４６には、それぞれ複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が全て入力されることが分かる。
【００７８】
即ち、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６は、入力される複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２のそれぞれと複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３とを１回ずつ比較する。
【００７９】
そして、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６は、同じ構造を有する。したがって、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６すべてについての構成及び動作は説明せず、第１比較器１４１の構成及び動作を代表として説明する。
【００８０】
まず、構成について説明すると、第１比較器１４１には、第１実装テスト信号ＥＸＰＡＳＩＧ１がゲートを介して入力され、その電圧レベルに応じてドレイン・ソース接続された出力ノードＯＵＴＮと共通ノードＣＯＭＮとの間に流れる電流量を調整する第１ＮＭＯＳトランジスタＣＮ１と、第１基準電圧ＶＲＥＦ１がゲートを介して入力され、そのレベルに応じてドレイン・ソース接続された駆動ノードＩＮと共通ノードＣＯＭＮとの間に流れる電流量を調整する第２ＮＭＯＳトランジスタＣＮ２と、電源電圧ＶＤＤ端と出力ノードＯＵＴＮ及び駆動ノードＩＮとの間に電流ミラー形態で接続されて、出力ノードＯＵＴＮと駆動ノードＩＮとに流れる電流量を同一に調整する第１ＰＭＯＳトランジスタＣＰ１及び第２ＰＭＯＳトランジスタＣＰ２と、イネーブル信号ＥＮＡＢＬＥをゲートを介して受信し、その論理レベルに応じてドレイン・ソース接続された共通ノードＣＯＭＮと接地電圧ＶＳＳ端とが接続されるのを制御する第３ＮＭＯＳトランジスタＣＮ３と、論理決定レベルを基準に出力ノードＯＵＴＮの電圧レベルに応じて、第１内部実装テスト信号ＩＮＰＡＳＩＧ１の論理レベルを決定して出力するインバータＩＮＴ３とを備える。
【００８１】
動作について説明すると、まず、第１比較器１４１は、入力されるイネーブル信号ＥＮＡＢＬＥに応じて、その動作がオン・オフ制御されるため、イネーブル信号ＥＮＡＢＬＥがアクティブになり、第３ＮＭＯＳトランジスタＣＮ３がターンオンするとき、第１比較器１４１が動作し始める。
【００８２】
続いて、複数の実装テスト信号ＥＸＰＡＳＩＧ１、ＥＸＰＡＳＩＧ２の何れか１個の実装テスト信号ＥＸＰＡＳＩＧ１又はＥＸＰＡＳＩＧ２が第１ＮＭＯＳトランジスタＣＮ１のゲートを介して入力され、複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３の何れか１個の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３が第２ＮＭＯＳトランジスタＣＮ２のゲートを介して入力される。
【００８３】
このとき、第１ＮＭＯＳトランジスタＣＮ１のゲートを介して入力される第１実装テスト信号ＥＸＰＡＳＩＧ１の電圧レベルと、第２ＮＭＯＳトランジスタＣＮ２のゲートを介して入力される第１基準電圧ＶＲＥＦ１の電圧レベルの何れの電圧レベルがより高いかによって、第１比較器１４１から出力される第１内部実装テスト信号ＩＮＰＡＳＩＧ１の論理レベルが決定される。
【００８４】
例えば、第１ＮＭＯＳトランジスタＣＮ１のゲートを介して入力される第１実装テスト信号ＥＸＰＡＳＩＧ１の電圧レベルが、第２ＮＭＯＳトランジスタＣＮ２のゲートを介して入力される第１基準電圧ＶＲＥＦ１の電圧レベルよりも高い場合、第１ＮＭＯＳトランジスタＣＮ１とドレイン接続された出力ノードＯＵＴＮからソース接続された共通ノードＣＯＭＮに流れる電流量が、第２ＮＭＯＳトランジスタＣＮ２のドレイン接続された駆動ノードＩＮからソース接続された共通ノードＣＯＭＮに流れる電流量よりも大きい値を有する。このとき、電流ミラー形態で接続された第１ＰＭＯＳトランジスタＣＰ１と第２ＰＭＯＳトランジスタＣＰ２とによって、出力ノードＯＵＴＮと駆動ノードＩＮとに供給される電流量は同じため、出力ノードＯＵＴＮの電圧レベルは下がり、駆動ノードＩＮの電圧レベルは上がる。このように、出力ノードＯＵＴＮの電圧レベルがインバータＣＩＮＴ１の論理決定レベル以下に下がれば、インバータＣＩＮＴ１は、第１内部実装テスト信号ＩＮＰＡＳＩＧ１の論理レベルを論理「ハイ」に決定して出力する。
【００８５】
逆に、第１ＮＭＯＳトランジスタＣＮ１のゲートを介して入力される第１実装テスト信号ＥＸＰＡＳＩＧ１の電圧レベルが、第２ＮＭＯＳトランジスタＣＮ２のゲートを介して入力される第１基準電圧ＶＲＥＦ１の電圧レベルよりも低い場合、第１ＮＭＯＳトランジスタＣＮ１とドレイン接続された出力ノードＯＵＴＮからソース接続された共通ノードＣＯＭＮとに流れる電流量が、第２ＮＭＯＳトランジスタＣＮ２のドレイン接続された駆動ノードＩＮからソース接続された共通ノードＣＯＭＮとに流れる電流量よりも小さい値を有する。このとき、電流ミラー形態で接続された第１ＰＭＯＳトランジスタＣＰ１と第２ＰＭＯＳトランジスタＣＰ２とによって、出力ノードＯＵＴＮと駆動ノードＩＮとに供給される電流量は同じため、出力ノードＯＵＴＮの電圧レベルは上がり、駆動ノードＩＮの電圧レベルは下がる。このように、出力ノードＯＵＴＮの電圧レベルがインバータＣＩＮＴ１の論理決定レベル以上に上がれば、インバータＣＩＮＴ１は、第１内部実装テスト信号ＩＮＰＡＳＩＧ１の論理レベルを論理「ロー」に決定して出力する。
【００８６】
このように、第２比較器１４２、第３比較器１４３、第４比較器１４４、第５比較器１４５、及び第６比較器１４６も前記第１比較器１４１と同じ構成を有し、同様の動作を行う。これを参照して、複数の比較器１４１，１４２，１４３，１４４，１４５，１４６の動作による複数の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３の電圧レベルと、複数の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２の電圧レベルと、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６の論理レベルとをまとめると＜表１＞のとおりとなる。
【表１】
2008164601.tif 000003
【００８７】
また、本発明の第２実施形態に係る実装テストの可能な半導体装置において、静電気防止回路１６０は、複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続されて、それぞれの任意のパッド１３０Ａ，１３０Ｂから発生し得る静電気を防止する複数の静電気防止部１６２，１６４を備える。
【００８８】
ここで、複数の静電気防止部１６２，１６４のそれぞれは、複数のダイオードＤｉ１，Ｄｉ２，Ｄｉ３，Ｄｉ４を使って静電気を防止する第１防止部１６２Ａ，１６４Ａと、抵抗Ｒ１，Ｒ２を使って静電気を防止する第２防止部１６２Ｂ，１６４Ｂと、ＭＯＳトランジスタＮ１，Ｎ２，Ｎ９，Ｎ１０を使って静電気を防止する第３防止部１６２Ｃ，１６４Ｃとを備える。
【００８９】
本発明の第２実施形態に係る実装テストの可能な半導体装置において、初期化回路１７０は、複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続され、設定された初期動作時、それぞれの任意のパッド１３０Ａ，１３０Ｂの電圧レベルを初期化させる複数の初期化部１７２，１７４を備える。
【００９０】
ここで、複数の初期化部１７２，１７４のそれぞれは、半導体装置の初期動作時にトグルするリセットパルスＲＳＴＴＭＰに応じて、その動作がオン・オフ制御される。
【００９１】
具体的に、複数の初期化部１７２，１７４のそれぞれは、複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続されるノードＮＯＤＥＡ，ＮＯＤＥＢと接地電圧ＶＳＳ端との間に直列連結した複数のＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５を備え、複数のＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５のうち、接地電圧ＶＳＳ端とソースが接続されたＮＭＯＳトランジスタＮ７，Ｎ１５のゲートにリセットパルスＲＳＴＴＭＰが印加されて、複数の初期化部１７２，１７４の動作をオン・オフ制御する。また、ゲートにリセットパルスＲＳＴＴＭＰが印加されるＮＭＯＳトランジスタＮ７，Ｎ１５を除くその他のＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４のゲートには電源電圧ＶＤＤが印加され、リセットパルスＲＳＴＴＭＰがトグルするときに電流の消耗が発生するのを防止する。
【００９２】
本発明の第２実施形態に係る実装テストの可能な半導体装置において、フロート防止回路１８０は、複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続され、複数の任意のパッド１３０Ａ，１３０Ｂを介して、設定された電圧レベルを有する信号が入力されない場合、未知の電圧レベルを有する信号が信号生成部１４０に送信されることを遮断することができる複数のフロート防止部１８２，１８４を備える。
【００９３】
ここで、複数のフロート防止部１８２，１８４のそれぞれは、複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続されるノードＮＯＤＥＡ，ＮＯＤＥＢのプルダウン駆動をオン・オフ制御することによって、複数の任意のパッド１３０Ａ，１３０Ｂを介して、その電圧レベルの分からない信号が信号生成部１４０に送信されることを遮断する。
【００９４】
具体的に、複数のフロート防止部１８２，１８４のそれぞれは、レベルシフタ１８２２，１８４２と、ＮＭＯＳトランジスタからなるプルダウンドライバＮ８，Ｎ１６とを備え、複数の任意のパッド１３０Ａ，１３０Ｂを介して予定された期間、電圧レベルが変動しない信号が入力される場合、プルダウンドライバＮ８，Ｎ１６をオフにさせる。逆に、複数の任意のパッド１３０Ａ，１３０Ｂを介して、その電圧レベルが継続的に変動する信号が入力される場合、ＮＭＯＳトランジスタＮ８からなるプルダウンドライバをオンにさせる。このとき、ＮＭＯＳトランジスタＮ８は、ドレイン・ソース接続された複数の任意のパッド１３０Ａ，１３０Ｂに１対１で接続されるノードＮＯＤＥＡ，ＮＯＤＥＢと接地電圧ＶＳＳ端とが接続されることを制御する。
【００９５】
図６は、図４及び図５に示した実装テスト可能な半導体装置の構成要素のうち、デコード部を詳細に示す回路図である。
【００９６】
同図に示すように、本発明の第２実施形態に係る実装テスト可能な半導体装置の構成要素のうち、デコード部１５０は、第１デコード部１５２と第２デコード部１５４とに分けられることが分かる。
【００９７】
まず、第１デコード部１５２は、信号生成部１４０から生成された複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６をデコードして、複数のデコード信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを生成するために、複数のインバータＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４，ＩＮＴ５，ＩＮＴ６，ＩＮＴ７，ＩＮＴ８と、複数のＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３，ＮＡＮＤ４，ＮＡＮＤ５，ＮＡＮＤ６，ＮＡＮＤ７，ＮＡＮＤ８とを備える。
【００９８】
具体的に、第１内部実装テスト信号ＩＮＰＡＳＩＧ１、第２内部実装テスト信号ＩＮＰＡＳＩＧ２、第３内部実装テスト信号ＩＮＰＡＳＩＧ３、第４内部実装テスト信号ＩＮＰＡＳＩＧ４、第５内部実装テスト信号ＩＮＰＡＳＩＧ５、第６内部実装テスト信号ＩＮＰＡＳＩＧ６が全て論理「ロー」であれば、第１デコード信号Ａ及び第５デコード信号Ｅが論理「ハイ」、その他のデコード信号Ｂ，Ｃ，Ｄ，Ｆ，Ｇ，Ｈは全て論理「ロー」となる。
【００９９】
また、第１内部実装テスト信号ＩＮＰＡＳＩＧ１と第４内部実装テスト信号ＩＮＰＡＳＩＧ４が論理「ハイ」であり、その他の内部実装テスト信号ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６が全て論理「ロー」であれば、第２デコード信号Ｂ及び第６デコード信号Ｆが論理「ハイ」、その他のデコード信号Ａ，Ｃ，Ｄ，Ｅ，Ｇ，Ｈは全て論理「ロー」となる。
【０１００】
そして、第３内部実装テスト信号ＩＮＰＡＳＩＧ３と第６内部実装テスト信号ＩＮＰＡＳＩＧ６とが論理「ロー」であり、その他の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５が全て論理「ハイ」であれば、第３デコード信号Ｃと第７デコード信号Ｇとが論理「ハイ」、その他のデコード信号Ａ，Ｂ，Ｄ，Ｅ，Ｆ，Ｈは全て論理「ロー」となる。
【０１０１】
また、第１内部実装テスト信号ＩＮＰＡＳＩＧ１、第２内部実装テスト信号ＩＮＰＡＳＩＧ２、第３内部実装テスト信号ＩＮＰＡＳＩＧ３、第４内部実装テスト信号ＩＮＰＡＳＩＧ４、第５内部実装テスト信号ＩＮＰＡＳＩＧ５、第６内部実装テスト信号ＩＮＰＡＳＩＧ６が全て論理「ハイ」であれば、第４デコード信号Ｄ及び第８デコード信号Ｈが論理「ハイ」、その他のデコード信号Ａ，Ｂ，Ｃ，Ｅ，Ｆ，Ｇは全て論理「ロー」となる。
【０１０２】
そして、第２デコード部１５４は、第１デコード部１５２で生成された複数のデコード信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈをデコードして、複数のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５を生成するために、複数のインバータＩＮＶ９，ＩＮＶ１０，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ１４，ＩＮＶ１５，ＩＮＶ１６，ＩＮＶ１７，ＩＮＶ１８，ＩＮＶ１９，ＩＮＶ２０，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３，ＩＮＶ２４と、複数のＮＡＮＤゲートＮＡＮＤ９，ＮＡＮＤ１０，ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮＤ１３，ＮＡＮＤ１４，ＮＡＮＤ１５，ＮＡＮＤ１６，ＮＡＮＤ１７，ＮＡＮＤ１８，ＮＡＮＤ１９，ＮＡＮＤ２０，ＮＡＮＤ２１，ＮＡＮＤ２２，ＮＡＮＤ２３，ＮＡＮＤ２４とを備える。
【０１０３】
具体的に、第１デコード信号Ａ及び第６デコード信号Ｆが論理「ハイ」であれば、第１テスト信号ＴＭＳＩＧ１は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０４】
また、第１デコード信号Ａ及び第７デコード信号Ｇが論理「ハイ」であれば、第２テスト信号ＴＭＳＩＧ２は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０５】
また、第１デコード信号Ａ及び第８デコード信号Ｈが論理「ハイ」であれば、第３テスト信号ＴＭＳＩＧ３は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０６】
第２デコード信号Ｂ及び第５デコード信号Ｅが論理「ハイ」であれば、第４テスト信号ＴＭＳＩＧ４は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０７】
また、第２デコード信号Ｂ及び第６デコード信号Ｆが論理「ハイ」であれば、第５テスト信号ＴＭＳＩＧ５は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０８】
また、第２デコード信号Ｂ及び第７デコード信号Ｇが論理「ハイ」であれば、第６テスト信号ＴＭＳＩＧ６は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１０９】
また、第２デコード信号Ｂ及び第８デコード信号Ｈが論理「ハイ」であれば、第７テスト信号ＴＭＳＩＧ７が論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１０】
また、第３デコード信号Ｃ及び第５デコード信号Ｅが論理「ハイ」であれば、第８テスト信号ＴＭＳＩＧ８は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１１】
また、第３デコード信号Ｃ及び第６デコード信号Ｆが論理「ハイ」であれば、第９テスト信号ＴＭＳＩＧ９は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１２】
また、第３デコード信号Ｃ及び第７デコード信号Ｇが論理「ハイ」であれば、第１０テスト信号ＴＭＳＩＧ１０は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１３】
また、第３デコード信号Ｃ及び第８デコード信号Ｈが論理「ハイ」であれば、第１１テスト信号ＴＭＳＩＧ１１は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１４】
また、第４デコード信号Ｄ及び第５デコード信号Ｅが論理「ハイ」であれば、第１２テスト信号ＴＭＳＩＧ１２は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１５】
また、第４デコード信号Ｄ及び第６デコード信号Ｆが論理「ハイ」であれば、第１３テスト信号ＴＭＳＩＧ１３は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１６】
また、第４デコード信号Ｄ及び第７デコード信号Ｇが論理「ハイ」であれば、第１４テスト信号ＴＭＳＩＧ１４は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１５は全て論理「ロー」となる。
【０１１７】
また、第４デコード信号Ｄ及び第８デコード信号Ｈが論理「ハイ」であれば、第１５テスト信号ＴＭＳＩＧ１５は論理「ハイ」となる。このとき、その他のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４は全て論理「ロー」となる。
【０１１８】
そして、第１デコード信号Ａ及び第５デコード信号Ｅが論理「ハイ」であれば、ノーマルモード信号ＮＭＳＩＧは論理「ハイ」となる。このとき、複数のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５は全て論理「ロー」となる。ここで、ノーマルモード信号ＮＭＳＩＧは、テスト動作が行われないノーマルモードでアクティブされる信号である。
【０１１９】
前記第１デコード部１５２及び第２デコード部１５４において、複数の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６の論理レベルによる複数のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５の論理レベルをまとめると＜表２＞のとおりである。
【表２】
2008164601.tif 000004
【０１２０】
そして、前述した本発明の実施形態では、２個の任意のピン１１０Ａ，１１０Ｂと２個の任意のパッド１３０Ａ，１３０Ｂとを介して、２個の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２を受信し、３個の基準電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３の電圧レベルと、２個の実装テスト信号ＥＸＰＡＳＩＧ１，ＥＸＰＡＳＩＧ２の電圧レベルとをそれぞれ比較することによって、信号生成部１４０内に属する６個の比較器１４１，１４２，１４３，１４４，１４５，１４６を介して、６個の内部実装テスト信号ＩＮＰＡＳＩＧ１，ＩＮＰＡＳＩＧ２，ＩＮＰＡＳＩＧ３，ＩＮＰＡＳＩＧ４，ＩＮＰＡＳＩＧ５，ＩＮＰＡＳＩＧ６を出力し、これを使って１５個のテスト信号ＴＭＳＩＧ１，ＴＭＳＩＧ２，ＴＭＳＩＧ３，ＴＭＳＩＧ４，ＴＭＳＩＧ５，ＴＭＳＩＧ６，ＴＭＳＩＧ７，ＴＭＳＩＧ８，ＴＭＳＩＧ９，ＴＭＳＩＧ１０，ＴＭＳＩＧ１１，ＴＭＳＩＧ１２，ＴＭＳＩＧ１３，ＴＭＳＩＧ１４，ＴＭＳＩＧ１５と１個のノーマルモード信号とを生成すると説明したが、これは一例であって、本発明は、各構成要素の数が更に増えるか、又は減る場合も含む。
【０１２１】
例えば、内部実装テスト信号の数を２倍に増やすために、次の２つの場合が考えられる。
【０１２２】
第一に、発明において、複数の基準電圧の数を３個よりも更に増やした６個を用いることによって、内部実装テスト信号の数を２倍に増やすことができる。
【０１２３】
第二に、任意のピン及び任意のパッドの数を２個から２倍増やした４個の実装テスト信号を受信すれば、基準電圧の数を３個に維持しても内部実装テスト信号の数は２倍に増える。
【０１２４】
このとき、第一の方法は、電源電圧ＶＤＤのレベルが決まっているため、それぞれの基準電圧間の電圧レベル間隔が更に狭くなる問題が発生し得る。即ち、複数の基準電圧の数が３個のとき、それぞれの基準電圧間の電圧レベル間隔が０．５Ｖであれば、複数の基準電圧の数が５個のとき、それぞれの基準電圧間の電圧レベル間隔が０．２５Ｖになるが、このように、電圧レベル間隔の狭い基準電圧を複数形成するのは難しい問題がある。
【０１２５】
したがって、第二の方法によれば、基準電圧の数を３個のまま維持しても良いため、第一の方法における問題が発生しない。
【０１２６】
即ち、設計者の意図によって、本発明の実施形態に係るそれぞれの構成要素数はいくらでも変更可能である。
【０１２７】
本発明によると、実装状態の半導体装置の環境を変化させるか、又は半導体装置をテストすることができる。したがって、実装状態の半導体装置を分析するのに大いに役立ち、また、これは、製品開発期間の短縮及び不良に対して迅速に対応することができるという効果がある。
【０１２８】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【０１２９】
即ち、上記した実施形態で用いられた論理の種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号である場合を一例として実現したもので、信号のアクティブ極性が変われば、論理の実現例も変化し、このような実現例の数は非常に多く、また、その実現例の変化は、本発明の属する技術分野における通常の知識を有する者が技術的に容易に想到し得る事項であるため、各々の場合については直接言及しないこととする。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１実施形態に係る実装テストの可能な半導体装置を示す図である。
【図２】図１に示した信号生成部を示す図である。
【図３】図１に示したデコード部を示す図である。
【図４】本発明の第２実施形態に係る実装テストの可能な半導体装置を示すブロック図である。
【図５】図４の実装テストの可能な半導体装置を詳細に示す回路図である。
【図６】図４及び図５に示したデコード部を詳細に示す回路図である。
【符号の説明】
【０１３１】
１０１、１１０Ａ、１１０Ｂ      任意のピン
１０２、１２０Ａ、１２０Ｂ      ワイヤ
１０３、１３０Ａ、１３０Ｂ      任意のパッド
１０４、１４０                  信号生成部
１０５、１５０                  デコード部
１０６、１９０                  チップ
１６０                          静電気防止回路
１７０                          初期化回路
１８０                          フロート防止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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