(57)【要約】      （修正有）【課題】素子の劣化問題を解決するために、下部電極コンタクト層を相変化物質から形成し、プログラミング領域での劣化及び熱損失を防止した相変化メモリ素子及びその製造方法を提供する。【解決手段】ストレージノードに相変化層を備える相変化メモリ素子は、下部電極２２と、下部電極２２上に相変化物質から形成されたＢＥＣ（Back Electrode Contact）２３と、ＢＥＣ２３上に形成されたものであり、ＢＥＣ２３より狭幅に形成された第１相変化層２４ａと、第１相変化層２４ａ上に形成されたものであり、第１相変化層２４ａより広幅に形成された第２相変化層２４ｂと、第２相変化層２４ｂ上に形成されたコンタクト層２５、上部電極２６とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ストレージノードに相変化層を備える相変化メモリ素子において、
下部電極と、
前記下部電極上に相変化物質から形成されたＢＥＣと、
前記ＢＥＣ上に形成されたものであり、前記ＢＥＣより狭幅に形成された第１相変化層と、
前記第１相変化層上に形成されたものであり、前記第１相変化層より広幅に形成された第２相変化層と、
前記第２相変化層上に形成された上部電極と、を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記下部電極及び前記ＢＥＣの側面に形成された第１絶縁層と、
前記第１相変化層の側面に形成された第２絶縁層と、を備えることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、同種の相変化物質から形成されたことを特徴とする請求項１または請求項２に記載の相変化メモリ素子。
【請求項４】
前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）相変化物質から形成されたことを特徴とする請求項１または請求項２に記載の相変化メモリ素子。
【請求項５】
前記ＢＥＣ及び前記第１相変化層の界面領域で、ＰＶ領域が形成されることを特徴とする請求項１または請求項２に記載の相変化メモリ素子。
【請求項６】
前記下部電極及び前記ＢＥＣ間に、ＴｉまたはＴｉＮから形成された薄膜層をさらに備えることを特徴とする請求項１または請求項２に記載の相変化メモリ素子。
【請求項７】
ソース及びドレイン領域を備える半導体基板と、
前記ソース及び前記ドレインと接触し、前記半導体基板上に形成されたゲート絶縁層及びゲート電極層と、
前記ドレインと前記下部電極との間に形成されたコンタクトプラグとをさらに備えることを特徴とする請求項１または請求項２に記載の相変化メモリ素子。
【請求項８】
ストレージノードに相変化層を備える相変化メモリ素子の製造方法において、
（Ａ）第１絶縁層を開口した後、下部電極及びＢＥＣを形成して平坦化させる段階と、
（Ｂ）前記第１絶縁層及び前記下部電極上に第２絶縁層を形成し、前記下部電極より狭幅のホールを形成して前記下部電極表面を露出させる段階と、
（Ｃ）前記ホール内部及び前記第２絶縁層上に相変化層を形成する段階と、
（Ｄ）前記相変化層上に上部電極を形成する段階と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項９】
前記（Ａ）段階は、
第１絶縁層を形成する段階と、
前記第１絶縁層を開口して下部電極を形成し、下部電極の上部をエッチングする段階と、
前記下部電極上に相変化物質を塗布する段階と、
前記相変化物質の表面を平坦化してＢＥＣを形成する段階と、を含むことを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記下部電極上にＴｉまたはＴｉＮ薄膜層を形成した後、相変化物質を塗布することを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、同種の相変化物質から形成することを特徴とする請求項８ないし請求項１０のうちいずれか１項に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、ＧＳＴ相変化物質から形成することを特徴とする請求項８ないし請求項１０のうちいずれか１項に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記相変化層は、ＭＯＣＶＤまたはＡＬＤ工程により形成することを特徴とする請求項８ないし請求項１０のうちいずれか１項に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の製造方法に係り、さらに詳細には、素子の劣化問題を解決するために、下部電極コンタクト層（ＢＥＣ：Back Electrode Contact）を相変化物質から形成し、プログラミング領域での劣化及び熱損失を防止した相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
情報産業が発達するにつれて、大容量の情報処理が要求されてきた。従って、高容量の情報を保存することができる情報記録媒体への需要は持続的に増大している。需要の増大によって、情報保存速度が速く、かつ小型の情報記録媒体に関する研究が進められており、結果的に多種の情報保存装置が開発された。
【０００３】
次世代メモリ素子として、現在研究が進められているものとして、相変化メモリ素子（ＰＲＡＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｍｅｍｏｒｙ Ｄｅｖｉｃｅ）を挙げることができる。相変化メモリ素子は、主にカルコゲナイド（chalcogenide material）系のような相変化物質から形成された相変化層を備える。相変化物質は、結晶状態であるときと非晶質状態であるときとで、明確に異なる抵抗を有する。すなわち、相変化物質は、抵抗値として明確に区分される二種の状態を有し、その二状態は、温度によって可逆的に変化されうる。現在、相変化物質として多くの物質が知られているが、そのうちで代表的であって最も多用されている物質がＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）である。
【０００４】
図１Ａ及び図１Ｂは、従来技術による相変化メモリ素子を示した断面図である。図１Ａは、Ｔ字形相変化メモリ素子を示したものであり、図１Ｂは、制限構造型（confined structure）相変化メモリ素子を示したものである。
【０００５】
図１Ａを参照すれば、下部電極１２上に、ＢＥＣ１３が形成されている。下部電極１２及びＢＥＣ１３の側面には、第１絶縁層１１ａ及び第２絶縁層１１ｂが形成されている。ＢＥＣ１３及び第２絶縁層１１ｂ上には、相変化層１４が形成されており、相変化層１４上には、コンタクト層１５及び上部電極１６が順次に形成されている。
【０００６】
図１Ｂを参照すれば、下部電極１０２上に、ＢＥＣ１０３が形成されている。下部電極１０２に比べてＢＥＣ１０３は、相対的に狭幅を有するように形成され、下部電極１０２及びＢＥＣ１０３の側面には、第１絶縁層１０１ａ及び第２絶縁層１０１ｂが形成されている。ＢＥＣ１０３及び第２絶縁層１０１ｂ上には、相変化層１０４が形成されており、相変化層１０４上には、コンタクト層１０５及び上部電極１０６が順次に形成されている。図１Ａとは異なるように、ＢＥＣ１０３は、第２絶縁層１０１ｂの中間領域まで形成されており、相変化層１０４が第２絶縁層１０１ｂの内部領域にも形成されていることが分かる。
【０００７】
相変化メモリ素子は、下部電極及び上部電極を介して電流を印加することによって、相変化層と電極との接触領域でのジュール熱（Joule heat）を発生させ、相変化層の結晶質及び非晶質の可逆的な変化を起こさせることによって、情報を記録する。特に、相変化が集中的に発生する領域をＰＶ（Program Volume）といい、図１Ａの１７領域及び図１Ｂの１０７領域である。
【０００８】
相変化メモリ素子に使われる相変化層物質、例えばＧＳＴの組成などの物性維持は、相変化メモリ素子の信頼性を確保するのに最も重要な問題になる。現在、相変化メモリ素子の書き換え（Endurance）不良を発生させる原因として、相変化過程を反復することにより、ＰＶ領域とＢＥＣとの界面の付着（adhesion）不良現象が発生する問題と、相変化過程で相変化層とＢＥＣとの界面で比抵抗の増大などによる熱損失及びＰＶ領域が変化するという問題とを挙げることができる。かかる問題は、図１Ａ及び図１Ｂに示されているように、ＰＶ領域が相変化層とＢＥＣとの界面で形成されるために、根本的な解決が困難である。かかる問題を解決するために、さまざまな試みが進められているが、現在のところ明確な解決策が提示されていない状態である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、従来の技術的な問題点を解決するためのものであり、相変化層及びＢＥＣ界面での相変化の反復による相変化メモリ素子の特性低下及び熱損失を防止し、印加電流を最小化できる構造の相変化メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するために、本発明では、ストレージノードに相変化層を備える相変化メモリ素子において、下部電極と、前記下部電極上に相変化物質から形成されたＢＥＣと、前記ＢＥＣ上に形成されたものであり、前記ＢＥＣより狭幅に形成された第１相変化層と、前記第１相変化層上に形成されたものであり、前記第１相変化層より広幅に形成された第２相変化層と、前記第２相変化層上に形成された上部電極とを備える相変化メモリ素子を提供する。
【００１１】
本発明において、前記下部電極及び前記ＢＥＣの側面に形成された第１絶縁層と、前記第１相変化層の側面に形成された第２絶縁層とを備えることを特徴とする。
【００１２】
本発明において、前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、同種の相変化物質から形成されたことを特徴とする。
【００１３】
本発明において、前記ＢＥＣ、前記第１相変化層及び前記第２相変化層は、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）相変化物質から形成されたことを特徴とする。
【００１４】
本発明において、前記ＢＥＣ及び前記第１相変化層の界面領域で、ＰＶ領域が形成されることを特徴とする。
【００１５】
本発明において、前記下部電極及び前記ＢＥＣ間に、ＴｉまたはＴｉＮから形成された薄膜層をさらに備えることを特徴とする。
【００１６】
本発明において、ソース及びドレイン領域を備える半導体基板と、前記ソース及び前記ドレインと接触し、前記半導体基板上に形成されたゲート絶縁層及びゲート電極層と、前記ドレインと前記下部電極との間に形成されたコンタクトプラグとをさらに備えることを特徴とする。
【００１７】
また、本発明では、ストレージノードに相変化層を備える相変化メモリ素子の製造方法において、（Ａ）第１絶縁層を開口した後、下部電極及びＢＥＣを形成して平坦化させる段階と、（Ｂ）前記第１絶縁層及び前記下部電極上に第２絶縁層を形成し、前記下部電極より狭幅のホールを形成して前記下部電極表面を露出させる段階と、（Ｃ）前記ホール内部及び前記第２絶縁層上に相変化層を形成する段階と、（Ｄ）前記相変化層上に上部電極を形成する段階とを含む相変化メモリ素子の製造方法を提供する。
【００１８】
本発明において、前記（Ａ）段階は、第１絶縁層を形成する段階と、前記第１絶縁層を開口して下部電極を形成し、下部電極の上部をエッチングする段階と、前記下部電極上に相変化物質を塗布する段階と、前記相変化物質の表面を平坦化してＢＥＣを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、次のような効果がある。
【００２０】
第一に、相変化メモリ素子のＢＥＣを相変化層と同種の物質を使用することによって、ＢＳＣと相変化層との界面での劣化問題を防止できる。
【００２１】
第二に、ＢＥＣを相変化物質から形成することによって、従来の電極物質を使用した相変化メモリ素子に比べて、熱損失問題を防止できる。従って、リセット電流を減少させることができる。
【００２２】
第三に、特性劣化を防止しつつ、ＰＶ領域の安定した形成を誘導することによって、相変化メモリ素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態による相変化メモリ素子について、図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や各領域の厚さは、明細書の明確性のために誇張して図示されているということを明らかにしておく。
【００２４】
図２は、本発明の実施形態による相変化メモリ素子の構造を示した図面である。
【００２５】
図２を参照すれば、下部電極２２上に、ＢＥＣ（Back Electrode Contact）２３が形成されている。ＢＥＣ２３は、下部電極２２と同一、または類似した幅をもって形成されている。下部電極２２及びＢＥＣ２３の側面には、第１絶縁層２１ａが形成されている。ＢＥＣ２３上には、第１相変化層２４ａ及び第２絶縁層２１ｂが形成されている。第１相変化層２４ａは、ＢＥＣ２３に比べて相対的に狭幅を有するように形成されている。第１相変化層２４ａ及び第２絶縁層２１ｂ上には、第２相変化層２４ｂが形成されており、第２相変化層２４ｂ上には、コンタクト層２５及び上部電極２６が順次に形成されている。選択的に、下部電極２２及びＢＥＣ２３間に、ＢＭ（barrier metal）として、Ｔｉ／ＴｉＮ薄膜層がさらに備わることもある。
【００２６】
本発明の実施形態による相変化素子は、ＢＥＣ２３及び第１相変化層２４ａを同種物質から形成したことを特徴とする。例えば、ＢＥＣ２３、第１相変化層２４ａ及び第２相変化層２４ｂをＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）から形成できる。下部電極２２及び上部電極２６は、貴金属のような一般的に半導体メモリ素子に使われる伝導性物質から形成できる。そして、コンタクト層２５は、Ｔｉのような物質から形成できる。素子駆動時に、下部電極２２及び上部電極２６を介して電流を印加する場合、相変化が発生するＰＶ（Program Volume）領域２７がＢＥＣ ２３及び第１相変化層２４ａ間に形成される。
【００２７】
ＰＶ領域２７が同種の相変化物質の界面で形成されることによって、異種物質の界面での界面劣化問題及び熱損失などを防止できる。ＢＥＣ２３、第１相変化層２４ａ及び第２相変化層２４ｂがいずれも同種の相変化物質から形成されることによって、本発明の実施形態による相変化メモリ素子は、Ｉ−型構造の相変化メモリ素子といえる。
【００２８】
図３は、本発明の実施形態による相変化メモリ素子がスイッチング素子であるトランジスタ構造体と電気的に連結された構造を示した図面である。図３を参照すれば、ソース３２ａ及びドレイン３２ｂを備える半導体基板３１上に、ソース３２ａ及びドレイン３２ｂと接触しつつ、ゲート絶縁層３３及びゲート電極層３４が形成されている。基板３１及びゲート電極層３４（word line）上には、層間絶縁膜３５が形成されており、層間絶縁膜３５を貫通してドレイン３２ｂは、図２に開示された本発明の実施形態による相変化メモリ素子の下部電極２２と電気的に連結されている。
【００２９】
以下、図４Ａないし図４Ｇを参照しつつ、本発明の実施形態による相変化メモリ素子の製造方法について詳細に説明する。一般的に、ダイオードまたはトランジスタ構造体の場合、一般的な半導体素子の製造工程によって形成する。ここでは、トランジスタ構造体のコンタクトプラグ上に、本発明の実施形態による相変化メモリ素子を製造する工程について説明する。
【００３０】
図４Ａを参照すれば、トランジスタ構造体のコンタクトプラグ３６上に、第１絶縁層２１ａを塗布し、下部電極が形成される領域の第１絶縁層２１ａを除去してコンタクトプラグ３６の表面を露出させる。そして、コンタクトプラグ３６の表面に伝導性物質を塗布し、下部電極２２を形成する。選択的に、接触抵抗減少などのために、コンタクトパッド２０１でＴｉＮ薄膜層をまず形成した後、タングステン（Ｗ）のような物質で下部電極２２を形成できる。そして、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）工程により平坦化させる。
【００３１】
図４Ｂを参照すれば、第１絶縁層２１ａ内の下部電極２２の上部をドライエッチング工程によりエッチングする。例えば、Ｗで下部電極２２を形成した後、その表面を約１．５ＫÅほどの深さにエッチングする。
【００３２】
図４Ｃを参照すれば、下部電極２２上に相変化物質２３ａを塗布する。相変化物質２３ａは、ＭＯＣＶＤ（Metal Oxide Chemical Deposition）工程またはＡＬＤ（Atomic Layer Deposition）工程により塗布できる。選択的に、相変化物質２３ａを塗布する前に、ＢＭ（Barrier Metal）として、Ｔｉ／ＴｉＮ薄膜層２０２を蒸着できる。相変化物質は、ＧＳＴであって、ソース物質ガスは、Ｇｅを含む二価の前駆体（以下、第１前駆体）、Ｓｂを含む前駆体（以下、第２前駆体）、Ｔｅを含む前駆体（以下、第３前駆体）でありうる。第１ないし第３前駆体は、有機金属化合物であるが、特に前記第１前駆体は、Ｇｅを含む二価の有機金属化合物でありうる。第１ないし第３前駆体は同時に供給でき（ＭＯＣＶＤ方式）、また各前駆体を一回ずつ順次に供給するか、または２つの前駆体を同時に供給することもできる（循環ＣＶＤ方式またはＡＬＤ方式）。
【００３３】
図４Ｄを参照すれば、相変化物質２３ａを塗布した後、ＣＭＰ工程により、相変化物質２３ａの表面を平坦化してＢＥＣ ２３を形成する。
【００３４】
図４Ｅを参照すれば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４のような絶縁物質を蒸着して第２絶縁層２１ｂを形成し、エッチング工程でホールを形成し、ＢＥＣ２３の表面を露出させる。
【００３５】
図４Ｆを参照すれば、第２絶縁層２１ｂのホール内部及び第２絶縁層２１ｂの上部に、ＧＳＴのような相変化物質を充填及び塗布し、相変化層２４を形成する。図４Ｅの第２絶縁層２１ｂを形成した後、ＢＥＣ２３の表面を露出させるためのエッチング工程でＢＥＣ２３までエッチングできるが、相変化層を形成しつつＢＥＣ ２３を相変化物質で充填することができる。相変化層２４は、ＢＥＣ２３を形成する工程のように、ＭＯＣＶＤ工程またはＡＬＤ工程により形成することができる。
【００３６】
次に、図４Ｇを参照すれば、相変化層２４の上部をＣＭＰ工程などにより平坦化させ、伝導性物質を塗布して上部電極２５を形成する。
【００３７】
図５Ａ及び図５Ｂは、本発明の実施形態による相変化メモリ素子の下部電極及び上部電極を介して電流を印加した場合、各領域での温度を測定した結果を示した図面である。図５Ａは、ＢＥＣ２３領域、第２絶縁層２１ｂ及び相変化層２４領域を示したものであり、図２の点線領域を示したものである。図５Ａのような構造の相変化メモリ素子の上下部電極を介して電流を印加したとき、各領域の温度を図５Ｂに示した。
【００３８】
図５Ｂを参照すれば、ＢＥＣ２３及びＧＳＴから形成した相変化層２４の界面領域での温度が最も高いということが分かる。すなわち、ＢＥＣ２３及び相変化層２４の界面領域で、ＰＶ領域が形成されるということを確認することができる。
【００３９】
図１Ａに図示されているような従来技術によるＴ−型構造の相変化メモリ素子の場合、ＢＥＣ１３は、一般的にＴｉＮまたはＴｉＡｌＮから形成する。かような電極物質は、熱伝導率が高いために、ＢＥＣ１３下部方向への熱損失が発生するようになるので、相変化メモリ素子の駆動に必要なリセット電流が大きくなってしまう。しかし、本発明の実施形態による相変化素子の場合、ＢＥＣ２３が相変化層２４と同種の相変化物質から形成されるので、熱伝導率が比較的低い。従って、熱損失が相対的に少なく、リセット電流値を小さくすることができる。図５Ａのような構造で、ＢＥＣをＴｉＮから形成した一般的なＴ−型相変化メモリ素子の場合、リセット電流が２．０４ｍＡであるのに対して、本発明の実施形態による相変化メモリ素子の場合、リセット電流が１．０３ｍＡと非常に減少していることを確認した。
【００４０】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されねばならない。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められるのである。
【産業上の利用可能性】
【００４１】
本発明の相変化メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４２】
【図１Ａ】従来技術による相変化メモリ素子を示した断面図である。
【図１Ｂ】従来技術による相変化メモリ素子を示した断面図である。
【図２】本発明の実施形態による相変化メモリ素子のストレージノード領域を示した断面図である。
【図３】本発明の実施形態による相変化メモリ素子がトランジスタと連結された構造を示した断面図である。
【図４Ａ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｂ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｃ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｄ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｅ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｆ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図４Ｇ】本発明の実施形態による相変化メモリ素子の製造方法を示した図面である。
【図５Ａ】本発明の実施形態による相変化メモリ素子の下部電極及び上部電極を介して電流を印加した場合、各領域での温度を測定するにあたり、ＢＥＣ領域、第２絶縁層、相変化層を図示した図面である。
【図５Ｂ】本発明の実施形態による相変化メモリ素子の下部電極及び上部電極を介して電流を印加した場合、各領域での温度を測定した結果を示した図面である。
【符号の説明】
【００４３】
１１ａ，２１ａ，１０１ａ  第１絶縁層
１１ｂ，２１ｂ，１０１ｂ  第２絶縁層
１２，２２，１０２  下部電極
１３，２３，１０３  ＢＥＣ
１４，２４，１０４  相変化層
１５，１０５  コンタクト層
１６，２６，１０６  上部電極
１７，２７，１０７  ＰＶ領域
２３ａ  相変化物質
２４ａ  第１相変化層
２４ｂ  第２相変化層
２５  コンタクト層
３１  基板
３２ａ  ソース
３２ｂ  ドレイン
３３  ゲート絶縁層
３４  ゲート電極層
３５  層間絶縁膜
３６  コンタクトプラグ
２０１  コンタクトパッド
２０２  Ｔｉ／ＴｉＮ薄膜層
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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