(57)【要約】【課題】安定なクロック信号を供給できる遅延クロックループ回路を提供する。【解決手段】遅延ロックループ回路において、電圧制御遅延線回路は、複数段の遅延素子を備え、基準となるクロックから多相クロックを生成する。位相比較回路は、初段と最終段の遅延素子からの出力をそれぞれシングル波形に変換した第１と第２のクロックの位相差を求める。充電回路と放電回路は、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成し、補正回路は、この充電電流と放電電流の差を所定値に保つ。ローパスフィルタは、充電電流または放電電流により充放電され第１の制御電圧を生成する容量を備える。第２制御電圧生成回路は、第１制御電圧が所定の一定電圧になるように生成した第２の制御電圧を出力する。電圧制御遅延線回路は、多相クロック生成手段を制御する第１と第２の制御電圧を入力して、第１と第２のクロックの間の位相差を一定にする。【選択図】図２
2008072597.tif 000002
【特許請求の範囲】
【請求項１】
複数段の遅延素子を備え、基準となるクロックを前記遅延素子に入力し、前記差動クロックを順に遅延させて、位相差が順次異なる多相クロックを生成する多相クロック生成手段を含む電圧制御遅延線回路と、
初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第１の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第１制御電圧が所定の一定電圧になるように生成した第２の制御電圧を出力する第２制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第１と第２の制御電圧を入力して、前記第１と第２のクロックの間の位相差を一定にする
ことを特徴とする遅延ロックループ回路。
【請求項２】
前記補正回路は、前記充電回路と放電回路により生成される充電電流と放電電流の差を電圧にて抽出する充放電電流差抽出回路と、前記充放電電流差抽出回路により抽出された電圧を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記充電回路の制御電圧を生成する演算増幅器とからなることを特徴とする請求項１記載の遅延ロックループ回路。
【請求項３】
前記充電回路および放電回路は、
ゲートを第２のPMOSトランジスタのゲートに接続し、ソースを第１の電源に接続した、第３のPMOSトランジスタと、
ソースを前記第３のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第４のPMOSトランジスタと、
ソースを前記第４のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第４のNMOSトランジスタと、
ゲートを第２のNMOSトランジスタのゲートに接続し、ソースを第２の電源に接続し、ドレインを前記第４のNMOSトランジスタのソースに接続した第５のNMOSトランジスタとを備え、
前記補正回路は、
第１の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第２の電源に接続した第１のNMOSトランジスタと、
ゲートを前記第１のNMOSトランジスタのドレインとゲートに接続し、ソースを第２の電源に接続した第２のNMOSトランジスタと、
ソースを前記第２のNMOSトランジスタのドレインに接続した常時オンの第３のNMOSトランジスタと、
ドレインを前記第３のNMOSトランジスタのドレインに接続した常時オンの第１のPMOSトランジスタと、
ドレインを前記第１のPMOSトランジスタのソースに接続し、ソースを第１の電源に接続した第２のPMOSトランジスタと、
前記第３のNMOSトランジスタと前記第１のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第２のPMOSトランジスタおよび前記第３のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える
ことを特徴とする請求項１記載の遅延ロックループ回路。
【請求項４】
前記電圧制御遅延線回路は、
前記複数段の遅延素子を含む前記多相クロック生成手段と、
前記第１制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第１バイアス電流が流れるように制御する第１バイアス回路と、
前記第２制御電圧を電流に変換して、前記多相クロック生成手段の複数段の遅延素子に対して第２バイアス電流が流れるように制御する第２バイアス回路と
を備えることを特徴とする請求項１から３のいずれかに記載の遅延ロックループ回路。
【請求項５】
前記第２制御電圧生成回路は、前記第１と第２のクロック間の遅延時間の変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅いことを特徴とする請求項１から４のいずれかに記載の遅延ロックループ回路。
【請求項６】
前記電圧制御遅延線回路は、第１制御電圧の変動に対する、前記第１と第２のクロック間の遅延時間の変動率が第２制御電圧の変動に対する前記第１と第２のクロック間の遅延時間の変動率よりも小さいことを特徴とする請求項１から５のいずれか記載の遅延ロックループ回路。
【請求項７】
前記第２制御電圧生成回路は、一方の入力端に入力された第１制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第２制御電圧を生成し、前記電圧制御遅延線回路に出力する演算増幅器からなることを特徴とする請求項１から６のいずれかに記載の遅延ロックループ回路。
【請求項８】
基準クロックを２値化して多相クロックを生成する、請求項１〜７のいずれかに記載された遅延ロックループ回路と、
差動入力信号を２値化するレシーバ回路と、
前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの２値化データをサンプリングするオーバーサンプリング回路と
前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路と
からなるシリアル通信送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルデータ伝送に関する。
【背景技術】
【０００２】
最近、製品のインターフェイス速度が高速化してきており、高速シリアル通信を使ったシステムの開発が進んできている。そのようなシステムの場合、伝送される信号はデータのみであり、受信側でデータを抽出する必要がある。外部データと内部クロックの位相は同期していないので、データを抽出するためにクロックデータリカバリ回路が用いられる。しかし、システムの転送レートが高速化し、位相同期させるのが難しくなってきている。
【０００３】
伝送信号からデータを抽出する高速シリアル通信受信システムでは、差動入力信号を２値化してオーバサンプリング回路に送る。一方、DLL回路は多相クロックを生成して、オーバサンプリング回路へ供給する。オーバサンプリング回路は、その多相クロックを用いてサンプリングをし、次に、クロックデータリカバリ回路１６が、外部データに対する位相同期をおこなう。
【０００４】
DLL回路では、デューティ比50％である差動クロックを複数段の差動バッファで遅延させるが、それぞれのタップから出力することで、多相クロックを生成している。ここで、DLL回路内のチャージポンプでは、第１段の差動バッファからの出力をシングル波形に変換した第１のクロックと最終段の差動バッファからの出力をシングル波形に変換した第２のクロックを位相比較器に入力し、その位相差が１８０°となるように調整する。ここで、位相差が180°よりも大きいか小さいかに応じて、次段のＬＰＦにおける容量のための充放電電流を負帰還をかけて制御する。こうして、クロック位相を調整する。
【０００５】
なお、本発明では、遅延ロックループ回路において充放電電流を制御するが、特開2003-87115号公報は、遅延ロックループ回路などに用いるチャージポンプ回路を記載している。チャージポンプ回路における充電電流と放電電流を同じにするために、充電経路を形成するＰＭＯＳトランジスタと放電経路を形成するＮＭＯＳトランジスタの充電電流と放電電流との差をセンスアンプで検出し、その電流差を０にするようにゲートを制御する。これにより、チャージポンプの電流量の絶対値の変動が抑えられる。また、チャージポンプの構成素子の飽和領域で補償して安定に動作できる。
【特許文献１】特開２００３−８７１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述のDLL回路における安定化の動作は、チャージポンプの充放電電流が同じであるときに成り立つが、充電電流と放電電流の量にずれが生じた時は、ロック時のUP/DN信号の幅にずれが生じる。UP/DN信号は、１８０°より大きいときまたは小さいときに出力される信号である。プロセスや温度・電源電圧等が変動した時に、充放電の電流量にずれが生じやすくなるが、その時に、第１段の差動バッファからの出力をシングル波形に変換した第１のクロックと最終段の差動バッファからの出力をシングル波形に変換した第２のクロックの位相差が180°でなくなる。
【０００７】
また、高速シリアル通信では、回路動作高速化のために微細プロセスを使用するが、そのためトランジスタサイズが縮小し電源電圧仕様が低下しているので、カレントミラー回路で生成する電流量の絶対値にずれが生じやすくなっている。たとえば、充電電流が放電電流より大きくなった場合は、位相差が１８０°より大きいことを示すUP信号の幅が位相差が１８０°より小さいことを示すDN信号の幅よりも小さくなったところでロックするので、８つの位相は多相クロックの最初と最後で位相差が等間隔でなくなる。電流の差が大きい場合は、位相差が逆転することもある。
【０００８】
こうして位相差にずれが生じると、オーバサンプリング回路でサンプリング処理するデータにデューティずれが生じる。たとえば、最小の1UIのデータを処理する場合は、理想的な位相差を持った多相クロックで処理する場合、８ビットが単位データとなるが、それが位相ずれを生じた場合、７ビットや９ビットになる。すると、次段のクロックデータリカバリ回路で位相差を補正する場合に誤動作が生じる。シリアルデータでのエラーレートはBER=10−12が一般的であるので、大量のデータ伝送に対して正常動作を保証する必要がある。しかし、DLL回路の内部で位相誤差を持つ場合、受信データにジッタを含んだことと同じ状態となり、エラーレートが悪化する懸念が生じる。
【０００９】
本発明の目的は、安定なクロック信号を供給できる遅延クロックループ回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る遅延ロックループ回路は、
複数段の遅延素子を備え、基準となるクロックを前記遅延素子に入力し、前記差動クロックを順に遅延させて、位相差が順次異なる多相クロックを生成する多相クロック生成手段を含む電圧制御遅延線回路と、
初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックとの位相差を求める位相比較回路と、
前記位相差を入力して、前記位相差に対応する時間だけ充電電流および放電電流をそれぞれ生成する充電回路と放電回路と、前記充電電流と放電電流の差を所定値に保つ補正回路と、前記充電電流または放電電流により充放電され第１の制御電圧を生成する容量を備えるローパスフィルタとを備える平滑回路と、
前記平滑回路からの前記第１制御電圧が所定の一定電圧になるように生成した第２の制御電圧を出力する第２制御電圧生成回路とを備え、
前記電圧制御遅延線回路は、前記多相クロック生成手段を制御する前記第１と第２の制御電圧を入力して、前記第１と第２のクロックの間の位相差を一定にする。
【００１１】
前記遅延ロックループ回路において、好ましくは、前記補正回路は、前記充電回路と放電回路により生成される充電電流と放電電流の差を電圧にて抽出する充放電電流差抽出回路と、前記充放電電流差抽出回路により抽出された電圧を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記充電回路の制御電圧を生成する演算増幅器とからなる。
【００１２】
前記遅延ロックループ回路において、前記平滑回路は、たとえば、
第１の電源に一端を接続した定電流源と、
前記定電流源の他端にドレインとゲートを接続し、ソースを第２の電源に接続した第１のNMOSトランジスタと、
ゲートを前記第１のNMOSトランジスタのドレインとゲートに接続し、ソースを第２の電源に接続した第２のNMOSトランジスタと、
ソースを前記第２のNMOSトランジスタのドレインに接続した常時オンの第３のNMOSトランジスタと、
ドレインを前記第３のNMOSトランジスタのドレインに接続した常時オンの第１のPMOSトランジスタと、
ドレインを前記第１のPMOSトランジスタのソースに接続し、ソースを第１の電源に接続した第２のPMOSトランジスタと、
ゲートを前記第２のPMOSトランジスタのゲートに接続し、ソースを第１の電源に接続した、第３のPMOSトランジスタと、
ソースを前記第３のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す電圧をゲートに入力して、前記ローパスフィルタに充電電流を出力する第４のPMOSトランジスタと、
ソースを前記第４のPMOSトランジスタのドレインと接続し、位相比較により得られた前記位相差を表す信号をゲートに入力して、前記ローパスフィルタに放電電流を出力する第４のNMOSトランジスタと、
ゲートを前記第２のNMOSトランジスタのゲートに接続し、ソースを第２の電源に接続し、ドレインを前記第４のNMOSトランジスタのソースに接続した第５のNMOSトランジスタと、
前記第３のNMOSトランジスタと前記第１のPMOSトランジスタとの接続部を一方の入力端に入力し、他方の入力端に入力された所定の電圧になるように負帰還をかけて、前記第２のPMOSトランジスタおよび前記第３のPMOSトランジスタのゲートの制御電圧を生成する演算増幅回路とを備える。
【００１３】
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、
前記遅延バッファを含む前記多相クロック生成手段と、
前記第１制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第１バイアス電流が流れるように制御する第１バイアス回路と、
前記第２制御電圧を電流に変換して、前記多相クロック生成手段の遅延バッファに対して第２バイアス電流が流れるように制御する第２バイアス回路とを備える。
【００１４】
前記遅延ロックループ回路において、前記第２制御電圧生成回路は、好ましくは、前記第１と第２のクロック間の遅延時間の変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅い。
【００１５】
前記遅延ロックループ回路において、前記電圧制御遅延線回路は、好ましくは、第１制御電圧の変動に対する、前記第１と第２のクロック間の遅延時間の、変動率が第２制御電圧の変動に対する、前記第１と第２のクロック間の遅延時間の、変動率よりも小さい。
【００１６】
前記遅延ロックループ回路において、前記第２制御電圧生成回路は、好ましくは、一方の入力端に入力された第１制御電圧が他方の入力端に入力された所定の電圧になるように負帰還をかけて第２制御電圧を生成し、前記電圧制御遅延線回路に出力する演算増幅器からなる。
【００１７】
本発明に係るシリアル通信送受信システムは、基準クロックを２値化して多相クロックを生成する前記遅延ロックループ回路と、差動入力信号を２値化するレシーバ回路と、前記遅延ロックループ回路からの前記多相クロックを用いて前記レシーバ回路からの２値化データをサンプリングするオーバーサンプリング回路と、前記オーバーサンプリング回路によりサンプルされたデータに対し位相同期をおこなって、データを復元するクロックデータリカバリ回路とからなる。
【発明の効果】
【００１８】
本発明に係る遅延ロックループ回路においては、第１の制御電圧を生成する平滑回路と、前記第１制御電圧が所定の電圧になるように生成した第２制御電圧を電圧制御遅延線回路に出力する第２制御電圧生成回路とを備えることで、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路を制御できる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図面を参照して発明の実施の形態を説明する。
【００２０】
図１は、伝送信号からデータを抽出する高速シリアル通信受信システムの構成例を示す。この高速シリアル通信受信システムの構成は従来と同様である。位相ロックループ(PLL)回路からの基準クロックを遅延ロックループ(DLL)回路１０へ入力し、DLL回路１０で生成した多相クロックをオーバサンプリング回路１２へ供給する。一方、レシーバ１４は差動入力信号を２値化してオーバサンプリング回路１２に送る。オーバサンプリング回路１２は、２値化データに対して、DLL回路１０からの多相クロックを用いてサンプリング処理を実施し、次に、クロックデータリカバリ回路（CDR）１６が、外部データに対する位相同期を実現している。すなわち、クロックデータリカバリ回路１６は、サンプリングしたデータに対し、所定の応答性をもって、最適なクロックの位相を選択し、データを復元する。よって、外部データの位相変動に対して、クロックデータリカバリ回路１６でのクロックの位相が追従し、正確なデータの読み出しを行える。
【００２１】
図２は、DLL回路１０の１例を示す。このDLL回路１０では、電圧制御遅延線回路３０は、遅延素子である複数段の差動バッファ２０を含む遅延回路とバイアス回路３２とからなる。電圧制御遅延線回路３０では、位相ロックループ(PLL)などから、基準となるデューティ比５０％の差動クロックを複数段の差動バッファ２０に入力し、差動クロックを順に遅延する。そして、それぞれのタップから取り出して、位相差の異なる多相クロックを出力する。具体例では、遅延素子として５段の差動バッファ２０を用いて差動クロックを遅延する。それぞれの差動バッファの出力を反転することで位相の異なる８つのクロックPH0〜PH7を生成する。１段あたりのバッファの遅延量は、１周期に対して、1/8位相となり、８つのクロックPH0からPH7は、等間隔の位相差をもつ。以下に説明するように、位相比較器２２などにより、初段の差動バッファからの出力をシングル波形に変換した第１クロックと最終段の差動バッファからの出力をシングル波形に変換した第２クロックとの位相比較を行い、それに基づいて、バッファ回路３２によって、差動バッファ２０における差動クロックの遅延の値を可変させるための制御信号ＰＣ、ＮＣを差動バッファ２０に出力して、第１クロックと第２クロックの位相差を一定にする。
【００２２】
位相比較器（PD）２２は、初段の差動バッファからの出力をシングル波形に変換した第１クロックPH0と、最終段の差動バッファからの出力をシングル波形に変換した第２クロックPH4'を入力する。そして、２つのクロックPH0とPH4'の立ち上がりエッジを観測し、PH0-PH4'間の位相差に対してUP信号を、PH4'-PH0間の位相差に対してDN（Down）信号を生成して、次の平滑回路２４へ送る。UP信号とDN信号は、それぞれ、第２クロックより位相差が１８０°より大きいことと小さいことを示し、位相差の絶対値に対応する幅を有する。
【００２３】
平滑回路２４は、充放電電流を生成するチャージポンプ回路（CP）２６と、充放電電流で充放電される容量を備えるローパスフィルタ(LPF)２８からなり、入力されるUP/DN信号に応じて第１の制御信号VCOIN1を出力する。チャージポンプ回路２６は、電源、温度、プロセスによらず、所定の制御電圧において充電電流と放電電流の差が同一になるように補正された出力CPOを出力する。この出力CPOにより、ローパスフィルタ２８における容量が充放電され、容量の電圧が、第１の制御信号VCOIN1として、電圧制御遅延線回路３０内のバイアス回路３２に出力されるとともに、演算増幅器(AMP1)３４の一方の入力端(VCOIN1)にも出力される。
【００２４】
チャージポンプ回路２６についてさらに説明する。図３は、チャージポンプ回路２６の構成例を示す。チャージポンプ回路２６において、充放電電流補正回路は、位相比較器２２からのUPパルス／DNパルスに基づいて、次段のローパスフィルタ２８の容量を充電及び放電するための出力CPOを、所定の基準電圧VREFを用いて制御する。
【００２５】
具体的に説明すると、第１の電源VＣＣに一端を接続した定電流IＣＮが流れる定電流源４０は、NMOSトランジスタMN0と直列に接続される。NMOSトランジスタMN0（４２）では、定電流源４０の他端にドレインとゲートを接続し、ソースを第２の電源GNDに接続している。NMOSトランジスタMN0（４２）のドレインは、さらに、NMOSトランジスタNM1（５０)とNMOSトランジスタNM4（６０)のゲートに接続される。NMOSトランジスタMN0（４２）には電流IＣＮが流れる。
【００２６】
一方、充放電電流差を抽出するための充放電電流差抽出回路は、第１の電源VCCと第２の電源GNDの間に直列に接続されるPMOSトランジスタMP1（４４)、PMOSトランジスタMP2（４６）、NMOSトランジスタMN2（４８)およびNMOSトランジスタNM1（５０)からなる。NMOSトランジスタNM1（５０）は、ゲートをNMOSトランジスタNM0（４２）のドレインとゲートに接続し、ソースを第２の電源GNDに接続した、NMOSトランジスタMN0（４２）のカレントミラー回路であり、充放電電流差抽出回路の放電側電流源となり、同じ電流ICNが流れる。NMOSトランジスタMN2（４８）は、ソースをNMOSトランジスタNM1（５０）のドレインに接続し、ゲートを第１の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP2（４６）は、ドレインをNMOSトランジスタMN2（４８）のドレインに接続し、ゲートを第２の電源に接続する。これにより常時オンで動作する。PMOSトランジスタMP1（４４）は、ドレインをPMOSトランジスタMP2（４６）のソースに接続し、ソースを第１の電源に接続していて、充放電電流差抽出回路の充電側電流源となり、電流ICPが流れる。ICP＝ICNである。PMOSトランジスタMP2（４６）とNMOSトランジスタMN2（４８）の接続点の電圧は、演算増幅器AMP0(５２)の１つの入力端子に出力される。
【００２７】
また、充放電回路は、PMOSトランジスタMP4（５４）、PMOSトランジスタMP5（５６）、NMOSトランジスタMN5（５８）およびNMOSトランジスタMN4（６０）からなり、第１の電源VCCと第２の電源GNDの間に直列に接続され、出力ＣＰＯをローパスフィルタ２８に出力する。PMOSトランジスタMP4（５４）は、ゲートをPMOSトランジスタMP1（４４）のゲートに接続し、ソースを第１の電源に接続していて、UPパルスに応じてLPF２８の容量を充電する際の電流源となり、電流ＩCPが流れる。PMOSトランジスタMP5（５６）は、ソースをPMOSトランジスタMP4（５４）のドレインに接続し、ゲートにUPパルスが入力されるとき、ローパスフィルタ２８の容量を充電する。NMOSトランジスタMN5（５８）は、ソースをPMOSトランジスタMP5（５６）のドレインに接続し、ゲートにDNパルスが入力されるとき、ローパスフィルタ２８の容量を放電する。NMOSトランジスタMN4（６０）は、ゲートをNMOSトランジスタMN0（４２）のゲートとドレイン及びNMOSトランジスタMN1（５０）のゲートと接続し、ソースを第２の電源に接続し、ドレインをNMOSトランジスタMN5（５８）のソースに接続した、NMOSトランジスタMN0（４２）のカレントミラー回路であり、DNパルスに応じてローパスフィルタ２８の容量を放電する際の電流源となり、NMOSトランジスタMN0（４２）と同じく電流ICNが流れる。
【００２８】
演算増幅回路AMP0（５２）は、一方の入力端がNMOSトランジスタMN2（４８）とPMOSトランジスタMP2（４６）との接続部に接続され、他端の入力端が所定の基準電圧VREF、たとえば電源電圧VCCの1/2、に接続される。演算増幅回路AMP0（５２）は、は、充放電回路における充放電電流の差によって生じる電圧差を検出し、演算増幅回路AMP0（５２）の出力端をPMOSトランジスタMP1（４４）およびPMOSトランジスタMP4（５４）のゲートに接続し、帰還回路を構成する。
【００２９】
以上に説明した充放電電流差抽出回路４４〜５０では、充電側電流源であるNMOSトランジスタNM1（５０）は、NMOSトランジスタMN0（４２）のカレントミラー回路であり、NMOSトランジスタNM1（５０）を流れる電流ICNは、定電流源４０とNMOSトランジスタMN0（４２）により設定される。放電側電流源であるPMOSトランジスタMP1（４４)を流れる電流ICPは電流ICNに等しい。ここで、演算増幅回路AMP0(５２)は、PMOSトランジスタMP2（４６）とNMOSトランジスタMN2（４８）の接続点の電圧を入力し、所定の基準電圧VREFと比較して、PMOSトランジスタMP1（４４)のゲートに帰還し、同時に、PMOSトランジスタMP4（５４）のゲートに入力する。こうして、演算増幅回路５２は、充放電電流差から決まる電位と所定の基準電圧VREFを比較することで充放電電流差を検出する。したがって、ローパスフィルタ２８の充電時の電流源であるPMOSトランジスタMP4（５４）は、充放電電流差抽出回路の放電側電流源であるPMOSトランジスタMP4（５４）のゲート電圧で制御される。これにより、電源、温度、プロセスによらず充放電電流の差を補正された出力CPOが得られる。上述の帰還回路により、充電側電流源であるPMOSトランジスタ４４の制御電圧を生成して充放電電流を補正するので、所定の電位において電源、温度、プロセスによらず等しい充電電流で動作するよう、充放電回路を制御できる。
【００３０】
演算増幅器(AMP1)３４は、第２制御電圧VCOIN2を生成する第２制御電圧生成回路として動作する。演算増幅器(AMP1)３４の一つの入力端には、第１の制御電圧VCOIN1が、他の入力端には、所定の基準電圧(VREF)３６、たとえば電源電圧VCCの1/2、が接続され、演算増幅器(AMP1)３４の出力端は、バイアス回路３２の他方の入力端に接続される。演算増幅器３４は、第１制御電圧VCOIN1が所定の基準電圧(VREF)３６になるように負帰還をかけて調整して、第２制御電圧VCOIN2を生成し、電圧制御遅延線回路３０に出力する。
【００３１】
このように、電圧制御遅延線回路３０における制御電圧は、第１制御電圧VCOIN1及び第２制御電圧VCOIN2の２系統存在する。電圧遅延線制御回路３０は、第１制御電圧VCOIN1及び第２制御電圧VCOIN2によって電圧制御遅延線回路３０の出力クロックである第１のクロックと第２のクロックの間の遅延時間を制御する。
【００３２】
ここで、電圧制御遅延線回路３０は、第１制御電圧VCOIN1の変動に対する、第１と第２のクロック間の遅延時間の変動率が、第２制御電圧VCOIN2の変動に対する、第１と第２のクロック間の遅延時間の変動率よりも小さくなるように形成される。すなわち、第２制御電圧VCOIN2を生成する演算増幅器３４は、第１と第２のクロックの間の、遅延時間の変動に対する第２制御電圧の応答性が、第１制御電圧の応答性よりも遅くなるように形成される。これにより、第１制御電圧VCOIN1は外部からの信号の位相変動に対応し、一方、第２制御電圧VCOIN2は外部の電圧・温度変動に対して、バッファ遅延値を補償できる。こうして、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように、電圧制御遅延線回路３０を制御できる。
【００３３】
図４は、電圧制御遅延線回路内のバイアス回路３２の構成例を示す。バイアス回路３２は、入力された第１制御電圧VCOIN1に応じた制御電流と第２制御電圧VCOIN2に応じた制御電流の合成により、差動バッファ２０への電流制御信号PC及びNCを生成する。
【００３４】
バイアス回路３２は、第１制御電圧VCOIN1を電流に変換して、差動バッファ２０に対して第１バイアス電流が流れるように制御する第１バイアス回路と、第２制御電圧VCOIN2を電流に変換して、差動バッファ２０に対して第２バイアス電流が流れるように制御する第２バイアス回路を備える。さらに説明すると、バイアス回路３２では、PMOSトランジスタMP11（７０）のドレインと第２の電源GNDとの間には、NMOSトランジスタMN11（７４）と抵抗R11（７６）の直列回路、及び、NMOSトランジスタMN12（７８）と抵抗R12（８０）の直列回路が並列に接続されている。NMOSトランジスタMN11（７４）のゲートに第１制御電圧VCOIN1が入力され、NMOSトランジスタMN12（７８）のゲートに第２制御電圧VCOIN2が入力される。これにより、第１制御電圧VCOIN1に応じた制御電流と第２制御電圧VCOIN2に応じた制御電流が合成され、PMOSトランジスタMP11（７０）、NMOSトランジスタMN11（７４）及びNMOSトランジスタMN12（７８）の接続部から電流制御信号PCが遅延バッファ２０に出力される。さらに、PMOSトランジスタMP11（７０）とMP12（７２）はカレントミラーを形成しており、各ソースは第１電源VCCに接続され、各ゲートは接続されてPMOSトランジスタMP11（７０）のドレインに接続されている。PMOSトランジスタMP12（７２）と第２の電源GNDとの間にはNMOSトランジスタMN13（８０）が接続される。NMOSトランジスタMN13（８０）において、ゲートとドレインが接続され、この接続部から電流制御信号NCが遅延バッファ２０に出力される。
【００３５】
図５及び図６は、それぞれ、第１制御電圧VCOIN1及び第２制御電圧VCOIN2に対する電圧制御遅延線の遅延時間特性例を示す。図５において、第１制御電圧VCOIN１がVCC/2である場合において、ffは電圧制御遅延線のゲインが最大のときを、ttは電圧制御遅延線のゲインが標準的な値であるときを、ssは電圧制御遅延線のゲインが最小のときをそれぞれ示している。また、図６は、第２制御電圧VCOIN2の変化に応じた特性の変化を示している。
【００３６】
図５及び図６から分かるように、第１制御電圧VCOIN1及び第２制御電圧VCOIN2において、制御電圧が大きくなるとバッファ遅延値の逆数は大きくなる（バッファ遅延値は小さくなる）。ただし、第１制御電圧VCOIN1の場合は、外部からの信号の位相変動に対応するための周波数可変範囲があることが最低限必要な条件となり、第２制御電圧VCOIN2の場合は外部の電圧と温度の変動に対してバッファ遅延値を補償するように設計する必要がある。
【００３７】
したがって、電圧制御遅延線回路３０は、初段の遅延素子からの出力をシングル波形に変換した第１のクロックと、最終段の遅延素子の出力をシングル波形に変換した第２のクロックの間の遅延時間の、第１制御電圧VCOIN1の変動に対する変動率が第２制御電圧VCOIN2の変動に対する変動率よりも小さくする。これにより、第１制御電圧VCOIN1に対する電圧制御遅延線のゲインを小さくすることができ、温度や電圧の外部条件が変動しても第２制御電圧VCOIN2で動作点を調整できる。
【００３８】
以上に説明したように、電圧制御遅延線回路３０は、第１と第２の制御電圧によって遅延素子（遅延バッファ）を制御し第１と第２のクロックを含む多相クロックを生成する遅延回路と、第１制御電圧VCOIN1を電流に変換して、遅延回路のバッファに対して第１バイアス電流が流れるように制御する第１バイアス回路と、第２制御電圧VCOIN2を電流に変換して、遅延回路の遅延素子に対して第２バイアス電流が流れるように制御する第２バイアス回路とからなる。これにより、電圧制御遅延線回路３０において、第１制御電圧VCOIN1は、平滑回路２４において充電電流ICPと放電電流ICNが所定の電圧VCC/2において電源、温度、プロセスによらず等しくなるように充電電流源の調整を行った電圧により電圧制御遅延線回路３０を制御でき、また、第２制御電圧VCOIN2は、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電圧VCC/2となるように電圧制御遅延線回路３０を制御できる。
【００３９】
また、以上に説明したように、遅延ロックループ回路は、第１の制御電圧を生成する平滑回路２４と、平滑回路２４からの第１制御電圧VCOIN1が所定の電圧になるように生成した第２制御電圧VCOIN2を電圧制御遅延線回路(VCDL)に出力する第２制御電圧生成回路３４とを備えている。このため、電源、温度、プロセスによらず等しい充電電流で、第１制御電圧VCOIN1が電源、温度、プロセスによらず所定の電位となるように電圧制御遅延線回路３０を制御できる。
【図面の簡単な説明】
【００４０】
【図１】高速シリアル通信を使ったシステムの構成を示す図
【図２】ＤＬＬ回路の回路図
【図３】チャージポンプ回路の回路図
【図４】DLLの電圧制御遅延線内バイアス回路の回路図
【図５】第１制御電圧VCOIN1の変化に応じた特性の変化を示すグラフ
【図６】第２制御電圧VCOIN2の変化に応じた特性の変化を示すグラフ
【符号の説明】
【００４１】
１０  遅延ロックループ(DLL)回路、    ３０  電圧制御遅延線回路、    ２０  差動バッファ、    ２２  位相比較器、    ２４  平滑回路、    ２６  チャージポンプ回路、    ２８  ローパスフィルタ、    ３０  電圧制御遅延線回路、    ３２  バイアス回路、    ３４  演算増幅器。    ４０  定電流源、    ４２  NMOSトランジスタMN0、    ４４  PMOSトランジスタMP1、    ４６  PMOSトランジスタMP2、    ４８  NMOSトランジスタMN2、    ５０  NMOSトランジスタNM1、    ５２    演算増幅回路AMP0、    ５４  PMOSトランジスタMP4、      ５６  PMOSトランジスタMP5、    ５８  NMOSトランジスタMN5、    ６０  NMOSトランジスタMN4。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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