(57)【要約】【課題】フェイルデータの解析時間を短縮することで、試験効率を向上させることができる半導体試験装置を提供する。【解決手段】半導体試験装置１０は、ＤＵＴ２０を試験して得られるパス／フェイルを示すフェイルデータＦＤ情報を記憶するフェイルメモリ１５を備える。また、この半導体試験装置１０は、フェイルデータＦＤを所定の規則に従って圧縮するデータ圧縮部１６ａと、データ圧縮部１６ａで圧縮されたフェイルデータを記憶するリージョンフェイルメモリ１７，１８とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験して得られるパス／フェイルを示すフェイル情報を記憶する第１メモリを備える半導体試験装置において、
前記フェイル情報を所定の規則に従って圧縮する圧縮部と、
前記圧縮部で圧縮されたフェイル情報を記憶する第２メモリと
を備えることを特徴とする半導体試験装置。
【請求項２】
前記圧縮部は、前記フェイル情報が前記第１メモリに記憶されるのと並行して、前記第１メモリに記憶される前記フェイル情報を圧縮することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記圧縮部は、前記第１メモリの所定領域を複数の小領域に分割した場合に、フェイルを示すフェイル情報が含まれている小領域をフェイルとし、フェイルを示すフェイル情報が含まれていない小領域をパスとする圧縮を行うことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記圧縮部は、前記第１メモリの所定領域を複数の小領域に分割した場合に、フェイルを示すフェイル情報が所定数よりも多く含まれている小領域をフェイルとし、フェイルを示すフェイル情報が当該所定数以下である小領域をパスとする圧縮を行うことを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項５】
前記第２メモリは、前記被試験デバイス毎の圧縮されたフェイル情報を順次記憶する第１記憶部と、
前記被試験デバイス毎の圧縮されたフェイル情報の論理和を記憶する第２記憶部と
を備えることを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、ＬＳＩ（Large Scale Integraton）等の半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
従来から、半導体デバイスの初期不良を試験するためにメモリテスタやロジックテスタ等の半導体試験装置が用いられている。この半導体試験装置は、メモリテスタを例に挙げると、被試験デバイス（以下、ＤＵＴ（Device Under Test）という）としての半導体メモリに対して、試験パターンと書き込みアドレスとを与えて試験パターンの書き込みを行い、次いでＤＵＴに対して読み出しアドレスを与えてＤＵＴから読み出される信号と予め定められた期待値とを比較し、パス／フェイルを判断することによりＤＵＴの良、不良を試験するものである。
【０００３】
図３は、従来の半導体試験装置の概略構成を示すブロック図である。尚、図３に示す半導体試験装置はメモリテスタである。図３に示す通り、半導体試験装置１００は、試験パターン発生部１０１、アドレス変換部１０２、コンパレータ１０３、フェイルメモリコントローラ１０４、及びフェイルメモリ１０５を備えており、複数（例えば、数百個）のＤＵＴ２００の試験を並列して行う装置である。試験パターン発生部１０１は、ＤＵＴ２００に与える試験パターンＤ１及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。アドレス変換部１０２は、所定の変換規則に従って、試験パターン発生部１０１で発生した二次元のアドレスＡ１を一次元のアドレスＡ２に変換する。
【０００４】
コンパレータ１０３は、ＤＵＴ２００から読み出されたデータＤ２と試験パターン発生部１０１から出力された期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤを出力する。フェイルメモリコントローラ１０４は、半導体試験装置１００に接続されたワークステーション１５０の制御の下で、フェイルメモリ１０５に対するフェイルデータＦＤの書き込み制御及び読み出し制御を行う。フェイルメモリ１０５は、複数のＤＵＴ２００の試験結果を示すフェイルデータＦＤを記憶するものであり、その容量は例えば数百ギガビット程度である。
【０００５】
ワークステーション１５０は、半導体試験装置１００の全体の動作を制御するとともに、フェイルメモリコントローラ１０４の動作を制御する。具体的には、フェイルデータＦＤをフェイルメモリ１０５に格納する場合には、フェイルメモリコントローラ１０４が備えるフェイルマップ機能を実行させ、フェイルメモリ１０５に格納されたフェイルデータＦＤの解析を行う場合には、フェイルカウント機能又はフェイルメモリサーチ機能を実行させる。
【０００６】
ここで、フェイルマップ機能とは、アドレス変換部１０２から出力されるアドレスＡ２で示される記憶領域に、コンパレータ１０３から出力されるフェイルデータＦＤを書き込ませる機能である。フェイルカウント機能とは、フェイルマップ機能を用いてフェイルメモリ１０５に書き込んだフェイルデータのフェイル数を計数する機能である。また、フェイルメモリサーチ機能とは、フェイルメモリ１０５内におけるフェイルの位置を特定する機能である。
【０００７】
上記構成において、ユーザがワークステーション１５０を操作して試験開始の指示を行うことによりＤＵＴ２００の試験が開始される。ＤＵＴ２００の試験が開始されると、まずワークステーション１５０がフェイルメモリコントローラ１０４に制御信号を出力し、フェイルメモリコントローラ１４がフェイルマップ機能を実行するよう設定する。次いで、試験パターン発生部１０１から試験パターンＤ１とアドレスＡ１とを発生させて、試験パターンＤ１をＤＵＴ２００に書き込んでおく。試験パターンＤ１の書き込みを終えると、試験パターン発生部１０１からアドレスＡ１と期待値Ｄ３とを発生させる。
【０００８】
試験パターン発生部１０１で発生したアドレスＡ１がＤＵＴ２００に与えられると、ＤＵＴ２００に予め書き込んだ試験パターンがデータＤ２として読み出されてコンパレータ１０３に入力され、試験パターン発生部１０１で発生した期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがフェイルメモリコントローラ１０４に入力される。また、試験パターン発生部１０１で発生したアドレスＡ１は、アドレス変換部１０２に出力されて一次元のアドレスＡ２に変換されフェイルメモリコントローラ１０４に入力される。
【０００９】
フェイルメモリコントローラ１０４は、アドレスＡ２で示されるフェイルメモリ１０５の記憶領域に、コンパレータ１０３から出力されたフェイルデータＦＤを書き込む。試験パターン発生部１０１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤがフェイルメモリ１０５に格納される。ＤＵＴ２００の試験を終えた後でユーザがワークステーション１５０に対して所定の操作を行うと、フェイルメモリコントローラ１０４でフェイルカウント機能又はフェイルメモリサーチ機能が実行され、これによりフェイルデータの解析が行われる。
【００１０】
フェイルデータの解析により得られた情報は、フェイルメモリコントローラ１０４からワークステーション１５０に出力され、ワークステーション１５０が備えるディスプレイに表示される。尚、フェイルメモリを備える半導体試験装置の詳細は、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述した通り、従来の半導体試験装置１００は、複数のＤＵＴ２００の試験を並列して行っており、ＤＵＴ２００の各々に対する試験を行って得られるフェイルデータを一括してフェイルメモリ１０５に格納している。このため、フェイルデータの解析を行う場合には、フェイルメモリに記憶された膨大なフェイルデータを処理しなければならい。特に、全てのＤＵＴに関するフェイルの発生状況や分布の傾向を示すサマリデータを求める場合には、フェイルメモリ１０５に格納された全てのフェイルデータを処理対象として処理しなければならず、長時間を要してしまう。このように、従来の半導体試験装置は、解析に長時間が必要になるため試験効率の低下を招くという問題があった。
【００１２】
本発明は上記事情に鑑みてなされたものであり、フェイルデータの解析時間を短縮することで、試験効率を向上させることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（２０）を試験して得られるパス／フェイルを示すフェイル情報（ＦＤ）を記憶する第１メモリ（１５）を備える半導体試験装置（１０）において、前記フェイル情報を所定の規則に従って圧縮する圧縮部（１６ａ）と、前記圧縮部で圧縮されたフェイル情報を記憶する第２メモリ（１７、１８）とを備えることを特徴としている。
この発明によると、被試験デバイスの試験を行って得られたフェイル情報は、第１メモリに格納されるとともに、圧縮部で所定の規則に従って圧縮されて第２メモリに格納される。
また、本発明の半導体試験装置は、前記圧縮部が、前記フェイル情報が前記第１メモリに記憶されるのと並行して、前記第１メモリに記憶される前記フェイル情報を圧縮することを特徴としている。
また、本発明の半導体試験装置は、前記圧縮部が、前記第１メモリの所定領域を複数の小領域（ＢＸ１〜ＢＸ４、ＢＹ１〜ＢＹ４）に分割した場合に、フェイルを示すフェイル情報が含まれている小領域をフェイルとし、フェイルを示すフェイル情報が含まれていない小領域をパスとする圧縮を行うことを特徴としている。
或いは、本発明の半導体試験装置は、前記圧縮部が、前記第１メモリの所定領域を複数の小領域（ＢＸ１〜ＢＸ４、ＢＹ１〜ＢＹ４）に分割した場合に、フェイルを示すフェイル情報が所定数よりも多く含まれている小領域をフェイルとし、フェイルを示すフェイル情報が当該所定数以下である小領域をパスとする圧縮を行うことを特徴としている。
更に、本発明の半導体試験装置は、前記第２メモリが、前記被試験デバイス毎の圧縮されたフェイル情報を順次記憶する第１記憶部（１７）と、前記被試験デバイス毎の圧縮されたフェイル情報の論理和を記憶する第２記憶部（１８）とを備えることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、被試験デバイスの試験を行って得られたフェイル情報を第１メモリに格納するとともに、圧縮部で所定の規則に従って圧縮して第２メモリに格納しているため、第２メモリに格納されたフェイル情報を解析することによりフェイル情報の解析に要する時間を短縮することができ、この結果として試験効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。尚、図１に示す半導体試験装置は半導体メモリに試験を行うメモリテスタである。図１に示す通り、本実施形態の半導体試験装置１０は、試験パターン発生部１１、アドレス変換部１２、コンパレータ１３、フェイルメモリコントローラ１４、フェイルメモリ１５（第１メモリ）、リージョンフェイルメモリコントローラ１６、及びリージョンフェイルメモリ１７，１８（第２メモリ）を備えており、複数（例えば、数百個）のＤＵＴ２０の試験を並列して行う装置である。
【００１６】
試験パターン発生部１１は、ＤＵＴ２０に与える試験パターンＤ１及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。アドレス変換部１２は、所定の変換規則に従って、試験パターン発生部１１で発生した二次元のアドレスＡ１を一次元のアドレスＡ２に変換する。コンパレータ１３は、ＤＵＴ２０から読み出されたデータＤ２と試験パターン発生部１１から出力された期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤ（フェイル情報）を出力する。
【００１７】
フェイルメモリコントローラ１４は、半導体試験装置１０に接続されたワークステーション３０の制御の下で、フェイルメモリ１５に対するフェイルデータＦＤの書き込み制御及び読み出し制御を行う。フェイルメモリ１５は、複数のＤＵＴ２０の試験結果を示すフェイルデータＦＤを記憶するものであり、その容量は例えば数百ギガビット程度である。尚、上記のフェイルメモリコントローラ１４は、図３に示す従来のフェイルメモリコントローラ１０４が備えていたフェイルマップ機能以外のフェイルカウント機能、及びフェイルメモリサーチ機能が省略されていても良い。
【００１８】
尚、フェイルマップ機能とは、アドレス変換部１２から出力されるアドレスＡ２で示される記憶領域に、コンパレータ１３から出力されるフェイルデータＦＤを書き込ませる機能である。また、フェイルカウント機能とは、フェイルマップ機能を用いてフェイルメモリ１５に書き込んだフェイルデータのフェイル数を計数する機能である。更に、フェイルメモリサーチ機能とは、フェイルメモリ１５内におけるフェイルの位置を特定する機能である。
【００１９】
リージョンフェイルメモリコントローラ１６は、データ圧縮部１６ａ（圧縮部）を備えており、半導体試験装置１０に接続されたワークステーション３０の制御の下で、フェイルメモリ１５に記憶されるフェイルデータＦＤの圧縮を行うとともに、リージョンフェイルメモリ１７，１８に対して圧縮したフェイルデータＦＤの書き込み制御及び読み出し制御を行う。データ圧縮部１６ａは、コンパレータ１３から出力されるフェイルデータＦＤ（フェイルメモリ１５に記憶されるフェイルデータＦＤ）を所定の規則に従って圧縮する。
【００２０】
データ圧縮部１６ａの圧縮方法としては任意の圧縮方法を用いることができるが、例えば以下の（１），（２）に示す圧縮方法を用いることができる。尚、以下の説明では以下の（１）に示す圧縮方法を用いる場合を例に挙げて説明する。
（１）フェイルメモリ１５のメモリマップ中における所定領域を複数のブロック（小領域）に分割し、フェイルを示すフェイルデータが含まれているブロックをフェイルとする一方で、フェイルを示すフェイルデータが含まれていないブロックをパスとする圧縮方法
（２）フェイルメモリ１５のメモリマップ中における所定領域を複数のブロックに分割し、フェイルを示すフェイルデータが所定数よりも多く含まれているブロックをフェイルとする一方で、フェイルを示すフェイルデータがこれ以下であるブロックをパスとする圧縮方法
【００２１】
また、リージョンフェイルメモリコントローラ１６は、複数設けられたリージョンフェイルメモリ１７の各々に異なる情報が記憶されるよう制御する。例えば、リージョンフェイルメモリ１７には各ＤＵＴ２０の試験を行えて得られるフェイルデータＦＤを圧縮したデータが順次記憶されるよう制御し、リージョンフェイルメモリ１８にはその圧縮したデータ全ての論理和が記憶されるよう制御する。リージョンフェイルメモリ１７，１８は、上述した圧縮方法で圧縮されたフェイルデータＦＤを圧縮したデータを記憶するメモリである。
【００２２】
ワークステーション３０は、半導体試験装置１０の全体の動作を制御するとともに、フェイルメモリコントローラ１４及びリージョンフェイルメモリコントローラ１６の動作を制御する。具体的には、フェイルデータＦＤをフェイルメモリ１５に格納する場合には、フェイルメモリコントローラ１４が備えるフェイルマップ機能を実行させる。また、リージョンフェイルメモリコントローラ１６のデータ圧縮部１６ａで用いる圧縮方法を設定するとともに、圧縮したデータをどのようにリージョンフェイルメモリ１７，１８に記憶させるかを制御する。
【００２３】
上記構成において、ユーザがワークステーション３０を操作して試験開始の指示を行うことによりＤＵＴ２０の試験が開始される。ＤＵＴ２０の試験が開始されると、まずワークステーション３０がフェイルメモリコントローラ１４に制御信号を出力し、フェイルメモリコントローラ１４がフェイルマップ機能を実行するよう設定する。また、ワークステーション３０がリーションフェイルメモリコントローラ１６に制御信号を出力し、データ圧縮部１６ａが前述した（１）の圧縮方法でフェイルデータを圧縮するよう設定するとともに、データ圧縮部１６ａで圧縮されたデータがリージョンフェイルメモリ１７に記憶されるように設定する。
【００２４】
ここで、データ圧縮部１６ａは、前述した通り、フェイルメモリ１５のメモリマップ中における所定領域を複数のブロック（小領域）に分割して圧縮する。このため、ワークステーション３０は、フェイルメモリ１５のメモリマップを分割する設定を行う。図２は、フェイルメモリ１５のメモリマップを分割する設定例を示す図である。いま、図２（ａ）に示す通り、フェイルメモリ１５のメモリマップの一部が１０ビットのＸアドレスと１０ビットのＹアドレスで表されるとする。尚、図２（ａ）に示すメモリマップは、例えば１つのＤＵＴ２０のフェイルデータを全て格納可能な大きさであるとする。
【００２５】
ワークステーション３０は、フェイルメモリ１５のメモリマップを、Ｘアドレスに関して４つのブロックＢＸ１〜ＢＸ４に分割するとともにＹアドレスに関して４つのブロックＢＹ１〜ＢＹ４に分割して、合計１６個のブロックに分割する設定を行う。具体的には、アドレス変換部１２から出力されるアドレスＡ２の下位２ビットのみをリージョンフェイルメモリ１７に対するアドレスとして用いる設定を行うことにより、図２（ａ）に示す通りの分割が可能になる。以上の設定を行うことにより、図２（ａ）に示す１６個のブロックの各々が、図２（ｂ）に示すリージョンフェイルメモリの記憶領域（１つのアドレスで指定される記憶領域）の各々に対応付けられることになる。
【００２６】
以上の設定が終了すると、試験パターン発生部１１から試験パターンＤ１とアドレスＡ１とを発生させて、試験パターンＤ１をＤＵＴ２０に書き込んでおく。試験パターンＤ１の書き込みを終えると、試験パターン発生部１１からアドレスＡ１と期待値Ｄ３とを発生させる。試験パターン発生部１１で発生したアドレスＡ１がＤＵＴ２０に与えられると、ＤＵＴ２０に予め書き込んだ試験パターンがデータＤ２として読み出されてコンパレータ１３に入力され、試験パターン発生部１１で発生した期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがフェイルメモリコントローラ１４及びリージョンフェイルメモリコントローラ１６に入力される。また、試験パターン発生部１１で発生したアドレスＡ１は、アドレス変換部１２に出力されて一次元のアドレスＡ２に変換されフェイルメモリコントローラ１４及びリージョンフェイルメモリコントローラ１６に入力される。
【００２７】
フェイルメモリコントローラ１４は、アドレスＡ２で示されるフェイルメモリ１５の記憶領域に、コンパレータ１３から出力されたフェイルデータＦＤを書き込む。一方、リージョンフェイルメモリコントローラ１６は、コンパレータ１３から出力されたフェイルデータＦＤを前述した（１）の圧縮方法で圧縮する。試験パターン発生部１１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤがフェイルメモリ１５に格納されるとともに、フェイルメモリ１５に格納されたフェイルデータＦＤを圧縮したデータがリージョンフェイルメモリ１７に格納される。
【００２８】
つまり、データ圧縮部１６ａは、図２（ａ）に示す１６個のブロックのうち、フェイルを示すフェイルデータが含まれているブロック（記号「×」が含まれているブロック）をフェイル（「１」）とする。また、データ圧縮部１６ａは、フェイルを示すフェイルデータが含まれていないブロック（記号「×」が含まれていないブロック）をパス（「０」）とする。かかる処理により、フェイルデータＦＤが図２（ｂ）に示す通り圧縮される。
【００２９】
ＤＵＴ２０の試験を終えた後でユーザがワークステーション３０に対して所定の操作を行うと、リージョンフェイルメモリコントローラ１６は、リージョンフェイルメモリ１７に記憶されているデータを読み出してフェイル（「１」）の数を計数することにより、従来のフェイルカウント機能と同様の機能が実現される。また、従来のフェイルメモリサーチ機能の同様の機能も実現される。以上のフェイルデータの解析により得られた情報は、リージョンフェイルメモリコントローラ１６からワークステーション３０に出力され、ワークステーション３０が備えるディスプレイに表示される。尚、本実施形態の半導体試験装置１０は、従来と同様にフェイルメモリ１５に記憶されているフェイルデータの解析も可能である。
【００３０】
以上説明した通り、本実施形態によれば、コンパレータ１３から出力されるフェイルデータＦＤをフェイルメモリ１５に格納すると同時に、フェイルメモリ１５を圧縮してリージョンフェイルメモリ１７に格納している。フェイルデータの解析を行う場合に、リージョンフェイルメモリ１７に格納されたデータ（圧縮されたフェイルデータ）を用いることで、フェイルデータ１５に格納された膨大なフェイルデータＦＤそのものの解析を省略することができる。
【００３１】
例えば、図２に示す例においては、１０ビットのＸアドレス及びＹアドレスからなるフェイルメモリ１５のメモリマップ（容量１メガビット）が、２ビットのＸアドレス及びＹアドレスからなるリージョンフェイルメモリ１７のメモリマップ（容量１６ビット）に圧縮されている。このリージョンフェイルメモリ１７に格納されたデータを用いることで、フェイルデータの解析時間を短縮することができ、試験効率を向上させることができる。
【００３２】
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、データ圧縮部１６ａで圧縮したフェイルデータをリージョンフェイルメモリ１８に格納する場合を例に挙げたが、圧縮したフェイルデータはリージョンフェイルメモリ１８，１９の何れに格納しても良い。また、ＤＵＴ２０がバーストモードで動作する場合には、連続して得られるフェイルデータを圧縮したデータを、リージョンフェイルメモリ１８，１９に交互に格納しても良い。
【００３３】
更に、リージョンフェイルメモリ１８，１９の各々に異なるデータを格納しても良い。例えば、ＤＵＴ２０から得られるフェイルデータを圧縮したデータを第１記憶部としてのリージョンフェイルメモリ１７に順次格納する一方で、順次得られる圧縮したフェイルデータの論理和を第２記憶部としてのリージョンフェイルメモリ１８に格納しても良い。これにより、リージョンフェイルメモリ１８には、全てのＤＵＴ２０から得られるフェイルデータを圧縮したデータが累積されることになり、全てのＤＵＴに関するフェイルの発生状況や分布の傾向を示すサマリデータが自動的に作成されることになる。また、上記実施形態では、本発明をメモリテスタに適用した場合を例に挙げて説明したが、ロジックテスタにも適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】フェイルメモリ１５のメモリマップを分割する設定例を示す図である。
【図３】従来の半導体試験装置の概略構成を示すブロック図である。
【符号の説明】
【００３５】
１０          半導体試験措置
１５          フェイルメモリ
１６ａ        データ圧縮部
１７，１８    リージョンフェイルメモリ
２０          ＤＵＴ
ＦＤ          フェイルデータ
【図１】
2008071451.tif 000003
【図２】
2008071451.tif 000004
【図３】
2008071451.tif 000005