(57)【要約】【課題】不良データ線の補償のためのリダンダンシ構造の半導体記憶装置。【解決手段】ａ個のメモリユニットと、ａ×ｋ本（ｋは自然数）のデータ入出力線と、ｋ＋（ｍ／ａ）本の共通内部データ線と、ｋ＋（ｍ／ａ）＋ｎ本（ｎは自然数）の個別内部データ線と、第１の不良情報信号に従って、ｋ＋（ｍ／ａ）＋ｎ本の個別内部データ線のうちｋ＋（ｍ／ａ）本の共通内部データ線に各々接続するデータ線リダンダンシ用の個別線接続回路と、第２の不良情報信号に従って、前記ｋ＋（ｍ／ａ）本の共通内部データ線を有する前記ａ個のメモリユニットにおけるａ×ｋ＋ｍ本の共通内部データ線のうちａ×ｋ本のデータ入出力線に各々接続するデータ線リダンダンシ用の共通線接続回路と、を具備することを特徴とする半導体記憶装置により上記課題を解決する。【選択図】図１
2008071387.tif 000002
【特許請求の範囲】
【請求項１】
各々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含んだａ個のメモリユニットと、
前記ａ個のメモリユニットと接続されるａ×ｋ本（ｋは自然数）のデータ入出力線と、
前記メモリセルアレイブロックの各々に共通に配設されたｋ＋（ｍ／ａ）本（ｍはａの倍数）の共通内部データ線と、
前記メモリセルアレイブロック毎に各々に配設されたｋ＋（ｍ／ａ）＋ｎ本（ｎは自然数）の個別内部データ線と、
第１の不良情報信号に従って、前記ｋ＋（ｍ／ａ）＋ｎ本の個別内部データ線のうちｋ＋（ｍ／ａ）本について、前記ｋ＋（ｍ／ａ）本の共通内部データ線に各々接続するデータ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ＋（ｍ／ａ）本の共通内部データ線を有する前記ａ個のメモリユニットにおけるａ×ｋ＋ｍ本の共通内部データ線のうちａ×ｋ本について、ａ×ｋ本のデータ入出力線に各々接続するデータ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記個別線接続回路は、前記共通内部データ線の各々に対する前記個別内部データ線の接続において、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記共通線接続回路は、前記データ入出力線の各々に対する前記共通内部データ線の接続において、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
ｂ個の同一メモリマクロと接続されるｂ×ｇ本（ｇは自然数）のデータ入出力線と、
前記メモリマクロの各々に配設されたｇ＋（ｈ／ｂ）本（ｈはｂの倍数）の内部データ線と、
不良情報信号に従って、前記ｇ＋（ｈ／ｂ）本の内部データ線を有する前記ｂ個のメモリマクロにおけるｂ×ｇ＋ｈ本の内部データ線のうちｂ×ｇ本について、ｂ×ｇ本のデータ入出力線に各々接続するデータ線リダンダンシ用の入出力線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記入出力線接続回路は、前記データ入出力線の各々に対する前記内部データ線の接続において、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の高集積の半導体記憶装置においては、不良セルをリダンダンシセルで置き換えるリダンダンシ技術が用いられている。特に、混載ＤＲＡＭにおいては、非特許文献１に示すように、データ入出力線に対して動的にデータ線の接続の切り替えを行う技術が開示されている。また、特許文献１においては、このような不良データ線を補償するためのリダンダンシ構造を改良した半導体記憶装置の発明が開示されている。
【０００３】
具体的にリダンダンシ技術について説明する。特許文献１の図１３において示される混載ＤＲＡＭのように、ＤＲＡＭのアレイ領域は、各々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むものであり、各メモリセルアレイブロックは、シフトスイッチブロック及び接続ブロックと組み合わされてブロックユニットを形成する。
【０００４】
アレイ領域には、ｋ本（自然数）のデータ入出力線（ＩＯ線）が接続される。アレイ領域内には、複数のメモリセルアレイブロックに共通に配設されたｋ本の共通内部データ線（ＲＷＤ線）が配設される。ＲＷＤ線は、ＩＯ線と一体的に形成される。
【０００５】
一方、複数のメモリセルアレイブロックの各々には、ｋ＋２本の個別内部データ線（ＤＱ線）が配設される。このうちｋ本のＤＱ線が、シフトスイッチブロック及び接続ブロックを介してｋ本のＲＷＤ線に接続される。
【０００６】
メモリセルのデータを読み出す際は、データはＤＱ線からシフトスイッチブロック及び接続ブロックを介してｋ本のＲＷＤ線に伝送され、ＩＯ線に読み出される。
【０００７】
このようなデータ線の階層構造は、混載ＤＲＡＭに要求される動作周波数が上昇するにつれ、小さなブロック内で動作させることが必要であることや、多層配線の利用が可能となり、階層構造が採りやすくなったこと、リダンダンシをブロックユニット毎に行うことができるので、同数のスペアアレイ部分による歩留まりを向上させることができる等の理由から採用されている。
【０００８】
このような構成のＤＲＡＭでは、動作時に多数存在しているブロックユニットのうちどれかが選択される。ブロックユニット内のＤＱ線はリダンダンシ性を有し、ブロックユニット外のＲＷＤ線に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、接続ブロック及びシフトスイッチブロックにより行われる。シフトスイッチブロックは、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＤＱ線を避けるように、ＲＷＤ線とＤＱ線とを接続する。
【０００９】
必要とされるＩＯ線はｋ本であり、ＲＤＷ線もｋ本配設される。ＤＱ線はＩＯ線及びＲＷＤ線に対して２本のリダンダンシＤＱ線を有するためにｋ＋２本配設される。
【００１０】
シフトスイッチブロックは、リダンダンシ機能を用いない場合、全てのＲＷＤ線をメモリセルアレイブロック内の左側のＤＱ線に接続するように設定される。このため、メモリセルアレイブロック内で、右側の２つのＤＱ線に対応する部分がリダンダンシ用のスペア部分となる。しかし、このような構成では、ＲＷＤ線にＯＰＥＮ−ＳＨＯＲＴ系の不良が存在している場合に救済することができない。
【００１１】
特許文献１に記載された発明では、救済性を高めるためＲＤＷ線においてもリダンダンシ性を有する構成としたものである。具体的には、例えばｋ本のＩＯ線対し、ＤＱ線をｋ＋２本、ＲＤＷ線をｋ＋４本とすることにより半導体記憶装置における救済性をより一層高めたものである。
【００１２】
尚、特許文献２においては、ＳＲＡＭにおいて冗長機能を持たせた半導体メモリ装置に関する発明が開示されている。
【非特許文献１】Ｎａｍｅｋａｗａ  Ｔ．，  ｅｔ  ａｌ，  “Ｄｙｎａｍｉｃａｌｌｙ  ｓｈｉｆｔ−ｓｗｉｔｃｈｅｄ  ｄａｔａ  ｌｉｎｅ  ｒｅｄｕｎｄａｎｃｙ  ｓｕｉｔａｂｌｅ  ｆｏｒ  ＤＲＡＭ  ｍａｃｒｏ  ｗｉｔｈ  ｗｉｄｅ  ｄａｔａ  ｂｕｓ”，  １９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ．  Ｄｉｇｅｓｔ  ｏｆ  Ｐａｐｅｒｓ，  Ｐ．Ｐ．  １４９−５２．
【特許文献１】特開２００４−１１８９２０号公報
【特許文献２】特開２００１−１１０１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、不良データ線を補償するための構成の半導体記憶装置において、半導体記憶装置の大型化をできるだけ抑制した状態で、可能な限り救済性を高めることを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る半導体記憶装置は、各々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含んだａ個のメモリユニットと、前記ａ個のメモリユニットと接続されるａ×ｋ本（ｋは自然数）のデータ入出力線と、前記メモリセルアレイブロックの各々に共通に配設されたｋ＋（ｍ／ａ）本（ｍはａの倍数）の共通内部データ線と、前記メモリセルアレイブロック毎に各々に配設されたｋ＋（ｍ／ａ）＋ｎ本（ｎは自然数）の個別内部データ線と、第１の不良情報信号に従って、前記ｋ＋（ｍ／ａ）＋ｎ本の個別内部データ線のうちｋ＋（ｍ／ａ）本について、前記ｋ＋（ｍ／ａ）本の共通内部データ線に各々接続するデータ線リダンダンシ用の個別線接続回路と、第２の不良情報信号に従って、前記ｋ＋（ｍ／ａ）本の共通内部データ線を有する前記ａ個のメモリユニットにおけるａ×ｋ＋ｍ本の共通内部データ線のうちａ×ｋ本について、ａ×ｋ本のデータ入出力線に各々接続するデータ線リダンダンシ用の共通線接続回路と、を具備することを特徴とする。
【００１５】
また、本発明の一態様に係る半導体記憶装置は、ｂ個の同一メモリマクロと接続されるｂ×ｇ本（ｇは自然数）のデータ入出力線と、前記メモリマクロの各々に配設されたｇ＋（ｈ／ｂ）本（ｈはｂの倍数）の内部データ線と、不良情報信号に従って、前記ｇ＋（ｈ／ｂ）本の内部データ線を有する前記ｂ個のメモリマクロにおけるｂ×ｇ＋ｈ本の内部データ線のうちｂ×ｇ本について、ｂ×ｇ本のデータ入出力線に各々接続するデータ線リダンダンシ用の入出力線接続回路と、を具備することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、半導体記憶装置の大型化をできるだけ抑制した状態で、可能な限り救済性を高めることができる。
【発明を実施するための最良の形態】
【００１７】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１８】
図１は、第１の実施の形態に係る混載ＤＲＡＭを概略的に示した図である（図１は、ａ個のメモリユニットの場合の例示として、ａが２個の場合について説明する。）。この図に示すように、本実施の形態におけるＤＲＡＭは２個のメモリユニット１０により構成されている。このメモリユニット１０内には、複数のブロックユニット２０が形成されており、各ブロックユニット２０は、各々複数のメモリセルアレイブロック２１、個別線接続バッファ２２、シフトスイッチブロック（個別線接続回路）２３及び接続ブロック２４により構成されている。
【００１９】
２個のメモリユニット１０は、アレイ領域３０を介し、シフトスイッチブロック（共通線接続回路）３１により、２×ｋ本（ａ×ｋ本：ａ＝２）のＩＯ線４１と接続されている。
【００２０】
即ち、各々のメモリユニット１０においては、各ブロックユニット２０に共通に配設されたｋ＋１本（ｋ＋ｍ／ａ本：ｍ＝２、ａ＝２）の内部共通データ線（ＲＷＤ線）４３が配設されている。このうち、ｋ本のＲＷＤ線４３が、各ブロックユニット２０に共通に配設されたシフトスイッチブロック（共通線接続回路）３１により、２個のメモリユニット１０のＲＷＤ線４３がまとめられ、２×ｋ本（ａ×ｋ本：ａ＝２）のＩＯ線４１と接続されている。
【００２１】
また、各ブロックユニット２０における複数のメモリセルアレイブロック２１の各々には、ｋ＋３本（ｋ＋（ｍ／ａ）＋ｎ：ｍ＝２、ａ＝２、ｎ＝２）の個別内部データ線（ＤＱ線）４５が配設される。このうち、ｋ＋１本（ｋ＋ｍ／ａ本：ｍ＝２、ａ＝２）のＤＱ線４５が、シフトスイッチブロック（個別線接続回路）２３及び接続ブロック２４を介して、ｋ＋１本（ｋ＋ｍ／ａ本：ｍ＝２、ａ＝２）のＲＷＤ線４３に接続されている。
【００２２】
メモリセルのデータを読み出す際には、データは、ＤＱ線４５からシフトスイッチブロック（個別線接続回路）２３及び接続ブロック２４を介して、ＲＷＤ線４３に伝送され、更にシフトスイッチブロック（共通線接続回路）３１を介して，ＩＯ線４１に読み出される。
【００２３】
図１に示すＤＲＡＭでは、動作時においてメモリユニット１０内における複数のブロックユニット２０のうちのどれかが選択される。ブロックユニット２０内のＤＱ線４５はリダンダンシ性を有し、ブロックユニット２０外のＲＷＤ線４３に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、シフトスイッチブロック（個別線接続回路）２３及び接続ブロック２４により行われる。シフトスイッチブロック（個別線接続回路）２３は、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＤＱ線４５を避けるように、ＲＷＤ線４３とＤＱ線４５とを接続する。
【００２４】
また、アレイ領域３０におけるＲＷＤ線４３もリダンダンシ性を有し、アレイ領域外のＩＯ線４１に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、シフトスイッチブロック（共通線接続回路）３１により行われる。シフトスイッチブロック（共通線接続回路）３１は、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＲＷＤ線４３を避けるように、ＩＯ線４１とＲＷＤ線４３とを接続する。
【００２５】
本実施の形態では、２個のメモリユニット１０を有しているため必要とされるＩＯ線４１は２×ｋ本である。２個のメモリユニット１０のＲＷＤ線４３は、ＩＯ線４１に対して、２本のリダンダンシＲＷＤ線を有するため、２×ｋ＋２本配設される。即ち、一のメモリユニット１０あたり、ｋ＋１本（ｋ＋（ｍ／ａ）本：ｍ＝２、ａ＝２）配設されるのである。メモリユニット１０内においては、ＤＱ線４５はＲＷＤ線４３に対して、更に２本のリダンダンシＤＱ線を有するためｋ＋３本（ｋ＋（ｍ／ａ）＋ｎ本：ｍ＝２、ａ＝２、ｎ＝２）配設される。
【００２６】
図２は、図１に示すＤＲＡＭにおけるＲＷＤ線４３、ＤＱ線４５、及びメモリセルアレイブロック２１の関係を詳細に示す回路図である。メモリセルアレイブロック２１のメモリセルには、相補型のビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞が接続される。各ビット線対ＢＬｔ＜ｎ＞と、ＢＬｃ＜ｎ＞にはセンスアンプ５１が接続される。
【００２７】
メモリセルのデータを読み出す際、対応するワード線（不図示）が選択され、選択メモリセルからの信号がビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞の一方に出力される。ビット線対の他方には、非選択メモリセルからの参照信号が出力される。両信号は、センスアンプ５１により比較及び増幅され、これにより選択メモリセルのデータの値が判断される。ビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞はカラム選択ゲート５２を介して相補型（ｔｒｕｅ−ｃｏｍｐｌｅｍｅｎｔａｒｙ）のＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞に各々接続される。ＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞は、図１におけるＤＱ線４５に相当する。但し、図１では、ＤＱ線対（２本の配線）を１本のＤＱ線４５で示している。
【００２８】
各カラム選択ゲート５２は、ＮＭＯＳトランジスタからなる。カラム選択ゲート５２のトランジスタのゲート電極には、選択信号ＣＳＬ＜ｊ＞が供給される。ビット線対及びＤＱ線対は共に、リード時もライト時も動作する。
【００２９】
ＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞はＤＱバッファ（ＤＱＢ）５３に接続される。ＤＱバッファ５３は、外部からのデータ入力線ＬＷＤ＜ｍ＞と、外部へのデータ出力線ＬＲＤ＜ｍ＞とを有する。リード時にはＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞のデータがデータ出力線ＬＲＤ＜ｍ＞に伝達され、ライト時にはデータ入力線ＬＷＤ＜ｍ＞のデータがＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞に伝達される。
【００３０】
データ入力線ＬＷＤ＜ｍ＞及びデータ出力線ＬＲＷ＜ｍ＞は、シフトスイッチブロック５４を介して、ＲＷＤ線ＲＤ＜ｊ＞及びＲＷＤ線ＷＤ＜ｊ＞に各々接続される。シフトスイッチブロック５４は図１におけるシフトスイッチブロック２３に相当する。ＲＷＤ線ＲＤ＜ｊ＞、ＷＤ＜ｊ＞は図１におけるＲＷＤ線４３に相当する。但し、図１では、ＲＤ及びＷＤの２本分の信号線を１本のＲＷＤ線４３で示している。
【００３１】
図３は、図２に示した回路における動作波形の例を示す図である。ここでは、ライ「１」、ライト「０」、リード「１」、リード「０」の動作を行う場合を示す。図３において、ＷＤ線／ＬＷＤ線、ＲＤ線／ＬＲＤ線の信号は相補信号となっていないが、ＤＱ線対、ＢＬ線対の信号は相補信号となっている。尚、ＣＬＫはクロック信号であり、ＷＲＩＴＥｎは「Ｌ」のときの書き込みをするアクティブロー信号、ＲＥＡＤｎは「Ｌ」のときに読み出しを行うアクティブロー信号である。
【００３２】
図４は、図１に示したＤＲＡＭにおけるＩＯ線４１、シフトスイッチブロック（共通線接続回路）３１、ＲＷＤ線４３、シフトスイッチブロック（個別線接続回路）２３、及びＤＱ線４５の関係を抽象的に示した概念図である。ここでは、ｋ＝４の場合について示している。ＲＷＤ線４３は、ｋ＋１＝５本配設され、ＤＱ線４５は、ｋ＋３＝７本配設される。
【００３３】
シフトスイッチブロック（個別線接続回路）２３、シフトスイッチブロック（共通線接続回路）３１における各スイッチ素子は、正面及び左右における端子間において切替え可能である。シフトスイッチブロック（個別線接続回路）２３、シフトスイッチブロック（共通線接続回路）３１のシフト状態は、信号ＲＤＣＮＴ１、ＲＤＣＮＴ２によって、各々定められる。信号ＲＤＣＮＴ１、ＲＤＣＮＴ２は、２つの内部ＲＯＭに各々蓄えられたリダンダンシ情報に基づきものである。
【００３４】
具体的には、メモリユニット１０内において、シフトスイッチブロック（個別線接続回路）２３は、ＤＱ線４５における不良情報信号ＲＤＣＮＴ１により、不良ＤＱ線を除く正常なｋ＋（ｍ／２）（４＋１＝５）本のＤＱ線を選択し、ｋ＋（ｍ／２）本のＲＷＤ線４３に接続するように動作する。また、シフトスイッチブロック（共通線接続回路）３１は、２つのメモリユニット１０におけるＲＷＤ線４３の不良情報信号ＲＤＣＮＴ２により、不良ＲＷＤ線を除く正常な２×ｋ（８）本のＲＷＤ線４３を選択し、２×ｋ本のＩＯ線４１に接続するように動作する。従って、正常な２×ｋ本のＲＷＤ線４３を介して、正常な２×ｋ本のＤＱ線４５とＩＯ線４１とを接続することができる。
【００３５】
図４に示したＤＲＡＭによれば、全体としてＲＷＤ線４３に２つの不良が発生し、更にメモリユニット１０ごとにＤＱ線４５に２つの不良が発生した場合においても、全ての状態を救済することができる。
【００３６】
即ち、複数のメモリユニット１０のＲＷＤ線４３を（共通線接続回路）３１を介し、まとめてＩＯ線４５と接続する構成とすることにより、ＲＷＤ線４３における救済のためのスペアを減少させることができ、全体としてＲＷＤ線４３の本数を削減させることができるのである。
【００３７】
これにより、半導体記憶装置の大型化をできるだけ抑制した状態で、可能な限り救済性を高めることができるのである。
【００３８】
〔第２の実施の形態〕
第２の実施の形態は、複数のメモリマクロにおける構成を示す。
【００３９】
図５は、本実施の形態においてメモリマクロが２つの場合における構成図である。本実施の形態における構成は、メモリマクロ１１０、メモリマクロ入出力線（ＤＩＯ線）１４３、インターフェース回路１３３、シフトスイッチブロック１３１、データ入出力線（ＩＯ線）１４１の関係を示した概念図である。ここでは、ｇ＝４の場合について示している。ＤＩＯ線１４３は、各々のメモリマクロ１１０毎にｇ＋１＝５本配設されており、ＩＯ線１４１は、全体として２×ｇ＝８本配設されている。即ち、ＤＩＯ線１４３は、２つのメモリマクロ１１０についてｈを２としており、各々のメモリマクロ１１０毎に５本（ｇ＋（ｈ／ｂ）本：ｇ＝４、ｈ＝２、ｂ＝２）設けられており、また、ＩＯ線１４１は、全体として８本（ｂ×ｇ本：ｂ＝２、ｇ＝４）設けられているのである。
【００４０】
シフトスイッチブロック１３１における各スイッチ素子は、正面及び左右における端子間において切替え可能である。シフトスイッチブロック１３１のシフト状態は、不良情報信号ＲＤＣＮＴによって各々定められる。信号ＲＤＣＮＴは、内部ＲＯＭに各々蓄えられたリダンダンシ情報に基づくものである。
【００４１】
具体的には、シフトスイッチブロック１３１は、インターフェース回路１３３の不良情報信号ＲＤＣＮＴにより、全体における不良ＤＩＯ線を除く正常な２×ｇ（８）本のＤＩＯ線１４３を選択し、２×ｇ本のＩＯ線１４１に接続するように動作する。  
【００４２】
この場合、インターフェース回路１３３において、全体として２つの不良が発生した場合においても、全ての状態を救済することができる。
【００４３】
即ち、複数のメモリユニット１１０のＤＩＯ線１４３をまとめてＩＯ線１４１と接続する構成であるため、ＤＩＯ線１４３における救済のためのスペアを減少させることができ、全体としてＤＩＯ線１４３の本数を削減させることができるのである。
【００４４】
これにより、半導体記憶装置の大型化をできるだけ抑制した状態で、可能な限り救済性を高めることができるのである。
【００４５】
図６は、本実施の形態における別の構成を示す。具体的には、全体として４つのメモリマクロ１１０を有した場合において、ｇ＝４、ｈ＝４（ｈはｂの倍数）の場合である。この場合、各々のメモリマクロ１１０におけるＤＩＯ線１４３は、メモリマクロ１１０毎に５本（ｇ＋（ｈ／ｂ）本：ｇ＝４、ｈ＝４、ｂ＝４）設けられており、ＩＯ線１４１は、全体として１６本（ｂ×ｇ本：ｂ＝４、ｇ＝４）設けられている。このような構成においては、インターフェース回路１３３に４つの不良が発生しても、シフトスイッチブロック１３１における不良情報信号に基づく接続により全ての状態を救済することができる。
【００４６】
即ち、メモリマクロ１１０毎にＩＯ線１４１と接続をする構成においては、メモリマクロ１１０に接続されているインターフェース回路１３３に多数の不良が検出され全てを救済することができない。しかしながら、本実施の形態に示すような、複数のメモリマクロ１１０について、ＩＯ線１４１と接続する構成であれば、あるメモリマクロ１１０に接続されているインターフェース回路１３３に多数の不良が検出された場合であっても、全てを救済することが可能となるのである。
【００４７】
このように、複数のメモリマクロ１１０について一つのシフトスイッチブロック１３１によりＩＯ線１４１と接続する構成であるため、高い救済性を維持した状態でＤＩＯ線１４３を全体的に減少させることができるのである。
【００４８】
これにより、半導体記憶装置の大型化をできるだけ抑制した状態で、可能な限り救済性を高めることができるのである。
【００４９】
以上、実施の形態において本発明における半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態における混載ＤＲＡＭの構成図
【図２】第１の実施の形態における混載ＤＲＡＭのメモリユニット内の構成図
【図３】図２における動作波形図
【図４】第１の実施の形態における混載ＤＲＡＭの要部の概念図
【図５】第２の実施の形態における
【図６】第２の実施の形態における別の構成図
【符号の説明】
【００５１】
１０・・・メモリユニット、  ２０・・・ブロックユニット、  ２１・・・メモリセルアレイブロック、  ２２・・・個別線接続バッファ、  ２３・・・シフトスイッチブロック（個別線接続回路）、  ２４・・・接続ブロック、  ３０・・・アレイ領域、  ３１・・・シフトスイッチブロック（共通線接続回路）、  ４１・・・ＩＯ線、  ４３・・・ＲＷＤ線、  ４５・・・ＤＱ線
【図１】
2008071387.tif 000003
【図２】
2008071387.tif 000004
【図３】
2008071387.tif 000005
【図４】
2008071387.tif 000006
【図５】
2008071387.tif 000007
【図６】
2008071387.tif 000008