(57)【要約】【課題】最大の階調基準電圧と最小の階調基準電圧のバラツキを低減する。【解決手段】映像線駆動回路には、最大の階調基準電圧よりも高電位の高電位電圧と、最小の階調基準電圧よりも低電位の低電位電圧とが入力され、映像線駆動回路は、階調電圧生成回路を有し、階調電圧生成回路は、隣接する２つの階調基準電圧の間に接続される複数の分圧回路と、最大の階調基準電圧と高電位電圧との間に接続される第１抵抗と、最小の階調基準電圧と低電位電圧との間に接続される第２抵抗とを有し、隣接する２つの階調基準電圧の間に接続される各分圧回路の抵抗値、最大の階調基準電圧と高電位電圧との間に接続される第１抵抗の抵抗値、および、最小の階調基準電圧と低電位電圧との間に接続される第２抵抗の抵抗値を、各階調基準電圧間の電位差、最大の階調基準電圧と高電位電圧との間の電位差、および、最小の階調基準電圧と低電位電圧との間の電位差にほぼ比例した抵抗値に設定する。【選択図】図３
2008164696.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルに、複数の電位の階調電圧から選択した電圧を出力する映像線駆動回路と、
複数の電位の階調基準電圧を生成し、前記映像線駆動回路に出力する階調基準電圧生成回路とを備える表示装置であって、
前記階調基準電圧生成回路で生成される前記複数の階調基準電圧は、最大の階調基準電圧、最小の階調基準電圧および当該最大と最小の階調基準電圧以外の階調基準電圧を有し、
前記映像線駆動回路には、前記最大の階調基準電圧よりも高電位の高電位電圧と、前記最小の階調基準電圧よりも低電位の低電位電圧とが入力され、
前記映像線駆動回路は、階調電圧生成回路を有し、
前記階調電圧生成回路は、隣接する前記２つの階調基準電圧の間に接続される複数の分圧回路と、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗と、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗とを有し、
前記階調電圧生成回路は、前記各階調基準電圧の電位間を前記各分圧回路により複数の電位に分圧して前記複数の電位の階調電圧を生成し、
前記隣接する２つの階調基準電圧の間に接続される前記各分圧回路の抵抗値、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗の抵抗値、および、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗の抵抗値を、各階調基準電圧間の電位差、前記最大の階調基準電圧と前記高電位電圧との間の電位差、および、前記最小の階調基準電圧と前記低電位電圧との間の電位差にほぼ比例した抵抗値に設定したことを特徴とする表示装置。
【請求項２】
複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルに、複数の電位の階調電圧から選択した電圧を出力する少なくとも１個の映像線駆動回路と、
複数の電位の階調基準電圧を生成し、前記映像線駆動回路に出力する階調基準電圧生成回路とを備える表示装置であって、
前記階調基準電圧生成回路で生成される前記複数の階調基準電圧は、最大の階調基準電圧、最小の階調基準電圧および当該最大と最小の階調基準電圧以外の階調基準電圧を有し、
前記最大の階調基準電圧と前記最大の階調基準電圧よりも高電位の高電位電圧との間に接続される第１抵抗と、
前記最小の階調基準電圧と前記最小の階調基準電圧よりも低電位の低電位電圧との間に接続される第２抵抗とを有し、
前記少なくとも１個の映像線駆動回路は、階調電圧生成回路を有し、
前記階調電圧生成回路は、隣接する前記２つの階調基準電圧の間に接続される複数の分圧回路を有し、前記各階調基準電圧の電位間を前記各分圧回路により複数の電位に分圧して前記複数の電位の階調電圧を生成し、
前記隣接する２つの階調基準電圧の間に並列に接続される、前記少なくとも１個の映像線駆動回路の前記各分圧回路の合成抵抗値、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗の抵抗値、および、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗の抵抗値を、各階調基準電圧間の電位差、前記最大の階調基準電圧と前記高電位電圧との間の電位差、および、前記最小の階調基準電圧と前記低電位電圧との間の電位差にほぼ比例した抵抗値に設定したことを特徴とする表示装置。
【請求項３】
前記階調基準電圧は、等間隔でない階調基準電圧を有することを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
複数の電位の階調基準電圧は、ｎ（ｎ≧３）個の階調基準電圧であり、
前記隣接する２つの階調基準電圧の間の電位差をＶｊ（ｊ＋１）（ｊ＝１,...,ｎ−１）、前記最大の階調基準電圧と前記高電位電圧との間の電位差をＶ０１、前記最小の階調基準電圧と前記低電位電圧との間の電位差をＶｎ（ｎ＋１）、前記隣接する２つの階調基準電圧の間の合成抵抗値Ｒｊ、前記第１抵抗の抵抗値をＲ０、前記第２の抵抗の抵抗値をＲ（ｎ＋１）とするとき、Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が特定の返納の範囲内で一致することを特徴とする請求項１ないし請求項３の何れか１項に記載の表示装置。
【請求項５】
前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が、±２０％の変動の範囲内で一致することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が、±１０％の変動の範囲内で一致することを特徴とする請求項４に記載の表示装置。
【請求項７】
前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が完全に一致することを特徴とする請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、多階調の表示が可能な液晶表示装置などに適用して有効な技術に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。
一般に、液晶表示モジュールでは、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が前述の薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。
ここで、各映像線は、液晶表示パネルの一方の辺側（長辺側）に配置される映像線駆動回路に接続され、各走査線は、液晶表示パネルの他方の辺側（短辺側）に配置される走査線駆動回路に接続される。
映像線駆動回路は、階調電圧生成回路を有し、当該階調電圧生成回路は、例えば、外部から入力された１２値の階調基準電圧（Ｖ１−Ｖ１２）の各階調基準電圧間を、抵抗分圧回路により分圧して、正極性の２５６階調の階調電圧と、負極性の２５６階調の階調電圧を生成する。（下記、特許文献１、特許文献２，特許文献３参照）
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００１−１３４７８号公報
【特許文献２】特開２００２−３６６１１５号公報
【特許文献３】特開２００３−３１６３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に液晶層に印加する電圧と透過率との関係は、リニアではなく、透過率の高いところ及び低いところでは、液晶層に印加する電圧に対する透過率の変化は少なく、その中間となるところで透過率の変化が大きい。
このため、２５６階調の多色表示が可能な液晶表示装置において、２５６階調をリニアに表示するためには、映像線駆動回路の階調電圧生成回路に入力する階調基準電圧値は、等間隔ではなく、中間調付近（例えば、Ｖ３〜Ｖ５，Ｖ８〜Ｖ１０）で差が小さく、中間調以外（例えば、Ｖ１〜Ｖ３，Ｖ１０〜Ｖ１２）で大きくしなければならない。
そのため、階調電圧生成回路の抵抗分圧回路において、各階調基準電圧の間に接続される抵抗を一定の抵抗値にすると、中間調付近の階調基準電圧の間に流れる電流と、中間調以の外階調基準電圧の間に流れる電流との間に差が生じ、電流値が不連続となる抵抗分圧回路の階調基準電圧の供給端子から電流が流入・流出し、階調電圧生成回路に流れる電流が多くなる為、映像線駆動回路の消費電力が増大するという問題があった。
【０００５】
前述した問題点を解決するために、階調電圧生成回路内の抵抗分圧回路の抵抗値を、各階調基準電圧間の抵抗値が各階調基準電圧間の電位差に比例するように設定するようにしている。
この方法によれば、最大の階調基準電圧と最小の階調基準電圧とが供給される供給端子以外からの電流の流入、流出はほとんど「０」となり、映像線駆動回路の消費電力を低減することが可能となる。
しかしながら、階調基準電圧の供給端子から流入、流出する電流の電流値が大きくなるほど、階調基準電圧の出力電圧精度が悪くなるので、最大の階調基準電圧と最小の階調基準電圧の出力電圧精度が他の階調基準電圧の出力電圧精度よりも悪くなる。
液晶表示パネルが、ノーマリブラック特性の場合、最大の階調基準電圧と最小の階調基準電圧は、「白」表示のための階調電圧であり、これがばらつくということは、白輝度（ピーク輝度）がばらつくことになる。さらに、最大の階調基準電圧と最小の階調基準電圧がばらつくということは、γ補正カーブ全体にも影響を及ぼすことになるので、好ましくない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、最大の階調基準電圧と最小の階調基準電圧のバラツキを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルに、複数の電位の階調電圧から選択した電圧を出力する映像線駆動回路と、複数の電位の階調基準電圧を生成し、前記映像線駆動回路に出力する階調基準電圧生成回路とを備える表示装置であって、前記階調基準電圧生成回路で生成される前記複数の階調基準電圧は、最大の階調基準電圧、最小の階調基準電圧および当該最大と最小の階調基準電圧以外の階調基準電圧を有し、前記映像線駆動回路には、前記最大の階調基準電圧よりも高電位の高電位電圧と、前記最小の階調基準電圧よりも低電位の低電位電圧とが入力され、前記映像線駆動回路は、階調電圧生成回路を有し、前記階調電圧生成回路は、隣接する前記２つの階調基準電圧の間に接続される複数の分圧回路と、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗と、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗とを有し、前記階調電圧生成回路は、前記各階調基準電圧の電位間を前記各分圧回路により複数の電位に分圧して前記複数の電位の階調電圧を生成し、前記隣接する２つの階調基準電圧の間に接続される前記各分圧回路の抵抗値、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗の抵抗値、および、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗の抵抗値を、各階調基準電圧間の電位差、前記最大の階調基準電圧と前記高電位電圧との間の電位差、および、前記最小の階調基準電圧と前記低電位電圧との間の電位差にほぼ比例した抵抗値に設定される。
【０００７】
（２）複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルに、複数の電位の階調電圧から選択した電圧を出力する少なくとも１個の映像線駆動回路と、複数の電位の階調基準電圧を生成し、前記映像線駆動回路に出力する階調基準電圧生成回路とを備える表示装置であって、前記階調基準電圧生成回路で生成される前記複数の階調基準電圧は、最大の階調基準電圧、最小の階調基準電圧および当該最大と最小の階調基準電圧以外の階調基準電圧を有し、前記最大の階調基準電圧と前記最大の階調基準電圧よりも高電位の高電位電圧との間に接続される第１抵抗と、前記最小の階調基準電圧と前記最小の階調基準電圧よりも低電位の低電位電圧との間に接続される第２抵抗とを有し、前記少なくとも１個の映像線駆動回路は、階調電圧生成回路を有し、前記階調電圧生成回路は、隣接する前記２つの階調基準電圧の間に接続される複数の分圧回路を有し、前記各階調基準電圧の電位間を前記各分圧回路により複数の電位に分圧して前記複数の電位の階調電圧を生成し、前記隣接する２つの階調基準電圧の間に並列に接続される、前記少なくとも１個の映像線駆動回路の前記各分圧回路の合成抵抗値、前記最大の階調基準電圧と前記高電位電圧との間に接続される第１抵抗の抵抗値、および、前記最小の階調基準電圧と前記低電位電圧との間に接続される第２抵抗の抵抗値を、各階調基準電圧間の電位差、前記最大の階調基準電圧と前記高電位電圧との間の電位差、および、前記最小の階調基準電圧と前記低電位電圧との間の電位差にほぼ比例した抵抗値に設定される。
【０００８】
（３）（１）または（２）において、前記階調基準電圧は、等間隔でない階調基準電圧を有する。
（４）（１）ないし（３）の何れかにおいて、複数の電位の階調基準電圧は、ｎ（ｎ≧３）個の階調基準電圧であり、前記隣接する２つの階調基準電圧の間の電位差をＶｊ（ｊ＋１）（ｊ＝１,...,ｎ−１）、前記最大の階調基準電圧と前記高電位電圧との間の電位差をＶ０１、前記最小の階調基準電圧と前記低電位電圧との間の電位差をＶｎ（ｎ＋１）、前記隣接する２つの階調基準電圧の間の合成抵抗値Ｒｊ、前記第１抵抗の抵抗値をＲ０、前記第２の抵抗の抵抗値をＲ（ｎ＋１）とするとき、Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が特定の返納の範囲内で一致する。
（５）（４）において、前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が、±２０％の変動の範囲内で一致する。
（６）（４）において、前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が、±１０％の変動の範囲内で一致する。
（７）（４）において、前記Ｖｋ（ｋ＋１）／Ｒｋ（ｋ＝０,...,ｎ）の値が完全に一致する。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、最大の階調基準電圧と最小の階調基準電圧のバラツキを低減することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、液晶表示パネル１と、映像線駆動回路２と、走査線駆動回路３と、表示制御回路４と、電源回路５と、階調基準電圧生成回路６とで構成される。
映像線駆動回路２は、液晶表示パネル１の一辺に配置された半導体チップで構成され、また、走査線駆動回路３は、液晶表示パネル１の他の辺に配置された半導体チップで構成される。
表示制御回路４は、テレビ受信回路等の表示信号源（ホスト側）から入力される表示データ（Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］）と、ドットクロック（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（ＨＳＹＮＣ）、および垂直同期信号（ＶＳＹＮＣ）に基づき、表示データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、同期信号（クロック信号）と共に映像線駆動回路２と、走査線駆動回路３に入力する。
表示制御回路４の制御の基に、走査線駆動回路３は、走査線（ＧＬ；ゲート線ともいう）に走査電圧を供給し、また、映像線駆動回路２は、映像線（ＤＬ；ドレイン線、ソース線ともいう）に階調電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成し、階調基準電圧生成回路６は、Ｖ１〜Ｖ１２の階調基準電圧を生成する。
【００１１】
図１において、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極であり、ＣＴは対向電極（コモン電極）、ＣＬは液晶層を等価的に示す液晶容量、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成された保持容量である。
図１に示す液晶表示パネル１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）の第１の電極（ドレイン電極またはソース電極）は、映像線（ＤＬ）に接続され、各映像線（ＤＬ）は列方向に配置されたサブピクセルに、表示データに対応する階調電圧を供給する映像線駆動回路２に接続される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する走査線駆動回路３に接続される。
液晶表示パネル１に画像を表示する際、走査線駆動回路３は、走査線（ＧＬ）を上から下（あるいは、下から上）に向かって順次選択し、一方で、ある走査線の選択期間中に、映像線駆動回路２は、表示データに対応する階調電圧を、映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（ＣＬ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１２】
ここでは、各サブピクセルに供給される階調電圧が、大きくなるほど高い輝度を示す、所謂、ノーマリ黒表示モード（Normally Black-displaying Mode）で動作することを前提とする。
液晶表示パネル１は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）、映像線（ＤＬ）、走査線（ＧＬ）などが設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
また、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
なお、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。また、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、実際の製品では、液晶表示パネル１の後ろ側にバックライトが配置されるが、本発明は、バックライトの構造とは関係がないので、バックライトの詳細な説明も省略する。
【００１３】
図２は、図１に示す映像線駆動回路２の概略回路構成を示すブロック図である。
図２において、２１はクロック制御部、２２はラッチアドレスセレクタ、２３はラッチ回路、２４はＤ／Ａコンバータ回路、２５は出力アンプ回路である。
ラッチ回路２３は、ラッチアドレスセレクタ２２の制御の元に、表示制御回路４から出力される表示データラッチ用クロック（ＣＬ２）に同期して、外部から入力される表示データ（Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］）を順次ラッチする。
ラッチ回路２３にラッチされた表示データは、表示制御回路４から出力される、出力タイミング制御用クロック信号（ＣＬ１）に基づき、Ｄ／Ａコンバータ回路２４に出力される。
Ｄ／Ａコンバータ回路２４の階調電圧生成回路は、階調基準電圧生成回路６から入力される、正極性のＶ１〜Ｖ６の階調基準電圧と、負極性のＶ７〜Ｖ１２の階調基準電圧に基づき、正極性および負極性の０〜２５５階調の階調電圧を生成する階調電圧生成回路（２４−１）を有する。
Ｄ／Ａコンバータ回路２４は、階調電圧生成回路（２４−１）で生成された、正極性および負極性の０〜２５５階調の階調電圧の中から、ラッチ回路２３から入力された表示データに対応した階調電圧を選択して、出力アンプ回路２５に入力する。
出力アンプ回路２５は、Ｄ／Ａコンバータ回路２４から入力された階調電圧を、アンプ回路で電流増幅し、対応する映像線（ＤＬ）に出力する。
【００１４】
図６は、図２に示す階調電圧生成回路（２４−１）の従来の回路構成を示す図であり、図６（ａ）は全体の回路構成を、図６（ｂ）は、図６（ａ）の（イ）で示す部分を拡大して示す図である。
図６（ａ)に示すように、従来の階調電圧生成回路（２４−１）は、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ１−Ｖ６）の各階調基準電圧間を、直列抵抗分圧回路（２４−２）により分圧して、正極性の０〜２５５階調分の階調電圧を生成する部分と、階調基準電圧生成回路６から入力される６値の階調基準電圧（Ｖ７−Ｖ１２）の各階調基準電圧間を、直列抵抗分圧回路（２４−３）により分圧して、負極性の０〜２５５階調分の階調電圧を生成する部分とで構成される。
ここで、１２値の階調基準電圧（Ｖ１−Ｖ１２）の階調基準電圧Ｖｊと階調基準電圧Ｖｊ＋１（ｊ＝１,...,１１）の電位差をＶｊ（ｊ＋１）と表記し、直列抵抗分圧回路（２４−２，２４−３）の階調基準電圧Ｖｊと階調基準電圧Ｖｊ＋１（ｊ＝１,...,５，７,...,１１）とが供給される供給端子間の合成抵抗の抵抗値をＲｊと表記すると、図６に示す階調電圧生成回路では、下記（１）式をほぼ満たすように抵抗値が設定されている。
【００１５】
［式１］
Ｖ１（２）／Ｒ１
＝Ｖ２（３）／Ｒ２
＝Ｖ３（４）／Ｒ３
＝Ｖ４（５）／Ｒ４
＝Ｖ５（６）／Ｒ５
Ｖ７（８）／Ｒ７
＝Ｖ８（９）／Ｒ８
＝Ｖ９（１０）／Ｒ９
＝Ｖ１０（１１）／Ｒ１０
＝Ｖ１１（１２）／Ｒ１１
・・・・・・・・・・・・・・・・・・・・  （１）
したがって、直列抵抗分圧回路（２４−２，２４−３）を流れる電流は、一定の電流値（Ｖｊ（ｊ+１）／Ｒｊ＝一定の電流値）となり、図６に示す階調電圧生成回路では、最大の階調基準電圧（Ｖ１，Ｖ１２）と最小の階調基準電圧（Ｖ６，Ｖ７）の供給端子以外からの電流の流入、流出がほとんど「０」（Ｉ２＝Ｉ３＝Ｉ４＝Ｉ５＝Ｉ８＝Ｉ９＝Ｉ１０＝Ｉ１１＝０）となり、映像線駆動回路２の消費電力を低減することが可能となり、それにより、液晶表示モジュールの消費電力を低減することが可能となる。
【００１６】
図３は、図２に示す階調電圧生成回路（２４−１）の回路構成を示す図であり、図３（ａ）は全体の回路構成を、図３（ｂ）は、図３（ａ）の（イ）で示す部分を拡大して示す図である。なお、図３において、ＡＶＤＤは、 最大の階調基準電圧（Ｖ１）よりも高電位の高電位電圧である。
図３と、図６と比較して直ぐに理解できるように、図３に示す回路構成では、Ｖ１の階調基準電圧とＡＶＤＤの高電位電圧との間に、Ｒ０の抵抗が、また、Ｖ６の階調基準電圧とＶ７の階調基準電圧との間に、Ｒ６の抵抗が、さらに、Ｖ１２の階調基準電圧と接地電圧（ＧＮＤ）との間に、Ｒ１２の抵抗が接続されている点で、図６に示す回路構成と相異する。
ここで、Ｖ１の階調基準電圧とＡＶＤＤの高電位電圧との間の電位差を、Ｖ０（１）、Ｖ１２の階調基準電圧と接地電圧（ＧＮＤ）との間の電位差を、Ｖ１２（１３）、直列抵抗分圧回路の階調基準電圧Ｖｊと階調基準電圧Ｖｊ＋１（ｊ＝１,...,１１）の供給端子間の合成抵抗の抵抗値をＲｊと表記すると、図３に示す階調電圧生成回路では、下記（２）式を満たすように各抵抗の抵抗値が設定される。
【００１７】
［式２］
Ｖ０（１）／Ｒ０
＝Ｖ１（２）／Ｒ１
＝Ｖ２（３）／Ｒ２
＝Ｖ３（４）／Ｒ３
＝Ｖ４（５）／Ｒ４
＝Ｖ５（６）／Ｒ５
＝Ｖ６（７）／Ｒ６
＝Ｖ７（８）／Ｒ７
＝Ｖ８（９）／Ｒ８
＝Ｖ９（１０）／Ｒ９
＝Ｖ１０（１１）／Ｒ１０
＝Ｖ１１（１２）／Ｒ１１
＝Ｖ１２（１３）／Ｒ１２
・・・・・・・・・・・・・・・・・・・・  （２）
したがって、図３に示す回路構成では、直列抵抗分圧回路（２４−４）を流れる電流は、一定の電流値（Ｖｋ（ｋ＋１）／Ｒｋ＝一定の電流値；ｋ＝０,...,１２）となり、直列抵抗分圧回路（２４−４）を流れる電流は、高電位電圧（ＡＶＤＤ）から供給されることになる。
そのため、図３に示す回路構成では、Ｖ１〜Ｖ１２の階調基準電圧が供給される供給端子からの電流の流入、流出がほとんど「０」（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ５＝Ｉ８＝Ｉ９＝Ｉ１０＝Ｉ１１＝Ｉ１２＝０）となるので、従来のように、最大の階調基準電圧と最小の階調基準電圧の出力電圧精度が他の階調基準電圧の出力電圧精度よりも悪くなるのを低減することが可能となる。
【００１８】
図４は、図１に示す階調基準電圧生成回路６で生成される階調基準電圧の一例を示す図である。なお、図４において、Ｖ−Ｖｎ−１は、隣接する階調基準電圧の間の電位差を示す。
図４に示す例では、Ｖ１の階調基準電圧（正極性の２５５階調の階調基準電圧）は１１．８Ｖ、Ｖ２の階調基準電圧（正極性の２２４階調の階調基準電圧）は１０．４Ｖ、Ｖ３の階調基準電圧（正極性の１２８階調の階調基準電圧）は９．１Ｖ、Ｖ４の階調基準電圧（正極性の６４階調の階調基準電圧）は８．３Ｖ、Ｖ５の階調基準電圧（正極性の３２階調の階調基準電圧）は７．７Ｖ、Ｖ６の階調基準電圧（正極性の０階調の階調基準電圧）は６．０Ｖ、Ｖ７の階調基準電圧（負極性の０階調の階調基準電圧）は６．０Ｖ、Ｖ８の階調基準電圧（負極性の３２階調の階調基準電圧）は４．３Ｖ、Ｖ９の階調基準電圧（負極性の６４階調の階調基準電圧）は３．７Ｖ、Ｖ１０の階調基準電圧（負極性の１２８階調の階調基準電圧）は２．９Ｖ、Ｖ１１の階調基準電圧（負極性の２２４階調の階調基準電圧）は１．６Ｖ、Ｖ１２の階調基準電圧（負極性の２５５階調の階調基準電圧）は０．２Ｖである。
【００１９】
また、Ｖ１の階調基準電圧とＶ２の階調基準電圧との間の電位差は１．４Ｖ、Ｖ２の階調基準電圧とＶ３の階調基準電圧との間の電位差は１．３Ｖ、Ｖ３の階調基準電圧とＶ４の階調基準電圧との間の電位差は０．８Ｖ、Ｖ４の階調基準電圧とＶ５の階調基準電圧との間の電位差は０．６Ｖ、Ｖ５の階調基準電圧とＶ６の階調基準電圧との間の電位差は１．７Ｖ、Ｖ７の階調基準電圧とＶ８の階調基準電圧との間の電位差は１．７Ｖ、Ｖ８の階調基準電圧とＶ９の階調基準電圧との間の電位差は０．６Ｖ、Ｖ８の階調基準電圧とＶ９の階調基準電圧との間の電位差は０．８Ｖ、Ｖ９の階調基準電圧とＶ１０の階調基準電圧との間の電位差は１．３Ｖ、Ｖ１１の階調基準電圧とＶ１２の階調基準電圧との間の電位差は１．４Ｖである。
図４に示すように、階調基準電圧値は、等間隔ではなく、中間調付近（Ｖ２〜Ｖ６）で隣接する階調基準電圧間の電位差が小さく、それ以外（Ｖ０〜Ｖ２，Ｖ６〜Ｖ８）で隣接する階調基準電圧間の電位差が大きくなっている。
【００２０】
図５は、図１に示す階調基準電圧生成回路６の変形例を示す図である。
図３に示す回路構成では、映像線駆動回路２内に、Ｒ０と、Ｒ６と、Ｒ１２の抵抗を設けるようにしたが、図５では、表示制御回路４と電源回路５と階調基準電圧生成回路６とが実装される基板上に、Ｒ０と、Ｒ６と、Ｒ１２の抵抗を設けるようにしたものである。この図５に示す場合でも、下記（３）式を満足するように、各抵抗の抵抗値が設定される。
［式３］
Ｖ０（１）／Ｒ０
＝Ｖ１（２）／Ｒ’１
＝Ｖ２（３）／Ｒ’２
＝Ｖ３（４）／Ｒ’３
＝Ｖ４（５）／Ｒ’４
＝Ｖ５（６）／Ｒ’５
＝Ｖ６（７）／Ｒ６
＝Ｖ７（８）／Ｒ’７
＝Ｖ８（９）／Ｒ’８
＝Ｖ９（１０）／Ｒ’９
＝Ｖ１０（１１）／Ｒ’１０
＝Ｖ１１（１２）／Ｒ’１１
＝Ｖ１２（１３）／Ｒ６
・・・・・・・・・・・・・・・・・・・・  （３）
【００２１】
ここで、Ｒ’２〜Ｒ’５、Ｒ’７〜Ｒ’１１の抵抗は、各階調基準電圧間に並列に接続される、複数の映像線駆動回路２内の直列抵抗分圧回路（図６の２４−２，２４−３に相当する直列抵抗分圧回路）の合成抵抗である。
図５に示す回路構成でも、直列抵抗分圧回路（２４−４）を流れる電流は、一定の電流値となり、直列抵抗分圧回路（２４−４）を流れる電流は、高電位電圧（ＡＶＤＤ）から供給されることになる。
そのため、図５に示す回路構成では、Ｖ１〜Ｖ１２の階調基準電圧が供給される供給端子からの電流の流入、流出がほとんど「０」（Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ５＝Ｉ８＝Ｉ９＝Ｉ１０＝Ｉ１１＝Ｉ１２＝０）となるので、従来のように、最大の階調基準電圧と最小の階調基準電圧の出力電圧精度が他の階調基準電圧の出力電圧精度よりも悪くなるのを低減することが可能となる。
なお、図３、図５において、Ｖ６の階調基準電圧と、Ｖ７の階調基準電圧とが、図４に示すように同じ電圧である場合は、Ｒ６の抵抗は必要ない。
【００２２】
また、本実施例の階調基準電圧生成回路では、直列抵抗分圧回路（２４−２〜２４−４）の各階調基準電圧印加端子間の抵抗値を、各階調基準電圧間の電位差に完全に比例した抵抗値としているが、完全に比例していなくても、同様な効果を有する。即ち、Ｖｋ（ｋ＋１）／Ｒｋ＝一定の電流値（ｋ＝０,...,１２）の値が完全に一致していなくとも、その値のばらつきが特定の範囲内にあれば、特定の範囲外のものに比べ、余分な消費電力の発生を抑えることが出来る。
直列抵抗分圧回路は半導体集積回路の内部に作られる。一般に、半導体集積回路内に作られる抵抗にはばらつきがあり、抵抗に半導体の拡散抵抗を用いた場合、抵抗値は±２０％のばらつきを生じる。なお出来上がった半導体集積回路を選別して抵抗値を±１０％のばらつきにすることも可能であるが、半導体集積回路の歩留が下がるので映像線駆動回路２のコストが高くなる。したがって、図３に示した直列抵抗分圧回路を用いる液晶表示装置で、Ｖｋ（ｋ＋１）／Ｒｋの値を完全に一致させるのは理想的であるが実用的ではない。
例えば、一定の電流値をＩｏ（Ｉｏ＝（Ｖｋ（ｋ＋１）／Ｒｋ）とするとき、Ｒｋの抵抗の抵抗値が、±２０％のばらつきを生じた場合、Ｒｋは、（１±０．２）Ｒｋとなるので、Ｉｏは、８３％から１２５％までばらつくことになる。
同様に、Ｒｋの抵抗の抵抗値が、±１０％のばらつきを生じた場合、Ｒｋは、（１±０．１）Ｒｋとなるので、Ｉｏは、９０％から１１１％までばらつくことになる。
したがって、本実施例において、直列抵抗分圧回路（２４−２〜２４−４）を流れる電流のばらつきが、±１５％以内、より好ましくは、±１０％以内であれば、コストが高くなく実用的な映像線駆動回路２を実現することが可能となる。
なお、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬなどの大型高精細パネルを備える表示装置全てに適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す映像線駆動回路の概略回路構成を示すブロック図である。
【図３】図２に示す階調電圧生成回路の回路構成を示す図である。
【図４】図１に示す階調基準電圧生成回路で生成される階調基準電圧の一例を示す図である。
【図５】図１に示す階調基準電圧生成回路の変形例を示す図である。
【図６】図２に示す階調電圧生成回路の従来の回路構成を示す図である。
【符号の説明】
【００２４】
１  液晶表示パネル
２  映像線駆動回路
３  走査線駆動回路
４  表示制御回路
５  電源回路
６  階調基準電圧生成回路
２１  クロック制御部
２２  ラッチアドレスセレクタ
２３  ラッチ回路
２４  Ｄ／Ａコンバータ回路
２４−１  階調電圧生成回路
２４−２，２４−３，２４−４  直列抵抗分圧回路
２５  出力アンプ回路
ＧＬ  走査線
ＤＬ  映像線
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極（コモン電極
ＣＬ  液晶容量
Ｃａｄｄ  保持容量
Ｒ０〜Ｒ１２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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