(57)【要約】【課題】雑音指数を良好に保ち、かつ、入力３次インターセプトポイント及び１ｄＢ利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする。【解決手段】  増幅回路１０１の後段には、可変減衰回路１０４が直列に設けられる一方、増幅回路１０１と可変減衰回路１０４との段間には、第１の整合回路８が設けられると共に、この第１の整合回路８と可変減衰回路１０４との段間と、外部からの電源電圧が印加されるドレイン電圧端子３との間に第２の整合回路９が設けられ、第１の整合回路８と第２の整合回路９は、増幅回路１０１の出力インピーダンスと可変減衰回路１０４の入力インピーダンスを共役にすると共に整合を図るよう構成されたものとなっている。【選択図】図１
2008028908.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第１の整合回路が設けられると共に、当該第１の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第２の整合回路が設けられ、
前記第１の整合回路と第２の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなることを特徴とする利得可変型低雑音増幅器。
【請求項２】
可変減衰回路は、Ｔ型固定減衰器を用いてなると共に、経路切替用ＳＰＤＴスイッチにより前記Ｔ型固定減衰器をバイパス可能に構成されてなることを特徴とする請求項１記載の利得可変型低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯無線端末に代表される各種移動体無線通信機器などにおいて用いられる利得可変型低雑音増幅器に係り、特に、雑音指数の向上と共に大信号入力時の特性改善等を図ったものに関する。
【背景技術】
【０００２】
近年の移動体通信においては、基地局と移動局との距離により受信信号の電界強度が大きく変化するため、受信器には広いダイナミックレンジが必要とされる。このため、受信機用増幅器には、高利得特性、低雑音特性と共に、利得可変機能が求められるが、受信信号レベルの変動を、高精度に抑制する必要があるため、固定可変方式の利得可変回路が好適とされる。さらに、データ通信速度を高速化するＨＳＤＰＡ(High Speed Downlink Packet Access)技術を導入した場合、受信信号の電界強度により変調方式を可変するため、利得可変ステップを、例えば、３段階、４段階等に可変できる増幅器が所望される場合がある。
【０００３】
このような利得可変を多段ステップで行うと共に、それぞれのステップにおける利得可変量が固定の利得可変型増幅器の一例としては、例えば、特許文献１等に開示されたものがある。
図５には、このような従来の利得可変型増幅器の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について概括的に説明する。
この可変利得増幅器は、信号増幅用電界効果トランジスタ（以下、「ＦＥＴ」と称する）６５を中心に増幅回路が構成され、その入力側には、経路切替用ＳＰＤＴスイッチ６２，６３を用いて、減衰素子６４が入力端子６１と信号増幅用ＦＥＴ６５との間に、選択的に挿入可能に設けられたものとなっている。また、信号増幅用ＦＥＴ６５のソースとグランドとの間には、バイアス抵抗器７１〜７４と、このバイアス抵抗器７１〜７４に対応して設けられたバイアススイッチ７５〜７８が、それぞれ直列接続されると共に、バイアス抵抗器７１〜７４とバイアススイッチ７５〜７８の直列部分が相互に並列となるように設けられたものとなっている。
【０００４】
かかる構成においては、経路切替用ＳＰＤＴスイッチ６２，６３を操作することにより、入力信号に対して減衰素子６４による減衰を与えずに信号増幅用ＦＥＴ６５のゲートに印加する場合と、減衰素子６４を介して入力信号を信号増幅用ＦＥＴ６５のゲートに印加する場合との選択が可能となっている。
また、バイパススイッチ７５〜７８のオン／オフを切り替えることにより、バイアス抵抗器７１〜７４の大きさに応じて、増幅利得を４段階に可変可能となっている。
したがって、この利得可変型増幅器では、入力側における減衰素子６４の挿入の有無と、バイパススイッチ７５〜７８のオン／オフの切り替えとの組み合わせにより、全体として８段階の利得制御が可能となっている。
【０００５】
【特許文献１】特開平５−３１５８７１号公報（第２−３頁、図１−図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述の従来回路においては、入力側に経路切替用ＳＰＤＴスイッチ６２，６３が、減衰素子６４を介して２段直列に設けられた構成であるため、このＳＰＤＴスイッチ２個分の挿入損失が、利得可変型増幅器の雑音指数（以下、「ＮＦ」と称する）に加算されることとなる。また、増幅器の電流を可変させて利得調整を行う構成であるため、電流が低下する利得可変状態においては、ＮＦ、入力３次インターセプトポイント（以下、「ＩＩＰ３」と称する）、１ｄＢ利得圧縮時入力電力（以下、「Ｐ１ｄＢ」と称する）等の特性劣化を招くという問題がある。
本発明は、上記実状に鑑みてなされたもので、良好な雑音指数を有すると共に、入力３次インターセプトポイント及び１ｄＢ利得圧縮時入力電力を劣化させることなく、多段ステップでの利得可変を可能とする利得可変型低雑音増幅器を提供するものである。
【課題を解決するための手段】
【０００７】
上記本発明の目的を達成するため、本発明に係る利得可変型低雑音増幅器は、
増幅回路と、前記増幅回路の入出力間に並列接続されて当該増幅回路に入力される信号を制御信号に応じて当該増幅器の出力側へ迂回せしめるバイパス回路と、前記増幅回路から出力される信号に対して減衰を与える可変減衰回路とを具備してなる利得可変型低雑音増幅器であって、
前記可変減衰回路は、前記増幅回路の後段に直列に設けられる一方、前記増幅回路と前記可変減衰回路との段間には、第１の整合回路が設けられると共に、当該第１の整合回路と前記可変減衰回路との段間と、外部からの電源電圧が印加される電源供給端子との間に第２の整合回路が設けられ、
前記第１の整合回路と第２の整合回路は、前記増幅回路の出力インピーダンスと前記可変減衰回路の入力インピーダンスを共役にすると共に整合を図るよう構成されてなるものである。
かかる構成において、可変減衰回路は、Ｔ型固定減衰器を用いてなると共に、経路切替用ＳＰＤＴスイッチにより前記Ｔ型固定減衰器をバイパス可能に構成しても好適である。
【発明の効果】
【０００８】
本発明によれば、可変減衰回路を増幅回路の後段に直列に設けると共に、増幅回路の出力インピーダンスと可変減衰回路の入力インピーダンスが共役となるよう構成したので、従来と異なり、可変減衰回路の雑音指数が利得可変型低雑音増幅器全体の雑音指数に加算されることがなく、そのため、良好な雑音指数を有し、しかも、利得可変時における入力３次インターセプトポイントや、１ｄＢ利得圧縮時入力電力の劣化が抑圧された利得可変型低雑音増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の第１の構成例について、図１を参照しつつ説明する。
この利得可変型低雑音増幅器は、信号増幅用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）２０，２１を中心に構成された増幅回路１０１と、この増幅回路１０１のバイアスの供給を制御するバイアス回路１０２と、信号入力端子１と信号出力端子２との間で増幅回路１０１を迂回せしめるバイパス回路１０３と、増幅回路１０１の後段に設けられた可変減衰回路１０４と、第１及び第２の回路制御用ロジック回路（図１においては、それそれ「CONT-1」、「CONT-2」と表記）１０，１１とを主たる構成要素として構成されたものとなっている。
【００１０】
増幅回路１０１は、第１及び第２の信号増幅用ＦＥＴ２０，２１によるスタック接続を中心に構成されたものとなっている。
すなわち、第１及び第２の信号増幅用ＦＥＴ２０，２１は、第１の信号増幅用ＦＥＴ２０のドレインと第２の信号増幅用ＦＥＴ２１のソースが相互に接続される一方、第１の信号増幅用ＦＥＴ２０のゲートが、結合キャパシタ４４及び入力整合回路７を介して信号入力端子１に接続されたものとなっている。また、第１の信号増幅用ＦＥＴ２０のゲートは、バイアス接続用抵抗器２９を介してバイアス回路１０２を構成するバイアス回路用ＦＥＴ１９のゲートに接続されている。
さらに、結合キャパシタ４４と入力整合回路７との接続点は、後述するバイパス回路１０３を構成する構成部品の１つである結合キャパシタ４６を介してバイパス回路用ＦＥＴ２２のソースに接続されている。
【００１１】
一方、第１の信号増幅用ＦＥＴ２０のソースは、ソースインダクタ５１を介してグランドに接続される一方、第２の信号増幅用ＦＥＴ２１のドレインは、第１の出力整合回路８及びキャパシタ４８を介して後述する可変減衰回路１０４の入力段に接続されると共に、後述するバイパス回路１０３に接続されている。すなわち、具体的には、キャパシタ４８の一端（第１の出力整合回路８との接続端と反対側）は、後述するように可変減衰回路１０４を構成する入力側抵抗器３７の一端に接続されている。
【００１２】
また、第１の出力整合回路８とキャパシタ４８の接続点は、第２の出力整合回路９を介してドレイン電圧端子３に接続されている。そして、ドレイン電圧端子３とグランドとの間には、バイパスキャパシタ５０が接続されている。このドレイン電圧端子３は、外部から所定の電源電圧が印加されるものとなっている。
さらに、第２の信号増幅用ＦＥＴ２１のドレインは、バイパス回路１０３を構成する１つの構成部品である結合キャパシタ４７を介して、バイパス回路用ＦＥＴ２２のドレインに接続されている。
そして、第２の信号増幅用ＦＥＴ２１のゲートは、キャパシタ４５を介してグランドに接続されると共に、抵抗器３３を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されている。
【００１３】
さらに、増幅回路１０１には、増幅器ＯＦＦ用ＦＥＴ２３が設けられており、そのドレインは、第１の信号増幅用ＦＥＴ２０のドレインと第２の信号増幅用ＦＥＴ２１のソースとの接続点に接続される一方、ソースは、グランドに接続されたものとなっている。
そして、増幅器ＯＦＦ用ＦＥＴ２３のゲートは、抵抗器３４を介して第１の回路制御用ロジック回路１０の第２の出力端子OUT-2に接続されている。
【００１４】
バイアス回路１０２は、バイアス回路用ＦＥＴ１９を中心に構成されており、このバイアス回路用ＦＥＴ１９は、そのドレインとゲートとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのドレインは、抵抗器２８を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続される一方、ソースは、グランドに接続されている。そして、バイアス回路用ＦＥＴ１９のゲートは、先に述べたようにバイアス接続用抵抗器２９を介して第１の信号増幅用ＦＥＴ２０のゲートに接続されている。
【００１５】
バイパス回路１０３は、バイパス回路用ＦＥＴ２２を中心に構成されており、バイパス回路用ＦＥＴ２２のドレインは、抵抗器３２を介して、また、ソースは、抵抗器３０を介して、共に第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されたものとなっている。
また、バイパス回路用ＦＥＴ２２のドレインは、先に述べたように、結合キャパシタ４７を介して、第２の信号増幅用ＦＥＴ２１のドレインに接続される一方、ソースは、結合キャパシタ４６を介して入力整合回路７と結合キャパシタ４４の相互の接続点に接続されたものとなっている。
そして、バイパス回路用ＦＥＴ２２のゲートは、抵抗器３１を介して第１の回路制御用ロジック回路１０の第２の出力端子OUT-2に接続されている。
【００１６】
可変減衰回路１０４は、シャント用ＦＥＴ２４、パス用ＦＥＴ２５、入力側抵抗器３７及び出力側抵抗器３８を主たる構成要素として、Ｔ型ブリッジ可変減衰回路が構成されたものとなっている。
具体的には、まず、入力側抵抗器３７と出力側抵抗器３８は、直列に接続され、入力側抵抗器３７の他端は、先に述べたようにキャパシタ４８に接続される一方、出力側抵抗器３８の他端は、結合キャパシタ４９を介して信号出力端子２に接続されている。
【００１７】
シャント用ＦＥＴ２４は、そのドレインが入力側抵抗器３７と出力側抵抗器３８の接続点に接続されると共に、抵抗器３９を介してソースと接続される一方、ソースは、グランドに接続されている。
また、シャント用ＦＥＴ２４のゲートは、抵抗器４０を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に接続されている。
【００１８】
一方、パス用ＦＥＴ２５は、そのドレインがキャパシタ４８と入力側抵抗器３７の接続点に接続される一方、ソースは、出力側抵抗器３８と結合キャパシタ４９との接続点に接続されている。
そして、パス用ＦＥＴ２５のゲートは、抵抗器３６を介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に接続されている。
【００１９】
第１の回路制御用ロジック回路１０は、第１の切替電圧端子５に外部から印加される電圧に応じて後述するよう増幅回路１０１、バイアス回路１０２及びバイパス回路１０３の動作を制御する信号を出力するよう構成されたものとなっている。
また、第２の回路制御用ロジック回路１１は、第２の切替電圧端子６に外部から印加される電圧に応じて後述するよう可変減衰回路１０４の動作を制御する信号を出力するよう構成されたものとなっている。
そして、第１の回路制御用ロジック回路１０は、抵抗器３５を介して、第２の回路制御用ロジック回路１１は、抵抗器４１を介して、共に第２の出力整合回路９に接続されており、この第２の出力整合回路９を介してドレイン電圧端子３に外部から印加された電圧による電源供給を受けるようになっている。
【００２０】
次に、かかる構成における動作について説明する。
最初に、増幅回路１０１の出力インピーダンスは、第１及び第２の出力整合回路８，９により整合されるが、出力インピーダンスが５０Ωとならない場合には、可変減衰回路１０４の各素子の定数を調整することにより可変減衰回路１０４の入力インピーダンスが、増幅回路１０１の出力インピーダンスの共役となるように構成するのが好ましい。
通常、可変減衰回路１０４の入力側抵抗器３７と出力側抵抗器３８は、共に５０Ωに設定するが、増幅回路１０１の出力インピーダンスに応じて入力側抵抗器３７の値を設定する。
【００２１】
これにより、増幅回路１０１の出力インピーダンスが５０Ωにならない場合においても、可変減衰回路１０４の入力インピーダンスが増幅回路１０１の出力インピーダンスと共役になるため、増幅回路１０１と可変減衰回路１０４の段間は、不整合状態にはならず、信号出力端子２から見たインピーダンスは５０Ωに整合されることとなる。したがって、増幅回路１０１と可変減衰回路１０４の段間（図１のＡ−Ａ線参照）において、不整合を生ずることはない。
【００２２】
また、可変減衰回路１０４は、制御電圧をリニアに変化させると減衰量もほぼリニアに変化するが、利得可変を固定式にするため、制御電圧は、第２の回路制御用ロジック回路１１による固定電圧で制御するものとしている。
かかる前提の下、本発明の実施の形態における利得可変型低雑音増幅器の利得可変動作について、図４を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器においては、以下、順次説明するように、第１及び第２の回路制御用ロジック回路１０，１１の出力の組み合わせによって、利得を、「High Gain State（最大利得状態）」、「Medium Gain State（中利得状態）」、「Low Gain State（小利得状態）」及び「Very Low Gain State（最小利得状態）」の４段階に可変できるものとなっている（図４参照）。
【００２３】
最初に、利得をHigh Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧が、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧が、それぞれ出力されるよう第１の切替電圧端子５に所定の電圧を印加する。
また、第２の回路制御用ロジック回路１１も同様に、第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧が、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧が、それぞれ出力されるよう第２の切替電圧端子６に所定の電圧を印加する。
【００２４】
その結果、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1からの論理値Ｈｉｇｈに相当する電圧は、抵抗器２８を介してダイオード接続されているバイアス回路用ＦＥＴ１９に電源電圧として印加されるため、第１の信号増幅用ＦＥＴ２０に所望のゲート電圧が印加されることとなる。
ここで、第１の回路制御用ロジック回路１０から出力される論理値Ｈｉｇｈに相当する電圧は、ＦＥＴのピンチオフ電圧よりも十分大きく設定されており、そのようなＨｉｇｈ電圧が第１の信号増幅用ＦＥＴ２０のゲートに印加されるため、増幅回路１０１の動作電流は、この第１の信号増幅用ＦＥＴ２０のゲート電圧により決定され、増幅回路１０１は、所望の動作状態となる。
【００２５】
また、第１の回路制御用ロジック回路１０の第２の出力端子OUT-2から出力される論理値Ｌｏｗに相当する電圧は、バイパス回路用ＦＥＴ２２のゲートに印加されると共に、増幅器ＯＦＦ用ＦＥＴ２３のゲートに印加されるため、バイパス回路１０３は非動作状態となる。この際、増幅器ＯＦＦ用ＦＥＴ２３は、ＯＰＥＮ（非導通状態）となるため、増幅回路１０１のバイアス設定や動作に影響を与えることは無い。
【００２６】
一方、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から出力された論理値Ｈｉｇｈに相当する電圧は、可変減衰回路１０４のパス用ＦＥＴ２５のゲートに印加され、また、第２の出力端子OUT-2から出力された論理値Ｌｏｗに相当する電圧は、可変減衰回路１０４のシャント用ＦＥＴ２４のゲートに印加されるため、可変減衰回路１０４は、パス用ＦＥＴ２５による通過経路が形成される状態となる。
【００２７】
したがって、回路全体の利得は、増幅回路１０１の利得から可変減衰回路１０４の最小減衰量、すなわち、換言すれば、パス用ＦＥＴ２５の通過損失を差し引いた値となり、ＮＦ（雑音指数）、ＩＩＰ３（入力３次インターセプトポイント）及びＰ１ｄＢ（１ｄＢ利得圧縮時入力電力）は、増幅回路１０１本来の値とほぼ同等の値が得られることとなる。
【００２８】
かかる動作状態において、非動作状態にあるバイパス回路１０３は、一種の帰還回路となり、利得、ＮＦに影響を及ぼすが、従来例にあるように増幅回路１０１の入力側にＳＰＤＴスイッチを設ける構成に比して、ＮＦに対する影響度は確実に小さなものとなる。
なお、増幅回路１０１に帰還回路を付加することは、歪み特性や直線線の改善手段となるため、大信号特性の弊害にはならない。
【００２９】
次に、High Gain Stateから利得を一段落としたMedium Gain Stateにするには、第１の回路制御用ロジック回路１０の第１及び第２の出力端子OUT-1，OUT-２は、上述のHigh Gain Stateの場合と同一の出力状態に設定する一方、第２の回路制御用ロジック回路１１は、第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧が、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧が、それぞれ出力される状態とする（図４参照）。
【００３０】
その結果、バイパス回路１０３、バイアス回路１０２及び増幅器ＯＦＦ用ＦＥＴ２３は、先のHigh Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路１０１は動作状態となり、バイパス回路１０３と増幅器ＯＦＦ用ＦＥＴ２３は、非動作状態となる。
また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から出力される論理値Ｌｏｗに相当する電圧は、可変減衰回路１０４のパス用ＦＥＴ２５のゲートに印加される一方、第２の回路制御用ロジック回路１１の第２の出力端子OUT-2から出力される論理値Ｈｉｇｈに相当する電圧は、可変減衰回路１０４のシャント用ＦＥＴ２４のゲートに印加されるため、可変減衰回路１０４は、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４による減衰経路が形成されることとなる。
【００３１】
したがって、回路全体の利得は、増幅回路１０１本体の利得から可変減衰回路１０４の最大減衰量、すなわち、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４により形成されるＴ型減衰器の減衰量を差し引いた値となる。
回路全体のＮＦ(Ftotal)は、増幅回路１０１の後段の可変減衰回路１０４が損失分となり、下記する如くに表すことができる。
【００３２】
Ｆtotal＝Ｆ１＋（Ｆ２−１）／Ｇ１
【００３３】
ここで、Ｆ１は、増幅回路１０１の雑音指数、Ｆ２は、可変減衰回路１０４の雑音指数、Ｇ１は、増幅回路１０１の利得である。
【００３４】
かかる式から、可変減衰回路１０４の減衰量を大きくしても、回路全体のＮＦには大きく影響しないことが理解できる。
一方、従来のように、増幅回路１０１の前段に減衰器を設けた場合には、減衰量がそのままＮＦに加算されるため、上述の本発明の実施の形態の利得可変型低雑音増幅器におけるＮＦと比較すると、その差は歴然である。
ＩＩＰ３やＰ１ｄＢに関しては、可変減衰回路１０４の大信号特性は、増幅回路１０１のそれより優れるため、回路全体のＩＩＰ３、Ｐ１ｄＢは、増幅回路１０１本来の特性で決まることとなる。
【００３５】
次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする。また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧を、それぞれ出力するようにする（図４参照）。
【００３６】
この場合、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から出力された論理値Ｌｏｗに相当する電圧は、抵抗器２８を介してバイアス回路用ＦＥＴ１９に電源電圧として印加されるため、バイアス回路１０２への電源電圧の供給が遮断されることとなり、第１の信号増幅用ＦＥＴ２０のゲートは零バイアス状態となり、増幅回路１０１は非動作状態となる。
【００３７】
一方、第１の回路制御用ロジック回路１０の第２の出力端子OUT-2から出力された論理値Ｈｉｇｈに相当する電圧は、バイパス回路１０３のバイパス回路用ＦＥＴ２２のゲート及び増幅器ＯＦＦ用ＦＥＴ２３のゲートに印加され、バイパス回路１０３が動作状態となると共に、増幅器ＯＦＦ用ＦＥＴ２３が導通状態となる。
このため、第１の信号増幅用ＦＥＴ２０のドレインが増幅器ＯＦＦ用２３により強制的に接地されることとなるため、強電界の入力信号により第１の信号増幅ＦＥＴ２０のゲート電位が持ち上がることが防止されることとなる。
【００３８】
可変減衰回路１０４のバイアス条件は、先に説明したHigh Gain Stateの場合と同一となるため（図４参照）、可変減衰回路１０４は、パス用ＦＥＴ２５による通過経路が形成される状態となる。
したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と、可変減衰回路１０４の最小減衰量（パス用ＦＥＴ２５の通過損失）との和となる。ＩＩＰ３、Ｐ１ｄＢについては、バイパス回路用ＦＥＴ２２により定まるが、増幅回路１０１の動作時のＩＩＰ３、Ｐ１ｄＢよりも高い値となる。
【００３９】
最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。
また、第２の回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。
【００４０】
この場合、増幅回路１０１、バイアス回路１０２及びバイパス回路１０３並びに増幅器ＯＦＦ用ＦＥＴ２３は、先に説明したLow Gain Stateの場合と同じバイアス条件に設定されるため、増幅回路１０１は非動作状態となる一方、バイパス回路１０３と増幅器ＯＦＦ用ＦＥＴ２３は、動作状態となる。
また、可変減衰回路１０４のバイアス条件は、先に説明したMedium Gain Stateの場合と同一であるため、可変減衰回路１０４は、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４による減衰経路が形成された状態となる。
【００４１】
したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と可変減衰回路１０４の最大減衰量、すなわち、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４により形成されるＴ型減衰器の減衰量との和となる。
【００４２】
さらに、ＩＩＰ３やＰ１ｄＢは、入力側抵抗器３７及び出力側抵抗器３８とシャント用ＦＥＴ２４のＯＮ抵抗からなるＴ型減衰器により定まるため、増幅回路１０１の動作時のＩＩＰ３やＰ１ｄＢよりも高い値となる。
このように、第１の構成例においては、４段階の利得可変ステップを有しながらも、最大利得時のＮＦと利得は、増幅回路１０１自体が有する低雑音特性と高利得特性が得られ、かつ、いずれの利得可変状態においても、ＩＩＰ３やＰ１ｄＢという大信号特性に優れた利得可変型低雑音増幅器が実現される。
【００４３】
次に、本発明の実施の形態における第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。
この第２の構成例は、増幅回路１０１ＡがSingle Gate ＦＥＴにより構成された点が、先の第１の構成例と異なるものである。
すなわち、増幅回路１０１Ａは、図１における第２の信号増幅用ＦＥＴ２１が削除されて、第１の信号増幅用ＦＥＴ２０によって増幅動作がなされるように構成されたものとなっている。
【００４４】
図１の場合と回路構成上異なる点は、まず、第１の信号増幅用ＦＥＴ２０のソースと増幅器ＯＦＦ用ＦＥＴ２３のドレインとがソースインダクタ５１を介して接続されている点にある。
そして、増幅器ＯＦＦ用ＦＥＴ２３のゲートは、抵抗器３３に接続され、この抵抗器３３を介して第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に接続されたものとなっている。
【００４５】
回路全体の動作は、図１に示された第１の構成例と基本的に同様であるので、ここでの再度の詳細な動作説明は省略することとする。
かかる第２の構成例においては、増幅回路１０１Ａがスタック構成の第１の構成例に比べて利得は低下するものの、Ｐ１ｄＢに優れるため、最大利得時の目標特性によっては、第１の構成例よりも好適な場合がある。
【００４６】
次に、本発明の実施の形態における第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点について説明する。  
この第３の構成例は、可変減衰回路１０４Ａが２つのＳＰＤＴ(Single Pole Double Throw)スイッチ１０５，１０６と固定減衰器１０７とから構成された点が、先の第１の構成例と異なるものである。
以下、具体的に説明すれば、まず、第１のＳＰＤＴスイッチ（図３においては、「ＳＰＤＴ１」と表記）１０５は、第１スイッチ用第１及び第２のＦＥＴ２４Ａ，２５Ａを主たる構成要素として構成されたものとなっている。すなわち、第１スイッチ用第１のＦＥＴ２４Ａと第１スイッチ用第２のＦＥＴ２５Ａは、相互にドレイン（又はソース）が接続されると共に、キャパシタ４８に接続されている。
【００４７】
また、第１スイッチ用第１のＦＥＴ２４Ａのゲートは、抵抗器３６Ａを介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に、第１スイッチ用第２のＦＥＴ２５Ａのゲートは、抵抗器４１を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に、それぞれ接続されたものとなっている。
そして、第１スイッチ用第１のＦＥＴ２４Ａのソース（又はドレイン）は、後述する第２のＳＰＤＴスイッチ１０６を構成する第２スイッチ用第１のＦＥＴ２６のドレイン（又はソース）に接続されており、この第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６との間は、他の素子を介することなく第１のＳＰＤＴスイッチ１０５と第２のＳＰＤＴスイッチ１０６が直接接続される経路（図３参照）となっている（以下、「経路１」と称する）。
一方、第１スイッチ用第２のＦＥＴ２５Ａのソース（又はドレイン）は、後述する固定減衰器１０７を構成する抵抗器３８Ａの一端に接続されている。
【００４８】
一方、第２のＳＰＤＴスイッチ１０６は、第２スイッチ用ＦＥＴ２６，２７を主たる構成要素として構成されたものとなっている。すなわち、第２スイッチ用第１のＦＥＴ２６と第２スイッチ用第２のＦＥＴ２７は、相互にソース（又はドレイン）が接続されると共に、結合キャパシタ４９に接続されている。
【００４９】
また、第２スイッチ用第１のＦＥＴ２６のゲートは、抵抗器３７Ａを介して第２の回路制御用ロジック回路１１の第１の出力端子OUT-1に、第２スイッチ用第２のＦＥＴ２７のゲートは、抵抗器４２を介して第２の回路制御用ロジック回路１１の第２の出力端子OUT-2に、それぞれ接続されたものとなっている。
さらに、第２スイッチ用第２のＦＥＴ２７のドレイン（又はソース）は、次述する固定減衰器１０７を構成する抵抗器３９Ａの一端に接続されている。
【００５０】
固定減衰器１０７は、３つの抵抗器３８Ａ，３９Ａ，４０ＡによりＴ型減衰器が構成されたものとなっている。
すなわち、抵抗器３８Ａ，３９Ａ，４０Ａは、それぞれの一端が相互に接続されたものとなっている。一方、抵抗器３８Ａの他端は、先に述べたように、第１スイッチ用第１のＦＥＴ２５Ａのソースに接続され、抵抗器３９Ａの他端は、第２スイッチ用ＦＥＴ２７のドレイン（又はソース）に接続され、さらに、抵抗器４０Ａの他端は、グランドに接続されたものとなっている。
かかる構成の固定減衰器１０７は、第１のＳＰＤＴスイッチ１０５と第２のＳＰＤＴスイッチ１０６との間を接続する第２の経路（以下「経路２」と称する）となっている（図３参照）。
【００５１】
次に、かかる構成における動作について、図３及び図４を参照しつつ説明する。
最初に、利得をHigh Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1に論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2に論理値Ｌｏｗに相当する電圧を、それぞれ出力させる一方、第２の回路制御用ロジック回路１１も同様に、第１の出力端子OUT-1に論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2に論理値Ｌｏｗに相当する電圧を、それぞれ出力させるようにする（図４参照）。
【００５２】
この場合、増幅回路１０１が動作状態となる一方、バイパス回路１０３は非動作状態となる。また、可変減衰回路１０４Ａは、ＯＮ状態の第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６とが直接接続される経路１が形成されることとなる。換言すれば、固定減衰器１０７がバイパスされる状態となる。
したがって、回路全体の利得は、増幅回路１０１Ａの利得から可変減衰回路１０４Ａの最小減衰量、すなわち、換言すれば、第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６の通過損失を差し引いた値となり、ＮＦ、ＩＩＰ３及びＰ１ｄＢは、増幅回路１０１本来の値とほぼ同等の値が得られることとなる。
【００５３】
次に、High Gain Stateから利得を一段落としたMedium Gain Stateにするには、第１の回路制御用ロジック回路１０の第１及び第２の出力端子OUT-1，OUT-２は、上述のHigh Gain Stateの場合と同一の出力状態に設定する一方、第２の回路制御用ロジック回路１１は、第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧が、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧が、それぞれ出力される状態とする（図４参照）。
【００５４】
この場合、増幅回路１０１は動作状態となり、バイパス回路１０３は非動作状態となる。また、可変減衰回路１０４Ａは、経路２がＯＮ状態となり、抵抗器３８Ａ，３９Ａ，４０Ａからなる減衰経路が形成されることとなる。
したがって、回路全体の利得は、増幅回路１０１本体の利得から可変減衰回路１０４Ａの最大減衰量、すなわち、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器の減衰量を差し引いた値となる。
【００５５】
また、回路全体のＮＦ(Ftotal)は、増幅回路１０１の後段において抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器が形成されるため、第１の構成例と同様、増幅回路１０１の利得とＮＦにより定まり、可変減衰回路１０４Ａの減衰量を大きく設定したとしても、回路全体のＮＦへ及ぼす影響は僅かである。
【００５６】
次に、Medium Gain Stateから一段利得を落としたLow Gain Stateにするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする。また、第２に回路制御用ロジック回路１１の第１の出力端子OUT-1から論理値Ｈｉｇｈに相当する電圧を、第２の出力端子OUT-2から論理値Ｌｏｗに相当する電圧を、それぞれ出力するようにする（図４参照）。
【００５７】
この場合には、増幅回路１０１が非動作状態、バイパス回路１０３は動作状態となり、可変減衰回路１０４Ａは、経路１がＯＮ状態、すなわち、第１スイッチ用第１のＦＥＴ２４Ａと第２スイッチ用第１のＦＥＴ２６のＯＮ状態による通過経路が形成されることとなる。したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と、可変減衰回路１０４Ａの最小減衰量（第１スイッチ用第１のＦＥＴ２４Ａ及び第２スイッチ用第１のＦＥＴ２６の通過損失）との和となる。ＩＩＰ３、Ｐ１ｄＢについては、バイパス回路用ＦＥＴ２２により定まるが、増幅回路１０１のＩＩＰ３、Ｐ１ｄＢよりも高い値となる。
【００５８】
最後に、Low Gain Stateから一段利得を落としたVery Low Gain Stateとするには、第１の回路制御用ロジック回路１０の第１の出力端子OUT-1から論理値Ｌｏｗに相当する電圧を、第２の出力端子OUT-2から論理値Ｈｉｇｈに相当する電圧を、それぞれ出力するようにする（図４参照）。
この場合には、増幅回路１０１が非動作状態、バイパス回路１０３は動作状態となり、可変減衰回路１０４Ａは、抵抗器３８Ａ，３９Ａ，４０ＡからなるＴ型減衰器の通過経路が形成されることとなる。
【００５９】
したがって、回路全体の利得は、バイパス回路用ＦＥＴ２２の通過損失と可変減衰回路１０４Ａの最大減衰量、すなわち、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器の減衰量との和となる。
ＩＩＰ３やＰ１ｄＢは、抵抗器３８Ａ，３９Ａ，４０ＡによるＴ型減衰器により定まるため、増幅回路１０１のＩＩＰ３やＰ１ｄＢよりも高い値となる。
【００６０】
このように、第３の構成例における動作は、第１の構成例と同一となる。なお、理解を容易とする等の観点から、第３の構成例においても、第１の構成例同様、利得可変ステップを４段階の例としたが、ＳＰＤＴスイッチに代えてＳＰｎＴスイッチを用いるようにすると共に、これに対応して、減衰量の異なる固定減衰器をｎ−１個設ける構成とすることで、２×ｎ段の利得可変ステップを有する利得可変型低雑音増幅器を容易に実現することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における利得可変型低雑音増幅器の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における利得可変型低雑音増幅器の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における利得可変型低雑音増幅器の第３の構成例を示す回路図である。
【図４】本発明の実施の形態における利得可変型低雑音増幅器の各利得状態における第１及び第２の回路制御用ロジック回路の出力状態を説明する説明図である。
【図５】従来回路の構成例を示す回路図である。
【符号の説明】
【００６２】
８…第１の出力整合回路
９…第２の出力整合回路
１０…第１の回路制御用ロジック回路
１１…第２の回路制御用ロジック回路
１０１…増幅回路
１０２…バイアス回路
１０３…バイパス回路
１０４…可変減衰回路
１０５…第１のＳＰＤＴスイッチ
１０６…第２のＳＰＤＴスイッチ
１０７…固定減衰器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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