(57)【要約】【課題】素子分離領域を有する光半導体集積装置の製造において、マスクを使った半導体層の選択成長時における突起構造の形成を抑制する。【解決手段】誘電体パターンを素子領域の境界部に局所的に形成し、前記誘電体パターンをマスクにエッチングを行うことで素子分離領域を前記素子領域の境界部に形成し、その後、前記素子分離領域に隣接する素子領域に半導体膜の成膜を、前記誘電体パターンをマスクとした選択成長によりに実行する。【選択図】図４
2008071906.tif 000002
【特許請求の範囲】
【請求項１】
電気制御される第１および第２の光半導体素子を共通の半導体基板上に集積化した光半導体集積装置の製造方法であって、
前記半導体基板上の第１の素子領域に前記第１の光半導体素子の活性層を含む第１の活性層構造を、また前記半導体基板上で前記第１の素子領域に隣接した第２の素子領域に、前記第２の光半導体素子の活性層を含む第２の活性層構造を、前記半導体基板上に前記第１および第２の活性層構造を含む半導体積層構造が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、
前記半導体積層構造上に素子分離半導体膜を、前記素子分離半導体膜が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、
前記素子分離半導体膜上に、前記第１の素子領域と第２の素子領域の境界部分を局所的に覆うように誘電体膜パターンを形成する工程と、
前記誘電体膜パターンをマスクに前記素子分離半導体膜をエッチングし、前記境界部分に前記誘電体膜パターンに対応した素子分離半導体パターンを形成する工程と、
前記誘電体膜パターンをマスクに、前記半導体基板上に導電性半導体膜を堆積し、前記第１の活性層構造上に、前記素子分離半導体パターンに接して、第１の導電性半導体パターンを、前記第２の活性層構造上に、前記素子分離半導体パターンに接して、第２の導電性半導体パターンを形成する工程と、
よりなることを特徴とする光半導体集積装置の製造方法。
【請求項２】
前記誘電体膜パターンは、前記第１および第２の素子領域を合わせた面積の２０％以下の面積で形成されることを特徴とする請求項１記載の光半導体集積装置の製造方法。
【請求項３】
前記素子分離半導体パターンを形成する工程の後、前記導電性半導体膜を堆積する工程の前に、前記誘電体膜パターンをマスクに前記素子分離半導体パターンをラテラルエッチングする工程をさらに含むことを特徴とする請求項１または２記載の光半導体集積装置の製造方法。
【請求項４】
前記素子分離半導体膜は、少なくとも主層と、前記主層と前記誘電体膜パターンとの間に形成され、前記主層とは異なる組成のキャップ層とよりなり、前記ラテラルエッチング工程は、前記キャップ層を選択的にラテラルエッチングすることを特徴とする請求項３記載の光半導体集積装置の製造方法。
【請求項５】
電気制御される第１および第２の光半導体素子を共通の半導体基板上に集積化した光半導体集積装置であって、
前記第１の光半導体素子は前記半導体基板上の第１の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第１の活性層を含む第１の活性層構造と、前記第１の活性層構造上に形成された第２導電型の上部クラッド層を含み、
前記第２の光半導体素子は前記半導体基板上で前記第１の素子領域に、導波方向上で隣接した第２の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第２の活性層を含む第２の活性層構造と、前記第２の活性層構造上に形成された第２導電型の上部クラッド層を含み、
前記第1の活性層と前記第２の活性層は、それぞれの端面を接合して光学的に結合しており、
前記第1の光半導体素子の上部クラッド層と前記第2の光半導体素子の上部クラッド層の間には素子分離半導体膜が、前記素子分離半導体膜の第1の側壁面が前記第１の光半導体素子の上部クラッド層端面に接するように、また前記素子分離半導体膜の第２の側壁面が前記第２の光半導体素子の上部クラッド層端面に接するように、介在しており、
前記第１および第２の側壁面は前記半導体基板の主面に対して、互いに向かい合って傾斜しており、前記導波方向に見て、前記素子分離半導体膜の下面の長さは、上面よりも大きいことを特徴とする光半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に光半導体装置に係り、特に半導体光集積装置に関する。
【背景技術】
【０００２】
半導体レーザと電界吸収型光変調器を共通基板上に集積した光半導体集積装置は、既に光通信システムで使われている。
【０００３】
一方近年では、このような、いわゆる電気制御型半導体光集積装置の小型化を目指して、基板上にさらに半導体光増幅器（ＳＯＡ）などの素子を集積化しようと試みる技術の流れがある。また大容量ＷＤＭ通信システムに対応すべく、半導体レーザをアレイ状に集積するなど、従来の光半導体集積装置の集積密度も向上しつつある。
【０００４】
このような半導体光集積装置においては、集積化されている各素子を安定動作させるため、各素子間を電気的に素子分離する素子分離構造が必要とされる。
【特許文献１】特開２０００−１５０９２５号公報
【特許文献２】特開２００３−２２９６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、化合物半導体装置の分野では、素子分離は、イオン注入法や高抵抗埋め込み法で行われている。
【０００６】
しかし、イオン注入法は、素子分離領域にプロトンやＨｅイオンを注入し、結晶をアモルファス化・高抵抗化する技術であるため、このようなイオン注入法を半導体光集積装置の素子分離に適用した場合、活性層における結晶欠陥の発生やダメージの発生のおそれがある。
【０００７】
これに対し、高抵抗埋め込み技術は、素子分離領域として、結晶成長により高抵抗半導体領域を設ける技術であり、基板上に集積化される活性素子にダメージが生じないことから、光半導体集積装置の素子分離法として有望であると考えられている。
【０００８】
図１（Ａ）〜（Ｄ）および図２（Ｅ）〜（Ｇ）は、特許文献１に記載された、高抵抗埋込技術を使った素子分離構造の形成方法を示す。ただし図１（Ａ）〜（Ｄ）および図２（Ｅ）〜（Ｇ）は、半導体基板上に受光素子と光減衰素子を集積化した光半導体集積装置の例になっている。
【０００９】
図１（Ａ）〜（Ｄ）および図２（Ｅ）〜（Ｇ）を参照するに、前記特許文献１の方法では、図１（Ａ）の工程においてＩｎＰ基板１１上にｎ型ＩｎＰよりなる下部クラッド層１２と、非ドープＩｎＧａＡｓよりなる光吸収層１３と、ｐ型ＩｎＰよりなる上部クラッド層１４と、ｐ型ＩｎＧａＡｓよりなるコンタクト層１５を積層した積層構造が形成され、図１（Ｂ）の工程において前記コンタクト層１５上に、受光素子形成領域１１Ａを覆うようにＳｉＮ膜よりなるマスクパターン１６を形成する。
【００１０】
さらに図１（Ｃ）の工程で前記ＳｉＮ膜１６をマスクに、前記図１（Ｂ）の構造をウェットエッチング法によりエッチングし、光減衰素子の形成領域から前記半導体層１３〜１５を除去する。前記半導体層１３〜１５をウェットエッチングした結果、前記半導体層１３〜１５は、前記受光素子形成領域１１Ａと光減衰素子形成領域１１Ｃの境界に形成される素子分離構造形成領域１１Ｂとの境界部において、結晶面よりなる斜面１７を形成する。
【００１１】
さらに図１（Ｄ）の工程において、前記図１（Ｃ）の構造上に、Ｆｅでドープした高抵抗ＩｎＰ層１８を、前記ＳｉＮ膜１６をマスクに、ＭＯＣＶＤ法により成長させる。
【００１２】
次に図２（Ｅ）の工程において前記ＳｉＮ膜１６を除去し、新たにＳｉＮ膜よりなるマスクパターン１９を、前記受光素子形成領域１１Ａから前記素子分離領域１１Ｂまで覆うように形成し、図２（Ｆ）の工程で、前記図２（Ｅ）の構造を、前記ＳｉＮ膜パターン１９をマスクに、ウェットエッチング法によりエッチングし、前記光減衰素子形成領域１１Ｃにおいて、前記ＩｎＰ層１８を除去し、素子分離構造形成領域１１ＢにおいてＦｅドープ高抵抗ＩｎＰパターン１８Ａを残す。
【００１３】
さらに図２（Ｇ）の工程で、前記光減衰素子形成領域１１Ｃにおいて、非ドープＩｎＧａＡｓＰ光減衰層２１と、ｐ型ＩｎＰクラッド層２２と、ｐ型ＩｎＧａＡｓコンタクト層２３を形成することにより、前記光減衰素子形成領域１１Ｃに、前記半導体層２１〜２３よりなる光減衰素子を形成する。
【００１４】
かかる構成の光半導体集積装置では、受光素子と光減衰素子とを、受光素子形成領域１１Ａと光減衰素子形成領域１１Ｃの中間の領域１１Ｂに形成された高抵抗ＩｎＰ層１８Ａにより、光吸収層１３あるいは光減衰層２１中にダメージを与えることなく、素子分離することが可能となる。
【００１５】
一方、上記特許文献１の技術では、ＩｎＰ素子分離層１８Ａが、ＩｎＧａＡｓＰ光減衰層２１およびＩｎＧａＡｓ光吸収層１３中を導波される入射光の光路中に形成されているため、前記光半導体集積装置中を導波される入射光は、前記光減衰層２１とＩｎＰ素子分離層１８Ａの間の屈折率差、あるいは前記ＩｎＰ素子分離層１８Ａとの間の屈折率差のため、前記光減衰層２１とＩｎＰ素子分離層１８Ａの界面、あるいは前記ＩｎＰ素子分離層１８Ａとの界面で反射されてしまい、このような素子分離構造を光り半導体集積装置に適用すると、反射戻り光による素子特性の劣化が生じることがある。
【００１６】
このような屈折率差に起因する接合部の光反射の問題を解決するため、特許文献２は、図３（Ａ）〜（Ｃ）に示す光半導体集積装置３０およびその製造方法を提案している。
【００１７】
図３（Ａ）を参照するに、光半導体集積装置３０はレーザダイオードと光変調器を集積化した光半導体集積装置であり、ｎ型ＩｎＰ基板３１上には、レーザダイオードの素子領域３０Ａにおいてｎ型ＩｎＰクラッド層３２Ａおよび非ドープＧａＩｎＡｓＰよりなる下側光導波層３３Ａが順次エピタキシャルに積層されている。
【００１８】
前記下側光導波層３３Ａ上には非ドープＧａＩｎＡｓ／ＧａＩｎＡｓＰ多重量子井戸構造を有する活性層３４Ａがエピタキシャルに形成されており、前記活性層３４Ａ上には非ドープＧａＡｓＩｎＰよりなる上側光導波層３５ａとｐ型ＩｎＰクラッド層３５Ａが順次エピタキシャルに形成される。その際、前記光導波層３５ａとクラッド層３５Ａの間には回折格子が形成されている。
【００１９】
一方、前記素子領域３０Ｂにおいては、前記ＩｎＰ基板３１上にｎ型ＩｎＰクラッド層３２Ｂと非ドープＧａＩｎＡｓＰよりなる下側光導波層３３Ｂが順次エピタキシャルに形成されており、前記光導波層３３Ｂ上には非ドープＩｎＧａＡｓＰよりなる活性層３４Ｂがエピタキシャルに形成されている。
【００２０】
さらに前記活性層３４Ｂ上には非ドープＩｎＧａＡｓＰよりなる上側光導波層３５ｂとｐ型ＩｎＰクラッド層３５Ｂが、順次エピタキシャルに形成されている。
【００２１】
ここで前記素子領域３０Ａにおける前記半導体層３２Ａ，３３Ａ，３４Ａ，３５ａ，３５Ａは、前記素子領域３０Ｂにおける前記半導体層３２Ｂ，３３Ｂ，３４Ｂ，３５ｂ，３５Ｂと、それぞれバットジョイントにより接合されており、レーザダイオードの活性層３４Ａ中で形成されたレーザビームは、前記光導波層３３Ａ，３５ａおよびクラッド層３２Ａ，３５Ａにより導波されて前記光変調器の活性層３４Ｂに注入される。
【００２２】
さらに前記クラッド層３５Ａ，３５Ｂ上には、素子領域３０Ａから素子領域３０Ｂにわたって、ｐ型ＩｎＰよりなるクラッド層３６がエピタキシャルに、かつ連続的に形成され、さらに前記クラッド層３６上にはｐ型ＧａＩｎＡｓよりなるコンタクト層３７が、同じく素子領域３０Ａから素子領域３０Ｂにわたってエピタキシャルに、かつ連続的に形成されている。
【００２３】
図３（Ａ）の工程では、このようにして形成された半導体積層構造上に、それぞれ前記素子領域３０Ａおよび３０Ｂを覆うＳｉＮパターンＭＡ，ＭＢを、前記素子領域３０Ａと３０Ｂの境界部が露出するように形成しており、図３（Ｂ）の工程において前記コンタクト層３７およびクラッド層３６を、前記ＳｉＮパターンＭＡ，ＭＢをマスクにウェットエッチングによりエッチングし、前記クラッド層３６中に溝部３８を形成する。
【００２４】
さらに図３（Ｃ）の工程において、同じＳｉＮパターンＭＡ，ＭＢをマスクにＦｅドープした高抵抗ＩｎＰ層をＭＯＣＶＤ法により堆積し、前記溝部３８をＦｅドープＩｎＰ層３９により充填する。
【００２５】
かかる構成によれば、素子領域３０Ａのレーザダイオードと素子領域３９Ｂの光変調器が、前記ＦｅドープＩｎＰ層３９により素子分離される。その際、前記ＦｅドープＩｎＰ層３９が光路となる活性層中に切り込むことがないため、図２（Ｇ）の構成におけるような、素子分離構造による光反射の問題が軽減される。
【００２６】
ところで図３（Ａ）〜（Ｃ）のプロセスでは、特に図３（Ｃ）の工程において前記ＳｉＮパターンＭＡ，ＭＢをマスクとしたＩｎＰ層の成膜工程の際に、ＳｉＮパターンＭＡ，ＭＢ上に飛来したＩｎ原料は、前記ＳｉＮパターンＭＡ，ＭＢの表面上、もしくは気相中を移動し、前記ＩｎＰ層３６の露出面に到達すると露出面に結合し、ＩｎＰ層３９を形成する、いわゆる選択成長を生じる。その際、図３（Ｃ）に示すように、形成されたＩｎＰ層３９には、前記ＳｉＮマスクパターンＭＡ，ＭＢの端部に対応してスパイク状の突起構造３９ａ，３９ｂが形成されやすい。
【００２７】
このようなスパイク状の突起構造３９ａ，３９ｂは、前記ＳｉＮパターンＭＡ，ＭＢの表面もしくは気相中でＩｎ原料の供給が過剰になった場合に生じ、高さが１μｍ程度に達することがある。このような突起構造３９ａ，３９ｂは、図３（Ｂ）に示すように、溝部３８の形成を、マスクパターンＭＡ，ＭＢが庇を形成するように等方的に実行することにより、ある程度は抑制できるが、ＩｎＰ層３９の完全な平坦化は困難である。そこで例えば、図３（Ｃ）の工程の後、ストライプ状のＳｉＯ2あるいはＳｉＮパターンをマスクにメサストライプをドライエッチングで形成する場合などの後工程において、このような突起構造の結果、マスクパターンに段切れが発生することがあり、光半導体集積装置の製造歩留まりが低下してしまう問題が生じることがある。
【００２８】
また、前記図３（Ａ）〜（Ｃ）のような方法で光半導体集積装置の素子分離構造を形成する場合には、前記ＳｉＮパターンＭＡ，ＭＢ上にＩｎＰの堆積がアモルファス状態で生じてしまい、マスクパターン除去時にリフトオフしきれず、ウェハ上に残留し、後の製造プロセスに悪影響をおよぼす場合もある。
【課題を解決するための手段】
【００２９】
一の側面によれば本発明は、電気制御される第１および第２の光半導体素子を共通の半導体基板上に集積化した光半導体集積装置の製造方法であって、前記半導体基板上の第１の素子領域に前記第１の光半導体素子の活性層を含む第１の活性層構造を、また前記半導体基板上で前記第１の素子領域に隣接した第２の素子領域に、前記第２の光半導体素子の活性層を含む第２の活性層構造を、前記半導体基板上に前記第１および第２の活性層構造を含む半導体積層構造が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、前記半導体積層構造上に素子分離半導体膜を、前記素子分離半導体膜が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、前記素子分離半導体膜上に、前記第１の素子領域と第２の素子領域の境界部分を局所的に覆うように誘電体膜パターンを形成する工程と、前記誘電体膜パターンをマスクに前記素子分離半導体膜をエッチングし、前記境界部分に前記誘電体膜パターンに対応した素子分離半導体パターンを形成する工程と、前記誘電体膜パターンをマスクに、前記半導体基板上に導電性半導体膜を堆積し、前記第１の活性層構造上に、前記素子分離半導体パターンに接して、第１の導電性半導体パターンを、前記第２の活性層構造上に、前記素子分離半導体パターンに接して、第２の導電性半導体パターンを形成する工程と、よりなることを特徴とする光半導体集積装置の製造方法を提供する。
【００３０】
他の側面によれば本発明は、電気制御される第１および第２の光半導体素子を共通の半導体基板上に集積化した光半導体集積装置であって、前記第1の光半導体素子は前記半導体基板上の第１の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第１の活性層を含む第１の活性層構造と、前記第１の活性層構造上に形成された第２導電型の上部クラッド層を含み、前記第２の光半導体素子は前記半導体基板上で前記第１の素子領域に、導波方向上で隣接した第２の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第２の活性層を含む第２の活性層構造と、前記第２の活性層構造上に形成された第２導電型の上部クラッド層を含み、前記第1の活性層と前記第2の活性層は、それぞれの端面を接合して光学的に結合しており、前記第1の光半導体素子の上部クラッド層と前記第2の光半導体素子の上部クラッド層の間には素子分離半導体膜が、前記素子分離半導体膜の第1の側壁面が前記第１の光半導体素子の上部クラッド層端面に接するように、また前記素子分離半導体膜の第２の側壁面が前記第２の光半導体素子の上部クラッド層端面に接するように、介在しており、前記第１および第２の側壁面は前記半導体基板の主面に対して、互いに向かい合って傾斜しており、前記導波方向に見て、前記素子分離半導体膜の下面の長さは、上面よりも大きいことを特徴とする光半導体集積装置を提供する。
【発明の効果】
【００３１】
本発明によれば、素子分離構造を形成する際にマスクとして使われる誘電体膜が、素子分離領域に隣接する光半導体素子領域ではなく、素子分離領域上に、局所的かつ小さな面積で、すなわち低いマスク被覆率で形成されるため、かかる誘電体マスクを使ってエッチングを行い、素子分離構造を形成した後、同じ誘電体マスクを使ってそれぞれの光半導体素子のクラッド層を埋め込む際でも、誘電体マスク近傍における選択成長による物質輸送が過大になることがなく、誘電体マスクの端部においてスパイク状の突起構造が形成されるのが効果的に抑制される。特に前記素子分離構造を、第１の組成を有する主部と、その上に第２の組成で形成されたキャップ層により構成した場合、前記キャップ層を選択的にラテラルエッチングすることにより、前記誘電体マスクにより庇構造を形成することが可能になる。このような庇構造を有する誘電体膜をマスクにＭＯＣＶＤ法により半導体層を堆積することにより、前記誘電体マスク端部における突起構造の形成をさらに効果的に抑制することができる。本発明では、このように第１の光半導体素子と第２の光半導体素子の間に素子分離構造を形成することにより、電気制御される第１および第２の光半導体素子を効果的に素子分離することができる。
【００３２】
本発明によれば、素子分離領域をマスク被覆率の小さい選択成長により形成することができるので、選択成長後のマスク近傍の表面平坦性が良好で、また選択成長マスク上に堆積物が生じることもない。この効果は素子の集積密度が高くなった場合でも有効であり、その後の製造プロセスの歩留まりが飛躍的に向上する。
【発明を実施するための最良の形態】
【００３３】
［原理］
図４（Ａ）〜（Ｃ）は、本発明の原理を説明する図である。
【００３４】
図４（Ａ）を参照するに、第１導電型、例えばｎ型のＩｎＰ基板４１上には、同じ第１導電型のＩｎＰ下部クラッド層４２がエピタキシャルに形成されており、前記クラッド層４２上には、第１の素子領域４０Ａにおいて、前記素子領域４０Ａに形成される第１の光半導体素子の活性層４３Ａがエピタキシャルに形成されている。さらに前記第１の素子領域４０Ａでは前記活性層４３Ａ上に第２導電型、例えばｐ型のＩｎＰクラッド層４４Ａがエピタキシャルに形成されている。
【００３５】
さらに前記下部クラッド層４２上には、前記基板４１上における導波方向上、前記素子領域４０Ａに隣接した第２の素子領域４０Ｂに、前記素子領域４０Ｂに形成される第２の光半導体素子の活性層４３Ｂが、前記活性層４３Ａとバットジョイントにより接合するように形成されており、前記活性増４３Ａは活性層４３Ｂと光学的結合を生じる。
【００３６】
さらに前記活性層４３Ｂ上にはｐ型ＩｎＰよりなるクラッド層４４Ｂが、前記ｐ型ＩｎＰクラッド層４４Ａとバットジョイントにより接合するように、エピタキシャルに形成されている。
【００３７】
図４（Ａ）の工程では、さらに前記ＩｎＰクラッド層４４Ａ，４４Ｂを連続して覆うように、Ｆｅなどの深い不純物によりドープされた高抵抗ないし半絶縁性ＩｎＰ層４５がエピタキシャルに形成されており、前記ＩｎＰ層４５上には、前記素子領域４０Ａと４０Ｂの境界部分に、ＳｉＯ2あるいはＳｉＮなどの誘電体膜よりなる誘電体パターン４６が局所的に形成されている。
【００３８】
次に図４（Ｂ）の工程で前記誘電体パターン４６をマスクに、前記ＩｎＰ層４５をパターニングし、ＩｎＰパターン４５Ａを前記素子領域４０Ａと４０Ｂの境界部に、局所的に形成する。図４（Ｂ）の例では、前記ＩｎＰパターン４５Ａの形成後、さらに等方性エッチングを行い、パターン幅を前記誘電体パターン４６に対して縮小している。またこれに伴い、前記誘電体パターン４６の縁部は前記ＩｎＰパターン４５Ａに対して張り出し、庇を形成する。
【００３９】
さらに図４（Ｃ）の工程で、前記誘電体パターン４６をマスクに、前記ＩｎＰクラッド層４４Ａ，４４Ｂの露出表面上にＩｎＰ層をＭＯＣＶＤ法により堆積し、前記ＩｎＰクラッド層４４Ａ上に別のｐ型ＩｎＰクラッド層４７Ａを、また前記ＩｎＰクラッド層４４Ｂ上に別のｐ型ＩｎＰクラッド層４７Ｂをエピタキシャルに形成する。
【００４０】
その際、前記誘電体パターン４６上にはＩｎＰ層の成長は生じることがなく、前記誘電体パターン４６上に飛来したＩｎ原料は、前記誘電体パターン４６の表面上、もしくは気相中を移動して、ＩｎＰクラッド層４７Ａ，４７Ｂの成長に寄与するが、前記誘電体パターン４６は、前記素子領域４０Ａあるいは４０Ｂに比べて面積が小さく、このため前記誘電体パターン４６の表面を介した、前記ＩｎＰクラッド層４７Ａあるいは４７Ｂに到達するＩｎ原料の輸送は限られており、また前記誘電体パターン４６が庇を形成するため、前記誘電体パターン４６表面を伝う物質輸送によるＩｎＰクラッド層の結晶成長速度の局所的な増大が生じても、かかる結晶成長は前記庇下の空間を埋めるのに使われ、前記ＩｎＰクラッド層４７Ａあるいは４７Ｂの端部における、前記ＩｎＰパターン４５Ａと誘電体パターン４６の界面を超えた突起構造の形成が抑制される。
【００４１】
さらに図４（Ｃ）の工程では、前記ＩｎＰクラッド層４７Ａ，４７Ｂ上に、ｐ型ＩｎＧａＡｓなどのコンタクト層４８Ａ，４８Ｂが形成されている。
【００４２】
かかる構成の光半導体集積装置では、前記素子領域４０Ａに形成される光半導体素子と素子領域４０Ｂに形成される光半導体素子が、前記ＩｎＰパターン４５Ａにより電気的に素子分離され、その際、先に述べたように、前記誘電体パターン４６の形成が局所的であり、前記誘電体パターン４６の導波方向への寸法Ｌが、素子領域４０Ａ，４０Ｂの寸法よりも小さいため、ＩｎＰパターン４５Ａの近傍における突起構造の形成が抑制される。またかかる構成では、先の図２（Ｇ）の素子分離構造１８Ａと異なり、ＩｎＰパターン４５Ａは光路となる活性層４３Ａ，４３Ｂ中に切り込まないため、素子分離構造の形成に伴う信号光の反射の問題は生じない。
［第1の実施形態］
図５（Ａ）〜（Ｄ）、図６（Ｅ）〜（Ｇ）および図７（Ｈ）〜（Ｊ）は、本発明の第1の実施形態による光半導体集積装置６０の製造工程を示す。
【００４３】
図５（Ａ）を参照するに、光半導体集積装置６０は（１００）面方位を有するｎ型ＩｎＰ基板６１上の素子領域６０ＡにＤＦＢレーザダイオードを、また前記素子領域６０Ａに隣接した素子領域６０Ｂに光変調器を集積した光半導体集積装置であり、前記ＩｎＰ基板６１上には、前記素子領域６０Ａにおいて、回折格子６１Ａが形成されている。また前記ＩｎＰ基板６１上には前記素子領域６０Ａ，６０Ｂに連続してＳｉドープｎ型ＩｎＧａＡｓＰ光導波層６２が、前記素子領域６０Ａにおいては前記回折格子６１Ａを覆うように、例えば１００ｎｍの膜厚に、ＭＯＶＰＥ法により形成されている。
【００４４】
さらに図５（Ａ）の工程においては、前記光導波層６２上にＳｉドープＩｎＰよりなるスペーサ層６３が、前記素子領域６０Ａ，６０Ｂを連続して覆うように、例えば２０ｎｍの膜厚でＭＯＶＰＥ法により形成されており、前記スペーサ層６３上には、厚さが１５０ｎｍで組成波長が１．５５μｍの非ドープＩｎＧａＡｓ活性層と厚さが５０ｎｍの非ドープＩｎＧａＡｓＰ光導波層を積層した活性層構造６４が、前記素子領域６０Ａから６０Ｂまで連続的に、ＭＯＶＰＥ法により形成されており、さらに前記活性層構造６４上には、ｐ型ＩｎＰクラッド層６５が、前記素子領域６０Ａ〜６０Ｂまで、例えば２００ｎｍの厚さで連続的に、ＭＯＶＰＥ法により形成されている。なお図示の例では、前記素子領域６０Ａ，６０Ｂは、いずれも前記基板６１上の光導波方向に、３００〜５００μｍの長さを有する。
【００４５】
次に図５（Ｂ）の工程において、前記図５（Ａ）の構造上にＳｉＯ2パターンＭ１を、前記ＩｎＰクラッド層６５のうち前記素子領域６０Ａに対応する部分を覆うように形成し、さらに前記ＳｉＯ2パターンＭ１をマスクに、前記ＩｎＰクラッド層６５Ａおよびその下の活性層構造６４を、前記ＩｎＰスペーサ層６３が露出するまでエッチング除去することにより、前記素子領域６０Ａに活性層構造パターン６４ＡとＩｎＰクラッド層パターン６５Ａを積層し、前記素子領域６０Ｂにおいては前記ＩｎＰスペーサ層６３が露出した構造が得られる。
【００４６】
次に図５（Ｃ）の工程において前記ＳｉＯ2パターンＭ１をマスクにＭＯＶＰＥ法による堆積を行い、前記図５（Ｂ）の構造上に前記光変調器の活性層構造６４Ｂが、まず厚さが２０ｎｍの非ドープＩｎＧａＡｓＰ光導波層（図示せず）を形成し、さらにその上に厚さが９ｎｍの非ドープＩｎＧａＡｓ量子井戸層（図示せず）と厚さが５ｎｍの非ドープＩｎＧａＡｓＰ障壁層（図示せず）を７周期繰り返し堆積することによりフォトルミネッセンス波長が１．４９μｍの多重量子井戸光吸収層（図示せず）を形成し、さらにその上に厚さが８０ｎｍの非ドープＩｎＧａＡｓＰよりなる光導波層（図示せず）を形成することにより、前記レーザダイオードの活性層構造６４Ａに対してバットジョイントするように形成され、さらに前記活性層構造６４Ｂ上に厚さが２００ｎｍのｐ型ＩｎＰよりなるクラッド層６５Ｂが、前記レーザダイオードのクラッド層６５Ａにバットジョイントするように形成される。
【００４７】
さらに図５（Ｄ）の工程において前記ＳｉＯ2パターンＭ１がＨＦ処理により除去され、さらに前記ＩｎＰクラッド層６５Ａ，６５Ｂ上に、前記素子領域６０Ａ，６０Ｂを連続して覆うように、ｎ型ＩｎＧａＡｓＰエッチングストッパ膜６６が、ＭＯＶＰＥ法により例えば２０ｎｍｍの膜厚に形成され、さらに前記エッチングストッパ膜６６上にＦｅドープ高抵抗ＩｎＰ層６７が、前記素子領域６０Ａ，６０Ｂを連続して覆うように、ＭＯＶＰＥ法により例えば２μｍの厚さに形成される。さらに前記ＩｎＰ層６７上に組成波長１．２μｍの非ドープＩｎＧａＡｓＰキャップ層６８が、ＭＯＶＰＥ法により、例えば２０ｎｍの膜厚に形成される。
【００４８】
次に図６（Ｅ）の工程において、前記キャップ層６８上、前記素子領域６０Ｂ中の、前記素子領域６０Ａとの境界部分に、前記ＩｎＰ基板６１上における導波方向の長さＬが例えば５μｍのＳｉＯ2パターンＭ２を、前記導波方向に直交する方向に延在するように帯状に形成する。
【００４９】
さらに図６（Ｆ）の工程において、前記ＳｉＯ2パターンＭ２をマスクに、前記キャップ層６８、ＩｎＰ層６７およびその下のエッチングストッパ膜６６を、ウェットエッチングにより順次エッチングし、前記素子領域６０Ａと素子領域６０Ｂの境界部に、前記エッチングストッパ層６６に対応するｎ型ＩｎＧａＡｓＰエッチングストッパパターン６６Ａと、前記高抵抗ＩｎＰ層６７に対応する高抵抗ＩｎＰパターン６７Ａと、前記キャップ層６８に対応する非ドープＩｎＧａＡｓＰキャップ層パターン６８Ａの積層構造よりなり、断面が台形状で、前記導波方向上への寸法が上部で小さく下部で大きい素子分離構造６０Ｃを、前記素子領域６０Ａと素子領域６０Ｂの間に形成する。ここで前記キャップ層６８およびエッチングストッパ膜６６のエッチングは、例えば硫酸と過酸化水素水と水の混合液を使って実行され、ＩｎＰ層のエッチングは、希釈臭化水素を使って実行される。このようなウェットエッチングの結果、前記素子分離構造６０Ｃは、ＩｎＰの（１１１）面で画成される。
【００５０】
本実施形態では、図６（Ｆ）のウェットエッチング工程の際に、前記キャップ層パターン６８Ａのエッチングを、その下のＩｎＰ層６７Ａに対して選択的に行うことにより、前記キャップ層６８Ａの端部をＳｉＯ2パターンＭ２の端部に対して例えば１μｍ程度後退させ、前記ＳｉＯ2パターンＭ２の下に空間を形成しておくのが好ましい。
【００５１】
さらに図６（Ｇ）の工程において、前記露出したｐ型ＩｎＰクラッド層６５Ａ，６５Ｂ上に、前記ＳｉＯ2パターン６０ＣをマスクにＩｎＰの選択成長をＭＯＶＰＥ法により行い、前記ｐ型ＩｎＰクラッド層６５Ａ上に次のｐ型ＩｎＰクラッド層６９Ａを、また前記ｐ型ＩｎＰクラッド層６５Ｂ上に次のｐ型ＩｎＰクラッド層６９Ｂを、それぞれ例えば１．７μｍの膜厚で形成する。さらに同じＳｉＯ2パターン６０Ｃをマスクに、前記ＩｎＰクラッド層６９Ａと６９Ｂ上に、ｐ型ＩｎＧａＡｓよりなるコンタクト層７０Ａ，７０Ｂを、ＭＯＶＰＥ法により、それぞれ例えば０．３μｍの膜厚で形成する。
【００５２】
かかるＩｎＰクラッド層６５Ａ，６５Ｂの堆積の際、前記素子領域６０Ａ，６０Ｂを合わせた領域に対するＳｉＯ2パターンＭ２の被覆率が小さいため（１〜１．７％）、前記ＩｎＰ層６９Ａ，６９Ｂの成長の際に、前記ＳｉＯ2パターンＭ２の縁部における物質輸送が過大になることはない。また仮に前記ＳｉＯ2パターンＭ２の縁部においてＩｎＰ層６９Ａ，６９Ｂの成長速度に局所的な増大が生じても、かかる成長速度の増大は、庇を形成する前記ＳｉＯ2パターンＭ２下の空間により吸収され、ＩｎＰパターン６９Ａ，６９Ｂが、前記キャップ層パターン６８ＡとＳｉＯ2パターンＭ２の界面を超えて成長し突起構造を形成するのが抑制される。
【００５３】
なお図６（Ｇ）の工程では、前記ＳｉＯ2パターンＭ２の庇下の空間はＩｎＰ層４９Ａ，４９Ｂにより優先的に充填されるため、前記ｐ型ＩｎＧａＡｓコンタクト層７０Ａ，７０Ｂが素子分離構造６０Ｃに接することはない。また、先にも述べたように前記ＩｎＰパターン６９Ａ，６９Ｂの形成は、マスク被覆率の非常に小さいＳｉＯ2パターンＭ２を使った選択成長によりなされるため、前記ＳｉＯ2パターンＭ２上に堆積物が生じることはない
さらに図７（Ｈ），（Ｉ）の工程において、前記ＳｉＯ2パターンＭ２はＨＦ処理により除去され、さらに図７（Ｊ）の構造上にＳｉＯ2よりなる幅が１〜２μmのストライプパターンＭ３が、前記ＩｎＰ基板６１の中央部を素子領域６０Ａから６０Ｂまで連続的に延在するように形成される。ただし図７（Ｉ）は、図７（Ｈ）の構造を、素子領域６９Ａの側から見た端面図である。さらに図７（Ｈ），（Ｉ）の構造では、前記ＳｉＯ2パターンＭ３をマスクに、その両側の半導体層が、前記ＩｎＰ基板６１が露出するまで、ドライエッチングにより除去され、前記ＳｉＯ2パターンＭ３に対応して、高さが約３μmのメサ構造を形成し、さらに前記ＳｉＯ2パターンＭ３をマスクにＦｅドープＩｎＰの選択成長を行い、前記メサ構造の両側をＦｅドープ半絶縁性ＩｎＰ膜７１Ａ，７１Ｂにより埋込む。
【００５４】
本発明では前記素子分離構造６０Ｃの近傍において従来のような突起構造が形成されることがなく、図７（Ｈ），（Ｉ）に示すようなＳｉＯ2ストライプパターンＭ３を形成した場合にも、前記ＳｉＯ2ストライプパターンＭ３に段切れなどの欠陥が生じることがなく、メサ構造およびＩｎＰ埋込層７１Ａ，７１Ｂの形成を、確実に高い歩留まりで行うことが可能となる。
【００５５】
さらに図７（Ｊ）の工程において前記ＳｉＯ2パターンＭ３をＨＦ処理により除去し、前記コンタクト層７０Ａ，７０Ｂ上にｐ側オーミック電極７３Ａ，７３Ｂを、また前記ｎ型ＩｎＰ基板６１の下面にｎ側オーミック電極７３Ｃを形成することにより、レーザダイオード素子領域６０Ａと光変調器素子領域６０Ｂが素子分離構造６０Ｃにより分離された光半導体集積装置６０が完成する。
【００５６】
本実施形態において、前記素子分離構造６０Ｃの主要部をなす高抵抗パターンは、クラッド層６９Ａ，６９Ｂと同じ、あるいは近い屈折率および格子定数を有するように、導電型以外は前記クラッド層６９Ａ，６９Ｂと同じＩｎＰにより形成するのが好ましいが、近い屈折率および格子定数を有する他の半導体膜を使うことも可能である。
［第２の実施形態］
図８（Ａ）〜（Ｄ）、図９（Ｅ）〜（Ｇ）および図１０（Ｈ）〜（Ｊ）は、本発明の第２の実施形態によるＴＤＡ−ＤＦＢレーザ8０の製造工程を示す。ＴＤＡ−ＤＦＢレーザは、回折格子を備えた光導波路上に長さが数十μｍの利得領域と長さが数十μｍの波長制御領域を交互に繰り返し、周期的に形成した構造を有しており、波長制御領域に、利得領域とは独立に駆動電流を供給することにより屈折率を制御し、レーザ発振波長を制御する波長可変レーザダイオード集積装置である。本実施形態は、かかる利得領域と波長制御領域の間の素子分離技術を提供する。
【００５７】
図８（Ａ）を参照するに、光半導体集積装置８０は（１００）面方位を有するｎ型ＩｎＰ基板８１上に、連続して回折格子８１Ａが形成されている。図示の例では、図１１の平面図に示すように、前記ＩｎＰ基板８１上にチャネル１〜８に対応して、８本の回折格子８１Ａが、各々導波方向である［０１１］方向に６００μmの長さで延在するように、かつ［０−１１］方向に５０μmの間隔で、互いに平行に形成されている。
【００５８】
前記ＩｎＰ基板８１上には、さらにn型ＩｎＰクラッド層８２が前記回折格子８１Ａを覆うように、例えば２００ｎｍの膜厚に、ＭＯＶＰＥ法により形成されており、前記ＩｎＰクラッド層８２上には、厚さが５０ｎｍの非ドープＩｎＧａＡｓＰ光導波層（図示せず）と、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ歪みＭＱＷ層（図示せず）と、厚さが５０ｎｍのＩｎＧａＡｓＰ光導波層（図示せず）を積層した活性層８４が、ＭＯＶＰＥ法により形成されている。ここで前記ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ歪みＭＱＷ層は、厚さが５ｎｍで０．８％の歪みを有する非ドープＩｎＧａＡｓＰ量子井戸層と厚さが１０ｎｍの非ドープＩｎＧａＡｓＰ障壁層を６周期積層したものであり、１．５５μｍのフォトルミネッセンス波長を有している。
【００５９】
図８（Ａ）の工程では、さらに前記活性層８４上にｐ型ＩｎＰクラッド層８５が、ＭＯＶＰＥ法により、２００ｎｍの膜厚で形成されている。
【００６０】
次に図８（Ｂ）の工程において、前記図８（Ａ）の構造上、前記ＩｎＰクラッド層８５上に導波方向への寸法が３０μｍのＳｉＯ2パターンＭ１１を、３０μｍ間隔で繰り返し形成し、さらに前記ＳｉＯ2パターンＭ１１をマスクに、前記ＩｎＰクラッド層８５およびその下の活性層８４をウェットエッチングにより除去する。これにより、前記ＳｉＯ2パターンＭ１１の直下には、前記活性層８４に対応した活性層パターン８２Ａと前記ｐ型ＩｎＰクラッド層８５に対応したｐ型ＩｎＰクラッド層パターン８５Ａを積層した利得領域Ｇが、間に前記ｎ型ＩｎＰ層８２が露出した波長制御領域Λを隔てて、６０μｍの周期で繰り返し形成される。ここでは、一つの利得領域Ｇと隣接する波長制御領域Λが繰り返し周期の基本構造をなす。前記回折格子８１Ａの長さが６００μｍの場合、このような基本構造が１０周期形成される。
【００６１】
次に図８（Ｃ）の工程において図８（Ｂ）の波長制御領域Λ上に、前記ＳｉＯ2パターンＭ１１をマスクに、厚さが２００ｎｍのＩｎＧａＡｓＰ波長制御層８４Ｂと厚さが２００ｎｍのｐ型ＩｎＰクラッド層８５ＢをＭＯＶＰＥ法により、それぞれ前記活性層８４Ａおよびｐ型ＩｎＰクラッド層８５Ａとバットジョイントするように形成し、さらに前記ＳｉＯ2パターンＭ１１をＨＦ処理により除去した後、前記ＩｎＰ基板８１の全面に、前記利得領域Ｇおよび波長制御領域Λを連続して覆うように、Ｆｅドープ高抵抗ＩｎＰ層８６をＭＯＶＰＥ法により、例えば２μｍの厚さに形成する。
【００６２】
次に図９（Ｅ）の工程において前記高抵抗ＩｎＰクラッド層８６上に、前記導波方向への寸法が例えば５μｍのＳｉＯ2パターンＭ１２が、図１２の平面図に示すように、前記利得領域Ｇと波長制御領域Λの境界に対応して繰り返し、各々のＳｉＯ2パターンＭ１２がチャネル１〜８の回折格子を横切るように形成され、さらに図９（Ｆ）の工程において、前記ＳｉＯ2パターンＭ１２をマスクに、前記型ＩｎＰ層８６を、例えば１．５μｍの深さにドライエッチングし、前記ＳｉＯ2パターンＭ１２の直下に、高さが１．５μｍで各々［０−１１］方向に延在するメサ構造８６Ｉを形成する。
【００６３】
図９（Ｆ）の工程では、さらに引き続き希釈臭化水素による等方的なウェットエッチングを行い、前記メサ構造８６Ｉの幅を狭めると同時に、前記利得領域Ｇおよび波長制御領域Λにおいて、ｐ型ＩｎＰクラッド層８５Ａ，８５Ｂを露出させる。かかるウェットエッチングの結果、前記ＳｉＯ2パターンＭ１２は高抵抗ＩｎＰメサ構造８６Ｉ上において、約０．５μｍ突出する庇を形成する。
【００６４】
次に図９（Ｇ）の工程において前記図９（Ｆ）の構造上に、前記ＳｉＯ2パターンＭ１２をマスクにｐ型ＩｎＰ層およびｐ型ＩｎＧａＡｓ層を、ＭＯＶＰＥ法により例えば１．７μｍの厚さおよび０．３μｍの厚さに堆積し、前記利得領域Ｇにおいてｐ型ＩｎＰクラッド層８７Ａおよびｐ型ＩｎＧａＡｓコンタクト層８８Ａを、また波長制御領域Λにおいてｐ型ＩｎＰクラッド層８７Ｂおよびｐ型ＩｎＧａＡｓコンタクト層８８Ｂを形成する。
【００６５】
図９（Ｇ）の工程では、前記ＳｉＯ2パターンＭ１２の面積が、利得領域Ｇおよび波長制御領域Λの合計面積の８％程度に過ぎないため、また前記ＳｉＯ2パターンＭ１２が前記ＩｎＰメサ構造８６Ｉに対して庇を形成するため、前記ＳｉＯ2パターンＭ１２の近傍におけるＩｎＰ膜の成長速度の増大が抑制され、前記ｐ型ＩｎＰクラッド層８７Ａ，８７Ｂを成長させてもＳｉＯ2パターンＭ１２の縁部に突起構造が形成されることはない。
【００６６】
さらに図１０（Ｈ），（Ｉ）の工程において、前記ＳｉＯ2パターンＭ１２はＨＦ処理により除去され、さらに図９（Ｇ）の構造上にＳｉＯ2よりなる幅が１．５μmのストライプパターンＭ１３が、前記ＩｎＰ基板８１の中央部を前記回折格子パターン８１Ａに沿って連続的に延在するように形成される。ただし図１０（Ｉ）は、図１０（Ｈ）の構造を、利得領域Ｇで切った断面図である。さらに図１０（Ｈ），（Ｉ）の構造では、前記ＳｉＯ2パターンＭ１３をマスクに、その両側の半導体層が、前記ＩｎＰ基板８１が露出するまで、ドライエッチングにより除去され、前記ＳｉＯ2パターンＭ１３に対応して、高さが約３μmのメサ構造を形成し、さらに前記ＳｉＯ2パターンＭ１３をマスクにＦｅドープＩｎＰの選択成長を行い、前記メサ構造の両側をＦｅドープ半絶縁性ＩｎＰ膜８９Ａ，８９Ｂにより埋込む。
【００６７】
本発明では前記素子分離構造８６Ｉの近傍において従来のような突起構造が形成されることがなく、図１０（Ｈ），（Ｉ）に示すようなＳｉＯ2ストライプパターンＭ１３を形成した場合にも、前記ＳｉＯ2ストライプパターンＭ１３に段切れなどの欠陥が生じることがなく、メサ構造およびＩｎＰ埋込層８９Ａ，８９Ｂの形成を、確実に高い歩留まりで行うことが可能となる。
【００６８】
さらに図１０（Ｊ）の工程において前記図１０（Ｈ）のＳｉＯ2パターンＭ１３をＨＦ処理により除去し、さらに前記高抵抗ＩｎＰ素子分離構造８６Ｉ上にＳｉＯ2パターンＭ１４を形成し、前記コンタクト層８８Ａおよび８８Ｂ上にｐ側オーミック電極９０Ａ，９０Ｂを、前記ＳｉＯ2パターンＭ１３により隔てられるように形成し、また前記ｎ型ＩｎＰ基板８１の下面にｎ側オーミック電極９０Ｃを形成する。これにより、ＤＴＡ―ＤＦＢレーザを構成する光半導体集積装置が完成する。
【００６９】
なお以上の説明において、前記素子分離構造６０Ｃあるいは８６Ｉは、高抵抗半導体に限定されるものではなく、基板の導電型と反対の導電型の半導体により構成してもよい。
【００７０】
さらに前記半導体基板はＩｎＰに限定されるものではなく、ＧａＡｓなど、他の化合物半導体基板を使うことも可能である。また前記マスクＭ２あるいはＭ１２はＳｉＯ2膜に限定されるものではなく、ＳｉＯＮ膜など他の誘電体膜を使うことも可能である。
【００７１】
また先に説明した実施形態では、前記マスクＭ２あるいはＭ１２の被覆率は、前記第１の実施形態において１〜１．７％、第２の実施形態において８％程度であったが、２０％以下であれば、本発明の作用効果を達成することができる。
【００７２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・偏向が可能である。
【００７３】
（付記１）  電気制御される第１および第２の光半導体素子を共通の半導体域基板上に集積化した光半導体集積装置の製造方法であって、
前記半導体基板上の第１の素子領域に前記第１の光半導体素子の活性層を含む第１の活性層構造を、また前記半導体基板上で前記第１の素子領域に隣接した第２の素子領域に、前記第２の光半導体の活性層を含む第２の活性層構造を、前記半導体基板上に前記第１および第２の活性層構造を含む半導体積層構造が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、
前記半導体積層構造上に素子分離半導体膜を、前記素子分離半導体膜が、前記第１の素子領域から前記第２の素子領域まで連続的に延在するように形成する工程と、
前記前記素子分離半導体膜上に、前記第１の素子領域と第２の素子領域の境界部分を局所的に覆うように誘電体膜パターンを形成する工程と、
前記誘電体膜パターンをマスクに前記素子分離半導体膜をエッチングし、前記境界部分に前記誘電体膜パターンに対応した素子分離半導体パターンを形成する工程と、
前記誘電体膜パターンをマスクに、前記半導体基板上に導電性半導体膜を堆積し、前記第１の活性層構造上に、前記素子分離半導体パターンに接して、第１の導電性半導体パターンを、前記第２の活性層構造上に、前記素子分離半導体パターンに接して、第２の導電性半導体パターンを形成する工程と、
よりなることを特徴とする光半導体集積装置の製造方法。
【００７４】
（付記２）  前記導電性半導体膜と前記素子分離半導体膜とは、ドーパントを除き、同一の半導体材料よりなることを特徴とする請求項１記載の光半導体集積装置の製造方法。
【００７５】
（付記３）  前記誘電体膜パターンは、前記第１および第２の素子領域を合わせた面積の２０％以下の面積で形成されることを特徴とする請求項１記載の光半導体集積装置の製造方法。
【００７６】
（付記４）  前記素子分離半導体膜は、非ドープまたは深い不純物でドープされたことを特徴とする請求項１〜３のうち、いずれか一項記載の光半導体集積装置の製造方法。
【００７７】
（付記５）  前記素子分離半導体膜は、第１の導電型にドープされており、前記導電性半導体膜は第２の導電型にドープされていることを特徴とする請求項１〜３のうち、いずれか一項記載の光半導体集積装置の製造方法。
【００７８】
（付記６）  前記素子分離半導体パターンを形成する工程の後、前記導電性半導体膜を堆積する工程の前に、前記誘電体膜パターンをマスクに前記素子分離半導体パターンをラテラルエッチングする工程をさらに含むことを特徴とする請求項１〜４のうち、いずれか一項記載の光半導体集積装置の製造方法。
【００７９】
（付記７）  前記素子分離半導体膜は、少なくとも主層と、前記主層と前記誘電体膜パターンとの間に形成され、前記主部とは異なる組成のキャップ層とよりなり、前記ラテラルエッチング工程は、前記キャップ層を選択的にラテラルエッチングすることを特徴とする請求項６記載の光半導体集積装置の製造方法。
【００８０】
（付記８）  前記素子分離半導体膜をエッチングする工程は、ウェットエッチング工程により実行されることを特徴とする請求項１〜６のうち、いずれか一項記載の光半導体集積装置の製造方法。
【００８１】
（付記９）  電気制御される第１および第２の光半導体素子を共通の半導体域基板上に集積化した光半導体集積装置であって、
前記第１の光半導体素子は前記半導体基板上の第１の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第１の活性層を含む第１の活性層構造と、前記第１の活性層構造上に形成された第２導電型の上部クラッド層を含み、
前記第２の光半導体素子は前記半導体基板上で前記第１の素子領域に、導波方向上で隣接した第２の素子領域に形成され、第１導電型の下部クラッド層と、前記下部クラッド層上に形成され第２の活性層を含む第２の活性層構造と、前記第２の活性層構造上に形成された第２導電型の上部クラッド層を含み、
前記第1の活性層と前記第2の活性層は、それぞれの端面を接合して光学的に結合しており、
前記第1の光半導体素子の上部クラッド層と前記第2の光半導体素子の上部クラッド層の間には素子分離半導体膜が、前記素子分離半導体膜の第1の側壁面が前記第１の光半導体素子の上部クラッド層端面に接するように、また前記素子分離半導体膜の第２の側壁面が前記第２の光半導体素子の上部クラッド層端面に接するように、介在しており、
前記第１および第２の側壁面は前記半導体基板の主面に対して、互いに向かい合って傾斜しており、前記導波方向に見て、前記素子分離半導体膜の下面の長さは、上面よりも大きいことを特徴とする光半導体集積装置。
【００８２】
（付記１０）  前記第１および第２の側壁面は、前記半導体基板の主面に対して傾斜した結晶面よりなることを特徴とする請求項９記載の光半導体集積装置。
【図面の簡単な説明】
【００８３】
【図１】（Ａ）〜（Ｄ）は、従来の光半導体集積装置の製造工程を示す図（その１）である。
【図２】（Ｅ）〜（Ｇ）は、従来の光半導体集積装置の製造工程を示す図（その２）である。
【図３】（Ａ）〜（Ｃ）は、別の従来の光半導体集積装置の製造工程を示す図である。
【図４】（Ａ）〜（Ｃ）は、本発明の原理を説明する図である。
【図５】（Ａ）〜（Ｄ）は、本発明の第１の実施形態による光半導体集積装置の製造工程を説明する図（その１）である。
【図６】（Ｅ）〜（Ｇ）は、本発明の第１の実施形態による光半導体集積装置の製造工程を説明する図（その２）である。
【図７】（Ｈ）〜（Ｊ）は、本発明の第１の実施形態による光半導体集積装置の製造工程を説明する図（その３）である。
【図８】（Ａ）〜（Ｄ）は、本発明の第２の実施形態による光半導体集積装置の製造工程を説明する図（その１）である。
【図９】（Ｅ）〜（Ｇ）は、本発明の第２の実施形態による光半導体集積装置の製造工程を説明する図（その２）である。
【図１０】（Ｈ）〜（Ｊ）は、本発明の第２の実施形態による光半導体集積装置の製造工程を説明する図（その３）である。
【図１１】図８の光半導体集積装置の製造工程の一部を説明する平面図である。
【図１２】図９の光半導体集積装置の製造工程の一部を説明する平面図である。
【符号の説明】
【００８４】
１１，３１，４１，６１，８１  半導体基板
１１Ａ，１１Ｃ，３０Ａ，３０Ｂ，４０Ａ，４０Ｂ  素子領域
１１Ｂ，ＭＣ  素子分離領域
１２、３２Ａ，３２Ｂ，４２，６２，６３，８２  下部クラッド層
１３，２１，３４Ａ，３４Ｂ，４３Ａ，４３Ｂ、６４Ａ，６４Ｂ，８４，８４Ａ，８４Ｂ  活性層
１４，１５，２２，３５Ａ，３５Ｂ，４４Ａ，６５Ａ，６５Ｂ，８５，８５Ａ，８５Ｂ，８７Ａ，８７Ｂ  上部クラッド層
１６，１９，４６，ＭＡ，ＭＢ，Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，Ｍ１３  誘電体マスク
１８，４５，６７，８６  高抵抗半導体層
３６  逆導電型半導体層
１８Ａ，３９，４５Ａ，６０Ｃ，６６Ａ，６７Ａ，６８Ａ，８６Ｉ  素子分離構造
２３，４８Ａ，４８Ｂ，７０Ａ，７０Ｂ，８８Ａ，８８Ｂ  コンタクト層
３３Ａ，３３Ｂ  下部光導波層
３５ａ，３５ｂ  上部光導波層
３８  溝部
３９ａ，３９ｂ  突起構造
６０  光半導体集積装置
６１Ａ，８１Ａ  回折格子
６６  エッチングストッパ膜
６８  キャップ層
７１Ａ，７１Ｂ，８９Ａ，８９Ｂ  埋込半導体層
７３Ａ，７３Ｂ，９０Ａ，９０Ｂ  上部電極
７３Ｃ，９０Ｃ  下部電極
Ｇ  利得領域
Λ  波長制御領域
【図１】
2008071906.tif 000003
【図２】
2008071906.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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