(57)【要約】【課題】余剰キャリアを排出可能で、かつ、蓄積部のキャリア蓄積能力を制御することが可能な撮像装置を提供する。【解決手段】この撮像装置は、光電変換機能を有するとともに、光電変換により生成されたキャリアを蓄積するためのフォトダイオード部（ＰＤ）１３と、キャリアを保持するフローティングディフュージョン（ＦＤ）１４と、フォトダイオード部１３からフローティングディフュージョン１４へキャリアを転送するための読出ゲート電極１９と、フォトダイオード部１３に蓄積された余剰キャリアを排出するためのオーバーフロードレイン（ＯＦＤ）１６と、フォトダイオード部１３とオーバーフロードレイン１６との間に形成され、フォトダイオード部１３に蓄積された余剰キャリアを排出するための余剰キャリア排出経路１７とを備えている。そして、オーバーフロードレイン１６の電位を制御することにより、余剰キャリアの排出量を制御する。【選択図】図１
2008028945.tif 000002
【特許請求の範囲】
【請求項１】
光電変換機能を有するとともに、光電変換により生成されたキャリアを蓄積するための蓄積部と、
前記キャリアを保持する保持部と、
前記蓄積部から前記保持部へ前記キャリアを転送するための読出電極と、
前記蓄積部に蓄積された余剰キャリアを排出するための第１排出部と、
前記蓄積部と前記第１排出部との間に形成され、前記蓄積部に蓄積された余剰キャリアを排出するための排出経路とを備え、
前記第１排出部の電位を制御することにより、前記余剰キャリアの排出量を制御する、撮像装置。
【請求項２】
前記第１排出部の電位は、撮像期間中の電位より、前記キャリアの読出し期間中の電位が高くなるように制御される、請求項１に記載の撮像装置。
【請求項３】
前記第１排出部の電位は、前記排出経路の撮像期間中の電位障壁が前記読出電極の電位障壁よりも低くなり、かつ、前記排出経路の読出し期間中の電位障壁が前記読出電極の電位障壁以上の高さになるように制御される、請求項２に記載の撮像装置。
【請求項４】
前記保持部の電位を初期化するリセットゲート電極と、
前記リセットゲート電極に隣接する第２排出部とをさらに備え、
前記第２排出部と前記第１排出部とは、同一の配線で接続されている、請求項１〜３のいずれか1項に記載の撮像装置。
【請求項５】
前記第２排出部は、前記第１排出部としても機能する、請求項１〜４のいずれか1項に記載の撮像装置。
【請求項６】
前記蓄積部と前記第２排出部とは、対向するように配置され、前記余剰キャリアを排出するための前記排出経路は、同一画素内の前記蓄積部と前記第２排出部との間に設けられている、請求項５に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ型の撮像装置が知られている。このＣＭＯＳ型の撮像装置では、マトリクス状（行列状）に配置された画素に蓄積された信号は行毎に順番に読み出されるため、行毎に信号を蓄積する時間が異なる。このため、高速で移動する物体を撮像したときに像が歪むという不都合が生じる。従来では、このような不都合を解消するため、マトリクス状（行列状）に配置された画素のフォトダイオード部（蓄積部）に蓄積された信号を、全ての行に対して一括して信号を蓄積するフローティングディフュージョン（保持部）に転送する一括電子シャッタによる読出し方法が採用されている。この一括電子シャッタでは、一括転送後に各フローティングディフュージョンに蓄積された信号は、一行ずつ読み出されることにより全画素の信号の読出しが行われる。しかし、従来の一括電子シャッタによる読出し方法では、読出し期間中に高輝度の被写体が映り込んだ際にフォトダイオード部で発生する余剰キャリアが読出電極下の電位障壁を越えてフローティングディフュージョンに混入するため、適切な画像が得られないという不都合がある。
【０００３】
そこで、従来、一括電子シャッタによる読出し方法を行うＣＭＯＳ型の撮像装置において、高輝度の被写体が映り込んだ際に発生する余剰キャリアをフォトダイオード部から排出するためのオーバーフロードレインを備えた構造が提案されている（たとえば、特許文献１参照）。この特許文献１によるＣＭＯＳ型の撮像装置では、読出し期間中に高輝度の被写体が映り込んだ際に発生する余剰キャリアは、フォトダイオード部とオーバーフロードレインとの間に設けられた経路を介してオーバーフロードレインに排出されることにより、信号キャリアに余剰キャリアが混入することが避けられるので、適切な画像が得られる。
【０００４】
【特許文献１】特開２００６−９３５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した特許文献１によるＣＭＯＳ型の撮像装置では、読出し期間中のみならず撮像期間中にも、高輝度の被写体が映り込んだ際に発生する余剰キャリアをオーバーフロードレインに排出するために、予めフォトダイオード部とオーバーフロードレインとを接続する経路の電位障壁の高さを低くする必要があるので、フォトダイオード部におけるキャリア蓄積能力が小さくなってしまうという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、余剰キャリアを排出可能で、かつ、蓄積部のキャリア蓄積能力を制御することが可能な撮像装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
この発明の一の局面による撮像装置は、光電変換機能を有するとともに、光電変換により生成されたキャリアを蓄積するための蓄積部と、キャリアを保持する保持部と、蓄積部から保持部へキャリアを転送するための読出電極と、蓄積部に蓄積された余剰キャリアを排出するための第１排出部と、蓄積部と第１排出部との間に形成され、蓄積部に蓄積された余剰キャリアを排出するための排出経路とを備え、第１排出部の電位を制御することにより、余剰キャリアの排出量を制御する。
【０００８】
この一の局面による撮像装置では、上記のように、第１排出部の電位を制御することにより、排出経路の電位障壁の高さを制御することができるので、余剰キャリアの排出量を制御することができるとともに、蓄積部のキャリア蓄積能力を制御することができる。
【０００９】
上記一の局面による撮像装置おいて、好ましくは、第１排出部の電位は、撮像期間中の電位より、キャリアの読出し期間中の電位が高くなるように制御される。このように構成すれば、排出経路の撮像期間中の電位障壁よりもキャリアの読出し期間中の電位障壁が低くなるように制御することができるので、読出し期間中には、余剰キャリアを第１排出部に排出することができる。これにより、読出し期間中に余剰キャリアが保持部に混入して、適切な画像が得られないという不都合を抑制することができるとともに、撮像期間中には、排出経路の電位障壁高さを高く制御できるため、読出し期間中よりも撮像期間中にキャリアをより多く蓄積することができるので、撮像期間中に蓄積部のキャリア蓄積能力が減少するのを抑制することができる。
【００１０】
この場合において、好ましくは、第１排出部の電位は、排出経路の撮像期間中の電位障壁が読出電極の電位障壁よりも低くなり、かつ、排出経路の読出し期間中の電位障壁が読出電極の電位障壁以上の高さになるように制御される。このように構成すれば、容易に、読出し期間中に余剰キャリアを第１排出部に排出することができるとともに、撮像期間中に余剰キャリアを保持部に排出することができる。
【００１１】
上記一の局面による撮像装置おいて、好ましくは、保持部の電位を初期化するリセットゲート電極と、リセットゲート電極に隣接する第２排出部とをさらに備え、第２排出部と第１排出部とは、同一の配線で接続されている。このように構成すれば、第２排出部と第１排出部とを別個の配線で接続する場合に比べて配線の本数を少なくすることができるので、画素の面積を小さくすることが可能となる。
【００１２】
上記一の局面による撮像装置おいて、好ましくは、第２排出部は、第１排出部としても機能する。このように構成すれば、第１排出部と第２排出部とを共有することができるので、その分、画素上における光電変換機能を有する蓄積部の面積を大きくすることができる。これにより、蓄積部のキャリア蓄積能力を大きくすることができる。
【００１３】
この場合において、好ましくは、蓄積部と第２排出部とは、対向するように配置され、余剰キャリアを排出するための排出経路は、同一画素内の蓄積部と第２排出部との間に設けられている。このように構成すれば、蓄積部と第２排出部とは、同一画素内で対向するように配置されているので、容易に、余剰キャリアを排出するための排出経路を同一画素内の蓄積部と第２排出部との間に設けることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図であり、図２は、図１の１００−１００線に沿った断面図である。また、図３は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図であり、図４は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。また、図５は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図であり、図６は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。図１〜図６を参照して、第１実施形態によるＣＭＯＳ型の撮像装置の構造について説明する。
【００１６】
第１実施形態によるＣＭＯＳ型の撮像装置では、図１、図２および図４に示すように、複数の画素１がｐ型シリコン基板１１の表面に形成されたｐ型ウェル領域１２の表面にマトリクス状（行列状）に配置されている。図１において点線で示された範囲が単位画素である。また、１つの画素１では、図２に示すように、ｐ型シリコン基板１１のｐ型ウェル領域１２の表面に所定の間隔を隔てて、ｎ型不純物領域からなるフォトダイオード部（ＰＤ）１３と、ｎ型不純物領域からなるフローティングディフュージョン（ＦＤ）１４と、ｎ型不純物領域からなるリセットドレイン（ＲＤ）１５と、ｎ型不純物領域からなるオーバーフロードレイン（ＯＦＤ）１６とが設けられている。なお、フォトダイオード部１３は、本発明の「蓄積部」の一例であり、フローティングディフュージョン１４は、本発明の「保持部」の一例である。また、リセットドレイン１５は、本発明の「第２排出部」の一例であり、オーバーフロードレイン１６は、本発明の「第１排出部」の一例である。
【００１７】
また、フォトダイオード部１３とオーバーフロードレイン１６とを接続するように、ｐ−−型不純物領域からなる余剰キャリア排出経路１７が設けられている。なお、余剰キャリア排出経路１７は、本発明の「排出経路」の一例である。フォトダイオード部１３とフローティングディフュージョン１４との間のｐ型ウェル領域１２の表面上には、ゲート絶縁膜１８を介して、読出ゲート電極１９が形成されている。なお、読出ゲート電極１９は、本発明の「読出電極」の一例である。また、フローティングディフュージョン１４とリセットドレイン１５との間のｐ型ウェル領域１２の表面上には、ゲート絶縁膜２０を介してリセットゲート電極２１が形成されている。また、フローティングディフュージョン１４には、信号を取り出すための配線２２が電気的に接続されている。また、同一の画素１のオーバーフロードレイン１６とリセットドレイン１５とは、同一の配線２３で電気的に接続されている。
【００１８】
また、フォトダイオード部１３は、光電変換機能を有するとともに、入射光量に応じて発生する信号キャリアを蓄積する機能を有している。また、フローティングディフュージョン１４は、転送されたキャリアによる電荷信号を保持するとともに電圧に変換するために設けられている。このフローティングディフュージョン１４は、読出ゲート電極１９を介して、フォトダイオード部１３と対向するとともに、読出ゲート電極１９に隣接するように形成されている。
【００１９】
また、図２に示すように、読出ゲート電極１９およびリセットゲート電極２１にクロック信号のオン信号（Ｈレベルの信号）が供給されることによって、読出ゲート電極１９およびリセットゲート電極２１には、約２．９Ｖの電圧が印加される。これにより、読出ゲート電極１９下は、約４Ｖに電位が調整された状態になるとともに、リセットゲート電極２１下は、約５Ｖに電位が調整された状態となる。なお、クロック信号のオフ信号（Ｌレベルの信号）が供給されている状態では、読出ゲート電極１９下は、約１Ｖに電位が調整された状態となるとともに、リセットゲート電極２１下は、約３Ｖに電位が調整された状態となっている。また、フォトダイオード部１３およびフローティングディフュージョン１４は、それぞれ、約３Ｖおよび約５Ｖに電位が調整された状態となっている。また、リセットドレイン１５とオーバーフロードレイン１６とは同一の配線（電源電位（ＶＤＤ）線）２３で接続されており、それぞれ、約５Ｖまたは約６Ｖに電位が調整された状態となっている。なお、オーバーフロードレイン１６が約５Ｖに電位が調整された状態では、余剰キャリア排出経路１７は、約０．７Ｖに電位が調整された状態となっている。また、オーバーフロードレイン１６が約６Ｖに電位が調整された状態では、余剰キャリア排出経路１７は、約１．３Ｖに電位が調整された状態となっている。
【００２０】
また、図４に示すように、各々の画素１は、読出ゲート電極１９を含む読出ゲートトランジスタＴｒ１、リセットゲート電極２１を含むリセットゲートトランジスタＴｒ２と、増幅トランジスタＴｒ３と、画素選択トランジスタＴｒ４とを備えている。読出ゲートトランジスタＴｒ１のドレインには、フォトダイオード部１３が接続されているとともに、フォトダイオード部１３には、余剰キャリア排出経路１７を介して、オーバーフロードレイン１６が接続されている。オーバーフロードレイン１６は、電源電位（ＶＤＤ）線２３に接続されている。また、リセットゲートトランジスタＴｒ２のリセットゲート電極２１には、リセット信号が供給される。リセットゲートトランジスタＴｒ２のドレイン（リセットドレイン１５）は、電源電位（ＶＤＤ）線２３に接続される。また、リセットゲートトランジスタＴｒ２のソースおよび読出ゲートトランジスタＴｒ１のソースを構成するフローティングディフュージョン１４は、増幅トランジスタＴｒ３のゲートに接続されている。また、増幅トランジスタＴｒ３のドレインは、電源電位線２３に接続されているとともに、増幅トランジスタＴｒ３のソースには、画素選択トランジスタＴｒ４のドレインが接続される。また、画素選択トランジスタＴｒ４のゲートには、行選択線３１が接続されるとともに、ソースには、出力線３２が接続されている。
【００２１】
また、図５に示すように、各々の画素１に形成された画素選択トランジスタＴｒ４のゲート３３ａは、コンタクト部３３ｂを介して行選択線３１に接続されている。また、各々の画素１に形成されたリセットゲート電極２１（図１参照）は、コンタクト部２１ａを介してリセットゲート線３４に接続されている。また、図６に示すように、各々の画素１に形成された読出ゲート電極１９（図１参照）は、コンタクト部１９ａを介して読出ゲート線３５に接続されている。また、オーバーフロードレイン１６とリセットドレイン１５とは、コンタクト部２３ａとコンタクト部２３ｂとを介して、それぞれ、電源電位（ＶＤＤ）線２３に接続されている。また、各々の画素１に形成されたフローティングディフュージョン１４にゲートが接続される画素選択トランジスタＴｒ４のソースは、コンタクト部３２ａを介して出力線３２に出力される。また、増幅トランジスタＴｒ３（図４参照）のゲート電極３６とフローティングディフュージョン１４とは、図６に示すように、コンタクト部２２ａとコンタクト部２２ｂとを介して配線２２により接続されている。図５および図６に示す１層目および２層目の金属配線を重ね合わせることにより、図３に示した第１実施形態によるＣＭＯＳ型の撮像装置が形成される。
【００２２】
図７は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作におけるポテンシャル図である。図８は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作における信号波形図である。次に、図７および図８を参照して、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の動作について説明する。
【００２３】
まず、図７および図８に示すように、Ａの期間（フォトダイオード部１３の初期化期間）においては、リセットゲート電極２１がオン状態になるとともに、読出ゲート電極１９がオン状態になる。これにより、フォトダイオード部１３に蓄積されていたキャリアをリセットドレイン１５に排出する。
【００２４】
次に、Ｂの期間（撮像期間）においては、Ａの期間においてオン状態であったリセットゲート電極２１と読出ゲート電極１９とをオフ状態にする。これにより、フォトダイオード部１３には、入射光量に応じて発生する信号キャリアが蓄積される。このとき、余剰キャリア排出経路１７の電位より、読出ゲート電極１９下の電位の方が高いので、余剰キャリア排出経路１７下の電位障壁より、読出ゲート電極１９下の電位障壁の方が低くなり、高輝度の被写体が映り込んだ際に発生する余剰キャリアは、フローティングディフュージョン１４に排出される。
【００２５】
次に、Ｃの期間（フローティングディフュージョン１４の初期化期間）においては、リセットゲート電極２１がオン状態になることにより、フローティングディフュージョン１４に蓄積されたキャリアは、リセットドレイン１５に排出される。
【００２６】
次に、Ｄの期間（フォトダイオード部１３に蓄積されたキャリアの転送期間）においては、Ｃの期間にオン状態であったリセットゲート電極２１をオフ状態にするとともに、読出ゲート電極１９をオン状態にする。これにより、フォトダイオード部１３に蓄積されたキャリアは、フローティングディフュージョン１４に転送される。
【００２７】
次に、Ｅの期間（キャリアの読出し期間）においては、Ｄの期間にオン状態であった読出ゲート電極１９をオフ状態にする。また、リセットドレイン１５およびオーバーフロードレイン１６の電位を６Ｖにすることにより、余剰キャリア排出経路１７は、約１．３Ｖの電位に調整される。このとき、読出ゲート電極１９下の電位より、余剰キャリア排出経路１７の電位の方が高いので、余剰キャリア排出経路１７下の電位障壁より、読出ゲート電極１９下の電位障壁の方が高くなり、高輝度の被写体が映り込んだ際に発生する余剰キャリアは、オーバーフロードレイン１６に排出される。この後、図８に示すＦの期間において、行選択線３１を順次オン状態にすることにより、一行毎に信号を読み出す。
【００２８】
第１実施形態では、上記のように、オーバーフロードレイン１６の電位を制御することにより、余剰キャリア排出経路１７の電位障壁の高さを制御することができるので、余剰キャリアの排出量を制御するとともに、フォトダイオード部１３のキャリア蓄積能力を制御することができる。
【００２９】
また、第１実施形態では、オーバーフロードレイン１６の電位を、余剰キャリア排出経路１７の撮像期間中の電位障壁が読出ゲート電極１９の電位障壁よりも低くなり、かつ、余剰キャリア排出経路１７の読出し期間中の電位障壁が読出ゲート電極１９の電位障壁以上の高さになるように制御されるように構成することによって、余剰キャリア排出経路１７の撮像期間中の電位障壁よりもキャリアの読出し期間中の電位障壁が低くなるように制御することができるので、読出し期間中には、余剰キャリアをオーバーフロードレイン１６に排出することができるとともに、撮像期間中には、余剰キャリアをフローティングディフュージョン１４に排出することができる。これにより、読出し期間中に余剰キャリアがフローティングディフュージョン１４に混入して、適切な画像が得られないという不都合を抑制することができるとともに、撮像期間中には、キャリアを読出ゲート電極１９の電位障壁の高さまで蓄積することができる。その結果、撮像期間中に余剰キャリアをオーバーフロードレイン１６に排出する場合に比べてキャリアをフォトダイオード部１３により多く蓄積することができるので、撮像期間中にフォトダイオード部１３のキャリア蓄積能力が減少するのを抑制することができる。
【００３０】
また、第１実施形態では、フローティングディフュージョン１４の電位を初期化するリセットゲート電極２１と、リセットゲート電極２１に隣接するリセットドレイン１５とを同一の配線（電源電位（ＶＤＤ）線２３）で電源電圧に接続されるように構成することによって、リセットドレイン１５とオーバーフロードレイン１６とを別個の配線で電源電位（ＶＤＤ）線２３に接続する場合に比べて配線の本数を少なくすることができるので、画素１の面積を小さくすることが可能となる。
【００３１】
（第２実施形態）
図９は、本発明の第２実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図であり、図１０は、図９の２００−２００線に沿った断面図である。また、図１１は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図であり、図１２は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。また、図１３は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図であり、図１４は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。図９〜図１４を参照して、この第２実施形態では、上記第１実施形態と異なり、リセットドレイン（ＲＤ）５５がオーバーフロードレインとしても機能する撮像装置について説明する。
【００３２】
第２実施形態によるＣＭＯＳ型の撮像装置は、図９、図１０および図１２に示すように、複数の画素２がｐ型シリコン基板５１の表面に形成されたのｐ型ウェル領域５２の表面にマトリクス状（行列状）に配置されている。図９において点線で示された範囲が単位画素である。また、１つの画素２では、図１０に示すように、ｐ型シリコン基板５１のｐ型ウェル領域５２の表面に、所定の間隔を隔てて、ｎ型不純領域からなるフォトダイオード部（ＰＤ）５３と、ｎ型不純物領域からなるフローティングディフュージョン（ＦＤ）５４と、ｎ型不純物領域からなるリセットドレイン（ＲＤ）５５とが設けられている。なお、フォトダイオード部５３は、本発明の「蓄積部」の一例である。また、フローティングディフュージョン５４は、本発明の「保持部」の一例である。また、リセットドレイン５５は、本発明の「第２排出部」の一例であるとともに、「第１排出部」の一例でもある。また、フォトダイオード部５３とリセットドレイン５５とを接続するように、ｐ−−型不純物領域からなる余剰キャリア排出経路５６が設けられている。なお、余剰キャリア排出経路５６は、本発明の「排出経路」の一例でもある。フォトダイオード部５３とフローティングディフュージョン５４との間のｐ型ウェル領域５２の表面上には、ゲート絶縁膜５７を介して、読出ゲート電極５８が形成されている。なお、読出ゲート電極５８は、本発明の「読出電極」の一例である。また、フローティングディフュージョン５４とリセットドレイン５５との間のｐ型ウェル領域５２の表面上には、ゲート絶縁膜５９を介してリセットゲート電極６０が形成されている。また、フローティングディフュージョン５４には、信号を取り出すための配線６１が電気的に接続されている。
【００３３】
また、フォトダイオード部５３は、光電変換機能を有するとともに、入射光量に応じて発生する信号キャリアを蓄積する機能を有している。また、フローティングディフュージョン５４は、転送されたキャリアによる電荷信号を保持するとともに電圧に変換するために設けられている。このフローティングディフュージョン５４は、読出ゲート電極５８を介して、フォトダイオード部５３と対向するとともに、読出ゲート電極５８に隣接するように形成されている。
【００３４】
また、図１０に示すように、読出ゲート電極５８およびリセットゲート電極６０にクロック信号のオン信号（Ｈレベルの信号）が供給されることによって、読出ゲート電極５８およびリセットゲート電極６０には、約２．９Ｖの電圧が印加される。これにより、読出ゲート電極５８下は、約４Ｖに電位が調整された状態になるとともに、リセットゲート電極６０下は、約５Ｖに電位が調整された状態となる。なお、クロック信号のオフ信号（Ｌレベルの信号）が供給されている状態では、読出ゲート電極５８下は、約１Ｖに電位が調整された状態となるとともに、リセットゲート電極６０下は、約３Ｖに電位が調整された状態となっている。また、フォトダイオード部５３およびフローティングディフュージョン５４は、それぞれ、約３Ｖおよび約５Ｖに電位が調整された状態となっている。また、リセットドレイン５５は、配線（電源電位（ＶＤＤ）線）６２に接続されており、約５Ｖまたは約６Ｖに電位が調整された状態となっている。なお、リセットドレイン５５が約５Ｖに電位が調整された状態では、余剰キャリア排出経路５６は、約０．７Ｖに電位が調整された状態となっている。また、リセットドレイン５５が約６Ｖに電位が調整された状態では、余剰キャリア排出経路５６は、約１．３Ｖに電位が調整された状態となっている。
【００３５】
また、図１２に示すように、各々の画素２は、読出ゲートト電極５８を含む読出ゲートトランジスタＴｒ５、リセットゲート電極６０を含むリセットゲートトランジスタＴｒ６と、増幅トランジスタＴｒ７と、画素選択トランジスタＴｒ８とを備えている。読出ゲートトランジスタＴｒ５のドレインには、フォトダイオード部５３が接続されているとともに、フォトダイオード部５３には、余剰キャリア排出経路５６を介して、リセットドレイン５５が接続されている。リセットゲートトランジスタＴｒ６のドレイン（リセットドレイン５５）は、電源電位（ＶＤＤ）線６２が接続されている。リセットゲートトランジスタＴｒ６のリセットゲート電極６０には、リセット信号が供給される。また、リセットゲートトランジスタＴｒ６のソースおよび読出ゲートトランジスタＴｒ５のソースを構成するフローティングディフュージョン５４は、増幅トランジスタＴｒ７のゲートに接続されている。また、増幅トランジスタＴｒ７のドレインは、電源電位線６２に接続されているとともに、増幅トランジスタＴｒ７のソースには、画素選択トランジスタＴｒ８のドレインが接続される。また、画素選択トランジスタＴｒ８のゲートには、行選択線７１が接続されるとともに、ソースには、出力線７２が接続されている。
【００３６】
また、図１３に示すように、各々の画素２に形成された画素選択トランジスタＴｒ８（図１２参照）のゲート７３ａは、コンタクト部７３ｂを介して行選択線７１に接続されている。また、各々の画素２に形成されたリセットゲート電極６０は、コンタクト部６０ａを介してリセットゲート線７４に接続されている。また、図１４に示すように、各々の画素２に形成された読出ゲート電極５８（図９参照）は、コンタクト部５８ａを介して読出ゲート線７５に接続されている。また、リセットドレイン５５は、コンタクト部６２ａを介して、電源電位（ＶＤＤ）線６２に接続されている。また、各々の画素２に形成されたフローティングディフュージョン５４にゲートが接続される画素選択トランジスタＴｒ８のソースは、コンタクト部７２ａを介して出力線７２に出力される。また、増幅トランジスタＴｒ７（図１２参照）のゲート電極７６とフローティングディフュージョン５４とは、コンタクト部６１ａとコンタクト部６１ｂとを介して配線６１により接続されている。図１３および図１４に示す１層目および２層目の金属配線を重ね合わせることにより、図１１に示すＣＭＯＳ型の撮像装置が形成される。
【００３７】
また、第２実施形態による撮像装置の動作は、図７に示す第１実施形態における撮像装置の動作において、オーバーフロードレインをリセットドレインに置き換えたものと同様である。また、第２実施形態による撮像装置の信号波形図は、図８に示す第１実施形態の信号波形図と同様である。
【００３８】
第２実施形態では、上記のように、リセットドレイン５５を、オーバーフロードレインとしても機能するように構成することによって、リセットドレイン５５とオーバーフロードレインとを共有することができるので、その分、画素２上における光電変換機能を有するフォトダイオード部５３の面積を大きくすることができる。これにより、フォトダイオード部５３のキャリア蓄積能力を大きくすることができる。
【００３９】
また、第２実施形態では、上記のように、フォトダイオード部５３とリセットドレイン５５とを、対向するように配置するとともに、余剰キャリアを排出するための余剰キャリア排出経路５６を、同一画素内のフォトダイオード部５３とリセットドレイン５５との間に設けることによって、フォトダイオード部５３とリセットドレイン５５とは、同一画素内で対向するように配置されているので、容易に、余剰キャリアを排出するための余剰キャリア排出経路５６をフォトダイオード部５３とリセットドレイン５５との間に設けることができる。
【００４０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４２】
たとえば、上記第１実施形態では、リセットドレインとオーバーフロードレインと電源電位（ＶＤＤ）とが、同一の配線（電源電位（ＶＤＤ）線）で接続されている場合について説明したが、本発明はこれに限らず、図１５に示す変形例のように、リセットドレインとオーバーフロードレインとが同一の配線（リセット電圧線３７）で接続されており、電源電位（ＶＤＤ）は、別の配線で接続されていてもよい。
【００４３】
また、上記第２実施形態では、同一画素内のリセットドレインをオーバーフロードレインとしても用いる場合について説明したが、本発明はこれに限らず、図１６および図１７に示す変形例のように、隣接する画素のリセットドレインをオーバーフロードレインとして用いてもよい。すなわち、この変形例では、フォトダイオード部８０と隣接する画素のリセットドレイン（ＲＤ）５５との間に、余剰キャリア排出経路５６ａを設けることにより、隣接する画素のリセットドレイン（ＲＤ）５５をオーバーフロードレインとして用いている。なお、余剰キャリア排出経路５６ａは、本発明の「排出経路」の一例でもある。また、図１６および図１７に示す変形例のフォトダイオード部８０は、図９に示した第２実施形態のフォトダイオード部５３とは異なり、隣接する画素間を跨ぐ形状を有している。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図である。
【図２】図１の１００−１００線に沿った断面図である。
【図３】図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図である。
【図４】図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。
【図５】図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図である。
【図６】図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。
【図７】本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作におけるポテンシャル図である。
【図８】本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作における信号波形図である。
【図９】本発明の第２実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図である。
【図１０】図９の２００−２００線に沿った断面図である。
【図１１】図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図である。
【図１２】図９に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。
【図１３】図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図である。
【図１４】図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。
【図１５】本発明の第１実施形態の変形例によるＣＭＯＳ型の撮像装置の構成を示す回路図である。
【図１６】本発明の第２実施形態の変形例によるＣＭＯＳ型の撮像装置の画素を示した平面図である。
【図１７】本発明の第２実施形態の変形例によるＣＭＯＳ型の撮像装置の画素を示した断面図である。
【符号の説明】
【００４５】
１、２  画素
１１、５１  ｐ型シリコン基板
１２、５２  ｐ型ウェル領域
１９、５８  読出ゲート電極（読出電極）
２１、６０  リセットゲート電極
１３、５３、８０  フォトダイオード部（蓄積部）
１４、５４  フローティングディフュージョン（保持部）
１６  オーバーフロードレイン（第１排出部）
１７、５６、５６ａ  余剰キャリア排出経路（排出経路）
１５、５５  リセットドレイン（第２排出部）
【図１】
2008028945.tif 000003
【図２】
2008028945.tif 000004
【図３】
2008028945.tif 000005
【図４】
2008028945.tif 000006
【図５】
2008028945.tif 000007
【図６】
2008028945.tif 000008
【図７】
2008028945.tif 000009
【図８】
2008028945.tif 000010
【図９】
2008028945.tif 000011
【図１０】
2008028945.tif 000012
【図１１】
2008028945.tif 000013
【図１２】
2008028945.tif 000014
【図１３】
2008028945.tif 000015
【図１４】
2008028945.tif 000016
【図１５】
2008028945.tif 000017
【図１６】
2008028945.tif 000018
【図１７】
2008028945.tif 000019