(57)【要約】【課題】半導体チップに形成する抵抗素子の占有面積を充分に縮小できる技術を提供する。また、抵抗値の調整を容易に行なうことができる技術を提供する。【解決手段】ｐ型不純物を導入した半導体基板１２の内部にｎ型半導体領域よりなるウェル抵抗５を形成する。このウェル抵抗５上には、溝に絶縁膜を埋め込んだ絶縁領域４が形成されており、絶縁領域４上に複数のポリシリコン抵抗９ａ〜９ｃが形成されている。つまり、ウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃが形成されている。【選択図】図３
2008071925.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、
（ｃ）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ絶縁領域と、
（ｄ）前記絶縁領域上に形成された導体膜よりなる複数の第２抵抗とを備えることを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、
（ｃ）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ絶縁領域と、
（ｄ）前記絶縁領域上に形成された導体膜よりなる複数の第２抵抗とを備え、
前記第１抵抗と前記複数の第２抵抗とは直列に接続されていることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板と、
（ｂ）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、
（ｃ）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ絶縁領域と、
（ｄ）前記絶縁領域上に形成された導体膜よりなる複数の第２抵抗とを備え、
前記第１抵抗と前記複数の第２抵抗とは並列に接続されていることを特徴とする半導体装置。
【請求項４】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された複数の抵抗領域を備え、
前記複数の抵抗領域のそれぞれの領域には、
（ｃ１）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、
（ｃ２）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ絶縁領域と、
（ｃ３）前記絶縁領域上に形成された導体膜よりなる複数の第２抵抗が形成されていることを特徴とする半導体装置。
【請求項５】
（ａ）半導体基板と、
（ｂ）前記半導体基板に形成された第１抵抗領域と、
（ｃ）前記半導体基板に形成された第２抵抗領域とを備え、
前記第１抵抗領域には、
（ｄ１）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、
（ｄ２）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ第１絶縁領域と、
（ｄ３）前記第１絶縁領域上に形成された導体膜よりなる複数の第２抵抗が形成され、
前記第２抵抗領域には、
（ｅ１）前記半導体基板の内部に形成された半導体領域よりなる第３抵抗と、
（ｅ２）前記第３抵抗上に形成された溝へ絶縁膜を埋め込んだ第２絶縁領域と、
（ｅ３）前記第２絶縁領域上に形成された導体膜よりなる１つの第４抵抗が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板に抵抗を形成する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平１１−３３０３８５号公報（特許文献１）には、複数の抵抗素子を高密度に形成することができる技術が開示されている。
【０００３】
具体的には、半導体基板の表面を覆う厚いフィールド酸化膜の下側にある半導体基板の内部に抵抗素子を形成する。さらに、フィールド酸化膜の上側に多結晶シリコン層からなる第２の抵抗素子を形成するとしている。
【特許文献１】特開平１１−３３０３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体チップには集積回路が形成されるが、この集積回路には、例えば、アナログ回路が含まれる。アナログ回路では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の他に抵抗素子や容量素子を使用して回路を構成している。したがって、アナログ回路を有する半導体チップには、ＭＩＳＦＥＴの他に抵抗素子や容量素子も形成されている。
【０００５】
例えば、アナログ回路に使用する抵抗素子には、半導体基板の内部に形成した半導体領域よりなるウェル抵抗や、半導体基板上に形成したポリシリコン膜よりなるポリシリコン抵抗が使用される。ウェル抵抗は、例えば、半導体基板に溝を形成し、この溝に絶縁膜を埋め込んだ絶縁領域の下層に形成される。一方、ポリシリコン抵抗は、絶縁領域の上層に形成される。これらウェル抵抗とポリシリコン抵抗は、半導体基板に形成される別々の抵抗領域に存在しているため、ウェル抵抗やポリシリコン抵抗よりなる抵抗素子の占有面積が増大し、結果的にアナログ回路全体の面積増加の一因となっていた。
【０００６】
ここで、特開平１１−３３０３８５号公報（特許文献１）には、半導体基板の表面を覆う厚いフィールド酸化膜の下層にウェル抵抗を形成し、このウェル抵抗を形成したフィールド酸化膜上にポリシリコン抵抗を形成する技術が開示されている。すなわち、半導体基板に形成された１つの抵抗領域の上下層にウェル抵抗とポリシリコン抵抗とを形成して抵抗素子の占有面積を低減している。
【０００７】
しかし、特許文献１では、ウェル抵抗上に１つのポリシリコン抵抗しか形成していないため、充分に抵抗素子の占有面積の低減を図ることができない問題点がある。また、ウェル抵抗上に形成されている１つのポリシリコン抵抗については、ポリシリコン抵抗を用いて抵抗値を調整することについての発想はなく、抵抗値を高精度化することができない問題点がある。
【０００８】
本発明の目的は、半導体チップに形成する抵抗素子の占有面積を充分に縮小できる技術を提供することにある。また、本発明の他の目的は、抵抗値の調整を容易に行なうことができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板の内部に形成された半導体領域よりなる第１抵抗と、（ｃ）前記第１抵抗上に形成された溝へ絶縁膜を埋め込んだ絶縁領域と、（ｄ）前記絶縁領域上に形成された導体膜よりなる複数の第２抵抗とを備える。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体チップに形成する抵抗素子の占有面積を充分に縮小できる。また、複数のポリシリコン抵抗を形成するので、抵抗値の調整を容易に行なうことができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、半導体チップの領域のうち抵抗が形成されている抵抗領域１Ａを示す平面図である。半導体チップには、ＭＩＳＦＥＴが形成されているトランジスタ領域や抵抗が形成されている抵抗領域１Ａなどが形成されており、これらの領域を電気的に接続することにより、集積回路が形成される。図１において、抵抗領域１Ａは、例えば、絶縁領域２で周囲を囲まれており、この絶縁領域２の内側の半導体基板内部にはｐ型半導体領域３が形成されている。さらに、ｐ型半導体領域３の内側の半導体基板表面には絶縁領域４が形成されており、絶縁領域４の下層にｎ型半導体領域よりなるウェル抵抗５が形成されている。つまり、絶縁領域４の下層の半導体基板内部には、ｎ型半導体領域よりなるウェル抵抗（第１抵抗）５が形成されている。絶縁領域４には、開口部６ａが設けられており、開口部６ａに設けられたプラグ７ａを介して配線８ａが形成されている。同様に、絶縁領域４には、開口部６ｂが設けられており、この開口部６ｂに設けられたプラグ７ｂを介して配線８ｂが形成されている。つまり、ウェル抵抗５は、開口部６ａに設けられたプラグ７ａを介して配線８ａと電気的に接続され、また、開口部６ｂに設けられたプラグ７ｂを介して配線８ｂと電気的に接続されている。このように、ウェル抵抗５は配線８ａ、８ｂにより外部との接続が可能なように構成されている。
【００２０】
絶縁領域４上には、例えば、ポリシリコン膜（導体膜）よりなる複数のポリシリコン抵抗（第２抵抗）９ａ〜９ｃが形成されている。複数のポリシリコン抵抗９ａ〜９ｃは、それぞれ独立して形成されており、それぞれ一方側ではプラグ１０ａを介して配線１１ａと電気的に接続されている。同様に、それぞれ他方側ではプラグ１０ｂを介して配線１１ｂと電気的に接続されている。したがって、複数のポリシリコン抵抗９ａ〜９ｃは、それぞれ配線１１ａ、１１ｂによって外部との接続が可能となっている。図１では、図を見やすくするため、ポリシリコン抵抗９ａについてだけ配線１１ａおよび配線１１ｂが外部へ延在するように形成されているが、ポリシリコン抵抗９ｂ、９ｃについても同様に配線１１ａ、１１ｂによって外部と接続可能なようになっている。ここで、図１では、ポリシリコン抵抗９ａ〜９ｃと接続する配線１１ａ、１１ｂを別の層に形成して同じ方向に引き出している例について図示しているが、配線１１ａ、１１ｂの引き出し方法はこれに限らず、例えば、同層の配線によって互いに接触しないように配置することも可能である。
【００２１】
このように絶縁領域４上には、別素子の抵抗として複数のポリシリコン抵抗９ａ〜９ｃが形成されている。なお、本実施の形態１では、絶縁領域４上に複数のポリシリコン抵抗９ａ〜９ｃを形成しているが、絶縁領域４上に形成されるのは、複数のポリシリコン抵抗９ａ〜９ｃに限らず、例えば、金属膜などの導体膜からなる複数の抵抗を形成するように構成してもよい。また、本実施の形態１では、複数のポリシリコン抵抗９ａ〜９ｃとして３つの抵抗を形成している例を示しているが、これに限らず、複数個であればよい。
【００２２】
以上のことから、本実施の形態１では、半導体基板の主面（素子形成面）に絶縁領域４が形成されている。そして、本発明の特徴の１つは、絶縁領域４の下層の半導体基板内部に半導体領域よりなるウェル抵抗５が形成されており、絶縁領域４の上層にポリシリコン膜よりなる複数のポリシリコン抵抗９ａ〜９ｃが形成されている点にある。すなわち、絶縁領域４を介してウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃが半導体基板の厚さ方向に積層して形成されている点に本発明の特徴の１つがある。
【００２３】
次に、図２は、図１のＡ−Ａ線で切断した断面を示す断面図である。図２を用いてさらに詳細な構成について説明する。図２に示すように、ｐ型不純物を導入した半導体基板１２の主面上に絶縁領域２が設けられており、絶縁領域２の内側に絶縁領域４が設けられている。絶縁領域２および絶縁領域４は、半導体基板１２に形成された溝に絶縁膜を埋め込むことにより形成されている。
【００２４】
絶縁領域２の下層にある半導体基板１２の内部には、ｐ型半導体領域３が形成されており、絶縁領域４の下層にある半導体基板１２の内部には、ｎ型半導体領域よりなるウェル抵抗５が形成されている。絶縁領域２と絶縁領域４の間の領域において、半導体基板１２の内部にはｐ型半導体領域３が形成され、このｐ型半導体領域３上にｐ型半導体領域３ａが形成されている。そして、ｐ型半導体領域３ａの表面にはコバルトシリサイド膜１３が形成されている。
【００２５】
絶縁領域４には開口部６ａ、６ｂが形成されており、開口部６ａ、６ｂの表面にはコバルトシリサイド膜１３が形成されている。そして、コバルトシリサイド膜１３の下層にはｎ型半導体領域５ａが形成され、このｎ型半導体領域５ａの下層にウェル抵抗５が形成されている。すなわち、絶縁領域４の下層にはウェル抵抗５が形成されているが、このウェル抵抗５は、開口部６ａ、６ｂの内部に形成されたｎ型半導体領域５ａを介して開口部６ａ、６ｂの表面に形成されたコバルトシリサイド膜１３と電気的に接続している。
【００２６】
開口部６ａにおいて、コバルトシリサイド膜１３上には絶縁膜１５に形成されたプラグ７ａが接続されており、このプラグ７ａは絶縁膜１５上に形成された配線８ａに接続されている。同様に、開口部６ｂにおいて、コバルトシリサイド膜１３上には絶縁膜１５に形成されたプラグ７ｂが接続されており、このプラグ７ｂは絶縁膜１５上に形成された配線８ｂに接続されている。したがって、ウェル抵抗５はｎ型半導体領域５ａおよびコバルトシリサイド膜１３を介してプラグ７ａ、７ｂと接続されており、さらに、プラグ７ａ、７ｂを介して配線８ａ、８ｂと接続されていることがわかる。すなわち、ウェル抵抗５は、配線８ａ、８ｂにより抵抗領域の外部と接続できるように構成されている。
【００２７】
一方、絶縁領域４上には、ポリシリコン膜よりなるポリシリコン抵抗９ｂが形成されている。このポリシリコン抵抗９ｂのプラグ１０ａ、１０ｂとの接続領域にはコバルトシリサイド膜１３が形成されており、また、ポリシリコン抵抗９ｂの両端にはサイドウォール１４が形成されている。なお、本実施の形態１では、ポリシリコン抵抗９ｂのプラグ１０ａ、１０ｂとの接続領域にだけコバルトシリサイド膜１３を形成しているが、ポリシリコン抵抗９ｂの抵抗値を低減する場合には、ポリシリコン抵抗９ｂの表面全体にコバルトシリサイド膜１３を形成してもよい。
【００２８】
ポリシリコン抵抗９ｂの一端側には絶縁膜１５に形成されたプラグ１０ａが接続され、このプラグ１０ａは絶縁膜１５上に形成された配線１１ａに接続されている。同様に、ポリシリコン抵抗９ｂの他端側には絶縁膜１５に形成されたプラグ１０ｂが接続され、このプラグ１０ｂは絶縁膜１５上に形成された配線１１ｂに接続されている。したがって、ポリシリコン抵抗９ｂは配線１１ａ、１１ｂと電気的に接続されており、この配線１１ａ、１１ｂにより抵抗領域の外部と接続できるように構成されている。
【００２９】
次に、図３は、図１のＢ−Ｂ線で切断した断面を示す断面図である。図３に示すように、ｐ型不純物を導入した半導体基板１２の内部にはｎ型半導体領域よりなるウェル抵抗５が形成され、このウェル抵抗５上に絶縁領域４が形成されている。そして、絶縁領域４上には、複数のポリシリコン抵抗９ａ〜９ｃが形成されている。すなわち、半導体基板１２の主面に形成された溝に絶縁膜を埋め込んだ絶縁領域４の下層にウェル抵抗５が形成され、絶縁領域４の上部に複数のポリシリコン抵抗９ａ〜９ｃが形成されている。
【００３０】
本実施の形態１における抵抗領域は上記のように構成されており、その特徴の１つは、図３に示すように、絶縁領域４の上下層にそれぞれウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを形成した点にある、すなわち、絶縁領域４が形成された平面領域に積層するようにウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃが形成されている点に本発明の特徴の１つがある。
【００３１】
このように抵抗素子を構成することにより、半導体チップに形成された抵抗素子の占有面積を充分に低減できる。
【００３２】
半導体チップには集積回路が形成されるが、この集積回路には、例えば、アナログ回路が含まれる。アナログ回路では、ＭＩＳＦＥＴの他に抵抗素子や容量素子を使用して回路を構成している。したがって、アナログ回路を有する半導体チップには、ＭＩＳＦＥＴの他に抵抗素子や容量素子も形成されている。
【００３３】
例えば、アナログ回路に使用する抵抗素子には、半導体基板の内部に形成した半導体領域よりなるウェル抵抗や、半導体基板上に形成したポリシリコン膜よりなるポリシリコン抵抗が使用される。ウェル抵抗は、例えば、半導体基板に溝を形成し、この溝に絶縁膜を埋め込んだ絶縁領域の下層に形成される。一方、ポリシリコン抵抗は、絶縁領域の上層に形成される。これらウェル抵抗とポリシリコン抵抗は、通常、半導体基板に形成される別々の抵抗領域に存在しているため、ウェル抵抗やポリシリコン抵抗よりなる抵抗素子の占有面積が増大し、結果的にアナログ回路全体の面積増加の一因となっている。
【００３４】
ここで、特開平１１−３３０３８５号公報（特許文献１）には、半導体基板の表面を覆う厚いフィールド酸化膜の下層にウェル抵抗を形成し、このウェル抵抗を形成したフィールド酸化膜上にポリシリコン抵抗を形成する技術が開示されている。すなわち、半導体基板に形成された１つの抵抗領域の上下層にウェル抵抗とポリシリコン抵抗とを形成して抵抗素子の占有面積を低減している。
【００３５】
しかし、特許文献１では、ウェル抵抗上に１つのポリシリコン抵抗しか形成していないため、充分に抵抗素子の占有面積の低減を図ることができない。半導体チップには複数のポリシリコン抵抗が数多く存在するが、１つのウェル抵抗上に１つのポリシリコン抵抗しか形成しない場合、ウェル抵抗上に形成されない複数のポリシリコン抵抗が存在するため、効果的に抵抗素子の占有面積を低減することができない。つまり、ウェル抵抗上に形成されないポリシリコン抵抗は、ウェル抵抗とは平面的に異なる別領域に形成する必要があり、このため、総合的な抵抗素子の占有面積を充分に低減することができない。
【００３６】
これに対し、本実施の形態１では、ウェル抵抗上に絶縁領域を介して複数のポリシリコン抵抗を形成している。すなわち、１つのウェル抵抗上に複数のポリシリコン抵抗を集積化している。このため、ウェル抵抗上に形成されるポリシリコン抵抗の数を増やすことができるので、ウェル抵抗と平面的に異なる独立した領域に形成されるポリシリコン抵抗の数を激減することができる。したがって、抵抗素子の占有面積を充分に低減することができるのである。つまり、本実施の形態１では、ウェル抵抗上に絶縁領域を介して複数のポリシリコン抵抗を形成するように構成することで、特許文献１とは比較にならないほど、抵抗素子の面積低減を実現することができる。
【００３７】
本実施の形態１の効果は、図４に示すように、ウェル抵抗５が形成される複数の抵抗領域１Ａ、１Ｂで、ウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃを形成することにより顕著になる。すなわち、半導体チップには、複数のウェル抵抗５が形成されるが、ウェル抵抗５が形成されるそれぞれの抵抗領域で、ウェル抵抗５上に複数のポリシリコン抵抗９ａ〜９ｃを積層することで、半導体チップに形成されている複数のポリシリコン抵抗の大部分をウェル抵抗５上に配置することが可能となる。これにより、抵抗素子の占有面積を充分に低減することができる。
【００３８】
次に、本実施の形態１における抵抗素子の製造方法について図面を参照しながら説明する。本実施の形態１における抵抗素子は、半導体チップの別領域に形成されるＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）の製造工程において同時に形成される。
【００３９】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板２０を用意する。このとき、半導体基板２０は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板２０のＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域２１を形成する。素子分離領域２１は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２１は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。図５では、ＳＴＩ法によって形成された素子分離領域２１を示している。ＳＴＩ法では、以下のようにして素子分離領域２１を形成している。すなわち、半導体基板２０にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板２０上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板２０上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２１を形成することができる。このとき、抵抗素子形成領域においても、素子分離領域２１と同様の工程で形成された絶縁領域２２、２３が形成される。
【００４０】
次に、図６に示すように、素子分離領域２１で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル２４を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル２６を形成する。ｐ型ウェル２４は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板２０に導入することで形成される。同様に、ｎ型ウェル２６は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板２０に導入することで形成される。ここで、ｐ型ウェル２４を形成する工程で、抵抗素子形成領域にｐ型半導体領域２５を形成し、ｎ型ウェル２６を形成する工程で、抵抗素子形成領域にｎ型半導体領域よりなるウェル抵抗２７を形成する。
【００４１】
続いて、ｐ型ウェル２４の表面領域およびｎ型ウェル２６の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００４２】
次に、図７に示すように、半導体基板２０上にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜２８は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜２８を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜２８と半導体基板２０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜２８のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜２８に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板２０側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板２０をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板２０の表面に酸化シリコン膜からなるゲート絶縁膜２８を形成した後、窒素を含む雰囲気中で半導体基板２０を熱処理し、ゲート絶縁膜２８と半導体基板２０との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００４３】
また、ゲート絶縁膜２８は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜２８として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜２８の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜２８として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００４４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００４５】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００４６】
続いて、ゲート絶縁膜２８上にポリシリコン膜２９を形成する。ポリシリコン膜２９は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜２９中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜２９中にホウ素などのｐ型不純物を導入する。
【００４７】
次に、図８に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜２９を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極３０ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極３０ｂを形成する。このとき、抵抗素子形成領域でもポリシリコン膜２９のパターニングが行われ、絶縁領域２３上に複数のポリシリコン抵抗３１が形成される。これにより、絶縁領域２３を介した上下層にウェル抵抗２７と複数のポリシリコン抵抗３１を形成することができる。
【００４８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極３０ａには、ポリシリコン膜２９中にｎ型不純物が導入されている。このため、ゲート電極３０ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極３０ｂには、ポリシリコン膜２９中にｐ型不純物が導入されている。このため、ゲート電極３０ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００４９】
続いて、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極３０ａに整合した浅いｎ型不純物拡散領域３２を形成する。浅いｎ型不純物拡散領域３２は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域３３を形成する。浅いｐ型不純物拡散領域３３は、ゲート電極３０ｂに整合して形成される。この浅いｐ型不純物拡散領域３３は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００５０】
次に、図１０に示すように、半導体基板２０上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、図１０に示すようなサイドウォール３４をゲート電極３０ａ、３０ｂの側壁に形成する。このとき、抵抗素子形成領域においても複数のポリシリコン抵抗３１の側壁にサイドウォール３４が形成される。ここで、サイドウォール３４は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール３４を形成してもよい。
【００５１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール３４に整合した深いｎ型不純物拡散領域３５を形成する。深いｎ型不純物拡散領域３５は、半導体領域である。この深いｎ型不純物拡散領域３５と浅いｎ型不純物拡散領域３２によってソース領域が形成される。同様に、深いｎ型不純物拡散領域３５と浅いｎ型不純物拡散領域３２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域３２と深いｎ型不純物拡散領域３５で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。この工程で、抵抗素子形成領域にもｎ型半導体領域３６が形成される。
【００５２】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール３４に整合した深いｐ型不純物拡散領域３７を形成する。この深いｐ型不純物拡散領域３７と浅いｐ型不純物拡散領域３３によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。この工程で、抵抗素子形成領域にもｐ型半導体領域３８が形成される。
【００５３】
このようにして、深いｎ型不純物拡散領域３５および深いｐ型不純物拡散領域３７を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００５４】
その後、図１１に示すように、半導体基板２０上にコバルト膜を形成する。このとき、ゲート電極３０ａ、３０ｂに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域３５および深いｐ型不純物拡散領域３７にもコバルト膜が直接接する。また、抵抗素子形成領域においても、ｐ型半導体領域３８上、ｎ型半導体領域３６上およびポリシリコン抵抗３１の一部領域上にコバルト膜が直接接触する。なお、ポリシリコン抵抗３１の一部領域上にだけコバルト膜を直接接触させるには、絶縁膜などのマスク膜を用いてポリシリコン抵抗３１の表面の一部を覆うようにすることで実現することができる。なお、ポリシリコン抵抗３１の低抵抗化を図るためにポリシリコン抵抗３１の表面全体にコバルトシリサイド膜を形成するには、マスク膜を用いずにポリシリコン抵抗３１の表面全体にコバルト膜が直接接するようにすればよい。
【００５５】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極３０ａ、３０ｂを構成するポリシリコン膜とコバルト膜を反応させて、図１１に示すようなコバルトシリサイド膜３９を形成する。これにより、ゲート電極３０ａ、３０ｂはポリシリコン膜２９とコバルトシリサイド膜３９の積層構造となる。コバルトシリサイド膜３９は、ゲート電極３０ａ、３０ｂの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域３５および深いｐ型不純物拡散領域３７の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜３９が形成される。このため、深いｎ型不純物拡散領域３５および深いｐ型不純物拡散領域３７においても低抵抗化を図ることができる。また、抵抗素子領域においても、ｐ型半導体領域３８上、ｎ型半導体領域３６上およびポリシリコン抵抗３１の一部領域上にコバルトシリサイド膜３９が形成される。
【００５６】
そして、未反応のコバルト膜は、半導体基板２０上から除去される。なお、本実施の形態１では、コバルトシリサイド膜３９を形成するように構成しているが、例えば、コバルトシリサイド膜３９に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００５７】
次に、図１２に示すように、半導体基板２０の主面上に酸化シリコン膜４０を形成する。この酸化シリコン膜４０は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜４０の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００５８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜４０にコンタクトホール４１を形成する。そして、コンタクトホール４１の底面および内壁を含む酸化シリコン膜４０上にチタン／窒化チタン膜４２ａを形成する。チタン／窒化チタン膜４２ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜４２ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００５９】
続いて、コンタクトホール４１を埋め込むように、半導体基板２０の主面の全面にタングステン膜４２ｂを形成する。このタングステン膜４２ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜４０上に形成された不要なチタン／窒化チタン膜４２ａおよびタングステン膜４２ｂを例えばＣＭＰ法を除去することにより、プラグ４３を形成することができる。
【００６０】
次に、酸化シリコン膜４０およびプラグ４３上にチタン／窒化チタン膜４４ａ、アルミニウム膜４４ｂ、チタン／窒化チタン膜４４ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線４５を形成する。さらに、配線４５の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１における半導体装置を形成することができる。
【００６１】
本実施の形態１における半導体装置の製造方法によれば、ＣＭＩＳＦＥＴを形成する工程で、ウェル抵抗２７上に絶縁領域を介して複数のポリシリコン抵抗３１を形成した抵抗素子を形成することができる。
【００６２】
（実施の形態２）
前記実施の形態１では、図４に示すように、同じ形状のウェル抵抗５が形成される複数の抵抗領域１Ａ、１Ｂで、ウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃを形成する例について説明した。本実施の形態２では、異なる形状のウェル抵抗を有する抵抗領域を半導体チップに形成し、それぞれのウェル抵抗上にポリシリコン抵抗を形成する例について説明する。
【００６３】
半導体チップ上には、複数のウェル抵抗が形成されるが、これらのウェル抵抗はすべて同じ抵抗値を有しているわけでなく、異なる抵抗値を持つように形成する場合がある。すなわち、半導体チップには集積回路が形成されるが、この集積回路には抵抗素子も用いられる。集積回路においては、回路によって抵抗値の異なる抵抗素子を必要とするため、ウェル抵抗においても異なる抵抗値を持つものを製造することがある。異なる抵抗値を持つウェル抵抗を形成するためには、例えば、形状を変えることによりウェル抵抗の抵抗値を変える場合がある。
【００６４】
この場合の一例を図１３に示す。図１３では、比較的大きな矩形形状を有する抵抗領域１Ａと比較的小さな矩形形状を有する抵抗領域１Ｃが半導体チップに混在している。抵抗領域１Ａでは、比較的大きな面積のウェル抵抗５が形成され、このウェル抵抗５上に絶縁領域４を介して複数のポリシリコン抵抗９ａ〜９ｃが形成されている。つまり、抵抗領域１Ａでは、ウェル抵抗５の面積が大きいため、複数のポリシリコン抵抗９ａ〜９ｃを配置することが可能となっている。
【００６５】
これに対し、抵抗領域１Ｃでは比較的小さな面積のウェル抵抗５３が形成されている。このウェル抵抗５３は面積が小さいので、ウェル抵抗５３上に絶縁領域５２を介して１つのポリシリコン抵抗５７しか形成されていない。
【００６６】
このように本実施の形態２では、ウェル抵抗の面積の大きさによって、ウェル抵抗上に複数のポリシリコン抵抗が形成される抵抗領域とウェル抵抗上に１つのポリシリコン抵抗が形成される抵抗領域が半導体チップに混在することになる。この場合も面積の大きなウェル抵抗上には、絶縁領域を介して複数のポリシリコン抵抗を配置することができるので、抵抗素子の占有面積の低減を図ることができる。さらに、形状の異なるウェル抵抗を半導体チップ上に形成することができるので、抵抗値の異なるウェル抵抗を形成できる。
【００６７】
なお、抵抗領域１Ｃの構成もサイズが異なる以外は抵抗領域１Ａの構成と同様である。例えば、抵抗領域１Ｃでも絶縁領域５０で周囲を囲まれており、この絶縁領域５０の内側の半導体基板内部にはｐ型半導体領域５１が形成されている。さらに、ｐ型半導体領域５１の内側の半導体基板表面には絶縁領域５２が形成されており、絶縁領域５２の下層にｎ型半導体領域よりなるウェル抵抗５３が形成されている。つまり、絶縁領域５２の下層の半導体基板内部には、ｎ型半導体領域よりなるウェル抵抗５３が形成されている。このウェル抵抗５３の形状は、抵抗領域１Ａのウェル抵抗５より小さな形状をしている。
【００６８】
絶縁領域５２には、開口部５４ａが設けられており、開口部５４ａに設けられたプラグ５５ａを介して配線５６ａが形成されている。同様に、絶縁領域５２には、開口部５４ｂが設けられており、この開口部５４ｂに設けられたプラグ５５ｂを介して配線５６ｂが形成されている。つまり、ウェル抵抗５３は、開口部５４ａに設けられたプラグ５５ａを介して配線５６ａと電気的に接続され、また、開口部５４ｂに設けられたプラグ５５ｂを介して配線５６ｂと電気的に接続されている。このように、ウェル抵抗５３は配線５６ａ、５６ｂにより外部との接続が可能なように構成されている。
【００６９】
絶縁領域５２上には、例えば、ポリシリコン膜よりなる１つのポリシリコン抵抗５７が形成されている。１つのポリシリコン抵抗５７は、一方側ではプラグ５８ａを介して配線５９ａと電気的に接続されている。同様に、他方側ではプラグ５８ｂを介して配線５９ｂと電気的に接続されている。したがって、１つのポリシリコン抵抗５７は、配線５９ａ、５９ｂによって外部との接続が可能となっている。
【００７０】
本実施の形態２のように、ウェル抵抗の面積の大きさによっては、ウェル抵抗上に複数のポリシリコン抵抗を設けるものや、ウェル抵抗上に１つのポリシリコン抵抗を設けるものが混在していてもよい。つまり、すべてのウェル抵抗上に複数のポリシリコン抵抗を形成する必要はなく、ウェル抵抗の形状に応じて、ウェル抵抗上に形成するポリシリコン抵抗の量を調整すればよい。
【００７１】
（実施の形態３）
前記実施の形態１では、ウェル抵抗上に形成する複数のポリシリコン抵抗はそれぞれ独立した別素子として使用する例について説明した。本実施の形態３では、ウェル抵抗上に形成する複数のポリシリコン抵抗を電気的に接続して使用する例について説明する。
【００７２】
図１４は、本実施の形態３における抵抗素子の構成を示す平面図である。図１４は前記実施の形態１における抵抗素子の構成とほぼ同様の構成をしているため、異なる構成点について説明する。
【００７３】
図１４において、本実施の形態３では、ウェル抵抗５上に絶縁領域４を介して形成されている複数のポリシリコン抵抗９ａ〜９ｃが並列に接続されている。すなわち、複数のポリシリコン抵抗９ａ〜９ｃは、プラグ１０ａ、１０ｂを介して配線６０ａ、６０ｂと電気的に接続されている。このように複数のポリシリコン抵抗９ａ〜９ｃを並列に接続することにより、複数のポリシリコン抵抗９ａ〜９ｃを独立に使用する場合と異なる抵抗値の抵抗素子を容易に形成できる。つまり、ウェル抵抗５上に複数のポリシリコン抵抗９ａ〜９ｃを形成するが、抵抗領域によっては複数のポリシリコン抵抗９ａ〜９ｃを並列に接続することにより、半導体チップ上に抵抗値の異なるポリシリコン抵抗を複数形成できる。
【００７４】
通常、ポリシリコン抵抗の抵抗値を変えるには、ポリシリコン抵抗の形状を変えることが考えられる。しかし、本実施の形態３によれば、同じ形状のポリシリコン抵抗を複数形成し、その接続配線を変えるだけで抵抗値の異なるポリシリコン抵抗を形成することができる。したがって、容易に抵抗値の異なるポリシリコン抵抗を形成することができる。これは、ウェル抵抗上に複数のポリシリコン抵抗を形成するという構成で始めて容易に実現することができるものであって、ウェル抵抗上に１つのポリシリコン抵抗を形成する構成からは容易に想到することができないものである。
【００７５】
さらに、図１５に示すように、互いに並列接続した複数のポリシリコン抵抗９ａ〜９ｃのうち、例えば、ポリシリコン抵抗９ｃはポリシリコン抵抗９ａ、９ｂと接続されないように、配線６０ａ、６０ｂをレーザトリミングによって切断することにより、ポリシリコン抵抗９ａとポリシリコン抵抗９ｂとを並列に接続した抵抗値を実現することもできる。例えば、ある抵抗領域では、ポリシリコン抵抗９ａ〜９ｃを並列接続するように構成し、別の抵抗領域では、ポリシリコン抵抗９ａとポリシリコン抵抗９ｂだけ並列接続するように構成する場合があるとする。そこで、例えば、複数の抵抗領域で予めポリシリコン抵抗９ａ〜９ｃを並列接続する配線パターンを形成する。そして、ポリシリコン抵抗９ａとポリシリコン抵抗９ｂだけ並列接続したい抵抗領域では、配線６０ａ、６０ｂのうち、ポリシリコン抵抗９ｃが接続される箇所のみをレーザトリミングで切断すればよい。このように構成することにより、所望の抵抗値を有する抵抗素子を容易に形成することができる。
【００７６】
また、複数のポリシリコン抵抗９ａ〜９ｃは並列接続するだけでなく、図１６に示すように、直列接続することも可能である。図１６では、ポリシリコン抵抗９ａは、プラグ１０ａを介して引き出し配線となる配線６１と接続されているとともに、配線６２によりポリシリコン抵抗９ｂと直列に接続されている。そして、ポリシリコン抵抗９ｂは配線６３によりポリシリコン抵抗９ｃと直列接続されている。さらに、ポリシリコン抵抗９ｃは、引き出し配線となる配線６４に接続されている。
【００７７】
このようにポリシリコン抵抗９ａ〜９ｃを並列接続でなく直列接続することにより、抵抗値の異なる抵抗素子を形成することができる。ポリシリコン抵抗９ａ〜９ｃを直列接続するには、図１６に示すような配線パターンに変更することによってポリシリコン抵抗９ａ〜９ｃを電気的に接続すればよい。
【００７８】
また、図１５のポリシリコン抵抗９ａ、９ｂだけを並列接続させる場合も、図１６の場合と同様に、配線パターンを変更することで接続させることも可能である。すなわち、図１５において、配線６０ａおよび配線６０ｂをポリシリコン抵抗９ｃの手前まで延長させ、ポリシリコン抵抗９ｃには接続しないような配線パターンとすることもできる。
【００７９】
以上のように本実施の形態３によれば、複数のポリシリコン抵抗の接続関係を変更する方法やレーザトリミングを用いることによって様々な抵抗値の抵抗素子を容易に形成することができる。さらに、前記実施の形態１と同様に、ウェル抵抗上に絶縁領域を介して複数のポリシリコン抵抗を形成するように構成することで、抵抗素子の面積低減を実現することができる。
【００８０】
（実施の形態４）
本実施の形態４では、ウェル抵抗と、ウェル抵抗上に形成されている複数のポリシリコン抵抗とを電気的に接続して合成抵抗を形成する例について説明する。
【００８１】
図１７は、本実施の形態４における抵抗素子を示す平面図である。本実施の形態４における抵抗素子の構成は、前記実施の形態１における抵抗素子とほぼ同様の構成をしているため、異なる構成について説明する。
【００８２】
図１７において、本実施の形態４における抵抗素子の特徴の１つは、ウェル抵抗５と、ウェル抵抗５上に形成されている複数のポリシリコン抵抗９ａ〜９ｃとを配線６５で直列に接続していることにある。図１８に図１７のＡ−Ａ線で切断した断面図を示す。図１８を見てわかるように、ウェル抵抗５は、プラグ７ａを介して配線６５に接続されており、配線６５はプラグ１０ａを介してポリシリコン抵抗９ｂに接続されている。したがって、図１７および図１８から、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃは、配線６５により直列接続されていることがわかる。このようにウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを直列接続することにより、抵抗値の異なる合成抵抗を形成することができる。
【００８３】
また、ウェル抵抗５は複数のポリシリコン抵抗９ａ〜９ｃに比べてばらつきが多い傾向がある。このような場合でも、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを電気的に接続することにより、複数のポリシリコン抵抗９ａ〜９ｃをウェル抵抗５の抵抗値調整用の抵抗素子として利用することもできる。特に、本実施の形態４のように、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを直列に接続することで、ウェル抵抗５の抵抗値を増加する方向に調整することができる。
【００８４】
また、図１９に示すように、ポリシリコン抵抗９ｃに接続されている配線６５、配線１１ｂをレーザトリミングによって切断することにより、さらにウェル抵抗５の抵抗値を微調整することもできる。なお、前述の実施の形態３の図１５および図１６と同様に、レーザトリミングに代えて、配線６５および配線１１ｂの配線パターンを変更することで、ウェル抵抗５にポリシリコン抵抗９ａ、９ｂのみを接続させることも可能である。すなわち、図１９において、配線６５および配線１１ｂをポリシリコン抵抗９ｃ上には配置せず、ポリシリコン抵抗９ｃとウェル抵抗５が接続しないような配線パターンとすることもできる。
【００８５】
以上のように本実施の形態４によれば、ウェル抵抗と複数のポリシリコン抵抗とを直列に接続することにより、容易に合成抵抗を形成することができる。言い換えれば、ウェル抵抗と複数のポリシリコン抵抗とを直列に接続することにより、ウェル抵抗の抵抗値を増加する方向に調整することができるともいえる。さらに、前記実施の形態１と同様に、ウェル抵抗上に絶縁領域を介して複数のポリシリコン抵抗を形成するように構成することで、抵抗素子の面積低減を実現することができる。
【００８６】
（実施の形態５）
本実施の形態５では、ウェル抵抗と、ウェル抵抗上に形成されている複数のポリシリコン抵抗とを電気的に接続して合成抵抗を形成する例について説明する。
【００８７】
図２０は、本実施の形態５における抵抗素子を示す平面図である。本実施の形態５における抵抗素子の構成は、前記実施の形態１における抵抗素子とほぼ同様の構成をしているため、異なる構成について説明する。
【００８８】
図２０において、本実施の形態５における抵抗素子の特徴の１つは、ウェル抵抗５と、ウェル抵抗５上に形成されている複数のポリシリコン抵抗９ａ〜９ｃとを配線６６および配線６７で並列に接続していることにある。図２１に図２０のＡ−Ａ線で切断した断面図を示す。図２１を見てわかるように、ウェル抵抗５は、プラグ７ａを介して配線６６に接続されており、配線６６はプラグ１０ａを介してポリシリコン抵抗９ｂに接続されている。同様に、ウェル抵抗５は、プラグ７ｂを介して配線６７に接続されており、配線６７はプラグ１０ｂを介してポリシリコン抵抗９ｂに接続されている。したがって、図２０および図２１から、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃは、配線６６および配線６７により並列接続されていることがわかる。このようにウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを並列接続することにより、抵抗値の異なる合成抵抗を形成することができる。
【００８９】
また、ポリシリコン抵抗の抵抗値はウェル抵抗の抵抗値に比べて通常、１／１０程度と小さい傾向がある。このような場合でも、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを電気的に接続することにより、ウェル抵抗５を複数のポリシリコン抵抗９ａ〜９ｃの抵抗値調整用の抵抗素子として利用することもできる。特に、本実施の形態５のように、ウェル抵抗５と複数のポリシリコン抵抗９ａ〜９ｃを並列に接続することで、ポリシリコン抵抗９ａ〜９ｃの抵抗値を減少する方向に調整することができる。
【００９０】
また、図２２に示すように、ポリシリコン抵抗９ｃに接続されている配線６６、６７をレーザトリミングによって切断することにより、さらにポリシリコン抵抗の抵抗値を微調整することもできる。なお、前述の実施の形態３の図１５、図１６および実施の形態４の図１９と同様に、レーザトリミングに代えて、配線６６および配線６７の配線パターンを変更することで、ウェル抵抗５にポリシリコン抵抗９ａ、９ｂのみを接続させることも可能である。すなわち、図２２において、配線６６および配線６７をポリシリコン抵抗９ｃ上には配置せず、ポリシリコン抵抗９ｃとウェル抵抗５が接続しないような配線パターンとすることもできる。
【００９１】
以上のように本実施の形態５によれば、ウェル抵抗と複数のポリシリコン抵抗とを並列に接続することにより、容易に合成抵抗を形成することができる。言い換えれば、ウェル抵抗と複数のポリシリコン抵抗とを並列に接続することにより、ポリシリコン抵抗の抵抗値を減少する方向に調整することができるともいえる。さらに、前記実施の形態１と同様に、ウェル抵抗上に絶縁領域を介して複数のポリシリコン抵抗を形成するように構成することで、抵抗素子の面積低減を実現することができる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
前記実施の形態では、ｐ型不純物を導入した半導体基板の内部にｎ型半導体領域よりなるウェル抵抗を形成する例について説明したが、ｎ型不純物を導入した半導体基板の内部にｐ型半導体領域よりなるウェル抵抗する場合にも本発明を適用することができる。
【産業上の利用可能性】
【００９４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１における半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ線で切断した断面を示す断面図である。
【図３】図１のＢ−Ｂ線で切断した断面を示す断面図である。
【図４】実施の形態１における半導体装置の構成を示す平面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】実施の形態２における半導体装置の構成を示す平面図である。
【図１４】実施の形態３における半導体装置の構成を示す平面図であって、複数のポリシリコン抵抗を並列接続した例を示す図である。
【図１５】実施の形態３における半導体装置の構成を示す平面図であって、レーザトリミングを用いてポリシリコン抵抗に接続する配線の一部を切断した例を示す図である。
【図１６】実施の形態３における半導体装置の構成を示す平面図であって、複数のポリシリコン抵抗を直列接続した例を示す図である。
【図１７】実施の形態４における半導体装置の構成を示す平面図であって、ウェル抵抗と複数のポリシリコン抵抗とを直列接続した例を示す図である。
【図１８】図１７のＡ−Ａ線で切断した断面を示す断面図である。
【図１９】実施の形態４における半導体装置の構成を示す平面図であって、レーザトリミングを用いてポリシリコン抵抗に接続する配線の一部を切断した例を示す図である。
【図２０】実施の形態５における半導体装置の構成を示す平面図であって、ウェル抵抗と複数のポリシリコン抵抗とを並列接続した例を示す図である。
【図２１】図２０のＡ−Ａ線で切断した断面を示す断面図である。
【図２２】実施の形態５における半導体装置の構成を示す平面図であって、レーザトリミングを用いてポリシリコン抵抗に接続する配線の一部を切断した例を示す図である。
【符号の説明】
【００９６】
１Ａ  抵抗領域
１Ｂ  抵抗領域
１Ｃ  抵抗領域
２  絶縁領域
３  ｐ型半導体領域
４  絶縁領域
５  ウェル抵抗
６ａ  開口部
６ｂ  開口部
７ａ  プラグ
７ｂ  プラグ
８ａ  配線
８ｂ  配線
９ａ  ポリシリコン抵抗
９ｂ  ポリシリコン抵抗
９ｃ  ポリシリコン抵抗
１０ａ  プラグ
１０ｂ  プラグ
１１ａ  配線
１１ｂ  配線
１２  半導体基板
１３  コバルトシリサイド膜
１４  サイドウォール
１５  絶縁膜
２０  半導体基板
２１  素子分離領域
２２  絶縁領域
２３  絶縁領域
２４  ｐ型ウェル
２５  ｐ型半導体領域
２６  ｎ型ウェル
２７  ウェル抵抗
２８  ゲート絶縁膜
２９  ポリシリコン膜
３０ａ  ゲート電極
３０ｂ  ゲート電極
３１  ポリシリコン抵抗
３２  浅いｎ型不純物拡散領域
３３  浅いｐ型不純物拡散領域
３４  サイドウォール
３５  深いｎ型不純物拡散領域
３６  ｎ型半導体領域
３７  深いｐ型不純物拡散領域
３８  ｐ型半導体領域
３９  コバルトシリサイド膜
４０  酸化シリコン膜
４１  コンタクトホール
４２ａ  チタン／窒化チタン膜
４２ｂ  タングステン膜
４３  プラグ
４４ａ  チタン／窒化チタン膜
４４ｂ  アルミニウム膜
４４ｃ  チタン／窒化チタン膜
４５  配線
５０  絶縁領域
５１  ｐ型半導体領域
５２  絶縁領域
５３  ウェル抵抗
５４ａ  開口部
５４ｂ  開口部
５５ａ  プラグ
５５ｂ  プラグ
５６ａ  配線
５６ｂ  配線
５７  ポリシリコン抵抗
５８ａ  プラグ
５８ｂ  プラグ
５９ａ  配線
５９ｂ  配線
６０ａ  配線
６０ｂ  配線
６１  配線
６２  配線
６３  配線
６４  配線
６５  配線
６６  配線
６７  配線
【図１】
2008071925.tif 000003
【図２】
2008071925.tif 000004
【図３】
2008071925.tif 000005
【図４】
2008071925.tif 000006
【図５】
2008071925.tif 000007
【図６】
2008071925.tif 000008
【図７】
2008071925.tif 000009
【図８】
2008071925.tif 000010
【図９】
2008071925.tif 000011
【図１０】
2008071925.tif 000012
【図１１】
2008071925.tif 000013
【図１２】
2008071925.tif 000014
【図１３】
2008071925.tif 000015
【図１４】
2008071925.tif 000016
【図１５】
2008071925.tif 000017
【図１６】
2008071925.tif 000018
【図１７】
2008071925.tif 000019
【図１８】
2008071925.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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