(57)【要約】【課題】基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造する。【解決手段】基板に形成された複数の貫通穴を塞ぐように設置される導電層を複数の領域に分割し、当該複数の領域の導電層に流れる電流を個別に制御して前記貫通穴に電解メッキ法により導電材料を埋設するメッキ工程と、前記導電材料に接続される導電パターンを形成する導電パターン形成工程と、を有することを特徴とする電子部品の製造方法。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板に形成された複数の貫通穴を塞ぐように設置される導電層を複数の領域に分割し、当該複数の領域の導電層に流れる電流を個別に制御して前記貫通穴に電解メッキ法により導電材料を埋設するメッキ工程と、
前記導電材料に接続される導電パターンを形成する導電パターン形成工程と、を有することを特徴とする電子部品の製造方法。
【請求項２】
前記導電層は、少なくとも、前記基板の中心部に対応する第１の領域と、前記基板の周縁部に対応する第２の領域とに分割されることを特徴とする請求項１記載の電子部品の製造方法。
【請求項３】
前記メッキ工程では、前記第１の領域に流れる電流が前記第２の領域に流れる電流より大きいことを特徴とする請求項２記載の電子部品の製造方法。
【請求項４】
前記基板には径が異なる前記貫通穴が複数形成され、前記導電層は前記貫通穴の径の大きさに対応して分割されることを特徴とする請求項１記載の電子部品の製造方法。
【請求項５】
前記メッキ工程では、分割された前記導電層に対応するそれぞれの前記貫通穴の径を比較した場合に、径が小さい前記貫通穴に対応する前記導電層に流れる電流が、径が大きい前記貫通穴に対応する前記導電層に流れる電流よりも大きいことを特徴とする請求項４記載の電子部品の製造方法。
【請求項６】
前記導電層は接着層により前記基板に接着されることを特徴とする請求項１乃至５のいずれか１項記載の電子部品の製造方法。
【請求項７】
前記導電パターンに半導体チップを実装する工程をさらに有することを特徴とする請求項１乃至６のいずれか１項記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電解メッキ法により導電材料を埋設する工程を含む電子部品の製造方法に関する。
【背景技術】
【０００２】
配線基板や半導体装置などの様々な電子部品を製造する場合に、基板を貫通するビアホールをメッキ法により導電材料で埋設するメッキ工程が用いられる場合がある。メッキ法は、早い成膜速度で容易に導電材料をビアホールに埋設することが可能である特徴を有している。
【０００３】
図１Ａ〜図１Ｂは、メッキ法を用いて電子部品を製造する方法を模式的に示した図である。まず、図１Ａに示す工程では、コア基板１上に形成された絶縁層２に、ビアホール２Ａを形成し、さらに無電解メッキにより、電解メッキの給電層となる導電層２Ｂを形成する。この場合、導電層２Ｂは、ビアホール２Ａの底面（露出した絶縁層２）と、ビアホール２Ａの側壁面、さらには絶縁層２上に形成される。
【０００４】
次に、図１Ｂに示す工程において、図１Ａの工程で形成した導電層２Ｂを給電層として、電解メッキ法により、導電材料３でビアホール２Ａを埋設する。
【特許文献１】特開２００５−３９１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記の方法によれば、導電材料の埋設時にボイド３Ａが発生しやすくなってしまう問題があった。例えば、電解メッキのための給電層（導電層２Ｂ）を無電解メッキで形成した場合には、給電層はビアホール２Ａの底面のみならず、ビアホールの側壁面や、さらにはビアホールの外側にも形成されてしまう。このため、電解メッキの成長はビアホールの底面のみならずビアホールの側壁面やビアホールの外側（開口部付近）からも生じるため、ビアホールの開口がふさがってメッキのカバレッジが低下し、ボイドが発生してしまう場合があった。
【０００６】
上記の方法では、特にビアホールのアスペクト比が大きくなるとボイドが発生しやすくなる傾向にある。例えば、上記の方法では、アスペクト比が１以上のビアホールに対して、ボイドフリーで導電材料を埋設することは困難となっていた。また、径が異なる（アスペクト比が異なる）ビアホールに対して、導電材料を均一に埋設することは困難であり、基板の面内で埋設の状態がばらついてしまう場合があった。
【０００７】
そこで、本発明では上記の問題を解決した新規で有用な電子部品の製造方法を提供することを統括的課題としている。
【０００８】
本発明の具体的な課題は、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することである。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を、基板に形成された複数の貫通穴を塞ぐように設置される導電層を複数の領域に分割し、当該複数の領域の導電層に流れる電流を個別に制御して前記貫通穴に電解メッキ法により導電材料を埋設するメッキ工程と、前記導電材料に接続される導電パターンを形成する導電パターン形成工程と、を有することを特徴とする電子部品の製造方法により、解決する。
【００１０】
本発明によれば、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することが可能となる。
【００１１】
また、前記導電層は、少なくとも、前記基板の中心部に対応する第１の領域と、前記基板の周縁部に対応する第２の領域とに分割されると、当該第１の領域と第２の領域のメッキの成長速度を調整することが可能となり、好適である。
【００１２】
また、前記メッキ工程では、前記第１の領域に流れる電流が前記第２の領域に流れる電流より大きいと、当該第１の領域と第２の領域のメッキの成長速度の差を小さくすることが可能となり、好ましい。
【００１３】
また、前記基板には径が異なる前記貫通穴が複数形成され、前記導電層は前記貫通穴の径の大きさに対応して分割されると、当該貫通穴の径の違いによるメッキの成長速度の差を調整することが可能となり、好ましい。
【００１４】
また、前記メッキ工程では、分割された前記導電層に対応するそれぞれの前記貫通穴の径を比較した場合に、径が小さい前記貫通穴に対応する前記導電層に流れる電流が、径が大きい前記貫通穴に対応する前記導電層に流れる電流よりも大きいと、当該貫通穴の径の違いによるメッキの成長速度の差を小さくすることが可能となり、好ましい。
【００１５】
また、前記導電層は接着層により前記基板に接着されていてもよい。
【００１６】
また、前記導電パターンに半導体チップを実装する工程をさらに有してもよい。
【発明の効果】
【００１７】
本発明によれば、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図２は、本発明による電子部品の製造方法の概略を説明する断面図である。本発明による電子部品の製造方法では、基板１０１に形成されたビアホール（貫通穴）１０２に、メッキ法により導電材料を埋設し、ビアプラグを形成する工程を有している。
【００１９】
上記の製造方法では、基板１０１に形成された複数のビアホール１０２を塞ぐように設置されている導電層１０４を電解メッキ法の給電層として用いることで、ビアホール１０２内に導電材料を埋設する。
【００２０】
この場合、給電層（導電層１０４）は、ビアホール１０２の底面のみに形成されているため、電解メッキにより充填される導電材料は、実質的にビアヒール１０２の底面からのみ成長することになる。このため、メッキの埋設特性（カバレッジ）が良好となり、ビアホール１０２のアスペクト比が高い場合であってもボイドの発生を抑制しつつ導電材料を埋設することが可能となっている。
【００２１】
例えば、無電解メッキによる給電層形成による電解メッキ法（図１Ａ〜図１Ｂ）では、アスペクト比が１以上のビアホールをボイドフリーで埋設することは困難であったが、上記の製造方法においては、アスペクト比が１以上２０以下程度の微細なビアホールに、ボイドの発生を抑制して導電材料を埋設することができる。
【００２２】
例えば、上記の場合、Ｓｉよりなる基板１０１に形成されたビアホール１０２の開口穴の一方の端を塞ぐように、Ｃｕよりなる導電層（給電層）１０４が、接着層（接着材料）１０３により基板１０１に貼り付けられている。例えば、上記の構造において、ビアホール１０２にＣｕなどの導電材料を埋設し、ビアプラグを形成することができる。
【００２３】
また、上記の場合において、導電層１０４を複数の領域に分割し、当該複数の領域の導電層１０４に流れる電流を個別に制御することが好ましい。この場合、当該複数の領域に対応する貫通穴１０２には、電解メッキ法によりそれぞれ導電材料が埋設される。このように、導電層が分割されると、基板面内の局所的なメッキの成長速度のばらつきを小さくすることが可能となる。
【００２４】
図３Ａは、図２で先に説明した基板１０１、接着層１０３、および導電層１０４の全体を模式的に示す断面図であり、図３Ｂは図３Ａの接着層１０３、導電層１０４の平面図である。ただし、図２で先に説明した部分には同一の符号を付している。
【００２５】
図３Ａ，図３Ｂを参照するに、基板１０１に設置された導電層１０４は、基板１０１の中心部に対応する導電層１０４Ａと、基板１０１の周縁部に対応する導電層１０４Ｂとに分割されている。また、基板１０１の導電層１０４Ａに対応する部分にはビアホール１０２Ａが、基板１０１の導電層１０４Ｂに対応する部分にはビアホール１０２Ｂが形成されている。
【００２６】
従来の電解メッキ法においては、基板の中心部と周縁部では、電解メッキ法にかかる様々な条件が異なってしまうため、メッキの成長速度（成膜速度）にばらつきが生じてしまう場合があった。典型的には、基板の周縁部で成長速度が大きく、基板の中心部で成長速度が小さくなってしまう傾向にあった。このように、基板の中心部と周縁部とで成長速度がばらつくことについては様々な理由が考えられるが、例えば電解メッキのための給電経路の長さが異なっていることなどもその理由の一つと考えられる。
【００２７】
そこで、本発明では、電解メッキのための給電層となる導電層１０４を複数の領域（例えば導電層１０４Ａと導電層１０４Ｂ）に分割して、それぞれの導電層に流れる電流を独立に制御することで、基板の面内でのメッキの成長速度のばらつきを小さくすることを可能としている。
【００２８】
図４は、図３Ａ、図３Ｂに示した基板１０１のビアホール１０２に、電解メッキ法によって導電材料（Ｃｕ）を埋設する方法を模式的に示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。なお、本図においては、ビアホール１０２，接着層１０３は図示を省略している。
【００２９】
図４を参照するに、陰極となる基板（ウェハ）１０１は、陽極となるＣｕ板と対向するように、治具に支えられてメッキ液に浸されて設置される。また、導電層１０４は、先に説明したように導電層１０４Ａと導電層１０４Ｂに分割されており、それぞれの導電層１０４Ａ，１０４Ｂには個別に電源が接続され、さらに個別に電流計（電圧計）が設置されて流れる電流が制御される。
【００３０】
例えば、導電層１０４Ａには電流計１を介して電源が接続され、導電層１０４Ｂには電流計２を介して別の電源が接続されるようになっている。また、電流計１、電流計２はそれぞれ制御手段と接続され、制御手段は電流計１、電流計２で検出される電流値（電圧値）に応じて、電源を制御する。また、本図には電源を２個記載しているが、分割された導電層に対して電源を共通とし、別途電流（電圧）制御回路を設けるようにしてもよい。
【００３１】
例えば上記の場合、基板の中心に対応する導電層１０４Ａに流れる電流を、基板の周縁部に対応する導電層１０４Ｂに流れる電流よりも大きくすることで、基板面内における電解メッキの成長速度のばらつきを抑制することが可能となる。
【００３２】
また、導電層（給電層）の分割数は２つに限定されず、例えば３つ以上としてもよい。また、導電層の分割方法は、基板の中心部と周縁部で分ける場合に限定されず、例えば基板に形成されるビアホールの径の大きさに対応して分割するようにしてもよい（この例については、図７Ａ以下で後述）。
【００３３】
また、電子部品（半導体装置）の製造においては、基板１０１を用いて複数の電子部品を製造し、後の工程において複数の電子部品（半導体チップ）を切り離す（個片化する）場合がある。図５は、基板１０１に対して形成される電子部品の配列の状態を示す一例である。このように、電子部品は、格子状に配列される場合がある。例えば本図に示す場合、基板１０１の中心付近の電子部品に対応して導電層１０４Ａを、基板１０１の周縁部の電子部品に対応して導電層１０４Ｂが設置されるようにすればよい。
【００３４】
次に、上記の電子部品の製造方法の詳細について、手順を追って説明する。ただし、以下の先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【実施例１】
【００３５】
まず、図６Ａに示す工程において、例えばＳｉよりなる基板（ウェハ）１０１を裏面研削により薄型化し、厚さが２００μｍ程度となるようにする。次に、フォトリソグラフィ法により形成されるマスクパターン（図示せず）を用いたドライエッチングにより、基板１０１に例えば径が６０μｍのビアホール（貫通穴）１０２を複数形成する。
【００３６】
次に、図６Ｂに示す工程において、基板１０１の表面を熱酸化することにより、絶縁膜（熱酸化膜）１０５を形成する。また、必要に応じて絶縁膜１０５を部分的に剥離しておいてもよい（例えば後の工程において陽極接合される箇所など）。
【００３７】
次に、図６Ｃに示す工程において、接着層（接着材料よりなる層）１０３を用いて、基板１０１に、例えばＣｕよりなる導電層１０４を貼り付ける。この場合、導電層１０４は、ビアホール１０２の片側の開口を塞ぐように貼り付けられる。
【００３８】
また、導電層１０４は、図３Ａ，図３Ｂ、図４〜図５で説明したように、複数の領域（例えば中心部の導電層１０４Ａと周縁部の導電層１０４Ｂ）に分割されて設置される。
【００３９】
次に、図６Ｄに示す工程において、ビアホール１０２の底部の接着層１０３を除去して導電層１０４を露出させた後、導電層１０４を給電層とする電解メッキ法により、ビアホール１０２に導電材料（Ｃｕ）を埋設し、ビアプラグ１０６を形成する。
【００４０】
この場合、先に図３Ａ，図３Ｂ、図４〜図５で説明したように、導電層１０４は、例えば導電層１０４Ａと導電層１０４Ｂに分割されており、それぞれの導電層１０４Ａ，１０４Ｂに流れる電流（印加される電圧）は個別に制御される。
【００４１】
例えば、基板１０１の中心に対応する導電層１０４Ａに流れる電流を、基板の周縁部に対応する導電層１０４Ｂに流れる電流よりも大きくすることで、基板の中心部と、基板の周縁部における電解メッキの成長速度のばらつきを抑制することが可能となる。
【００４２】
次に、図６Ｅに示す工程において、導電層１０４と接着層１０３を除去し、さらに、図６Ｆに示す工程において、ビアホール１０２から突出したＣｕを研磨により除去する。
【００４３】
次に、図６Ｇに示す工程において、基板１０１の上面（導電層１０４が設置されていた側と反対側の面、以下文中同じ）と、基板１０１の下面の絶縁層１０５上に、それぞれ、導電層１０７、１０８を形成する。
【００４４】
例えば、導電層１０７、１０８は、Ｃｒ（厚さ５０ｎｍ）／Ｃｕ（厚さ７５０ｎｍ）構造（Ｃｕが外側となる積層構造）とされ、スパッタリング法により形成される。これらの導電層１０７，１０８は、後の工程においてビアプラグ１０６に接続される導電パターンを電解メッキ法で形成する場合の給電層となる。
【００４５】
次に、図６Ｈに示す工程において、基板１０１の下面に、ビアプラグ１０６に接続されるＣｕよりなる導電パターン１０９を、メッキレジスト（図示せず）を用いたパターンメッキにより形成する。上記の電解メッキにあたっては、導電層１０８が給電層として用いられる。また、導電パターン１０９の形成後にメッキレジスト剥離により露出した導電層１０８は、エッチングにより剥離する。
【００４６】
次に、図６Ｉに示す工程において、導電パターン１０９の一部を露出させるように、絶縁膜１０５を覆う保護層（絶縁層）１１１を形成する。また、保護層１１１から露出した導電パターン１０９には、例えば、Ｎｉ／Ａｕ構造（Ａｕが外側となる積層構造）よりなる接続層１１０を電解メッキ法により形成する。
【００４７】
次に、図６Ｊに示す工程において、基板１０１の上面に、ビアプラグ１０６に接続されるＣｕよりなる導電パターン１１２を、メッキレジスト（図示せず）を用いたパターンメッキにより形成する。上記の電解メッキにあたっては、導電層１０７が給電層として用いられる。さらに、導電パターン１１２上に、例えば、Ｎｉ／Ａｕ構造よりなる接続層１１３を電解メッキ法により形成する。また、導電パターン１１２、接続層１１３の形成後にメッキレジスト剥離により露出した導電層１０７は、エッチングにより剥離する。
【００４８】
このようにして、基板１０１を貫通するビアプラグ１０６と、ビアプラグ１０６に接続された導電パターン１０９，１１２を有する配線基板（電子部品）を製造することができる。また、上記の配線基板に、さらに半導体チップを実装し、半導体チップが実装された構造を有する電子部品を構成してもよい。
【００４９】
例えば、図６Ｋに示す工程において、Ａｕよりなるバンプ２０２が接続された半導体チップ２０１を、接続層１１３上に実装する。この場合、バンプ２０２と接続層１１３のＡｕを超音波を用いて接合することにより、半導体チップをフリップチップ実装することができる。
【００５０】
さらに、図６Ｌに示す工程において、基板１０１をダイシングにより切断して個片化する。また、半導体チップ２０１が、発光素子や受光素子などの光機能素子よりなる場合、必要に応じて、基板１０１上に光透過性材料よりなるカバー２０３を接合し、半導体チップ２０１が封止される構造としてもよい。また、当該光透過性材料がガラスよりなる場合、カバー２０３は陽極接合により、基板１０１に接合される。この場合、絶縁膜１０５が剥離されてＳｉが露出した部分に、カバー２０３の凸部を接合すればよい。また、外部接続端子として、接続層１１０に半田ボール１１４を形成してもよい。
【００５１】
このようにして、基板１０１に半導体チップ２０１が実装されてなる電子部品を製造することができる。
【００５２】
上記の製造方法によれば、基板１０１を貫通するビアプラグ１０６を形成する場合に、基板の面内（例えば基板１０１の中心部と基板１０１の周縁部）における電解メッキの成長速度のばらつきを抑制し、良好な品質の電子部品を製造することが可能となる。
【００５３】
また、上記の製造方法では、基板１０１のビアホール１０２を電解メッキで埋設する場合に、メッキの成長が実質的に底面（導電層１０４）からのみ生じるため、アスペクト比の高いビアホールに対しても、ボイドの発生を抑制して導電材料を埋設（ビアプラグ１０６を形成）することが可能である。
【００５４】
例えば、上記の製造方法によれば、アスペクト比１〜２０程度のビアホールをボイドフリーで埋設することが可能である。また、上記の製造方法は、ビアホールの径が、１０〜２００μｍに適用可能であるが、これらの数値は一例であり、本発明はこれらの数値に限定されるものではない。
【実施例２】
【００５５】
また、実施例１の場合には、電解メッキの給電層となる導電層を基板の中心部と周縁部に対応して分割したが、本発明はこれに限定されるものではない。例えば、当該導電層を、ビアホールの径の大きさに対応して分割するようにしてもよい。
【００５６】
例えば、従来の電解メッキ法においては、ビアホールの径が異なる場合に、メッキの成長速度がばらついてしまう場合があった。通常は、ビアホールの径が大きい場合には、メッキ液のイオン交換の効率が良くなるため、メッキの成長速度が大きくなる傾向にあり、一方でビアホールの径が小さい部分ではメッキの成長速度が小さくなる傾向にある。このため、径の異なるビアホールが形成された基板では、メッキの成長速度のばらつきを抑制することが困難になっていた。
【００５７】
図７Ａは、基板に形成される電子部品（半導体チップ）の配列を示しており、さらに各々の電子部品には、形成されるビアホールの大きさの一例が示してある。このように、一つのチップが形成される領域には、異なる大きさのビアホールが形成されることが多い。
【００５８】
例えば、図７Ａのようにビアホールの径が異なる場合には、図７Ｂに示すように導電層を分割すればよい。図７Ｂは、図７Ａに示した電子部品の拡大図であり、当該電子部品（基板）に対して設置される導電層の分割状態の一例を示している。
【００５９】
図７Ｂを参照するに、径の小さなビアホールに対しては、導電層１０４Ａが、径の大きなビアホールに対しては導電層１０４Ｂがそれぞれ対応するように形成されている。また、これらの導電層１０４Ａ，１０４Ｂは、複数の電子部品に対して共通となるように（接続されて形成されるように）パターニングされることが好ましい。
【００６０】
上記のように構成された導電層１０４Ａ、１０４Ｂに対して、実施例１の図４に示すように、流される電流を独立に制御すればよい。
【００６１】
この場合、分割された導電層１０４Ａ，１０４Ｂに対応するそれぞれのビアホールの径を比較して、径が小さいビアホールに対応する導電層１０４Ａに流れる電流が、径が大きいビアホールに対応する導電層１０４Ｂに流れる電流よりも大きくなるように電流値を制御することが好ましい。
【００６２】
上記のように電流値が制御されると、ビアホールの径の違いによるメッキの成長速度のばらつきが抑制され、高品質の電子部品を製造することが可能となる。
【００６３】
図８は、本実施例による電子部品の製造方法を用いて製造される電子部品の構成を示す断面図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
【００６４】
図８を参照するに、本実施例の場合には、ビアプラグ１０６の間に、ビアプラグ１０６の径よりも小さいビアプラグ１０６Ａが形成され、半導体チップ２０１と接続されていることが特徴である。
【００６５】
上記の電子部品を製造する場合には、基板１０１を貫通するビアプラグ１０６，１０６Ａを形成するにあたって、図９（図７Ｂ）に示すように導電パターンを分割すればよい。図９は、実施例１の図６Ｄに相当する図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。
【００６６】
本図に示す工程では、径が小さいビアホール（ビアプラグ１０６Ａ）に対応して導電層１０４Ａ、径が大きいビアホール（ビアプラグ１０６）に対応して導電層１０４Ｂが対応するように、導電層１０４が分割されている。ここで、先に説明したように、径が小さいビアホールに対応する導電層１０４Ａに流れる電流が、径が大きいビアホールに対応する導電層１０４Ｂに流れる電流よりも大きくなるように電流値を制御することで、ビアホールの径の違いによるメッキの成長速度のばらつきを抑制し、高品質の電子部品を製造することが可能となる。
【００６７】
本図に示した工程以外は、実施例１に示した場合と同様にして、図８に示した電子部品を製造することができる。
【００６８】
このように、導電層の分割は電子部品の仕様に対応して様々に変更することが可能である。例えば、様々な理由で電解メッキの成長速度がばらつく場合に、導電層を分割して電流を独立に制御することにより、成長速度のばらつきを抑制して高品質の電子部品を製造することが可能となる。
【００６９】
また、基板を貫通するビアプラグ上に導電パターンや絶縁層をさらに多層に形成して、いわゆるビルドアップ法によって多層配線基板を形成することも可能である。
【００７０】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７１】
本発明によれば、基板に形成されたビアホールに、良好な埋設特性でメッキ法により導電材料を埋設して電子部品を製造することが可能となる。
【図面の簡単な説明】
【００７２】
【図１Ａ】従来の電子部品の製造方法を示す図（その１）である。
【図１Ｂ】従来の電子部品の製造方法を示す図（その２）である。
【図２】実施例１による電子部品の製造方法の概略を示す図である。
【図３Ａ】導電層の設置方法の一例を示す図（その１）である。
【図３Ｂ】図３Ａの平面図である。
【図４】導電層の電流値の制御方法を示す図である。
【図５】導電層の設置方法の一例を示す図（その２）である。
【図６Ａ】実施例１による電子部品の製造方法を示す図（その１）である。
【図６Ｂ】実施例１による電子部品の製造方法を示す図（その２）である。
【図６Ｃ】実施例１による電子部品の製造方法を示す図（その３）である。
【図６Ｄ】実施例１による電子部品の製造方法を示す図（その４）である。
【図６Ｅ】実施例１による電子部品の製造方法を示す図（その５）である。
【図６Ｆ】実施例１による電子部品の製造方法を示す図（その６）である。
【図６Ｇ】実施例１による電子部品の製造方法を示す図（その７）である。
【図６Ｈ】実施例１による電子部品の製造方法を示す図（その８）である。
【図６Ｉ】実施例１による電子部品の製造方法を示す図（その９）である。
【図６Ｊ】実施例１による電子部品の製造方法を示す図（その１０）である。
【図６Ｋ】実施例１による電子部品の製造方法を示す図（その１１）である。
【図６Ｌ】実施例１による電子部品の製造方法を示す図（その１２）である。
【図７Ａ】基板に形成されるチップの配列を示す図である。
【図７Ｂ】導電層の設置方法の一例を示す図（その３）である。
【図８】実施例２による電子部品の製造方法を示す図（その１）である。
【図９】実施例２による電子部品の製造方法を示す図（その２）である。
【符号の説明】
【００７３】
１０１  基板
１０２  ビアホール（貫通穴）
１０３  接着層
１０４，１０４Ａ，１０４Ｂ  導電層
１０５  絶縁膜
１０６，１０６Ａ  ビアプラグ
１０７，１０８  導電層
１０９，１１２  導電パターン
１１０，１１３  接続層
１１１  保護層
１１４  半田ボール
２０１  半導体チップ
２０２  バンプ
２０３  カバー
【図１Ａ】
2008028336.tif 000003
【図１Ｂ】
2008028336.tif 000004
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
2008028336.tif 000008
【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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