(57)【要約】【課題】ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際に、半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供する。【解決手段】まず、半導体基板１１上に、半導体基板１１に達する凹部１９が設けられた層間絶縁膜１８を形成する工程を行う。次に、凹部１９の底部に露出された半導体基板１１上に、第１の半導体層３１をエピタキシャル成長させる工程を行う。次いで、第１の半導体層３１の少なくとも表面側を酸化することで、第１のゲート絶縁膜２０を形成する工程を行う。その後、第１のゲート絶縁膜２０が設けられた凹部１９にゲート電極２３’を埋め込み形成する工程を行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。【選択図】図２
2008016522.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する半導体装置の製造方法において、
前記半導体基板上に、当該半導体基板に達する凹部が設けられた絶縁膜を形成する第１工程と、
前記凹部の底部に露出された前記半導体基板上に、半導体層をエピタキシャル成長させる第２工程と、
前記半導体層の少なくとも表面側を酸化することで、前記ゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜が設けられた前記凹部に、前記ゲート電極を埋め込み形成する第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体基板が複数の素子領域を有しており、
前記第３工程と前記第４工程の間に、一部の素子領域の前記ゲート絶縁膜を除去し、当該ゲート絶縁膜が除去された前記凹部の底部の前記半導体基板上に半導体層をエピタキシャル成長させた後、当該半導体層の少なくとも表面側を酸化することで、前記ゲート絶縁膜とは膜厚の異なるゲート絶縁膜を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第３工程と前記第４工程との間に、膜厚の異なる前記ゲート絶縁膜を形成する工程を繰り返して行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体基板が複数の素子領域を有しており、
前記第３工程と第４工程との間に、一部の素子領域の前記ゲート絶縁膜を除去し、凹部の内壁を覆う状態で、前記ゲート絶縁膜よりも比誘電率の高いゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、
前記ゲート絶縁膜は、前記半導体基板上にエピタキシャル成長させた半導体層の少なくとも表面側を酸化してなる
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体基板上に、前記ゲート絶縁膜の膜厚が異なる複数の素子が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、ゲート電極を埋め込み形成する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタの高集積化に伴い、ゲート絶縁膜には高誘電率膜を、ゲート電極には金属膜の使用するデバイスが検討されている。金属膜は耐熱性が低いため、上記デバイスを製造する際には、しばしばゲート電極を埋め込み形成するダマシンフローが用いられる(例えば、非特許文献１、２参照)。
【０００３】
また、半導体基板上にパフォーマンスの異なる素子を作りこむ場合には、各素子領域で異なる膜厚のゲート絶縁膜を形成する場合がある。ここで、ダマシンフローにおいて、各素子領域で膜厚の異なるゲート絶縁膜を形成する場合の例を図４〜図５の製造工程断面図を用いて説明する。
【０００４】
図４（ａ）に示すように、シリコン基板からなる半導体基板１１に各素子領域を分離するためのＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域１２を形成する。ここで、この半導体基板１１は、異なる膜厚のゲート絶縁膜を形成する３つの素子領域１１Ａ、１１Ｂ、１１Ｃを有している。ゲート絶縁膜は、素子領域１１Ａ、１１Ｂ、１１Ｃと、この順に薄くなるように形成されることとする。
【０００５】
まず、半導体基板１１上に、ダミーゲート絶縁膜（図示省略）を介して、上層側がハードマスク（図示省略）で覆われたダミーゲート電極（図示省略）を形成する。次に、ダミーゲート電極の両側の半導体基板１１に低濃度の不純物を導入してＬＤＤ（Lightly Doped Drain）領域（図示省略）を形成する。その後、ダミーゲート電極の両脇にサイドウォール１６を形成し、サイドウォール１６が設けられたダミーゲート電極の両側の半導体基板１１に高濃度の不純物を導入することで、ソース・ドレイン領域１７を形成する。
【０００６】
次いで、ハードマスク上、サイドウォール１６上、素子分離領域１２上を含む半導体基板１１上に、層間絶縁膜１８を形成した後、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、上記ハードマスクの表面が露出するまで、層間絶縁膜１８を除去する。続いて、エッチングにより、ハードマスクとダミーゲート電極とダミーゲート絶縁膜を除去することで、半導体基板１１に達する状態の凹部１９を形成する。
【０００７】
次に、図４（ｂ）に示すように、凹部１９の底部に露出された半導体基板１１の表面を酸化して、酸化シリコン（ＳｉＯ2）からなる第１のゲート絶縁膜２０’を形成する。
【０００８】
次いで、図４（ｃ）に示すように、素子領域１１Ａの凹部１９を埋め込む状態で、層間絶縁膜１８上に、素子領域１１Ｂ、１１Ｃ上が開口されたレジストパターンＲを形成する。続いて、このレジストパターンＲをマスクとしたウェットエッチングにより、素子領域１１Ｂ、１１Ｃの第１のゲート絶縁膜２０’を除去する。これにより、素子領域１１Ｂ、１１Ｃの凹部１９の底部に露出された半導体基板１１は、第１のゲート絶縁膜２０’の膜厚分掘り込まれた状態となる。その後、レジストパターンＲを除去する。
【０００９】
続いて、図４（ｄ）に示すように、素子領域１１Ｂ、１１Ｃにおける掘り込まれた凹部１９の底部の半導体基板１１の表面を酸化して、ＳｉＯ2からなる第２のゲート絶縁膜２１’を形成する。この際、素子領域１１Ａの凹部１９の底部も酸化が促進されて、第１のゲート絶縁膜２０’の膜厚は厚くなる。
【００１０】
次に、図５（ｅ）に示すように、素子領域１１Ａ、１１Ｂの凹部１９を埋め込む状態で、層間絶縁膜１８上に、素子領域１１Ｃ上が開口されたレジストパターンＲ’を形成する。続いて、このレジストパターンＲ’をマスクとしたウェットエッチングにより、素子領域１１Ｃの第２のゲート絶縁膜２１’を除去する。これにより、素子領域１１Ｃの凹部１９の底部に露出された半導体基板１１は、さらに第２のゲート絶縁膜２１’の膜厚分掘り込まれ、横方向にも掘り込まれた状態となる。その後、レジストパターンＲ’を除去する。
【００１１】
次いで、図５（ｆ）に示すように、凹部１９の内壁を覆う状態で、層間絶縁膜１８上に、ＳｉＯ2よりも比誘電率の高いｈｉｇｈ−ｋ材料からなる第３のゲート絶縁膜２２を形成する。続いて、凹部１９を埋め込む状態で、第３のゲート絶縁膜２２上に、金属含有膜２３を成膜する。
【００１２】
その後、図５（ｇ）に示すように、ＣＭＰ法により、層間絶縁膜１８が露出するまで、金属含有膜２３（前記図５（ｆ）参照）および第３のゲート絶縁膜２２を除去することで、凹部１９内に金属を含むゲート電極２３’を埋め込み形成する。
【００１３】
以上のようにして、素子領域１１Ａ、１１Ｂ、１１Ｃにゲート絶縁膜の膜厚が異なる素子（トランジスタ）が形成される。素子領域１１Ａでは、第１のゲート絶縁膜２０’と第３のゲート絶縁膜２２がこの順に積層された積層構造がゲート絶縁膜として機能し、素子領域１１Ｂでは、第２のゲート絶縁膜２１’と第３のゲート絶縁膜２２がこの順に積層された積層構造がゲート絶縁膜として機能する。また、素子領域１１Ｃでは、第３のゲート絶縁膜２２のみがゲート絶縁膜として機能する。
【００１４】
【非特許文献１】B.Tavel,et.al, High Performance 40nm nMOSFETs With HfO2 Gate Dielectric and Polysilicon Damascene Gate（米）IEEE,2002年
【非特許文献２】Y.Akasaka,et.al, Material Selection for the Metal Gate/High-k Transistor「Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials,Tokyo」2004年,p.196-197
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述したような半導体装置の製造方法では、図４（ｃ）、図５（ｅ）を用いて説明したように、素子領域１１Ｂでは、凹部１９の底部の半導体基板１１の表面を酸化して形成した第１のゲート絶縁膜２０’を除去し、素子領域１１Ｃでは、凹部１９の底部の半導体基板１１の表面を酸化して形成した第１のゲート絶縁膜２０’、第２のゲート絶縁膜２１’を除去するため、半導体基板１１のチャネル領域となる部分が掘り込まれてしまう。このため、掘り込まれた部分にゲート電極２３’が形成されることで、チャネル領域が半導体基板１１の深さ方向に移動し、チャネル長が長くなる、という問題がある。
【００１６】
また、２回のウェットエッチングにより第１のゲート絶縁膜２０’および第２のゲート絶縁膜２１’を除去する素子領域１１Ｃの凹部１９は、底部の開口幅が広がってしまう。このため、凹部１９内に埋め込み形成されるゲート電極２３’の底部側の幅が広くなり、これによってもチャネル長が長くなる。また、ゲート電極２３’の底部側の幅が広くなることで、隣接するゲート電極２３’間の寄生容量が増加し、デバイスの動作特性を悪化させる。
【００１７】
そこで、本発明は、ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際の半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する半導体装置の製造方法において、次のような工程を順次行うことを特徴としている。まず、第１工程では、半導体基板上に、この半導体基板に達する凹部が設けられた絶縁膜を形成する工程を行う。次に、第２工程では、凹部の底部に露出された半導体基板上に、半導体層をエピタキシャル成長させる工程を行う。続いて、第３工程では、半導体層の少なくとも表面側を酸化することで、ゲート絶縁膜を形成する工程を行う。その後、第４工程では、ゲート絶縁膜が設けられた凹部にゲート電極を埋め込み形成する工程を行う。
【００１９】
また、本発明の本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、ゲート絶縁膜は、半導体基板上にエピタキシャル成長させた半導体層の少なくとも表面側を酸化してなることを特徴としている。
【００２０】
このような半導体装置の製造方法およびこれにより得られる半導体装置では、凹部の底部に露出された半導体基板上に半導体層をエピタキシャル成長させた後、この半導体層の少なくとも表面側を酸化することで、ゲート絶縁膜を形成する。このため、複数の素子領域で異なる膜厚のゲート絶縁膜を形成する場合であっても、一部の素子領域の酸化された半導体層部分を除去して、膜厚の異なるゲート絶縁膜を形成すればよいことから半導体基板のチャネル領域となる部分が掘り込まれることが防止される。これにより、チャネル領域が半導体基板の深さ方向に移動することが防止されるだけでなく、凹部の底部が横方向に掘り込まれることが防止されるため、ゲート電極の底部の幅も広がることがない。これにより、チャネル長の増加が防止される。また、ゲート電極の底部の幅が広がらないことで、隣接するゲート電極間の寄生容量の増大が防止される。
【発明の効果】
【００２１】
以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、チャネル長の増加を防止するとともに、隣接するゲート電極間の寄生容量の増加を防止することができるため、半導体装置の動作特性を向上し、高品質化、高性能化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図３の製造工程断面図によって説明する。ただし、背景技術で説明したものと同様の構成については、同一の番号を付して説明する。なお、本実施形態においては、半導体装置の構成を製造工程順に説明する。
【００２４】
まず、図１（ａ）に示すように、例えばシリコン基板からなる半導体基板１１に各素子領域を分離するためのＳＴＩ構造からなる素子分離領域１２を形成する。ここで、この半導体基板１１は、異なる膜厚のゲート絶縁膜を形成する３つの素子領域１１Ａ、１１Ｂ、１１Ｃを有している。ゲート絶縁膜の厚さは、素子領域１１Ａ、１１Ｂ、１１Ｃと、この順に薄くなるように形成されることとする。
【００２５】
次に、図１（ｂ）に示すように、例えば熱酸化法により、半導体基板１１の表面を酸化して、ＳｉＯ2からなるダミーゲート絶縁膜１３を形成する。
【００２６】
次いで、図１（ｃ）に示すように、ダミーゲート絶縁膜１３上に、例えば窒化シリコン（ＳｉＮ）からなるハードマスク１４で上層が覆われたポリシリコンからなるダミーゲート電極１５をパターン形成する。なお、このパターンニングにより、ダミーゲート絶縁膜１３もパターンニングされることとする。続いて、ダミーゲート電極１５の両側の半導体基板１１に低濃度の不純物を導入してＬＤＤ領域（図示省略）を形成する。その後、ハードマスク１４とダミーゲート電極１５の両脇にサイドウォール１６を形成し、サイドウォール１６が設けられたダミーゲート電極１５の両側の半導体基板１１に高濃度の不純物を導入することで、ソース・ドレイン領域１７を形成する。その後、ソース・ドレイン領域１７の表面をシリサイド化する。
【００２７】
次いで、図１（ｄ）に示すように、例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、ハードマスク１４（前記図１（ｃ）参照）上、サイドウォール１６上、素子分離領域１２上を含む半導体基板１１上に、例えばＳｉＯ2からなる層間絶縁膜１８を形成する。その後、例えばＣＭＰ法により、ハードマスク１４の表面が露出するまで、層間絶縁膜１８を除去する。続いて、エッチングにより、ハードマスク１４、ダミーゲート電極１５（前記図１（ｃ）参照）とダミーゲート絶縁膜１３（前記図１（ｃ）参照）を除去することで、半導体基板１１に達する状態の凹部１９を形成する。
【００２８】
続いて、凹部１９の底部に半導体基板１１が露出された状態で、水素（Ｈ2）を供給し、６５０℃〜７５０℃のベーク処理を行う。これにより、半導体基板１１上に存在する自然酸化膜を除去することが出来る。
【００２９】
次に、図２（ｅ）に示すように、凹部１９の底部の半導体基板１１上に、選択的にシリコン単結晶からなる第１の半導体層３１をエピタキシャル成長させる。ここで、後工程では、この第１の半導体層３１を酸化することで、第１のゲート絶縁膜を形成する。そして、シリコン層は酸化する体積が約２．３倍に増加することから、後工程で形成するゲート絶縁膜の膜厚から、第１の半導体層３１の膜厚を換算する。ここでは、第１のゲート絶縁膜を１０ｎｍの膜厚で形成するため、上記第１の半導体層３１を４．３ｎｍの膜厚で形成する。この際、断面ＴＥＭ等で形状を確認しながら、成膜条件を最適化する。
【００３０】
この第１の半導体層３１のエピタキシャル成長法による成膜条件の一例としては、成膜ガスとして、ジクロロシラン（ＳｉＨ2Ｃｌ2）、水素（Ｈ2）、塩酸（ＨＣｌ）を用い、ガス流量をＳｉＨ2Ｃｌ2／Ｈ2／ＨＣｌ＝５〜１００／１０〜５０／１０〜１００（ｍｌ／ｍｉｎ）、圧力を６６５Ｐａ〜６６５０Ｐａ、温度を６５０℃〜７５０℃に設定する。ただし、ガス流量は標準状態における体積流量を示すものとし、これ以降の工程も同様であることとする。
【００３１】
ここで、第１の半導体層３１を成膜する際の温度は、ソース・ドレイン領域１７表面のシリサイドの耐熱性により、制約される。このため、上記温度範囲内でもできるだけ低い温度で成膜する方が好ましい。第１の半導体層３１が１０ｎｍ以下の薄膜であれば、６５０℃程度でも成膜温度でも形成することが可能である。
【００３２】
なお、ここでは、ＳｉＨ2Ｃｌ2をシリコン含有ガスとして用いたが、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ2Ｈ8）を用いてもよい。また、Ｈ2の代わりに窒素（Ｎ2）を用いてもよい。
【００３３】
その後、図２（ｆ）に示すように、例えばラジカル酸化法により、第１の半導体層３１（前記図２（ｅ）参照）の少なくとも表面側を酸化して、第１のゲート絶縁膜２０を形成する。ここでは、第１の半導体層３１の全体を酸化し、１０ｎｍの膜厚で第１のゲート絶縁膜２０を形成する。このラジカル酸化処理の一例としては、アルゴン（Ａｒ）と酸素（Ｏ2）とを供給した高周波プラズマを使用し、ガス流量をＡｒ／Ｏ2＝５００〜５０００／１０〜１０００（ｍｌ／ｍｉｎ）、圧力を０．６７Ｐａ〜１３．３Ｐａ、ＲＦパワーを１００Ｗ〜１０００Ｗ、温度を３００℃〜７００℃に設定する。
【００３４】
なお、ここでは、ラジカル酸化処理において、高周波プラズマを使用することとしたが、マイクロ波プラズマを使用してもよい。また、ここでは、ラジカル酸化法により、第１の半導体層３１を酸化することとしたが、熱酸化法等、他の酸化方法であってもよい。ただし、ラジカル酸化法であれば、熱酸化法よりも低温で酸化処理を行うことができるため、好ましい。
【００３５】
次いで、図２（ｇ）に示すように、素子領域１１Ａの凹部１９を埋め込む状態で、層間絶縁膜１８上に、素子領域１１Ｂ、１１Ｃ上を開口したレジストパターンＲを形成する。続いて、例えばこのレジストパターンＲをマスクとしたウェットエッチングにより、素子領域１１Ｂ、１１Ｃの第１のゲート絶縁膜２０を除去する。この際、第１のゲート絶縁膜２０が第１の半導体層３１を酸化して形成されることで、素子領域１１Ｂ、１１Ｃにおける凹部１９の底部の半導体基板１１の掘り込みは防止される。その後、レジストパターンＲを除去する。
【００３６】
続いて、図２（ｈ）に示すように、素子領域１１Ｂ、１１Ｃの凹部１９の底部に半導体基板１１が露出された状態で、Ｈ2を供給し、ベーク処理を行う。これにより、半導体基板１１上の自然酸化膜が除去される。
【００３７】
次に、素子領域１１Ｂ、１１Ｃの凹部１９の底部の半導体基板１１上に、選択的にシリコン単結晶からなる第２の半導体層３２をエピタキシャル成長させる。ここで、第１のゲート絶縁膜２０と同様に、第２のゲート絶縁膜の膜厚から第２の半導体層３２の膜厚を換算する。ここでは、第２のゲート絶縁膜を１．６ｎｍの膜厚で形成するため、上記第２の半導体層３２を０．７ｎｍの膜厚で形成する。この際、素子領域１１Ａの凹部１９の底部は第１のゲート絶縁膜２０で覆われていることから、第２の半導体層３２がエピタキシャル成長することはない。
【００３８】
上記第２の半導体層３２のエピタキシャル成長による成膜条件としては、第１の半導体層３１の成膜条件と同一条件で行うこととする。
【００３９】
その後、図３（ｉ）に示すように、例えばラジカル酸化法により、第２の半導体層３２（前記図２（ｈ）参照）の少なくとも表面側を酸化して、第２のゲート絶縁膜２１を形成する。ここでは、第２の半導体層３２の全体を酸化する。この際、素子領域１１Ａの凹部１９の底部でも酸化が促進されることで、第１のゲート絶縁膜２０の膜厚はさらに厚くなり、必然的に第２のゲート絶縁膜２１よりも厚くなる。このラジカル酸化処理は、図２（ｆ）を用いて説明したラジカル酸化処理と同一範囲の処理条件で行うこととする。
【００４０】
次に、図３（ｊ）に示すように、素子領域１１Ａ、１１Ｂの凹部１９を埋め込む状態で、層間絶縁膜１８上に、素子領域１１Ｃ上を開口したレジストパターンＲ’を形成する。続いて、このレジストパターンＲ’をマスクに用いたエッチング処理により、素子領域１１Ｃの凹部１９の底部の第２のゲート絶縁膜２１を除去する。この際、第２のゲート絶縁膜２１が第２の半導体層３２を酸化して形成されることで、素子領域１１Ｃにおける凹部１９の底部の半導体基板１１の掘り込みは防止される。その後、レジストパターンＲ’を除去する。
【００４１】
次いで、図３（ｋ）に示すように、凹部１９の内壁を覆う状態で、層間絶縁膜１８上に、例えば原子層蒸着（Atomic Layer Deposition（ＡＬＤ））法により、酸化ハフニウム（ＨfＯ2）等のｈｉｇｈ−ｋ材料からなる第３のゲート絶縁膜２２を成膜する。成膜条件の一例としては、成膜ガスにＴＥＭＡＨ（TetrakisEthylmethylaminoHafnium）とオゾン（Ｏ3）とを用いて、ＴＥＭＡＨとＯ3とを交互に供給し、ガス流量をＴＥＭＡＨ／Ｏ3＝１００〜１０００／１００〜１０００（ｍｌ／ｍｉｎ）、温度を２００℃〜３００℃に設定する。
【００４２】
上記第３のゲート絶縁膜２２としては、上記ＨfＯ2の他に、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化チタンハフニウム（ＨｆＴｉＯ）等が用いられる。
【００４３】
続いて、凹部１９を埋め込む状態で、例えばスパッタリング法、ＭＯＣＶＤ（Metal-OrganicsＣＶＤ）法、ＡＬＤ法により、例えばハフニウムシリサイド（ＨｆＳｉ）からなる金属含有膜２３を成膜する。
【００４４】
ここで、ＨｆＳｉはＮチャネルＭＯＳ型電界効果トランジスタ（ＮＭＯＳＦＥＴ）用のメタル電極膜であり、他のＮＭＯＳＦＥＴ用のメタル電極膜としては、窒化タンタルシリサイド（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）が用いられる。また、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）用のメタル電極膜としては、ルテニウム（Ｒｕ）、窒化タンタル（ＴｉＮ）が用いられる。このため、半導体基板１１上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両方が搭載されたＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴである場合には、例えば凹部１９を埋め込む状態で、第３のゲート絶縁膜２２上に、ＮＭＯＳＦＥＴに用いられるＨｆＳｉからなる金属含有膜２３を形成した後、ＰＭＯＳ領域のＨｆＳｉを除去し、ＰＭＯＳ領域の凹部１９を埋め込む状態で、第３のゲート絶縁膜２２上に、ＰＭＯＳＦＥＴに用いられるＲｕからなる金属含有膜２３を成膜する。
【００４５】
以上のようにして、金属含有膜２３を成膜した後、図３（ｌ）に示すように、例えばＣＭＰ法により、層間絶縁膜１８が露出するまで、金属含有膜２３（前記図３（ｋ）参照）と第３のゲート絶縁膜２２を除去することで、凹部１９内に金属を含むゲート電極２３’を埋め込み形成する。ここで、ゲート電極２３’の直下の半導体基板１１の領域がチャネル領域となる。なお、ここでは、層間絶縁膜１８上の第３のゲート絶縁膜２２を除去したが、第３のゲート絶縁膜２２を残存させてもよい。ただし、層間絶縁膜１８上の第３のゲート絶縁膜２２を除去した方が、ゲート電極２３’間の絶縁膜の比誘電率を低減することができ、容量が低減されるため好ましい。
【００４６】
以上のようにして、素子領域１１Ａ、１１Ｂ、１１Ｃにゲート絶縁膜の膜厚が異なる素子（トランジスタ）が形成される。具体的には、素子領域１１Ａでは、第１のゲート絶縁膜２０と第３のゲート絶縁膜２２がこの順に積層された積層構造がゲート絶縁膜として機能し、素子領域１１Ｂでは、第２のゲート絶縁膜２１と第３のゲート絶縁膜２２がこの順に積層された積層構造がゲート絶縁膜として機能する。また、素子領域１１Ｃでは、第３のゲート絶縁膜２２のみがゲート絶縁膜として機能する。以上のことから、半導体基板１１上にパフォーマンスの異なる素子が作り込まれた半導体装置が形成される。
【００４７】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、凹部１９の底部上にエピタキシャル成長させた第１の半導体層３１を酸化して第１のゲート絶縁膜２０を形成することから、その後の工程で、素子領域１１Ｂ、１１Ｃの第１のゲート絶縁膜２０を除去しても半導体基板１１が掘り込まれることが防止される。また、素子領域１１Ｂ、１１Ｃの凹部１９の底部上にエピタキシャル成長させた第２の半導体層３２を酸化することで、第２のゲート絶縁膜２１を形成することから、その後の工程で、素子領域１１Ｃの第２のゲート絶縁膜２１を除去しても半導体基板１１が掘り込まれることが防止される。
【００４８】
これにより、膜厚の異なるゲート絶縁膜を形成する際に、チャネル領域の位置が半導体基板１１の深さ方向に移動することが防止されるだけでなく、凹部１９の底部が横方向に掘り込まれることが防止されるため、ゲート電極２３’の底部の幅も広がることがない。これにより、チャネル長の増加を防止することができる。また、ゲート電極２３’の底部の幅が広がらないことで、隣接するゲート電極間の寄生容量の増大が防止される。したがって、半導体装置の動作特性を向上し、高品質化、高性能化を図ることができる。
【００４９】
なお、上記実施形態においては、図２（ｆ）、（ｇ）を用いて説明したように、第１の半導体層３１の全体を酸化して、第１のゲート絶縁膜２０とし、素子領域１１Ｂ、１１Ｃの第１のゲート絶縁膜２０を除去することとしたが、第１の半導体層３１の表面から途中までを酸化してもよい。この場合には、素子領域１１Ｂ、１１Ｃの第１のゲート絶縁膜２０を除去する工程において、第１の半導体層３１の酸化された部分のみが除去される。その後、残存した第１の半導体層３１上に、第２の半導体層３２をエピタキシャル成長させる。そして、第２の半導体層３２の酸化処理の際に、残りの第１の半導体層３１が酸化されるようにする。
【００５０】
また、上記実施形態においては、半導体層のエピタキシャル成長を２回繰り返して、膜厚の異なる第１のゲート絶縁膜２０および第２のゲート絶縁膜２１を形成する例について説明したが、本発明はこれに限定されず、さらに半導体層のエピタキシャル成長を繰り返して、異なる膜厚のゲート絶縁膜を形成してもよい。この場合には、先に形成するゲート絶縁膜は酸化処理の度に膜厚が増大するため、膜厚の薄いゲート絶縁膜を後に形成する。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図４】従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図５】従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【符号の説明】
【００５２】
１１…半導体基板、１８…層間絶縁膜、１９…凹部、２０…第１のゲート絶縁膜、２１…第２のゲート絶縁膜、２２…第３のゲート絶縁膜、２３’…ゲート電極、３１…第１の半導体層、３２…第２の半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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