(57)【要約】      （修正有）【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。【解決手段】サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。サンプリング１４は位相検知信号ＰＤ ＯＵＴの第一のより上位のデジタルコンポーネントＯＵＴ１＜９：０＞を送給する。この第一のデジタルコンポーネントＯＵＴ１＜９：０＞の評価に基づいて、位相変位１２が行われ且つ位相検知信号ＰＤ ＯＵＴの第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される。補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。【選択図】図２
2008104148.tif 000002
【特許請求の範囲】
【請求項１】
位相検知器へ供給されるより高い周波数のサンプリングクロック信号（ＣＫ ０,ＣＫ ９０）を基準として位相検知器へ供給される入力クロック信号（ＰＤ ＩＮ）の位相を特定するデジタル位相検知信号（ＰＤ ＯＵＴ）の発生のためのデジタル位相検知器において、
サンプリングクロック信号（ＣＫ ０,ＣＫ ９０）のデジタル調節し位相変位したバージョンとして補助サンプリングクロック信号（ＣＫ＜１：８＞）の発生のためのデジタル調節可能位相変位装置（１２）、尚該補助サンプリングクロック信号（ＣＫ＜１：８＞）は各場合においてサンプリングクロック信号（ＣＫ ０,ＣＫ ９０）の１周期よりも小さく段階的に調節可能であり、
位相検知信号（ＰＤ ＯＵＴ）の第一のより上位のデジタルコンポーネント（ＯＵＴ１＜９：０＞）を発生するために補助サンプリングクロック信号（ＣＫ＜１：８＞）での入力クロック信号（ＰＤ ＩＮ）のサンプリングのためのサンプリング装置（１４）、
第一デジタルコンポーネント（ＯＵＴ１＜９：０＞）の評価及びその評価結果に基づいてのデジタル制御信号であって、それにより調節可能な位相変位装置（１２）が調節され且つ位相検知信号（ＰＤ ＯＵＴ）の第二デジタルコンポーネント（ＯＵＴ２＜１２：０＞）が発生されるデジタル制御信号の発生のための評価装置（２０，２２）、
を有している位相検知器。
【請求項２】
請求項１において、サンプリングクロック信号（ＣＫ ０,ＣＫ ９０）の周波数が、入力クロック信号（ＰＤ ＩＮ）に対して予測される周波数よりも少なくとも係数１０1、好適には少なくとも係数１０2だけより大きい位相検知器。
【請求項３】
請求項１において、補助サンプリングクロック信号（ＣＫ＜１：８＞）は、第一デジタルコンポーネント（ＰＤ ＯＵＴ＜９：０＞）の発生において位相分解能を増加させるために複数の位相（ＣＫ＜１＞，ＣＫ＜２＞，．．．）が設けられている位相検知器。
【請求項４】
請求項３において、該複数の補助サンプリングクロック信号位相（ＣＫ＜１＞，ＣＫ＜２＞，．．．）が互いに等距離である位相検知器。
【請求項５】
請求項４において、該位相変位の各調節ステップが、互いに隣接している補助サンプリングクロック信号位相（ＣＫ＜１＞，ＣＫ＜２＞，．．．）の間の位相差の整数フラクションに対応している位相検知器。
【請求項６】
請求項１において、該位相変位の各調節ステップが、サンプリング信号周期の整数フラクションに対応している位相検知器。
【請求項７】
請求項１において、サンプリングクロック信号（ＣＫ ０，ＣＫ ９０）は複数のサンプリング位相が設けられており、且つ位相変位装置（１２）はサンプリング位相（ＣＫ ０，ＣＫ ９０）間のデジタル的に調節可能な補間用の位相補間器として構成されている位相検知器。
【請求項８】
請求項１において、該位相変位の調節は、評価装置（２０）により発生されるデジタル制御信号が入力されるモジュロ積分器（２４）の出力信号（ＰＨＩ＜４：０＞）により規定される位相検知器。
【請求項９】
請求項１において、評価装置（２０，２２）は第一デジタルコンポーネント（ＯＵＴ１＜９：０＞）の符号を決定するための符号検知器（２０）を有している位相検知器。
【請求項１０】
より高い周波数のサンプリングクロック信号（ＣＫ ０，ＣＫ ９０）を基準として入力クロック信号（ＰＤ ＩＮ）の位相を特定するデジタル位相検知信号（ＰＤ ＯＵＴ）を発生する方法において、
サンプリングクロック信号（ＣＫ ０,ＣＫ ９０）のデジタル的に調節し位相変位させたバージョンとして補助サンプリングクロック信号（ＣＫ＜１：８＞）を発生し、尚補助サンプリングクロック信号（ＣＫ＜１：８＞）は各場合においてサンプリングクロック信号（ＣＫ ０,ＣＫ ９０）の１周期より小さい段階的に調節可能であり、
位相検知信号（ＰＤ ＯＵＴ）の第一のより上位のデジタルコンポーネント（ＯＵＴ１＜９：０＞）を発生するために補助サンプリングクロック信号（ＣＫ＜１：８＞）で入力クロック信号（ＰＤ ＩＮ）をサンプリングし、
第一デジタルコンポーネント（ＯＵＴ１＜９：０＞）を評価し且つその評価結果に基づいて、それにより補助サンプリングクロック信号（ＣＫ＜１：８＞）の発生により与えられる調節可能な位相変位が調節され、且つ位相検知信号（ＰＤ ＯＵＴ）の第二デジタルコンポーネント（ＯＵＴ２＜１２：０＞）が発生されるデジタル制御信号を発生する、
上記各ステップを有している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、例えば所謂フェーズロックループ（ＰＬＬ）において使用することが可能であるような、デジタル位相検知器及びデジタル位相検知方法に関するものである。
【０００２】
一般的に、ＰＬＬは、出力周波数を有する出力信号を発生する制御可能なオシレータを、フィードバックによって入力周波数を有する入力クロック信号と同期させる目的に適うものである。この目的のために、ＰＬＬは、位相検知器又は位相比較器を有しており、その入力において、入力クロック信号とＰＬＬ出力信号とが存在している。これら２つの信号の間の夫々の位相を表わす信号は、主に、アクティブ又はパッシブ、デジタル又はアナログフィルタ（「ループフィルタ」）を介して該オシレータを制御するために使用される。
【背景技術】
【０００３】
ＰＬＬ回路に対する適用分野は多く且つ様々である。例えば、ＰＬＬはデジタル信号シーケンスからのクロック信号回復のため又はＦＭ復調のために使用することが可能である。「ＳＯＮＥＴ」又は「ＳＤＨ」等の通信スタンダードにおいて、データの送信及び受信期間中にクロック信号を発生するためにクロック発生回路が必要とされる。この種類の回路においては、ＰＬＬ回路は、例えば基準として入力される入力クロック信号から、通信システムにおいて使用するための１つ又は複数の出力クロック信号を発生することが可能である。
【０００４】
本願出願人の事業組織内における知識に基づく従来技術に従って、デジタル位相検知器の実現のためのアプローチは、アナログ位相検知器を下流側のアナログ・デジタル変換器と結合させることを包含している。然しながら、その場合に達成可能な位相分解能は、アナログ位相検知器の線形性及びアナログ・デジタル変換器の分解能によって厳しく制限されている。従って、別のアプローチによれば、デジタル位相検知器がサンプリング回路で実現されておりその場合に、位相検知器へ供給される入力クロック信号は、同様に位相検知器へ供給されるより高い周波数のサンプリングクロック信号によってサンプリングされる（「オーバーサンプリング」）。従って、位相検知器はサンプリングレート（サンプリングクロック信号の周波数）によって決定的に決定され、然しながら、その場合に、最大サンプリング周波数は、実際上、サンプリング回路において使用されている電子コンポーネントの速度により制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の１つの目的とするところは、高い位相分解能でサンプリングクロック信号を基準として入力クロック信号の位相を検知することが可能な位相検知を提供することである。
【課題を解決するための手段】
【０００６】
この目的は、位相検知器へ供給されるより高い周波数のサンプリングクロック信号を基準として位相検知器へ供給される入力クロック信号の位相を特定するデジタル位相検知信号を発生するデジタル位相検知器により達成され、それは、
サンプリングクロック信号のデジタル的に調節され位相変位されたバージョンとして補助サンプリングクロック信号を発生するためのデジタル的に調節可能な位相変位装置、尚該補助サンプリングクロック信号は、サンプリングクロック信号の１周期より小さな段階的に調節可能であり、
位相検知信号の第一のより上位のデジタルコンポーネントを発生するために補助サンプリングクロック信号で入力クロック信号をサンプリングするサンプリング装置、
第一デジタルコンポーネントの評価及びその評価結果に基づくデジタル制御信号であって、それにより調節可能な位相変位装置が調節され且つ位相検知信号の第二デジタルコンポーネントが発生されるデジタル制御信号を発生するための評価装置、
を有している。
【０００７】
上の目的は、更に、高周波数サンプリングクロック信号を基準として入力クロック信号の位相を特定するデジタル位相検知信号を発生する方法により達成され、該方法は、
サンプリングクロック信号のデジタル的に調節され位相変位されたバージョンとして補助サンプリングクロック信号を発生し、尚該補助サンプリングクロック信号は、サンプリングクロック信号の１周期より小さな段階的に調節可能であり、
位相検知信号の第一のより上位のデジタルコンポーネントを発生するために補助サンプリングクロック信号で入力クロック信号をサンプリングし、
第一デジタルコンポーネントを評価し且つその評価結果に基づいて、それにより補助サンプリングクロック信号の発生により与えられた調節可能な位相変位が調節され、且つ位相検知信号の第二デジタルコンポーネントが発生されるデジタル制御信号を発生する、
上記各ステップを有している。
【０００８】
本発明の有益的な更なる展開についても以下に説明し且つそのようなものとして又は結合して提供することが可能である。
【０００９】
本発明はサンプリングクロック信号を基準として入力クロック信号の位相を特定するデジタル位相検知信号を得るために、より高い周波数のサンプリングクロック信号によって入力クロック信号のサンプリングの上述したアプローチに基づいている。
【００１０】
然しながら、ここで、制限されている性能能力の結果として位相分解能の制限、特にサンプリング装置の電子コンポーネントの制限された速度を解消するために、従来の概念の新たな種類の延長を使用しており、その場合にサンプリングクロック信号はサンプリングのために直接的に引き出されるものではなく、前もってデジタル的に調節可能な位相変位へ露呈される。「補助サンプリング信号」によるサンプリングは、位相検知信号の第一のより上位のデジタルコンポーネントを送給する。この第一デジタルコンポーネントの評価に基づいて、小さな位相変位が行われ、それは次のサンプリングに関連している。同時に、この評価に基づいて、位相検知信号の第二デジタルコンポーネントが発生される。
【００１１】
本発明においては、位相分解能は、段階的に調節可能である位相変位装置の分解能により最終的に決定される。この分解能は、実際上、サンプリング装置の分解能よりも著しくより高いものであることを想定することが可能であり、従って本発明の場合には、位相検知の分解能は著しく増加させることが可能である。
【００１２】
位相検知及び／又は位相検知方法の好適な使用の結果としてＰＬＬにおける位相検知器の実現となる。本願においては、位相検知器の増加された位相分解能は、関連するＰＬＬの性能特性を改善するために効果的に使用することが可能である。
【００１３】
特に好適な実施形態において、位相検知信号の第一デジタルコンポーネントの評価は、この第一デジタルコンポーネントと規定されたスレッシュホールド値との単純な比較を包含している。この場合には、その評価は、第一デジタルコンポーネントが、例えば、固定され規定されたスレッシュホールド値より一層大きいか又は一層小さいかの情報を送給する。以下において第一デジタルコンポーネントの「符号」としても示されるこの情報に基づいて、補助サンプリングクロック信号は、例えば次の比較等の次の評価が行われる前に、その位相に関して調節することが可能である。従って、本発明においては、固定されたサンプリングクロック信号はサンプリングのために従来の態様で使用されるものではなく、その代わりに、調節可能な位相変位により発生される可変の補助サンプリングクロック信号である。更に、第一のより上位のデジタルコンポーネントの評価においては、位相検知信号の第二コンポーネントが発生され、それは比較的小さな（より下位の）段階的に変更可能であり、それは、本発明においては、位相検知の付加的に達成された位相分解能を表わす。
【００１４】
位相変位の調節のために第一デジタルコンポーネントの評価において発生されたデジタル制御信号は実効的には「補正信号」であり、それにより、補助サンプリングクロック信号の位相が小さな段階的にサンプリングクロック信号を基準として調節される。調節の大きさは「微細情報」を送給し、それはより下位の段階で調節される位相検知器における位相検知信号の第二コンポーネントを形成するか又は変更するために使用される。
【００１５】
より高い周波数のサンプリングクロック信号、例えばそれから抽出された補助サンプリングクロック信号での入力クロック信号のサンプリングにおいて、サンプリング装置は、例えば、フリップフロップ、特に側部制御型（ｆｌａｎｋ−ｃｏｎｔｒｏｌｌｅｄ）フリップフロップによって実現することが可能であり、その出力において、位相のデジタル表現が得られる。ここでの実際的な問題は、各フリップフロップに対して必要なサンプル・ホールド時間であり、それは達成可能なサンプリングの時間的分解能を制限する。この制限は、又、最初からサンプリングの分解能を改善するためにサンプリングクロック信号（又は補助サンプリングクロック信号）に複数のサンプリング位相を供給する場合にも適用される（「多相サンプリング（ｍｕｌｔｉｐｈａｓｅ  ｓａｍｐｌｉｎｇ）」）。本発明での達成可能な位相分解能のかなりの改善のために、位相検知の分解能が最終的な場合において、実際上何等の顕著な制限に影響されることのない（供給されたサンプリングクロック信号を基準としての補助サンプリングクロック信号の）位相変位の分解能に基づくものであることが臨界的である。実施例の１つの形態においては、回路及び正確度の点でその実現が簡単であるために特に好適なものであるが、デジタル的に調節可能な位相変位はデジタル的に調節可能な位相補間によって実現され、その場合に、複数の位相を具備するサンプリングクロック信号から開始して、これらの位相の間で補間される補助サンプリングクロック信号が発生される。この位相補間のために、位相補間器の実現に対してそれ自身既知の回路概念に対して効果的に措置を講ずることが可能である（例えば、補間された出力位相の発生のために２個又はそれ以上の入力位相の加重加算）。
【００１６】
実施例の１つの形態においては、サンプリングクロック信号の周波数が、少なくとも係数１０1、好適には少なくとも係数１０2だけ入力クロック信号に対して予測される周波数よりも一層大きいものとされる。サンプリングクロック信号は、例えば、固定され規定された周期を有する周期的信号とすることが可能である。
【００１７】
実施例の１形態においては、第一デジタルコンポーネントの発生において位相分解能を増加させるために補助サンプリングクロック信号は複数の位相が与えられるものとされる。この場合において、「多相サンプリング」が第一デジタルコンポーネントを形成するために使用される。ここで、該複数の補助サンプリングクロック信号位相が互いに等距離のものであるようにさせることが可能である。従って、ここの補助サンプリングクロック信号位相は供給されたサンプリング信号の周期を有しているが互いに位相変位されている。実施例の好適形態においては、位相変位の各調節ステップが互いに隣接している補助サンプリングクロック信号位相間の位相差の整数フラクション（ｆｒａｃｔｉｏｎ）に対応するようになされている。
【００１８】
既に上において詳細に説明したように、本発明に対して必要な位相変位は、位相補間として特に簡単な態様で実現することが可能である。実施例の１つの形態においては、サンプリングクロック信号に複数のサンプリング位相が与えられ且つ位相変位装置がサンプリング位相間のデジタル的に調節可能な補間のために位相補間器として構成されるものとされる。１つの簡単な実施例においては、サンプリングクロック信号は、９０゜相互に位相がオフセットした２つのサンプリング位相が与えられ、即ち、所謂「直交信号」が与えられる。
【００１９】
実施例の好適形態においては、位相変位の調節が評価装置により発生されたデジタル制御信号が入力されるモジュロ積分器の出力信号により規定されるものとされる。
【００２０】
実施例の１つの形態においては、評価装置が第一デジタルコンポーネントの符号を決定するための符号検知器を有するものとされる。ここで用語「符号」は非常に広義に理解すべきものであり、この符号が、ゼロとは異なる規定されたスレッシュホールド値を得ることの失敗又はその超過を表わす場合も包含すべきである。位相検知信号の第二デジタルコンポーネントを発生すべく機能する評価装置の回路の部分は、ここでは、積分器（カウンタ）として簡単な態様で構成することが可能であり、それは符号検知器から決定された符号情報（＋１又は−１）を積分する。
【発明を実施するための最良の形態】
【００２１】
図１は、位相検知器１へ供給されるより高い周波数のサンプリングクロック信号ＣＫを基準として位相検知器１へ供給される入力クロック信号ＰＤ ＩＮの位相を特定するデジタル位相検知信号ＰＤ ＯＵＴを発生する従来のデジタル位相検知器１の機能を示している。信号ＰＤ ＩＮ及びＣＫの予測される、即ち平均の周波数は例示的な態様で図１において特定してあり、且つこの例においては、約６４の係数だけ互いに異なっている。位相検知器１はサンプリング装置２を有しており、それは二進表現における位相検知信号ＰＤ ＯＵＴを発生する。ここで単一の位相サンプリング信号ＣＫが使用される場合には、選択した「オーバーサンプリング」に従って、６ビットの分解能を有する信号ＰＤ ＯＵＴを与えることが可能である（２6＝６４）。表示した例においては、然しながら、サンプリングクロック信号ＣＫは図１においては「ＣＫ＜１：８＞」の表記により記号として示してある互いに等距離に配置された８個の位相が入力され、このことは係数８だけ出力された位相検知信号ＰＤ ＯＵＴの分解能において対応する増加を可能とさせる。表示例においては、位相検知信号ＰＤ ＯＵＴは１０ビットの分解能で出力される（「ＰＤ ＯＵＴ＜９：０＞」の表記により記号化してある）。
【００２２】
換言すると、サンプリング装置２は、所謂「多相サンプラー」として構成されており、それにより、供給された入力クロック信号ＰＤ ＩＮは、位相情報ＰＤ ＯＵＴを抽出するために、同様に供給されたより高い周波数のサンプリングクロック信号ＣＫの複数の位相と同時的に比較される。
【００２３】
多くの適用例にとって、位相検知結果ＰＤ ＯＵＴの正確度、即ち位相分解能における更なる増加が所望されている。然しながら、図１に示したサンプリング装置２の現在の回路構成においては、迅速に技術的限界に遭遇し、その限界は使用される電子コンポーネントの性能特性によって条件付けされる。
【００２４】
従って、実際的な観点からは、サンプリング周波数を増加させることによるか又は同時的に使用されるこのサンプリング信号の位相の数を増加させることのいずれかによって信号ＰＤ ＯＵＴにおける分解能における増加を達成することは不可能である。
【００２５】
以下において、本発明の実施例の１つの例を図２乃至７を参照して説明するが、それにより位相分解能の前述した制限が解消される。この時点において注意すべきことであるが、図１に表示した種類のサンプリング装置は、本発明に基づく位相検知器においても使用される。図３はこのようなサンプリング装置の構成を示している。然しながら、本発明においては、このようなサンプリング装置は更なるコンポーネントで補充され、従って達成される位相検知の位相分解能は、最早、サンプリング装置の分解能能力により制限されるものではない。
【００２６】
図２はデジタル位相検知信号ＰＤ ＯＵＴ＜１２：０＞を発生する位相検知器ＰＤの構成を示しており、即ち、それは１３ビットの非常に高い分解能を有しており、位相検知器へ供給されるより高い周波数のサンプリングクロック信号ＣＫを基準として位相検知器ＰＤへ供給される入力クロック信号ＰＤ ＩＮの位相を特定する。互いに９０゜だけ変位されている２つのサンプリング位相ＣＫ ０及びＣＫ ９０を有するサンプリングクロック信号ＣＫが位相補間器１２へ供給される。
【００２７】
位相補間器１２はデジタル信号ＰＨＩ＜４：０＞（即ち、５ビット分解能を有している）によってデジタル的に調節可能であり且つサンプリングクロック信号ＣＫのデジタル的に調節され位相変位されたバージョンとして以下において「補助サンプリングクロック信号」ＣＫ＜１：８＞として記載する信号を発生し、それは、表示した実施例の例においては、入力クロック信号ＰＤ ＩＮも供給されるサンプリング装置１４に対する８個の位相を有している。
【００２８】
サンプリング装置１４の構成に関する限り、それ自身既知の任意の回路概念に対して効果的に措置を講ずることが可能である。表示したサンプリング装置１４の構成を図３乃至７を参照して以下により詳細に説明するが、本装置の機能性にとっては二次的な重要性を有するものである。本発明にとって基本的なことは、むしろ、ここでは例示的な態様で多相サンプリング装置として表わされているサンプリング装置の、図２において例示的な態様で示されているようなその他の検知器コンポーネントとの相互作用である。
【００２９】
サンプリング装置１４は、位相検知信号ＰＤ ＯＵＴ＜１２：０＞の第一のより高い次数のデジタルコンポーネントＯＵＴ１＜９：０＞を図２に表示したように発生させるために、補助サンプリングクロック信号ＣＫ＜１：８＞で入力クロック信号ＰＤ ＩＮをサンプルし、そのデジタルコンポーネントは、デジタル増幅器（乗算器）１６を介して係数８だけ増加されて加算器１８内へエンターされ、加算器１８には、更に、入力された信号コンポーネントＯＵＴ１及びＯＵＴ２の加算により所望の位相検知信号ＰＤ ＯＵＴ＜１２：０＞を発生するために第二デジタルコンポーネントＯＵＴ２＜１２：０＞が入力される。
【００３０】
以下においては、より下位のステップにおいて変更可能な第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される態様について説明するが、それにより、全体的な装置の位相分解能は著しく増加される。
【００３１】
図２から理解することが可能であるように、第一デジタルコンポーネントＯＵＴ１＜９：０＞が符号検知器２０へ入力され、それはこのデジタルコンポーネントを固定された規定されたスレッシュホールド値（実効的には適宜定義された「ゼロポイント」、例えばこの例においては値「６４」）と比較し、且つその比較結果ｓに対応する符号情報をデジタル形態（「＋１」又は「−１」）で出力する。
【００３２】
この符号情報ｓは、一方においては、符号積分器（カウンタ）２２へ入力され、且つ、他方においては、モジュロ３２積分器（循環カウンタ）２４へ入力される。
【００３３】
モジュロ３２積分器２４の出力値は制御信号ＰＨＩ＜４：０＞であり、それに関しては既に上に参照しており、且つそれにより、位相補間器１２により実行された補助サンプリングクロック信号の位相シフトが入力されたサンプリングクロック信号を基準として調節される。最後の位相比較の結果、即ちこれから発生する符号情報ｓに依存して、補助サンプリングクロック信号、又はより正確に記載すると、８個の個別的な位相ＣＫ＜１＞，ＣＫ＜２＞，．．．が、サンプリング装置１４によって次の位相比較が行われる前に、位相補間器１２によって対応的に位相変位される。デジタル符号積分器２２は位相調節の大きさを登録（カウント）し、従って位相検知器ＰＤの付加的な位相情報（位相検知信号の第二デジタルコンポーネント）を送給する。
【００３４】
図３は図２の位相検知器ＰＤにおいて使用されるサンプリング装置１４の構成を示している。
【００３５】
サンプリング信号ＣＫの位相変位されたバージョンＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮが多相サンプラー５０へ入力され、それは、これらから、信号ＣＫ Ｒ及びＯＵＴ１＜２：０＞を発生する。全部で８個の信号コンポーネントＣＫ＜１＞乃至ＣＫ＜８＞からなる信号ＣＫ＜１：８＞の１つの信号コンポーネントＣＫ＜１＞の位相アキュムレータ５２（カウンタ）へ入力される。位相アキュムレータ５２から出力された信号及び信号ＣＫ Ｒは、表示したように、７個のフリップフロップからなるフリップフロップ装置５４へ印加され、それは信号コンポーネントＯＵＴ１＜９：３＞を形成し、それは、信号ＯＵＴ１＜２：０＞の印加される加算要素５６を介して供給されて位相検知器出力信号ＯＵＴ１＜９：０＞を形成する。表示した実施例の例においては、サンプリング装置１４が、その出力において、１０ビットワードを発生し、それはデジタル態様で位相検知器ＰＤへ供給された信号の位相を表わす。サンプリング装置１４は信号ＯＵＴ１＜２：０＞を供給するために高速で動作している多相サンプラーを有しており、該信号は位相検知器出力信号ＯＵＴ１＜９：０＞の最下位の３ビットを表わしている。フリップフロップ装置５４は７個のより高い次数のビットを発生する。該多相サンプラーは、この表示した例においては１９．４４ＭＨｚの周波数を有している供給された位相検知器入力信号ＰＤ ＩＮを、この表示した実施例の例においては１．２５ＧＨｚの周波数を有しており且つ１００ｐｓの位相分解能を送給する８個の均等に離隔したクロック信号ＣＫ＜１＞乃至ＣＫ＜８＞でサンプルする。
【００３６】
図４は図３に示した多相サンプラー５０の構成を示している。
【００３７】
多相サンプラー５０は、表示したように、フリップフロップ装置５８及びデコーダ６０を包含しており、それに対して、表示した態様で信号ＰＤ ＩＮ及びＣＫ＜１＞乃至ＣＫ＜８＞が印加され、且つその出力側上で信号ＣＫ Ｒ及びＯＵＴ１＜２：０＞を出力する。
【００３８】
図５は、信号コンポーネントＣＫ＜１＞乃至ＣＫ＜８＞、信号ＰＤ ＩＮ、信号ＯＵＴ１＜２：０＞、信号ＣＫ Ｒの例示的な時間プロフィルを示している。図５は、特に、８個のサンプリングクロック信号ＣＫ＜１：８＞及び位相検知器入力信号ＰＤ ＩＮ及び位相検知器出力信号ＯＵＴ１の間の位相関係を示している。
【００３９】
これから、位相補間器１２により発生された信号コンポーネントＣＫ＜１＞乃至ＣＫ＜８＞が同一の信号であるが、互いに位相が等距離変位されていることを理解することが可能である。表示した実施例の例においては、隣接しているこれらの信号コンポーネントのうちの２つの間（例えば、ＣＫ＜１＞とＣＫ＜２＞との間）の時間的な変位は１００ｐｓに対応している。
【００４０】
図６及び７は位相補間器１２の構成を明らかにしている。
【００４１】
補間器１２の全体的な構成を図６に示してある。１．２５ＧＨｚの周波数において８個の均等に離隔された（１００ｐｓだけ）クロック信号ＣＫ＜１＞乃至ＣＫ＜８＞を供給するために、補間器１２は２つの表示された補間器半分部分７０−１及び７−２及び付加的な分割器回路を具備する本回路の出力セクション７２を有している。本回路の補間器半分部分７０−１，７０−２及び補間器出力セクション７２は、表示した態様で一緒に動作して、直交信号ＣＫ ０及びＣＫ ９０（図２参照）から、信号コンポーネントＣＫ＜１＞乃至ＣＫ＜８＞により表わされるサンプリング信号ＣＫの位相シフトしたバージョンを形成する。
【００４２】
直交信号ＣＫ ０及びＣＫ ９０は差動形態で補間器１２へ供給され、信号ＣＫ ０は差動信号コンポーネントＣＫ ０ Ｐ及びＣＫ ０ Ｎから構成されている。信号ＣＫ ９０は差動信号コンポーネントＣＫ ９０ Ｐ及びＣＫ ９０ Ｎから構成されている。所望の位相変位の調節は、信号ＰＨＩ＜４：０＞、即ちモジュロ３２積分器２４から位相補間器１２の制御入力へ転送された信号、によって行われる。
【００４３】
図７は図６に示した２つの補間器半分部分７０−１及び７０−２の（同一の）構成を示している。各補間器半分部分の構成はそれ自身既知の設計概念に従っており、且つ供給されたＰＨＩ＜４：０＞信号を電流のアナログ表現（表示した電流源により記号で示されている）へ変換するデジタル・アナログ変換器７４を有している。該電流源から供給された電流は夫々のトランスコンダクタンス段に対する調節用電流として作用し、その各々は、表示したように、トランジスタ対から形成されており且つ個々の電流の加重重ね合せを実行する。該電流は共通の抵抗負荷Ｒを介して供給され、従って図６に示した電位ＰＨ ＯＵＴＰ及びＰＨ ＯＵＴＮは抵抗負荷Ｒを横断しての電圧降下として与えられる。該位相補間器出力信号は、常に９０゜の位相差を有しているＣＫ１及びＣＫ２入力信号の加重和（電流の重ね合せにより形成される）に対応している。該位相補間器出力信号の分解能は５０ｐｓとして特定される。
【００４４】
要するに、図２に基づく回路装置で達成される改良は、図１に基づく従来の位相検知器と比較して、再度以下のように詳細に説明することが可能である。
【００４５】
図１の従来の位相検知器はサンプラーとして構成することが可能であり、それは８個のクロック信号ＣＫ＜１：８＞（８個の補助サンプリングクロック信号位相）で入力クロック信号ＰＤ ＩＮをサンプルし、該クロック信号の各々はｆ＝１．２５ＧＨｚの周波数を有している。クロック信号ＣＫ＜１：８＞は１００ｐｓの相互位相オフセットを有しており、従って実際のサンプリングレートは８×１．２５ＧＨｚ＝１０ＧＨｚである。１０ＧＨｚのサンプリングレートの場合には、該サンプラーにおけるフリップフロップに対して１００ｐｓの最大サンプル・ホールド時間が必要とされる。０．１３μｍＣＭＯＳ技術で従来のＣＭＯＳフリップフロップを使用する場合には、この１０ＧＨｚのサンプリングレートは既にこの技術の限界を超えている。
【００４６】
図２に示した実施例の形態は、位相分解能をこの１００ｐｓ限界より下に改善させることを可能とし、その目的のために、サンプラー１４に対して示した「フィードバック経路」が設けられている。このフィードバック経路はサンプラー１４の出力から符号検知器２０及びモジュロ３２積分器２４を介して位相補間器１２へ戻るように走行しており、該位相補間器はサンプラー１４に対して２つの入力信号のうちの１つを送給する。この新たな種類の位相検知器ＰＤは従来の種類のサンプラー１４、順方向経路（加算器１８に対して）における付加的なデジタル符号積分器２２及びフィードバック経路におけるモジュロ３２積分器２４及び位相補間器１２を有している。
【００４７】
サンプラー１４は１０個のＭＳＢビット及び符号情報ｓを符号積分器２２へ送給する。符号積分器２２の出力及びサンプラー１４の出力は、８で乗算され、位相検知器出力において（加算器１８において）加算される。フィードバック経路において、符号情報（＋／−１）がモジュロ３２積分器２４によって積分され、且つ全ての８個のサンプリング位相をＣＫ＜１：８＞の＋／−１２．５ｐｓ（１００ｐｓ／８）の位相変位となる。従って、本発明に基づく解決は位相検知器の分解能を１００ｐｓから１２．５ｐｓへ改善しており且つ位相検知器の出力において３個の付加的なＬＳＢビットを送給する。
【００４８】
位相補間器を具備する位相検知器フィードバックループの帯域幅ＢＷは近似的に以下の如くに計算することが可能である。
【００４９】
ＢＷ＝ｄＴ×（Ｆ０）2／ＪＩＴＴＥＲｐ−ｐ
尚、ｄＴは１ＬＳＢに対して発生する補間器出力における位相変位（例えば、１２．５ｐｓ）を示しており、Ｆ０は入力クロック信号ＰＤ ＩＮの周波数（例えば、１９．４４ＭＨｚ）を示しており、且つＪＩＴＴＥＲｐ−ｐはピーク間の入力ジッター振幅を示している。
【００５０】
実施例の例におけるｄＴ及びＦ０に対して与えられた値及び０．４（「単位間隔」即ち「ＵＩ」で測定した）の入力ジッターに対して、この近似は１１．８ｋＨｚの帯域幅ＤＷを送給する。
【００５１】
図８乃至１０は種々のジッター周波数及び０．２ＵＩのジッター振幅を有する正弦波入力ジッターに対する幾つかのシミュレーション結果を示している。
【００５２】
これらの図において、符号積分器２２、サンプラー１４（増幅器１６と共に）及び加算器１８の出力信号は、夫々、３０ＫＨｚ（図８）、９ＫＨｚ（図９）及び１ＫＨｚ（図１０）のジッター周波数に対して「符号積分器」、「サンプラー」、「Ｐｄ−ｏｕｔ」として示してある。これら全ての場合において、加算器からの出力信号「Ｐｄ−ｏｕｔ」、即ち位相検知信号ＰＤ ＯＵＴとして上に示した信号は、一方においては、符号積分器２２から（ＯＵＴ２）及び他方においてはサンプリング装置１４から（ＯＵＴ１）の出力信号の和として発生する（加算器１８における加算の結果として）。
【００５３】
該シミュレーション結果から、３つの全ての場合において、位相検知信号が正弦波ジッターを良好に再現することを理解することが可能である。異なるジッター周波数に対して発生する信号特性間の差異は、単に、２つの加法的な重ね合わせた信号コンポーネントからの位相検知信号の合成は周波数と共に変化するという事実にある。比較的高いジッター周波数の３０ＫＨｚ（図８）においては、位相検知信号がサンプリング装置１４の出力信号から大部分が形成され、一方減少するジッター周波数の場合には（例えば、図９）、符号積分器２２からの出力信号のコンポーネントが増加する。比較的低いジッター周波数の１ＫＨｚ（図１０）においては、ジッターは基本的にレジスタ即ち登録され且つ符号積分器２２の出力信号により再生される。
【図面の簡単な説明】
【００５４】
【図１】例えば１００ｐｓの位相分解能を有する従来の位相検知器の機能を示した概略図。
【図２】例えば１２．５ｐｓの位相分解能を有する本発明に基づく位相検知器の構成を示した概略図。
【図３】図２の位相検知器において使用されているサンプリング装置の構成を示した概略図。
【図４】図３のサンプリング装置において使用されている多相サンプラーの構成を示した概略図。
【図５】図４の多相サンプラーにおいて発生する信号の時間プロフィルの例示的表示を示したグラフ図。
【図６】図２の位相検知器において使用されている位相補間器の構成を示した概略図。
【図７】図６の位相補間器において使用されている２個の補間器半分部分の構成を示した概略図。
【図８】入力クロック信号におけるあるジッター周波数に対しての図２の位相検知器において発生する幾つかの信号に対するシミュレーション結果を示したグラフ図。
【図９】減少したジッター周波数に対する対応するシミュレーション結果を示したグラフ図。
【図１０】更に減少したジッター周波数に対する対応するシミュレーション結果を示したグラフ図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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