(57)【要約】【課題】搭載するメモリの個数に変動が生じた場合であっても、低消費電力かつ低コストに製造可能な半導体装置を提供する。【解決手段】本発明の一実施形態に係る半導体装置は、主に、情報を格納する複数のＰＳＲＡＭ１３と、当該複数のＰＳＲＡＭ１３を制御する信号を当該ＰＳＲＡＭ１３に入力するコントローラ１２とを備える。メモリチップ１３は、コントローラ１２から入力された情報のアドレスを指定する複数のアドレス信号／Ａ＜０＞〜／Ａ＜ｎ＞、及びコントローラ１２から入力されたアドレス信号／Ａ＜０＞〜／Ａ＜ｎ＞と異なるチップセレクト信号／ＣＳを受け付け、複数のアドレス信号／Ａ＜０＞〜／Ａ＜ｎ＞の内予め設定されたセレクトアドレス信号／ＳＡとチップセレクト信号／ＣＳに基づき、そのＰＳＲＡＭを選択状態或いは非選択状態とする入力信号制御回路１３２ｅを備える。【選択図】図４
2008071375.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリチップと、当該複数のメモリチップを制御する信号を前記複数のメモリチップに入力するコントローラとを備える半導体装置において、
前記複数のメモリチップは、
入力された信号に基づき駆動するメモリチップを選択或いは非選択とするチップ選択信号入力部と、
入力された信号に基づき前記メモリチップのアドレスを指定する信号を出力するアドレス信号入力部と、
入力された信号に基づき前記複数のメモリチップを選択或いは非選択とすると共に前記アドレス信号入力部に転用可能に構成されたセレクトアドレス信号入力部と
を備えることを特徴とする半導体装置。
【請求項２】
前記セレクトアドレス信号入力部は、２つの入力信号に基づき出力信号を反転させるか否かを切り換える切換回路を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
ボンディングパッドに接続されたボンディングワイヤの有無により変動する信号を前記切換回路に入力するボンディング回路を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
フューズの切断の有無により変動する信号を前記切換回路に入力するフューズ回路を備えることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記セレクトアドレス信号入力部の出力信号、及び前記チップアドレス信号入力部からの出力信号に基づき、前記アドレス信号入力部を入力禁止とすることにより、消費電力を低減するパワーダウン制御回路を備えることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記メモリチップは、擬似スタティックＲＡＭであることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチ・チップ・パッケージ（ＭＣＰ）製品におけるランダム・アクセス・メモリ（ＲＡＭ）を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリの大容量化及び縮小化に伴い、ＭＣＰ製品の要求が高まっている。
【０００３】
ＭＣＰは、特に低消費電力用シンクロナス・ダイナミックＲＡＭ（ＬＰＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、擬似ＳＲＡＭ（ＰＳＲＡＭ）、ファーストサイクルＲＡＭ（ＦＣＲＡＭ）などのＲＡＭとＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発メモリとの組み合わせが主流である。上記のＭＣＰであれば、小さなスペースでＲＡＭの大容量化が実現できることから、携帯機器等からスーパーコンピュータに至るまで、幅広く用いられている。
【０００４】
通常のＲＡＭにおいてコマンドの入力を行う場合には、コントローラは、一般に、ＲＡＭに当該ＲＡＭを選択するか否かの判断に用いるチップセレクト信号を入力する。このようにＲＡＭをチップセレクト信号のみに基づく制御とすると、コントローラには、ＲＡＭの個数だけ信号を出力するチップセレクトピンが必要となる。すなわち、ＲＡＭが４個あれば、コントローラのチップセレクトピンも４本、ＲＡＭが８個あれば、コントローラのチップセレクトピンも８本必要となり、搭載されるＲＡＭの個数が増えれば増えるほどコントローラのチップセレクトピンの本数も増加する。
【０００５】
ＲＡＭの大容量化に伴い、複数個のＲＡＭを２倍或いは４倍のセル容量を有する大容量のＲＡＭ１個に置き換えた場合に、チップセレクトピンは１本でよくなるが、逆にアドレスピンはＲＡＭの大容量化に伴い本数を増加する必要が生じる。また、大容量化を行った場合に、コントローラには、不必要なチップセレクトピンが残る。したがって、アドレスピンが大容量化に対応されていないために、ＲＡＭの置換え毎にコントローラの再設計が必要となり、結果としてコストの増加を引き起こすという問題が生じる。
【０００６】
ＭＣＰ製品に関連する技術として、特許文献１には、特性の異なる少なくとも２個のメモリユニットを搭載し、メモリ使用環境設定時、或いはジョブ実行途中、メモリユニットを切替えて使用する構成のメモリシステムが開示されている。このシステムは、搭載されるメモリの特性が異なり、高速アクセス可能なメモリと低速大容量のメモリを切替えて使用する構成を有している。
【０００７】
また、特許文献２には、メモリデバイスに論理制御素子を設けて各メモリ回路を選択状態または非選択状態に設定するメモリシステムが開示されている。このシステムは、メモリデバイスに論理制御素子を設けて、各メモリ回路を選択状態または非選択状態に設定可能としている。
【０００８】
しかしながら、特許文献１，２であっても、上記問題は解消されておらず、搭載するメモリの個数に変動が生じる場合であれば、そのコントローラを再設計する必要が生じる。すなわち、製造コストが上昇することになる。
【０００９】
更にＬＰＳＤＲＡＭ、ＰＳＲＡＭに代表される携帯機器向けＲＡＭにおいては、製造コストを抑えることと同様に消費電力の低減も大変重要である。
【特許文献１】特開平１０−２４０６０７号公報
【特許文献２】特開平８−１８０６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、搭載するメモリの個数に変動が生じた場合であっても、低消費電流かつ低コストに製造可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、複数のメモリチップと、当該複数のメモリチップを制御する信号を前記複数のメモリチップに入力するコントローラとを備える半導体装置において、前記複数のメモリチップは、入力された信号に基づき駆動するメモリチップを選択或いは非選択とするチップ選択信号入力部と、入力された信号に基づき前記メモリチップのアドレスを指定する信号を出力するアドレス信号入力部と、入力された信号に基づき前記複数のメモリチップを選択或いは非選択とすると共に前記アドレス信号入力部に転用可能に構成されたセレクトアドレス信号入力部とを備える。
【発明の効果】
【００１２】
この発明によれば、搭載するメモリの個数に変動が生じた場合であっても、低消費電流かつ低コストに製造可能な半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明に係る半導体装置の一実施形態を説明する。
【００１４】
［第１実施形態］
図１〜図３を参照して、本発明の第１実施形態に係る半導体装置を説明する。
【００１５】
図１は、第１実施形態に係る半導体装置の概略図である。図１に示すように、第１実施形態に係る半導体装置は、主として、基板１１上に積載されたコントローラ１２と、コントローラ１２に積載された２つのＰＳＲＡＭ１３Ａ，１３Ｂとを備えている。
【００１６】
このＰＳＲＡＭ１３Ａ，１３Ｂは、１個のトランジスタと１個のキャパシタとで構成されるため、従来のＳＲＡＭ（フルＣＭＯＳタイプで６個のトランジスタ）と比較して、小型化、大容量化に適している。その他ＰＳＲＡＭ１３Ａ，１３Ｂは、アドレスをマルチプレクスせず、全アドレスを同時に入力する機能を有している。また、ＰＳＲＡＭ１３Ａ，１３Ｂは、リフレッシュコマンドが存在せず、自動的にリフレッシュを行う回路を内蔵している。
【００１７】
また、ＰＳＲＡＭ１３Ａ，１３Ｂは、コントローラによる制御の更なる容易化のため、外部からのコマンド入力によりリフレッシュを制御する機能を有していてもよい。
【００１８】
コントローラ１２及びＰＳＲＡＭ１３Ａ，１３Ｂには、ボンディングパッド１２ａ，１３ａが設けられている。各ボンディングパッド１２ａ，１３ａは、基板１１に設けられた基板回路パターン１１ａにボンディングワイヤ１４により電気的に接続されている。また、これらコントローラ１２、ＰＳＲＡＭ１３等は、基板１１上に搭載されてモールド樹脂１５により封止される。また、基板１１下面には、半田ボール１６が設けられている。半田ボール１６から入力された信号は、基板回路パターン１１ａ及びボンディングワイヤ１４を介して、コントローラ１２、ＰＳＲＡＭ１３Ａ，１３Ｂに出力される。
【００１９】
図２は、本発明の第１実施形態に係る半導体装置におけるコントローラ１２から出力されるＰＳＲＡＭ１３Ａ，１３Ｂを制御する制御信号を説明する概略図である。図２に示すように、本発明の第１実施形態に係る半導体装置においては、コントローラ１２は、ＰＳＲＡＭ１３Ａ，１３Ｂの選択状態或いは非選択状態を決定する信号を出力するチップセレクトピン（以下、ＣＳピン）Ｐ１、及びＣＳピンＰ１と同様の機能を備えるセレクトアドレスピン（以下、ＳＡピン）Ｐ２を有している。ＣＳピンＰ１及びＳＡピンＰ２からの信号は、分岐し２つのＰＳＲＡＭ１３Ａ，１３Ｂに共通入力される。通常ＭＣＰが適応される半導体装置では、メモリチップの数だけ、チップセレクトピンを有しているが、本実施形態では、２つのメモリチップ（ＰＳＲＡＭ１３Ａ，１３Ｂ）に対し、唯一つのチップセレクトピンを有している。
【００２０】
図２においては図示を省略するが、この他、コントローラ１２には、アドレス入力のタイミングを決定するアドレスアドバンスピン（以下、ＡＤＶピン）、ＰＳＲＡＭ１３のアドレス情報を出力する複数のアドレスピン（以下、Ａピン）、ライトイネーブルピン（以下、ＷＥピン）、出力イネーブルピン（以下、ＯＥ）、データ入出力ピン（以下、ＤＱｉピン）が設けられている。
【００２１】
従来のＰＳＲＡＭにおいては、ＯＥピンを出力制御ピンとして使用しているが、本実施形態においては、コントローラによる制御の更なる容易化のため、ＯＥピンによるデータ出力の有無の制御を廃止してもよい。
【００２２】
また、ＳＡピンＰ２から出力される信号は、複数のＡピンから出力される信号の一部であり、Ａピンから出力される信号としても転用可能である。
【００２３】
以下において、ＣＳピンＰ１から出力された信号を／ＣＳ、ＳＡピンＰ２から出力された信号を／ＳＡ、ＡＤＶピンから出力された信号を／ＡＤＶ、複数のＡピンから出力された信号を／Ａ＜０＞〜／Ａ＜ｎ＞と表記する。
【００２４】
図３は、ＰＳＲＡＭ１３Ａ，１３Ｂのチップ構成を示す図である。ＰＳＲＡＭ１３Ａ，１３Ｂは、図３に示すように、チップの中央付近に配置されたコア回路１３１と、チップの周辺に配置されてコア回路１３１の制御を行う周辺回路１３２とにより構成されている。
【００２５】
コア回路１３１は、メモリセルアレイ、センスアンプ、ロウデコーダ、カラムデコーダ等を備える。
【００２６】
ＰＳＲＡＭ１３Ａ，１３Ｂの一端側の周辺回路１３２には、ＤＱｉピンのパッド群１３２ａと、パッド群１３２ａの入出力回路１３２ｂと、データパスの制御を実行するデータパス制御回路１３２ｃとが形成されている。
【００２７】
ＰＳＲＡＭ１３Ａ，１３Ｂの他端の周辺回路１３２には、コントロールピン（ＣＳピン、ＳＡピン、ＡＤＶピンなど）からの信号を受け付けるパッド群１３２ｄと、コントロールピンからの信号に基づき入力制御を制御する入力信号制御回路１３２ｅと、ロウデコーダ及びカラムデコーダの制御を実行するデコーダ制御回路１３２ｆとが形成されている。また、コア回路１３１とコア回路１３１との間には、配線エリア１３２ｇが形成されている。
【００２８】
次に、図４を参照して、入力信号制御回路１３２ｅの構成について説明する。図４は、入力信号制御回路１３２ｅの回路図である。図４に示すように、入力信号制御回路１３２ｅは、２（ｎ＋１）＋５個のＰチャンネルトランジスタ、２（ｎ＋１）＋５個のＮチャンネルトランジスタ、２（ｎ＋１）＋６個のインバータ、２（ｎ＋１）＋２個のクロックドインバータ（ｎは任意の自然数）により構成されている。
【００２９】
ＣＳピンＰ１から出力された信号／ＣＳは、ＣＭＯＳインバータ回路Ｃｃｓ、インバータＩＮｃｓを介し、入力線ＩＬ（以下、入力線ＩＬの信号を／ＩＬと表記）に出力される。一方、信号／ＡＤＶ、信号／Ａ＜０＞〜Ａ＜ｎ＞、信号／ＳＡは、各々ＣＭＯＳインバータ回路Ｃａｄｖ，Ｃａ０〜Ｃａｎ，Ｃｓａに入力される。
【００３０】
信号／ＣＳは、入力線ＩＬからＣＭＯＳインバータ回路Ｃａｄｖ，Ｃａ０〜Ｃａｎ，ＣｓａのＰＭＯＳトランジスタのソース側に設けられたＰＭＯＳトランジスタＴＰａｄｖ、ＴＰａ０〜ＴＰａｎ、ＴＰｓａのゲートに出力される。
【００３１】
ＣＭＯＳインバータ回路Ｃａｄｖ，Ｃａ０〜Ｃａｎ，Ｃｓａの出力線は、ＮＭＯＳトランジスタＴＮａｄｖ，ＴＮａ０〜ＴＮａｎ，ＴＮｓａのドレインと接続されている。ＮＭＯＳトランジスタＴＮａｄｖ，ＴＮａ０〜ＴＮａｎ，ＴＮｓａのソースは、接地され、そのゲートは入力線ＩＬに接続されている。
【００３２】
ＡＤＶピンからの信号／ＡＤＶは、ＣＭＯＳインバータ回路ＣａｄｖからインバータＩＮ１ａｄｖを介し第１のアドレス制御線ＡＤＬ１（以下、第１のアドレス制御線ＡＤＬ１の信号を／ＡＤＬ１と表記）に出力される。また、信号／ＡＤＶは、インバータＩＮ１ａｄｖ、インバータＩＮ２ａｄｖを介し、第２のアドレス制御線ＡＤＬ２（以下、第２のアドレス制御線ＡＤＬ２の信号を／ＡＤＬ２と表記）に出力される。
【００３３】
複数のＡピンからの信号／Ａ＜０＞〜／Ａ＜ｎ＞は、各々ＣＭＯＳインバータ回路Ｃａ０〜Ｃａｎから各々１つのインバータＩＮ１ａ０〜ＩＮ１ａｎ，１つのクロックドインバータＩＮ２ａ０〜ＩＮ２ａｎを介して、１つのインバータと１つのクロックドインバータにより構成されたラッチ回路Ｒａ０〜Ｒａｎに入力される。そして、それらラッチ回路Ｒａ０〜Ｒａｎから、各メモリに出力信号／ＡＩＮ＜０＞〜／ＡＩＮ＜ｎ＞が出力される。なお、クロックドインバータＩＮ２ａ０〜ＩＮ２ａｎ及びラッチ回路Ｒａ０〜Ｒａｎは、第１のアドレス制御線ＡＤＬ１から「Ｌｏｗ」が入力される。これにより、インバータＩＮ２ａ０〜ＩＮ２ａｎはオン状態となり、信号／Ａ＜０＞〜／Ａ＜ｎ＞が取り込まれる。或いは、インバータＩＮ２ａ０〜ＩＮ２ａｎ及びラッチ回路Ｒａ０〜Ｒａｎは、第１のアドレス制御線ＡＤＬ１から「Ｈｉｇｈ」が入力される。これにより、インバータＩＮ２ａ０〜ＩＮ２ａｎはオフ状態となり、信号／Ａ＜０＞〜／Ａ＜ｎ＞の取り込みを禁止する。
【００３４】
上述した第１のアドレス制御線ＡＤＬ１の制御は、ＡＤＶピンから入力された信号／ＡＤＶにより行われているが、第１のアドレス制御線ＡＤＬ１を「Ｌｏｗ」にする回数を必要最低限にすることにより、信号／ＡＩＮ＜０＞〜／ＡＩＮ＜ｎ＞の切替る回数が削減され、これにより低消費電力による動作が可能となる。
【００３５】
ＳＡピンＰ２からの信号／ＳＡは、各々２つのインバータＩＮ１ｓａ，ＩＮ２ｓａを介して、第１及び第２のアドレス制御線ＡＤＬ１，ＡＤＬ２を介し、１つのインバータと１つのクロックドインバータにより構成されたラッチ回路Ｒａｓａに入力される。ラッチ回路Ｒａｓａにおいて、分岐した２つの信号が出力される。この一方の信号は、第１選択信号／ＳＡＩＮとして出力され、他方の信号は、インバータＩＮ３ｓａを介して、第２選択信号／ＢＳＡＩＮとして出力される。すなわち、信号／ＳＡに対しては、ラッチ回路Ｒａｓａまでは、信号／Ａ＜０＞〜Ａ＜ｎ＞と同様の処理が施される。
【００３６】
すなわち、信号／Ａ＜０＞〜Ａ＜ｎ＞と信号／ＳＡとにおいて同一回路による制御が可能なことから、回路のＡＣ特性のばらつきが小さくなり特性が揃うことにより、アドレスの高速処理が実現できる。
【００３７】
インバータＩＮ２ｓａ及びラッチ回路Ｒａ３ｓａは、第１のアドレス制御線ＡＤＬ１から「Ｌｏｗ」が入力される。これにより、インバータＩＮ２ｓａはオン状態となり、信号／ＳＡが取り込まれる。或いは、ラッチ回路Ｒａｓａは、第１のアドレス制御線ＡＤＬ１から「Ｈｉｇｈ」が入力される。これにより、インバータＩＮ２ｓａはオフ状態となり、信号／Ａ＜０＞〜／Ａ＜ｎ＞の取り込みを禁止する。
【００３８】
次に、図４及び図５を参照して、入力信号制御回路１３２ｅの動作を説明する。図５は、入力信号制御回路１３２ｅの動作を説明したタイミング図である。
【００３９】
先ず、ＣＳピンＰ１からの信号／ＣＳを「Ｌｏｗ」に切り替え、ＣＭＯＳインバータ回路Ｃｃｓ及びインバータＩＮｃｓを介して、入力線ＩＬの信号／ＩＬを「Ｌｏｗ」に切り替える。これにより、ＰＭＯＳトランジスタＴＰａｄｖ，ＴＰａ０〜ＴＰａｎ，ＴＰｓａのゲートが「ＯＮ」状態となり、入力信号制御回路１３２ｅは、信号／ＡＤＶ，信号／Ａ＜０＞〜信号／Ａ＜ｎ＞及び信号／ＳＡを受け付けないスタンバイ状態から、それら信号を受け付けるアクティブ状態に切り替わる。
【００４０】
次に、信号／ＡＤＶを「Ｌｏｗ」に切り替えることにより、ＣＭＯＳインバータ回路Ｃａｄｖ及びインバータＩＮ１ａｄｖを介して、第１のアドレス制御線ＡＤＬ１の信号／ＡＤＬ１は「Ｌｏｗ」に切り替わり、これにより信号／Ａ＜０＞〜／Ａ＜ｎ＞が、各々信号／ＡＩＮ＜０＞〜／ＡＩＮ＜ｎ＞として出力される。
【００４１】
この後に、信号／ＡＤＶを「Ｈｉｇｈ」に切り替えることにより、信号／ＡＤＬ１は「Ｈｉｇｈ」に切り替えられ、信号／Ａ＜０＞〜／Ａ＜ｎ＞は、／ＡＩＮ＜０＞〜ＡＩＮ＜ｎ＞として出力不能となる。
【００４２】
一方、信号／ＳＡを「Ｈｉｇｈ」とすることにより、第１選択信号／ＳＡＩＮは、「Ｈｉｇｈ」となり、第２選択信号／ＢＳＡＩＮは、「Ｌｏｗ」となる。
【００４３】
すなわち、第１選択信号／ＳＡＩＮと第２選択信号／ＢＳＡＩＮとは、逆特性となる。したがって、積載された２個のＰＳＲＡＭ１３Ａ，１３Ｂの一方のＰＳＲＡＭ１３Ａは、第１選択信号／ＳＡＩＮが「Ｈｉｇｈ」において活性（選択状態）とし、もう片方のＰＳＲＡＭ１３Ｂは、第２選択信号／ＢＳＡＩＮが「Ｌｏｗ」において活性とすれば、ＳＡピンＰ２を用いたＰＳＲＡＭ１３Ａ、１３Ｂの選択／非選択が可能となる。このように図４に示す例では、ＳＡピンＰ２からの信号／ＳＡのＨｉｇｈ／Ｌｏｗを受けて、第１選択信号／ＳＡＩＮがＨｉｇｈ／Ｌｏｗに切り替わり、第２選択信号／ＢＳＡＩＮ、第１選択信号／ＳＡＩＮとは逆にＬｏｗ／Ｈｉｇｈに切り替えることにより、ＰＳＲＡＭ１３Ａ，１３Ｂの選択／非選択を制御することができる。
【００４４】
上記のように本発明の第１実施形態に係る半導体装置によれば、２つのＰＳＲＡＭ１３Ａ，１３Ｂのうち動作させたいＰＳＲＡＭの選択をＣＳピンＰ１と、ＳＡピンＰ２からの信号を用い行うことができる。そして、この半導体装置におけるＳＡピンＰ２からの信号／ＳＡは、その回路構成からＡピンからの信号／Ａとして転用することができる。
【００４５】
ここで、２つのＰＳＲＡＭ１３Ａ，１３Ｂを、ＰＳＲＡＭ１３ＡとＰＳＲＡＭ１３Ｂとにおける総メモリセルと同一あるいはそれ以下となる１つのＰＳＲＡＭに置き換える場合を想定する。この場合、１つのＣＳピンはＰＳＲＡＭの制御に用いられ、１つのＳＡピンはＡピンとして転用することができる。換言すれば、第１選択信号／ＳＡＩＮを信号／ＡＩＮ＜０＞〜ＡＩＮ＜ｎ＞として転用することができる。
【００４６】
上記のように本発明の第１実施形態によれば、ＣＳピンでなくＳＡピンで選択／非選択を制御可能であり、ＰＳＲＡＭの個数が変動した場合であっても、各ピンから出力される信号を無駄にすることなく活用できる。したがって、本実施形態によれば、メモリコントローラの再設計の必要が低減され、半導体装置製造の低コスト化が図れる。
【００４７】
すなわち、上記第１実施形態に係る半導体装置の構成を換言すると、ＣＳピンＰ１，ＣＭＯＳインバータＣｃｓ、入力線ＩＬ、Ｐ型トランジスタＴＰａｄｖ，ＴＰａ０〜ＴＰａｎ，ＴＰｓａ、ｎ型トランジスタＴＮａｄｖ、ＴＮａ０〜ＴＮａｎ，ＴＮｓａは、入力された信号に基づき駆動するメモリチップを選択或いは非選択とするチップ選択信号入力部として機能する。
【００４８】
また、複数のＡピン，ＣＭＯＳインバータＣａ０〜Ｃａｎ、インバータＩＮ１ａ０〜ＩＮ１ａｎ、ＩＮ２ａ０〜ＩＮ２ａｎ、ラッチ回路Ｒａ０〜Ｒａｎは、入力された信号に基づき前記メモリチップのアドレスを指定する信号を出力するアドレス信号入力部として機能する。
【００４９】
また、ＣＭＯＳインバータＣｓａ、インバータＩＮ１ｓａ、ＩＮ２ｓａ、ラッチ回路Ｒａｓａ、インバータＩＮｓａが、入力された信号に基づき複数のメモリチップを選択或いは非選択とすると共に上記アドレス信号入力部に転用可能に構成されたセレクトアドレス信号入力部として機能する。
【００５０】
［第２実施形態］
次に、図６及び図７を参照して、本発明の第２実施形態に係る半導体装置について説明する。本発明の第２実施形態に係る半導体装置は、入力信号制御回路１３２ｅ’以外、第１実施形態と同様の構成を有している。したがって、以下に述べる第２実施形態の説明は、入力制御回路１３２ｅ’の構成を中心とする。
【００５１】
図６は、本発明の第２実施形態に係る半導体装置の入力信号制御回路１３２ｅ’を示す図である。なお、図６において、第１実施形態と同一の要素には、同一符号を付し、その説明を省略する。図６に示すように、第１実施形態の入力信号制御回路１３２ｅと異なる箇所は、ＳＡピンＰ２からの信号／ＳＡが入力される回路において、ラッチ回路Ｒａｓａの後に、インバータＩＮ３ｓａの代わりに、セレクトアドレス制御回路ＳＣｓａが設けられている点である。ここで、セレクトアドレス制御回路ＳＣｓａは、ＸＮＯＲゲートである。このセレクトアドレス制御回路ＳＣｓａの入力側には、ラッチ回路Ｒａｓａからの出力信号と、後述するボンディング回路ＢＣからの出力信号が入力される。なお、図６において、第１実施形態に係る入力信号制御回路１３２ｅと同様の構成箇所は、同一符号とし、その説明を省略する。
【００５２】
セレクトアドレス制御回路ＳＣｓａは、図７に示す真理表に従い動作する。なお、図７において「１」は、信号が「Ｈｉｇｈ」である状態を示し、「０」は、信号が「Ｌｏｗ」である状態を示す。すなわち、ボンディング回路ＢＣからの出力信号／ＢＤＧが「Ｈｉｇｈ」であれば、信号／ＳＡを「Ｈｉｇｈ」とすることにより、セレクトアドレス制御回路ＳＣｓａからの出力信号／ＳＡＩＮ’は、「Ｈｉｇｈ」となる。一方、出力信号／ＢＤＧが「Ｌｏｗ」であれば、信号／ＳＡを「Ｌｏｗ」とすれば、出力信号／ＳＡＩＮ’は「Ｈｉｇｈ」となる。
【００５３】
よって、信号／ＢＤＧを「Ｈｉｇｈ」または「Ｌｏｗ」に切り換えることにより、ＰＳＲＡＭが活性化するための条件をチップ毎に変更することができる。
【００５４】
次に、図８を参照して、ボンディング回路ＢＣの具体的構成を説明する。図８に示すように、ボンディング回路ＢＣは、接地電位ＶＳＳが供給される接地パッドＶＳＳＰと、接地パッドＶＳＳＰにボンディングワイヤ１４により接続されたボンディングパッドＢＤＰと、ＰチャンネルトランジスタＰＴｂと、２個のインバータＩＮｂ１，ＩＮｂ２とから構成されている。なお、ＰチャンネルトランジスタＰＴｂは、常時オンであるが、電源供給能力が極めて低いものとする。
【００５５】
ここで、ボンディングパッドＢＤＰにボンディングワイヤ１４を介して電圧ＶＳＳが供給される場合には、一つ目のインバータＩＮｂ１の入力が「Ｌｏｗ」になることから、２つ目のインバータＩＮｂ２を介した出力信号／ＢＤＧも「Ｌｏｗ」となる。これに対し、ボンディングパッドＢＤＰに接地電位ＶＳＳが供給されていない場合には、常時オンのＰチャンネルトランジスタＰＴｂにより、一つ目のインバータＩＮｂ１の入力が「Ｈｉｇｈ」になることから、２つ目のインバータＩＮｂ２を介した出力信号／ＢＤＧも「Ｈｉｇｈ」となる。
【００５６】
すなわち、ボンディングパッドＢＤＰに接地パッドＶＳＳＰが接続されているか否かにより信号／ＢＤＧのＬｏｗ／Ｈｉｇｈを切り換えることが可能である。
【００５７】
上記のように本発明の第２実施形態に係る半導体装置によれば、ボンディングパッドＢＤＰがワイヤボンディング１４に接続されているか否か、及び信号／ＳＡのＬｏｗ／ＨｉｇｈでＰＳＲＡＭの選択／非選択を制御することができる。また、第一実施形態と同様に、ＰＳＲＡＭを選択する必要がない場合であれば、信号／ＳＡＩＮ’を信号／Ａ＜０＞〜Ａ＜ｎ＞に転用することができる。つまり、メモリコントローラの再設計の必要が低減され、半導体装置製造の低コスト化が図れる。即ち、ボンディング回路ＢＤＣにおけるボンディングワイヤ１４の切断により、信号／Ａ＜０＞からＡ＜ｎ＞用に転用することができる。
【００５８】
なお、上記第２実施形態に係る半導体装置の構成を換言すると、セレクトアドレス制御回路ＳＣｓａが、２つの入力信号に基づき出力信号を反転させるか否かを切り換える切換回路として機能する。
【００５９】
［第３実施形態］
次に、図９及び図１０を参照して、本発明の第３実施形態に係る半導体装置について説明する。本発明の第３実施形態に係る半導体装置は、第２実施形態と略同一の構成を有する。したがって、第２実施形態と同一の構成については、その説明を省略する。第３実施形態の半導体装置の第２実施形態と異なる箇所は、ボンディング回路ＢＤＣに替えて、フューズ回路ＦＣを設けた点である。なお、セレクトアドレス制御回路ＳＣｓａには、フューズ回路ＦＣからの信号が入力される構成とされている。図９は、フューズ回路ＦＣの具体的構成を示す図であり、図１０は、フューズ回路ＦＣによる動作波形図である。
【００６０】
図９に示すように、フューズ回路ＦＣは、直列に接続されたＰチャンネルトランジスタＰＴｆ、ＮチャンネルトランジスタＮＴｆ、フューズＦｕと、３個のインバータＩＮｆ１〜ＩＮｆ３とから構成されている。インバータＩＮｆ１とインバータＩＮｆ２とはラッチ回路を構成している。
【００６１】
このフューズ回路ＦＣは、ＰチャンネルトランジスタＰＴｆのゲートに入力された第１入力信号／ＢＦＰＵＰ、及びＮチャンネルトランジスタＮＴｆのゲートに入力された第２入力信号／ＦＰＵＮに基づき、フューズ信号／ＦＵＳＥを出力する。
【００６２】
図１０は、フューズ回路ＦＣの動作波形を示す図である。図１０に示すように、電源入力時において、まず第１入力信号／ＢＦＰＵＰが「Ｌｏｗ」から「Ｈｉｇｈ」に切り替わり、その後、第２入力信号／ＦＰＵＮが「Ｌｏｗ」から「Ｈｉｇｈ」に切り替わる。そして、第２入力信号／ＦＰＵＮが、再び「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わり、電源入力時の入力信号／ＢＦＰＵＰ，／ＦＰＵＮのシーケンスが終了する。
【００６３】
ここで、図９のフューズＦｕが切断されていない場合には、入力信号／ＢＦＰＵＰ，／ＦＰＵＮが共に「Ｈｉｇｈ」になると、Ｐ及びＮチャンネルトランジスタＰＴｆ，ＮＴｆに隣接するインバータＩＮｆ１の入力信号は、「Ｌｏｗ」に切り替わり、インバータＩＮｆ３の出力側の信号である信号／ＦＵＳＥは「Ｌｏｗ」として、出力される。
【００６４】
一方、フューズＦｕが切断されている場合、入力信号／ＢＦＰＵＰ、／ＦＰＵＮが共に、「Ｈｉｇｈ」になった場合においても、インバータＩＮｆ１の入力は接地電位へのパスがなくなることから「Ｈｉｇｈ」を保持し、これにより信号／ＦＵＳＥも「Ｈｉｇｈ」を保持する。
【００６５】
このように、信号／ＦＵＳＥを制御するフューズ回路ＦＣを用いれば、フューズＦｕが切断されているか否かにより、信号／ＦＵＳＥのＬｏｗ／Ｈｉｇｈを切り替えることが可能である。
【００６６】
上記のように本発明の第３実施形態に係る半導体装置によれば、同一のＰＳＲＡＭにおいてフューズＦｕの切断の有無、及び信号／ＳＡのＬｏｗ／ＨｉｇｈによりＰＳＲＡＭの選択／非選択を制御することができる。また、第一実施形態と同様に、ＰＳＲＡＭが単数であり、ＰＳＲＡＭを選択する必要がない場合であれば、信号／ＳＡＩＮ’を信号／Ａ＜０＞〜Ａ＜ｎ＞に転用することができる。つまり、メモリコントローラの再設計の必要が低減され、半導体装置製造の低コスト化が図れる。
【００６７】
［第４実施形態］
次に、図１１乃至図１４を参照して、本発明の第４実施形態に係る半導体装置について説明する。本発明の第４実施形態に係る半導体装置は、入力信号制御回路１３２ｅ’’以外、第２実施形態と同様の構成を有している。したがって、以下に述べる第４実施形態の説明は、入力制御回路１３２ｅ’’の構成を中心とする。
【００６８】
図１１は、本発明の第４実施形態に係る半導体装置の入力信号制御回路１３２ｅ’’を示す図であり、図１２は、図１１の入力信号制御回路１３２ｅ’’における動作を説明したタイミング図である。なお、図１１において、第２実施形態と同一の要素には、同一符号を付し、その説明を省略する。
【００６９】
第４実施形態の入力制御回路１３２ｅ’’の第２及び第３実施形態と異なる箇所は、入力線ＩＬによる入力信号制御回路１３２ｅ’’のパワーダウン制御を行うパワーダウン制御回路ＰＤＣが設けられている点である。パワーダウン制御回路ＰＤＣは、信号／ＣＳ、信号／ＳＡＩＮ’及び信号／ＡＤＬ２に基づき、入力線ＩＬにかかる信号／ＩＬを「Ｈｉｇｈ」或いは「Ｌｏｗ」とし、信号／ＡＤＶ，信号／Ａ＜０＞〜／Ａ＜ｎ＞，信号／ＳＡの取り込みを制御する。すなわち、パワーダウン制御回路ＰＤＣは、消費電力の削減を可能とするものである。図１１に示すように、パワーダウン制御回路ＰＤＣには、インバータＩＮｃｓの出力信号、セレクトアドレス制御回路ＳＣｓａからの出力信号／ＳＡＩＮ’、第２アドレス線ＡＤＬ２からの信号／ＡＤＬ２が入力される。
【００７０】
パワーダウン制御回路ＰＤＣは、４つのＮＡＮＤゲートＮＡ１〜ＮＡ４と、インバータＩＮｐｄｃと、遅延回路ＤＣとから構成されている。インバータＩＮｐｄｃには、セレクトアドレス制御回路ＳＣｓａからの出力線が接続され、遅延回路ＤＣには、第２アドレス線ＡＤＬ２が接続されている。インバータＩＮｐｄｃ及び遅延回路ＤＣからの出力線は、ＮＡＮＤゲートＮＡ１に接続されている。ＮＡＮＤゲートＮＡ１の出力線、及びＮＡＮＤゲートＮＡ３の出力線は、ＮＡＮＤゲートＮＡ２に接続されている。ＮＡＮＤゲートＮＡ２の出力線、及びインバータＩＮｃｓの出力線は、ＮＡＮＤゲートＮＡ３に接続されている。つまり、ＮＡＮＤゲートＮＡ２及びＮＡＮＤゲートＮＡ３は、ラッチ回路Ｒａｐｄｃを構成している。ＮＡＮＤゲートＮＡ３の出力線及びインバータＩＮｃｓの出力線は、ＮＡＮＤゲートＮＡ４の入力側に接続されている。ＮＡＮＤゲートＮＡ４の出力は、入力線ＩＬに接続されている。
【００７１】
パワーダウン制御回路ＰＤＣにおいて、セレクトアドレス制御回路ＳＣｓａからの出力信号／ＳＡＩＮ’は、インバータＩＮｐｄｃに入力される。一方、第２アドレス線ＡＤＬ２からの信号は、遅延回路ＤＣに入力される。インバータＩＮｐｄｃ及び遅延回路ＤＣからの出力信号は、ＮＡＮＤゲートＮＡ１に入力される。ＮＡＮＤゲートＮＡ１からの出力信号／ＢＦＦＩＮは、ＮＡＮＤゲートＮＡ２，ＮＡ３によって構成されるラッチ回路Ｒａｐｄｃに入力される。また、ラッチ回路Ｒａｐｄｃには、ＣＳピンＰ１からＣＭＯＳインバータ回路ＩＮｃｓを介した信号／ＣＳＩＮが入力されている。ラッチ回路Ｒａｐｄｃの出力信号、及び信号／ＣＳＩＮは、ＮＡＮＤゲートＮＡ４に入力され、その出力信号は、信号／ＩＬとして入力線ＩＬに出力される。
【００７２】
次に、図１２を参照して、図１１のパワーダウン制御回路ＰＤＣを備える入力信号制御回路１３２ｅ’’の動作を説明する。
【００７３】
信号／ＳＡにより非活性となった入力信号制御回路１３２ｅ’’においては、出力信号／ＳＡＩＮ’が「Ｌｏｗ」となる。このため、インバータＩＮｐｄｃからの出力信号／ＢＳＡＩＮ’が「Ｈｉｇｈ」となり、遅延回路ＤＣからの出力信号／ＡＤＶＩＮが「Ｈｉｇｈ」になるタイミングで、ＮＡＮＤゲートＮＡ１からの出力信号は「Ｌｏｗ」に切り替わる。この切り替わりにより、ラッチ回路ＲａｐｄｃにおけるＮＡＮＤゲートＮＡ２からの出力信号／ＦＦＬＴＣは「Ｈｉｇｈ」に切り替わる。これを受けて入力線ＩＬの信号／ＩＬは、「Ｈｉｇｈ」に切り替わり、Ｐ型トランジスタＴＰａｄｖ，ＴＰａ０〜ＴＰａｎ，ＴＰｓａは、オフ状態となる。つまり、信号／ＡＤＶ及び信号／Ａ＜０＞〜Ａ＜ｎ＞は、入力信号制御回路１３２ｅ’’へ入力不能となり、入力信号制御回路１３２ｅ’’は、パワーダウンを開始する。その後、ラッチ回路Ｒａｐｄｃにより、信号／ＣＳが、「Ｈｉｇｈ」になるまで、出力信号／ＦＦＬＴＣＨは「Ｈｉｇｈ」を保持する。次に、信号／ＣＳが、「Ｈｉｇｈ」に切り替わることにより、出力信号／ＦＦＬＴＣは、「Ｌｏｗ」に切り替わるが、同時に、ＣＭＯＳインバータ回路Ｃｃｓからの信号／ＣＳＩＮが「Ｌｏｗ」に切り替わるため、信号／ＩＬの「Ｈｉｇｈ」を保持する。すなわち、次に信号／ＣＳが「Ｌｏｗ」に切り替わるまで、入力信号制御回路１３２ｅ’’のパワーダウンは保持される。
【００７４】
信号／ＳＡにより活性された入力信号制御回路１３２ｅ’’においては、信号／ＳＡＩＮ’が「Ｌｏｗ」になり、信号／ＢＦＦＩＮは、「Ｈｉｇｈ」を保持する。これにより信号／ＦＦＬＴＣも「Ｌｏｗ」を保持し、出力信号／ＣＳＩＮは、「Ｌｏｗ」を保持する。すなわち、入力信号制御回路１３２ｅ’’は、活性状態を保持する。その後、信号／ＣＳが「Ｈｉｇｈ」に替わり、コア回路１１１，１１１のプリチャージを開始することにより、信号／ＩＬが「Ｈｉｇｈ」になり、入力信号制御回路１３２ｅ’’におけるＣＭＯＳインバータ回路Ｃａｄｖ、Ｃａ０〜Ｃａｎ、Ｃｓａのパワーダウンを開始する。
【００７５】
上記のような第４実施形態に係る半導体装置によれば、第２及び第３実施形態と同様の効果が得られる。さらに、第４実施形態に係る半導体装置によれば、ＰＳＲＡＭ１３Ａ，１３Ｂのうち、非活性のＰＳＲＡＭ１３Ａ，１３Ｂの入力信号制御回路１３２ｅ’’におけるＣＭＯＳインバータ回路Ｃａｄｖ、Ｃａ０〜Ｃａｎ、Ｃｓａをパワーダウンさせることにより、ＰＳＲＡＭ１３Ａ，１３Ｂの消費電力を削減することができる。
【００７６】
なお、第４実施形態に係る半導体装置におけるセレクトアドレス制御回路ＳＣｓａには、ボンディング回路ＢＣからの信号／ＢＤＧが入力される構成であるが、フューズ回路ＦＣからの信号／ＦＣが入力される構成であってもよい。
【００７７】
また、第４の実施形態において、前述の信号／ＡＤＶによる第１のアドレス制御線ＡＤＬ１における信号／ＡＤＬ１を「Ｌｏｗ」にする回数を必要最低限にする制御を併用することも可能であり、双方の効果により更なる消費電力の低減が実現できる。
【００７８】
［第５実施形態］
次に、図１３及び図１４を参照して、本発明の第５実施形態に係る半導体装置について説明する。第５実施形態に係る半導体装置は、入力信号制御回路以外、第１実施形態と同様の構成を有しており、入力信号制御回路のセレクトアドレス制御回路ＳＣｓａ’の構成に特徴を有している。
【００７９】
図１３は、本発明の第５実施形態に係る半導体装置のセレクトアドレス制御回路ＳＣｓａ’を示す図であり、図１４は、セレクトアドレス制御回路ＳＣｓａ’の真理表である。なお、図１４において「１」は、信号が「Ｈｉｇｈ」である状態を示し、「０」は、信号が「Ｌｏｗ」である状態を示す。
【００８０】
第５実施形態に係るセレクトアドレス制御回路ＳＣｓａ’は、２つのＳＡピンから出力された信号／ＳＡ１，／ＳＡ２と、２つのボンディング回路ＢＣから出力された信号／ＢＤＧ１，／ＢＤＧ２（或いは、２つのフューズ回路ＦＣから出力された信号／ＦＵＳＥ１，／ＦＵＳＥ２）に基づき出力信号を決定する。
【００８１】
このセレクトアドレス制御回路ＳＣｓａ’は、図１３に示すように、２つのエクスクルーシブノアゲートＸＮ１，ＸＮ２と、その出力信号が入力されるＮＡＮＤゲートＮＡ’と、ＮＡＮＤゲートＮＡ’の出力信号が入力されるインバータＩＮ’とにより構成されている。エクスクルーシブノアゲートＸＮ１，ＸＮ２には、２つのボンディング回路からの出力信号／ＢＤＧ１，／ＢＤＧ２（或いは２つのフューズ回路からの出力信号／ＦＵＳＥ１，／ＦＵＳＥ２）と、信号／ＳＡ１，／ＳＡ２とが入力される。
【００８２】
図１３におけるセレクトアドレス制御回路ＳＣａ’は、図１４の真理表に示すように、出力信号／ＢＤＧ１又は／ＦＵＳＥ１、出力信号／ＢＤＧ２又は／ＦＵＳＥ２の入力を「Ｌｏｗ」又は「Ｈｉｇｈ」に切り替えることにより、信号／ＳＡ１、信号／ＳＡ２の４通りの組み合わせのうち任意の一つのコマンドを実行することが可能となる。
【００８３】
本発明の第５実施形態に係る半導体装置によれば、コントローラに設けられた２本のＳＡピンからの信号／ＳＡ１，／ＳＡ２に基づき、４個のＰＳＲＡＭを独立して制御可能となる。
【００８４】
さらにＳＡピンと、ボンディング回路ＢＣ又はフューズ回路ＦＣを各々ｘ個（ｘは任意の自然数）に増やすことにより、２のｘ乗個分のＰＳＲＡＭを独立に制御することが可能である。
【００８５】
また、第５実施形態に係る半導体装置によれば、複数個存在するＰＳＲＡＭの選択／非選択の制御を、信号／ＣＳ及び信号／ＳＡを用いることにより制御可能としている。また、ＰＳＲＡＭの数に応じて、共有の信号／ＣＳで制御し、信号／ＳＡＩＮ’’を信号／Ａ＜０＞〜Ａ＜ｎ＞に転用することができる。したがって、コントローラを再設計する必要が低減され、製造コスト削減を実現することができる。
【００８６】
以上、発明の実施形態及びその製造方法を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態においては、ＰＳＲＡＭを用いたが、その他のメモリであってもよい。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態に係る半導体装置の概略図である。
【図２】本発明の第１実施形態に係る半導体装置のコントローラから出力されるＰＳＲＡＭの選択及び非選択を制御する信号を模式的に示した図である。
【図３】本発明の第１実施形態に係る半導体装置のＰＳＲＡＭの概略図である。
【図４】本発明の第１実施形態に係る半導体装置の入力信号制御回路の回路図である。
【図５】本発明の第１実施形態に係る半導体装置の入力信号制御回路のタイミング図である。
【図６】本発明の第２実施形態に係る半導体装置の入力信号制御回路の回路図である。
【図７】本発明の第２実施形態に係る半導体装置のセレクトアドレス制御回路の真理表である。
【図８】本発明の第２実施形態に係る半導体装置のボンディング回路の回路図である。
【図９】本発明の第３実施形態に係る半導体装置のフューズ回路の回路図である。
【図１０】本発明の第３実施形態に係る半導体装置のフューズ回路のタイミング図である。
【図１１】本発明の第４実施形態に係る半導体装置の入力信号制御回路の回路図である。
【図１２】本発明の第４実施形態に係る半導体装置の入力信号制御回路のタイミング図である。
【図１３】本発明の第５実施形態に係る半導体装置のセレクトアドレス制御回路の回路図である。
【図１４】本発明の第５実施形態に係る半導体装置のセレクトアドレス制御回路の真理表である。
【符号の説明】
【００８８】
１１…基板、１２…コントローラ、１３…ＰＳＲＡＭ、１４…ボンディングワイヤ、１５…モールド樹脂、１６…半田ボール、１３１…コア回路、１３２…周辺回路、１３２ａ…データ入出力ピンのパッド群、１３２ｂ…データ入出力ピン１３２ａの入出力回路、１３２ｃ，１３２ｆ…デコーダ制御回路、１３２ｄ…コントロールピンのパッド群、１３２ｅ，１３２ｅ’，１３２ｅ’’…入力信号制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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