(57)【要約】【課題】より消費電流を抑えることが可能な基準電圧回路を提供する。【解決手段】出力段４は、抵抗Ｒ０〜Ｒ２、ダイオードＤ１及び２により構成され、抵抗Ｒ１とダイオードＤ１のアノード間の電圧、及び抵抗Ｒ２及びＲ０間の電圧が増幅回路２のトランジスタＭ１〜Ｍ４で構成される差動入力段２１に印加される。トランジスタＭ５は、差動入力段２１の出力電圧で動作される。トランジスタＭ８を流れるトランジスタＭ５のシンク電流をトランジスタＭ７及びＭ１１にコピーするカレントミラー回路１が動作し、出力段４、及び差動入力段２１に、差動入力段２１の出力電圧に応じた電流が供給される。【選択図】図１
2008243082.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生させる基準電圧回路において、
前記基準電圧を発生させる第１のノードと、第２のノードとの間に２つの電流が流れる第１および第２の経路を有する出力段と、
前記第１の経路上の第３のノードと前記第２の経路上の第４のノードとの間の電位差を増幅した電圧を発生させる差動入力段と、
前記差動入力段が発生させる電圧により動作し、該差動入力段、及び前記出力段に対して電流を供給する電流源回路と、
を具備することを特徴とする基準電圧回路。
【請求項２】
前記基準電圧回路を起動するための起動回路、を更に具備し、
前記起動回路は、前記基準電圧回路の起動時に前記基準電圧回路に起動電流を供給し、
前記基準電圧回路の起動後に前記起動電流の供給を停止する、
ことを特徴とする請求項１記載の基準電圧回路。
【請求項３】
前記起動電流は、前記電流源回路を起動させるものである
ことを特徴とする請求項３に記載の基準電圧回路。
【請求項４】
前記電流源回路は、前記差動入力段が発生させる電圧を印加する第１のトランジスタ、該第１のトランジスタがオンすることによって動作する、ダイオード接続させた第２のトランジスタ、及び該第２のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有する構成である、
ことを特徴とする請求項１ないし３のいずれか１項に記載の基準電圧回路。
【請求項５】
前記電流源回路は、前記差動入力段が発生させる電圧を印加する第１のトランジスタ、該第１のトランジスタがオンすることによって動作する、ダイオード接続させた第２のトランジスタ、及び該第２のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有し、
前記起動回路が、前記複数の他のトランジスタのうちの１つから電流を供給されること、
を特徴とする請求項２または３に記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップ電圧等の基準電圧を発生させる基準電圧回路に関する。
【背景技術】
【０００２】
基準電圧を発生させる基準電圧回路は、電源電圧の発生用として広く用いられている。その基準電圧としてバンドギャップ基準電圧を発生させる基準電圧回路は、ＰＮ接合に掛かる電圧が負の温度特性を持ち、電流密度の異なるＰＮ接合の差電圧が正の温度特性を持つことから、両者を一定の割合で加算して、温度特性の平坦な（温度依存性が小さい）電圧を得るようになっている。そのような基準電圧回路は、標準的なＣＭＯＳプロセスで容易に実現可能ということもあって、広く用いられている。
【０００３】
図４は、特許文献１に記載の従来の基準電圧回路の回路図である。ここで図４を参照して、その基準電圧回路について具体的に説明する。その図４において、Ｒ２０〜Ｒ２２は抵抗、Ｄ１１及びＤ１２はダイオード、３０は増幅回路、３１は増幅回路３０を構成するオペアンプ回路、Ｍ２０はＰチャネルＭＯＳ  ＦＥＴ（以降「ＰＭＯＳトランジスタ」）、及び４０は起動回路、Ｖｒｅｆは発生された基準電圧、をそれぞれ示している。基準電圧Ｖｒｅｆが負荷に印加されることから、抵抗Ｒ２０〜Ｒ２２、ダイオードＤ１１及びＤ１２は出力段を構成している。
【０００４】
上記増幅回路３０は、抵抗Ｒ２１とダイオードＤ１１のアノード間のノードでの電圧Ｖｐと、抵抗Ｒ２２及びＲ２０間のノードでの電圧Ｖｍとが等しくなるように基準電圧Ｖｒｅｆを調整するものであり、それらの電圧Ｖｐ及びＶｍはそれぞれオペアンプ回路３１の反転入力端子、及び非反転入力端子に印加される。それによりオペアンプ回路３１は、それらの電位差に応じた電圧を出力し、ＰＭＯＳトランジスタＭ２０に印加する。
【０００５】
ＰＭＯＳトランジスタＭ２０は、そのソースに電源電圧Ｖｄｄが印加され、そのドレインは抵抗Ｒ２１及びＲ２２の一方の端子とそれぞれ接続されている。それにより、オペアンプ回路３１の出力電圧に応じた電流を出力段に供給する。
【０００６】
増幅回路３０の利得が十分高ければ電圧ＶｐとＶｍは等しくなるので、抵抗Ｒ２１及びＲ２２をそれぞれ流れる電流Ｉ１及びＩ２は、それらの抵抗Ｒ２１及びＲ２２の抵抗値（以降、その抵抗値は符号により表記する）が等しければ等しくなる。
【０００７】
このとき、ダイオードＤ１１及びＤ１２の面積が異なれば、ダイオードＤ１１の両端電圧とダイオードＤ１２の両端電圧との間に電圧差ΔＶｄが生じる。基準電圧Ｖｒｅｆは、ダイオードＤ１１での電圧降下分（＝Ｖｐ）に、電圧差ΔＶｄのＲ２２／Ｒ２０倍を加算したもの（＝Ｖｐ＋ΔＶｄ（Ｒ２２／Ｒ２０））となり、抵抗値Ｒ２０及びＲ２２の比を適切に調整することにより、平坦な温度特性を得られるようになっている。
【特許文献１】特開２００４−３１８６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
基準電圧回路では、無負荷時にも動作させておく必要があるのが普通である。そのため、低消費電流化が望まれる。図４に示す従来の基準電圧回路の消費電流は、増幅回路３０の構成、特にオペアンプ回路３１に供給するバイアス電流の生成方法に大きく依存する。このため、基準電圧回路の消費電流をより抑える増幅回路３０の構成、特にそのバイアス
電流の生成方法が重要となる。すなわち、バイアス電流以外の電流をできるだけ削減してバイアス電流を生成する必要があるが、特許文献１にはこれについて何ら開示されていない。
【０００９】
本発明は、上記状況を鑑み、より消費電流を抑えることが可能な基準電圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様の基準電圧回路は、基準電圧を発生させることを前提とし、基準電圧を発生させる第１のノードと、第２のノードとの間に２つの電流が流れる経路を有する出力段と、第１の経路上の第３のノードと前記第２の経路上の第４のノードとの間の電位差を増幅した電圧を発生させる差動入力段と、差動入力段が発生させる電圧により動作し、該差動入力段、及び出力段に対して電流を供給する電流源回路と、を具備する。
【００１１】
第２の態様の基準電圧回路は、上記第１の態様における構成に加えて、基準電圧回路を起動するための起動回路、を更に具備し、起動回路は、基準電圧回路の起動時に基準電圧回路に起動電流を供給し、基準電圧回路の起動後に起動電流の供給を停止する。
【００１２】
また、上記第２の態様における基準電流が、電流源回路を起動させるものであるとよい。
なお、上記電流源回路は、差動入力段が発生させる電圧を印加する第１のトランジスタ、該第１のトランジスタがオンすることによって動作する、ダイオード接続させた第２のトランジスタ、及び該第２のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有する構成である、ことが望ましい。
【発明の効果】
【００１３】
本発明では、出力段の２つの経路上のノード間の電位差に応じたフィードバックを行うための差動入力段を用意し、その差動入力段、及び出力段に対して電流を供給する電流源回路を、その差動入力段が出力段の２つの経路上のノード間の電位差に対し発生させる電圧（出力電圧）により動作させる。これにより、基準電圧回路に新たな回路を追加することなく、電源電圧に依存しない定電流を差動入力回路及び出力段に供給することができる。電源電圧に依存しない定電流を生成するための回路を別に設ける必要がないことから、より消費電流を抑えることが可能な基準電圧回路を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明の実施の形態による基準電圧回路（バンドギャップ基準電圧回路）の回路図である。その基準電圧回路は、図１に示すように、カレントミラー回路１、増幅回路２、起動回路３、及び出力段４を備えた構成となっている。図１において、Ｒ０〜Ｒ２及びＲ６は抵抗、Ｄ１及びＤ２はダイオード、Ｃ１及びＣ２はコンデンサ、Ｍ０〜Ｍ１１はトランジスタ、より具体的には例えばＭＯＳ  ＦＥＴ（以降「ＭＯＳトランジスタ」。Ｐチャネル及びＮチャネルのものはそれぞれ「ＰＭＯＳトランジスタ」及び「ＮＭＯＳトランジスタ」と表記）、Ｖｄｄは電源電圧、及びＶｒｅｆは発生させた基準電圧、をそれぞれ示している。Ｍ０〜Ｍ１１のなかで、Ｍ１、Ｍ２、及びＭ６〜Ｍ１１はＰＭＯＳトランジスタ、残りはＮＭＯＳトランジスタである。
【００１５】
上記出力段４は、ノードＡと別のノードであるグランドとの間に、抵抗Ｒ１及びダイオードＤ１、並びに抵抗Ｒ２、Ｒ０及びダイオードＤ２が並列に接続された構成（２つの電流が流れる経路を備えた構成）となっている。抵抗Ｒ１及びダイオードＤ１のアノード間（以降「ノードＢ」）の電圧、並びに抵抗Ｒ２及びＲ０間（以降「ノードＣ」）の電圧が増幅回路２に印加される。
【００１６】
その増幅回路２は、ＭＯＳトランジスタＭ１〜Ｍ４で構成された差動入力段２１を備え、上記ノードＢ及びＣの電圧はそれぞれＰＭＯＳトランジスタＭ１及びＭ２のゲートに印加される。その差動入力段２１は、ＰＭＯＳトランジスタＭ１及びＭ２のソースを接続し、ＮＭＯＳトランジスタＭ３のドレイン、ゲート、及びＮＭＯＳトランジスタＭ４のゲートをＰＭＯＳトランジスタＭ１のドレインと接続し、ＮＭＯＳトランジスタＭ４のドレインをＰＭＯＳトランジスタＭ２のドレインと接続し、ＮＭＯＳトランジスタＭ３及びＭ４のソースをそれぞれグランドと接続した構成となっている。
【００１７】
ＮＭＯＳトランジスタＭ３はダイオード接続されており、そのＮＭＯＳトランジスタＭ３とＭ４はカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ１及びＭ２のゲートにはそれぞれノードＢ及びＣの電圧が印加される。それにより結果として、ＮＭＯＳトランジスタＭ４のドレイン電位はノードＢ及びＣの電位差に応じて変化するようになっている。
【００１８】
ＮＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ５のゲートと接続されている。そのＮＭＯＳトランジスタＭ５のドレインはＰＭＯＳトランジスタＭ８のドレイン及びゲートと接続され、ソースはグランドと接続されている。一方のＰＭＯＳトランジスタＭ８のソースには電源電圧Ｖｄｄが印加され、そのゲートは、ＰＭＯＳトランジスタＭ７、及びＭ９〜Ｍ１１のゲートと接続されている。このため、ＰＭＯＳトランジスタＭ７〜Ｍ１１は、ダイオード接続されたＰＭＯＳトランジスタＭ８を流れる電流を、他のＰＭＯＳトランジスタＭ７及びＭ９〜Ｍ１１にコピーする（等しい、もしくは比例する電流を流す）カレントミラー回路１を構成している。ＰＭＯＳトランジスタＭ７〜Ｍ１１のソースにはそれぞれ電源電圧Ｖｄｄが印加される。
【００１９】
ＰＭＯＳトランジスタＭ１０のドレインは、出力段４、即ち抵抗Ｒ１及びＲ２と接続されている。ＰＭＯＳトランジスタＭ９のドレインは、ＰＭＯＳトランジスタＭ１及びＭ２のソースと接続されている。それらのトランジスタＭ９及びＭ１０にコピーされるＰＭＯＳトランジスタＭ８の電流は、その電流を決定するＮＭＯＳトランジスタＭ５のゲート電圧を制御する差動入力段２１の出力電圧によって変化する。すなわち、差動入力段２１、ＮＭＯＳトランジスタＭ５、コンデンサＣ１及びＰＭＯＳトランジスタＭ８〜Ｍ１０は、ノードＢ及びＣの電位差をフィードバックして出力段４に供給する電流量を変化させる増幅回路２として機能する。ＮＭＯＳトランジスタＭ５のゲート及びソース（グランド）間に接続されたコンデンサＣ１は位相補償用である。
【００２０】
上記カレントミラー回路１は、ＮＭＯＳトランジスタＭ５によって動作させる（電流値を決める）構成である。ＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ４のドレイン電位に応じて動作する。
【００２１】
通常動作（カレントミラー回路１が動作している場合）においては、増幅回路２の出力電流、即ち抵抗Ｒ１及びＲ２（出力段４）を流れる電流は、ダイオードＤ１、Ｄ２の面積比と抵抗Ｒ０により決定され、電源電圧Ｖｄｄに依存しない。また、抵抗Ｒ０〜Ｒ２の温度係数を調整することにより、温度特性の平坦化が可能となっている。その電流に比例する電流（バイアス電流）が、カレントミラー回路１により、差動入力段２１に供給される。このため、バイアス電流の電源電圧Ｖｄｄ・温度依存性は小さくなっている。また、差動入力段２１に供給されるバイアス電流は、カレントミラー回路１中に、１つのＰＭＯＳトランジスタＭ９を出力段４に電流を供給するＰＭＯＳトランジスタＭ１０と並列に設けるだけの簡単な回路構成で生成することができる。別にバイアス回路を設けてバイアス電流を生成する場合に比べ、本実施の形態は当該バイアス回路の動作に必要な電流が不要なので、より低い消費電流を実現することができる。
【００２２】
基準電圧回路には、２つの安定点が存在する。その安定点とは、基準電圧Ｖｒｅｆ≒０Ｖ、及びＶｒｅｆ≒１．２Ｖのときである。基準電圧Ｖｒｅｆ≒０Ｖの安定点は電源投入直後の状態であり、増幅回路２が動作しない。そのため、起動回路３が、基準電圧Ｖｒｅｆ≒０Ｖの安定点から、Ｖｒｅｆ≒１．２Ｖの安定点へと移行させるために設けられている（基準電圧回路自体は、その起動回路３を除いた部分である）。その構成は、以下のようになっている。
【００２３】
上記ＰＭＯＳトランジスタＭ７のドレインには、ＰＭＯＳトランジスタＭ６のゲートおよびＮＭＯＳトランジスタＭ０のドレインが接続され、ＰＭＯＳトランジスタＭ６のソースには電源電圧Ｖｄｄが印加される。ＰＭＯＳトランジスタＭ６のドレインは、抵抗Ｒ６を介してＮＭＯＳトランジスタＭ５のゲートが接続されている。ＮＭＯＳトランジスタＭ０のソースはグランドと接続され、そのドレイン−ソース間にコンデンサＣ２が接続されている。
【００２４】
この起動回路３は、ＮＭＯＳトランジスタＭ０のゲートに入力されるＲｅｓｅｔ信号により動作させるようになっている。そのＲｅｓｅｔ信号の入力時の動作について、図２に示すタイミングチャートを参照して具体的に説明する。その図２において、縦軸は電圧、横軸は時間を示している。
【００２５】
そのＲｅｓｅｔ信号は、図２に示すように、基準電圧回路を起動する際に信号レベルがＨ（ＨＩＧＨ）となる信号である。その信号レベルがＨとなることにより、ＮＭＯＳトランジスタＭ０はオンし、それによってＰＭＯＳトランジスタＭ６のゲート電圧レベルがＬ（ＬＯＷ）となってトランジスタＭ６がオンする。そのトランジスタＭ６のオンにより、コンデンサＣ１の充電が行われ、その両端電圧は図２に示すように上昇する。この結果、その両端電圧がＮＭＯＳトランジスタＭ５のしきい電圧Ｖｔｈを越えると、そのトランジスタＭ５がオンし、カレントミラー回路１は動作を開始することになる。ちなみに、電源投入直後のカレントミラー回路１が動作していない状態では、ＮＭＯＳトランジスタＭ４はオフしている。何故ならば、電源投入直後にＮＭＯＳトランジスタＭ４のゲート容量にＭ４をオンさせるだけの電圧を発生させる電荷があったとしても、その電荷はダイオード接続させたＮＭＯＳトランジスタＭ３を通して直ちに放電されてしまうからである。このため、上記のコンデンサＣ１の充電中に、コンデンサＣ１の電荷がＮＭＯＳトランジスタＭ４により放電されてしまうことはない。
【００２６】
Ｒｅｓｅｔ信号がＨからＬとなると、ＰＭＯＳトランジスタＭ７からの電流によってコンデンサＣ２が充電される。このため図２に示すように、コンデンサＣ２の両端電圧は上昇する。この結果、その両端電圧がＮＭＯＳトランジスタＭ６のしきい電圧Ｖｔｈを越えると、そのトランジスタＭ６はオフし、起動回路３は動作を停止することになる。それにより起動回路３は、それ以降は電流を消費しない状態となる。
【００２７】
上記構成の基準電圧回路では、基準電圧Ｖｒｅｆを分圧した電圧とする必要がある場合、例えばノードＡ及びグランド間に負荷抵抗Ｒ１１及びＲ１２等を接続させれば良い。この場合には、負荷抵抗Ｒ１１及びＲ１２を流れる電流も増幅回路２の出力電流に加わるため、これを考慮したうえでＰＭＯＳトランジスタＭ９、Ｍ１０の比を決定する必要がある。この場合の温度特性の平坦化は、負荷抵抗Ｒ１１及びＲ１２と抵抗Ｒ０〜Ｒ２の温度特性を調整することで行うことができる。
【００２８】
また、起動回路の実施の形態としては、図１の起動回路３に限定するものではなく、基準電圧の起動時に起動電流を供給でき、起動完了後に起動電流供給を停止するものであればよい。この条件を満たす別の起動回路を適用した、本発明の別の実施形態による基準電
圧回路の回路図を図３に示す。
【００２９】
図３において、図１と同じ部位には同じ符号を付して詳細な説明は省略する。図３に示す回路は、図１の起動回路３を起動回路３’に置き換えたものである。
起動回路３’は抵抗Ｒ７，ＮＭＯＳトランジスタＭ０’およびダイオードＤ３を備えている。抵抗Ｒ７の一端には電源電圧Ｖｄｄが印加され、他端にはＮＭＯＳトランジスタＭ０’のドレインおよびダイオードＤ３のアノードが接続されている。ＮＭＯＳトランジスタＭ０’のソースはグランドに接続され、ゲートには出力段４より出力される電圧Ｖｒｅｆが入力されている。また、ダイオードＤ３のカソードは増幅回路２のＮＭＯＳトランジスタＭ５のゲートに接続されている。以下、起動回路３’の動作について説明する。
【００３０】
基準電圧回路の起動時は、カレントミラー回路１に電流が流れていないため電圧ＶｒｅｆはＬ（グランド電位）となり、ＮＭＯＳトランジスタＭ０’はオフしている。従い、ＮＭＯＳトランジスタＭ５のゲートおよびコンデンサＣ１には、抵抗Ｒ７およびダイオードＤ３を介して電源電圧Ｖｄｄが印加される。このため、コンデンサＣ１は（Ｖｄｄ−ダイオードＤ３の順方向電圧−コンデンサＣ１の両端電圧）／Ｒ７の電流で充電され、コンデンサＣ１の両端電圧が上昇する。後は図１と同様にカレントミラー回路１が動作を開始し、基準電圧Ｖｒｅｆが立ち上がるとＮＭＯＳトランジスタＭ０’がオンしてダイオードＤ３のアノード電位がグランド電位となる。このため、ダイオードＤ３が逆方向電圧を印加されて遮断状態となるから、起動回路３’が増幅回路２から切り離される。
【００３１】
本実施の形態では、ＮＭＯＳトランジスタＭ０’に出力段４より出力される電圧Ｖｒｅｆを印加すればよいので、図１の回路で必要であったＲｅｓｅｔ信号を新たに生成する必要がない。また、ＮＭＯＳトランジスタＭ０’のオン時に抵抗Ｒ７とＮＭＯＳトランジスタＭ０’に流れる電流は、抵抗Ｒ７の抵抗値を大きくしておけば、最小限に留めることができる。
【００３２】
なお、図１または図３に示す本発明の実施形態において、ダイオードＤ１，Ｄ２はダイオード接続したＭＯＳトランジスタやコレクタ・ベース間を短絡させたバイポーラトランジスタに置き換えてもよい。
【００３３】
また、本発明の実施の形態は、基準電圧Ｖｒｅｆとしてバンドギャップ電圧を発生させる基準電圧回路に本発明を適用したものであるが、本発明は、２つの電流が流れる経路を備えた出力段の、それら経路上のノード間の電位差に応じたフィードバック制御を行うものであれば、幅広く適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態による基準電圧回路の回路図である。
【図２】起動時にＲｅｓｅｔ信号を供給することによって生じる各コンデンサの両端電圧の波形を示すタイミングチャートである。
【図３】本発明の別の実施の形態による基準電圧回路の回路図である。
【図４】特許文献１に記載の従来の基準電圧回路の回路図である。
【符号の説明】
【００３５】
１    カレントミラー回路
２    増幅回路
３    起動回路
４    出力段
２１    差動入力段
Ｍ０〜Ｍ１１    トランジスタ（ＭＯＳ  ＦＥＴ）
Ｒ０〜Ｒ２    抵抗
【図１】
2008243082.tif 000003
【図２】
2008243082.tif 000004
【図３】
2008243082.tif 000005
【図４】
2008243082.tif 000006