(57)【要約】【課題】トランジスタのゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを用いることなく、ゲート保護特性の安定化及び集積回路の集積度向上を実現できるレイアウトを有する半導体集積回路を提供する。【解決手段】半導体集積回路は、ハイサイドトランジスタ及びローサイドトランジスタよりなるプッシュプル回路と、レベルシフト回路と、ゲート保護回路とを有する高耐圧出力回路を備える。ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有する。分圧抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。【選択図】図５
2008243910.tif 000002
【特許請求の範囲】
【請求項１】
薄膜ゲート酸化膜を有するハイサイドトランジスタ、及び薄膜ゲート酸化膜を有するローサイドトランジスタによって構成されるプッシュプル回路と、
レベルシフト回路と、
前記レベルシフト回路の出力と前記プッシュプル回路の出力との間に接続されたゲート保護回路とを有する高耐圧出力回路を備えた半導体集積回路であって、
前記ゲート保護回路は、
ツェナーダイオードと、
Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる直列に接続された第１の抵抗及び第２の抵抗によって構成され、前記ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有し、
前記第１の抵抗と前記第２の抵抗との接続点における分圧電位は、前記ハイサイドトランジスタのゲートに印加され、
前記第１の抵抗及び前記第２の抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗の各々は、前記Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに異なるＳＯＩによって個別に分離されている、半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗の各々は、前記Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに同じＳＯＩによって一体に分離されている、半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記Ｎ型不純物領域及び前記分圧抵抗の各々の角部の形状は、丸味を帯びている、半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗は、単一の抵抗体によって構成されており、
前記単一の抵抗体は、３端子の電極を有している、半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
半導体チップ上に、パッドをさらに含んだ前記高耐圧出力回路よりなる回路セルを複数備え、
前記回路セルにおいて、前記レベルシフト回路、前記ゲート保護回路、前記ハイサイドトランジスタ、前記ローサイドトランジスタ、及び前記パッドは、一直線上に配置されている、半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記半導体チップの中央部に配置された制御部をさらに備え、
前記複数の回路セルは、前記制御部を介して互いに対向するように配置された、前記高耐圧出力回路を複数有してなる第１の回路セル列及び第２の回路セル列によって構成されている、半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイドトランジスタの上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている、半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記半導体基板の中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている、半導体集積回路。
【請求項１０】
請求項６に記載の半導体集積回路において、
前記レベルシフト回路、前記ゲート保護回路及び前記ハイサイドトランジスタは、前記ローサイドトランジスタのセル幅内に収まるように設計されている、半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路において、
前記ツェナーダイオード及び前記分圧抵抗は、前記高耐圧出力回路の幅方向に互いに隣り合うように配置されている、半導体集積回路。
【請求項１２】
薄膜ゲート酸化膜を有するハイサイドトランジスタ、前記ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオード、薄膜ゲート酸化膜を有するローサイドトランジスタ、及び前記ローサイドトランジスタと並列に接続されるローサイド回生ダイオードとによって構成されるプッシュプル回路と、
レベルシフト回路と、
前記レベルシフト回路の出力と前記プッシュプル回路の出力との間に接続されたゲート保護回路とを有する高耐圧出力回路を備えた半導体集積回路であって、
前記ゲート保護回路は、
ツェナーダイオードと、
Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる直列に接続された第１の抵抗及び第２の抵抗によって構成され、前記ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有し、
前記第１の抵抗と前記第２の抵抗との接続点における分圧電位は、前記ハイサイドトランジスタのゲートに印加され、
前記第１の抵抗及び前記第２の抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている、半導体集積回路。
【請求項１３】
請求項１２に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗の各々は、前記Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに異なるＳＯＩによって個別に分離されている、半導体集積回路。
【請求項１４】
請求項１２に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗の各々は、前記Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに同じＳＯＩによって一体に分離されている、半導体集積回路。
【請求項１５】
請求項１２に記載の半導体集積回路において、
前記Ｎ型不純物領域及び前記分圧抵抗の各々の角部の形状は、丸味を帯びている、半導体集積回路。
【請求項１６】
請求項１２に記載の半導体集積回路において、
前記第１の抵抗及び前記第２の抵抗は、単一の抵抗体によって構成されており、
前記単一の抵抗体は、３端子の電極を有している、半導体集積回路。
【請求項１７】
請求項１２に記載の半導体集積回路において、
半導体チップ上に、パッドをさらに含んだ前記高耐圧出力回路よりなる回路セルを複数備え、
前記回路セルにおいて、前記レベルシフト回路、前記ゲート保護回路、前記ハイサイドトランジスタ、前記ローサイドトランジスタ、前記ハイサイド回生ダイオード、前記ローサイド回生ダイオード及び前記パッドは、一直線上に配置されている、半導体集積回路。
【請求項１８】
請求項１７に記載の半導体集積回路において、
前記半導体チップの中央部に配置された制御部をさらに備え、
前記複数の回路セルは、前記制御部を介して互いに対向するように配置された、前記高耐圧出力回路を複数有してなる第１の回路セル列及び第２の回路セル列によって構成されている、半導体集積回路。
【請求項１９】
請求項１８に記載の半導体集積回路において、
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイドトランジスタの上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている、半導体集積回路。
【請求項２０】
請求項１９に記載の半導体集積回路において、
前記半導体基板の中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている、半導体集積回路。
【請求項２１】
請求項１７に記載の半導体集積回路において、
前記レベルシフト回路、前記ゲート保護回路、前記ハイサイドトランジスタ、前記ハイサイド回生ダイオード及び前記ローサイド回生ダイオードは、前記ローサイドトランジスタのセル幅内に収まるように設計されている、半導体集積回路。
【請求項２２】
請求項２１に記載の半導体集積回路において、
前記ツェナーダイオード及び前記分圧抵抗は、前記高耐圧出力回路の幅方向に互いに隣り合うように配置されている、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動する多チャンネル半導体集積回路のレイアウトに関するものである。
【背景技術】
【０００２】
従来の多チャンネル半導体集積回路に用いられている高耐圧出力回路としては、図１４に示される回路が一般的に知られている。
【０００３】
図１４に示すように、高耐圧出力回路１２７は、ハイサイドトランジスタ１２、ハイサイドトランジスタ１２の寄生のゲート−ソース間容量１１、及びローサイドトランジスタ１３から構成されるプッシュプル回路７と、ツェナーダイオード９及び第１の抵抗１０から構成され、ハイサイドトランジスタ１２のゲートを保護するゲート保護回路８と、厚膜ゲートＰ型ＭＯＳトランジスタ１４，１５及び薄膜ゲートＮ型ＭＯＳトランジスタ１６，１７から構成され、ハイサイドトランジスタ１２を駆動するレベルシフト回路６とで構成されている。
【０００４】
なお、５は、レベルシフト回路６及びローサイドトランジスタ１３を駆動するプリドライバであり、４は、プッシュプル回路７の出力の端子であり、３は、１００Ｖ以上の高圧電源の端子であり、２は、５Ｖ程度の低圧電源の端子である。
【０００５】
以上の構成を有する高耐圧出力回路１２７の動作について、図１５を用いて説明する。
【０００６】
図１５は、上記従来の高耐圧出力回路１２７の動作を説明するタイミング図である。
【０００７】
図１５では、入力端子ＩＮに入力される低耐圧制御部から入力される入力信号ＩＮの電圧波形と、入力信号ＩＮに応じてレベルシフト回路６を駆動するプリドライバ５の出力信号ＩＮ１，ＩＮ２の電圧波形と、入力信号ＩＮに応じてローサイドトランジスタ１３を駆動するプリドライバ５の出力信号ＩＮ３の電圧波形と、プリドライバ５の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ１２を駆動するレベルシフト回路６の出力信号ＩＮ４の電圧波形と、レベルシフト回路６の出力信号ＩＮ４及びゲート保護回路８に応じて決定されるハイサイドトランジスタ１２のゲート−ソース間電圧ＧＨの電圧波形と、ゲート−ソース間電圧ＧＨ及びプリドライバ５の出力信号ＩＮ３に応じて出力されるプッシュプル回路７の出力端子ＯＵＴの電圧波形とを示している。
【０００８】
ここで、入力信号ＩＮにＧＮＤレベルの信号が入力され、入力端子ＩＮがＬレベル（ＧＮＤ）になると、出力信号ＩＮ１はＨレベル（ＶＤＤ）、出力信号ＩＮ２はＬレベル（ＧＮＤ）と夫々なり、出力信号ＩＮ４がＬレベル（ＧＮＤ）となる。この場合、ツェナーダイオード９が順バイアスとなり、ゲート電圧−ソース間電圧ＧＨは、ＯＵＴ−ＶＦＤ（ツェナー順方向電圧）となって寄生ゲート容量１１を急速放電し、ハイサイドトランジスタ１２のしきい値電圧Ｖｔｈ（Ｎ１）以下となることで、ハイサイドトランジスタ１２はオフする。その後、ゲート電圧−ソース間電圧ＧＨは、第１の抵抗１０によって出力端子ＯＵＴと同電位に戻る。また、出力信号ＩＮ３は、Ｈレベル（ＶＤＤ）となってローサイドトランジスタ１３をオンし、出力端子ＯＵＴはＬレベル（ＧＮＤ）となる。
【０００９】
次に、入力信号ＩＮにＶＤＤレベルの信号が入力され、入力端子ＩＮがＨレベル（ＶＤＤ）になると、出力信号ＩＮ１はＬレベル（ＧＮＤ）、出力信号ＩＮ２はＨレベル（ＶＤＤ）と夫々なり、出力信号ＩＮ４がＨレベル（ＶＤＤＨ）となって寄生ゲート容量１１を急速充電し、ツェナーダイオード９によりゲート−ソース間電圧ＧＨは、ＯＵＴ＋Ｖｚ（降伏電圧）となってハイサイドトランジスタ１２のしきい値電圧Ｖｔｈ（Ｎ１）以上となることで、ハイサイドトランジスタ１２はオンする。また、出力信号ＩＮ３は、Ｌレベル（ＧＮＤ）となってローサイドトランジスタ１３をオフし、出力信号ＯＵＴはＨレベル（ＶＤＤＨ）となる。
【特許文献１】特開２００５−２０１４２号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記多チャンネル半導体集積回路の高耐圧出力回路１２７によれば、ハイサイドトランジスタ１２のゲート酸化膜の膜厚は薄いため、ＧＮＤからＶＤＤＨまでの振幅をもつレベルシフト回路６によってゲート耐圧を越えないように、ゲート保護回路８のツェナーダイオード９によってゲート電圧を制限している。このため、ツェナーダイオード９の降伏電圧で使用できるデバイスが限定されるので、例えば、単位面積当たりの飽和電流の向上やオンするスイッチング速度を向上させる用途のトランジスタを併設したいとき、オンするしきい値電圧をより下げる目的でゲート酸化膜の膜厚をより薄膜化する場合などには、ゲート耐圧も低くなるために、降伏電圧が低いデバイスを追加する必要があるという問題がある。
【００１１】
また、一般的に、降伏電圧が５Ｖ以下となる場合、ダイオードに流す電流によるばらつきが大きいという問題も知られている。（流す電流による降伏電圧のばらつきが大きい）
前記に鑑み、本発明の目的は、ゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを作製することなく、最適にレイアウトされた高耐圧出力回路をスタンダードセルとする多チャンネル半導体集積回路を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明の第１の形態に係る半導体集積回路は、薄膜ゲート酸化膜を有するハイサイドトランジスタ、及び薄膜ゲート酸化膜を有するローサイドトランジスタによって構成されるプッシュプル回路と、レベルシフト回路と、レベルシフト回路の出力とプッシュプル回路の出力との間に接続されたゲート保護回路とを有する高耐圧出力回路を備えた半導体集積回路であって、ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる直列に接続された第１の抵抗及び第２の抵抗によって構成され、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有し、第１の抵抗と第２の抵抗との接続点における分圧電位は、ハイサイドトランジスタのゲートに印加されており、第１の抵抗及び第２の抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。
【００１３】
本発明の第１の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗の各々は、Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに異なるＳＯＩによって個別に分離されている。
【００１４】
本発明の第１の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗の各々は、Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに同じＳＯＩによって一体に分離されている。
【００１５】
本発明の第１の形態に係る半導体集積回路において、Ｎ型不純物領域及び分圧抵抗の各々の角部の形状は、丸味を帯びている。
【００１６】
本発明の第１の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗は、単一の抵抗体によって構成されており、単一の抵抗体は、３端子の電極を有している。
【００１７】
本発明の第１の形態に係る半導体集積回路において、半導体チップ上に、パッドをさらに含んだ高耐圧出力回路よりなる回路セルを複数備え、回路セルにおいて、レベルシフト回路、ゲート保護回路、ハイサイドトランジスタ、ローサイドトランジスタ、及びパッドは、一直線上に配置されている。
【００１８】
本発明の第１の形態に係る半導体集積回路において、半導体チップの中央部に配置された制御部をさらに備え、複数の回路セルは、制御部を介して互いに対向するように配置された、高耐圧出力回路を複数有してなる第１の回路セル列及び第２の回路セル列によって構成されている。
【００１９】
本発明の第１の形態に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００２０】
本発明の第１の形態に係る半導体集積回路において、半導体基板の中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００２１】
本発明の第１の形態に係る半導体集積回路において、レベルシフト回路、ゲート保護回路及びハイサイドトランジスタは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００２２】
本発明の第１の形態に係る半導体集積回路において、ツェナーダイオード及び分圧抵抗は、高耐圧出力回路の幅方向に互いに隣り合うように配置されている。
【００２３】
また、本発明の第２の形態に係る半導体集積回路は、薄膜ゲート酸化膜を有するハイサイドトランジスタ、ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオード、薄膜ゲート酸化膜を有するローサイドトランジスタ、及びローサイドトランジスタと並列に接続されるローサイド回生ダイオードとによって構成されるプッシュプル回路と、レベルシフト回路と、レベルシフト回路の出力とプッシュプル回路の出力との間に接続されたゲート保護回路とを有する高耐圧出力回路を備えた半導体集積回路であって、ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる直列に接続された第１の抵抗及び第２の抵抗によって構成され、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有し、第１の抵抗と第２の抵抗との接続点における分圧電位は、ハイサイドトランジスタのゲートに印加され、第１の抵抗及び第２の抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。
【００２４】
本発明の第２の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗の各々は、Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに異なるＳＯＩによって個別に分離されている。
【００２５】
本発明の第２の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗の各々は、Ｎ型不純物領域によって各々個別に取り囲まれていると共に、互いに同じＳＯＩによって一体に分離されている。
【００２６】
本発明の第２の形態に係る半導体集積回路において、Ｎ型不純物領域及び分圧抵抗の各々の角部の形状は、丸味を帯びている。
【００２７】
本発明の第２の形態に係る半導体集積回路において、第１の抵抗及び第２の抵抗は、単一の抵抗体によって構成されており、単一の抵抗体は、３端子の電極を有している。
【００２８】
本発明の第２の形態に係る半導体集積回路において、半導体チップ上に、パッドをさらに含んだ高耐圧出力回路よりなる回路セルを複数備え、回路セルにおいて、レベルシフト回路、ゲート保護回路、ハイサイドトランジスタ、ローサイドトランジスタ、ハイサイド回生ダイオード、ローサイド回生ダイオード及びパッドは、一直線上に配置されている。
【００２９】
本発明の第２の形態に係る半導体集積回路において、半導体チップの中央部に配置された制御部をさらに備え、複数の回路セルは、制御部を介して互いに対向するように配置された、高耐圧出力回路を複数有してなる第１の回路セル列及び第２の回路セル列によって構成されている。
【００３０】
本発明の第２の形態に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
【００３１】
本発明の第２の形態に係る半導体集積回路において、半導体基板の中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
【００３２】
本発明の第２の形態に係る半導体集積回路において、レベルシフト回路、ゲート保護回路、ハイサイドトランジスタ、ハイサイド回生ダイオード及びローサイド回生ダイオードは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００３３】
本発明の第２の形態に係る半導体集積回路において、ツェナーダイオード及び分圧抵抗は、高耐圧出力回路の幅方向に互いに隣り合うように配置されている。
【発明の効果】
【００３４】
上述した半導体集積回路によると、ゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを作製する必要がなく、また、電流によるばらつきの小さい降伏電圧が５Ｖ以上のツェナーダイオードでも５Ｖ未満の耐圧をもつしきい値電圧の低いハイサイドトランジスタが使えるように最適にレイアウトされた高耐圧出力回路をスタンダードセルとする多チャンネル半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００３６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る多チャンネル半導体集積回路の回路構成図であって、具体的には、後述の高耐圧出力回路セルを構成する高耐圧出力回路を説明するための回路構成図である。
【００３７】
図１に示すように、本実施形態に係る半導体集積回路は、高耐圧出力回路１２７と、後述の低耐圧制御部からの制御信号入力端子ＩＮに応じて高耐圧出力回路１２７を駆動するプリドライバ５とを備えている。
【００３８】
ここで、高耐圧出力回路１２７は、ハイサイドトランジスタ１２、ハイサイドトランジスタ１２の寄生のゲート−ソース間容量１１、及びローサイドトランジスタ１３とでプッシュプル出力を構成するプッシュプル回路７と、厚膜ゲートＰ型ＭＯＳトランジスタ１４，１５及び薄膜ゲートＮ型ＭＯＳトランジスタ１６，１７から構成され、ハイサイドトランジスタ１２を駆動するレベルシフト回路６と、ツェナーダイオード９、分圧抵抗４８，４９、及び分圧抵抗４８，４９の寄生ダイオード４７から構成され、ゲートが破壊されない駆動電圧を任意（ゲート駆動電圧＝ツェナーダイオード９の降伏電圧／（１＋分圧抵抗４８／分圧抵抗４９）に設定できるハイサイドトランジスタ１２のゲートを保護するゲート保護回路８とで構成されている。なお、ゲート保護回路８は、レベルシフト回路６の出力とプッシュプル回路７の出力４との間に接続され、直列に接続された分圧抵抗４８と分圧抵抗４９との接続点における分圧電位が、ハイサイドトランジスタ７のゲートに印加される。
【００３９】
また、ハイサイドトランジスタ１２には高圧電源の端子３が接続されており、ローサイドトランジスタ１３には基準電位の端子１が接続されており、プリドライバ５には低圧電源の端子２が接続されており、プッシュプル回路７には高圧出力の端子４が接続されている。なお、ハイサイドトランジスタ１２がハイレベル出力用であり、ローサイドトランジスタ１３がローレベル出力用である。
【００４０】
図２は、本発明の第１の実施形態に係る多チャンネル半導体集積回路における高耐圧出力回路１２７の動作を説明するタイミング図である。
【００４１】
図２では、入力端子ＩＮに入力される低耐圧制御部からの入力信号ＩＮの電圧波形と、入力信号ＩＮに応じてレベルシフト回路６を駆動するプリドライバ５の出力信号ＩＮ１，ＩＮ２の電圧波形と、入力信号ＩＮに応じてローサイドトランジスタ１３を駆動するプリドライバ５の出力信号ＩＮ３の電圧波形と、プリドライバ５の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ１２を駆動するレベルシフト回路６の出力信号ＩＮ４の電圧波形と、レベルシフト回路６の出力信号ＩＮ４及びゲート保護回路８に応じて決定されるハイサイドトランジスタ１２のゲート−ソース間電圧ＧＨの電圧波形と、ゲート−ソース間電圧ＧＨ及びプリドライバ５の出力信号ＩＮ３に応じて出力されるプッシュプル回路７の出力電圧ＯＵＴの電圧波形とを示している。
【００４２】
ここで、入力信号ＩＮにＧＮＤレベルの信号が入力され、入力端子ＩＮがＬレベルになると、出力信号ＩＮ１はＨレベル（ＶＤＤ）、出力信号ＩＮ２はＬレベル（ＧＮＤ）と夫々なり、出力信号ＩＮ４がＬレベル（ＧＮＤ）となる。この場合、ツェナーダイオード９及び分圧抵抗４８，４９の寄生ダイオード４７が順バイアスとなり、ゲート−ソース間電圧ＧＨは、ＯＵＴ−ＶＦＤ（ダイオード順方向電圧）となって、分圧抵抗４８，４９によって制限されることなく、寄生ゲート容量１１を急速放電し、ハイサイドトランジスタ１２のしきい値電圧Ｖｔｈ（Ｎ１）以下となることで、ハイサイドトランジスタ１２はオフする。その後、ゲート−ソース間電圧ＧＨは、分圧抵抗４８，４９により出力電圧ＯＵＴと同電位に戻る。また、出力信号ＩＮ３は、Ｈレベル（ＶＤＤ）となってローサイドトランジスタ１３をオンし、出力電圧ＯＵＴはＬレベル（ＧＮＤ）となる。
【００４３】
次に、入力信号ＩＮにＶＤＤレベルの信号が入力され、入力端子ＩＮがＨレベル（ＶＤＤ）になると、出力信号ＩＮ１はＬレベル（ＧＮＤ）、出力信号ＩＮ２はＨレベル（ＶＤＤ）と夫々なり、出力信号ＩＮ４がＨレベル（ＶＤＤＨ）となる。このとき、ゲート−ソース間電圧ＧＨは、分圧抵抗４８，４９によりツェナーダイオード９の降伏電圧を分圧した値で寄生ゲート容量１１を充電するので、ゲート−ソース間電圧ＧＨは、ＯＵＴ＋Ｖｚ（降伏電圧）／（１＋分圧抵抗４８／分圧抵抗４９）となって、ハイサイドトランジスタ１２のしきい値電圧Ｖｔｈ（Ｎ１）以上となることで、ハイサイドトランジスタ１２はオンする。また、出力信号ＩＮ３は、Ｌレベル（ＧＮＤ）となってローサイドトランジスタ１３をオフし、出力信号ＯＵＴはＨレベル（ＶＤＤＨ）となる。
【００４４】
図３（ａ）は、ゲート保護回路８を構成する分圧抵抗４８，４９のレイアウトを示す平面図であり、図３（ｂ）は、図３（ａ）のIIIb-IIIb線の断面図である。なお、図３（ａ）では、説明の便宜上、図３（ｂ）で示す構成の一部の図示を省略している。
【００４５】
図３（ａ）及び（ｂ）に示すように、ＳＯＩの特徴であるトレンチ３６とＢＯＸ４３とによって分離され、薄いＮ型不純物がドーピングされてなるウェル４６が形成されている。該ウェル４６の中には、濃いＰ型不純物がドーピングされてなる抵抗体４５が形成されており、該抵抗体４５の周囲を取り囲むように、濃いＮ型不純物がドーピングされてなる領域であるガードリング４４が形成されている。
【００４６】
このように、Ｐ型の抵抗体４５を囲むようにＮ型のガードリング４４が配置されていることにより、ガードリング４４の電位が抵抗体４５よりも低くなったときに、寄生ダイオード４７が順バイアスされる。このため、ハイサイドトランジスタ１２のゲート容量１１の放電は、分圧抵抗４８，４９に制限されることなく急速に放電可能となるので、ハイサイドトランジスタ１２のオフを早めることができ、ひいては、プッシュプル回路７の貫通破壊を回避することができる。
【００４７】
一方、ガードリング４４の電位が抵抗体４５より高くなったときには、寄生ダイオード４７が逆バイアスとなり、ツェナーダイオード９によってウェル４６の電位は安定する。このため、分圧抵抗４８，４９は、ハイサイドトランジスタ１２のゲート駆動電圧を精度良く制限できる。また、ウェル４６、ガードリング４４、及び抵抗体４５はいずれも他のトランジスタに使われている拡散層で兼用できるため、マスク工程を増やすことなく安価に、分圧抵抗４８，４９の構成を実現できる。
【００４８】
図４（ａ）は、ゲート保護回路８を構成する分圧抵抗４８，４９のレイアウトを示す平面図であって、上記図３（ａ）及び（ｂ）に示したレイアウトの変形例であり、図４（ｂ）は、図４（ａ）のIVb-IVb線の断面図である。なお、図４（ａ）では、説明の便宜上、図４（ｂ）で示す構成の一部の図示を省略している。
【００４９】
図４（ａ）及び（ｂ）に示す分圧抵抗４８，４９のレイアウトが、図３（ａ）及び（ｂ）に示した分圧抵抗４８，４９のレイアウトと異なるのは、薄いＮ型不純物がドーピングされてなるウェル４６の中に、四隅が丸味を帯びるように濃いＰ型不純物がドーピングされてなる抵抗体１４５が形成されている点と、該抵抗体１４５の周囲を取り囲むように形成され、四隅が丸味を帯びるように濃いＮ型不純物がドーピングされた領域であるガードリング１４４が形成されている点である。
【００５０】
このようにすると、ガードリング１４４の電位が抵抗体１４５よりも低くなったときに発生する寄生ダイオード４７が順バイアスされるときの電流を均一に流すことができる。このため、ハイサイドトランジスタ１２のゲート容量１１の放電は、分圧抵抗４８，４９に制限されることなく、急速に効率よく放電可能となる。その結果、ハイサイドトランジスタ１２のオフを早めることができ、ひいては、プッシュプル回路の貫通破壊を回避することができる。
【００５１】
一方、ガードリング１４４の電位が抵抗体１４５よりも高くなったときには、寄生ダイオード４７が逆バイアスとなり、ツェナーダイオード９によってウェル４６の電位が安定する。このため、分圧抵抗４８，４９は，ハイサイドトランジスタ１２のゲート駆動電圧を精度良く制限できる。また、ウェル４６、ガードリング１４４、及び抵抗体１４５はいずれも他のトランジスタに使われている拡散層で兼用できるため、マスク工程を増やすことなく安価に、分圧抵抗４８，４９の構成を実現できる。
【００５２】
図５は、高耐圧出力回路１２７を構成する高耐圧出力回路セル２７におけるレイアウトを示す平面図である。
【００５３】
図５に示すように、高耐圧出力回路セル２７のレイアウトは、薄膜ゲートＮ型ＭＯＳトランジスタ１６，１７、厚膜ゲートＰ型ＭＯＳトランジスタ１４，１５の順で配置されてなるレベルシフト回路６と、ツェナーダイオード９、分圧抵抗４８、４９の順で配置されてなるゲート保護回路８と、ハイサイドトランジスタ１２と、ローサイドトランジスタ１３と、出力パッド２４とがこの順に配置されている。
【００５４】
このレイアウトによると、最も電流を流すローサイドトランジスタ１３が出力パッド２４に近く配置されている一方で、ほとんど電流を流さないレベルシフト回路６が出力パッド２４から遠く配置されているため、配線インピーダンスによる出力抵抗の影響を低く抑えることが可能であると共に、サイズの大きなローサイドトランジスタ１３が出力パッド２４に最も近いので静電破壊に対する耐量も向上させることができる。
【００５５】
また、図５に示すように、レベルシフト回路６、ゲート保護回路８、ハイサイドトランジスタ１２、ローサイドトランジスタ１３、及び出力パッド２４は、一直線上に並んで配置されていることにより、後述する図６に示す半導体集積回路のレイアウトからも明らかなように、高耐圧出力回路１２７を含む高耐圧出力回路セル２７の高集積化を実現できる。
【００５６】
さらに、レベルシフト回路６及びゲート保護回路８は、セル幅が一番大きいローサイドトランジスタ１３及びハイサイドトランジスタ１２のセル幅内に収まるように設計されている。つまり、図５に示すように、レベルシフト回路６及びゲート保護回路８は、ローサイドトランジスタ１３及びハイサイドトランジスタ１２のセル幅に併せて設計されていることにより、半導体集積回路の高集積化が実現されている。
【００５７】
なお、図５において、２８はローサイドトランジスタ１３のドレイン領域であり、２９はローサイドトランジスタ１３のゲート領域であり、３０はローサイドトランジスタ１３のソース領域であり、２５はスルーホールであり、２６はコンタクトであり、３１はハイサイドトランジスタ１２のドレイン領域であり、３３はハイサイドトランジスタ１２のゲート領域であり、３２はハイサイドトランジスタ１２のソース領域であり、３５はツェナーダイオードのアノード電極であり、３４はツェナーダイオードのカソード電極であり、１８は基準電位の配線であり、１９は高圧電源の配線であり、２０，２２はレベルシフト回路６の制御信号線であり、２３はローサイドトランジスタ１３の制御信号線である。
【００５８】
図６は、半導体チップ５７上に、図５に示したレイアウトを有する高耐圧出力回路セル２７が配置された多チャンネル半導体集積回路の構造を示す平面図である。
【００５９】
図６に示すように、半導体チップ５７の上には、中央部に入力制御回路等による出力タイミング制御を行う低耐圧制御部５６が配置されていると共に、低耐圧制御部５６を介して対向するように、複数の上記高耐圧出力回路セル２７がチップ辺に沿って配置されている。プリドライバ５を含む低耐圧制御部５６と高耐圧出力回路セル２７の各々とは、レベルシフト回路６の制御信号線２０，２２及びローサイドトランジスタ１３の制御信号線２３によって接続されており、プリドライバ５を含む低耐圧制御部５６からの制御信号を、制御信号線２０，２２，２３を用いて高耐圧出力回路セル２７へ伝達させている。
【００６０】
また、複数の高耐圧出力回路セル２７の両端には、高圧電源のパッド５４及び基準電位のパッド５３が配置されている。また、高耐圧出力回路セル２７内のローサイドトランジスタ１３上には、基準電位の配線１８が形成されており、該配線１８は、複数の高耐圧出力回路セル２７の両側に配置された基準電位のパッド５３に接続されている。同様に、高耐圧出力回路セル２７内のハイサイドトランジスタ１２上には、高圧電位の配線１９が形成されており、高圧電位の配線１９は、複数の高耐圧出力回路セル２７の両側に配置された高圧電源のパッド５４に接続されている。
【００６１】
また、半導体チップ５７内における複数の高耐圧出力回路セル２７の両側に配置された基準電位のパッド５３及び高圧電源のパッド５４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５３及び高圧電源のパッド５４の電位は安定している。このため、基準電位の配線１８及び高圧電位の配線１９の配線インピーダンスを低減することができ、各チャンネルからの出力電流が集まって大電流になる場合においても、各々の高耐圧出力回路セル２７の基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。一方、低耐圧制御部５６における長さ方向の一方の側には、入力制御パッド５５が配置されていると共に、他方の側には、基準電位のパッド５３が配置されている。さらに、低耐圧制御部５６の上には、入力制御パッド５５側を除く三方向が囲まれるように基準電位の配線１８ｂが形成されている。基準電位の配線１８ｂは、出力パッド２４から入り込む外部ノイズが高耐圧出力回路セル２７を介して低耐圧制御部５６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部５６からのプリドライバ５を介して入力される信号が安定化され、出力特性が安定する。
【００６２】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体集積回路における高耐圧出力回路１２７を構成する高耐圧出力回路セル２７におけるレイアウトを示す平面図である。
【００６３】
図７に示す高耐圧出力回路１２７が、上述した第１の実施形態に係る図５に示した高耐圧出力回路１２７と異なるのは、ゲート保護回路８の構成である。なお、図７に示す高耐圧出力回路１２７を構成するその他の部分は、図５に示した高耐圧出力回路１２７の対応する部分と同様であるため、その説明は繰り返さない。また、図７に示す高耐圧出力回路セル２７が配置される多チャンネル半導体集積回路の構造は、上述した図６に示す構造と同様であるため、その説明は繰り返さない。
【００６４】
図７に示す高耐圧出力回路１２７におけるゲート保護回路８は、ツェナーダイオード９と、トレンチ３６及びＢＯＸ４３によって分離された同一の薄いＮ型不純物がドーピングされたウェル４６の中に配置された分圧抵抗４８，４９とがこの順で配置されている。つまり、第１の実施形態では、分圧抵抗４８，４９は各々個別のＳＯＩによって分離されているのに対し、第２の実施形態では、分圧抵抗４８，４９は単一のＳＯＩによって分離されている。図７に示すレイアウトにより、ゲート保護回路８の集積度がさらに向上する。なお、図７に示す分圧抵抗４８，４９のレイアウトとして、上述した第１の実施形態に係る図４（ａ）に示したレイアウトを用いることも当然可能である。
【００６５】
（第３の実施形態）
図８（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体集積回路におけるゲート保護回路８を構成する分圧抵抗４８，４９におけるレイアウトを示す平面図及び断面図である。
【００６６】
図８（ａ）及び（ｂ）に示す分圧抵抗４８，４９が、上述した第１及び第２の実施形態に係る分圧抵抗４９，４９と異なるのは、分圧抵抗４８，４９のレイアウトである。なお、ゲート保護回路８を構成するその他の部分は、上述した第１の実施形態での説明と同様であるため、その説明は繰り返さない。
【００６７】
図８（ａ）及び（ｂ）に示すように、ＳＯＩの特徴であるトレンチ３６及びＢＯＸ４３によって分離され、薄いＮ型不純物がドーピングされてなるウェル４６の中に、濃いＰ型不純物がドーピングされてなる抵抗体４５が配置されている。該抵抗体４５の周りを取り囲むように、濃いＮ型不純物がドーピングされた領域であるガードリング４４が配置されている。ここで、抵抗体４５は、中央に抵抗の分圧電位を取り出す電極５０が設けられた３端子の電極を有していることを特徴とする。このように、Ｐ型の抵抗体４５を囲むようにＮ型のガードリング４４が配置されていることと、抵抗体４５の中央に抵抗の分圧電位を取り出すための電極５０、ツェナーダイオード９のカソードと接続するための電極５１、及びツェナーダイオード９のアノードと接続するための電極５２を含む３端子の電極が配置されていることにより、分圧抵抗４８，４９が近接することでの相対精度の向上と、分圧抵抗４８，４９の高集積化とを実現できる。
【００６８】
上述のレイアウトにおいて、ガードリング４４の電位が抵抗体４５より低くなったときに、寄生ダイオード４７が順バイアスされる。このため、ハイサイドトランジスタ１２のゲート容量１１の放電は、分圧抵抗４８，４９に制限されることなく急速に放電可能となるため、ハイサイドトランジスタ１２のオフを早めることができ、ひいてはプッシュプル回路の貫通破壊を回避することができる。
【００６９】
一方、上述のレイアウトにおいて、ガードリング４４の電位が抵抗体４５より高くなったときに、寄生ダイオード４７が逆バイアスとなる。このため、ツェナーダイオード９によってウェル４６の電位が安定するので、分圧抵抗４８，４９は，該ハイサイドトランジスタ１２のゲート駆動電圧を精度良く制限できる。また、ウェル４６、ガードリング４４、及び抵抗体４５はいずれも他のトランジスタに使われている拡散層で兼用できるため、マスク工程を増やすことなく安価に実現可能である。
【００７０】
図９は、上述の図８（ａ）及び（ｂ）に示したレイアウトを有する分圧抵抗４９，４９を含むゲート保護回路８を備える、高耐圧出力回路１２７を構成する高耐圧出力回路セル２７におけるレイアウトを示す平面図である。
【００７１】
図９に示す高耐圧出力回路セル２７のレイアウトが、上述した第１及び第２の実施形態に係る図５及び図７に示す高耐圧出力回路セル２７のレイアウトと異なるのは、ゲート保護回路８を構成するツェナーダイオード９及び分圧抵抗４９，４９のレイアウトである。なお、図９に示す高耐圧出力回路セル２７におけるその他の部分は、上述した第１及び第２の実施形態に係る図５及び図７に示す高耐圧出力回路セル２７のレイアウトと同様であるため、その説明は繰り返さない。
【００７２】
図９に示す高耐圧出力回路セル２７のレイアウトでは、ゲート保護回路８を構成するツェナーダイオード９と分圧抵抗４９，４９を構成する抵抗体４５とが、高耐圧出力回路セル２７の長さ方向と直行する幅方向に互いに隣り合うように配置されている。このようにレイアウトすることにより、ゲート保護回路８を構成するツェナーダイオード９と分圧抵抗４９，４９とを、高耐圧出力回路セル２７の長さ方向に、そのサイズを大きくすることが可能になり、容易に能力アップを実現できる。また、ツェナーダイオード９及び分圧抵抗４８，４９は、抵抗値のアップやツェナーダイオード９のカソードサイズアップをセル幅が一番大きいローサイドトランジスタ１３を超えることなく（言い換えると、ローサイドトランジスタ１３のセル幅とは無関係に）大きくすることが可能であり、設計が容易である。
【００７３】
また、このようなレイアウトにおいても、レベルシフト回路６及びゲート保護回路８が、図９に示すように、セル幅が一番大きいローサイドトランジスタ１３及びハイサイドトランジスタ１２のセル幅内に収まるように設計することで、上述した第１及び第２の実施形態と同様に、半導体集積回路の高集積化を実現できる。
【００７４】
なお、本実施形態では、図８（ａ）及び（ｂ）に示すレイアウトを有する分圧抵抗４８，４９を含むゲート保護回路８を備える高耐圧出力回路セル２７のレイアウトとして、図９に示すレイアウトの場合について説明したが、ローサイドトランジスタ１３のセル幅を代えない範囲においては、高耐圧出力回路セル２７の長さ方向に、ツェナーダイオード９と分圧抵抗４８，４９とを並べて配置しても当然かまわない。また、図９に示す高耐圧出力回路セル２７が配置される多チャンネル半導体集積回路の構造は、上述した図６に示す構造と同様であるため、その説明は繰り返さない。
【００７５】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る多チャンネル半導体集積回路の回路構成図であって、具体的には、後述の高耐圧出力回路セルを構成する高耐圧出力回路を説明するための回路構成図である。
【００７６】
図１０に示すように、本実施形態に係る半導体集積回路は、高耐圧出力回路１２７と、後述の低耐圧制御部からの制御信号入力端子ＩＮに応じて高耐圧出力回路１２７を駆動するプリドライバ５とを備えている。
【００７７】
図１０に示すように、高耐圧出力回路１２７は、ハイサイドトランジスタ５８、ハイサイドトランジスタ５８の寄生のゲート−エミッタ間容量１１１、ハイサイド回生ダイオード６０、ローサイドトランジスタ５９、及びローサイド回生ダイオード６１によってプッシュプル出力を構成するプッシュプル回路７と、厚膜ゲートＰ型ＭＯＳトランジスタ１４，１５及び薄膜ゲートＮ型ＭＯＳトランジスタ１６，１７から構成され、ハイサイドトランジスタ５８を駆動するレベルシフト回路６と、ツェナーダイオード９、分圧抵抗４８，４９、分圧抵抗４８，４９の寄生ダイオード４７から構成され、ゲートが破壊されない駆動電圧を任意（ゲート駆動電圧＝ツェナーダイオード９の降伏電圧／（１＋分圧抵抗４８／分圧抵抗４９）に設定できるハイサイドトランジスタ５８のゲートを保護するゲート保護回路８とで構成されている。なお、ゲート保護回路８は、レベルシフト回路６の出力とプッシュプル回路７の出力４との間に接続され、直列に接続された分圧抵抗４８と分圧抵抗４９との接続点における分圧電位が、ハイサイドトランジスタ５８のゲートに印加される。
【００７８】
また、ハイサイドトランジスタ５８及びハイサイド回生ダイオード６０には高圧電源の端子３が接続されており、ローサイドトランジスタ５９及びローサイド回生ダイオード６１には基準電位の端子１が接続されており、プリドライバ５には低圧電源の端子２が接続されており、プッシュプル回路７には高圧出力の端子４が接続されている。なお、ハイサイドトランジスタ５８がハイレベル出力用であり、ローサイドトランジスタ５９がローレベル出力用である。
【００７９】
図１１は、本発明の第４の実施形態に係る多チャンネル半導体集積回路における高耐圧出力回路１２７の動作を説明するタイミング図である。
【００８０】
図１１では、入力端子ＩＮに入力される低耐圧制御部からの入力信号ＩＮの電圧波形と、入力信号ＩＮに応じてレベルシフト回路６を駆動するプリドライバ５の出力信号ＩＮ１，ＩＮ２の電圧波形と、入力信号ＩＮに応じてローサイドトランジスタ５９を駆動するプリドライバ５の出力信号ＩＮ３の電圧波形と、プリドライバ５の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ５９を駆動するレベルシフト回路６の出力信号ＩＮ４の電圧波形と、レベルシフト回路６の出力信号ＩＮ４及びゲート保護回路８に応じて決定されるハイサイドトランジスタ５８のゲート−エミッタ間電圧ＧＨの電圧波形と、ゲート−エミッタ間電圧ＧＨ及びプリドライバ５の出力信号ＩＮ３に応じて出力されるプッシュプル回路７の出力電圧ＯＵＴの電圧波形とを示している。
【００８１】
ここで、入力信号ＩＮにＧＮＤレベルの信号が入力され、入力端子ＩＮがＬレベルになると、出力信号ＩＮ１はＨレベル（ＶＤＤ）、出力信号ＩＮ２はＬレベル（ＧＮＤ）と夫々なり、出力信号ＩＮ４がＬレベル（ＧＮＤ）となる。この場合、ツェナーダイオード９及び分圧抵抗４８，４９の寄生ダイオード４７が順バイアスとなり、ゲート−エミッタ間電圧ＧＨは、ＯＵＴ−ＶＦＤ（ダイオード順方向電圧）となって、分圧抵抗４８，４９よって制限されることなく、寄生ゲート容量１１１を急速放電し、ハイサイドトランジスタ５８のしきい値電圧Ｖｔｈ（Ｔ１）以下となることで、ハイサイドトランジスタ５８はオフする。その後、ゲート−エミッタ間電圧ＧＨは、分圧抵抗４８，４９により出力電圧ＯＵＴと同電位に戻る。また、出力信号ＩＮ３は、Ｈレベル（ＶＤＤ）となってローサイドトランジスタ５９をオンし、出力電圧ＯＵＴはＬレベル（ＧＮＤ）となる。
【００８２】
次に、入力信号ＩＮにＶＤＤレベルの信号が入力され、入力端子ＩＮがＨレベル（ＶＤＤ）になると、出力信号ＩＮ１はＬレベル（ＧＮＤ）、出力信号ＩＮ２はＨレベル（ＶＤＤ）と夫々なり、出力信号ＩＮ４がＨレベル（ＶＤＤＨ）となる。このとき、ゲート−エミッタ間電圧ＧＨは、分圧抵抗４８，４９によりツェナーダイオード９の降伏電圧を分圧した値で寄生ゲート容量１１１を充電するので、ゲート−エミッタ間電圧ＧＨは、ＯＵＴ＋Ｖｚ（降伏電圧）／（１＋分圧抵抗４８／分圧抵抗４９）となって、ハイサイドトランジスタ５８のしきい値電圧Ｖｔｈ（Ｔ１）以上となることで、ハイサイドトランジスタ５８はオンする。また、出力信号ＩＮ３は、Ｌレベル（ＧＮＤ）となってローサイドトランジスタ５９をオフし、出力電圧ＯＵＴはＨレベル（ＶＤＤＨ）となる。
【００８３】
図１２は、高耐圧出力回路１２７を構成する高耐圧出力回路セル２７におけるレイアウトを示す平面図である。
【００８４】
図１２に示すように、高耐圧出力回路セル２７のレイアウトは、薄膜ゲートＮ型ＭＯＳトランジスタ１６，１７、厚膜ゲートＰ型ＭＯＳトランジスタ１４，１５の順で配置されてなるレベルシフト回路６と、ツェナーダイオード９、分圧抵抗４８，４９の順で配置されてなるゲート保護回路８と、ハイサイドトランジスタ５８と、ローサイドトランジスタ５９と、ローサイド回生ダイオード６１と、出力パッド２４と、ハイサイド回生ダイオード６０とがこの順に配置されている。
【００８５】
このレイアウトによると、ＥＳＤ保護素子も兼ねるハイサイド回生ダイオード６０及びローサイド回生ダイオード６１が出力パッド２４を挟んで配置されているため、静電破壊に対する耐量を向上させることができる。
【００８６】
また、図１２に示すように、レベルシフト回路６、ゲート保護回路８、ハイサイドトランジスタ５８、ローサイドトランジスタ５９、ローサイド回生ダイオード６１、出力パッド２４、及びハイサイド回生ダイオード６０は、一直線上に並んで配置されていることにより、後述する図１３に示す半導体集積回路のレイアウトからも明らかなように、高耐圧出力回路１２７を含む高耐圧出力回路セル２７の高集積化を実現できる。なお、ゲート保護回路８のレイアウトについては、ここでは、上述の第１の実施形態における図９に示したレイアウトと同様である場合を示したが、図５及び図６に示したレイアウトである場合であってもよい（なお、分圧抵抗４８，４９のレイアウトについては図３や図４に示すものであってもよい）。
【００８７】
さらに、レベルシフト回路６及びゲート保護回路８は、セル幅が一番大きいローサイドトランジスタ５９及びハイサイドトランジスタ５８のセル幅内に収まるように設計されている。つまり、図１２に示すように、ローサイドトランジスタ５９及びハイサイドトランジスタ５８のセル幅に併せて設計されていることにより、半導体集積回路の高集積化が実現されている。
【００８８】
なお、図１２において、６７はローサイドトランジスタ５９のコレクタ領域であり、６６はローサイドトランジスタ５９のゲート領域であり、６５はローサイドトランジスタ５９のエミッタ領域であり、２５はスルーホールであり、２６はコンタクトであり、６４はハイサイドトランジスタ５８のコレクタ領域であり、６３はハイサイドトランジスタ５８のゲート領域であり、６２はハイサイドトランジスタ５８のエミッタ領域であり、６９はローサイド回生ダイオード６１のカソード領域であり、６８はローサイド回生ダイオード６１のアノード領域であり、７２はハイサイド回生ダイオード６０のカソード領域であり、７１はハイサイド回生ダイオード６０のアノード領域であり、３５はツェナーダイオードのアノード電極であり、３４はツェナーダイオードのカソード電極であり、１８は基準電位の配線であり、１９は高圧電源の配線であり、２０，２２はレベルシフト６の制御信号線であり、２３はローサイドトランジスタ５９の制御信号線である。
【００８９】
図１３は、半導体チップ５７上に、上述した高耐圧出力回路セル２７が配置された多チャンネル半導体集積回路の構造を示す平面図である。
【００９０】
図１３に示すように、半導体チップ５７の上には、中央部に入力制御回路等による出力タイミング制御を行う低耐圧制御部５６が配置されていると共に、低耐圧制御部５６を介して対向するように、複数の上記高耐圧出力回路セル２７がチップ辺に沿って配置されている。プリドライバ５を含む低耐圧制御部５６と高耐圧出力回路セル２７の各々とはレベルシフト回路６の制御信号線２０，２２及びローサイドトランジスタ５９の制御信号線２３によって接続されており、プリドライバ５を含む低耐圧制御部５６からの制御信号を、制御信号線２０，２２，２３を用いて高耐圧出力回路セル２７へ伝達させている。
【００９１】
また、複数の高耐圧出力回路セル２７の両端には、高圧電源のパッド５４及び基準電位のパッド５３が配置されている。また、高耐圧出力回路セル２７内のローサイドトランジスタ５９上には、基準電位の配線１８が形成されており、配線１８は、複数の高耐圧出力回路セル２７の両側に配置された基準電位のパッド５３に接続されている。同様に、高耐圧出力回路セル２７内のハイサイドトランジスタ５８上には、高圧電位の配線１９が形成されており、高圧電位の配線１９は、複数の高耐圧出力回路セル２７の両側に配置された高圧電源のパッド５４に接続されている。
【００９２】
また、半導体チップ５７内における複数の高耐圧出力回路セル２７の両側に配置された基準電位のパッド５３及び高圧電源のパッド５４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５３及び高圧電源のパッド５４の電位は安定している。このため、基準電位の配線１８及び高圧電位の配線１９の配線インピーダンスを低減することができ、各チャンネルからの出力電流が集まって大電流になる場合においても、各々の高耐圧出力回路セル２７の基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。一方、低耐圧制御部５６における長さ方向の一方の側には、入力制御パッド５５が配置されていると共に、他方の側には、基準電位のパッド５３が配置されている。さらに、低耐圧制御部５６の上には、入力制御パッド５５側を除く三方向が囲まれるように基準電位の配線１８ｂが形成されている。基準電位の配線１８ｂは、出力パッド２４から入り込む外部ノイズが高耐圧出力回路セル２７を介して低耐圧制御部５６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部５６からのプリドライバ５を介して入力される信号が安定化され、出力特性が安定する。
【００９３】
なお、以上の各実施形態において、「基準電位」との表現を用いて説明し、接地電位以外の電位である場合も含めて説明したが、「基準電位」とは、通常は、半導体チップの基板に接続される電位のことであって、接地電位のことを意味する。
【産業上の利用可能性】
【００９４】
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路にとって有用である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施形態に係る多チャンネル半導体集積回路の回路構成図であって、具体的には、高耐圧出力回路セルを構成する高耐圧出力回路を説明するための回路構成図である。
【図２】本発明の第１の実施形態に係る多チャンネル半導体集積回路における高耐圧出力回路セルの動作を説明するタイミング図である。
【図３】（ａ）は、本発明の第１の実施形態に係る高耐圧出力回路セルにおけるゲート保護回路を構成する分圧抵抗のレイアウトを示す平面図であり、（ｂ）は、（ａ）のIIIb-IIIb線の断面図である。
【図４】（ａ）は、本発明の第１の実施形態に係る高耐圧出力回路セルにおけるゲート保護回路を構成する分圧抵抗のレイアウトを示す平面図であり、（ｂ）は、（ａ）におけるIVb-IVb線の断面図である。
【図５】本発明の第１の実施形態に係る多チャンネル半導体集積回路の高耐圧出力回路セルのレイアウトを示す平面図である。
【図６】本発明の第１の実施形態に係る多チャンネル半導体集積回路のレイアウトを示す平面図である。
【図７】本発明の第２の実施形態に係る多チャンネル半導体集積回路の高耐圧出力回路セルのレイアウトを示す平面図である。
【図８】（ａ）は、本発明の第３の実施形態に係る高耐圧出力回路セルにおけるゲート保護回路を構成する分圧抵抗のレイアウトを示す平面図であり、（ｂ）は、（ａ）におけるVIIIｂ-VIIIｂ線の断面図である。
【図９】本発明の第３の実施形態に係る多チャンネル半導体集積回路の高耐圧出力回路セルのレイアウトを示す平面図である。
【図１０】本発明の第４の実施形態に係る多チャンネル半導体集積回路の回路構成図であって、具体的には、高耐圧出力回路セルを構成する高耐圧出力回路を説明するための回路構成図である。
【図１１】本発明の第４の実施形態に係る多チャンネル半導体集積回路における高耐圧出力回路セルの動作を説明するタイミング図である。
【図１２】本発明の第４の実施形態に係る多チャンネル半導体集積回路の高耐圧出力回路セルのレイアウトを示す平面図である。
【図１３】本発明の第４の実施形態に係る多チャンネル半導体集積回路のレイアウトを示す平面図である。
【図１４】従来の多チャンネル半導体集積回路における高耐圧出力回路を説明するための回路構成図である。
【図１５】従来の多チャンネル半導体集積回路における高耐圧出力回路の動作を説明するタイミング図である。
【符号の説明】
【００９６】
１    基準電位の端子
２    低圧電源の端子
３    高圧電源の端子
４    高圧出力の端子
５    プリドライバ
６    レベルシフト回路
７    プッシュプル回路
８    ゲート保護回路
９    ツェナーダイオード
１０  第１の抵抗
１１  寄生のゲート−ソース間容量
１２  ハイサイドトランジスタ
１３  ローサイドトランジスタ
１４，１５  厚膜ゲートＰ型ＭＯＳトランジスタ
１６，１７  薄膜ゲートＮ型ＭＯＳトランジスタ
１８，１８ｂ  基準電位の配線
１９  高圧電源の配線
２０，２２  レベルシフト制御信号の配線
２３  ローサイドトランジスタ制御信号の配線
２４  出力パッド
２５  スルーホール
２６  コンタクト
２７  高耐圧出力回路セル
２８  ローサイドトランジスタのドレイン領域
２９  ローサイドトランジスタのゲート領域
３０  ローサイドトランジスタのソース領域
３１  ハイサイドトランジスタのドレイン領域
３２  ハイサイドトランジスタのソース領域
３３  ハイサイドトランジスタのゲート領域
３４  ツェナーダイオードのカソード電極
３５  ツェナーダイオードのアノード電極
３６  トレンチ
４０  アルミ電極
４１  保護膜
４３  ＢＯＸ（埋め込み酸化）
４４  Ｎ型ガードリング
４５  Ｐ型抵抗体
４６  Ｎ型ウェル
４７  寄生ダイオード
４８，４９  分圧抵抗
５０  分圧電極
５１  カソード接続用電極
５２  アノード接続用電極
５３  基準電位のパッド
５４  高圧電源のパッド
５５  入力制御のパッド
５６  低耐圧制御部
５７  半導体チップ
５８  ハイサイドトランジスタ
５９  ローサイドトランジスタ
６０  ハイサイド回生ダイオード
６１  ローサイド回生ダイオード
６２  ハイサイドトランジスタのエミッタ領域
６３  ハイサイドトランジスタのゲート領域
６４  ハイサイドトランジスタのコレクタ領域
６５  ローサイドトランジスタのエミッタ領域
６６  ローサイドトランジスタのゲート領域
６７  ローサイドトランジスタのコレクタ領域
６８  ローサイド回生ダイオードのアノード領域
６９  ローサイド回生ダイオードのカソード領域
７１  ハイサイド回生ダイオードのアノード領域
７２  ローサイド回生ダイオードのカソード領域
１４４  Ｎ型オーバルガードリング
１４５  Ｐ型抵抗体
１１１  寄生のゲート−エミッタ間容量
１２７  高耐圧出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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