(57)【要約】 【課題】ＬＳＩの高集積化に適したトライステートバッファ回路を提供する。【解決手段】半導体基板１００に第１のＦｉｎ１０６および第２のＦｉｎ１０８を形成されている。第１のＦｉｎの一方の側面にｐＦＥＴ１、ｐＦＥＴ３、ｎＦＥＴ１を設け、それぞれのＭＩＳＦＥＴに対向するように他方の側面にｐＦＥＴ４、ｎＦＥＴ４およびｎＦＥＴ３が設けられている。第２のＦｉｎの両側面にｐＦＥＴ２およびｎＦＥＴ２を設けられている。以上のように３次元構造を有するＭＩＳＦＥＴによって要部を構成したトライステートバッファ回路を提供する。【選択図】図１
2008072429.tif 000002
【特許請求の範囲】
【請求項１】
電源端子にソース領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン電極にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子に前記インバータ回路を介してゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子にゲート電極が接続される第４のｐチャネルＭＩＳＦＥＴと、
前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子にゲート電極が接続される第４のｎチャネルＭＩＳＦＥＴを具備するトライステートバッファ回路であって、
２つの対向する主面により定義され、所定の仕事関数を有する第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４および第５の半導体領域が、前記第２のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも大きく、
前記第１ないし第５の半導体領域の仕事関数は、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とするトライステートバッファ回路。
【請求項２】
前記第１ないし第３の半導体領域の２つの主面間の距離が、５ｎｍより大きいことを特徴とする請求項１記載のトライステートバッファ回路。
【請求項３】
前記第１ないし第４のｐチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１ないし前記第５の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項１記載のトライステートバッファ回路。
【請求項４】
前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることを特徴とする請求項３記載のトライステートバッファ回路。
【請求項５】
前記第１、第２および第４のｐチャネルＭＩＳＦＥＴのソース領域がｐ型不純物拡散層で形成され、
前記第１、第２および第３のｎチャネルＭＩＳＦＥＴのソース領域がｎ型不純物拡散層で形成されていることを特徴とする請求項１記載のトライステートバッファ回路。
【請求項６】
電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記制御端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴを具備するトライステートバッファ回路であって、
２つの対向する主面により定義され、所定の仕事関数を有する第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とするトライステートバッファ回路。
【請求項７】
前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることを特徴とする請求項６記載のトライステートバッファ回路。
【請求項８】
前記第１および第２のｐチャネルＭＩＳＦＥＴ、および、前記第１および第２のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１および前記第２の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項６記載のトライステートバッファ回路。
【請求項９】
前記第１および第２のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１および第２のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも大きく、
前記第１および第２の半導体領域の仕事関数が、前記第１および第２のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１および第２のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とする請求項６記載のトライステートバッファ回路。
【請求項１０】
前記第１および第２のｐチャネルＭＩＳＦＥＴのソース領域がｐ型不純物拡散層で形成され、
前記第１および第２のｎチャネルＭＩＳＦＥＴのソース領域がｎ型不純物拡散層で形成されていることを特徴とする請求項６記載のトライステートバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トライステートバッファ回路に係り、特に三次元構造を有するＭＩＳＦＥＴを用いて構成されるトライステートバッファ回路に関する。
【背景技術】
【０００２】
トライステート（Ｔｒｉ−Ｓｔａｔｅ）バッファ回路は、出力が３つの状態をとることができる回路で、３つのうち２つの状態は低インピーダンスの“Ｈ”レベル、“Ｌ”レベルの状態であり、残りの１つの状態は高インピーダンス状態である。
図３２に従来技術のトライステートバッファ回路の回路記号と真理値表を示す。図３２（ａ）が回路記号、図３２（ｂ）が真理値表である。真理値表から明らかなように、制御端子にコントロール信号（ＣＯＮＴ）として“Ｌ”が印加されていると、入力端子への入力信号（ＩＮ）レベルに関わらず、出力端子の出力信号（ＯＵＴ）レベルは“Ｚ”（ハイインピーダンス）である。一方、制御端子にコントロール信号（ＣＯＮＴ）として“Ｈ”が印加されていると、入力端子への入力信号（ＩＮ）レベルが、そのまま、出力端子の出力信号（ＯＵＴ）レベルとなる。
【０００３】
図３３に、トライステートバッファ回路の典型的な応用例である双方向バッファ回路を示す。この回路では、データバスを左から右に信号が伝播する状態を、一時的に右から左に信号が伝播するように切り替える。
まずトライステートバッファ１の制御端子Ａに“Ｈ”、トライステートバッファ２の制御端子Ｂに“Ｌ”を印加する（状態１）。この状態では、信号はバスラインを左から右へ伝播する。次いで、トライステートバッファ１の制御端子Ａに“Ｌ”を印加する（状態２）。この状態では、信号は左右のどちらにも伝播しない。次いで、トライステートバッファ２の制御端子Ｂに“Ｈ”を印加する（状態３）。この状態では、信号は右から左に伝播する。次いで、トライステートバッファ２の制御端子Ｂに“Ｌ”を印加する（状態４）。この状態では、信号は左右のどちらにも伝播しない。次いで、トライステートバッファ１の制御端子Ａに“Ｈ”を印加する（状態５）。この状態では、再び信号は左から右に伝播する。
このような双方向バッファ回路は、例えば、メモリＬＳＩにおいて、１本のデータピンを出力データ信号と入力データ信号とに共用する場合に、信号伝播方向の切り替えを行う手段として適用される。
【０００４】
上記、双方向バッファ回路の他にも、例えば、複数個の論理出力回路が一本の線（バスライン）に接続されている場合に、タイミングごとに１個の論理回路の出力信号のみを選択的にバスラインに送出するデータセレクタ回路等にもトライステートバッファ回路は使用される。
このように、トライステートバッファ回路は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｔ）における信号の伝達にとっては欠かせない回路である。
【０００５】
図３４にトライステートバッファ回路の機能を絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いて構成する従来技術の等価回路図を示す（特許文献１）。
このトライステートバッファ回路は、電源端子にソース領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）と、接地端子にソース領域が接続され、入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）が設けられている。そして、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、ｐＦＥＴ１のドレイン領域にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）と、接地端子にソース領域が接続され、出力端子にドレイン領域が接続され、ｎＦＥＴ１のドレイン電極にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）が設けられている。さらに、ｐＦＥＴ１のドレイン領域にソース領域が接続され、ｎＦＥＴ１のドレイン領域にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ３）と、接地端子にソース領域が接続され、ｎＦＥＴ１のドレイン領域にドレイン領域が接続され、制御端子に前記インバータ回路を介してゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ３）が設けられている。そして、電源端子にソース領域が接続され、ｐＦＥＴ１のドレイン領域にドレイン領域が接続され、制御端子にゲート電極が接続される第４のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ４）と、ｎＦＥＴ１のドレイン領域にソース領域が接続され、ｐＦＥＴ１のドレイン領域にドレイン領域が接続され、制御端子にゲート電極が接続される第４のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ４）を備えている。
【０００６】
この構成のトライステートバッファ回路は、制御端子にコントロール信号として“Ｈ”が印加されていると、ｎＦＥＴ３とｐＦＥＴ４がオフ状態、ｎＦＥＴ４とｐＦＥＴ３がオン状態となる。この状態では、ｎＦＥＴ１とｐＦＥＴ１が１段目のインバータ、ｎＦＥＴ２とｐＦＥＴ２が２段目のインバータとして機能するので、通常のバッファとしてｎＦＥＴ１とｐＦＥＴ１の入力端子に入力された信号レベルを出力端子に透過させる。一方、制御端子にコントロール信号として“Ｌ”が印加されていると、ｎＦＥＴ３とｐＦＥＴ４がオン状態、ｎＦＥＴ４とｐＦＥＴ３がオフ状態となる。この状態では、ｎＦＥＴ２のゲート電極に“Ｌ”レベルであるＶｓｓが印加され、ｐＦＥＴ２のゲート電極には“Ｈ”レベルであるＶｄｄが印加される。その結果、入力端子への入力信号レベルに関わらず、２段目のインバータを構成するｎＦＥＴとｐＦＥＴがオフ状態にあるため、出力端子の出力信号レベルは“Ｚ”すなわちハイインピーダンス状態となる。この動作により、トライステートバッファは、バッファとして“Ｈ”と“Ｌ”の２種類の信号レベルを透過させるだけでなく、出力端子のハイインピーダンス状態を実現する。
【特許文献１】特開２０００−２７６４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
もっとも、図３４に示すように、従来技術のトライステートバッファ回路は、制御端子に接続されるインバータを除いても、少なくとも８個のＭＩＳＦＥＴで構成することが必要となる。そして、従来のプレーナ型のＭＩＳＦＥＴでこのトライステートバッファ回路を形成すると無視することのできない面積をＬＳＩ上で占有することになり、ＬＳＩの高集積化の妨げとなる。
【０００８】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したトライステートバッファ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様のトライステートバッファは、
電源端子にソース領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン電極にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子に前記インバータ回路を介してゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子にゲート電極が接続される第４のｐチャネルＭＩＳＦＥＴと、
前記第１のｎチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記第１のｐチャネルＭＩＳＦＥＴのドレイン領域にドレイン領域が接続され、前記制御端子にゲート電極が接続される第４のｎチャネルＭＩＳＦＥＴを具備するトライステートバッファ回路であって、
２つの対向する主面により定義され、所定の仕事関数を有する第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４および第５の半導体領域が、前記第２のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも大きく、
前記第１ないし第５の半導体領域の仕事関数は、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とするトライステートバッファ回路。
【００１０】
ここで、前記第１ないし第３の半導体領域の２つの主面間の距離が、５ｎｍより大きいことが望ましい。
【００１１】
また、前記第１ないし第４のｐチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１および前記第２の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。
【００１２】
また、前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることが望ましい。
【００１３】
また、前記第１、第２および第４のｐチャネルＭＩＳＦＥＴのソース領域がｐ型不純物拡散層で形成され、
前記第１、第２および第３のｎチャネルＭＩＳＦＥＴのソース領域がｎ型不純物拡散層で形成されていることが望ましい。
【００１４】
また、本発明の一態様のトライステートバッファは、
電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記制御端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴを具備するトライステートバッファ回路であって、
２つの対向する主面により定義され、所定の仕事関数を有する第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義され、前記仕事関数を有する第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とする。
【００１５】
ここで、前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることが望ましい。
【００１６】
また、前記第１および第２のｐチャネルＭＩＳＦＥＴ、および、前記第１および第２のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１および前記第２の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。
【００１７】
また、前記第１および第２のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１および第２のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも大きく、
前記第１および第２の半導体領域の仕事関数が、前記第１および第２のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１および第２のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することが望ましい。
【００１８】
また、前記第１および第２のｐチャネルＭＩＳＦＥＴのソース領域がｐ型不純物拡散層で形成され、
前記第１および第２のｎチャネルＭＩＳＦＥＴのソース領域がｎ型不純物拡散層で形成されていることが望ましい。
【発明の効果】
【００１９】
本発明によれば、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したトライステートバッファ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施の形態について説明する。
なお、本明細書中、仕事関数とは、ある与えられた材料において電子をフェルミ準位から真空まで移動するのに要するエネルギーをいう。
【００２１】
（第１の実施の形態）
本実施の形態は、図３４に示した従来技術のトライステートバッファ回路を、三次元構造を有するＦｉｎ型ＭＩＳＦＥＴを用いて半導体基板上に形成していることを特徴とする。トライステートバッファ回路の等価回路自体は背景技術で説明した通りであるので、記述を省略する。
図１に、半導体基板上に形成された本実施の形態のトライステートバッファ回路の要部の斜視図を示す。ここで要部とは、図３４の等価回路に示された、ｐＦＥＴ１ないしｐＦＥＴ４およびｎＦＥＴ１ないしｎＦＥＴ４をいう。
【００２２】
例えばシリコンからなる半導体基板１００上に、半導体基板を加工することにより、板状の第１のＦｉｎ１０６、第２のＦｉｎ１０８が形成されている。そして、第１のＦｉｎには、２つの対向する主面、すなわち、Ｆｉｎ１０６の両側面によって定義され、所定の仕事関数を有する第１の半導体領域１０１、第２の半導体領域１０２および第３の半導体領域１０３が設けられている。また、第２のＦｉｎ１０８には、やはり、２つの対向する主面によって定義され、所定の仕事関数を有する第４の半導体領域１０４および第５の半導体領域１０５が設けられている。これら第１ないし第５の半導体領域は、例えば、ノンドープ（イントリンジック）のシリコンで形成されている。
【００２３】
そして、第１の半導体領域１０１を挟んで、一方の主面（Ｆｉｎの一方の側面）に、例えば、シリコン酸化膜からなる絶縁膜１２０ａを介して、ｐＦＥＴ１のゲート電極１３０ａが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｄを介して、ｐＦＥＴ４のゲート電極が形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、金属を含有する導体１４０ａと１４０ｂが設けられている。そして、導体１４０ａは、ｐＦＥＴ１およびｐＦＥＴ４それぞれのソース領域、導体１４０ｂは、ｐＦＥＴ１およびｐＦＥＴ４それぞれのドレイン領域として共通化され、機能している。
また、第２の半導体領域１０２を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｃを介して、ｐＦＥＴ３のゲート電極１３０ｃが形成され、他方の主面（Ｆｉｎの他方の側面）に、ｎＦＥＴ４のゲート電極が形成されている。そして、第２の半導体領域１０２をチャネル長方向に挟んで導体１４０ｂと反対側に、金属を含有する導体１４０ｃが設けられている。ここで、導体１４０ｂは、ｐＦＥＴ３のソース領域およびｎＦＥＴ４のドレイン領域、導体１４０ｃは、ｐＦＥＴ３のドレイン領域およびｎＦＥＴ４のソース領域として共通化され、機能している。なお、導体１４０ｂは上述のように、ｐＦＥＴ１およびｐＦＥＴ４それぞれのドレイン領域とも共通化されている。
また、第３の半導体領域１０３を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｅを介して、ｎＦＥＴ１のゲート電極１３０ｅが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｇを介してｎＦＥＴ３のゲート電極が形成されている。そして、第３の半導体領域１０３をチャネル長方向に挟んで１４０ｃの反対側に、金属を含有する導体１４０ｄが設けられている。そして、導体１４０ｃは、ｎＦＥＴ１およびｎＦＥＴ３それぞれのドレイン領域、導体１４０ｄは、ｎＦＥＴ１およびｎＦＥＴ３それぞれのソース領域として共通化され、機能している。なお、導体１４０ｃは上述のように、ｐＦＥＴ３のドレイン領域およびｎＦＥＴ４のソース領域とも共通化されている。
さらに、第２のＦｉｎ１０８に設けられた第４の半導体領域１０４を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｂを介して、ｐＦＥＴ２のゲート電極１３０ｂが形成されている。そして、第４の半導体領域１０４をチャネル長方向に挟んで両側に、金属を含有する導体１４０ｅと１４０ｆが設けられている。そして、導体１０４ｅは、ｐＦＥＴ２のソース領域、導体１４０ｆは、ｐＦＥＴ２のドレイン領域として機能している。
また、第５の半導体領域１０５を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｆを介して、ｎＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第５の半導体領域１０５をチャネル長方向に挟んで導体１４０ｆの反対側に、金属を含有する導体１４０ｇが設けられている。そして、導体１４０ｆは、ｎＦＥＴ２のドレイン領域、導体１０４ｇは、ｎＦＥＴ２のソース領域として機能している。また、上述のように、導体１４０ｆは、ｐＦＥＴ２のドレイン領域としても機能し、共通化されている。
【００２４】
以上のようにトライステートバッファ回路を形成することにより、第１のＦｉｎ１０６に形成されている第１の半導体領域１０１、第２の半導体領域１０２および第３の半導体領域１０３が、ｐＦＥＴ１のチャネル方向に平行な直線上に配置されている。また、第２のＦｉｎ１０８に形成されている第４の半導体領域１０４および第５の半導体領域１０５が、ｐＦＥＴ２のチャネル方向に平行な直線上に配置されている。
【００２５】
なお、ここでは、第４の半導体領域１０４、第５の半導体領域１０５の両方の主面に、ｐＦＥＴ２およびｎＦＥＴ２を形成する場合を示した。しかしながら、図３４に示したトライステートバッファ回路を機能させる上では、必ずしも両方の主面ではなく、どちらか一方の主面に形成されても差し支えない。
【００２６】
また、第１のＦｉｎ１０６に形成されたＭＩＳＦＥＴについては、それぞれＦｉｎ１０６のどちらの主面（側面）に配置されるかは任意であり、上記特定の２つのＭＩＳＦＥＴが対向する関係が保たれている限り、本発明のトライステートバッファ回路として機能する。
【００２７】
ここで、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数は、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数よりも大きい。そして、第１ないし第５の半導体領域の仕事関数は、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数と、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数との間の値を有する。
例えば、第１ないし第５の半導体領域がノンドープのシリコンの場合は、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄとして、ｐ＋ポリシリコンを、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈとして、ｎ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になる。特に、本実施の形態においては、第２の半導体領域１０２をｐＦＥＴ３とｎＦＥＴ４でチャネル領域として共用しているため、ゲート電極の仕事関数を１種類とすると、ｐＦＥＴ、ｎＦＥＴの閾値合わせ込みが困難となる。よって、上記、仕事関数の関係を充足することが必要となる。
【００２８】
また、本実施の形態においては、第１のＦｉｎ１０６に、第１ないし第３の半導体領域１０１〜１０３を挟んで、対向するように異なる動作をするＭＩＳＦＥＴが設けられている。したがって、対向するＭＩＳＦＥＴ同士の干渉を最小限に抑制することが望ましい。このためには、後に理由を詳述するが、第１のＦｉｎ１０６の対向する２つの主面間の距離、すなわち、Ｆｉｎ１０６の幅（厚さ）が、５ｎｍより大きいことが好適である。また、対向する２つの主面間の距離の上限については、半導体領域をオフ時に十分に空乏化させ、Ｆｉｎ構造のＭＩＳＦＥＴの優位性を確保する観点から、２００ｎｍ以下であることが望ましい。
【００２９】
本実施の形態において、ｐＦＥＴ１ないしｐＦＥＴ４、および、ｎＦＥＴ１ないしｎＦＥＴ４は、すべて、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー−接合トランジスタである。本実施の形態においては、ショットキー接合トランジスタを適用することにより、ｐＦＥＴとｎＦＥＴのソース・ドレイン共通化を図っている。
ここで、ソース領域およびドレイン領域を形成する金属を含有する導体１４０ａないし１４０ｇについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第１ないし第５の半導体領域１０１〜１０５との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第１ないし第５の半導体領域１０１〜１０５の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第１ないし第５の半導体領域１０１〜１０５が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。
また、本実施の形態においては、第１ないし第５の半導体領域１０１〜１０５を挟む領域がすべて導体１４０ａ〜１４０ｆとなっている。しかしながら、第１のＦｉｎ１０６および第２のＦｉｎ１０８の表層のみが、導体となる構造であっても構わない。
【００３０】
図２に、本実施の形態のトライステートバッファ回路の要部の上面図を示す。図２に示すように、要部であるｐＦＥＴ１ないし４、ｎＦＥＴ１ないし４のソース・ドレイン領域、ゲート領域が、互いに、あるいは、入力端子、出力端子、電源端子、接地端子、制御端子またはインバータ２０１に接続されることにより、図３４に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される。
【００３１】
以上のように、本実施の形態においては、従来、プレーナ型のＭＩＳＦＥＴで形成されていたトライステートバッファ回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。のみならず、本実施の形態においては、電位の共通するソース・ドレイン領域を極力物理的にも共通化して、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、第１および第２のＦｉｎ１０６，１０８の両主面（両側面）に８個のトランジスタを最適配置している。したがって、トライステートバッファ回路のＬＳＩ上における占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。
【００３２】
（第１の実施の形態の変形例）
図３は、第１の実施の形態のトライステートバッファ回路の変形例の要部を示す斜視図である。例えば、シリコン酸化膜からなる埋め込み絶縁膜層１８０を有すること以外は、第１の実施の形態と同様である。
本実施の形態によれば、バルク基板を用いる第１の実施の形態に比べ、より完全なチャネル空乏化によるＭＩＳＦＥＴのカットオフ特性の実現が可能となる。また、Ｆｉｎの厚さのばらつきがなくなること、基板電位の揺らぎやキャリア注入の影響を受けないこと等からＭＩＳＦＥＴの特性が安定する。したがって、第１の実施の形態の作用・効果に加えて、トライステートバッファ回路の特性が、一層安定するという作用・効果が期待できる。
【００３３】
（第２の実施の形態）
図４に本発明の第２の実施の形態に係るトライステートバッファ回路の要部の上面図を示す。
本実施の形態においては、第１の実施の形態における、金属を含有する導体１４０ａ、１４０ｅをｐ型不純物拡散層に、金属を含有する導体１４０ｄ、１４０ｇをｎ型不純物拡散層に置換する以外は、第１の実施の形態と同様であるので記述を省略する。
【００３４】
電源端子（Ｖｄｄ）と接続されるｐＦＥＴ１、ｐＦＥＴ４およびｐＦＥＴ２のソース領域が金属を含有する導体で形成された場合、ソース領域と半導体領域がショットキー接合の逆バイアス状態となり、高抵抗となる。また、接地端子と接続されるｎＦＥＴ１、ｎＦＥＴ３およびｎＦＥＴ２が金属を含有する導体で形成された場合も同様である。このため、これらのＭＩＳＦＥＴのオン電流が十分得られない恐れがある。
そこで、ｐＦＥＴ１、ｐＦＥＴ４およびｐＦＥＴ２のソース領域をｐ型不純物拡散層１６０ａ、１６０ｂとし、ｎＦＥＴ１、ｎＦＥＴ３およびｎＦＥＴ２のソース領域をｎ型不純物拡散層１７０ａ、１７０ｂとすることにより、ソース領域と半導体領域間の界面を低抵抗化する。
よって、本実施の形態により、第１の実施の形態の作用・効果に加え、ＭＩＳＦＥＴのオン電流が向上することによって、トライステートバッファ回路の特性が向上するという作用・効果を得ることができる。
【００３５】
（第３の実施の形態）
図５に本発明の第３の実施の形態のトライステートバッファ回路の回路記号と真理値表を示す。図５（ａ）が回路記号、図５（ｂ）が真理値表である。本実施の形態のトライステートバッファ回路は、いわゆる、インバータ型のトライステートバッファ回路であり、低インピーダンスの“Ｈ”レベル、“Ｌ”レベルの状態が出力される際、入力と反対の論理レベルが出力される。
すなわち、図５（ｂ）の真理値表に示されるように、制御端子にコントロール信号（ＣＯＮＴ）として“Ｌ”が印加されていると、入力端子への入力信号（ＩＮ）レベルに関わらず、出力端子の出力信号（ＯＵＴ）レベルは“Ｚ”（ハイインピーダンス）である。一方、制御端子にコントロール信号（ＣＯＮＴ）として“Ｈ”と“Ｌ”の中間電位“Ｍ”が印加されている、あるいは開放されていると、入力端子への入力信号（ＩＮ）レベルが、反転して、出力端子の出力信号（ＯＵＴ）レベルとなる。
【００３６】
図６に本実施の形態のトライステートバッファ回路の等価回路図を示す。  
図のように、このトライステートバッファ回路は、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）と、接地端子にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）が設けられている。そして、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、制御端子にインバータ回路を介してゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）と、接地端子にソース領域が接続され、出力端子にドレイン領域が接続され、制御端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）を備えている。
なお、図６中、第１の破線矢印ＡＲ１は、ｐＦＥＴ２のゲート電位が、ｐＦＥＴ１のバックゲートバイアスに影響を与えることを示している。また、第２の破線矢印ＡＲ２は、ｎＦＥＴ２のゲート電位が、ｎＦＥＴ１のバックゲートバイアスに影響を与えることを示している。
このように、図６の等価回路は、第１の破線矢印ＡＲ１および第２の破線矢印ＡＲ２で表される特殊な動作を前提としているため、通常のプレーナ型のＭＩＳＦＥＴで構成することは困難である。
【００３７】
図７に、半導体基板上に形成された本実施の形態のトライステートバッファ回路の要部の斜視図を示す。ここで要部とは、図７の等価回路に示された、ｐＦＥＴ１、ｐＦＥＴ２、ｎＦＥＴ１およびｎＦＥＴ２をいう。
【００３８】
例えばシリコンからなる半導体基板１００上に、半導体基板１００を加工することにより、板状のＦｉｎ１０９が形成されている。そして、Ｆｉｎ１０９には、２つの対向する主面、すなわち、Ｆｉｎ１０９の両側面によって定義され、所定の仕事関数を有する第１の半導体領域１０１および第２の半導体領域１０２が設けられている。これら第１および第２の半導体領域は、例えば、ノンドープ（イントリンジック）のシリコンで形成されている。
【００３９】
そして、第１の半導体領域１０１を挟んで、一方の主面（Ｆｉｎの一方の側面）に、例えば、シリコン酸化膜からなる絶縁膜１２０ａを介して、ｐＦＥＴ１のゲート電極１３０ａが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｂを介してｐＦＥＴ２のゲート電極１３０ｂが形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、金属を含有する導体１４０ｈと１４０ｉが設けられている。そして、導体１０４ｈは、ｐＦＥＴ１およびｐＦＥＴ２それぞれのソース領域、導体１４０ｉは、ｐＦＥＴ１およびｐＦＥＴ２それぞれのドレイン領域として共通化され、機能している。
また、第２の半導体領域１０２を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｅを介して、ｎＦＥＴ１のゲート電極１３０ｅが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｆを介してｎＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第２の半導体領域１０２をチャネル長方向に挟んで導体１４０ｉと反対側に、金属を含有する導体１４０ｊが設けられている。ここで、導体１４０ｉは、ｎＦＥＴ１およびｎＦＥＴ２のドレイン領域、導体１４０ｊは、ｎＦＥＴ１およびｎＦＥＴ２のドレイン領域として共通化され、機能している。なお、導体１０４ｉは上述のように、ｐＦＥＴ１およびｐＦＥＴ２それぞれのドレイン領域としても機能し、共通化されている。
【００４０】
以上のようにトライステートバッファ回路を形成することにより、Ｆｉｎ１０９に形成されている第１の半導体領域１０１および第２の半導体領域１０２が、ｐＦＥＴ１のチャネル方向に平行な直線上に配置されている。
【００４１】
なお、Ｆｉｎ１０９に形成されたＭＩＳＦＥＴについては、それぞれＦｉｎ１０９のどちらの主面（側面）に配置されるかは任意であり、ｐＦＥＴ１とｎＦＥＴ２が同一主面にあり、ｐＦＥＴ２とｎＦＥＴ１が同一主面にある構成をとってもかまわない。
【００４２】
また、本実施の形態においては、トライステートバッファ回路が動作する前提として、図６中、第１の破線矢印ＡＲ１で示すように、ｐＦＥＴ２のゲート電位が、ｐＦＥＴ１のバックゲートバイアスに影響を与えることを条件としている。また、第２の破線矢印ＡＲ２で示すように、ｎＦＥＴ２のゲート電位が、ｎＦＥＴ１のバックゲートバイアスに影響を与えることをも条件としている。
【００４３】
この点について、図８の本実施の形態のトライステートバッファ回路の上面図を用いて説明する。
まず、図８に示すように、要部であるｐＦＥＴ１および２、ｎＦＥＴ１および２のソース・ドレイン領域、ゲート領域が、互いに、あるいは、入力端子、出力端子、電源端子、接地端子、制御端子またはインバータ２０１に接続されることにより、図６に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される点については第１の実施の形態同様である。
【００４４】
図８において、制御端子（ＣＯＮＴ）に“Ｌ”が印加されると、インバータ２０１を介して、制御端子（ＣＯＮＴ）に接続されたｐＦＥＴ２のゲート電極は“Ｈ”レベルとなり、ｐＦＥＴ２はオフ状態となる。これと同時に、ｐＦＥＴ２のゲート電極の“Ｈ”レベルにつられ、第１の半導体領域１０１の基板の電位レベルも上昇する。したがって、第１の半導体領域１０１を挟んで存在するｐＦＥＴ１の閾値が、バックゲートバイアスが深くなることにより上昇し、ｐＦＥＴ１もオフ状態となる。
一方、制御端子（ＣＯＮＴ）に直接接続されたｎＦＥＴ２のゲート電極は“Ｌ”レベルとなりｎＦＥＴ２もオフ状態となる。これと同時に、ｎＦＥＴ２のゲート電極の“Ｌ”レベルにつられ、第２の半導体領域１０２の基板の電位レベルも低下する。したがって、第２の半導体領域１０２を挟んで存在するｎＦＥＴ１の閾値が、バックゲートバイアスが深くなることにより上昇し、ｎＦＥＴ１もオフ状態となる。
よって、制御端子（ＣＯＮＴ）に“Ｌ”が印加されると、入力端子への入力信号（ＩＮ）レベルに関わらず、出力端子の出力信号（ＯＵＴ）レベルは“Ｚ”（ハイインピーダンス）となる。
以上のように、本実施の形態のトライステートバッファ回路においては、ｐＦＥＴ２のゲート電位が、ｐＦＥＴ１のバックゲートバイアスに影響を与え、ｎＦＥＴ２のゲート電位が、ｎＦＥＴ１のバックゲートバイアスに影響を与えることを前提としている。
このため、Ｆｉｎ１０９の第１の半導体領域１０１および第２の半導体領域１０２の２つの主面すなわち、Ｆｉｎ１０９の幅（厚さ）が、十分小さいことが必要である。
【００４５】
図９に、Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す。電子濃度は、下記の式１ないし式４に基づいて計算した。
【数１】
2008072429.tif 000003
ここで、絶縁膜のシリコン酸化膜換算を２ｎｍ、基板はＰタイプで不純物濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３、ゲート電極はｎ＋ポリシリコンで濃度は１Ｅ２０ａｔｏｍｓ／ｃｍ３、ゲート電圧は３Ｖとした。
【００４６】
図９より、表面から５ｎｍ以下の領域で、電子濃度が１Ｅ１７／ｃｍ３を超えるため、確実に反転層が形成されていることがわかる。したがって、Ｆｉｎの幅が５ｎｍ以下になると、Ｆｉｎの一方に形成されたＭＩＳＦＥＴのゲート電極の電位が、他方に形成されたＭＩＳＦＥＴのチャネル領域形成に影響を与えることになる。
したがって、本実施の形態のトライステートバッファ回路の動作を確実にするためには、Ｆｉｎ１０９の対向する２つの主面間の距離、すなわち、Ｆｉｎ１０９の幅（厚さ）が、５ｎｍ以下であることが好適である。
また、各ＭＩＳＦＥＴが、動作するためには、最低限Ｆｉｎ１０９の幅が半導体領域を構成する半導体材料の単位格子（０．５４３ｎｍ）以上の幅を有することが必要である。
なお、電子濃度の深さ方向の分布に対する基板の不純物濃度依存性は無視できるほど小さい。したがって、基板濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３以下となっても、やはり、Ｆｉｎ１１２の幅は、５ｎｍ以下であることが好適である。
【００４７】
本実施の形態において、ｐＦＥＴ１、ｐＦＥＴ２、ｎＦＥＴ１およびｎＦＥＴ２は、すべて、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー接合トランジスタである。本実施の形態においては、ショットキー接合トランジスタを適用することにより、ｐＦＥＴとｎＦＥＴのソース・ドレイン共通化を図っている。
ここで、ソース領域およびドレイン領域を形成する金属を含有する導体１４０ｈないし１４０ｊについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第１および第２の半導体領域１０１、１０２との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第１および第２の半導体領域１０１、１０２の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第１および第２の半導体領域１０１、１０２が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。
また、本実施の形態においては、第１および第２の半導体領域１０１、１０２を挟む領域がすべて導体１４０ｈ〜１４０ｊとなっている。しかしながら、Ｆｉｎ１０９の表層のみが、導体となる構造であっても構わないのは第１の実施の形態と同様である。
【００４８】
また、ｐＦＥＴ１およびｐＦＥＴ２のゲート電極１３０ａ、ｂの仕事関数は、ｎＦＥＴ１およびｎＦＥＴ２のゲート電極１３０ｅ、ｆの仕事関数よりも大きいことが望ましい。
そして、第１および第２の半導体領域の仕事関数は、ｐＦＥＴ１およびｐＦＥＴ２のゲート電極１３０ａ、ｂの仕事関数と、ｎＦＥＴ１およびｎＦＥＴ２のゲート電極１３０ｅ、ｆの仕事関数との間の値を有することが望ましい。
例えば、第１および第２の半導体領域がノンドープのシリコンの場合は、ｐＦＥＴ１およびｐＦＥＴ２のゲート電極１３０ａ、ｂとしてｐ＋ポリシリコンを、ｎＦＥＴ１およびｎＦＥＴ２のゲート電極１３０ｅ、ｆとして、ｎ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になり、トライステートバッファ回路の回路特性を向上することが可能となる。もっとも、本実施の形態においては、第１の実施の形態の場合のように同一の半導体領域をｐＦＥＴとｎＦＥＴで共用していることはないため、上記、仕事関数の関係を充足することが必要不可欠ではない。
【００４９】
以上のように、本実施の形態においては、３次元構造のＭＩＳＦＥＴの構造の特殊性を利用し、従来、８個のＭＩＳＦＥＴを必要としていたトライステートバッファ回路の機能を４個のＭＩＳＦＥＴで実現可能とした。そして、このＭＩＳＦＥＴ数の削減により、ＬＳＩにおいてトライステートバッファ回路が占有する面積の減少を可能とした。また、実施の形態１同様、プレーナ型のＭＩＳＦＥＴで形成されていたトライステートバッファ回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。さらに、実施の形態１同様、本実施の形態においても、電位の共通するソース・ドレイン領域を物理的にも共通化して、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、Ｆｉｎ１０９の両主面（両側面）に４個のトランジスタを最適配置している。したがって、トライステートバッファ回路のＬＳＩにおける占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。
【００５０】
また、第１の実施の形態の変形例１と同様に、埋め込み絶縁層を有する基板を用いることによって、より安定した回路特性が得られることが期待できることは本実施の形態においても同様である。
【００５１】
次に、本実施の形態のトライステートバッファ回路の製造方法について、図面を参照して説明する。図１０〜図２９には、図７で示したトライステートバッファ回路の製造工程の上面図および断面図を示す。
【００５２】
まず、図１０の上面図、図１０のＡ−Ａ断面図である図１１、図１０のＢ−Ｂ断面図である図１２および図１０のＣ−Ｃ断面図である図１３に示すように、シリコン基板１００にリソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により板状の半導体領域であるＦｉｎ１０９を形成する。
【００５３】
次に、図１４の上面図、図１４のＡ−Ａ断面図である図１５、図１４のＢ−Ｂ断面図である図１６および図１４のＣ−Ｃ断面図である図１７に示すように、シリコン基板１００およびＦｉｎ１０９表面に、熱酸化あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりゲート絶縁膜となるシリコン酸化膜１２０を形成する。次に、ＣＶＤにより、Ａｓ等のｎ型不純物がドーピングされた、ポリシリコン膜１３０ｎを堆積する。さらにポリシリコン１３０ｎの表面に保護膜となるシリコン窒化膜３０１を堆積する。
【００５４】
次に、図１８の上面図、図１８のＡ−Ａ断面図である図１９、図１８のＢ−Ｂ断面図である図２０および図１８のＣ−Ｃ断面図である図２１に示すように、リソグラフィーにより、ｎＭＩＳＦＥＴが形成される部分をマスクして、ｐＭＩＳＦＥＴが形成される領域のみに、Ｂ（ボロン）等のｐ型不純物をイオンインプランテーション技術により導入する。これにより、ｐＭＩＳＦＥＴが形成される領域のポリシリコンをｐ型ポリシリコン膜１３０ｐに転換する。その後、リソグラフィーおよびＲＩＥにより、シリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を加工し、ゲート電極のパターンを形成する。
【００５５】
次に、図２２の上面図、図２２のＡ−Ａ断面図である図２３、図２２のＢ−Ｂ断面図である図２４および図２２のＣ−Ｃ断面図である図２５に示すように、Ｆｉｎ１０９のシリコンが露出している部分に金属をスパッタまたはＣＶＤにより堆積し、アニールすることにより、金属とシリコンを反応させる。そして、ソース・ドレイン領域の導体となる金属シリサイド１４０を形成する。その後、未反応の金属はウェットエッチングにより除去される。
【００５６】
次に、図２６の上面図、図２６のＡ−Ａ断面図である図２７、図２６のＢ−Ｂ断面図である図２８および図２６のＣ−Ｃ断面図である図２９に示すように、ＣＭＰ（化学的機械研磨法）により、Ｆｉｎ１０９上面のシリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を除去する。これにより、Ｆｉｎ１０９を挟んで対向するｐＦＥＴ１とｐＦＥＴ２のゲート電極１３０ａと１３０ｂ、ｎＦＥＴ１とｎＦＥＴ２のゲート電極１３０ｅと１３０ｆを分離する。
以上のようにして、図７に示す本実施の形態のトライステートバッファ回路が形成される。
【００５７】
（第４の実施の形態）
図３０に本発明の第４の実施の形態に係るトライステートバッファ回路の要部の上面図を示す。
本実施の形態においては、第３の実施の形態における、金属を含有する導体１４０ｈをｐ型不純物拡散層に、金属を含有する導体１４０ｊをｎ型不純物拡散層に置換する以外は、第３の実施の形態と同様であるので記述を省略する。
【００５８】
電源端子（Ｖｄｄ）と接続されるｐＦＥＴ１およびｐＦＥＴ２のソース領域が金属を含有する導体で形成された場合、ソース領域と半導体領域がショットキー接合の逆バイアス状態となり、高抵抗となる。また、接地端子と接続されるｎＦＥＴ１およびｎＦＥＴ２が金属を含有する導体で形成された場合も同様である。このため、これらのＭＩＳＦＥＴのオン電流が十分得られない恐れがある。
そこで、ｐＦＥＴ１およびｐＦＥＴ２のソース領域をｐ型不純物拡散層１６０ｃとし、ｎＦＥＴ１およびｎＦＥＴ２のソース領域をｎ型不純物拡散層１７０ｃとすることにより、ソース領域と半導体領域間の界面を低抵抗化する。
よって、本実施の形態により、第３の実施の形態の作用・効果に加え、ＭＩＳＦＥＴのオン電流が向上することによって、トライステートバッファ回路の特性が向上するという作用・効果を得ることができる。
【００５９】
（第５の実施の形態）
図３１に本発明の第５の実施の形態に係るトライステートバッファ回路の要部の上面図を示す。
本実施の形態において、ｐＦＥＴ１およびｐＦＥＴ２のソース・ドレイン領域が金属を含有する導体ではなく、ｐ型不純物拡散層１６０ｃ、１６０ｄで形成されている。また、ｎＦＥＴ１およびｎＦＥＴ２のソース・ドレイン領域も金属を含有する導体ではなく、ｎ型不純物拡散層１７０ｃ、１７０ｄで形成されている。さらに、ｐ型不純物拡散層１６０ｄとｎ型不純物拡散層１７０ｄを分離させるための、例えば、シリコン酸化膜で形成される素子分離領域１９１が設けられている。そして、ｐＦＥＴ１、ｐＦＥＴ２、ｎＦＥＴ１およびｎＦＥＴ２のゲート電極が、例えば、ｎ型ポリシリコン等の同一の材料で形成されている。以上の差異以外は、第３の実施の形態と同様であるので記述を省略する。
【００６０】
ソース・ドレイン領域をすべて拡散層で形成することにより、第３の実施の形態と比較して、ショートチャネル効果が劣化すること、また素子分離領域１９１が増えることから回路の微細化にはやや不利になる。しかしながら、ショットキー接合を有する第３の実施の形態に比べ、ソース・ドレイン領域の接触抵抗が小さくなることから、オン電流が増加し、回路の特性向上が期待できる。また、すべてのゲート電極を同一の材料で形成するため、第３の実施の形態のように、２種類の材料のゲート電極を形成する工程が不要となる。したがって、製造工程が簡略化されるという利点がある。
【００６１】
なお、本発明は上述した各実施の形態に限定されるものではない。半導体基板材料として主に、シリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、また本発明は、あらゆる３次元構造を有するＭＩＳＦＥＴを構成要素とするトライステートバッファ回路に適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６２】
【図１】第１の実施の形態のトライステートバッファ回路の要部の斜視図。
【図２】第１の実施の形態のトライステートバッファ回路の要部の上面図。
【図３】第１の実施の形態の変形例のトライステートバッファ回路の要部の斜視図。
【図４】第２の実施の形態のトライステートバッファ回路の要部の上面図。
【図５】第３の実施の形態のトライステートバッファ回路の回路記号と真理値表。
【図６】第３の実施の形態のトライステートバッファ回路の等価回路図。
【図７】第３の実施の形態のトライステートバッファ回路の要部の斜視図。
【図８】第３の実施の形態のトライステートバッファ回路の要部の上面図。
【図９】Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す図。
【図１０】第３の実施の形態の半導体装置の製造工程を示す上面図。
【図１１】図１０のＡ−Ａ断面図。
【図１２】図１０のＢ−Ｂ断面図。
【図１３】図１０のＣ−Ｃ断面図。
【図１４】第３の実施の形態の半導体装置の製造工程を示す上面図。
【図１５】図１４のＡ−Ａ断面図。
【図１６】図１４のＢ−Ｂ断面図。
【図１７】図１４のＣ−Ｃ断面図。
【図１８】第３の実施の形態の半導体装置の製造工程を示す上面図。
【図１９】図１８のＡ−Ａ断面図。
【図２０】図１８のＢ−Ｂ断面図。
【図２１】図１８のＣ−Ｃ断面図。
【図２２】第３の実施の形態の半導体装置の製造工程を示す上面図。
【図２３】図２２のＡ−Ａ断面図。
【図２４】図２２のＢ−Ｂ断面図。
【図２５】図２２のＣ−Ｃ断面図。
【図２６】第３の実施の形態の半導体装置の製造工程を示す上面図。
【図２７】図２６のＡ−Ａ断面図。
【図２８】図２６のＢ−Ｂ断面図。
【図２９】図２６のＣ−Ｃ断面図。
【図３０】第４の実施の形態のトライステートバッファ回路の要部の上面図。
【図３１】第５の実施の形態のトライステートバッファ回路の要部の上面図。
【図３２】従来技術のトライステートバッファ回路の回路記号と真理値表。
【図３３】トライステートバッファ回路の典型的な応用例である双方向バッファ回路を示す図。
【図３４】トライステートバッファ回路の機能を、絶縁ゲート型電界効果トランジスタを用いて構成する従来技術の等価回路図。
【符号の説明】
【００６３】
１００        半導体基板
１０１        第１の半導体領域
１０２        第２の半導体領域
１０３        第３の半導体領域
１０４        第４の半導体領域
１０５        第５の半導体領域
１０６        第１のＦｉｎ
１０８        第２のＦｉｎ
１０９        Ｆｉｎ
１２０ａ〜ｆ  ゲート絶縁膜
１３０ａ〜ｆ  ゲート電極
１４０ａ〜ｇ  金属を含有する導体
１６０ａ〜ｄ  ｐ型不純物拡散層
１７０ａ〜ｄ  ｎ型不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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