(57)【要約】【課題】ゲート絶縁膜に用いられるＬａ−Ｈｆ−Ｏ膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。【解決手段】本発明に従う実施形態は、非晶質状態でＳｉが添加されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。【選択図】      図５
2008243994.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記絶縁膜中におけるＬａ／Ｈｆ比が０．９以上１．１以下であり、
前記絶縁膜中における前記Ｓｉの濃度が１原子％以上１０原子％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜の厚さ方向において、前記Ｓｉの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜の厚さ方向において、前記Ｓｉの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
素子分離層により電気的に分離されたｎ型素子形成領域とｐ型素子形成領域を有する半導体基板に形成され、
前記ｐ型素子形成領域内で離間して形成されたｎ型ソース領域及びｎ型ドレイン領域と、  前記第ｎ型ソース領域及びｎ型ドレイン領域との間の前記ｐ型素子形成領域上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極とで構成されるｎ型半導体素子と、
前記ｎ型素子形成領域内で離間して形成されたｐ型ソース領域及びｐ型ドレイン領域と、  前記ｐ型ソース領域及びｐ型ドレイン領域との間の前記ｎ型素子形成領域上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である第２の絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とで構成されるｐ型半導体素子と、を具備することを特徴とする半導体装置。
【請求項６】
前記第１の絶縁膜及び前記第２の絶縁膜の各膜中におけるＬａ／Ｈｆ比が０．９以上１．１以下であり、
前記第１の絶縁膜及び前記第２の絶縁膜の各膜中における前記Ｓｉの濃度が１原子％以上１０原子％以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の絶縁膜及び前記第２の絶縁膜の各膜の厚さ方向において、前記Ｓｉの濃度は、前記半導体基板側が中央領域に比べて高いことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１の絶縁膜及び前記第２の絶縁膜の各膜の厚さ方向において、前記Ｓｉの濃度は、前記ゲート電極側が中央領域に比べて高いことを特徴とする請求項５に記載の半導体装置。
【請求項９】
半導体基板上に接し、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である絶縁膜を形成する工程と、
前記絶縁膜を熱処理する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
前記絶縁膜を形成する工程の前に、前記半導体基板上の自然酸化膜を除去する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
Ｓｉが露呈する半導体基板上に接し、Ｌａ、Ｈｆ、Ｏを含み、且つ非晶質である絶縁膜を形成する工程と、
熱処理により前記Ｓｉを前記絶縁膜内に供給する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
前記絶縁膜を形成する工程において、
前記半導体基板は８００℃以上、９５０℃未満の温度であることを特徴とする請求項９又は請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜を形成する工程において、
その雰囲気の酸素分圧は１ｘ１０−６Ｐａ以下であることを特徴とする請求項９又は請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記絶縁膜を形成する工程において、
前記絶縁膜はレーザーアブレーション法で成膜されることを特徴とする請求項９又は請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記Ｓｉを絶縁膜内に供給する工程において、
前記半導体基板の温度は２００℃以上４００℃以下であり、かつその雰囲気は酸素を含むことを特徴とする請求項９又は請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンを含有し非晶質な絶縁膜ゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器に搭載されるシリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)、ＣＭＯＳＦＥＴ(Complementary MOSFET)等の半導体素子の高性能化が不可欠である。素子の高性能化は、これまで基本的に比例縮小則に沿って行われてきたが、近年のさらなる極微細化による高性能化は、種々の物性的限界により実現が困難であると認識されている。例えば、従来のゲート絶縁膜ＳｉＯＮでは、極微細化による高性能化の要請には応じ得ないと考えられている。そこで、ＳｉＯＮよりも比誘電率の高い、いわゆるＨｉｇｈ−ｋゲート絶縁膜の導入が検討されている。Ｈｉｇｈ−ｋゲート絶縁膜としては、ＨｆＯ２、ＨｆＳｉＯＮなどの材料の実用化が近い。しかし、これらのＨｆ系材料は、シリコン基板との界面に、構造的な遷移層を不可避的に形成する。
【０００３】
この構造遷移層はＨｉｇｈ−ｋゲート絶縁膜よりも比誘電率が低い（以下、低誘電率層と呼ぶ）ため、ゲート絶縁膜の実効的な容量を低下させ、牽いては、トランジスタの性能向上を阻害する原因となる。
【０００４】
界面低誘電率層を低減する方法として、Ｌａ−Ａｌ−Ｏ膜からなるゲート絶縁膜技術が提案されている（非特許文献１参照）。このＬａ−Ａｌ−Ｏ膜であれば、Ｓｉ基板との界面に低誘電率層が出現されないので、ゲート絶縁膜容量を著しく増加させ、ひいてはトランジスタの継続的な性能向上が可能となると思われる。
【０００５】
一方で、Ｌａ−Ｈｆ−Ｏからなるゲート絶縁膜技術がある（非特許文献２、３、４参照）。非特許文献２では、非特許文献１同様に、シリコン基板との界面に低誘電率層の無い構造が実現できている。しかし、このＬａ−Ｈｆ−Ｏ膜は結晶質である。結晶質のゲート絶縁膜は、その内部に包含される結晶粒界に起因した電気的に活性なトラップの発生などにより、トランジスタの動作不安定性、長期信頼性の確保が難しいといわれている。また、結晶の配向の揺らぎなどに起因したトランジスタ特性のばらつきなどが顕在化するといわれている。非特許文献３では、非晶質状態のＬａ−Ｈｆ−Ｏを実現している。これにより上記結晶質の課題が解決されると思われたが、反面、シリコン基板との界面に低誘電率層が形成される（非特許文献４）。
【０００６】
Ｌａ−Ｈｆ−Ｏ膜系は、Ｌａ−Ａｌ−Ｏ膜と比較して、Ｈｆを用いているために、これまで開発されてきたＨｉｇｈ−ｋゲート絶縁膜の技術（成膜、エッチング加工など）をより容易に転用できる材料系である。したがって、この材料系で低誘電率層の無い、かつ非晶質のゲート絶縁膜を実現することが望ましい。しかし、低誘電率層が無く、非晶質のＬａ−Ｈｆ−Ｏゲート絶縁膜をシリコン基板上に形成する技術は存在しなかったものと推定される。
【非特許文献１】M.Suzuki et al., "Ultra-thin (EOT=3Å) and low leakage dielectrics of La-aluminate directly on Si substrate fabricated by high temperature deposition", 2004 IEDM, p.p.445-448
【非特許文献２】A.Dimoulas et al., "La2Hf2O7 High-k gate dielectric grown directly on Si(001) by molecular-beam epitaxy", Appl. Phys. Lett.85, p.p.3205-3207
【非特許文献３】山本ら、「高誘電率（Ｈｆ−Ｌａ−Ｏ）三元系酸化物における結晶化温度の増大とＭＯＳ特性の向上」、第５３回応用物理学関係連合講演会  講演予稿集  （２００６年春）、２５ａ−Ｖ−８、ｐ８５３
【非特許文献４】Y.Yamamoto et al.,"Vfb Modification by Thin La2O3 Insertion into HfO2/SiO2 Interface", 2006 Int'l Workshop on Dielectric Thin Films for Future ULSI Devices, p.p.65-66
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述したように、このＬａ−Ｈｆ−Ｏ膜を用いて、低誘電率層の無く、かつ非晶質のゲート絶縁膜を実現することが望ましい。 
しかし、Ｌａ−Ｈｆ−Ｏ膜を用いたゲート絶縁膜で、非晶質であり且つ低誘電率層の無い構造を実現する技術は、これまで公知な技術として提案されていない。 
そこで本発明は、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に従う実施形態は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域との間の前記半導体基板上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である絶縁膜と、前記絶縁膜上に形成されたゲート電極とを有する。
【０００９】
さらに、本実施形態は、素子分離層により電気的に分離されたｎ型素子形成領域とｐ型素子形成領域を有する半導体基板に形成され、前記ｐ型素子形成領域内で離間して形成されたｎ型ソース領域及びｎ型ドレイン領域と、前記第ｎ型ソース領域及びｎ型ドレイン領域との間の前記ｐ型素子形成領域上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極とで構成されるｎ型半導体素子と、前記ｎ型素子形成領域内で離間して形成されたｐ型ソース領域及びｐ型ドレイン領域と、前記ｐ型ソース領域及びｐ型ドレイン領域との間の前記ｎ型素子形成領域上に接して形成され、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である第２の絶縁膜と、前記第２の絶縁膜上に形成された第２のゲート電極とで構成されるｐ型半導体素子と、を具備する半導体装置を提供する。
【００１０】
また、本実施形態は、半導体基板上に接し、Ｌａ、Ｈｆ、Ｓｉ、Ｏを含み、且つ非晶質である絶縁膜を形成する工程と、前記絶縁膜を熱処理する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【００１１】
さらに、本実施形態は、Ｓｉが露呈する半導体基板上に接し、Ｌａ、Ｈｆ、Ｏを含み、且つ非晶質である絶縁膜を形成する工程と、熱処理により前記Ｓｉを前記絶縁膜内に供給する工程と、前記絶縁膜上にゲート電極を形成する工程と、を具備する半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、非晶質であり、且つ半導体領域との界面における低誘電率層が排除されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
図面を参照して本発明に従う実施形態について詳細に説明する。  
以下の実施形態の説明に用いる図面は模式図であり、その形状や寸法、比などは実際の装置と異なる場合があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができるものである。
【００１４】
まず、本実施形態の概要について説明する。  
本実施形態は、Ｌａ−Ｈｆ−Ｏ系ゲート絶縁膜（以下、Ｌａ−Ｈｆ−Ｏ膜と称する）を採用して、非晶質の形態を成し、半導体との界面における低誘電率層を排除した構造の半導体装置を実現する技術である。
【００１５】
第１にＬａ−Ｈｆ−Ｏ膜に適量のＳｉを添加することにより、絶縁膜の非晶質構造が維持されることを見出した。通常のＬａ−Ｈｆ−Ｏ膜は、７５０℃で結晶化する性質を有している。しかし、Ｓｉが添加されたＬａ−Ｈｆ−Ｏ膜は、８００℃程度の高温下でも非晶質状態を保つことができる。これは、添加された膜中のＳｉ元素がＬａ−Ｈｆ−Ｏ結晶の核形成・成長を阻害した結果と考えられる。
【００１６】
図１は、約２原子％のＳｉを含むＬａ−Ｈｆ−Ｏ膜（膜厚４〜５ｎｍの薄膜）の内部に含まれる結晶を物理的に評価したＸＲＤ（X-ray diffractometry）の検証結果である。図１に示すように、堆積後の熱処理温度４００℃、８００℃の場合には、Ｓｉ基板以外の回折ピークはまったく観測されなかった。但し、１０００℃ではＬａ２Ｈｆ２Ｏ７結晶由来と思われる回折ピークが観測された。これより、本来７５０℃程度で結晶化するＬａ−Ｈｆ−Ｏ薄膜が、８００℃アニールにおいても非晶質の状態を保ったことがわかる。これは、膜中に含有されたＳｉの作用と思われる。
【００１７】
上記検証では、Ｌａ、Ｈｆ、Ｏからなる成膜ターゲットを用いたレーザーアブレーション法によりＳｉ基板上へのＬａ−Ｈｆ−Ｏ膜を堆積させた後に熱処理を行った。Ｌａ−Ｈｆ−Ｏ中のＳｉは、このプロセス過程においてＳｉ基板から供給されたものと推定される。ただし、本実施形態におけるＬａ−Ｈｆ−Ｏ膜が非晶質を維持することによる効果は、Ｓｉ元素がＬａ−Ｈｆ−Ｏ結晶の核形成・成長を阻害する機構によると考えられる。このため、Ｌａ−Ｈｆ−Ｏ成膜時に意図的にＳｉを添加することによっても得ることができる。
【００１８】
Ｌａ−Ｈｆ−Ｏ膜中のＳｉ量は１％以上であれば、図１に示すような結晶化の抑制効果が発揮される。さらに添加量が多い場合でも結晶化の抑制効果は維持できるが、あまり多量のＳｉを添加し過ぎると、Ｌａ−Ｈｆ−Ｏ膜の高い比誘電率（ε〜２５）にたいするＳｉＯ２の低い比誘電率（ε〜４）の影響が作用し始める。すなわち、Ｓｉの添加量が多いほど膜の平均的な比誘電率が低下して、ゲート絶縁膜容量を低下させ、牽いてはトランジスタの動作速度の高速化を阻害する。、Ｓｉ添加量が１０％であれば、平均的な比誘電率は２３程度と、その低減率は約一割程度に抑えることが出来る。Ｓｉ添加量を１０％以下に抑制することにより、ゲート絶縁膜容量の著しい低下は起きず、トランジスタ動作速度を阻害するには至らない。
【００１９】
第２に、プロセス条件の選択によって界面低誘電率層の出現を完全に無くすことができる。鍵となるプロセス条件は、（１）Ｌａ−Ｈｆ−Ｏ膜の堆積時の基板温度及び、成膜装置内の酸素分圧、並びに（２）堆積後のＬａ−Ｈｆ−Ｏ膜に施す熱処理の雰囲気と処理温度である。
【００２０】
堆積時の基板温度は８００℃以上に保つ必要がある。基板温度８００℃以上の高温成膜であれば、膜の網目構造は完全性が高くなり、膜中の酸素及び、膜外の酸素の拡散が起き難くなる。これに応じ、堆積後に行う熱処理における界面低誘電率層の形成はおきにくくなる。また、堆積時の成膜室雰囲気において酸素分圧が高い場合には、半導体基板表面が酸化されてしまうため、その酸素分圧は１ｘ１０−６Ｐａ以下に抑えなければならない。
【００２１】
一方、堆積時に基板温度８００℃未満だと、膜中の原子結合網目構造に不完全な部分が残ってしまう。この結果、後に述べる堆積後熱処理の際に膜中あるいは膜外からの酸素の拡散が生じ、半導体基板、例えばシリコン基板の表面が酸化し、界面低誘電率層が出現する。
【００２２】
界面低誘電率層を排除する上で重要なもうひとつのプロセスが、Ｌａ−Ｈｆ−Ｏ堆積後に熱処理を施すことである。上述した様に、Ｌａ−Ｈｆ−Ｏ膜の堆積時には半導体表面が酸化し難いように酸素分圧を低くして行うため、Ｌａ−Ｈｆ−Ｏ膜には若干酸素が不足した部分がある。これを補う目的で堆積後の酸素雰囲気下で熱処理を行う。  
その処理温度は、２００℃以上９５０℃以下で行うことが望ましい。より望ましくは２００℃以上４００℃以下の範囲内で行われるのが良い。処理温度が２００℃未満であると若干不足した酸素の補給効果が得られず、９５０℃より高い温度だと膜の結晶化が発生する。
【００２３】
また、堆積後の熱処理工程では、Ｌａ−Ｈｆ−Ｏ膜への酸素供給と同時に、半導体表面の酸化が起きて、界面低誘電率層が形成される可能性がある。本実施形態のように高温でＬａ−Ｈｆ−Ｏ膜を堆積することにより膜中酸素移動は相対的に起き難くなるものの、ある一定の条件化では有限量の酸素が基板に到達しうるためである。これを避けるために、堆積後の熱処理は、低い温度の方が良い。例えば、４００℃以下であれば、界面低誘電率層の生じる可能性はほぼ皆無となり、高い絶縁膜容量の維持が可能になる。尚、堆積後の熱処理の熱処理雰囲気には少なくとも酸素が含まれることが要件であり、例えば、キャリアガスとして不活性ガスを含んでもよい。
【００２４】
図２は、本実施形態で規定するプロセス条件の範囲で成膜したＬａ−Ｈｆ−Ｏ膜とＳｉ基板の積層構造を示す図である。  
本実施形態で前述した規定プロセス条件として、例えば、堆積時の基板温度８００℃、堆積後の熱処理温度４００℃において、ゲート絶縁膜となるＬａ−Ｈｆ−Ｏ膜を例えば、厚さＬ［４．４ｎｍ］を成膜する。図２は、Ｌａ−Ｈｆ−Ｏ膜とＳｉ基板の積層構造を、断面ＴＥＭ（Transmission electron microscopy）法による原子スケールの分解能で観た観察結果である。ちなみに、この成膜によれば、Ｌａ−Ｈｆ−Ｏ内部に約２原子％のＳｉが存在している。
【００２５】
通常の低誘電率層は、ＴＥＭ観察においては白いコントラストの層として観察される。ＴＥＭ観察では試料中の重い原子によってより顕著な電子散乱が生じ、その位置に入射した電子ビームが結像に寄与しなくなるため、コントラストが黒くなる。ここで、通常の低誘電率層は主にＳｉから構成されるので、Ｌａ，Ｈｆなどの質量の重い元素の存在箇所と比べると、電子ビームが散乱を受けにくく、コントラストが白くなる。本実施形態による図２に示される積層構造には、Ｌａ−Ｈｆ−Ｏ膜とＳｉ基板の界面に白いコントラストの層がまったく見いだせない。つまり、本実施形態による成膜条件で、Ｌａ−Ｈｆ−Ｏ膜を成膜すれば、界面低誘電率層が出現しないことを確認できる。また、図２から、本実施形態によるＬａ−Ｈｆ−Ｏ膜は、上記プロセスを経た後においても非晶質であることが確認される。
【００２６】
界面に低誘電率層が無いというＴＥＭ実験結果に基づく推定をより厳密に確認するために、Ｌａ−Ｈｆ−Ｏ膜の物理的な膜厚を変化させてＭＯＳキャパシタを作成し、その電気的な容量値を測定しＳｉＯ２換算膜厚ＥＯＴ（Equivalent oxide thickness）を求め、物理膜厚とＥＯＴの関係をプロットしたのが図３である。このプロットを物理膜厚ゼロに外挿したときに、仮にＥＯＴのオフセットが観測されるようならば、それは有限量の界面低誘電率層が形成されていることを意味する。この手法ではＴＥＭでは観測できないほど薄い低誘電率層の存在を確認することが可能である。実験のプロットを外挿するとその直線は原点を通過することが判明した。これは、本実験におけるＬａ−Ｈｆ−Ｏ膜とＳｉ基板の界面には構造的な遷移層が存在しないことを意味している。
【００２７】
堆積時基板温度を８００℃以上に維持することは、Ｌａ−Ｈｆ−Ｏ膜及び半導体と膜との界面特性を向上させる効果があることが分かった。図４ａは、堆積温度を５００℃又は図４ｂにおける８００℃に設定して成膜したＬａ−Ｈｆ−Ｏ膜のＭＯＳキャパシタの容量ー電圧特性である。ＭＯＳキャパシタには、ｎ型シリコン基板およびモリブデンゲート電極を用いた。また、この実験においてはＬａ−Ｈｆ−Ｏ膜堆積後の熱処理は行っていない。５００℃で成膜したＭＯＳキャパシタの場合、ゲート電圧の変化に対して容量が異常な振る舞いを示した。これは、モリブデンやＳｉ基板からＬａ−Ｈｆ−Ｏ膜への注入された電荷の膜中とラップによる捕獲、あるいはＬａ−Ｈｆ−Ｏ膜とＳｉ基板の界面とラップへの電荷捕獲などが生じた結果とみなすことが出来る。これに対し、本実施形態の８００℃成膜条件では、ゲート電圧に応じてＳｉ表面が空乏、蓄積と変化することを示唆する極めてまっとうな容量−電圧特性が得られた。５００℃成膜の場合のＬａ−Ｈｆ−Ｏ膜中途ラップや界面トラップが著しく低減したことを示唆している。
【００２８】
第３に、Ｌａ／Ｈｆ比の設定が重要である。図１〜図４ａ，図４ｂに示したような良い性質は、Ｌａ／Ｈｆ比が１近傍で得られることが分かった。これはＬａ−Ｈｆ−Ｏ材料系のＬａ２Ｈｆ２Ｏ７が極めて安定な組成比であることが作用していると思われる。すなわち、化合物として安定に存在する組成に近いがゆえに、前記膜中トラップや界面トラップが生じにくく、非晶質の状態であってもその性質が極めて優れていると推定される。この観点から、Ｌａ／Ｈｆ＝１がもっとも望ましい。Ｌａ／Ｈｆ比の範囲としては、０．９〜１．１が望ましい。
【００２９】
本実施形態では、若干量のＳｉを含むＬａ−Ｈｆ−Ｏ膜が半導体、例えばＳｉと直接接合している。  このような構造では、絶縁膜／Ｓｉ界面の微視的原子構造が電気的特性に直接反映される。具体的には、Ｌａ／Ｈｆ比が著しく１からずれることにより界面の欠陥密度が増加する。一般に、Ａｌ系組成が多くなると界面には負の電荷を持つ欠陥が増加し、Ｌａ系組成が多くなると界面には正の電荷を持つ欠陥が増加する。これらの余剰電荷が形成されると、ＭＯＳ構造のフラットバンド電圧Ｖｆｂがその理想位置から大きくずれてしまい、トランジスタのしきい値電圧Ｖｔｈを適正な値に設定することが困難になる。また、界面の余剰電荷はクーロン散乱体となってトランジスタの電流量を低減させ、スイッチングスピードを低下させる。このような問題を回避するために、Ｌａ／Ｈｆ比を０．９〜１．１の範囲に収め、界面の余剰電荷を適正な範囲に収めることが必要である。
【００３０】
ここで、従来の製造方法では、本実施形態による構造や効果が得られないことについて言及する。  
まず、非特許文献２の方法でＬａ−Ｈｆ−Ｏを成膜すると、膜中にはシリコンの存在については触れられておらず、堆積後にはＬａ２Ｈｆ２Ｏ７の結晶が形成される。非特許文献２のプロセスは膜堆積温度が７５０〜７７０℃であり、これが本実施形態との差の一因であると推定される。また、非特許文献２ではシリコン基板との界面に低誘電率層の形成は認められない。しかし、本実施形態で不可欠であった電気的特性改善のための膜堆積後熱処理プロセスは、非特許文献２では実施されていない。
【００３１】
一方、非特許文献３、４では、成膜温度が常温であった。厳密には、非特許文献３には成膜時の基板温度は開示されていないが、非特許文献４で同じ研究グループより詳しい条件が開示されているから、非特許文献３の実験も同じ条件で行われたと推定される。我々の実験結果に基づけば、Ｌａ−Ｈｆ−Ｏ膜が常温で堆積された場合、膜の網目構造の不完全性に起因して、堆積後の熱処理の際に膜中を酸素が拡散してＳｉの表面が再酸化され、低誘電率層が形成されてしまうと推定される。実際、非特許文献４では厚さ１ｎｍもの界面低誘電率層が形成されている。
【００３２】
次に第１の実施形態に係る半導体装置の一例として、ＣＭＯＳＦＥＴについて説明する。図５には、そのＣＭＯＳＦＥＴのゲート長方向の断面構成を示している。  
このＣＭＯＳＦＥＴは、シリコン基板１の主面側に、ｐ型ウェル領域２及びｎ型ウェル領域３が素子分離層４によって電気的に分離されて形成される。素子分離層４は、例えば、ＳｉＯ２などによって形成される。ｐ型ウェル領域２には、ｎチャネル（以下、ｎ-chと称する）ＭＩＳトランジスタが形成され、ｎ型ウェル領域３にはｐチャネル（以下、ｐ-chと称する）ＭＩＳトランジスタが形成されている。
【００３３】
ｎ-chＭＩＳトランジスタの構成としては、ｐ型ウェル領域２内に電流通路（チャネル領域）となる距離を空けて両側にｎ型エクステンション層９が形成され、それらの下層にｎ型拡散層１０が形成される。ｎ型エクステンション層９に両端が掛かり電流通路上にゲート絶縁膜５が形成される。ゲート絶縁膜５上には、ゲート電極６が積層形成され、さらに、ゲート絶縁膜５及びゲート電極６の両側は、それぞれゲート側壁８が形成される。
【００３４】
これらのｎ型拡散層１０は、ｎ型エクステンション層９よりもｐ型ウェル領域２との接合深さが深くなるように構成され、ｎ型拡散層１０及びｎ型エクステンション層９がｎ-chＭＩＳトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。
【００３５】
同様に、ｐ-chＭＩＳトランジスタは、ｎ型ウェル領域３内に電流通路（チャネル領域）となる距離を空けて両側にｐ型エクステンション層１９が形成され、それらの下層にｐ型拡散層２０が形成される。ｐ型エクステンション層１９の両端が掛かり電流通路上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５上には、ゲート電極１６が積層形成され、さらに、ゲート絶縁膜１５及びゲート電極１６の両側は、それぞれゲート側壁１８が形成される。
【００３６】
これらのｐ型拡散層２０は、ｐ型エクステンション層１９よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層２０及びｐ型エクステンション層１９がｐ型ＭＩＳトランジスタのソース・ドレイン領域となる。ｎチャネルＭＩＳトランジスタ及びｐ-chＭＩＳトランジスタは層間絶縁膜２４によって覆われている。
【００３７】
第１の実施形態において、ゲート絶縁膜５、１５は、前述したＳｉが添加されたＬａ−Ｈｆ−Ｏ膜であり、非晶質状態である。ゲート絶縁膜５とｐ型ウェル領域２、ゲート絶縁膜１５とｎ型ウェル領域３は直接接触している。
【００３８】
次に、図５乃至図１０を参照して第１の実施形態における半導体装置ＣＭＯＳＦＥＴの製造方法について説明する。  
図６に示すように、シリコン基板１に素子分離層４を形成する。素子分離層４は、局所酸化法や、ＳＴＩ(Shallow Trench Isolation)法を用いてもよいし、メサ型でも構わない。素子分離層４を形成した後、通常のイオン注入によりｐ型ウェル領域２及びｎ型ウェル領域３をそれぞれに形成する。
【００３９】
次に、シリコン基板１の表面にゲート絶縁膜となるＳｉが添加されたＬａ−Ｈｆ−Ｏを成膜する。ここでは一例として、前述したレーザーアブレーション法を用いた。まず、素子分離層４、ウェル領域２,３を含むシリコン基板の表面の自然酸化膜を通常のウェットエッチングに除去した後、直ちに成膜装置に装填した。Ｌａ２Ｈｆ２Ｏ７に組成比が調整され、Ｓｉを極僅か含む、この例では、１原子％添加したターゲットを用いている。
【００４０】
このターゲットにＫｒＦエキシマレーザー（λ＝２４８ｎｍ）を照射してシリコン基板１上にレーザーアブレーション成膜を行った。この成膜時の基板温度は、８００℃に保持され、プロセスガス雰囲気の酸素分圧は１ｘ１０−６Ｐａ以下に保持されていた。ゲート絶縁膜の形成はレーザーアブレーションに限定されるわけではなく、分子ビームエピタキシー法、スパッタリング法など、ほかの方法でもよい。ただし、レーザーアブレーション法ではターゲットの組成が堆積された薄膜の組成に限りなく近くなるという特性を有するため、組成制御が鍵となる本実施形態の製造方法として好ましい。
【００４１】
次に、堆積したゲート絶縁膜５（１５）の高品質化を目的とした熱処理を施す。一例として、酸素がわずかに添加された窒素雰囲気で、例えば４００℃、３０分の熱処理を施した。雰囲気には酸素が含まれていることが不可欠であり、酸素は分子状酸素、原子状酸素、励起状態の酸素、Ｎ２Ｏ、ＮＯ、オゾン等でもよく、特には限定されない。温度は２００℃以上〜９５０℃以下で行われることが好ましく、より好ましくは４００℃以下である。
【００４２】
これは、図７に示すように、温度０℃から４００℃までは、堆積後の熱処理による著しい絶縁膜容量の低下が起きない状態となるためである。絶縁膜容量の低下は、トランジスタの電流量を低減させ、スイッチングスピードの低減を引き起こす一因ともなる。
【００４３】
ここで、Ｌａ−Ｈｆ−Ｏ膜中のＳｉがプロファイルを持っていてもよく、中央領域に対してゲート電極側で濃度が高くなっていると良い。Ｓｉ濃度が高くなることで、絶縁膜とゲート電極の界面の反応性が下がり、高温工程後でも安定した特性を期待できる。これは、化学的に反応性の高いＬａ、Ｈｆなどに対し、相対的に反応性の低いＳｉを混合させることによる効果である。
【００４４】
また、中央領域に対してシリコン基板１との接合面側でＬａ−Ｈｆ−Ｏ膜のＳｉ濃度が高くなっていることが望ましい。Ｌａ，Ｈｆと酸素の結合はイオン性の高い結合であり、それ自体が分極を有しているためトランジスタのチャネルを移動する電子、正孔などを散乱する源になる。これによりトランジスタの駆動電流が低下し、スイッチングスピードが低下する恐れがある。Ｓｉ基板側でＳｉ濃度が高くなることによってこのＬａ，Ｈｆイオン分極起因の散乱体が少なくなりトランジスタのスピードが向上することが期待されるためである。ただし１０％を超えるＳｉが添加されると著しい比誘電率の低減が生じ、図３で根拠を示したような直接接合の薄膜化スケーリングのメリットが失われてしまう。
【００４５】
図８は、Ｌａ−Ｈｆ−Ｏ（Ｓｉ添加）／Ｓｉ積層構造のラザフォード後方散乱による元素プロファイル分析結果であり、Ｌａ−Ｈｆ−Ｏ膜のＳｉ基板側、ゲート電極側で濃度が高くなるようなＳｉプロファイルが実際に作成可能であることを示している。このプロファイルは、所謂、マルチターゲットタイプの成膜装置において、例えばＬａ−Ｈｆ−ＯターゲットとＳｉターゲットを同時放電させて同時堆積することで実現することが可能である。各ターゲットへの印加電力を調整し、成膜の初期段階ではＳｉを多めに添加するべくＳｉターゲットの電力を高め、Ｓｉを相対的に多く含むＬａ−Ｈｆ−Ｏ膜が形成されたのちにＳｉターゲットの電力を弱く設定し膜中のＳｉ濃度を下げ、その後再びＳｉターゲットの電力を強めて成膜することにより、Ｓｉ基板側およびゲート電極側のＳｉ濃度を高く設定することが可能である。
【００４６】
図８に示すプロファイルからは、Ｌａ−Ｈｆ−Ｏ膜のほとんどの領域において、ＬａとＨｆの比率がほぼ１：１であることも分かる。これは、ターゲットそのものの組成が堆積膜の組成に反映されやすいレーザーアブレーション法の特色であり、また、Ｓｉの添加がＬａ−Ｈｆ−Ｏ膜のＬａ／Ｈｆ比に影響を与えにくいことをも示している。
【００４７】
その後、既存の成膜技術を用いて、Ｌａ−Ｈｆ−Ｏ膜上にゲート電極となる単層又は多層の導電膜を形成する。ここでは、一例としてｎチャネルＭＩＳトランジスタ用にタンタルカーバイドを、ｐ-chＭＩＳトランジスタ用にタングステンをそれぞれＣＶＤにより１０ｎｍ成膜し、その上部にチタンナイトライドをＣＶＤにより１０ｎｍ成膜し、その上部に多結晶シリコン層を減圧ＣＶＤにより５０ｎｍ成膜した。
【００４８】
ｎチャネルＭＩＳトランジスタ用には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、ｐ-chＭＩＳトランジスタ用には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウムなどを用いることができる。また、ゲート電極界面近傍のＬａ−Ｈｆ−Ｏ膜のＳｉ濃度が高いことが、これらゲート電極との界面反応抑制につながる。
【００４９】
引き続き、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、それぞれゲート電極６、１６を形成する。さらに、ゲート電極を用いて自己整合的に、リンとボロンのイオン注入によりｎ型及びｐ型ＭＩＳトランジスタの高不純物濃度の浅いエクステンション層９，１９を形成する。エクステンション層９，１９の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャンネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【００５０】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁８、１８を形成する。先ほどよりも大きな加速電圧によりリン及びボロンのイオン注入を行い、深い拡散層１０、２０を形成する。ここまでの工程で、ソース・ドレインの活性化プロセス温度としては、ゲート絶縁膜５、１５が結晶化しない温度、例えば９００℃で行う。
【００５１】
また、ソース・ドレインの活性化プロセス条件としては、フラッシュランプアニール、レーザーアニールなどを用いることができる。これらによれば、より短時間の処理で半導体中不純物の活性化を実現できるので、ゲート電極／絶縁膜／半導体構造の耐熱性を維持しやすくなる。
【００５２】
その後、減圧ＣＶＤにより層間絶縁膜７となるシリコン酸化膜を堆積し、ＣＭＰ(chemical mechanical planarization)によりゲート電極の上端を露出させたのち、スパッタ法などによりニッケル層を５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことで、ニッケルと多結晶Ｓｉの界面領域からシリサイドが形成されＮｉ２Ｓｉが形成する。ここで、本実施例においては多結晶Ｓｉが全てシリサイドへと変換されている。もちろん、Ｎｉの膜厚をより薄くすることで多結晶Ｓｉの一部をシリサイド化するにとどめても良い。この後、硫酸と過酸化水素水の混合溶液などで未反応のＮｉを除去する。
【００５３】
以上説明した製造工程により、図５に示す構造のＣＭＯＳＦＥＴ半導体装置が作成される。本実施形態の半導体装置の構造では、ゲート絶縁膜５とｐ型ウェル領域２、ゲート絶縁膜１５とｎ型ウェル領域３は界面低誘電率層を挟まずに直接接触している。このため、絶縁膜容量を極めて高い値に設定することが可能であり、トランジスタの電流駆動力が高くなる。また、ゲート絶縁膜５、１５は非晶質なので、膜中に電気的活性な欠陥などが少なく、トランジスタの動作が安定し、信頼性が高くなる。また、非晶質ゆえにトランジスタ素子間の閾値電圧のばらつきなど、特性の揺らぎが少ない。
【００５４】
次に、第１の実施形態における変形例について説明する。  
前述した第１の実施形態では、ゲート絶縁膜及びゲート電極の加工を行った後に、不純物を導入してソース・ドレイン領域を形成する工程であった。これと違う製造工程（製造方法）を採用しても、図５に示す構造の半導体装置を作成することができる。
【００５５】
所謂、リプレースメントゲートによるトランジスタの作成方法である。多結晶シリコンなどからなるダミーゲートを用いて、自己整合的にソース・ドレイン領域を形成する。この際、ソース・ドレイン領域の形成は、１０００℃以上の高温で行われる。その後、ダミーゲートをウェットエッチング又は、ドライエッチング等の既存の製造方法により除去し、図９に示すような構造を作製する。
【００５６】
ここで、溝２１の内部に改めて、第１の実施形態と同様に、ゲート絶縁膜及びゲート電極を形成する。例えば、化学気相法、原子層堆積法など、段差被覆性の良い手法によってＳｉがわずかに添加されたＬａ−Ｈｆ−Ｏを成膜する。もちろん、先に示したレーザーアブレーションなどの方法を用いても構わない。さらに、前述した第１の実施形態と同様な堆積後の熱処理を施すことにより、図１０に示す構造となる。
【００５７】
引き続き、図１１に示すように、ｎ-chＭＩＳトランジスタにはｎ-chＭＩＳトランジスタ用ゲート電極６ａ、例えば窒素を添加したハフニウムシリサイドを形成する。また、ｐ-chＭＩＳトランジスタには、ｐ-chＭＩＳトランジスタ用ゲート電極１６ａ、例えばニッケルリッチなニッケルシリサイドをゲート電極として形成する。
【００５８】
他にも、ｎ-chＭＩＳトランジスタのゲート電極には、希土類金属のシリサイド（ハフニウムシリサイド、エルビウム・イットリウム等）、金属のシリサイド（チタンシリサイド・ジルコニウム・タンタル等）、金属のシリサイドに窒素を添加した窒化金属シリサイド、タンタルカーバイド・タンタルナイトライド、及び、これらにエルビウムなどからなる希土類金属を添加した合金、等を用いることができる。
【００５９】
また、ｐ-chＭＩＳトランジスタのゲート電極には、白金族元素（白金・イリジウム・ルテニウム・パラジウム・オスミウム等）、白金族元素どうしの合金あるいはシリサイド、ルテニウム及び、イリジウムの酸化物、ＳｒＲｕＯ、金・銀、窒化チタンアルミニウム、タングステン及びその窒化物、モリブデン及びその窒化物あるいは酸化物等を用いることができる。
【００６０】
さらに、図１１に示す構造に対して、全面上にタングステン等の金属薄膜を、例えばＣＶＤ法によって被覆性よく堆積する。その後、ＣＭＰなどによりデバイス平坦化を実施することにより、図５に示した構造の半導体装置を得ることができる。
【００６１】
本変形例では、ゲート絶縁膜及びゲート電極の堆積後に、１０００℃あまりにも達するトランジスタ形成のための高温工程がないため、両構造の熱的な安定性に対する危惧が少なくて済む。第１の実施形態のように、９００℃熱処理工程が必要な場合、特にゲート電極／ゲート絶縁膜界面の安定性に起因して不良発生の確率が高くなる可能性がある。本変形例では、ゲート電極／ゲート絶縁膜界面形成後には、たかだか５００℃以下の熱プロセスしか必要ない。従って、変形例には、５００℃程度に耐える金属材料、例えば窒素添加ハフニウムシリサイド、ニッケルリッチなニッケルシリサイドなどを用いることができる。これらの材料は仕事関数がシリコンバンドエッジに近いためトランジスタのしきい値電圧を低くできる。この変形例であれば、原理的な耐熱性不良の懸念無くこれらの低閾値ゲート電極材料を用いることが可能となる
以上説明したように、本実施形態によれば、大きな電流駆動力を有し、リーク電流が少ない半導体装置及びその製造方法を提供することができる。
【００６２】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を必要に応じて適宜、組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る実施形態のＬａ−Ｈｆ−Ｏ膜の結晶化挙動を調べたＸＲＤの評価結果を示す図である。
【図２】本実施形態のＬａ−Ｈｆ−Ｏ膜とシリコン基板の界面低誘電率層の有無を調べた断面ＴＥＭの例を示す図である。
【図３】本実施形態のＬａ−Ｈｆ−Ｏ膜とシリコン基板の界面低誘電率層の有無を調べた物理膜厚とＳｉＯ２換算膜厚の関係の一例を示す図である。
【図４ａ】図４ａは、本実施形態の堆積温度を５００℃で成膜したＬａ−Ｈｆ−Ｏ膜のＭＯＳキャパシタの容量と電圧との関係を示す図である。
【図４ｂ】図４ｂは、本実施形態の堆積温度を８００℃で成膜したＬａ−Ｈｆ−Ｏ膜のＭＯＳキャパシタの容量と電圧との関係を示す図である。
【図５】第１の実施形態によるＣＭＯＳＦＥＴの断面構成を示す図である。
【図６】第１の実施形態によるＣＭＯＳＦＥＴの製造工程について説明するための図である。
【図７】第１の実施形態における絶縁膜堆積後の熱処理温度に対するＳｉＯ２換算膜厚変化を示す一例である。
【図８】Ｌａ−Ｈｆ−Ｏ内部のＳｉ分布を調べたラザフォード後方散乱法の結果の一例を示す図である。
【図９】第１の実施形態の変形例によるＣＭＯＳＦＥＴの製造工程を説明するための図である。
【図１０】第１の実施形態の変形例によるＣＭＯＳＦＥＴの製造工程を説明するための図である。
【図１１】第１の実施形態の変形例によるＣＭＯＳＦＥＴの製造工程を説明するための図である。
【符号の説明】
【００６４】
１…シリコン基板、２…ｐ型ウェル領域、３…ｎ型ウェル領域、４…素子分離層、５、１５…Ｓｉ添加Ｌａ−Ｈｆ−Ｏ膜（ゲート絶縁層）、６，１６…ゲート電極、６ａ…ｎ-chＭＩＳトランジスタ用ゲート電極、７…層間絶縁膜、８、１８…ゲート側壁、９，１９…エクステンション層、１０…拡散層、１６ａ…ｐ-chＭＩＳトランジスタ用ゲート電極、２０…拡散層、２１…溝。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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