(57)【要約】      （修正有）【課題】配線抵抗、配線容量が増大しても、書き込み時間内にてデータを画素に書き込むことができ、しかもパネル内での増設回路の占有面積を最小限としたマトリクス型電気光学装置を提供すること。【解決手段】行方向Ｘに沿って延びる複数行のタイミング信号線ＧＷＲＴと、複数の画素５０，５２と、複数行のタイミング信号線の一端よりタイミング信号を供給するタイミング信号線ドライバ１８と、各々が、複数行のタイミング信号線の各１本にそれぞれ挿入接続された複数のバッファ回路３０とを有し、複数行のタイミング信号線の各々は、Ｎ（Ｎは３以上の整数）本の分割タイミング信号線ＧＷＲＴ１〜ＧＷＲＴＮに分断され、複数のバッファ回路３０の各々は、Ｎ本の分割タイミング信号線のうち行方向で隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個のバッファ３０を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
行方向に沿って延びる複数行のタイミング信号線と、
列方向に沿って延びる複数列のデータ信号線と、
各々が、少なくとも前記複数行のタイミング信号線の各１本と前記複数列のデータ信号線の各１本とに接続された複数の画素と、
前記複数行のタイミング信号線の一端よりタイミング信号を供給するタイミング信号線ドライバと、
各々が、前記複数行のタイミング信号線の各１本にそれぞれ挿入接続され、前記複数行のタイミング信号線に一つずつ設けられた複数のバッファ回路と、
を有し、
前記複数行のタイミング信号線の各々は、Ｎ（Ｎは３以上の整数）本の分割タイミング信号線に分断され、
前記複数のバッファ回路の各々は、前記Ｎ本の分割タイミング信号線のうち前記行方向で隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個のバッファを有することを特徴とするマトリクス型電気光学装置。
【請求項２】
請求項１において、
前記複数の画素は、前記複数行のタイミング信号線の各１本にそれぞれ共通接続される複数の画素行を含み、当該複数の画素行の各々はＮ個の行ブロックに分割され、
前記タイミング信号線ドライバ側から数えて前記行方向にＫ（Ｋは１≦Ｋ≦Ｎ−１を満たす整数）番目の行ブロックと前記列方向にて隣接する位置に、前記タイミング信号線ドライバ側から数えて前記行方向にＫ番目のバッファが配置され、前記タイミング信号線ドライバから数えて前記行方向にＮ番目の行ブロックと前記列方向にて隣接する位置には、前記バッファを配置しないことを特徴とするマトリクス型電気光学装置。
【請求項３】
請求項２において、
前記複数行のタイミング信号線の総数は偶数であり、
前記列方向で隣接する各２つの画素行の間をそれぞれ画素行間領域としたとき、
前記複数のバッファ回路のうち、前記各２つの画素行に対応する各２つのバッファ回路は、奇数番目の画素行間領域に共通して配置されていることを特徴とするマトリクス型電気光学装置。
【請求項４】
請求項３において、
前記奇数番目の画素行間領域に配置される各２つのバッファ回路は、各（Ｎ−１）個のバッファが同一行に整列配置されることを特徴とするマトリクス型電気光学装置。
【請求項５】
請求項４において、
前記各（Ｎ−１）個のバッファの各々が複数のトランジスタを含んで構成され、前記各（Ｎ−１）個のバッファを構成する全トランジスタが同一行に整列配置されていることを特徴とするマトリクス型電気光学装置。
【請求項６】
請求項４において、
前記各（Ｎ−１）個のバッファの各々が複数のトランジスタを含んで構成され、前記各（Ｎ−１）個のバッファを構成する前記複数のトランジスタが前記列方向で位置が異なる二行に亘って配置されていることを特徴とするマトリクス型電気光学装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記複数の画素の各々は、前記複数列のデータ信号線の１本に接続され、前記複数行のタイミング信号線の１本によって選択される書き込みトランジスタを有することを特徴とするマトリクス型電気光学装置。
【請求項８】
請求項７において、
前記複数の画素の各々は、
発光素子と、
電源線に接続されて前記発光素子に流れる電流を制御する駆動トランジスタと、
前記書き込みトランジスタ及び前記駆動トランジスタに接続され、前記駆動トランジスタのゲート電圧を保持する保持容量と、
をさらに有することを特徴とするマトリクス型電気光学装置。
【請求項９】
請求項８において、
前記（Ｎ−１）個のバッファを構成する前記複数のトランジスタ、前記書き込みトランジスタ及び前記駆動トランジスタは、共に同一導電型トランジスタにて形成されていることを特徴とするマトリクス型電気光学装置。
【請求項１０】
請求項１乃至６のいずれかにおいて、
前記複数行のタイミング信号線の各々は、第１〜第Ｍ（Ｍは２以上の整数）のタイミング信号線を含み、
前記画素行に配置された各々の画素には、前記第１〜第Ｍのタイミング信号線が共通接続され、
前記第１〜第Ｍのタイミング信号線の各々は、前記行方向にて異なる位置にて分断された前記Ｎ本の分割タイミング線をそれぞれ有し、前記Ｎ本の分割タイミング信号線のうち前記行方向で隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個の前記バッファを有することを特徴とするマトリクス型電気光学装置。
【請求項１１】
請求項１０において、
前記第１のタイミング信号線は走査信号線であり、前記第２のタイミング信号線はしきい値補償制御信号線であり、前記第Ｍのタイミング信号線は発光制御信号線であり、
前記複数の画素の各々は、
発光素子と、
前記複数列のデータ信号線の１本に接続され、前記複数行のタイミング信号線の１本により選択される書き込みトランジスタと、
電源線に接続されて前記発光素子に流れる電流を制御する駆動トランジスタと、
前記書き込みトランジスタ及び前記駆動トランジスタに接続され、前記駆動トランジスタのゲート電圧を保持する保持容量と、
前記しきい値補償制御信号線によりオン動作されて、前記駆動トランジスタをダイオード接続する補償トランジスタと、
前記発光素子と直列接続され、前記発光制御信号線によりオン動作される発光制御トランジスタと、
を含むことを特徴とするマトリクス型電気光学装置。
【請求項１２】
請求項８、９または１１において、
前記複数のバッファ回路に電源電圧を供給する電源供給線が設けられ、前記駆動トランジスタに接続される前記電源線を前記電源供給線として兼用することを特徴とするマトリクス型電気光学装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記複数の画素の各一画素はカラー階調を実現する少なくとも３つのサブ画素にて構成され、前記少なくとも３つのサブ画素の各々が前記複数行のタイミング信号線の１本と前記複数列のデータ信号線の１本とに接続され、
前記３つのサブ画素は、それぞれ異なる列にて前記列方向に沿って配列され、かつ、同一色が前記行方向にて間隔を置いて配列されたストライブ配列であることを特徴とするマトリクス型電気光学装置。
【請求項１４】
請求項１乃至１２のいずれかにおいて、
前記複数の画素の各一画素はカラー階調を実現する３つのサブ画素にて構成され、前記３つのサブ画素が前記複数行のタイミング信号線の１本と前記複数列のデータ信号線の１本とに接続され、
前記列方向で隣接する２つの画素行に配置された前記３つのサブ画素は、三角形の頂点に配置されたデルタ配列であることを特徴とするマトリクス型電気光学装置。
【請求項１５】
請求項１乃至１２のいずれかにおいて、
前記複数の画素の各一画素はカラー階調を実現する３つのサブ画素にて構成され、前記３つのサブ画素が前記複数行のタイミング信号線の１本と前記複数列のデータ信号線の１本とに接続され、
前記列方向で隣接する２つの画素行に配置された前記３つのサブ画素は、直角二辺上に配置されたモザイク配列であることを特徴とするマトリクス型電気光学装置。
【請求項１６】
請求項１３乃至１５のいずれかにおいて、
前記各（Ｎ−１）個のバッファの各々に含まれる前記複数のトランジスタの各々は、前記列方向にて一つのサブ画素と対向する位置に配置されていることを特徴とするマトリクス型電気光学装置。
【請求項１７】
請求項１３において、
前記一画素は４つのサブ画素にて構成され、
前記各（Ｎ−１）個のバッファの各々は４つのトランジスタを含み、
前記４つのトランジスタの各一つが、前記４つのサブ画素の各一つに対して前記列方向にて隣接する位置に配置されていることを特徴とするマトリクス型電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素をマトリクス状に配置したマトリクス型電気光学装置に関する。
【背景技術】
【０００２】
ＦＰＤ（Flat Panel Display）市場は、従来型ディスプレスに比べ薄型であるから年々拡大している。ＦＰＤは大型化され、液晶、プラズマディスプレスに続いて、ＯＬＥＤ（Organic Light Emitting Display）においても４０インチが試作発表されている。
【０００３】
ＦＰＤの大型化に伴い、パネル内の配線距離が長くなり、配線抵抗、配線容量に起因した信号伝播遅延が無視できなくなる上、画素へのデータ書き込み時間が短くなる。よって、ドライバから離れた距離にある画素では、データ書き込み時間内にデータを書き込めなくなる事態が生じてしまう。
【０００４】
従来、この種の問題を解決する方法として、導電性の良い材料で走査線やデータ信号線を形成することが考えられる。しかし、そのような材料の開発待ちである上、本質的な解決にはなり得ない。
【０００５】
次に、パネルの両側から走査線やデータ信号線を駆動する方法がある。しかし、両側にドライバ配置するために回路面積が増大し、パネルコストが増大する上、消費電力も大きくなってしまう。
【０００６】
さらには、ドライバからの幾何学的距離に応じて、書き込み時間を順次増大させるものがある（特許文献１）。しかし、パネルの大型化によって書き込み時間自体が短くなると、書き込み時間の増大も自ら制限が生じてしまう。
【特許文献１】特開２００４−３２５８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、パネルの大型化に伴って配線抵抗、配線容量が増大しても、書き込み時間内にてデータを画素に書き込むことができるマトリクス型電気光学装置を提供することにある。
【０００８】
本発明の他の目的は、加えて、パネル内での増設回路の占有面積を最小限としたマトリクス型電気光学装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るマトリクス型電気光学装置は、行方向に沿って延びる複数行のタイミング信号線と、列方向に沿って延びる複数列のデータ信号線と、各々が、少なくとも前記複数行のタイミング信号線の各１本と前記複数列のデータ信号線の各１本とに接続された複数の画素と、前記複数行のタイミング信号線の一端よりタイミング信号を供給するタイミング信号線ドライバと、各々が、前記複数行のタイミング信号線の各１本にそれぞれ挿入接続され、前記複数行のタイミング信号線に一つずつに設けられた複数のバッファ回路とを有し、前記複数行のタイミング信号線の各々は、Ｎ（Ｎは３以上の整数）本の分割タイミング信号線に分断され、前記複数のバッファ回路の各々は、前記Ｎ本の分割タイミング信号線のうち前記行方向で隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個のバッファを有することを特徴とする。
【００１０】
本発明では、複数行のタイミング信号線の各々に伝播されるタイミング信号が、直列接続された複数である計（Ｎ−１）個のバッファにより波形整形される。よって、タイミング信号線ドライバから離れた位置でも、タイミング信号の波形なまりを抑制し、パネル面内での輝度ばらつきを低減できる。
【００１１】
本発明では、前記複数の画素は、前記複数行のタイミング信号線の各１本にそれぞれ共通接続される複数の画素行を含み、複数の画素行の各々はＮ個の行ブロックに分割され、
前記タイミング信号線ドライバ側から数えて前記行方向にてＫ（Ｋは１≦Ｋ≦Ｎ−１を満たす整数）番目の行ブロックと前記列方向にて隣接する位置に、前記タイミング信号線ドライバ側から数えて前記行方向にてＫ番目のバッファが配置される。
【００１２】
こうすると、前記タイミング信号線ドライバから数えて前記行方向にてＮ番目の行ブロックと前記列方向にて隣接する位置には、前記バッファを配置しなくて済む他、バッファを省スペースにて画素に近接配置できる。
【００１３】
本発明では、前記複数行のタイミング信号線の総数は偶数であり、前記列方向で隣接する各２つの画素行の間をそれぞれ画素行間領域としたとき、前記複数のバッファ回路のうち、前記各２つの画素行に対応する各２つのバッファ回路を、奇数番目の画素行間領域に共通して配置することができる。これにより、奇数番目の画素行間領域を有効利用して、バッファを集中的に配置することができる。
【００１４】
本発明では、前記奇数番目の画素行間領域に配置される各２つのバッファ回路は、各（Ｎ−１）個のバッファが同一行に整列配置することができる。こうすると、列方向での回路面積の増大を抑制できる。さらに、好ましくは、前記各（Ｎ−１）個のバッファの各々が複数のトランジスタを含んで構成され、前記各（Ｎ−１）個のバッファを構成する全トランジスタを同一行に整列配置することもできる。こうすると、列方向ではトランジスタ１個分のスペースにてバッファを配置できる。
【００１５】
本発明では、前記各（Ｎ−１）個のバッファの各々が複数のトランジスタを含んで構成され、前記各（Ｎ−１）個のバッファを構成する前記複数のトランジスタを前記列方向で位置が異なる二行に亘って配置してもよい。こうすると、列方向ではトランジスタ２個分のスペースにてバッファを配置できる。
【００１６】
本発明では、前記複数の画素の各々は、前記複数列のデータ信号線の１本に接続され、前記複数行のタイミング信号線の１本によって選択される書き込みトランジスタを有することができる。つまり、アクティブ型電気光学装置に好適であるが、パッシブマトリクス型電気光学装置にも本発明を適用できる。タイミング信号の遅延の問題は、アクティブマトリクス型だけでなくパッシブマトリクス型にも共通の問題だからである。
【００１７】
本発明では、前記複数の画素の各々は、発光素子と、電源線に接続されて前記発光素子に流れる電流を制御する駆動トランジスタと、前記書き込みトランジスタ及び前記駆動トランジスタに接続され、前記駆動トランジスタのゲート電圧を保持する保持容量とをさらに有することができる。つまり、電圧プログラミング方式の発光装置に好適である。
【００１８】
本発明では、前記（Ｎ−１）個のバッファを構成する前記複数のトランジスタ、前記書き込みトランジスタ及び前記駆動トランジスタは、共に同一導電型トランジスタにて形成することができる。こうすると、バッファ領域及び画素領域共にウェル構造が共通化され、省スペース設計が可能となる。
【００１９】
本発明では、前記複数行のタイミング信号線の各々は、第１〜第Ｍ（Ｍは２以上の整数）のタイミング信号線を含み、前記画素行に配置された各々の画素には、前記第１〜第Ｍのタイミング信号線が共通接続され、前記第１〜第Ｍのタイミング信号線の各々は、前記行方向にて異なる位置にて分断された前記Ｎ本の分割タイミング線をそれぞれ有し、前記Ｎ本の分割タイミング信号線のうち前記行方向で隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個の前記バッファを有することができる。つまり、タイミング信号線は一種類に限定されない。
【００２０】
本発明では、前記第１のタイミング信号線は走査信号線であり、前記第２のタイミング信号線はしきい値補償制御信号線であり、前記第Ｍのタイミング信号線は発光制御信号線であり、前記複数の画素の各々は、発光素子と、前記複数列のデータ信号線の１本に接続され、前記複数行のタイミング信号線の１本により選択される書き込みトランジスタと、電源線に接続されて前記発光素子に流れる電流を制御する駆動トランジスタと、前記書き込みトランジスタ及び前記駆動トランジスタに接続され、前記駆動トランジスタのゲート電圧を保持する保持容量と、前記しきい値補償制御信号線によりオン動作されて、前記駆動トランジスタをダイオード接続する補償トランジスタと、前記発光素子と直列接続され、前記発光制御信号線によりオン動作される発光制御トランジスタとを含むことができる。タイミング信号線を複数有する一例として、駆動トランジスタのしきい値補償が可能な発光装置を挙げることができる。
【００２１】
本発明では、前記複数のバッファ回路に電源電圧を供給する電源供給線が設けられ、前記駆動トランジスタに接続される前記電源線を前記電源供給線として兼用することができる。こうすると、画素領域に引き回される電源供給線を省略でき、省スペース設計が可能となる。
【００２２】
本発明では、前記複数の画素の各一画素はカラー階調を実現する少なくとも３つのサブ画素にて構成され、前記少なくとも３つのサブ画素の各々が前記複数行のタイミング信号線の１本と前記複数列のデータ信号線の１本とに接続され、前記３つのサブ画素はそれぞれ異なる列にて前記列方向に沿って配列され、かつ、同一色が前記行方向にて間隔を置いて配列されたストライブ配列とすることができる。
【００２３】
この場合、前記一画素を４つのサブ画素にて構成し、前記各（Ｎ−１）個のバッファの各々は４つのトランジスタを含み、前記４つのトランジスタの各一つが、前記４つのサブ画素の各一つに対して前記列方向にて隣接する位置に配置してもよい。こうすると、一画素毎にタイミング信号をバッファリングすることができる。
【００２４】
本発明では、カラー階調を実現するには、ストライプ配列に限らず、デルタ配列やモザイク配列とすることができる。いずれの場合も、前記各（Ｎ−１）個のバッファの各々に含まれる前記複数のトランジスタの各々を、前記列方向にて一つのサブ画素と対向する位置に配置することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００２６】
（本発明の原理）
図１は、本発明が適用されるＯＬＥＤ（Organic Light Emitting Display）の構成図であり、メイン制御回路１０は、映像信号が入力されると、データドライバ制御回路１２に映像データを、ゲートドライバ制御回路１６にタイミング信号を送信する。データドライバ制御回路１２は映像データに基づいてデータドライバ１４を駆動制御し、ゲートドライバ制御回路１６はタイミング信号に基づいてゲートドライバ１８を駆動制御する。
【００２７】
有機ＥＬパネル２０には、行方向Ｘに沿って延びる複数行のゲート線（広義にはタイミング信号線）２２と、列方向Ｙに沿って伸びる複数列のデータ信号線２４とが設けられ、この複数行のゲート線２２の各１本と複数列のデータ信号線２４の各１本に接続された画素２６が設けられている。
【００２８】
図１では、パネル２０の左端のゲートドライバ１８からタイミング信号（ゲート信号または走査信号）が送信され、パネル２０の左端から入力されたタイミング信号はゲート線２２を伝播してパネル２０の右端まで到達する。
【００２９】
ここで、図１に示す１本のゲート線２２は、図２に示す等価回路として示すことができる。例えば３０インチ級の大型パネル２０では、ゲート線２２の太さ、材質等のパネル仕様にもよるが、図２に示すように、ゲート線２２の配線抵抗Ｒ及び配線容量ＣによるＲＣ回路（２０次）は、標準的には、ゲート線２２の配線抵抗Ｒ＝２０ｋΩであり、配線容量Ｃ＝１４０ｐＦとなる。
【００３０】
図２に示すＲＣ回路（２０次）において、どの程度波形が変化するかをシミュレートしてみた。なお、入力波形は、振幅１５Ｖの矩形波で周期１６μｍとした。
【００３１】
図３にそのシミュレーション結果を示す。入力波形は矩形波であるのに対して、ＲＣ段数が高次になるに従い、波形のなまりが大きくなることがわかる。下記の表１に、入力波形に対する各段でのパルス幅９０％（１３．５Ｖ）以上の割合を示す。
【００３２】
【表１】
2008040327.tif 000003
【００３３】
表１からも明らかなように、後段ほどパルス幅９０％以上の区間が短いことが分かる。このようなゲート線２２の配線遅延により、書き込み時間不足や、それに伴うパネル面内での輝度ばらつきが発生することになる。
【００３４】
本発明では、ＲＣ回路による矩形波のなまりを低減するために、図４に示すように、ゲート線２２にバッファ回路３０を挿入する。図４では、２０段のＲＣ回路の各段間にバッファ３２を一つずつ、計１９個のバッファ３２をゲート線２２に直列接続した。
【００３５】
次に、図３と同様にして、図４の回路での波形のなまりをシミュレートした結果を図５に示す。図５から明らかなように、各段での波形は入力波である矩形波とほぼ相似し、最終段でも波形のなまりは少ないことが分かる。下記の表２に、図４の回路において、入力波形に対する各段でのパルス幅９０％（１３．５Ｖ）以上の割合を、表１での結果と比較して示す。
【００３６】
【表２】
2008040327.tif 000004
【００３７】
このように、バッファ回路３０をゲート線２２に挿入することで、最終段のＲＣ２０段目では、９０％以上のパルス幅期間が３０％近く改善されることが分かった。
【００３８】
このように、本発明ではゲート線２２にバッファ回路３０を挿入することで、タイミング信号の波形なまりや、パネル２０内でのタイミング信号の波形のばらつきが改善されることが確認できた。以下に、バッファ回路３０の配置するかについて説明する。
【００３９】
（第１の実施形態）
本実施形態は、図６に示すように、一画素２６が行方向Ｘにて隣接するＲ(Red)，Ｇ(Green)，Ｂ(Blue)のサブ画素２６Ｒ，２６Ｇ，２６Ｂにて形成され、ＲＧＢの各サブ画素２６Ｒ，２６Ｇ，２６Ｂに対応する各色Ｒ，Ｇ，Ｂが列方向Ｙに沿って配列されたいわゆるストライプ型のカラーフィルタ４０を有する有機ＥＬパネル２０に適用したものである。
【００４０】
図７は、図１に示すパネル２０のうち、ゲートドライバ１８に接続された２本のゲート線ＧＷＲＴに接続される第１，第２の画素行５０，５２を示している。第１，第２の画素行５０，５２の各々は、Ｎ（Ｎは３以上の整数）個の行ブロック１〜行ブロックＮに分割されている。各行ブロックは、本実施形態では１２つのサブ画素（＝４画素分）を有している。
【００４１】
第１，第２の画素行５０，５２に接続される２本のゲート線ＧＷＲＴの各々は、Ｎ個の行ブロックに対応してＮ本の分割ゲート線（広義には分割走査線）ＧＷＲＴ１〜ＧＷＲＴＮに分断されている。そして、第１，第２の画素行５０，５２の各々には、バッファ回路３０として、Ｎ本の分割ゲート線ＧＷＲＴ１〜ＧＷＲＴＮのうち行方向Ｘで隣り合う各２本の間に一つずつ直列接続された計（Ｎ−１）個のバッファ３２−１，３２−２，…３２−（Ｎ−１）を有する。
【００４２】
本実施形態では、ゲートドライバ１８側から数えて行方向ＸにてＫ（Ｋは１≦Ｋ≦Ｎ−１を満たす整数）番目に配置される行ブロックＫと列方向Ｙにて隣接する位置に、ゲートドライバ１８側から数えて行方向ＸにてＫ番目のバッファ３２−Ｋが配置され、ゲートドライバ１８側から数えて前記行方向にてＮ番目に配置される行ブロックＮと列方向Ｙにて隣接する位置には、バッファは配置されていない。Ｋ番目のバッファ３２−Ｋは、（Ｋ＋１）番目の行ブロック（Ｋ＋１）よりもゲートドライバ１８側の上流側に配置することで、配線効率が向上するからである。なお、特に理由が無い限り、最終段の行ブロックＮを除く行ブロック１〜行ブロック（Ｎ−１）には同数（本実施形態では１２個）のサブ画素を配置することができるが、行方向の全サブ画素数が行ブロック数Ｎで割り切れない場合には、最終段の行ブロックＮに配置されるサブ画素数は少なくなる。よって、最終段の行ブロックＮと列方向Ｙで対向する位置のスペースは狭くなることがあり、バッファ３２を配置できるスペースを確保できるとは限らない。この理由からも、最終段の行ブロックＮと列方向Ｙで対向する位置にはバッファ３２を配置していない。
【００４３】
図８は、図７に示す第１の画素行５０の行ブロック１を示している。一画素２６を構成するサブ画素２６Ｒ，２６Ｇ，２６Ｂの各々は、電圧プログラミング方式の２トランジスタ構成である。つまり、各サブ画素には、有機ＥＬ素子（広義には発光素子）ＥＬと、データ信号線ＶＤＴに接続され、分割ゲート線ＧＷＲＴ１にゲートが共通接続されて選択される例えばＮ型トランジスタから成る書き込みトランジスタＴ１と、電源線ＶＥＬに接続されて有機ＥＬ素子ＥＬに流れる電流を制御する。例えばＰ型トランジスタから成る駆動トランジスタＴ２と、駆動トランジスタＴ２のゲート電圧を保持する保持容量Ｃとを有する。
【００４４】
一方、バッファ３２−１は、２つのＣＭＯＳインバータＣＭＯＳ１，ＣＭＯＳ２から構成されている。ＣＭＯＳインバータＣＭＯＳ１は、インバータ電源線ＶＢＦとグランド電源線ＧＮＤとの間に直列接続されたＰ型トランジスタ６０及びＮ型トランジスタ６２を有する。ＣＭＯＳインバータＣＭＯＳ２も同様に、インバータ電源線ＶＢＦとグランド電源線ＧＮＤとの間に直列接続されたＰ型トランジスタ６４及びＮ型トランジスタ６６を有する。
【００４５】
ここで、バッファ３２−１を構成する４つのトランジスタ６０−６６は、第１の画素行５０の行ブロック１と列方向Ｙにて対向する位置にて、同一行に整列配置されている。第１の画素行５０では、他の行ブロック１〜行ブロック（Ｎ−１）でもバッファ３２−２〜バッファ３２−（Ｎ−１）が同様に配置されている。つまり、バッファ３２−１〜バッファ３２−（Ｎ−１）をそれぞれ構成する各４つのトランジスタ６０−６６が、同一行にて整列配置されている。このため、各画素行にて追加されるバッファ回路３０は、列方向Ｙにてトランジスタ１個分の領域を増設するだけでよいため、パネル２０の面積を必ずしも増大しなくてもバッファ回路３０を追加することができる。
【００４６】
図９（Ａ）〜図９（Ｃ）は、バッファ３２−１を構成する４つのトランジスタ６０−６６と行ブロック１との配置関係を示している。図９（Ａ）が図８と同じレイアウトを示しており、トランジスタ６０は第１画素のＧサブ画素、トランジスタ６２は第１画素のＢサブ画素、トランジスタ６４は第２画素のＧサブ画素、トランジスタ６６は第２画素のＢサブ画素と、それぞれ列方向Ｙにて隣接する位置に配置されている。これに限らず、４つのトランジスタ６０−６６と各サブ画素との関係は任意である。図９（Ｂ）では、第１画素の３つのＲＧＢサブ画素と第２画素のＲサブ画素と隣接させて、左詰めで４つのトランジスタ６０−６６を配置している。図９（Ｃ）は、行ブロック１と列方向Ｙにて隣接する領域にて、４つのトランジスタ６０−６６を等間隔にて散在配置している。
【００４７】
図９（Ｄ）は、図９（Ａ）〜図９（Ｃ）とは異なり、バッファ３２−１に含まれる４つのトランジスタ６０−６６は、列方向で位置が異なる二行に亘って配置されている。図９（Ｄ）では、トランジスタ６０，６２が列方向Ｙで異なる位置に配置され、トランジスタ６４，６６はトランジスタ６２と同一行に配置されている。パネル２０内にてスペースに余裕があれば、図９（Ｄ）に示す配置とすることもできる。
【００４８】
また、一つの行ブロックに配置されるサブ画素の数は１２個に限らず、一つの行ブロックとＹ方向にて隣接する領域にバッファ回路を配置できるスペースを確保できさえすれば、その数は任意に設定できる。
【００４９】
（第２の実施形態）
ゲートドライバ１８に接続されたゲート線の総数は、一般に、偶数となる。この第２の実施形態では、図１０に示すように、列方向Ｙで隣接する各２つの画素行（図１０では５つの画素行５０，５２，５４，５６，５８）の間をそれぞれ画素行間領域７０としたとき、各２つの画素行に用いられる各２つのバッファ回路３０は、奇数番目の画素行間領域７０−１，７０−３に共通して配置した。つまり、偶数番目の画素行間領域７０−２，７０−４，…には、バッファ回路３０を配置する必要は無い。
【００５０】
本実施形態では、一つの行ブロック内に配置されるサブ画素数は例えば１８個（６画素分）である。この場合も、一つの行ブロックと対向してバッファ３２を設け、かつ、そのバッファ３２を構成する４つのトランジスタを配置している。４つのトランジスタ６０−６６の各々を一つのサブ画素と列方向Ｙにて隣接して配置すると、一つの行ブロックとＹ方向にて隣接する領域には空きスペースが残る。この空きスペースを利用して、列方向Ｙにて隣接する他の画素行の行ブロックのためのバッファ３２を配置している。このため、本実施形態では、奇数番目の画素行間領域に配置される各２つのバッファ回路３０は、各（Ｎ−１）個のバッファ３２を同一行に整列配置することが出来る。さらに詳しくは、各（Ｎ−１）個のバッファ３２の各々が複数例えば４つのトランジスタ６０−６６を含んで構成され、各（Ｎ−１）個のバッファ３２を構成する全トランジスタを同一行に整列配置することができる。
【００５１】
このようにすると、一つの行ブロック内のサブ画素数を増やしても、奇数番目の画素行間領域７０−１，７０−３，…に列方向Ｙにて隣接する２つの行ブロックのためのバッファ３２を配置できるので、バッファ３２を形成するトランジスタを比較的密に配置できる。よって、トランジスタの製造ばらつきを低減できる。
【００５２】
この第２の実施形態は、上述した図９（Ｄ）のように、一つのバッファ３２−１を構成する４つのトランジスタ６０−６６が列方向Ｙで位置が異なる二行に亘って配置されるものに好適である。この場合、図１１に示すように、列方向Ｙで隣り合う第１，第２の画素行５０，５２の各々の行ブロック１は、その画素行間領域７０−１の列方向Ｙにて異なる二行に、各４つのトランジスタ６０−６６が配置される。つまり、第１の画素行５０に接続されるトランジスタ６２−６６と、第２の画素行５２に接続されるトランジスタ６０とが第一行目に配置される。第１の画素行５０に接続されるトランジスタ６０と、第２の画素行５２に接続されるトランジスタ６２−６６とが第二行目に配置される。こうして、画素行間領域７０−１を有効利用することができる。
【００５３】
（第３の実施形態）
この第３の実施形態は、図１２に示すように、一画素２６が行方向Ｘにて隣接するＲ(Red)，Ｇ(Green)，Ｂ(Blue)，Ｗ(White)の４つのサブ画素２６Ｒ，２６Ｇ，２６Ｂ，２６Ｗにて形成され、ＲＧＢＷの各サブ画素２６Ｒ，２６Ｇ，２６Ｂ，２６Ｗに対応する各色Ｒ，Ｇ，Ｂ，Ｗが列方向Ｙに沿って配列されたいわゆるストライプ型のカラーフィルタ７０を有する有機ＥＬパネル２０に適用したものである。
【００５４】
この場合、一画素２６を構成するサブ画素数４は、バッファ３２を構成するトランジスタ数４と一致する。このため、図１３に示すように、バッファ３２を構成する４つのトランジスタ６０−６６の各一つを、４つのサブ画素２６Ｒ，２６Ｇ，２６Ｂ，２６Ｗの各一つに対して列方向Ｙにて隣接する位置に配置することができる。つまり、一画素２６と列方向Ｙにて隣接する領域内にてバッファ３２を構成することができる。こうすると、最大で一画素２６毎にバッファ３２を接続することができる。
【００５５】
なお、一画素２６を４サブ画素にて構成する他の例としては、特に本発明を液晶装置に適用した場合、ＲＧＢの三色にシアンを加えた４色のサブ画素を用いるものを挙げることができる。
【００５６】
（第４の実施形態）
図１４では、第１〜第３の実施形態とは異なり、一画素８０がＶｔｈ補償を行なえる４トランジスタ構成となっている。つまり、一サブ画素８０内には、図８に示す有機ＥＬ素子ＥＬ、書き込みトランジスタＴ１、駆動トランジスタＴ２及び保持容量Ｃに加えて、例えば共にＮ型トランジスタにて形成される補償トランジスタＴ３及び発光制御トランジスタＴ４を有する。補償トランジスタＴ３は、駆動トランジスタＴ２のしきい値電圧Ｖｔｈの変動を補償するためのしきい値補償期間（例えば書き込み期間の前の一水平走査期間）においてオンし、そのオンによって、駆動トランジスタＴ２をダイオード接続状態とし、駆動トランジスタＴ２のゲート電圧（保持容量Ｃのチャージ電圧）を、駆動トランジスタＴ２のしきい値電圧Ｖｔｈを反映した電圧値（ＶＥＬ−Ｖｔｈ）に収束させる。補償トランジスタＴ３のオフ後の書き込み期間では書き込みトランジスタＴ１かオンし、保持容量Ｃのチャージ電圧がデータ信号線ＶＤＴからのデータ電圧によりシフトされる。書き込みトランジスタＴ１がオフされ、発光制御トランジスタＴ４がオンすると、保持容量Ｃがゲートに接続された駆動トランジスタＴ２が、データ電圧に従って制御された電流を有機ＥＬ素子ＥＬに流し、有機ＥＬ素子ＥＬが発光される。
【００５７】
このようなサブ画素８０には、上述したゲート線ＧＷＲＴに加えて、補償トランジスタＴ３のゲートに接続されるしきい値補償制御信号線ＧＶＴＨと、発光制御トランジスタＴ４のゲートに接続される発光制御信号線ＧＥＬとを要する。これら、しきい値補償制御信号線ＧＶＴＨと発光制御信号線ＧＥＬとは、ゲート線ＧＷＲＴと同様に一つの画素行に共通接続されるので、ゲート線ＧＷＲＴと同じく信号伝播遅延が生ずる。
【００５８】
そこで、本実施形態では、ゲート線ＧＷＲＴを分割ゲート線ＧＷＲＴ１−ＧＷＲＴＮに分割したのと同様に、図１５に示すように、しきい値補償制御信号線ＧＶＴＨを分割しきい値補償制御信号線ＧＶＴＨ１,ＧＶＴＨ２，…と分割し、発光制御信号線ＧＥＬも分割発光制御信号線ＧＥＬ１，ＧＥＬ２，…と分割する。そして、行方向Ｘで隣り合う２本の分割しきい値補償制御信号線（例えばＧＶＴＨ１,ＧＶＴＨ２）間にバッファ３４−１，３４−２，…を配置する。同様に、行方向Ｘで隣り合う２本の分割発光制御信号線（例えばＧＥＬ１，ＧＥＬ２）間にバッファ３６−１，３６−２，…を配置する。
【００５９】
本実施形態では、図１５に示すように、例えば６サブ画素（２画素分）を行単位ブロック９０と称し、３つの行単位ブロック９０の各々と列方向Ｙにて隣接する領域に３つのバッファ３２−１，３４−１，３６−１を配置している。図１５では、ゲートドライバ１８側に位置する第１の行単位ブロック９０−１と列方向Ｙにて隣接する領域に、ゲート線ＧＷＲＴのためのバッファ３４−１が配置される。第２の行単位ブロック９０−２と列方向Ｙにて隣接する領域には、しきい値補償制御信号線ＧＶＴＨのためのバッファ３４−１が配置される。第３の行単位ブロック９０−３と列方向Ｙにて隣接する領域に、発光制御信号線ＧＥＬのためのバッファ３６−１が配置される。以下、バッファ３２，３４，３６の順番で、後続の行単位ブロック９０に対応させて各バッファを配置する。
【００６０】
このため、ゲート線ＧＷＲＴ、しきい値補償制御信号線ＧＶＴＨ及び発光制御信号線ＧＥＬは、分割位置がそれぞれ異なっている。このことを、３つのタイミング制御線毎に画素行５０を行ブロック化する位置の違いで説明する。つまり、画素行５０の行ブッロク化は、ゲート線ＧＷＲＴ、しきい値補償制御信号線ＧＶＴＨ、発光制御信号線ＧＥＬ毎に異なる。そして、ゲート線ＧＷＲＴ、しきい値補償制御信号線ＧＶＴＨ、発光制御信号線ＧＥＬ毎に固有の行ブロック間で、ゲート線ＧＷＲＴ、しきい値補償制御信号線ＧＶＴＨ、発光制御信号線ＧＥＬはそれぞれ分断されている。
【００６１】
先ず、ゲート線ＧＷＲＴに対する画素行５０の行ブロック化は、図１５に示すように、第１の行単位ブロック９０−１が第１の行ブロック１、第２−４の行単位ブロック９０−２〜９０−４が第２の行単位ブロック２となり、以降、３つの行単位ブロックを一組としてブロック化される。
【００６２】
次に、しきい値補償制御信号線ＧＶＴＨに対する画素行５０の行ブロック化は、図１５に示すように、第１，２の行単位ブロック９０−１，９０−２が第１の行ブロック１、第３−６の行単位ブロック９０−３〜９０−６が第２の行単位ブロック２となり、以降、３つの行単位ブロックを一組としてブロック化される。
【００６３】
最後に、発光制御信号線ＧＥＬに対する画素行５０の行ブロック化は、図１５に示すように、第１〜第３の行単位ブロック９０−１〜９０−３が第１の行ブロック１であり、以降、３つの行単位ブロックを一組としてブロック化される。
【００６４】
なお、画素行５０において最終段の行ブロックＮには、上述した通りバッファ３２，３４，３６のいずれも配置されない。
【００６５】
なお、本実施形態においても、図６、図９（Ａ）〜図１２に示す形態を適用することが可能である。
【００６６】
（第５の実施形態）
この第５の実施形態は、第１〜第４の実施形態の変形例である。図１６は図８の変形例を示している。図１６では、図８に示すバッファ回路３０を構成する複数のバッファ３２のための電源供給線ＶＢＦとして、駆動トランジスタＴ２に接続される電源線ＶＥＬを兼用した。つまり、図１６では、電圧ＶＥＬ＝電圧ＶＢＦとした。これにより、画素やバッファに供給される電源配線の数を大幅に縮減できる。なお、Ｐ型トランジスタ６０がオンするためには、電圧ＶＢＦ＞電圧ＧＷＲＴを満足すれば良い。
【００６７】
図１６ではさらに、図８に示すバッファ３２に接続されたグランド電源配線ＧＮＤも省略され、代わりに、有機ＥＬ素子ＥＬに接続される対向基板電位ＧＮＤに接続した。これにより、図８のようにグランド電源配線ＧＮＤを画素形成領域にて列方向Ｙに沿って引き回さなくて済む。なお、図１６の実施形態は、図１４に示すように一画素が４トランジスタ構成の実施形態にも同様に適用可能である。
【００６８】
図１７は、図１４に示すバッファ３２の変形例である。図１７に示すバッファ３２を構成する一方のＣＭＯＳインバータＣＭＯＳ１は、電源線ＶＢＦとグランド電源線ＧＮＤとの間に直列接続された抵抗Ｒ１とＮ型トランジスタ６８で構成され、他方のＣＭＯＳインバータＣＭＯＳ２は、電源線ＶＢＦとグランド電源線ＧＮＤとの間に直列接続された抵抗Ｒ２とＮ型トランジスタ６９で構成されている。つまり、Ｐ型トランジスタは用いていない。図１７ではさらに、各サブ画素１００に書き込みトランジスタＴ１、駆動トランジスタＴ２及びリセットトランジスタＴ３を配置し、これら３トランジスタＴ１〜Ｔ３もＮ型トランジスタにて形成した。このため、バッファ３２とサブ画素１００に含まれる全てのトランジスタを同一導電型として形成できる。この結果、バッファ３２とサブ画素１００のウェル構成が簡易化され、省スペース設計が可能となる。なお、図１７に示す実施形態は、図８に示すように一サブ画素が２トランジスタ構成や４トランジスタ構成の実施形態にも同様に適用可能である。
【００６９】
図１８は、図８の変形例を示している。図１８では、バッファ３２を構成する４つのトランジスタ６０−６６の配列を変更した。つまり、Ｐ型トランジスタ６０，６４を行方向Ｘにて隣接配置し、Ｎ型トランジスタ６２，６６を行方向Ｘにて隣接配置した。こうすると、同一導電型のトランジスタが隣接配置されるので、同一導電型トランジスタ同士で共通の電源ラインを使用することができる。ただし、図８と比較して、バッファ３２内にて行方向Ｘ方向に引き回される配線量は増大する。
【００７０】
図１９は、図６とは異なるカラーフィルタ１１０を示している。図１９において、一画素２６を構成するＲＧＢの３つのサブ画素２６Ｒ，２６Ｇ，２６Ｂは、列方向Ｙで隣接する２つの画素行に配置され、かつ、３つのサブ画素２６Ｒ，２６Ｇ，２６Ｂが三角形の頂点に位置している。カラーフィルタ１１０は、その三角形の頂点と対向する位置に三原色を配置したデルタ配列である。
【００７１】
図２０は、図６及び図１９とはさらに異なるからフィルタ１２０を示している。一画素２６を構成するＲＧＢの３つのサブ画素２６Ｒ，２６Ｇ，２６Ｂは、列方向Ｙで隣接する２つの画素行に配置され、かつ、３つのサブ画素２６Ｒ，２６Ｇ，２６Ｂが直角二辺上に位置している。カラーフィルタ１２０は、その直角二辺と対向する位置に三原色を配置したモザイク配列である。
【００７２】
これら図１９及び図２０に示すカラーフィルタ１１０，１２０は、図６に示すストライプ配列のカラーフィルタ４０に代えて上述した各実施形態にて使用することができるが、図１２及び図１３の実施形態には適用不能である。
【００７３】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００７４】
例えば、本発明によれば図５に示すように、後段に向かうほどバッファ出力であるタイミング信号としての矩形波が位相遅れを生ずる。そこで、データドライバ１４から出力されるデータ信号の供給タイミングを、矩形波の位相遅れに合わせて遅らせることができる。
【００７５】
また、本発明が適用されるマトリクス型電気光学装置は、上述したＯＥＬＤに限らず、他の各種のＦＰＤとしての液晶装置、プラズマディスプレイ、マイクロミラーディバイス等にも適用でき、必ずしも表示装置でなく光源やライトバルブであっても良い。また、上述したＯＥＬＤと同様に、液晶装置であれば各画素に書き込みトランジスタ（画素選択トランジスタ）やダイオード等のスイッチング素子、保持容量及び液晶素子を備えたアクティブマトリクス型液晶装置にも適用できる他、パッシブマトリクス型電気光学装置にも適用可能である。
【００７６】
さらに、本発明に用いられるバッファ回路は、上述した一対のＣＭＯＳインバータや、トランジスタの一方を抵抗に置き換えたものの他、公知の他のバッファ回路に置き換えられることは言うまでもない。
【００７７】
また、有機ELでカラー階調を実現するには、上述したように単色光源をカラーフィルタを用いて３色光源を作り出す場合の他、公知の３色塗り分け（三色とも別材料）を用いることもできる。
【図面の簡単な説明】
【００７８】
【図１】本発明が適用される有機ＥＬのＦＰＤを示す図である。
【図２】図１に示すゲート線のＲＣ等価回路図である。
【図３】バッファ回路を有しない比較例でのＲＣ回路の遅延シミュレーションを示す特性図である。
【図４】バッファ回路を設けた本発明の原理を示すＲＣ等価回路図である。
【図５】バッファ回路を有する本発明の実施形態に係るＲＣ遅延シミュレーションを示す特性図である。
【図６】本発明が適用されるＲＧＢストライプ型カラーフィルタを示す図である。
【図７】本発明の第１の実施形態に係るバッファ回路の接続を示す回路図である。
【図８】図７に示す第１の行ブロックに接続されるバッファの接続状態を示す図である。
【図９】図９（Ａ）〜図９（Ｄ）は、第１の行ブロックに接続されるバッファのトランジスタ配置例を示す図である。
【図１０】本発明の第２の実施形態を示し、第１，第２の画素行のための各バッファを構成するトランジスタが奇数番目の画素行間領域に共通配置した図である。
【図１１】奇数番目の画素行間領域にて、列方向で異なる二行にトランジスタを配置した図である。
【図１２】本発明の第１の実施形態に用いられるＲＧＢＷストライプ型カラーフィルタを示す図である。
【図１３】一つのバッファを構成する４つのトランジスタの各一つを、一画素を構成する４つのサブ画素各一つに対して列方向にて隣接位置した図である。
【図１４】Ｖｔｈ補償を行なえる４トランジスタ構成を有する画素に適用した本発明の第３の実施形態を示す回路図である。
【図１５】図１４に示す３つのタイミング信号線のためのバッファ接続を示す図である。
【図１６】図８の実施形態の変形例を示し、バッファ用電源として画素駆動用電源を兼用した実施形態を示す図である。
【図１７】図１４の実施形態の変形例を示し、バッファを２つのトランジスタにて構成した実施形態を示す図である。
【図１８】図８の実施形態のさらに他の変形例を示し、バッファを構成する４トランジスタの配置を変更した実施形態を示す図である。
【図１９】デルタ配列のカラーフィルタを示す図である。
【図２０】モザイク配列のカラーフィルタを示す図である。
【符号の説明】
【００７９】
１０  メイン制御回路、１２  データドライバ制御回路、１４  データドライバ、
１６  ゲートドライバ制御回路、１８  ゲートドライバ（走査線ドライバ）、
２０  パネル、２２  ゲート線（走査線）、２４  データ信号線、２６  画素、
３０  バッファ回路、３２，３２−１，…３２−（Ｎ−１）  バッファ、
４０  ＲＧＢストライプ型カラーフィルタ、５０，５２  画素行、
６０−６９  トランジスタ、７０  画素行間領域、
７０−１，７０−３  奇数番目の画素行間領域、
７０−２，７０−４  偶数番目の画素行間領域、
２６Ｒ，２６Ｇ，２６Ｂ，２６Ｗ，８０，１００  サブ画素、９０  行単位ブロック、
１１０  デルタ配列のカラーフィルタ、１２０  モザイク配列のカラーフィルタ、
Ｃ  保持容量、ＣＭＯ１，２  ＣＭＯＳインバータ、ＥＬ  有機ＥＬ素子、
Ｔ１  書き込みトランジスタ、Ｔ２  駆動トランジスタ、Ｔ３  補償トランジスタ、
Ｔ４  発光制御トランジスタ、
ＧＷＲＴ  ゲート線（タイミング信号線、第１のタイミング信号線）、
ＧＶＴＨ  しきい値補償制御信号線（第２のタイミング信号線）、
ＧＥＬ  発光制御信号線（第Ｍのタイミング信号線）、
ＶＤＴ  データ信号線、ＶＥＬ  電源線、ＶＢＦ  電源供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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