(57)【要約】【課題】  従来の静電破壊保護回路５４におけるＥＳＤ＿ＰＭＯＳ１１０は、内部回路５２と同一のソース／ドレイン構造をしており、ゲート幅を大きくすることによって、電気的ストレスを逃していた。ゲート幅を大きくする結果、回路面積が大きくなり、微細化の要請に反するという課題がある。【解決手段】  本発明においては、ＬＤＤ拡散層構造のＭＯＳトランジスタとシングル拡散層構造のＭＯＳトランジスタとのゲート電極の側面にサイドウォール２８を形成し、シングル拡散層構造のＭＯＳトランジスタのみサイドウォール２８を除去した後、高濃度不純物を注入し、静電破壊保護回路５４におけるＥＳＤ＿ＰＭＯＳ１２を回路面積を大きくせずにシングル拡散層構造とする。【選択図】  図８
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【特許請求の範囲】
【請求項１】
同一基板上にＬＤＤ拡散層構造を有する第１ＭＯＳトランジスタとシングル拡散層構造を有する第２ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１ＭＯＳトランジスタのＬＤＤ拡散層領域に低濃度の不純物を導入する工程と、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとのゲート電極の側面にサイドウォールを形成する工程と、
前記第２ＭＯＳトランジスタのゲート電極の側面のみ前記サイドウォールを除去する工程と、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのソース／ドレイン領域に高濃度の不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとから構成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
同一基板上にＬＤＤ拡散層構造を有する第１ＭＯＳトランジスタとシングル拡散層構造を有する第２ＭＯＳトランジスタを有する半導体装置において、
ゲート電極の側面にサイドウォールが形成されない前記第２ＭＯＳトランジスタからなる静電破壊保護回路と、
ゲート電極の側面にサイドウォールが形成された前記第１ＭＯＳトランジスタからなる内部回路とを有することを特徴とする半導体装置。
【請求項４】
前記静電破壊保護回路は、Ｎチャネル型の前記第２ＭＯＳトランジスタ、或いはＰチャネル型の前記第２ＭＯＳトランジスタの少なくとも一方を有することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ拡散層構造のＭＯＳトランジスタとシングル拡散層構造のＭＯＳトランジスタを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路には、図９に示すように入力パッド５０（ＰＡＤ）から侵入した静電荷により内部回路５２が破壊されるのを防ぐために、静電破壊保護回路５４が設けられている。静電破壊保護回路５４は、ＶＤＤ側にダイオード接続されたＰ型ＭＯＳトランジスタ１１０と、ＶＳＳ側にダイオード接続されたＮ型ＭＯＳトランジスタ１０８から構成される。静電破壊保護回路５４では、静電気により過電圧が入力パッド５０に印加された場合、Ｐ型ＭＯＳトランジスタ１１０又はＮ型ＭＯＳトランジスタ１０８におけるジャンクションが順方向バイアスとなるか、或いはＰ型ＭＯＳトランジスタ１１０又はＮ型ＭＯＳトランジスタ１０８がパンチスルー動作をすることにより、ＶＤＤ側又はＶＳＳ側へ電気的ストレスを回避することができる。すなわち、静電破壊保護回路５４は、外部から印加された静電気を素早く逃し、内部回路５２を保護する働きをする。
【０００３】
図１０〜図１７に、静電破壊保護回路５４におけるＮ型ＭＯＳトランジスタ１０８、Ｐ型ＭＯＳトランジスタ１１０と、内部回路５２におけるＮ型ＭＯＳトランジスタ１０６、Ｐ型ＭＯＳトランジスタ１１２のソース／ドレイン領域の形成工程までの製造方法を示す。
【０００４】
ここで、静電破壊保護回路５４におけるＭＯＳトランジスタは、シングル拡散層構造のＭＯＳトランジスタで、内部回路５２におけるＭＯＳトランジスタは、ＬＤＤ拡散層構造のＭＯＳトランジスタから構成される。このような構成とすることで、静電破壊保護回路５４におけるＭＯＳトランジスタの耐圧性が、内部回路５２におけるＭＯＳトランジスタの耐圧性よりも低くなり、電気的ストレスをより電源線（ＶＤＤ、ＶＳＳ）に逃しやすくなる。
図１０に示すように、Ｐ型半導体基板（Ｐ−ｓｕｂ）１００上にＮ型ＭＯＳトランジスタ１０６、１０８が形成される領域にＰウェル（Ｐ−Ｗｅｌｌ）１０２、Ｐ型ＭＯＳトランジスタ１１０、１１２が形成される領域にＮウェル（Ｎ−Ｗｅｌｌ）１０４が形成される。
その後、Ｎ型ＭＯＳトランジスタ（ＥＳＤ＿ＮＭＯＳ）１０８、Ｐ型ＭＯＳトランジスタ（ＥＳＤ＿ＰＭＯＳ）１１０、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）１０６、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）１１２のそれぞれが形成される領域を互いに分離するためのＬＯＣＯＳ酸化膜が形成される。
そして、ＮＭＯＳ１０６、ＥＳＤ＿ＮＭＯＳ１０８、ＥＳＤ＿ＰＭＯＳ１１０、ＰＭＯＳ１１２が形成される領域には、それぞれゲート電極１１４、１１６、１１８、１２０がゲート絶縁膜（不図示）上に形成される。
【０００５】
ここで、後述するようにＥＳＤ＿ＰＭＯＳ１１０とＰＭＯＳ１１２におけるソース／ドレイン形成領域は同一の構造を有するため、ＥＳＤ＿ＰＭＯＳ１１０が電気的ストレスをＶＤＤラインにうまく逃すために、ＥＳＤ＿ＰＭＯＳ１１０のゲート幅をＰＭＯＳ１１２のゲート幅よりも大きく設定することが好ましい。
【０００６】
次に、図１１に示すように、ＮＭＯＳ１０６の形成領域以外の領域にレジスト膜１２２を形成し、ＬＤＤ拡散層形成領域に低濃度のＮ型不純物（Ｎ−）を注入する。なお、ＥＳＤ＿ＮＭＯＳ１０８の形成領域にもＮ−を注入してもよい。
【０００７】
その後、レジスト膜１２２を除去する。Ｎ−注入工程後、図１２に示すように、ＥＳＤ＿ＮＭＯＳ１０８の形成領域以外の領域にレジスト膜１２４を形成し、ソース／ドレイン形成領域に高濃度のＮ型不純物（Ｎ＋）を注入する。ここでのＮ型不純物は、ＮＭＯＳ１０６のソース／ドレイン領域におけるＮ型不純物（Ｎ-）よりも高濃度である。
【０００８】
その後、レジスト膜１２４を除去する。Ｎ＋注入工程後、図１３に示すように、ＰＭＯＳ１１２およびＥＳＤ＿ＰＭＯＳ１１０の形成領域以外の領域にレジスト膜１２６を形成し、ＬＤＤ拡散層形成領域に低濃度のＰ型不純物（Ｐ−）を注入する。
【０００９】
Ｐ−注入工程後、図１４に示すように、ゲート電極１１４、１１６、１１８、１２０側面にサイドウォール１２８（スペーサとも呼ぶ）を形成する。サイドウォール１２８は、半導体基板１００の全面にＣＶＤ法によりシリコン酸化膜を堆積し、異方性エッチングによりシリコン酸化膜全面にエッチングすることにより、ゲート電極の側面のみシリコン酸化膜が残存したものである。
【００１０】
サイドウォール１２８形成後、図１５に示すように、ＥＳＤ＿ＮＭＯＳ１０８およびＮＭＯＳ１０６の形成領域以外の領域にレジスト膜１３０を形成し、高濃度のＮ型不純物（Ｎ＋）を注入する。その後、レジスト膜１３０を除去する。
【００１１】
このＮ＋注入工程により、内部回路５２におけるＮＭＯＳ１０６は、ＬＤＤ拡散層構造となり、耐圧が向上する。一方、静電破壊保護回路５４におけるＥＳＤ＿ＮＭＯＳ１０８は、シングル拡散層構造と同様の構造となり、電気的ストレスをＶＳＳに逃すことができる。
【００１２】
次に、図１６に示すように、ＥＳＤ＿ＰＭＯＳ１１０およびＰＭＯＳ１１２の形成領域以外の領域にレジスト膜１３２を形成し、高濃度のＰ型不純物（Ｐ＋）を注入する。その後、レジスト膜１３２を除去する。このＰ＋注入工程により、内部回路５２におけるＰＭＯＳ１１２は、ＬＤＤ拡散層構造となり、耐圧が向上する。また、静電破壊保護回路５４におけるＥＳＤ＿ＰＭＯＳ１１０もＬＤＤ拡散層構造となるが、ゲート幅がＰＭＯＳ１１２よりも大きく設定されているため、電気的ストレスをＶＤＤに逃すことができる。
【００１３】
このようにして、図１７に示すようにソース／ドレイン領域の形成工程までが終了する。その後、層間絶縁膜や配線などを形成して、最終的なデバイスが完成する。
【００１４】
関連した技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開平５−１０２４７５
【特許文献２】特開平９−１６７８０２
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の静電破壊保護回路５４におけるＥＳＤ＿ＰＭＯＳ１１０は、内部回路５２におけるＰＭＯＳ１１２と同一のソース／ドレイン構造を有していたため、ＥＳＤ＿ＰＭＯＳ１１０のゲート幅をＰＭＯＳ１１２のゲート幅よりも大きくすることによって、電気的ストレスを分散させ、電気的ストレスを逃していた。しかし、ゲート幅を大きくすることによって、回路規模が大きくなり、微細化の要請に反する結果となっていた。
【００１６】
また、ＥＳＤ＿ＰＭＯＳ１１０がＬＤＤ構造となっているため、シングル拡散層構造に比べて電気的ストレスを逃しにくいという課題があった。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、ゲート電極の側面にサイドウォールが形成されないシングル拡散層構造の第２ＭＯＳトランジスタからなる静電破壊保護回路と、ゲート電極の側面にサイドウォールが形成されたＬＤＤ拡散層構造の第１ＭＯＳトランジスタからなる内部回路と、を有する。
そのような半導体装置を製造するために、本発明の製造方法では、第１ＭＯＳトランジスタのＬＤＤ拡散領域に低濃度の不純物を導入する工程と、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとのゲート電極の側面にサイドウォールを形成する工程と、第２ＭＯＳトランジスタのサイドウォールのみを除去する工程と、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとのソース／ドレイン領域に高濃度の不純物を導入する工程とを有する。
【発明の効果】
【００１８】
本発明の半導体装置において、静電破壊保護回路におけるＭＯＳトランジスタは、ゲート電極の側面にサイドウォールが形成されないシングル拡散層構造であり、内部回路におけるＭＯＳトランジスタよりも耐圧性が低いので、外部からの静電気をより効果的にＶＤＤ若しくはＶＳＳに逃すことができ、内部回路の静電破壊を防止することができる。
【００１９】
また、静電破壊保護回路におけるＥＳＤ＿ＰＭＯＳをシングル拡散層構造とすることによって、従来の静電破壊保護回路に比して、回路面積を小さくすることができる。
【発明を実施するための最良の形態】
【００２０】
図１〜図８に、本発明での半導体装置の製造方法の一実施例を示す。
【００２１】
図１は、Ｐ型半導体基板(Ｐ−ｓｕｂ)２上に静電破壊保護回路５４におけるＥＳＤ＿ＮＭＯＳ１０とＥＳＤ＿ＰＭＯＳ１２、内部回路５２におけるＮＭＯＳ８とＰＭＯＳ１４の形成領域がＬＯＣＯＳ酸化膜により素子分離されており、それぞれの素子に対応してゲート電極１６、１８、２０、２２がゲート絶縁膜（不図示）上に形成されている。なお、図１は、従来の図１０における半導体装置と同様の構成となっている。
【００２２】
ゲート電極形成後、図２に示すように、ＮＭＯＳ８の形成領域以外の領域にレジスト膜２４を形成し、ＮＭＯＳ８のＬＤＤ拡散層形成領域に低濃度のＮ型不純物（Ｎ−）を注入する。
【００２３】
Ｎ−注入工程後、図３に示すように、ＰＭＯＳ１４の形成領域以外の領域にレジスト膜２６を形成し、ＰＭＯＳ１４のＬＤＤ拡散層形成領域に低濃度のＰ型不純物（Ｐ−）を注入する。
【００２４】
Ｐ−注入工程後、図４に示すように、ゲート電極１６、１８、２０、２２の側面にサイドウォール２８を形成する。サイドウォール２８は、半導体基板２の全面にＣＶＤ法によってシリコン酸化膜を形成した後、シリコン酸化膜の全面をエッチングすることによって、形成される。
【００２５】
サイドウォール２８形成工程後、図５に示すように、ＥＳＤ＿ＮＭＯＳ１０、ＥＳＤ＿ＰＭＯＳ１２の形成領域以外の領域にレジスト膜２９を形成し、ゲート電極１８、２０の側面のサイドウォール２８のみを異方性ドライエッチングにより除去する。なお、サイドウォール２８を異方性ドライエッチングではなく、ウェットエッチングによって除去してもよい。
【００２６】
サイドウォール２８の除去工程後、ＮＭＯＳ８及びＥＳＤ＿ＮＭＯＳ１０の形成領域以
外の領域にレジスト膜３０を形成し、ＮＭＯＳ８及びＥＳＤ＿ＮＭＯＳ１０のソース／ドレイン領域に高濃度のＮ型不純物（Ｎ＋）を注入する。ここでのＮ型不純物(Ｎ＋)は、ＮＭＯＳ８のＬＤＤ拡散層領域のＮ型不純物(Ｎ−)よりも高濃度である。
【００２７】
Ｎ＋注入工程によって、内部回路５２におけるＮＭＯＳ８は、ＬＤＤ構造を有する高耐圧性のＭＯＳトランジスタとなる。一方、静電破壊保護回路５４におけるＥＳＤ＿ＮＭＯＳ１０は、シングル拡散層構造の低耐圧性のＭＯＳトランジスタとなる。ＥＳＤ＿ＮＭＯＳ１０はＮＭＯＳ８に比して耐圧性が低いので、外部からの電気的ストレス、特に、負電位の電気的ストレスをＶＳＳ側に効果的に逃すことができる。ここで、「高耐圧性」や「低耐圧性」とは、両者を比較した際の相対的な意味を示し、絶対的な意味を示すものではない。
【００２８】
Ｎ＋注入工程後、図７に示すように、ＰＭＯＳ１４、ＥＳＤ＿ＰＭＯＳ１２の形成領域以外の領域にレジスト膜３２を形成し、ＰＭＯＳ１４、ＥＳＤ＿ＰＭＯＳ１２のソース／ドレイン領域に高濃度のＰ型不純物（Ｐ＋）を注入する。ここでのＰ型不純物(Ｐ＋)は、ＰＭＯＳ１４のＬＤＤ拡散層領域に注入されるＰ型不純物(Ｐ−)よりも高濃度である。
【００２９】
Ｐ＋注入工程によって、内部回路５２におけるＰＭＯＳ１４は、ＬＤＤ構造を有する高耐圧性のＭＯＳトランジスタとなり、静電破壊保護回路５４におけるＥＳＤ＿ＰＭＯＳ１２は、シングル拡散層構造の低耐圧性のＭＯＳトランジスタとなる。ＥＳＤ＿ＰＭＯＳ１２は、ＰＭＯＳ１４よりも耐圧性が低いので、外部からの電気的ストレス、特に、正電位の電気的ストレスをＶＤＤ側に効果的に逃すことができる。
【００３０】
Ｐ＋注入工程後、レジスト膜３２を除去すれば、図８に示すように、サイドウォール２８が形成されないシングル拡散層構造を有するＥＳＤ＿ＮＭＯＳ１０とＥＳＤ＿ＰＭＯＳ１２とサイドウォール２８が形成されたＬＤＤ拡散層構造を有するＮＭＯＳ８とＰＭＯＳ１４とを得ることができる。
【００３１】
本発明におけるＥＳＤ＿ＰＭＯＳ１２は、シングル拡散層構造となっており、従来のＬＤＤ拡散層構造を有するＥＳＤ＿ＰＭＯＳ１１０に比べ、確実に電気的ストレスをＶＤＤ側に逃すことができる。
【００３２】
また、従来のＥＳＤ＿ＰＭＯＳ１１０のようにゲート幅を大きくする必要がないので、従来の静電保護回路よりも回路面積を大幅に小さくすることができる。
【００３３】
また、図１０〜図１７に示す従来の製造方法において、ＥＳＤ＿ＰＭＯＳ１１０をシングル拡散層構造とするには、図１３におけるＰ−注入工程において、ＰＭＯＳ１１２が形成される領域のみに、Ｐ−を注入し、その後、ＥＳＤ＿ＰＭＯＳ１１０の形成領域以外の領域をレジスト膜でマスクし、ＥＳＤ＿ＰＭＯＳ１１０のソース／ドレイン領域にＰ＋を注入する工程が別途必要となる。即ち、マスクが余分に１枚必要となる。それに対して、本発明の製造方法においては、サイドウォール２８を除去するためにマスクを余分に１枚必要とするが、ＥＳＤ＿ＰＭＯＳ１２とＰＭＯＳ１４のソース／ドレイン領域に同時にＰ＋を注入することができるので、上記の従来の製造方法に比べ、マスクを１枚削減することができる。
【００３４】
したがって、マスク枚数の増加なく、シングル拡散層構造のＥＳＤ＿ＰＭＯＳ１２を製造することができる。
【００３５】
なお、本実施の形態においては、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタの両方を有する半導体装置とその製造方法を示したが、本発明はそれに
限られるものではない。つまり、本発明は、Ｎ型或いはＰ型のＭＯＳトランジスタのみからなる半導体装置にも適用可能である。
【００３６】
また、図２に示すＮ−注入工程において、ＮＭＯＳ８形成領域のみにＮ−を注入したが、ＥＳＤ＿ＮＭＯＳ１０形成領域にもＮ−を注入してもよい。その場合においても、図６に示すＮ＋注入工程によって、ＥＳＤ＿ＮＭＯＳ１０はシングル拡散層構造のＭＯＳトランジスタとなる。なお、図３に示すＰ−注入工程においても同様に、ＥＳＤ＿ＰＭＯＳ１２にＰ−を注入してもよい。この場合にも、Ｐ＋注入工程によって、ＥＳＤ＿ＰＭＯＳ１２はシングル拡散層構造となる。
【００３７】
また、図９に示す静電破壊保護回路５４は、ＥＳＤ＿ＮＭＯＳ１０８とＥＳＤ＿ＰＭＯＳ１１０から構成されるとして説明しているが、静電破壊保護回路５４は、ＥＳＤ＿ＮＭＯＳ１０８、或いはＥＳＤ＿ＰＭＯＳ１１０の一方のみから構成されてもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明における半導体装置の製造方法に係る工程断面図。
【図２】本発明における半導体装置の製造方法に係る工程断面図。
【図３】本発明における半導体装置の製造方法に係る工程断面図。
【図４】本発明における半導体装置の製造方法に係る工程断面図。
【図５】本発明における半導体装置の製造方法に係る工程断面図。
【図６】本発明における半導体装置の製造方法に係る工程断面図。
【図７】本発明における半導体装置の製造方法に係る工程断面図。
【図８】本発明における半導体装置の製造方法に係る工程断面図。
【図９】静電破壊保護回路と内部回路の等価回路図。
【図１０】従来の半導体装置の製造方法に係る工程断面図。
【図１１】従来の半導体装置の製造方法に係る工程断面図。
【図１２】従来の半導体装置の製造方法に係る工程断面図。
【図１３】従来の半導体装置の製造方法に係る工程断面図。
【図１４】従来の半導体装置の製造方法に係る工程断面図。
【図１５】従来の半導体装置の製造方法に係る工程断面図。
【図１６】従来の半導体装置の製造方法に係る工程断面図。
【図１７】従来の半導体装置の製造方法に係る工程断面図。
【符号の説明】
【００３９】
２、１００  Ｐ型半導体基板、  ４、１０２  Ｐ−Ｗｅｌｌ、  ６、１０４  Ｎ−Ｗｅｌｌ、  ８、１０６  ＮＭＯＳ、  １０、１０８  ＥＳＤ＿ＮＭＯＳ、  １２、１１０
ＥＳＤ＿ＰＭＯＳ、  １４、１１２  ＰＭＯＳ、  １６、１８、２０、２２、１１４、１１６、１１８、１２０  ゲート電極、  ２４、２６、２９、３０、３２、１２２、１２４、１２６、１３０、１３２  レジスト膜、  ２８、１２８  サイドウォール、  ５０  入力パッド、  ５２  内部回路、  ５４  静電破壊保護回路
【図１】
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【図２】
2008311515.tif 000004
【図３】
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【図４】
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【図５】
2008311515.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008311515.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2008311515.tif 000017
【図１６】
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【図１７】
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