(57)【要約】【課題】消去ゲートを用いて消去動作を行う半導体メモリ装置及び該半導体メモリ装置の製造方法を提供する。【解決手段】半導体基板、電荷トラップ層及び少なくとも１つの消去ゲートを備える半導体メモリ装置。電荷トラップ層は、半導体基板上に位置し、流入された電子を保存する。少なくとも１つの消去ゲートは、チャージトラップレイヤの下に位置する。電荷トラップ層に保存された電子を除去する消去モードで、消去ゲートは、電荷トラップ層ホールを注入して、電荷トラップ層に保存された電子と注入されたホールとを再結合させる。【選択図】図１
2008172233.tif 000002
【特許請求の範囲】
【請求項１】
第１極性を有する第１電荷伝達媒体を保存する電荷トラップ層と、
前記電荷トラップ層の下に位置し、前記第１極性と逆極性の第２極性を有する第２電荷伝達媒体を保存する少なくとも１つの消去ゲートと、を備え、
消去モードで、前記消去ゲートは、前記電荷トラップ層に前記第２電荷伝達媒体を注入して前記電荷トラップ層に保存された前記第１電荷伝達媒体と前記注入された第２電荷伝達媒体とを再結合させることを特徴とする半導体メモリ装置。
【請求項２】
前記第１電荷伝達媒体は、複数個の電子であり、
前記第２電荷伝達媒体は、ホールであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記電荷トラップ層は、半導体基板上に形成され、
前記半導体基板は、前記半導体基板の上部領域に位置する少なくとも１つのチャンネル領域を備え、
プログラムモードで、前記チャンネル領域は、前記電荷トラップ層に電子を注入することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記消去ゲートは、
前記少なくとも２個のチャンネル領域間に位置することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記半導体基板の上部領域に位置し、前記少なくとも１つのチャンネル領域間に位置する少なくとも１つの酸化領域をさらに備え、
前記消去ゲートは、前記少なくとも１つの酸化領域内に位置することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記電荷トラップ層上に位置する制御ゲートをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記制御ゲートと前記電荷トラップ層との間に位置し、
前記制御ゲートと前記電荷トラップ層との間での電子またはホールの移動を遮断するブロッキング酸化物層をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記電荷トラップ層と前記消去ゲートとの間に位置し、前記電荷トラップ層に電子またはホールを伝達するトンネル酸化物層をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記半導体基板は、
バルクシリコン基板であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記消去モードで、
前記消去ゲートに高電圧を印加することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記少なくとも１つの消去ゲートは、
伝導性物質を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記少なくとも１つの消去ゲートは、
メタルまたはポリシリコンを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記消去ゲートは、
前記半導体メモリ装置のビットラインと平行に形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記消去ゲートは、
前記半導体メモリ装置のワードラインと垂直方向に形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１５】
絶縁層上に位置する少なくとも１つの消去ゲートと、
前記少なくとも１つの消去ゲート上に位置し、第１極性を有する第１電荷伝達媒体を保存する電荷トラップ層を備え、
前記少なくとも１つの消去ゲートは、前記第１極性と逆極性の第２極性を有する第２電荷伝達媒体を保存し、
消去モードで、前記消去ゲートは、前記電荷トラップ層に前記第２電荷伝達媒体を注入して前記電荷トラップ層に保存された前記第１電荷伝達媒体と前記注入された第２電荷伝達媒体とを再結合させることを特徴とする半導体メモリ装置。
【請求項１６】
前記第１電荷伝達媒体は、複数個の電子であり、
前記第２電荷伝達媒体は、ホールであることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記消去モードで、
前記消去ゲートに高電圧を印加することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記少なくとも１つの消去ゲートは、
伝導性物質を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記少なくとも１つの消去ゲートは、
メタルまたはポリシリコンを備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２０】
前記消去ゲートは、
前記電荷トラップ層と平行に配置されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２１】
半導体基板の上部領域に少なくとも１つの酸化領域を形成させる段階と、
前記少なくとも１つの酸化領域に少なくとも１つの消去ゲートを形成させる段階と、
前記少なくとも１つの消去ゲート上に、電荷トラップ層を形成させる段階と、を備え、
前記少なくとも１つの電荷トラップ層は、第１極性を有する第１電荷伝達媒体を保存し、
前記少なくとも１つの消去ゲートは、前記第１極性と逆極性の第２極性を有する第２電荷伝達媒体を保存することを特徴とする半導体メモリ装置の製造方法。
【請求項２２】
前記第１電荷伝達媒体は、複数個の電子であり、
前記第２電荷伝達媒体は、ホールであることを特徴とする請求項２１に記載の半導体メモリ装置の製造方法。
【請求項２３】
前記電荷トラップ層と前記消去ゲートとの間に位置し、前記電荷トラップ層に電子またはホールを伝達するトンネル酸化物層を形成させる段階をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置の製造方法。
【請求項２４】
前記少なくとも１つの消去ゲートは、
伝導性物質を含むことを特徴とする請求項２１に記載の半導体メモリ装置の製造方法。
【請求項２５】
絶縁層上に少なくとも１つの消去ゲートを形成させる段階と、
前記少なくとも１つの消去ゲート上に電荷トラップ層を形成させる段階と、を備え、
前記少なくとも１つの電荷トラップ層は、第１極性を有する第１電荷伝達媒体を保存し、
前記少なくとも１つの消去ゲートは、前記第１極性と逆極性の第２極性を有する第２電荷伝達媒体を保存し、
消去モードで、前記消去ゲートは、前記電荷トラップ層に前記第２電荷伝達媒体を注入して、前記電荷トラップ層に保存された前記第１電荷伝達媒体と前記注入された第２電荷伝達媒体とを再結合させることを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及び半導体メモリ装置の製造方法に係り、特に消去ゲートを用いて消去動作を行う半導体メモリ装置及び該半導体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
電気的に消去及びプログラム可能な不揮発性メモリ装置は、電源の供給されない状態でも、データを保存できる特徴を有しており、代表的なものとしてフラッシュメモリがある。
【０００３】
フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによってプログラムされるか、消去される。ところで、フローティングゲートの大きさは、不揮発性メモリ装置の小型化に限界要因として作用する。
【０００４】
このような限界要因を克服するために、フローティングゲートの代りに電荷トラップ層（ｃｈａｒｇｅ  ｔｒａｐ  ｌａｙｅｒ）を備える不揮発性メモリ装置（以下、チャージトラップメモリ装置と称する）が提案された。チャージトラップメモリ装置は、電荷トラップ層に電子を保存する。それにより、チャージトラップメモリ装置は、フローティングゲートに電子を保存する従来の不揮発性メモリ装置に比べて小型化が可能である。
【０００５】
ところが、一般的なチャージトラップメモリ装置では、プログラムと消去動作とが反復されるほど、インターフェーストラップとオキシドトラップとが生じる。詳細に説明すれば、一般的なチャージトラップメモリ装置の消去モードでは、半導体基板に高電圧が印加される。それにより、半導体基板から電荷トラップ層に複数のホールが注入され、電荷トラップ層に保存されていた電子が除去される。
【０００６】
この場合、半導体基板とポリシリコン層との間の界面に存在するＳｉ−Ｈ結合が崩れることで、半導体基板とポリシリコン層との間には、インターフェーストラップが生じる恐れがある。また、Ｓｉ−Ｈ結合の崩れによって発生したＨが、ポリシリコン層内に移動してオキシドトラップを作る。それにより、チャージトラップメモリ装置の信頼性が落ちる問題が生じる。
【０００７】
一方、半導体基板上に構成要素を配置せず、絶縁層上に構成要素を直接配置する構造（例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ））が用いられる分野もある。前述したように、一般的なチャージトラップメモリ装置の消去モードでは、半導体基板に高電圧が印加される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、消去ゲートを用いて消去動作を行う半導体メモリ装置を提供するところにある。
【０００９】
本発明が解決しようとする他の技術的課題は、消去ゲートを用いて消去動作を行う半導体メモリ装置の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための本発明の第１実施例による半導体メモリ装置は、半導体基板と、前記半導体基板上に位置し、流入された電子（ｅｌｅｃｔｒｏｎ）を保存することができる電荷トラップ層と、前記電荷トラップ層の下に位置する少なくとも１つの消去ゲートとを備える。前記電荷トラップ層に保存された電子を除去する消去モードで、前記消去ゲートは、前記電荷トラップ層にホールを注入して前記電荷トラップ層に保存された電子と前記注入されたホールとを再結合させる。
【００１１】
本発明による半導体メモリ装置は、消去モードで消去ゲートに高電圧を印加しうる。
【００１２】
前記少なくとも１つの消去ゲートは、伝導性物質を含むことができる。前記少なくとも１つの消去ゲートは、メタルまたはポリシリコンを含むことができる。
【００１３】
前記半導体基板は、前記半導体基板の上部領域に位置する少なくとも１つのチャンネル領域を備えうる。前記電荷トラップ層に電子を保存するプログラムモードで、前記チャンネル領域は、前記電荷トラップ層に電子を注入しうる。前記消去ゲートは、前記少なくとも１つのチャンネル領域間に位置しうる。
【００１４】
本発明による半導体メモリ装置は、前記半導体基板の上部領域に位置し、前記少なくとも１つのチャンネル領域間に位置する少なくとも１つの酸化領域をさらに備えうる。前記消去ゲートは、前記少なくとも１つの酸化領域内に位置しうる。
【００１５】
消去ゲートは、前記半導体メモリ装置のビットラインと同じ方向に形成されうる。消去ゲートは、前記半導体メモリ装置のワードラインと垂直方向に形成されうる。
【００１６】
前記半導体基板は、バルクシリコン基板であり得る。
【００１７】
前記技術的課題を達成するための本発明の第２実施例による半導体メモリ装置は、絶縁層と、前記絶縁層上に位置する少なくとも１つの消去ゲートと、前記少なくとも１つの消去ゲート上に位置し、流入された電子を保存することができる電荷トラップ層を備える。前記電荷トラップ層に保存された電子を除去する消去モードで、前記消去ゲートは、前記電荷トラップ層にホールを注入して、前記電荷トラップ層に保存された電子と前記注入されたホールとを再結合させる。
【００１８】
前記他の技術的課題を達成するための本発明による半導体メモリ装置の製造方法は、半導体基板の上部領域に少なくとも１つの酸化領域を形成させる段階と、前記少なくとも１つの酸化領域に伝導性物質を備える消去ゲートを形成させる段階と、前記半導体基板上に位置し、流入された電子を保存することができる電荷トラップ層を形成させる段階と、を備える。
【００１９】
本発明による半導体メモリ装置の製造方法は、前記消去ゲートを形成させる段階後に、前記電荷トラップ層上に制御ゲートを形成させる段階をさらに備えうる。本発明による半導体メモリ装置の製造方法は、前記電荷トラップ層上にブロッキング酸化物層を形成させる段階をさらに備えうる。前記ブロッキング酸化物層は、前記制御ゲートと前記電荷トラップ層との間で電子またはホールの移動を不可能にする。本発明による半導体メモリ装置の製造方法は、前記電荷トラップ層と前記消去ゲートとの間に位置し、前記電荷トラップ層に電子またはホールを伝達するトンネル酸化物層を形成させる段階をさらに備えうる。
【００２０】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。
【発明の効果】
【００２１】
本発明による半導体メモリ装置及び半導体メモリ装置の製造方法は、インターフェーストラップとオキシドトラップとの量を減少させて、半導体メモリ装置の信頼性を向上させうる。
【００２２】
また、半導体基板上に構成要素を配置せず、絶縁層上に構成要素を直接配置する構造（例えば、ＴＦＴまたはＳＯＩでも、電荷トラップ層を備える半導体メモリ装置を具現できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２４】
図１は、本発明の第１実施例による半導体メモリ装置を示す図面である。
【００２５】
図１を参照すれば、本発明の第１実施例による半導体メモリ装置１００は、半導体基板（ＳＵＢ）、電荷トラップ層１３０及び少なくとも１つの消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃを備える。電荷トラップ層１３０は、半導体基板上に位置し、流入された電子を保存する。消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、電荷トラップ層１３０の下に位置する。
【００２６】
電荷トラップ層１３０に保存された電子を除去する消去モードで、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、電荷トラップ層１３０にホールを注入して電荷トラップ層１３０に保存された電子と注入されたホールとを再結合させる。それにより、電荷トラップ層１３０に保存された電子は除去される。
【００２７】
消去モードで、本発明の第１実施例による半導体メモリ装置１００は、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃに高電圧を印加しうる。消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃに高電圧が印加されれば、電位勾配（ｐｏｔｅｎｔｉａｌ  ｇｒａｄｉｅｎｔ）が発生する。それにより、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃのホールが電荷トラップ層１３０にドリフトする。
【００２８】
消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、伝導性物質を含むことができる。また、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、メタルまたはポリシリコンを含むことができる。また、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、ホール注入（ｈｏｌｅ  ｉｎｊｅｃｔｉｏｎ）が容易な物質を含むことができる。
【００２９】
半導体基板（ＳＵＢ）は、少なくとも１つのチャンネル領域１８０Ａ、１８０Ｂを備えうる。チャンネル領域１８０Ａ、１８０Ｂは、半導体基板（ＳＵＢ）の上部領域に位置する。電荷トラップ層１３０に電子を保存するプログラムモードで、チャンネル領域１８０Ａ、１８０Ｂは、電荷トラップ層１３０に電子を注入しうる。
【００３０】
消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、少なくとも１つのチャンネル領域１８０Ａ、１８０Ｂ間に位置しうる。例えば、消去ゲート１７０Ｂは、チャンネル領域１８０Ａとチャンネル領域１８０Ｂとの間に位置しうる。また、チャンネル領域１８０Ａは、消去ゲート１７０Ａと消去ゲート１７０Ｂとの間に位置しうる。
【００３１】
本発明の第１実施例による半導体メモリ装置１００は、少なくとも１つの酸化領域１５０を備えうる。酸化領域１５０は、半導体基板（ＳＵＢ）の上部領域に位置し、チャンネル領域１８０Ａ、１８０Ｂ間に位置する。消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、酸化領域１５０内に位置しうる。
【００３２】
消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、半導体メモリ装置１００のビットラインと同じ方向に形成しうる。消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃは、半導体メモリ装置１００のワードラインと垂直に形成しうる。
【００３３】
本発明の第１実施例による半導体メモリ装置１００は、制御ゲート１１０を備えうる。制御ゲート１１０は、電荷トラップ層１３０上に位置する。
【００３４】
本発明の第１実施例による半導体メモリ装置１００は、ブロッキング酸化物層１２０とトンネル酸化物層１４０を備えうる。ブロッキング酸化物層１２０は、制御ゲート１１０と電荷トラップ層１３０との間に位置し、制御ゲート１１０と電荷トラップ層１３０との間での電子またはホールの移動を遮断する。トンネル酸化物層１４０は、電荷トラップ層１３０と消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃとの間に位置し、電荷トラップ層１３０で電子またはホールを伝達する。
【００３５】
半導体基板（ＳＵＢ）は、バルクシリコン基板であり得る。
【００３６】
本発明の第１実施例による半導体メモリ装置１００は、消去モード、プログラムモードと読出モードを有することができる。プログラムモードは、プログラムしようとするデータの論理レベルによって電荷トラップ層１３０に電子を保存するモードである。読出モードは、電荷トラップ層１３０に保存された電子量によってデータの論理レベルを出力するモードである。消去モードは、電荷トラップ層１３０に保存された電子を除去するモードである。
【００３７】
図２は、本発明の第１実施例による半導体メモリ装置１００での消去動作を説明する図面である。
【００３８】
図２を参照すれば、消去モードで消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃに高電圧（例えば、１８Ｖ）が印加される。また、制御ゲート１１０には、低電圧（例えば、０Ｖ）が印加される。また、半導体基板（ＳＵＢ）に形成されるチャンネル領域１８０Ａ、１８０Ｂには、低電圧（例えば、０Ｖ）が印加されうる。ここで、前記高電圧は、必ずしも１８Ｖである必要はなく、前記低電圧も必ずしも０Ｖである必要はない。その代りに、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃから電荷トラップ層１３０までホールが伝えられる電圧であれば、十分である。但し、以下では、説明の便宜上、高電圧と低電圧とを各々１８Ｖと０Ｖとに仮定する。また、前記高電圧と低電圧とには、半導体メモリ装置で他の用途として使われる電圧を用いることもある。
【００３９】
一方、図２の電荷トラップ層１３０に示された０Ｖと９Ｖは、実際に印加される電圧を意味するものではなく、周辺に印加される電圧によって発生する相対電位を意味する。例えば、電荷トラップ層１３０の領域のうち、消去ゲート１７０Ｂ上にある領域は、消去ゲート１７０Ｂに印加される１８Ｖと制御ゲート１１０に印加される０Ｖに起因し、９Ｖの電位を有する。
【００４０】
消去モードで消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃに高電圧（例えば、１８Ｖ）が印加されれば、複数のホールが電荷トラップ層１３０に注入される。すなわち、電荷トラップ層１３０の領域から消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃ上にある領域（図２の９Ｖで表示された領域）に複数のホールが注入される。また、エネルギーバンドの側面から見ると、電荷トラップ層１３０のバランスバンドに複数のホールが注入される。
【００４１】
電荷トラップ層１３０に注入されたホールは、電位差によって、電荷トラップ層１３０の領域のうち、チャンネル領域１８０Ａ、１８０Ｂ上にある領域（図２の０Ｖで表示された領域）にドリフトされる。一方、電荷トラップ層１３０の領域のうち、チャンネル領域１８０Ａ、１８０Ｂ上にある領域は、プログラムされた電子が保存される領域である。したがって、ドリフトされたホールとプログラムされた電子が再結合し、それにより、プログラムされた電子が除去されうる。
【００４２】
一般的なチャージトラップメモリ装置の消去モードでは、半導体基板に高電圧が印加され、それにより、インターフェーストラップとオキシドトラップとが発生する問題があった。しかし、本発明の第１実施例による半導体メモリ装置１００は、半導体基板に高電圧を印加しないために、インターフェーストラップとオキシドトラップとが発生する問題を解決しうる。
【００４３】
図３Ａは、図２の半導体メモリ装置で点線Ａによる電圧分布を示す図面である。
【００４４】
図３Ａを参照すれば、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃに１８Ｖが印加され、制御ゲート１１０に０Ｖが印加されることによる電位分布が現れている。具体的に、電荷トラップ層１３０の領域のうち、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃ上にある領域は９Ｖ程度の電位を有する。
【００４５】
図３Ｂ及び図３Ｄは、図２の半導体メモリ装置で点線Ｂによる電圧分布を示す図面である。
【００４６】
図３Ｂ及び図３Ｄを参照すれば、チャンネル領域１８０Ａ、１８０Ｂと制御ゲート１１０にいずれも０Ｖが印加されることによる電位分布が現れている。具体的に、電荷トラップ層１３０の領域のうち、チャンネル領域１８０Ａ、１８０Ｂ上にある領域は０Ｖ程度の電位を有する。ただし、図３Ｂは、電荷トラップ層１３０に電子が保存されていない状態での電位分布を示し、図３Ｄは、電荷トラップ層１３０に電子が保存されている状態での電位分布を示す。したがって、図３Ｄに示された電荷トラップ層１３０の電位は、図３Ｂに図示された電荷トラップ層１３０の電位より多少低い。
【００４７】
図３Ｃは、図２の半導体メモリ装置で点線Ｃによる電圧分布とエネルギー分布とを示す図面である。すなわち、図３Ｃには、電荷トラップ層１３０での電圧分布とエネルギー分布とが現れている。
【００４８】
図３Ｃを参照すれば、電荷トラップ層１３０の領域のうち、チャンネル領域１８０Ａ、１８０Ｂ上にある領域は、０Ｖ程度の電位を有し、電荷トラップ層１３０の領域のうち、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃ上にある領域は、９Ｖ程度の電位を有する。
【００４９】
図４は、図１の半導体メモリ装置でのプログラム動作を説明する図面である。
【００５０】
図４を参照すれば、プログラムモードで、消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃはフローティングされ、制御ゲート１１０には高電圧（例えば、１８Ｖ）が印加される。また、プログラムしようとする電荷トラップ層１３０の領域下に位置するチャンネル領域（例えば、図４の１８０Ａ）には０Ｖが印加される。また、残りのチャンネル領域（例えば、図４の１８０Ｂ）はフローティングされる。
【００５１】
チャンネル領域１８０Ａに印加される０Ｖと制御ゲート１１０に印加される１８Ｖに起因し、電荷トラップ層１３０の領域のうち、チャンネル領域１８０Ａ上にある領域は、９Ｖの電位を有する。それにより、チャンネル領域１８０Ａの電子が電荷トラップ層１３０に注入される。
【００５２】
図５は、図１の半導体メモリ装置での読出動作を説明する図面である。
【００５３】
図５を参照すれば、読出モードで消去ゲート１７０Ａ、１７０Ｂ、１７０Ｃと制御ゲート１１０には、低電圧（例えば、０Ｖ）が印加される。また、チャンネル領域（例えば、１８０Ａ、１８０Ｂ）にも０Ｖが印加される。
【００５４】
図６は、本発明による半導体メモリ装置の製造方法を示す図面である。
【００５５】
図６を参照すれば、本発明による半導体メモリ装置の製造方法は、酸化領域形成段階（図６Ｂ）、消去ゲート形成段階（図６Ｃ）及び電荷トラップ層形成段階（図６Ｄ））を備える。酸化領域形成段階（図６Ｂ）は、半導体基板の上部領域に少なくとも１つの酸化領域１５０を形成させる。消去ゲート形成段階（図６Ｃ）は、少なくとも１つの酸化領域１５０に伝導性物質を備える消去ゲート１７０Ａ、１７０Ｂを形成させる。電荷トラップ層形成段階（図６Ｄ）は、半導体基板上に位置し、流入された電子を保存することができる電荷トラップ層１３０を形成させる。
【００５６】
本発明による半導体メモリ装置の製造方法は、消去ゲート形成段階（図６Ｃ）後に、電荷トラップ層１３０上に制御ゲート１１０を形成させる段階をさらに備えうる。本発明による半導体メモリ装置の製造方法は、電荷トラップ層１３０上にブロッキング酸化物層１２０を形成させる段階とトンネル酸化物層１４０を形成させる段階とをさらに備えうる。
【００５７】
本発明による半導体メモリ装置の製造方法は、スペーサ形成段階（図６Ｅ）及びソース／ドレインドーピング段階（図６Ｆ）をさらに備えうる。スペーサ形成段階（図６Ｅ）は、電荷トラップ層１３０などが積層された層の側にスペーサ（図６のスペーサ）を形成させる。スペーサ（図６のスペーサ）は、電荷トラップ層１３０、制御ゲート１１０、ブロッキング酸化物層１２０及びトンネル酸化物層１４０を外部から絶縁させる役割を行う。
【００５８】
図７は、本発明の第２実施例による半導体メモリ装置を示す図面である。
【００５９】
本発明の第２実施例による半導体メモリ装置７００は、半導体基板を備えずに絶縁層７９０を備える点で、本発明の第１実施例による半導体メモリ装置１００と区別される。それ以外には、本発明の第２実施例による半導体メモリ装置７００と本発明の第１実施例による半導体メモリ装置１００は、同一である。例えば、本発明の第２実施例による半導体メモリ装置７００も消去モード、プログラムモードと読出モードとを有することができる。したがって、以下では、本発明の第１実施例による半導体メモリ装置１００との差異点を中心に、本発明の第２実施例による半導体メモリ装置７００の構成及び動作を説明する。
【００６０】
図７を参照すれば、本発明の第２実施例による半導体メモリ装置７００は、絶縁層７９０、電荷トラップ層７３０及び少なくとも１つの消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃを備える。消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃは、絶縁層７９０上に位置する。電荷トラップ層７３０は、消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃ上に位置し、流入された電子を保存する。
【００６１】
電荷トラップ層７３０に保存された電子を除去する消去モードで、消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃは、電荷トラップ層７３０にホールを注入して電荷トラップ層７３０に保存された電子と注入されたホールとを再結合させる。それにより、電荷トラップ層７３０に保存された電子は除去される。消去モードで消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃには、高電圧（例えば、１８Ｖ）が印加されうる。
【００６２】
一般的なチャージトラップメモリ装置の消去モードでは、半導体基板に高電圧が印加される。したがって、半導体基板を備えないＴＦＴ及びＳＯＩのような構造では、チャージトラップメモリ装置を具現できない問題があった。しかし、本発明の第２実施例による半導体メモリ装置７００は、電荷トラップ層７３０にホールを注入するに当たって、半導体基板からホールを注入するものではなく、消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃからホールを注入する。したがって、半導体基板上には構成要素を配置せず、絶縁層上に構成要素を直接配置する構造（例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ））でも、電荷トラップ層を備える半導体メモリ装置を具現できるという長所がある。
【００６３】
消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃは、伝導性物質を含むことができる。消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃは、メタルまたはポリシリコンを含むことができる。
【００６４】
本発明の第２実施例による半導体メモリ装置７００は、少なくとも１つのビットライン７８０Ａ、７８０Ｂを備えうる。ビットライン７８０Ａ、７８０Ｂは、消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃと同じ方向に配置されうる。消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃは、電荷トラップ層７３０と垂直に配置されうる。
【００６５】
本発明の第２実施例による半導体メモリ装置７００は、制御ゲート７１０をさらに備えうる。制御ゲート７１０は、電荷トラップ層７３０上に位置する。消去モードで制御ゲート７１０には、低電圧（例えば、接地電圧）が印加されうる。
【００６６】
図８Ａは、図７の半導体メモリ装置を上方から見た図面である。
【００６７】
図８Ｂは、図７の半導体メモリ装置をＢ方向から見た図面である。
【００６８】
図８Ｃは、図７の半導体メモリ装置をＣ方向から見た図面である。
【００６９】
図８Ａないし図８Ｃには、ビットライン７８０Ａ、７８０Ｂが、消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃと同じ方向に配置されることが示されている。また、ビットライン７８０Ａ、７８０Ｂと消去ゲート７７０Ａ、７７０Ｂ、７７０Ｃが電荷トラップ層７３０と垂直に配置されることが示されている。
【００７０】
図９は、図７の半導体メモリ装置での消去動作を説明する図面である。
【００７１】
図１０は、図７の半導体メモリ装置でのプログラム動作を説明する図面である。
【００７２】
図１１は、図７の半導体メモリ装置での読出動作を説明する図面である。
【００７３】
図９ないし図１１に示された本発明の第２実施例による半導体メモリ装置７００での消去動作、プログラム動作及び読出動作は、本発明の第１実施例による半導体メモリ装置１００のそれと同一である。したがって、それについての詳細な説明は省略する。
【００７４】
以上、図面と明細書とで最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他実施例が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。
【産業上の利用可能性】
【００７５】
本発明は、半導体メモリ装置関連の技術分野に好適に適用されうる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１実施例による半導体メモリ装置を示す図面である。
【図２】図１の半導体メモリ装置での消去動作を説明する図面である。
【図３Ａ】図２の半導体メモリ装置で点線Ａによる電圧分布を示す図面である。
【図３Ｂ】図２の半導体メモリ装置で点線Ｂによる電圧分布を示す図面である。
【図３Ｃ】図２の半導体メモリ装置で点線Ｃによる電圧分布とエネルギー分布とを示す図面である。
【図３Ｄ】図２の半導体メモリ装置で点線Ｂによる電圧分布を示す図面である。
【図４】図１の半導体メモリ装置でのプログラム動作を説明する図面である。
【図５】図１の半導体メモリ装置での読出動作を説明する図面である。
【図６Ａ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図６Ｂ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図６Ｃ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図６Ｄ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図６Ｅ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図６Ｆ】本発明による半導体メモリ装置の製造方法を示す図面である。
【図７】本発明の第２実施例による半導体メモリ装置を示す図面である。
【図８Ａ】図７の半導体メモリ装置を上方から見た図面である。
【図８Ｂ】図７の半導体メモリ装置をＢ方向から見た図面である。
【図８Ｃ】図７の半導体メモリ装置をＣ方向から見た図面である。
【図９Ａ】図７の半導体メモリ装置での消去動作を説明する図面である。
【図９Ｂ】図７の半導体メモリ装置での消去動作を説明する図面である。
【図９Ｃ】図７の半導体メモリ装置での消去動作を説明する図面である。
【図９Ｄ】図７の半導体メモリ装置での消去動作を説明する図面である。
【図１０Ａ】図７の半導体メモリ装置でのプログラム動作を説明する図面である。
【図１０Ｂ】図７の半導体メモリ装置でのプログラム動作を説明する図面である。
【図１０Ｃ】図７の半導体メモリ装置でのプログラム動作を説明する図面である。
【図１０Ｄ】図７の半導体メモリ装置でのプログラム動作を説明する図面である。
【図１１Ａ】図７の半導体メモリ装置での読出動作を説明する図面である。
【図１１Ｂ】図７の半導体メモリ装置での読出動作を説明する図面である。
【図１１Ｃ】図７の半導体メモリ装置での読出動作を説明する図面である。
【図１１Ｄ】図７の半導体メモリ装置での読出動作を説明する図面である。
【図１１Ｅ】図７の半導体メモリ装置での読出動作を説明する図面である。
【符号の説明】
【００７７】
１００  半導体メモリ装置
ＳＵＢ  半導体基板
１１０  制御ゲート
１２０  ブロッキング酸化物層
１３０  電荷トラップ層
１４０  トンネル酸化物層
１５０  酸化領域
１７０Ａ、１７０Ｂ、１７０Ｃ  消去ゲート
１８０Ａ、１８０Ｂ  チャンネル領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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