(57)【要約】【課題】電源配線下部にマルチロジックセルを配置することにより、チップサイズを変更することなく回路修正が可能な半導体集積回路を提供する。【解決手段】スタンダードセルを用いた自動配置配線で多層プロセスにより形成された半導体装置において、第二メタル電源配線下部にマルチロジックセルを配置することでチップサイズや下階層を変更することなく回路変更が可能なレイアウトが作成される。【選択図】図６
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【特許請求の範囲】
【請求項１】
スタンダードセルを用いた自動配置配線により多層プロセスで形成される半導体集積回路装置において、
第二メタル電源配線下部にマルチロジックセルを配置することを特徴とする半導体集積回路装置。
【請求項２】
コンタクトホール工程以降に、利用するマルチロジックセルを変更する回路変更が行われ、全体回路の機能が変更されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
多層プロセスで形成される半導体集積回路装置をスタンダードセルを用いた自動配置配線により設計する半導体集積回路装置設計方法において、
第二メタル電源配線下部にマルチロジックセルを配置することを特徴とする半導体集積回路装置設計方法。
【請求項４】
コンタクトホール工程以降に、利用するマルチロジックセルを変更する回路変更を行い、全体回路の機能を変更することを特徴とする請求項３に記載の半導体集積回路装置設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の配線層が設けられた半導体集積回路装置、特に、その配置方法に関してスタンダードセル設計方式を用いる半導体集積回路装置に関する。
【背景技術】
【０００２】
大規模なＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ；大規模半導体集積回路）を設計する方法の一つとして、スタンダードセル設計方式が用いられる。このスタンダードセル設計方式は、ロジックセルと呼ばれる小規模な回路を幾つか用意し、これらを組み合わせて回路を作成しＬＳＩを構成するものである。
【０００３】
スタンダードセル設計方式のレイアウト配線工程は、自動配置配線を行なうソフトウエアツールを用いて為される。
【０００４】
図１０は、スタンダードセル設計方式におけるフロアプランの一例を示す図である。図１０に示すフロアプラン工程の半導体集積回路装置は、チップ内がスタンダードセル領域のみで構成されている。
【０００５】
従来技術におけるフロアプラン工程は、概略、
（１）電源配線の設定、
（２）スタンダードセルの配置、
（３）スタンダードセルと電源配線の接続、及び、
（４）信号線の配線
の４つのステップを含む。これらのステップは、上述の自動配置配線のソフトウエアツールで行われる。
【０００６】
ところで、スタンダードセル設計方式におけるスタンダードセルは、第一メタル層まででレイアウトが形成され、更に、第一スルーホールと、第二メタル層における第二メタルとを使用して配線が行なわれる。従って、従来技術ではスタンダードセルは、第二メタルで形成される電源配線下部には配置することはできない。図１１は、第一メタル層まででレイアウトが形成されるスタンダードセルの例である。ここでは、第二メタルで形成される電源配線下部にスタンダードセルを配置することは想定されていない。
【０００７】
なお、特許文献１は、配線遅延調整用スタンダードセルを設定して迅速且つ確実にタイミングエラーを調整できる半導体集積回路及びその配置配線方法を開示する。また、特許文献２は、半導体スタンダードセルを用いた半導体装置及びそのレイアウト方法に関して、フィードセルに着目してクロストーク配線を考慮し、クロストーク・ルールの違反箇所を縮小したレイアウトの実現を可能にする発明を開示する。
【特許文献１】特開２００２−３１３９１９公報
【特許文献２】特開２００２−２８０４５６公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、電源配線下部にマルチロジックセルを配置することにより、チップサイズを変更することなく回路修正が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の半導体集積回路装置は、
スタンダードセルを用いた自動配置配線により多層プロセスで形成される半導体集積回路装置であって、
第二メタル電源配線下部にマルチロジックセルを配置することを特徴とする。
【００１０】
本発明に係る請求項２に記載の半導体集積回路装置は、
コンタクトホール工程以降に、利用するマルチロジックセルを変更する回路変更が行われ、全体回路の機能が変更されることを特徴とする請求項１に記載の半導体集積回路装置である。
【００１１】
本発明に係る請求項３に記載の半導体集積回路装置設計方法は、
多層プロセスで形成される半導体集積回路装置をスタンダードセルを用いた自動配置配線により設計する半導体集積回路装置設計方法であって、
第二メタル電源配線下部にマルチロジックセルを配置することを特徴とする。
【００１２】
本発明に係る請求項４に記載の半導体集積回路装置設計方法は、
コンタクトホール工程以降に、利用するマルチロジックセルを変更する回路変更を行い、全体回路の機能を変更することを特徴とする請求項３に記載の半導体集積回路装置設計方法である。
【発明の効果】
【００１３】
スタンダードセルを用いる自動配置配線で多層プロセスにより形成される半導体集積回路装置の設計において、第二メタル電源配線下部にマルチロジックセルを配置することでチップサイズや下階層を変更することなく回路変更が可能なレイアウトが作成される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ本発明に係る好適な実施形態を説明する。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路装置２のスタンダードセル設計方式におけるフロアプランを示す図である。図１０に示す従来技術のフロアプランの図と同様に、チップ内が基本的にスタンダードセル領域のみで構成されている。
【００１６】
本発明の第１の実施形態に係る半導体集積回路装置２は、（第二メタル層の）第二メタル電源配線下部にマルチロジックセルを配置する。図１は、特に、マルチロジックセルの配置エリアを記載した図である。
【００１７】
マルチロジックセルは、第二メタルの電源配線下部に配置され、セルの両端にはダミー端子の第二メタルが設けられている（図２参照）。これらダミー端子の第二メタル間が、符号６で示される電源配線のエリアとなる。
【００１８】
図２は、本発明の第１の実施形態で利用されるマルチロジックセル４の内のベースセルのレイアウト図である。マルチロジックセル４は、半導体集積回路装置のスタンダードセル設計方式におけるコンタクトホール工程以降に変更・修正の対象とされることで、半導体集積回路装置の機能を変えることを可能にするスタンダードセルであるといえる。
【００１９】
本発明の第１の実施形態に係るマルチロジックセル４は、図２に示すように、電源配線よりセルサイズが大きい（則ち、第二メタルダミー端子８ａ、８ｂが、第二メタル電源配線幅の外にある。）。このことにより、マルチロジックセルへの配線が可能となる。
【００２０】
なお、図３、図４、及び、図５は、本発明に係るマルチロジックセルのレイアウト図の例である。図３（１）はインバータセルを示し、図３（２）はバッファセルを示す。図４（１）はバッファセル（強ドライブ）を示し、図４（２）はＮＡＮＤセルを示す。そして、図５は容量スタンダードセルを示す。
【００２１】
半導体集積回路装置の回路設計（レイアウト設計）では、回路変更を見込んでロジックセル内にダミーセル（フィラーセル）が予め組み込まれて配置されるのが通例である。従って、従来、回路設計がある程度進んでから回路変更を行う場合、予め配置されたダミーセルを用いてしか回路変更ができない。しかも、下階層を保持する回路における回路変更では、記載されたロジックセルを用いてしか回路変更ができない。けだし、下階層にはダミーセルが設けられていないことが通常であるからである。
【００２２】
このように、従来の回路設計では、ダミーセル（フィラーセル）を予め回路に組み込んでおく必要がある。しかし、本発明に係るマルチロジックセルは、ダミーセルを用いなくても、新たなスタンダードセルを追加すること（即ち、マルチロジックセルを変更すること）が可能である。図６は、利用するマルチロジックセル４を変更する回路変更の様子を示す図である。図６に示される回路変更では、インバータセルであるマルチロジックセルを利用する回路変更が為されている。
【００２３】
しかも、本発明に係るマルチロジックセルによる回路変更は、コンタクトホール工程以降に行うことができる。
【００２４】
半導体集積回路装置の回路設計（レイアウト設計）において、本発明に係るマルチロジックセルを使用することにより、ダミーセル（フィラーセル）を削減することが可能であり第二メタル電源配線下部もロジックエリアとして活用できるため、半導体集積回路装置のチップサイズを小さくすることができる。また、後工程（コンタクトホール以降）の変更での回路変更が容易となる。
【００２５】
図７は、図１と同様、本発明の第１の実施形態に係る半導体集積回路装置２のスタンダードセル設計方式におけるフロアプランを示す図であり、特に、マルチロジックセルを用いることで、同じ間隔のスタンダードセルが使用できることを示している。つまり、２つ以上の経路に対して、同じタイミングを持たせるという修正が可能となる。また、図８も、図１と同様、本発明の第１の実施形態に係る半導体集積回路装置２のスタンダードセル設計方式におけるフロアプランを示す図であり、特に、配置配線後に、Ｉ／Ｏセルとロジックセルが離れた場合（配線長が大きくなる場合）の修正も容易に行えることを示している。つまり、配線長が大きいＩ／Ｏセルとロジックセル（Ｔ）の間の配線が複数のマルチロジックセルを経由するように修正してアンテナルール違反に対する対応（改善）を行っている。このように本発明に係るマルチロジックセルを利用することにより、アンテナルール違反に対する対応が容易になるともいえる。
【００２６】
図９は、本発明の第１の実施形態に係る半導体集積装置２における複数のマルチロジックセル４、第二メタルの電源配線、及び、第二メタルの信号配線の概略の様子を示す図である。
【００２７】
通常、第二メタルの電源配線６は太い配線で設定される。このため、隣接するエリアはプロセス的に歩留まりが良くないエリアであり、電源配線は隣接する信号配線に影響を及ぼす可能性がある。これに対して、図９に示すように、マルチロジックセルの特徴である第二メタル（符号１０で示される領域）がこのエリアに設定されることにより、信号配線のプロセスマージンが大きくなる。このことから、本発明を利用することにより歩留まり向上が期待できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体集積回路装置のスタンダードセル設計方式におけるフロアプランを示す図である。
【図２】本発明の第１の実施形態で利用されるマルチロジックセルの中のベースセルのレイアウト図である。
【図３】本発明に係るマルチロジックセルのレイアウト図の例である。
【図４】本発明に係るマルチロジックセルのレイアウト図の例である。
【図５】本発明に係るマルチロジックセルのレイアウト図の例である。
【図６】利用するマルチロジックセルを変更する回路変更の様子を示す図である。
【図７】本発明の第１の実施形態に係る半導体集積回路装置のスタンダードセル設計方式におけるフロアプランを示す図である。
【図８】本発明の第１の実施形態に係る半導体集積回路装置のスタンダードセル設計方式におけるフロアプランを示す図である。
【図９】本発明の第１の実施形態に係る半導体集積装置における複数のマルチロジックセル、第二メタルの電源配線、及び、第二メタルの信号配線の概略の様子を示す図である。
【図１０】スタンダードセル設計方式におけるフロアプランの一例を示す図である。
【図１１】第一メタル層まででレイアウトが形成されるスタンダードセルの例である。
【符号の説明】
【００２９】
２・・・半導体集積回路装置、４・・・マルチロジックセル、６・・・第二メタル電源配線幅、８ａ、８ｂ・・・第二メタルダミー端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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