(57)【要約】【課題】  消費電流を減少させることができるとともに、回路サイズを減少させることができるようにしたバンドギャップレファレンス回路を提供する。【解決手段】  本発明は、温度変化に比例する電流を複数の電流パスを介して生成する温度比例電流生成部と、温度変化に反比例する電流を複数の電流パスを介して生成する温度反比例電流生成部と、前記温度比例電流生成部の電流及び前記温度反比例電流生成部の電流を用いて内部電圧用基準電圧を生成する内部電圧用基準電圧生成部と、温度変化に対応する電圧を出力する温度電圧出力部と、を備える。【選択図】  図５
2008071335.tif 000002
【特許請求の範囲】
【請求項１】
温度変化に比例する電流を複数の電流パスを介して生成する温度比例電流生成部と、
温度変化に反比例する電流を複数の電流パスを介して生成する温度反比例電流生成部と、
前記温度比例電流生成部の電流及び前記温度反比例電流生成部の電流を用いて内部電圧用基準電圧を生成する内部電圧用基準電圧生成部と、
温度変化に対応する電圧を出力する温度電圧出力部と、
を備えることを特徴とするバンドギャップレファレンス回路。
【請求項２】
前記温度比例電流生成部は、
電源段に共通連結された複数のトランジスタからなる第１トランジスタ群と、
前記第１トランジスタ群のトランジスタの一部と接地段と間に各々連結され、負の温度計数特性を有する第２トランジスタ群と、
前記第２トランジスタ群のトランジスタに印加される電圧を用いて前記第１トランジスタ群を制御する電流制御機と、
を備えることを特徴とする請求項１に記載のバンドギャップレファレンス回路。
【請求項３】
前記第１トランジスタ群のトランジスタは、ソースが電源段に連結され、ゲートに前記電流制御機の出力を入力されることを特徴とする請求項２に記載のバンドギャップレファレンス回路。
【請求項４】
前記第１トランジスタ群のトランジスタは、異なるサイズで設計されることを特徴とする請求項２に記載のバンドギャップレファレンス回路。
【請求項５】
前記第２トランジスタ群のトランジスタは、ダイオードとして動作し、前記ダイオードの両端電圧が負の温度計数特性を有することを特徴とする請求項２に記載のバンドギャップレファレンス回路。
【請求項６】
前記温度反比例電流生成部は、
電源段に共通連結された複数のトランジスタと、
前記複数のトランジスタのうち１つを介して流れる電流による電圧及び前記温度比例電流生成部の内部電圧を用いて前記複数のトランジスタを制御する電流制御機と、
を備えることを特徴とする請求項１に記載のバンドギャップレファレンス回路。
【請求項７】
前記複数のトランジスタは、異なるサイズで設計され、前記サイズは、所定の倍率を有することを特徴とする請求項６に記載のバンドギャップレファレンス回路。
【請求項８】
前記内部電圧用基準電圧生成部は、
前記温度比例電流生成部の電流パス及び前記温度反比例電流生成部の電流パスのうち各々１つのパスを介して流れる合成電流が温度によって変化する２つの電流パスに共通連結された抵抗素子で構成されることを特徴とする請求項１に記載のバンドギャップレファレンス回路。
【請求項９】
前記２つの電流パスのうち温度反比例電流生成部の電流パスの単位電流量変動幅が、前記温度比例電流生成部の電流パスの単位電流量変動幅より大きいことを特徴とする請求項８に記載のバンドギャップレファレンス回路。
【請求項１０】
前記温度電圧出力部は、
前記温度電圧を出力するノードと、
前記ノードと電源段との間に連結されたトランジスタと、
前記ノードと接地段との間に連結された分配抵抗と、
前記分配抵抗を介して分配された電圧及び前記温度比例電流生成部の内部電圧を用いて前記トランジスタを制御する電流制御機と、
を備えることを特徴とする請求項１に記載のバンドギャップレファレンス回路。
【請求項１１】
前記温度比例電流生成部の電流及び前記温度反比例電流生成部の電流を用いて温度情報用基準電圧を生成する温度情報用基準電圧生成部と、
前記温度情報用基準電圧を用いて前記温度電圧の変動幅を制限する範囲制限用基準電圧を生成する範囲制限用基準電圧生成部と、
をさらに備えることを特徴とする請求項１に記載のバンドギャップレファレンス回路。
【請求項１２】
前記温度情報用基準電圧生成部は、
前記温度比例電流生成部の電流パス及び前記温度反比例電流生成部の電流パスのうち各々１つのパスを介して流れる合成電流が温度に関係なく一定した２つの電流パスに共通連結された抵抗素子で構成されることを特徴とする請求項１１に記載のバンドギャップレファレンス回路。
【請求項１３】
前記２つの電流パスのうち温度反比例電流生成部の電流パスの単位電流量変動幅と前記温度比例電流生成部の電流パスの単位電流量変動幅とが同一であることを特徴とする請求項１２に記載のバンドギャップレファレンス回路。
【請求項１４】
前記範囲制限用基準電圧生成部は、
電源段に連結された第１トランジスタと、
前記第１トランジスタと接地段との間に連結された第１分配抵抗と、
前記第１分配抵抗の分配電圧及び前記温度情報用基準電圧を用いて前記第１トランジスタを制御する第１電流制御機と、
前記電源段に連結された第２トランジスタと、
前記第２トランジスタと接地段との間に連結された第２分配抵抗と、
前記第１トランジスタと前記第１分配抵抗との連結ノード電圧及び前記第２分配抵抗の分配電圧を用いて前記第２トランジスタを制御する第２電流制御機と、を備えることを特徴とする請求項１１に記載のバンドギャップレファレンス回路。
【請求項１５】
前記第１分配抵抗及び第２分配抵抗は、各々少なくとも１つの可変抵抗を備えることを特徴とする請求項１４に記載のバンドギャップレファレンス回路。
【請求項１６】
前記第１電流制御機及び第２電流制御機は、差動増幅器であることを特徴とする請求項１４に記載のバンドギャップレファレンス回路。
【請求項１７】
前記電流制御機は、差動増幅器であることを特徴とする請求項２、６又は１０に記載のバンドギャップレファレンス回路。
【請求項１８】
複数の電流パスを介して温度変化に比例する電流を生成する温度比例電流生成部と、
複数の電流パスを介して温度変化に反比例する電流を生成する温度反比例電流生成部と、
前記温度比例電流生成部の電流パスのうち少なくとも１つ及び前記温度反比例電流生成部の電流パスのうち少なくとも１つを介して流れる電流を組み合わせて温度変化に関係なく一定した第１基準電圧に変換する第１基準電圧生成部と、
前記温度比例電流生成部の電流パスのうち少なくとも１つ及び前記温度反比例電流生成部の電流パスのうち少なくとも１つを介して流れる電流を組み合わせて温度変化によって変化する第２基準電圧に変換する第２基準電圧生成部と、
を備えることを特徴とするバンドギャップレファレンス回路。
【請求項１９】
前記温度比例電流生成部は、
電源段に共通連結され、前記複数の電流パスを形成する複数のトランジスタからなる第１トランジスタ群と、
前記第１トランジスタ群のトランジスタの一部と接地段との間に各々連結され、負の温度計数特性を有する第２トランジスタ群と、
前記第２トランジスタ群のトランジスタに印加された電圧を用いて前記第１トランジスタ群を制御する電流制御機と、
を備えることを特徴とする請求項１８に記載のバンドギャップレファレンス回路。
【請求項２０】
前記温度反比例電流生成部は、
電源段に共通連結され、前記複数の電流パスを形成する複数のトランジスタと、
前記複数のトランジスタのうち１つを介して流れる電流による電圧及び前記温度比例電流生成部の内部電圧を用いて前記複数のトランジスタを制御する電流制御機と、
を備えることを特徴とする請求項１８に記載のバンドギャップレファレンス回路。
【請求項２１】
前記第１基準電圧生成部は、
前記温度比例電流生成部の電流パス及び前記温度反比例電流生成部の電流パスのうち各々１つのパスを介して流れる合成電流が温度によって変化する２つの電流パスに共通連結された抵抗素子で構成されることを特徴とする請求項１８に記載のバンドギャップレファレンス回路。
【請求項２２】
前記第２基準電圧生成部は、
前記温度比例電流生成部の電流パス及び前記温度反比例電流生成部の電流パスのうち各々１つのパスを介して流れる合成電流が温度に関係なく一定した２つの電流パスに共通連結された抵抗素子で構成されることを特徴とする請求項１８に記載のバンドギャップレファレンス回路。
【請求項２３】
バンドギャップ特性を用いて温度変化によって変化する内部電圧用基準電圧及び半導体メモリの内部温度変化に相当するアナログ温度電圧を生成して出力するバンドギャップレファレンス回路と、
第１制御信号によって動作して前記アナログ温度電圧をデジタル温度情報に変換し、第２制御信号によって前記デジタル温度情報が初期化されるアナログ／デジタル変換手段と、
少なくとも１つの動作命令によって前記第１制御信号を出力する制御手段と、
を備えるバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２４】
前記バンドギャップレファレンス回路は、
温度変化に比例する電流を複数の電流パスを介して生成する温度比例電流生成部と、
温度変化に反比例する電流を複数の電流パスを介して生成する温度反比例電流生成部と、
前記温度比例電流生成部の電流及び前記温度反比例電流生成部の電流を用いて内部電圧用基準電圧を生成する内部電圧用基準電圧生成部と、
温度変化に対応する電圧を出力する温度電圧出力部と、
を備えることを特徴とする請求項２３に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２５】
前記温度比例電流生成部は、
電源段に共通連結された複数のトランジスタからなる第１トランジスタ群と、
前記第１トランジスタ群のトランジスタの一部と接地段との間に各々連結され、負の温度計数特性を有する第２トランジスタ群と、
前記第２トランジスタ群のトランジスタに印加される電圧を用いて前記第１トランジスタ群を制御する電流制御機と、
を備えることを特徴とする請求項２４に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２６】
前記温度反比例電流生成部は、
電源段に共通連結された複数のトランジスタと、
前記複数のトランジスタのうち１つを介して流れる電流による電圧及び前記温度比例電流生成部の内部電圧を用いて前記複数のトランジスタを制御する電流制御機と、
を備えることを特徴とする請求項２４に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２７】
内部電圧用基準電圧生成部は、
前記温度比例電流生成部の電流パス及び前記温度反比例電流生成部の電流パスのうち各々１つのパスを介して流れる合成電流が温度によって変化する２つの電流パスに共通連結された抵抗素子で構成されることを特徴とする請求項２４に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２８】
前記温度電圧出力部は、
前記温度電圧を出力するノードと、
前記ノードと電源段との間に連結されたトランジスタと、
前記ノードと接地段との間に連結された分配抵抗と、
前記分配抵抗を介して分配された電圧及び前記温度比例電流生成部の内部電圧を用いて前記トランジスタを制御する電流制御機と、
を備えることを特徴とする請求項２４に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項２９】
前記アナログ／デジタル変換手段は、カウンターを備え、前記第２制御信号によって前記カウンターから出力されるデジタル温度情報が初期化されることを特徴とする請求項２３に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【請求項３０】
前記第２制御信号は、パワーアップ信号であることを特徴とする請求項２３又は２９に記載のバンドギャップレファレンス回路を利用した温度情報出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップレファレンス回路に関し、特に、バンドギャップレファレンス回路とこれを利用した温度情報出力装置に関する。
【背景技術】
【０００２】
従来の技術に係る温度情報出力装置１００は、図１に示されたように、バンドギャップレファレンス回路（以下、ＢＧＲという：Band Gap Reference）１１０、ＡＤＣ１２０、及び制御部１４０を備えて構成される。そして、半導体メモリの内部に、前記温度情報出力装置１００のＢＧＲ１１０とは別途に、半導体メモリの内部電圧を生成するために使われる基準電圧ＶＲＥＦ＿ＣＯＲＥを発生させるＢＧＲ２００をさらに備える。
【０００３】
前記温度情報出力装置１００のＢＧＲ１１０は、半導体メモリの内部温度に反比例する温度電圧（以下、ＶＴＥＭＰという）、及び前記ＶＴＥＭＰの上限及び下限を定めるための基準電圧ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴを出力する。そして、その内部構成を考察すれば、図２のように、ＢＧＲ＿ＯＮによってＢＧＲ１１０に電源を供給するためのスイッチＳＷ、温度比例電流生成部１１１、温度反比例電流生成部１１２、電流／電圧変換部１１３、基準電圧出力部１１４、及び温度電圧出力部１１５を備える。
【０００４】
前記温度比例電流生成部１１１は、半導体メモリの内部温度が上昇するにつれて増加する基本電流（以下、ＩＰＴＡＴという）を生成する。前記温度反比例電流生成部１１２は、半導体メモリの内部温度が上昇するにつれて減少する基本電流（以下、ＩＣＴＡＴという）を生成する。前記電流／電圧変換部１１３は、トランジスタＸＭのサイズ比率による基本電流Ｍ＊ＩＰＴＡＴとトランジスタＸＫのサイズ比率による基本電流Ｋ＊ＩＣＴＡＴとの合成電流を抵抗Ｒ３を介して電圧ＶＲＥＦに変換して出力する。
【０００５】
前記基準電圧出力部１１４は、前記ＶＴＥＭＰの上限及び下限を定めるための基準電圧ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴを出力し、前記基準電圧ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴは、様々な環境要因によってオフセットが発生し得るので、外部の調整コード入力による可変抵抗Ｒ５、Ｒ７、Ｒ８値を変更することによって調整が可能である。前記温度電圧出力部１１５は、前記温度比例電流生成部１１１のバイポーラジャンクジョントランジスタＱ２のエミッタ−ベース電圧ＶＥＢ２を増幅して前記ＶＴＥＭＰを出力する。この際、ＶＢＥ２は、−１．８ｍＶ／℃特性を持つ。
【０００６】
前記半導体メモリの内部に別途に設けられたＢＧＲ２００は、ＶＴＥＭＰ、ＶＵＬＩＭＩＴ、及びＶＬＬＩＭＩＴを生成する必要がないので、前記温度情報出力装置１００のＢＧＲ１１０において基準電圧出力部１１４、及び温度電圧出力部１１５を除いた構成に該当する。
【０００７】
前記ＡＤＣ１２０は、前記ＶＴＥＭＰをデジタル温度情報（以下、ＴＥＭＰ＿ＣＯＤＥという）に変換して出力する。そして、その内部構成を考察すれば、図３に示されたように、比較器１２１、フィルタ１２２、カウンター１２３、オシレータ１２４、ＭＵＸ１２５、デコーダー１２６、及びＤＡＣ１２７を備える。前記比較器１２１は、アナログ電圧形態であるＶＴＥＭＰとＤＡＣＯＵＴとを比較し、その電圧差異をデジタルコードＩＮＣ、ＤＥＣとして出力する。前記フィルタ１２２は、前記ＩＮＣとＤＥＣが急激に変化する場合、すなわち高周波成分が含まれた場合、外部ノイズによるものなので、出力されないようにし、また、緩慢な変化を有する場合、すなわち低周波成分の場合にだけ各々前記カウンター１２３のアップカウントのためのＵＰとダウンカウントのためのＤＮとして出力する。
【０００８】
前記カウンター１２３は、前記ＵＰとＤＮによって初期ＴＥＭＰ＿ＣＯＤＥ（例えば、１０００００）を増加又は減少させて出力する。この際、カウンター１２３は、ＡＤＣ＿ＯＮ信号をリセット端子への入力を受けつける。前記オシレータ１２４は、ＡＤＣ＿ＯＮのハイ区間の間に動作して、所定の周期を有するクロック信号を発生させ、これを遅延素子ＤＬＹを経てフィルタ１２２、及びカウンター１２３に供給する。前記ＭＵＸ１２５は、テストモード信号（以下、ＴＭという）によってテストコード（以下、ＴＥＳＴ＿ＣＯＤＥという）又は前記ＴＥＭＰ＿ＣＯＤＥを出力する。前記デコーダー１２６は、前記ＭＵＸ１２５の出力をデコードしたデコード信号（以下、ＳＷ＜０：Ｎ＞という）を出力する。前記ＤＡＣ１２７は、前記ＶＵＬＩＭＩＴとＶＬＬＩＭＩＴレベルを超過しない範囲内で前記ＳＷ＜０：Ｎ＞を前記ＤＡＣＯＵＴに変換して出力する。
【０００９】
前記制御部１４０は、温度情報出力装置１００の外部信号であるイネーブル信号（以下、ＥＮという）、セルフリフレッシュ信号（以下、ＳＲＥＦという）、及びテストモードイネーブル信号（以下、ＴＥＳＴ＿ＥＮという）によって前記ＢＧＲ１１０オン信号（以下、ＢＧＲ＿ＯＮという）、前記ＡＤＣ１２０オン信号（以下、ＡＤＣ＿ＯＮという）、及びテストモード進行可否を知らせるためのテストモード信号（以下、ＴＭという）を出力する。
【００１０】
このように構成された従来の技術に係る温度情報出力装置の動作について、図４を参照して説明する。
【００１１】
まず、制御部１４０は、ＥＮが入力される場合、ＢＧＲ＿ＯＮをハイにイネーブルさせる。
前記ＢＧＲ＿ＯＮのハイ区間の間にＢＧＲ１１０が動作して温度検出を行い、それに応じたＶＴＥＭＰ、ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴを出力する。
前記制御部１４０は、前記ＶＴＥＭＰ、ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴが安定化した後、すなわちバンドギャップ初期化（Band gap initialization）区間に該当する時間が経過した後、ＡＤＣ＿ＯＮをハイにイネーブルさせる。
【００１２】
前記ＡＤＣ＿ＯＮのハイ区間、すなわちトラッキング区間（ADC Tracking Operation）の間にＡＤＣ１２０がトラッキング動作を行う。
前記トラッキング区間（ADC Tracking Operation）の終了時点に近接してＤＡＣＯＵＴとＶＴＥＭＰとのレベルが同一になり、ＡＤＣトラッキングが完了すれば、ＡＤＣ１２０は、ＴＥＭＰ＿ＣＯＤＥを出力する。
前記ＡＤＣ＿ＯＮがロウとなるにしたがって、ＡＤＣ１２０のカウンター１２３の出力は、既設定された初期値にリセットされる。
【００１３】
上述した動作が完了する場合、すなわちＢＧＲ＿ＯＮがロウとなる場合、温度情報出力装置の動作が終了し、前記ＡＤＣ１２０から出力されたＴＥＭＰ＿ＣＯＤＥは、レジスタに格納され、半導体メモリ動作のために使われる。
【００１４】
上述した従来の技術に係る温度情報出力装置は、次のような問題点がある。
第一に、半導体メモリの内部に温度情報出力装置のためのＢＧＲ１１０及び内部電源用基準電圧生成のためのＢＧＲ２００が別途に存在するので、回路サイズが増加する。
第二に、別途に存在する２つのＢＧＲが各々動作することによって電流消費量が増加する。
第三に、温度情報出力装置内部のＢＧＲ１１０の出力電圧が安定化され、有効な温度情報が出力されるまで相当の時間がかかるので、半導体メモリの動作を遅延させる。いため適用範囲が制限されるという問題点がある。これに似ている技術は、アメリカ登録特許7,127,368（特許文献１）に開示されている。
【特許文献１】アメリカ登録特許7,127,368
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、前述したような従来の問題点を解決するためになされたもので、その目的は、消費電流を減少させることができるとともに、回路サイズを減少させることができるようにしたバンドギャップレファレンス回路を提供することにある。
【００１６】
また、本発明の他の目的は、迅速で且つ安定した温度情報出力が可能なようにしたバンドギャップレファレンス回路を利用した温度情報出力装置を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明の一態様に係るバンドギャップレファレンス回路は、温度変化に比例する電流を複数の電流パスを介して生成する温度比例電流生成部と、温度変化に反比例する電流を複数の電流パスを介して生成する温度反比例電流生成部と、前記温度比例電流生成部の電流及び前記温度反比例電流生成部の電流を用いて内部電圧用基準電圧を生成する内部電圧用基準電圧生成部と、前記温度係数特性電圧を用いて温度変化に対応する電圧を出力する温度電圧出力部と、を備える。
【００１８】
また、本発明の他の態様に係るバンドギャップレファレンス回路を利用した温度情報出力装置は、バンドギャップ特性を用いて温度変化によって変化する内部電圧用基準電圧及び半導体メモリの内部温度変化に相当するアナログ温度電圧を生成して出力するバンドギャップレファレンス回路と、第１制御信号によって動作して前記アナログ温度電圧をデジタル温度情報に変換し、第２制御信号によってデジタル温度情報が初期化されるアナログ／デジタル変換手段と、少なくとも１つの動作命令によって前記第１制御信号を出力する制御手段と、を備える。
【発明の効果】
【００１９】
本発明に係るバンドギャップレファレンス回路とこれを利用した温度情報出力装置は、次のような効果を奏する。
第一に、半導体メモリの内部に温度情報出力装置を備えても、ＢＧＲが１つだけあればよいので、全体回路サイズを低減することができる。
第二に、ＢＧＲが１つだけ動作するので、電流消費量が減少する。
第三に、ＢＧＲの出力電圧安定化のための時間を必要としないので、半導体メモリの動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付の図面を参照して本発明に係るバンドギャップレファレンス回路とこれを利用した温度情報出力装置の好ましい実施形態を説明する。
図５は、本発明に係る温度情報出力装置のブロック図であり、図６は、図５のＢＧＲの回路図であり、図７は、図５のＡＤＣのブロック図であり、図８は、本発明に係る温度情報出力装置の動作タイミング図である。
【００２１】
本発明に係る温度情報出力装置は、図５に示されたように、バンドギャップ特性を用いて温度変化によって変化する内部電圧用基準電圧（以下、「ＶＲＥＦ＿ＣＯＲＥ」とする。）、半導体メモリの内部温度変化に相当するアナログ温度電圧（以下、「ＶＴＥＭＰ」とする。）、及び範囲制限用基準電圧ＶＬＬＩＭＩＴ、ＶＵＬＩＭＩＴを生成して出力するバンドギャップレファレンス回路（以下、「ＢＧＲ」とする。）４００と、第１制御信号ＡＤＣ＿ＯＮによって動作して前記ＶＴＥＭＰをデジタル温度情報（以下、「ＴＥＭＰ＿ＣＯＤＥ」とする。）に変換し、第２制御信号（以下、「ＰＷＲＵＰ」とする。）によってＴＥＭＰ＿ＣＯＤＥが初期化されるアナログ／デジタル変換手段（以下、「ＡＤＣ５２０」とする。）と、少なくとも１つの動作命令によって前記ＡＤＣ＿ＯＮを出力する制御部５４０と、を備える。
【００２２】
この際、本発明のＢＧＲ４００は、半導体メモリレイアウト上の位置が図１のＢＧＲ２００と同一であり、内部電圧を生成するための基準として使われるＶＲＥＦ＿ＣＯＲＥの生成と、図１の温度情報出力装置の内部にあるＢＧＲ１１０の機能、すなわちＶＴＥＭＰ、ＶＬＬＩＭＩＴ、ＶＵＬＩＭＩＴの生成機能とを共に行うことができるように回路を構成したものである。したがって、レイアウト面積上、実際半導体メモリの内部に追加されるブロックは、図１の従来技術に比べてＢＧＲ１１０が削除された図５の“５００”に該当するので、従来に比べて温度情報出力装置のサイズが大きく減少する。
【００２３】
前記ＢＧＲ４００は、図６に示されたように、温度計数特性電圧を用いて温度変化に比例する電流を複数の電流パスを介して生成する温度比例電流生成部４１０と、温度変化に反比例する電流を複数の電流パスを介して生成する温度反比例電流生成部４２０と、前記温度比例電流生成部４１０の電流及び前記温度反比例電流生成部４２０の電流を用いてＶＲＥＦ＿ＣＯＲＥを生成する内部電圧用基準電圧生成部４３０と、前記温度比例電流生成部４１０の電流及び前記温度反比例電流生成部４２０の電流を用いて温度情報用基準電圧（以下、「ＶＲＥＦ＿ＴＳ」とする。）を生成する温度情報用基準電圧生成部４４０と、前記ＶＲＥＦ＿ＴＳを用いて前記ＶＴＥＭＰの変動幅を制限するＶＬＬＩＭＩＴ（下限基準電圧）、ＶＵＬＩＭＩＴ（上限基準電圧）を生成する範囲制限用基準電圧生成部４５０と、前記温度計数特性電圧を用いて現在半導体メモリの内部温度変化に対応するＶＴＥＭＰを生成して出力する温度電圧出力部４６０と、を備える。
【００２４】
前記温度比例電流生成部４１０は、ソースが電源段に共通連結された複数のＦＥＴ（Field Effect Transistor）からなる第１トランジスタ群Ｍ１〜Ｍ４と、前記第１トランジスタ群Ｍ１〜Ｍ４のトランジスタのうちＭ１、Ｍ２の各々と接地段との間に各々連結され、負（Negative）の温度計数特性を有するDiode Connected ＢＪＴ（Bipolar Junction Transistor）としての第２トランジスタ群Ｑ１、Ｑ２と、前記第２トランジスタ群Ｑ１、Ｑ２のエミッタ−ベース電圧ＶＥＢ１、ＶＥＢ２の差異を増幅し、前記第１トランジスタ群Ｍ１〜Ｍ４のゲートに共通印加し、第１トランジスタ群Ｍ１〜Ｍ４の電流量を制御する電流制御機、すなわち差動増幅器ＯＰ１１と、を備える。この際、第１トランジスタ群Ｍ１〜Ｍ４及び第２トランジスタ群Ｑ１、Ｑ２は、所定の倍率を有するように異なるサイズで設計され、図６の各トランジスタの右側に倍率が表示されている。
【００２５】
すなわちトランジスタＭ１のサイズ倍率であるＸ１を基本倍率とする時、Ｘａは、Ｘ１のａ倍となり、ＸＭは、Ｘ１のＭ倍となり、それにより、サイズ倍率がＸ１であるトランジスタＭ１を介して流れる電流がＩＰＴＡＴであり、サイズ倍率がＸＭであるトランジスタＭ４を介して流れる電流は、Ｍ＊ＩＰＴＡＴとなる。そして、Diode Connected ＢＪＴ（Bipolar Junction Transistor）としての第２トランジスタ群Ｑ１、Ｑ２のエミッタ−ベース電圧が負の温度計数特性を有する。すなわち温度増加によって電圧が低くなる。
【００２６】
前記温度反比例電流生成部４２０は、ソースが電源段に共通連結された複数のトランジスタＭ５〜Ｍ７と、前記トランジスタＭ５を介して流れる電流による電圧とＶＥＢ１との差異を増幅し、前記複数のトランジスタ群Ｍ５〜Ｍ７のゲートに共通印加して、前記複数のトランジスタＭ５〜Ｍ７の電流量を制御する電流制御機、すなわち差動増幅器ＯＰ１２と、を備える。この際、複数のトランジスタＭ５〜Ｍ７は、所定の倍率を有するように異なるサイズで設計され、各トランジスタの右側に倍率が表示されている。
【００２７】
前記内部電圧用基準電圧生成部４３０は、前記温度比例電流生成部４１０の電流パスのうち１つと、前記温度反比例電流生成部４２０の電流パスのうち１つとに共通連結された抵抗Ｒ１１で構成される。この際、抵抗Ｒ１１に連結された２つの電流パスは、２つの電流パスの合成電流が温度によって変化するものを選択して連結したものである。
【００２８】
すなわち一端が２つの電流パスであるトランジスタＭ３、Ｍ６のドレインに共通連結され、他端が接地された抵抗Ｒ１１で構成され、前記トランジスタＭ３、Ｍ６のドレインと前記抵抗Ｒ１１との連結ノードからＶＲＥＦ＿ＣＯＲＥが出力される。この際、ＶＲＥＦ＿ＣＯＲＥは、温度が低くなるにつれて高くなければならないが、これは、ＭＯＳＦＥＴの特性上、しきい電圧が、温度が低くなるにつれて高くなるので、これを補償して、セルコンデンサとビットラインの電流伝達が円滑がなされるようにするためである。したがって、トランジスタＭ６の電流量変動幅がトランジスタＭ３に比べて大きくなるように、サイズ倍率をＸＭ’とＸＫ’に定める。
【００２９】
前記温度情報用基準電圧生成部４４０は、前記温度比例電流生成部４１０の電流パスのうち１つと、前記温度反比例電流生成部４２０の電流パスのうち１つとに共通連結された抵抗Ｒ３で構成される。この際、抵抗Ｒ３に連結された２つの電流パスは、２つの電流パスの合成電流が温度に関係なく一定したものを選択して連結したものである。すなわち一端が２つの電流パスであるトランジスタＭ４、Ｍ７のドレインに共通連結され、他端が接地された抵抗Ｒ３で構成され、前記トランジスタＭ４、Ｍ７のドレインと前記抵抗Ｒ３との連結ノードからＶＲＥＦ＿ＴＳが出力される。この際、ＶＲＥＦ＿ＴＳは、温度情報出力装置の出力に影響を与えるので、ＰＶＴ（Process Voltage Temperature）変動に関係なく一定に維持しなければならない。したがって、２つのトランジスタＭ４、Ｍ７の電流量変動幅が同一となるように、サイズ倍率をＸＭとＸＫに定める。
【００３０】
前記範囲制限用基準電圧生成部４５０は、ソースが電源段に連結された第１トランジスタＭ８と、前記第１トランジスタＭ８と接地段との間に連結された第１分配抵抗Ｒ４、Ｒ５と、前記第１分配抵抗Ｒ４、Ｒ５の分配電圧と前記ＶＲＥＦ＿ＴＳとの差異を増幅し、前記第１トランジスタＭ８のゲートに印加して前記第１トランジスタＭ８の電流量を制御する第１電流制御機、すなわち差動増幅器ＯＰ１３と、ソースが前記電源段に連結された第２トランジスタＭ９と、前記第２トランジスタＭ９と接地段との間に連結された第２分配抵抗Ｒ６〜Ｒ８と、前記第１トランジスタＭ８と前記第１分配抵抗Ｒ４、Ｒ５との連結ノード電圧、すなわちトリミング電圧（以下、「ＶＲＥＦ＿ＴＲＩＭ」とする。）と前記第２分配抵抗Ｒ６〜Ｒ８との差異を増幅し、前記第２トランジスタＭ９のゲートに印加して、前記第２トランジスタＭ９の電流量を制御する第２電流制御機、すなわち差動増幅器ＯＰ１４と、を備える。
【００３１】
この際、第２トランジスタＭ９と抵抗Ｒ８との連結ノードからＶＵＬＩＭＩＴが出力され、抵抗Ｒ７、Ｒ８間の連結ノードからＶＬＬＩＭＩＴが出力される。そして、Ｒ５、Ｒ７、Ｒ８は、可変抵抗であって、Ｒ７、Ｒ８の抵抗値調整を通じてＶＬＬＩＭＩＴとＶＵＬＩＭＩＴのレベルを調整することができ、前記Ｒ５の抵抗値の調整を通じて前記ＶＬＬＩＭＩＴとＶＵＬＩＭＩＴのオフセットを調整することができる。
【００３２】
前記温度電圧出力部４６０は、ソースが電源段に連結されたトランジスタＭ１０と、前記トランジスタＭ１０のドレインと接地段との間に連結された分配抵抗Ｒ１０、Ｒ９と、前記分配抵抗Ｒ１０、Ｒ９を介して分配された電圧とＶＥＢ２との差異を増幅し、前記トランジスタＭ１０のゲートに印加して、前記トランジスタＭ１０の電流量を制御する電流制御機、すなわち差動増幅器ＯＰ１５と、を備える。この際、トランジスタＭ１０と抵抗Ｒ１０との連結ノードからＶＴＥＭＰが出力される。
【００３３】
前記ＡＤＣ５２０は、図７に示されたように、比較器５２１、フィルタ５２２、カウンター５２３、オシレータ５２４、ＭＵＸ５２５、デコーダー５２６、及びＤＡＣ５２７を備える。前記比較器５２１は、アナログ電圧形態であるＶＴＥＭＰとＤＡＣＯＵＴとを比較し、その電圧差異をデジタルコードＩＮＣ、ＤＥＣとして出力する。前記フィルタ５２２は、前記ＩＮＣとＤＥＣが急激に変化する場合、すなわち高周波成分が含まれた場合、外部ノイズによるものなので、出力されないようにし、また、緩慢な変化を有する場合、すなわち低周波成分の場合にだけ前記カウンター５２３のアップカウントのためのＵＰとダウンカウントのためのＤＮを出力する。
【００３４】
前記カウンター５２３は、前記ＵＰとＤＮによって初期ＴＥＭＰ＿ＣＯＤＥ（例えば、１０００００）を増加又は減少させて出力する。この際、カウンター５２３は、ＰＷＲＵＰ信号をリセット端子に入力される。前記オシレータ５２４は、ＡＤＣ＿ＯＮのハイ区間の間に動作し、所定の周期を有するクロック信号を発生させ、遅延素子ＤＬＹを経てフィルタ５２２、及びカウンター５２３が動作できるように供給する。前記ＭＵＸ５２５は、テストモード信号（以下、ＴＭ）によってテストコード（以下、ＴＥＳＴ＿ＣＯＤＥ）又は前記ＴＥＭＰ＿ＣＯＤＥを出力する。前記デコーダー５２６は、前記ＭＵＸ５２５の出力をデコードしたデコード信号（以下、「ＳＷ＜０：Ｎ＞」とする。）を出力する。
【００３５】
前記ＤＡＣ５２７は、前記ＶＵＬＩＭＩＴとＶＬＬＩＭＩＴレベルを超過しない範囲内で前記ＳＷ＜０：Ｎ＞を前記ＤＡＣＯＵＴに変換して出力する。この際、本発明のＡＤＣ５２０が従来技術と異なる点は、カウンター５２３がＡＤＣ＿ＯＮによりリセットされず、ＰＷＲＵＰによりリセットされるようにことである。従来、バンドギャップレファレンス回路が動作し、所定の安定化時間が経過した後、ＶＴＥＭＰが出力されたが、本発明では、ＢＧＲ４００が、電源が遮断される前までは安定したＶＴＥＭＰを出力しているので、初期の電源レベルが安定化されたことを知らせるＰＷＲＵＰ信号によりカウンター５２３をリセットさせている。
【００３６】
前記制御部５４０は、温度情報出力装置イネーブル信号（以下、ＥＮ）又はセルフリフレッシュ信号（以下、ＳＲＥＦ）がイネーブルされる場合、前記ＡＤＣ＿ＯＮを出力し、テストモードイネーブル信号（以下、ＴＥＳＴ＿ＥＮ）がイネーブルされる場合、前記ＡＤＣ＿ＯＮ、及びテストモード進行可否を知らせるためのテストモード信号（以下、ＴＭ）を出力する。
【００３７】
このように構成された本発明に係る温度情報出力装置の動作を、図８を参照して説明する。
まず、制御部５４０は、ＥＮ又はＳＲＥＦがイネーブルされる場合、直ちにＡＤＣ＿ＯＮをハイにイネーブルさせる。
【００３８】
この際、ＢＧＲ４００は、半導体メモリに電源が供給される時点から動作し、安定したＶＲＥＦ＿ＣＯＲＥ、ＶＴＥＭＰ、ＶＵＬＩＭＩＴ、ＶＬＬＩＭＩＴを出力している状態である。したがって、図４に示された従来のようなバンドギャップ初期化区間無しにＡＤＣ５２０が直ちに動作できるように、ＥＮがイネーブルされた後、直ちにＡＤＣ＿ＯＮをハイにイネーブルさせる。
【００３９】
前記ＡＤＣ＿ＯＮのハイ区間、すなわちトラッキング区間（ADC Tracking Operation）の間にＡＤＣ５２０がトラッキング動作を行う。
前記トラッキング区間（ADC Tracking Operation）の終了時点に近接して、ＤＡＣＯＵＴとＶＴＥＭＰとのレベルが同一になり、ＡＤＣトラッキングが完了すれば、ＡＤＣ５２０は、ＴＥＭＰ＿ＣＯＤＥを出力する。この際、ＡＤＣ５２０のカウンター５２３は、ＰＷＲＵＰによってリセットされるので、以前ＡＤＣ＿ＯＮイネーブル区間でのカウント値、すなわちＴＥＭＰ＿ＣＯＤＥを格納している状態である。したがって、ＤＡＣＯＵＴが従来のように現在温度に該当する値に近接した値を有しているので、ＡＤＣトラッキングが従来に比べて一層迅速に行われる。
【００４０】
前述したような動作が完了すれば、すなわちＡＤＣ＿ＯＮがロウとなる場合、温度情報出力装置の動作が終了し、前記ＡＤＣ５２０から出力されたＴＥＭＰ＿ＣＯＤＥは、半導体メモリ内部において別途のレジスタに格納され、半導体メモリ動作のために使われる。この際、カウンター５２３の最終カウント値、すなわち前記レジスタに出力されたＴＥＭＰ＿ＣＯＤＥと同じカウント値は、ＰＷＲＵＰ信号がさらに入力される前まで維持される。
【００４１】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００４２】
【図１】従来の技術に係る温度情報出力装置のブロック図である。
【図２】図１の温度情報出力装置内部のＢＧＲ（Band Gap Reference）の回路図である。
【図３】図１のＡＤＣ（Analog to Digital Converter）のブロック図である。
【図４】従来の技術に係る温度情報出力装置の動作タイミング図である。
【図５】本発明に係る温度情報出力装置のブロック図である。
【図６】図５のＢＧＲの回路図である。
【図７】図５のＡＤＣのブロック図である。
【図８】本発明に係る温度情報出力装置の動作タイミング図である。
【符号の説明】
【００４３】
４００…ＢＧＲ（Band Gap Reference）
４１０…温度比例電流生成部
４２０…温度反比例電流生成部
４３０…内部電圧用基準電圧生成部
４４０…温度情報用基準電圧生成部
４５０…範囲制限用基準電圧生成部
４６０…温度電圧出力部
５２０…ＡＤＣ
５２１…比較器
５２２…フィルタ
５２３…カウンター
５２４…オシレータ
５２５…ＭＵＸ
５２６…デコーダー
５２７…ＤＡＣ
ＤＬＹ… 遅延 素子
５４０…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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