(57)【要約】【課題】高い保持電圧特性を有するＳＣＲ構造の静電気保護用半導体装置を実現すること。【解決手段】ＳＯＩ基板に形成されたＳＣＲ構造の静電気保護用半導体装置において、埋め込み絶縁膜１１上に埋め込みｎ+ 型領域１２を形成し、アノードｎ型領域２０、カソードｐ型領域２１は、延長領域２０ａ、２１ａを備えている。延長領域２０ａの長さＬｎと、延長領域２１ａの長さＬｐと、アノードｐ型領域２０、カソードｐ型領域２１から埋め込みｎ+ 型領域１２までの縦方向の距離Ｌｙを調整することで、所望の保持耐圧特性を得ることができ、アノードｎ型領域２０とカソードｐ型領域２１との間の距離Ｌを調整することで、所望の動作開始電圧値を得ることができる。【選択図】図１
2008172201.tif 000002
【特許請求の範囲】
【請求項１】
他の素子に対して電気的に分離され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、
第１伝導型で高キャリア濃度の埋め込み領域と、
前記埋め込み領域上に形成された、前記埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、
前記主半導体領域の表面に形成された、第１伝導型の第１の拡散領域と、
前記第１の拡散領域の表面に形成された、第１伝導型の第１の電極形成領域、および第２伝導型の第２の電極形成領域と、
前記第１の電極形成領域および前記第２の電極形成領域と接続する第１の電極と、
前記第１の拡散領域とは離れた領域に形成された、第２伝導型の第２の拡散領域と、
前記第２の拡散領域の表面に形成された第１伝導型の第３の電極形成領域、および第２伝導型の第４の電極形成領域と、
前記第３の電極形成領域および前記第４の電極形成領域と接続する第２の電極と、
を有し、
前記第１の拡散領域および前記第２の拡散領域は、その前記第１の拡散領域と前記第２の拡散領域との対向方向に、延長領域を備えていることを特徴とする静電気保護用半導体装置。
【請求項２】
前記第１の電極と前記第２の電極のうちアノード電極に、そのアノード電極をカソード電極に対して正の動作電圧となるよう電圧を印加した時に、前記第１の拡散領域と前記第２の拡散領域のうちカソード側の拡散領域から前記埋め込み領域に至る空乏層が形成されることを特徴とする請求項１に記載の静電気保護用半導体装置。
【請求項３】
前記第２の電極形成領域と前記第３の電極形成領域とが対向した内側に配置され、前記第１の電極形成領域と前記第４の電極形成領域とがその外側に配置されていることを特徴とする請求項１または請求項２に記載の静電気保護用半導体装置。
【請求項４】
前記第１の拡散領域および前記第２の拡散領域の前記延長領域の対向方向の長さと、前記第１の拡散領域および前記第２の拡散領域と前記埋め込み領域との縦方向の距離により、保持耐圧が決定されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の静電気保護用半導体装置。
【請求項５】
前記第１の拡散領域および前記第２の拡散領域の前記延長領域の対向方向の長さは、前記第１の拡散領域および前記第２の拡散領域と前記埋め込み領域との縦方向の距離よりも４μｍ以上長いことを特徴とする請求項４に記載の静電気保護用半導体装置。
【請求項６】
前記第１の拡散領域と前記第２の拡散領域との離間距離により、動作開始電圧が決定されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の静電気保護用半導体装置。
【請求項７】
前記第１の拡散領域および前記第２の拡散領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする請求項１ないし請求項６のいずれか１項に記載の静電気保護用半導体装置。
【請求項８】
前記第１の拡散領域および前記第２の拡散領域は複数組に分割され、
前記第１の電極を介して複数の第１の拡散領域同士が、および前記第２の電極を介して複数の第２の拡散領域同士が、電気的に接続されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の静電気保護用半導体装置。
【請求項９】
前記第１の電極と前記第２の電極のうち、アノード電極となる電極は入力端子に接続され、カソード電極となる電極は接地電極に接続されていることを特徴とする請求項１ないし請求項８のいずれか１項に記載の静電気保護用半導体装置。
【請求項１０】
前記静電気保護用半導体装置は、底面絶縁膜および側面絶縁膜とにより、底面および側面が区画され、前記他の素子に対して電気的に絶縁されていることを特徴とする請求項１ないし請求項９に記載の静電気保護用半導体装置。
【請求項１１】
前記主半導体領域は、ＳＯＩ基板であることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の静電気保護用半導体装置。
【請求項１２】
自動車用複合ＩＣに内蔵されていることを特徴とする請求項１１に記載の静電気保護用半導体装置。
【請求項１３】
前記第１の拡散領域に対して前記第２の拡散領域側とは反対側の領域の前記主半導体領域表面部であって、前記第１の拡散領域から離れた領域に、第２伝導型領域を有し、
前記第２伝導型領域は、前記第２の電極と接続している、
ことを特徴とする請求項１ないし請求項１２のいずれか１項に記載の静電気保護用半導体装置。
【請求項１４】
前記第１の拡散領域に対して前記第２の拡散領域側とは反対側の領域の前記主半導体領域表面部であって、前記第１の拡散領域から離れた領域に形成された第２伝導型のドレイン領域と、
前記ドレイン領域から離れた領域に形成されたソース領域と、
前記ドレイン領域と前記ソース領域との間の前記主半導体領域表面上にゲート絶縁膜を介して形成されたゲート電極と、
を有し、
前記ソース領域と前記ゲート電極は、前記第１の電極と接続し、
前記ドレイン領域は、前記第２の電極と接続している、
ことを特徴とする請求項１ないし請求項１２のいずれか１項に記載の静電気保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路等を静電気から保護するための静電気保護用半導体装置に関するものであり、特に、ＳＣＲ構造を有するものに関する。
【背景技術】
【０００２】
自動車用ＩＣは、アナログやデジタル制御回路、ドライバー用パワーＭＯＳなどを一体とした統合化が進んでおり、動作電圧に関しては、バッテリー電圧系と数Ｖ電圧系などの多電圧に対応した構成となっている。このような自動車用のＩＣは複合ＩＣと呼ばれ、同一ＩＣ基板内にバイボーラ素子、ＣＭＯＳ素子、横型パワーＭＯＳなどを作り込んだ構造となっている。
【０００３】
自動車用複合ＩＣは、サージやノイズの印加される厳しい車載環境のもとで正常動作を要求される。このため、回路素子間が完全に誘電体分離されるＳＯＩ基板を用いて製造される傾向が高まっている。また、自動車用ＩＣは、静電気破壊に対する耐圧規格も厳しく、通常１５ｋＶ〜２５ｋＶの非常に高い静電気耐圧に対する保障を必要としている。
【０００４】
一般に、入力端子のＥＳＤ（静電気放電）保護には、特許文献１、２等に記載があるようにダイオードが用いられている。図１２は、従来のＳＯＩ基板に形成されたＥＳＤ保護素子としての表面型ダイオードを示す図である。半導体基板表面にｐ型拡散領域とｎ型拡散領域が一定の間隔で交互に複数配置された構造である。このｐ型拡散領域とｎ型拡散領域の形成は、ＣＭＯＳ構造のｐウェル拡散層、ｎウェル拡散層の形成工程を利用する場合が多い。
【０００５】
一方、上記のｐ型拡散領域とｎ型拡散領域を用いて、ＳＣＲ（サイリスタ）構造のＥＳＤ保護素子も形成することができ、特許文献３〜５にその構造の一例が示されている。ＳＣＲ素子は、ラッチアップ動作を起こすと内部抵抗が非常に低くなり、大電流を駆動できるため、ＥＳＤ耐圧性能に優れた素子を実現できる。このようなＳＣＲ構造のＥＳＤ保護素子は、ラッチアップ時の保持電圧は数ボルトであり、微細ＭＯＳ集積回路に対して主に適用されている。
【０００６】
また、自動車用ＩＣでのＥＳＤ保護素子の動作電圧設計範囲は、バッテリー電源系回路では、１６Ｖバッテリー電圧値に入力信号の電圧変動マージンを考慮して、一般に下限電圧２０Ｖ以上の範囲で動作することが求められる。上限電圧は、内部回路への入力抵抗などや内部回路入部での耐圧にも依存するが、一般にできる限り低い電圧であることが望ましく、最も高くても１００Ｖ以下の電圧範囲で動作が求められる。この、ＥＳＤ保護素子の動作電圧に関して、図１２の表面型ダイオードでは、ｐ型拡散領域とｎ型拡散領域の間隔を適正な範囲にすることで、動作開始電圧値を決定している。
【特許文献１】特開２００３−２２４１３３
【特許文献２】特開２００５−２０３７３８
【特許文献３】特開２００２−９４００１
【特許文献４】特開２００５−７９２８７
【特許文献５】特開２００６−７４０１２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１２のような構造のダイオード素子では、ｐ型拡散領域とｎ型拡散領域の間隔は、半導体基板最表面部で最も短くなるため、対向する最表面端部で最も電界集中を起こす。また、ＥＳＤ保護動作時のサージ電流は、ｐ型拡散領域とｎ型拡散領域の最表面近傍に集中して流れるため、電流集中によるホットスポットが発生する。そのため、高いＥＳＤ耐圧を得ることは困難である。したがって、自動車用ＩＣに要求されるＥＳＤ耐圧規格を達成するには、ダイオード接合部の全長が数十ｍｍにも達する素子が必要となってしまう。たとえば、一辺の長さが５００μｍの短冊形状のパターンでｐ型拡散領域とｎ型拡散領域を形成すると、約５０組のダイオードパターンの並列接続が必要となる。このような大規模なダイオード素子では配線抵抗も無視できなくなり、ＥＳＤ時に全体を均一に動作するように配線設計することは容易ではない。その結果として、設計どおりのＥＳＤ耐圧を得ることが困難となる。また、このような表面型ダイオード素子では動作抵抗が比較的大きく、この点も高いＥＳＤ耐圧を得にくい要因となっている。
【０００８】
以上のように、図１２に示したｐ型拡散領域とｎ型拡散領域を対向させた構造のダイオード素子では、拡散領域の端部のみがＥＳＤ動作用部として機能し、本質的に高いＥＳＤ耐圧を得ることが困難な構造であり、全長が数十ｍｍに及ぶ大規模なダイオード素子とせざるを得ない。
【０００９】
また、ＳＣＲ素子は、表面型ダイオードと比べて非常に高いＥＳＤ耐圧性能が得られるためＥＳＤ保護素子として理想的ではあるが、ラッチアップ時の保持電圧は数ボルトで自動車用ＩＣでの電源電圧より低く、自動車用ＩＣのＥＳＤ保護素子として適用するのは困難である。
【００１０】
そこで本発明の目的は、高い保持電圧と高いＥＳＤ耐圧性能を有する新規なＳＣＲ型の静電気保護用半導体装置を実現すること、自動車用ＩＣのＥＳＤ保護素子として適用できる静電気保護用半導体装置を実現することである。
【課題を解決するための手段】
【００１１】
第１の発明は、他の素子に対して電気的に分離され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、第１伝導型で高キャリア濃度の埋め込み領域と、埋め込み領域上に形成された、埋め込み領域よりも低キャリア濃度である第１伝導型の主半導体領域と、主半導体領域の表面に形成された、第１伝導型の第１の拡散領域と、第１の拡散領域の表面に形成された、第１伝導型の第１の電極形成領域、および第２伝導型の第２の電極形成領域と、第１の電極形成領域および第２の電極形成領域と接続する第１の電極と、第１の拡散領域とは離れた領域に形成された、第２伝導型の第２の拡散領域と、第２の拡散領域の表面に形成された第１伝導型の第３の電極形成領域、および第２伝導型の第４の電極形成領域と、第３の電極形成領域および第４の電極形成領域と接続する第２の電極とを有し、第１の拡散領域および第２の拡散領域は、その第１の拡散領域と第２の拡散領域との対向方向に、延長領域を備えていることを特徴とする静電気保護用半導体装置である。
【００１２】
第２の発明は、第１の発明において、第１の電極と第２の電極のうちアノード電極に、そのアノード電極をカソード電極に対して正の動作電圧となるよう電圧を印加した時に、第１の拡散領域と第２の拡散領域のうちカソード側の拡散領域から埋め込み領域に至る空乏層が形成されることを特徴とする静電気保護用半導体装置。
【００１３】
第３の発明は、第１の発明または第２の発明において、第２の電極形成領域と第３の電極形成領域とが対向した内側に配置され、第１の電極形成領域と第４の電極形成領域とがその外側に配置されていることを特徴とする静電気保護用半導体装置である。
【００１４】
上記第１から第３の発明の構成によると、第２の電極形成領域、第１の拡散領域、第２の拡散領域によって横方向にトランジスタが形成され、第３の電極形成領域、第２の拡散領域、主半導体領域によって縦方向にトランジスタが形成される。したがって、第１の発明の静電気保護用半導体装置は、ＳＣＲ構造となっている。第１伝導型がｎ型であれば、第２伝導型はｐ型であり、第１の電極はアノード電極、第１、２の電極形成領域はアノード電極形成領域、第２の電極はカソード電極、第３、４の電極形成領域はカソード電極形成領域、となる。一方、第１伝導型がｐ型であれば、第２伝導型はｎ型であり、第１の電極はカソード電極、第１、２の電極形成領域はカソード電極形成領域、第２の電極はアノード電極、第３、４の電極形成領域はアノード電極形成領域、となる。
【００１５】
第１の電極形成領域と第２の電極形成領域は、第１の拡散領域または絶縁膜を介して分離していてもよいし、接していてもよい。ただし、互いに重なっていると、保持耐圧が減少するので望ましくない。第３の電極形成領域と第４の電極形成領域についても同様である。特に、第３の発明のように、第２の電極形成領域と第３の電極形成領域とを対向した内側に配置し、第１の電極形成領域と第４の電極形成領域とをその外側に配置すると、第２の電極形成領域、第１の拡散領域、第２の拡散領域による横方向のトランジスタ、および、第３の電極形成領域、第２の拡散領域、主半導体領域による縦方向のトランジスタが、内側に形成されるため、より抵抗が低減されて望ましい。
【００１６】
延長領域とは、第１または第２の拡散領域の領域の一部であって、その表面に第１の電極形成領域および第２の電極形成領域、または、第３の電極形成領域および第４の電極形成領域、が形成されていない横方向に広がった領域をいう。第１の拡散領域の延長領域の対向方向の長さと第２の拡散領域の延長領域の対向方向の長さは、等しい必要はないが、延長領域による保持電圧増加の効果は第１の拡散領域の延長領域と第２の拡散領域の延長領域とでほぼ同じであるから、等しい方が効率的で望ましい。
【００１７】
静電気保護用半導体装置と他の素子との分離は、底面絶縁膜および底面絶縁膜により分離してもよいし、ｐｎ分離であってもよい。絶縁膜による分離の場合は、埋め込み領域は底面絶縁膜上に形成される。
【００１８】
本発明の静電気保護用半導体装置のアノード電極（第１伝導型がｎ型、第２伝導型がｐ型の場合は第１の電極、第１伝導型がｐ型、第２伝導型がｎ型の場合は第２の電極）に正の静電気サージが印加されると、トランジスタのベースに相当する第１、第２の拡散領域のうちカソード側（カソード拡散領域）は、逆バイアス状態となる。そして、主にそのカソード拡散領域の延長領域の下部に空乏層が拡がり、埋め込み領域と主半導体領域との界面にまで達する。電気的には、ベース層として作用するカソード拡散領域が、埋め込み領域と主半導体領域との界面まで広がった構造となる。この電気的に広がったベース層によって、電圧が保持される。また、この界面において強い電界集中を起こし、多量の電子、正孔を発生させるため、電気的に広がったベース層が維持される。以上の理由によって、本発明の静電気保護用半導体装置は、高い保持電圧特性を有している。
【００１９】
第４の発明は、第１の発明から第３の発明において、第１の拡散領域および第２の拡散領域の延長領域の対向方向（基板の主面に平行な水平方向）の長さ（以下、延長領域の長さ）と、第１の拡散領域および第２の拡散領域と埋め込み領域との縦方向の距離（以下、縦方向距離）により、保持耐圧が決定されることを特徴とする静電気保護用半導体装置である。
【００２０】
延長領域の長さと、縦方向距離とを調整することで、所望の保持耐圧特性を有した静電気保護用半導体装置が得られる。
【００２１】
特に、第５の発明のように、延長領域の長さが、縦方向距離よりも４μｍ以上長い静電気保護用半導体装置とすると、ＤＣ耐圧（静電気保護用半導体装置に電圧印加時の動作開始電圧）なみの高い保持電圧特性を得られる。
【００２２】
縦方向距離は、２μｍ〜１０μｍの範囲であることが望ましい。２μｍ以下であると、第１および第２拡散領域と埋め込み領域とが近接して、静電気保護用半導体装置の耐圧が低下してしまい望ましくない。また、１０μｍ以上であると、本発明を自動車用ＩＣの静電気保護回路に適用した際に、同一基板上に形成されるその自動車用ＩＣに含まれる縦型バイポーラ素子の形成で必要な、埋め込み領域に達するコレクタシンク領域が１０μｍ以上必要となり、その領域を形成するための不純物拡散時間が大幅に増大し望ましくない。より望ましくは、４μｍ〜８μｍの範囲である。
【００２３】
延長領域の長さと縦方向距離との関係は、次のようであると望ましい。延長領域の長さは、（縦方向距離＋４）μｍ〜（縦方向距離＋１４）μｍの範囲であることが望ましい。（縦方向距離＋４）μｍ以下では、高い保持電圧を得られないため望ましくない。また、（縦方向距離＋１４）μｍ以上であると、高い保持耐圧は得られるが、縦方向のトランジスタの動作が強くなり、ＥＳＤ耐圧性能が低下するように作用し、素子サイズも大きくなるため望ましくない。より望ましくは、（縦方向距離＋６）μｍ〜（縦方向距離＋１０）μｍの範囲である。
【００２４】
第６の発明は、第１の発明から第５の発明において、第１の拡散領域と第２の拡散領域との離間距離により、動作開始電圧が決定されることを特徴とする静電気保護用半導体装置である。
【００２５】
離間距離が１μｍ以下では、動作開始電圧が低すぎ、３μｍ以上では、動作電圧が１００Ｖ以上となり望ましくない。したがって、本発明の静電気保護用半導体装置を自動車用ＩＣに適用する場合には、離間距離は、１μｍ〜３μｍの範囲であることが望ましい。より望ましいのは、１μｍ〜２μｍの範囲である。
【００２６】
第７の発明は、第１の発明から第６の発明において、第１の拡散領域および第２の拡散領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする静電気保護用半導体装置である。
【００２７】
第８の発明は、第１の発明から第７の発明において、第１の拡散領域および第２の拡散領域は複数組に分割され、第１の電極を介して複数の第１の拡散領域同士が、および第２の電極を介して複数の第２の拡散領域同士が、電気的に接続されていることを特徴とする静電気保護用半導体装置である。
【００２８】
第９の発明は、第１の発明から第８の発明において、第１の電極と第２の電極のうち、アノード電極となる電極は入力端子に接続され、カソード電極となる電極は接地電極に接続されていることを特徴とする静電気保護用半導体装置である。この構成によると、サージ電流は本発明の静電気保護用半導体装置を通して接地電極へ流れるため、他の半導体装置をＥＳＤから保護することができる。
【００２９】
第１０の発明は、第１の発明から第９の発明において、底面絶縁膜および側面絶縁膜とにより、底面および側面が区画され、他の素子に対して電気的に絶縁されていることを特徴とする静電気保護用半導体装置である。
【００３０】
第１１の発明は、第１の発明から第１０の発明において、主半導体領域は、ＳＯＩ基板であることを特徴とする静電気保護用半導体装置である。
【００３１】
第１２の発明は、第１１の発明において、自動車用複合ＩＣに内蔵されていることを特徴とする静電気保護用半導体装置である。
【００３２】
第１３の発明は、第１の発明から第１２の発明において、第１の拡散領域に対して第２の拡散領域側とは反対側の領域の主半導体領域表面部であって、第１の拡散領域から離れた領域に、第２伝導型領域を有し、第２伝導型領域は、第２の電極と接続していることを特徴とする静電気保護用半導体装置である。
【００３３】
この第１３の発明の構成によると、主半導体領域と第２伝導型領域とによりダイオードが形成される。したがって、全体としてはＳＣＲに対してダイオードが逆並列接続した構成となっている。
【００３４】
第１４の発明は、第１の発明から第１２の発明において、第１の拡散領域に対して第２の拡散領域側とは反対側の領域の主半導体領域表面部であって、第１の拡散領域から離れた領域に形成された第２伝導型のドレイン領域と、ドレイン領域から離れた領域に形成されたソース領域と、ドレイン領域とソース領域との間の主半導体領域表面上にゲート絶縁膜を介して形成されたゲート電極とを有し、ソース領域とゲート電極は、第１の電極と接続し、ドレイン領域は、第２の電極と接続していることを特徴とする静電気保護用半導体装置である。
【００３５】
この第１４の発明の構成によると、ドレイン領域、ソース領域、主半導体領域、ゲート絶縁膜、ゲート電極によってＭＯＳが形成される。したがって、全体としてはＳＣＲに対してＭＯＳが並列接続した構成となっている。また、ドレイン領域と、主半導体領域および第１の拡散領域との間には、寄生的にダイオードが形成される。
【発明の効果】
【００３６】
第１〜３の発明による静電気保護用半導体装置の構造は、トランジスタのベース層として作用する第１、第２の拡散領域が延長領域を備え、高キャリア濃度の埋め込み領域を有したＳＣＲ構造となっている。したがって、高い保持電圧特性を有した静電気保護用半導体装置となっている。また、ＳＣＲ構造であるから、高いＥＳＤ耐圧性能を有している。
【００３７】
また、第４の発明のように、延長領域の長さと、縦方向距離を調整することで、所望の保持耐圧特性を有した静電気保護用半導体装置を実現できる。特に、第５の発明のように、延長領域の長さを、縦方向距離よりも４μｍ以上長い値にすると、ＤＣ耐圧なみの高い保持電圧特性を得られるので、自動車用ＩＣに適した保持耐圧特性を有した静電気保護用半導体装置となる。
【００３８】
また、第６の発明のように、第１の拡散領域と第２の拡散領域との離間距離を調整することで、所望の動作開始電圧値を有した静電気保護用半導体装置を実現できる。
【００３９】
また、第７の発明のような平面レイアウトパターンとすることで、効率的で小型な静電気保護用半導体装置を形成でき、第８の発明のように、第１の拡散領域、第２の拡散領域を分割することで、平面レイアウトパターンの自由度が増し、より効率的にできる。
【００４０】
また、第１０の発明のように、素子領域を絶縁膜で区画することで、リーク電流を抑えることができ、耐圧性能を向上できる。また、第１１の発明のように、ＳＯＩ基板を用いると本発明の静電気保護用半導体装置を容易に形成することができる。
【００４１】
以上のように、本発明によると、自動車用ＩＣに用いるのに適した静電気保護用半導体装置を実現できる。本発明の構造は、自動車用複合ＩＣのＣＭＯＳ構造のｐウェル拡散層、ｎウェル拡散層の形成工程などを流用できるため、自動車用複合ＩＣに本発明の静電気保護用半導体装置を組み込むことによる製造コストの上昇はない。
【００４２】
また、第１３の発明によると、ＳＣＲに対してダイオードが逆並列接続した構成となるため、負極性の静電気サージに対してはダイオードが低インピーダンスで動作して内部回路を保護する。したがって、第１３の発明によって正極性と負極性の両方の静電気サージに対して１つの静電気保護用半導体装置で保護することができるようになる。また、負極性の静電気サージ用に別途ダイオード素子を設けるよりも占有面積が小さくなり、配置効率に優れている。特に、ＳＣＲのトリガー電圧よりもダイオードのブレークダウン電圧が高くなるように、第１の拡散領域と第２伝導型領域の間隔、および、第２伝導型領域の不純物濃度を設定することが望ましい。静電気保護用半導体装置を正極性で動作させたときの、第２伝導型領域を付加したことによる影響が少なくなるからである。
【００４３】
また、第１４の発明によると、ＳＣＲにトリガー素子として作用するＭＯＳが並列接続した構成となる。そのため、正極性の静電気サージに対しては、まずＭＯＳが動作し、ＭＯＳの動作電圧がＳＣＲのトリガー電圧に達するとＳＣＲが動作して内部回路を保護する。一方、負極性の静電気サージでは、ドレイン領域と、主半導体領域および第１の拡散領域との間に形成される寄生的なダイオードが動作して内部回路を保護する。したがって、第１４の発明によって正極性と負極性の両方の静電気サージに対して１つの静電気保護用半導体装置で保護することができるようになる。また、負極性の静電気サージ用に別途ダイオード素子を設けるよりも占有面積が小さくなり、配置効率に優れている。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の具体的な実施例について図を参照しながら説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００４５】
図１は、実施例１のＳＣＲ型の静電気保護用半導体装置の構造を示す図であり、図２はその平面レイアウトパターンを示す図である。以下、この静電気保護用半導体装置の構造について説明する。
【００４６】
素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１（本発明の底面絶縁膜に相当）で、側面をトレンチ絶縁膜１４（本発明の側面絶縁膜に相当）およびポリシリコン膜１５（本発明の側面絶縁膜に相当）で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ+ 型領域１２（本発明の埋め込み領域に相当）と、その上面に形成されたｎ- 型半導体基板１３（本発明の主半導体領域に相当）に形成されている。埋め込みｎ+ 型領域１２の埋め込み絶縁膜１１近傍での不純物濃度は、３×１０19／ｃｍ3 、ｎ- 型半導体基板１３の不純物濃度は、１×１０15／ｃｍ3 である。埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３の界面は、埋め込みｎ+ 型領域１２の不純物濃度と、ｎ- 型半導体基板１３の不純物濃度が等しい位置での面と定義する。埋め込みｎ+ 型領域１２の望ましい不純物濃度の範囲は、１×１０18／ｃｍ3 〜１×１０20／ｃｍ3 で、ｎ- 型半導体基板１３の望ましい不純物濃度の範囲は、１×１０14／ｃｍ3 〜１×１０16／ｃｍ3 である。
【００４７】
埋め込みｎ+ 型領域１２は、ｎ- 型半導体基板１３の表面から不純物を拡散して形成した。その後、ｐ型支持基板１０の表面を酸化して埋め込み絶縁膜１１を形成し、埋め込みｎ+ 型領域１２と埋め込み絶縁膜１１とを貼り合わせ接合する。次に、素子領域を区画するためにトレンチ溝を形成して、そのトレンチ溝側面を酸化してトレンチ絶縁膜１４を形成し、トレンチ溝内部にポリシリコン膜１５を形成した。
【００４８】
ｎ- 型半導体基板１３の表面部には、アノードｎ型領域２０（本発明の第１の拡散領域に相当）が形成され、その表面には、左側にアノードｎ+ 型領域１６（本発明の第１の電極形成領域に相当）、右側にアノードｐ+ 型領域１７（本発明の第２の電極形成領域に相当）が形成され、互いに近接している。また、ｎ- 型半導体基板１３の表面部であって、アノードｐ型領域２０から離れた領域に、カソードｐ型領域２１（本発明の第２の拡散領域に相当）が形成され、その表面には、右側にカソードｐ+ 型領域１８（本発明の第４の電極形成領域に相当）、左側にカソードｎ+ 型領域１９（本発明の第３の電極形成領域）が形成され、互いに近接している。アノードｐ+ 型領域１７とカソードｎ+ 型領域１９が内側（距離の近い側）で対向し、アノードｎ+ 型領域１６とカソードｐ+ 型領域１８が外側（距離の遠い側）で対向している。アノードｎ型領域２０とカソードｐ型領域２１は、ｎ- 型半導体基板１３の表面から不純物を拡散することで形成した。
【００４９】
アノードｎ型領域２０とカソードｐ型領域２１は、対向辺２０ｂ（アノードｎ型領域２０のうち、カソードｐ型領域２１との距離が最も近いところ）と対向辺２１ｂ（カソードｐ型領域２１のうち、アノードｎ型領域２０との距離が最も近いところ）が距離Ｌ隔てて形成されている。アノードｎ型領域２０は、その対向方向（カソードｐ型領域２１側）に長さＬｎの延長領域２０ａを備え、カソードｐ型領域２１は、その対向方向（カソードｎ型領域２０側）に長さＬｐの延長領域２１ａを備えている。その延長領域２０ａは、アノードｎ+ 型領域１６とアノードｐ+ 型領域１７を含まず、延長領域２１ａはカソードｐ+ 型領域１８とカソードｎ+ 型領域１９を含んでいない。また、アノードｎ型領域２０、カソードｐ型領域２１の下面２０ｃ、２１ｃから、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面までの縦方向の距離は、Ｌｙである。ここで、延長領域２０ａの長さは、アノードｐ+ 型領域１７の内側方向の端１７ａ（カソードｐ型領域２１に近い側端辺）から、対向辺２０ｂまでの長さで定義し、延長領域２１ａの長さは、カソードｐ+ 型領域１９の内側方向の端１９ａ（アノードｎ型領域２０に近い側端辺）から、対向辺２１ｂまでの長さで定義する。
【００５０】
アノードｎ+ 型領域１６、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の表面からの深さは、０．５μｍ、アノードｐ型領域２０とカソードｐ型領域２１の表面からの深さは、１．５μｍである。また、アノードｎ型領域２０とカソードｐ型領域２１の不純物濃度は、３×１０17／ｃｍ3 である。
【００５１】
ｎ- 型半導体基板１３の表面部の電極形成領域以外には、ＬＯＣＯＳ絶縁膜２２が形成され、ＬＯＣＯＳ絶縁膜２２上には層間絶縁膜２３が形成されている。層間絶縁膜２３にはアノードｎ+ 型領域１６とアノードｐ+ 型領域１７の上部と、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９の上部にコンタクト孔が形成され、そのコンタクト孔には、アノードｎ+ 型領域１６とアノードｐ+ 型領域１７に接続するアノード電極２４（本発明の第１の電極に相当）、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９に接続するカソード電極２５（本発明の第２の電極に相当）が形成されている。
【００５２】
以上の構成により、アノード側には、アノードｐ+ 型領域１７、アノードｎ型領域２０、カソードｐ型領域２１とで横方向にｐｎｐ型トランジスタ１が形成され、カソード側には、カソードｎ+ 型領域１９、カソードｐ型領域２１、ｎ- 型半導体基板１３とで縦方向にｎｐｎ型トランジスタ２が形成される。したがって、全体としては、ＳＣＲ構造となっている。
【００５３】
この実施例１の静電気保護用半導体装置のアノード電極２４にＥＳＤサージが印加されると、ｐｎｐ型トランジスタ１が動作し、カソードｐ型領域２１に電流が流れることで、ｎｐｎ型トランジスタ２が動作する。したがって、ｐｎｐ型トランジスタ１の動作開始電圧によってトリガー電圧が決定される。ｐｎｐ型トランジスタ１の動作開始電圧は、延長領域２０ａの長さＬｎが固定されている場合は、距離Ｌによって決定される。
【００５４】
次に、実施例１の静電気保護用半導体装置の平面レイアウトパターンについて、図２を参照に説明する。素子領域は、トレンチ絶縁膜１４とポリシリコン膜１５とからなる素子分離膜３０、３１によって長方形状に２重に囲われ、他の素子から分離している。素子領域には、長方形状にアノードｎ型領域２０とカソードｐ型領域２１が互いに離れて形成されている。アノードｎ型領域２０の領域内には、アノードｎ型領域２０とカソードｐ型領域２１の対向辺２０ｂとは反対側に短冊形状のアノードｎ+ 型領域１６とアノードｐ+ 型領域１７が形成され、対向辺２０ｂ側には延長領域２０ａが形成されている。カソードｐ型領域２１の領域内にも同じように、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９、延長領域２１ａが形成されている。
【００５５】
実施例１の静電気保護用半導体装置を自動車用ＩＣに用いるには、動作電圧の下限は２０Ｖ以上であることが求められる。これは、予見しないノイズにより、誤って静電気保護用半導体装置が動作した場合、電源電圧により、静電気保護用半導体装置に電流が流れ続けてしまう危険性を防止するためである。つまり、実施例１のようなＳＣＲ構造では、ＤＣ耐圧と保持電圧が２０Ｖ以上であることが必要となる。また、ＥＳＤ耐圧は１５ｋＶ〜２５ｋＶ以上であることが求められるが、静電気保護用半導体装置の全長が大きくなると、配線抵抗の影響から均一に動作させることが難しく、動作抵抗も大きくなるため、全長が数ｍｍ以内になることが望ましい。そのため、静電気保護用半導体装置のＥＳＤ耐圧は単位アノード長（図１の紙面に垂直な方向の幅）あたり２０Ｖ／μｍ以上である必要がある。
【００５６】
ＤＣ耐圧は、アノードｎ型領域２０とカソードｐ型領域２１との間の距離Ｌによって決定される。Ｌが１μｍでは、ＤＣ耐圧は２５Ｖ、Ｌが１．５μｍでは、４０Ｖ、Ｌが２μｍでは、５０Ｖ、Ｌが３μｍでは、７０Ｖであった。Ｌが１μｍ以下では、ＤＣ耐圧が２０Ｖを下回ってしまい、３μｍ以上では、ＤＣ耐圧が高く、大電流域での保持電圧が１００Ｖを超えてしまった。したがって、Ｌは１μｍ〜３μｍの範囲であることが望ましい。
【００５７】
次に、保持電圧について考察する。図３は、Ｌを２μｍ、Ｌｎ、Ｌｐを１５μｍ、Ｌｙを６μｍ、奥行き（図２の平面レイアウトパターンにおいて、長方形状のアノードｎ型領域２０、カソードｐ型領域２１の長辺の幅）２５０μｍとした実施例１の静電気保護用半導体装置についての電圧−電流特性と、その実施例１の静電気保護用半導体装置から埋め込みｎ+ 型領域１２をなくした構造の静電気保護用半導体装置についての電圧−電流特性を示した図である。実施例１の構造では、高電流域においても高い保持電圧特性を示しているのに対して、埋め込みｎ+ 型領域１２をなくした構造では、ラッチアップ動作により大幅に電圧が低下し、数Ｖの保持電圧となっている。以上より、高い保持電圧特性を得るために、埋め込みｎ+ 型領域１２は必須のものであることがわかる。
【００５８】
次に、Ｌｎ、Ｌｐと保持電圧の関係について考察する。Ｌを１μｍ、Ｌｙを６μｍ、奥行き２５０μｍとし、Ｌｐの長さを４μｍ、Ｌｎの長さを４、１２、１６μｍと変化させた場合の、電圧−電流特性について調べた結果が図４であり、Ｌｎの長さを４μｍ、Ｌｐの長さを４、１２、１６μｍと変化させた場合の、電圧−電流特性について調べた結果が図５である。この図４と図５の比較から、延長領域２０ａを長くすることによる保持電圧の増加効果と、延長領域２１ａを長くすることによる保持電圧の増加効果はほぼ同じである。よって、延長領域２０ａの長さＬｎと延長領域２１ａの長さＬｐは同じであるほうが効率的であることがわかる。
【００５９】
また、Ｌを１μｍまたは２μｍ、Ｌｙを６μｍ、ＬｎとＬｐを同じ値とした場合の、Ｌｎ、Ｌｐと動作電流６Ａでの保持電圧の関係を調べた結果が図６である。Ｌｐの長さが１０μｍ以下であれば、低い保持電圧しか得られないが、１０μｍ以上では、ＤＣ耐圧に匹敵する高い保持電圧を得られることがわかった。Ｌが２μｍにおいて、Ｌｙが４μｍ、２μｍの場合についても同様に調べたところ、図７の結果を得た。Ｌｙが４μｍではＬｐの長さが８μｍ以上、Ｌｙが２μｍではＬｐの長さが６μｍ以上で高い保持電圧を得られることがわかった。以上の結果から、Ｌｐの長さが（Ｌｙ＋４）μｍ以上で高い保持電圧特性を得られることが明らかとなった。また、Ｌｐの長さを（Ｌｙ＋４）μｍ以上とした場合は、Ｌｙが１μｍ減少するごとに保持電圧が２〜３Ｖ低下することも図７から明らかとなった。
【００６０】
Ｌｙは、２μｍ〜１０μｍの範囲であることが望ましい。２μｍ以下であると、アノードｐ型領域２０およびカソードｐ型領域２１と、埋め込みｎ+ 型領域１２とが近接し、静電気保護用半導体装置の耐圧が低下してしまうため望ましくない。また、１０μｍ以上であると、本発明を自動車用ＩＣの静電気保護回路に適用した際に、同一基板上に形成されるその自動車用ＩＣに含まれる他の縦型バイポーラ素子の形成で必要な、埋め込み領域に達するコレクタシンク領域が１０μｍ以上必要となり、その領域を形成するための不純物拡散時間が大幅に増大し望ましくない。
【００６１】
Ｌｐは、（Ｌｙ＋４）μｍ〜（Ｌｙ＋１４）μｍの範囲であることが望ましい。（Ｌｙ＋４）μｍ以下では、高い保持電圧を得られないため望ましくない。また、（Ｌｙ＋１４）μｍ以上では、高い保持電圧は得られるが、縦方向のｎｐｎ型トランジスタ２の動作が強くなり、ＥＳＤ耐圧性能が低下するように作用し、素子サイズも大きくなるため望ましくない。
【００６２】
図８は、実施例１の静電気保護用半導体装置にＥＳＤ印加後のシミュレーション解析結果を示す。図８の（ａ）は、シミュレーションに用いた実施例１の静電気保護用半導体装置の構造を示していて、Ｌは２μｍ、ＬｎとＬｐは１５μｍ、Ｌｙは６μｍである。また、図８の（ｂ）、（ｃ）は、カソード電極側を接地し、アノード電極側に正のＥＳＤサージを印加して５０ｎｓｅｃ後の電位分布、空間電荷分布を示している。
【００６３】
この図８（ｂ）、（ｃ）から、実施例１の静電気保護用半導体装置が高い保持電圧特性を有しているのは、次の理由によるものとわかった。ＥＳＤサージの印加によりカソードｐ型領域２１は逆バイアス状態となり、主としてカソードｐ型領域２１の延長領域２１ａの下部に空乏層が広がり、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面まで達する。電気的には、ベース層として作用するカソードｐ型領域２１が、埋め込みｎ+ 型領域１２とｎ- 型半導体基板１３との界面まで広がった構造となっている。この電気的に広がったベース層により、電圧が保持される。また、この界面において強い電界集中を起こし、大量の電子、正孔を発生させるため、電気的に広がったベース層が維持される。その結果、大電流域においても高い保持電圧特性を得られている。
【００６４】
上記理由から、図３の結果は、次のように説明できる。埋め込みｎ+ 型領域１２がないと、カソードｐ型領域２１の下部に強い電界集中を起こす領域が生じず、大量の電子、正孔を発生させる効果が得られない。そのため、電気的に広がったベース層を維持することができない。これが、埋め込みｎ+ 型領域１２がない場合に高い保持電圧特性を得ることができない理由である。また、延長領域２０ａ、２１ａの長さＬｎ、Ｌｐが長いほど、カソードｐ型領域２１と埋め込みｎ+ 型領域１２との縦方向の距離Ｌｙが短いほど、上記効果が大きいことが容易に想像できるが、これは図４〜７の結果とも一致している。
【００６５】
次に、Ｌを２μｍ、ＬｎとＬｐを１５μｍ、Ｌｙを６μｍとした実施例１の静電気保護用半導体装置についてＥＳＤ耐圧を評価したところ、単位アノード長あたり３６Ｖ／μｍであった。これは、自動車用ＩＣに適用するのに求められる２０Ｖ／μｍ以上という条件を満たしており、図１２のような従来の表面型ダイオードでのＥＳＤ耐圧と比較して約１０倍高いＥＳＤ耐圧性能である。
【００６６】
以上のように、本発明の静電気保護用半導体装置は、高い保持電圧特性と、高いＥＳＤ耐圧性能の両方を有しており、自動車用ＩＣのＥＳＤ保護素子として適用できる、高性能のＳＣＲ構造の静電気保護用半導体装置である。
【実施例２】
【００６７】
図９は、実施例１の静電気保護用半導体装置を用いて構成された保護回路の１例を示す図である。実施例１の静電気保護用半導体装置１００ａ、１００ｂが、入力−ＶＤＤ間と入力−ＶＳＳ間に配置されている。また、ＶＳＳは接地されている。この構成により、内部回路はＥＳＤより保護される。
【実施例３】
【００６８】
図１０は、実施例１の静電気保護用半導体装置の他の平面レイアウトパターンの１例である。アノードｎ型領域２０とカソードｐ型領域２１が複数の短冊形状に分割され、互い違いに並んだ構成となっている。複数のアノードｎ型領域２０およびカソードｐ型領域２１は、各々対向方向に延長領域を備え、短冊形状のアノードｎ+ 型領域１６とアノードｐ+ 型領域１７、または、カソードｐ+ 型領域１８とカソードｎ+ 型領域１９が、領域内に形成されている。
【実施例４】
【００６９】
図１１は、実施例１の静電気保護用半導体装置の他の平面レイアウトパターンの１例である。アノードｎ型領域２０とカソードｐ型領域２１は、角の丸い正方形のトラック形状に形成されている。アノードｎ型領域２０の内側には正方形のパッドが形成されている。アノードｎ型領域２０の領域内には、角の丸い正方形のトラック形状にアノードｎ+ 型領域１６とアノードｐ+ 型領域１７が形成され、カソードｐ型領域２１方向に延長領域を備えている。カソードｐ型領域２１も同様にカソードｐ+ 型領域１８とカソードｎ+ 型領域１９が形成され、アノードｐ型領域２０方向に延長領域を備えている。アノードｎ+ 型領域１６、アノードｐ+ 型領域１７、パッドは、アノード電極２４に接続していて、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９は、カソード電極２５に接続している。
【実施例５】
【００７０】
図１３は、実施例５の静電気保護用半導体装置の構造を示す図である。この実施例５の静電気保護用半導体装置は、実施例１の静電気保護用半導体装置の構成において、アノードｎ型領域２０に対してカソードｐ型領域２１とは反対側のｎ- 型半導体基板１３表面部であって、アノードｎ型領域２０から離れた領域に、ｐ+ 型領域５０と、ｐ+ 型領域５０を内包するｐ型領域５１を付加し、ｐ+ 型領域５０がカソード電極２５に接続した構成である。ｐ+ 型領域５０とｐ型領域５１は、本発明の第２伝導型領域に相当する。これにより、実施例５の静電気保護用半導体装置は、アノードｐ+ 型領域１７、アノードｎ型領域２０、カソードｐ型領域２１とで横方向に形成されるｐｎｐ型トランジスタ１と、カソードｎ+ 型領域１９、カソードｐ型領域２１、ｎ- 型半導体基板１３とで縦方向に形成されるｎｐｎ型トランジスタ２とによるＳＣＲに対して、ｐ型領域５１とｎ- 型半導体基板１３によって形成されるダイオードが逆並列接続された構成となっている。
【００７１】
ｐ型領域５１はカソードｐ型領域２１と同一の不純物拡散工程により形成され、ｐ+ 型領域５０はアノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一の不純物拡散工程により形成される。したがって、ｐ型領域５１とカソードｐ型領域２１の不純物濃度は同一で、ｐ+ 型領域５０、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８の不純物濃度は同一である。
【００７２】
実施例５の静電気保護用半導体装置の平面レイアウトパターンは、図１４のように、図２の平面レイアウトパターンに対して、素子分離膜３０によって長方形状に囲われた素子領域をカソードｐ型領域２１からアノードｎ型領域２０に向かう方へ拡張し、その拡張した領域に、短冊形状のｐ型領域５１をアノードｎ型領域２０から離れた位置に追加したパターンとなっている。
【００７３】
アノードｎ型領域２０とカソードｐ型領域２１の幅は２８μｍ、ｐ型領域５１の幅は６μｍ、アノードｎ+ 型領域１６、アノードｎ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の幅は５μｍである。また、Ｌは１．５μｍ、ＬｎとＬｐは１５μｍ、アノードｎ型領域２０とｐ型領域５１は５μｍ離れている。
【００７４】
ｐ型領域５１とｎ- 型半導体基板１３によって形成されるダイオードのブレークダウン電圧は、ＳＣＲのトリガー電圧よりも高くなるよう設定する。ダイオードのブレークダウン電圧は、ｐ型領域５１とアノードｎ型領域２０との間隔、およびｐ型領域５１の不純物濃度を調整することで可能である。実施例５の場合はｐ型領域５１とカソードｐ型領域２１の不純物濃度は同一としているので、ｐ型領域５１とアノードｎ型領域２０との間隔によってダイオードのブレークダウン電圧を調整する。上記のようにｐ型領域５１とアノードｎ型領域２０との間隔を５μｍとすれば、ＳＣＲのトリガー電圧よりも十分に高くなる。
【００７５】
次に、カソード電極２５を接地した実施例５の静電気保護用半導体装置の動作について、図１５の実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフを参照に説明する。なお比較のため、実施例１の静電気保護用半導体装置の電圧−電流特性についても図１５に示している。また、実施例５の静電気保護用半導体装置のｐ+ 型領域５０、ｐ型領域５１以外の各層の不純物濃度は、実施例１の静電気保護用半導体装置における対応する各層の不純物濃度と同様である。
【００７６】
ダイオードの正極性でのブレークダウン電圧は、ＳＣＲのトリガー電圧よりも十分に高くなるように設定しているため、正極性ではＳＣＲが主として動作し、ｐ+ 型領域５０、ｐ型領域５１を付加したことによる電圧−電流特性の変化はほとんどない。したがって、正極性の静電気サージに対しては、実施例１の静電気保護用半導体装置と同様な動作となり、耐圧性能にも影響はない。。一方、負極性では、ｐ型領域５１とｎ- 型半導体基板１３とで構成されるダイオードが低インピーダンスで動作する。そのため、負極性の静電気サージに対してはダイオードが動作して内部回路が保護される。
【００７７】
以上のように、実施例５の静電気保護用半導体装置は、ＳＣＲに対してダイオードが逆並列接続された構成となっているため、正極性と負極性の両方の静電気サージから内部回路を保護することができる。また、実施例１の静電気保護用半導体装置では、負極性の静電気サージから内部回路を保護するために別途ダイオード素子を逆並列接続する必要があり、実施例１の静電気保護用半導体装置とダイオード素子の領域によって占有面積が大きくなっていたが、実施例５の静電気保護用半導体装置では別途ダイオード素子を設ける必要がないので、実施例１の静電気保護用半導体装置よりも占有面積が小さくなり、配置効率に優れている。
【実施例６】
【００７８】
図１６は、実施例６の静電気保護用半導体装置の構造を示す図である。この実施例６の静電気保護用半導体装置は、実施例１の静電気保護用半導体装置の構成において、ｐＭＯＳ構造を付加した構成である。
【００７９】
具体的には、アノードｎ型領域２０に対してカソードｐ型領域２１側とは反対側のｎ- 型半導体基板１３表面部であって、アノードｎ型領域２０から離れた領域に、ｐ+ 型ドレイン領域６０と、ｐ+ 型ドレイン領域６０を内包するｐ型ドレイン領域６１が付加されている。また、ｐ型ドレイン領域６１から離れた領域にｐ+ 型ソース領域６２と、ｐ+ 型ソース領域６２を内包するｐ型ソース領域６３が付加されている。また、ｐ型ドレイン領域６１とｐ型ソース領域６３との間のｎ- 型半導体基板１３表面上にゲート絶縁膜６４、ゲート絶縁膜６４上にゲート電極６５が付加されている。さらに、ｐ+ 型ソース領域６２とゲート電極６５はアノード電極２４と接続し、ｐ+ 型ドレイン領域６０はカソード電極２５と接続している。ｐ+ 型ドレイン領域６０とｐ型ドレイン領域６１は本発明のドレイン領域に相当し、ｐ+ 型ソース領域６２とｐ型ソース領域６３は本発明のソース領域に相当している。これにより、実施例６の静電気保護用半導体装置は、ＳＣＲに対してｐＭＯＳを並列接続した構成となっていて、ｐＭＯＳはＳＣＲのトリガー素子として作用する。
【００８０】
ｐ型ドレイン領域６１とｐ型ソース領域６３は、カソードｐ型領域２１と同一の不純物拡散工程により形成され、ｐ+ 型ドレイン領域６０とｐ+ 型ソース領域６２は、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一の不純物拡散工程により形成される。したがって、ｐ型ドレイン領域６１とｐ型ソース領域６３の不純物濃度はカソードｐ型領域２１と同一であり、ｐ+ 型ドレイン領域６０とｐ+ 型ソース領域６２の不純物濃度は、アノードｐ+ 型領域１７、カソードｐ+ 型領域１８と同一である。また、ゲート絶縁膜６４は、フィールド酸化により形成し、膜厚は２５０ｎｍである。また、ゲート電極６５は、ポリシリコンをパターニングして形成する。
【００８１】
実施例６の静電気保護用半導体装置の平面レイアウトパターンは、図１７のように、図２の平面レイアウトパターンに対して、素子分離膜３０によって長方形状に囲われた素子領域を、カソードｐ型領域２１からアノードｎ型領域２０に向かう方へ拡張し、その拡張した領域に、短冊形状のｐ型ドレイン領域６１、ｐ型ソース領域６３が形成され、ｐ型ドレイン領域６１とｐ型ソース領域６３との間にゲート絶縁膜６４を介して短冊形状のゲート電極６５が形成されたパターンとなっている。
【００８２】
ｐ型ドレイン領域６１、ｐ型ソース領域６３、およびゲート電極６５の幅は７μｍ、アノードｎ型領域２０とカソードｐ型領域２１の幅は２８μｍ、アノードｎ+ 型領域１６、アノードｎ+ 型領域１７、カソードｐ+ 型領域１８、カソードｎ+ 型領域１９の幅は５μｍである。また、Ｌは１．５μｍ、ＬｎとＬｐは１５μｍ、ｐ型ドレイン領域６１とアノードｎ型領域２０との間隔は５μｍ、ｐ型ドレイン領域６１とｐ型ソース領域６３との間隔は５μｍである。
【００８３】
次に、カソード電極２５を接地した実施例５の静電気保護用半導体装置の動作について、図１８の実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフを参照に説明する。なお比較のため、実施例１の静電気保護用半導体装置の電圧−電流特性についても図１８に示している。また、実施例６の静電気保護用半導体装置のｐＭＯＳ構造以外の各層の不純物濃度は、実施例１の静電気保護用半導体装置における対応する各層の不純物濃度と同様である。
【００８４】
ｐＭＯＳの正極性でのブレークダウン電圧は約４０Ｖ、ＳＣＲのトリガー電圧は約５５Ｖである。そのため、正極性ではまず約４０ＶでｐＭＯＳが動作して、ｐＭＯＳの動作電圧がトリガー電圧に達するとＳＣＲが動作する。したがって、正極性の静電気サージに対してはＳＣＲが動作して内部回路が保護される。実施例１の静電気保護用半導体装置の正極性における動作と多少異なるが、耐圧性能には影響せず、実施例１の静電気保護用半導体装置とほぼ同等の耐圧性能を得られる。一方、負極性では、ｐ型ドレイン領域６１とアノードｎ型領域２０とにより形成される寄生的なダイオードが低抵抗で動作する。そのため、負極性の静電気サージに対してはこの寄生的なダイオードが動作して内部回路が保護される。
【００８５】
以上のように、実施例６の静電気保護用半導体装置もまた、実施例５の静電気保護用半導体装置と同様に、正極性と負極性の両方の静電気サージから内部回路を保護することができ、配置効率に優れている。
【００８６】
本発明は、ＳＯＩ基板に限定されるものではなく、エピタキシャル基板にも適用でき、トレンチ絶縁膜１４、ポリシリコン膜１５の替わりに、ｐ+ 型領域により側面を分離してもよく、ｐ型支持基板１０上に埋め込みｎ+ 型領域１２が形成されていてもよい。この場合は、埋め込みｎ+ 型領域１２が素子分離層を兼ねる。また、ｎ型とｐ型を入れ換えた構造の静電気保護用半導体装置としてもよい。また、アノードｐ+ 型領域１６とアノードｎ+ 型領域１７は互いに重なっていてもよいし、離れていてもよい。ただし、重なっていると、保持耐圧が減少するので望ましくない。カソードｐ+ 型領域１８とカソードｎ+ 型領域１９についても同様である。また、実施例に示した平面レイアウトパターン以外にも、リング形状、格子形状などのさまざまな平面レイアウトパターンを用いることができる。
【産業上の利用可能性】
【００８７】
本発明は、集積回路等を静電気破壊から保護するための半導体装置として有効である。特に、自動車用ＩＣのＥＳＤ保護素子として適している。
【図面の簡単な説明】
【００８８】
【図１】実施例１の静電気保護用半導体装置の構成を示した断面図。
【図２】実施例１の静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図３】電圧−電流特性を示す図。
【図４】電圧−電流特性を示す図。
【図５】電圧−電流特性を示す図。
【図６】Ｌｎ、Ｌｐと保持電圧の関係を示す図。
【図７】Ｌｎ、Ｌｐ、Ｌｙと保持電圧の関係を示す図。
【図８】ＥＳＤ印加後のシミュレーション解析結果を示す図。
【図９】実施例１の静電気保護用半導体装置を用いて構成された保護回路を示す図。
【図１０】実施例１の静電気保護用半導体装置の他の平面レイアウトパターンを示す図。
【図１１】実施例１の静電気保護用半導体装置の他の平面レイアウトパターンを示す図。
【図１２】従来の表面型ダイオードの構成を示した断面図。
【図１３】実施例５の静電気保護用半導体装置の構成を示した断面図。
【図１４】実施例５の静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図１５】実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフ。
【図１６】実施例６の静電気保護用半導体装置の構成を示した断面図。
【図１７】実施例６の静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図１８】実施例６の静電気保護用半導体装置の電圧−電流特性を示すグラフ。
【符号の説明】
【００８９】
１０：ｐ型支持基板
１１：埋め込み絶縁膜
１２：埋め込みｎ+ 型領域
１３：ｎ- 型半導体基板
１４：トレンチ絶縁膜
１５：ポリシリコン膜
１６：アノードｎ+ 型領域
１７：アノードｐ+ 型領域
１８：カソードｐ+ 型領域
１９：カソードｎ+ 型領域
２０：アノードｎ型領域
２１：カソードｐ型領域
２４：アノード電極
２５：カソード電極
５０：ｐ+ 型領域
５１：ｐ型領域
６０：ｐ+ 型ドレイン領域
６１：ｐ型ドレイン領域
６２：ｐ+ 型ソース領域
６３：ｐ型ソース領域
６４：ゲート絶縁膜
６５：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図８】
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