(57)【要約】【課題】マスク数を減少させて製造工程を単純化すると共に、開口率を向上させた液晶表示装置及びその製造方法を提供する。【解決手段】アクティブパターンとストレージ電極を１回のマスク工程で形成することによって、また、ゲート配線のパターニング時に画素電極をも同時にパターニングすることによって、マスク数をさらに減少させた液晶表示装置及びその製造方法を提供する。さらに、低誘電率の有機絶縁膜を使用することによって、開口率を向上させた液晶表示装置及びその製造方法を提供する。【選択図】図３
2008015454.tif 000002
【特許請求の範囲】
【請求項１】
１つのマスクにより第１基板の画素部、第１回路部、及び第２回路部のそれぞれにアクティブパターンを形成し、前記画素部のアクティブパターン上にストレージ電極を形成する段階と、
前記第１基板上に第１絶縁膜を形成する段階と、
前記第１基板上に第１導電膜及び第２導電膜を形成する段階と、
前記第１導電膜及び前記第２導電膜をパターニングして、前記第１回路部に前記第２導電膜からなる第１ゲート電極を形成する段階と、
前記第１回路部に高濃度のｐ＋イオンを注入して、前記第１回路部のアクティブパターンにｐ＋ソース／ドレイン領域を形成する段階と、
１つのマスクにより前記第１導電膜及び前記第２導電膜をパターニングして、前記第２回路部に前記第２導電膜からなる第２ゲート電極を形成し、前記画素部に前記第２導電膜からなる共通ライン及び前記第１導電膜からなる画素電極を形成する段階と、
前記画素部及び前記第２回路部の各アクティブパターンにｎ＋ソース／ドレイン領域を形成する段階と、
前記第１基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する段階と、
前記第１ゲート絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁膜の一部を除去して、前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールを形成する段階と、
前記第１コンタクトホールを介して前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのソース領域と電気的に接続するソース電極を形成し、前記第２コンタクトホールを介して前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのドレイン領域と電気的に接続するドレイン電極を形成する段階と、
前記第１基板と第２基板との間に液晶層が形成された状態で前記第１基板と前記第２基板とを貼り合わせる段階と、
を含むことを特徴とする液晶表示装置の製造方法。
【請求項２】
前記第１コンタクトホール及び前記第２コンタクトホールを形成するとき、前記第１層間絶縁膜及び前記第２層間絶縁膜の一部を除去して、画素領域をオープンするオープニングを形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記アクティブパターンと前記ストレージ電極とは、回折マスクを利用して同時に形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項４】
前記アクティブパターンと前記ストレージ電極とは、ハーフトーンマスクを利用して同時に形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項５】
前記画素部のアクティブパターン及びストレージ電極、前記第１回路部のアクティブパターン、並びに前記第２回路部のアクティブパターンは、１つのマスク工程で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項６】
前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンは、多結晶シリコン薄膜で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項７】
前記画素部のストレージ電極は導電物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項８】
前記第１回路部のアクティブパターンにｐ＋ソース／ドレイン領域を形成する段階は、
前記第１ゲート電極をマスクにして前記第１回路部に高濃度のｐ＋イオンを注入することにより、前記第１ゲート電極に隣接する前記第１回路部のアクティブパターンの所定領域にｐ＋ソース／ドレイン領域を形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項９】
前記第１回路部に第１ゲート電極を形成する段階は、
第１遮断膜で前記画素部と前記第２回路部との全部、及び前記第１回路部の一部を遮蔽する段階と、
前記第１遮断膜をマスクにして前記第１導電膜及び前記第２導電膜を選択的に除去することにより、前記第１ゲート電極を形成する段階と、
を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１０】
前記第１導電膜及び前記第２導電膜をパターニングして、前記第２ゲート電極、前記共通ライン、及び前記画素電極を形成する段階は、
第２遮断膜で前記第１回路部の全部及び前記画素部と前記第２回路部との一部を遮蔽する段階と、
前記第２遮断膜をマスクにして前記第１導電膜及び前記第２導電膜を選択的に除去することにより、前記第２ゲート電極、前記共通ライン、及び前記画素電極を形成する段階と、
を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１１】
前記第１導電膜及び前記第２導電膜をパターニングして、前記第２ゲート電極、前記共通ライン、及び前記画素電極を形成する段階は、
前記画素部に前記第２導電膜で第３ゲート電極を形成する段階を含むことを特徴とする請求項９に記載の液晶表示装置の製造方法。
【請求項１２】
前記第２遮断膜をマスクにして前記第１導電膜及び前記第２導電膜を選択的に除去する段階は、ウェットエッチングを利用して前記第２ゲート電極及び前記共通ラインをオーバーエッチングすることにより、前記第２ゲート電極及び前記共通ラインは前記第２遮断膜より幅が狭くなることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
【請求項１３】
前記第１導電膜及び前記第２導電膜をパターニングして、前記第２ゲート電極、前記共通ライン、及び前記画素電極を形成する段階は、
前記第２遮断膜を除去する段階と、
前記画素部及び前記第２回路部の各アクティブパターンに低濃度のｎ−イオンを注入して、前記画素部及び前記第２回路部の各アクティブパターンにＬＤＤ領域を形成する段階と、
を含むことを特徴とする請求項９に記載の液晶表示装置の製造方法。
【請求項１４】
前記第１層間絶縁膜は無機物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１５】
前記第１層間絶縁膜は、少なくとも１つのシリコン窒化膜層を含むように、少なくとも二重層で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１６】
前記第２層間絶縁膜は有機物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１７】
前記第２層間絶縁膜は無機物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１８】
前記画素部の第２コンタクトホールは、前記画素部のストレージ電極及びドレイン領域の一部を同時に露出させることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１９】
前記画素電極の上部には、前記第２導電膜からなる第２導電膜パターンが残っていることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項２０】
前記第２層間絶縁膜上に前記画素電極の一部と重なるデータラインを形成する段階をさらに含むことを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２１】
前記画素電極は、前記画素部のソース電極及びドレイン電極を形成する同一マスク工程で形成することを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項２２】
前記データラインをパターニングするとき、前記画素領域上部の第２導電膜パターンの一部を除去して前記画素電極を露出させることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項２３】
前記第１導電膜は、透過率に優れた透明導電物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項２４】
前記第２導電膜は、低抵抗の不透明導電物質で形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項２５】
画素領域を有する第１基板と、
前記第１基板の画素領域に形成されたアクティブパターンと、
前記第１基板上に形成された絶縁膜と、
前記第１基板の画素領域に形成されたゲート電極及び前記ゲート電極に隣接する画素領域に形成され、ソース／ドレイン領域を含むアクティブパターンと、
前記第１基板の画素領域に形成され、前記画素領域に位置する第１導電膜パターン及び前記画素領域の縁部に沿って前記第１導電膜パターン上に位置する第２導電膜パターンからなる画素電極と、
前記第１基板上に形成された層間絶縁膜と、
前記絶縁膜と前記層間絶縁膜に形成されて前記ソース領域の一部を露出させる第１コンタクトホール及び前記ドレイン領域の一部を露出させる第２コンタクトホール、並びに前記層間絶縁膜を介して前記画素領域をオープンするオープニングと、
前記第１コンタクトホールを介して前記ソース領域と電気的に接続するソース電極と、
前記第２コンタクトホールを介して前記ドレイン領域と電気的に接続するドレイン電極と、
前記第１基板と貼り合わせられる第２基板と、
前記第１基板と前記第２基板との間に形成された液晶層と、
を含むことを特徴とする液晶表示装置。
【請求項２６】
前記層間絶縁膜は、第１層間絶縁膜と第２層間絶縁膜とを含むことを特徴とする請求項２５に記載の液晶表示装置。
【請求項２７】
前記第１層間絶縁膜はシリコン窒化膜からなり、前記第２層間絶縁膜はベンゾシクロブテン又はアクリル樹脂からなることを特徴とする請求項２６に記載の液晶表示装置。
【請求項２８】
前記第２層間絶縁膜は有機物質からなることを特徴とする請求項２６に記載の液晶表示装置。
【請求項２９】
前記第１導電膜パターンは透明導電物質からなり、前記第２導電膜パターンは低抵抗の不透明導電物質からなることを特徴とする請求項２５に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその製造方法に関し、より詳細には、マスク数を減少させて製造工程を単純化して収率を向上させると共に、開口率を確保して輝度を向上させた液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
最近の情報化社会において、ディスプレイは視覚情報伝達媒体としてその重要性が一層強調されており、今後主要な位置を占めるためには、省エネルギー化、薄型化、軽量化、及び高画質化などの要件を満たさなければならない。現在、フラットパネルディスプレイ（ＦＰＤ）の主力製品である液晶表示装置（ＬＣＤ）は、このようなディスプレイの条件を満たす性能だけでなく量産性まで備えているため、これを利用した各種新製品の創出が急速になされており、既存のブラウン管（ＣＲＴ）を代替できる核心部品産業として定着した。
【０００３】
一般に、液晶表示装置は、マトリクス状に配列された液晶セルに画像情報によるデータ信号を個別に供給して、前記各液晶セルの光透過率を調節することにより、所望の画像を表示できるようにした表示装置である。
【０００４】
前記液晶表示装置に主に用いられる駆動方式であるアクティブマトリクス（Active Matrix；ＡＭ）方式は、スイッチング素子として非晶質シリコン薄膜トランジスタ（Amorphous Silicon Thin Film Transistor；ａ−Ｓｉ ＴＦＴ）を使用して画素部の液晶を駆動する方式である。
【０００５】
前記非晶質シリコン薄膜トランジスタは、低温工程が可能で安価な絶縁基板を使用できるため活発に利用されている。
【０００６】
しかし、前記非晶質シリコン薄膜トランジスタの電気的移動度（〜１ｃｍ２／Ｖｓｅｃ）では、１ＭＨｚ以上の高速動作を要求する周辺回路への利用に限界がある。これにより、前記非晶質シリコン薄膜トランジスタに比べて電界効果移動度（field effect mobility）の高い多結晶シリコン薄膜トランジスタ（Polycrystalline Silicon Thin Film Transistor；ｐｏｌｙ−Ｓｉ ＴＦＴ）を利用して、ガラス基板上に画素部と駆動回路部を同時に集積する研究が活発に行われている。
【０００７】
以下、一般的な液晶表示装置の構造について図９を参照して説明する。
図９は一般的な液晶表示装置の構造を概略的に示す平面図であり、アレイ基板に駆動回路部を集積した駆動回路一体型液晶表示装置を示す。
図９に示すように、一般的な液晶表示装置は、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層（図示せず）とを含む。
【０００８】
アレイ基板１０は、単位画素がマトリクス状に配列された画像表示領域である画素部３５と、画素部３５の外郭に位置するデータ駆動回路部３１及びゲート駆動回路部３２で構成された駆動回路部３０とからなる。
【０００９】
図示していないが、アレイ基板１０の画素部３５は、アレイ基板１０上に縦横に配列されて複数の画素領域を定義する複数のゲートライン及びデータラインと、これらゲートラインとデータラインとの交差領域に形成されたスイッチング素子である薄膜トランジスタと、前記各画素領域に形成された画素電極とから構成される。
【００１０】
前記薄膜トランジスタは、前記画素電極に信号電圧を印加及び遮断するスイッチング素子であって、電界によって電流の流れを調節する一種の電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）である。
【００１１】
アレイ基板１０の駆動回路部３０は、カラーフィルタ基板５より突出したアレイ基板１０の画素部３５の外郭に位置するが、突出したアレイ基板１０の一側長辺にデータ駆動回路部３１が位置し、突出したアレイ基板１０の一側短辺にゲート駆動回路部３２が位置する。
【００１２】
ここで、データ駆動回路部３１とゲート駆動回路部３２は、入力された信号を適切に出力するために、インバータであるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の薄膜トランジスタを使用する。
【００１３】
なお、前記ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用されるＭＯＳ構造の集積回路の一種であり、ｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタの両方を必要とし、速度と密度の特性はＮＭＯＳとＰＭＯＳの中間形態を示す。
【００１４】
ゲート駆動回路部３２とデータ駆動回路部３１は、それぞれ前記ゲートラインと前記データラインを介して前記画素電極に走査信号とデータ信号を供給するための装置であって、外部信号入力端（図示せず）に接続されており、前記外部信号入力端を介して入ってきた外部信号を調節して前記画素電極に出力する役割を果たす。
【００１５】
また、カラーフィルタ基板５の画素部３５には、カラーを実現するカラーフィルタ（図示せず）、及びアレイ基板１０に形成された画素電極の対向電極である共通電極（図示せず）が形成されている。
【００１６】
このように構成されたカラーフィルタ基板５とアレイ基板１０とは、スペーサ（図示せず）により形成されたセルギャップにより所定間隔離隔し、画素部３５の外郭に形成されたシールパターン（図示せず）によって貼り合わせられて単位液晶表示パネルを構成する。このようなカラーフィルタ基板５とアレイ基板１０との貼り合わせは、カラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキー（図示せず）を用いて行う。
【００１７】
このように構成された一般的な駆動回路一体型液晶表示装置は、多結晶シリコン薄膜トランジスタを利用するため、素子特性が卓越して画像品質に優れ、高精細化が可能で電力消費が少ないという利点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、このような一般的な駆動回路一体型液晶表示装置は、同一基板上にｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタを共に形成するため、単一タイプのチャネルのみを形成する非晶質シリコン薄膜トランジスタを備えた液晶表示装置に比べて製造工程が複雑であるという欠点がある。
【００１９】
前記多結晶シリコン薄膜トランジスタを含むアレイ基板の製造においては、複数回のフォトリソグラフィ工程を必要とする。
【００２０】
前記フォトリソグラフィ工程は、マスクに描かれたパターンを薄膜が蒸着された基板上に転写して所望のパターンを形成する一連の工程であって、感光液塗布、露光、及び現像工程など複数の工程からなり、複数のフォトリソグラフィ工程は生産収率を低下させる。
【００２１】
特に、パターンを形成するためのマスクが非常に高価であり、工程に適用されるマスク数が増加すると液晶表示装置の製造コストがこれに比例して上昇する。
【００２２】
本発明は、このような問題を解決するためになされたもので、アクティブパターンとストレージ電極を１回のマスク工程で形成することにより、薄膜トランジスタの製造に使用されるマスク数を減少させた液晶表示装置及びその製造方法を提供することを目的とする。
【００２３】
本発明の他の目的は、ゲート配線のパターニング時に画素電極をも同時にパターニングすることによりマスク数をさらに減少させた液晶表示装置及びその製造方法を提供することにある。
【００２４】
本発明のさらに他の目的は、低誘電率の有機絶縁膜を使用して開口率を向上させた液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するために、本発明による液晶表示装置の製造方法は、１つのマスクにより第１基板の画素部、第１回路部、及び第２回路部のそれぞれにアクティブパターンを形成し、前記画素部のアクティブパターン上にストレージ電極を形成する段階と、前記第１基板上に第１絶縁膜を形成する段階と、前記第１基板上に第１導電膜及び第２導電膜を形成する段階と、前記第１導電膜及び前記第２導電膜をパターニングして、前記第１回路部に前記第２導電膜からなる第１ゲート電極を形成する段階と、前記第１回路部に高濃度のｐ＋イオンを注入して、前記第１回路部のアクティブパターンにｐ＋ソース／ドレイン領域を形成する段階と、１つのマスクにより前記第１導電膜及び前記第２導電膜をパターニングして、前記第２回路部に前記第２導電膜からなる第２ゲート電極を形成し、前記画素部に前記第２導電膜からなる共通ライン及び前記第１導電膜からなる画素電極を形成する段階と、前記画素部及び前記第２回路部の各アクティブパターンにｎ＋ソース／ドレイン領域を形成する段階と、前記第１基板上に第１層間絶縁膜及び第２層間絶縁膜を形成する段階と、前記第１ゲート絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁膜の一部を除去して、前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのソース領域及びドレイン領域を露出させる第１コンタクトホール及び第２コンタクトホールを形成する段階と、前記第１コンタクトホールを介して前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのソース領域と電気的に接続するソース電極を形成し、前記第２コンタクトホールを介して前記画素部、前記第１回路部、及び前記第２回路部の各アクティブパターンのドレイン領域と電気的に接続するドレイン電極を形成する段階と、前記第１基板と第２基板との間に液晶層が形成された状態で前記第１基板と前記第２基板とを貼り合わせる段階とを含む。
【００２６】
また、本発明による液晶表示装置は、画素領域を有する第１基板と、前記第１基板の画素領域に形成されたアクティブパターンと、前記第１基板上に形成された絶縁膜と、前記第１基板の画素領域に形成されたゲート電極及び前記ゲート電極に隣接する画素領域に形成され、ソース／ドレイン領域を含むアクティブパターンと、前記第１基板の画素領域に形成され、前記画素領域に位置する第１導電膜パターン及び前記画素領域の縁部に沿って前記第１導電膜パターン上に位置する第２導電膜パターンからなる画素電極と、前記第１基板上に形成された層間絶縁膜と、前記絶縁膜と前記層間絶縁膜に形成されて前記ソース領域の一部を露出させる第１コンタクトホール及び前記ドレイン領域の一部を露出させる第２コンタクトホール、並びに前記層間絶縁膜を介して前記画素領域をオープンするオープニングと、前記第１コンタクトホールを介して前記ソース領域と電気的に接続するソース電極と、前記第２コンタクトホールを介して前記ドレイン領域と電気的に接続するドレイン電極と、前記第１基板と貼り合わせられる第２基板と、前記第１基板と前記第２基板との間に形成された液晶層とを含む。
【発明の効果】
【００２７】
本発明による液晶表示装置及びその製造方法は、回折露光を利用してアクティブパターンとストレージ電極を１回のマスク工程で形成することにより、薄膜トランジスタの製造に使用されるマスク数を減少させて製造工程及びコストを低減できるという効果がある。  また、本発明による液晶表示装置及びその製造方法は、画素電極の形成及びコンタクトホールの形成に別途のマスクを使用しないため、製造工程及びコストをさらに低減できるという効果がある。
さらに、本発明による液晶表示装置及びその製造方法は、開口率の向上により輝度が増加するという効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して本発明による液晶表示装置及びその製造方法の好ましい実施形態を詳細に説明する。
【００２９】
図１は本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示す。
実際の液晶表示装置には、Ｎ個のゲートラインとＭ個のデータラインとが交差してＮ×Ｍ個の画素が存在するが、説明を簡単にするために図には１つの画素を示す。
【００３０】
図１に示すように、本発明の第１実施形態による液晶表示装置のアレイ基板１１０上には、縦横に配列されて画素領域を定義するゲートライン１１６及びデータライン１１７が形成されている。また、ゲートライン１１６とデータライン１１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、前記画素領域内には、前記薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極１１８が形成されている。
【００３１】
前記薄膜トランジスタは、ゲートライン１１６に接続されたゲート電極１２１と、データライン１１７に接続されたソース電極１２２と、画素電極１１８に接続されたドレイン電極１２３とを含む。また、前記薄膜トランジスタは、ゲート電極１２１に供給されるゲート電圧によりソース電極１２２とドレイン電極１２３との間に伝導チャネルを形成するアクティブパターン１２４′をさらに含む。
【００３２】
ここで、第１実施形態のアクティブパターン１２４′は多結晶シリコン薄膜からなり、アクティブパターン１２４′の一部が前記画素領域側に延びて、共通ライン１０８と共に第１ストレージキャパシタを構成するストレージパターン１２４″に接続されている。すなわち、前記画素領域内には、ゲートライン１１６と実質的に同一の方向に共通ライン１０８が形成されており、共通ライン１０８は、第１絶縁膜（図示せず）を介してその下部のストレージパターン１２４″と重なって第１ストレージキャパシタを構成する。ここで、第１実施形態のストレージパターン１２４″は、アクティブパターン１２４′を構成する多結晶シリコン薄膜に別途のマスク工程でストレージドーピングを行って形成する。
【００３３】
ソース電極１２２及びドレイン電極１２３は、それぞれ前記第１絶縁膜及び第２絶縁膜（図示せず）に形成された第１コンタクトホール１４０ａ及び第２コンタクトホール１４０ｂを介して、アクティブパターン１２４′のソース領域及びドレイン領域と電気的に接続される。また、ソース電極１２２の一部は一方向に延びてデータライン１１７の一部を構成し、ドレイン電極１２３の一部は前記画素領域側に延びて、第３絶縁膜（図示せず）に形成された第３コンタクトホール１４０ｃを介して画素電極１１８と電気的に接続される。
ここで、前記画素領域側に延びたドレイン電極１２３の一部は、前記第２絶縁膜を介してその下部の共通ライン１０８と重なって第２ストレージキャパシタを構成する。
【００３４】
以下、このように構成された本発明の第１実施形態による液晶表示装置のアレイ基板の製造工程について図２Ａ〜図２Ｉを参照して説明する。
【００３５】
図２Ａ〜図２Ｉは、図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図であり、ｎチャネル薄膜トランジスタが形成される画素部のアレイ基板を製造する過程を示す。ここで、回路部にはｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタが共に形成される。
【００３６】
図２Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板１１０上に、バッファ層１１１と非晶質シリコン薄膜を形成した後、前記非晶質シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。その後、前記多結晶シリコン薄膜をフォトリソグラフィ工程（第１マスク工程）でパターニングすることにより、アクティブパターンとストレージパターンを構成する多結晶シリコン薄膜パターン１２４を形成する。
【００３７】
次に、図２Ｂに示すように、多結晶シリコン薄膜パターン１２４の一部をフォトレジストで遮蔽した後にドーピングを行ってストレージパターン１２４″を形成する。ここで、フォトレジストで遮蔽された多結晶シリコン薄膜パターン１２４はアクティブパターン１２４′を形成し、このとき、もう１つのフォトリソグラフィ工程（第２マスク工程）が必要である。
【００３８】
次に、図２Ｃに示すように、アレイ基板１１０の全面に第１絶縁膜１１５ａと第１導電膜を順次形成した後、フォトリソグラフィ工程（第３マスク工程）で前記第１導電膜を選択的にパターニングすることにより、アクティブパターン１２４′上に前記第１導電膜からなるゲート電極１２１を形成すると共に、ストレージパターン１２４″上に前記第１導電膜からなる共通ライン１０８を形成する。
【００３９】
前記第１導電膜としては、ゲート電極１２１と共通ライン１０８を構成するために、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電性物質を使用できる。
【００４０】
ここで、共通ライン１０８は、前記画素領域内で第１絶縁膜１１５ａを介してその下部のストレージパターン１２４″と重なって第１ストレージキャパシタを構成する。
【００４１】
次に、図２Ｄに示すように、前記画素部のアレイ基板１１０の全面と前記回路部のｎチャネル薄膜トランジスタ領域をフォトレジストからなる第１遮断膜１７０で遮蔽した後（第４マスク工程）、前記回路部のｐチャネル薄膜トランジスタ領域に高濃度のｐ＋イオンを注入してｐ＋ソース領域とｐ＋ドレイン領域を形成する。
【００４２】
次に、図２Ｅに示すように、前記回路部のｐチャネル薄膜トランジスタ領域の全部、前記画素部／回路部のｎチャネル薄膜トランジスタ領域の一部、及びストレージ領域を第２遮断膜１７０′で遮蔽した後（第５マスク工程）、前記画素部のアクティブパターン１２４′の所定領域に高濃度のｎ＋イオンを注入してｎ＋ソース領域１２４ａとｎ＋ドレイン領域１２４ｂを形成する。図中、符号１２４ｃはｎ＋ソース領域１２４ａとｎ＋ドレイン領域１２４ｂとの間に伝導チャネルを形成するチャネル領域を意味する。
【００４３】
次に、第２遮断膜１７０′を除去した後、アレイ基板１１０の全面に低濃度のｎ−イオンを注入して、ｎ＋ソース領域１２４ａとチャネル領域１２４ｃとの間、及びｎ＋ドレイン領域１２４ｂとチャネル領域１２４ｃとの間にＬＤＤ（Lightly Doped Drain）領域１２４ｌを形成する。
【００４４】
ここで、前記ストレージ領域は、第２遮断膜１７０′で遮蔽しても遮蔽しなくてもよい。また、前記回路部のｎチャネル薄膜トランジスタ領域にも、同様の方式でｎ＋イオンが注入されてｎ＋ソース領域、ｎ＋ドレイン領域、及びＬＤＤ領域が形成される。
【００４５】
次に、図２Ｆに示すように、アレイ基板１１０の全面に第２絶縁膜１１５ｂを蒸着した後、フォトリソグラフィ工程（第６マスク工程）で第１絶縁膜１１５ａと第２絶縁膜１１５ｂとの一部領域を除去して、ソース領域１２４ａの一部を露出させる第１コンタクトホール１４０ａとドレイン領域１２４ｂの一部を露出させる第２コンタクトホール１４０ｂを形成する。
【００４６】
次に、図２Ｇに示すように、アレイ基板１１０の全面に第２導電膜を形成した後、フォトリソグラフィ工程（第７マスク工程）で選択的にパターニングすることにより、第１コンタクトホール１４０ａを介してソース領域１２４ａと電気的に接続するソース電極１２２を形成し、第２コンタクトホール１４０ｂを介してドレイン領域１２４ｂと電気的に接続するドレイン電極１２３を形成する。ここで、ソース電極１２２の一部は一方向に延びてデータライン１１７を構成し、ドレイン電極１２３の一部は前記画素領域側に延びて、第２絶縁膜１１５ｂを介してその下部の共通ライン１０８と重なって第２ストレージキャパシタを構成する。
【００４７】
次に、図２Ｈに示すように、アレイ基板１１０の全面に第３絶縁膜１１５ｃを蒸着した後、フォトリソグラフィ工程（第８マスク工程）で第３絶縁膜１１５ｃを選択的にパターニングすることにより、ドレイン電極１２３の一部を露出させる第３コンタクトホール１４０ｃを形成する。
【００４８】
次に、図２Ｉに示すように、第３絶縁膜１１５ｃが形成されたアレイ基板１１０の全面に第３導電膜を形成した後、フォトリソグラフィ工程（第９マスク工程）で前記第３導電膜を選択的にパターニングすることにより、第３コンタクトホール１４０ｃを介してドレイン電極１２３と電気的に接続する画素電極１１８を形成する。
前記第３導電膜としては、画素電極１１８を構成するために、ＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）などの透過率に優れた透明導電物質を使用できる。
【００４９】
以上、本発明の第１実施形態においては、多結晶シリコン薄膜でアクティブパターンとストレージパターンを形成し、別個のマスク工程で前記ストレージパターンにストレージドーピングを行うことにより、総９つのマスク工程で画素部と回路部の薄膜トランジスタを製造するが、本発明の第２実施形態においては、回折露光を利用することにより１回のマスク工程でシリコン薄膜からなるアクティブパターンと導電物質からなるストレージ電極を形成し、ゲート配線のパターニング時に画素電極をも同時にパターニングし、データ配線の形成時に画素領域をオープンして前記画素電極を外部に露出させることにより、アレイ基板の製造に必要なマスク数を減少させる。以下、このような本発明の第２実施形態について図３を参照して説明する。
【００５０】
図３は本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、特に、画素部の薄膜トランジスタを含む１つの画素を示す。
実際の液晶表示装置には、Ｎ個のゲートラインとＭ個のデータラインとが交差してＮ×Ｍ個の画素が存在するが、説明を簡単にするために図には１つの画素を示す。
【００５１】
図３に示すように、本発明の第２実施形態による液晶表示装置のアレイ基板２１０上には、縦横に配列されて画素領域を定義するゲートライン２１６とデータライン２１７が形成されている。また、ゲートライン２１６とデータライン２１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、前記画素領域内には、前記薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極２１８が形成されている。
【００５２】
前記薄膜トランジスタは、ゲートライン２１６に接続されたゲート電極２２１と、データライン２１７に接続されたソース電極２２２と、画素電極２１８に接続されたドレイン電極２２３とを含む。また、前記薄膜トランジスタは、ゲート電極２２１に供給されるゲート電圧によりソース電極２２２とドレイン電極２２３との間に伝導チャネルを形成するアクティブパターン２２４′をさらに含む。
【００５３】
ここで、第２実施形態のアクティブパターン２２４′は多結晶シリコン薄膜からなり、その一部が前記画素領域側に延び、前記画素領域側に延びたアクティブパターン２２４′の上部には導電物質からなるストレージ電極２３０″が形成されている。また、前記画素領域内には、ゲートライン２１６と実質的に同一の方向に共通ライン２０８が形成されており、共通ライン２０８は、第１絶縁膜（図示せず）を介してその下部のストレージ電極２３０″と重なって第１ストレージキャパシタを構成する。ここで、第２実施形態のストレージ電極２３０″は、第１実施形態と違って不透明導電物質からなり、１回のマスク工程でアクティブパターン２２４′と同時に形成される。
【００５４】
また、不透明導電物質からなるゲート電極２２１、ゲートライン２１６、及び共通電極２０８の下部には、透明導電物質からなり、それぞれゲート電極２２１、ゲートライン２１６、及び共通電極２０８と同じ形状にパターニングされたゲート電極パターン（図示せず）、ゲートラインパターン（図示せず）、及び共通電極パターン（図示せず）が形成されている。
【００５５】
ソース電極２２２及びドレイン電極２２３は、それぞれ前記第１絶縁膜、第１層間絶縁膜（図示せず）、第２層間絶縁膜（図示せず）に形成された第１コンタクトホール２４０ａ及び第２コンタクトホール２４０ｂを介して、アクティブパターン２２４′のソース領域及びドレイン領域と電気的に接続される。また、ソース電極２２２の一部は一方向に延びてデータライン２１７の一部を構成し、ドレイン電極２２３の一部は前記画素領域側に延びて突出部２４０を形成し、突出部２４０により、コンタクトホールを介することなく直接画素電極２１８に電気的に接続される。
【００５６】
図３は突出部２４０が前記画素領域の中央に位置する場合を示しているが、本発明はこれに限定されるものではなく、突出部２４０を他の領域、例えば、前記画素領域の側面に位置させることもできる。また、突出部２４０を１つ以上形成することができる。
【００５７】
また、前記画素領域側に延びたドレイン電極２２３は、前記第１層間絶縁膜と前記第２層間絶縁膜を介してその下部の共通ライン２０８と重なって第２ストレージキャパシタを構成する。
【００５８】
ここで、第２実施形態の第２層間絶縁膜は、低誘電率の有機絶縁膜からなり、画素電極２１８がデータライン２１７の一部と重なるように形成され、これにより、開口率が向上する効果を有する。すなわち、第２実施形態の画素電極２１８は、データライン２１７の下部に、データライン２１７の一部と重なるように形成される。
【００５９】
このように構成された第２実施形態のアレイ基板は、多結晶シリコン薄膜の上部に導電物質を蒸着した後、回折露光を利用した１回のマスク工程でアクティブパターン２２４′とストレージ電極２３０″を同時に形成してマスク数を減少させることができ、特に、ゲート配線（すなわち、ゲート電極２２１、ゲートライン２１６、及び共通電極２０８）のパターニング時に画素電極２１８をも同時にパターニングし、データ配線（すなわち、ソース電極２２２、ドレイン電極２２３、及びデータライン２１７）の形成時に画素領域をオープンして画素電極２１８を外部に露出させることにより、画素電極２１８を形成するための２回のマスク工程（すなわち、画素電極２１８をパターニングするためのマスク工程、及び画素電極２１８とドレイン電極２２３を電気的に接続するコンタクトホールを形成するためのマスク工程）が必要ないためマスク数をさらに減少させることができる。
【００６０】
以下、このような本発明の第２実施形態による液晶表示装置のアレイ基板の製造工程を説明する。
【００６１】
図４Ａ〜図４Ｈは図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図であり、図５Ａ〜図５Ｄは図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【００６２】
一般に、画素部に形成される薄膜トランジスタはｎチャネル又はｐチャネルが可能であり、回路部にはｎチャネル薄膜トランジスタとｐチャネル薄膜トランジスタが共に形成されてＣＭＯＳ形態をなすが、便宜上、図には画素部のｎチャネル薄膜トランジスタと回路部のｎチャネル薄膜トランジスタ及びｐチャネル薄膜トランジスタを製造する方法を示す。
【００６３】
図４Ａ及び図５Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板２１０上に、バッファ層２１１と非晶質シリコン薄膜を形成した後、前記非晶質シリコン薄膜を結晶化して多結晶シリコン薄膜を形成する。
ここで、バッファ層２１１は、アレイ基板２１０内に存在するナトリウム（Ｎａ）などの不純物が工程中に上部層に浸透することを遮断する役割を果たす。
【００６４】
その後、前記多結晶シリコン薄膜が形成されたアレイ基板２１０の全面に導電膜を形成した後、フォトリソグラフィ工程（第１マスク工程）で前記多結晶シリコン薄膜と前記導電膜を選択的にパターニングすることにより、画素部のアレイ基板２１０にアクティブパターン２２４′とストレージ電極２３０″を形成し、回路部のアレイ基板２１０にｎチャネルアクティブパターン２２４ｎとｐチャネルアクティブパターン２２４ｐを形成する。
【００６５】
前述したように、アクティブパターン２２４′、２２４ｎ、２２４ｐとストレージ電極２３０″は、回折露光を利用することにより１回のマスク工程で形成できるが、これについて図を参照して詳細に説明する。
【００６６】
図６Ａ〜図６Ｆは図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
図６Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板２１０上に、バッファ層２１１とシリコン薄膜を形成する。
【００６７】
前記シリコン薄膜としては、非晶質シリコン薄膜又は多結晶シリコン薄膜を適用できるが、本実施形態では多結晶シリコン薄膜を利用して薄膜トランジスタを構成した場合を示す。ここで、多結晶シリコン薄膜は、基板上に非晶質シリコン薄膜を蒸着した後に多様な結晶化方式を用いて形成できるが、これを説明すると次のとおりである。
【００６８】
まず、非晶質シリコン薄膜は多様な方法で蒸着して形成できるが、前記非晶質シリコン薄膜を蒸着する代表的な方法としては、低圧化学気相蒸着（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）方法とプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）方法がある。
【００６９】
また、前記非晶質シリコン薄膜を結晶化する方法としては、前記非晶質シリコン薄膜を高温炉で熱処理する固相結晶化（Solid Phase Crystallization；ＳＰＣ）方法とレーザを利用するエキシマレーザアニーリング（Excimer Laser Annealing；ＥＬＡ）方法がある。
【００７０】
前記レーザを利用する結晶化方法としては、パルス状のレーザを利用するエキシマレーザアニーリング方法が主に用いられるが、最近、グレインを水平方向に成長させて結晶化特性を向上させた逐次的横方向結晶化（Sequential Lateral Solidification；ＳＬＳ）方法が研究されている。
そして、多結晶シリコン薄膜２２４（前記シリコン薄膜）上に、モリブデンやアルミニウム系の導電物質からなる導電膜２３０を形成する。
【００７１】
次に、図６Ｂに示すように、アレイ基板２１０の全面にフォトレジストなどの感光性物質からなる感光膜２７０を形成した後、本実施形態の回折マスク２８０を利用して感光膜２７０に選択的に光を照射する。ここで、本実施形態では回折マスクを使用した場合を示しているが、本発明はこれに限定されるものではなく、ハーフトーンマスク又は部分透過が可能な他のタイプのマスクを使用することもできる。
【００７２】
また、本実施形態に使用した回折マスク２８０には、照射された光を全て透過させる透過領域Ｉ、スリットパターンが適用されて光の一部だけ透過させて一部は遮断するスリット領域II、及び照射された光を全て遮断する遮断領域IIIが設けられており、回折マスク２８０を透過した光だけ感光膜２７０に照射される。
【００７３】
次に、回折マスク２８０を利用して露光された感光膜２７０を現像すると、図６Ｃに示すように、遮断領域IIIにより光が全て遮断された領域と、スリット領域IIにより光の一部だけ遮断された領域には、所定厚さの第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂが残り、光が全て透過する透過領域Ｉに該当する領域には、感光膜が完全に除去されて導電膜２３０の表面が露出する。
【００７４】
ここで、遮断領域IIIに形成された第１感光膜パターン２７０Ａは、スリット領域IIに形成された第２感光膜パターン２７０Ｂより厚く形成される。また、透過領域Ｉにより光が全て透過した領域は感光膜が完全に除去されるが、これはポジ型フォトレジストを使用したためであり、本発明はこれに限定されるものではなく、ネガ型フォトレジストを使用してもよい。
【００７５】
次に、このように形成された第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂをマスクにして、その下部に形成された多結晶シリコン薄膜２２４と導電膜２３０を選択的に除去すると、図６Ｄに示すように、アレイ基板２１０に多結晶シリコン薄膜２２４からなるアクティブパターン２２４′が形成される。また、アクティブパターン２２４′の上部には、導電膜２３０からなり、アクティブパターン２２４′と同じ形状にパターニングされた導電膜パターン２３０′が残る。
【００７６】
次に、第１感光膜パターン２７０Ａと第２感光膜パターン２７０Ｂの一部を除去するアッシング工程を行うと、アクティブパターン２２４′の上部、すなわち、回折露光が適用されたスリット領域IIの第２感光膜パターン２７０Ｂが完全に除去されて、図６Ｅに示すように、導電膜パターン２３０′の表面が露出する。
【００７７】
また、第１感光膜パターン２７０Ａは、第２感光膜パターン２７０Ｂの厚さだけ除去された第３感光膜パターン２７０Ａ′となり、遮断領域IIIに対応する領域の上部にのみ残る。
【００７８】
次に、図６Ｆに示すように、残っている第３感光膜パターン２７０Ａ′をマスクにして導電膜パターン２３０′の一部を除去すると、導電膜２３０からなるストレージ電極２３０″が形成される。
【００７９】
そして、図４Ｂに示すように、アレイ基板２１０の全面に第１絶縁膜２１５ａ、第１導電膜２４０、及び第２導電膜２５０を形成する。
【００８０】
第１導電膜２４０としては、画素電極を構成するために、ＩＴＯ又はＩＺＯなどの透過率に優れた透明導電物質を使用でき、第２導電膜２５０としては、ゲート電極と共通ラインを構成するために、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗不透明導電物質を使用できる。
【００８１】
次に、前記画素部と前記回路部とのｎチャネル薄膜トランジスタ領域の全部及び前記回路部のｐチャネル薄膜トランジスタ領域の一部を、フォトレジストからなる第１遮断膜２７０′で遮蔽した後（第２マスク工程）、第１遮断膜２７０′をマスクにしてその下部の第１導電膜２４０と第２導電膜２５０を選択的にパターニングすることにより、図４Ｃに示すように、前記回路部のｐチャネル薄膜トランジスタ領域に第２導電膜２５０からなる回路部ゲート電極２２１ｐを形成する。ここで、回路部ゲート電極２２１ｐの下部には、第１導電膜２４０からなり、回路部ゲート電極２２１ｐと同じ形状にパターニングされたゲート電極パターン２２１ｐ′が形成される。
【００８２】
また、第１遮断膜２７０′をマスクにして前記回路部のｐチャネル薄膜トランジスタ領域に高濃度のｐ＋イオンを注入することにより、ｐ＋ソース領域２２４ｐａとｐ＋ドレイン領域２２４ｐｂを形成する。図中、符号２２４ｐｃはｐ＋ソース領域２２４ｐａとｐ＋ドレイン領域２２４ｐｂとの間に伝導チャネルを形成するｐチャネル領域を意味する。
【００８３】
次に、図４Ｄ、図４Ｅ、及び図５Ｂに示すように、前記回路部のｐチャネル薄膜トランジスタ領域の全部及び前記画素部と前記回路部とのｎチャネル薄膜トランジスタ領域の一部を第２遮断膜２７０″で遮蔽した後（第３マスク工程）、第２遮断膜２７０″をマスクにしてその下部の第１導電膜２４０と第２導電膜２５０をパターニングすることにより、前記画素部と前記回路部とのｎチャネル薄膜トランジスタ領域に第２導電膜２５０からなる画素部ゲート電極２２１、ゲートライン２１６、及び回路部ゲート電極２２１ｎを形成し、ストレージ電極２３０″の上部に共通ライン２０８を形成する。ここで、画素部ゲート電極２２１及び回路部ゲート電極２２１ｎの下部には、第１導電膜２４０からなり、画素部ゲート電極２２１及び回路部ゲート電極２２１ｎと同じ形状にパターニングされた画素部ゲート電極パターン２２１′及び回路部ゲート電極パターン２２１ｎ′が形成される。
【００８４】
このとき、前記画素部の画素領域にも第２遮断膜２７０″が適用されて、第１導電膜２４０からなる画素電極２１８が形成され、画素電極２１８の上部には、第２導電膜２５０からなり、画素電極２１８と同じ形状にパターニングされた第２導電膜パターン２５０′が残る。
【００８５】
ここで、ゲート電極２２１、２２１ｎ、２２１ｐ、ゲートライン２１６、ストレージ電極２３０″、及び画素電極２１８は、第２導電膜２５０をウェットエッチングを利用してオーバーエッチングすることによって、その上部の第２遮断膜２７０″より幅が狭くなる。  ここで、前記画素部の共通ライン２０８は、第１絶縁膜２１５ａを介してその下部のストレージ電極２３０″と重なって第１ストレージキャパシタを形成する。
【００８６】
その後、第２遮断膜２７０″をマスクにして前記画素部と前記回路部とのｎチャネル薄膜トランジスタ領域に高濃度のｎ＋イオンを注入することにより、ｎ＋ソース領域２２４ａ、２２４ｎａとｎ＋ドレイン領域２２４ｂ、２２４ｎｂを形成する。図中、符号２２４ｃ及び２２４ｎｃは、ｎ＋ソース領域２２４ａ、２２４ｎａとｎ＋ドレイン領域２２４ｂ、２２４ｎｂとの間に伝導チャネルを形成するｎチャネル領域を意味する。
【００８７】
次に、図４Ｆに示すように、第２遮断膜２７０″を除去した後、アレイ基板２１０の全面に低濃度のｎ−イオンを注入して、ｎ＋ソース領域２２４ａ、２２４ｎａとチャネル領域２２４ｃ、２２４ｎｃとの間、及びｎ＋ドレイン領域２２４ｂ、２２４ｎｂとチャネル領域２２４ｃ、２２４ｎｃとの間にＬＤＤ領域２２４ｌ、２２４ｌを形成する。
【００８８】
次に、図４Ｇ及び図５Ｃに示すように、アレイ基板２１０の全面に第１層間絶縁膜２１５ｂと第２層間絶縁膜２１５ｂ′を蒸着した後、フォトリソグラフィ工程（第４マスク工程）で第１絶縁膜２１５ａ、第１層間絶縁膜２１５ｂ、及び第２層間絶縁膜２１５ｂ′の一部領域を除去して、ソース領域２２４ａ、２２４ｎａ、２２４ｐａの一部を露出させる第１コンタクトホール２４０ａ、２４０ｎａ、２４０ｐａと、ドレイン領域２２４ｂ、２２４ｎｂ、２２４ｐｂの一部を露出させる第２コンタクトホール２４０ｂ、２４０ｎｂ、２４０ｐｂを形成する。
【００８９】
このとき、前記第４マスク工程で、画素電極２１８上部の第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′を除去して、前記画素領域をオープンするホールＨを形成する。ここで、画素電極２１８上部の第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′を除去する際、第２導電膜パターン２５０′及び画素電極２１８上部の一端に位置する第２層間絶縁膜２１５ｂ′を残すことにより、一部の第２導電膜パターン２５０′及び画素電極２１８に第１層間絶縁膜２１５ｂ及び第２層間絶縁膜２１５ｂ′が覆われるようにする。
【００９０】
ここで、第１層間絶縁膜２１５ｂとしてはＳｉＮｘ／ＳｉＯ２の二重膜を適用できる。この場合、ＳｉＯ２を蒸着した後に活性化熱処理を行い、ＳｉＮｘを蒸着した後に水素化熱処理を行うこともでき、ＳｉＮｘ／ＳｉＯ２を全て蒸着した後、１回の熱処理により水素化及び活性化を同時に行うこともできる。
さらに、第１層間絶縁膜２１５ｂとして、ＳｉＮｘの単一膜、又はＳｉＯ２／ＳｉＮｘ／ＳｉＯ２の三重膜などを多様に適用できる。
【００９１】
また、第２層間絶縁膜２１５ｂ′は、ベンゾシクロブテンやアクリル系樹脂などの低誘電率の有機絶縁膜で形成できる。しかし、本発明は、これに限定されるものではなく、第２層間絶縁膜２１５ｂ′として第１層間絶縁膜２１５ｂと同じ無機絶縁膜を適用することもでき、シリコン酸化膜を適用することもできる。
【００９２】
前記画素部の第２コンタクトホール２４０ｂの形成時、前記画素部のドレイン領域２２４ｂとストレージ電極２３０″との一部を共に露出させることもでき、前記画素部のドレイン領域２２４ｂとストレージ電極２３０″との一部が別に露出するように、２つの第２コンタクトホールを形成した後にドレイン電極で接続させることもできる。
【００９３】
次に、図４Ｈ及び図５Ｄに示すように、アレイ基板２１０の全面に第３導電膜を形成した後、フォトリソグラフィ工程（第５マスク工程）で選択的にパターニングすることにより、第１コンタクトホール２４０ａ、２４０ｎａ、２４０ｐａを介してソース領域２２４ａ、２２４ｎａ、２２４ｐａと電気的に接続するソース電極２２２、２２２ｎ、２２２ｐを形成し、第２コンタクトホール２４０ｂ、２４０ｎｂ、２４０ｐｂを介してドレイン領域２２４ｂ、２２４ｎｂ、２２４ｐｂと電気的に接続するドレイン電極２２３、２２３ｎ、２２３ｐを形成する。ここで、前記画素部のソース電極２２２の一部は一方向に延びてデータライン２１７を構成し、前記画素部のドレイン電極２２３の一部は前記画素領域側に延びて、第１層間絶縁膜２１５ｂと第２層間絶縁膜２１５ｂ′を介してその下部の共通ライン２０８と重なって第２ストレージキャパシタを構成する。また、前記画素領域側に延びたドレイン電極２２３の一部は、突出部２４０を形成し、その下部の第２導電膜パターン２５０′に直接接続されてその下部の画素電極２１８と電気的に接続される。
【００９４】
また、前記第５マスク工程で、前記画素領域の第３導電膜とその下部の第２導電膜パターン２５０′を選択的にパターニングすることにより、前記画素領域の画素電極２１８を外部に露出させるが、このとき、工程のマージンを確保するために、画素電極２１８縁部の上部には第２導電膜パターン２５０″が残るようにパターニングできる。
【００９５】
このように、第２実施形態においては、アクティブパターン２２４′とストレージ電極２３０″を１回のマスク工程で形成し、ゲート配線のパターニング時に画素電極２１８をも同時にパターニングし、データ配線の形成時に画素領域をオープンして画素電極２１８を外部に露出させることにより、５回のマスク工程で駆動回路一体型液晶表示装置のアレイ基板２１０を製造できる。
【００９６】
第２実施形態においては、低誘電率の有機物質で第２層間絶縁膜２１５ｂ′を形成することにより、データライン２１７を画素電極２１８の一部と重なるように形成でき、実質的に開口率が向上する効果を有するが、以下、これについて図７を参照して詳細に説明する。
【００９７】
図７は図３のＡ−Ａ′線断面図であり、第２層間絶縁膜として有機物質を使用した場合のアレイ基板の断面構造を示す。
図７に示すように、第２実施形態の画素電極２１８は第１絶縁膜２１５ａ上に形成され、画素電極２１８の上部には、第２導電膜２５０からなる第２導電膜パターン２５０″が画素電極２１８の縁部に沿って残る。また、残っている第２導電膜パターン２５０″上には、第１層間絶縁膜２１５ｂと第２層間絶縁膜２１５ｂ′が順次形成されており、ここで、第１層間絶縁膜２１５ｂは無機物質からなり、第２層間絶縁膜２１５ｂ′は有機物質からなる。
【００９８】
第２実施形態のように、低誘電率の有機物質で第２層間絶縁膜２１５ｂ′を形成することによって、データライン２１７を下部の画素電極２１８の一部と重なるように形成できる。その結果、画素領域の開口率が実質的に向上する効果を有する。
【００９９】
しかし、本発明はこれに限定されるものではなく、前記第２層間絶縁膜として前記第１層間絶縁膜と同じ無機物質を適用できるが、これを次の第３実施形態で説明する。
【０１００】
図８は本発明の第３実施形態による液晶表示装置のアレイ基板の一部を概略的に示す断面図であり、第２層間絶縁膜として無機物質を使用した場合のアレイ基板の断面構造を示す。
【０１０１】
図８に示すように、第３実施形態の画素電極３１８は第１絶縁膜３１５ａ上に形成され、画素電極３１８の上部には、第２導電膜からなる第２導電膜パターン３５０″が画素電極３１８の縁部に沿って残る。また、残っている第２導電膜パターン３５０″上には、第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′が順次形成されており、ここで、第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′は無機物質からなる。
【０１０２】
第３実施形態のように、第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′とを無機物質で形成することによって、データライン３１７は下部の画素電極３１８と所定距離離隔して形成する。これは、データライン３１７と画素電極３１８との間で発生する寄生容量による信号干渉を防止するためである。前記寄生容量は、データライン３１７と画素電極３１８との間に介在した絶縁物質、すなわち、第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′との誘電率の大きさに関係するが、第３実施形態のように、第１層間絶縁膜３１５ｂと第２層間絶縁膜３１５ｂ′とを有機物質に比べて誘電率の大きい無機物質で形成した場合は、データライン３１７と画素電極３１８との間で発生する寄生容量の大きさが増加する。従って、これを防止するために、データライン３１７を下部の画素電極３１８と所定距離離隔して形成しなければならない。
【０１０３】
このように構成された第１、第２、又は第３実施形態のアレイ基板は、画像表示領域の外郭に形成されたシールパターンによりカラーフィルタ基板と対向して貼り合わせられて液晶表示装置を構成し、このようなアレイ基板とカラーフィルタ基板との貼り合わせは、前記アレイ基板又は前記カラーフィルタ基板に形成された貼り合わせキーを用いて行う。
【０１０４】
以上、多くの事項を具体的に記載したが、これは本発明の範囲を限定するものではなく、好ましい実施形態の例示として解釈されるべきである。従って、本発明の範囲は、前述した実施形態によって定められるのではなく、特許請求の範囲とその均等物によって定められるべきである。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図２Ａ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｂ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｃ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｄ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｅ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｆ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｇ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｈ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図２Ｉ】図１に示すアレイ基板の製造工程を順次示す、図１のII−II′線断面図である。
【図３】本発明の第２実施形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図４Ａ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｂ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｃ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｄ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｅ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｆ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｇ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図４Ｈ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線断面図である。
【図５Ａ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｂ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｃ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図５Ｄ】図３に示すアレイ基板の製造工程を順次示す、図３のIV−IV′線平面図である。
【図６Ａ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｂ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｃ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｄ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｅ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図６Ｆ】図４Ａ及び図５Ａに示す第１マスク工程を具体的に示す断面図である。
【図７】図３のＡ−Ａ′線断面図である。
【図８】本発明の第３実施形態による液晶表示装置のアレイ基板の一部を概略的に示す断面図である。
【図９】一般的な駆動回路一体型液晶表示装置の構造を概略的に示す平面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９】
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