(57)【要約】【課題】  高周波動作と低周波動作のいずれにも適する周波数検知器を備えるレイテンシーカウンター及び関連方法を提供する。【解決手段】  レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。そのうち第一遅延済み制御信号のタイミングは第二遅延済み制御信号のタイミングより早い。【選択図】      図１
2008071467.tif 000002
【特許請求の範囲】
【請求項１】
メモリーにおいてメモリーアクセス制御信号を遅延させるレイテンシーカウンターであって、
入力クロックに結合され、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、
クロック遅延モジュールに結合され、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、
遅延済み入力クロック、入力信号及びメモリーアクセス制御信号に結合され、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含み、そのうち第一遅延済み制御信号のタイミングは第二遅延済み制御信号のタイミングより早いことを特徴とするレイテンシーカウンター。
【請求項２】
前記クロック遅延モジュールは、
入力クロックに第一遅延量を与え、第一遅延済み入力クロックとして出力する第一可制御クロック遅延ユニットと、
入力クロックに第二遅延量を与え、第二遅延済み入力クロックとして出力する第二可制御クロック遅延ユニットとを含み、前記遅延制御信号発生モジュールは、
第一遅延済み入力クロックのトリガーに基づいてメモリーアクセス制御信号を読み出し、第一遅延済み制御信号を生成する第一レジスター素子と、
第二遅延済み入力クロックのトリガーに基づいて第一遅延済み制御信号を読み出し、第三遅延済み制御信号を生成する第二レジスター素子とを含み、前記特定信号の周波数が第一周波数であると検出されると、周波数検知器は第二遅延量を０に設定し、前記特定信号の周波数が第一周波数より高い第二周波数であると検出されると、周波数検知器は第二遅延量を０に設定しないことを特徴とする請求項１記載のレイテンシーカウンター。
【請求項３】
前記周波数検知器は更に、第二周波数における第一遅延量を、第一周波数における第一遅延量より大きくすることを特徴とする請求項２記載のレイテンシーカウンター。
【請求項４】
前記特定信号はメモリーの動作クロックであることを特徴とする請求項１記載のレイテンシーカウンター。
【請求項５】
前記周波数検知器は入力クロックを検知し、検知結果に基づいて入力クロックの周波数にあわせるように遅延量を任意に設定することを特徴とする請求項１記載のレイテンシーカウンター。
【請求項６】
メモリーにおいてメモリーアクセス制御信号を遅延させるレイテンシー計数方法であって、
少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力し、
メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定し、
遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力するステップからなり、そのうち第一遅延済み制御信号のタイミングは第二遅延済み制御信号のタイミングより早いことを特徴とするレイテンシー計数方法。
【請求項７】
前記入力クロックを遅延させるステップは、
入力クロックに第一遅延量を与え、第一遅延済み入力クロックとして出力し、
入力クロックに第二遅延量を与え、第二遅延済み入力クロックとして出力するステップを含み、前記遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力するステップは、
第一遅延済み入力クロックのトリガーに基づいてメモリーアクセス制御信号を読み出し、第一遅延済み制御信号を生成し、
第二遅延済み入力クロックのトリガーに基づいて第一遅延済み制御信号を読み出し、第三遅延済み制御信号を生成するステップを含み、前記特定信号の周波数が第一周波数であると検出されると、第二遅延量を０に設定し、前記特定信号の周波数が第一周波数より高い第二周波数であると検出されると、第二遅延量を０に設定しないことを特徴とする請求項６記載のレイテンシー計数方法。
【請求項８】
前記メモリーにおける特定信号の周波数を検出するステップは更に、第二周波数における第一遅延量を、第一周波数における第一遅延量より大きくなるよう制御するステップを含むことを特徴とする請求項７記載のレイテンシー計数方法。
【請求項９】
前記特定信号はメモリーの動作クロックであることを特徴とする請求項６記載のレイテンシー計数方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はメモリーに用いられるレイテンシーカウンターに関し、特に周波数検知器を備えるレイテンシーカウンター及び関連方法に関する。
【背景技術】
【０００２】
ＩＴ産業の発展に伴い、半導体素子に関する技術も次々と発展していく。そのうちＤＤＲ（ダブルデータレート）は、ＲＡＭの書き込み／読み出し速度を改善するために開発されたものである。この技術を応用したＲＡＭは一般にＤＤＲ  ＲＡＭと称する。メモリーのデータにアクセスしようとするときは、マイクロプロセッサーが読み出し信号をメモリーの制御回路に発するのが一般であり、この読み出し信号は外部クロックと同期している。従来の技術はプロセッサーと制御回路の間にレイテンシーカウンターを設け、読み出し信号に遅延時間（すなわち遅延周期数）を与えることで、特定アドレスへのアクセスに十分な時間をメモリーに与える。メモリーの動作クロックの周波数範囲が極めて広いので、レイテンシーカウンターは高周波動作と低周波動作に応じ、別々の遅延周期数を必要とする。つまり、高周波数には所要の遅延周期数が多く、低周波数には所要の遅延周期数が少ない。しかし、回路にはその内部の遅延が別に外部クロックと読み出し信号との間の同期に影響を与える。換言すれば、高周波動作において、回路内部の遅延が高周波クロック信号の周期より大きい場合、読み出し信号と外部クロックの同期が少しでもずれていると、従来のレイテンシーカウンターが間違った遅延周期数を出力し、制御回路に間違った信号を読み込ませることがありうる。したがって、高メモリークロック周波数と高遅延周期数を前提に設計されたレイテンシーカウンターは、低メモリークロック周波数と低遅延周期数に適しない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この発明は前述の問題を解決するため、遅延周期数を調整する周波数検知器を備えるレイテンシーカウンター及び関連方法を提供することを課題とする。
【課題を解決するための手段】
【０００４】
この発明はメモリーにおいてメモリーアクセス制御信号を遅延させるレイテンシーカウンターを提供する。該レイテンシーカウンターは、入力クロックに結合され、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、クロック遅延モジュールに結合され、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロック、入力信号及びメモリーアクセス制御信号に結合され、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。そのうち第一遅延済み制御信号のタイミングは第二遅延済み制御信号のタイミングより早い。
【０００５】
この発明は更に、メモリーにおいてメモリーアクセス制御信号を遅延させるレイテンシー計数方法を提供する。該方法は、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力し、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定し、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力するステップからなる。そのうち第一遅延済み制御信号のタイミングは第二遅延済み制御信号のタイミングより早い。
【発明の効果】
【０００６】
この発明は周波数検知器で入力クロックの周波数の高低を判断し、それぞれの状況に応じて適宜に遅延量を定める。したがって、本発明は高周波動作と低周波動作の両方とも適用できる。
【発明を実施するための最良の形態】
【０００７】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。
【０００８】
図１を参照する。図１はこの発明によるメモリーのレイテンシーカウンター１００を表す説明図である。レイテンシーカウンター１００はメモリーアクセス制御信号ＰＡＲを遅延させる装置である。図１に示すように、レイテンシーカウンター１００は、クロック遅延モジュール１０２と、周波数検知器１０４と、遅延制御信号発生モジュール１０６とを含む。入力クロックＶｃｌｋに結合されるクロック遅延モジュール１０２は、複数の遅延量Ｄ１、Ｄ２、Ｄ３に基づいて入力クロックＶｃｌｋを遅延させ、複数の遅延済み入力クロックＶＤｃｌｋ１、ＶＤｃｌｋ２、ＶＤｃｌｋ３として出力する。クロック遅延モジュール１０２に結合される周波数検知器１０４は、メモリーにおける特定信号（入力クロックＶｃｌｋ）の周波数ｆｃｌｋを検出し、これに基づいて遅延量Ｄ１、Ｄ２、Ｄ３を設定する。本実施例では、入力クロックＶｃｌｋがメモリーの動作クロックである。遅延済み入力クロックＶＤｃｌｋ１、ＶＤｃｌｋ２、ＶＤｃｌｋ３、入力クロックＶｃｌｋ、ならびにメモリーアクセス制御信号ＰＡＲに結合される遅延制御信号発生モジュール１０６は、遅延済み入力クロックＶＤｃｌｋ１、ＶＤｃｌｋ２、ＶＤｃｌｋ３とメモリーアクセス制御信号ＰＡＲに基づいて、メモリーアクセス制御信号ＰＡＲに対応する複数の遅延済み制御信号ＬＴ１〜ＬＴ７を出力する。そのうち遅延済み制御信号ＬＴ１のタイミングは遅延済み制御信号ＬＴ２のタイミングより早く、遅延済み制御信号ＬＴ２のタイミングは遅延済み制御信号ＬＴ３のタイミングより早く、以下も同様である。本発明によるレイテンシーカウンター１００において、クロック遅延モジュール１０２は、入力クロックＶｃｌｋに遅延量Ｄ１を与えて遅延済み入力クロックＶＤｃｌｋ１として出力する可制御クロック遅延ユニット１０２ａと、入力クロックＶｃｌｋに遅延量Ｄ２を与えて遅延済み入力クロックＶＤｃｌｋ２として出力する可制御クロック遅延ユニット１０２ｂと、入力クロックＶｃｌｋに遅延量Ｄ３を与えて遅延済み入力クロックＶＤｃｌｋ３を生成する可制御クロック遅延ユニット１０２ｃとを含む。遅延制御信号発生モジュール１０６は、遅延済み入力クロックＶＤｃｌｋ１のトリガーに基づいて（クロック端Ｃ１で）、メモリーアクセス制御信号ＰＡＲを読み出し（データ端Ｄ１で）、遅延済み制御信号ＬＴ１を生成する（出力端Ｎ１で）レジスター素子１０６ａ（本実施例ではフリップフロップである）と、遅延済み入力クロックＶＤｃｌｋ２のトリガーに基づいて（クロック端Ｃ２で）、遅延済み制御信号ＬＴ１を読み出し（データ端Ｄ２で）、遅延済み制御信号ＬＴ２を生成する（出力端Ｎ２で）レジスター素子１０６ｂと、遅延済み入力クロックＶＤｃｌｋ３のトリガーに基づいて（クロック端Ｃ３で）、遅延済み制御信号ＬＴ２を読み出し（データ端Ｄ３で）、遅延済み制御信号ＬＴ３を生成する（出力端Ｎ３で）レジスター素子１０６ｃとを含む。注意すべきは、レイテンシーカウンター１００の遅延制御信号発生モジュール１０６は更に、遅延済み制御信号ＬＴ４〜ＬＴ７を生成するためのレジスター素子１０６ｄ〜１０６ｇを含み、そのクロック端Ｃ４〜Ｃ７はすべて入力クロックＶｃｌｋに結合され、データ端Ｄ４〜Ｄ７は入力クロックＮ３〜Ｎ６にそれぞれ結合されている（図１参照）。更に注意すべきは、図１に示すレイテンシーカウンター１００には３個の可制御クロック遅延ユニットが設けられているが、この発明はそれに限らない。可制御クロック遅延ユニットの個数は設計上の要求に応じて増減できる。
【０００９】
実際の応用では、メモリーの動作は高周波アクセス動作（高周波数のメモリークロックを用いる）と低周波アクセス動作（低周波数のメモリークロックを用いる）など２種類に分かれる。高周波アクセス動作では、メモリーに正確にアクセスするため、遅延済み制御信号ＬＴ５、ＬＴ６、ＬＴ７など遅延量が大きい遅延済み制御信号を選ぶのが一般である。入力クロックＶｃｌｋの周波数ｆｈが高いと検出すると、周波数検知器１０４は遅延量Ｄ１、Ｄ２、Ｄ３を０以外の値に設定する（遅延量Ｄ１、Ｄ２、Ｄ３はメモリーの動作要求に応じて決められうる）。図２を参照する。図２は図１に示すレイテンシーカウンター１００の高周波アクセス動作のタイミング図である。本実施例では、入力クロックＶｃｌｋ（クロック周期＝Ｔ）の１番目のパルスが時点ｔ１にレイテンシーカウンター１００に受信されるとすれば、メモリーアクセス制御信号ＰＡＲは１番目のパルスの後の時点ｔ２にレジスター素子１０６ａのクロック端Ｃ１に送信され、遅延済み入力クロックＶＤｃｌｋ１はｔ１＋Ｄ１にレジスター素子１０６ａによって受信される。そうなると、遅延済み制御信号ＬＴ１はｔ１＋Ｄ１＋Ｄ１０６ａになってからレジスター素子１０６ａの出力端Ｎ１から出力され（図２参照）、そのうちＤ１０６ａはレジスター素子１０６ａの遅延時間である。続いて、入力クロックＶｃｌｋの２番目のパルスが可制御クロック遅延ユニット１０２ｂによってＤ２と遅延されるので、遅延済み入力クロックＶＤｃｌｋ２はｔ１＋Ｔ＋Ｄ２にレジスター素子１０６ｂのクロック端Ｃ２によって受信される。そうなると、遅延済み制御信号ＬＴ２はｔ１＋Ｔ＋Ｄ２＋Ｄ１０６ｂになってからレジスター素子１０６ｂから出力され、そのうちＤ１０６ｂはレジスター素子１０６ｂの遅延時間である。同様に、入力クロックＶｃｌｋの３番目のパルスが可制御クロック遅延ユニット１０２ｃによってＤ３と遅延されるので、遅延済み入力クロックＶＤｃｌｋ３はｔ１＋２Ｔ＋Ｄ３にレジスター素子１０６ｃのクロック端Ｃ３によって受信される。そうなると、遅延済み制御信号ＬＴ３はｔ１＋２Ｔ＋Ｄ３＋Ｄ１０６ｃになってからレジスター素子１０６ｃから出力され、そのうちＤ１０６ｃはレジスター素子１０６ｃの遅延時間である。続いて、遅延済み制御信号ＬＴ３は次段のレジスター素子１０６ｄのデータ端Ｄ３に送信される。遅延済み制御信号ＬＴ４は、入力クロックＶｃｌｋの次の立ち上がりエッジ（４番目のパルス）のトリガーを受け、ｔ１＋３Ｔ＋Ｄ１０６ｄにレジスター素子１０６ｄのクロック端Ｃ３によって出力され（図２参照）、そのうちＤ１０６ｄはレジスター素子１０６ｄの遅延時間である。同じく、遅延済み制御信号ＬＴ５、ＬＴ６、ＬＴ７はｔ１＋４Ｔ＋Ｄ１０６ｅ、ｔ１＋５Ｔ＋Ｄ１０６ｆ、ｔ１＋６Ｔ＋Ｄ１０６ｇにそれぞれ出力され、そのうちＤ１０６ｅ、Ｄ１０６ｆ、Ｄ１０６ｇはそれぞれレジスター素子１０６ｅ、１０６ｆ、１０６ｇの遅延時間である。上記遅延量Ｄ１、Ｄ２、Ｄ３は別々であり、高周波動作の場合、三者間の関係はＤ１＞Ｄ２＞Ｄ３となる。
【００１０】
一方、低周波アクセス動作では、遅延済み制御信号ＬＴ２、ＬＴ３など遅延周期数が小さい遅延済み制御信号を選ぶのが一般である。入力クロックＶｃｌｋの周波数ｆｌが低いと検出すると、周波数検知器１０４は遅延量Ｄ２、Ｄ３を０に設定し、可制御クロック遅延ユニット１０２ａのみ残し、遅延量Ｄ１で入力クロックＶｃｌｋを遅延させる。図３を参照する。図３は図１に示すレイテンシーカウンター１００の低周波アクセス動作のタイミング図である。本実施例では、入力クロックＶｃｌｋとメモリーアクセス制御信号ＰＡＲが時点ｔ１にレイテンシーカウンター１００によって受信されるとすれば、遅延済み入力クロックＶＤｃｌｋ１はｔ１＋Ｄ１にレジスター素子１０６ａに受信される。そうなると、遅延済み制御信号ＬＴ１はｔ１＋Ｄ１になってからレジスター素子１０６ａの出力端Ｎ１から出力される（図３参照）。この場合、遅延量Ｄ２、Ｄ３がいずれも０であるので、遅延済み制御信号ＬＴ２は、入力クロックＶｃｌｋの次の立ち上がりエッジのトリガー（Δｔ２が終わるとき）を受け、ｔ１＋Ｄ１＋Δｔ２にレジスター素子１０６ｂのクロック端Ｃ２によって出力される（図３参照）。同じく、遅延済み制御信号ＬＴ３はｔ１＋Ｄ１＋Δｔ２＋Ｔに出力される。
【００１１】
図４を参照する。図４はこの発明によるレイテンシー計数方法のフローチャートである。該方法は図１に示すレイテンシーカウンター１００に用いられ、メモリーアクセス制御信号ＰＡＲを遅延させることを目的とする。
【００１２】
ステップ４０２：メモリーにおける特定信号（入力クロックＶｃｌｋ）の周波数ｆｃｌｋを検出する。
【００１３】
ステップ４０４：入力クロックＶｃｌｋの周波数の高低を判断する。高周波数であればステップ４０６に進み、低周波数であればステップ４１２に進む。
【００１４】
ステップ４０６：遅延量Ｄ１、Ｄ２、Ｄ３に基づいて入力クロックＶｃｌｋを遅延させ、遅延済み入力クロックＶＤｃｌｋ１、ＶＤｃｌｋ２、ＶＤｃｌｋ３として出力する。
【００１５】
ステップ４０８：遅延済み入力クロックＶＤｃｌｋ１、ＶＤｃｌｋ２、ＶＤｃｌｋ３とメモリーアクセス制御信号ＰＡＲに基づいて、メモリーアクセス制御信号ＰＡＲに対応する遅延済み制御信号ＬＴ１、ＬＴ２、ＬＴ３を出力する。そのうち遅延済み制御信号ＬＴ１のタイミングは遅延済み制御信号ＬＴ２のタイミングより早く、遅延済み制御信号ＬＴ２のタイミングは遅延済み制御信号ＬＴ３のタイミングより早い。
【００１６】
ステップ４１０：時点ｔ１＋３Ｔ＋Ｄ１０６ｄ、ｔ１＋４Ｔ＋Ｄ１０６ｅ、ｔ１＋５Ｔ＋Ｄ１０６ｆ、ｔ１＋６Ｔ＋Ｄ１０６ｇに、それぞれ所要の遅延済み制御信号ＬＴ４、遅延済み制御信号ＬＴ５、遅延済み制御信号ＬＴ６、遅延済み制御信号ＬＴ７を出力する。
【００１７】
ステップ４１２：遅延量Ｄ２、Ｄ３を０に設定する。
【００１８】
ステップ４１４：遅延量Ｄ１に基づいて入力クロックＶｃｌｋを遅延させる。
【００１９】
ステップ４１６：時点ｔ１＋Ｄ１＋Δｔ２に遅延済み制御信号ＬＴ２を出力し、時点ｔ１＋Ｄ１＋Δｔ２＋Ｔに遅延済み制御信号ＬＴ３を出力する。
【００２０】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００２１】
本発明は従来の構造に高／低周波数を検出するための周波数検知器を追加することを内容とする。かかる構造は当然実施可能である。
【図面の簡単な説明】
【００２２】
【図１】この発明によるメモリーのレイテンシーカウンターを表す説明図である。
【図２】図１に示すレイテンシーカウンターの高周波アクセス動作のタイミング図ある。
【図３】図１に示すレイテンシーカウンターの低周波アクセス動作のタイミング図である。
【図４】この発明によるレイテンシー計数方法のフローチャートである。
【符号の説明】
【００２３】
１００            レイテンシーカウンター
１０２            クロック遅延モジュール
１０２ａ〜ｇ      可制御クロック遅延ユニット
１０４            周波数検知器
１０６            遅延制御信号発生モジュール
１０６ａ〜ｇ      レジスター素子
【図１】
2008071467.tif 000003
【図２】
2008071467.tif 000004
【図３】
2008071467.tif 000005
【図４】
2008071467.tif 000006