(57)【要約】      （修正有）【課題】高い信頼性を有するＤＲＡＭの半導体素子、及びその製造方法を提供する。【解決手段】半導体素子は、基板１００上のワードラインとなるゲート電極１１５と、ゲート電極１１５の側壁スペーサ１１８と、側壁スペーサ１１８によってゲート電極１１５から分離され、基板の不純物領域１２０と電気的に連結されたコンタクト１６０と、コンタクト１６０に電気的に連結されたコンタクトパッド１６５と、コンタクトパッド１６５の側面と接し、コンタクトパッド１６５の間に配置された保護パターン１４５と、コンタクトパッド１６５上のストレージノード１７０と、を含む。コンタクトパッド１６５は、対向するストレージノード１７０の底表面１７０ｂｓより広い面積を有する上部表面１６５ｔｓを有するように形成できるので、コンタクトパッド１６５の上部表面１６５ｔｓは、ストレージノード１７０に対して十分なアライメントマージン。【選択図】図１Ｂ
2008311652.tif 000002
【特許請求の範囲】
【請求項１】
基板上の導電ラインと、
前記導電ラインの側壁上の側壁スペーサと、
前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されたコンタクトと、
対応するコンタクト上で前記コンタクトに電気的に連結されたコンタクトパッドと、
前記コンタクトパッドの側面と接し、前記導電ラインと交差する第１方向に前記コンタクトパッドの間に配置された保護パターンと、
対応する前記コンタクトパッドに電気的に連結された前記コンタクトパッド上のストレージノードと、を含むことを特徴とする半導体素子。
【請求項２】
前記コンタクトパッドの下部面は前記コンタクトの上部面より前記第１方向に広いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記コンタクトパッドの上部面は対応するストレージノードの下部面より前記第１方向に広いことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ストレージノードは実質的に前記コンタクトパッドの中央に配置されたことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記ストレージノードは対応するコンタクトパッドに対して前記第１方向にオフセットされたことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記コンタクトパッドの一部領域の下の層間絶縁膜と、
前記コンタクトパッドの前記一部領域の下の前記層間絶縁膜の上部面上の底スペーサと、をさらに含み、前記底スペーサはシリコン窒化物を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記導電ラインの上部面に積層されたキャップラインをさらに含み、前記キャップラインは前記底スペーサと同一の物質を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記コンタクトパッドは前記キャップラインと接することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記側壁スペーサは前記コンタクトパッドと接し、前記側壁スペーサは前記底スペーサと同一の物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記保護パターンは前記コンタクトパッドと等しい高さを有することを特徴とする請求項１に記載の半導体素子。
【請求項１１】
基板上に導電ラインを形成するステップと、
前記導電ラインの側壁上に側壁スペーサを形成するステップと、
前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されるコンタクトを形成するステップと、
対応するコンタクト上で前記コンタクトに電気的に連結されるコンタクトパッドを形成するステップと、
前記コンタクトパッドの側面と接し、前記導電ラインと交差する第１方向に前記コンタクトパッドの間に配置される保護パターンを形成するステップと、
対応する前記コンタクトパッドに電気的に連結される前記コンタクトパッド上にストレージノードを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記導電ラインの間の第１絶縁膜上にスペーサ膜を形成するステップと、
前記スペーサ膜上に第２絶縁膜を形成するステップと、
前記スペーサ膜を停止膜として前記第２絶縁膜を平坦化するステップと、
平坦化された前記第２絶縁膜上に第１エッチングマスクを形成するステップと、
前記第１エッチングマスクの開口部を通して前記スペーサ膜及び前記第１絶縁膜を異方性エッチングするステップと、を含み、
前記第１絶縁膜は前記導電ラインの前記側壁スペーサを形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記それぞれの導電ライン上に前記導電ラインと実質的に等しい幅を有するキャップパターンを形成するステップをさらに含み、
前記スペーサ膜は前記それぞれのキャップパターンの上部面と側面上に形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第２絶縁膜を形成するステップは、
絶縁パターンの一部を前記スペーサ膜を露出するようにエッチングして、線形の複数のオープン領域を形成するステップと、
保護物質で前記オープン領域を充填するステップと、
前記スペーサ膜を停止層として前記保護物質を平坦化するステップと、を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記オープン領域を形成するステップは、
前記スペーサ膜及び前記第２絶縁膜上に、前記導電ラインと交差する開口部を有する第２エッチングマスクを形成するステップと、
前記第２エッチングマスクの開口部を通して前記第２絶縁膜を前記スペーサ膜より速い速度でエッチングするステップと、を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第２絶縁膜内にコンタクトパッド領域を画定するように、前記第１エッチングマスクを利用して前記スペーサ膜の下に位置する前記第２絶縁膜を等方性エッチングするステップをさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記第１エッチングマスクはポリシリコンを含み、前記スペーサ膜及び前記保護パターンはシリコン窒化物を含み、前記第２絶縁膜はシリコン酸化物を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記保護パターンを形成するステップは、
前記隣接するコンタクトパッドの間の一つの第１保護パターンと二つの第２保護パターンを形成するステップを含み、
前記第１保護パターンは前記第２保護パターンの間に形成され、
前記第２保護パターンは、隣接する前記第２保護パターンの間のコンタクトパッド領域を画定するためのエッチング工程の間、前記第１保護パターンを保護することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１９】
前記エッチング工程は等方性エッチングであり、
前記エッチング工程の前に、第１エッチングマスクが隣接する前記コンタクトパッドの間の前記第１保護パターンと前記第２保護パターンを覆うように形成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
ラインパターンが形成された基板上に前記ラインパターンの上部面及び側面上部を露出する第１絶縁膜を形成するステップと、
前記第１絶縁膜及び前記ラインパターンの前記露出された上部面及び側面上部にスペーサ膜を形成するステップと、
前記ラインパターンの間の前記スペーサ膜上に前記ラインパターンの間を充填する絶縁パターンを形成するステップと、
前記絶縁パターンに前記ラインパターンと交差する方向に前記スペーサ膜と接触する保護パターンを形成するステップと、
前記保護パターンの間にコンタクトパッド領域を画定するステップと、
前記コンタクトパッド領域と連結されるように前記スペーサ膜及び前記第１絶縁膜の一部領域をエッチングして前記基板を露出するコンタクト領域を画定するステップと、
前記コンタクト領域及び前記コンタクトパッド領域を導電物質で充填して、コンタクト及びコンタクトパッドを形成するステップと、
前記コンタクト上にストレージノードを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、さらに詳細には、コンタクトパッドを含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
高速大容量のＤＲＡＭが要求されている。従って、半導体素子を高集積化するため、半導体素子のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）が減少している。ＤＲＡＭのデザインルールも減少しているが、高速動作速度を維持するためにキャパシタの適切な容量が維持されなければならない。デザインルールの減少にもかかわらずキャパシタの容量を増大させるために、ストレージノードの面積を増大させることが好ましい。狭い単位面積上でストレージノードの面積を増大させるため、ストレージノードの縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）が増加している。即ち、ストレージノードの下部面積が減少している。
【０００３】
ＤＲＡＭは、狭い面積に単位素子を集積させるために多層で形成されることができる。互いに異なる層に形成された単位素子を電気的に連結するために、層間絶縁膜を貫通するコンタクトが形成される。ストレージノードの下部面積が減少してキャパシタのストレージノード及び基板の間のコンタクト形成が困難になった。これにより、半導体素子の信頼性が低下する虞がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高い信頼性を有する半導体素子を提供することにある。
【０００５】
本発明の他の目的は、安定的に半導体素子を製造できる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明の実施の形態による半導体素子は、基板上の導電ラインと、前記導電ラインの側壁上の側壁スペーサと、前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されたコンタクトと、対応するコンタクト上で前記コンタクトに電気的に連結されたコンタクトパッドと、前記コンタクトパッドの側面と接し、前記導電ラインと交差する第１方向に前記コンタクトパッドの間に配置された保護パターンと、対応する前記コンタクトパッドに電気的に連結された前記コンタクトパッド上のストレージノードと、を含むことができる。
【０００７】
一実施の形態によれば、前記コンタクトパッドの下部面は前記コンタクトの上部面より前記第１方向に広いことができる。
【０００８】
他の実施の形態によれば、前記コンタクトパッドの上部面は対応するストレージノードの下部面より前記第１方向に広いことができる。
【０００９】
また他の実施の形態によれば、前記ストレージノードは実質的に前記コンタクトパッドの中央に配置されることができる。
【００１０】
また他の実施の形態によれば、前記ストレージノードは対応するコンタクトパッドに対して前記第１方向にオフセット（ｏｆｆｓｅｔ）されることができる。
【００１１】
また、他の実施の形態によれば、前記素子は、前記コンタクトパッドの一部領域の下の層間絶縁膜と、前記コンタクトパッドの前記一部領域の下の前記層間絶縁膜の上部面上の底スペーサ（ｂｏｔｔｏｍ  ｓｐａｃｅｒ）と、をさらに含み、前記底スペーサはシリコン窒化物を含むことができる。
【００１２】
また、他の実施の形態によれば、前記素子は、前記導電ラインの上部面に積層されるキャップラインをさらに含み、前記キャップラインは前記底スペーサと同一の物質を含むことができる。
【００１３】
また、他の実施の形態によれば、前記コンタクトパッドは前記キャップラインと接することができる。
【００１４】
また、他の実施の形態によれば、前記側壁スペーサは前記コンタクトパッドと接し、前記側壁スペーサは前記底スペーサと同一の物質を含むことができる。
【００１５】
また、他の実施の形態によれば、前記保護パターンは前記コンタクトパッドと等しい高さを有することができる。
【００１６】
本発明の実施の形態による半導体素子の製造方法は、基板上に導電ラインを形成するステップと、前記導電ラインの側壁上に側壁スペーサを形成するステップと、前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されるコンタクトを形成するステップと、対応するコンタクト上で前記コンタクトに電気的に連結されるコンタクトパッドを形成するステップと、前記コンタクトパッドの側面と接し、前記導電ラインと交差する第１方向に前記コンタクトパッドの間に配置される保護パターンを形成するステップと、対応する前記コンタクトパッドに電気的に連結される前記コンタクトパッド上にストレージノードを形成するステップと、を含むことができる。
【００１７】
一実施の形態によれば、前記方法は、前記導電ラインの間の第１絶縁膜上にスペーサ膜を形成するステップと、前記スペーサ膜上に第２絶縁膜を形成するステップと、前記スペーサ膜を停止膜として前記第２絶縁膜を平坦化するステップと、平坦化された前記第２絶縁膜上に第１エッチングマスクを形成するステップと、前記第１エッチングマスクの開口部を通して前記スペーサ膜及び前記第１絶縁膜を異方性エッチングするステップと、を含み、前記第１絶縁膜は前記導電ラインの前記側壁スペーサを形成することができる。
【００１８】
他の実施の形態によれば、前記方法は、前記それぞれの導電ライン上に前記導電ラインと実質的に等しい幅を有するキャップパターンを形成するステップをさらに含み、前記スペーサ膜は前記それぞれのキャップパターンの上部面と側面上に形成されることを特徴とする。
【００１９】
また、他の実施の形態によれば、前記保護パターンを形成するステップは、絶縁パターンの一部を前記スペーサ膜を露出するようにエッチングして、線形の複数のオープン領域を形成するステップと、保護物質で前記オープン領域を充填するステップと、前記スペーサ膜を停止層として前記保護物質を平坦化するステップと、を含むことができる。
【００２０】
また、他の実施の形態によれば、前記オープン領域を形成するステップは、前記スペーサ膜及び前記第２絶縁膜上に、前記導電ラインと交差する開口部を有する第２エッチングマスクを形成するステップと、前記第２エッチングマスクの開口部を通して前記第２絶縁膜を前記スペーサ膜より速い速度でエッチングするステップと、を含むことができる。
【００２１】
また、他の実施の形態によれば、前記第２絶縁膜内にコンタクトパッド領域を画定するように、前記第１エッチングマスクを利用して前記スペーサ膜の下に位置する前記第２絶縁膜を等方性エッチングするステップをさらに含むこができる。
【００２２】
また、他の実施の形態によれば、前記第１エッチングマスクはポリシリコンを含み、前記スペーサ膜及び前記保護パターンはシリコン窒化物を含み、前記第２絶縁膜はシリコン酸化物を含むことができる。
【００２３】
また、他の実施の形態によれば、前記保護パターンを形成するステップは、前記隣接するコンタクトパッドの間の一つの第１保護パターンと二つの第２保護パターンを形成するステップを含み、前記第１保護パターンは前記第２保護パターンの間に形成され、前記第２保護パターンは、隣接する前記第２保護パターンの間のコンタクトパッド領域を画定するためのエッチング工程の間、前記第１保護パターンを保護することができる。
【００２４】
また、他の実施の形態によれば、前記エッチング工程は等方性エッチングであり、前記エッチング工程の前に、第１エッチングマスクが隣接する前記コンタクトパッドの間の前記第１保護パターンと前記第２保護パターンを覆うように形成されることができる。
【００２５】
本発明の実施の形態による半導体素子の製造方法は、ラインパターンが形成された基板上に前記ラインパターンの上部面及び側面上部を露出する第１絶縁膜を形成するステップと、前記第１絶縁膜及び前記ラインパターンの前記露出された上部面及び側面上部にスペーサ膜を形成するステップと、前記ラインパターンの間の前記スペーサ膜上に前記ラインパターンの間を充填する絶縁パターンを形成するステップと、前記絶縁パターンに前記ラインパターンと交差する方向に前記スペーサ膜と接触する保護パターンを形成するステップと、前記保護パターンの間にコンタクトパッド領域を画定するステップと、前記コンタクトパッド領域と連結されるように前記スペーサ膜及び前記第１絶縁膜の一部領域をエッチングして前記基板を露出するコンタクト領域を画定するステップと、前記コンタクト領域及び前記コンタクトパッド領域を導電物質で充填して、コンタクト及びコンタクトパッドを形成するステップと、前記コンタクト上にストレージノードを形成するステップと、を含むことができる。
【発明の効果】
【００２６】
半導体素子のデザインルールが減少して、ストレージノード及びコンタクト間のミスアライメントが発生する虞がある。ストレージノード及びコンタクト間にミスアライメントが発生すると、ストレージノードが隣接する他の導電パターンと電気的に接触して、素子の不良をもたらす。また、これは半導体素子の動作速度を低下させて、半導体素子の信頼性を低下させる。本発明の半導体素子によれば、コンタクトとストレージノード間に広いコンタクトパッドが介在して、前記コンタクト及び前記ストレージノード間の接触抵抗が減少する。また、前記コンタクト及び前記ストレージノード間のアライメントマージンが増加する。従って、半導体素子の信頼性を向上させることができる。本発明の半導体製造方法によれば、層間絶縁膜内に保護パターンを形成した後、前記保護パターンを用いてコンタクトパッド領域を形成するので、安定的に十分広いコンタクトパッド領域を形成することができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照して本発明の好ましい実施の形態を詳しく説明する。
【００２８】
しかしながら、本発明は下記の実施の形態に限定されず、他の形態に具体化されることができる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的且つ完全なものになるように、そして、当業者に本発明の思想を十分伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されている。「〜上に」という表現は、ある要素の真上に直接連結されることを表すか、またはある要素の真上に他の要素が介在してから連結されることを表すものである。
【００２９】
以下、図１Ａ乃至３Ｂを参照して、本発明の実施の形態による半導体素子を説明する。
【００３０】
先ず、図１Ａ及び１Ｂを参照して、本発明の一実施の形態による半導体素子を説明する。図１Ａ及び１Ｂを参照すれば、基板１００上に第１方向ＷＤにワードラインＷＬが伸長する。前記基板１００には、素子分離領域１０２によって活性領域ＡＣＴが画定される。前記活性領域ＡＣＴには、不純物領域１２０が形成される。前記ワードラインＷＬそれぞれはゲート電極１１５を成し、前記ゲート電極１１５及び前記基板１００の間にゲート絶縁パターン１１０が介在する。前記ゲート電極１１５の上部面及び側壁はそれぞれゲートキャップライン１１７及びゲートスペーサ１１８で取り囲まれる。前記ゲート絶縁パターン１１０、前記ゲート電極１１５及び前記ゲートキャップライン１１７は、ゲートライン１１９を構成する。
【００３１】
互いに異なる活性領域ＡＣＴを横切る前記ワードラインＷＬの間の前記活性領域上に、下部コンタクトパッド１２３が配置される。コンタクト１６０は、前記下部コンタクトパッド１２３の上部面１２３ｔｓと接する下部面（ｂｏｔｔｏｍ  ｓｕｒｆａｃｅ）１６０ｂｓを有する。前記コンタクト１６０は第１層間絶縁膜１２４及び第２層間絶縁膜１３０を貫通し、上部コンタクトパッド１６５と連結される。前記下部コンタクトパッド１２３が形成されない前記基板１００は、下部絶縁パターン１２１で覆われる。
【００３２】
前記第１方向ＷＤと交差する第２方向ＢＤにビットライン１２５が伸長する。前記ビットライン１２５は前記第１層間絶縁膜１２４上の前記第２層間絶縁膜１３０内に配置される。前記ビットライン１２５それぞれの上部面にビットラインキャップパターン１２６が配置される。前記ビットラインキャップパターン１２６の側壁及び前記ビットライン１２５の側壁は、それぞれ第１スペーサ１３３ａ及び第２スペーサ１３０ａで覆われる。前記ビットラインキャップパターン１２６の上部面はトップスペーサ１３３ｃで覆われる。前記第２スペーサ１３０ａは、前記ビットライン１２５と前記コンタクト１６０の間に配置され得る。
【００３３】
前記ビットラインキャップパターン１２６は、前記第１スペーサ１３３ａを介して前記上部コンタクトパッド１６５と隣接する。前記ビットラインキャップパターン１２６の間に保護パターン１４５が介在し、前記保護パターン１４５は前記第２方向ＢＤに配列される。前記保護パターン１４５の前記第２方向ＢＤへの長さは前記コンタクト１６０の大きさを考慮して調節できる。例えば、前記保護パターン１４５の前記第２方向ＢＤへの長さは、前記コンタクト１６０の境界と隣接するように拡張できる。
【００３４】
前記保護パターン１４５の間に前記第２方向ＢＤに前記上部コンタクトパッド（第１上部コンタクトパッド）１６５が配列される。前記上部コンタクトパッド１６５は前記保護パターン１４５を介して他の上部コンタクトパッド（第２上部コンタクトパッド）と互いに離隔する。従って、一つの保護パターン１４５の両側面は隣接する上部コンタクトパッドの一側面とそれぞれ接する。前記上部コンタクトパッド１６５の大きさは前記保護パターン１４５の大きさによって調節できる。前記保護パターン１４５は、窒化物を含むことができる。
【００３５】
前記上部コンタクトパッド１６５の下部面１６５ｂｓと前記第２層間絶縁膜１３０の上部面１３０ｔｓの間に、底スペーサ（ｂｏｔｔｏｍ  ｓｐａｃｅｒ）１３３ｂが介在する。前記上部コンタクトパッド１６５の下部面１６５ｂｓは前記コンタクト１６０の上部面１６０ｔｓより広いので、前記底スペーサ１３３ｂは前記コンタクト１６０が接する領域のみを露出することができる。
【００３６】
前記上部コンタクトパッド１６５上にストレージノード１７０がそれぞれ接する。前記ストレージノード１７０は前記上部コンタクトパッド１６５と電気的に接続する。前記上部コンタクトパッド１６５は、対向する前記ストレージノード１７０の底表面１７０ｂｓより広い面積を有する上部表面１６５ｔｓを有するように形成できる。従って、前記保護パターン１４５の間の前記上部コンタクトパッド１６５の前記上部表面１６５ｔｓは、前記ストレージノード１７０に対して十分なアライメントマージンを提供することができる。従って、前記ストレージノード１７０及び下部に位置する前記上部コンタクトパッド１６５の間の電気的連結に対する信頼性が高くなる。それにより、前記ストレージノード１７０及び前記上部コンタクトパッド１６５の間の接触抵抗が減少し、信号の遅延が防止され、素子の動作特性が向上することができる。例えば、ｔＲＤＬ（Ｌａｓｔ  Ｄａｔａ  ｉｎｔｏ  Ｒｏｗ  ｆｒｅｅ  ｃｈａｒｇｅ  Ｔｉｍｅ）不良を減少させることができる。
【００３７】
図２Ａ及び２Ｂを参照して、図１Ａ及び１Ｂの半導体素子と相違する位置にストレージノードを含む第２実施の形態による半導体素子を説明する。図１Ａ及び１Ｂで説明された内容と類似する内容は省略され得る。
【００３８】
図２Ａ及び２Ｂを参照すれば、ストレージノード１７０は上部コンタクトパッド１６５上にオフセット（ｏｆｆｓｅｔ）されて、例えば、ジグザグに配列される。このようなレイアウト（ｌａｙｏｕｔ）は、隣接するストレージノードの間の分離を維持しつつ半導体素子のデザインルールを減少させることができる。従って、ストレージノード間のブリッジ（ｂｒｉｄｇｅ）の発生を減少させるように間隔を提供することができる。
【００３９】
図２Ａ及び２Ｂを参照すれば、前記ストレージノード１７０は下部に位置する前記上部コンタクトパッド１６５に対して、相対的に前記第２方向ＢＤにシフトされる。アライメントにおいてシフトは前記ビットラインＢＬに平行な二つのパターンに対して行われることができる。前記ビットラインＢＬに平行な第１パターンは、前記第２方向ＢＤに所定の分だけシフトされてオフセット（ｏｆｆｓｅｔ）された前記ストレージノード１７０を有し、前記ビットラインＢＬに平行で隣接する第１パターンの間の前記第２パターンは、前記第２方向ＢＤに第１パターンのストレージノード１７０とは逆の方にシフトされてオフセット（ｏｆｆｓｅｔ）されたストレージノード１７０を有する。前記交互に発生するオフセット（ｏｆｆｓｅｔ）は、図２Ａに図示されたジグザグパターンのストレージノード１７０を提供することができる。前記第２方向ＢＤに、前記ストレージノード１７０の前記底表面１７０ｂｓと前記上部コンタクトパッド１６５の前記上部表面１６５ｔｓとのサイズ差によるマージンは、これらの間の電気的接触は維持しながら、前記上部コンタクトパッド１６５に対して相対的に前記ストレージノード１７０をシフトすることができる。図２Ｂに示すように、前記ストレージノード１７０の前記底表面１７０ｂｓのエッジは前記上部コンタクトパッド１６５の前記上部表面１６５ｔｓのエッジに実質的にアライメントされることができる。
【００４０】
図３Ａ及び３Ｂを参照して、前述された半導体素子と異なる上部コンタクトパッド１６５’及び保護パターン１４６を有する第３実施の形態による半導体素子を説明する。
【００４１】
図３Ａ及び３Ｂを参照すれば、一つの上部コンタクトパッド１６５’は一対の第１サブ保護パターン１４６ａ及び第２サブ保護パターン１４６ｂと接する。前記一対の第１及び第２保護パターン１４６ａ、１４６ｂは保護パターン１４６と構成することができる。前記上部コンタクトパッド１６５’の両側面にそれぞれ前記第１サブ保護パターン１４６ａ及び前記第２サブ保護パターン１４６ｂが接する。前記第１サブ保護パターン１４６ａ及び前記第２サブ保護パターン１４６ｂは、隣接するコンタクトパッド１６５’の間に前記第２方向ＢＤに配列される。隣接する前記第１サブ保護パターン１４６ａの間に酸化パターン１４８が具備される。これにより、第１サブ保護パターン１４６ａは前記第２方向ＢＤに前記酸化パターン１４８と前記上部コンタクトパッド１６５’との間に配置される。同じく、他の酸化パターン１４８が隣接する第２サブ保護パターンら１４６ｂの間に配置される。
【００４２】
図４Ａ乃至１１Ｂを参照して、本発明の一実施の形態による半導体素子の製造方法を説明する。
【００４３】
図４Ａ及び４Ｂを参照すれば、半導体基板１００に素子分離領域１０２を形成して活性領域ＡＣＴを画定する。前記素子分離領域１０２は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって形成できる。
【００４４】
前記半導体基板１００上にゲート絶縁膜（図示せず）が形成される。前記ゲート絶縁膜は、熱酸化工程によって形成される酸化膜であり得る。前記ゲート絶縁膜上にゲート導電膜（図示せず）が形成される。前記ゲート導電膜はドーピングされたポリシリコンを含む単層であり得る。または、前記ゲート導電膜はドーピングされたポリシリコン膜、シリサイド膜及び／または金属膜の複層であり得る。前記ゲート導電膜上にゲートキャップ膜（図示せず）が形成される。前記ゲートキャップ膜はシリコン窒化膜であり、エッチング工程中前記ゲート導電膜を保護することができる。前記ゲートキャップ膜、前記ゲート導電膜及び前記ゲート絶縁膜をパターニングすることで、ゲート絶縁パターン１１０、ゲート電極１１５及びゲートキャップライン１１７を含むゲートライン１１９が形成される。前記ゲート電極１１５は第１方向ＷＤに延長されて、ワードラインＷＬを構成する。
【００４５】
前記ゲートライン１１９をマスクとして前記活性領域ＡＣＴに不純物を注入することで、不純物領域１２０が形成される。前記ゲートライン１１９の側壁にゲートスペーサ１１８が形成される。
【００４６】
図５Ａ及び５Ｂを参照すれば、前記ゲートライン１１９及び前記基板１００上に第１絶縁膜（図示せず）が形成される。前記ゲートライン１１９の上部面が露出されるように前記第１絶縁膜を平坦化して、前記ゲートライン１１９の間に下部絶縁パターン１２１が形成される。
【００４７】
前記ゲートライン１１９の間の前記基板１００を露出するように前記下部絶縁パターン１２１の一部を除去して、前記不純物領域１２０上に下部コンタクトパッド領域（図示せず）が形成される。前記下部コンタクトパッド領域を導電物質で充填することで、下部コンタクトパッド１２３が形成される。
【００４８】
前記ゲートライン１１９、前記下部絶縁パターン１２１及び前記下部コンタクトパッド１２３上に第１層間絶縁膜１２４が形成される。例えば、前記第１層間絶縁膜１２４はシリコン酸化膜であり得る。
【００４９】
前記第１層間絶縁膜１２４上に、ビットライン導電膜（図示せず）及びビットラインキャップ膜（図示せず）が形成される。例えば、前記ビットライン導電膜はタングステンのような金属物質を含むことができ、前記ビットラインキャップ膜はシリコン窒化物を含むことができる。前記ビットラインキャップ膜及び前記ビットライン導電膜をパターニングして、ビットライン１２５及びビットラインキャップパターン１２６を含むビットラインスタック１２７が形成される。前記ビットライン１２５は前記第１方向ＷＤと交差する第２方向ＢＤに延長される。前記ビットラインスタック１２７の側壁にビットラインスペーサ（図示せず）が形成され得る。例えば、前記ビットラインスペーサは前記ビットライン１２５の酸化を防止することができる。
【００５０】
前記ビットラインスタック１２７及び前記第１層間絶縁膜１２４上に、第２絶縁膜（図示せず）が形成される。前記第２絶縁膜をリセスして、第２層間絶縁膜１３０が形成される。例えば、前記第２絶縁膜は、ウェットエッチング工程によりリセスできる。前記第２層間絶縁膜１３０により、前記ビットラインスタック１２７の上部面及び側面上部が露出される。例えば、前記第２絶縁膜は、前記ビットラインキャップパターン１２６のみを露出するようにリセスされることができる。前記ビットラインスタック１２７の露出された上部面及び側面上部及び前記第２層間絶縁膜１３０上に、ススペーサ膜１３３が形成される。例えば、前記スペーサ膜１３３はコンフォーマルなシリコン窒化膜であり得る。前記スペーサ膜１３３上に第３絶縁膜（図示せず）が形成される。
【００５１】
前記第３絶縁膜に対して平坦化工程を行うことで、第３層間絶縁膜１３５が形成される。例えば、前記平坦化工程は、化学機械研摩（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程であって、前記ビットラインスタック１２７上の前記スペーサ膜１３３を停止点にして行われる。
【００５２】
図６Ａ及び６Ｂを参照すれば、前記第３層間絶縁膜１３５上に線形のマスク開口部１４１を有するマスクパターン１４０が形成される。前記マスク開口部１４１の長軸は前記第１方向ＷＤに形成される。前記マスク開口部１４１を通して、前記第３層間絶縁膜１３５及び前記ビットラインスタック１２７上の前記スペーサ膜１３３が一部露出される。前記マスク開口部１４１の下に前記ワードラインＷＬの間の前記下部絶縁パターン１２１が位置する。
【００５３】
図７Ａ及び７Ｂを参照すれば、前記マスクパターン１４０を利用して前記スペーサ膜１３３が露出されるように前記第３層間絶縁膜１３５をエッチングすることで、ライン開口部１３６及び上部絶縁パターン１３５ａが形成される。前記第３層間絶縁膜１３５は前記マスクパターン１４０及び前記スペーサ膜１３３より早く除去されることができる。例えば、前記第３層間絶縁膜１３５はシリコン酸化物を含み、前記マスクパターン１４０及び前記スペーサ膜１３３はシリコン窒化物を含むことができる。前記第３層間絶縁膜１３５がエッチングされた後、前記マスクパターン１４０が除去される。
【００５４】
前記ライン開口部１３６を充填するように前記上部絶縁パターン１３５ａ上に保護絶縁膜（図示せず）が形成される。前記保護絶縁膜に対して平坦化工程を行って、前記ライン開口部１３６内に保護パターン１４５が形成される。前記平坦化工程はＣＭＰ工程であって、前記ビットラインスタック１２７上の前記スペーサ膜１３３及び前記上部絶縁パターン１３５ａを露出するように行われる。この時、前記スペーサ膜１３３が損傷される虞があるが、前記ビットラインキャップパターン１２６によって前記ビットライン１２５は保護される。
【００５５】
図８Ａ及び８Ｂを参照すれば、前記上部絶縁パターン１３５ａ、前記保護パターン１４５及び前記ビットラインスタック１２７上部面に位置する前記スペーサ膜１３３上に、エッチングマスク１５０が形成される。例えば、前記エッチングマスク１５０はポリシリコン（ｕｎｄｏｐｅｄ  ｐｏｌｙｓｉｌｉｃｏｎ）を含むことができる。前記エッチングマスク１５０は、前記上部絶縁パターン１３５ａ上の一部領域を露出するエッチング開口部１５２を含むことができる。
【００５６】
前記エッチングマスク１５０を利用して前記上部絶縁パターン１３５ａを除去することで、コンタクトパッド領域１５５が形成される。例えば、前記上部絶縁パターン１３５ａを除去するように等方性エッチングが行われる。前記エッチング開口部１５２を通してエッチング液が提供され、前記上部絶縁パターン１３５ａは、前記エッチングマスク１５０、前記スペーサ膜１３３及び前記保護パターン１４５より早く除去される。前記等方性エッチングは、前記上部絶縁パターン１３５ａが全て除去されるのに十分な時間行われる。
【００５７】
図９Ａ及び９Ｂを参照すれば、前記エッチングマスク１５０を利用して異方性エッチングが行われる。前記エッチング開口部１５２により露出された前記スペーサ膜１３３、前記第２層間絶縁膜１３０及び前記第１層間絶縁膜１２４が順にエッチングされて、前記コンタクトパッド領域１５５と連結されるコンタクト領域１５６が形成される。前記コンタクト領域１５６は前記下部コンタクトパッド１２３を露出する。前記エッチング開口部１５２を通して異方性エッチングで前記コンタクト領域１５６を形成するので、前記コンタクト領域１５６の断面（前記基板１００と平行な断面）を前記コンタクトパッド領域１５５の断面より小さくすることができる。前記コンタクト領域１５６が形成される時、前記ビットラインスタック１２７の側壁に第１スペーサ１３３ａ及び第２スペーサ１３０ａを形成することができる。
【００５８】
図１０Ａ及び１０Ｂを参照すれば、前記エッチングマスク１５０が除去される。前記コンタクトパッド領域１５５及び前記コンタクト領域１５６を充填するコンタクト１６０及び上部コンタクトパッド１６５が形成される。前記コンタクト１６０及び前記上部コンタクトパッド１６５を形成するため、導電膜（図示せず）形成ステップ及び平坦化ステップが行われる。複数の前記上部コンタクトパッド１６５を形成することができ、前記保護パターン１４５は隣接する前記上部コンタクトパッド１６５の間に配置される。
【００５９】
図１１Ａ及び１１Ｂを参照すれば、前記上部コンタクトパッド１６５上にストレージノード１７０が形成される。前記ストレージノード１７０は実質的に前記上部コンタクトパッド１６５の中央部分に形成されることができる。前記ストレージノード１７０上に誘電膜１７２及び上部電極（図示せず）を形成することで、キャパシタが形成される。
【００６０】
図１２Ａ及び１２Ｂを参照して、本発明の他の実施の形態による半導体素子の製造方法を説明する。図４Ａ乃至１０Ｂと関連して説明された工程を以下行うことができ、前述の内容と同一の内容は省略する。
【００６１】
図１２Ａ及び１２Ｂを参照すれば、前記上部コンタクトパッド１６５上に前記ストレージノード１７０がそれぞれジグザグに形成される。従って、デザインルールが減少しても、隣接するストレージノード１７０間ブリッジの形成を防止するかまたは減少させることができる。前記ストレージノード１７０の間の間隔が大きくなるほどブリッジ形成を減少させることができる。前記ストレージノード１７０が前記第１方向ＷＤに一列に配列される場合より、ジグザグに形成される場合にストレージノード間の間隔を更に大きくすることができる。
【００６２】
図１３Ａ乃至１６Ｂを参照して、本発明のまた他の実施の形態による半導体素子の製造方法を説明する。前述の内容と同一の内容は簡略に説明する。
【００６３】
図１３Ａ及び１３Ｂを参照すれば、半導体基板１００に素子分離領域１０２を形成して、活性領域ＡＣＴを画定する。前記半導体基板１００上にゲート絶縁パターン１１０、ゲート電極１１５及びゲートキャップライン１１７を含むゲートライン１１９が形成される。前記ゲート電極１１５はワードラインＷＬを構成し、第１方向ＷＤに延長される。
【００６４】
前記ゲートライン１１９をマスクとして前記活性領域に不純物を注入することで、不純物領域１２０が形成される。前記ゲートライン１１９の側壁にゲートスペーサ１１８が形成される。
【００６５】
互いに異なる活性領域ＡＣＴを横切る前記ワードラインＷＬの間の前記活性領域上に、下部コンタクトパッド１２３が形成される。前記下部コンタクトパッド１２３が形成されない前記基板１００上には、下部絶縁パターン１２１が形成される。
【００６６】
前記ゲートライン１１９、前記下部絶縁パターン１２１及び前記下部コンタクトパッド１２３上に第１層間絶縁膜１２４が形成される。例えば、前記第１層間絶縁膜１２４はシリコン酸化膜であり得る。
【００６７】
前記第１層間絶縁膜１２４上に、ビットライン１２５及びビットラインキャップパターン１２６を含むビットラインスタック１２７が形成される。例えば、前記ビットライン１２５はタングステンのような金属物質を含むことができ、前記ビットラインキャップパターン１２６はシリコン窒化物を含むことができる。
【００６８】
前記ビットラインスタック１２７の上部面及び側面上部を露出する第２層間絶縁膜１３０が形成される。前記ビットラインスタック１２７の露出された上部面及び側面上部及び前記第２層間絶縁膜１３０上にスペーサ膜１３３が形成される。例えば、前記スペーサ膜１３３はシリコン窒化膜であり得る。前記スペーサ膜１３３上に絶縁膜（図示せず）が形成される。前記絶縁膜に対して平坦化工程を行って、第３層間絶縁膜１３５が形成される。
【００６９】
前記第３層間絶縁膜１３５上に、線形のマスク開口部１４３を有するマスクパターン１４２が形成される。前記マスク開口部１４３は前記第１方向ＷＤを長軸にする。前記マスク開口部１４３を通して、前記第３層間絶縁膜１３５及び前記ビットラインスタック１２７上の前記スペーサ膜１３３が一部露出される。前記マスク開口部１４３の下に位置する前記基板１００上には、前記ワードラインＷＬが延長される。
【００７０】
図１４Ａ及び１４Ｂを参照すれば、前記マスクパターン１４２を利用して前記スペーサ膜１３３が露出されるように前記第３層間絶縁膜１３５をエッチングすることで、ライン開口部１３７及び上部絶縁パターン１３５ａが形成される。前記ライン開口部１３７をシリコン窒化物で充填することで、前記ライン開口部１３７内に一対の第１サブ保護パターン１４６ａ及び第２サブ保護パターン１４６ｂを含む保護パターン１４６が形成される。前記第１サブ保護パターン１４６ａは前記活性領域上に形成されることができ、前記第２サブ保護パターン１４６ｂは前記素子分離領域１０２上に形成されることができる。
【００７１】
図１５Ａ及び１５Ｂを参照すれば、前記上部絶縁パターン１３５ａ、前記保護パターン１４６及び前記ビットラインスタック１２７上部面に位置する前記スペーサ膜１３３上に、エッチングマスク１５０が形成される。前記エッチングマスク１５０は前記上部絶縁パターン１３５ａ上の一部領域を露出するエッチング開口部１５２を含む。前記エッチング開口部１５２は、前記保護パターン１４６によって隔離された前記上部絶縁パターン１３５ａの一部領域を露出する。前記エッチング開口部１５２がオープンされた領域の下の基板上に下部コンタクトパッド１２３が位置する。
【００７２】
前記エッチングマスク１５０を利用して前記上部絶縁パターン１３５ａを除去して、コンタクトパッド領域１５５が形成される。前記エッチングマスク１５０を利用して異方性エッチングを行うことで、前記コンタクトパッド領域１５５と連結されるコンタクト領域１５６が形成される。この時、前記ビットラインスタック１２７の側壁に第１スペーサ１３３ａ及び第２スペーサ１３０ａが形成されることができる。
【００７３】
図１６Ａ及び１６Ｂを参照すれば、前記エッチングマスク１５０が除去される。前記コンタクトパッド領域１５５及び前記コンタクト領域１５６を充填するコンタクト１６０及び上部コンタクトパッド１６６が形成される。
【００７４】
前記上部コンタクトパッド１６６上にストレージノード１７０が形成される。前記ストレージノード１７０上に誘電膜１７２及び上部電極（図示せず）を形成することで、キャパシタを形成することができる。
【図面の簡単な説明】
【００７５】
【図１Ａ】本発明の実施の形態による半導体素子を示す平面図である。
【図１Ｂ】図１ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図２Ａ】本発明の実施の形態による半導体素子を示す平面図である。
【図２Ｂ】図２ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図３Ａ】本発明の実施の形態による半導体素子を示す平面図である。
【図３Ｂ】図３ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図４Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図４Ｂ】図４ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図５Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図５Ｂ】図５ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図６Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図６Ｂ】図６ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図７Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図７Ｂ】図７ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図８Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図８Ｂ】図８ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図９Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図９Ｂ】図９ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１０Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１０Ｂ】図１０ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１１Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１１Ｂ】図１１ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１２Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１２Ｂ】図１２ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１３Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１３Ｂ】図１３ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１４Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１４Ｂ】図１４ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１５Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１５Ｂ】図１５ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【図１６Ａ】本発明の実施の形態による半導体素子の製造方法を示す平面図である。
【図１６Ｂ】図１６ＡのＩ‐Ｉ’線及びＩＩ‐ＩＩ’線に沿った断面図である。
【符号の説明】
【００７６】
１００  基板
１４５  保護パターン
１６５  上部コンタクトパッド
１７０  ストレージノード
ＡＣＴ  活性領域
ＢＬ  ビットライン
ＷＬ  ワードライン
【図１Ａ】
2008311652.tif 000003
【図１Ｂ】
2008311652.tif 000004
【図２Ａ】
2008311652.tif 000005
【図２Ｂ】
2008311652.tif 000006
【図３Ａ】
2008311652.tif 000007
【図３Ｂ】
2008311652.tif 000008
【図４Ａ】
2008311652.tif 000009
【図４Ｂ】
2008311652.tif 000010
【図５Ａ】
2008311652.tif 000011
【図５Ｂ】
2008311652.tif 000012
【図６Ａ】
2008311652.tif 000013
【図６Ｂ】
2008311652.tif 000014
【図７Ａ】
2008311652.tif 000015
【図７Ｂ】
2008311652.tif 000016
【図８Ａ】
2008311652.tif 000017
【図８Ｂ】
2008311652.tif 000018
【図９Ａ】
2008311652.tif 000019
【図９Ｂ】
2008311652.tif 000020
【図１０Ａ】
2008311652.tif 000021
【図１０Ｂ】
2008311652.tif 000022
【図１１Ａ】
2008311652.tif 000023
【図１１Ｂ】
2008311652.tif 000024
【図１２Ａ】
2008311652.tif 000025
【図１２Ｂ】
2008311652.tif 000026
【図１３Ａ】
2008311652.tif 000027
【図１３Ｂ】
2008311652.tif 000028
【図１４Ａ】
2008311652.tif 000029
【図１４Ｂ】
2008311652.tif 000030
【図１５Ａ】
2008311652.tif 000031
【図１５Ｂ】
2008311652.tif 000032
【図１６Ａ】
2008311652.tif 000033
【図１６Ｂ】
2008311652.tif 000034