(57)【要約】【課題】デュアルダマシン法を用いて配線を形成する際に、直下に形成されるビアホールの径やパターン密度にかかわらず配線溝の深さのばらつきを抑制することを目的とする。【解決手段】反射防止膜堆積前にシリコン酸化膜１０３の上面とレジストプラグ１０６ａ，１０６ｂの上面の段差をなくす、あるいは、堆積する反射防止膜の膜厚に大きな段差ができない程度に小さくすることにより、ビアホール１０４ａ，１０４ｂ径の差やパターン密度の差に関係なく反射防止膜の膜厚ばらつきを抑制することができるため、直下に形成されるビアホール１０４ａ，１０４ｂの径やパターン密度に対応して配線溝の深さのばらつきを抑制することができる。【選択図】図１
2008071913.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の配線層を設けて形成される半導体装置の任意の下層配線上に上層配線および前記上層配線と前記下層配線とを電気的に接続するコンタクトプラグを形成するに際し、
前記下層配線上を含む全面に絶縁膜を形成する工程と、
前記絶縁膜の所定の前記下層配線上にビアホールを形成する工程と、
前記ビアホールにレジスト膜を埋め込む工程と、
前記ビアホールからはみだした前記レジスト膜を除去してレジストプラグを形成する工程と、
前記絶縁膜を後退させる工程と、
前記絶縁膜および前記レジストプラグ上に反射防止膜を形成する工程と、
前記反射防止膜上の所定の領域に形成したレジストマスクをマスクとして選択的に前記絶縁膜および前記反射防止膜ならびに前記レジスト膜をエッチングして配線溝を形成する工程と、
前記レジストマスクおよび前記反射防止膜ならびに前記レジスト膜を除去して前記ビアホール下部の前記下部配線を露出する工程と、
前記ビアホールおよび前記配線溝中に導電体を埋め込む工程と
を有し、形成された前記反射防止膜の膜厚が、前記反射防止膜のエッチングにより形成された前記配線溝の深さが前記ビアホールの径や形成密度にかかわらず一定となる膜厚になるように、前記絶縁膜の後退により前記絶縁膜と前記レジストプラグの段差の制御を行うことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に複数の配線層を設けて形成される半導体装置の任意の下層配線上に上層配線および前記上層配線と前記下層配線とを電気的に接続するコンタクトプラグを形成するに際し、
前記下層配線上を含む全面に絶縁膜を形成する工程と、
前記絶縁膜の所定の前記下層配線上にビアホールを形成する工程と、
前記ビアホールにレジスト膜を埋め込む工程と、
前記ビアホールからはみだした前記レジスト膜を除去してレジストプラグを形成する工程と、
前記絶縁膜を後退させる工程と、
前記絶縁膜および前記レジストプラグ上に反射防止膜を形成する工程と、
前記反射防止膜上の所定の領域に形成したレジストマスクをマスクとして選択的に前記絶縁膜および前記反射防止膜ならびに前記レジスト膜をエッチングして配線溝を形成する工程と、
前記レジストマスクおよび前記反射防止膜ならびに前記レジスト膜を除去して前記ビアホール下部の前記下部配線を露出する工程と、
前記ビアホールおよび前記配線溝中に導電体を埋め込む工程と
を有し、形成された前記反射防止膜の膜厚が、前記反射防止膜のエッチングにより形成された前記配線溝の深さが前記ビアホールの径や形成密度に対応した深さとなる膜厚になるように、前記絶縁膜の後退により前記絶縁膜と前記レジストプラグの段差の制御を行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁膜と前記レジストプラグとの段差をなくすように前記絶縁膜を後退させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜の表面が前記レジストプラグの表面よりも高くなるように前記絶縁膜を後退させることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜の表面が前記レジストプラグの表面よりも低くなるように前記絶縁膜を後退させることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜の後退をＣＭＰ技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜の後退をウェットエッチング技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜の後退をドライエッチング技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の後退をＥＢキュア技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜の後退をＵＶキュア技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜の後退を熱キュア技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜の後退をプラズマキュア技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁膜の後退をイオンビームキュア技術を用いて行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルダマシン法を用いてコンタクトプラグと配線を形成するプロセスを用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、ビアホールと配線溝にまとめて金属を埋め込むことでコンタクトプラグと上層配線とを同時に形成するデュアルダマシン法という技術が採用されている。
【０００３】
以下、図６，図７，図８を参照しながらデュアルダマシン法を用いた従来の半導体装置の製造方法について説明する。
図６は従来の半導体装置の製造方法におけるレジストプラグ形成工程を示す工程断面図、図７は従来の半導体装置の製造方法におけるビアホールおよび配線溝形成工程を示す工程断面図、図８は従来の半導体装置の製造方法におけるパターン密度の異なるビアホール間の配線溝深さの違いを説明する図である。
【０００４】
まず、図６（ａ）に示すように、基板（図示せず）上に形成された絶縁膜４００中に下層配線４０１形成し、下層配線４０１上を含む絶縁膜４００上全面に保護膜４０２を形成する。さらに、保護膜４０２の上にシリコン酸化膜４０３を形成し、シリコン酸化膜４０３中に径が異なるビアホール４０４ａ、４０４ｂを形成した後、ビアホール４０４ａ、４０４ｂを埋め込むようにシリコン酸化膜４０３の上にレジスト膜４０５を塗布する。このとき、ビアホールは比較的に径が小さいビアホール４０４ａと比較的に径が大きいビアホール４０４ｂを形成する。
【０００５】
次に、図６（ｂ）に示すように、エッチバックによりビアホール４０４ａ、４０４ｂからはみ出したレジスト膜４０５を除去することにより、ビアホール４０４ａにレジストプラグ４０６ａを、ビアホール４０４ｂにレジストプラグ４０６ｂを形成する。
【０００６】
次に、図６（ｃ）に示すように、シリコン酸化膜４０３とレジストプラグ４０６ａ、４０６ｂの上に反射防止膜４０７を形成する。
次に、図７（ａ）に示すように、反射防止膜４０７上にレジスト膜４０８を形成し、フォトリソグラフィーによりレジスト膜４０８のパターニングを行う。
【０００７】
次に、図７（ｂ）に示すように、レジスト膜４０８をマスクとしてドライエッチングを行い反射防止膜４０７と層間絶縁膜４０３とレジストプラグの上部を除去して配線溝４０９ａ、４０９ｂを形成し、さらに残ったレジストプラグ４０６ａ、４０６ｂと保護膜４０２を除去することで、ビアホールおよび配線溝４０９ａ、４０９ｂを形成する。
【０００８】
最後に、ビアホールおよび配線溝４０９ａ、４０９ｂにまとめて金属を埋め込むことでコンタクトプラグと上層配線とを同時に形成する（例えば、特許文献１参照）。
【特許文献１】特開２０００−１８８３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置の製造方法によると、上層配線の深さがばらつき、所望の配線構造の形成が困難となる。特に、ビアホール径が異なるパターンにおいては配線の深さにばらつきが発生するという問題点があった。
【００１０】
具体的には、まず、図６（ｂ）に示すように、ビアホール４０４ａ、４０４ｂからはみ出したレジスト膜４０５を完全に除去するために十分にエッチバックすると、レジストプラグ４０６ａ、４０６ｂは表面の高さがシリコン酸化膜４０３表面よりも低く形成され、レジストプラグ４０６ａ、４０６ｂ上が凹形状となる。
【００１１】
次に、図６（ｃ）に示すように、シリコン酸化膜４０３とレジストプラグ４０６ａ、４０６ｂの上に反射防止膜４０７を形成すると、径が小さいレジストプラグ４０６ａのパターン上では凹形状部の体積が比較的小さいため反射防止膜４０７が厚く、径が大きいレジストプラグ４０６ｂのパターン上では凹形状部の体積が比較的大きいため反射防止膜４０７が薄く形成される。
【００１２】
次に、図７（ａ）に示すように、反射防止膜４０７上にレジスト膜４０８を形成してフォトリソグラフィーによりパターニングを行い、図７（ｂ）に示すように、レジスト膜４０８をマスクとしてドライエッチングを行い、反射防止膜４０７と層間絶縁膜４０３を除去し、さらにレジストプラグ４０６ａ、４０６ｂの上部を除去することで、配線溝４０９ａ、４０９ｂを形成する。このとき、レジストプラグ４０６ａ、４０６ｂを同時にエッチングするため、反射防止膜４０７の厚みの差により、反射防止膜４０７が厚く堆積されたレジストプラグ４０６ａ上の反射防止膜４０７をエッチングする時間がレジストプラグ４０６ｂ上の反射防止膜４０７をエッチングする時間よりも長くなり、レジストプラグ４０６ｂ上の反射防止膜４０７をエッチングしてからシリコン酸化膜４０３をエッチングする時間が短くなるため、配線溝４０９ａが配線溝４０９ｂよりも浅く形成される。
【００１３】
また、図８（ａ）に示すように、ビアホールの径が等しく、パターン密度が低いビアホール４０４ｃとパターン密度が高いビアホール４０４ｄが形成されている場合でも、ビアホール外に残る反射防止膜４０７の膜厚が異なる。そのため、図８（ｂ）に示したように、ビアホールの径が異なるときと同様に、反射防止膜４０７の厚みの差により、反射防止膜４０７をエッチングしてからシリコン酸化膜４０３をエッチングする時間が短くなり、配線溝４０９ｃが配線溝４０９ｄよりも浅く形成される。
【００１４】
上記問題点を解決するために、本発明の半導体装置の製造方法は、直下に形成されるビアホールの径やパターン密度に応じて配線溝の深さを制御し、特に、配線溝の深さを一定にしたい場合には、直下に形成されるビアホールの径やパターン密度にかかわらず配線溝の深さのばらつきを抑制することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、請求項１記載の半導体装置の製造方法は、基板上に複数の配線層を設けて形成される半導体装置の任意の下層配線上に上層配線および前記上層配線と前記下層配線とを電気的に接続するコンタクトプラグを形成するに際し、前記下層配線上を含む全面に絶縁膜を形成する工程と、前記絶縁膜の所定の前記下層配線上にビアホールを形成する工程と、前記ビアホールにレジスト膜を埋め込む工程と、前記ビアホールからはみだした前記レジスト膜を除去してレジストプラグを形成する工程と、前記絶縁膜を後退させる工程と、前記絶縁膜および前記レジストプラグ上に反射防止膜を形成する工程と、前記反射防止膜上の所定の領域に形成したレジストマスクをマスクとして選択的に前記絶縁膜および前記反射防止膜ならびに前記レジスト膜をエッチングして配線溝を形成する工程と、前記レジストマスクおよび前記反射防止膜ならびに前記レジスト膜を除去して前記ビアホール下部の前記下部配線を露出する工程と、前記ビアホールおよび前記配線溝中に導電体を埋め込む工程とを有し、形成された前記反射防止膜の膜厚が、前記反射防止膜のエッチングにより形成された前記配線溝の深さが前記ビアホールの径や形成密度にかかわらず一定となる膜厚になるように、前記絶縁膜の後退により前記絶縁膜と前記レジストプラグの段差の制御を行うことを特徴とする。
【００１６】
請求項２記載の半導体装置の製造方法は、基板上に複数の配線層を設けて形成される半導体装置の任意の下層配線上に上層配線および前記上層配線と前記下層配線とを電気的に接続するコンタクトプラグを形成するに際し、前記下層配線上を含む全面に絶縁膜を形成する工程と、前記絶縁膜の所定の前記下層配線上にビアホールを形成する工程と、前記ビアホールにレジスト膜を埋め込む工程と、前記ビアホールからはみだした前記レジスト膜を除去してレジストプラグを形成する工程と、前記絶縁膜を後退させる工程と、前記絶縁膜および前記レジストプラグ上に反射防止膜を形成する工程と、前記反射防止膜上の所定の領域に形成したレジストマスクをマスクとして選択的に前記絶縁膜および前記反射防止膜ならびに前記レジスト膜をエッチングして配線溝を形成する工程と、前記レジストマスクおよび前記反射防止膜ならびに前記レジスト膜を除去して前記ビアホール下部の前記下部配線を露出する工程と、前記ビアホールおよび前記配線溝中に導電体を埋め込む工程とを有し、形成された前記反射防止膜の膜厚が、前記反射防止膜のエッチングにより形成された前記配線溝の深さが前記ビアホールの径や形成密度に対応した深さとなる膜厚になるように、前記絶縁膜の後退により前記絶縁膜と前記レジストプラグの段差の制御を行うことを特徴とする。
【００１７】
請求項３記載の半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法において、前記絶縁膜と前記レジストプラグとの段差をなくすように前記絶縁膜を後退させることを特徴とする。
【００１８】
請求項４記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記絶縁膜の表面が前記レジストプラグの表面よりも高くなるように前記絶縁膜を後退させることを特徴とする。
【００１９】
請求項５記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記絶縁膜の表面が前記レジストプラグの表面よりも低くなるように前記絶縁膜を後退させることを特徴とする。
【００２０】
請求項６記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をＣＭＰ技術を用いて行うことを特徴とする。
【００２１】
請求項７記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をウェットエッチング技術を用いて行うことを特徴とする。
【００２２】
請求項８記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をドライエッチング技術を用いて行うことを特徴とする。
【００２３】
請求項９記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をＥＢキュア技術を用いて行うことを特徴とする。
【００２４】
請求項１０記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をＵＶキュア技術を用いて行うことを特徴とする。
【００２５】
請求項１１記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退を熱キュア技術を用いて行うことを特徴とする。
【００２６】
請求項１２記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をプラズマキュア技術を用いて行うことを特徴とする。
【００２７】
請求項１３記載の半導体装置の製造方法は、請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、前記絶縁膜の後退をイオンビームキュア技術を用いて行うことを特徴とする。
【００２８】
以上により、直下に形成されるビアホールの径やパターン密度に応じて配線溝の深さを制御し、特に、配線溝の深さを一定にしたい場合には、直下に形成されるビアホールの径やパターン密度にかかわらず配線溝の深さのばらつきを抑制することができる。
【発明の効果】
【００２９】
以上のように、本発明に係る半導体装置の製造方法によると、反射防止膜堆積前にシリコン酸化膜の上面とレジストプラグの上面の段差をなくす、あるいは、堆積する反射防止膜の膜厚に大きな段差ができない程度に小さくすることにより、ビアホール径の差やパターン密度の差に関係なく反射防止膜の膜厚ばらつきを抑制することができるため、直下に形成されるビアホールの径やパターン密度に対応して配線溝の深さのばらつきを抑制することができる。また、シリコン酸化膜の上面とレジストプラグの上面の段差を制御することにより、ビアホール径の差やパターン密度の差に対応して反射防止膜の膜厚を制御することができるため、直下に形成されるビアホールの径やパターン密度に対応して配線溝の深さを制御することができる。
【発明を実施するための最良の形態】
【００３０】
（実施の形態１）
本発明の実施の形態１における半導体装置の製造方法について、図１，図２，図３を参照しながら説明する。
【００３１】
図１は実施の形態１における半導体装置の製造方法のレジストプラグ形成工程を示す工程断面図、図２は実施の形態１における半導体装置の製造方法の配線溝形成工程を示す工程断面図、図３は実施の形態１における半導体装置の製造方法の配線層形成工程を示す工程断面図である。
【００３２】
まず、図１（ａ）に示すように、従来技術と同様に、シリコンからなる半導体基板（図示せず）上に形成された絶縁膜１００、下層配線１０１、保護膜１０２の上に層間絶縁膜としてシリコン酸化膜１０３をＣＶＤ法によって、例えば、膜厚４００ｎｍで形成し、その後、シリコン酸化膜１０３の所定の下層配線上にビアホール１０４ａ、１０４ｂを形成し、ビアホール１０４ａ、１０４ｂを埋め込むようにシリコン酸化膜１０３の上に、例えば、主に有機系のレジストから成るレジスト膜１０５を塗布する。本実施の形態では、ビアホールは比較的径が小さいビアホール１０４ａと比較的径が大きいビアホール１０４ｂを形成する。これらのビアホールの径は、例えば、径が大きいビアホール１０４ｂでφ＝１２０ｎｍ、径が小さいビアホール１０４ａでφ＝８０ｎｍとなる場合などがある。
【００３３】
次に、図１（ｂ）に示すように、エッチバックによりビアホール１０４ａ、１０４ｂからはみ出したレジスト膜１０５を除去し、ビアホール１０４ａにレジストプラグ１０６ａを、ビアホール１０４ｂにレジストプラグ１０６ｂを形成する。このとき、ビアホール１０４ａ、１０４ｂからはみ出したレジスト膜１０５を完全に除去するためにエッチバックを十分に行うため、レジストプラグ１０６ａ、１０６ｂの上面はシリコン酸化膜１０３の上面よりも、一般的には３０ｎｍ程度低くなる。
【００３４】
次に、図１（ｃ）に示すように、ＣＭＰ（化学的機械的研磨）によりシリコン酸化膜１０３を研磨して後退させ、シリコン酸化膜１０３の上面とレジストプラグ１０６ａ、１０６ｂの上面の高さを等しくする。このとき、ＣＭＰ用スラリーは、シリコン酸化膜１０３に対するレジストプラグ１０６ａ、１０６ｂの選択比がほぼ１のスラリーを使用し、シリコン酸化膜１０３の上面がレジストプラグ１０６ａ、１０６ｂの上面と同じ高さになるまで、段差が３０ｎｍ程度の場合は３０ｎｍ程度研磨する。ここで用いられるスラリーとしては、例えば、アルミナ、シリカ、セリアなどの砥粒を含むスラリーが考えられる。
【００３５】
このとき、シリコン酸化膜１０３を過剰に研磨しても、ＣＭＰ用スラリーはシリコン酸化膜１０３に対するレジストプラグ１０６ａ、１０６ｂの選択比がほぼ１であるため、シリコン酸化膜１０３の上面とレジストプラグ１０６ａ、１０６ｂの上面の高さを揃えることが可能となる。レジストプラグ１０６ａ、１０６ｂが研磨され始めるまで研磨を行うことで、平坦な面を得ながらシリコン酸化膜１０３の厚みを十分に残すことができ、また、シリコン酸化膜１０３をあらかじめ厚めに形成しておき、シリコン酸化膜１０３とレジストプラグ１０６ａ、１０６ｂを過剰に研磨して、シリコン酸化膜１０３を所望の厚さ、一般的には３５０ｎｍ程度まで薄膜化しても、シリコン酸化膜１０３の上面とレジストプラグ１０６ａ、１０６ｂの上面の高さが揃った平坦な面を得ることができる。
【００３６】
次に、図２（ａ）に示すように、シリコン酸化膜１０３とレジストプラグ１０６ａ、１０６ｂの上に反射防止膜１０７として有機系の膜約５０ｎｍを塗布法により成膜する。本実施の形態では、シリコン酸化膜１０３とレジストプラグ１０６ａ、１０６ｂの高さが揃っているため、ビアホールの径に関係なく反射防止膜１０７の膜厚を均一に形成することができる。
【００３７】
次に、図２（ｂ）に示すように、反射防止膜１０７の上にフォトリソグラフィーによりパターニングされた主に有機系のレジストから成るレジスト膜１０８を形成し、レジスト膜１０８をマスクとしてドライエッチングを行い、反射防止膜１０７とシリコン酸化膜１０３とレジストプラグ１０６ａの上部とレジストプラグ１０６ｂの上部とを除去し、ビアホール１０４ａに配線溝１０９ａを、ビアホール１０４ｂに配線溝１０９ｂを形成する。これら配線溝１０９ａ，配線溝１０９ｂの溝の深さは２００ｎｍ程度に形成することが一般的である。このとき、反射防止膜１０７の膜厚が均一であるため、配線溝１０９ａと配線溝１０９ｂの深さをほぼ等しくすることができる。
【００３８】
次に、図２（ｃ）に示すように、アッシングにてレジスト膜１０８と反射防止膜１０７とレジストプラグ１０６ａ、１０６ｂを除去し、その後、洗浄によりポリマーを除去する。さらに、ドライエッチングによりレジストプラグ１０６ａ、１０６ｂ下部の保護膜１０２を除去して下層配線１０１を露出させる。
【００３９】
次に、図３に示すように、ビアホール１０４ａ、１０４ｂと配線溝１０９ａ、１０９ｂとを埋めるように銅膜１１０等の導電体を堆積し、シリコン酸化膜１０３上の配線溝１０９ａ、１０９ｂからはみ出した銅膜１１０をＣＭＰによって研磨することでデュアルダマシン構造のコンタクトプラグと配線を形成する。
【００４０】
以上のように、本実施の形態では、一定の深さの配線溝を形成する際に、シリコン酸化膜１０３の上面とレジストプラグ１０６ａ、１０６ｂの上面の高さを揃えて平坦な面を得てから反射防止膜１０７を堆積するため、堆積された反射防止膜１０７の膜厚が均一となり、直下に形成されるビアホールの径や形成密度にかかわらず配線溝の深さのばらつきを抑制することができる。
【００４１】
これにより、径や形成密度が異なるビアホールを持つ絶縁膜に、深さがほぼ等しい配線を形成することができる。
（実施の形態２）
次に、本発明の実施の形態２における半導体装置の製造方法について、図４を参照しながら説明する。
【００４２】
図４は実施の形態２における半導体装置の製造方法を示す工程断面図である。
本実施の形態における、シリコン酸化膜を研磨して後退させる工程以外は、実施の形態１と同様の工程を行う。
【００４３】
本実施の形態において、シリコンから成る半導体基板上に形成された絶縁膜２００、下層配線２０１、保護膜２０２の上に、層間絶縁膜としてシリコン酸化膜２０３を形成し、シリコン酸化膜２０３に比較的径が小さいレジストプラグ２０４ａと比較的径が大きいレジストプラグ２０４ｂを形成する工程までは実施の形態１と同様の工程を行う（図示せず）。
【００４４】
次に、図４（ａ）に示すように、ＣＭＰ（化学的機械的研磨）によりシリコン酸化膜２０３を研磨して後退させ、シリコン酸化膜２０３の上面がレジストプラグ２０４ａ、２０４ｂの上面と同じ高さになる前に研磨を終了する。これにより、シリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差がＣＭＰによる研磨の前より小さくなっている。ここで、シリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差はおよそ１５ｎｍ程度が好ましい。
【００４５】
このとき用いるＣＭＰ用スラリーはシリコン酸化膜２０３を研磨するのに最も適したもので良く、レジストプラグとの選択比までを考慮する必要はない。
次に、図４（ｂ）に示すように、シリコン酸化膜２０３とレジストプラグ２０４ａ、２０４ｂの上に反射防止膜２０５を形成する。このとき、シリコン酸化膜２０３の上面がレジストプラグ２０４ａ、２０４ｂの上面より高いまま研磨を終了しているので、反射防止膜２０５は、レジストプラグ２０４ａのパターン上よりもレジストプラグ２０４ｂのパターン上のほうが薄く形成されるが、シリコン酸化膜２０３とレジストプラグ２０４ａ、２０４ｂの段差が小さいので反射防止膜２０５の膜厚のばらつきは軽減されている。
【００４６】
この後、実施の形態１と同様の工程を行い、デュアルダマシン構造の配線を形成する。
以上のように、本実施の形態では、一定の深さの配線溝を形成する際に、シリコン酸化膜２０３を、シリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差による凹形状の体積の差がその上に堆積された反射防止膜２０５のエッチング時間に影響を及ぼさない程度まで研磨することにより、直下に形成されるビアホールの径や形成密度にかかわらず配線溝の深さのばらつきを抑制することができる。
【００４７】
これにより、径や形成密度が異なるビアホールを持つ絶縁膜に、深さがほぼ等しい配線を形成することができる。
また、逆に、直下に形成されるビアホールの径やパターン密度に応じて任意の深さの配線溝を形成する際には、このシリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差に後に形成する配線溝の深さに差が出る程度で研磨を停止することにより、それぞれの配線溝の深さが任意の深さになるようにレジストプラグ２０４ａ、２０４ｂ上のシリコン酸化膜２０３の膜厚を制御して、ビアホールの径によって異なる深さの配線溝を作り分けることもできる。本実施の形態では、図４（ｃ）に示すように、研磨後のシリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差が大きいままであるほど、径が小さいビアホールに形成される配線溝２０６ａよりも、径が大きいビアホールに形成される配線溝２０６ｂを深くすることができる。
【００４８】
以上のように、本実施の形態では、反射防止膜２０５の膜厚のばらつきは実質的にエッチング時間に影響がない程度にまで軽減することにより、レジストプラグ２０４ａのパターンに形成される配線溝とレジストプラグ２０４ｂのパターンに形成される配線溝の深さの差を軽減することができる。
【００４９】
また、シリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面との段差を制御して、径が大きいビアホールに形成される配線溝を深めに形成することで、径が小さいビアホールと接続された配線よりも配線抵抗が低く、所望の配線抵抗を有する配線を形成することができる。
【００５０】
（実施の形態３）
次に本発明の実施の形態３における半導体装置の製造方法について、図５を参照しながら説明する。
【００５１】
図５は実施の形態３における半導体装置の製造方法を示す工程断面図である。
本実施の形態における、シリコン酸化膜を研磨して後退させる工程以外は、実施の形態１と同様の工程を行う。
【００５２】
本実施の形態において、シリコンから成る半導体基板（図示せず）上に形成された絶縁膜３００、下層配線３０１、保護膜３０２の上に、層間絶縁膜としてシリコン酸化膜３０３を形成し、シリコン酸化膜３０３に比較的径が小さいレジストプラグ３０４ａと比較的径が大きいレジストプラグ３０４ｂを形成する工程までは実施の形態１と同様の工程を行う（図示せず）。
【００５３】
次に、図５（ａ）に示すように、ＣＭＰ（化学的機械的研磨）により、レジストプラグ３０４ａ、３０４ｂに対してシリコン酸化膜３０３を優先的に研磨して後退させ、シリコン酸化膜３０３の上面がレジストプラグ３０４ａ、３０４ｂの上面より低くなるようにオーバーエッチングし、段差の絶対値が研磨前よりも小さいうちに研磨を終了する。これにより、シリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面との段差がＣＭＰによる研磨の前よりは小さくなっている。ここで、シリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面との段差はおよそ１５ｎｍ程度が好ましい。
【００５４】
このとき、ＣＭＰ用スラリーは、シリコン酸化膜３０３に対するレジストプラグ３０４ａ、３０４ｂの選択比が１より小さいスラリーを使用し、シリコン酸化膜３０３の上面がレジストプラグ３０４ａ、３０４ｂの上面より低く、段差の絶対値が研磨前よりも小さいうちに研磨を終了する。
【００５５】
次に、図５（ｂ）に示すように、シリコン酸化膜３０３とレジストプラグ３０４ａ、３０４ｂの上に反射防止膜３０５を形成する。このとき、シリコン酸化膜３０３の上面がレジストプラグ３０４ａ、３０４ｂの上面より低くなるようにオーバーエッチングし、段差の絶対値が研磨前よりも小さいうちに研磨を終了しているので、反射防止膜３０５は、レジストプラグ３０４ａのパターン上よりもレジストプラグ３０４ｂのパターン上のほうが厚く形成されるが、シリコン酸化膜３０３とレジストプラグ３０４ａ、３０４ｂの段差の絶対値が研磨前よりも小さいので反射防止膜３０５の膜厚のばらつきは軽減されている。
【００５６】
この後、実施の形態１と同様の工程を行い、デュアルダマシン構造の配線を形成する。
以上のように、本実施の形態では、一定の深さの配線溝を形成する際に、シリコン酸化膜３０３を、シリコン酸化膜３０３の上面から突出するレジストプラグ３０４ａ、３０４ｂの体積の差がその上に堆積された反射防止膜３０５のエッチング時間に影響を及ぼさない程度まで研磨することにより、直下に形成されるビアホールの径にかかわらず配線溝の深さのばらつきを抑制することができる。
【００５７】
これにより、径が異なるビアホールを持つ絶縁膜に、深さがほぼ等しい配線を形成することができる。
また、逆に、直下に形成されるビアホールの径やパターン密度に応じて任意の深さの配線溝を形成する際には、このシリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面との段差に、後に形成する配線溝の深さに差が出る程度で研磨を停止することにより、それぞれの配線溝の深さが任意の深さになるようにレジストプラグ３０４ａ、３０４ｂ上のシリコン酸化膜２０３の膜厚を制御して、ビアホールの径によって異なる深さの配線溝を作り分けることもできる。本実施の形態では、図５（ｃ）に示すように、研磨後のシリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面との段差が大きくなるようにシリコン酸化膜３０３をオーバーエッチングするほど、径が小さいビアホールに形成される配線溝３０６ａよりも、径が大きいビアホールに形成される配線溝３０６ｂを浅くすることができる。
【００５８】
以上のように、本実施の形態では、反射防止膜３０５の膜厚のばらつきが実質的にエッチング時間に影響がない程度に軽減され、レジストプラグ３０４ａのパターンに形成される配線溝とレジストプラグ３０４ｂのパターンに形成される配線溝の深さの差を軽減することができる。
【００５９】
また、シリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面との段差を制御して、径が大きいビアホールに形成される配線溝を浅めに形成することで、径が小さいビアホールと接続された配線よりも幅が広く、かつ溝が浅い、配線抵抗がほぼ等しい所望の配線抵抗を有する配線を形成することができる。
【００６０】
なお、本発明の各実施の形態では、シリコン酸化膜を後退させる方法としてＣＭＰ技術を使用した場合について説明したが、本発明はウェットエッチ、ドライエッチ、ＥＢ（電子ビーム）キュア、ＵＶ（紫外線）キュア、熱キュア、プラズマキュア、イオンビームキュアなどの技術を用いてシリコン酸化膜を後退させる方法についても同様に適用可能である。
【００６１】
特に、ＣＭＰ技術は、面内均一性が高いため、反射防止膜堆積前の絶縁膜表面とレジストプラグ表面の高低差の面内ばらつきを小さくすることができる。その結果、反射防止膜の面内ばらつきを抑え、配線溝深さの面内ばらつきを小さくすることができる。また、ウェットエッチング技術は、スクラッチなどの欠陥が少ないため、その後形成される配線のショート不良の発生を低減することができる。ドライエッチング技術は、下層配線などにダメージを加えることなく絶縁膜を後退させることができる。ＥＢキュア技術は、ＥＢが幅広いエネルギーをもつため、絶縁膜の膜種によらず有効である。また、ＥＢキュアは平坦性が高いため絶縁膜後退量の面内ばらつきを小さくできる。その結果、反射防止膜の面内ばらつきを抑え、配線溝深さの面内ばらつきを小さくすることができる。ＵＶキュア技術は、チャージアップダメージがなく、ＥＢよりもエネルギーの幅が狭いため下層の絶縁膜までキュアすることがなく、膜厚方向の制御性が高い。そのため、配線を積層化していく場合には特に有効な手段である。熱キュア技術は、電子を使用しないためチャージアップダメージがなく、また絶縁膜の面内均一性が高い。そのため、配線の積層化による面内ばらつきを抑制するのに特に有効な手段である。プラズマキュア技術は、絶縁膜表面の硬度を高くすることができるため、配線形成時に使用するＣＭＰに対して耐性が高くなる。また、上層の絶縁膜との密着性も優れていることから積層化にも非常に有効な手段である。さらに、イオンビーム技術は、プラズマによるダメージもなく、かつ絶縁膜表面の硬度を高くすることができるため、配線形成時に使用するＣＭＰに対して耐性が高くなる。また、上層の絶縁膜との密着性も優れていることから積層化にも非常に有効な手段である。
【００６２】
ＣＭＰ技術と同様に、シリコン酸化膜の後退にウェットエッチを使用した場合でも、レジストプラグよりもシリコン酸化膜の選択比が１よりも大きいエッチング液を使用し、シリコン酸化膜の上面の高さがレジストプラグ上面の高さに揃う時間よりも短く処理するように制御することにより、図２（ａ）のように後退後のシリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面の高低差が後退前よりも小さく、かつシリコン酸化膜２０３の上面がレジストプラグ２０４ａ、２０４ｂの上面よりも高くすることが可能である。また、シリコン酸化膜の上面の高さがレジストプラグ２０４ａ、２０４ｂの上面の高さに揃う時間よりも長く処理するように制御することにより、図３（ａ）のように後退後のシリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面の高低差が後退前よりも小さく、かつレジストプラグ３０４ａ、３０４ｂの上面がシリコン酸化膜３０３の上面よりも高くすることも可能である。
【００６３】
また、シリコン酸化膜の後退にドライエッチを使用した場合でも、レジストプラグよりもシリコン酸化膜の選択比が１よりも大きいエッチングガスを使用し、層間絶縁膜表面の高さがレジストプラグ表面の高さに揃う時間よりも短く処理するように制御することにより、図２（ａ）のように後退後のシリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面の高低差が後退前よりも小さく、かつシリコン酸化膜２０３の上面がレジストプラグ２０４ａ、２０４ｂの上面よりも高くすることが可能である。また、シリコン酸化膜の上面の高さがレジストプラグ２０４ａ、２０４ｂの上面の高さに揃う時間よりも長く処理するように制御することにより、図３（ａ）のように後退後のシリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面の高低差が後退前よりも小さく、かつレジストプラグ３０４ａ、３０４ｂの上面がシリコン酸化膜３０３の上面よりも高くすることも可能である。
【００６４】
また、シリコン酸化膜の後退にＥＢキュア、ＵＶキュア、熱キュア、プラズマキュア、およびイオンビームキュアを使用した場合は、それぞれＥＢ、ＵＶ、熱、プラズマおよびイオンビームの照射時間により層間絶縁膜が収縮するため、処理時間を制御することにより、図２（１）のように後退後のシリコン酸化膜２０３の上面とレジストプラグ２０４ａ、２０４ｂの上面の高低差が後退前よりも小さく、かつシリコン酸化膜２０３の上面がレジストプラグ２０４ａ、２０４ｂの上面よりも高くすることが可能である。また、シリコン酸化膜の上面の高さがレジストプラグ２０４ａ、２０４ｂの上面の高さに揃う時間よりも長く処理するように制御することにより、図３（１）のように後退後のシリコン酸化膜３０３の上面とレジストプラグ３０４ａ、３０４ｂの上面の高低差が後退前よりも小さく、かつレジストプラグ３０４ａ、３０４ｂの上面がシリコン酸化膜３０３の上面よりも高くすることも可能である。
【００６５】
ここでは、本発明を上記実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能であることは言うまでもない。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、直下に形成されるビアホールの径やパターン密度にかかわらず配線溝の深さのばらつきを抑制することができ、デュアルダマシン法を用いてコンタクトプラグと配線を形成するプロセスを用いる半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００６７】
【図１】実施の形態１における半導体装置の製造方法のレジストプラグ形成工程を示す工程断面図
【図２】実施の形態１における半導体装置の製造方法の配線溝形成工程を示す工程断面図
【図３】実施の形態１における半導体装置の製造方法の配線層形成工程を示す工程断面図
【図４】実施の形態２における半導体装置の製造方法を示す工程断面図
【図５】実施の形態３における半導体装置の製造方法を示す工程断面図
【図６】従来の半導体装置の製造方法におけるレジストプラグ形成工程を示す工程断面図
【図７】従来の半導体装置の製造方法におけるビアホールおよび配線溝形成工程を示す工程断面図
【図８】従来の半導体装置の製造方法におけるパターン密度の異なるビアホール間の配線溝深さの違いを説明する図
【符号の説明】
【００６８】
１００…絶縁膜
１０１…下層配線
１０２…保護膜
１０３…シリコン酸化膜
１０４ａ…ビアホール
１０４ｂ…ビアホール
１０５…レジスト膜
１０６ａ…レジストプラグ
１０６ｂ…レジストプラグ
１０７…反射防止膜
１０８…レジスト膜
１０９ａ…配線溝
１０９ｂ…配線溝
１１０…銅膜
２００…絶縁膜
２０１…下層配線
２０２…保護膜
２０３…シリコン酸化膜
２０４ａ…レジストプラグ
２０４ｂ…レジストプラグ
２０５…反射防止膜
２０６ａ…配線溝
２０６ｂ…配線溝
３００…絶縁膜
３０１…下層配線
３０２…保護膜
３０３…シリコン酸化膜
３０４ａ…レジストプラグ
３０４ｂ…レジストプラグ
３０５…反射防止膜
３０６ａ…配線溝
３０６ｂ…配線溝
４００…絶縁膜
４０１…下層配線
４０２…保護膜
４０３…シリコン酸化膜
４０４ａ…ビアホール
４０４ｂ…ビアホール
４０４ｃ…ビアホール
４０４ｄ…ビアホール
４０５…レジスト膜
４０６ａ…レジストプラグ
４０６ｂ…レジストプラグ
４０７…反射防止膜
４０８…レジスト膜
４０９ａ…配線溝
４０９ｂ…配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008071913.tif 000009
【図８】
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