(57)【要約】【課題】従来の固体撮像素子では、変調ゲート電極に電圧を印加し、基板に向けてホールが蓄積されたホールポケットからホールを排出していたため、変調ゲート電極下のウェルを浅く形成し、変調ゲート電極に印加する電圧に起因する電界強度を高くするためＮ型ウェルの底面の形状を段状にする必要があり、固体撮像素子の製造プロセスが複雑であった。【解決手段】クリアドレインＣＤを配置し、クリアドレインＣＤとホールポケットＨＰとの間に変調ゲート電極ＭＧと一体化されたクリアゲート電極ＣＧを配置する。ここで、クリアゲート電極ＣＧのクリアゲート絶縁層ＣＧＯの厚さを変調ゲート絶縁層ＭＧＯと比べ薄くする。クリアゲート絶縁層ＣＧＯの層厚が薄いため、小さなクリアゲート電極ＣＧへの印加電圧でキャリアの移動が制御可能となり、変調ゲート電極ＭＧとクリアゲート電極ＣＧとを一体化しても独立にキャリアの移動を制御することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型基板と、
前記一導電型基板の第１面側に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部を含むフォトダイオードと、
前記一導電型ウェル中に形成され、前記一導電型ウェルよりも高濃度の一導電型を有する電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記電荷蓄積領域の上方に設けられた第１の厚さを有する変調ゲート絶縁層と、
前記変調ゲート絶縁層の上方に設けられた変調ゲート電極と、
前記反対導電型ウェル上における、前記変調ゲート電極を平面視にて互いに挟む位置に設けられたソース及びドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき電位を出力する前記ソース及び前記ソースへ電位を供給する前記ドレインと、
前記電荷蓄積領域に蓄積された電荷を排出する経路としての電荷排出経路と、
前記電荷排出経路の上側に配置され、前記第１の厚さを有する前記変調ゲート絶縁層よりも薄い、第２の厚さを有するクリアゲート絶縁層と、
前記変調ゲート電極と一体化され、前記電荷排出経路の電位を制御すべく前記クリアゲート絶縁層上に配置されるクリアゲート電極と、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるためのクリアドレインと、を含むことを特徴とする固体撮像素子。
【請求項２】
一導電型基板と、
前記一導電型基板の第１面側に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部を含むフォトダイオードと、
前記一導電型ウェル中に形成され、前記一導電型ウェルよりも高濃度の一導電型を有する電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記電荷蓄積領域の上方に設けられた第１の厚さを有する環状の変調ゲート絶縁層と、
前記変調ゲート絶縁層の上方に設けられた環状の変調ゲート電極と、
前記反対導電型ウェル上における、前記変調ゲート電極の中心に設けられたソース及び前記変調ゲート電極の周辺に設けられたドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ソースへ電位を供給する前記ドレインと、
前記電荷蓄積領域に蓄積された電荷を排出する経路としての電荷排出経路と、
前記電荷排出経路の上側に配置され、前記第１の厚さを有する前記変調ゲート絶縁層よりも薄い第２の厚さを有するクリアゲート絶縁層と、
前記変調ゲート電極と一体化され、前記電荷排出経路の電位を制御すべく前記クリアゲート絶縁層上に配置されるクリアゲート電極と、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるためのクリアドレインと、を含むことを特徴とする固体撮像素子。
【請求項３】
前記クリアドレインは、一導電型を有し、前記一導電型基板と電気的に接続されることを特徴とする請求項１又は請求項２に記載の固体撮像素子。
【請求項４】
前記クリアドレインは、前記電荷排出経路より接続される位置に形成され、前記電荷を排出する機能を有する配線が接続される一導電型を有する領域を含むことを特徴とする請求項１又は請求項２に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、閾値変調方式のＭＯＳ型固体撮像素子に関する。
【背景技術】
【０００２】
下記の特許文献１に記載されたような従来の閾値変調方式のＭＯＳ型固体撮像素子は、光照射量に応じた光発生キャリアが、電荷蓄積領域であるキャリアポケットに移動し蓄積されることにより、トランジスタの閾値電圧が変化する。ここで、トランジスタはソースフォロア回路を形成し、飽和状態で動作させるため、光発生キャリアに応じた閾値電圧の変化分が信号として出力される。また、前記キャリアポケットから電荷を排出すること（クリア）を行う。
【０００３】
図４（Ａ）、（Ｂ）に図示の従来の固体撮像素子ｖのクリア動作は、図４（Ｂ）に示されるキャリアポケット（ホールポケット）ｈｐからホールポケットｈｐ下方に存在するＮ型ウェルｎｗの障壁を越えて、Ｐ型基板ｐｓへキャリアを排出する。クリア動作を円滑に行うべく、図４（Ｂ）に示されるように、ホールポケットｈｐの下方におけるＰ型ウェルｐｗの底面と、Ｎ型ウェルｎｗの底面との間の距離ｄ１が、フォトダイオードｐｄが形成されているＰ型ウェルｐｗの底面と、Ｎ型ウェルｎｗの底面との間の距離ｄ２に比して短くなっている。
【０００４】
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の固体撮像素子ｖでは、図４（Ｂ）に示されるように、距離ｄ１を距離ｄ２より短くする必要がある。即ち、Ｎ型ウェルｎｗの底面の断面形状を段状にする必要があるため、上記した固体撮像素子ｖの製造プロセスが複雑になるという課題があった。以下に、段差を形成する理由についての概略を説明する。
【０００６】
波長が長い赤色の光を光電変換させるためには、ある程度の深さが必要となる。そのため、フォトダイオードｐｄは、深い位置に発生したホールｈを収集するために深い位置に届くようＮ型ウェルｎｗの底面を深くとる必要がある。
一方、ホールｈをホールポケットｈｐからＰ型基板ｐｓへ排出するとき、ホールポケットｈｐ及びＰ型基板ｐｓ間に位置する部分のＮ型ウェルｎｗが障壁となる。そのため、ホールｈを障壁であるＮ型ウェルｎｗを乗り越えて排出されるように、Ｎ型ウェルｎｗでの電位勾配を保つために深さを浅くする必要がある。
そのためＮ型ウェルｎｗとＰ型ウェルｐｗとの距離ｄ１，ｄ２を領域毎に変えるべく異なる深さのＮ型ウェルｎｗを形成する必要があり、Ｎ型ウェルｎｗを製造する製造工程が煩雑となる課題がある。
また、Ｎ型ウェルｎｗでの電位勾配を保つために深さを浅くした場合においても、ホールｈをＮ型ウェルｎｗ変調ゲート電極ｍｇ及びドレインｄにより規定されるホールポケットｈｐの電位を高くすべく、変調ゲート電極ｍｇ及びドレインｄに高い電圧を印加しなければならないという課題がある。
【課題を解決するための手段】
【０００７】
本出願では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。そして「下」とは「上」と反対方向を指すものと定義する。また、「開口率」とは、光発生キャリアを発生可能な領域の面積と、単位画素の面積との比率と定義する。
【０００８】
本発明に係る第１の固体撮像素子は、上記した課題を解決すべく、一導電型基板と、前記一導電型基板の第１面側に形成された反対導電型ウェルと、前記反対導電型ウェル中に形成された一導電型ウェルと、前記反対導電型ウェルの一部と前記一導電型ウェルの一部を含むフォトダイオードと、前記一導電型ウェル中に形成され、前記一導電型ウェルよりも高濃度の一導電型を有する電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、前記電荷蓄積領域の上方に設けられた第１の厚さを有する変調ゲート絶縁層と、前記変調ゲート絶縁層の上方に設けられた変調ゲート電極と、前記反対導電型ウェル上における、前記変調ゲート電極を平面視にて互いに挟む位置に設けられたソース及びドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき電位を出力する前記ソース及び前記ソースへ電位を供給する前記ドレインと、前記電荷蓄積領域に蓄積された電荷を排出する経路としての電荷排出経路と、前記電荷排出経路の上側に配置され、前記第１の厚さを有する前記変調ゲート絶縁層よりも薄い、第２の厚さを有するクリアゲート絶縁層と、前記変調ゲート電極と一体化され、前記電荷排出経路の電位を制御すべく前記クリアゲート絶縁層上に配置されるクリアゲート電極と、前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるためのクリアドレインと、を含むことを特徴とする。
【０００９】
本発明に係る第２の固体撮像素子は、上記した課題を解決すべく一導電型基板と、前記一導電型基板の第１面側に形成された反対導電型ウェルと、前記反対導電型ウェル中に形成された一導電型ウェルと、前記反対導電型ウェルの一部と前記一導電型ウェルの一部を含むフォトダイオードと、前記一導電型ウェル中に形成され、前記一導電型ウェルよりも高濃度の一導電型を有する電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、前記電荷蓄積領域の上方に設けられた第１の厚さを有する環状の変調ゲート絶縁層と、前記変調ゲート絶縁層の上方に設けられた環状の変調ゲート電極と、前記反対導電型ウェル上における、前記変調ゲート電極の中心に設けられたソース及び前記変調ゲート電極の周辺に設けられたドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ソースへ電位を供給する前記ドレインと、前記電荷蓄積領域に蓄積された電荷を排出する経路としての電荷排出経路と、前記電荷排出経路の上側に配置され、前記第１の厚さを有する前記変調ゲート絶縁層よりも薄い第２の厚さを有するクリアゲート絶縁層と、前記変調ゲート電極と一体化され、前記電荷排出経路の電位を制御すべく前記クリアゲート絶縁層上に配置されるクリアゲート電極と、前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるためのクリアドレインと、を含むことを特徴とする。
【００１０】
上記した本発明に係る第１、第２の固体撮像素子によれば、電荷蓄積領域に蓄積された電荷は電荷排出経路を経てクリアドレインへ排出される。そのため電荷蓄積領域に蓄積された電荷を排出する場合に、当該電荷蓄積領域から、変調ゲート電極と一体化されたクリアゲート電極への電圧の印加により電荷蓄積領域に蓄積された電荷を排出することができる。加えて、従来と異なり、反対導電型ウェルの底面の断面形状が、段状であることを要せず、平坦で足りることから、従来の固体撮像素子の製造プロセスに必要であった、反対導電型ウェルの底面の断面形状を段状に形成するという複雑な処理を行う必要がなくなり、これにより、当該第１、第２の固体撮像素子の製造プロセスを、従来の固体撮像素子の製造プロセスに比して簡易にすることが可能となる。
【００１１】
また、変調ゲート電極と一体化されたクリアゲート電極への電圧の印加により電位制御された電荷排出経路を経て、電荷を電荷蓄積領域から接地部にまで到達させることにより、当該接地部から排出される。つまり、従来と異なる経路で電荷の排出が為される。そのため、従来と異なり、当該一導電型ウェルが、電荷の排出を妨げる障壁にはならないので、変調ゲート電極及びドレインに従来より低い電圧を印加する場合でも電荷を電荷蓄積領域から接地部へ排出することができる。即ち、電荷の排出を従来に比して低い電圧で行える構造が得られる。
また、クリアゲート絶縁層と、変調ゲート絶縁層の厚さを異ならせているため、変調ゲート電極と一体化されたクリアゲート電極へ変調ゲート電極と同じ電圧が供給された場合も閾値を異ならせることができるため、変調ゲート電極に与える電圧を制御することで、変調ゲート電極下と、クリアゲート電極下とのキャリア量を独立に制御し得る構造を得ることが可能となる。
【００１２】
また、上記した本発明に係る第１、第２の固体撮像素子では、前記クリアドレインは、一導電型を有し、前記一導電型基板と電気的に接続されることを特徴とする。
【００１３】
この構成によれば、クリアドレインは一導電型基板と電気的に接続されるため、クリアドレインに流入した電荷はクリアドレインから一導電型基板へと流れて行く。そのため、クリアドレインに電気的配線を形成することなくクリア動作を行うことができる。そのため、クリアドレインを電気的に接続する配線による開口率の低下を防止することができる。
【００１４】
また、上記した本発明に係る第１、第２の固体撮像素子では前記クリアドレインは、前記電荷排出経路より接続される位置に形成され、前記電荷を排出する機能を有する配線が接続される一導電型を有する領域を含むことを特徴とする。
この構成によれば、深く形成された反対導電型ウェルを突き抜いて第一導電型基板まで電気的に接続するための領域を確保する必要がなくなり、製造工程を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明に係る固体撮像素子の実施例について図面を参照して説明する。
（実施例）
［構成］
図１（Ａ）は固体撮像素子Ｖは１つの画素を示しており、図１（Ｂ）は（Ａ）のＡ−Ａ’線に対応する断面図を示し、図１（Ｃ）は（Ａ）のＢ−Ｂ’線に対応する断面図を示している。図１（Ｃ）に描かれているＣ−Ｃ’線はポテンシャル図を描く位置を示すための線である（詳細は後述する）。固体撮像素子Ｖは図１（Ｂ）に示されるように、隣接する画素（図示せず）と素子分離層ＬＣを含む分離領域で分離されている。固体撮像素子Ｖは、図１（Ａ）〜（Ｃ）に示されるように、Ｐ型基板ＰＳと、Ｎ型ウェルＮＷと、Ｐ型ウェルＰＷと、フォトダイオードＰＤと、ホールポケットＨＰと、変調ゲート絶縁層ＭＧＯと、変調ゲート電極ＭＧと、ソースＳと、ドレインＤと、クリアゲート絶縁層ＣＧＯと、クリアゲート電極ＣＧと、クリアドレインＣＤと、電荷排出経路ＣＤＰを含む。
【００１６】
『一導電型基板』であるＰ型基板ＰＳは、接地電位ＧＮＤに接続されている。そして、図１（Ｂ）のＡ−Ａ’断面図に示されるように、『反対導電型ウェル』であるＮ型ウェルＮＷは、Ｐ型基板ＰＳ中に設けられている。『一導電型ウェル』であるＰ型ウェルＰＷは、Ｎ型ウェルＮＷ中に設けられている。図１で、「Ｎ+」，「Ｐ+」は、不純物濃度が高いことを示す。
【００１７】
フォトダイオードＰＤは、平面図である図１（Ａ）に示されるように、受光面がドレインＤにより著しく妨げられない位置にドレインＤを設けるべく、Ｌ字状に形成されている。フォトダイオードＰＤは、図１（Ａ）のＡ−Ａ’線に対応する断面図である図１（Ｂ）で点線により示されている部分で高い感度を有しており、Ｎ型ウェルＮＷの一部（Ｐ型ウェルＰＷに隣接している一部）及びＰ型ウェルＰＷの一部（Ｎ型ウェルＮＷに隣接している一部）を含む領域に配置されている。この構造は、取扱う電荷をホールとする場合の構造である。
【００１８】
『電荷蓄積領域』であるホールポケットＨＰは、図１（Ｂ）に示されるように、Ｐ型ウェルＰＷ中に、不純物濃度がＰ型ウェルＰＷより高くなるように形成されている。クリアされた状態では、ホールポケットＨＰ内のポテンシャルはＰ型ウェルＰＷ中に比べて低くなるため、フォトダイオードＰＤで発生したホールはホールポケットＨＰに蓄積される。
【００１９】
第１の厚さを有する変調ゲート絶縁層ＭＧＯは、ホールポケットＨＰの位置及び形状に対応するよう、図１（Ｂ）に示されるように、Ｐ型基板ＰＳ上における、ホールポケットＨＰの上方（Ｚ軸方向）に設けられている。
【００２０】
変調ゲート電極ＭＧは、変調ゲート絶縁層ＭＧＯ上に位置し、変調ゲート絶縁層ＭＧＯを介してホールポケットＨＰに蓄えられた電荷が検出できるよう、ホールポケットＨＰの上方（Ｚ軸方向）の変調ゲート絶縁層ＭＧＯ上に設けられている。
【００２１】
ドレインＤ及びソースＳは、図１（Ａ）、（Ｂ）に示されるように、平面視にて互いに変調ゲート電極ＭＧを挟む位置に設けられている。ドレインＤは、変調ゲート電極ＭＧと協働して、ドレインＤに印加される電圧及び変調ゲート電極ＭＧに印加される電圧により、ホールポケットＨＰの電位やソースＳの電位を規定する。
【００２２】
クリアゲート絶縁層ＣＧＯは、ホールポケットＨＰと近接又は一部が重なるよう配置される。そして第１の厚さを有する変調ゲート絶縁層ＭＧＯよりも薄い層厚を有しているため、変調ゲート絶縁層ＭＧＯが位置する領域と比べ、より小さな電圧振幅でホールの挙動が制御される。
【００２３】
クリアゲート電極ＣＧは、図１（Ａ）、（Ｃ）に示されるように、Ｘ方向、即ち、変調ゲート電極ＭＧの幅方向について、平面視にてホールポケットＨＰとが近接するよう配置されている。この場合、変調ゲート電極ＭＧとホールポケットＨＰとが平面視にて一部が重なるよう配置しても良い。また、クリアゲート電極ＣＧと変調ゲート電極ＭＧとは一体化されている。
【００２４】
クリアドレインＣＤは、図１（Ａ）、（Ｃ）に示されるように、クリアゲート電極ＣＧとＸ方向について近接して設けられており、接地電位ＧＮＤに接続される。クリアゲート電極ＣＧに電位を印加することで、ホールポケットＨＰとクリアドレインＣＤとの間に位置する電荷排出経路ＣＤＰが開き、ホールポケットＨＰに蓄えられた電荷はクリアドレインＣＤに排出される。
【００２５】
電荷排出経路ＣＤＰは、ホールポケットＨＰとクリアドレインＣＤの間に配置される。そして、クリアゲート電極ＣＧに印加される電位でその同通／遮断が制御される。ここで、電荷排出経路ＣＤＰを覆うクリアゲート絶縁層ＣＧＯの厚さは変調ゲート絶縁層ＭＧＯよりも薄く構成されている。そのため、クリアゲート電極ＣＧと変調ゲート電極ＭＧとが一体化され同電位が与えられていても、電荷排出経路ＣＤＰの同通／遮断と変調ゲート電極ＭＧの動作とを個別に制御することが可能である。
ここで、クリアドレインＣＤはクリアドレインＣＤに位置する配線から接地電位ＧＮＤと接続される。
【００２６】
（動作）
実施例の固体撮像素子の動作について説明する。図２は実施例の固体撮像素子Ｖを、図１（Ｃ）で説明した変調ゲート電極ＭＧの幅方向について示した断面図でのＣ−Ｃ’線でのポテンシャル分布図である。図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ、蓄積動作、クリア動作、変調動作（選択された画素）、変調動作（非選択画素）でのポテンシャル分布にそれぞれ対応している。
【００２７】
［蓄積動作］
固体撮像素子Ｖでは、図１（Ｂ）に示されるようにフォトダイオードＰＤで光照射により発生するホールＨが、Ｎ型ウェルＮＷ、Ｐ型ウェルＰＷ、及びホールポケットＨＰの電位勾配に従って、フォトダイオードＰＤからホールＨが移動し、ホールポケットＨＰに蓄積される。そして図２（Ａ）に示すように、例えば変調ゲート電極ＭＧ（クリアゲート電極ＣＧと同電位）にＶｇとして１Ｖ程度の電位を印加することで、クリアドレインＣＤとホールポケットＨＰは分離される。そのため、ホールＨはホールポケットＨＰに蓄積される。
【００２８】
［変調動作］
変調動作では、固体撮像素子Ｖを複数個用い、ソースを共通にして接続されたソースフォロア回路を構成し、例えば１つの固体撮像素子Ｖの変調ゲート電極ＭＧに他の固体撮像素子Ｖと比べ高い選択電位を与える。ソースフォロア回路での出力電圧は、変調ゲート電極ＭＧに印加された電位とホールポケットＨＰに蓄えられたホールＨに依存し、高い電位が加えられた変調ゲート電極ＭＧを有する固体撮像素子Ｖでの出力電圧が選択される。
具体的な電位として、例えば選択される固体撮像素子Ｖの変調ゲート電極ＭＧ（クリアゲート電極ＣＧと同電位）にＶｇとして３Ｖ、それ以外の固体撮像素子Ｖの変調ゲート電極ＭＧ（クリアゲート電極ＣＧと同電位）にＶｇとして２Ｖ程度にすることで、図２（Ｃ）、（Ｄ）に示すようにクリアドレインＣＤとホールポケットＨＰとを分離した状態でホールＨの蓄積量を選択して検出することができる。この場合ドレインＤには２〜３Ｖ程度の電位が印加され、ソースを共通にして接続されたソースフォロア回路の負荷としては例えば定電流回路を接続することができる。
【００２９】
［クリア動作］
変調ゲート電極ＭＧ（クリアゲート電極ＣＧと同電位）にＶｇとして０Ｖ程度の電位を印加すると、図２（Ｂ）に示すように変調ゲート絶縁層ＭＧＯの厚さよりも薄い厚さを有するクリアゲート絶縁層ＣＧＯ部のポテンシャルが低下し、図２（Ｂ）に示すようにホールポケットＨＰとクリアドレインＣＤが接続される。そのため、ホールポケットＨＰに蓄積されていたホールＨがクリアドレインＣＤに向けて排出され、ホールポケットＨＰは空乏化する。
【００３０】
（効果）
上記したように、実施例の固体撮像素子Ｖでは、クリアゲート電極ＣＧが、ホールポケットＨＰに近接して設けられており、ホール排出の動作のとき、クリアゲート電極ＣＧに電圧が印加されることにより電荷排出路ＣＤＰに形成されるＰチャネルが、ホールポケットＨＰと、接地電位ＧＮＤにあるクリアドレインＣＤとの間を接続する。そのため、従来と異なり、図４に示されるような、Ｎ型ウェルｎｗの底面の断面が段状である必要はなく、平坦で足りることから、実施例の固体撮像素子Ｖの製造プロセスを従来に比して簡易にすることが可能となる。
【００３１】
実施例の固体撮像素子Ｖでは、また、ホール排出の動作のとき、従来と異なり、電荷排出経路ＣＤＰの電位をクリアゲート電極ＣＧにより制御できる。そのため、ホールポケットＨＰの電位を従来ほどに高くする必要が無いことから、変調ゲート電極ＭＧ及びドレインＤに従来より低い電圧を印加することによってであっても、ホールＨをホールポケットＨＰからクリアドレインＣＤへ排出することができ、換言すれば、ホールＨの排出を、従来に比して低い電圧で行うことが可能となる。
【００３２】
ここで、『接地部』は、上記したクリアドレインＣＤにより構成することに代えて、Ｐ型基板ＰＳによって構成することによっても、上記したと同様な効果を得ることができる。加えて、クリアドレインＣＤをＰ型基板ＰＳ側に設けることで、クリアドレインＣＤに接地電位を与えるための配線を省くことが可能となり、開口率をより向上させることができる。
【００３３】
また、変調ゲート電極ＭＧとクリアゲート電極ＣＧとを一体化して形成するため、ゲート電極として典型的に用いられるポリシリコン層を１層のみ形成することで変調ゲート電極ＭＧとクリアゲート電極ＣＧとを同時に形成することが可能となり、製造工程を簡略化することができる。
【００３４】
また、変調ゲート電極ＭＧとクリアゲート電極ＣＧとを一体化して形成することで、変調ゲート電極ＭＧとクリアゲート電極ＣＧとを駆動するための配線を共通化される。そのため、配線に用いられる面積を削減することが可能となり、開口率を向上させることができる。
【００３５】
（変形例）
図３は、変形例の固体撮像素子の構成を示す。変形例の固体撮像素子Ｖ１は、変形例の固体撮像素子Ｖ１の断面図である図３（Ｂ）と実施例の固体撮像素子Ｖの断面図である図１（Ｃ）との比較から明らかであるように、基本的に実施例の固体撮像素子Ｖと同様な構成を有し、特に、実施例の固体撮像素子Ｖと同様に、ホールポケットＨＰとクリアゲート電極ＣＧとは近接している。他方で、実施例と異なり、変調ゲート電極ＭＧは、「帯状」に代えて、図３（Ａ）に示されるような「環状」であり、また、ソースＳは、図３（Ａ）に示されるように、変調ゲート電極ＭＧに囲まれて設けられており、また、ドレインＤは、図３（Ｂ）に示されるように、変調ゲート電極ＭＧの「周辺」に設けられている。
【００３６】
変形例の固体撮像素子Ｖ１によっても、図３（Ｂ）に示されるように、実施例の固体撮像素子Ｖと同様に、ホールＨが蓄積されたホールポケットＨＰを、クリアドレインＣＤへの電圧の印加により導通する電荷排出経路ＣＤＰを介して、接地電位ＧＮＤにあるクリアドレインＣＤに接続される。そのため、ホールＨをホールポケットＨＰからクリアドレインＣＤへ排出することから、従来の固体撮像素子ｖと異なり、図４に示されるような、Ｎ型ウェルｎｗの底面の断面形状が段状である必要はなく、これにより、固体撮像素子Ｖ１の製造プロセスを従来に比べて簡易化することができる。
【００３７】
変形例の固体撮像素子Ｖ１では、また、実施例の固体撮像素子Ｖと同様に、電荷排出経路ＣＤＰの電位をクリアゲート電極ＣＧにより制御できるため、ホールポケットＨＰの電位を従来ほどにまで高くする必要が無くなる。その結果、ホールＨをホールポケットＨＰからクリアドレインＣＤ（『接地部』）へ排出することを、変調ゲート電極ＭＧ及びドレインＤに従来よりも低い電圧を印加することによってでも行うことが可能となる。
【００３８】
また、『接地部』は、上記したクリアドレインＣＤにより構成することに代えて、Ｐ型基板ＰＳによって構成しても、上記した場合と同様な効果を得ることができる。
また、本実施例ではＮＭＯＳ型の構成について説明したが、これは不純物の極性を入れ替えることでＰＭＯＳ型の構成についても対応することができる。その場合、〈動作〉で説明した電位を反転することで動作についても対応することができる。なお、ＰＭＯＳ型の構成を用いる場合、基準電位を電源電位とすることで対応でき、負電圧の電源は必ずしも必要ではない。
【図面の簡単な説明】
【００３９】
【図１】実施例の固体撮像素子の構成を示す図。
【図２】実施例のポテンシャル分布図。
【図３】変形例の固体撮像素子の構成を示す図。
【図４】従来の固体撮像素子の構成を示す図。
【符号の説明】
【００４０】
Ｖ…固体撮像素子、ＰＳ…Ｐ型基板、ＮＷ…Ｎ型ウェル、ＰＷ…Ｐ型ウェル、ＨＰ…ホールポケット、Ｈ…ホール、ＣＧ…クリアゲート電極、ＣＤ…クリアドレイン、ＭＧ…変調ゲート電極、Ｄ…ドレイン、Ｓ…ソース、ＣＤＰ…電荷排出経路、ＭＧＯ…変調ゲート絶縁層、ＣＧＯ…クリアゲート絶縁層、ｖ…固体撮像素子、ｈｐ…ホールポケット、ｎｗ…Ｎ型ウェル、ｐｓ…Ｐ型基板、ｐｗ…Ｐ型ウェル、ｍｇ…変調ゲート電極、ｄ…ドレイン、ｓ…ソース、ｐｄ…フォトダイオード、ｈ…ホール。
【図１】
2008243885.tif 000003
【図２】
2008243885.tif 000004
【図３】
2008243885.tif 000005
【図４】
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