(57)【要約】【課題】検査用電源数の増大を抑制するとともに、通常使用に近い状態で効率的かつ確実に検査を行うことができる半導体装置およびその検査方法を提供する【解決手段】半導体装置１０は、第１の回路３２に電源を供給する電源線６と、第２の回路３３に電源を供給する電源線７とを備える。また、電源線６が端子ＰＤ２に接続され、電源線７が端子ＰＤ３に接続される非共通状態と、電源線６と電源線７とがともに端子ＰＤ３に接続される共通状態とを、選択的に切り替えるスイッチ部１２を備える。本構成によれば、電源線５と電源線６とが検査基板２０上で電源配線２１により共通化されている場合に、当該共通化を選択的に解消することができ、ノイズの伝播を低減することができる。【選択図】図３
2008064512.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体回路を備えた半導体装置において、
第１の半導体回路に電源を供給する第１の電源線と、
第２の半導体回路に電源を供給する第２の電源線と、
前記第１の電源線が第１の端子に接続されるとともに前記第２の電源線が第２の端子に接続され、当該各端子に供給された電源が前記第１および第２の半導体回路にそれぞれ供給される非共通状態と、前記第１の電源線と前記第２の電源線とが接続されるとともに両電源線が前記第１または第２の端子のいずれかの端子に接続され、当該端子に供給された電源が前記第１および第２の半導体回路に供給される共通状態とを、選択的に切り替えるスイッチ部と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１および第２の半導体回路、前記第１および第２の電源線、前記第１および第２の端子、並びに前記スイッチ部が同一の半導体基板上に形成された請求項１記載の半導体装置。
【請求項３】
前記スイッチ部は、
前記第１の電源線と前記第２の電源線とを選択的に接続する接続配線に介在された、導通状態と遮断状態を選択的に切り替える第１のスイッチ素子と、
前記第１の電源線と前記接続配線との接続点よりも前記端子側で前記第１の電源線に介在された、導通状態と遮断状態を選択的に切り替える第２のスイッチ素子と、
からなる請求項２記載の半導体装置。
【請求項４】
前記スイッチ部が、制御信号の入力なしに非共通状態または共通状態を選択的に維持可能な素子により構成された請求項１または２記載の半導体装置。
【請求項５】
実使用時に、前記非共通状態で使用されるとともに、前記第１および第２の電源線に、互いに独立した電源により同一の電位が印加される請求項１または２記載の半導体装置。
【請求項６】
実使用時に、互いに独立した電源装置から同一の電源が供給される複数の半導体回路を備えた半導体装置に対して前記半導体回路の数よりも少ない数の電源装置を用いて電源を供給し、電気特性の計測を行う半導体装置の検査方法において、
第１の半導体回路および第２の半導体回路に、第１の電源装置により電源を供給するとともに、第３の半導体回路に第２の電源装置により電源を供給した状態で電気特性を計測する第１の検査工程と、
前記第１の半導体回路に前記第１の電源装置により電源を供給するとともに、前記第２の半導体回路および前記第３の半導体回路に前記第２の電源装置により電源を供給した状態で電気特性を計測する第２の検査工程と、
を含む半導体装置の検査方法。
【請求項７】
前記第１の検査工程において、前記第１の半導体回路の電源線と前記第２の半導体回路の電源線との共通化に起因する両半導体回路間の干渉により、誤計測が生じない検査項目の計測が実施され、前記第２の検査工程において、前記電源線の共通化に起因する両半導体回路間の干渉により、誤計測が生じる検査項目の計測が実施される、請求項６記載の半導体装置の検査方法。
【請求項８】
前記第１の半導体回路がロジック回路であり、前記第２の半導体回路がアナログ回路であり、前記第３の半導体回路がメモリ回路である請求項６または７記載の半導体装置の検査方法。
【請求項９】
前記第１の検査工程において実施される検査が、実使用時に回路に入力されるクロック信号の周波数よりも低い周波数のクロック信号により回路を動作させる低速動作検査であり、前記第２の検査工程において実施される検査が、実使用時に回路に入力されるクロック信号により回路を動作させる高速動作検査である請求項８記載の半導体装置の検査方法。
【請求項１０】
前記第１および第２の検査工程が、複数個の半導体装置のそれぞれに対して同時に実施される請求項６記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を備えた半導体装置およびその検査方法に関し、特に、複数の電源端子を備えた半導体装置およびその検査方法に関する。
【背景技術】
【０００２】
近年の半導体装置の多機能化に伴って、半導体装置と外部回路との接続端子数が増大している。このような半導体装置では、種々の機能を実現するために、メモリ回路、ロジック回路、アナログ回路等の種々の回路が混載されている。これらの回路を駆動するための電源電圧は単一ではなく、回路によって駆動電圧が異なっていることも多い。このため、近年の半導体装置の製品検査を行う検査装置は、多数の検査用電源、および多数の検査用計測チャネル（半導体装置からの出力を計測する計測器類）を装備することが必要になっている。
【０００３】
一方、半導体装置の多機能化に伴って、工程内検査や出荷検査等の検査時間が長くなり、製品コストに占める検査コストの割合が大きくなっている。その製品コストを低減するために、検査コストを削減することが求められている。検査コストを削減するために、例えば、上述の検査装置には、検査用電源や検査用計測チャネル等の内蔵装備の増加を抑制して検査装置の低価格化を図ることが求められている。
【０００４】
検査装置の検査用電源数の増加を抑制する手法として、検査対象となる半導体装置（以下、ＤＵＴ（Device Under Test）という。）に対し、１つの検査用電源によりＤＵＴの複数の電源端子に電源を供給する手法がある。当該手法は、１個のＤＵＴが備える複数の電源端子の中に同一電圧を印加する電源端子が存在する場合に適用される。すなわち、同一電圧が印加される複数の電源端子を検査基板上で共通化し、当該検査基板上の共通電源配線に１つの検査用電源を接続するのである。ここで、検査基板とは、ＤＵＴと検査装置との電気的な接続を実現する回路パターンが形成された基板を指す。例えば、ソケットボードやプローブカード等を構成する基板が検査基板にあたる。
【０００５】
図７は、同一電圧が印加される複数の電源端子を有するＤＵＴに対して、電源端子を共通化して検査を行う場合のＤＵＴと検査装置との電源の接続状態を示す回路図である。図７に示すように、ＤＵＴ１００は、パッケージ１に半導体チップ１０２が封止された構造を有する。半導体チップ１０２は、ＤＵＴ１００の機能を実現する回路群３を備える。図３の例では、回路群３は、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５等で構成されている。本事例では、第１のロジック回路３１、アナログ回路３２、および第１のメモリ回路３３が同一の電源電圧（例えば、５Ｖ）で動作し、第２のロジック回路３４、および第２のメモリ回路３５は他の同一の電源電圧（例えば、３Ｖ）で動作するものとする。
【０００６】
また、半導体チップ１０２は、各回路３１〜３５にそれぞれ接続された電源線５、６、７、８、９を備えている。各回路３１〜３５は電源線５〜９に印加された電源電圧により動作する。電源線５〜９は、半導体チップ１０２上に形成された端子であるパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ接続されている。各パッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５は、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介して、パッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。
【０００７】
ＤＵＴ１００の検査を行う場合、検査装置４は、検査基板２０を介してＤＵＴ１００の外部端子Ｌ１〜Ｌ５に電源を供給する。検査基板２０上では、外部端子Ｌ１、Ｌ２に対応する電源配線が共通電源配線２１として共通化されている。ここでは、検査装置４が備える検査用電源４１が共通電源配線２１を通じてＤＵＴ１００の外部端子Ｌ１およびＬ２に電源を供給し、検査装置４が備える検査用電源４２、４３、４４が検査基板２０を通じてＤＵＴ１００の外部端子Ｌ３、Ｌ４、Ｌ５にそれぞれ電源を供給している。
【０００８】
複数の電源端子を共通化する場合には、共通化した電源端子の消費電流量の合算値が、検査用電源の電流供給能力の許容量を超えないようにする必要がある。一般にアナログ回路はロジック回路やメモリ回路に比べて半導体集積回路全体の面積に占める回路規模が小さく、その消費電力も小さい。このため、図７では、共通電源配線２１が、アナログ回路３２の外部電源端子Ｌ２と、第１のロジック回路３１の外部電源端子Ｌ１とを共通に接続している。このようにすると、電源端子を共通接続しても、第１のロジック回路３１の消費電流量とアナログ回路３２の消費電流量の合算値が著しく大きくなることがないため、検査用電源４１の電流供給能力の許容量を超えることはない。
【０００９】
なお、図７では、電源線に関与しない端子および配線の図示を省略しているが、ＤＵＴ１００は、電源電圧が印加される外部端子Ｌ１〜Ｌ５の他に、ＤＵＴ１００に処理させる信号を入力する信号入力端子や、ＤＵＴ１００が処理した信号を出力する信号出力端子、各回路の動作を同期させるクロック信号を入力するクロック端子等を備えている。また、検査装置４は、上記信号入力端子に所定の検査用入力信号を入力する信号発生器、クロック端子にクロック信号を印加するクロック発生器、およびＤＵＴに検査用入力信号を印加したときに、信号出力端子から出力される信号を計測する検査用計測チャネルを備えている。
【００１０】
本構成によれば、各外部端子Ｌ１〜Ｌ５に個別に電源を供給する場合に必要な検査用電源数が５個であるのに対して、４個の検査用電源により回路群３を動作させることができる。
【００１１】
一方、検査コストを削減するため、上述の検査装置には、検査時間を短縮することも求められている。半導体装置の検査工程では、検査時間を短縮するために、例えば、複数のＤＵＴを同時に検査する同時測定が行われている。このように、複数個のＤＵＴを同時に検査することにより、検査工程のスループットを向上させることができ、検査コストを削減することができる。例えば、２個のＤＵＴを１回の検査で同時に測定する場合、ＤＵＴ１個あたりの検査時間は１／２になる。
【００１２】
図８は、図７に例示したＤＵＴ１００を複数個同時に検査する場合のＤＵＴと検査装置の検査用電源との接続状態を示す回路図である。図８では、ＤＵＴ１００ａとＤＵＴ１００ｂを同時に検査する事例を示している。なお、ＤＵＴ１００ａとＤＵＴ１００ｂの構造は、上述したＤＵＴ１００と同一であり、各ＤＵＴ１００ａ、１００ｂに属する各部は、符号の末尾にそれぞれａ、ｂを付すことにより区別する。
【００１３】
図８の例では、検査基板２０上では、ＤＵＴ１００ａの外部端子Ｌ１ａ、Ｌ２ａに対応する電源配線が共通電源配線２１として共通化されている。また、ＤＵＴ１００ｂの外部端子Ｌ１ｂ、Ｌ２ｂに対応する電源配線が共通電源配線２２として共通化されている。検査装置４が備える検査用電源４１が共通電源配線２１を通じてＤＵＴ１００ａの外部端子Ｌ１ａ、Ｌ２ａに電源を供給し、検査用電源４５が共通電源配線２２を通じてＤＵＴ１００ｂの外部端子Ｌ１ｂ、Ｌ２ｂに電源を供給している。また、検査装置４が備える検査用電源４２、４３、４４、４６、４７、４８が検査基板２０を通じてＤＵＴ１００ａの外部端子Ｌ３ａ、Ｌ４ａ、Ｌ５ａと、ＤＵＴ１００ｂの外部端子Ｌ３ｂ、Ｌ４ｂ、Ｌ５ｂにそれぞれ電源を供給している。
【００１４】
上述のような同一電圧を印加する複数の端子を共通化する検査手法によれば、使用する検査用電源数を減少させることができるため、複数個のＤＵＴを同時に検査する際に、他のＤＵＴの検査に割り当てることができる検査用電源の数を増加させることができる。例えば、検査用電源を２０台装備した検査装置では、図７に例示したＤＵＴ１００の各外部端子Ｌ１〜Ｌ５にそれぞれ１台の検査用電源により電源を供給する場合、同時計測可能なＤＵＴの数は４個である。これに対し、図７に示したように、電源端子を共通化して電圧を印加する場合、同時計測可能なＤＵＴ数は５個となる。このように、１個のＤＵＴの検査に必要な検査用電源数を減少させることにより、他のＤＵＴの検査に割り当て可能な検査用電源数を増加させることができる。結果として、１台の検査装置により同時測定可能なＤＵＴ数を増やすことができ、検査コストを削減することができる。
【００１５】
ところで、ＤＵＴの機能が正常であるか否かを判定するための検査は、一般に、ＤＵＴの信号入力端子に所定の入力信号を印加し、当該入力信号に応じて信号出力端子から出力される信号を計測することにより実施される。特に、デジタル信号処理を行うＤＵＴに対しては、所定のローレベルとハイレベルのシリアル信号（以下、入力パターンという。）を入力し、計測した出力信号が、期待されるローレベルとハイレベルのシリアル信号（以下、出力期待値パターンという。）であるか否かを検査する。
【００１６】
図７の例では、検査用電源４１〜４４により電源が供給された状態で、図示しないインターフェイスおよび信号入力端子を通じて、検査装置４からＤＵＴ１００に入力パターンが入力される。このとき、ＤＵＴ１００の出力信号は、図示しない信号出力端子およびインターフェイスを通じて、検査装置４の検査用計測チャネルに取り込まれる。検査装置４は、出力信号と出力期待値パターンとの比較を行い、ＤＵＴ１００が実使用時に規定の動作を正しく行うか否かを判定する。図８の例では、検査用電源４１〜４８により電源が供給された状態で、図示しないインターフェイスおよび信号入力端子を通じて、検査装置４からＤＵＴ１００ａ、１００ｂに入力パターンが入力される。このとき、ＤＵＴ１００ａ、１００ｂの出力信号は、図示しない信号出力端子およびインターフェイスを通じて、検査装置４の検査用計測チャネルにそれぞれ取り込まれ、それぞれの出力信号について、対応する出力期待値パターンとの比較が行われる。
【００１７】
なお、ＤＵＴ１００の正常動作を保証するための機能検査として、第１のロジック回路３１と第２のロジック回路３４に対しては、動作クロック周波数を低速にした動作（以下、低速動作という。）、および動作クロック周波数を高速にした動作（以下、高速動作という。）でのスキャン回路動作等の検査が行われる。ここで、スキャン回路動作とは、レベルセンシティブスキャンデザイン、スキャンパス、スキャンバス等のスキャン設計がなされたロジック回路のテスト回路動作を指す。また、第１のメモリ回路３３と第２のメモリ回路３５に対しては、低速動作および高速動作でのデータの読み書き動作等の検査等が行われる。さらに、アナログ回路３２に対しては、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差、微分直線性誤差、全高調波歪率、信号対雑音比等が検査される。これらの検査では、各回路３１〜３５を他の回路と関係なく独立に動作させた状態の検査と、複数の回路を組み合わせて動作させた状態の検査が、クロック信号に同期した状態でそれぞれ実施される。
【００１８】
しかしながら、上述のように半導体チップ１０２上の複数の電源線５、６に対して１つの検査用電源４１から電源を供給した状態でＤＵＴ１００の検査を行う場合、検査時の回路動作安定性の面において以下のような問題が生じる。すなわち、図７の事例では、第１のロジック回路３１とアナログ回路３２とが共通電源配線２１を介して接続されている。アナログ回路３１の半導体回路面積に占める回路規模が小さく、消費電力も小さいとはいえ、第１のロジック回路３１とアナログ回路３２とをともに動作させた場合、第１のロジック回路３１とアナログ回路３２との間に共通電源配線２１を通じた相互干渉が発生することが懸念される。相互干渉が発生した場合、双方の回路動作が不安定性になる可能性がある。
【００１９】
つまり、第１のロジック回路３１に対しては、アナログ回路３２において生じる回路動作時の電源電圧の変動がノイズとして作用する。共通電源配線２１を介して伝播されたノイズは、例えば、クロック信号の電圧振幅を乱し、第１のロジック回路３１に異常動作をさせる可能性がある。特に、第１のロジック回路３１がフリップフロップ回路を備える場合、高速動作時の機能検査等で、フリップフロップ回路が正常にデータラッチを行わなくなる。
【００２０】
一方、アナログ回路３２に対しては、第１のロジック回路３１において発生する回路動作時の電源電圧の変動がノイズとして作用する。共通電源配線２１を介して伝播されたノイズは、例えば、アナログ回路３２に入力される信号の振幅を乱し、アナログ回路３２が、当該乱れた入力信号に応じた出力信号を出力する可能性がある。特に、アナログ回路３２がＡ／Ｄコンバータを備える場合、Ａ／Ｄコンバータにおいて誤ったＡ／Ｄ変換が行われてしまう。
【００２１】
このような問題を解決する手法として、例えば、後述の特許文献１に開示されているように、半導体チップ上の内部端子と回路群とを接続する電源線に、スイッチ部を設けることが考えられる。特許文献１は、内部端子と外部端子とを接続するボンディングワイヤの断線を検出する技術である。しかしながら、電源線にスイッチ部を介在させ、スイッチ部を検査項目に応じて閉状態（導通状態）と開状態（断線状態）とを切り替える技術は、ノイズの伝播経路の遮断が可能となるため有効な参考技術である。
【００２２】
図９は、図７に例示した半導体チップ１０２に対して、特許文献１の技術を応用した事例を示す回路図である。この事例の半導体チップ１１２では、図７に例示した半導体チップ１０２において、電源線５と内部端子ＰＤ１との間にスイッチ部ＳＷ１１が設けられ、電源線６と内部端子ＰＤ２との間にスイッチ部ＳＷ１２が設けられている。加えて、外部から入力される制御信号に応じてスイッチ部ＳＷ１１およびＳＷ１２の開閉状態を切り替える検査制御回路１１が半導体チップ１１２上に設けられている。ここでは、検査制御回路１１がスイッチ素子ＳＷ１１に開閉制御信号Ｓ１を入力することによりスイッチ素子ＳＷ１１の開閉制御が行われ、検査制御回路１１がスイッチ素子ＳＷ１２に開閉制御信号Ｓ２を入力することによりスイッチ素子ＳＷ１２の開閉制御が行われる。他の構成は、図７に示した半導体チップ１０２と同一である。なお、図９では、図７と同様に、電源に関与しない配線および端子の記載を省略している。また、図９において、図７に示した回路図と同一の要素には同一の符号を付している。
【００２３】
本構成によれば、ＤＵＴ１１０の検査において、第１のロジック回路３１単体の機能検査を行う場合、スイッチ部ＳＷ１１を閉状態、スイッチ部ＳＷ１２を開状態とすることにより、共通電源配線２１を通じて第１のロジック回路３１にのみ電源を供給することができる。この場合、アナログ回路３２で発生したノイズが第１のロジック回路３１に伝播されることはない。また、アナログ回路３２に電源が供給されない場合、アナログ回路３２を構成するトランジスタが不定状態になることにより、ノイズが発生することも考えられる。しかしながら、スイッチ部ＳＷ１２が開状態であるため、当該ノイズが共通電源配線２１を通じて第１のロジック回路３１に伝播することもない。
【００２４】
一方、ＤＵＴ１１０の検査において、アナログ回路３２単体の機能検査を行う場合、スイッチ部ＳＷ１１を開状態とし、スイッチ部ＳＷ１２を閉状態とすることにより、共通電源配線２１を通じてアナログ回路３２にのみ電源を供給することができる。この場合、第１のロジック回路３１で発生したノイズがアナログ回路３２に伝播されることはない。また、第１のロジック回路３１に電源が供給されない場合、第１のロジック回路３１を構成するトランジスタが不定状態になることにより、ノイズが発生することも考えられる。しかしながら、スイッチ部ＳＷ１１が開状態であるため、当該ノイズが共通電源配線２１を通じてアナログ回路３２に伝播することはない。
【００２５】
このように、電源線にスイッチ部ＳＷ１１、ＳＷ１２を介在させることにより、回路の不安定動作の発生を抑制することができる。このような技術は、複数のＤＵＴを同時に検査する図８の事例にも適用可能である。
【特許文献１】特開２００１−２９６３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、電源線にスイッチ部を介在させる上述の技術は、検査時に、共通の電源が供給されている複数の回路を常に同時に動作させなければならない場合や、一方の回路が停止可能な場合であっても停止可能時間が短時間である場合には適用が困難である。この場合、電源線に設けたスイッチ部ＳＷ１１、ＳＷ１２を開状態にする期間を設けることができない、もしくはスイッチ部ＳＷ１１、ＳＷ１２を開状態にする期間が短くなる。したがって、共通の電源が供給されている複数の回路間の相互干渉を十分に抑制することができず、正常な回路動作をさせることが困難になる。また、仮にスイッチ部ＳＷ１１、ＳＷ１２を開状態する期間を検査のために新たに設けることが可能な場合であっても、検査時間が長くなり、検査コストが増大してしまうので好ましくない。
【００２７】
また、このような回路間の相互干渉の問題は、複数個のＤＵＴを同時測定する場合、同時に測定するＤＵＴの個数が増大するにつれて顕著に発生する傾向がある。一般にソケットボードやプローブカード等の検査基板上では、検査時に実装した複数個のＤＵＴを動作させるために必要な数の電源線と信号線とが密接した状態になっている。このような電源線や信号線は、基板上にプリントされたパターン配線や基板上に配設されたケーブル配線により構成されている。ＤＵＴに供給する電気信号の減衰を防止するため、このような配線は低インピーダンスであることが求められる。このため、検査装置とＤＵＴ間の配線はできるだけ短く、かつ等長にする必要があり、複数個のＤＵＴや、外付け回路等を実装できる検査基板上の領域も限定されている。
【００２８】
そうした理由のため、同時測定するＤＵＴの個数が増加するにつれて、各ＤＵＴにおける回路間の相互干渉の発生に加え、密接している複数個のＤＵＴ間で干渉の影響を受け易くなる。また、例えば、プロービング装置やハンドリング装置等の検査関連装置から検査基板を経由して、電源線や信号線に対してクロストークノイズ等のノイズ干渉の影響も受け易くなる。すなわち、共通化した電源線に重畳するノイズが増大する。このような状況下で、同一電圧を与える電源端子を共通接続する電源線から電源が供給される複数の回路に対し、動作時の相互干渉を発生させずに回路動作させる有効な検査方法は存在しない。
【００２９】
また、今後、半導体装置の動作周波数はより高くなり、半導体装置の集積度がより高くなることが予想される。さらに、今後の半導体装置は電源端子数が増大し、電源端子に含まれるインダクタンスとノイズに重点をおいて設計する必要性が増す。このような半導体装置では、電源線や信号線を介した相互干渉がますます発生し易くなる。すなわち、ＤＵＴが備える電源端子数に比べて少ない検査用電源数を用いてＤＵＴの検査を行うことがより困難になる。このため、ＤＵＴ内の回路間の相互干渉、および同時測定されるＤＵＴ間の相互干渉を抑制し、正確な検査を行う技術はますますその必要性が高まってくる。
【００３０】
また、今後、ＤＵＴのシステムＬＳＩ化の進行とともに、メモリ回路やロジック回路等のデジタル回路およびアナログ回路を検査する機能を備える検査装置の規模は益々大きくなり、検査コストはますます上昇することが予想される。その一方で、半導体装置のカスタム化が進むことにより、検査装置に対する投資を短期間で回収することが困難となってきている。そのため、検査装置が装備する検査用電源数の増大を抑制する必要性は、これまで以上に高まってくる。
【００３１】
本発明は、上記従来の問題に鑑みてなされたものであり、検査用電源数の増大を抑制するとともに、通常使用に近い状態で効率的かつ確実に検査を行うことができる半導体装置およびその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明は、上記目的を達成するために以下の手段を採用している。まず、本発明は、複数の半導体回路を備えた半導体装置を前提としている。そして、本発明に係る半導体装置は、第１の半導体回路に電源を供給する第１の電源線と、第２の半導体回路に電源を供給する第２の電源線とを備える。また、第１および第２の電源線を、非共通状態と共通状態とに選択的に切り替えるスイッチ部を備える。ここで、非共通状態とは、第１の電源線が第１の端子に接続されるとともに第２の電源線が第２の端子に接続され、当該各端子に供給された電源が第１および第２の半導体回路にそれぞれ供給される状態である。また、共通状態とは、第１の電源線と第２の電源線とが接続されるとともに両電源線が前記第１または第２の端子のいずれかの端子に接続され、当該端子に供給された電源が第１および第２の半導体回路に供給される状態である。
【００３３】
本構成によれば、例えば、検査基板上で、第１の電源線（あるいは第２の電源線）と、他の電源線とを共通化して、共通の電源を供給した状態で半導体装置の検査を行う場合に、スイッチ部を非共通状態と共通状態とに選択的に切り替えることにより、第１の電源線と上記他の電源線との共通化を解消することができる。これにより、第１の半導体回路と、上記他の電源線に接続された回路との相互干渉の発生を抑制することができる。このとき、第１の電源線は第２の電源線と共通化されているため、第１の半導体回路には、第２の電源線と共通の電源が供給される。したがって、第１の半導体回路への電源供給が遮断されることはない。この結果、共通に接続した電源間での相互干渉を低減して、精密な回路動作が要求される特性検査、機能検査を実施することができる。
【００３４】
上記構成において、第１および第２の半導体回路、第１および第２の電源線、第１および第２の端子、並びにスイッチ部は、同一の半導体基板上に形成することができる。また、スイッチ部は、導通状態と遮断状態を選択的に切り替える２つのスイッチ素子により構成することができる。この場合、第１のスイッチ素子は、第１の電源線と第２の電源線とを選択的に接続する接続配線に介在される。また、第２のスイッチ素子は、第１の電源線と接続配線との接続点よりも上記端子側の第１の電源線に介在される。
【００３５】
また、上記構成において、スイッチ部は、制御信号の入力なしに非共通状態または共通状態を選択的に維持可能な素子により構成することもできる。このような素子として、例えば、フラッシュメモリ素子を使用することができる。
【００３６】
なお、上記半導体装置は、例えば、実使用時に、上記非共通状態で使用されるとともに、第１および第２の電源線に、互いに独立した電源により同一の電位が印加される。
【００３７】
一方、他の観点では、本発明は、実使用時に、互いに独立した電源装置から同一の電源が供給される複数の半導体回路を備えた半導体装置に対して、半導体回路の数よりも少ない数の電源装置を用いて電源を供給し、電気特性の計測を行う半導体装置の検査方法を提供することができる。ここで、実使用時とは、半導体装置が実際に使用されている状態を指す。本発明に係る半導体装置の検査方法は、第１の検査工程と第２の検査工程からなる。第１の検査工程では、第１の半導体回路および第２の半導体回路に、第１の電源装置により電源を供給するとともに、第３の半導体回路に第２の電源装置により電源を供給した状態で電気特性が計測される。また、第２の検査工程では、第１の半導体回路に第１の電源装置により電源を供給するとともに、第２の半導体回路および第３の半導体回路に第２の電源装置により電源を供給した状態で電気特性が計測される。
【００３８】
例えば、上記第１の検査工程では、第１の半導体回路の電源線と第２の半導体回路の電源線との共通化に起因する両半導体回路間の干渉により、誤計測が生じない検査項目の計測が実施される。また、第２の検査工程では、電源線の共通化に起因する両半導体回路間の干渉により、誤計測が生じる検査項目の計測が実施される。ここで、第１の半導体回路をロジック回路とし、第２の半導体回路をアナログ回路とし、第３の半導体回路をメモリ回路とすることができる。例えば、第１の検査工程において実施される検査は、実使用時に回路に入力されるクロック信号の周波数よりも低い周波数のクロック信号により回路を動作させる低速動作検査であり、第２の検査工程において実施される検査は、実使用時に回路に入力されるクロック信号により回路を動作させる高速動作検査である。なお、第１および第２の検査工程は、複数個の半導体装置のそれぞれに対して同時に実施してもよい。
【発明の効果】
【００３９】
本発明によれば、スイッチ部を非共通状態と共通状態とに切り替えることにより、電源線の共通化および非共通化を選択することができる。したがって、非共通化状態において、半導体装置外部の検査基板上で電源端子が共通化された場合であっても、スイッチ部を切り替えて共通化状態とすることにより、半導体装置外部での電源の共通化を解消することができる。これにより、半導体装置外部で電源線が共通化された半導体回路間の相互干渉を抑制することができる。この結果、共通に接続した電源間での相互干渉を低減して、精密な回路動作が要求される特性検査、機能検査を実施することができる。したがって、半導体装置に対する一連の検査を、通常使用に近い状態を実現できる検査基板上で全て行うことが可能であり、検査を短時間で行うことができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。以下の実施形態では、５つの電源端子を備える半導体装置に４個の検査用電源装置を使用して電源を供給する事例として本発明を具体化している。
【００４１】
（第１の実施形態）
図１は、本発明の一実施形態に係る半導体装置を示す概略構成図である。また、図１において図７に示した従来の構成図と同様の作用、効果を有する部分には、同一の符号を付している。
【００４２】
図１に示すように、本実施形態の半導体装置１０は、パッケージ１に半導体チップ２が封止された構造を有する。半導体チップ２は、半導体装置１０の機能を実現する回路群３を備える。本実施形態では、図７の事例と同様に、回路群３は、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５で構成されている。また、半導体チップ２は、各回路３１〜３５にそれぞれ電源を供給する電源線５、６、７、８、９を備えている。ここでは、第１のロジック回路３１、アナログ回路３２、および第１のメモリ回路３３が同一の電源電圧（例えば、５Ｖ）で動作し、第２のロジック回路３４、および第２のメモリ回路３５は他の同一の電源電圧（例えば、３Ｖ）で動作するものとする。電源線５〜９は、半導体チップ２上に形成された端子であるパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ接続されている。各パッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５は、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介して、パッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。
【００４３】
さて、本実施形態の半導体装置１０では、電源線６と電源線７との間にスイッチ部１２が設けられている。スイッチ部１２は、電源線６と電源線７との間を、非共通状態または共通状態に選択的に切り替える。非共通状態とは、各電源線がそれぞれ異なる端子に接続される状態であり、ここでは、電源線６が端子ＰＤ２に接続されるとともに、電源線７が端子ＰＤ３に接続される状態を指す。また、共通状態とは、各電源線が１つの端子に接続される状態であり、ここでは、電源線６と端子ＰＤ２の間が電気的に遮断されるとともに、電源線６が電源線７に電気的に接続される状態を指す。
【００４４】
本実施形態では、スイッチ部１２は、電源線６と電源線７とを選択的に接続する接続配線に介在されたスイッチ素子ＳＷ２と、端子ＰＤ２と、接続配線の接続点との間の電源線６に介在されたスイッチ素子ＳＷ１とにより構成されている。ここでは、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２は、導通状態と遮断状態とを選択的に切り替える素子により構成される。当該スイッチ素子ＳＷ１、ＳＷ２として、例えば、トランスファゲート（ゲートに開閉制御信号を印加することにより、ソースとドレインとの間の導通状態または遮断状態を切り替えるトランジスタスイッチ）を使用することができる。また、スイッチ素子ＳＷ１の開閉制御は、半導体チップ２上に形成された検査制御回路１１がスイッチ素子ＳＷ１に開閉制御信号Ｓ１を入力することにより行われ、スイッチ素子ＳＷ２の開閉制御は、検査制御回路１１がスイッチ素子ＳＷ２に開閉制御信号Ｓ２を入力することにより行われる。
【００４５】
なお、図１の半導体装置１０は、実使用時に、各外部端子Ｌ１〜Ｌ５に、互いに独立した電源装置から電源が供給される。すなわち、実使用時に、スイッチ部１２は非共通状態になっており、アナログ回路３２は端子ＰＤ２に供給された電源により動作し、第１のメモリ回路３３は端子ＰＤ３に供給された電源により動作する。このため、スイッチ素子ＳＷ１はノーマリオン型のスイッチ素子であることが好ましく、スイッチ素子ＳＷ２はノーマリオフ型のスイッチ素子であることが好ましい。
【００４６】
図２は、各スイッチ素子ＳＷ１、ＳＷ２の開閉状態と、非共通状態および共通状態の関係を示す模式図である。図２（ａ）が非共通状態を示しており、図２（ｂ）が共通状態を示している。図２（ａ）に示すように、非共通状態の場合、スイッチ素子ＳＷ１が閉状態（導通状態）となり、スイッチ素子ＳＷ２が開状態（遮断状態）となる。これにより、上述のように、端子ＰＤ２に供給された電源が電源線６を通じてアナログ回路３２に供給され、端子ＰＤ３に供給された電源が電源線７を通じて第１のメモリ回路３３に供給される。また、図２（ｂ）に示すように、共通状態の場合、スイッチ素子ＳＷ１が開状態となり、スイッチ素子ＳＷ２が閉状態となる。これにより、上述のように、端子ＰＤ３に供給された電源が電源線７を通じて第１のメモリ回路３３に供給されると同時に、接続配線および電源線６を通じてアナログ回路３２に供給される。このとき、端子ＰＤ２に印加された電源はアナログ回路３２に供給されない。
【００４７】
図３は、上述の半導体装置１０の検査を行う場合の半導体装置１０（以下、ＤＵＴ１０という）と検査装置４との接続状態を示す回路図である。ここでは、外部端子Ｌ１および外部端子Ｌ２に同一の電源装置から電源を供給する。
【００４８】
図３に示すように、検査装置４は、検査基板２０を介して検査対象のＤＵＴ１０の外部端子Ｌ１〜Ｌ５に電源を供給する。検査基板２０上では、外部端子Ｌ１、Ｌ２に対応する電源配線が共通電源配線２１として共通化されている。ここでは、検査装置４が備える検査用電源４１が共通電源配線２１を通じてＤＵＴ１０の外部端子Ｌ１およびＬ２に電源を供給し、検査装置４が備える検査用電源４２、４３、４４が検査基板２０を通じてＤＵＴ１０の外部端子Ｌ３、Ｌ４、Ｌ５にそれぞれ電源を供給している。ここでは、検査用電源４１〜４４は、電圧源と電圧源に流れる電流を測定する電流計により構成されている。図７に例示した従来の事例と同様に、図３の接続を行うことにより、ＤＵＴ１０の検査に際し、必要となる検査用電源の数を５個から４個へ減らすことができる。
【００４９】
なお、複数の電源端子を共通化する場合には、共通化した電源端子の消費電流量の合算値が、検査用電源の電流供給能力の許容量を超えないようにする必要がある。図３では、共通電源配線２１が、アナログ回路３２の外部電源端子Ｌ２と、第１のロジック回路３１の外部電源端子Ｌ１とを共通に接続している。上述したように、外部電源端子Ｌ１、Ｌ２を共通接続しても、第１のロジック回路３１の消費電流量とアナログ回路３２の消費電流量の合算値が著しく大きくなることがないため、検査用電源４１の電流供給能力の許容量を超えることはない。
【００５０】
なお、図３では、電源線に関与しない端子および配線の図示を省略しているが、ＤＵＴ１０は、電源電圧が印加される外部端子Ｌ１〜Ｌ５の他に、ＤＵＴ１０に処理させる信号を入力する信号入力端子や、ＤＵＴ１０が処理した信号を出力する信号出力端子、各回路の動作を同期させるクロック信号を入力するクロック端子等を備えている。また、検査装置４は、上記信号入力端子に所定の検査用入力信号を入力する信号発生器、クロック端子にクロック信号を印加するクロック発生器、およびＤＵＴに検査用入力信号を印加したときに、信号出力端子から出力される信号を計測する検査用計測チャネルを備えている。
【００５１】
以下では、検査装置４が図示しないインターフェイスを介して、検査制御回路１１に各スイッチ素子ＳＷ１、ＳＷ２の切り替えを指示する制御信号を入力するものとして説明する。
【００５２】
図３においてＤＵＴ１０の検査を実施する場合、ＤＵＴ１０に対して、検査装置４の検査用電源４１から共通電源配線２１を介して外部端子Ｌ１、Ｌ２に所定の電圧（例えば、５Ｖ）が印加される。また、検査用電源４２から検査基板２０を介して外部端子Ｌ３に所定の電圧（例えば、５Ｖ）が印加される。さらに、検査用電源４３、検査用電源４４から、それぞれ外部端子Ｌ４、Ｌ５に所定の電源電圧（例えば、３Ｖ）が印加される。
【００５３】
当該状態で、検査装置４から図示しないインターフェイスおよび信号入力端子を介して、ＤＵＴ１０の回路群３を構成する第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５にそれぞれに所定の入力パターンが検査用入力信号として入力される。
【００５４】
また、当該検査用入力信号に応じて、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５から出力される信号は、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。検査装置４は、ＤＵＴ１０に入力しているクロック信号にしたがって、それぞれの出力信号と出力期待値パターンとの比較を行う。なお、ＤＵＴ１０の正常動作を保証するための機能検査項目は、背景技術にて説明したとおりであるのでここでの説明は省略する。
【００５５】
本実施形態では、まず、図３のＤＵＴ１０に対し、スイッチ部１２を非共通状態として検査が実施される。このとき、検査装置４は、検査制御回路１１に制御信号を入力し、スイッチ素子ＳＷ１を閉状態にし、スイッチ素子ＳＷ２を開状態にする。当該状態で、検査装置４は検査用電源４１〜４４によりＤＵＴ１０に所定の電位を印加する。したがって、第１のロジック回路３１およびアナログ回路３２には、検査用電源４１より共通電源配線２１通じて同一の電位が印加される。
【００５６】
当該状態で、検査装置４は、第１のロジック回路３１の電源線５とアナログ回路３２の電源線６とが共通化されていることに起因する両回路間の相互干渉により、誤計測が生じない検査項目の検査を実施する。このような検査項目は、例えば、第１のロジック回路３１に対する低速動作でのスキャン回路動作検査や、アナログ回路３２に対する、測定ポイントを間引いた、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査である。当該検査項目は、実使用時の動作クロック周波数よりも低いクロック周波数が入力された状態等の、動作クロック周波数が低い状態で実施されるため、電源ノイズによる誤動作が発生し難い。このため、第１のロジック回路３１とアナログ回路３２との間が共通電源配線２１を通じて接続されている状況下であっても、第１のロジック回路３１とアナログ回路３２とに対する検査を正常に行うことができる。すなわち、第１のロジック回路３１とアナログ回路３２とが常に動作している状態であっても、安定した動作状態での検査を行うことができる。なお、このような低速動作検査は、製造上の致命的な欠陥がある不良品を早期に検出し、不良として測定対象から除外することを目的としている。
【００５７】
一方、スイッチ部１２が非共通状態であるとき、第１のメモリ回路３３には、検査用電源４２から単独で電源が供給されている。このため、アナログ回路３２から第１のメモリ回路３３へのノイズの伝播、および第１のメモリ回路３３からアナログ回路３２へのノイズの伝播が遮断されている。したがって、第１のメモリ回路３３に対しては、低速動作および高速動作におけるデータの読み書き動作検査を安定して実施することができる。
【００５８】
非共通状態での検査が完了すると、ＤＵＴ１０に対し、スイッチ部１２を共通状態として検査が行われる。このとき、検査装置４は、検査制御回路１１に制御信号を入力し、スイッチ素子ＳＷ１を開状態にし、スイッチ素子ＳＷ２を閉状態にする。これにより、第１のロジック回路３１には、検査用電源４１から単独で電源が供給される状態になる。また、アナログ回路３２および第１のメモリ回路３３は、検査用電源４２より共通の電源供給を受ける状態になる。
【００５９】
当該状態で、検査装置４は、第１のロジック回路３１の電源線５とアナログ回路３２の電源線６とが共通化されていることに起因する両回路間の相互干渉により、誤計測が生じる検査項目の検査を実施する。すなわち、上述の非共通状態では、検査を正常に行うことができない検査項目についての検査を行う。このような検査項目は、例えば、第１のロジック回路３１に対する高速動作でのスキャン回路動作検査や、アナログ回路３２に対する、Ａ／ＤコンバータやＤ／Ａコンバータの非直線性誤差検査、微分直線性誤差検査、および全高調波歪率、信号対雑音比の回路動作検査である。当該検査項目は、実使用時の動作クロック周波数のクロック信号を入力した状態等の、動作クロック周波数が比較的高い状態で実施されるため、電源ノイズによる誤動作（誤計測）が発生しやすい。例えば、第１のロジック回路３１で処理された信号をアナログ回路３２においてＤ／Ａ変換する場合、両回路の相互干渉による誤動作が発生した場合、正常な出力信号が得られなくなる。
【００６０】
しかしながら、本実施形態によれば、スイッチ部１２が共通状態になっているため、第１のロジック回路３１には検査用電源４１から電源が供給され、アナログ回路３２には検査用電源４２から電源が供給されている。このため、第１のロジック回路３１からアナログ回路３２へのノイズの伝播、およびアナログ回路３２から第１のロジック回路３１へのノイズの伝播が遮断されている。したがって、第１のロジック回路３１とアナログ回路３２との相互干渉による誤動作を生じることなく両回路を動作させることができる。この結果、安定した動作状態での検査を行うことができる。なお、アナログ回路３２と共通の電源供給を受けている第１のメモリ回路３３に対しては、低速動作でのデータの読み書き動作検査を実施することができる。当該検査は、スイッチ部１２が非共通状態である場合にも実施可能であるが、スイッチ部１２が共通状態である場合に行ってもよい。
【００６１】
このように、アナログ回路３２と第１のメモリ回路３３との間がスイッチ素子ＳＷ２を通じて接続されている状況下であっても、アナログ回路３２が誤動作することはない。なお、高速動作は、実使用時の動作に近い状況で動作させて、動作速度や動作特性が仕様を満たす正常なものを良品として選別し、劣るものを不良として測定対象から除外することを目的としている。
【００６２】
以上説明したように、本実施形態によれば、スイッチ部１２の作用により、電源端子数に比べて少ない数の検査用電源によりＤＵＴに電源を供給する状況下であっても、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５に対する検査を安定して実施することができる。また、電源端子数に比べて少ない数の検査用電源によりＤＵＴに電源を供給する状況下であっても、各回路をそれぞれ他の回路と関係なく独立に動作させる単体の機能検査と、複数の回路の動作を組み合わせた機能検査とを安定して実施できる。ここで、回路単体の機能検査は、各回路の基本動作の検査を指す。また、複数の回路を組み合わせた機能検査は、各回路中から選択された複数の回路間でデータの授受をさせて一体の回路として動作させた、実使用時に近い回路動作の検査を指す。例えば、上記事例では、第１のロジック回路３１と第２のロジック回路３４とを一体の回路として動作させた状態での検査、第１のメモリ回路３３と第２のメモリ回路３５とを一体の回路として動作させた状態での検査、第１のロジック回路３１、第２のロジック回路３４、およびアナログ回路３２を一体の回路として動作させた状態でのロジック回路とアナログ回路の検査、および、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５を全体的に統合して、ワンチップの実使用動作に近い回路動作の検査等である。
【００６３】
このように、本実施形態では、検査装置４から意図したとおりの入力パターンを、回路群３にそれぞれに入力することができ、回路群３から正確で本来の回路動作である、誤計測のない正しい出力信号を、検査装置４にて計測することができる。当該出力信号と出力期待値パターンとの比較を行うことにより、ＤＵＴ１０が規定の動作を正しく行うかどうかを正確に検査できる。また、回路単体の機能検査を経て複数の回路を組み合わせた機能検査を実施することで、不良品をいち早く検出することができ、効率的に不良品を除外することができる。
【００６４】
続いて、上述の検査手法により、複数個のＤＵＴを同時に計測する場合について説明する。図４は、図３に例示したＤＵＴ１０を複数個同時に検査する場合のＤＵＴと検査装置との電源の接続状態を示す回路図である。図４では、ＤＵＴ１０ａとＤＵＴ１０ｂを同時に検査する事例を示している。なお、ＤＵＴ１０ａとＤＵＴ１０ｂの構造は、上述したＤＵＴ１０と同一の構造を有している。各ＤＵＴ１０ａ、１０ｂに属する各部は、符号の末尾にそれぞれａ、ｂを付すことにより区別する。
【００６５】
図４の例では、検査基板２０上では、ＤＵＴ１０ａの外部端子Ｌ１ａ、Ｌ２ａに対応する電源配線が共通電源配線２１として共通化されている。また、ＤＵＴ１０ｂの外部端子Ｌ１ｂ、Ｌ２ｂに対応する電源配線が共通電源配線２２として共通化されている。検査装置４が備える検査用電源４１が共通電源配線２１を通じてＤＵＴ１０ａの外部端子Ｌ１ａ、Ｌ２ａに電源を供給し、検査用電源４５が共通電源配線２２を通じてＤＵＴ１０ｂの外部端子Ｌ１ｂ、Ｌ２ｂに電源を供給している。また、検査装置４が備える検査用電源４２、４３、４４、４６、４７、４８が検査基板２０を通じてＤＵＴ１０ａの外部端子Ｌ３ａ、Ｌ４ａ、Ｌ５ａと、ＤＵＴ１０ｂの外部端子Ｌ３ｂ、Ｌ４ｂ、Ｌ５ｂにそれぞれ電源を供給している。
【００６６】
なお、図４では、電源線に関与しない端子および配線の記載は省略している。また、図４では、通常使用時には、スイッチ部１２が非共通状態になっている。また、以下では、検査装置４から図示しないインターフェイスを介して、ＤＵＴ１０ａの検査制御回路１１ａにスイッチ素子ＳＷ１ａおよびＳＷ２ａの切り替えを指示する制御信号を入力するとともに、ＤＵＴ１０ｂの検査制御回路１１ｂにスイッチ素子ＳＷ１ｂ、ＳＷ２ｂの切り替えを指示する制御信号を入力するものとして説明する。
【００６７】
図４においてＤＵＴ１０ａ、１０ｂの検査を実施する場合、図３の事例と同様に、ＤＵＴ１０ａに対して、検査装置４の検査用電源４１から共通電源配線２１を介して外部端子Ｌ１ａ、Ｌ２ａに所定の電圧（例えば、５Ｖ）が印加される。また、検査用電源４２から検査基板２０を介して外部端子Ｌ３ａに所定の電圧（例えば、５Ｖ）が印加される。さらに、検査用電源４３、検査用電源４４から、それぞれ外部端子Ｌ４ａ、Ｌ５ａに所定の電源電圧（例えば、３Ｖ）が印加される。また、ＤＵＴ１０ｂに対して、検査装置４の検査用電源４５から共通電源配線２２を介して外部端子Ｌ１ｂ、Ｌ２ｂに所定の電圧（例えば、５Ｖ）が印加される。また、検査用電源４２から検査基板２０を介して外部端子Ｌ３ｂに所定の電圧（例えば、５Ｖ）が印加される。さらに、検査用電源４３、検査用電源４４から、それぞれ外部端子Ｌ４ｂ、Ｌ５ｂに所定の電源電圧（例えば、３Ｖ）が印加される。
【００６８】
当該状態で、検査装置４から図示しないインターフェイスおよび信号入力端子を介して、ＤＵＴ１０ａ、１０ｂの回路群３ａ、３ｂを構成する第１のロジック回路３１ａ、３１ｂ、アナログ回路３２ａ、３２ｂ、第１のメモリ回路３３ａ、３３ｂ、第２のロジック回路３４ａ、３４ｂ、第２のメモリ回路３５ａ、３５ｂにそれぞれに所定の入力パターンが検査用入力信号として入力される。
【００６９】
また、当該検査用入力信号に応じて、第１のロジック回路３１ａ、アナログ回路３２ａ、第１のメモリ回路３３ａ、第２のロジック回路３４ａ、第２のメモリ回路３５ａから出力される信号、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。同様に、検査用入力信号に応じて、第１のロジック回路３１ｂ、アナログ回路３２ｂ、第１のメモリ回路３３ｂ、第２のロジック回路３４ｂ、第２のメモリ回路３５ｂから出力される信号は、図示しない信号出力端子およびインターフェイスを介して検査装置４に取り込まれる。また、検査装置４は、ＤＵＴ１０ａ、１０ｂに入力しているクロック信号にしたがって、それぞれの出力信号と出力期待値パターンとの比較を行う。
【００７０】
図４の事例では、まず、ＤＵＴ１０ａ、１０ｂに対し、スイッチ部１２ａ、１２ｂを非共通状態として検査が実施される。このとき、検査装置４は、検査制御回路１１ａ、１１ｂに制御信号を入力して、スイッチ素子ＳＷ１ａ、ＳＷ１ｂを閉状態にし、スイッチ素子ＳＷ２ａ、ＳＷ２ｂを開状態にする。当該状態で、検査装置４は検査用電源４１〜４４によりＤＵＴ１０ａに所定の電位を印加する。また、検査装置４は検査用電源４５〜４８によりＤＵＴ１０ｂに所定の電位を印加する。したがって、第１のロジック回路３１ａおよびアナログ回路３２ａには、検査用電源４１より共通電源配線２１を通じて同一の電位が印加され、第１のロジック回路３１ｂおよびアナログ回路３２ｂには、検査用電源４５より共通電源配線２２を通じて同一の電位が印加される。
【００７１】
当該状態で、検査装置４は、第１のロジック回路３１ａの電源線５ａとアナログ回路３２ａの電源線６ａとが共通化されていることに起因する両回路間の相互干渉により、誤計測が生じない検査項目の検査を実施する。また、検査装置４は、第１のロジック回路３１ｂの電源線５ｂとアナログ回路３２ｂの電源線６ｂとが共通化されていることに起因する両回路間の相互干渉により、誤計測が生じない検査項目の検査を実施する。
【００７２】
一方、スイッチ部１２ａ、１２ｂが、非共通状態であるとき、第１のメモリ回路３３ａ、３３ｂには、検査用電源４２、４６から単独で電源が供給されている。このため、第１のメモリ回路３３ａ、３３ｂに対しては、低速動作における検査および高速動作におけるデータの読み書き動作検査を安定して実施することができる。
【００７３】
非共通状態での検査が完了すると、ＤＵＴ１０ａ、１０ｂに対し、スイッチ部１２ａ、１２ｂを共通状態として検査が行われる。このとき、検査装置４は、検査制御回路１１ａに制御信号を入力し、スイッチ素子ＳＷ１ａを開状態にし、スイッチ素子ＳＷ２ａを閉状態にする。また、検査装置４は、検査制御回路１１ｂに制御信号を入力し、スイッチ素子ＳＷ１ｂを開状態にし、スイッチ素子ＳＷ２ｂを閉状態にする。これにより、第１のロジック回路３１ａには、検査用電源４１から単独で電源が供給される状態になり、第１のロジック回路３１ｂは、検査用電源４５から単独で電源が供給される状態になる。また、アナログ回路３２ａおよび第１のメモリ回路３３ａは、検査用電源４２より共通の電源供給を受ける状態になり、アナログ回路３２ｂおよび第１のメモリ回路３３ｂは、検査用電源４６より共通の電源供給を受ける状態になる。
【００７４】
当該状態で、検査装置４は、第１のロジック回路３１ａの電源線５ａとアナログ回路３２ａの電源線６ａとが共通化されていることに起因する両回路間の相互干渉により、誤計測が生じる検査項目の検査を実施する。なお、アナログ回路３２ａと共通の電源供給を受けている第１のメモリ回路３３ａ、およびアナログ回路３２ｂと共通の電源供給を受けている第１のメモリ回路３３ｂに対しては、低速動作でのデータの読み書き動作検査を実施することができる。
【００７５】
本事例によれば、図３の事例と同様に、スイッチ部１２ａ、１２ｂの作用により、電源端子数に比べて少ない数の検査用電源によりＤＵＴに電源を供給する状況下であっても、ＤＵＴ１０ａ、１０ｂ上の各回路は、それぞれを他の回路と関係なく独立に動作させる単体の機能検査と、複数の回路の動作を組み合わせた機能検査とを、安定して、並行に実施することができる。この結果、検査装置４から意図したとおりの入力パターンを、回路群３ａ、３ｂにそれぞれに入力することができる。また、回路群３ａ、３ｂから正確で本来の回路動作である、誤計測のない正しい出力信号を、検査装置４にて計測することができる。当該出力信号と出力期待値パターンとの比較を行うことにより、ＤＵＴ１０ａ、１０ｂが規定の動作を正しく行うかどうかを正確に検査できる。加えて、複数個のＤＵＴを同時に検査する際に、他のＤＵＴの検査に割り当てることができる検査用電源の数を増加させることができるため、１台の検査装置により同時測定可能なＤＵＴ数を増やすことができ、検査コストを削減することができる。
【００７６】
さらに、複数のＤＵＴを同時測定する場合、各ＤＵＴにおいて、スイッチ部の切り替えと低速動作検査の組み合わせにより安定した動作状態での検査が行われる。このため、各ＤＵＴでの電源ノイズの発生が低く抑えられる。この結果、検査基板に実装されている複数個のＤＵＴ間にて、基板上にプリントされたパターン配線や基板上に配設されたケーブル配線により構成されている、電源線や信号線を介して伝播するノイズが低減され、ＤＵＴ間の相互干渉も低減することができる。
【００７７】
（第２の実施形態）
ところで、上記第１の実施形態では、特に好ましい形態として、半導体装置が半導体チップ上にスイッチ部を備えた構成について説明した。当該構成は、電源線のインダクタンスやインピーダンスの増大がないため、半導体装置のノイズ耐性を劣化させることがない。しかしながら、本発明は、スイッチ部が半導体チップ外に形成される構成を採用することを妨げるものではない。
【００７８】
図５は、本発明の第２の実施形態の半導体装置を示す概略構成図である。また、図５において、図１に示した構成図と同一の要素には、同一の符号を付している。
【００７９】
図５に示すように、本実施形態の半導体装置５０は、パッケージ１に半導体チップ５２、および共通化選択チップ５３が封止された構造を有する。半導体チップ５２は、半導体装置５０の機能を実現する回路群３を備える。本実施形態では、図１の事例と同様に、回路群３は、第１のロジック回路３１、アナログ回路３２、第１のメモリ回路３３、第２のロジック回路３４、第２のメモリ回路３５で構成されている。また、半導体チップ２は、各回路３１〜３５にそれぞれ電源を供給する電源線５、６、７、８、９を備えている。電源線５〜９は、半導体チップ５２上に形成された端子であるパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５にそれぞれ接続されている。
【００８０】
また、共通化選択チップ５３は、半導体チップ５２の端子ＰＤ１〜ＰＤ５に、ボンディングワイヤＷ６、Ｗ７、Ｗ８、Ｗ９、Ｗ１０を介してそれぞれ接続される端子であるパッドＰ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０を備えている。パッドＰ６〜Ｐ１０は、配線１５、１６、１７、１８、１９を介して共通化選択チップ５３上の端子であるパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５にそれぞれ接続されている。さらに、端子Ｐ１〜Ｐ５は、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介してパッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。
【００８１】
さて、本実施形態の半導体装置５０では、共通化選択チップ５３の配線１６と配線１７との間にスイッチ部１２が設けられている。スイッチ部１２は、配線１６と配線１７との間を、非共通状態または共通状態に選択的に切り替える。ここでは、スイッチ部１２は、配線１６と配線１７とを選択的に接続する接続配線に介在されたスイッチ素子ＳＷ２と、端子Ｐ２と、接続配線の接続点との間の配線１６に介在されたスイッチ素子ＳＷ１とにより構成されている。ここでは、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２は、導通状態と遮断状態とを選択的に切り替える素子により構成される。また、スイッチ素子ＳＷ１の開閉制御は、共通化選択チップ５３上に形成された検査制御回路１１がスイッチ素子ＳＷ１に開閉制御信号Ｓ１を入力することにより行われ、スイッチ素子ＳＷ２の開閉制御は、検査制御回路１１がスイッチ素子ＳＷ２に開閉制御信号Ｓ２を入力することにより行われる。
【００８２】
本実施形態の半導体装置５０であっても、第１の実施形態と同様に、検査装置４から意図したとおりの入力パターンを、回路群３にそれぞれに入力することができる。また、回路群３から正確で本来の回路動作である、誤計測のない正しい出力信号を、検査装置４にて計測することができる。当該出力信号と出力期待値パターンとの比較を行うことにより、半導体装置５０が規定の動作を正しく行うかどうかを正確に検査することができる。
【００８３】
なお、図５において、共通化選択チップ５３上の配線１５、１８、１９は端子ＰＤ１と外部端子Ｌ１、端子ＰＤ４と外部端子Ｌ４、端子ＰＤ５と外部端子Ｌ５とをそれぞれ接続する機能しか有していない。したがって、配線１５、１８、１９を共通化選択チップ５３上に形成することなく、端子ＰＤ１と外部端子Ｌ１、端子ＰＤ４と外部端子Ｌ４、端子ＰＤ５と外部端子Ｌ５とをそれぞれ直接に接続してもよい。
【００８４】
（第３の実施形態）
また、電源線のインダクタンス増加やインピーダンス増加に起因するノイズ耐性の劣化が許容できる範囲であれば、スイッチ部は、検査基板上に形成することもできる。図６は、本発明の第３の実施形態における半導体装置と検査装置との結線状態を示す回路図である。また、図６において、図５に示した構成図と同一の要素には、同一の符号を付している。
【００８５】
図６に示すように、本実施形態の半導体装置６０は、パッケージ１に第２の実施形態で説明した半導体チップ５２が封止された構造を有する。すなわち、半導体チップ５２上の各端子ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、ＰＤ５が、ボンディングワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５を介して、パッケージ１が備える複数の外部端子Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５にそれぞれ接続されている。
【００８６】
また、本実施形態では、検査基板２０上で外部端子Ｌ２と共通電源配線２１とを接続する配線２６と、外部端子Ｌ３と検査装置４の対応する検査用電源とを接続する配線２７との間にスイッチ部１２が設けられている。スイッチ部１２は、配線２６と配線２７との間を、非共通状態または共通状態に選択的に切り替える。ここでは、スイッチ部１２は、配線２６と配線２７とを選択的に接続する接続配線に介在されたスイッチ素子ＳＷ２と、共通電源配線２１と、接続配線の接続点との間の配線２６に介在されたスイッチ素子ＳＷ１とにより構成されている。ここでは、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２は、導通状態と遮断状態とを選択的に切り替える素子により構成される。また、スイッチ素子ＳＷ１の開閉制御は、検査基板２０上に形成された検査制御回路１１がスイッチ素子ＳＷ１に開閉制御信号Ｓ１を入力することにより行われ、スイッチ素子ＳＷ２の開閉制御は、検査制御回路１１がスイッチ素子ＳＷ２に開閉制御信号Ｓ２を入力することにより行われる。
【００８７】
本実施形態の半導体装置と検査装置との結線構成を採用した場合も、第１および第２の実施形態と同様に、検査装置４から意図したとおりの入力パターンを、回路群３にそれぞれに入力することができる。また、回路群３から正確で本来の回路動作である、誤計測のない正しい出力信号を、検査装置４にて計測することができる。当該出力信号と出力期待値パターンとの比較を行うことにより、半導体装置６０が規定の動作を正しく行うかどうかを正確に検査することができる。
【００８８】
以上説明したように、本発明によれば、スイッチ部を非共通状態と共通状態とに切り替えることにより、電源線の共通化および非共通化を選択することができる。このため、非共通化状態において、半導体装置外部の検査基板上で電源端子が共通化された場合であっても、スイッチ部を切り替えて共通化状態とすることにより、半導体装置外部での電源の共通化を解消することができる。これにより、半導体装置外部で電源線が共通化された半導体回路間の相互干渉を抑制することができる。この結果、共通に接続した電源間での相互干渉を低減して、精密な回路動作が要求される特性検査、機能検査を実施することができる。
【００８９】
なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記では、検査制御回路１１がスイッチ部１２を構成するスイッチ素子ＳＷ１、ＳＷ２に、検査装置４の指示に基づいて開閉制御信号をそれぞれ出力する構成を説明したが、本構成のみに限定されるものではない。例えば、スイッチ素子ＳＷ１をＰチャネルトランジスタにより構成し、スイッチ素子ＳＷ２をＮチャネルトランジスタにより構成すれば、スイッチ素子ＳＷ１、ＳＷ２に同一の開閉制御信号を入力することにより、スイッチ部の切り替えを行うことができる。また、スイッチ素子として、フラッシュメモリ素子等のようにフローティングゲートを備え、制御信号の入力なしに非共通状態または共通状態を選択的に維持可能なスイッチ素子により構成することもできる。この構成によれば、検査制御回路は、スイッチ部の切り替え時にのみスイッチ素子に開閉制御信号を入力するだけで、非共通状態と共通状態とを選択することができる。
【００９０】
また、上述の実施形態では、外部端子Ｌ１、Ｌ２に対応する検査基板上の配線を共通化し、共通化している一方の電源線６を、半導体チップ２上で電源線７と共通化、非共通化を選択的に切り替え可能な構成とした。しかしながら、本発明は、当該構成に限定されるものではなく、例えば、同電位の電源線が複数あれば、他の電源線の組み合わせに対しても、電源線の共通状態または非共通状態を切り替えることができる構成を採用することができる。
【００９１】
さらに、上記では検査装置２が電圧源を備え、外部端子に所定の電位を印加する事例について説明したが、電圧源に代えて適宜電流源を使用してもよいことはいうまでもない。上記では、半導体チップが外部端子としてリードを備えたパッケージに封止された構造を有する半導体装置を例示したが、本発明は、他の構造を有する半導体装置にも当然に適用可能である。
【産業上の利用可能性】
【００９２】
本発明は、実使用のＬＳＩの実装状態に近い検査基板での測定を実現できるとともに、検査装置に多種の性能、多数の電源装備を要求せず、検査に必要な時間が短く、低コストで、電源ノイズの耐性を上げることと、電源端子の断線を検査することができ、情報通信機器、事務用電子機器等に用いられる半導体装置およびその検査方法として有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の一実施形態における半導体装置を示す概略構成図
【図２】本発明の一実施形態におけるスイッチ部の動作を説明する模式図
【図３】本発明の一実施形態における半導体装置と検査装置との結線状態を示す回路図
【図４】本発明の一実施形態における半導体装置と検査装置との結線状態を示す回路図
【図５】本発明の一実施形態における半導体装置の変形例を示す概略構成図
【図６】本発明の一実施形態における半導体装置と検査装置との結線状態の変形例を示す回路図
【図７】従来の半導体装置と検査装置との結線状態を示す回路図
【図８】従来の半導体装置と検査装置との結線状態を示す回路図
【図９】従来の半導体装置と検査装置との結線状態を示す回路図
【符号の説明】
【００９４】
１  パッケージ
２、５２、５３、１０２、１１２  半導体チップ
３  回路群
４  検査装置
５〜９  電源線
１０、５０、６０、１００、１１０  ＤＵＴ（半導体装置）
１１  検査制御回路
１２  スイッチ部
２０  検査基板
２１、２２  共通電源配線
Ｌ１〜Ｌ５  リード（外部端子）
ＳＷ１、ＳＷ２、ＳＷ１１、ＳＷ１２  スイッチ素子
ＰＤ１〜ＰＤ５、Ｐ１〜Ｐ１０  パッド（内部端子）
Ｗ１〜Ｗ１０  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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