(57)【要約】【課題】ＥＭやＥＳＤに対して有利となる半導体集積回路装置を提供する。【解決手段】複数のＩ／Ｏセル（１７）と、上記Ｉ／Ｏセル上の複数の配線層により形成された電源配線と、上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッド（１１）と、上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続可能な引き出し領域（３１，３２）とを設ける。上記電源配線は、第１電源配線（１５）と第２電源配線（１６）とを含み、上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子（Ｄ１，ＱＰ１）と、上記第２電源配線に接続される第２素子（Ｄ２，ＱＮ１）とを含む。上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置する。第１電源配線や第２電源配線は、上記Ｉ／Ｏセル上の複数の配線層により大電流を許容できるので、ＥＭやＥＳＤに対して有利となる。【選択図】図１
2008172121.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板に形成された複数のＩ／Ｏセルと、
上記Ｉ／Ｏセル上の複数の配線層により形成され、上記Ｉ／Ｏセルに動作用電源を供給するための電源配線と、
上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッドと、
上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続するための引き出し領域と、  を含む半導体集積回路装置であって、
上記電源配線は、高電位側電源電圧レベルとされる第１電源配線と、グランドレベルとされる第２電源配線とを含み、
上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子と、上記第２電源配線に接続される第２素子とを含み、
上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置したことを特徴とする半導体集積回路装置。
【請求項２】
上記引き出し領域は、上記Ｉ／Ｏセルを上記第１電源配線側から上記ボンディングパッドに電気的に接続するための第１引き出し領域と、
上記Ｉ／Ｏセルを上記第２電源配線側から上記ボンディングパッドに電気的に接続するための第２引き出し領域とを含む請求項１記載の半導体集積回路装置。
【請求項３】
上記Ｉ／Ｏセルと上記ボンディングパッドとの間に複数の配線層を有し、上記ボンディングパッドの直下の配線層を除く上記複数の配線層によって、上記第１電源配線と上記第２電源配線とが形成された請求項１記載の半導体集積回路装置。
【請求項４】
上記第１素子は、データ出力用のｐチャンネル型ＭＯＳトランジスタと、上記ｐチャンネル型ＭＯＳトランジスタを保護するための第１ダイオード素子と、を含み、
上記第２素子は、データ出力用のｎチャネル型ＭＯＳトランジスタと、上記ｎチャネル型ＭＯＳトランジスタを保護するための第２ダイオード素子と、を含む請求項１記載の半導体集積回路装置。
【請求項５】
上記Ｉ／Ｏセルは、上記ｐチャンネル型ＭＯＳトランジスタと、上記第１ダイオード素子との間に結合された第１保護抵抗素子と、
上記ｎチャンネル型ＭＯＳトランジスタと、上記第２ダイオード素子との間に結合された第２保護抵抗素子と、を含む請求項４記載の半導体集積回路装置。
【請求項６】
上記Ｉ／Ｏセルは、出力すべきデータに基づいて上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを駆動するためのプリバッファを含む請求項４記載の半導体集積回路装置。
【請求項７】
上記半導体集積回路装置は、電源を取り込むための電源セルと、
上記電源セル上に形成された電源用ボンディングパッドと、
上記電源セルを上記電源用ボンディングパッドに電気的に接続するための電源引き出し領域と、を含み、
上記電源セルは、サージから回路を保護するための保護用素子を含み、
上記保護用素子のうち、上記電源配線に結合されるものを上記電源配線の近傍に配置して成る請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、それにおけるＩ／Ｏセル上にパッドを配置する構造のレイアウトに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、単結晶シリコンなどからなる半導体ウエハに種々の半導体集積回路装置を形成した後、ダイシングにより半導体ウエハを各半導体チップに分離することにより、チップ状の半導体集積回路装置が製造される。半導体集積回路装置の主面には、外部端子としてのボンディングパッドが、半導体集積回路装置の外周部に沿って複数設けられている。
【０００３】
例えば特許文献１には、半導体チップの外周部に沿ってボンディングパッドを複数列千鳥状に配置した、３層以上の配線層を有する半導体集積回路装置において、内側の列のボンディングパッドと内部回路とを電気的に接続する第１の引き出し配線を、少なくとも最上層の配線を含む１層又は複数層の配線で構成し、外側の列のボンディングパッドと内部回路とを電気的に接続する第２の引き出し配線を、第１の引き出し配線とは別層の複数層の配線で構成する技術が記載されている。
【０００４】
また特許文献２には、セル部と、セル部を囲むように形成されたバッファ回路部とを備えた半導体集積回路装置において、複数のボンディングパッドは、バッファ回路部の外周部上、及び、バッファ回路部上にそれぞれ形成され、バッファ回路部の外周部上、及び、バッファ回路部上に、千鳥状に配置させた技術が記載されている。
【０００５】
【特許文献１】特開平９−２８３６３２号公報
【特許文献２】特開２００３−１６３２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
デバイスのプロセス世代が進むにつれて、内部論理部は電源電圧・ゲート膜厚・ゲート幅が小さくなっていくため、スケーリング則に従い、面積が小さくなっている。一方、Ｉ／Ｏ（入出力）部は電源電圧等に変化がないため、回路上の工夫によって面積を小さくしているのが現状である。
【０００７】
Ｉ／Ｏセルの面積を縮小するため、従来Ｉ／Ｏの外側に配置していたパッドをＩ／Ｏセル上に配置するＰＡＡ（PAD on Active Area）技術を使用する例が増えてきた。しかし、このＰＡＡ技術を採用する場合、メタル配線の最上層がボンディングパッドに割り当てられ、このボンディングパッド直下のメタル層がボンディングに対する緩衝層に割り当てられるため、その分だけ周回配線に使用できるメタル層が少なくなり、エレクトロマイグレーション（ＥＭ）や、静電気放電（ＥＳＤ）による破壊を回避するための制約が厳しくなる。
【０００８】
ＰＡＡ技術を使用したＳｏＣ（System On a Chip）製品においては、Ｉ／Ｏセルに持たせている機能がシンプルなこともあり、Ｉ／Ｏセルの幅がパッド幅の半分以下であることを利用して、千鳥配置を前提にして、エレクトロマイグレーションや、静電気放電に対して有利となるように部品配置を工夫することが考えられる。
【０００９】
一方、マイクロコンピュータ系のＩ／Ｏセルは、機能が複雑であることや、５Ｖ以上の電圧印加を考慮してゲート膜厚が十分に厚めのＭＯＳトランジスタが使用される等の理由により、ＳｏＣにおけるＩ／Ｏセルに比べて面積が大きくなる傾向にあるため、上記千鳥配置が困難とされる場合が少なくない。
【００１０】
本発明の目的は、パッドと同程度のセル幅を有するＩ／Ｏセルを備え、且つ、エレクトロマイグレーションや、静電気放電に対して有利となる半導体集積回路装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１３】
すなわち、半導体基板に形成された複数のＩ／Ｏセルと、上記Ｉ／Ｏセル上の複数の配線層により形成され、上記Ｉ／Ｏセルに動作用電源を供給するための電源配線と、上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッドと、上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続可能な引き出し領域とを設ける。このとき、上記電源配線は、第１電源配線と第２電源配線とを含む。上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子と、上記第２電源配線に接続される第２素子とを含む。上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置する。上記の構成によれば、第１電源配線や第２電源配線は、上記Ｉ／Ｏセル上の複数の配線層により大電流を許容できるので、ＥＭやＥＳＤに対して有利となる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１５】
すなわち、パッドと同程度のセル幅を有するＩ／Ｏセルを備え、且つ、エレクトロマイグレーションや、静電気放電に対して有利な構成の半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置は、半導体基板（４０）と、上記半導体基板に形成された複数のＩ／Ｏセル（１７）と、上記Ｉ／Ｏセル上の複数の配線層により形成され、上記Ｉ／Ｏセルに動作用電源を供給するための電源配線（１５，１６）と、上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッド（１１）と、上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続するための引き出し領域（３１，３２）とを含んで半導体集積回路装置（１０）を構成する。このとき、上記電源配線は、高電位側電源電圧レベルとされる第１電源配線（１５）と、グランドレベルとされる第２電源配線（１６）と、を含み、上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子（Ｄ１，ＱＰ１）と、上記第２電源配線に接続される第２素子（Ｄ２，ＱＮ１）とを含む。そして、上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置する。それによれば、上記第１素子によって第１電源配線を共有することができ、上記第２素子によって第２電源配線を共有することができる。第１電源配線や第２電源配線は、上記Ｉ／Ｏセル上の複数の配線層により形成されることから大電流を許容でき、ＥＭやＥSDに対して有利となる。
【００１８】
〔２〕上記引き出し領域には、上記Ｉ／Ｏセルを上記第１電源配線側から上記ボンディングパッドに電気的に接続するための第１引き出し領域（３１）と、上記Ｉ／Ｏセルを上記第２電源配線側から上記ボンディングパッドに電気的に接続するための第２引き出し領域（３２）とを含めることができる。
【００１９】
〔３〕上記Ｉ／Ｏセルと上記ボンディングパッドとの間に複数の配線層（Ｍ３〜Ｍ５）を有し、上記ボンディングパッドの直下の配線層を除く上記複数の配線層によって、上記第１電源配線と上記第２電源配線とを形成することができる。上記ボンディングパッドの直下の配線層は、ボンディングに対する緩衝用として機能させる。
【００２０】
〔４〕上記第１素子には、データ出力用のｐチャンネル型ＭＯＳトランジスタ（ＱＰ１）と、上記ｐチャンネル型ＭＯＳトランジスタを保護するための第１ダイオード素子（Ｄ１）とを含めることができる。上記第２素子には、データ出力用のｎチャネル型ＭＯＳトランジスタ（ＱＮ１）と、上記ｎチャネル型ＭＯＳトランジスタを保護するための第２ダイオード素子（Ｄ２）とを含めることができる。
【００２１】
〔５〕上記Ｉ／Ｏセルには、上記ｐチャンネル型ＭＯＳトランジスタと、上記第１ダイオード素子との間に結合された第１保護抵抗素子（Ｒ１）と、上記ｎチャンネル型ＭＯＳトランジスタと、上記第２ダイオード素子との間に結合された第２保護抵抗素子（Ｒ２）とを含めることができる。
【００２２】
〔６〕上記Ｉ／Ｏセルには、出力すべきデータに基づいて上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを駆動するためのプリバッファを構成するｐチャネル型ＭＯＳトランジスタ（ＢＵＦ１）とｎチャネル型ＭＯＳトランジスタ（ＢＵＦ２）とを含めることができる。
【００２３】
〔７〕上記半導体集積回路装置には、電源を取り込むための電源セル（９０）と、上記電源セル上に形成された電源用ボンディングパッド（９３）と、上記電源セルを上記電源用ボンディングパッドに電気的に接続するための電源引き出し領域（９１，９２）とを含めることができる。
【００２４】
〔８〕上記電源セルには、サージから回路を保護するための保護用素子（Ｄ３，ＱＮ２）を含めることができ、上記保護用素子のうち、上記電源配線に結合されるものを上記電源配線の近傍に配置することができる。
【００２５】
２．実施の形態の説明
次に、実施の形態について更に詳述する。尚、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
【００２６】
図１５には、本発明に係る半導体集積回路装置のチップレイアウト例が示される。
【００２７】
図１５に示される半導体集積回路装置１０は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体集積回路装置やボンディングパッド１１を形成した後、ダイシングなどにより半導体基板をチップ状に分離することなどにより形成されている。従って、半導体集積回路装置１０は、半導体チップである。
【００２８】
半導体集積回路装置１０の主面中央部には、コア領域１４が配置されている。コア領域１４には、種々の内部回路が形成されている。例えば、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタを所定数組み合わせて構成された基本セルが多数マトリクス状に配置されてコア領域１４が構成されており、各基本セル内のＭＯＳトランジスタ及び基本セル間を論理設計に基づいて結線することにより、所望の論理機能を実現している。
【００２９】
半導体集積回路装置１０の主面には、外周部に沿って、複数のボンディングパッド（単に「パッド」ともいう）１１が配置されている。各ボンディングパッド１１は外部装置との電気的な接続を可能とする外部端子として機能する。
【００３０】
また、半導体集積回路装置１０の主面のコア領域１４の外側に、コア領域１４用のコア電源配線１２及びコアグランド配線（接地配線）１３が配置され、更にその外側に、入出力（Ｉ／Ｏ）用のＩ／Ｏ電源配線１５及びＩ／Ｏグランド配線１６が配置されている。コア電源配線１２、コアグランド配線１３、Ｉ／Ｏ電源配線１５、及びＩ／Ｏグランド配線１６は、いずれも半導体集積回路装置１０の主面の外周部に沿って延在している。また、図１１に示されるように、コア電源配線１２、コアグランド配線１３、Ｉ／Ｏ電源配線１５、及びＩ／Ｏグランド配線１６の下側には、複数のＩ／Ｏセル１７が形成されている。そしてＩ／Ｏ電源配線１５及びＩ／Ｏグランド配線１６の上には、ＰＡＡ技術によりＩ／Ｏセル１７に対応する複数のパッド（ＰＡＤ）１１が設けられる。特に制限されないが、Ｉ／Ｏセル１７の幅Ｗ１と、それに対応するパッド１１の幅Ｗ２とは、ほぼ等しくされる。
【００３１】
図１２には、上記Ｉ／Ｏセル１７の構成例が示される。
【００３２】
Ｉ／Ｏセル１７には、データ出力（出力制御又は入出力制御）を可能とするｐチャンネル型ＭＯＳトランジスタＱＰ１、及びｎチャネル型ＭＯＳトランジスタＱＮ１が設けられる。ｐチャンネル型ＭＯＳトランジスタＱＰ１、及びｎチャネル型ＭＯＳトランジスタＱＮ１は、コア領域１４から伝達された信号によって駆動制御される。ｐチャンネル型ＭＯＳトランジスタＱＰ１のドレイン電極はＩ／Ｏ電源配線１５に結合され、ｎチャネル型ＭＯＳトランジスタＱＮ１のソース電極はＩ／Ｏグランド配線１６に結合される。ｐチャンネル型ＭＯＳトランジスタＱＰ１のソース電極は、保護用の抵抗素子Ｒ１を介してパッド１１に結合される。ｎチャネル型ＭＯＳトランジスタＱＮ１のドレイン電極は、保護用の抵抗素子Ｒ２を介してパッド１１に結合される。パッド１１とＩ／Ｏ電源配線１５との間に保護用のダイオード素子Ｄ１が設けられ、パッド１１とＩ／Ｏグランド配線１６との間に保護用のダイオード素子Ｄ２が設けられる。例えば、ボンディングパッド１１にサージ（ＥＳＤサージ）などが入力された場合には、抵抗素子Ｒ１，Ｒ２によりｐチャネル型ＭＯＳトランジスタＱＰ１及びｎチャネル型ＭＯＳトランジスタＱＮ１へのサージ入力を防止し、ダイオード素子Ｄ１又はダイオード素子Ｄ２を介してＩ／Ｏ電源配線１５又はＩ／Ｏグランド配線１６にサージを逃がす。それにより、ｐチャネル型ＭＯＳトランジスタＱＰ１及びｎチャネル型ＭＯＳトランジスタＱＮ１をサージから保護することができる。上記ダイオード素子Ｄ１，Ｄ２及び抵抗素子Ｒ１，Ｒ２は、半導体基板に形成される。
【００３３】
図１には、図１１における主要部のレイアウト例が示される。また、図２には、図１におけるＡ−Ａ’線切断断面が拡大して示される。
【００３４】
例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）４０の主面に、ダイオード素子Ｄ１の形成領域２１、抵抗素子Ｒ１の形成領域２２、ｐチャネル型ＭＯＳトランジスタＱＰ１の形成領域２３、ダイオード素子Ｄ２の形成領域２４、抵抗素子Ｒ２の形成領域２５、ｎチャネル型ＭＯＳトランジスタＱＮ１の形成領域２６が設けられる。これら各領域間は、半導体基板４０の主面に形成された素子分離領域４３によって互いに電気的に分離されている。素子分離領域４３は、酸化シリコンなどの絶縁体（フィールド絶縁膜または埋め込み絶縁膜）からなり、例えば、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。
【００３５】
また、半導体基板４０の主面には、ｐ型ウエル（ｐ型半導体領域）４１とｎ型ウエル（ｎ型半導体領域）４２が形成されている。ｐ型ウエル４１は、ダイオード素子Ｄ２の形成領域２４、抵抗素子Ｒ２の形成領域２５、ｎチャネル型ＭＯＳトランジスタＱＮ１の形成領域２６を平面的に含む領域に形成される。ｎ型ウエル４２は、ダイオード素子Ｄ１の形成領域２１、抵抗素子Ｒ１の形成領域２２、ｐチャネル型ＭＯＳトランジスタＱＰ１の形成領域２３を平面的に含む領域に形成される。
【００３６】
ｎチャンネル型ＭＯＳトランジスタＱＮ１の形成領域２６では、ｐ型ウエル４１上に、ゲート絶縁膜（図示せず）を介してゲート電極５１が形成されている。このゲート電極５１の両側の領域には、ソース・ドレインとしてのｎ型半導体領域（ｎ型拡散層）が形成されている。ゲート電極５１、このゲート電極下のゲート絶縁膜及びソース・ドレインとしてのｎ型半導体領域により、ｎチャンネル型ＭＯＳトランジスタＱＮ１が形成されている。
【００３７】
ｐチャンネル型ＭＯＳトランジスタＱＰ１の形成領域２３の構成は、ｎチャンネル型ＭＯＳトランジスタＱＮ１の形成領域２６の導電型を逆にしたものとほぼ同じである。すなわち、ｐチャンネル型ＭＯＳトランジスタＱＰ１の形成領域２３では、ｎ型ウエル４２上に、ゲート絶縁膜を介してゲート電極５２が形成され、これらのゲート電極５２の両側の領域には、ソース・ドレインとしてのｐ型半導体領域（ｐ型拡散層）が形成されている。ゲート電極５２は、例えば低抵抗の多結晶シリコン（ドープトポリシリコン）膜からなり、図示しない配線などにより、互いに電気的に接続されている。ゲート電極５２、このゲート電極下のゲート絶縁膜（図示せず）及びソース・ドレインとしてのｐ型半導体領域により、ｐチャネル型ＭＯＳトランジスタＱＰ１が形成されている。
【００３８】
抵抗素子形成領域２５では、全体的に素子分離領域４３が形成され、その素子分離領域４３上に、例えば不純物を導入した多結晶シリコン（ドープトポリシリコン）膜５４からなる抵抗素子Ｒ２が形成される。
【００３９】
抵抗素子形成領域２２の構成は、抵抗素子形成領域２５とほぼ同様である。すなわち抵抗素子形成領域２２では、全体的に素子分離領域４３が形成されており、その素子分離領域４３上に、例えば不純物を導入した多結晶シリコン（ドープトポリシリコン）膜５３からなる抵抗素子Ｒ１が形成される。
【００４０】
抵抗素子Ｒ１，Ｒ２の抵抗値は、抵抗素子を構成する多結晶シリコン膜中に導入された不純物の濃度、抵抗素子を構成する多結晶シリコン膜の寸法、あるいは、抵抗素子に接続するコンタクト部間の距離などを調整することにより、所望の値に調整可能とされる。
【００４１】
ダイオード素子形成領域２４では、ｐ型ウエル４１上に、ｎ型半導体領域（ｎ型拡散層）５５とｐ型半導体領域（ｐ型拡散層）とが平面的に隣り合うように形成されている。ｎ型半導体領域５５とｐ型半導体領域との間のＰＮ接合により、ダイオード素子Ｄ１が形成される。
【００４２】
また、ダイオード素子形成領域２１の構成は、ダイオード素子形成領域２４の導電型を逆にしたものとほぼ同じである。すなわち、ダイオード素子形成領域２１では、ｎ型ウエル４２上に、ｐ型半導体領域（ｐ型拡散層）５６とｎ型半導体領域（ｎ型拡散層）とが平面的に隣り合うように形成されており、ｐ型半導体領域５６とｎ型半導体領域との間のＰＮ接合により、ダイオード素子Ｄ２が形成される。
【００４３】
また、半導体基板４０の主面には、ｎチャンネル型ＭＯＳトランジスタ形成領域２６とダイオード素子形成領域２３の周囲に、ガードリング（ｐ型拡散層）５７が形成されている。また、半導体基板３０の主面には、ダイオード素子形成領域２１とｐチャンネル型ＭＯＳトランジスタ形成領域２３の周囲に、ガードリング（ｎ型拡散層）５７が形成されている。
【００４４】
半導体基板４０上には、複数の層間絶縁膜と複数の配線層とが形成されている。すなわち、半導体基板４０の主面上には、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６及び第７層配線Ｍ７が、下から順に形成されている。このうち、第１層配線Ｍ１は、例えば、パターニングされたタングステン膜などにより形成され、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６及び第７層配線Ｍ７は、例えば、ダマシン法（シングルダマシンまたはデュアルダマシン法）により形成された埋め込み銅配線により形成されている。他の形態として、配線Ｍ２〜Ｍ７をパターニングしたアルミニウム合金膜などからなるアルミニウム配線とすることもできる。
【００４５】
半導体基板４０と第１層配線Ｍ１との間、及び各配線Ｍ１〜Ｍ７間には、酸化シリコン膜または低誘電率絶縁膜（いわゆるＬｏｗ−ｋ膜）などからなる層間絶縁膜が形成されている。また、各配線Ｍ１〜Ｍ７間は、必要に応じて、層間絶縁膜に形成された導電性のプラグＰＧを介して、電気的に接続されている。デュアルダマシン法により配線（Ｍ２〜Ｍ７）を形成した場合は、プラグＰＧは配線（Ｍ２〜Ｍ７）と一体的に形成される。また、第１層配線Ｍ１は、必要に応じて、層間絶縁膜に形成された導電性のプラグＰＧを介して、半導体基板４０の主面に形成された素子（半導体素子または受動素子）に電気的に接続されている。
【００４６】
第７層配線Ｍ７は、最上層とされ、この最上層を利用してボンディングパッド１１が形成される。高電位側電源電圧ＶＣＣＱを供給するためのＩ／Ｏ電源配線１５と、グランドレベルＶＳＳＱとされるＩ／Ｏグランド配線１６とは、第３層配線Ｍ３、第４層配線Ｍ４、及び第５層配線Ｍ５とそれら配線間を接続するプラグＰＧにより形成される。尚、第６層配線Ｍ６の一部は、ボンディングに対する緩衝用として利用され、その部分は配線としては利用されない。
【００４７】
Ｉ／Ｏ電源配線１５の近傍に、ダイオード素子形成領域２１、抵抗素子形成領域２２、及びｐチャネル型ＭＯＳトランジスタ形成領域２３が形成される。これにより、ダイオード素子Ｄ１のカソード及びｐチャンネル型ＭＯＳトランジスタＱＰ１のソース電極と、Ｉ／Ｏ電源配線１５との間の配線長を短くすることができる。また、ダイオード素子Ｄ１とｐチャンネル型ＭＯＳトランジスタＱＰ１とがＩ／Ｏ電源配線１５の近傍に配置されることにより、ダイオード素子Ｄ１とｐチャンネル型ＭＯＳトランジスタＱＰ１とでＩ／Ｏ電源配線１５を共有することができる。Ｉ／Ｏ電源配線１５は、第３層配線Ｍ３、第４層配線Ｍ４、及び第５層配線Ｍ５とそれら配線間を接続するプラグＰＧにより形成されており、配線としての断面積が大きくとれるので、大電流を許容できる。このことはＥＭに対して有利であり、また、ダイオードＤ１を介して十分なサージ電流を高電位側電源電圧ＶＣＣＱラインに流すことができるという点で、ＥＳＤに対しても有利となる。
【００４８】
また、Ｉ／Ｏグランド配線１６の近傍に、ダイオード素子形成領域２４、抵抗素子形成領域２５、及びｎチャネル型ＭＯＳトランジスタ形成領域２６が形成される。これにより、ダイオード素子Ｄ２のアノード及びｎチャンネル型ＭＯＳトランジスタＱＮ２のソース電極と、Ｉ／Ｏグランド配線１６との間の配線長を短くすることができる。また、ダイオード素子Ｄ２とｎチャンネル型ＭＯＳトランジスタＱＮ２とがＩ／Ｏグランド配線１６の近傍に配置されることにより、ダイオード素子Ｄ２とｎチャンネル型ＭＯＳトランジスタＱＮ２とでＩ／Ｏグランド配線１６を共有することができる。Ｉ／Ｏグランド配線１６は、第３層配線Ｍ３、第４層配線Ｍ４、及び第５層配線Ｍ５とそれら配線間を接続するプラグＰＧにより形成されており、配線としての断面積が大きくとれるので、大電流を許容できる。このことはＥＭに対して有利であり、また、ダイオードＤ２を介して十分なサージ電流をグランドＶＳＳＱラインに流すことができるという点で、ＥＳＤに対しても有利となる。
【００４９】
図１２から明らかなように、ダイオード素子Ｄ１のアノード、ダイオード素子Ｄ２のカソード、及び抵抗素子Ｒ１，Ｒ２の一端と、ボンディングパッド１１（第７層配線Ｍ７）とを電気的に接続する必要がある。この接続は、Ｉ／Ｏセル１７の両端部に位置する引き出し領域３１，３２を使って行われる。すなわち、ダイオード素子Ｄ１のアノード及び抵抗素子Ｒ１の一端は、引き出し領域３１を介してボンディングパッド１１（第７層配線Ｍ７）に電気的に接続され、ダイオード素子Ｄ２のカソード及び抵抗素子Ｒ２の一端は、引き出し領域３２を介してボンディングパッド１１（第７層配線Ｍ７）に電気的に接続される。引き出し領域３１，３２は、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６、第７層配線Ｍ７とそれら配線間を接続するプラグＰＧとによって形成される。
【００５０】
上記例によれば、以下の作用効果を得ることができる。
【００５１】
（１）Ｉ／Ｏ電源配線１５の近傍に、ダイオード素子形成領域２１、抵抗素子形成領域２２、及びｐチャネル型ＭＯＳトランジスタ形成領域２３が形成されることから、ダイオード素子Ｄ１のカソード及びｐチャンネル型ＭＯＳトランジスタＱＰ１のソース電極と、Ｉ／Ｏ電源配線１５との間の配線長を短くすることができる。また、Ｉ／Ｏグランド配線１６の近傍に、ダイオード素子形成領域２４、抵抗素子形成領域２５、及びｎチャネル型ＭＯＳトランジスタ形成領域２６が形成されることから、ダイオード素子Ｄ２のアノード及びｎチャンネル型ＭＯＳトランジスタＱＮ２のソース電極と、Ｉ／Ｏグランド配線１６との間の配線長を短くすることができる。
【００５２】
（２）ダイオード素子Ｄ１とｐチャンネル型ＭＯＳトランジスタＱＰ１とがＩ／Ｏ電源配線１５の近傍に配置されることにより、ダイオード素子Ｄ１とｐチャンネル型ＭＯＳトランジスタＱＰ１とでＩ／Ｏ電源配線１５を共有することができる。Ｉ／Ｏ電源配線１５は、第３層配線Ｍ３、第４層配線Ｍ４、及び第５層配線Ｍ５とそれら配線間を接続するプラグＰＧにより形成されており、配線としての断面積が大きくとれるので、大電流を許容できる。また、ダイオード素子Ｄ２とｎチャンネル型ＭＯＳトランジスタＱＮ２とがＩ／Ｏグランド配線１６の近傍に配置されることにより、ダイオード素子Ｄ２とｎチャンネル型ＭＯＳトランジスタＱＮ２とでＩ／Ｏグランド配線１６を共有することができる。Ｉ／Ｏグランド配線１６は、第３層配線Ｍ３、第４層配線Ｍ４、及び第５層配線Ｍ５とそれら配線間を接続するプラグＰＧにより形成されており、配線としての断面積が大きくとれるので、大電流を許容できる。このように大電流を許容できるので、ＥＭに対して有利であり、また、十分なサージ電流を電源ラインに流すことができるという点で、ＥＳＤに対しても有利となる。
【００５３】
図３には、図１１における主要部の別のレイアウト例が示される。また、図４には、図３におけるＢ−Ｂ’線切断断面が拡大して示される。
【００５４】
図３及び図４に示される構成が、図１及び図２に示されるのと大きく相違するのは、抵抗素子Ｒ１の形成領域２２を挟んでダイオード素子Ｄ１の形成領域２１が設けられている点、及び抵抗素子Ｒ２の形成領域２５を挟んでダイオード素子Ｄ２の形成領域２４が設けられている点である。抵抗素子Ｒ１の形成領域２２を挟んでダイオード素子Ｄ１の形成領域２１が設けられ、抵抗素子Ｒ２の形成領域２５を挟んでダイオード素子Ｄ２の形成領域２４が設けられることにより、図１及び図２に示される構成に比べて、Ｉ／Ｏセル１７の長手方向（矢印６１方向）の寸法を小さくすることができる。
【００５５】
図５には、図１１における主要部の別のレイアウト例が示される。また、図６には、図５におけるＣ−Ｃ’線切断断面が拡大して示される。
【００５６】
図５及び図６に示される構成が、図３及び図４に示されるのと大きく相違するのは、抵抗素子Ｒ１の形成領域２２及びダイオード素子Ｄ１の形成領域２１と、引き出し領域３１との形成位置が入れ替えられた点、抵抗素子Ｒ２の形成領域２５及びダイオード素子Ｄ２の形成領域２４と、引き出し領域３２との形成位置が入れ替えられた点である。これにより、第７層配線Ｍ７によって形成されるボンディングパッド１１の寸法が小さくされる。そして、抵抗素子Ｒ１の形成領域２２及びダイオード素子Ｄ１の形成領域２１に対応する第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６、及び第７層配線Ｍ７を含む配線群６２を、Ｉ／Ｏ電源配線１５の一部に加えることができる。同様に、抵抗素子Ｒ２の形成領域２５及びダイオード素子Ｄ２の形成領域２４に対応する第３層配線Ｍ３、第４層配線Ｍ４、第５層配線Ｍ５、第６層配線Ｍ６、及び第７層配線Ｍ７を含む配線群６３を、Ｉ／Ｏグランド配線１６の一部に加えることができる。このように図５及び図６に示される構成によれば、配線群６２が確保されることによってＩ／Ｏ電源配線１５の断面積を更に大きくすることができ、配線群６３が確保されることによってＩ／Ｏグランド配線１６の断面積を更に大きくすることができる。
【００５７】
図７には、図１１における主要部の別のレイアウト例が示される。また、図８には、図７におけるＤ−Ｄ’線切断断面が拡大して示される。
【００５８】
図７及び図８に示される構成が、図１及び図２に示されるのと大きく相違するのは、Ｉ／Ｏセル１７において、ｐチャンネル型ＭＯＳトランジスタＱＰ１の形成領域２３と、ｎチャンネル型ＭＯＳトランジスタＱＮ１の形成領域２６との間に、プリバッファを構成するｐチャンネル型ＭＯＳトランジスタＢＵＦ１の形成領域７１と、プリバッファを構成するｎチャンネル型ＭＯＳトランジスタＢＵＦ２の形成領域７２とが設けられた点である。プリバッファを構成するｎチャンネル型ＭＯＳトランジスタＢＵＦ１及びｐチャンネル型ＭＯＳトランジスタＢＵＦ２は、図１３に示されるように、ｐチャンネル型ＭＯＳトランジスタＱＰ１及びｎチャンネル型ＭＯＳトランジスタＱＮ１を駆動するために設けられる。半導体基板によってはラッチアップ対策としてｐチャンネル型ＭＯＳトランジスタＱＰ１とｎチャンネル型ＭＯＳトランジスタＱＮ１との間をある程度、離す必要がある。このとき、図７及び図８に示されるように、ｐチャンネル型ＭＯＳトランジスタＱＰ１とｎチャンネル型ＭＯＳトランジスタＱＮ１との間にプリバッファを構成するｎチャンネル型ＭＯＳトランジスタＢＵＦ１及びｐチャンネル型ＭＯＳトランジスタＢＵＦ２を配置するようにすれば、ｐチャンネル型ＭＯＳトランジスタＱＰ１とｎチャンネル型ＭＯＳトランジスタＱＮ１との間のスペースを有効に利用することができる。尚、プリバッファの構成は省略しているが、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの組み合わせにより構成される公知の回路構成を適用することができる。その場合において、ＢＵＦ１を構成するプリバッファのｐチャンネル型ＭＯＳトランジスタは、Ｉ／Ｏ電源配線１５側に配置し、ＢＵＦ２を構成するプリバッファのｎチャンネル型ＭＯＳトランジスタは、Ｉ／Ｏグランド配線１６側に配置する。それにより、他の素子との間で、Ｉ／Ｏ電源配線１５やＩ／Ｏグランド配線１６の共有化することができる。
【００５９】
外部から電源を取り込むための電源セルについても、ＰＡＡ構造を採用することができる。以下、その場合の構成例を説明する。
【００６０】
図９には、図１１における主要部の別のレイアウト例が示される。また、図８には、図７におけるＤ−Ｄ’線切断断面が拡大して示される。
【００６１】
電源セル９０は、外部から電源電圧を取り込むために、図１１に示される複数のＩ／Ｏセル１７と同様に半導体集積回路装置１０の主面の外周部に配置される。
【００６２】
電源セル９０は、図１４に示されるように、クランプ用のｎチャンネル型ＭＯＳトランジスタＱＮ２と、ダイオード素子Ｄ３とを含んで成る。ｎチャンネル型ＭＯＳトランジスタＱＮ２は、Ｉ／Ｏ電源配線１５と、Ｉ／Ｏグランド配線１６に結合される。ダイオード素子Ｄ３はｎチャンネル型ＭＯＳトランジスタＱＮ２に並列接続される。抵抗素子Ｒ３と容量素子Ｃ１とが直列接続され、この直列接続ノードの電位がインバータＩＮＶ１及びＩＮＶ２に伝達される。インバータＩＮＶ１及びＩＮＶ２の出力は、それぞれｎチャンネル型ＭＯＳトランジスタＱＮ２のゲート電極及びバックゲートに伝達される。電源用ボンディングパッド９３にＩ／Ｏ電源配線１５にＥＳＤのサージが入った場合、所定時間が経過するまでは、インバータＩＮＶ１及びＩＮＶ２の出力がハイレベルとなり、ｎチャンネル型ＭＯＳトランジスタＱＮ２がオンされるため、Ｉ／Ｏ電源配線１５がＩ／Ｏグランド配線１６に短絡される。抵抗素子Ｒ３を介して容量素子Ｃ１が充電され、容量素子Ｃ１の端子電圧が所定レベルに達すると、インバータＩＮＶ１及びＩＮＶ２の出力がハイレベルからローレベルに反転され、それにより、ｎチャンネル型ＭＯＳトランジスタＱＮ２がオフされる。このような動作により、Ｉ／Ｏ電源配線１５を介して各回路素子に不所望なサージが印加されないで済む。
【００６３】
電源セル９０には、図９及び図１０に示されるように、ｎチャネル型ＭＯＳトランジスタＱＮ２の形成領域９４と、ダイオード素子Ｄ１の形成領域９５が設けられる。このｎチャネル型ＭＯＳトランジスタＱＮ２の形成領域９４と、ダイオード素子Ｄ１の形成領域９５は、Ｉ／Ｏ電源配線１５やＩ／Ｏグランド配線１６の近傍に配置されており、上記Ｉ／Ｏセル１７の場合と同様にＰＡＡ構造とされる。
【００６４】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
本発明は、ボンディングパッドを有する半導体集積回路装置に適用して好適なものである。
【図面の簡単な説明】
【００６６】
【図１】本発明にかかる半導体集積回路装置における要部の平面図である。
【図２】図１におけるＡ−Ａ’線切断断面図である。
【図３】本発明にかかる半導体集積回路装置における要部の別の平面図である。
【図４】図３におけるＢ−Ｂ’線切断断面図である。
【図５】本発明にかかる半導体集積回路装置における要部の別の平面図である。
【図６】図５におけるＣ−Ｃ’線切断断面図である。
【図７】本発明にかかる半導体集積回路装置における要部の別の平面図である。
【図８】図７におけるＤ−Ｄ’線切断断面図である。
【図９】本発明にかかる半導体集積回路装置における要部の別の平面図である。
【図１０】図９におけるＥ−Ｅ’線切断断面図である。
【図１１】本発明にかかる半導体集積回路装置における要部の平面図である。
【図１２】本発明にかかる半導体集積回路装置におけるＩ／Ｏセルの構成例回路図である。
【図１３】本発明にかかる半導体集積回路装置におけるＩ／Ｏセルの別の構成例回路図である。
【図１４】本発明にかかる半導体集積回路装置における電源セルの構成例回路図である。
【図１５】本発明にかかる半導体集積回路装置の平面図である。
【符号の説明】
【００６７】
１０  半導体集積回路装置
１１  ボンディングパッド
１２  コア電源配線
１３  コアグランド配線
１４  コア領域
１５  Ｉ／Ｏ電源配線
１６  Ｉ／Ｏグランド配線
１７  Ｉ／Ｏセル
２１  ダイオード素子Ｄ１の形成領域
２２  抵抗素子Ｒ１の形成領域
２３  ｐチャンネル型ＭＯＳトランジスタＱＰ１の形成領域
２４  ダイオード素子Ｄ２の形成領域
２５  抵抗素子Ｒ２の形成領域
２６  ｎチャンネル型ＭＯＳトランジスタＱＮ１の形成領域
３１，３２  引き出し領域
４０  半導体基板
４１  ｐ型ウエル
４３  素子分離領域
５１，５２  ゲート電極
５３，５４  多結晶シリコン膜
５５  n型半導体領域
５６  ｐ型半導体領域
５７  ガードリング
９０  電源セル
９１，９２  引き出し領域
９３  電源用ボンディングパッド
９４  ｎチャネル型ＭＯＳトランジスタＱＮ２の形成領域
９５  ダイオード素子Ｄ３の形成領域
Ｃ１  容量素子
Ｄ１，Ｄ２，Ｄ３  ダイオード素子
Ｒ１，Ｒ２，Ｒ３  抵抗素子
ＱＰ１  ｐチャンネル型ＭＯＳトランジスタ
ＱＮ１，ＱＮ２  ｎチャンネル型ＭＯＳトランジスタ
ＢＵＦ１，ＢＵＦ２  プリバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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