(57)【要約】      （修正有）【課題】シリコンピラーを用いた縦型トランジスタを有する改良されたＤＲＡＭや相変化メモリ等の半導体記憶装置を提供する。【解決手段】半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触している。また、ゲート電極１４は、ダミーゲート電極と補助ワード線を介して上層の配線に接続されている。層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。【選択図】図５
2008311641.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に対してほぼ垂直に形成されたシリコンピラーと、
前記シリコンピラーの上方に設けられたビット線と、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の拡散層と、
前記第１の拡散層に基準電位を供給する基準電位配線と、
前記第２の拡散層と前記ビット線との間に接続された記憶素子とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記シリコンピラーがマトリクス状に複数設けられ、前記基準電位配線は前記複数のシリコンピラーに対して共通に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線と交差する第１の方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに接触しており、前記ビット線と平行な第２の方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに分離されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
隣接する記憶素子間の少なくとも一部に空洞が形成されていることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記空洞の下面を規定する第１の層間絶縁膜と、前記空洞の上面を規定する第２の層間絶縁膜とをさらに備え、前記第１及び第２の層間絶縁膜は互いに同じ材料によって構成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１の方向に延在する前記複数のシリコンピラーの列に介在するダミーシリコンピラーと、
ダミーゲート絶縁膜を介して前記ダミーシリコンピラーの表面を覆うダミーゲート電極と、
前記第１の方向に延在し、前記ダミーゲート電極に接続された補助ワード線とをさらに備え、
前記ダミーシリコンピラーと隣接する前記シリコンピラーを覆うゲート電極は、前記ダミーゲート電極と接触していることを特徴とする請求項３乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記補助ワード線は、前記ゲート電極よりも電気抵抗の小さい材料によって構成されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記ダミーシリコンピラーが前記第２の方向に複数設けられていることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記シリコンピラーの上部に設けられた第３の層間絶縁膜をさらに備え、前記第２の拡散層は、前記第３の層間絶縁膜に設けられたスルーホールを介して前記シリコンピラーの上部に接続されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記スルーホールの内壁に設けられ、前記第２の拡散層と前記ゲート電極とを絶縁する筒状のサイドウォール絶縁膜をさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
平面的に見て、前記筒状のサイドウォール絶縁膜の外周部と前記シリコンピラーの外周部が実質的に一致していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記記憶素子がキャパシタであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体記憶装置。
【請求項１３】
前記記憶素子が相変化素子であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体記憶装置。
【請求項１４】
請求項３乃至１３のいずれか一項に記載の半導体記憶装置の製造方法であって、
ハードマスクを用いたエッチングにより前記シリコンピラーを形成するシリコンピラー形成工程と、
前記シリコンピラーの下部に前記第１の拡散層を形成する第１の拡散層形成工程と、
前記シリコンピラーの側面に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１の方向に隣接する前記複数のシリコンピラー間が実質的に埋まるように、ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をエッチバックすることにより、前記第２の方向に隣接する前記複数のシリコンピラーを覆う前記ゲート電極を分離するゲート電極分離工程と、
前記シリコンピラーの上部に前記第２の拡散層を形成する第２の拡散層形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
前記ゲート電極形成工程は、前記ハードマスクを残したまま前記ゲート電極を形成する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極分離工程の後、前記第２の拡散層形成工程の前に行われる工程であって、第３の層間絶縁膜を形成する第３の層間絶縁膜形成工程と、前記シリコンピラーの上部に残存する前記ハードマスクを除去することにより、前記第３の層間絶縁膜にスルーホールを形成するスルーホール形成工程と、前記スルーホールの内壁にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程とをさらに備え、
前記第２の拡散層形成工程は、前記サイドウォール絶縁膜で囲まれた領域に前記第２の拡散層を形成する工程を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の拡散層形成工程は、エピタキシャル成長法によってシリコンエピタキシャル層を形成する工程を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
請求項５乃至８のいずれか一項に記載の半導体記憶装置の製造方法であって、
前記第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜上にダミー層間絶縁膜を形成するダミー層間絶縁膜形成工程と、
前記ダミー層間絶縁膜上に前記第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜に開口部を形成する開口部形成工程と、
前記開口部にエッチャントを導入することにより、前記ダミー層間絶縁膜を除去するダミー層間絶縁膜除去工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記開口部形成工程は、前記開口部を前記ダミーシリコンピラーの上部に形成する工程を含むことを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（特許文献１〜５参照）。
【特許文献１】特開２００３−３０３９０１号公報
【特許文献２】特開平５−１３６３７４号公報
【特許文献３】特開平６−２０９０８９号公報
【特許文献４】特開平９−８２９５号公報
【特許文献５】特開平２００２−８３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビット線が接続されることになる。
【０００５】
しかしながら、シリコンピラーの下部は半導体基板であることから、ここにビット線を形成することは必ずしも容易ではなく、複雑な工程が必要となることが多い。
【０００６】
したがって、本発明の目的は、シリコンピラーを用いた縦型トランジスタを有する改良された半導体記憶装置及びその製造方法を提供することである。
【０００７】
また、本発明の他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置であって、製造工程を簡素化可能な半導体記憶装置、並びに、その製造方法を提供することである。
【０００８】
また、本発明のさらに他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置であって、シリコンピラーの下部にビット線を形成する必要のない半導体記憶装置、並びに、その製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体記憶装置は、基板の主面に対してほぼ垂直に形成されたシリコンピラーと、シリコンピラーの上方に設けられたビット線と、ゲート絶縁膜を介してシリコンピラーの側面を覆うゲート電極と、シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の拡散層と、第１の拡散層に基準電位を供給する基準電位配線と、第２の拡散層とビット線との間に接続された記憶素子とを備えることを特徴とする。
【００１０】
ここで、「シリコンピラーの上方」とは、シリコンピラーからみて基板とは反対側の方向を指す。同様に、「シリコンピラーの下部及び上部」とは、それぞれシリコンピラーからみて基板側の領域及び基板とは反対側の領域を指す。また、「シリコンピラーの下部及び上部」は、それぞれシリコンピラーの真上及び真下である必要はない。さらに、「シリコンピラーの下部及び上部」は、それぞれシリコンピラーの一部によって構成されていても構わないし、シリコンピラーとは別の部分によって構成されていても構わない。
【００１１】
また、本発明による半導体記憶装置の製造方法は、ハードマスクを用いたエッチングによりシリコンピラーを形成するシリコンピラー形成工程と、シリコンピラーの下部に第１の拡散層を形成する第1の拡散層形成の工程と、シリコンピラーの側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、第１の方向に隣接する複数のシリコンピラー間が実質的に埋まるように、ゲート電極を形成するゲート電極形成工程と、ゲート電極をエッチバックすることにより、第２の方向に隣接する複数のシリコンピラーを覆うゲート電極を分離するゲート電極分離工程と、シリコンピラーの上部に第２の拡散層を形成する第２の拡散層形成工程とを備えることを特徴とする。
【００１２】
本発明による半導体記憶装置は、ビット線と記憶素子との間にセルトランジスタを接続するのではなく、セルトランジスタとビット線との間に記憶素子を接続していることから、シリコンピラーの下部に位置する第１の拡散層を基準電位に固定することができる。これにより、シリコンピラーの下部にビット線などを形成する必要がなくなることから、製造工程を簡素化することが可能となる。
【００１３】
また、本発明による半導体記憶装置の製造方法によれば、ゲート電極をエッチバックすることによってビット線方向に隣接する複数のシリコンピラーを覆うゲート電極を分離していることから、ゲート電極のパターニングが不要であり、製造工程を簡素化することが可能となる。
【００１４】
本発明においては、隣接する記憶素子間の少なくとも一部に空洞が形成されていることが好ましい。セルトランジスタとビット線との間に記憶素子を接続すると、隣接する記憶素子間の容量によってビット線容量が増大するが、隣接する記憶素子間に空洞を形成すれば、ビット線容量を大幅に低減することが可能となる。
【００１５】
また、本発明による半導体記憶装置は、第１の方向に延在する複数のシリコンピラーの列に介在するダミーシリコンピラーと、ダミーゲート絶縁膜を介してダミーシリコンピラーの側面を覆うダミーゲート電極と、第１の方向に延在し、ダミーゲート電極に接続された補助ワード線とをさらに備え、ダミーシリコンピラーと隣接するシリコンピラーを覆うゲート電極は、ダミーゲート電極と接触していることが好ましい。シリコンピラーを用いた縦型トランジスタは、ゲート電極がシリコンピラーの側面に位置するため、これを上層の配線に接続することが容易ではない。しかしながら、上記の構成によれば、ゲート電極を容易に上層の配線に接続することが可能となる。また、補助ワード線によってワード信号がバイパスされることから、ワードドライバから遠いトランジスタの動作遅延を抑制することが可能となる。
【発明の効果】
【００１６】
このように、本発明によれば、シリコンピラーの下部にビット線などを形成する必要がなくなることから、製造工程を簡素化することが可能となる。また、隣接する記憶素子間に空洞を形成すれば、ビット線容量を大幅に低減することも可能となる。さらに、ダミーゲート電極と補助ワード線を用いれば、ゲート電極を容易に上層の配線に接続することも可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体記憶装置の基本構造を示す模式図である。
【００１９】
図１に示すように、本実施形態による半導体記憶装置は、ワードドライバＷＤによって駆動される複数のワード線ＷＬと、センスアンプＳＡに接続された複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを備えている。メモリセルＭＣがマトリクス状に配列されたセルアレイ領域ＡＲＹは、ワード線ＷＬの延在方向にいくつか分割されており、セルアレイ領域ＡＲＹの端部にはワード線接続領域ＷＣが設けられている。後述するが、ワード線ＷＬはゲート電極と補助ワード線によって構成されており、ワード線接続領域ＷＣにおいて両者が短絡される。
【００２０】
図２は、メモリセルＭＣの回路図である。
【００２１】
図２に示すように、メモリセルＭＣは、ビット線ＢＬと基準電位配線ＰＬとの間に、記憶素子ＭとセルトランジスタＴｒがこの順に直列接続された構造を有している。セルトランジスタＴｒのゲート電極は、対応するワード線ＷＬに接続されている。記憶素子Ｍの種類については特に限定されないが、ＤＲＡＭであればキャパシタが用いられ、ＰＲＡＭであれば相変化素子が用いられる。
【００２２】
通常のＤＲＡＭでは、記憶素子Ｍ（キャパシタ）とセルトランジスタＴｒの位置が逆である。つまり、ビット線ＢＬと基準電位配線ＰＬとの間に、セルトランジスタＴｒと記憶素子Ｍ（キャパシタ）がこの順に直列接続された構造を有しているのが通常である。しかしながら、本実施形態による半導体記憶装置は、後述するように、セルトランジスタＴｒとしてシリコンピラーを用いた縦型トランジスタを用いている関係上、図２に示すように、記憶素子ＭとセルトランジスタＴｒの位置を逆転させている。
【００２３】
以下、記憶素子Ｍがキャパシタである場合を例に、本実施形態による半導体記憶装置のデバイス構造について説明する。
【００２４】
図３は、図１に示す領域２の構造を示す略平面図である。また、図４は、図３に示すＡ−Ａ線に沿った略断面図であり、図５は、図３に示すＢ−Ｂ線に沿った略断面図であり、図６は、図３に示すＣ−Ｃ線に沿った略断面図である。尚、略平面図である図３においては、図面の見やすさを考慮して、一部の構成要素を省略している。
【００２５】
図３〜図５に示すように、セルアレイ領域ＡＲＹには、基板の主面に対してほぼ垂直に形成されたシリコンピラー１０がマトリクス状に複数設けられている。シリコンピラー１０の下部には、ソース及びドレインの一方として機能する第１の拡散層１１が形成されており、シリコンピラー１０の上部には、ソース及びドレインの他方として機能する第２の拡散層１２が形成されている。また、シリコンピラー１０の側面には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。これらの要素は、図２に示したセルトランジスタＴｒを構成する。
【００２６】
シリコンピラー１０は、セルトランジスタＴｒのチャネル領域となる部分であり、第１の拡散層１１は図２に示した基準電位配線ＰＬに接続され、第２の拡散層１２は図２に示した記憶素子Ｍ（本例ではキャパシタ）に接続されている。第１の拡散層１１に接続される基準電位配線ＰＬは、セルアレイ領域ＡＲＹに形成された全てのシリコンピラー１０に対して共通に設けられている。したがって、シリコンピラー１０の下部にビット線など個別の配線を形成する必要はなく、セルアレイ領域ＡＲＹ全体として、所定の固定電位を供給すれば足りる。
【００２７】
また、シリコンピラー１０の上部を覆う絶縁膜には開口部が形成されており、第２の拡散層１２は、この開口部を介してシリコンピラー１０の上部に接続されている。また、第２の拡散層１２の周囲には、筒状のサイドウォール絶縁膜１５が設けられており、これによって、第２の拡散層１２とゲート電極１４とが絶縁されている。平面的に見て、筒状のサイドウォール絶縁膜１５の外周部とシリコンピラー１０の外周部は一致している。これは、後述するセルトランジスタＴｒの製造方法に起因するものである。
【００２８】
また、第２の拡散層１２は、層間絶縁膜２１〜２４を貫通するストレージノードコンタクト１６を介して、記憶素子ＭとなるキャパシタＣｐの下部電極５１に接続されている。キャパシタＣｐの上部電極５２は、ビット線ＢＬに接続されている。
【００２９】
図３に示すように、隣接するシリコンピラー１０の間隔は、ワード線方向において相対的に狭く、ビット線方向において相対的に広く設定されている。具体的には、ワード線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍未満に設定されている。これに対し、ビット線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍超に設定されている。これにより、ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触する一方、ビット線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに分離される。
【００３０】
また、ワード線方向に延在するシリコンピラー１０の列には、ダミーシリコンピラー３０が介在している。このダミーシリコンピラー３０がビット線方向に複数設けられた領域が、図１に示したワード線接続領域ＷＣである。
【００３１】
図５及び図６に示すように、ダミーシリコンピラー３０の表面には、ダミーゲート絶縁膜３３を介してダミーゲート電極３４が形成されている。ワード線方向におけるシリコンピラー１０とダミーシリコンピラー３０との間隔は、ワード線方向に隣接するシリコンピラー１０の間隔と一致しており、このため、シリコンピラー１０を覆うゲート電極１４と、ダミーシリコンピラー３０を覆うダミーゲート電極３４は、ワード線方向において互いに接触している。ダミーゲート電極３４は、ワードコンタクト３６を介して補助ワード線４０に接続されている。
【００３２】
補助ワード線４０はワード線方向に延在する配線であり、ゲート電極１４を上層の配線に接続するための配線である。つまり、シリコンピラー１０を用いた縦型トランジスタは、ゲート電極１４がシリコンピラー１０の側面に位置するため、これを上層の配線に接続することが容易ではない。しかしながら、ダミーシリコンピラー３０を覆うダミーゲート電極３４と、ダミーゲート電極３４に接続された補助ワード線４０を用いれば、ゲート電極１４を容易に上層の配線に接続することが可能となる。また、補助ワード線４０によってワード信号がバイパスされることから、ワードドライバＷＤから遠いセルトランジスタＴｒの動作遅延を抑制することも可能となる。したがって、補助ワード線４０は、ゲート電極１４よりも電気抵抗の小さい材料によって構成されていることが好ましい。
【００３３】
尚、本実施形態においては補助ワード線４０が、ワード線接続領域ＷＣにおいてワードコンタクト３６側に折れ曲がる形状であるが、これを直線状としても構わない。但し、本実施形態のように、補助ワード線４０をワード線接続領域ＷＣにおいてワードコンタクト３６側に折れ曲げれば、ワードコンタクト３６と補助ワード線４０との接触面積を拡大させることが可能となる。
【００３４】
また、図４及び図５に示すように、キャパシタＣｐは、ストレージノードコンタクト１６に接続されたシリンダ型の下部電極５１と、ビット線ＢＬに接続された円柱型の上部電極５２と、下部電極５１と上部電極５２との間に設けられた容量絶縁膜５３によって構成されている。キャパシタＣｐは、下部において層間絶縁膜６１を貫通し、上部において層間絶縁膜６２を貫通している。
【００３５】
そして、層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。これにより、隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。このような効果は、通常のＤＲＡＭにおいても得られるが、通常のＤＲＡＭは、キャパシタＣｐとビット線ＢＬとの間にセルトランジスタＴｒが配置された構造を有しているため、キャパシタ間の容量がビット線容量に与える影響は少ない。これに対し、本実施形態による半導体記憶装置では、キャパシタＣｐとセルトランジスタＴｒの位置が逆であり、キャパシタＣｐがビット線ＢＬに直接接続されているため、キャパシタ間の容量がビット線容量に極めて大きな影響を与える。この点を考慮して、本実施形態では、キャパシタ間に大きな空洞６０を形成し、キャパシタ間の容量を低減することによって、結果的にビット線容量を低減させているのである。
【００３６】
層間絶縁膜６１，６２の材料については特に限定されないが、空洞６０を形成するためのダミー層間絶縁膜（後述）とは異なる材料を選択する必要がある。ダミー層間絶縁膜とは、製造過程において、層間絶縁膜６１，６２に存在する絶縁膜である。ダミー層間絶縁膜の材料としては、シリコン酸化膜を好ましく用いることができる。したがって、層間絶縁膜６１，６２の材料としては、シリコン酸化膜に対して十分なエッチング比を確保できる材料、例えば、シリコン窒化膜を用いることが好ましい。層間絶縁膜６１，６２の材料が互いに同一である必要はないが、これらを同じ材料とすれば、ダミー層間絶縁膜に対するエッチング比を容易に確保することが可能となる。
【００３７】
空洞６０を形成するためのダミー層間絶縁膜の除去は、層間絶縁膜６２に形成された開口部６２ａを介して行われる。開口部６２ａは、図３及び図５に示すように、ワード線接続領域ＷＣに配置されている。これは、セルアレイ領域ＡＲＹには多数のキャパシタＣｐがマトリクス状に配置されているため、層間絶縁膜６２に開口部６２ａを形成するのが困難であるのに対し、ワード線接続領域ＷＣにはキャパシタＣｐが設けられておらず、当該領域が空き領域となっているからである。また、ワード線接続領域ＷＣは周期的に複数個設けられていることから、ここに開口部６２ａを形成すれば、ダミー層間絶縁膜を除去するためのエッチャントを均一に導入することが可能となる。さらに、ワード線接続領域ＷＣは、ビット線方向に長い形状を有していることから、この部分に開口部６２ａを形成することにより、十分な開口面積を確保することが可能となる。
【００３８】
以上が本実施形態による半導体記憶装置の構造である。このように、本実施形態による半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。このため、シリコンピラー１０の下部にビット線など個別の配線を形成する必要がないことから、製造工程を簡素化することが可能となる。以下、本実施形態による半導体記憶装置の製造方法について説明する。
【００３９】
図７〜図４０は、本実施形態による半導体記憶装置の製造方法を説明するための工程図であり、図３に示すＢ−Ｂ断面に対応する断面を工程順に示している。
【００４０】
まずシリコン基板７１を用意し、このシリコン基板７１上に不図示のＳＴＩ（Shallow Trench Isolation）を形成することにより、ＳＴＩによって分離された活性領域７２を形成する（図７）。
【００４１】
次に、活性領域７２内にシリコンピラー１０及びダミーシリコンピラー３０を同時に形成する。シリコンピラー１０及びダミーシリコンピラー３０の形成では、まず基板全面にシリコン酸化膜７３ａ及びシリコン窒化膜７３ｂからなるハードマスク７３を形成する（図８）。特に限定されるものではないが、シリコン酸化膜７３ａ及びシリコン窒化膜７３ｂはＣＶＤ法で形成することができ、シリコン酸化膜７３ａの膜厚は約５ｎｍ、シリコン窒化膜７３ｂの膜厚は約１２０ｎｍであることが好ましい。その後、ハードマスク７３をパターニングすることにより、シリコンピラー１０及びダミーシリコンピラー３０を形成すべき領域にあるハードマスク７３を残し、それ以外のハードマスク７３を除去する（図９）。さらに、こうしてパターニングされたハードマスク７３を用いて、活性領域７２の露出面をドライエッチングにより掘り下げる（図１０）。このエッチング工程により、活性領域７２の露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板７１の主面に対してほぼ垂直なシリコンピラー１０及びダミーシリコンピラー３０となる。また、シリコンピラー１０及びダミーシリコンピラー３０の上面はハードマスク７３によって覆われている。
【００４２】
次に、シリコンピラー１０及びダミーシリコンピラー３０の側面にサイドウォール絶縁膜７５を形成する（図１１）。サイドウォール絶縁膜７５は、ハードマスク７３を残したまま、基板全面にシリコン窒化膜をＣＶＤ法により形成した後、このシリコン窒化膜をエッチバックすることより形成することができる。これにより、シリコンピラー１０及びダミーシリコンピラー３０の側面はサイドウォール絶縁膜７５に覆われた状態となる。一方、シリコンピラー１０間はサイドウォール絶縁膜７５に覆われておらず、露出した状態となる。
【００４３】
次に、熱酸化を行うことによって、活性領域７２の露出面（つまり活性領域７２の底面）にシリコン酸化膜７６形成する（図１２）。このとき、シリコンピラー１０及びダミーシリコンピラー３０の上面及び側面はそれぞれハードマスク７３及びサイドウォール絶縁膜７５によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜７６の膜厚は約３０ｎｍであることが好ましい。
【００４４】
次に、シリコンピラー１０及びダミーシリコンピラー３０の下部に第１の拡散層１１を形成する（図１３）。第１の拡散層１１は、活性領域７２の表面に形成されたシリコン酸化膜７６を介して、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００４５】
次に、サイドウォール絶縁膜７５をウェットエッチングにより除去する（図１４）。これにより、活性領域７２の底面に形成されたシリコン酸化膜７６並びにシリコンピラー１０及びダミーシリコンピラー３０の側面が再び露出する。シリコンピラー１０及びダミーシリコンピラー３０の上面はハードマスク７３で覆われたままである。
【００４６】
次に、シリコンピラー１０及びダミーシリコンピラー３０の側面にゲート絶縁膜１３及びダミーゲート絶縁膜３３を同時に形成する（図１５）。ゲート絶縁膜１３及びダミーゲート絶縁膜３３は熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。
【００４７】
次に、ポリシリコン膜によるゲート電極１４及びダミーゲート電極３４を形成する。ゲート電極１４及びダミーゲート電極３４は、基板全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後（図１６）、ポリシリコン膜をエッチバックすることにより形成することができる（図１７）。これにより、ゲート絶縁膜１３が形成されたシリコンピラー１０の側面がゲート電極１４で覆われた状態となり、ダミーゲート絶縁膜３３が形成されたダミーシリコンピラー３０の側面がダミーゲート電極３４で覆われた状態となる。また、ワード線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍未満に設定されていることから、シリコンピラー１０を覆うゲート電極１４は互いに接触した状態となっている。また、隣接するゲート電極１４とダミーゲート電極３４も同様の接触状態となっている。これに対し、ビット線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍超に設定されていることから、シリコンピラー１０を覆うゲート電極１４は互いに分離される。
【００４８】
次に、基板全面にシリコン酸化膜からなる層間絶縁膜２０を形成した後、層間絶縁膜２０の表面をＣＭＰ法により研磨して平坦化する（図１８）。このとき、ハードマスク７３を構成するシリコン窒化膜７３ｂがＣＭＰストッパーとしての役割を果たすので、層間絶縁膜２０の膜厚を確実に制御することができる。こうして、活性領域７２内は層間絶縁膜２０で埋められた状態となる。
【００４９】
次に、シリコンピラー１０の上方に設けられたハードマスク７３を選択的に除去し、スルーホール（開口部）７８を形成する。スルーホール７８の形成では、まず基板全面にシリコン酸化膜からなるマスク酸化膜７７を形成する（図１９）。マスク酸化膜７７はＣＶＤ法により形成することができ、マスク酸化膜７７の膜厚は約５ｎｍであることが好ましい。次に、シリコンピラー１０の上方に形成されたシリコン窒化膜７３ｂが露出するように、マスク酸化膜７７をパターニングする（図２０）。この時、ダミーシリコンピラー３０の上方に形成されたシリコン窒化膜７３ｂは、マスク酸化膜７７で覆われた状態としておく。その後、露出したシリコン窒化膜７３ｂをドライエッチング又はウェットエッチングにより除去することにより、シリコン酸化膜７３ａを底面とするスルーホール７８が形成される（図２１）。
【００５０】
スルーホール７８は、シリコンピラー１０を形成する際にマスクとして用いたシリコン窒化膜７３ｂを除去することにより形成されることから、シリコンピラー１０に対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール７８の壁面とシリコンピラー１０の外周部は一致する。
【００５１】
次に、シリコンピラー１０の上部にＬＤＤ（Lightly Doped Drain）領域７９を形成する（図２２）。ＬＤＤ領域７９は、シリコンピラー１０の上部に形成されたシリコン酸化膜７３ａを介して、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００５２】
次に、スルーホール７８の内壁面にサイドウォール絶縁膜１５を形成する（図２３）。サイドウォール絶縁膜１５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。特に限定されるものではないが、シリコン窒化膜の膜厚は約１０ｎｍであることが好ましい。このように、サイドウォール絶縁膜１５はスルーホール７８の内壁面に形成され、スルーホール７８はシリコンピラー１０の形成に用いたハードマスクとしてのシリコン窒化膜を除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜１５の外周部とシリコンピラー１０の外周部は一致する。
【００５３】
次に、シリコンピラー１０の上部に第２の拡散層１２を形成する。第２の拡散層１２の形成では、まずスルーホール７８を掘り下げてその底部にあるシリコン酸化膜７３ａを除去した後（図２４）、スルーホール７８の内部にシリコンエピタキシャル層１２ａを選択的エピタキシャル成長法により形成する（図２５）。その後、シリコンエピタキシャル層１２ａにシリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより、第２の拡散層１２が形成される（図２６）。これにより、第２の拡散層１２がシリコンピラー１０に対して自己整合的に形成されることになる。
【００５４】
次に、基板全面に層間絶縁膜２１及びシリコン窒化膜２２を順次形成した後（図２７）、シリコン窒化膜２２をパターニングすることにより、ダミーシリコンピラー３０の上方に開口部２２ａを形成する（図２８）。
【００５５】
次に、シリコン窒化膜２２をマスクとして用いて層間絶縁膜２１をドライエッチングすることにより、層間絶縁膜２１を貫通するコンタクトホール２２ｂを形成し（図２９）、コンタクトホール内をポリシリコン膜で埋めることにより、ワードコンタクト３６を形成する（図３０）。さらに、層間絶縁膜２３を形成した後（図３１）、層間絶縁膜２３に補助ワード線４０を形成するためのスリット（不図示）をワード線方向形成し、スリットの内部を低抵抗材料で埋めることにより、ダミーゲート電極３４に接続された補助ワード線４０（不図示）を形成する。
【００５６】
次に、層間絶縁膜２４を形成した後、層間絶縁膜２１〜２４を貫通するストレージノードコンタクト１６を形成する（図３２）。ストレージノードコンタクト１６は、各シリコンピラー１０の上方にコンタクトホールを形成した後、コンタクトホールの内部をポリシリコン膜で埋めることにより形成することができる。これにより、ストレージノードコンタクト１６は、第２の拡散層１２に接続される。
【００５７】
次に、キャパシタＣｐを形成する。キャパシタＣｐの形成では、まずシリコン窒化膜からなる層間絶縁膜６１、シリコン酸化膜からなるダミー層間絶縁膜８０、及びシリコン窒化膜からなる層間絶縁膜６２を順次形成し（図３３）、上層の層間絶縁膜６２をパターニングした後、層間絶縁膜６２をハードマスクとして用いてダミー層間絶縁膜８０をドライエッチングすることにより、ストレージノードコンタクト１６の直上にシリンダホール８１を形成する（図３４）。このとき、シリコン窒化膜からなる下層の層間絶縁膜６１がシリンダホール８１の底面を構成している。さらに、下層の層間絶縁膜６１をドライエッチングしてシリンダホール８１をさらに掘り下げることにより、ストレージノードコンタクト１６の上端部を露出させる（図３５）。
【００５８】
次に、シリンダホール８１内にサイドウォール絶縁膜８２を形成する（図３６）。サイドウォール絶縁膜８２は、基板全面にシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることにより形成される。このサイドウォール絶縁膜８２を形成することにより、後述する空洞形成工程においてキャパシタＣｐの損傷を防止することができる。
【００５９】
次に、シリンダホール８１内に下部電極５１を形成した後、基板全面に容量絶縁膜５３、上部電極５２、及び高融点金属膜８３をこの順に形成する（図３７）。さらに、容量絶縁膜５３、上部電極５２、及び高融点金属膜８３をパターニングすることにより、キャパシタＣｐが形成されると共に、ビット線ＢＬも形成される（図３８）。
【００６０】
次に、層間絶縁膜６１と層間絶縁膜６２との間に空洞６０を形成する。空洞６０は、層間絶縁膜６２をパターニングすることによって、ダミーシリコンピラー３０の上部に開口部６２ａを形成した後（図３９）、開口部６２ａからエッチャントを導入することにより、ダミー層間絶縁膜８０を除去する（図４０）。好ましくは、開口部６２ａを介してダミー層間絶縁膜８０をある程度ドライエッチングした後、開口部６２ａからエッチャントを導入すればよい。こうして、ダミー層間絶縁膜８０があった空間はすべて空洞６０となり、隣り合うキャパシタＣｐの大部分は空洞６０を介して隣接することになるので、キャパシタ間の容量を大幅に低減させることができる。
【００６１】
以上により、本実施形態による半導体記憶装置が完成する。
【００６２】
尚、ダミー層間絶縁膜８０をウェットエッチングにより除去する際、センスアンプＳＡなど、セルアレイ領域外に形成されたシリコン酸化膜が不必要に除去されるのを防止する必要がある。そのためには、略平面図である図４１に示すように、セルアレイ領域ＡＲＹを取り囲むように、ダミーキャパシタ８４を直線状に配置すれば良い。これにより、エッチャントがセルアレイ領域ＡＲＹにとどまることから、セルアレイ領域外のシリコン酸化膜が不必要に除去されることがない。ダミーキャパシタ８４は、キャパシタＣｐと同一工程で形成されるため、工程数が増加することはない。
【００６３】
以上説明したように、本実施形態による半導体記憶装置の製造方法では、シリコンピラー１０の下部に対して複雑なプロセスが必要とされない。これにより、製造工程を簡素化することが可能となる。
【００６４】
また、ゲート電極をエッチバックすることによってビット線方向に隣接する複数のシリコンピラーを覆うゲート電極を分離していることから、ゲート電極のパターニングが不要であり、製造工程を簡素化することが可能となる。また、ダミーゲート電極３４がダミーシリコンピラー３０を覆うように形成されることから、ダミーゲート電極３４を介して、ゲート電極１４と補助ワード線４０を容易に接続することが可能となる。しかも、共通のマスクを用いてシリコンピラー１０及びダミーシリコンピラー３０を同時に形成するので、両者の間隔を高精度に制御することができ、シリコンピラー１０に形成されるゲート電極１４とダミーシリコンピラー３０に形成されるダミーゲート電極３４を確実に接続することができる。
【００６５】
また、シリコンピラー１０及びダミーシリコンピラー３０の形成に用いたハードマスク７３を残したままゲート電極１４及びダミーゲート電極３４を形成した後、シリコンピラー１０上のハードマスク７３を除去していることから、シリコンピラー１０の上部に自己整合的なスルーホール７８を形成することができる。したがって、スルーホール７８内に第２の拡散層１２を形成することにより、シリコンピラー１０に対して第２の拡散層１２を自己整合的に形成することができる。
【００６６】
さらにまた、本実施形態によれば、上下の層間絶縁膜６１、６２に挟まれたダミー層間絶縁膜８０を形成した後、上層の層間絶縁膜６２に開口部６２ａを形成し、この開口部６２ａからダミー層間絶縁膜８０をエッチングにより除去するので、キャパシタＣｐの周囲を空洞化することができ、キャパシタＣｐに起因するビット線容量を大幅に低減することが可能となる。特に、多数のキャパシタＣｐがマトリクス状に配置されているセルアレイ領域ＡＲＹではなく、ワード線接続領域ＷＣに開口部６２ａを形成するので、ワード線接続領域にある空き領域の有効利用を図ることができる。
【００６７】
次に、記憶素子Ｍが相変化素子である場合を例に、本実施形態による半導体記憶装置のデバイス構造について説明する。
【００６８】
図４２は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
【００６９】
図４２に示すように、本実施形態の特徴は、図２に示したメモリセルＭＣの記憶素子Ｍとして相変化素子Ｐｃを用いる点にある。相変化素子Ｐｃは、第２の拡散層１２に接続された下部電極（ヒータープラグ）９１と、ビットコンタクト９４を介してビット線ＢＬに接続された上部電極９３と、下部電極９１と上部電極９３との間に設けられた記録層９２によって構成されている。
【００７０】
記録層９２には相変化材料が用いられる。相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。記録層９２の膜厚は特に限定されないが、本実施形態では、例えば１０〜２００ｎｍに設定することができる。記録層９２の成膜方法としては、スパッタリング法を用いることができる。
【００７１】
下部電極９１はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極９１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【００７２】
上部電極９３は、記録層９２のパターニング時に記録層９２を保護する役割を果たす。また、ビットコンタクト９４の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極９１と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００７３】
以上のような構造を有する半導体記憶装置は、ワードドライバＷＤによってワード線のいずれか１本を活性化し、この状態でビット線の少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルＭＣでは、セルトランジスタＴｒがオンするため、対応するビット線は、相変化素子Ｐｃを介して基準電位配線ＰＬに接続された状態となる。したがって、この状態で所定のビット線ＢＬに書き込み電流を流せば、相変化素子Ｐｃに含まれる記録層９２を結晶相又はアモルファス相に変化させることができる。また、ビット線ＢＬに読み出し電流を流せば、相変化素子Ｐｃに含まれる記録層９２が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【００７４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７５】
例えば、上記実施形態では、シリコンピラー１０の上部に形成する第２の拡散層１２を選択的エピタキシャル成長法によって形成しているが、第２の拡散層１２の形成方法としてはこれに限定されず、ＣＶＤ法などにより不純物をドープしたポリシリコン膜を埋め込んでも構わない。但し、選択的エピタキシャル成長法を用いれば、結晶の連続性が確保されることから、より良好なトランジスタ特性を得ることが可能となる。また、上記実施形態では、シリコンピラー１０と第２の拡散層１２が別個の部分によって構成されているが、シリコンピラー１０の内部に第２の拡散層１２を形成しても構わない。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の好ましい実施形態による半導体記憶装置の基本構造を示す模式図である。
【図２】図２は、メモリセルＭＣの回路図である。
【図３】図３は、図１に示す領域２の構造を示す略平面図である。
【図４】図４は、図３に示すＡ−Ａ線に沿った略断面図である。
【図５】図５は、図３に示すＢ−Ｂ線に沿った略断面図である。
【図６】図６は、図３に示すＣ−Ｃ線に沿った略断面図である。
【図７】図７は、本実施形態による半導体記憶装置の製造方法の一工程（活性領域７２の形成）を示す略断面図である。
【図８】図８は、本実施形態による半導体記憶装置の製造方法の一工程（ハードマスク７３の形成）を示す略断面図である。
【図９】図９は、本実施形態による半導体記憶装置の製造方法の一工程（ハードマスク７３のパターニング）を示す略断面図である。
【図１０】図１０は、本実施形態による半導体記憶装置の製造方法の一工程（シリコンピラー１０及びダミーシリコンピラー３０の形成）を示す略断面図である。
【図１１】図１１は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール絶縁膜７５）を示す略断面図である。
【図１２】図１２は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜７６の形成）を示す略断面図である。
【図１３】図１３は、本実施形態による半導体記憶装置の製造方法の一工程（第１の拡散層１１の形成）を示す略断面図である。
【図１４】図１４は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール絶縁膜７５の除去）を示す略断面図である。
【図１５】図１５は、本実施形態による半導体記憶装置の製造方法の一工程（ゲート絶縁膜１３及びダミーゲート絶縁膜３３の形成）を示す略断面図である。
【図１６】図１６は、本実施形態による半導体記憶装置の製造方法の一工程（ポリシリコン膜の形成）を示す略断面図である。
【図１７】図１７は、本実施形態による半導体記憶装置の製造方法の一工程（ポリシリコン膜のエッチバック）を示す略断面図である。
【図１８】図１８は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２０の形成）を示す略断面図である。
【図１９】図１９は、本実施形態による半導体記憶装置の製造方法の一工程（マスク酸化膜７７の形成）を示す略断面図である。
【図２０】図２０は、本実施形態による半導体記憶装置の製造方法の一工程（マスク酸化膜７７のパターニング）を示す略断面図である。
【図２１】図２１は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン窒化膜７３ｂの除去）を示す略断面図である。
【図２２】図２２は、本実施形態による半導体記憶装置の製造方法の一工程（ＬＤＤ領域７９の形成）を示す略断面図である。
【図２３】図２３は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール絶縁膜１５の形成）を示す略断面図である。
【図２４】図２４は、本実施形態による半導体記憶装置の製造方法の一工程（スルーホール７８の掘り下げ）を示す略断面図である。
【図２５】図２５は、本実施形態による半導体記憶装置の製造方法の一工程（シリコンエピタキシャル層１２ａの形成）を示す略断面図である。
【図２６】図２６は、本実施形態による半導体記憶装置の製造方法の一工程（イオン注入による第２の拡散層１２の形成）を示す略断面図である。
【図２７】図２７は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２１及びシリコン窒化膜２２の形成）を示す略断面図である。
【図２８】図２８は、本実施形態による半導体記憶装置の製造方法の一工程（開口部２２ａの形成）を示す略断面図である。
【図２９】図２９は、本実施形態による半導体記憶装置の製造方法の一工程（コンタクトホールの形成）を示す略断面図である。
【図３０】図３０は、本実施形態による半導体記憶装置の製造方法の一工程（ワードコンタクト３６の形成）を示す略断面図である。
【図３１】図３１は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２３の形成）を示す略断面図である。
【図３２】図３２は、本実施形態による半導体記憶装置の製造方法の一工程（ストレージノードコンタクト１６の形成）を示す略断面図である。
【図３３】図３３は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜６１、８０及び６２の形成）を示す略断面図である。
【図３４】図３４は、本実施形態による半導体記憶装置の製造方法の一工程（シリンダホール８１の形成）を示す略断面図である。
【図３５】図３５は、本実施形態による半導体記憶装置の製造方法の一工程（シリンダホール８１の掘り下げ）を示す略断面図である。
【図３６】図３６は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール絶縁膜８２の形成）を示す略断面図である。
【図３７】図３７は、本実施形態による半導体記憶装置の製造方法の一工程（下部電極５１、容量絶縁膜５３及び上部電極５２の形成）を示す略断面図である。
【図３８】図３８は、本実施形態による半導体記憶装置の製造方法の一工程（ワード線ＷＬの形成）を示す略断面図である。
【図３９】図３９は、本実施形態による半導体記憶装置の製造方法の一工程（開口部６２ａの形成）を示す略断面図である。
【図４０】図４０は、本実施形態による半導体記憶装置の製造方法の一工程（ウェットエッチングによる空洞６０の形成）を示す略断面図である。
【図４１】図４１は、ダミーキャパシタ８４によって、セルアレイ領域外のシリコン酸化膜が不必要に除去されるのを防止する方法を説明するための略平面図である。
【図４２】図４２は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
【符号の説明】
【００７７】
４    シリコン基板
１０    シリコンピラー
１１    第１の拡散層
１２ａ    シリコンエピタキシャル層
１２    第２の拡散層
１３    ゲート絶縁膜
１４    ゲート電極
１５    サイドウォール絶縁膜
１６    ストレージノードコンタクト
２０    層間絶縁膜
２１    層間絶縁膜
２２    シリコン窒化膜
２２ａ    開口部
２３    層間絶縁膜
２４    層間絶縁膜
２５    層間絶縁膜
３０    ダミーシリコンピラー
３３    ダミーゲート絶縁膜
３４    ダミーゲート電極
３６    ワードコンタクト
４０    補助ワード線
５１    下部電極
５２    上部電極
５３    容量絶縁膜
６０    空洞
６１    層間絶縁膜
６２    層間絶縁膜
６２ａ    開口部
７１    シリコン基板
７２    活性領域
７３    ハードマスク
７３ａ    シリコン酸化膜
７３ｂ    シリコン窒化膜
７５    サイドウォール絶縁膜
７６    シリコン酸化膜
７７    マスク酸化膜
７８    スルーホール
７９    ＬＤＤ領域
８０    ダミー層間絶縁膜
８１    シリンダホール
８２    サイドウォール絶縁膜
８３    高融点金属膜
８４    ダミーキャパシタ
９１    下部電極
９２    記録層
９３    上部電極
９４    ビットコンタクト
ＡＲＹ    セルアレイ領域
ＢＬ    ビット線
Ｃｐ    キャパシタ
Ｍ    記憶素子
ＭＣ    メモリセル
Ｐｃ    相変化素子
ＰＬ    基準電位配線
ＳＡ    センスアンプ
Ｔｒ    セルトランジスタ
ＷＣ    ワード線接続領域
ＷＤ    ワードドライバ
ＷＬ    ワード線
【図１】
2008311641.tif 000003
【図２】
2008311641.tif 000004
【図３】
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【図４】
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【図５】
2008311641.tif 000007
【図６】
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【図７】
2008311641.tif 000009
【図８】
2008311641.tif 000010
【図９】
2008311641.tif 000011
【図１０】
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【図１１】
2008311641.tif 000013
【図１２】
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【図１３】
2008311641.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2008311641.tif 000019
【図１８】
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【図１９】
2008311641.tif 000021
【図２０】
2008311641.tif 000022
【図２１】
2008311641.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2008311641.tif 000034
【図３３】
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【図３４】
2008311641.tif 000036
【図３５】
2008311641.tif 000037
【図３６】
2008311641.tif 000038
【図３７】
2008311641.tif 000039
【図３８】
2008311641.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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