(57)【要約】      （修正有）【課題】フラッシュメモリ装置において消去動作時間を短縮し、消去動作特性を向上する消去方法を提供する。【解決手段】複数のワードラインに接続されたメモリセル３１０含む複数のメモリセルブロックを有し、消去動作時に選択されたメモリセルブロックに消去動作電圧を印加し、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部３３０を有する。消去動作の正規完了時に印加された最後の消去動作電圧を新しい消去動作において最初消去動作電圧として印加するよう、動作電圧生成部をコントローラ３７０で制御する。メモリセルブロックに含まれる全メモリセル３１０が消去されるまで消去動作電圧のレベルを変更しながら消去動作を行う。消去動作が正規完了したときに印加された消去動作電圧のデータ値を格納する。新しい消去動作を開始するときに前記データ値の消去動作電圧を最初消去動作電圧に設定して前記新しい消去動作を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のワードラインに接続されたメモリセルを含む複数のメモリセルブロックと、
消去動作時に選択された前記メモリセルブロックに消去動作電圧を印加して、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部と、
前記消去動作の正規完了時に印加された最後の消去動作電圧と同一レベルの消去動作電圧が新しい消去動作において最初消去動作電圧として印加されるように、前記動作電圧生成部を制御するためのコントローラと、
を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記複数のメモリセルブロックのうちの１つを選択するためにアドレス信号に応じてブロック選択信号を生成するＸデコーダと、
選択された前記メモリセルブロックの１つに前記ブロック選択信号に基づいて前記消去動作電圧を伝達するためのスイッチング部と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記動作電圧生成部は、
前記ワードラインにワードラインバイアスを印加するための高電圧生成部と、
選択された前記メモリセルブロックの１つのウェル領域にウェルバイアスを印加するためのウェルバイアス生成部と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記コントローラが、前記最後消去動作電圧のレベルに対応するデータ値を格納し、前記データ値に応じて制御信号を出力して前記動作信号生成部を制御することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
メモリセルブロックに含まれる全メモリセルが消去されるまで消去動作電圧のレベルを変更しながら消去動作を行う工程と、
前記メモリセルブロックの前記消去動作が正規完了したときに印加された消去動作電圧のレベルに該当するデータ値を格納する工程と、
前記メモリセルブロックの新しい消去動作を開始するときに前記データ値に対応するレベルの消去動作電圧を最初消去動作電圧として設定して前記新しい消去動作を行う工程と、
を含むことを特徴とするフラッシュメモリ装置の消去方法。
【請求項６】
消去動作を開始するときに印加する消去動作電圧のレベルをセットする工程と、
メモリセルブロックの全メモリセルが正規に消去されるまで前記消去動作電圧のレベルを変更しながら前記消去動作を行う工程と、
前記メモリセルブロックの新しい消去動作を開始するときに印加する消去動作電圧のレベルを前記データ値に対応するレベルにセットする工程と、
前記メモリセルブロックの全メモリセルが正規に消去されるまで前記消去動作電圧のレベルを変更しながら前記新しい消去動作を行う工程と、
を含むことを特徴とするフラッシュメモリ装置の消去方法。
【請求項７】
前記消去動作および前記新しい消去動作は、前記消去動作電圧のレベルを増加させるＩＳＰＥ方式で行うことを特徴とする請求項５または６に記載のフラッシュメモリ装置の消去方法。
【請求項８】
前記消去動作電圧は、前記メモリセルブロックのウェル領域に印加されることを特徴とする請求項７に記載のフラッシュメモリ装置の消去方法。
【請求項９】
前記消去動作電圧は、１５Ｖ〜２０Ｖの範囲内で変更されることを特徴とする請求項８に記載のフラッシュメモリ装置の消去方法。
【請求項１０】
前記消去動作電圧は、０．１Ｖ〜１．５Ｖの範囲内で定められた電圧の単位で変更されることを特徴とする請求項９に記載のフラッシュメモリ装置の消去方法。
【請求項１１】
前記消去動作および前記新しい消去動作は、前記消去動作電圧のレベルを減少させるＤＳＰＥ方式で行うことを特徴とする請求項５または６に記載のフラッシュメモリ装置の消去方法。
【請求項１２】
前記消去動作電圧は、前記メモリセルブロックに含まれたワードラインに印加されることを特徴とする請求項１１に記載のフラッシュメモリ装置の消去方法。
【請求項１３】
前記消去動作電圧は、５Ｖから０Ｖまで、０Ｖから−５Ｖまで、または３Ｖから−３Ｖまで変更されることを特徴とする請求項１２に記載のフラッシュメモリ装置の消去方法。
【請求項１４】
前記消去動作電圧は、０．１Ｖ〜１．５Ｖの範囲内で定められた電圧の単位で変更されることを特徴とする請求項１２に記載のフラッシュメモリ装置の消去方法。
【請求項１５】
前記消去動作および前記新しい消去動作は、ワードラインとウェル領域間の電圧差が増加するように前記消去動作電圧のレベルを変更しながら行うことを特徴とする請求項５または６に記載のフラッシュメモリ装置の消去方法。
【請求項１６】
前記消去動作電圧のレベルは、前記ワードラインに印加されるバイアスのレベルを減少させ、前記ウェル領域に印加されるバイアスのレベルを上昇させて変更することを特徴とする請求項１５に記載のフラッシュメモリ装置の消去方法。
【請求項１７】
前記ワードラインと前記ウェル領域間の電圧差は０．１Ｖ〜１．５Ｖの範囲内で定められた電圧の単位で変更されることを特徴とする請求項１５に記載のフラッシュメモリ装置の消去方法。
【請求項１８】
前記消去動作または前記新しい消去動作は、
前記メモリセルブロックを消去するための消去命令信号が入力される工程と、
前記メモリセルブロックを選択するためのアドレス信号が入力される工程と、
前記データ値に応じて前記メモリセルブロックに最初に印加される前記消去動作電圧のレベルをセットする工程と、
前記消去動作電圧を印加して前記メモリセルのしきい電圧を低める工程と、
前記メモリセルのしきい電圧を検出する工程と、
前記しきい電圧の検出結果に応じて前記消去動作電圧のレベルを変更する工程と、
を含み、
前記しきい電圧の検出結果に応じて前記メモリセルブロックが正常的に消去されるまで前記消去動作電圧のレベルを変更して前記メモリセルのしきい電圧を低めることを特徴とする請求項５または６に記載のフラッシュメモリ装置の消去方法。
【請求項１９】
前記消去動作電圧のレベルは、前記メモリセルブロックに含まれたワードラインと前記メモリセルブロックのウェル領域間の電圧差が増加するように変更されることを特徴とする請求項１８に記載のフラッシュメモリ装置の消去方法。
【請求項２０】
前記消去動作電圧のレベルをセットする前に、前記メモリセルブロックのプリプログラム動作を行う段階を含むことを特徴とする請求項１９に記載のフラッシュメモリ装置の消去方法。
【請求項２１】
前記メモリセルブロックの消去動作が正規完了後、メモリセルブロックのポストプログラム動作を行う工程を含むことを特徴とする請求項１９に記載のフラッシュメモリ装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に消去動作特性の向上に係るフラッシュメモリ装置と消去方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子として、電源供給が中断された場合でも格納データが消去されない不揮発性メモリ素子がある。代表的な不揮発性メモリ素子として知られるフラッシュメモリ素子にはＮＯＲ型フラッシュメモリ素子とＮＡＮＤ型フラッシュメモリ素子がある。ＮＡＮＤ型フラッシュメモリ素子は、メモリセルアレイが多数のメモリセルブロックで構成されて消去動作をメモリセルブロック単位で行うようになっている。その場合の消去動作は一般に、選択したブロックのメモリセルに接続されているワードラインに０Ｖの電圧を印加し、たとえばウェル領域における半導体基板にはたとえば２０Ｖの高電圧を印加する。
【０００３】
このようなＮＡＮＤ型フラッシュメモリ素子は、記録（プログラム）と消去が複数回繰り返されて実行された場合でも電気的特性に変化がないようにするために、消去／記録サイクリング(E/W Cycling)特性を維持する必要がある。消去／記録サイクリングが維持されると、キャリアの移動経路であるトンネル酸化膜に電子がトラップされ、プログラム動作と消去動作の際にしきい電圧の変化に影響を与える。
【０００４】
図１は、プログラム動作と消去動作を複数回繰り返させたときのしきい電圧の変化を示す特性グラフである。プログラム動作と消去動作の繰り返し回数が増加するに伴い、プログラム動作または消去動作を行った後にメモリセルのしきい電圧が目標電圧よりも高く変化する。すなわち、プログラム動作の際にメモリセルが速くプログラムされるため、しきい電圧が目標電圧よりも高くプログラムされる。そして、消去動作の際にメモリセルが遅く消去されるため、しきい電圧が目標電圧より高く消去される。
【０００５】
かかる現象を解決するために、消去動作時にメモリセルが遅く消去されてしきい電圧が目標電圧よりも高くなる分だけ、ウェル領域に印加される消去電圧を高く印加して消去動作を行う。ところが、その場合セルサイズが縮小されつつトンネル酸化膜の面積が減少するために、て消去／記録サイクリング特性がさらに脆弱になる。
【０００６】
図２は、消去電圧によるファストプログラム現象とスローイレーズ現象の変化を示す特性グラフである。消去動作時にウェル領域に印加される消去電圧を高くするほど、ファストプログラム現象およびスローイレーズ現象が激しく発生することが分かる。すなわち、消去電圧が高くなるほどファストプログラム現象が激しく発生し、プログラム動作の後にしきい電圧が目標電圧より一層さらに高くなる。また、消去動作の際にスローイレーズ現象も激しく発生し、消去動作の後にしきい電圧も目標電圧より一層さらに高くなる。このように、ファストプログラム現象またはスローイレーズ現象は、消去電圧のレベルに応じて敏感に反応しているため、消去電圧を高く設定するにも困難を伴う。
【０００７】
このような現象を未然に防止することを目的として、消去動作時にコントロールゲートとウェル領域間の電圧差を低く設定した後、漸次電圧差を増加させながら消去動作を行うこともある。このような方法には、ウェル領域に印加される消去電圧を低電圧から高電圧に増加させながら消去動作を行うＩＳＰＥ(incremental stepping pulse erase)方法と、コントロールゲートに印加される電圧を高電圧から低電圧に減少させながら消去動作を行うＤＳＰＥ(decreasing stepping pulse erase)方法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のＩＳＰＥ方法とＤＳＰＥ方法といったこれまでの消去動作方法の場合、次の点に問題がある。
【０００９】
最初にコントロールゲートとウェル領域間の電圧差を低い状態に維持し、その以後に電圧差を増加させることで、消去／記録サクリング特性を改善させることはできる。しかしながら、コントロールゲートとウェル領域間の電圧差を増加させながら消去動作が数回繰り返し行われるので、全体的な消去動作時間が増加する。
【００１０】
加えて、消去動作時間を短縮させるために、コントロールゲートとウェル領域間の電圧差の増加幅を大きくして消去／記録サイクリング特性を改善させようとしても、それには限界がある。
【００１１】
以上から、本発明の目的は、消去動作の時間を短縮させつつメモリセルの消去特性／記録サイクリング特性を向上させることができるフラッシュメモリ装置とその消去方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明に係る代表的なフラッシュメモリ装置は、複数のワードラインに接続されたメモリセルを含む複数のメモリセルブロックと、消去動作時に選択された前記メモリセルブロックに消去動作電圧を印加して、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部と、前記消去動作の正規完了時に印加された最後の消去動作電圧と同一レベルの消去動作電圧が新しい消去動作において最初消去動作電圧として印加されるように、前記動作電圧生成部を制御するためのコントローラと、を含むことを特徴とするものである。
【００１３】
また、本発明に係る代表的なフラッシュメモリ装置の消去方法は、メモリセルブロックに含まれる全メモリセルが消去されるまで消去動作電圧のレベルを変更しながら消去動作を行う工程と、前記メモリセルブロックの前記消去動作が正規完了したときに印加された消去動作電圧のレベルに該当するデータ値を格納する工程と、前記メモリセルブロックの新しい消去動作を開始するときに前記データ値に対応するレベルの消去動作電圧を最初消去動作電圧として設定して前記新しい消去動作を行う工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明のフラッシュメモリ装置およびその消去方法によれば、メモリセルブロックに含まれるメモリセルの全ての消去が正規完了したとき、その正規完了時に印加された消去動作電圧と等価のデータ値を格納する。格納されたそのデータ値を以後の消去動作の最初電圧差として設定して消去動作を行うことにより、消去動作時間を短縮させつつメモリセルの消去特性（消去／記録サイクリング特性）を向上させることができる。そのようにすると、特に消去速度の遅いメモリセルの消去特性を向上させることができ、プログラム速度の速いメモリセルのプログラム特性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明によるフラッシュメモリ装置とその消去方法の好適な実施形態について図面を参照して詳細に説明する。
【００１６】
図３は、本実施形態によるフラッシュメモリ装置の電子回路を示す。本実施形態のフラッシュメモリ装置はメモリセルアレイ３１０、ページバッファ３２０、高電圧生成部３３０、Ｘデコーダ３４０、スイッチング部３５０、ウェルバイアス生成部３６０、そしてコントローラ３７０などによって構成されている。
【００１７】
メモリセルアレイ３１０は、複数のメモリセルブロックからなっており、それら各メモリセルブロックはそれぞれ複数のセルストリング（便宜上、１つのみが示される）を有している。それらセルストリングはドレインセレクタトランジスタＤＳＴ、複数のメモリセルＣ０〜ＣｎおよびソースセレクトトランジスタＳＳＴが直列に接続された構成となっている。各セルストリングに含まれたドレインセレクトトランジスタＤＳＴは当該ビットラインＢＬｎに接続され、ソースセレクトトラジスタＳＳＴは共通ソースラインＣＳＬに並列に接続される。一方、各セルストリングに含まれたドレインセレクトトランジスタＤＳＴのゲートが互いに接続されてドレインセレクトラインＤＳＬになり、ソースセレクトトランジスタＳＳＴのゲートが互いに接続されてソースセレクトラインＳＳＬになる。また、メモリセルＣ０〜Ｃｉのゲートが互いに接続されてそれぞれのワードラインＷＬ０〜ＷＬｎになり、それら各ワードラインがページ単位となる。
【００１８】
各ビットラインＢＬｎには、メモリセルに格納されたデータを読み出しあるいは入力データをビットラインＢＬｎに伝達するためのページバッファ３２０が接続される。
【００１９】
Ｘデコーダ３４０は、アドレス信号ＡＤＤに応じて、多数のメモリセルブロックのいずれか一つを選択するブロック選択信号ＢＳＥＬｋを出力する。
【００２０】
高電圧生成部３３０は、消去動作に必要な動作電圧（以下、「消去動作電圧」という）をグローバルドレインセレクトラインＧＤＳＬ、複数のグローバルワードラインＧＷＬおよびグローバルソースセレクトラインＧＳＳＬにそれぞれ出力し、互いに異なるレベルの電圧を出力することができる。高電圧生成部３３０は、消去動作の他にもプログラム動作または読み出し動作の際に必要な動作電圧をグローバルドレインセレクトラインＧＤＳＬ、複数のグローバルワードランＧＷＬおよびグローバルソースセレクトラインＧＳＳＬにそれぞれ異なるレベルで出力することもできる。ウェルバイアス生成部３６０は、消去動作、プログラム動作および読み出し動作の際にメモリセルブロックのウェル領域に所定の電圧を印加し、特に消去動作時にウェル領域に高電圧のウェルバイアスＶｗｅｌｌを印加する。高電圧生成部３３０とウェルバイアス生成部３５０を以下動作電圧生成部という。
【００２１】
スイッチング部３５０は、Ｘデコーダ３４０のブロック選択信号ＢＳＥＬｋに応じて動作し、高電圧生成部３３０で生成された消去動作電圧を、Ｘデコーダ３４０のブロック選択信号ＢＳＬｋに応じて選択されたメモリセルブロックのドレインセレクトラインＤＳＬ、複数のワードラインＷＬ０〜ＷＬｎおよびソースセレクトラインＳＳＬに伝達する。すなわち、スイッチング部３５０は、Ｘデコーダ３４０のブロック選択信号ＢＳＥＬｋに応じて選択されたブロックのドレインセレクトラインＤＳＬ、複数のワードラインＷＬ０〜ＷＬｎおよびソースセレクトラインＳＳＬを、グローバルドレインセレクトラインＧＤＳＬ、多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎおよびグローバルソースセレクトラインＧＳＳＬに接続させる。このようなスイッチング部３５０は、グローバルソースセレクトラインＧＳＳＬとソースセレクトラインＳＳＬとの間に接続されたスイッチング素子Ｓ０と、グローバルワードラインＧＷＬｎ〜ＧＷＬｎとワードラインＷＬ０〜ＷＬｎとの間にそれぞれ接続されたスイッチング素子Ｓ１〜Ｓｎ＋１と、グローバルドレインセレクトラインＧＤＳＬとドレインセレクトラインＤＳＬとの間に接続されたスイッチング素子Ｓｎ＋２とを含む。これらのスイッチング素子は、Ｘデコーダ３４０のブロック選択信号ＢＳＥＬｋに応じてターンオンされる。
【００２２】
コントローラ３７０は、ＩＳＰＥ方式、ＤＳＰＥ方式またはこれらの組み合わせ方式の消去動作が正常に終了したときにコントロールゲート（以下、「ワードライン」という）とウェル領域に印加された電圧との差異に対応するデータ値を格納する。そして、前記の方式で消去動作が完了し、プログラム動作や読み出し動作などの他の動作が行われた後、新しい消去動作が再び行われるとき、先に格納された電圧差を最初電圧差として設定して消去動作が行われるように、コントローラ３７０が第１および第２制御信号ｌｅｖｅｌ１およびｌｅｖｅｌ２を出力して高電圧生成部３３０のワードラインバイアス生成またはウェルバイアス生成部３６０のウェルバイアスＶｗｅｌｌ生成を制御する。この際、第１および第２制御信号は、電圧差に対応するデータ値になれる。ウェルバイアス生成部３６０は、新しい消去動作が開始されるとき、第１制御信号ｌｅｖｅｌ１に応じて以前消去動作で最後に印加されたウェルバイアスＶｗｅｌｌのレベルと同一レベルのウェルバイアスＶｗｅｌｌを新しい消去動作の最初消去動作電圧として出力する。そして、高電圧生成部３３０も、新しい消去動作が開始されるときに、第２制御信号ｌｅｖｅｌ２に応じて以前消去動作において最後に印加されたワードラインバイアスのレベルと同一レベルのワードラインバイアスを新しい消去動作の最初消去動作電圧として出力する。
【００２３】
前記において、コントローラ３７０は、全ブロックに対して代表される電圧差を格納することができ、ブロック別に電圧差を別途に格納することもできる。コントローラ３７０は、次のように電圧差を格納することができる。
【００２４】
第１に、コントローラ３７０は、ＩＳＰＥ方式の消去動作において最終的にウェル領域に印加されたウェルバイアスＶｗｅｌｌを格納することができる。たとえば、ＩＳＰＥ方式の消去動作は、ウェル領域に印加されるウェルバイアスを増加させながら行い、ウェルバイアスを変更して、消去動作が行われるたびに消去検証動作が行われる。消去検証動作によって全メモリセルが正常的に行われることが確認されると、コントローラ３７０は、最後にウェル領域に印加されたウェルバイアスのレベルに対応するデータ値を格納する。すなわち、コントローラ３７０は、ＩＳＰＥ方式の消去動作においてウェル領域に印加されたウェルバイアスＶｗｅｌｌのうち最も高いウェルバイアスＶｗｅｌｌを格納する。
【００２５】
第２に、コントローラ３７０は、ＤＳＰＥ方式の消去動作において最終的にワードラインに印加されたワードラインバイアスを格納することができる。たとえば、ＤＳＰＥ方式の消去動作は、ワードラインに印加されるワードラインバイアスを減少させながら行い、ワードラインバイアスを変更して、消去動作が行われるたびに消去検証動作が行われる。消去検証動作によって全メモリセルが正常に行われることが確認されると、コントローラ３７０は、最後にワードラインに印加されたワードラインバイアスのレベルに対応するデータ値を格納する。すなわち、コントローラ３７０は、ＤＳＰＥ方式の消去動作においてワードラインに印加されたワードラインバイアスのうち最も低いワードラインバイアスを格納する。
【００２６】
第３に、コントローラ３７０は、ワードラインバイアスとウェルバイアスを同時に変更しながら行う消去動作において最終的にワードラインおよびウェル領域に印加されたワードラインバイアスおよびウェルバイアスＶｗｅｌｌを同時に格納することができる。例を挙げて説明すると、次の通りである。前記消去動作は、ワードラインバイアスは減少させ且つウェルバイアスは増加させながら行う。これらのバイアスを変更して、消去動作が行われるたびに消去検証動作が行われる。消去検証動作によって全メモリセルが正常的に行われることが確認されると、コントローラ３７０は、最後にワードラインに印加されたワードラインバイアスと、ウェル領域に印加されたウェルバイアスＶｗｅｌｌのレベルに対応するデータ値を共に格納する。すなわち、コントローラ３７０は、前記消去動作においてワードラインに印加されたワードラインバイアスのうち最も低いワードラインバイアスのレベルと、ウェル領域に印加されたウェルバイアスＶｗｅｌｌのうち最も高いウェルバイアスＶｗｅｌｌのレベルに対するデータ値を格納する。
【００２７】
つぎに、図４の動作フローチャートを参照して本実施形態のフラッシュメモリ装置の消去方法について順に説明する。
【００２８】
まず、ステップＳ４０１の工程において（以下、単に「Ｓ４０１」といったように記載する）、消去動作を行う場合に消去命令が入力される。続いて、消去対象ブロックを指定するためのアドレス信号が入力される（Ｓ４０３）。
【００２９】
複数のメモリセルブロックのうち、アドレス信号によって選択されたブロックには、プログラム状態のメモリセルと消去状態のメモリセルが存在する。消去状態のメモリセルの中には、プログラム動作が行われず消去動作のみが行われ続けるメモリセルが存在することができ、消去速度の速いメモリセルも存在することができる。一般に、このようなメモリセルは、他のメモリセルよりも電圧のしきい（閾）値がさらに低い。これにより、消去状態のメモリセルの電圧のしきい値を広く分布させることができる。このようなしきい値電圧の分布を狭めるためにプリプログラム動作が実行される（Ｓ４０５）。このプリプログラム動作は、一般なプログラム動作よりも低いレベルのプログラム電圧を印加することによって行われるが、このプリプログラム動作を省略することも可能である。
【００３０】
つぎに、消去動作に必要なたとえばワードラインバイアスとウェルバイアスといった消去動作電圧レベルをセットする（Ｓ４０７）。これは、ＩＳＰＥ方式またはＤＳＰＥ方式の消去動作において最初の消去動作時にワードラインとウェル領域間の電圧差を調節するためのものである。
【００３１】
なお、消去動作の初期において、ワードラインとウェル領域間の電圧差がたとえば１５Ｖ（ボルト）といった所要レベルとなるようにワードラインバイアスとウェルバイアスが常に一定のレベルで印加された。本実施形態にあっては、消去動作の初期時にワードラインとウェル領域との間の電圧差がメモリセルの消去速度によって異なるよう、ワードラインバイアスまたはウェルバイアスのレベルをセットする。このようなバイアスのレベルをセットする方法については、後工程（Ｓ４１５）の工程において消去動作の電圧を格納する段階で詳記する。
【００３２】
消去動作電圧のレベルがセットされると、アドレス信号によって選択されたブロックの消去動作を行う（Ｓ４０９）。消去動作が完了すると、選択されたブロックに含まれたメモリセルが正常的に消去されたか否かを検出する（Ｓ４１１）。もし正常的に消去されていないメモリセルが存在すると、消去動作を再び行わなければならないが、消去動作を再び行う前に、ワードラインバイアスやウェルバイアスなどの消去動作電圧のレベルを変更する（Ｓ４１３）。たとえば、ＩＳＰＥ方式によって消去動作を行う場合、ウェルバイアスのレベルを上昇させ、ＤＳＰＥ方式によって消去動作を行う場合、ワードラインバイアスのレベルを低め、ＩＳＰＥ方式とＤＳＰＥ方式とを混用して消去動作を行う場合、ウェルバイアスのレベルは上昇させ、ワードラインバイアスのレベルは低める。
【００３３】
具体例を挙げれば、ＩＳＰＥ方式の消去動作において初期にウェルバイアスが１５Ｖで印加された場合、消去動作が正規実行されていないメモリセルが存在すると、初期に印加したウェルバイアスを所定の電圧（例えば、０．５Ｖ）だけ上昇させて消去動作および消去検証動作を再び行う。ウェルバイアスは、消去検証結果に基づいて全メモリセルが消去されるまで上昇し、１５Ｖから２０Ｖまで上昇できる。ここで、ウェルバイアスは０．１Ｖ〜１．５Ｖの範囲内で所定の電圧だけずつ上昇し、これによりワードラインとウェル領域間の電圧差は０．１Ｖ〜１．５Ｖの範囲内でウェルバイアスの変わる電圧だけずつ増加する。この際、ウェルバイアスの変化幅はセルサイズ、工程特性またはテスト結果値によって決定できる。
【００３４】
ＤＳＰＥ方式の消去動作では、初期に所定の電位のワードラインバイアスを印加して消去動作を行った後、消去動作が正常的に行われていないメモリセルが存在すると、ＤＳＰＥ方式の消去動作とは異なり、ウェルバイアスの代わりに初期に印加されたワードラインバイアスを０．１Ｖ〜１．５Ｖの範囲内で所定の電圧だけずつ低める。ワードラインバイアスを、変化幅はセルサイズ、工程特性またはテスト結果値によって決定できる。そして、低くなったワードラインバイアスを用いて消去動作および消去検証動作を再び行い、消去検証結果に応じて全メモリセルが消去されるまでワードラインバイアスは低くなる。ワードラインバイアスは５Ｖ〜０Ｖまで低くなり得る。また、陰電圧を使用する場合、ワードラインバイアスは０Ｖ〜−５Ｖまで低くなることもあり、陽電位（例えば、３Ｖ）から陰電位（−３Ｖ）まで低くなることもある。
【００３５】
ＩＳＰＥ方式とＤＳＰＥ方式とを混用する消去動作では、前述した方法を混用してワードランバイアスを低めると同時にウェルバイアスを高めるが、ワードラインとウェル領域間の電圧差の増加量がＩＳＰＥ方式またはＤＳＰＥ方式における電圧差の増加量と同一であるように、ワードラインバイアスとウェルバイアスを同時に調節することが好ましい。
【００３６】
前述したように、消去動作電圧のレベルを変更した後、再び消去動作を行い（Ｓ４０９）、消去検証動作を行う（Ｓ４１１）。
【００３７】
消去検証動作の結果、全メモリセルが正常的に消去されたものと確認されると、先の工程のステップの段階（Ｓ４０９、Ｓ４１１およびＳ４１３）において最終的に印加されたウェルバイアスのレベル、ワードラインバイアスのレベルまたはこれらの両方ともに対するデータ値を格納する（Ｓ４１５）。このような消去動作電圧のレベルに対応するデータ値は、図３中のコントローラ３７０の内部に含まれたカムセル(cam cell)、レジスタ、フリップフロップ回路、キャパシタ、ＲＯＭ、センス増幅器回路を用いて格納することができる。また、メモリセルアレイに、メモリセルブロックと共に備えられた他のメモリセル、フラグセル(flag cell)、スペアセル(spare cell)を用いて、消去動作電圧のレベルに対応するデータ値を格納することもできる。消去動作電圧のレベルは、例えばＡＤコンバータなどの手段を用いてデータ値に変更された後で格納できる。この場合、図面には示していないが、消去動作電圧のレベルをデータ値に変更するためのＡＤコンバータをさらに備えることができる。また、消去動作のステップ（Ｓ４０９）と消去検証のステップ（Ｓ４１１）の実施回数をカウントし、これを消去動作電圧のレベルに対応するデータ値として格納することもできる。
【００３８】
前述のようにして格納された消去動作電圧のレベルは、以後、ＩＳＰＥ方式、ＤＳＰＥ方式またはこれらの混用方式で行われる新しい消去動作において最初に印加される消去動作電圧のレベルになる。すなわち、消去電圧セッティング段階Ｓ４０７においても、前記手段のいずれか一つに格納された消去動作電圧のレベルに応じて最初消去動作電圧のレベルがセットされる。この際、メモリセルブロック単位で消去動作電圧のレベルが格納される場合、図３中のコントローラ３７０は、アドレス信号に応じて当該メモリセルブロックに格納されたレベルの消去動作電圧が印加され得るように図３中の高電圧生成部３３０とウェルバイアス生成部３６０を制御する。
【００３９】
メモリセルの中には、消去速度の速いメモリセルと消去速度の遅いメモリセルが共に存在することが可能である。この場合、消去速度の速いメモリセルと消去速度の遅いメモリセル間のしきい電圧差が大きくなるにつれてしきい電圧の分布が広くなり得る。したがって、しきい電圧の分布を狭めるためにはポストプログラム動作を行うことができる（Ｓ４１７）。ポストプログラム動作を行うと、消去速度の速いメモリセルのしきい電圧が消去速度の遅いメモリセルのしきい電圧より速く上昇するため、メモリセルのしきい電圧の分布を狭めることができる。
【００４０】
一方、消去動作電圧の格納のステップ（Ｓ４１５）がポストプログラム動作のステップ（Ｓ４１７）の前に行われたが、ポストプログラム動作のステップ（Ｓ１４７）が完了した後、消去動作電圧の格納のステップ（Ｓ４１５）を実行することもできる。
【００４１】
また、図示していない別のメモリセルブロックを消去する場合、アドレス信号が異なるように入力され、前述の各ステップ（Ｓ４０１〜Ｓ４１７）が繰り返し行われる。
【００４２】
ここで、前述の各ステップによる消去方法の説明に加えて、消去動作は常に一定の消去動作電圧から開始されるのではなく、以前の消去動作で全メモリセルを正常的に消去させた消去動作電圧から始まる。したがって、ウェルバイアスが１５Ｖから２０Ｖまで１Ｖ単位で変更され、以前の消去動作で１７Ｖのウェルバイアスが印加されたときに全メモリセルが正常的に消去された場合、以後の消去動作において最初に印加されるウェルバイアスに１７Ｖが印加され、１７Ｖから２０Ｖまで変更されるため、ウェルバイアスの変更範囲が減少して消去動作時間を減らすことができる。ワードラインバイアスが変更されるＤＳＰＥ方式の消去動作、またはこれらを混用した方式の消去動作においても同様な効果を得ることができる。
【００４３】
また、消去動作電圧の変更範囲を減らすことができるので、消去動作電圧の変更幅も減少させることができる。すなわち、１Ｖずつ変更したウェルバイアスを０．５Ｖずつ変更させることができる。この場合、１７．２Ｖのウェルバイアスを印加して全メモリセルを消去させることができるとしても、１８Ｖのウェルバイアスが印加されるため、０．８Ｖに該当するストレスがメモリセルに加えられる。しかし、１７．５Ｖでウェルバイアスを印加すると、０．３Ｖに該当するストレスのみが加えられるので、ストレスの量を減らすことができるという利点がある。
【００４４】
具体例として挙げた前述の電圧条件は、メモリセルのサイズ、メモリセルを構成する膜の種類、内部で生成される高電圧レベルに応じて変更することができるのは当然である。
【００４５】
特に、消去動作において最後に印加された最も低いワードラインバイアスまたは最も高いウェルバイアスのレベルに該当するデータをブロック単位で格納したが、多数のブロックを含むプレーン(plane)単位で格納することもできる。具体的に説明すると、プレーンに含まれた全ブロックの消去動作の中で最も高く印加されたウェルバイアス、又は最も低く印加されたワードラインバイアスのレベルに該当するデータが代表的に格納される。この場合、プレーンごとにデータが格納される。また、前記データはチップ単位で格納でき、チップ内に含まれた全ブロックの消去動作の中で最も高く印加されたウェルバイアス、または最も低く印加されたワードラインバイアスのレベルに該当するデータが代表的に格納される。この場合、チップ毎に一つのデータが格納される。格納されたデータに応じて、消去動作の際に初期に印加されるワードラインバイアスまたはウェルバイアスのレベルが、プレーンまたはチップに含まれたブロックごとに同一に定められる。
【００４６】
以上から、本実施形態の作用と効果をまとめれば、コントロールゲートとウェル領域間の電圧差を漸次増加させながら消去検証動作を並行するＩＳＰＥ方式またはＤＳＰＥ方式で消去動作を行う。全メモリセルが正常に消去されたときのコントロールゲートとウェル領域間の電圧差を格納した後、格納された電圧差を以後の消去動作の最初電圧差として設定し、ＩＳＰＥ方式またはＤＳＰＥ方式の消去動作を行う。それにより、消去動作時間を減少させつつ、メモリセルの消去特性（消去／記録サイクリング特性）を向上させることができる。
【００４７】
特に、消去速度の遅いメモリセルの消去特性を向上させることができ、これによりプログラム速度の速いメモリセルのプログラム特性を向上させることができる。すなわち、図１において消去動作とプログラム動作が数十万回以上繰り返し行われるときに消去速度が遅くなって、消去動作の後にもしきい電圧が目標電圧より高くなるかプログラム速度が速くなるため、プログラム動作の後にしきい電圧が目標電圧より高くなる特性を最小化することができる。
【００４８】
なお、本発明のフラッシュメモリ装置とその消去方法について実施形態を説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
【図面の簡単な説明】
【００４９】
【図１】従来例としてプログラム動作および消去動作の反復実施回数によるしきい電圧の変化を示す特性グラフ。
【図２】消去電圧によるファストプログラム現象とスローイレーズ現象の変化を示す特性グラフ。
【図３】本発明に係るフラッシュメモリ装置の実施形態を説明するための回路図。
【図４】同実施形態のフラッシュメモリ装置の消去方法における動作を示すフローチャート。
【符号の説明】
【００５０】
３１０    メモリセルアレイ
３２０    ページバッファ
３３０    高電圧生成部
３４０    Ｘデコーダ
３５０    スイッチング部
３６０    ウェルバイアス生成部
３７０    コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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