(57)【要約】【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線などの場合には、基準幅超の接続幅をもたせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。【解決手段】機能ブロックのレイアウトライブラリに端子付加情報Ｉ０として基準幅超の接続幅ＷＡ１を記述した接続幅情報Ｉ１を付加し、接続幅情報Ｉ１を付加した機能ブロックＩＰ１のレイアウトライブラリＬ２を自動配置配線レイアウトツール１０上で使用して配置配線を行い、自動配置配線レイアウトツール１０上で、機能ブロックＩＰ１の端子に対する配線の実接続幅ＷＢ１を接続幅情報Ｉ１における基準幅超の接続幅ＷＡ１と比較し、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１以上か否かを判定する。この方法により、目視チェックによる見落とし、確認ミス等を防止すると同時に、工数を削減できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
機能ブロックのレイアウトライブラリに端子付加情報として基準幅超の接続幅を記述した接続幅情報を付加し、
前記接続幅情報を付加した前記機能ブロックの前記レイアウトライブラリを自動配置配線レイアウトツール上で使用して配置配線を行い、
前記自動配置配線レイアウトツール上で、前記機能ブロックの端子に対する配線の実接続幅を前記接続幅情報における前記基準幅超の接続幅と比較し、前記実接続幅が前記基準幅超の接続幅以上か否かを判定する半導体設計における配線幅検証方法。
【請求項２】
機能ブロックのレイアウトライブラリに端子付加情報として基準幅超の接続幅を記述した接続幅情報と端子の接続長さを記述した接続長さ情報を付加し、
前記接続幅情報および前記接続長さ情報を付加した前記機能ブロックの前記レイアウトライブラリを自動配置配線レイアウトツール上で使用して配置配線を行い、
前記自動配置配線レイアウトツール上で、前記機能ブロックの端子に対する配線のオーバーラップ面積を求めるとともに、このオーバーラップ面積を前記接続幅情報と前記接続長さ情報から演算した結果の面積と比較し、前記オーバーラップ面積が前記演算結果の面積以上か否かを判定する半導体設計における配線幅検証方法。
【請求項３】
前記判定の結果が否定的の場合にエラー出力を行う請求項１または請求項２に記載の半導体設計における配線幅検証方法。
【請求項４】
請求項１における前記判定の結果が否定的でかつ請求項２における前記判定の結果が否定的の場合に、端子に未接続であるという結果を返す半導体設計における配線幅検証方法。
【請求項５】
前記レイアウトライブラリに同名の端子が複数存在する場合は、前記端子付加情報に端子接続の優先度を記述した優先度情報を付加する請求項１から請求項３までのいずれかに記載の半導体設計における配線幅検証方法。
【請求項６】
前記判定の結果が否定的の場合に、各条件を満たしていない箇所を画面上で図示する請求項１から請求項３までのいずれかに記載の半導体設計における配線幅検証方法。
【請求項７】
前記判定の結果が否定的の場合に、各条件を満たしていない箇所を画面上で座標出力する請求項１から請求項３までのいずれかに記載の半導体設計における配線幅検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線レイアウトツールを用いる半導体設計において、基準幅超の接続幅の検証を自動的に行う配線幅検証方法に関する。
【背景技術】
【０００２】
半導体集積回路において、複数の機能を１つの集積回路で実現するＳｏＣ（System OnChip）の技術革新により、多くの機能をもつ半導体集積回路が設計されるようになってきている。例えば、Ａ／Ｄ変換器、ＵＳＢインターフェース、無線モジュール、自励発振器などを１つの集積回路上に実現している。
【０００３】
通常の半導体設計において複数の機能を搭載する場合、機能毎に下位階層のブロックとして設計し、上位階層で下位階層のブロック間を接続する。ブロック間の接続では、電源線・デジタル信号線・アナログ信号線・クロック信号線や電流が多く流れる配線・クロストークノイズの影響を考慮する配線など様々な種類があり、それぞれの特性に応じた配線接続を行う必要がある。
【０００４】
従来の自動配置配線レイアウトツールでは、設計ルール上の最小配線幅を基準幅として配線接続を行う。基準幅超の接続幅で配線接続を行う場合は、設計者が個別に配線幅の設定を行うか、手動で配線を行う必要がある。この場合、接続した配線に問題がないかの確認は、目視で行う。また、電圧降下検証や電流密度検証といった手法も用いられる。これらは、集積回路の実動作をシミュレーションし、算出された信号配線に流れる電流値から信号配線幅に問題がないかを検証するものである（例えば、特許文献１参照）。
【特許文献１】特開２００４−６２３４０号公報（第４−７頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
基準幅超の接続幅で接続する配線を自動配置配線レイアウトツール上で取り扱う場合は、設計者の認識にない信号線、設定漏れの信号線、手動配線を行うのを忘れた信号線は、基準幅で自動配線処理されてしまう。このため、基準幅超の接続幅の配線はすべて設計者が個別に対応しなくてはならない。また、下位階層設計者と上位階層設計者が同一人物とは限らず、下位階層設計者の意図をくみ取れずに、設計を間違ってしまうことも考えられる。下位階層のブロックが増え、基準幅超の接続幅で接続する必要がある信号線が増えてきた昨今、基準幅超の接続幅が必要な信号線に対して基準幅で接続してしまうリスクは大きくなってきている。
【０００６】
電圧降下検証や電流密度検証は、集積回路の実動作をシミュレーションする必要があるため、別途、シミュレーションを行う環境を構築しなければならない。そのため、実動作と同じプログラムを用意する必要があるなど、準備に多くの工数を費やすことになる。また、配線の寄生容量等を考慮する必要もあるため、設計の終盤でないと検証が行えず、後戻りの工数も多くなってしまう。
【０００７】
電圧降下検証や電流密度検証は、信号配線に流れる電流から求める最低限の基準幅を満たしているかの検証である。アナログ回路では、基準幅以上の幅広の配線を必要とする場合もあり、この場合は、必要な配線幅を満たしているか検証する手段がない。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、基準幅超の接続幅で接続する配線を自動配置配線レイアウトツール上で取り扱う場合に、配線幅を容易に検証できる半導体設計における配線幅検証方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明による半導体設計における配線幅検証方法は、機能ブロックのレイアウトライブラリに端子付加情報として基準幅超の接続幅を記述した接続幅情報を付加し、前記接続幅情報を付加した前記機能ブロックの前記レイアウトライブラリを自動配置配線レイアウトツール上で使用して配置配線を行い、前記自動配置配線レイアウトツール上で、前記機能ブロックの端子に対する配線の実接続幅を前記接続幅情報における前記基準幅超の接続幅と比較し、前記実接続幅が前記基準幅超の接続幅以上か否かを判定するものである。
【００１０】
この構成においては、自動配置配線レイアウトツールを用いて下位階層で機能ブロックの配置を行い、上位階層で配線を行うに際して、基準幅超の接続幅の配線を行う場合に、機能ブロックの端子に対する配線の実接続幅を接続幅情報における基準幅超の接続幅と比較するので、配線幅の良否を容易に検証することが可能となる。
【００１１】
また、本発明による半導体設計における配線幅検証方法は、機能ブロックのレイアウトライブラリに端子付加情報として基準幅超の接続幅を記述した接続幅情報と端子の接続長さを記述した接続長さ情報を付加し、前記接続幅情報および前記接続長さ情報を付加した前記機能ブロックの前記レイアウトライブラリを自動配置配線レイアウトツール上で使用して配置配線を行い、前記自動配置配線レイアウトツール上で、前記機能ブロックの端子に対する配線のオーバーラップ面積を求めるとともに、このオーバーラップ面積を前記接続幅情報と前記接続長さ情報から演算した結果の面積と比較し、前記オーバーラップ面積が前記演算結果の面積以上か否かを判定するものである。
【００１２】
この構成においては、自動配置配線レイアウトツールを用いて下位階層で機能ブロックの配置を行い、上位階層で配線を行うに際して、基準幅超の接続幅の配線を行う場合に、端子に対する配線のオーバーラップ面積を求めるとともに、このオーバーラップ面積を接続幅情報と接続長さ情報から演算した結果の面積と比較するので、配線幅の良否を容易に検証することが可能となる。
【００１３】
上記の半導体設計における配線幅検証方法において、前記判定の結果が否定的の場合にエラー出力を行うという態様がある。このエラー出力があったときは、配線幅を調整した上で再配線を行えばよい。
【００１４】
また上記の半導体設計における配線幅検証方法において、上記２つの判定の結果が何れも否定的の場合に、端子に未接続であるという結果を返すという態様がある。この未接続の報告があったときは、配置位置を調整した上で再配線を行えばよい。
【００１５】
また上記の半導体設計における配線幅検証方法において、前記レイアウトライブラリに同名の端子が複数存在する場合は、前記端子付加情報に端子接続の優先度を記述した優先度情報を付加するという態様がある。
【００１６】
また上記の半導体設計における配線幅検証方法において、前記判定の結果が否定的の場合に、各条件を満たしていない箇所を画面上で図示するという態様がある。不良箇所を明示することにより、修正の対応を効率化することが可能となる。
【００１７】
また上記の半導体設計における配線幅検証方法において、前記判定の結果が否定的の場合に、各条件を満たしていない箇所を画面上で座標出力するという態様もある。この場合も、不良箇所を明示することにより、修正の対応を効率化することが可能となる。
【発明の効果】
【００１８】
本発明によれば、基準幅超の接続幅を記述した接続幅情報をレイアウトライブラリに付加し、そのレイアウトライブラリを自動配置配線レイアウトツール上で使用して機能ブロックを配置し、機能ブロックの端子に対する配線の実接続幅を接続幅情報における基準幅超の接続幅と比較するので、配線幅に問題がないかを容易に検証することができる。
【００１９】
なお、下位階層の設計者が下位階層ブロックの端子付加情報を上位階層の設計者へ提供すれば、設計者間の意思疎通が確実になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明にかかわる半導体設計における配線幅検証方法の実施の形態について図面に基づいて詳細に説明する。
【００２１】
図１は、端子付加情報付ライブラリについて説明した図である。自動配置配線レイアウトツールで使用されるレイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、接続幅の順に記述した接続幅情報Ｉ１を付加する。また、レイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、接続長さの順に記述した接続長さ情報Ｉ２を付加する。
【００２２】
ここで、電源（ＶＤＤ，ＶＳＳ）のように同一のレイアウトライブラリに同名の端子が複数存在する場合には、“ＶＤＤ １”，“ＶＤＤ ２”のように、端子名の後に空白を設け、その後ろに、１からの通し番号を付けて、それぞれの端子を区別する。また、複数の端子が存在し、必ずしも接続する必要がない端子がある場合には、接続幅の情報に優先度を対応付け、端子名、接続幅、優先度の順に記述した優先度情報Ｉ３を付加する。優先度を高（必須）、低（任意）によって区別して接続の判定を行う。優先度の項が空白の場合には、接続を必須とする。
【００２３】
レイアウトライブラリＬ１に対して接続幅情報Ｉ１、接続長さ情報Ｉ２、優先度情報Ｉ３を端子付加情報Ｉ０として付加した結果が端子付加情報付きのレイアウトライブラリＬ２である。
【００２４】
図２は、端子付加情報を与えられたレイアウトライブラリを一般的な表現形態で表している。機能ブロックＩＰ１における端子Ａ〜Ｄは、端子付加情報Ｉ０として、接続幅情報Ｉ１、接続長さ情報Ｉ２および優先度情報Ｉ３をもっている。そして、機能ブロックＩＰ１は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。
【００２５】
図３は、本発明の実施の形態における半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００２６】
この半導体設計における配線幅検証方法では、初めに、基準幅超の接続幅を記述した端子付加情報Ｉ０をレイアウトライブラリに読み込ませて、端子付加情報付きのレイアウトライブラリＬ２を用意する。
【００２７】
次に、自動配置配線レイアウトツール１０が動作し、配置のステップＳ１において、端子付加情報付きのレイアウトライブラリＬ２を手動配置し、スタンダードセルを自動配置する。
【００２８】
次いで、手動配線のステップＳ２において、電源、アナログ配線等、最小の基準幅ではない配線について基準幅超の接続幅で手動配線を行う。
【００２９】
次いで、自動配線のステップＳ３において、その他の信号配線の配線を行う。
【００３０】
上記の配線処理の終了後、比較のステップＳ４において、レイアウトライブラリＬ２の機能ブロックの端子に対する実配線の実接続幅を端子付加情報Ｉ０で与えた基準幅超の接続幅と比較する。ここで、実接続幅が基準幅超の接続幅未満である場合には、エラー情報を出力し、再度、手動配線のステップＳ２に戻って実配線の幅の修正を行う。この処理をエラーがなくなるまで繰り返し、実接続幅が基準幅超の接続幅以上となれば、ステップＳ６の次工程へ進む。
【００３１】
図４は、機能ブロックＩＰ１のレイアウト図である。
【００３２】
機能ブロックＩＰ１における端子Ａ１は、端子付加情報Ｉ０として、基準幅超の接続幅ＷＡ１を規定した接続幅情報Ｉ１をもつ。機能ブロックＩＰ１は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ１の幅Ｗ１は、Ｗ１≧ＷＡ１となっている。配線Ｒ１は、端子Ａ１に対して実接続幅ＷＢ１で接続されている。
【００３３】
図５は、図４のレイアウト配線に対する半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００３４】
まずステップＳ１１において、端子Ａ１の基準幅超の接続幅ＷＡ１を抽出する。
【００３５】
次いでステップＳ１２において、配線Ｒ１が端子Ａ１に接している実接続幅ＷＢ１を抽出する。
【００３６】
次いでステップＳ１３において、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１以上か否か（ＷＢ１≧ＷＡ１）を判定する。そして、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１以上の場合は、処理を終了する。一方、図示のとおり、実接続幅ＷＢ１が基準幅超の接続幅ＷＡ１未満の場合は、ステップＳ１４において、エラーを出力する。
【００３７】
図６は、機能ブロックＩＰ２のレイアウト図である。
【００３８】
機能ブロックＩＰ２における端子Ａ２は、端子付加情報Ｉ０として、基準幅超の接続幅ＷＡ２を規定した接続幅情報Ｉ１および接続長さＴＡ２を規定した接続長さ情報Ｉ２をもつ。機能ブロックＩＰ２は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ２の幅Ｗ２は、Ｗ２≧ＷＡ２となっている。また、基準幅超の接続幅ＷＡ２と接続長さＴＡ２の積から、接続面積ＳＡ２＝ＷＡ２×ＴＡ２を規定する面積情報Ｉ４が求められる（ＳＡ２＞０）。配線Ｒ２は、端子Ａ２に対して実接続幅ＷＢ２で接続されている。
【００３９】
図７は、図６のレイアウト配線に対する半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００４０】
まずステップＳ２１において、配線Ｒ２と端子Ａ２のオーバーラップ面積ＳＢ２を抽出する（ＳＢ２＝ＷＢ２×ＴＢ２）。
【００４１】
次いでステップＳ２２において、ＳＢ２＞０となるか否かを判定し、ＳＢ２＞０とならない場合は、ステップＳ２５において、エラーを出力する。
【００４２】
ＳＢ２＞０となる場合は、ステップＳ２３において、端子Ａ２の面積情報Ｉ４に基づいてオーバーラップ面積ＳＡ２を抽出する（ＳＡ２＝ＷＡ２×ＴＡ２）。
【００４３】
次いでステップＳ２４において、オーバーラップ面積ＳＢ２が接続面積ＳＡ２以上か否か（ＳＢ２≧ＳＡ２）を判定する。そして、オーバーラップ面積ＳＢ２が接続面積ＳＡ２以上の場合は、処理を終了する。一方、図示のとおり、オーバーラップ面積ＳＢ２が接続面積ＳＡ２未満の場合は、ステップＳ２５において、エラーを出力する。
【００４４】
図８は、機能ブロックＩＰ３のレイアウト図である。
【００４５】
機能ブロックＩＰ３における端子Ａ３は端子付加情報Ｉ０として、基準幅超の接続幅ＷＡ３を規定した接続幅情報Ｉ１、接続長さＴＡ３を規定した接続長さ情報Ｉ２をもつ。機能ブロックＩＰ３は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ３の幅Ｗ３は、Ｗ３≧ＷＡ３となっている。また、基準幅超の接続幅ＷＡ３と接続長さＴＡ３の積から、接続面積ＳＡ３＝ＷＡ３×ＴＡ３を規定する面積情報Ｉ４が求められる（ＳＡ３＞０）。配線Ｒ３は、任意の幅ＷＢ３で配線されているが、機能ブロックＩＰ３における端子Ａ３には接続されていない。
【００４６】
図９は、図８のレイアウト配線に対する半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００４７】
まずステップＳ３１において、配線Ｒ３と端子Ａ３のオーバーラップ面積ＳＢ３を抽出する（ＳＢ３＝ＷＢ３×ＴＢ３）。
【００４８】
次いでステップＳ３２において、ＳＢ３＞０となるか否かを判定し、ＳＢ３＞０とならない場合は、ステップＳ３３において、端子Ａ３に接している配線Ｒ３の実接続幅ＷＢ３を抽出する。
【００４９】
次いでステップＳ３４において、ＷＢ３＞０となるか否かを判定し、ＷＢ３＞０でない場合は、ステップＳ３５でエラー（未接続）を出力する。
【００５０】
図１０はエラー出力の具体的方法を説明する。必要な接続幅の情報が１０μｍである機能ブロックＩＰのレイアウトライブラリを自動配置配線レイアウトツール上で使用し、１０μｍで配線されているかを同レイアウトツール上で検証し、配線が１０μｍ未満となる場合に、エラー箇所Ｅ１をレイアウト画面上で図示する。
【００５１】
図１１はエラー出力の具体的方法を説明する。必要な接続幅の情報が１０μｍである機能ブロックＩＰのレイアウトライブラリを自動配置配線レイアウトツール上で使用し、１０μｍで配線されているかを同レイアウトツール上で検証し、配線が１０μｍ未満となる場合に、エラー箇所の座標をテキストＥ２で出力する。
【００５２】
なお、本発明は上記の実施の形態に限定されるものではない。
【産業上の利用可能性】
【００５３】
本発明の半導体設計における配線幅検証方法は、基準幅超の接続幅をもつ配線の配線幅を検証する上で有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態における半導体設計における配線幅検証方法で機能ブロックのレイアウトライブラリへの端子付加情報を表す図
【図２】本発明の実施の形態における半導体設計における配線幅検証方法で端子付加情報を与えられたレイアウトライブラリを表す図
【図３】本発明の実施の形態における半導体設計における配線幅検証方法の処理の手順を示すフローチャート
【図４】本発明の実施の形態における半導体設計における配線幅検証方法の適用例１を示す機能ブロックのレイアウト図
【図５】同適用例１の場合の半導体設計における配線幅検証方法の処理の手順を示すフローチャート
【図６】本発明の実施の形態における半導体設計における配線幅検証方法の適用例２を示す機能ブロックのレイアウト図
【図７】同適用例２の場合の半導体設計における配線幅検証方法の処理の手順を示すフローチャート
【図８】本発明の実施の形態における半導体設計における配線幅検証方法の適用例３を示す機能ブロックのレイアウト図
【図９】同適用例３の場合の半導体設計における配線幅検証方法の処理の手順を示すフローチャート
【図１０】本発明の実施の形態における半導体設計における配線幅検証方法でエラー出力内容を示すレイアウト図
【図１１】本発明の実施の形態における半導体設計における配線幅検証方法でエラー出力内容を示すテキスト図
【符号の説明】
【００５５】
１０  自動配置配線レイアウトツール
Ａ１〜Ａ３  端子
Ｅ１  エラー表示(図示)
Ｅ２  エラー表示(テキスト出力)
Ｉ０  端子付加情報
Ｉ１  接続幅情報
Ｉ２  接続長さ情報
Ｉ３  優先度情報
Ｉ４  面積情報
ＩＰ１〜ＩＰ３  機能ブロック
Ｌ１  機能ブロックのレイアウトライブラリ
Ｌ２  端子付加情報付機能ブロックのレイアウトライブラリ
Ｒ１〜Ｒ３  配線
ＳＡ２，ＳＡ３  接続面積
ＴＡ１〜ＴＡ３  接続長さ
Ｗ１〜Ｗ３  端子の幅
ＷＡ１〜ＷＡ３  基準幅超の接続幅
ＷＢ１〜ＷＢ３  実接続幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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