(57)【要約】【課題】メモリコアマクロの制御回路部を独立したスキャンパステストで検査して、その結果を用いた故障診断によってメモリコアマクロの制御回路部内の不良箇所を特定できる。【解決手段】ロジック回路部９〜１２のスキャンパステスト用シフトレジスタ１３〜１６に対して、ロジック回路部近傍にあるメモリコアマクロ１〜４の制御回路部５〜８との接続を切り替える切替回路１７〜２４を併設して、スキャンイン部からスキャンアウト部までのスキャンパスをロジック回路部経由で構成するかメモリコアマクロ内の制御回路部経由で構成するかを切り替える事で、新たなシフトレジスタを設けることなくメモリコアマクロ内の制御回路部に対して独立してスキャンパステストを行って、その結果を使って故障診断手法を適用すれば不良箇所を特定できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御回路部を有する１個以上のメモリコアマクロと１個以上のロジック回路部とを有し、前記各ロジック回路部のスキャンパステスト用にシフトレジスタがそれぞれ設けられた半導体装置であって、
前記ロジック回路部と前記シフトレジスタとによりスキャンパスを構成する信号経路と、前記メモリコアマクロの制御回路部と前記シフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路を有することを特徴とする半導体装置。
【請求項２】
制御回路部とメモリセル情報の読み出し動作に用いられるリードアンプ部とを有する１個以上のメモリコアマクロと、１個以上のロジック回路部とを有する半導体装置であって、
前記リードアンプ部をメモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路と、前記リードアンプ部に備わるラッチ機能を有する任意の個数のリードアンプを用いてシフトレジスタを構成して前記メモリコアマクロ内の制御回路部と前記シフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路を有することを特徴とする半導体装置。
【請求項３】
制御回路部とメモリセル情報の読み出し動作に用いられるリードアンプ部とを有する１個以上のメモリコアマクロと、１個以上のロジック回路部とを有し、前記各ロジック回路部のスキャンパステスト用に第１のシフトレジスタがそれぞれ設けられた半導体装置であって、
前記リードアンプ部をメモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路と、前記リードアンプ部に備わるラッチ機能を有する任意の個数のリードアンプを用いて第２のシフトレジスタを構成して前記メモリコアマクロ内の制御回路部と前記第２のシフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路と、
前記ロジック回路部と前記第１のシフトレジスタとによりスキャンパスを構成する信号経路と、前記メモリコアマクロ内の制御回路部と前記第２のシフトレジスタとによりスキャンパスを構成する信号経路とを変更する分岐回路とを有することを特徴とする半導体装置。
【請求項４】
前記分岐回路はスキャンイン部およびスキャンアウト部に接続されるとともに、前記スキャンイン部からスキャンアウト部までのスキャンパスを前記ロジック回路部を経て構成するかまたは前記メモリコアマクロ内のリードアンプ部を経て構成するように接続した請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびメモリマクロセルに関し、特にメモリマクロセルの制御回路部をスキャンパステストで検査して故障診断によって不良箇所を解析できる半導体装置に関する。
【背景技術】
【０００２】
従来のメモリコアマクロを内蔵した半導体装置は、メモリコアマクロ部分とそれ以外のロジック回路部分とを個別に検査しており、特にロジック回路部分についてはスキャンパステスト方法が用いられている（例えば、特許文献１参照）。
【０００３】
図4は、従来技術によるスキャンパステスト方法を用いて検査が出来る半導体装置の一例を示している。
【０００４】
図4において、各ロジック回路部１００〜１０３にはそれぞれシフトレジスタ１０４〜１０７が設けられており、この各シフトレジスタ１０４〜１０７と各ロジック回路部１００〜１０３とを連結してスキャンパスを構成している。
【０００５】
各ロジック回路部１００〜１０３と各シフトレジスタ１０４〜１０７は、スキャンイン部（ＳＩ０ｎ）を入力、スキャンアウト部（ＳＯ０ｎ）を出力として、明示していないクロック信号に同期させて所望の検査条件に応じたデータをスキャンイン部から入力信号として与えて、ロジック回路部１００〜１０３でのキャプチャ処理を経てスキャンアウト部から出力信号として受け取り、期待値との比較を行なう事で各ロジック部１００〜１０３の不良の有無を判定する。
【０００６】
また、内蔵されたメモリコアマクロ１０８〜１１０については、明示していないメモリコアマクロ専用の入出力信号線を設ける事で、ロジック回路部１００〜１０３とは独立して検査を実行して、メモリコアマクロの不良の有無を判定する。
【特許文献１】特開２００４−２１２３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら従来のメモリコアマクロを内蔵した半導体装置では、図４に示されるように、それぞれシフトレジスタ１０４〜１０７が設けられた各ロジック回路部１００〜１０３については、スキャンパステストを行なった結果を用いる故障診断を利用する事で、回路内の不良発生箇所をノードにまで追い込む事が出来るが、メモリコアマクロ１０８〜１１０に関しては、メモリセルアレイ１１４〜１１６はフェイルビットマップで不良メモリセルを特定出来るが、メモリコアマクロ１０８〜１１０の制御回路部１１１〜１１３については不良が発生した場合、メモリセルアレイ全部が動作不良となるのでフェイルビットマップを使って不良箇所を特定する手段が適用出来ない。
【０００８】
また、特許文献１では、スキャンパステスト用の回路規模を大きくせずにロジック回路部のテストを行なう事ができるが、メモリコアマクロの制御回路部の検査および不良箇所特定には効果が得られなかった。
【０００９】
したがって、本発明の目的は、上記問題点を鑑みて、メモリコアマクロの制御回路部を独立したスキャンパステストで検査して、その結果を用いた故障診断によってメモリコアマクロの制御回路部内の不良箇所を特定できる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、第１の発明の半導体装置は、制御回路部を有する１個以上のメモリコアマクロと１個以上のロジック回路部とを有し、各ロジック回路部のスキャンパステスト用にシフトレジスタがそれぞれ設けられた半導体装置であって、ロジック回路部とシフトレジスタとによりスキャンパスを構成する信号経路とメモリコアマクロの制御回路部とシフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路を有する。
【００１１】
この構成によれば、ロジック回路部のスキャンパステスト用に設けられたシフトレジスタに対して、ロジック回路部とメモリコアマクロの制御回路部との接続を切り替えるための切替回路を併設しており、この切替回路で制御してスキャンイン部からスキャンアウト部までのスキャンパスをロジック回路部を経て構成するかメモリコアマクロ内の制御回路部を経て構成するかを切り替えることで、メモリコアマクロ内の制御回路部に対して独立してスキャンパステストを行うことができる。このように、ロジック回路部に関するスキャンパステストを行なうためのシフトレジスタに併設して設けた切替回路を制御することで、メモリコアマクロにある制御回路部に対するスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施することができる。
【００１２】
第２の発明の半導体装置は、制御回路部とメモリセル情報の読み出し動作に用いられるリードアンプ部とを有する１個以上のメモリコアマクロと、１個以上のロジック回路部とを有する半導体装置であって、リードアンプ部をメモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路と、リードアンプ部に備わるラッチ機能を有する任意の個数のリードアンプを用いてシフトレジスタを構成してメモリコアマクロ内の制御回路部とシフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路を有する。
【００１３】
この構成によれば、メモリコアマクロの中のリードアンプ部にあるラッチ機能を有する任意の個数のリードアンプをスキャンパスを構成するためのシフトレジスタとして機能させるための切替回路を設けており、この切替回路で制御して通常のメモリ動作時にはリードアンプとして機能させる共にスキャンパステスト時にはシフトレジスタとして機能させるように切り替えることで、メモリコアマクロ内の制御回路部に対して独立してスキャンパステストを行うことができる。このように、通常はメモリコアマクロでの読み出し動作に用いられるリードアンプ部を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えて、メモリコアマクロにある制御回路部とスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施することができる。
【００１４】
第３の発明の半導体装置は、制御回路部とメモリセル情報の読み出し動作に用いられるリードアンプ部とを有する１個以上のメモリコアマクロと、１個以上のロジック回路部とを有し、各ロジック回路部のスキャンパステスト用に第１のシフトレジスタがそれぞれ設けられた半導体装置であって、リードアンプ部をメモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路と、リードアンプ部に備わるラッチ機能を有する任意の個数のリードアンプを用いて第２のシフトレジスタを構成してメモリコアマクロ内の制御回路部と第２のシフトレジスタとによりスキャンパスを構成する信号経路とを変更する切替回路と、ロジック回路部と第１のシフトレジスタとによりスキャンパスを構成する信号経路とメモリコアマクロ内の制御回路部と第２のシフトレジスタとによりスキャンパスを構成する信号経路とを変更する分岐回路とを有する。
【００１５】
第４の発明の半導体装置は、第３の発明において、分岐回路はスキャンイン部およびスキャンアウト部に接続されるとともに、スキャンイン部からスキャンアウト部までのスキャンパスをロジック回路部を経て構成するかまたはメモリコアマクロ内のリードアンプ部を経て構成するように接続した。
【００１６】
この構成によれば、メモリコアマクロの中のリードアンプ部にあるラッチ機能を有する任意の個数のリードアンプをスキャンパスを構成するためのシフトレジスタとして機能させるための切替回路を設けており、この切替回路で制御して通常のメモリ動作時にはリードアンプとして機能させる共にスキャンパステスト時にはシフトレジスタとして機能させるように切り替えると共に、ロジック回路部のスキャンパステスト用に設けられたシフトレジスタにはメモリコアマクロのリードアンプ部との接続を切り替えるための分岐回路を併設しており、スキャンパステスト時には分岐回路で制御してスキャンイン部からスキャンアウト部までのスキャンパスをロジック回路部を経て構成するかメモリコアマクロ内のリードアンプ部を経て構成するかを切り替えることで、メモリコアマクロ内の制御回路部に対して独立してスキャンパステストを行うことができる。このように、通常はメモリコアマクロでの読み出し動作に用いられるリードアンプ部を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えて、メモリコアマクロにある制御回路部とスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施することができると共に、スキャンイン信号とスキャンアウト信号とを、ロジック回路部のスキャンパステスト用とメモリコアマクロにある制御回路部用とで共有して、両方の回路に関するスキャンパステストを実施することができる。
【発明の効果】
【００１７】
本発明の半導体装置によれば、内蔵したメモリコアマクロの制御回路部に対して独立してスキャンパステストを行うことができる。このため、メモリコアマクロの制御回路部について不良が発生した場合、スキャンパステストで検査して、その結果を用いた故障診断によってメモリコアマクロの制御回路部内の不良箇所を特定できる。その結果、不良要因の特定がより高い確率で可能となり、プロセス改善や品質向上を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１における半導体装置の構成および動作について図１を用いて説明する。図1は、本発明の実施の形態1における半導体装置の構成を示す図である。
【００１９】
図１に示すように、この半導体装置は、メモリコアマクロ１〜４とロジック回路部９〜１２とを有して構成される。また、各メモリコアマクロ１〜４はそれぞれ制御回路部５〜８を有し、各ロジック回路部９〜１２にはスキャンパスを構成するためのシフトレジスタ１３〜１６とスキャンパスの構成を切り替えるための切替回路１７〜２４を有している。
【００２０】
この場合、ロジック回路部９〜１２のスキャンパステスト用に設けられたシフトレジスタに対して、ロジック回路部９〜１２とその近傍にあるメモリコアマクロ１〜４の制御回路部５〜８との接続を切り替えるための切替回路１７〜２４を併設している。これにより、ロジック回路部９〜１２とシフトレジスタ１３〜１６とによりスキャンパスを構成する信号経路とメモリコアマクロ１〜４の制御回路部５〜８とシフトレジスタ１３〜１６とによりスキャンパスを構成する信号経路とを変更する。
【００２１】
メモリコアマクロ１〜４を検査するためには、図示していないクロック信号、制御信号、アドレス信号およびデータ信号が入力されてメモリセルへのデータの書き込みを行なってからメモリセルからのデータ読み出しを行なう事で実現される。
【００２２】
また、入力したアドレス信号の情報とデータ読み出し結果の良否とを照合してフェイルビットマップにする事で、メモリセルアレイ１ａ〜４ａおよびデコーダ・センスアンプにおける不良箇所の特定が実現される。
【００２３】
また、ロジック回路部９〜１２をスキャンパステストによって検査するためには、図示していないクロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝１〜４）から入力されるテスト信号が、シフトレジスタ１３〜１６を用いてテスト対象のロジック回路部９〜１２内の任意の回路へ転送されて、キャプチャ動作による処理を受けてからシフトレジスタ１３〜１６へ転送されて、更に次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてからシフトレジスタ１３〜１６へ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝１〜４）から出力される信号を期待値と比較する事で実現される。
【００２４】
また、ロジック回路部９〜１２に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、ロジック回路部９〜１２における不良発生箇所を特定する事が可能になる。
【００２５】
また、メモリコアマクロ１〜４にある制御回路部５〜８を検査するためには、図示していないモード切替信号を用いてロジック回路部９〜１２にあるシフトレジスタ１３〜１６に併設して設けた切替回路１７〜２４を制御して、通常はロジック回路部９〜１２へ接続されるシフトレジスタ１３〜１６をメモリコアマクロ１〜４にある制御回路部５〜８と接続するように切り替える。クロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝１〜４）から入力されるテスト信号が、シフトレジスタを用いてテスト対象のメモリコアマクロ１〜４にある制御回路部５〜８内の任意の回路へ転送されて、キャプチャ動作による処理を受けてからシフトレジスタ１３〜１６へ転送されて、更に次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてからシフトレジスタ１３〜１６へ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝１〜４）から出力される信号を期待値と比較する事で実現される。
【００２６】
また、メモリコアマクロ１〜４にある制御回路部５〜８に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、メモリコアマクロ１〜４にある制御回路部５〜８における不良発生箇所を特定する事が可能になる。
【００２７】
なお、本実施の形態ではメモリコアマクロ、ロジック回路部および切替回路を併設するシフトレジスタの数を４個としているが、１個以上の任意の場合にも応用出来る。
【００２８】
更に、本実施の形態ではメモリコアマクロ、ロジック回路部および切替回路を併設するシフトレジスタの数を全て同じにしているが、それぞれが任意の個数有る場合にも応用出来る。
【００２９】
以上説明したように、本実施の形態によれば、ロジック回路部９〜１２に関するスキャンパステストを行なうためのシフトレジスタ１３〜１６に併設して設けた切替回路１７〜２４を制御する事で、メモリコアマクロ１〜４にある制御回路部５〜８に対するスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施する事が出来る。
【００３０】
その結果、メモリコアマクロにおける不良箇所の特定をメモリセルアレイおよびデコーダ・センスアンプだけでなく制御回路部に関しても実現出来るので、不良要因の特定がより高い確率で可能となり、プロセス改善や品質向上を実現する事ができる。
（実施の形態２）
本発明の実施の形態２における半導体装置の構成および動作について図２を用いて説明する。図２は、本発明の実施の形態２における半導体装置の構成を示す図である。
【００３１】
図２に示すように、この半導体装置は、メモリコアマクロ３１，３２とロジック回路部４１，４２とを有して構成される。また、各メモリコアマクロ３１，３２はそれぞれ制御回路部３３，３４とリードアンプ部３５，３６およびラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成に変更してスキャンパスを構成するための切替回路３７〜４０を有し、各ロジック回路部４１，４２にはスキャンパスを構成するためのシフトレジスタ４３，４４を有している。
【００３２】
この場合、メモリコアマクロ３１，３２の中にあるリードアンプ部３５，３６にスキャンイン部およびスキャンアウト部への経路を設けると共に、ラッチ機能を有する任意の個数のリードアンプをフリップフロップとして用いる事でスキャンパスを構成するためのシフトレジスタとして機能させるための切替回路３７〜４０を設けている。これにより、通常メモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路とメモリコアマクロ３１，３２内の制御回路部３３，３４とラッチ機能を有する任意の個数のリードアンプを用いたシフトレジスタとによりスキャンパスを構成する信号経路とを変更する。
【００３３】
また、ロジック回路部４１，４２をスキャンパステストによって検査するためには、図示していないクロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝２、４）から入力されるテスト信号が、シフトレジスタ４３，４４を用いてテスト対象のロジック回路部４１，４２内の任意の回路へ転送されて、キャプチャ動作による処理を受けてからシフトレジスタ４３，４４へ転送されて、更に次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてからシフトレジスタ４３，４４へ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝２、４）から出力される信号を期待値と比較する事で実現される。
【００３４】
また、ロジック回路部４１，４２に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、ロジック回路部４１，４２における不良発生箇所を特定する事が可能になる。
【００３５】
メモリコアマクロ３１，３２を検査するためには、図示していないクロック信号、制御信号、アドレス信号およびデータ信号が入力されてメモリセルへのデータの書き込みを行なってからメモリセルからのデータ読み出しを行なう事で実現される。
【００３６】
また、入力したアドレス信号の情報とデータ読み出し結果の良否とを照合してフェイルビットマップにする事で、メモリセルアレイ３１ａ，３２ａおよびデコーダ・センスアンプにおける不良箇所の特定が実現される。
【００３７】
また、メモリコアマクロ３１，３２にある制御回路部３３，３４を検査するためには、図示していないモード切替信号を用いてリードアンプ部３５，３６に併設して設けた切替回路３７〜４０を制御して、通常はメモリセル情報の読み出し動作に用いられるリードアンプ部３５，３６を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えて、メモリコアマクロ３１，３２にある制御回路部３３，３４とスキャンパスを構成するように接続する。クロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝１、３）から入力されるテスト信号が、任意の数のリードアンプで構成されたシフトレジスタを用いてテスト対象のメモリコアマクロ３１，３２にある制御回路部３３，３４内の任意の回路へ転送されて、キャプチャ動作による処理を受けてから任意の数のリードアンプで構成されたシフトレジスタへ転送されて、更に制御回路部３３，３４内の次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてから任意の数のリードアンプで構成されたシフトレジスタへ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝１、３）から出力される信号を期待値と比較する事で実現される。
【００３８】
また、メモリコアマクロ３１，３２にある制御回路部３３，３４に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、メモリコアマクロ３１，３２にある制御回路部３３，３４における不良発生箇所を特定する事が可能になる。
【００３９】
なお、本実施の形態ではメモリコアマクロ、ロジック回路部およびシフトレジスタの数を２個としているが、１個以上の任意の場合にも応用出来る。
【００４０】
以上説明したように、本実施の形態によれば、通常はメモリコアマクロでの読み出し動作に用いられるリードアンプ部を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えて、メモリコアマクロにある制御回路部とスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施する事が出来る。
【００４１】
その結果、メモリコアマクロにおける不良箇所の特定をメモリセルアレイおよびデコーダ・センスアンプだけでなく制御回路部に関しても実現出来るので、不良要因の特定がより高い確率で可能となり、プロセス改善や品質向上を実現する事ができる。
（実施の形態３）
本発明の実施の形態３における半導体装置の構成および動作について図３を用いて説明する。図３は、本発明の実施の形態３における半導体装置の構成を示す図である。
【００４２】
図３に示すように、この半導体装置は、メモリコアマクロ５１，５２とロジック回路部６１，６２とを有して構成される。また、各メモリコアマクロ５１，５２はそれぞれ制御回路部５３，５４とリードアンプ部５５，５６およびラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成に変更してスキャンパスを構成するための切替回路５７〜６０を有し、各ロジック回路部６１，６２にはスキャンパスを構成するためのシフトレジスタ６３，６４とスキャンイン信号とスキャンアウト信号との接続をシフトレジスタ６３，６４とリードアンプ部５５，５６との間で切り替えるための分岐回路６５，６６とを有している。
【００４３】
この場合、メモリコアマクロ５１，５２の中にあるラッチ機能を有する任意の個数のリードアンプをフリップフロップとして用いる事でスキャンパスを構成するためのシフトレジスタとして機能させるための切替回路５７〜６０を設けている。これにより、通常メモリセル情報の読み出し動作時にリードアンプとして機能させる信号経路とメモリコアマクロ５１，５２内の制御回路部５３，５４とラッチ機能を有する任意の個数のリードアンプを用いたシフトレジスタとによりスキャンパスを構成する信号経路とを、スキャンパステストを行う回路ブロックに応じて変更する。分岐回路６５，６６は、ロジック回路部６１，６２とシフトレジスタ６３，６４とによりスキャンパスを構成する信号経路とメモリコアマクロ５１，５２内の制御回路部５３，５４とラッチ機能を有する任意の個数のリードアンプを用いたシフトレジスタとによりスキャンパスを構成する信号経路とを変更する。
【００４４】
また、ロジック回路部６１，６２をスキャンパステストによって検査するためには、分岐回路６５，６６によってスキャンイン信号とスキャンアウト信号との接続がシフトレジスタ６３，６４との間で行なわれるように設定して、図示していないクロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝１、２）から入力されるテスト信号が、シフトレジスタ６３，６４を用いてテスト対象のロジック回路部６１，６２内の任意の回路へ転送されて、キャプチャ動作による処理を受けてからシフトレジスタ６３，６４へ転送されて、更に次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてからシフトレジスタ６３，６４へ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝１、２）から出力される信号を期待値と比較する事で実現される。
【００４５】
また、ロジック回路部６１，６２に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、ロジック回路部６１，６２における不良発生箇所を特定する事が可能になる。
【００４６】
メモリコアマクロ５１，５２を検査するためには、図示していないクロック信号、制御信号、アドレス信号およびデータ信号が入力されてメモリセルへのデータの書き込みを行なってからメモリセルからのデータ読み出しを行なう事で実現される。
【００４７】
また、入力したアドレス信号の情報とデータ読み出し結果の良否とを照合してフェイルビットマップにする事で、メモリセルアレイ５１ａ，５２ａおよびデコーダ・センスアンプにおける不良箇所の特定が実現される。
【００４８】
また、メモリコアマクロ５１，５２にある制御回路部５３，５４を検査するためには、図示していないモード切替信号を用いてリードアンプ部５５，５６に併設して設けた切替回路５７〜６０を制御して、通常はメモリセル情報の読み出し動作に用いられるリードアンプ部５５，５６を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えると共に、分岐回路６５，６６によってスキャンイン信号とスキャンアウト信号との接続がリードアンプ部５５，５６との間で行なわれるように設定して、メモリコアマクロ５１，５２にある制御回路部５３，５４とスキャンパスを構成するように接続する。クロック信号に応じてスキャンイン部ＳＩ０ｎ（ｎ＝１、２）から入力されるテスト信号が、任意の数のリードアンプで構成されたシフトレジスタを用いてテスト対象のメモリコアマクロ５１，５２にある制御回路部５３，５４内の任意の回路へ転送されて、キャプチャ動作による処理を受けてから任意の数のリードアンプで構成されたシフトレジスタへ転送されて、更に制御回路部５３，５４内の次の任意の回路へ転送されて新たなキャプチャ動作による処理を受けてから任意の数のリードアンプで構成されたシフトレジスタへ転送される、という動作を所望の故障検出率を満たすのに必要な回数だけ繰り返した後にスキャンアウト部ＳＯ０ｎ（ｎ＝１、２）から出力される信号を期待値と比較する事で実現される。
【００４９】
また、メモリコアマクロ５１，５２にある制御回路部５３，５４に関するスキャンパステストの結果から得られた出力信号と期待値との相違情報を故障診断手法へ適用すれば、メモリコアマクロ５１，５２にある制御回路部５３，５４における不良発生箇所を特定する事が可能になる。
【００５０】
なお、本実施の形態ではメモリコアマクロ、ロジック回路部および切替回路を併設するシフトレジスタの数を２個としているが、１個以上の任意の場合にも応用出来る。
【００５１】
以上説明したように、本実施の形態によれば、通常はメモリコアマクロでの読み出し動作に用いられるリードアンプ部を、ラッチ機能を持つ任意の数のリードアンプをシフトレジスタ構成となるように切り替えて、メモリコアマクロにある制御回路部とスキャンパスを構成できるので、新たにシフトレジスタを設けることなくスキャンパステストを実施する事が出来るとともに、スキャンイン信号とスキャンアウト信号とを、ロジック回路部のスキャンパステスト用とメモリコアマクロにある制御回路部用とで共有して、両方の回路に関するスキャンパステストを実施する事が出来る。
【００５２】
その結果、半導体装置の端子数を増やすことなく、メモリコアマクロにおける不良箇所の特定をメモリセルアレイおよびデコーダ・センスアンプだけでなく制御回路部に関しても実現出来るので、不良要因の特定がより高い確率で可能となり、プロセス改善や品質向上を実現する事ができる。
【産業上の利用可能性】
【００５３】
本発明の半導体装置は、内蔵するメモリコアマクロにおける不良箇所の特定をメモリセルアレイおよびデコーダ・センスアンプだけでなく制御回路部に関しても実現出来るので、プロセス改善や品質向上を実現できるものとして有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１における半導体装置の構成を示す図。
【図２】本発明の実施の形態２における半導体装置の構成を示す図。
【図３】本発明の実施の形態３における半導体装置の構成を示す図。
【図４】従来技術における半導体装置の構成を示す図。
【符号の説明】
【００５５】
１〜４，３１，３２，５１，５２  メモリコアマクロ
５〜８，３３，３４，５３，５４  制御回路部
９〜１２，４１，４２，６１，６２  ロジック回路部
１３〜１６，４３，４４，６３，６４  シフトレジスタ
１７〜２４，３７〜４０，５７〜６０  切替回路
６５，６６  分岐回路
３５，３６，５５，５６  リードアンプ部
【図１】
2008164426.tif 000003
【図２】
2008164426.tif 000004
【図３】
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【図４】
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