(57)【要約】【課題】絶縁膜上に接触して形成された層の側壁を選択的に修復できるようにする。【解決手段】第１の導電層６の側壁をエッチング処理や当該処理時の反応生成物の除去処理等により除去することで第１の導電層６の下部のＹ方向の幅がその上部のＹ方向の幅よりも狭く形成される。その後、除去された領域に対して選択成長技術により外壁部６ｂを形成する。【選択図】図３
2008028098.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対し絶縁膜を形成し、この絶縁膜上に導電層を形成する工程と、
前記導電層の少なくとも一部を上端部側から下端部側にかけてエッチング除去し、前記絶縁膜を露出させる工程と、
前記絶縁膜と前記エッチングにより形成された前記導電層の側壁との接合領域に選択成長により成長部を形成する工程とを備えたことを特徴とする半導体装置の側壁修復方法。
【請求項２】
半導体基板に対し絶縁膜を形成し、この絶縁膜上に導電層を形成する工程と、
前記導電層を上端部側から前記絶縁膜が露出するまでエッチング除去し、電極を形成する工程と、
前記電極の側面であって、前記電極の下端部から上方にむかって電極の幅が徐々に大きくなる領域に、選択成長により外壁部を形成する工程とを備えたことを特徴とする半導体装置の側壁修復方法。
【請求項３】
半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記半導体をエッチング除去し、半導体表面に溝を形成する工程と、
前記溝に第２絶縁膜を埋め込み、側壁が前記第１の絶縁膜に接し、前記第１の絶縁膜より上方に突出した素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の側壁であって、前記第１の絶縁膜近傍部から上方にむかって前記素子分離絶縁膜の幅が徐々に大きくなる領域に、選択成長により外壁部を形成する工程とを備えたことを特徴とする半導体装置の側壁修復方法。
【請求項４】
半導体基板と、
この半導体基板に形成された絶縁膜と、
前記絶縁膜上に形成された導電層と、
前記導電層の側壁であって、前記導電層の下端部から上方にむかって前記導電層の幅が徐々に大きくなる領域に形成された外壁部とを備えたことを特徴とする半導体装置。
【請求項５】
半導体基板と、
この半導体基板に形成された絶縁膜と、
前記絶縁膜上に形成された電極であって、下端部から上方にむかって前記電極の幅が徐々に大きくなるテーパー部を有する電極と、
前記テーパー部のテーパー面と前記絶縁膜とで規定された領域に形成された修復部とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択成長技術を用いてゲート電極層、配線層、素子分離絶縁層などの側壁を修復するための半導体装置の側壁修復方法およびこの方法によって側壁が修復された半導体装置に関する。
【背景技術】
【０００２】
一般に、選択成長技術を使用して層の欠陥を修復する技術が提供されている（例えば、特許文献１および特許文献２参照）。特許文献１に開示されている技術によれば、露出したゲートの側壁面をカバーするようにシリコン供給層を選択的に形成している。そして、ゲートを形成する際にはゲート酸化膜が露出されるまで導電層を異方性エッチングしている。
特許文献２に開示されている技術によれば、局所的な薄膜の欠陥部を修正している。基板または絶縁膜上に形成される非晶質珪素膜の微小な欠落部分に対してセルフアライン的に形成している。
【特許文献１】米国特許６３３３２５１号明細書（Ｆｉｇ．６）
【特許文献２】特開２００５−２５２２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、不揮発性半導体記憶装置のゲート電極層、配線層、素子分離絶縁層等の側壁を、ドライエッチング加工したりクリーニング処理したり例えばＢＨＦやＨＦ（フッ化水素）系の薬液やフッ酸蒸気で処理する場合がある。この場合、これらの処理の影響に伴い層の側壁が後退してしまい、その後、層の側壁間に絶縁膜を埋め込むときに空隙（ボイド）を生じてしまう虞がある。このため、層の側壁の形状を修復する必要を生じる。
【０００４】
この場合、特許文献１に開示されているプロセスを適用しても、シリコン酸化膜が露出した側壁面に対して修復膜を形成できないため、シリコン酸化膜上に修復膜を形成することができない。このため、このプロセスを採用することができない。特許文献２に開示されている構成は局所的な薄膜の欠陥部が修正されているものであり絶縁膜上の微小な欠落部分の全面に対してセルフアライン的に形成できるものの層の側壁部分に対し選択的に成長させることができない。したがって、このプロセスも採用することができない。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、絶縁膜に接触して形成された所定の層の側壁を選択的に修復できるようにした半導体装置の側壁修復方法およびこの方法により形成された半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の側壁修復方法の一態様は、半導体基板に対し絶縁膜を形成し、この絶縁膜上に導電層を形成する工程と、導電層の少なくとも一部を上端部側から下端部側にかけてエッチング除去し、絶縁膜を露出させる工程と、絶縁膜と前記エッチングにより形成された前記導電層の側壁との接合領域に選択成長により成長部を形成する工程とを備えたことを特徴としている。
【０００７】
本発明の半導体装置の側壁修復方法の一態様は、半導体基板に対し絶縁膜を形成し、この絶縁膜上に導電層を形成する工程と、導電層を上端部側から絶縁膜が露出するまでエッチング除去し、電極を形成する工程と、電極の側面であって、電極の下端部から上方にむかって電極の幅が徐々に大きくなる領域に、選択成長により外壁部を形成する工程とを備えたことを特徴としている。
【０００８】
本発明の半導体装置の側壁修復方法の一態様は、半導体基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜および半導体をエッチング除去し、半導体表面に溝を形成する工程と、溝に第２絶縁膜を埋め込み、側壁が第１の絶縁膜に接し、第１の絶縁膜より上方に突出した素子分離絶縁膜を形成する工程と、素子分離絶縁膜の側壁であって、第１の絶縁膜近傍部から上方にむかって素子分離絶縁膜の幅が徐々に大きくなる領域に、選択成長により外壁部を形成する工程とを備えたことを特徴としている。
【０００９】
本発明の半導体装置の一態様は、半導体基板と、この半導体基板に形成された絶縁膜と、絶縁膜上に形成された導電層と、導電層の側壁であって、導電層の下端部から上方にむかって導電層の幅が徐々に大きくなる領域に形成された外壁部とを備えたことを特徴としている。
【００１０】
本発明の半導体装置の一態様は、半導体基板と、この半導体基板に形成された絶縁膜と、絶縁膜上に形成された電極であって、下端部から上方にむかって電極の幅が徐々に大きくなるテーパー部を有する電極と、テーパー部のテーパー面と絶縁膜とで規定された領域に形成された修復部とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、絶縁膜上に接触して形成された所定層の側壁を選択的に修復できる。  また、本発明によれば、側壁が修復された構造を得ることができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明の半導体装置を、積層ゲート構造を備えたフラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１５を参照しながら説明する。
【００１３】
ＮＡＮＤ型のフラッシュメモリ装置（不揮発性半導体記憶装置）１は、メモリセルアレイＡｒが形成されたメモリセル領域Ｍと、メモリセル領域のメモリセルアレイＡｒを駆動するための周辺回路が形成された周辺回路領域（図示せず）とに区画されている。本実施形態においては、メモリセル領域Ｍの構造に特徴を備えているため、以下においてはメモリセル領域Ｍの特徴部分に係る構造についてその詳細説明を行う。
【００１４】
図１は、フラッシュメモリ装置のメモリセル領域におけるメモリセルアレイの等価回路、図２は、図１の領域Ａ１における構造を模式的に示した平面図を示している。半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１において、そのメモリセルアレイＡｒは、ＮＡＮＤセルユニットＳＵが行列状に配設されることにより構成されている。このＮＡＮＤセルユニットＳＵは、２個の選択ゲートトランジスタＴｒｓと、これらの選択ゲートトランジスタＴｒｓ間に対して不純物拡散層（ソース／ドレイン領域）２ａ（図３参照）を共用して直列接続した複数個（例えば８個：２のｎ乗個）のメモリセルトランジスタＴｒｎとからなっている。
【００１５】
図１中Ｘ方向（ワード線方向、ゲート幅方向）に配列されたメモリセルトランジスタＴｒｎのゲート電極は、ワード線（コントロールゲート線）ＷＬで共通に接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓの選択ゲート電極（図示せず）は、選択ゲート線ＳＬで共通に接続されている。さらに、選択ゲートトランジスタＴｒｓはビット線ＢＬに接続されている。
【００１６】
複数のＮＡＮＤセルユニットＳＵは、図２および図３に示すように、ＳＴＩ (Shallow Trench Isolation)構造の素子分離領域ＳｂによりＸ方向に対して互いに分断されている。メモリセルトランジスタＴｒｎの浮遊ゲート電極ＦＧ（図３参照）は、Ｙ方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａと、所定間隔をもって形成されるＹ方向に延びるワード線ＷＬとの交差部に位置して形成されている。
【００１７】
＜フラッシュメモリ装置１のメモリセル領域Ｍにおけるゲート電極構造について＞
以下、本実施形態に係る構造の特徴部分を中心に図３（ａ）〜図３（ｃ）を参照しながら説明する。図３（ａ）は、メモリセル領域のゲート電極形成領域およびゲート電極分離領域の模式的な斜視図を示している。図３（ｂ）は、図２のＣ−Ｃ線に沿う模式的な縦断面図を示している。また図３（ｃ）は、図２のＤ−Ｄ線に沿う模式的な縦断面図を示している。
【００１８】
フラッシュメモリ装置１は、半導体基板としてのｐ型のシリコン基板２に対してメモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画形成されている。以下、メモリセル領域Ｍに形成される積層ゲート電極構造について説明する。図３（ａ）および図３（ｃ）に示すように、シリコン基板２の表層側には、複数の素子分離領域Ｓｂに対して素子分離溝３が形成されており、この素子分離溝３には素子分離絶縁膜４が埋込まれている。この素子分離絶縁膜４は、例えばシリコン酸化膜により構成され、隣接するフローティングゲート電極層ＦＧを電気的に分離するために設けられており、所謂ＳＴＩ構造の素子分離領域Ｓｂを構成している。
【００１９】
素子分離絶縁膜４は、シリコン基板２に形成された素子分離溝３に埋め込まれると共に当該シリコン基板２の上方に突出するように形成されている。素子分離絶縁膜４は、シリコン基板２の素子形成領域Ｓａ（活性領域：アクティブエリア）を複数に分離するように構成されている。
【００２０】
素子分離絶縁膜４によって分離された素子形成領域Ｓａ上にはシリコン酸化膜５が形成されている。このシリコン酸化膜５は、熱酸化膜により構成されゲート酸化膜、トンネル絶縁膜、第１のゲート絶縁膜として機能し、本発明の絶縁膜に相当する。
【００２１】
このシリコン酸化膜５の上には第１の導電層６が形成されている。この第１の導電層６は、例えばリン等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成されており、フローティングゲート電極ＦＧ、第１のゲート電極として機能する。第１の導電層６の上面のシリコン基板２からの高さは、隣接する素子分離絶縁膜４の上面のシリコン基板２からの高さよりも高く形成されている。
【００２２】
第２のゲート絶縁膜７が第１の導電層６の上面に形成されている。図３（ｃ）に示すように、Ｘ方向において、第２のゲート絶縁膜７は第１の導電層６の上面および側面ならびに素子分離絶縁膜４の上面にわたって形成されている。この第２のゲート絶縁膜７は、例えばＯＮＯ膜（Oxide（酸化膜層）-Nitride（窒化膜層）-Oxide（酸化膜層））による酸化膜層や窒化膜層の積層構造により構成されている。この第２のゲート絶縁膜７は、第１の導電層６と後述する第２の導電層８との間に挟まれることにより形成されており導電層間絶縁膜として構成されている。この第２のゲート絶縁膜７は、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の絶縁性能を保持するためのゲート間絶縁膜として機能する。
【００２３】
第２のゲート絶縁膜７の上に、第２の導電層８が、第２のゲート絶縁膜７を覆うように形成されている。この第２の導電層８は、例えばリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコンにより構成された下導電層９と、その下導電層９の上に形成された上導電層１０とにより形成されている。この上導電層１０は、例えばタングステンシリサイド等により形成され低抵抗化金属層として機能する。第２の導電層８は、コントロールゲート電極ＣＧ、第２のゲート電極として機能する。コントロールゲート電極ＣＧは、第２のゲート絶縁膜７を覆うように、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂの上方を渡って形成されている。
【００２４】
第２の導電層８の上には、シリコン窒化膜１１が形成されている。
このように、本実施形態のフラッシュメモリ装置１は、シリコン酸化膜５、第１の導電層６、第２のゲート絶縁膜７、第２の導電層８により構成された積層ゲート構造１２を備えている。尚、図示しないが、このシリコン窒化膜１１の上には層間絶縁膜やビット線ＢＬを構成する構造が形成されており、フラッシュメモリ装置１を構成している。
【００２５】
第１の導電層６は、図３（ｂ）に示すように、そのＹ方向断面がシリコン酸化膜５に接する下端部６ａａから第１の導電層６の上方に形成された第２のゲート絶縁膜７に接する上端部６ａｂに向かってＹ方向の幅が広がるテーパ部６ａを有する。このテーパ部６ａは第１の導電層６の側壁をＲＩＥ法によりドライエッチング処理したり薬液やフッ酸蒸気で処理したときに生じる形状である。
【００２６】
この第１の導電層６のテーパ部６ａのテーパ面６ａｃに沿って選択成長技術を用いて外壁部６ｂが成長部（修復部）として形成される。このとき、第１の導電層６のテーパ部６ａは、シリコン酸化膜５に接する第１の導電層６のＹ方向の幅を第１幅とし、シリコン酸化膜５に接する外壁部６ｂの幅を第２幅とすると、第２幅が第１幅よりも狭い幅で形成されている。外壁部６ｂは、シリコン酸化膜５の直上における（シリコン酸化膜５に接する）Ｙ方向の幅が最も広く、その上方に向かうに従ってＹ方向の幅が狭くなるように形成されている。これは、後述のように選択成長すると、シリコン酸化膜５上が特に修復成長しやすいためである。この選択成長により、外壁部６ｂは、その外側壁面６ｂａがシリコン基板２の上面に対して略垂直な平面に形成されている。
【００２７】
本実施形態に係る構成によれば、シリコン酸化膜５の上の第１の導電層６に対してテーパ部６ａが形成され、このテーパ部６ａが外壁部６ｂによって修復された構造となっている。しかも、第２の導電層８や第２のゲート絶縁膜７の側壁面には修復用の膜が形成されることなく、シリコン酸化膜５の直上に形成された第１の導電層６のテーパ面６ａｃのみ（特にその下部側）が修復された構造を得ることができ、この場合には特に有効な修復構造を得ることができる。
【００２８】
＜製造方法について＞
以下、フラッシュメモリ装置１のメモリセル領域Ｍに係る積層ゲート構造１２の製造方法について図４ないし図１５を参照して説明する。尚、本発明を実現できれば、後述説明する工程のいずれかは必要に応じて省いても良いし、製造方法を変更しても良いし、一般的な工程であれば工程を付加しても良い。
【００２９】
図４に示すように、半導体基板としてのシリコン基板２の上に第１のゲート絶縁膜としてのシリコン酸化膜５を例えば１０［ｎｍ］の膜厚で熱酸化法により形成する。次に、図５に示すように、このシリコン酸化膜５の上に減圧ＣＶＤ(Chemical Vapor Deposition)法により例えばリンや砒素等の不純物がドープされた多結晶シリコンを堆積することにより第１の導電層６を例えば１４０［ｎｍ］の膜厚で形成する。
【００３０】
次に、図６に示すように、第１の導電層６の上に減圧ＣＶＤ法によりシリコン窒化膜１３を例えば７０［ｎｍ］の膜厚で形成する。次に、図７に示すように、シリコン窒化膜１３の上にレジスト１４を塗布し、フローティングゲート電極ＦＧを形成するための領域Ｇ（ゲート電極形成領域）に対してパターンニングする。次に、図８に示すように、パターンニングされたレジスト１４をマスクとしてＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜１３を除去する。
【００３１】
次に、図９に示すように、ＲＩＥ法により第１の導電層６、シリコン酸化膜５、シリコン基板２をエッチング処理し、所定方向（図１および図２のＹ軸方向）に沿って素子分離溝３を互いに平行に複数形成する。これにより、第１の導電層６およびシリコン酸化膜５がそれぞれ複数に分断される。この後、アッシング技術によりレジスト１４を除去する。
【００３２】
次に、図１０に示すように、素子分離溝３内に減圧ＣＶＤ法によりＴＥＯＳ材料等のシリコン酸化膜を素子分離絶縁膜４として埋込む。尚、この素子分離絶縁膜４は、高密度プラズマＣＶＤ法により形成しても良い。また、素子分離絶縁膜４として、ＴＥＯＳ−Ｏ3膜を適用しても良いし、ポリシラザン溶液（シリカ系被膜形成用塗布液の一種）をシリコン酸化膜に転換した塗布型絶縁膜等を適用しても良い。
【００３３】
次に、図１１に示すように、素子分離絶縁膜４をシリコン窒化膜１３の表面が露出するまでＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ウエットエッチング処理にてシリコン窒化膜１３を除去し、ＲＩＥ法により素子分離絶縁膜４の表面を１５０［ｎｍ］程度エッチング処理する。
【００３４】
すると、図１１に示すように、素子分離絶縁膜４の上面が、シリコン酸化膜５の上面よりも上方で且つ第１の導電層６の上面よりも下方に位置するように形成される。
次に、図１２に示すように、第１の導電層６の露出面に対して当該第１の導電層６の上面および側壁ならびに素子分離絶縁膜４の上面を覆うように第２のゲート絶縁膜７を形成する。第２のゲート絶縁膜７としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造）を適用したときには、減圧ＣＶＤ法により形成する。
【００３５】
次に、図１３に示すように、第２のゲート絶縁膜７の上に例えばリンまたは砒素等の不純物がドープされた多結晶シリコンを下導電層９としてＣＶＤ法により形成すると共に、下導電層９の上にスパッタ法によりタングステンシリサイドを上導電層１０として膜厚３００［ｎｍ］程度形成する。次に、図示しないが、上導電層１０の上に減圧ＣＶＤ法によりシリコン窒化膜を形成する。
【００３６】
次に、シリコン窒化膜上にレジスト１６を塗布し当該レジスト１６をパターンニングする。このレジスト１６のパターンニング領域は、図１４に示すように、ゲート電極形成領域ＧＣである。このレジストパターンは、ゲート電極分離領域ＧＶ（図２および図３（ａ）参照）の積層膜５〜１１を除去するためのマスクパターンである。
【００３７】
次に、図１４に示すように、パターンニングされたレジスト１６をマスクとして上導電層１０上のシリコン窒化膜１１をエッチング処理することで除去し、ゲート電極形成領域ＧＣに対してシリコン窒化膜１１を残留させる。これは、多結晶シリコンに対して高選択性のある条件下でシリコン窒化膜１１をエッチング処理することにより行われる。
【００３８】
次に、図１５（ａ）に示すように、パターンニングされたレジスト１６をマスクとして上導電層１０をエッチング処理することにより、ゲート電極分離領域ＧＶに形成された上導電層１０を除去する。これにより、上導電層１０がゲート電極形成領域ＧＣに残留する。尚、パターンニングされたレジスト１６をマスクとしてエッチング処理を継続する実施形態を示すが、この前にレジスト１６を除去しシリコン窒化膜１１をマスクとして上導電層１０を除去するようにしても良い。
【００３９】
このとき、図１５（ａ）に示すように、ゲート電極分離領域ＧＶの上導電層１０を除去すると同時にゲート電極分離領域ＧＶの下導電層９や第２のゲート絶縁膜７や第１の導電層６をも除去する。このエッチング処理によりゲート電極分離領域ＧＶに形成された下導電層９を除去し、ゲート電極形成領域ＧＣに形成されたコントロールゲート電極ＣＧを残留させる。これにより、Ｙ方向（シリコン基板２の上面内のＸ方向に対する交差方向）に対して第２の導電層８（コントロールゲート電極ＣＧ、上導電層１０および下導電層９）を構造的に分断する。
【００４０】
また、このエッチング処理によりゲート電極分離領域ＧＶに形成された第１の導電層６を除去し、ゲート電極形成領域ＧＣに形成された第１の導電層６を残留させる。これにより、第１の導電層６をＹ方向に対して構造的に分断する。
【００４１】
このＲＩＥ法による加工時に、側壁面６ａｃに対して長時間ラジカル照射を行うと、図１５（ｂ）に示すように、第１の導電層６の下端部分が除去されやすいことが確認されている。この傾向は、加工材質に関わらず生じる。このように、ゲート電極分離領域ＧＶのエッチング時に、第１の導電層６の下部側壁が過剰に加工処理され、第１の導電層６が第１の導電層６のＹ方向断面においてシリコン酸化膜５に接する下端部６ａａから第１の導電層６の上方に形成された第２のゲート絶縁膜７に接する上端部６ａｂに向かってＹ方向の幅が広がるテーパ部６ａを有する形状となる。これにより、第１の導電層６の上部側壁に沿った面とテーパー面６ａｃとシリコン酸化膜５とによって規定された空間部（空壁部）６ｃが形成されるようになる。
【００４２】
ＲＩＥ法による加工後においては、エッチング処理時に第１の導電層６の側壁に反応生成物（図示せず）が生じるが、この反応生成物をＨＦ（フッ化水素）系の薬液で除去処理する。この場合、第１の導電層６の側壁の欠陥の大きい部分は特に除去処理が加速してしまう。特に反応生成物を除去するときにフッ酸蒸気を導入処理することも行われるが、この影響によりさらに欠陥が生じやすくなる。また、第１の導電層６に導入される不純物（例えばリン）の濃度が高いとオーバーエッチング処理速度が速くなりやすいことも確認されている。また、ＲＩＥ法により加工するときに第１の導電層６の側壁を垂直にエッチング加工したとしても段差が生じてしまうことも確認されている。しかも、第１の導電層６に含有した不純物濃度が高いと段差も大きくなる。
【００４３】
そこで本実施形態においては、図３（ａ）および図３（ｂ）に示すように、空間部６ｃの修復処理を行い成長部として外壁部６ｂを形成する。この修復処理には選択成長技術を使用する。具体的には、選択成長条件として、例えば、温度：５００〜１０００℃、圧力：１０〜１００Ｔｏｒｒ、ジクロルシランガス：０．１〜１．０ｓｌｍ、ＨＣｌガス：０．１〜０．５ｓｌｍ、の条件を用いる。この場合１０ｎｍ〜１５ｎｍ／ｍｉｎの成長レートで修復が可能となる。尚、時間、圧力、温度、ガス流量等の各種パラメータを変更すれば成長レートや均一性を変更することができる。
【００４４】
選択成長はシリコン密集度が高い箇所ほど選択成長レートが高くなることが確認されている。本実施形態の場合、シリコン酸化膜５と多結晶シリコンからなる第１の導電層６のテーパー面６ａｃとの空間部６ｃの接合領域のシリコン密集度が高いため、この接合領域の選択成長レートが最も高く、接合領域から離れるに従い選択成長レートは低くなる。この選択成長レートの違いにより、空間部６ｃが外壁部６ｂで埋め尽くされ、外壁部６ｂの外側壁面６ｂａがシリコン基板２の上面に対して略垂直な平面に形成される。
【００４５】
第１の導電層６の側壁の修復後、ゲート電極分離領域ＧＶのシリコン酸化膜５の直下のシリコン基板２の表層側に対してソース/ドレイン領域２ａを形成すると共に、ゲート電極分離領域ＧＶに対して層間絶縁膜（図示せず）を埋込む。このとき、選択成長技術により第１の導電層６のテーパー部６ａが修復されていなければ、空間部６ｃの領域にボイドが生じてしまう虞がある。
【００４６】
ボイドが生じると膜の抵抗値が増してしまい所望の特性が得られない原因となる。本実施形態の製造方法では、選択成長技術により第１の導電層６のテーパー部６ａに形成される空間部６ｃに外壁部６ｂを形成して第１の導電層６の側壁を修復しているため、ボイドを生じることなく層間絶縁膜を形成することができる。この後の工程については、一般的な工程であるためその詳細説明を省略するが、ビット線ＢＬ等の形成工程等を経てＮＡＮＤ型フラッシュメモリ装置１を構成することができる。
【００４７】
以上、説明したように本実施形態に係る製造方法によれば、第１の導電層６がエッチング処理やその後の反応生成物の除去処理等により除去されることで下部が削られ、第１の導電層６の下端部におけるＹ方向の幅がその上部におけるＹ方向の幅よりも狭く形成されたとしても、除去された空間部６ｃの領域に対して選択成長技術により外壁部６ｂを形成できるため、第１の導電層６を選択的に修複できるようになる。
【００４８】
選択成長処理時には、シリコンを含有したシリコン酸化膜５と多結晶シリコンからなる第１の導電層６との接合部付近の成長レートが高くなり、他の部分より素早く選択成長させることができるので、第１の導電層６の側壁をシリコン基板２に対して垂直面に形成することができ、ボイドの発生を防止することができる。
【００４９】
（第２の実施形態）
図１６（ａ）〜図１６（ｂ）は、本発明の第２の実施形態を示すもので、第１の実施形態と異なる部分は、第２の導電層９を修復することにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００５０】
前述実施形態において、図１４を用いて説明したようにゲート電極分離領域ＧＶのシリコン窒化膜１１を除去する。その後、本実施形態においては、図１６（ａ）に示すように、シリコン酸化膜に対して高選択性を有する条件下でゲート電極分離領域ＧＶにおける第２の導電層８（上導電層１０および下導電層９）をＲＩＥ法により除去し、第２のゲート絶縁膜７の直上で一旦処理を停止する。
【００５１】
すると、図１６（ａ）に示すように、第２の導電層８を構成する下導電層９の下部側の領域（図１６（ｂ）の空間部９ｂ参照）が除去されてしまう。これは、ＲＩＥ法によりエッチング処理が行われると、前述したように特に下方に位置する導電層の側壁面が除去されやすいためである。本実施形態の場合、第２のゲート絶縁膜７の直上で一旦処理を停止するため、下導電層９の空間部９ｂが特に除去されやすくなる。
【００５２】
そこで、下導電層９の空間部９ｂを修復するため、前述実施形態において説明した条件下で選択成長処理を行う。すると、図１６（ｂ）に示すように、下導電層９の空間部９ｂが一旦除去されたとしても下導電層９の側壁面に沿って成長部として外壁部９ｃを成長させることができるようになり、前述実施形態と略同様の作用効果を得ることができるようになる。したがって、コントロールゲート電極ＣＧの性能を保持できるようになる。
【００５３】
（第３の実施形態）
図１７は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、素子分離絶縁膜の側壁を選択成長して修復したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００５４】
図１７は、ゲート電極分離領域ＧＶにおけるＸ方向に沿う断面図を模式的に示している。素子分離絶縁膜４に代わる素子分離絶縁膜２０は、シリコン基板２に形成された素子分離溝２１に埋め込まれると共に、シリコン酸化膜５の上面より上方に突出して形成されている。この素子分離絶縁膜２０は、シリコン酸化膜５の側端部の近傍から上方に向かって幅が徐々に大きくなる上部２０ａを備えて形成されている。この上部２０ａの側壁２０ｂには、外壁部２０ｃが形成されている。この外壁部２０ｃは、前述実施形態において説明した選択成長処理によって側壁２０ｂに沿って形成される。このような実施形態によれば、素子分離絶縁膜２０の上部２０ａの側壁２０ｂの欠陥を修復することができ、前述実施形態と略同様の作用効果を得る。
【００５５】
（他の実施形態）
本発明は、上記実施形態のみに限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ装置１に適用した実施形態を示したが、他の半導体装置に適用することも可能である。
本発明の絶縁膜としてシリコン酸化膜５や第２のゲート絶縁膜７に適用した実施形態を示したが、この絶縁膜はシリコンを含有している絶縁膜（例えばシリコン窒化膜)であることが望ましい。これは、シリコン系の絶縁膜が層の直下に形成されているとその層の側壁面の選択成長度が高いためである。尚、本発明の絶縁膜としてはシリコンを含有していなくても良い。
【００５６】
第１の導電層６がシリコン酸化膜５の上に形成され第１の導電層６のテーパ部（芯部）６ａのテーパ面（側壁面）６ａｃが選択的に成長する実施形態や、第２の導電層８が第２のゲート絶縁膜７上に形成され第２の導電層８の側壁面が選択的に成長する実施形態を示したが、絶縁膜の主表面上に形成されていればどのような層（例えば配線層）にも適用が可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態を示す半導体装置の電気的構成図
【図２】模式的に示す平面図
【図３】（ａ）はメモリセル領域の一部を示す模式的な斜視図、（ｂ）はメモリセル領域の一部を示す模式的な断面図（その１）、（ｃ）はメモリセル領域の一部を示す模式的な断面図（その２）
【図４】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その１）
【図５】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その２）
【図６】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その３）
【図７】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その４）
【図８】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その５）
【図９】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その６）
【図１０】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その７）
【図１１】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その８）
【図１２】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その９）
【図１３】一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その１０）
【図１４】一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その１）
【図１５】（ａ）は一製造工程におけるメモリセル領域の一部を模式的に示す斜視図（その２）、（ｂ）は一製造工程におけるメモリセル領域の一部を模式的に示す断面図（その１１）
【図１６】本発明の第２の実施形態を示す（ａ）図１５（ａ）相当図、（ｂ）図３（ｂ）相当図
【図１７】本発明の第３の実施形態を示すメモリセル領域の一部を模式的に示す断面図
【符号の説明】
【００５８】
図面中、１はフラッシュメモリ装置（半導体装置）、５はシリコン酸化膜（絶縁膜）、６は第１の導電層、６ｂ、２０ｃは外壁部（成長部）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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