(57)【要約】【課題】最大耐圧値を維持することができる構成を有する半導体装置を提供する。【解決手段】第1導電型の半導体基板（１）と、この半導体基板上に形成され、活性領域とそれを取り囲む素子終端領域を有する第1導電型の半導体層（２）と、半導体層（２）の活性領域の表面に選択的に形成された第1の電極（１１）と、半導体基板（１）の裏面に形成された第２の電極（４）と、半導体層の表面で、活性領域端部から素子終端領域にかけて形成された第２導電型の第１の半導体領域（８）と、半導体層（２）の表面に略平行に、素子終端領域に帯状に埋め込まれた第２導電型の第２の半導体領域（７）とを具備する。【選択図】      図１
2008016461.tif 000002
【特許請求の範囲】
【請求項１】
第1導電型の半導体基板と、
前記半導体基板上に形成され、活性領域とそれを取り囲む素子終端領域を有する第1導電型の半導体層と、
前記半導体層の前記活性領域の表面に選択的に形成された第1の電極と、
前記半導体基板の裏面に形成された第２の電極と、
前記半導体層の表面で、前記活性領域端部から前記素子終端領域にかけて形成された第２導電型の第１の半導体領域と、
前記半導体層の表面に略平行に、前記素子終端領域に帯状に埋め込まれた第２導電型の第２の半導体領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度と実質的に略等しく、前記第１の半導体領域はリサーフ層として機能する請求項１に記載の半導体装置。
【請求項３】
前記半導体層の前記活性領域内において、前記第２半導体領域と実質的に同じ深さに第２導電型の第３の半導体領域を更に具備することを特徴とする請求項1乃至２のいずれかに記載の半導体装置。
【請求項４】
前記第３の半導体領域は、複数の開口部を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電極と前記第２の電極との間に逆方向電圧印加時に、前記半導体層の上部に形成される等電位面が前記第２半導体領域の表面に沿う方向に向かって曲げられ相互に収斂するごとく曲げられることを特徴とする請求項1乃至４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層の前記素子終端領域の表面に、前記第1の半導体領域の周囲を離間して囲むように形成された第２導電型のガードリングをさらに具備することを特徴とする請求項1乃至５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層の前記素子終端領域の周縁部表面に、前記第1の半導体領域の周囲を離間して囲むように形成され、前記半導体層よりも不純物濃度が高い第１導電型の第４の半導体領域をさらに具備することを特徴とする請求項1乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第２の半導体領域は、複数の開口部を有し、メッシュ状領域であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板及び半導体層は、ＳｉＣからなることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第２の半導体領域は、前記活性領域の端部から５０μｍ以内を始点とし、前記素子終端領域の周縁端部から５０μｍ以内を終点として形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の半導体領域の不純物濃度が１×１０17〜５×１０18／ｃｍ3であることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記第３の半導体領域の不純物濃度が１×１０17〜５×１０18／ｃｍ3であることを特徴とする請求項９乃至１１のいずれかに記載の半導体装置。
【請求項１３】
第1導電型の半導体基板と、
前記半導体基板上に形成され、活性領域とそれを取り囲む素子終端領域を有する第1導電型の半導体層と、
前記半導体層の前記活性領域の表面に選択的に形成された第1の電極と、
前記第１の電極を取り囲むように、前記第１の半導体層の表面を覆う絶縁膜と、
前記半導体基板の裏面に形成された第２の電極と、
前記半導体層の表面で、前記活性領域端部から前記素子終端領域にかけて形成された第２導電型のリサーフ層と、
前記半導体層の表面で、前記リサーフ層の周囲を離間して囲むように形成された第２導電型のガードリングと、
前記半導体層の表面に略平行に、前記素子終端領域に帯状に埋め込まれた第２導電型の第１の埋め込み半導体領域と、
を具備することを特徴とする半導体装置。
【請求項１４】
前記半導体層の前記活性領域中において、前記リサーフ層より内側の領域内で、前記第１の埋め込み半導体領域と実質的に同じ深さに埋め込まれた第２導電型の第２の埋め込み半導体領域を更に具備することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の電極と前記第２の電極の間に逆方向電圧印加時に、前記半導体層の上部に形成される等電位面が前記第１の埋め込み半導体領域の表面に沿う方向に向かって曲げられ相互に収斂するごとく曲げられることを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記半導体層の前記素子終端領域の周縁端部に、前記ガードリングの周囲を囲むように形成され、前記第１の半導体層よりも不純物濃度が高い第１導電型のチャネルストッパ領域をさらに具備することを特徴とする請求項１３乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記第１の埋め込み半導体領域は、複数の開口部を有する帯状領域であることを特徴とする請求項１３乃至１６のいずれかに記載の半導体装置。
【請求項１８】
前記半導体基板及び前記半導体層は、ＳｉＣからなることを特徴とする請求項１３乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記第１の埋め込み領域の不純物濃度が１×１０17〜５×１０18／ｃｍ3であることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２の埋め込み領域の不純物濃度が１×１０17〜５×１０18／ｃｍ3であることを特徴とする請求項１８または１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定した耐圧特性を発現できる高耐圧半導体装置に関する。
【背景技術】
【０００２】
従来、電力制御用の半導体装置として、高耐圧のダイオードやＭＯＳＦＥＴが使用されている。この種の半導体装置では、耐圧の向上とオン抵抗の低下という相反する特性改善を要求されており、これに対し種々の提案が為されている。
【０００３】
例えば、特許文献１においては、ショットキーバリアダイオードのｎ型ベース層の表面近くにストライプ状の複数のp型埋め込み層を設けている（同文献の図１２参照）。このｐ型埋込み層は、ショットキー接合からのリーク電流が少ない低電圧でショットキー界面の空乏層がp型埋込み層に到達するように設計される。このように構成すると、逆バイアス印加時、ショットキー電極からの空乏層は下方のオーミック電極に向けて広がり、ショットキー電極界面に電界の最強点が発生する。
【０００４】
然しながら、逆バイアス電圧の上昇に伴って空乏層がp型埋込み層に到達し、ショットキー界面の電界最強点が固定されて上昇しなくなり、空乏層は埋込み層より新たにオーミック電極側に広がる。ここで、逆バイアス電圧は低い値であるように設計されているので、ショットキー界面での電界も低い値に固定される。これによりリーク電流を低減させることができる。
【０００５】
特許文献１では、さらにその図１３に示されるような、複数段のp型埋め込み層を設け、この複数段のp型埋込み層により分割されたｎ型ベース層により耐圧を分担させ、高耐圧でオン状態での電圧降下の低いショットキーバリアダイオードを実現している。
【特許文献１】特開平９−１９１１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記の如き従来の改善策では、アノード電極下の活性領域にのみ特化したものであり、素子終端構造下におけるn型ベース層についてはあまり考慮されていない。即ち、活性領域下に埋め込んだp型層に基づく耐圧性能があるにも係わらず、特にプレーナ型高耐圧デバイスでは、終端部における電界集中により耐圧が決まってしまうという問題がある。また、上部終端部の耐圧構造もガードリングのような細かいパターンの場合、マスクずれなどによってその幅や間隔がばらつくと、耐圧にバラつきが生じるという問題が生じる。
【０００７】
このような問題があるにも関わらず、プレーナ型デバイスは、メサ型デバイスに比べてプロセスの安定性が高いこと、歩留まりに優れること、スループットに優れることなど、大量生産には非常に多くのメリットを有する。このため、耐圧的に安定なプレーナ型構造を有する高耐圧デバイスの実現が求められていた。
【０００８】
本発明はこのような問題を鑑みて成されたものであり、プレーナ型デバイス固有の最大耐圧値を維持することができる構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置の第１は、第1導電型の半導体基板と、前記半導体基板上に形成され、活性領域とそれを取り囲む素子終端領域を有する第1導電型の半導体層と、前記半導体層の前記活性領域の表面に選択的に形成された第1の電極と、前記半導体基板の裏面に形成された第２の電極と、前記半導体層の表面で、前記活性領域端部から前記素子終端領域にかけて形成された第２導電型の第１の半導体領域と、前記半導体層の表面に略平行に、前記素子終端領域に帯状に埋め込まれた第２導電型の第２の半導体領域とを具備することを特徴とする。
【００１０】
また、本発明の半導体装置の第２は、第1導電型の半導体基板と、前記半導体基板上に形成され、活性領域とそれを取り囲む素子終端領域を有する第1導電型の半導体層と、前記半導体層の前記活性領域の表面に選択的に形成された第1の電極と、前記第１の電極を取り囲むように、前記第１の半導体層の表面を覆う絶縁膜と、前記半導体基板の裏面に形成された第２の電極と、前記半導体層の表面で、前記活性領域端部から前記素子終端領域にかけて形成された第２導電型のリサーフ層と、前記半導体層の表面で、前記リサーフ層の周囲を離間して囲むように形成された第２導電型のガードリングと、前記半導体層の表面に略平行に、前記素子終端領域に帯状に埋め込まれた第２導電型の第１の埋め込み半導体領域とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、第１導電型の半導体層の表面に略平行に、この半導体層の素子終端領域に帯状に埋め込まれた第２導電型の第２の半導体領域とを具備する。第１の電極と第２の電極の間に逆方向電圧が印加された時に、半導体層の上部に形成される等電位面が第２の半導体領域の表面に沿う方向に向かって曲げられ相互に収斂するごとく曲げられるので、素子終端では破壊しにくい電界分布を形成することができ、安定した耐圧特性を具備することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面を参照しつつ説明する。
【００１３】
（第１の実施形態）
図１は本発明の第1の実施形態にかかる半導体装置（縦型ショットキーバリアダイオード）の１素子分の縦断面図である。図１のＡ−Ａ線に沿った摸式的な横断面図を図２に示すが、本実施形態の１素子の構成要素は５を除き平面的には同心円状に形成されている。通常の半導体装置では、このような半導体素子が複数個並列に形成され、１チップを構成している。なお、図２において、７を角部に電界集中緩和用の丸み（Ｒ）を付けた方形のリングとする等の変形も可能である。
【００１４】
より詳細には、高濃度ｎ+型ＳｉＣ導体基板１上にｎ型ＳｉＣ半導体層２が形成されている。ｎ型ＳｉＣ半導体層２の表面中央部の活性領域を囲むようにｐ型不純物濃度からなるリサーフ層８が円環状に形成されている。さらに高耐圧を望む場合には、リサーフ層８の内側にアノード電極端を含むようにp+型不純物濃度からなるエッジターミネーション層（不図示）を形成するとよい。
【００１５】
前記活性領域を囲む素子終端領域の表面には、さらに耐圧を向上させるために、p型リサーフ層８を囲むようにp型ガードリング９が形成されている。この場合、ガードリング９は複数設けた方が効果を高くすることができる。リサーフ層８とガードリング９の不純物濃度は同一の方が工程的には容易であるが、異なっていてもよい。また、リサーフ層８とガードリング９のいずれか一方を備えることでも良い。
【００１６】
リサーフ層８に囲まれた活性領域の表面には、これと接するように第1電極３が設けられている。第１電極３はＳｉＣ半導体層２とショットキー接合を成すものであり、材料は例えばＴｉが用いられる。第1電極３上にはこれと電気的に接続されたパッド電極（或いはフィールドプレート）１１が、例えばＡｌにより形成されている。パッド電極（フィールドプレート）１１は、リサーフ層８とガードリング９が形成されたＳｉＣ半導体層２の終端構造上にも、フィールドプレート絶縁膜１２を介して形成される。フィールドプレート１１の端部は逆方向電界がかかった際に電界が集中しやすいので、リサーフ層８またはガードリング層９の上部に端部が配置されるようにするのが好ましい。ＳｉＣ半導体基板１の裏面には第２電極４が、例えばＮｉにより形成されている。
【００１７】
また、この半導体装置には低損失構造、つまり高耐圧・低抵抗構造にするためにｎ型ＳｉＣ半導体層２内部に、p型半導体領域５，７が埋め込まれている。より詳細には、中央部の活性領域には、耐圧構造を持たせ且つ電流経路を確保するために、複数の開口部を有するp型領域５が形成される。活性領域外側には埋め込み領域の終端構造としてp型領域７が素子周縁部まで電気的に連続に配置されている。また、ｎ型半導体層２表面の周縁部には、高濃度ｎ+型半導体のエッジターミネ−ション領域１０が設けられている。
【００１８】
次に、この半導体素子の動作について説明する。アノード電極である第1電極３に逆方向電圧を印加した場合、空乏層はショットキー界面を通じて素子内第２電極方向に広がる一方、リサーフ層８およびガードリング９の方向、即ち素子横方向にも広がる。横方向に伸びた空乏層はリサーフ層８およびガードリング９において固定されながら素子横方向に広がっていく。
【００１９】
その後空乏層はｐ型埋め込み領域５および７に到達する。埋め込み領域５に対しては電界は２次元的にのみ分布するが、埋め込み層７には空乏層が３次元的に広がっていく。高耐圧素子の実現のためには、半導体表面の電界は最大電界強度よりも低く保ち、且つ空乏層が第２電極まで広がりきらないようにしなければならない。
【００２０】
本発明のようなp型埋め込み領域７が存在する場合は、図３に示すように、斜め方向に広がっている等電位面をより半導体領域面と平行な方向へ曲げる、即ち半導体領域表面に沿って収斂するごとく曲げることができる。一方、このような埋め込み領域７がない場合、あるいは中央の埋め込み領域５がその周辺部に拡張されて形成された図４のようなデバイスでは、埋め込み領域５に隙間（開口部）が存在することにより、全ての等電位面を埋め込み領域５と平行な方向へ曲げることができない。
【００２１】
このように、本発明の構造によれば、p型埋め込み領域７がないデバイスに比べて、空乏層が第２電極まで達することがなく、より高耐圧なデバイスを実現することができる。また上記デバイスでは、半導体表面にかかる最大電界強度が、p型埋め込み領域５および７に係る電界強度よりも大きくなるように設計することが好ましい。
【００２２】
次に、上記半導体装置の製造方法について、図５〜８を参照して説明する。なお、本実施形態の半導体装置の縦断面図は図の中心線で折り返せる対称形なので、これ以降は図の右半分のみを描いて、図面を簡略化する。
【００２３】
まず、図５に示すようにｎ+ＳｉＣ半導体基板１上にｎ型ＳｉＣ層２をエピタキシャル成長で成膜する。ここでｎ型ＳｉＣ基板１の不純物濃度は、例えば３×１０15〜３×１０16／ｃｍ3であり、本実施形態では１×１０16／ｃｍ3である場合を例に取る。またＳｉＣ半導体層２の厚みは数μm〜数十μm程度であり、本実施形態では１０μｍとする。
【００２４】
その上に図６に示すように活性領域下埋め込み層５および終端部埋め込み層７を同時に形成する。まずＳｉＣ半導体層１の表面にマスク材を塗布・成膜し、パターニングすることにより所望の埋め込みp型領域５および７のマスクパターン（不図示）を形成する。ここでマスク材はレジスト、酸化膜、窒化膜、メタルなどを用いる。マスク材の上面からp型不純物のイオン注入を多段注入で行いp型埋め込み領域５、７を形成する。
【００２５】
ここで、p型イオン種としてはＳｉＣに対してはアルミ（Ａｌ）、ボロン（Ｂ）などが使用されるが、本実施形態では微細パターンに適したＡｌを使用する。イオン加速エネルギーとしては数ｋｅＶ〜数百ｋｅＶを用いており、本実施形態では１００〜３６０ｋｅＶとする。またイオンドーズ量は設計耐圧とエピタキシャル濃度によって最適値が設定され、例えば１００〜３６０ｋｅＶのエネルギーによるＡｌ多段イオン注入にて、ドーズ量は１０13〜１０14／ｃｍ2とする。この場合には、約１×１０17〜５×１０18／ｃｍ3のｐ型ウェルを形成することができる。
【００２６】
上記ではｐ型埋め込み領域５および７の濃度が同一の場合を説明したが、両者の濃度が異なってもよい。異なる場合には、p型埋め込み領域５のみのマスクを形成、p型埋め込み領域５のイオン注入を行った後、マスクを剥離、再度p型埋め込み領域７のマスクを形成、p型埋め込み領域７のイオン注入を行う。または、p型埋め込み領域７のイオン注入を先に行った後、p型埋め込み領域５のイオン注入を行ってもよい。したがって、ｐ型埋め込み領域５および７の濃度が同一の方が、工程的には容易となる。
【００２７】
次に、図７に示すように、イオン注入面上面にエピタキシャル成長層によりｎ型ＳｉＣ層２の上部の再成長を行う。この上部ｎ型ＳｉＣ層２の濃度・厚さは前述した下部ＳｉＣ層の濃度・厚さとほぼ同じとする。その後ｎ型ＳｉＣ層２の表面にｎ+型チャネルストッパ層１０とp型リサーフ層８およびガードリング９を形成する。
【００２８】
これらの層は、マスクパターンを形成して選択的にイオン注入することにより形成するが、ｎ型のイオン種には窒素（Ｎ）およびリン（Ｐ）を用いる。そのドーピング濃度はｎ型ＳｉＣ層２の所望濃度によって決定されるが、チャネルストッパ層１０は完全にｎ+になればよく、例えば約５×１０14〜１×１０16／ｃｍ2であり、ここでは２×１０15／ｃｍ2とする。
【００２９】
p型リサーフ層８およびガードリング９は、設計耐圧とエピタキシャル濃度によって最適値が設定され、例えば１０〜３６０ｋｅＶのエネルギーによるＡｌ多段イオン注入にて、ドーズ量は１０13〜１０14／ｃｍ2とする。この場合には、約１×１０17〜５×１０18／ｃｍ3のｐ型ウェルを形成することができる。これらのウエルを活性化させるためにイオン注入後１５００〜１７００℃の高温で活性化アニールを行う。
【００３０】
上記のp型リサーフ層８およびガードリング９の不純物濃度は、Ｐ型埋め込み層７と同一としたが、必ずしも同じであることを要せず、異なるようにしてもよい。但し、p型リサーフ層８およびガードリング９の不純物濃度は同じにした方が、工程的には容易となる。
【００３１】
その後シリコン酸化膜１２を熱酸化とＣＶＤ酸化膜で形成する。その後裏面に第２電極を形成する。このときの電極材料はオーミック接合しやすい材料が適しており、ここでは例えばＮｉが使用される。さらにオーミックコンタクトを確実にするために９００℃以上の高温で熱処理を行うと良い。裏面電極はコンタクト抵抗を下げるため例えばＴｉ／Ｎｉ／Ａｕ積層構造などを上記したＮｉ表面に成膜するとさらに良い。
【００３２】
その後表面のシリコン酸化膜１２を選択的にエッチングすることによりコンタクトホールを開口、ショットキーメタル膜３を形成する。ショットキーメタル材料としてはＳｉＣ面とショットキー接合する金属材料であれば良く、ここでは例えばＴｉが使用される。ショットキーメタル膜３の上には、シリコン酸化膜１２の上にも懸かるようにＡｌのパッド電極１１が形成される。最後に耐圧構造の一環としてポリイミド等によるパッシベーション（不図示）を施し素子は完成する。
【００３３】
上記では、低加速エネルギーによる多段注入とドリフト層再成長の場合について説明したが、ドリフト層が１０μｍ以下である場合、先にドリフト層を最終厚みまで成長した後、高加速エネルギーのみによる多段注入により所定の深さにのみp型埋め込み領域を形成してもよい。
【００３４】
上記第1の実施の形態では、埋め込みp型領域７が活性領域の概略端部（リサーフ層８の内側端部下）から素子の概略端部まで配置されている形状について述べたが、これに限るものではない。図９は、ＳｉＣ半導体層２の中のｐ型領域７の終端を素子端部に固定した状態で、始点の位置（活性領域端から外側への距離）を変化させて耐圧をシミュレートした結果である。これより、始点は活性領域端から５０μｍ程度まで離しても良いことがわかる。勿論、始点は活性領域端近くの内側からにしてもよい。また、図１０は始点を活性領域端に固定し、終端側を変化させて耐圧をシミュレートした結果である。これより、素子端から５０μｍ程度内側であっても耐圧を確保できることがわかる。
【００３５】
また、上記第1の実施の形態では埋め込みp型領域が活性領域端から素子端まで帯状に延在する形状について述べたが、本発明はこれに限るものではない。例えば、図１１〜１３に示すようにp型領域に開口部があっても、素子終端部において互いに電気的に接続されていれば、その面上において等電位面を収斂させる効果が得られる。図１１〜１３はイオン注入用マスクを表わしており、放射状のものと、同心円状のものとがある。イオン注入により形成されたＰ型領域では、この放射状のものと同心円状のものとが一体になっている。
【００３６】
図１１に示す単純な繰り返しパターンは、設計・製作が容易なので、等電位面を得ればよいとする用途には適当である。図１１（ａ）の場合は、同心円（リング）状のｐ型層を放射状のｐ型層で連結したものであるが、ｐ型層のドーズ量があまり高くないので各リングの電位が外側に行くにつれ徐々に低くなる、即ち電界が緩和され易いという利点がある。一方、図１１（ｂ）のドット状の場合は、特定のパターンに電界が集中し難いという利点がある。
【００３７】
図１２は、内側のリングが径方向に幅広となっており、活性領域のすぐ外側の高い電位を有する等電位面を、なるべく素子の内側で曲げてしまおうという用途に効果的である。図１３は、最外周のリングが径方向に幅広になっており、高電位中心部での電界集中を避け、逆に低い電位となった終端部で等電位面を曲げたいという用途には効果的である。
【００３８】
また、図１４〜１５に示すように電気的に接続されていない形状であってもプレーナ型表面終端部であるリサーフ層８とガードリング９から２次元的に広がる等電位面を曲げる効果を持つp型層であれば同様の効果が得られる。図１４は活性領域から遠い外側のリングを広くした例、図１５は内側のリングを広くした例で、夫々図１３，１２に対応した効果が得られる。
【００３９】
活性領域のｐ型領域５に関して、図２ではストライプ状の形態を示したが、ｐ型領域５中にに電流経路を提供する開口部があればこれに限るものではなく、図１６に示すような、種々のバリエーションが考えられる。図１６（ａ）は、ｐ型領域５をドット状としたものであるが、ドットをｎ型とし、回りをｐ型としてもよい。図１６（ｂ）は、ｐ型領域５を格子状にしたものであるが、図１６（ａ）同様、これを反転してもよい。図１６（ｃ）は、ｐ型領域５をリング状にしたものである。このように、ｐ型領域５の開口部とは、ｐ型領域５に完全に囲まれた開口部と、ｐ型領域５に一部挟み込まれた開口部とを含む。
【００４０】
リング状のように、外側の１周をｐ型層で取り囲み、これで繋がっている場合には、どこか１点が等電位面に接すれば埋込み層全体が等電位面になるので、電界集中が起こり難い。また、加工時のサイドエッチの発生箇所がリングの両側面の２方向なので、エッチング形状に基づく電界集中が最小に留められる。ｐ型領域５をドット状とした場合には、最もｐ型層の割合を少なくできるので、オン抵抗を低減できるという利点がある。逆にドットをｎ型とした場合には、p型層は同電位となり、埋込み層の効果を出し易い。リング状の場合は終端構造との整合性が最も取り易いという利点がある。さらには、ｐ型領域５が全く無い場合でも、ｐ型層７の効果により耐圧を維持することができる。
【００４１】
以上のように、第１の実施形態によれば、ｎ型ＳｉＣ層２の表面に略平行に、素子終端領域に帯状（メッシュ状含む）に埋め込まれたｐ型埋め込み領域７とを具備するので、アノード電極３に逆方向電圧が印加された時に、ＳｉＣ層２の上部に形成される等電位面がｐ型埋め込み領域７の表面に沿う方向に向かって曲げられ相互に収斂するごとく曲げられるので、安定した耐圧特性を具備することが可能となる。
【００４２】
（第２の実施形態）
第1の実施の形態はｎ型ＳｉＣ層２に埋め込みｐ型領域５，７が各1層設けられたものであったが、複数段のp型埋め込み領域を設けてもよい。図１７は、第２の実施形態に係る半導体装置の断面図で、第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００４３】
第２の実施形態の半導体装置もショットキーバリアダイオードであるが、ドリフト層であるｎ型ＳｉＣ層２の中に、ｎ段のｐ型埋め込み層５，７を設けたものである。このようデバイス構造においても、そのドリフト層濃度、厚み、p型埋め込み領域濃度を最適化することにより、耐圧をそれぞれのドリフト層で分担することが可能になり、高耐圧、低リーケージ電流のデバイスを実現することができる。
【００４４】
（第３の実施形態）
図１８は、本発明の第３の実施形態の半導体装置の断面図で、本発明をｐｎダイオードに適用した実施形態である。参照番号１３がｐ型アノード領域で、１１1 がＮｉアノード電極、１１2 がＴｉ／Ａｌのパッド電極（フィールドプレート）である。その他第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００４５】
第３の実施形態では、半導体表面におけるp型領域１３は、アノード電極１１1 とオーミックコンタクトするため、リサーフ層８よりドーズ量を高くする必要がある。リサーフ層８、ガードリング９の濃度も表面p型領域１３に適合するよう最適設計するのが望ましい。
【００４６】
第３の実施形態においても、半導体装置終端部に、等電位面収斂構造であるｐ型埋込み層７を設けることにより、耐圧特性の安定したｐｎダイオードを実現することができる。
【００４７】
（第４の実施形態）
図１９は、本発明の第４の実施形態に係る半導体装置の断面図で、本発明を縦型ＭＯＳＦＥＴに適用した実施形態である。参照番号１４がｐ型領域、１５がｎ型ソース領域、１６が（ゲート）絶縁膜、１７がゲート電極、１８がソース電極（第１の電極）となる。その他第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略するが、参照番号４がドレイン電極（第２の電極）となる。なお、ｐ型ＳｉＣ半導体基板１上にｎ型ＳｉＣ半導体層２を設けるようにすれば、ＩＧＢＴを構成することができる。
【００４８】
第４の実施形態においても、素子終端領域に、等電位面収斂構造であるｐ型埋込み層７を設けることにより、耐圧特性の安定した縦型ＭＯＳＦＥＴを実現することができる。
【００４９】
以上、本発明を実施形態を通じ説明したが、半導体材料はＳｉＣに限るものではなくＳｉ，ＧａＮ,ダイヤモンド等に適応しても同様の効果が得られることは言うまでもない。
【００５０】
その他、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明の第１の実施形態に係るショットキーバリアダイオードの１素子分の縦断面図。
【図２】図１のＡ−Ａ線に沿った横断面図。
【図３】図１のダイオードに逆バイアスが印加された場合の等電位面を表わす模式図。
【図４】比較例のダイオードに逆バイアスが印加された場合の等電位面を表わす模式図。
【図５】第１の実施形態のダイオードの製造工程を説明する為の縦断面図。
【図６】図５に続く工程の縦断面図。
【図７】図６に続く工程の縦断面図。
【図８】図７に続く工程の縦断面図。
【図９】埋め込みｐ型領域７の内側始点位置と耐圧との関係を示す特性図。
【図１０】埋め込みｐ型領域７の外側終点位置と耐圧との関係を示す特性図。
【図１１】埋め込みｐ型領域７のパターン例
【図１２】埋め込みｐ型領域７のパターン例
【図１３】埋め込みｐ型領域７のパターン例
【図１４】埋め込みｐ型領域７のパターン例
【図１５】埋め込みｐ型領域７のパターン例
【図１６】埋め込みｐ型領域５のパターン例
【図１７】第２の実施形態に係るショットキーバリアダイオードの縦断面図。
【図１８】第３の実施形態に係るｐｎダイオードの縦断面図。
【図１９】第４の実施形態に係る縦型ＭＯＳＦＥＴの縦断面図。
【符号の説明】
【００５２】
１…半導体基板
２…半導体層
３…第１の電極（ショットキーメタル）
４…第２の電極
５…ｐ型埋込み領域（第３の半導体領域）
７…ｐ型埋込み領域（第２の半導体領域）
８…リサーフ層（第１の半導体領域）
９…ガードリング
１０…チャネルストッパ（第４の半導体領域）
１１…パッド電極（フィールドプレート）
１２…フィールドプレート絶縁膜
１３…アノード層
１４…ｐ型領域
１５…ｎ型ソース領域
１６…（ゲート）絶縁膜
１７…ゲート電極
１８…ソース電極
【図１】
2008016461.tif 000003
【図２】
2008016461.tif 000004
【図３】
2008016461.tif 000005
【図４】
2008016461.tif 000006
【図５】
2008016461.tif 000007
【図６】
2008016461.tif 000008
【図７】
2008016461.tif 000009
【図８】
2008016461.tif 000010
【図９】
2008016461.tif 000011
【図１０】
2008016461.tif 000012
【図１１】
2008016461.tif 000013
【図１２】
2008016461.tif 000014
【図１３】
2008016461.tif 000015
【図１４】
2008016461.tif 000016
【図１５】
2008016461.tif 000017
【図１６】
2008016461.tif 000018
【図１７】
2008016461.tif 000019
【図１８】
2008016461.tif 000020
【図１９】
2008016461.tif 000021
【手続補正書】
【提出日】平成18年9月26日(2006.9.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
特許文献１では、さらにその図１３に示されるような、複数段のp型埋め込み層を設け、この複数段のp型埋込み層により分割されたｎ型ベース層により耐圧を分担させ、高耐圧でオン状態での電圧降下の低いショットキーバリアダイオードを実現している。
【特許文献１】特開平９−１９１１０９号公報