(57)【要約】【課題】１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造の半導体装置を提供する。【解決手段】半導体基板１０と、半導体基板に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜３２,及びゲート絶縁膜上に配置されたゲート電極３０を有するトランジスタＭＴと、トランジスタＭＴ上に配置された層間絶縁膜８と、一方のソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜上に配置され,下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの直下にプラグ電極が配置され、プラグ電極の表面は下部電極に全面覆われる。【選択図】図１
2008071899.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に配置され、ソース・ドレイン拡散層,前記ソース・ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜,及び前記ゲート絶縁膜上に配置されたゲート電極とを有するトランジスタと、
前記トランジスタ上に配置された層間絶縁膜と、
前記ソース・ドレイン拡散層の内、一方の拡散層上に配置されたプラグ電極と、
前記層間絶縁膜上に配置された下部電極、強誘電体膜、及び上部電極の積層構造からなる複数の強誘電体キャパシタ
とを備え、２個ずつの強誘電体キャパシタが共通の下部電極と個別の上部電極を有するように対をなし、前記一対の強誘電体キャパシタの片方の直下に、前記プラグ電極が配置され、かつ前記プラグ電極の表面が前記下部電極に全面覆われていることを特徴とする半導体装置。
【請求項２】
前記一対の強誘電体キャパシタの直径サイズＲに対して、前記プラグ電極の直径サイズｒが５０％以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に配置され、ソース・ドレイン拡散層,前記ソース・ドレイン拡散層間の前記半導体基板上に配置されたゲート絶縁膜,及び前記ゲート絶縁膜上に配置されたゲート電極とを有するトランジスタと、
前記トランジスタ上に配置された層間絶縁膜と、
前記ソース・ドレイン拡散層の内、一方の拡散層上に配置されたプラグ電極と、
前記層間絶縁膜上に配置された下部電極、強誘電体膜、及び上部電極の積層構造からなる複数の強誘電体キャパシタ
とを備え、２個ずつの強誘電体キャパシタが共通の下部電極と個別の上部電極を有するように対をなし、前記プラグ電極が前記一対の強誘電体キャパシタの中央に配置され、前記プラグ電極の表面が前記下部電極に全面覆われ、前記プラグ電極の形状が、ａを長辺、ｂを短辺とする長方形状であり、前記一対の強誘電体キャパシタの直径サイズＲに対して、前記プラグ電極のサイズが、Ｒ＞２ｂであり、２Ｒ＞ａ＞Ｒであることを特徴とする半導体装置。
【請求項４】
前記一対の強誘電体キャパシタにおいて、前記下部電極が物理的に接触し、前記下部電極にくぼみを備えることを特徴とする請求項１乃至請求項３のうち、何れか１項に記載の半導体装置。
【請求項５】
前記一対の強誘電体キャパシタにおいて、前記強誘電体膜の一部及び前記下部電極が物理的に接触し、前記上部電極、及び前記強誘電体膜の一部に側壁マスクを備えることを特徴とする請求項１乃至請求項４の内、何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にチェイン型強誘電体メモリの微細化キャパシタ構造に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）の高集積化に伴って、１Ｍａｓｋ−１ＰＥＰ（ＰＥＰ：Ｐｈｏｔｏ Ｅｘｐｏｓｕｒｅ Ｐｒｏｃｅｓｓ）による一括加工強誘電体キャパシタ形成が必須となり、この構造を適用したチェイン型ＦｅＲＡＭ構造が考案されている。又、チェイン型ＦｅＲＡＭに対して、セルサイズを小さくする方法として、エッチング条件及びキャパシタ間の距離を調整させることにより、各下部電極を物理的に接触させたキャパシタ構造が提案されている（例えば、特許文献１及び特許文献２参照。）。
【０００３】
特許文献１及び特許文献２に開示された構造では、一対の強誘電体キャパシタの中央部に、半導体基板内に配置される拡散層に対して電気的に接続されるプラグ電極が配置されている。キャパシタサイズが大きく、キャパシタ形状がほぼ正方形（もしくはほぼ長方形）にて強誘電体キャパシタを形成できる場合には、一対のキャパシタの中央部に配置されたプラグ電極は、多少の合わせずれが生じてもプラグ電極の表面は、キャパシタ下部電極に覆われている。ＦｅＲＡＭキャパシタ形成後の工程では、加工ダメージ等のダメージ回復のために、高温回復酸素工程がしばしば用いられるが、タングステン（Ｗ）プラグ電極は下部電極に覆われているために、酸化爆発の問題がなかった。
【０００４】
これに対して、微細化を進め、キャパシタサイズがデザインルールに近づくサイズ、例えば、キャパシタサイズがデザインルールの２倍になると、リソグラフィー形状が円状になるため、キャパシタ形状も円状になってしまう。
【０００５】
この際、一対の強誘電体キャパシタ間の接続部には溝が形成され、その結果、一対の強誘電体キャパシタ中央部に配置されたＷプラグ電極は、リソグラフィーの合わせずれによって、表面が露出される。この結果、高温回復酸素工程により、Ｗプラグ電極が酸化爆発し、製造歩留まりの低下が問題となる。
【特許文献１】特開２００１−２５７３２０号公報
【特許文献２】米国特許第６,７６２,０６５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）半導体基板と、（ロ）半導体基板に配置され、ソース・ドレイン拡散層,ソース・ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜,及びゲート絶縁膜上に配置されたゲート電極とを有するトランジスタと、（ハ）トランジスタ上に配置された層間絶縁膜と、（ニ）ソース・ドレイン拡散層の内、一方の拡散層上に配置されたプラグ電極と、（ホ）層間絶縁膜上に配置された下部電極、強誘電体膜、及び上部電極の積層構造からなる複数の強誘電体キャパシタとを備え、（ヘ）２個ずつの強誘電体キャパシタが共通の下部電極と個別の上部電極を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極が配置され、かつプラグ電極の表面が下部電極に全面覆われている半導体装置が提供される。
【０００８】
本発明の他の態様によれば、（イ）半導体基板と、（ロ）半導体基板に配置され、ソース・ドレイン拡散層,ソース・ドレイン拡散層間の半導体基板上に配置されたゲート絶縁膜,及びゲート絶縁膜上に配置されたゲート電極とを有するトランジスタと、（ハ）トランジスタ上に配置された層間絶縁膜と、（ニ）ソース・ドレイン拡散層の内、一方の拡散層上に配置されたプラグ電極と、（ホ）層間絶縁膜上に配置された下部電極、強誘電体膜、及び上部電極の積層構造からなる複数の強誘電体キャパシタとを備え、（ヘ）２個ずつの強誘電体キャパシタが共通の下部電極と個別の上部電極を有するように対をなし、プラグ電極が一対の強誘電体キャパシタの中央に配置され、かつプラグ電極の表面が下部電極に全面覆われ、プラグ電極の形状が、ａを長辺、ｂを短辺とする長方形状であり、一対の強誘電体キャパシタの直径サイズＲに対して、プラグ電極のサイズが、Ｒ＞２ｂであり、２Ｒ＞ａ＞Ｒである半導体装置が提供される。
【発明の効果】
【０００９】
本発明の半導体装置によれば、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（基本構造）
本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１（ａ）に示すように表され、キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターン構成は、図１（ｂ）に示すように表される。
【００１３】
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、半導体基板１０と、半導体基板１０に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極１２が配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００１４】
更に、図１（ａ）に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置される。
【００１５】
更に、図１（ａ）に示すように、上部電極１８上に配置されたハードマスク２０に形成されたコンタクトホールを介して、ビアホール電極２２が配置され、このビアホール電極２２は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に配置されたビアホール電極３８と共に、配線電極２４に接続されて、チェイン型ＦｅＲＡＭが構成される。チェイン型ＦｅＲＡＭの回路構成は、後述するように、図１１に示される通りである。
【００１６】
或いは又、本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１（ａ）に示すように、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備える。
【００１７】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００１８】
一対の強誘電体キャパシタにおいて、下部電極１４を共有することから、キャパシタ部ＣＡＰはこれらの共有部分において接触して配置され、又、コンタクトプラグ部ＣＰは、一対の強誘電体キャパシタの片方の直下にプラグ電極１２が配置されることから、一方のキャパシタ部ＣＡＰ内に含まれるように配置されている。
【００１９】
本発明の第１の実施の形態に係る半導体装置のキャパシタ構造においては、図１に示すように、下部電極１４を共有する一対の強誘電体キャパシタのどちらか片方のキャパシタ部ＣＡＰの直下に、導電性のプラグ電極１２が配置されており、このプラグ電極１２が、ソース・ドレイン拡散層２６,２８の内の一方の拡散層２６に電気的に接続される。
【００２０】
本発明の第１の実施の形態に係る半導体装置のキャパシタ構造を用いることにより、下部電極１４、強誘電体膜１６を共有する一対の強誘電体キャパシタのほぼ中央にプラグ電極が配置される構造よりも製造歩留まりが向上する。これは、プラグの酸化による不良が減じたためによる。      
強誘電体キャパシタＣFEの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタＣFEの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタＣFEの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ,  Ｔｉを用いることができる。
【００２１】
上部電極１８,強誘電体膜１６,および下部電極１４で構成される強誘電体キャパシタ構造を１Ｍａｓｋ−１ＰＥＰによって一括加工するために、強誘電体キャパシタＣFE上にはハードマスク２０が配置される。ここで、ハードマスク２０としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。強誘電体キャパシタＣFEを構成する上部電極１８,強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きい材料をハードマスク２０として選択すると良い。
【００２２】
また、下部電極１４が同一の拡散層２６に接続される一対の強誘電体キャパシタ間の距離は、キャパシタ部ＣＡＰを１Ｍａｓｋ−１ＰＥＰによって一括加工形成後に、その下部電極１４が物理的に接触するように配置すればよい。
【００２３】
これにより、一つのキャパシタ部ＣＡＰに対して、一つのコンタクトプラグ部ＣＰを配置することなく、一対のキャパシタ部ＣＡＰに対して一つのコンタクトプラグ部ＣＰを配置すればよく、メモリセルサイズを縮小化することができる。
【００２４】
この際、プラグ電極１２の表面が下部電極１４に全面覆われて、プラグ電極１２の表面が確実に下部電極１４の直下に配置されるように、コンタクトプラグ部ＣＰを、一対のキャパシタ部ＣＡＰのどちらか片方のキャパシタ部ＣＡＰの下に配置させる。この構造を適用することにより、例えば、プラグ電極１２としてＷを採用した場合、Ｗプラグの爆発、プラグ電極１２,下部電極１４間の高抵抗化を抑制でき、製造歩留まりを向上することができる。
【００２５】
（最稠密構造）
本発明の第１の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的平面パターン構成は、例えば、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図２に示すように、列方向に延伸する活性領域ＡＡと、活性領域ＡＡに直交する行方向に延伸するワード線ＷＬ１〜ＷＬ６を備える。図２のＩ−Ｉ線に沿う模式的模式的断面構造は、図３に示すように表される。
【００２６】
図１乃至図３において、ビアホール電極３８によって示される領域が、ビアホールコンタクト部ＶＡによって示されており、プラグ電極１２によって示される領域が、コンタクトプラグ部ＣＰによって示されている。又、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる強誘電体キャパシタＣFEによって示される領域が、キャパシタ部ＣＡＰによって示されている。
【００２７】
本発明の第１の実施の形態に係る半導体装置においては、図１乃至図３に示すように、ビアホールコンタクト部ＶＡを中心に、列方向に折り返した対照なパターン構成が採用されている。
【００２８】
メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、最小線幅をＬとすると、図２に示すように、１６Ｌの寸法内に配置される。活性領域ＡＡ内には、メモリセルトランジスタＭＴのソース・ドレイン拡散層２６,２８と、ソース・ドレイン拡散層２６,２８間の半導体基板１０に相当するチャネル領域が配置される。チャネル領域は、図２の例では、活性領域ＡＡと、ワード線ＷＬ１〜ＷＬ６との交差部に配置される。活性領域ＡＡは、図２の例では、１本のみ示されているが、メモリセルアレイ上では、複数本並列に、列方向に延伸する。
【００２９】
本発明の第１の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的断面構造例は、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図３に示すように、半導体基板１０と、半導体基板１０に配置され、ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４、強誘電体膜１６、及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極１２が配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００３０】
更に、図３に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置されている。
【００３１】
更に、図３に示すように、上部電極１８上に配置された配線電極２４が上部電極１８に直接接触するように、上部電極１８上に配置されており、この配線電極２４は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に側壁絶縁膜５６に挟まれて配置されたビアホール電極３８と接続されて、チェイン型ＦｅＲＡＭが構成される。
【００３２】
或いは又、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備えていても良い。
【００３３】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００３４】
本発明の第１の実施の形態に係る半導体装置によれば、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造を提供することができる。
【００３５】
[第２の実施の形態]
（基本構造）
本発明の第２の実施の形態に係る半導体装置の模式的断面構造は、図４に示すように表される。本発明の第２の実施の形態に係る半導体装置は、本発明の第１の実施の形態に係る半導体装置とほぼ同じ構造であるが、異なる一対のキャパシタ部ＣＡＰに対するコンタクトプラグ部ＣＰの配置を変更した構成を有する。コンタクトプラグ部ＣＰの配置の仕方は、メモリセルサイズがなるべく小さくなるようにするタイプを選択すればよい。
【００３６】
本発明の第１の実施の形態に係る半導体装置においては、図１乃至図３に示すように、ビアホールコンタクト部ＶＡを中心に、列方向に折り返した対照なパターン構成が採用されているのに対して、本発明の第２の実施の形態に係る半導体装置においては、このような折り返しパターン構成は採用せず、図４乃至図６に示すように、一定の繰り返しパターン構成を採用している。第２の実施の形態に係る半導体装置の稠密度は、後述するように、第１の実施の形態に係る半導体装置と同様である。
【００３７】
本発明の第２の実施の形態に係る半導体装置は、図４に示すように、半導体基板１０と、半導体基板１０に配置され、ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極１２が配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００３８】
更に、図４に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置されている。
【００３９】
更に、図４に示すように、上部電極１８上に配置されたハードマスク２０に形成されたコンタクトホールを介して、ビアホール電極２２が配置されており、このビアホール電極２２は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に配置されたビアホール電極３８と共に、配線電極２４に接続されて、チェイン型ＦｅＲＡＭが構成される。
【００４０】
或いは又、本発明の第２の実施の形態に係る半導体装置の模式的断面構造は、図４に示すように、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備える。
【００４１】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００４２】
一対の強誘電体キャパシタにおいて、下部電極１４を共有することから、キャパシタ部ＣＡＰはこれらの共有部分において接触して配置され、又、コンタクトプラグ部ＣＰは、一対の強誘電体キャパシタの片方の直下にプラグ電極１２が配置されることから、一方のキャパシタ部ＣＡＰ内に含まれるように配置される。
【００４３】
本発明の第２の実施の形態に係る半導体装置のキャパシタ構造においては、図４に示すように、下部電極１４を共有する一対の強誘電体キャパシタのどちらか片方のキャパシタ部ＣＡＰの直下に、導電性のプラグ電極１２が配置されており、このプラグ電極１２が、ソース・ドレイン拡散層２６,２８の内の一方の拡散層２６に電気的に接続される。
【００４４】
本発明の第２の実施の形態に係る半導体装置のキャパシタ構造を用いることにより、下部電極１４、強誘電体膜１６を共有する一対の強誘電体キャパシタのほぼ中央にプラグ電極が配置される構造よりも製造歩留まりが向上する。      
強誘電体キャパシタＣFEの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタＣFEの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタＣFEの下部電極１４としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ,  Ｔｉを用いることができる。
【００４５】
上部電極１８,強誘電体膜１６,および下部電極１４で構成される強誘電体キャパシタ構造を１Ｍａｓｋ−１ＰＥＰによる一括加工するために、強誘電体キャパシタＣFE上にはハードマスク２０が配置される。ここで、ハードマスク２０としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。強誘電体キャパシタＣFEを構成する上部電極１８,強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きいハードマスク材料をハードマスク２０として選択すると良い。
【００４６】
また、下部電極１４が同一の拡散層２６に接続される一対の強誘電体キャパシタ間の距離は、キャパシタ部ＣＡＰを１Ｍａｓｋ−１ＰＥＰによって一括加工形成後に、その下部電極１４が物理的に接触するように配置すればよい。
【００４７】
これにより、一つのキャパシタ部ＣＡＰに対して、一つのコンタクトプラグ部ＣＰを配置することなく、一対のキャパシタ部ＣＡＰに対して一つのコンタクトプラグ部ＣＰを配置すればよく、メモリセルサイズを縮小化することができる。
【００４８】
この際、プラグ電極１２の表面が下部電極１４に全面覆われて、プラグ電極１２の表面が確実に下部電極１４の直下に配置されるように、コンタクトプラグ部ＣＰをどちらか片方のキャパシタ部ＣＡＰの下に配置させる。この構造を適用することにより、例えば、プラグ電極１２としてＷを採用した場合、Ｗプラグの爆発、プラグ電極１２,下部電極１４間の高抵抗化を抑制でき、製造歩留まりを向上することができる。
【００４９】
（最稠密構造）
本発明の第２の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的平面パターン構成は、例えば、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図５に示すように、列方向に延伸する活性領域ＡＡと、活性領域ＡＡに直交する行方向に延伸するワード線ＷＬ１〜ＷＬ６を備える。図５のＩ−Ｉ線に沿う模式的模式的断面構造は、図６に示すように表される。
【００５０】
図４乃至図６において、ビアホール電極３８によって示される領域が、ビアホールコンタクト部ＶＡによって示されており、プラグ電極１２によって示される領域が、コンタクトプラグ部ＣＰによって示されている。又、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる強誘電体キャパシタＣFEによって示される領域が、キャパシタ部ＣＡＰによって示されている。
【００５１】
メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、最小線幅をＬとすると、図５に示すように、１６Ｌの寸法内に配置される。活性領域ＡＡ内には、メモリセルトランジスタＭＴのソース・ドレイン拡散層２６,２８と、ソース・ドレイン拡散層２６,２８間の半導体基板１０に相当するチャネル領域が配置される。チャネル領域は、図５の例では、活性領域ＡＡと、ワード線ＷＬ１〜ＷＬ６との交差部に配置される。活性領域ＡＡは、図５の例では、１本のみ示されているが、メモリセルアレイ上では、複数本並列に、列方向に延伸する。
【００５２】
本発明の第２の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的断面構造は、例えば、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図６に示すように、半導体基板１０と、半導体基板１０に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極１２が配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００５３】
更に、図６に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置される。
【００５４】
更に、図６に示すように、上部電極１８上に配置された配線電極２４が上部電極１８に直接接触するように、上部電極１８上に配置されており、この配線電極２４は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に側壁絶縁膜５６に挟まれて配置されたビアホール電極３８と接続されて、チェイン型ＦｅＲＡＭが構成される。
【００５５】
或いは又、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備えていても良い。
【００５６】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００５７】
本発明の第２の実施の形態に係る半導体装置によれば、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造を提供することができる。
【００５８】
[第３の実施の形態]
（基本構造）
本発明の第３の実施の形態に係る半導体装置の模式的断面構造は、図７（ａ）に示すように表され、キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターンは、図７（ｂ）に示すように表される。
【００５９】
本発明の第３の実施の形態に係る半導体装置は、図７（ａ）に示すように、半導体基板１０と、半導体基板１０に配置され,ソース・ドレイン拡散層２６を有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、一対の強誘電体キャパシタの片方の直下に、プラグ電極１２が配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００６０】
或いは又、本発明の第３の実施の形態に係る半導体装置は、図７（ａ）に示すように、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備える。
【００６１】
更に、本発明の第３の実施の形態に係る半導体装置は、図７（ａ）に示すように、一対の強誘電体キャパシタにおいて、上部電極１８及び強誘電体膜１６の一部に側壁マスク５４が配置されていることを特徴とする。
【００６２】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００６３】
本発明の第３の実施の形態に係る半導体装置において、下部電極１４が共通の一対の強誘電体キャパシタは、２Ｍａｓｋ−１ＰＥＰで形成することができる。
【００６４】
即ち、図７（ａ）に示すように、一回のリソグラフィー工程（１ＰＥＰ）において、第１マスクとして、上部電極１８上にハードマスク２０を形成し、上部電極１８および強誘電体膜１６の途中まで加工を行う。次に、第２マスクとして、ハードマスク２０,上部電極１８および強誘電体膜１６の途中までの側壁部に側壁マスク５４を形成し、残りの強誘電体膜１６および下部電極１４を加工する。図７（ｂ）に示すように、プラグ電極１２の位置は一対の強誘電体キャパシタのどちらか片側の直下に配置する。
【００６５】
一対の強誘電体キャパシタにおいて、下部電極１４および強誘電体膜１６を共有することから、キャパシタ部ＣＡＰはこれらの共有部分において接触して配置され、又、コンタクトプラグ部ＣＰは、一対の強誘電体キャパシタの片方の直下にプラグ電極１２が配置されることから、一方のキャパシタ部ＣＡＰ内に含まれるように配置されている。
【００６６】
本発明の第３の実施の形態に係る半導体装置のキャパシタ構造は、図７に示すように、下部電極１４を共有する一対の強誘電体キャパシタのどちらか片方の強誘電体キャパシタＣFEの直下に、導電性のプラグ電極１２が配置されており、このプラグ電極１２が、ソース・ドレイン拡散層２６に電気的に接続される構造である。
【００６７】
強誘電体キャパシタＣFEの上部電極としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタＣFEの強誘電体膜としては、例えばＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタＣFEの下部電極としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ,  Ｔｉを用いることができる。
【００６８】
上部電極１８,強誘電体膜１６,および下部電極１４で構成される強誘電体キャパシタ構造を２Ｍａｓｋ−１ＰＥＰによる一括加工するために、強誘電体キャパシタＣFE上にはハードマスク２０が配置される。ここで、ハードマスク２０としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。強誘電体キャパシタＣFEを構成する上部電極１８,強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きい材料をハードマスク２０として選択すると良い。
【００６９】
第２マスクとして、ハードマスク２０,上部電極１８および強誘電体膜１６の途中までの側壁部に形成される側壁マスク５４としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。
【００７０】
強誘電体キャパシタＣFEを構成する強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きい材料を側壁マスク５４として選択すると良い。
【００７１】
また、下部電極１４が同一のソース・ドレイン拡散層２６に接続される一対の強誘電体キャパシタ間の距離は、キャパシタ部ＣＡＰを２Ｍａｓｋ−１ＰＥＰによって一括加工形成後に、その下部電極１４が物理的に接触するように配置すればよい。
【００７２】
これにより、一つのキャパシタ部ＣＡＰに対して、一つのコンタクトプラグ部ＣＰを配置することなく、一対のキャパシタ部ＣＡＰに対して一つのコンタクトプラグ部ＣＰを配置すればよく、メモリセルサイズを縮小化することができる。
【００７３】
この際、プラグ電極１２の表面が下部電極１４に全面覆われて、プラグ電極１２の表面が確実に下部電極１４の直下に配置されるように、コンタクトプラグ部ＣＰをどちらか片方のキャパシタ部ＣＡＰの下に配置させる。この構造を適用することにより、例えば、プラグ電極１２としてＷを採用した場合、Ｗプラグの爆発、プラグ電極１２,下部電極１４間の高抵抗化を抑制でき、製造歩留まりを向上することができる。
【００７４】
本発明の第３の実施の形態に係る半導体装置は、第１乃至第２の実施の形態と同様に、微細な１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭに適用することができる。
【００７５】
本発明の第３の実施の形態に係る半導体装置の構造を採用することによって、上部電極１８,強誘電体膜１６,および下部電極１４からなる積層構造のキャパシタ部ＣＡＰの側壁部を側壁マスク５４によって保護することができ、強誘電体キャパシタＣFEのリーク電流を低減することができ、強誘電体キャパシタＣFEに蓄積される信号電荷量を増大し、読み出し時のＳ／Ｎ比を大きくすることができる。
【００７６】
又、２つの上部電極１８上に配置されるハードマスク２０と、２つのキャパシタ部ＣＡＰの側壁部に配置される側壁マスク５４によって、微細なキャパシタ構造を形成することができ、信頼性を向上し、製造歩留まりを向上することができる。
【００７７】
[第４の実施の形態]
（基本構造）
本発明の第４の実施の形態に係る半導体装置の模式的断面構造は、図８（ａ）に示すように表され、キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターンは、図８（ｂ）に示すように表される。
【００７８】
本発明の第４の実施の形態に係る半導体装置では、図８（ｂ）に示すように、上部電極１８の直径サイズＲとプラグ電極１２の直径サイズｒの関係を限定したものである。
【００７９】
本発明の第４の実施の形態に係る半導体装置では、上部電極１８の直径サイズＲに対して、プラグ電極１２の直径サイズｒを１／２以下に小さくして、合わせズレが生じても、プラグ電極１２の配置が、下部電極１４から露出しないようにするものである。
【００８０】
本発明の第４の実施の形態に係る半導体装置の場合は、デザインルール（ここではプラグ電極１２の直径サイズｒ）に対して、キャパシタ部ＣＡＰの直径サイズＲが２倍以上の場合に適用できる。
【００８１】
本発明の第４の実施の形態に係る半導体装置は、図８（ａ）に示すように、半導体基板１０と、半導体基板１０に配置され、ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、プラグ電極１２が一対の強誘電体キャパシタＣFEの中央の直下に配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【００８２】
更に、一対の強誘電体キャパシタの直径サイズＲに対して、プラグ電極１２の直径サイズｒが５０％以下であることを特徴とする。
【００８３】
更に、図８（ａ）に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４、強誘電体膜１６、及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置されている。
【００８４】
更に、図８（ａ）に示すように、上部電極１８上に配置されたハードマスク２０に形成されたコンタクトホールを介して、ビアホール電極２２が配置されており、このビアホール電極２２は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に配置されたビアホール電極３８と共に、配線電極２４に接続されて、チェイン型ＦｅＲＡＭが構成される。
【００８５】
或いは又、本発明の第４の実施の形態に係る半導体装置は、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備えていても良い。
【００８６】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【００８７】
一対の強誘電体キャパシタにおいて、下部電極１４を共有することから、キャパシタ部ＣＡＰはこれらの共有部分において接触して配置され、又、コンタクトプラグ部ＣＰは、一対の強誘電体キャパシタの中央の直下にプラグ電極１２が配置されることから、キャパシタ部ＣＡＰ内に含まれるように配置されている。
【００８８】
本発明の第４の実施の形態に係る半導体装置のキャパシタ構造は、図８に示すように、下部電極１４を共有する一対の強誘電体キャパシタの中央の直下に、導電性のプラグ電極１２が配置されており、このプラグ電極１２が、ソース・ドレイン拡散層２６,２８の内の一方の拡散層２６に電気的に接続される構造である。
【００８９】
本発明の第４の実施の形態に係る半導体装置のキャパシタ構造を用いることにより、下部電極、強誘電体膜を共有する一対の強誘電体キャパシタのほぼ中央にプラグ電極１２がキャパシタ部ＣＡＰ内に含まれるように配置される構造により、製造歩留まりが向上するとともに、後述する通り、稠密度を更に向上させることができる。
【００９０】
強誘電体キャパシタＣFEの上部電極としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタＣFEの強誘電体膜としては、例えばＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタＣFEの下部電極としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ,  Ｔｉを用いることができる。
【００９１】
上部電極１８,強誘電体膜１６,および下部電極１４で構成される強誘電体キャパシタ構造を１Ｍａｓｋ−１ＰＥＰによる一括加工するために、強誘電体キャパシタＣFE上にはハードマスク２０が配置される。ここで、ハードマスク２０としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。強誘電体キャパシタＣFEを構成する上部電極１８,強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きい材料をハードマスク２０として選択すると良い。
【００９２】
また、下部電極１４が同一の拡散層２６に接続される一対の強誘電体キャパシタ間の距離は、キャパシタ部ＣＡＰを１Ｍａｓｋ−１ＰＥＰによって一括加工形成後に、その下部電極１４が物理的に接触するように配置すればよい。
【００９３】
これにより、一つのキャパシタ部ＣＡＰに対して、一つのコンタクトプラグ部ＣＰを配置することなく、一対のキャパシタ部ＣＡＰに対して一つのコンタクトプラグ部ＣＰを配置すればよく、メモリセルサイズを縮小化することができる。
【００９４】
この際、プラグ電極１２の表面が下部電極１４に全面覆われて、確実に下部電極１４の直下に配置されるように、コンタクトプラグ部ＣＰを一対のキャパシタ部ＣＡＰの中央の直下に配置させる。この構造を適用することにより、例えば、プラグ電極１２としてＷを採用した場合、Ｗプラグの爆発、プラグ電極１２,下部電極１４間の高抵抗化を抑制でき、製造歩留まりを向上することができる。
【００９５】
本発明の第４の実施の形態に係る半導体装置によれば、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシタ構造を提供することができる。
【００９６】
[第５の実施の形態]
（基本構造）
本発明の第５の実施の形態に係る半導体装置の模式的断面構造は、図９（ａ）に示すように表され、キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターンは、図９（ｂ）に示すように表される。
【００９７】
本発明の第５の実施の形態に係る半導体装置においても、第４の実施の形態と同様に、上部電極１８の直径サイズＲとプラグ電極１２のサイズの関係を限定した点に構造的特徴を有する。
【００９８】
即ち、本発明の第５の実施の形態に係る半導体装置においては、図９（ｂ）に示すように、下部電極１４とコンタクトプラグ部ＣＰの接触面積を大きくして、下部電極１４とプラグ電極１２間の接触抵抗を低減するために、コンタクトプラグ部ＣＰの形状としてａを長辺とし、ｂを短辺とする長方形状を採用し、一対の強誘電体キャパシタの直径サイズＲに対して、コンタクトプラグ部ＣＰのサイズがＲ＞２ｂであり、２Ｒ＞ａ＞Ｒである。又、本発明の第５の実施の形態に係る半導体装置においては、図９（ｂ）に示すように、このような長方形状のコンタクトプラグ部ＣＰを、一対の強誘電体キャパシタのほぼ中央部に配置する。これによって、プラグ電極１２と下部電極１４間の抵抗が小さく抑えられ、製造歩留まりが改善できる。
【００９９】
本発明の第５の実施の形態に係る半導体装置は、図９（ａ）に示すように、半導体基板１０と、半導体基板１０に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、プラグ電極１２が一対の強誘電体キャパシタの中央の直下に配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【０１００】
更に、本発明の第５の実施の形態に係る半導体装置は、図９（ｂ）に示すように、プラグ電極１２の形状が、ａを長辺、ｂを短辺とする長方形状であり、一対の強誘電体キャパシタの直径サイズＲに対して、プラグ電極１２のサイズが、Ｒ＞２ｂであり、２Ｒ＞ａ＞Ｒであることを特徴とする。
【０１０１】
更に、図９（ａ）に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置されている。
【０１０２】
更に、図９（ａ）に示すように、上部電極１８上に配置されたハードマスク２０に形成されたコンタクトホールを介して、ビアホール電極２２が配置されており、このビアホール電極２２は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に配置されたビアホール電極３８と共に、配線電極２４に接続されて、チェイン型ＦｅＲＡＭが構成される。
【０１０３】
或いは又、本発明の第５の実施の形態に係る半導体装置は、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備えていても良い。
【０１０４】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【０１０５】
一対の強誘電体キャパシタにおいて、下部電極１４を共有することから、キャパシタ部ＣＡＰはこれらの共有部分において接触して配置され、又、コンタクトプラグ部ＣＰは、一対の強誘電体キャパシタの中央の直下にプラグ電極１２が配置されることから、キャパシタ部ＣＡＰ内に含まれるように配置されている。
【０１０６】
本発明の第５の実施の形態に係る半導体装置のキャパシタ構造は、図９に示すように、下部電極１４を共有する一対の強誘電体キャパシタの中央の直下に、導電性のプラグ電極１２が配置されており、このプラグ電極１２が、ソース・ドレイン拡散層２６,２８の内の一方の拡散層２６に電気的に接続される構造である。
【０１０７】
本発明の第５の実施の形態に係る半導体装置のキャパシタ構造を用いることにより、下部電極１４、強誘電体膜１６を共有する一対の強誘電体キャパシタのほぼ中央にプラグ電極１２がキャパシタ部ＣＡＰ内に含まれるように配置される構造により、製造歩留まりが向上するとともに、後述する通り、稠密度を更に向上させることができる。
【０１０８】
強誘電体キャパシタＣFEの上部電極１８としては、例えば、ＳｒＲｕＯ3, 或いはＩｒＯ2を用いることができる。強誘電体キャパシタＣFEの強誘電体膜１６としては、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3 ）を用いることができる。強誘電体キャパシタＣFEの下部電極としては、例えば、ＳｒＲｕＯ3 , Ｐｔ, ＩｒＯ2, Ｉｒ,  Ｔｉを用いることができる。
【０１０９】
上部電極１８,強誘電体膜１６,および下部電極１４で構成される強誘電体キャパシタ構造を１Ｍａｓｋ−１ＰＥＰによって一括加工するために、強誘電体キャパシタＣFE上にはハードマスク２０が配置される。ここで、ハードマスク２０としては、シリコン酸化膜（ＳｉＯ2）、アルミニウム酸化膜（ＡｌX ＯY）、ジルコニウム酸化膜（ＺｒＯX）、チタン酸化膜（ＴｉＯX）、チタンアルミニウムナイトライド膜（ＴｉＡｌX ＮY）、チタンナイトライド膜（ＴｉX ＮY）、チタンアルミニウムナイトライド酸化膜（ＴｉＡｌX ＮYＯZ）、チタンナイトライド酸化膜（ＴｉXＮYＯZ 膜）或いはこれらの多層膜を用いることができる。強誘電体キャパシタＣFEを構成する上部電極１８,強誘電体膜１６,および下部電極１４の各材料に対して、エッチング選択比が大きい材料をハードマスク２０として選択すると良い。
【０１１０】
また、下部電極１４が同一の拡散層２６に接続される一対の強誘電体キャパシタ間の距離は、キャパシタ部ＣＡＰを１Ｍａｓｋ−１ＰＥＰによって一括加工形成後に、その下部電極１４が物理的に接触するように配置すればよい。
【０１１１】
これにより、一つのキャパシタ部ＣＡＰに対して、一つのコンタクトプラグ部ＣＰを配置することなく、一対のキャパシタ部ＣＡＰに対して一つのコンタクトプラグ部ＣＰを配置すればよく、メモリセルサイズを縮小化することができる。
【０１１２】
この際、プラグ電極１２の表面が確実に下部電極１４の直下にくるように、コンタクトプラグ部ＣＰを一対のキャパシタ部ＣＡＰの中央の直下に配置させる。
【０１１３】
この構造を適用することにより、例えば、プラグ電極１２としてＷを採用した場合、Ｗプラグの爆発、プラグ電極１２,下部電極１４間の高抵抗化を抑制でき、製造歩留まりを向上することができる。
【０１１４】
（最稠密構造）
本発明の第５の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的平面パターン構成は、例えば、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図１０に示すように、列方向に延伸する活性領域ＡＡと、活性領域ＡＡに直交する行方向に延伸するワード線ＷＬ１〜ＷＬ６を備える。図１０のＩ−Ｉ線に沿う模式的断面構造は、図１１に示すように表される。
【０１１５】
図９乃至図１１において、ビアホール電極３８によって示される領域が、ビアホールコンタクト部ＶＡによって示されており、プラグ電極１２によって示される領域が、コンタクトプラグ部ＣＰによって示されている。又、下部電極１４、強誘電体膜１６、及び上部電極１８の積層構造からなる強誘電体キャパシタＣFEによって示される領域が、キャパシタ部ＣＡＰによって示されている。
【０１１６】
メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、最小線幅をＬとすると、図１０に示すように、１３Ｌの寸法内に配置され、第１乃至第２の実施の形態に係る半導体装置に比べ、稠密度が上昇している。活性領域ＡＡ内には、メモリセルトランジスタＭＴのソース・ドレイン拡散層２６,２８と、ソース・ドレイン拡散層２６,２８間の半導体基板１０に相当するチャネル領域が配置される。チャネル領域は、図１０の例では、活性領域ＡＡと、ワード線ＷＬ１〜ＷＬ６との交差部に配置される。活性領域ＡＡは、図１０の例では、１本のみ示されているが、メモリセルアレイ上では、複数本並列に、列方向に延伸する。
【０１１７】
本発明の第５の実施の形態に係る半導体装置を最稠密構造に配置した場合の模式的断面構造は、例えば、メモリセルトランジスタＭＴを６個を直列にチェイン型ＦｅＲＡＭ構造に配置した場合、図１１に示すように、半導体基板１０と、半導体基板１０に配置され,ソース・ドレイン拡散層２６,２８,ソース・ドレイン拡散層２６,２８間の半導体基板１０上に配置されたゲート絶縁膜３２,及びゲート絶縁膜３２上に配置されたゲート電極３０とを有するメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴ上に配置された層間絶縁膜８と、ソース・ドレイン拡散層２６,２８の内、一方の拡散層２６上に配置されたプラグ電極１２と、層間絶縁膜８上に配置された下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数の強誘電体キャパシタＣFEとを備え、２個ずつの強誘電体キャパシタＣFEが共通の下部電極１４と個別の上部電極１８を有するように対をなし、プラグ電極１２が、一対の強誘電体キャパシタの中央の直下に配置され、かつプラグ電極１２の表面が下部電極１４に全面覆われている。
【０１１８】
更に、プラグ電極１２の形状が、ａを長辺、ｂを短辺とする長方形状であり、一対の強誘電体キャパシタの直径サイズＲに対して、プラグ電極１２のサイズが、Ｒ＞２ｂであり、２Ｒ＞ａ＞Ｒである。
【０１１９】
更に、図１１に示すように、層間絶縁膜８上には、層間絶縁膜６が配置され、層間絶縁膜６中に、下部電極１４,強誘電体膜１６,及び上部電極１８の積層構造からなる複数のキャパシタ部ＣＡＰが埋め込まれて配置される。
【０１２０】
更に、図１１に示すように、上部電極１８上に配置された配線電極２４が上部電極１８に直接接触するように、上部電極１８上に配置されており、この配線電極２４は、ソース・ドレイン拡散層２６,２８の内、他方の拡散層２８上に側壁絶縁膜５６に挟まれて配置されたビアホール電極３８と接続されて、チェイン型ＦｅＲＡＭが構成される。
【０１２１】
或いは又、一対の強誘電体キャパシタにおいて、強誘電体膜１６の一部及び下部電極１４が物理的に接触する構成を備えていても良い。
【０１２２】
或いは又、一対の強誘電体キャパシタにおいて、下部電極１４が物理的に接触し、下部電極１４にくぼみを備える構成を備えていても良い。
【０１２３】
本発明の第５の実施の形態に係る半導体装置によれば、１ＰＥＰ_ＦｅＲＡＭキャパシタ構造を有するチェイン型ＦｅＲＡＭにおいて、製造歩留まりを向上した微細なキャパシ構造を提供することができる。
【０１２４】
（メモリセルアレイ）
（チェイン型ＦｅＲＡＭ構成）
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能な、ユニットセルが複数個直列接続されたチェイン型ＦｅＲＡＭセルブロックの回路構成は、図１２に示すように模式的に表される。チェイン型ＦｅＲＡＭは、メモリセルトランジスタＭＴと強誘電体キャパシタＣFEを並列接続したユニットセルを直列に接続した構成を備えることから、ＴＣユニット直列接続型ＦｅＲＡＭとも呼ばれている。
【０１２５】
チェイン型ＦｅＲＡＭのユニットセルは、例えば、図１２に示すように、メモリセルトランジスタＭＴのソース、ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図１２に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたチェイン型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のメモリセルトランジスタＭＴのゲートには、それぞれワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ７が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続される。
【０１２６】
本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、チェイン型ＦｅＲＡＭセルアレイのブロック構成は、図１３に示すように模式的に表される。チェイン型ＦｅＲＡＭセルアレイは、図１３に示すように、メモリセルアレイ８０と、メモリセルアレイ８０に接続されたワード線制御回路６３と、ワード線制御回路６３に接続されたプレート線制御回路６５を備える。メモリセルアレイ８０には、チェイン型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
【０１２７】
図１３に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路６３内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路６３内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路６５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
【０１２８】
メモリセルアレイ８０は、図１３に示すように、チェイン型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ８０は、図１３に示すように、チェイン型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
【０１２９】
チェイン型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位Ｖ（ＷＬ）、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位Ｖ（ＢＳ）は、例えば内部電源電圧ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンドバイ状態においては、例えば、ワード線ＷＬの電位Ｖ（ＷＬ）＝ＶＰＰ（Ｖ），ブロック選択線ＢＳの電位Ｖ（ＢＳ）＝０（Ｖ）となる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位Ｖ（ＰＬ）は、内部電源電圧ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンドバイ状態においては、プレート線ＰＬの電位Ｖ（ＰＬ）＝０（Ｖ）となる。
【０１３０】
ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ７０が接続され、このセンスアンプ７０において、ＦｅＲＡＭユニットセルからの微小信号が比較増幅されて、ハイレベル,ロウレベルに確定された信号が読み出される。スタンドバイ状態においては、ビット線の電位Ｖ（ＢＬ）＝０（Ｖ）である。
【０１３１】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３２】
例えば、本発明の実施の形態に係る半導体装置は、チェイン型ＦｅＲＡＭに限定されるものではなく、強誘電体キャパシタＣFEをメモリセルトランジスタのソース・ドレイン拡散層に直列に接続したＤＲＡＭ型ＦｅＲＡＭ、或いは強誘電体キャパシタＣFEをゲートキャパシタとして備える１Ｔ型ＦｅＲＡＭであっても良い。
【０１３３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターン図。
【図２】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン図。
【図３】本発明の第１の実施の形態に係る半導体装置であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】本発明の第２の実施の形態に係る半導体装置の模式的断面構造図。
【図５】本発明の第２の実施の形態に係る半導体装置の模式的平面パターン図。
【図６】本発明の第２の実施の形態に係る半導体装置であって、図５のＩ−Ｉ線に沿う模式的断面構造図。
【図７】本発明の第３の実施の形態に係る半導体装置であって、（ａ）キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的断面構造図、（ｂ）キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターン図。
【図８】本発明の第４の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターン図。
【図９】本発明の第５の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）キャパシタ部ＣＡＰ及びコンタクトプラグ部ＣＰ近傍の模式的平面パターン図。
【図１０】本発明の第５の実施の形態に係る半導体装置の模式的平面パターン図。
【図１１】本発明の第５の実施の形態に係る半導体装置であって、図９のＩ−Ｉ線に沿う模式的断面構造図。
【図１２】本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なチェイン型ＦｅＲＡＭセルブロックの回路構成図。
【図１３】本発明の第１乃至第５の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、チェイン型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
【符号の説明】
【０１３５】
６,８…層間絶縁膜
１０…半導体基板
１２…プラグ電極
１４…下部電極
１６…強誘電体膜
１８…上部電極
２０…ハードマスク
２２,３８…ビアホール電極
２４…配線電極
２６,２８…ソース・ドレイン拡散層
３０…ゲート電極
３２…ゲート絶縁膜
５４…側壁マスク
５６…側壁絶縁膜
Ｒ…強誘電体キャパシタの直径サイズ
ｒ…プラグ電極の直径サイズ
ＢＬ…ビット線
ＳＴ…ブロック選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＣFE…強誘電体キャパシタ
ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ７…ワード線
ＣＰ…コンタクトプラグ部
ＣＡＰ…キャパシタ部
ＶＡ…ビアホールコンタクト部
ＡＡ…活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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