(57)【要約】      （修正有）【課題】デュアル応力ライナ構造に適合したコンタクト構造を提供する。【解決手段】半導体装置の製造方法は、半導体層上に、半導体層に対して第１タイプの応力を印加する第１応力ライナを堆積する工程を含む。第１タイプの応力と異なる第２タイプの応力をシリコン層に印加する第２応力ライナが、第２応力ライナの一部が第１応力ライナの一部と重なるように、半導体層上に堆積される。第２応力ライナの第１応力ライナの一部と重なる一部が除去される。第１、第２応力ライナをそれぞれ貫く導電性の第１、第２コンタクト２１１，２１２が形成される。【選択図】図２Ｅ
2008016853.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に、前記半導体層に対して第１タイプの応力を印加する第１応力ライナを堆積する工程と、
前記第１タイプの応力と異なる第２タイプの応力を前記半導体層に印加する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なるように、前記半導体層上に堆積する工程と、
前記第２応力ライナの前記第１応力ライナの一部と重なる前記一部を除去する工程と、
前記第１、第２応力ライナをそれぞれ貫く導電性の第１、第２コンタクトを形成する工程と、
を具備する、半導体装置の製造方法。
【請求項２】
前記第１、第２応力ライナは、前記半導体装置上の導電性配線構造上で重なり合う、請求項１の半導体装置の製造方法。
【請求項３】
基板と、
前記基板の上および中に形成された第１、第２電界効果型トランジスタと、
前記第１電界効果型トランジスタを覆うように形成された引っ張り応力ライナと、
前記第２電界効果型トランジスタを覆うように形成された圧縮応力ライナと、
前記第１、第２電界効果型トランジスタの間に配置された導電性のコンタクトと、
を具備し、
前記コンタクトの第１の側は前記引っ張り応力ライナに隣接し、前記コンタクトの相対する第２の側は前記圧縮応力ライナに隣接し、前記応力ライナ同士は重なり合わない、半導体装置。
【請求項４】
前記第１、第２応力ライナの一方の上面と同じ高さに位置する上面を有する第１絶縁層をさらに具備する、請求項３の半導体装置。
【請求項５】
半導体基板上に、複数の第１、第２トランジスタウェルを形成する工程と、
前記複数の第１トランジスタウェルに接する第１応力ライナを堆積する工程と、
前記複数の第２トランジスタウェルに接する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なり合うように堆積する工程と、
前記第１、第２応力ライナ上に第１絶縁膜を堆積する工程と、
前記研磨する工程は前記第１応力ライナおよび前記第２応力ライナの一部をストッパーとして用いながら前記第１絶縁膜および前記第２応力ライナを研磨して前記第２応力ライナの前記一部を除去する工程と、
前記研磨する工程の後に前記第１絶縁膜上に第２絶縁膜を堆積する工程と、
前記第１、第２応力ライナをそれぞれ貫く第１、第２コンタクトを形成する工程と、
を具備し、
前記第１、第２応力ライナの一方は引っ張り応力ライナであって他方は圧縮応力ライナである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えばデュアル応力ライナ装置および方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程中に力を印加されているシリコンを用いることは、そのような装置のトランジスタのコンダクタンスを改善する効果的な方法として、より一般的になっている。力を印加されているシリコンを用いことにおいて初期に行われていたことは、シリコンゲルマニウムをシリコン層内のトランジスタのチャネル領域の両側に埋め込むことであった。これによって、チャネル層内のシリコン原子が、シリコンゲルマニウムの構造と自然と整合しようとすることによって「広がる」ということが生じる。
【０００３】
Ｓｉ−Ｇｅによる取り組みは、コンダクタンスを増加させることについては有用であり、これはｎ型電界効果型トランジスタ（ＦＥＴ、またはＮＦＥＴ）に対しては利益をもたらす。しかしながら、ｐ型トランジスタ、またはＰＦＥＴは、チャネルが広がることによる利益を得られない。代わりに、ｐ型ＦＥＴは、反対に、そのチャネル領域においてより圧縮されたシリコン格子構造によって利益を得る。そこで、ｎ型およびｐ型装置の両方が力を印加されているシリコンによって利益を得られるデュアル応力ライナ装置が開発された。
【０００４】
図１は、このようなデュアル応力ライナ装置に対する現在の取り組みの例を示している。半導体基板１００上には、シリサイド１０１のようなトランジスタ構造が形成され得る。また、分離構造（例えばトレンチ分離１０２）が形成されてトランジスタを相互に電気的に分離する。例えば、ＮＦＥＴ装置は、左側のｐウェル内に形成され得、ＰＦＥＴは右側のｎウェル内に形成され得る。ゲート電極、ゲート層、絶縁層、側壁スペーサ等のようなトランジスタゲート構造１０３と、さらなるシリサイド１０４、１０５もまた形成され得る。シリサイド１０５およびゲート構造は、分離構造１０２の上方の領域における配線として用いられ得る。
【０００５】
２種の応力を印加するために、引っ張り応力膜１０６が、一方の領域（例えばＮＦＥＴ領域）を覆うように形成され、圧縮応力膜１０７が、他方の領域（例えばＰＦＥＴ領域）を覆うように形成され得る。境界においてこれらの膜を並べることによって、２つの膜が重なり合ったり（図示されている）、２つの膜の間に間隙が形成されたり（図示せず）する結果となる。間隙を残しておくと、コンタクト構造１０８ａ、１０８ｂを形成する際のさらなるエッチングに配線ゲート１０５を晒すことになるので、一般に、２つの膜が重なりあうことが好ましい。
【０００６】
コンタクト構造１０８ａ、１０８ｂを形成する際に、コンタクト構造１０８ａ、１０８ｂが適切な深さまで達するように、エッチング工程は注意深く制御される必要がある。一方のコンタクト構造１０８ａは、２つの応力膜を貫通する必要があるのに対して他方のコンタクト構造１０８ｂは、１つの応力膜を貫通しさえすればよいので、コンタクト構造１０８ａ、１０８ｂを形成することは、困難な工程である。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【非特許文献１】H.S. Yang, et al. "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing", IEEE、2004、IEDM 04、 p.1075-1077
【発明の開示】
【０００８】
本発明の一態様による半導体装置の製造方法は、半導体層上に、前記半導体層に対して第１タイプの応力を印加する第１応力ライナを堆積する工程と、前記第１タイプの応力と異なる第２タイプの応力を前記半導体層に印加する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なるように、前記半導体層上に堆積する工程と、前記第２応力ライナの前記第１応力ライナの一部と重なる前記一部を除去する工程と、前記第１、第２応力ライナをそれぞれ貫く導電性の第１、第２コンタクトを形成する工程と、を具備する。
【０００９】
本発明の一態様による半導体装置は、基板と、前記基板の上および中に形成された第１、第２電界効果型トランジスタと、前記第１電界効果型トランジスタを覆うように形成された引っ張り応力ライナと、前記第２電界効果型トランジスタを覆うように形成された圧縮応力ライナと、前記第１、第２電界効果型トランジスタの間に配置された導電性のコンタクトと、を具備し、前記コンタクトの第１の側は前記引っ張り応力ライナに隣接し、前記コンタクトの相対する第２の側は前記圧縮応力ライナに隣接し、前記応力ライナ同士は重なり合わない。
【００１０】
本発明の一態様による半導体装置の製造方法は、半導体基板上に、複数の第１、第２トランジスタウェルを形成する工程と、前記複数の第１トランジスタウェルに接する第１応力ライナを堆積する工程と、前記複数の第２トランジスタウェルに接する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なり合うように堆積する工程と、前記第１、第２応力ライナ上に第１絶縁膜を堆積する工程と、前記研磨する工程は前記第１応力ライナおよび前記第２応力ライナの一部をストッパーとして用いながら前記第１絶縁膜および前記第２応力ライナを研磨して前記第２応力ライナの前記一部を除去する工程と、前記研磨する工程の後に前記第１絶縁膜上に第２絶縁膜を堆積する工程と、前記第１、第２応力ライナをそれぞれ貫く第１、第２コンタクトを形成する工程と、を具備し、前記第１、第２応力ライナの一方は引っ張り応力ライナであって他方は圧縮応力ライナである。
【発明を実施するための最良の形態】
【００１１】
課題を解決するための手段は、概念の抜粋を簡略化された形で紹介するために提供される。この簡略化された概念は、以下の発明を実施するための最良の形態においてさらに説明される。課題を解決するための手段は、特許を請求している主題の主要な特徴や必須な特徴を特定することを意図されていない。また、特許を請求している主題の範囲を限定するために用いられることも意図されていない。
【００１２】
デュアル応力ライナ半導体装置は、半導体基板の上および中にトランジスタを形成し、次いでこの半導体装置の異なる領域に２つの応力ライナを形成することによって製造することができる。応力ライナは、互いに反対の効果（例えば一方が引っ張り、他方が圧縮）を有し得、相互に重なり合う。
【００１３】
化学的および／または機械的研磨のような研磨工程が用いられて応力ライナの一方の応力ライナの重なり部分が除去され得る。この研磨工程は、他方の応力ライナをストッパーとして利用する。次に、コンタクトが形成され得る。各コンタクトは、（応力ライナが重なっている部分に形成されるコンタクトでさえも）１つの応力ライナを貫通するのみでよい。コンタクトは、２つの応力ライナの境界に位置し得る。
【００１４】
側面によっては、応力ライナは、ゲート構造の上方で重なり得る。このゲート構造は、その下方に分離領域が形成される配線ゲート構造であってもよいし、またはその下方にチャネル領域が形成されるトランジスタゲート構造でもあってもよい。
【００１５】
側面によっては、層間絶縁膜のような絶縁膜が、応力ライナを覆うように研磨前に堆積され、これによって、結果、第１応力ライナの高さと同じ（研磨の効果または平坦化能力によっては、ほぼ同じ高さ）になる。（同じ材料または異なる材料の）別の絶縁膜が研磨の後に堆積され得る。
【００１６】
図２Ａに例示されるように、シリコン層２００（これは、例えばバルクシリコン基板でもあり得るし、シリコンオン酸化層構造の一部でもあり得る）は、イオン注入のようなあらゆる所望の注入工程によって形成されたｐ型、ｎ型ウェル２０１Ａ、２０１Ｂを有し得る。分離構造２０２は、例えばシリコン層２００内に形成されたトレンチ内に酸化シリコン（ＳｉＯ2）を堆積することによって得られるトレンチ分離（ＳＴＩ）構造として形成され、ＦＥＴのような回路要素を相互に電気的に分離する。ゲート配線２０３およびシリサイド２０４のようなトランジスタおよび／または配線構造も、あらゆる任意の方法で領域に亘って形成され得る。ゲート配線２０３、およびＮＦＥＴならびにＰＦＥＴのゲートは、ポリシリコンとして知られる多結晶シリコンのような導電性材料によって形成され得る。
【００１７】
引っ張り応力ライナ２０５は、ｐウェルの一部または全体を覆うように堆積され得る。この引っ張り応力ライナ２０５は、窒化シリコン（ＳｉＮ）膜とすることができ、従来の方法または他のあらゆる方法によって堆積することができる。引っ張り応力ライナ２０５は、図２Ａに示されるように、ＮＦＥＴ構造および配線構造上にも形成され得る。引っ張り応力ライナ２０５は、シリコン層２００上にあると、その結晶構造が、シリコン層２００のこれらの界面における部分の結晶構造が引っ張り応力ライナ２０５の比較的小さな結晶構造と整合しようとして縮むのに資する。この縮むことによって、チャネル領域２０６のような、装置のウェル間の領域に張力が生じる。
【００１８】
引っ張り応力ライナ２０５が形成された後、圧縮応力ライナ２０７がｎウェル２０１Ｂ一部または全体を覆うように形成され得る。この圧縮応力ライナ２０７は、公知技術において知られているように、不純物を導入された窒化シリコン（ＳｉＮ）とすることができる。圧縮応力ライナ２０７は、比較的大きな結晶構造を有する。この結晶構造は、シリコン層２００上に形成されると、比較的小さな結晶構造のシリコン層２００の応力ライナ／シリコン界面における部分を広げる。この広がることによって、ＰＦＥＴのチャネル形成領域２０８において対応する圧縮応力が生じる。
【００１９】
これらの応力ライナ２０５、２０７を付加することによって、半導体装置の引っ張り応力ライナ２０５の下方の領域をＮＦＥＴのようなｎ型装置を形成するのに用い、半導体装置の圧縮応力ライナ２０７の下方の領域をＰＦＥＴのようなｐ型装置を形成するのに用いることができる。圧縮応力ライナ２０７は、半導体装置の２つの領域の間の境界で引っ張り応力ライナ２０５の一部と重なるように堆積される。重なり領域は、基板２００上の装置を接続するのに用いられ得るゲート配線構造を覆うように堆積することができる。
【００２０】
図２Ｂに示されるように、２つの応力ライナが形成されると、不純物を導入されていない酸化シリコンのような絶縁膜２０９が、半導体装置の表面を覆うように堆積され得る。この絶縁膜は、所望のあらゆる工程（例えば化学的気相成長法、スパッタリング等）によって形成することができ、絶縁膜２０９が形成された後、絶縁膜２０９は化学的機械研磨（ＣＭＰ）のような所望のあらゆる研磨技術によって研磨され得る。このＣＭＰ技術において、図２Ｃに示されるように、第１応力膜（例えば引っ張り膜２０５）、および第２応力膜２０７の一部は、ストッパーとして用いられ、ＣＭＰは第１応力膜に達したときに停止する。この研磨工程は、膜２０７の、重なりあっている膜２０５と、ＳＴＩ２０２の上方部分のような他の膜と、の間の表面高さの違いを検出することによって停止するようにしてもよい。
【００２１】
この研磨工程は、第２応力膜（例えば膜２０７）の重なり部分が、ゲート構造領域の上方で除去されるまで継続し得る。この膜２０７の、ＳＴＩ２０２上方またはトランジスタのソース／ドレイン領域の上方のような別の部分は、そのまま残存し得る。
【００２２】
研磨工程が完了し、次いで半導体装置が洗浄された後、第２絶縁膜２１０は、図２Ｄに示されるように、第１絶縁膜２０９を覆うように堆積され得る。第２絶縁膜２１０は、第１絶縁膜と同じ材料であってもよいし、または所望により異なる材料であってもよい。第２絶縁膜２１０も、所望により研磨されてもよい。
【００２３】
第２絶縁膜が堆積された後、コンタクト２１１、２１２のような導電性のコンタクトが形成されて、図２Ｅに示されるに、様々なゲート構造が相互に電気的に接続される。これらのコンタクト２１１、２１２は、エッチング工程（例えば反応性イオンエッチング）および続く金属堆積工程を用いて形成することができる。２つのコンタクトのみが例示されているが、任意の数のコンタクトが必要に応じて半導体装置内のゲート構造に達するように設けられてもよい。このエッチング工程は、重なり応力ライナが除去されている点から、より容易に達成され得る。
【００２４】
ここまでの記載は、本明細書に開示される特徴の例について説明しているが、単なる例であって、他の代替物とすることが可能である。例えば、図２Ａは、引っ張り膜２０５が先に堆積され、圧縮膜２０７がこれに続く。これに代えて、これらの膜が逆の順番で堆積されもよいし、図示される装置の反対の端に堆積されてもよいし、装置の領域が別のタイプの装置用とされていてもよい。
【００２５】
本発明の主題が、構造的な特徴および／または方法に基づいた動作に関して具体的な表現で説明された。しかしながら、添付の特許請求の範囲において規定されている主題は、上記した具体的な特徴および動作に必ずしも限定されないことに留意されたい。むしろ、上記した具体的な特徴および動作は、特許請求の範囲を実行する際の例示的な一形態として開示されている。
【００２６】
また、この発明は以下の実施態様を取り得る。
【００２７】
（１）シリコン層上に、前記シリコン層に対して第１タイプの応力を印加する第１応力ライナを堆積する工程と、前記第１タイプの応力と反対の第２タイプの応力を前記シリコン層に印加する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なるように、前記シリコン層上に堆積する工程と、前記第２応力ライナの前記第１応力ライナの一部と重なる前記一部を除去する工程と、前記第１、第２応力ライナをそれぞれ貫く導電性の第１、第２コンタクトを形成する工程と、を具備する、半導体装置の製造方法。
【００２８】
（２）前記第１、第２応力ライナは、前記半導体装置上の導電性配線構造上で重なり合う、（１）の半導体装置の製造方法。
【００２９】
（３）前記シリコン層の前記導電性配線構造の下方に酸化層を埋め込む工程をさらに具備する、（２）の半導体装置の製造方法。
【００３０】
（４）前記第１、第２応力ライナを貫いて前記導電性配線構造に電気的に接する第３コンタクトを形成する工程をさらに具備する、（２）の半導体装置の製造方法。
【００３１】
（５）前記除去する工程の前に、前記第１、第２応力ライナを覆うように絶縁膜を堆積する工程をさらに具備する、（１）の半導体装置の製造方法。
【００３２】
（６）前記除去する工程の後で且つ前記第１、第２コンタクトを形成する工程の前に前記第１絶縁膜を覆うように第２絶縁膜を堆積する工程をさらに具備する、（５）の半導体装置の製造方法。
【００３３】
（７）前記第１応力ライナは引っ張り応力ライナであり、前記第２応力ライナは圧縮応力ライナである、（１）の半導体装置の製造方法。
【００３４】
（８）前記第１、第２応力ライナは、ＳｉＮ応力ライナである、（７）の半導体装置の製造方法。
【００３５】
（９）基板と、前記基板の上および中に形成された第１、第２電界効果型トランジスタと、前記第１電界効果型トランジスタを覆うように形成された引っ張り応力ライナと、前記第２電界効果型トランジスタを覆うように形成された圧縮応力ライナと、前記第１、第２電界効果型トランジスタの間に配置された導電性のコンタクトと、を具備し、前記コンタクトの第１の側は前記引っ張り応力ライナに隣接し、前記コンタクトの相対する第２の側は前記圧縮応力ライナに隣接し、前記応力ライナ同士は重なり合わない、半導体装置。
【００３６】
（１０）前記第１、第２応力ライナは、ＳｉＮ応力ライナである、（９）の半導体装置。
【００３７】
（１１）前記第１、第２応力ライナの一方の上面と同じ高さに位置する上面を有する第１絶縁層をさらに具備する、（９）の半導体装置。
【００３８】
（１２）前記第１絶縁層上に形成された第２絶縁層をさらに具備する、（１１）の半導体装置。
【００３９】
（１３）前記コンタクトは、前記第１絶縁層内に形成されることなく前記第２絶縁層内に形成されたトレンチ内に形成される、（１２）の半導体装置。
【００４０】
（１４）前記第１、第２絶縁層の両方と前記第１、第２応力層の一方のみを貫いて前記第１、第２電界効果型トランジスタの一方に達する第２コンタクトをさらに具備する、（１３）の半導体装置。
【００４１】
（１５）前記コンタクトは配線ゲート構造に達する配線コンタクトであり、前記配線ゲート構造は前記基板の分離領域の上方に位置する、（９）の半導体装置。
【００４２】
（１６）半導体基板上に、複数の第１、第２トランジスタウェルを形成する工程と、前記複数の第１トランジスタウェルに接する第１応力ライナを堆積する工程と、前記複数の第２トランジスタウェルに接する第２応力ライナを、前記第２応力ライナの一部が前記第１応力ライナの一部と重なり合うように堆積する工程と、前記第１、第２応力ライナ上に第１絶縁膜を堆積する工程と、前記研磨する工程は前記第１応力ライナおよび前記第２応力ライナの一部をストッパーとして用いながら前記第１絶縁膜および前記第２応力ライナを研磨して前記第２応力ライナの前記一部を除去する工程と、前記研磨する工程の後に前記第１絶縁膜上に第２絶縁膜を堆積する工程と、前記第１、第２応力ライナをそれぞれ貫く第１、第２コンタクトを形成する工程と、を具備し、前記第１、第２応力ライナの一方は引っ張り応力ライナであって他方は圧縮応力ライナである、半導体装置の製造方法。
【００４３】
（１７）前記第１、第２コンタクトを形成する工程は、前記第１、第２絶縁膜の両方と前記第１、第２応力ライナの一方のみを貫いて前記複数の第１、第２トランジスタウェルにそれぞれ達するトレンチを形成することをさらに具備する、（１６）の半導体装置の製造方法。
【００４４】
（１８）少なくとも前記第２絶縁膜を貫いて前記半導体装置上のゲート構造に達する第３コンタクトを形成する工程をさらに具備し、前記第３コンタクトは、前記第１応力ライナと第１の側で接し、前記第２応力ライナと第２側で接する、（１６）の半導体装置の製造方法。
【００４５】
（１９）前記第３コンタクトは、前記第１、第２応力ライナに直接接する、（１８）の半導体装置の製造方法。
【００４６】
（２０）前記ゲート構造は、前記半導体基板をｎ型、ｐ型装置領域へと分離する、（１８）の半導体装置の製造方法。
【図面の簡単な説明】
【００４７】
【図１】デュアル応力ライナ構造半導体装置の例を示している。
【図２Ａ】本明細書で説明されている特徴を採用したデュアル応力ライナ構造を作製するために用いられる工程を例示している。
【図２Ｂ】本明細書で説明されている特徴を採用したデュアル応力ライナ構造を作製するために用いられる工程を例示している。
【図２Ｃ】本明細書で説明されている特徴を採用したデュアル応力ライナ構造を作製するために用いられる工程を例示している。
【図２Ｄ】本明細書で説明されている特徴を採用したデュアル応力ライナ構造を作製するために用いられる工程を例示している。
【図２Ｅ】本明細書で説明されている特徴を採用したデュアル応力ライナ構造を作製するために用いられる工程を例示している。
【図１】
2008016853.tif 000003
【図２Ａ】
2008016853.tif 000004
【図２Ｂ】
2008016853.tif 000005
【図２Ｃ】
2008016853.tif 000006
【図２Ｄ】
2008016853.tif 000007
【図２Ｅ】
2008016853.tif 000008