(57)【要約】【課題】隣接するラインの電圧レベルの変動に関係なく、シールドラインの電圧レベルを安定的に保持させることができる半導体装置を提供すること。【解決手段】本発明の半導体装置は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える。【選択図】図３
2008028984.tif 000002
【特許請求の範囲】
【請求項１】
信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。
【請求項２】
前記レベルシフト回路が、
前記入力信号のレベルを、前記電源電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、
該ローレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ローレベルシフタが、
一側が電源電圧供給端に接続され、前記入力信号をゲート入力とする第１ＰＭＯＳトランジスタと、
前記入力信号を入力端を介して受信するインバータと、
一側が前記電源電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＰＭＯＳトランジスタと、
一側が前記第１ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第１ＮＭＯＳトランジスタと、
一側が前記第２ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第１ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ドライバが、
一側が前記電源電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、
一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第３ＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段を備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記プルダウン手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記低電圧が、
前記接地電圧よりも前記ＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ノーマルラインが、
前記シールドラインの一側の隣接領域及び他側の隣接領域にそれぞれ配置されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴ（Ｏｎ  ｄｉｅ  ｔｅｒｍｉｎａｌ）を制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも高いレベルの高電圧レベルと前記接地電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。
【請求項１２】
前記レベルシフト回路が、
前記入力信号のレベルを、前記高電圧と前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、
該ハイレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ハイレベルシフタが、
一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第１ＮＭＯＳトランジスタと、
前記入力信号を入力端を介して受信するインバータと、
一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＮＭＯＳトランジスタと、
一側が前記第１ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第１ＰＭＯＳトランジスタと、
一側が前記第２ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第２ＰＭＯＳトランジスタと
を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ドライバが、
一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、
一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記接地電圧供給端に接続された第３ＮＭＯＳトランジスタと
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段を備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記プルアップ手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるＭＯＳトランジスタを備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記高電圧が、
前記電源電圧よりも前記ＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ノーマルラインが、
前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする請求項１１に記載の半導体装置。
【請求項１９】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項１１に記載の半導体装置。
【請求項２０】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項１１に記載の半導体装置。
【請求項２１】
信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。
【請求項２２】
前記レベルシフト回路が、
前記入力信号のレベルを、前記高電圧レベルと前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、
該ハイレベルシフタから出力される出力信号のレベルを、前記高電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、
該ローレベルシフタから出力される出力信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記ハイレベルシフタが、
一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第１ＮＭＯＳトランジスタと、
前記入力信号を入力端を介して受信する第１インバータと、
一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＮＭＯＳトランジスタと、
一側が前記第１ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第１ＰＭＯＳトランジスタと、
一側が前記第２ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第２ＰＭＯＳトランジスタと
を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記ローレベルシフタが、
一側が前記高電圧供給端に接続され、前記入力信号をゲート入力とする第３ＰＭＯＳトランジスタと、
前記入力信号を入力端を介して受信する第２インバータと、
一側が前記高電圧供給端に接続され、前記インバータの出力をゲート入力とする第４ＰＭＯＳトランジスタと、
一側が前記第３ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第４ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第３ＮＭＯＳトランジスタと、
一側が前記第４ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第３ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第４ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ドライバが、
一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、
一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第３ＮＭＯＳトランジスタと
を備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段と、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段と
を備えることを特徴とする請求項２１に記載の半導体装置。
【請求項２７】
前記プルダウン手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるＮＭＯＳトランジスタを備えることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
前記プルアップ手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるＰＭＯＳトランジスタを備えることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記低電圧が、
前記接地電圧よりも前記ＮＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記高電圧が、
前記電源電圧よりも前記ＰＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記ノーマルラインが、
前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする請求項２１に記載の半導体装置。
【請求項３２】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項２１に記載の半導体装置。
【請求項３３】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項２１に記載の半導体装置。
【請求項３４】
接地電圧レベルを保持する制御信号を生成するステップと、
該制御信号を用いて、シールドラインの電圧レベルを前記接地電圧よりも所定レベル低い低電圧レベルに駆動するステップと、
前記シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。
【請求項３５】
前記駆動するステップが、
前記制御信号の信号レベルを前記低電圧レベルにシフトするステップと、
前記シフト信号を用いて前記シールドラインを駆動するステップと
を含むことを特徴とする請求項３４に記載の半導体装置の駆動方法。
【請求項３６】
前記低電圧が、
前記接地電圧よりも前記シールドラインの信号を受信するＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項３５に記載の半導体装置の駆動方法。
【請求項３７】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項３４に記載の半導体装置の駆動方法。
【請求項３８】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項３４に記載の半導体装置の駆動方法。
【請求項３９】
電源電圧レベルを保持する制御信号を生成するステップと、
該制御信号を用いて、シールドラインの電圧レベルを前記電源電圧よりも所定レベル高い高電圧レベルに駆動するステップと、
前記シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。
【請求項４０】
前記駆動するステップが、
前記制御信号の信号レベルを前記高電圧レベルにシフトするステップと、
前記シフト信号を用いて前記シールドラインを駆動するステップと
を含むことを特徴とする請求項３９に記載の半導体装置の駆動方法。
【請求項４１】
前記高電圧が、
前記電源電圧よりも前記シールドラインの信号を受信するＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項４０に記載の半導体装置の駆動方法。
【請求項４２】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項３９に記載の半導体装置の駆動方法。
【請求項４３】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項３９に記載の半導体装置の駆動方法。
【請求項４４】
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を生成するステップと、
前記入力信号を用いて、前記電源電圧よりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする駆動信号にレベルシフトするステップと、
前記駆動信号を用いてシールドラインを駆動するステップと、
該シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。
【請求項４５】
前記高電圧が、
前記電源電圧よりも前記シールドラインの信号を受信するＮＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項４４に記載の半導体装置の駆動方法。
【請求項４６】
前記低電圧が、
前記接地電圧よりも前記シールドラインの信号を受信するＰＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項４４に記載の半導体装置の駆動方法。
【請求項４７】
前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項４４に記載の半導体装置の駆動方法。
【請求項４８】
前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする請求項４４に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、シールドラインを有する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、多数のデータを記憶させる半導体装置である。半導体メモリ装置は、大別して、多数のデータを記憶しているデータ記憶領域と、データ記憶領域にあるデータに効果的にアクセスするための周辺領域とがある。データ記憶領域には、多数のデータを記憶させる多数の単位セルが配置される。周辺領域は、データ記憶領域にあるデータを受け取って外部に出力するデータ出力回路と、外部から伝達されるデータをデータ記憶領域に伝達するデータ入力回路と、データのアクセスされる位置を指定するアドレスを受信するアドレス入力回路とが配置される。また、周辺領域は、これらの回路がスムーズに動作可能な情報を記憶しているモードレジスタを備える。例えば、一回のデータアクセス時に出力されるデータの数を表すバースト長や、アドレスが入力されてからデータが出力されるまでの時間を表すＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシなどに関する情報をモードレジスタが記憶している。
【０００３】
半導体メモリ装置において、データ入力回路、データ出力回路及びアドレス入力回路は、データアクセス動作時に動作し続ける回路である。反面、レジスタのような回路は、データにアクセスする度に動作するのではなく、半導体メモリ装置が、動作初期において、該当する情報をセットするときにのみ動作する。したがって、モードレジスタ関連のライン（配線）は、一旦、１つのレベルに指定されると、データにアクセスする動作を行うときは、ほとんど変化しないという特徴がある。
【０００４】
半導体メモリ装置は、効果的に内部回路及びライン（配線）を配置させるために、前述の特性を有するライン（配線）を他のライン（配線）のシールドラインとして用いる。しかし、このようなシールドラインは、同ラインの保護を受けるラインの電圧レベル遷移により、エラーを発生するという問題がある。シールドラインは、同ラインの保護を受けるラインのレベル遷移により、もともと保持すべきレベルを保持することができず、反対のレベルに遷移してしまうのである。
【０００５】
図１は、ライン間のカップリングキャパシタを示す図である。
【０００６】
同図を参照すると、シールドラインＳと、シールドラインの保護を受けるラインＡ１、Ａ２と、その間にカップリングキャパシタＣｃ１、Ｃｃ２が存在する。また、寄生キャパシタＣｓｂがシールドラインＳと基板との間に存在する。このとき、ラインＡ１、Ａ２の電圧レベルが接地電圧レベルから電源電圧レベルに上昇すると、その間に配置されたシールドラインＳは、ΔＶｃだけ上昇する。このとき、上昇したレベルがシールドラインに接続された回路の動作に影響を及ぼし、所定のレベルでない、異なるレベルの信号がシールドラインＳを介して出力され得る。同図に示す数式は、ラインＡ１、Ａ２に何ら電荷の追加流入がない状況を想定したものである。実際、半導体メモリ装置においては、ラインＡ１、Ａ２を駆動するドライバが存在するため、ラインＡ１、Ａ２の変動幅は、ラインＡ１、Ａ２を駆動するドライバの駆動能力及びライン抵抗によって異なる。
【０００７】
図２は、図１のカップリングキャパシタにより生じる問題をさらに詳細に示す図である。
【０００８】
同図を参照すると、信号出力部１０から出力される信号を信号入力部２０に伝達するシールドラインＳが配置されている。シールドラインＳを介して伝達される信号は、メモリ装置の初期セット時に必要な信号と同じように、一度セットされると、ほとんど変化しない信号である。したがって、メモリ装置がデータアクセス動作を行うノーマルモードでは、シールドラインＳに印加された信号のレベルは、一度決まったら、変化しない。
【０００９】
ここで、シールドラインＳがローレベルに保持されていると仮定する。シールドラインＳに隣接するラインＡ１、Ａ２には、信号が伝達され続ける。ラインＡ１、Ａ２により伝達される信号が接地電圧レベルから電源電圧レベルに上昇すると、カップリング効果により、シールドラインＳの電圧レベルがΔＶｂだけ上昇する。このとき、上昇したΔＶｂだけの電圧レベルが信号入力部２０のＭＯＳトランジスタの閾値電圧よりも高くなると、ＭＯＳトランジスタＭＮ２がターンオンされる。ＭＯＳトランジスタＭＮ２がターンオンされると、出力ノードＮ２のレベルがハイレベルからローレベルに遷移する。これは、正常にセットされた信号が誤ったレベルに変化することを意味するため、半導体メモリ装置の動作にエラーを発生し得る。
【００１０】
シールドラインＳの電圧レベルがハイレベルに保持されている場合も、同じ状況が起こり得る。この場合、ラインＡ１、Ａ２の電圧レベルがハイレベルからローレベルに下降すると、シールドラインＳの電圧レベルがハイレベルからΔＶｂだけ下降し得る。ΔＶｂだけ下降した電圧レベルのため、ＭＯＳトランジスタＭＰ２がターンオンされれば、ノードＮ２のレベルをローレベルからハイレベルに遷移し得る。これもまた、正常なセット状態において、信号が誤ったレベルに変化することを意味するため、半導体メモリ装置は、正常な動作ができずにエラーを発生し得る。この問題を解決するためには、信号が伝達されないダミーラインでシールドラインを構成しなければならないが、この場合には、回路の面積が増大するという問題が生じる。
【特許文献１】特開２００６−０７４２１２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は、上記問題を解決するためになされたものであり、その目的は、隣接するラインの電圧レベルの変動に関係なく、シールドラインの電圧レベルを安定的に保持させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
第一の発明は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える半導体装置を提供する。
【００１３】
第二の発明は、第一の発明に係り、レベルシフト回路が、前記入力信号のレベルを、前記電源電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、該ローレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバとを備えることを特徴とする半導体装置を提供する。
【００１４】
第三の発明は、第二の発明に係り、ローレベルシフタが、一側が電源電圧供給端に接続され、前記入力信号をゲート入力とする第１ＰＭＯＳトランジスタと、前記入力信号を入力端を介して受信するインバータと、一側が前記電源電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＰＭＯＳトランジスタと、一側が前記第１ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第１ＮＭＯＳトランジスタと、一側が前記第２ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第１ＮＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００１５】
第四の発明は、第三の発明に係り、ドライバが、一側が前記電源電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第３ＮＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００１６】
第五の発明は、第一の発明に係り、信号入力部が、前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段を備えることを特徴とする半導体装置を提供する。
【００１７】
第六の発明は、第五の発明に係り、プルダウン手段が、一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるＭＯＳトランジスタを備えることを特徴とする半導体装置を提供する。
【００１８】
第七の発明は、第五の発明に係り、低電圧が、前記接地電圧よりも前記ＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする半導体装置を提供する。
【００１９】
第八の発明は、第一の発明に係り、ノーマルラインが、前記シールドラインの一側の隣接領域及び他側の隣接領域にそれぞれ配置されることを特徴とする半導体装置を提供する。
【００２０】
第九の発明は、第一の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置を提供する。
【００２１】
第十の発明は、第一の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴ（Ｏｎ  ｄｉｅ  ｔｅｒｍｉｎａｌ）を制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置を提供する。
【００２２】
第十一の発明は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも高いレベルの高電圧レベルと前記接地電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える半導体装置を提供する。
【００２３】
第十二の発明は、第十一の発明に係り、レベルシフト回路が、前記入力信号のレベルを、前記高電圧と前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、該ハイレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバとを備えることを特徴とする半導体装置を提供する。
【００２４】
第十三の発明は、第十二の発明に係り、ハイレベルシフタが、一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第１ＮＭＯＳトランジスタと、前記入力信号を入力端を介して受信するインバータと、一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＮＭＯＳトランジスタと、一側が前記第１ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第１ＰＭＯＳトランジスタと、一側が前記第２ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第２ＰＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００２５】
第十四の発明は、第十三の発明に係り、ドライバが、一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記接地電圧供給端に接続された第３ＮＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００２６】
第十五の発明は、第十一の発明に係り、信号入力部が、前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段を備えることを特徴とする半導体装置を提供する。
【００２７】
第十六の発明は、第十五の発明に係り、プルアップ手段が、一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるＭＯＳトランジスタを備えることを特徴とする半導体装置を提供する。
【００２８】
第十七の発明は、第十六の発明に係り、高電圧が、前記電源電圧よりも前記ＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする半導体装置を提供する。
【００２９】
第十八の発明は、第十一の発明に係り、ノーマルラインが、前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする半導体装置を提供する。
【００３０】
第十九の発明は、第十一の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置を提供する。
【００３１】
第二十の発明は、第十一の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置を提供する。
【００３２】
第二十一の発明は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える半導体装置を提供する。
【００３３】
第二十二の発明は、第二十一の発明に係り、レベルシフト回路が、前記入力信号のレベルを、前記高電圧レベルと前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、該ハイレベルシフタから出力される出力信号のレベルを、前記高電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、該ローレベルシフタから出力される出力信号を用いて、前記シールドラインを介して駆動するドライバとを備えることを特徴とする半導体装置を提供する。
【００３４】
第二十三の発明は、第二十二の発明に係り、ハイレベルシフタが、一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第１ＮＭＯＳトランジスタと、前記入力信号を入力端を介して受信する第１インバータと、一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第２ＮＭＯＳトランジスタと、一側が前記第１ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第２ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第１ＰＭＯＳトランジスタと、一側が前記第２ＮＭＯＳトランジスタの他側に接続され、ゲートが前記第１ＮＭＯＳトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第２ＰＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００３５】
第二十四の発明は、第二十三の発明に係り、ローレベルシフタが、一側が前記高電圧供給端に接続され、前記入力信号をゲート入力とする第３ＰＭＯＳトランジスタと、前記入力信号を入力端を介して受信する第２インバータと、一側が前記高電圧供給端に接続され、前記インバータの出力をゲート入力とする第４ＰＭＯＳトランジスタと、一側が前記第３ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第４ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第３ＮＭＯＳトランジスタと、一側が前記第４ＰＭＯＳトランジスタの他側に接続され、ゲートが前記第３ＰＭＯＳトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第４ＮＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００３６】
第二十五の発明は、第二十三の発明に係り、ドライバが、一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第３ＰＭＯＳトランジスタと、一側が前記第３ＰＭＯＳトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第３ＮＭＯＳトランジスタとを備えることを特徴とする半導体装置を提供する。
【００３７】
第二十六の発明は、第二十一の発明に係り、信号入力部が、前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段と、前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段とを備えることを特徴とする半導体装置を提供する。
【００３８】
第二十七の発明は、第二十六の発明に係り、プルダウン手段が、一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるＮＭＯＳトランジスタを備えることを特徴とする半導体装置を提供する。
【００３９】
第二十八の発明は、第二十七の発明に係り、プルアップ手段が、一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるＰＭＯＳトランジスタを備えることを特徴とする半導体装置を提供する。
【００４０】
第二十九の発明は、第二十八の発明に係り、低電圧が、前記接地電圧よりも前記ＮＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする半導体装置を提供する。
【００４１】
第三十の発明は、第二十九の発明に係り、高電圧が、前記電源電圧よりも前記ＰＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする半導体装置を提供する。
【００４２】
第三十一の発明は、第二十一の発明に係り、ノーマルラインが、前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする半導体装置を提供する。
【００４３】
第三十二の発明は、第二十一の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置を提供する。
【００４４】
第三十三の発明は、第二十一の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置を提供する。
【００４５】
第三十四の発明は、接地電圧レベルを保持する制御信号を生成するステップと、該制御信号を用いて、シールドラインの電圧レベルを前記接地電圧よりも所定レベル低い低電圧レベルに駆動するステップと、前記シールドラインの駆動された状態を用いて信号を伝達するステップとを備える半導体装置の駆動方法を提供する。
【００４６】
第三十五の発明は、第三十四の発明に係り、駆動するステップが、前記制御信号の信号レベルを前記低電圧レベルにシフトするステップと、前記シフト信号を用いて前記シールドラインを駆動するステップとを含むことを特徴とする半導体装置の駆動方法を提供する。
【００４７】
第三十六の発明は、第三十五の発明に係り、低電圧が、前記接地電圧よりも前記シールドラインの信号を受信するＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする半導体装置の駆動方法を提供する。
【００４８】
第三十七の発明は、第三十四の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置の駆動方法を提供する。
【００４９】
第三十八の発明は、第三十四の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置の駆動方法を提供する。
【００５０】
第三十九の発明は、電源電圧レベルを保持する制御信号を生成するステップと、該制御信号を用いて、シールドラインの電圧レベルを前記電源電圧よりも所定レベル高い高電圧レベルに駆動するステップと、前記シールドラインの駆動された状態を用いて信号を伝達するステップとを備えることを特徴とする半導体装置の駆動方法を提供する。
【００５１】
第四十の発明は、第三十九の発明に係り、駆動するステップが、前記制御信号の信号レベルを前記高電圧レベルにシフトするステップと、前記シフト信号を用いて前記シールドラインを駆動するステップとを含むことを特徴とする半導体装置の駆動方法を提供する。
【００５２】
第四十一の発明は、第四十の発明に係り、高電圧が、前記電源電圧よりも前記シールドラインの信号を受信するＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする半導体装置の駆動方法を提供する。
【００５３】
第四十二の発明は、第三十九の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置の駆動方法を提供する。
【００５４】
第四十三の発明は、第三十九の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置の駆動方法を提供する。
【００５５】
第四十四の発明は、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号をスイングするステップと、前記入力信号を用いて、前記電源電圧よりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする駆動信号にレベルシフトするステップと、前記駆動信号を用いてシールドラインを駆動するステップと、前記シールドラインの駆動された状態を用いて信号を伝達するステップとを備えることを特徴とする半導体装置の駆動方法を提供する。
【００５６】
第四十五の発明は、第四十四の発明に係り、高電圧が、前記電源電圧よりも前記シールドラインの信号を受信するＮＭＯＳトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする半導体装置の駆動方法を提供する。
【００５７】
第四十六の発明は、第四十四の発明に係り、低電圧が、前記接地電圧よりも前記シールドラインの信号を受信するＰＭＯＳトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする半導体装置の駆動方法を提供する。
【００５８】
第四十七の発明は、第四十四の発明に係り、シールドラインが、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする半導体装置の駆動方法を提供する。
【００５９】
第四十八の発明は、第四十四の発明に係り、シールドラインを介して伝達される信号が、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも１つであることを特徴とする半導体装置の駆動方法を提供する。
【発明を実施するための最良の形態】
【００６０】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００６１】
図３は、本発明の好ましい第１実施形態に係る半導体装置を示す回路図である。
【００６２】
同図を参照すると、本実施形態に係る半導体装置は、信号の伝達のために配置されたノーマルラインＡ１、Ａ２と、ノーマルラインＡ１、Ａ２に隣接して配置されたシールドラインＳｂと、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの間をスイングする入力信号Ｎ１を受信し、電源電圧ＶＤＤレベルと前記接地電圧レベルよりも所定レベル低い低電圧ＶＢＢレベルとの間をスイングする出力信号にシフトし、シールドラインを介して出力するレベルシフト回路１１０と、シールドラインＳｂを介して伝達される信号を出力ノードに伝達する信号入力部１２０とを備える。ノーマルラインＡ１、Ａ２は、シールドラインＳｂの一側の隣接領域と他側の隣接領域にそれぞれ配置される。
【００６３】
レベルシフト回路１１０は、入力信号のレベルを、電源電圧ＶＤＤレベルと低電圧ＶＢＢレベルとの間をスイングするようにレベルシフトするローレベルシフタ１１１と、ローレベルシフタ１１１によりレベルシフトされた信号を用いて、シールドラインを介して駆動するドライバ１１２とを備える。
【００６４】
ドライバ１１２は、一側が電源電圧ＶＤＤ供給端に接続され、ローレベルシフタ１１１の出力をゲート入力とするＰＭＯＳトランジスタＭＰ３と、一側がＰＭＯＳトランジスタＭＰ３の他側に接続され、ローレベルシフタ１１１の出力をゲート入力とし、他側が低電圧ＶＢＢ供給端に接続されたＮＭＯＳトランジスタＭＮ３とを備える。
【００６５】
信号入力部１２０は、シールドラインＳｂを介して伝達される信号を用いて出力ノードをプルダウンするプルダウン用ＭＯＳトランジスタＭＮ４を備える。低電圧ＶＢＢは、接地電圧ＶＳＳよりもＭＯＳトランジスタＭＮ４の閾値電圧以上のレベルだけ低いことを特徴とする。
【００６６】
シールドラインＳｂは、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化のないラインを主に使用する。半導体メモリ装置の場合、アクティブ動作及びプリチャージ動作、ライト／リード動作及びリフレッシュ動作が行われるとき、その位相が変化せずに一定のレベルを保持する信号が通過するラインをシールドラインとして適用することができる。例えば、半導体メモリ装置の場合には、シールドラインＳｂを介して伝達される信号は、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｌ）を制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号などが挙げられる。
【００６７】
また、ローレベルシフタ１１１の位置は、ドライバ１１２の前に位置することもできるが、他の場所に位置することもできる。例えば、複数の信号をデコードしてシールドラインに印加される信号が生成される場合、デコード前の信号をレベルシフトするために、レベルシフタをデコーダ（図示せず）の前に配置させることもできる。この場合には、デコーダがレベルシフタの出力信号をデコードし、デコードして出力される信号がシールドラインに伝達される。
【００６８】
また、ここでの低電圧ＶＢＢは、半導体メモリ装置の場合、接地電圧よりも低いレベルを保持するバルク電圧として用いられる電圧をそのまま使用することもできる。この場合、別途に低電圧ＶＢＢを生成させる生成部を備える必要はなくなる。
【００６９】
図４は、図３のローレベルシフタを示す回路図である。
【００７０】
同図を参照すると、ローレベルシフタ１１１は、一側が電源電圧ＶＤＤ供給端に接続され、入力信号Ｎ１（ＩＮ）をゲート入力とするＰＭＯＳトランジスタＭ１と、入力端を介して入力信号を受信するインバータＩ３と、一側が電源電圧ＶＤＤ供給端に接続され、インバータＩ３の出力をゲート入力とするＰＭＯＳトランジスタＭ２と、一側がＰＭＯＳトランジスタＭ１の他側に接続され、ゲートがＰＭＯＳトランジスタＭ２の他側に接続され、他側が低電圧ＶＳＳの供給される低電圧ＶＢＢ供給端に接続されるＮＭＯＳトランジスタＭ３と、一側がＰＭＯＳトランジスタＭ２の他側に接続され、ゲートが前記ＰＭＯＳトランジスタＭ１の他側に接続され、他側が低電圧ＶＢＢ供給端に接続されるＮＭＯＳトランジスタＭ４とを備える。
【００７１】
図５は、図３の半導体装置の動作を示す波形図である。図３ないし図６を参照して、本実施形態に係る半導体装置の動作を説明する。
【００７２】
まず、図５の左側に示す波形図を参照すると、シールドラインが接地電圧レベルＶＳＳに保持されていると、隣接するノーマルラインＡ１、Ａ２を通過する信号の変化に応じてノードＮ２が不要な方向に変化し、エラーを発生し得る。
【００７３】
しかし、図５の右側に示す波形図のように、本実施形態に係る半導体装置は、シールドラインにローレベルの信号が保持されている場合、接地電圧ＶＳＳレベルに保持させるのではなく、低電圧ＶＢＢレベルに保持させる。ここで、低電圧ＶＢＢは、接地電圧ＶＳＳレベルよりも、信号入力部１２０を構成するＭＯＳトランジスタＭＮ４の閾値電圧以上のレベルだけ低いレベルを保持させればよい。
【００７４】
シールドラインＳｂに印加される電圧レベルが、隣接するノーマルラインＡ１、Ａ２を通過する信号の遷移によりΔＶｂだけ上昇しても、低電圧ＶＢＢレベルよりΔＶｂだけ上昇するため、信号入力部１２０のＭＯＳトランジスタＭＮ４は、不要な時間にはターンオンされない。したがって、カップリング効果により、シールドラインＳｂの電圧レベルが変動しても、結局、ノードＮ２を介して伝達される信号は、もとの状態を保持するようになる。すなわち、ノードＮ２は、電源電圧レベルを保持するのである。
【００７５】
図６は、本発明の好ましい第２実施形態に係る半導体装置を示す回路図である。
【００７６】
同図を参照すると、本実施形態に係る半導体装置は、信号の伝達のために配置されたノーマルラインＡ１、Ａ２と、ノーマルラインＡ１、Ａ２に隣接して配置されたシールドラインＳｂと、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの間をスイングする入力信号Ｎ１を受信し、電源電圧ＶＤＤレベルよりも高いレベルの高電圧ＶＰＰレベルと接地電圧ＶＳＳレベルとの間をスイングする出力信号にシフトし、シールドラインＳｂを介して出力するレベルシフト回路２１０と、シールドラインＳｂを介して伝達される信号を出力ノードＮ２に伝達する信号入力部２２０とを備える。
【００７７】
レベルシフト回路２１０は、入力信号のレベルを、高電圧ＶＰＰレベルと接地電圧ＶＳＳレベルとの間をスイングするようにレベルシフトするハイレベルシフタ２１１と、ハイレベルシフタ２１１によりレベルシフトされた信号を用いて、シールドラインを介して駆動するドライバ２１２とを備える。
【００７８】
ドライバ２１２は、一側が高電圧ＶＰＰ供給端に接続され、レベルシフタ２１１の出力をゲート入力とするＰＭＯＳトランジスタＭＰ４と、一側がＰＭＯＳトランジスタＭＰ４の他側に接続され、レベルシフタ２１１の出力をゲート入力とし、他側が接地電圧ＶＳＳ供給端に接続されたＮＭＯＳトランジスタＭＮ５とを備える。
【００７９】
信号入力部２２０は、シールドラインＳｂを介して伝達される信号を用いて出力ノードＮ２をプルアップするプルアップ用ＭＯＳトランジスタＭＰ５を備える。高電圧ＶＰＰは、接地電圧ＶＳＳレベルよりもＭＯＳトランジスタＭＰ５の閾値電圧以上のレベルだけ高いことを特徴とする。
【００８０】
シールドラインＳｂは、半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化のないラインを主に使用する。半導体メモリ装置の場合、アクティブ動作及びプリチャージ動作、ライト／リ―ド動作及びリフレッシュ動作が行われるとき、その位相が変化せずに一定のレベルを保持する信号が通過するラインをシールドラインに適用することができる。例えば、半導体メモリ装置の場合には、シールドラインＳｂを介して伝達される信号は、半導体メモリ装置のバースト長を制御する信号、ＣＡＳレイテンシを制御する信号、遅延固定ループのオン／オフを制御する制御信号、ＯＤＴを制御する制御信号、出力ドライバの駆動入力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号などが挙げられる。
【００８１】
ここで、ハイレベルシフト２１１の位置は、ドライバ２１２の前に位置することもできるが、他の場所に位置することもできる。例えば、複数の信号をデコードしてシールドラインに印加される信号が生成される場合、デコード前の信号をレベルシフトするために、レベルシフタをデコーダ（図示せず）の前に配置させることもできる。この場合には、デコーダがレベルシフタの出力信号をデコードし、デコーデドして出力される信号がシールドラインに伝達される。
【００８２】
また、ここでの高電圧ＶＰＰは、半導体メモリ装置の場合、電源電圧よりも高いレベルを保持するワードライン活性化電圧をそのまま使用することもできる。この場合、別途に高電圧ＶＰＰを生成する生成部を備える必要はなくなる。
【００８３】
図７は、図６のハイレベルシフタを示す回路図である。
【００８４】
同図を参照すると、ハイレベルシフタ２１１は、一側が接地電圧ＶＳＳ供給端に接続され、入力信号Ｎ１（ＩＮ）をゲート入力とするＮＭＯＳトランジスタＭ７と、入力端を介して入力信号を受信するインバータＩ４と、一側が接地電圧ＶＳＳ供給端に接続され、インバータＩ４の出力をゲート入力とするＮＭＯＳトランジスタＭ８と、一側がＮＭＯＳトランジスタＭ７の他側に接続され、ゲートがＮＭＯＳトランジスタＭ８の他側に接続され、他側が高電圧ＶＰＰの供給される高電圧ＶＰＰ供給端に接続されるＰＭＯＳトランジスタＭ５と、一側がＮＭＯＳトランジスタＭ８の他側に接続され、ゲートがＮＭＯＳトランジスタＭ７の他側に接続され、他側が前記高電圧ＶＰＰ供給端に接続されるＰＭＯＳトランジスタＭ６とを備える。
【００８５】
図８は、図６の半導体装置の動作を示す波形図である。図６ないし図８を参照して、本実施形態に係る半導体装置の動作を説明する。
【００８６】
まず、図８の左側に示す波形図を参照すると、シールドラインＳｂが電源電圧ＶＤＤに保持されていると、隣接するノーマルラインＡ１、Ａ２を通過する信号の変化に応じてノードＮ２が不要な方向に変化し、エラーを発生し得る。
【００８７】
しかし、図５の右側に示す波形図のように、本実施形態に係る半導体装置は、シールドラインにハイレベルの信号が保持される場合、電源電圧ＶＤＤレベルに保持するのではなく、高電圧ＶＰＰレベルに保持させる。ここで、高電圧ＶＰＰは、電源電圧ＶＤＤレベルよりも、信号入力部２２０を構成するＭＯＳトランジスタＭＰ５の閾値電圧以上のレベルだけ高いレベルを保持させればよい。
【００８８】
シールドラインＳｂに印加される電圧レベルが、隣接するノーマルラインＡ１、Ａ２を通過する信号の遷移によりΔＶｂだけ下降しても、高電圧ＶＰＰレベルよりΔＶｂだけ下降するため、信号入力部２２０のＭＯＳトランジスタＭＰ５は、不要な時間にはターンオンされない。したがって、カップリング効果により、シールドラインＳｂの電圧レベルが変動しても、結局、ノードＮ２を介して伝達される信号は、もとの状態を保持するようになる。すなわち、ノードＮ２は、接地電圧ＶＳＳレベルを保持するのである。
【００８９】
図９は、本発明の好ましい第３実施形態に係る半導体装置を示す回路図である。
【００９０】
同図を参照すると、本実施形態に係る半導体装置は、信号の伝達のために配置されたノーマルラインＡ１、Ａ２と、ノーマルラインＡ１、Ａ２に隣接して配置されたシールドラインＳｂと、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの間をスイングする入力信号Ｎ１を受信し、電源電圧ＶＤＤレベルよりも所定レベル高い高電圧ＶＰＰレベルと、接地電圧ＶＳＳレベルよりも所定レベル低い低電圧ＶＢＢレベルとの間をスイングする出力信号にシフトし、シールドラインＳｂを介して出力するレベルシフト回路３１０と、シールドラインＳｂを介して伝達される信号を出力ノードＮ２に伝達する信号入力部３２０とを備える。
【００９１】
第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と第２実施形態に係る半導体装置とを一体化したものである。したがって、第３実施形態に係る半導体装置の動作は、第１実施形態及び第２実施形態に係る半導体装置の動作に類似しているため、説明の便宜上、詳細な説明は省略する。
【００９２】
第１実施形態及び第２実施形態と異なる点は、ハイレベルシフタ３１１の出力信号をローレベルシフタ３１２が受信するため、ローレベルシフタ３１２の駆動電圧は、高電圧ＶＰＰと低電圧ＶＢＢになるということである。ハイレベルシフタ３１１及びローレベルシフタ３１２は、それぞれ図７と図４に示された回路を用いて構成することができる。また、信号入力部３２０は、プルアップ用ＭＯＳトランジスタＭＰ７とプルダウン用ＭＯＳトランジスタＭＮ７とを共に備える。
【００９３】
本発明によると、シールドラインに隣接するラインで信号が伝達される過程において、信号の遷移によってシールドラインが影響を受けても、シールドラインが接続された最終ノードは、所望の信号を保持することができる。したがって、本発明は、従来のように、初期セットなどのノーマル動作時に、一定の値を保持する信号を伝達するラインをシールドラインとして継続して使用することができるという効果がある。
【００９４】
また、本発明によると、シールドラインの信号を受信する回路の面では、入力端のＮＭＯＳトランジスタのゲートバイアスがソースバイアスよりも低く、且つ、入力端のＰＭＯＳトランジスタのゲートバイアスがソースバイアスよりも高い。したがって、入力端に接続されたＭＯＳトランジスタを介した漏れ電流を低減することができるという効果もある。
【００９５】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９６】
【図１】ライン間のカップリングキャパシタを示す図である。
【図２】図１のカップリングキャパシタにより生じる問題を示す図である。
【図３】本発明の好ましい第１実施形態に係る半導体装置を示す回路図である。
【図４】図３のローレベルシフタを示す回路図である。
【図５】図３の半導体装置の動作を示す波形図である。
【図６】本発明の好ましい第２実施形態に係る半導体装置を示す回路図である。
【図７】図６のハイレベルシフタを示す回路図である。
【図８】図６の半導体装置の動作を示す波形図である。
【図９】本発明の好ましい第３実施形態に係る半導体装置を示す回路図である。
【符号の説明】
【００９７】
Ｓ、Ｓａ、Ｓｂ      シールドライン
Ａ１、Ａ２      ノーマルライン
ＶＰＰ      高電圧
ＶＢＢ      低電圧
ＶＤＤ      電源電圧
ＶＳＳ      接地電圧
Ｍ１〜Ｍ８      ＭＯＳトランジスタ
ＭＰ１〜ＭＰ７      ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ７      ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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