(57)【要約】【課題】   半導体メモリ装置とシステムとの間のデータ伝送エラーを検出できるようにする。【解決手段】  メモリセルブロックと、外部から入力されたデータをメモリセルブロックに記録するように所定の信号処理を行うデータ入力部と、データ入力部とメモリセルブロックとの間に連結された第１の広域データラインと、メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、メモリセルブロックとデータ出力部との間に連結された第２の広域データラインと、制御信号によって第１の広域データライン又は第２の広域データラインのデータを選択して出力する多重化部と、多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、半導体メモリ装置の外部に出力するエラー検出コード生成部とを含む。【選択図】  図２
2008071470.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと、
制御信号によって前記第１の広域データライン又は前記第２の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、第１のタイミング信号によって前記第１の広域データラインに出力するラッチ部と、
を含むことを特徴とする請求項１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項３】
前記第１のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成された信号であることを特徴とする請求項２に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項４】
前記データ出力部は、
前記メモリセルブロックから前記第２の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項５】
前記制御信号は、リード動作の際及びライト動作の際、各々信号レベルが異なることを特徴とする請求項１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項６】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
前記制御信号によって異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項７】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項６に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項８】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと、
前記第１の広域データラインの間に連結され、前記第１の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて、前記メモリセルブロックに伝送する第１のデータバス反転部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと、
前記第２の広域データラインの間に連結され、前記メモリセルブロックから前記第２の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて出力する第２のデータバス反転部と、
リード動作及びライト動作に適合するように、前記データ入力部と前記第１のデータバス反転部との間に連結された第１の広域データラインのデータ、又は前記第２のデータバス反転部と前記データ出力部との間に連結された第２の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項９】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、前記第１の広域データラインに出力するラッチ部と、を含むことを特徴とする請求項８に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１０】
前記データ出力部は、
前記第２の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項８に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１１】
前記エラー検出コードを格納し、タイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミング信号のうち１つを選択して前記レジスタに出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項８に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１２】
前記タイミング信号は、前記ライト動作の際、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされ、前記リード動作の際、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項１１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１３】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインを介して伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１４】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１３に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１５】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項１４に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１６】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部から出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインの間に連結され、前記広域データラインを介して双方向に伝送されるデータの各々を以前データとの比較結果によって反転させて出力するデータバス反転部と、
前記データバス反転部に入力されるデータ及び前記データバス反転部から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１７】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、第１のタイミング信号によって前記広域データラインに出力するラッチ部と、を含むことを特徴とする請求項１３  又は  １６に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１８】
前記第１のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成される信号であることを特徴とする請求項１７に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１９】
前記データ出力部は、
前記メモリセルブロックから前記広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項１３又は１６に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２０】
前記エラー検出コード生成部は、
入力されるデータの十進値を所定の数で除算し、その残りに該当する十進値を算出し、それに相当する前記エラー検出コードを生成するロジック回路で構成されることを特徴とする請求項１，７，１３又は１６のいずれかに記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２１】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１６に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２２】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項２１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、データ入出力エラー検出機能を有する半導体メモリ装置に関する。
【背景技術】
【０００２】
図１に示されたように、従来の技術に係る半導体メモリ装置１００は、メモリセルブロック１１０、パッド１２０、ＳＰＣ（Serial to Parallel Converter）１３０、ラッチ部１４０、レジスタ１５０、及びＰＳＣ（Parallel to Serial Converter）１６０を含む。
【０００３】
前記パッド１２０は、メモリ容量とモデルなどの差異によってデータ入出力ピン（Ｐｉｎ）の数が異なるように構成されることができ、図１は、８つのデータ入出力ピンＤＱ＜０：７＞を含む場合を示すものである。
【０００４】
前記ＳＰＣ１３０は、半導体メモリ装置１００が内蔵されたチップセット（Chip Set）のＧＰＵ２００から前記パッド１２０の各ピンを介して入力される直列データを各々並列データに変換し、前記ラッチ部１４０に出力する。
【０００５】
前記ラッチ部１４０は、前記ＳＰＣ１３０から出力された並列データをラッチ（Latch）し、ライト用広域データラインＷＧＩＯを介してメモリセルブロック１１０に出力する。
【０００６】
前記レジスタ１５０は、前記メモリセルブロック１１０から出力された並列データをＦＩＦＯ（First In First Out）方式でリード用広域データラインＲＧＩＯを介して前記ＰＳＣ１６０に出力する。
【０００７】
前記ＰＳＣ１６０は、前記レジスタ１５０から出力された並列データを直列データに変換し、前記パッド１２０の各ピンを介してＧＰＵ２００に出力する。
【０００８】
このように構成された半導体メモリ装置１００は、前記ＧＰＵ２００とデータ入出力動作を行う。この際、データ入出力動作は、前記ＧＰＵ２００から出力されたデータがパッド１２０、ＳＰＣ１３０、及びラッチ部１４０を経てメモリセルブロック１１０の所定のアドレスに格納されるライト（Write）動作と、前記メモリセルブロック１１０から出力されたデータがレジスタ１５０、ＰＳＣ１６０、及びパッド１２０を経てＧＰＵ２００に出力されるリード（Read）動作を意味する。
【０００９】
前述したような従来の半導体メモリ装置、例えば、２ＧＢＰＳ以上の超高速グラフィックメモリは、データ伝送速度が速くなるにつれて、ＧＰＵ２００と半導体メモリ装置１００とのデータ伝送経路上にデータ伝送エラーが発生する確率が非常に高くなっている。
【００１０】
しかし、従来の技術に係る半導体メモリ装置は、ＧＰＵ２００と半導体メモリ装置１００とのデータ伝送経路上に発生し得るデータ伝送エラーを検出したり、これを解決できる手段が全く設けられていないので、致命的な動作エラーを誘発することができるという問題点がある。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許7,139,852（特許文献１）に開示されている。
【特許文献１】アメリカ登録特許7,139,852
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、前述したような従来技術の問題点を解決するためになされたもので、その目的は、半導体メモリ装置と半導体メモリ装置が適用されたシステムとの間のデータ伝送エラーを検出できるようにしたデータ入出力エラー検出機能を有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の一態様に係るデータ入出力エラー検出機能を有する半導体メモリ装置は、複数のメモリセルを備えたメモリセルブロックと；半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と；前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと；前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と；前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと；制御信号によって前記第１の広域データライン又は前記第２の広域データラインのデータを選択して出力する多重化部と；前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と；を含むことを特徴とする。
【００１３】
また、本発明の他の態様に係るデータ入出力エラー検出機能を有する半導体メモリ装置は、複数のメモリセルを備えたメモリセルブロックと；半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と；前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと；前記第１の広域データラインの間に連結され、前記第１の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて、前記メモリセルブロックに伝送する第１のデータバス反転部と；前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と；前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと；前記第２の広域データラインの間に連結され、前記メモリセルブロックから前記第２の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて出力する第２のデータバス反転部と；リード動作及びライト動作に適合するように、前記データ入力部と前記第１のデータバス反転部との間に連結された第１の広域データラインのデータ、又は前記第２のデータバス反転部と前記データ出力部との間に連結された第２の広域データラインのデータを選択して出力する多重化部と；前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と；を含むことを特徴とする。
【００１４】
また、本発明のさらに他の態様に係るデータ入出力エラー検出機能を有する半導体メモリ装置は、複数のメモリセルを備えたメモリセルブロックと；半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と；前記メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と；前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと；前記広域データラインを介して伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と；を含むことを特徴とする。
【００１５】
また、本発明のさらに他の態様に係るデータ入出力エラー検出機能を有する半導体メモリ装置は、複数のメモリセルを備えたメモリセルブロックと；半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と；前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部から出力可能なように所定の信号処理を行うデータ出力部と；前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと；前記広域データラインの間に連結され、前記広域データラインを介して双方向に伝送されるデータの各々を以前データとの比較結果によって反転させて出力するデータバス反転部と；前記データバス反転部に入力されるデータ及び前記データバス反転部から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と；を含むことを特徴とする。
【発明の効果】
【００１６】
本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置は、半導体メモリ装置が適用されたシステムにデータ伝送エラーを検出できる情報を提供するので、半導体メモリ装置とこれを適用したシステムとの間のデータ伝送の信頼性を向上させることができる。
【００１７】
また、半導体メモリ装置の内部において最も広い領域にわたって配置されていて、レイアウトマージンをも最も多く確保している広域データラインを用いてデータ伝送エラーを検出できる情報を生成するので、回路及び配線の追加を最小化することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照して本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置の好ましい実施形態を説明する。
【００１９】
図２は、本発明の第１の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図であり、図３は、本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置のデータ入力動作タイミング図であり、図４は、本発明の第２の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図であり、図５は、本発明の第３の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図であり、図６は、本発明の第４の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図である。
【００２０】
＜第１の実施形態＞
図２に示されたように、本発明の第１の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置３００は、複数のメモリセルを備えるメモリセルブロック１１０と；複数のデータ入出力ピンＤＱ＜０：７＞とエラー検出コードピンＥＤＣを備えるパッド３１０と；直列／並列変換部（Serial to Parallel Converter：以下、ＳＰＣとする。）１３０と、第１のタイミング信号ＤＩＮＳＴＢＰによって動作するラッチ部１４０とから構成され、半導体メモリ装置３００の外部、すなわち半導体メモリ装置３００が内蔵されたチップセット（Chip Set）のＧＰＵ２００から前記パッド３１０を介して入力されたデータを前記メモリセルブロック１１０に記録可能なように所定の信号処理を行うデータ入力部１３０、１４０と；前記データ入力部１３０、１４０と前記メモリセルブロック１１０との間に連結された第１の広域データラインＷＧＩＯと；レジスタ１５０と並列／直列変換部（Parallel to Serial Converter：以下、ＰＳＣとする。）１６０とから構成され、前記メモリセルブロック１１０から出力されたデータを前記パッド３１０を介して半導体メモリ装置３００の外部に出力可能なように所定の信号処理を行うデータ出力部１５０、１６０と；前記メモリセルブロック１１０と前記データ出力部１５０、１６０との間に連結された第２の広域データラインＲＧＩＯと；制御信号ＲＤＷＴによって前記第１の広域データラインＷＧＩＯ又は第２の広域データラインＲＧＩＯのデータを選択して出力する第１の多重化部（以下、ＭＵＸ１とする。）３２０と；前記ＭＵＸ１（３２０）から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードＲ＜０：７＞を生成し、前記半導体メモリ装置３００の外部に出力するエラー検出コード生成部（以下、ＥＤＣ）３３０と；前記エラー検出コードＲ＜０：７＞を格納し、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰによって所定のビット単位で出力する第２のレジスタ３４０と；前記制御信号ＲＤＷＴによって異なるタイミングを有する信号ＤＩＮＳＴＢＰ＿Ｄ、ＩＯＳＡＳＴＢＰ＿Ｄのうち１つを選択して前記第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力する第２の多重化部（以下、ＭＵＸ２とする。）３６０と；前記第２のレジスタ３４０から出力されたエラー検出コードＲ＜０：７＞を直列に変換して出力するＰＳＣ＿２３５０と；を含む。
【００２１】
前記メモリセルブロック１１０は、入出力センスアンプストローブ信号ＩＯＳＡＳＴＢＰによってデータを出力する。
【００２２】
前記ＳＰＣ１３０は、パッド３１０の各データ入出力ピンＤＱ＜０：７＞を介して入力される８ビット直列データを６４ビットの並列データに変換して出力する。
【００２３】
前記ラッチ部１４０は、前記６４ビットの並列データをラッチし、前記第１のタイミング信号ＤＩＮＳＴＢＰによって前記第１の広域データラインＷＧＩＯに出力する。
【００２４】
前記第１のタイミング信号ＤＩＮＳＴＢＰは、半導体メモリ装置の外部から入力されたライト命令を内部信号処理タイミングに適合するように所定時間遅延させて生成した信号である。
【００２５】
前記レジスタ１５０は、メモリセルブロック１１０から前記第２の広域データラインＲＧＩＯを介して入力された６４ビット並列データを格納し、ＦＩＦＯ（First In First Out）方式で出力する。
【００２６】
前記ＰＳＣ１６０は、前記レジスタ１５０から順次に出力される並列データを直列データに変換し、前記パッド３１０の各データ入出力ピンＤＱ＜０：７＞を介して８ビットずつ出力する。
【００２７】
前記制御信号ＲＤＷＴは、半導体メモリがリード動作の際及びライト動作の際、各々信号レベルが異なる信号である。
【００２８】
前記ＥＤＣ３３０の内部ロジック及び出力ビットの数などは、規約ＪＥＤＥＣ（Joint Electron Device Engineering Council）のような規約によって変わることができ、それらのうち１つの種類としてＣＲＣ（Cyclic Redundancy Check）８を使用することができる。この際、ＣＲＣ８は、６４ビットでエラー検出コード８ビットを出力するように構成される。すなわちＣＲＣ８によれば、前記ＥＤＣ３３０は、第１の多重化部３２０から出力されたデータの十進値を所定の除数（Divisor）で除算し、その残りに該当する十進値を算出し、それに相当する８ビットのエラー検出コードを生成する。例えば、第１の多重化部３２０から出力されたデータの十進値が“１０”であり、所定の除数が“７”なら、除算結果による残りは、“３”であるから、これに該当する８ビットの２進コードをエラー検出コードＲ＜０：７＞として出力するものである。もちろん、前述したロジックは、一例を挙げたものであり、回路設計によって様々な変形が可能である。
【００２９】
前記第２のレジスタ３４０は、前記エラー検出コードＲ＜０：７＞を格納し、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰによってＦＩＦＯ方式で出力する。
【００３０】
前記ＭＵＸ２（３６０）は、制御信号ＲＤＷＴによって異なるタイミングを有する信号ＤＩＮＳＴＢＰ＿Ｄ、ＩＯＳＡＳＴＢＰ＿Ｄのうち１つを選択し、前記第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力する。
【００３１】
この際、リード動作である場合、ＩＯＳＡＳＴＢＰ＿Ｄが第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力され、ライト動作である場合、ＤＩＮＳＴＢＰ＿Ｄが第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力される。
【００３２】
前記ＩＯＳＡＳＴＢＰ＿Ｄは、前記メモリセルブロック１１０のデータ出力タイミングを設定するために使われるＩＯＳＡＳＴＢＰを、前記ＥＤＣ３３０のデータ処理時間マージン（Margin）だけ遅延させた信号であり、ＤＩＮＳＴＢＰ＿Ｄは、前記ラッチ部１４０のデータ出力タイミングを設定するために使われるＤＩＮＳＴＢＰを、前記エラー検出コード生成部３３０のデータ処理時間マージン（Margin）だけ遅延させた信号である。
【００３３】
したがって、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰは、前記ラッチ部１４０からデータが出力される時点から前記エラー検出コード生成部３３０のデータ処理時間が経過した後にイネーブルされ、前記メモリセルブロック１１０からデータが出力される時点から前記エラー検出コード生成部３３０のデータ処理時間が経過した後にイネーブルされる。
【００３４】
前記ＰＳＣ＿２（３５０）は、前記第２のレジスタ３４０から出力されたエラー検出コードＲ＜０：７＞を直列に変換し、前記パッド３１０のＥＤＣピンを介して出力する。
【００３５】
以下、このように構成された本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置のライト動作時のエラー検出コード生成動作を図３を参照して説明する。
【００３６】
まず、図２の構成において、ＳＰＣ１３０、ＰＳＣ１６０、及びＰＳＣ＿２（３５０）は、外部クロックであるＲＥＦＣＬＫのタイミングに合わせて動作し、その以外の構成は、内部クロックであるＨＣＬＫのタイミングに合わせて動作する。
【００３７】
外部のライト命令が入力され、パッド３１０のデータ入出力ピンＤＱ＜０：７＞の各々を介して８ビットずつトータル６４ビットの直列データが順次に入力される。
【００３８】
前記ＳＰＣ１３０がＲＥＦＣＬＫによって前記６４ビットの直列データを６４ビットの並列データに変換し、前記ラッチ部１４０に出力する。
【００３９】
前記外部のライト命令が入力され、所定時間遅延されて、ＨＣＬＫのＴ２区間に内部ライト命令（Internal Write Command）が発生し、これを遅延させたＤＩＮＳＴＢＰがＴ４区間に発生する。
【００４０】
前記ＳＰＣ１３０を介して変換された６４ビットの並列データは、前記ラッチ部１４０で所定時間遅延されて、前記ＤＩＮＳＴＢＰのハイ区間に整列される。
【００４１】
前記ラッチ部１４０は、前記整列されたデータ（Aligned Data）をＤＩＮＳＴＢＰによってＷＧＩＯを介してメモリセルブロック１１０に出力する。
【００４２】
現在、半導体メモリ装置３００がライト動作状態であるから、ＭＵＸ１（３２０）は、ＲＤＷＴによってＷＧＩＯのデータを選択してＥＤＣ３３０に出力し、ＥＤＣ３３０は、入力されたデータを所定の除数で除算し、その残りを求め、それに相当するエラー検出コードＲ＜０：７＞を生成し、第２のレジスタ３４０に出力する。
【００４３】
前記第２のレジスタ３４０は、ＭＵＸ２（３６０）がＤＩＮＳＴＢＰ＿Ｄを選択して生成したＦＩＦＯ＿ＩＮＳＴＢＰによってエラー検出コードＲ＜０：７＞をＦＩＦＯ方式で格納及び出力する。
【００４４】
前記ＰＳＣ＿２（３５０）は、前記第２のレジスタ３４０から出力されるエラー検出コードＲ＜０：７＞を直列データに変換し、パッド３１０のＥＤＣピンを介して順次に出力する。
【００４５】
前記ＧＰＵ２００は、自身が出力したデータの十進値を知っており、ＥＤＣ３３０で使われる除数をも知っているので、自身が出力したデータによって半導体メモリ装置３００から出力されるエラー検出コードＲ＜０：７＞を予め知っている。したがって、半導体メモリ装置３００から出力されるエラー検出コードＲ＜０：７＞と自身が知っているコード値とが一致する場合に、正常なデータ伝送がなされたものと判断し、それとも、データ伝送エラーが発生したものと判断し、データを再伝送する。
【００４６】
一方、本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置のリード動作時のエラー検出コード生成動作は、ＭＵＸ１（３２０）がＲＧＩＯのデータを選択してＥＤＣ３３０に供給し、ＭＵＸ２（３６０）がＩＯＳＡＳＴＢＰ＿Ｄを選択してＦＩＦＯ＿ＩＮＳＴＢＰを生成することに差異があり、その以外の動作は、ライト動作時と類似しているので、説明を省略する。
【００４７】
本発明の第１の実施形態によれば、前記第１の広域データラインＷＧＩＯ及び第２の広域データラインＲＧＩＯは、各々半導体メモリのライト動作及びリード動作の専用で使われるラインであって、その以外の信号ラインに比べて半導体メモリ装置３００内で最も広い領域にわたって配置されていて、レイアウトマージンをも最も多く確保している。したがって、エラー検出コードＲ＜０：７＞を生成するために使われるデータを前記第１の広域データラインＷＧＩＯと第２の広域データラインＲＧＩＯから供給されるようにし、本発明のエラー検出コード生成と関連した構成による配線及び回路面積を最小化することができる。
【００４８】
＜第２の実施形態＞
図４に示されたように、本発明の第２の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置４００は、複数のメモリセルを備えたメモリセルブロック１１０と；複数のデータ入出力ピンＤＱ＜０：７＞、ＤＢＩ（Data Bus Inversion）ピン、及びエラー検出コードピンＥＤＣを備えたパッド４１０と；ＳＰＣ４２０と、第１のタイミング信号ＤＩＮＳＴＢＰによって動作するラッチ部４３０とから構成され、半導体メモリ装置４００の外部、すなわち半導体メモリ装置４００が内蔵されたチップセット（Chip Set）のＧＰＵ２００から前記パッド４１０を介して入力されたデータを前記メモリセルブロック１１０に記録可能なように所定の信号処理を行うデータ入力部４２０、４３０と；前記データ入力部４２０、４３０と前記メモリセルブロック１１０との間に連結された第１の広域データラインＷＧＩＯと；前記第１の広域データラインＷＧＩＯの間に連結され、前記ラッチ部４３０から出力されたデータを以前データとの比較結果、すなわちパッド４１０のＤＢＩピンを介して入力されたＤＢＩ信号によって反転させて、前記メモリセルブロック１１０に伝送する第１のデータバス反転部（以下、ＤＢＩ＿１とする。）４４０と；レジスタ４６０とＰＳＣ４７０とから構成され、前記メモリセルブロック１１０から出力されたデータを前記パッド４１０を介して半導体メモリ装置４００の外部に出力可能なように所定の信号処理を行うデータ出力部４６０、４７０と；前記メモリセルブロック１１０と前記データ出力部４６０、４７０との間に連結された第２の広域データラインＲＧＩＯと；前記第２の広域データラインＲＧＩＯの間に連結され、前記メモリセルブロック１１０から出力されたデータを以前データと比較して反転させ、前記比較結果によってＤＢＩ信号を生成し、前記反転させたデータと一緒に出力する第２のデータバス反転部（以下、ＤＢＩ＿２とする。）４５０と；制御信号ＲＤＷＴによって前記ラッチ部４３０と前記ＤＢＩ＿１（４４０）との間に連結された第１の広域データラインＷＧＩＯのデータ、又は前記ＤＢＩ＿２（４５０）と前記レジスタ４６０との間に連結された第２の広域データラインＲＧＩＯのデータを選択して出力する多重化部ＭＵＸ１（４８０）と；前記ＭＵＸ１（４８０）から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードＲ＜０：７＞を生成し、前記半導体メモリ装置４００の外部に出力するＥＤＣ４９０と；前記エラー検出コードＲ＜０：７＞を格納し、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰによって所定のビット単位で出力する第２のレジスタ５００と；前記制御信号ＲＤＷＴによって異なるタイミングを有する信号ＤＩＮＳＴＢＰ＿Ｄ、ＩＯＳＡＳＴＢＰ＿Ｄのうち１つを選択して前記第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力するＭＵＸ２（５２０）と；前記第２のレジスタ５００から出力されたエラー検出コードＲ＜０：７＞を直列に変換して出力するＰＳＣ＿２（５１０）と；を含む。
【００４９】
前記ＤＢＩ（Data Bus Inversion）は、データと別途に追加されたＤＢＩ信号を用いてデータを反転させて伝送することによって、データ伝送の時、全体データビットのうち以前データビットに比べて現在データビットが変わる個数が増加するにつれて発生する同時スイッチングノイズ（Simultaneous Switching Noise）又は内部シンボル干渉（Inter Symbol Interference）問題を防止する機能である。
【００５０】
本発明の第２の実施形態は、半導体メモリ装置４００が上述したＤＢＩ機能を備える場合であって、第１の広域データラインＷＧＩＯ及び第２の広域データラインＲＧＩＯに各々ＤＢＩ＿１（４４０）及びＤＢＩ＿２（４５０）が連結されている。
【００５１】
前記ＧＰＵ２００から６４ビットのデータと８ビットのＤＢＩ信号を含むトータル７２ビットが入力され、ＤＢＩ＿１（４４０）から前記８ビットのＤＢＩ信号を用いて６４ビットのデータを反転して、又は元の状態のままにメモリセルブロック１１０に出力する。
【００５２】
また、ＤＢＩ＿２（４５０）がメモリセルブロック１１０から出力された６４ビットのデータを以前メモリセルブロック１１０の出力データと比較して８ビットのＤＢＩ信号を生成し、６４ビットのデータと一緒にトータル７２ビットがパッド４１０を介してＧＰＵ２００に出力されるようにする。
【００５３】
したがって、処理されるデータのビット数に差異があるだけで、半導体メモリのリード及びライト動作と、エラー検出コードＲ＜０：７＞の生成動作は、本発明の第１の実施形態と同様である。
【００５４】
但し、本発明の第２の実施形態によれば、エラー検出コードＲ＜０：７＞を生成するために使われるデータがＤＢＩ信号を含む７２ビットとなり得るように、前記ＤＢＩ＿１（４４０）の入力端に連結された第１の広域データラインＷＧＩＯと、前記ＤＢＩ＿２（４５０）の出力端に連結された第２の広域データラインＲＧＩＯから供給されるようにしたことが核心である。もちろん、本発明の第２の実施形態は、第１の広域データラインＷＧＩＯと第２の広域データラインＲＧＩＯを利用するので、エラー検出コードの生成と関連した構成による配線及び回路面積を最小化することができる。
【００５５】
＜第３の実施形態＞
図５に示されたように、本発明の第３の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置６００は、複数のメモリセルを備えたメモリセルブロック１１０と；複数のデータ入出力ピンＤＱ＜０：７＞とエラー検出コードピンＥＤＣを備えたパッド３１０と；ＳＰＣ１３０と、第１のタイミング信号ＤＩＮＳＴＢＰによって動作するラッチ部１４０とから構成され、半導体メモリ装置６００の外部、すなわち半導体メモリ装置６００が内蔵されたチップセット（Chip Set）のＧＰＵ２００から前記パッド３１０を介して入力されたデータを前記メモリセルブロック１１０に記録可能なように所定の信号処理を行うデータ入力部１３０、１４０と；レジスタ１５０とＰＳＣ１６０とから構成され、前記メモリセルブロック１１０から出力されたデータを前記パッド３１０を介して半導体メモリ装置６００の外部に出力可能なように所定の信号処理を行うデータ出力部１５０、１６０と；前記データ入力部１３０、１４０及び前記データ出力部１５０、１６０と、前記メモリセルブロック１１０との間に共通連結された広域データラインＧＩＯと；前記広域データラインＧＩＯを介して双方向に伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードＲ＜０：７＞を生成し、前記半導体メモリ装置６００の外部に出力するＥＤＣ３３０と；前記エラー検出コードＲ＜０：７＞を格納し、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰによって所定のビット単位で出力する第２のレジスタ３４０と；前記制御信号ＲＤＷＴによって異なるタイミングを有する信号ＤＩＮＳＴＢＰ＿Ｄ、ＩＯＳＡＳＴＢＰ＿Ｄのうち１つを選択して前記第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力するＭＵＸ６１０と；前記第２のレジスタ３４０から出力されたエラー検出コードＲ＜０：７＞を直列に変換して出力するＰＳＣ＿２（３５０）と；を含む。
【００５６】
本発明の第３の実施形態は、広域データラインＧＩＯを半導体メモリ装置６００のライト動作及びリード動作時に共有した場合であって、本発明の第１及び第２の実施形態と同様に、前記ＥＤＣ３３０が前記広域データラインＧＩＯを介してデータを供給されて、エラー検出コードＲ＜０：７＞の生成動作を行う。この際、広域データラインＧＩＯが共有されているので、ＥＤＣ３３０に供給されるデータを選択するための多重化部を必要としない。そして、本発明の第３の実施形態に係る半導体メモリ装置６００のリード及びライト動作と、エラー検出コードＲ＜０：７＞の生成動作は、本発明の第１の実施形態と同様である。
【００５７】
本発明の第３の実施形態によれば、広域データラインＧＩＯは、各々半導体メモリのライト動作とリード動作の共用で使われるラインであって、その以外の信号ラインに比べて半導体メモリ装置６００内で最も広い領域にわたって配置されていて、レイアウトマージンをも最も多く確保している。したがって、エラー検出コードＲ＜０：７＞を生成するために使われるデータを前記広域データラインＧＩＯから供給されるようにして、本発明のエラー検出コード生成と関連した構成による配線及び回路面積を最小化することができる。また、前記データ入力部１３０、１４０及びデータ出力部１５０、１６０とメモリセルブロック１１０との間に連結された広域データラインＧＩＯのどこでもＥＤＣ３３０へのデータ入力のための配線を連結することができる。
【００５８】
＜第４の実施形態＞
図６に示されたように、本発明の第４の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置７００は、複数のメモリセルを備えたメモリセルブロック１１０と；複数のデータ入出力ピンＤＱ＜０：７＞、ＤＢＩ（Data Bus Inversion）ピン、及びエラー検出コードピンＥＤＣを備えたパッド４１０と；ＳＰＣ４２０と、第１のタイミング信号ＤＩＮＳＴＢＰによって動作するラッチ部４３０とから構成され、半導体メモリ装置７００の外部、すなわち半導体メモリ装置７００が内蔵されたチップセット（Chip Set）のＧＰＵ２００から前記パッド４１０を介して入力されたデータを前記メモリセルブロック１１０に記録可能なように所定の信号処理を行うデータ入力部４２０、４３０と；レジスタ４６０とＰＳＣ４７０とから構成され、前記メモリセルブロック１１０から出力されたデータを前記パッド４１０を介して半導体メモリ装置７００の外部に出力可能なように所定の信号処理を行うデータ出力部４６０、４７０と；前記データ入力部４２０、４３０及び前記データ出力部４６０、４７０と、前記メモリセルブロック１１０との間に共通連結された広域データラインＧＩＯと；前記広域データラインＧＩＯの間に連結され、前記広域データラインＧＩＯを介して双方向に伝送されるデータの各々に対して以前データとの比較結果によって反転させて出力するＤＢＩ７１０と；前記ＤＢＩ７１０に入力されるデータ及び前記ＤＢＩ７１０から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードＲ＜０：７＞を生成して出力するＥＤＣ４９０と；前記エラー検出コードＲ＜０：７＞を格納し、第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰによって所定のビット単位で出力する第２のレジスタ５００と；前記制御信号ＲＤＷＴによって異なるタイミングを有する信号ＤＩＮＳＴＢＰ＿Ｄ、ＩＯＳＡＳＴＢＰ＿Ｄのうち１つを選択して前記第２のタイミング信号ＦＩＦＯ＿ＩＮＳＴＢＰとして出力するＭＵＸ７２０と；前記第２のレジスタ５００から出力されたエラー検出コードＲ＜０：７＞を直列に変換して出力するＰＳＣ＿２（５１０）と；を含む。
【００５９】
本発明の第４の実施形態は、半導体メモリ装置７００が上述したＤＢＩ機能を具備し、広域データラインＧＩＯを半導体メモリ装置７００のライト動作及びリード動作時に共有した場合であって、広域データラインＧＩＯの間にＤＢＩ７１０が連結されている。
【００６０】
前記ＧＰＵ２００から６４ビットのデータと８ビットのＤＢＩ信号を含むトータル７２ビットが入力され、ＤＢＩ７１０から前記８ビットのＤＢＩ信号を用いて６４ビットのデータを反転して、又は元状態のままにメモリセルブロック１１０に出力する。
【００６１】
また、ＤＢＩ７１０がメモリセルブロック１１０から出力された６４ビットのデータを以前メモリセルブロック１１０の出力データと比較して８ビットのＤＢＩ信号を生成し、６４ビットのデータと一緒にトータル７２ビットがパッド４１０を介してＧＰＵ２００に出力されるようにする。
【００６２】
したがって、広域データラインＧＩＯを共有したことと、処理されるデータのビット数に差異があるだけで、半導体メモリのリード及びライト動作と、エラー検出コードＲ＜０：７＞の生成動作は、本発明の他の実施形態と同様である。
【００６３】
但し、本発明の第４の実施形態によれば、エラー検出コードＲ＜０：７＞を生成するために使われるデータがＤＢＩ信号を含む７２ビットとなり得るように、ＥＤＣ４９０の入力ライン配線を前記データ入力部４２０、４３０及びデータ出力部４６０、４７０とＤＢＩ７１０との間の広域データラインＧＩＯから供給されるようにしたことが核心である。
【００６４】
本発明の第４の実施形態によれば、広域データラインＧＩＯは、各々半導体メモリのライト動作とリード動作の共用で使われるラインであって、その以外の信号ラインに比べて半導体メモリ装置７００内において最も広い領域にわたって配置されていて、レイアウトマージンをも最も多く確保している。
【００６５】
したがって、エラー検出コードＲ＜０：７＞を生成するために使われるデータを前記広域データラインＧＩＯから供給されるようにして、本発明のエラー検出コード生成と関連した構成による配線及び回路面積を最小化することができる。
【００６６】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００６７】
【図１】従来の技術に係る半導体メモリ装置のブロック図である。
【図２】本発明の第１の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図である。
【図３】本発明に係るデータ入出力エラー検出機能を有する半導体メモリ装置のデータ入出力動作タイミング図である。
【図４】本発明の第２の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図である。
【図５】本発明の第３の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図である。
【図６】本発明の第４の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置のブロック図である。
【符号の説明】
【００６８】
１００、３００、４００、６００、７００…半導体メモリ装置
１１０…メモリセルブロック
１２０、３１０、４１０…パッド
１３０、４２０…直列／並列変換部（Serial to Parallel Converter：ＳＰＣ）
１４０、４３０…ラッチ部
１５０、３４０、４６０、５００…レジスタ
１６０、３５０、４７０、５１０…並列／直列変換部（Parallel to Serial Converter：ＰＳＣ）
２００…ＧＰＵ（Graphic Processing Unit）
３２０、３６０、４８０、５２０、６１０、７２０…多重化部（Multiplexer：ＭＵＸ）
３３０、４９０…エラー検出コード生成部（Error Detection Code Generator：ＥＤＣ）
４４０、４５０、７１０…データバス反転部（Data Bus Inversion Unit：ＤＢＩ）
【図１】
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【図２】
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【図３】
2008071470.tif 000005
【図４】
2008071470.tif 000006
【図５】
2008071470.tif 000007
【図６】
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