(57)【要約】【課題】キャパシタの形成に際して、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜に含まれることを抑制する。【解決手段】半導体装置の製造方法は、シリコン基板の上部にキャパシタ収容絶縁膜１４を形成するステップと、キャパシタ収容絶縁膜１４の表面に下部電極１６、金属酸化物からなる容量絶縁膜１７、及び、アモルファス状態の上部電極１８を順次に成膜するステップと、酸化性ガス雰囲気中で上部電極１８及び容量絶縁膜１７をアニール処理するステップと、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部に絶縁膜を形成するステップと、
前記絶縁膜の表面に下部電極、金属酸化物からなる容量絶縁膜、及び、アモルファス状態の上部電極を順次に成膜するステップと、
酸化性ガス雰囲気中で前記上部電極及び容量絶縁膜をアニール処理するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アニール処理では、前記アモルファス状態の上部電極を結晶化させる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部電極が、貴金属又は貴金属を含む酸化物からなる、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記容量絶縁膜及び上部電極の成膜を４００℃未満の基板温度で行い、前記アニール処理を４００℃以上の基板温度で行う、請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記容量絶縁膜及び上部電極の成膜を外部雰囲気に晒すことなく連続的に行う、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体装置におけるキャパシタを形成する技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、シリコン基板の上方に形成され、このＭＩＳＦＥＴに接続されたキャパシタとから構成されている。メモリセルでは、ＭＩＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。
【０００３】
近年、ＤＲＡＭの高集積化に伴い、一つのメモリセルがシリコン基板上を占有できる面積が縮小されている。小さな占有面積で所要のキャパシタの静電容量を確保するために、シリコン基板の上方に堆積した厚い絶縁膜（キャパシタ収容絶縁膜）に楕円形の断面を有する溝孔（キャパシタ収容孔）を形成すると共に、このキャパシタ収容孔の表面に沿ってキャパシタを略シリンダ状に形成した、シリンダ型キャパシタが採用されている。
【０００４】
シリンダ型キャパシタの形成に際しては、キャパシタ収容絶縁膜にキャパシタ収容孔を形成した後、キャパシタ収容孔の内部に下部電極、容量絶縁膜、及び、上部電極を順次に形成する。下部電極及び上部電極には、ＴｉＮなどを用いる。単位表面積当たりのキャパシタの静電容量を増大させるために、容量絶縁膜には、高い誘電率を有する遷移金属酸化物が用いられる。
【０００５】
遷移金属酸化物からなる容量絶縁膜の形成プロセスでは、遷移金属酸化物からなる容量絶縁膜を成膜するステップと、成膜した容量絶縁膜を酸素ガス雰囲気中でアニール処理するステップとを行う。酸素ガス雰囲気中でのアニール処理は、遷移金属酸化物からなる容量絶縁膜中の欠陥を減少させて絶縁性を高めるために必要であり、一般的に６００〜７００℃の基板温度で行う。
【０００６】
遷移金属酸化物からなる容量絶縁膜を有するキャパシタについては、例えば特許文献１、２に記載されている。
【特許文献１】特開２００１−１０２５３７号公報
【特許文献２】特開平１１−１２１６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来の製造方法では、酸素ガス雰囲気中でのアニール処理によって容量絶縁膜の絶縁性を高めている。しかし、従来の製造方法によって形成された容量絶縁膜では、絶縁耐圧の不足による性能劣化が見られ、これによってスループットが低下することがあった。本発明者は、この原因を追究したところ、容量絶縁膜の膜中に含まれる水分や有機物がその原因となっていることが判明した。
【０００８】
特許文献１、２は、酸素ガス雰囲気中でのアニール処理に後続して上部電極を形成し、又は、酸素ガス雰囲気中でのアニール処理に先立って上部電極を形成する製造方法を記載している。しかし、どのような製造方法を採用することによって、容量絶縁膜に水分や有機物が含まれることを抑制できるかについては記載がなかった。
【０００９】
本発明は、上記に鑑み、キャパシタの形成に際して、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜に含まれることを抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明に係る半導体装置の製造方法は、
半導体基板の上部に絶縁膜を形成するステップと、
前記絶縁膜の表面に下部電極、金属酸化物からなる容量絶縁膜、及び、アモルファス状態の上部電極を順次に成膜するステップと、
酸化性ガス雰囲気中で前記上部電極及び容量絶縁膜をアニール処理するステップと、
を有することを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、酸化性ガス雰囲気中でのアニール処理に先立って、アモルファス状態の上部電極を成膜するので、水分や有機物といったキャパシタのリーク電流を増大させる物質が上部電極を通過して容量絶縁膜へ拡散することを抑制できる。これによって、キャパシタのリーク電流の増大を抑制し、半導体装置の歩留まりを向上させることが出来る。
【発明を実施するための最良の形態】
【００１２】
以下に、添付図面を参照し、本発明の実施例について説明する。図１は、本発明の一実施例に係る半導体装置の製造方法によって製造される半導体装置の断面図である。半導体装置１０は、ＤＲＡＭであって、図示しないシリコン基板を有し、シリコン基板の表面部分にはＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極に隣接するシリコン基板の表面部分に形成されたソース／ドレイン不純物拡散層とで構成される。
【００１３】
ゲート電極を覆ってシリコン基板上には層間絶縁膜１１が堆積されている。層間絶縁膜１１を貫通してドレイン不純物拡散層に接続するコンタクトホール１２が形成され、コンタクトホール１２の内部に不純物ドープ多結晶シリコンからなるコンタクトプラグ１３が充填されている。層間絶縁膜１１上にはＳｉＯ２からなるキャパシタ収容絶縁膜１４が堆積されている。キャパシタ収容絶縁膜１４を貫通してコンタクトプラグ１３の頂部を露出させるキャパシタ収容孔１５が形成されている。キャパシタ収容孔１５は、例えば楕円形の断面形状を有する。
【００１４】
コンタクトプラグ１３は、例えばタングステン等の導電材料で構成されてもよい。また、層間絶縁膜１１は、複数の層から構成されてもよく、コンタクトプラグ１３も複数のプラグ部分から構成されてもよい。
【００１５】
コンタクトプラグ１３の頂部に接続して、キャパシタ収容孔１５の内部及びキャパシタ収容絶縁膜１４の表面にＴｉＮからなる下部電極１６が形成されている。下部電極１６及びキャパシタ収容絶縁膜１４上には、ランタン（Ｌａ）含有酸化チタンからなる容量絶縁膜１７が形成されている。容量絶縁膜１７上には、Ｒｕからなる上部電極１８が形成されている。下部電極１６、容量絶縁膜１７、及び、上部電極１８は、キャパシタ１９を構成する。
【００１６】
図２（ａ）〜（ｃ）は、図１の半導体装置１０を製造する各製造段階を順次に示す断面図である。先ず、公知の方法を用いてシリコン基板の表面部分にＭＩＳＦＥＴを形成した後、ゲート電極を覆ってシリコン基板上に層間絶縁膜１１を堆積する。次いで、層間絶縁膜１１を貫通してドレイン不純物拡散層を露出するコンタクトホール１２を開孔した後、コンタクトホール１２の内部を、不純物ドープ多結晶シリコンで充填してコンタクトプラグ１３を形成する。
【００１７】
引き続き、層間絶縁膜１１及びコンタクトプラグ１３上に、ＳｉＯ２からなるキャパシタ収容絶縁膜１４を堆積する。次いで、フォトリソグラフィ技術を用いて、キャパシタ収容絶縁膜１４上にマスクパターンを形成した後、このマスクパターンを用いてコンタクトプラグ１３が露出するまでキャパシタ収容絶縁膜１４をエッチングし、キャパシタ収容孔１５を形成する。その後、マスクパターンを除去する（図２（ａ））。
【００１８】
引き続き、キャパシタ収容孔１５の内部及びキャパシタ収容絶縁膜１４上にＴｉＮ膜を成膜した後、成膜したＴｉＮ膜をパターニングして、図２（ｂ）に示す下部電極１６を形成する。次いで、図２（ｃ）に示すように、下部電極１６上にランタン含有酸化チタンからなる容量絶縁膜１７を成膜する。次いで、容量絶縁膜１７上に、Ｒｕからなる上部電極１８をアモルファス状態で成膜する。
【００１９】
本実施例では、容量絶縁膜１７の成膜ステップと上部電極１８の成膜ステップとの間に他のステップを介在させることなく連続的に行う。また、マルチチャンバ型の成膜装置を用い、容量絶縁膜１７成膜用のチャンバ内から上部電極１８成膜用のチャンバ内へのウエハの移動に際して、ウエハを外部雰囲気に晒すことなく高真空下又は不活性ガス雰囲気中で行う。これによって、容量絶縁膜１７の成膜後であって上部電極１８の成膜前に、容量絶縁膜１７の表面に水分や有機物といったキャパシタのリーク電流を増大させる物質が付着することを抑制できる。
【００２０】
また、アモルファス状態のＲｕは、結晶状態のＲｕに比して物質を拡散させにくい。このため、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜１７へ拡散することを抑制できる。
【００２１】
Ｒｕからなる上部電極１８の成膜に際しては、基板温度を３００℃程度とするプラズマＣＶＤ（Chemical Vapor Deposition）法を用い、プリカーサとしてＲｕ（ＥｔＣｐ）２（bis(Ethylcyclopentadienyl)Ruthenium）を用いる。プリカーサとしては、ＤＥＲ（(2,4-Dimethylpentadienyl)(Ethylcyclopentadienyl)Ruthenium）を用いてもよい。
【００２２】
Ｒｕからなる上部電極１８の成膜に際しては、プラズマＣＶＤ法以外にも、めっき法や、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法を用いることもできる。しかし、ＣＶＤ法やＡＬＤ法は、プラズマＣＶＤやめっき法に比して、基板温度を高くしないとキャパシタ収容孔１５の内部に一様に成膜できない。Ｒｕの成膜に際しては、基板温度が高くなると結晶状態で成膜され易くなる。従って、本実施例では、プラズマＣＶＤ法やめっき法を用いることによって、アモルファス状態の上部電極１８を成膜することとした。
【００２３】
なお、キャパシタがキャパシタ収容孔１５内に形成されるシリンダ型ではなく、例えば円柱状の絶縁材料の表面に形成されるものである場合には、Ｒｕからなる上部電極１８の成膜に際してＣＶＤ法やＡＬＤ法を用いても、比較的低い基板温度で一様に成膜できる。
【００２４】
上部電極１８の成膜に後続して、酸素ガス雰囲気中で基板温度を７００℃とするアニール処理を３分間行う。アニール処理に際しては、上部電極１８中を酸素ガスが拡散して容量絶縁膜１７に到達し、容量絶縁膜１７の酸化を促進する。これによって、容量絶縁膜１７中の欠陥を減少させて、絶縁性を高めることが出来る。アニール処理によって、アモルファス状態のＲｕからなる上部電極１８が導電性を保ったまま結晶化する。
【００２５】
本実施例の製造方法によれば、上部電極１８の成膜後に酸素ガス雰囲気中のアニール処理を行うので、容量絶縁膜１７が露出した状態でアニール処理を行う製造方法に比して、アニール処理に際しての容量絶縁膜１７の表面ラフネスの増大を抑制できる。従って、容量絶縁膜１７を一様な厚みに形成でき、局所的な電界集中を防止して、絶縁破壊を防止できる。また、このため、容量絶縁膜１７の絶縁信頼性を保ったまま膜厚を縮小でき、キャパシタの静電容量を更に増大できる。
【００２６】
また、容量絶縁膜１７の成膜に後続してウエハを外部雰囲気に晒すことなく上部電極１８を成膜すると共に、容量絶縁膜１７の表面が上部電極１８によって覆われた状態でアニール処理を行うので、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜１７の表面に付着することを防止できる。
【００２７】
更に、上部電極１８をアモルファス状態で成膜するので、結晶状態で成膜する製造方法に比して、上記の水分や有機物といったキャパシタのリーク電流を増大させる物質が上部電極１８を通過して容量絶縁膜１７へ拡散することを抑制できる。これらによって、キャパシタのリーク電流の増大を効果的に抑制し、半導体装置の歩留まりを向上させることが出来る。
【００２８】
なお、上部電極１８を構成する材料はＲｕに限定されないが、比較的低温下でアモルファス状態での成膜が可能で、且つ、酸素ガス雰囲気中でのアニール処理で導電性を保ちつつ結晶化する材料が好ましい。そのような材料として、Ｒｕ、Ｉｒ、Ｐｔ、Ｒｅ等の貴金属、又は、それら貴金属を含むＲｕＯ２、ＩｒＯ２、ＳｒＲｕＯ３、ＲｅＯ３などの酸化物がある。これらの材料は、酸素ガス雰囲気中で４００℃以上の基板温度でアニール処理を行うと、結晶化する。
【００２９】
また、容量絶縁膜１７を構成する材料もランタン含有酸化チタンに限定されず、Ｔａ２Ｏ５、ＨｆＯ２、ＳｒＴｉＯ３などの遷移金属酸化物を用いることによって、高い静電容量を得ることが出来る。酸素ガス雰囲気中でのアニール処理に際する基板温度は、Ｔａ２Ｏ５を用いる場合には７００℃、ＨｆＯ２を用いる場合には６００℃以下、ＳｒＴｉＯ３を用いる場合には６００℃とすることが出来る。アニール処理に際しては、酸素ガス以外の酸化性ガスを用いてもよい。
【００３０】
以上、本発明をその好適な実施例に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施例の構成にのみ限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例に係る半導体装置の製造方法で製造される半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【符号の説明】
【００３２】
１０：半導体装置
１１：層間絶縁膜
１２：コンタクトホール
１３：コンタクトプラグ
１４：キャパシタ収容絶縁膜
１５：キャパシタ収容孔
１６：下部電極
１７：容量絶縁膜
１８：上部電極
１９：キャパシタ
【図１】
2008311268.tif 000003
【図２】
2008311268.tif 000004