(57)【要約】【課題】  均質な金属シリサイド膜を有する高アスペクト比の制御ゲート電極を有する半導体装置を提供する。【解決手段】  半導体装置は、セルトランジスタ領域において半導体基板１上に積層された、第１絶縁膜１４Ａ、第１ゲート電極１５、電極間絶縁膜１６、第２ゲート電極３を有する。第２ゲート電極は、上部表面において第１金属シリサイド膜２２を含む。半導体基板の表面には、第１絶縁膜下方の領域を挟む第１ソース／ドレイン領域２３が形成される。選択ゲートトランジスタ領域または周辺トランジスタ領域において半導体基板上に、第２絶縁膜１４Ｂ、第３ゲート電極１５、３が積層される。第３ゲート電極は、上部表面において第１金属シリサイドの厚さより薄い第２金属シリサイド膜２２を有する。半導体基板の表面には、第２絶縁膜下方の領域を挟む第２ソース／ドレイン領域２３が形成される。【選択図】      図２
2008072061.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタ領域において半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極膜上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、上部表面において第１金属シリサイド膜を有する第２ゲート電極と、
前記半導体基板の表面に形成され、前記第１絶縁膜下方の領域を挟む第１ソース／ドレイン領域と、
選択ゲートトランジスタ領域または周辺トランジスタ領域において前記半導体基板上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられ、上部表面において前記第１金属シリサイドの厚さより薄い第２金属シリサイド膜を有する第３ゲート電極と、
前記半導体基板の表面に形成され、前記第２絶縁膜下方の領域を挟む第２ソース／ドレイン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２金属シリサイド膜が、前記第３ゲート電極の側部表面において形成され、
前記第３ゲート電極の前記側部表面の前記第２金属シリサイド膜が前記第１金属シリサイド膜と同じ厚さを有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極膜上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、上部表面および側部表面において第１金属シリサイド膜を有する第２ゲート電極と、
前記半導体基板の表面に形成され、前記第１絶縁膜下方の領域を挟む第１ソース／ドレイン領域と、
を具備し、
前記第２ゲート電極の前記側部表面における前記第１金属シリサイド膜は、前記第２ゲート電極の中央部における前記第１金属シリサイド膜より厚いことを特徴とする半導体装置。
【請求項４】
半導体基板上に、最上部に第１導電膜を有する、導電膜と絶縁膜の積層構造を有するゲート電極構造を形成する工程と、
前記ゲート電極構造下方の領域を挟むソース／ドレイン領域を前記半導体基板表面に形成する工程と、
前記ゲート電極構造の側面を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜の上端を、前記第１導電膜の側面の少なくとも一部が露出するまで後退させる工程と、
前記第１導電膜の上面上および露出された前記側面上に金属膜を形成する工程と、
前記金属膜と前記第１導電膜とを反応させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記金属膜と前記第１導電膜とを反応させる工程が、前記第１導電膜の前記側面から中心に向かうシリサイド化された領域を、この側面と反対側の側面から前記中心に向かうシリサイド化された領域に到達させる工程を含む、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、浮遊ゲート電極と制御ゲート電極が電極間絶縁膜を介して設けられた積層型トランジスタの構造およびその製造方法に関する。
【背景技術】
【０００２】
浮遊ゲート電極、電極間絶縁膜、および制御ゲート電極が積層された構造を有するトランジスタを用いた不揮発性半導体記憶装置が知られている。このようなトランジスタをメモリセルとして用い、このメモリセルを複数個直列に接続することにより、いわゆるＮＡＮＤ型のフラッシュメモリのＮＡＮＤセルストリングが構成される。
【０００３】
このＮＡＮＤ型フラッシュメモリの制御ゲート電極となる電極膜の一部に、金属シリサイド膜を用いることによって、制御ゲート電極の抵抗値を減ずる試みが行われている。電極膜の金属シリサイド化は、例えば、ポリシリコンからなる電極膜の上面に、金属シリサイド膜を構成する金属膜を堆積し、ポリシリコン膜および金属膜を加熱することによって行われる。この結果、金属原子が、ポリシリコン膜内に拡散し、ポリシリコンと反応して、金属シリサイド膜が形成される。
【０００４】
近時、制御ゲート電極の金属シリサイド化の結果、以下に述べるような現象が確認された。すなわち、制御ゲート電極の高抵抗化、制御ゲート電極の抵抗値のセル間のばらつき増加、アグロメレーションの増進による制御ゲート電極の劣化の進行などである。なお、アグロメレーションとは、結晶粒が成されることによって、金属原子が移動することである。
【０００５】
これらの現象は、半導体装置の微細化の進行に起因するものと思われる。この現象について以下に説明する。半導体記憶装置の微細化を追求するに連れて、半導体記憶装置の各部のサイズが小さくなり続けている。この微細化に伴い、制御ゲート電極の幅が狭くなることによって、制御ゲート電極のアスペクト比（幅に対する高さの比）は高くなっている。
【０００６】
制御ゲート電極が高アスペクト比となることによって、高アスペクト比の金属シリサイド膜が形成される必要がある。上記のように、金属シリサイド化の際の金属原子は、ポリシリコン膜上に設けられた金属元素膜からポリシリコン膜へ拡散する。すなわち、金属原子は、ポリシリコン膜の膜厚方向に沿って拡散する。したがって、金属原子の拡散の度合いに応じて、金属シリサイド化されるポリシリコンの体積が決定される。各メモリセルでの特性を揃えるために、金属シリサイド化される体積は、各制御ゲート電極間で一様であることが望ましい。すなわち、金属原子の制御ゲート電極の膜厚方向に沿った拡散の制御が適切に行われる必要がある。
【０００７】
しかしながら、一般に、ポリシリコン膜のうちで金属シリサイド化を望まれる領域が、ポリシリコン膜の深さ方向に進めば進むほど、金属原子の拡散長の制御は困難になる。このため、上記のように制御ゲート電極が高アスペクト比となることによって、金属原子の拡散長が制御ゲート電極相互間で大きくばらつく。この結果、上記したような、制御ゲート電極の高抵抗化、セル間の制御ゲート電極の抵抗値のばらつき増加、アグロメレーションの増進による制御ゲート電極の劣化の進行などが生じる。
【０００８】
特許文献１には、メモリセルおよび選択トランジスタの制御ゲートおよび選択トランジスタの拡散層をシリサイド化した例が開示されている。
【特許文献１】特開2005-26589号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、均質な金属シリサイド膜を有する高アスペクト比の制御ゲート電極を備えた半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置は、セルトランジスタ領域において半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極膜上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられ、上部表面において第１金属シリサイド膜を有する第２ゲート電極と、前記半導体基板の表面に形成され、前記第１絶縁膜下方の領域を挟む第１ソース／ドレイン領域と、選択ゲートトランジスタ領域または周辺トランジスタ領域において前記半導体基板上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ、上部表面において前記第１金属シリサイドの厚さより薄い第２金属シリサイド膜を有する第３ゲート電極と、前記半導体基板の表面に形成され、前記第２絶縁膜下方の領域を挟む第２ソース／ドレイン領域と、を具備することを特徴とする。
【００１１】
本発明の一態様による半導体装置は、半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極膜上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられ、上部表面および側部表面において第１金属シリサイド膜を有する第２ゲート電極と、前記半導体基板の表面に形成され、前記第１絶縁膜下方の領域を挟む第１ソース／ドレイン領域と、を具備し、前記第２ゲート電極の前記側部表面における前記第１金属シリサイド膜は、前記第２ゲート電極の中央部における前記第１金属シリサイド膜より厚いことを特徴とする半導体装置。
【００１２】
本発明の一態様による半導体装置の製造方法は、半導体基板上に、最上部に第１導電膜を有する、導電膜と絶縁膜の積層構造を有するゲート電極構造を形成する工程と、前記ゲート電極構造下方の領域を挟むソース／ドレイン領域を前記半導体基板表面に形成する工程と、前記ゲート電極構造の側面を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜の上端を、前記第１導電膜の側面の少なくとも一部が露出するまで後退させる工程と、前記第１導電膜の上面上および露出された前記側面上に金属膜を形成する工程と、前記金属膜と前記第１導電膜とを反応させる工程と、を具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、均質な金属シリサイド膜を有する高アスペクト比の制御ゲート電極を備えた半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施形態について図面を参照して説明する。なお、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
この実施形態では、ＮＡＮＤ型フラッシュメモリの場合を例にとり、説明を行う。しかし、本発明はこれに限られるものではなく、ＮＯＲ型フラッシュメモリに適用することももちろん可能である。
【００１６】
図１、図２（ａ）、図２（ｂ）、図２（ｃ）乃至図１４（ａ）、図１４（ｂ）、図１４（ｃ）を参照して、本発明の一実施形態に係る半導体装置について説明する。図１は、本発明の一実施形態に係る半導体装置の一部を示す平面図である。図２（ａ）乃至図２（ｄ）は、本発明の一実施形態に係る半導体装置の主要部を概略的に示す断面図である。図２（ａ）、図２（ｂ）は、図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、にそれぞれ沿った断面図である。図２（ｃ）は、周辺回路領域のトランジスタ（周辺トランジスタ）の断面図である。
【００１７】
図１に示すように、半導体装置は、選択ゲート（選択ゲートトランジスタ）領域とメモリセル（メモリセルトランジスタ）領域とを有する。メモリセル領域は、選択ゲート領域により挟まれている。例えばシリコンからなる半導体基板（図示せぬ）の表面に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１が形成される。素子分離絶縁膜１は、半導体基板１１の素子領域（活性領域）２を区画するように、図面上、上下方向に複数の帯状で形成される領域である。
【００１８】
半導体基板の上方に、図面の左右方向に沿って複数の制御ゲート電極３が延びている。そして、各制御ゲート電極３は、図面の上下方向に相互に距離を置いて並んで配置されている。メモリセル領域内の制御ゲート電極３はメモリセルトランジスタの一部を構成し、選択ゲート領域内の制御ゲート電極３は選択ゲートトランジスタの一部を構成する。
【００１９】
各制御ゲート電極３の下方で、且つ素子領域における半導体基板の表面上には、複数の浮遊ゲート電極（図示せぬ）が設けられる。浮遊ゲート電極は、図面の左右方向において、相互に距離を置いて並んで配置されている。
【００２０】
図２（ａ）乃至図２（ｃ）に示すように、例えばシリコン等の半導体基板１１の表面に、ｎ型のウェル１２、ｐ型のウェル１３が形成されている。また、半導体基板１１の表面に素子分離絶縁膜１が形成される。素子分離絶縁膜１は、半導体基板１１の表面より突出している。
【００２１】
素子領域２の半導体基板１１の表面上には、例えばシリコン酸化膜からなる絶縁膜１４Ａ、１４Ｂが設けられる。絶縁膜１４Ａは、メモリセルトランジスタの一部を構成し、トンネル絶縁膜として機能する。絶縁膜１４Ｂは、選択ゲートトランジスタおよび周辺トランジスタの一部を構成し、ゲート絶縁膜として機能する。絶縁膜１４Ａ、１４Ｂ上には、相互に離れて隣接する複数の積層ゲート電極構造が設けられる。
【００２２】
各積層ゲート電極構造は、平面において図１に示すようなパタンを有し、図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、各積層ゲート電極構造は、浮遊ゲート電極１５、電極間絶縁膜１６、制御ゲート電極３等を含んでいる。
【００２３】
積層ゲート電極構造において、絶縁膜１４Ａ、１４Ｂ上に、浮遊ゲート電極１５が設けられる。浮遊ゲート電極１５は、例えば、導電性のポリシリコンから構成される。浮遊ゲート電極１５は、５５ｎｍルールにおいて例えば厚さが８５ｎｍである。
【００２４】
浮遊ゲート電極１５上には、電極間絶縁膜１６が設けられる。電極間絶縁膜１６は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜（ＯＮＯ膜）、およびシリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜の積層膜（ＮＯＮＯＮ膜）、およびアルミニウムまたはハフニウムを含む誘電膜、から構成される。
【００２５】
選択ゲートトランジスタおよび周辺トランジスタにおいて、電極間絶縁膜１６は、上面と下面とを貫く開口２１を有し、上層の制御ゲート電極３と下層の浮遊ゲート電極１５が電気的に接続される構成となっている。
【００２６】
電極間絶縁膜１６上には、制御ゲート電極３が設けられる。制御ゲート電極３は、積層された２層の導電膜３ａ、３ｂを有している。第１制御ゲート電極の第１部分３ａは、例えば、導電性のポリシリコンからなり、例えば５０ｎｍルールで４０ｎｍの厚さを有する。選択ゲートトランジスタおよび周辺トランジスタの制御ゲート電極３の第１部分３ａは、上面と下面を貫く開口２１を有している。制御ゲート電極３の第１部分３ａの開口２１と電極間絶縁膜１６の開口２１は、平面における位置が一致している。
【００２７】
制御ゲート電極３の第２部分３ｂは、例えば５０ｎｍルールで１００ｎｍの厚さを有する。制御ゲート電極３の第２部分３ｂの一部は、開口２１内を埋め込み、浮遊ゲート電極１５と接続されている。この構造により、選択ゲートトランジスタと周辺トランジスタにおいて、浮遊ゲート電極１５と制御ゲート電極３とが、一体としてトランジスタのゲート電極を構成する。
【００２８】
制御ゲート電極３の第２部分３ｂは、例えば導電性のポリシリコンから構成され、トランジスタによって一部または全部が金属シリサイド化されている。具体的には、選択ゲートトランジスタおよび周辺トランジスタにおいては、上面および側面が金属シリサイド化され、これらの部位に金属シリサイド膜２２が形成されている。選択ゲートトランジスタおよび周辺トランジスタにおいて、金属シリサイド膜２２は、上面における厚さおよび側面における幅が、例えば１５乃至４０ｎｍである。
【００２９】
一方、メモリセルトランジスタにおいては、典型的な例として、制御ゲート電極３の第２部分３ｂは、全体が金属シリサイド化され、金属シリサイド膜２２が選択ゲート電極の第２部分３ｂを構成する。
【００３０】
メモリセルトランジスタの制御ゲート電極３の第２部分３ｂの全体が金属シリサイド化され、選択ゲートトランジスタおよび周辺トランジスタの制御ゲート電極３の第２部分３ｂの上面および側面のみが金属シリサイド化されている。
【００３１】
金属シリサイド膜２２が、各トランジスタにおいて、このような特徴で形成されているため、各金属シリサイド膜２２は、以下の関係を有する。まず、選択ゲートトランジスタの制御ゲート電極の第２部分３ｂの側面の金属シリサイド化された領域よりも中心寄りの金属シリサイド膜２２の厚さＤｂは、第２部分３ｂの側面の金属シリサイド膜２３の厚さＤｃより小さい。同様に、周辺トランジスタの制御ゲート電極の第２部分３ｂの側面の金属シリサイド化された領域よりも中心寄りの金属シリサイド膜２２の厚さＤｄは、第２部分３ｂの側面の金属シリサイド膜２３の厚さＤｅより小さい。
【００３２】
また、厚さＤｂ、Ｄｄは、セルトランジスタの制御ゲート電極３の第２部分３ｂの金属シリサイド膜２２の厚さＤａより小さい。セルトランジスタの第２部分３ｂは、典型的には、全体がシリサイド化されているので、厚さＤａは、セルトランジスタの第２部分３ｂのいずれにおいても同じである。
【００３３】
なお、図では、第２部分３ｂの全体がシリサイド化されているが、これに限られない。すなわち、少なくとも第２部分３ｂの所定の位置から上の領域の全体がシリサイド化されていれば良い。具体的には、例えば、第２部分３ｂの上半分全体がシリサイド化される。この第２部分３ｂの厚さは、第２部分３ｂに要求される抵抗値によって決定される。すなわち、より小さな抵抗値が求められるほど、第２部分３ｂの上面からのシリサイド膜２２の厚さが厚くなる。
【００３４】
メモリセルトランジスタの第２部分３ｂの厚さは、最大で、制御ゲート電極３の全体、すなわち第１部分３ａ、第２部分３ｂの全体である。現実的には、後述のシリサイド化の工程において制御ゲート電極３の第１部分３ａが浮遊ゲート電極１５とショートすることを確実に回避するために、第２部分３ｂの下面よりも上方の領域がシリサイド化される。シリサイド膜２２の厚さの制御の仕方については、製造方法の説明の際に述べる。
【００３５】
セルトランジスタ、選択ゲートトランジスタ、周辺トランジスタの各積層ゲート電極構造下のチャネル領域を挟むように、各トランジスタの導電型に応じた導電型のソース／ドレイン拡散領域２３が形成されている。ソース／ドレイン拡散領域２３は、選択ゲートトランジスタのメモリセルトランジスタと反対側、および周辺トランジスタにおいては、コンタクトプラグとの抵抗を減ずるための、チャネル領域と接する部分２３ａと、部分２３ａよりも高濃度部分２３ｂを有している。
【００３６】
各積層ゲート電極構造の側面上には、例えばシリコン酸化膜、シリコン窒化膜からなる側壁絶縁膜２４が設けられている。側壁絶縁膜２４は、積層ゲート構造の途中の高さまで形成されており、その高さについては後に詳述する。
【００３７】
選択ゲートトランジスタのメモリセルトランジスタと反対側の端部においては、側壁絶縁膜２４は設けられていない。これは、選択ゲートトランジスタ相互間の面積を大きくするためである。しかしながら、この構成は必須ではなく、側壁絶縁膜２４が設けられていても構わない。
【００３８】
選択ゲートトランジスタのメモリセルトランジスタと反対側の側面上、周辺トランジスタの側壁絶縁膜の側面上には、例えばシリコン酸化膜、またはシリコン窒化膜等からなるバリア膜２５が設けられる。バリア膜２５は、エッチングストッパーとしての機能を有する。バリア膜２５は、周辺トランジスタ領域においては、ソース／ドレイン拡散領域２３上、素子分離絶縁膜１上にも設けられている。
【００３９】
各トランジスタ相互間の側壁絶縁膜２４と同じ高さまでの領域は、層間絶縁膜３１により埋め込まれている。層間絶縁膜３１は、例えばシリコン窒化膜から構成される。
【００４０】
側壁絶縁膜２４上において、積層ゲート電極構造の側壁絶縁膜２４により覆われていない側面上、および制御ゲート電極３の上面上に、被覆絶縁膜３２が設けられている。被覆絶縁膜３２は、また、層間絶縁膜３１の上面を覆う。被覆絶縁膜３２は、例えばシリコン酸化膜、またはシリコン窒化膜から構成され、例えば３０ｎｍの厚さを有する。
【００４１】
被覆絶縁膜３２上の全面には、例えばシリコン酸化膜からなる層間絶縁膜３３が設けられる。層間絶縁膜３３内には、配線層３４が設けられている。配線層３４の下方に、配線層３４から被覆絶縁膜３２を貫いて金属シリサイド膜２２に達するプラグ３５が設けられる。また、配線層３４の下方の所定の位置には、被覆絶縁膜３２、層間絶縁膜３１、バリア膜２５を貫いてソース／ドレイン拡散領域２３に達するプラグ３５が設けられる。
【００４２】
次に、図３（ａ）、図３（ｂ）、図３（ｃ）乃至図１４（ａ）、図１４（ｂ）、図１４（ｃ）を参照して、図２（ａ）、図２（ｂ）、図２（ｃ）の半導体装置の製造方法について説明する。
【００４３】
図３（ａ）乃至図１４（ａ）は、図２（ａ）の断面構造の製造工程を順に示している。図３（ｂ）乃至図１４（ｂ）は、図２（ｂ）の断面構造の製造工程を順に示している。図３（ｃ）乃至図１４（ｃ）は、図２（ｃ）の断面構造の製造工程を順に示している。
【００４４】
まず、図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、リソグラフィ工程およびイオン注入を用いて、ウェル１２、１３が形成される。次に、例えば熱酸化によって、半導体基板１１上の全面に、絶縁膜１４Ａ、１４Ｂとなる絶縁膜１４ａが形成される。次に、例えばＣＶＤ（Chemical Vapor Deposition）により、絶縁膜１４ａ上に、浮遊ゲート電極１５となる導電膜１５ａが形成される。次に、導電膜１５ａ上に、例えばＣＶＤにより、例えばＳｉＮからなるマスク材４１が形成される。
【００４５】
次に、図４（ａ）、図４（ｂ）、図４（ｃ）に示すように、リソグラフィ工程およびエッチング技術を用いて、素子分離絶縁膜１の形成予定領域に溝が形成される。溝は、マスク材４１、導電膜１５ａ、絶縁膜１４ａを貫き、半導体基板１１の表面に達する。次に、この溝が素子分離絶縁膜１の材料となる膜で埋め込まれる。次に、マスク材４１上の余分な膜が例えばＣＭＰ（Chemical Mechanical Polishing）で除去されることにより、素子分離絶縁膜１が形成される。
【００４６】
次に、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、マスク材４１が、例えばウェットエッチングによって除去される。次に、セルトランジスタにおいて、素子分離絶縁膜１の上面が、例えば電極膜１５ａの上面より低い位置まで、例えばＲＩＥ、ウェットエッチング等によりエッチバックされる。この結果、周辺トランジスタ領域では、例えば素子分離絶縁膜１は、導電膜１５ａと同じ高さまで後退させられる。
【００４７】
次に、図６（ａ）、図６（ｂ）、図６（ｃ）に示すように、例えばＣＶＤによって、ここまでの工程で得られる構造上の全面に電極間絶縁膜１６となる絶縁膜１６ａが形成される。この結果、セルトランジスタ領域において、導電膜１５ａの露出している側面および上面は絶縁膜１６ａにより覆われる。
【００４８】
次に、絶縁膜１６ａ上の全面に、例えばＣＶＤ法により、制御ゲート電極の第１部分３ａとなる導電膜３ａａが形成される。導電膜３ａａは、例えば導電性のポリシリコンからなり、導電膜１５ａ相互間の素子分離絶縁膜１の上方の領域を埋め込むとともに、導電膜１５ａの上面上の絶縁膜１６ａ上に配置される。
【００４９】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、リソグラフィ工程およびエッチング技術によって、選択ゲートトランジスタおよび周辺トランジスタの形成予定領域の導電膜３ａａ、絶縁膜１６ａの少なくとも一部に、導電膜１５ａに達する開口２１が形成される。
【００５０】
次に、例えばＣＶＤにより、ここまでの工程で得られる構造上の全面に、制御ゲート電極３の第２部分３ｂとなる材料膜３ｂａが形成される。材料膜３ｂａは、例えば導電性のポリシリコンからなる。材料膜３ｂａの形成の結果、材料膜３ｂａの一部は、開口２１内に埋め込まれ、導電膜１５ａと接続される。
【００５１】
次に、例えばＣＶＤにより、材料膜３ｂａ上の全面にマスク材４２が形成される。
【００５２】
次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、リソグラフィ工程およびエッチング技術によって、マスク材４２が、セルトランジスタ、選択ゲートトランジスタ、周辺トランジスタの積層ゲート電極構造の形成予定領域に残存するようにパターニングされる。次に、マスク材４２を用いて、材料膜３ｂａ、導電膜３ａａ、絶縁膜１６ａ、導電膜１５ａ、絶縁膜１４ａがエッチングされる。この結果、制御ゲート電極３の第２部分３ｂ、第１部分３ａ、電極間絶縁膜１６、浮遊ゲート電極１５からなる、各トランジスタの積層ゲート電極構造が形成される。また、トンネル絶縁膜１４Ａ、およびゲート絶縁膜１４Ｂが形成される。
【００５３】
次に、ここまでの工程で得られる構造に対して、積層ゲート電極構造をマスクとしたイオン注入によって、セルトランジスタにおいてソース／ドレイン拡散領域２３が形成されると共に選択ゲートトランジスタおよび周辺トランジスタにおいては、ソース／ドレイン拡散領域２３の低濃度部分２３ａが形成される。また、このイオン注入工程において、制御ゲート電極の第２部分３ｂにイオンが注入されて導電膜化される。
【００５４】
ｎ型の不純物を注入する工程では、ｐ型のソース／ドレイン拡散領域および制御ゲート電極が形成される領域はマスク材（図示せぬ）で覆われている。同様に、ｐ型の不純物を注入する工程では、ｎ型のソース／ドレイン拡散領域および制御ゲート電極が形成される領域はマスク（図示せぬ）で覆われている。ｎ型、ｐ型の不純物を注入する工程の順番は、任意に選択することができる。
【００５５】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、例えばＣＶＤによって、ここまでの工程で得られる構造上の全面に側壁絶縁膜２４となる絶縁膜が形成される。この絶縁膜の厚さは、例えば２０乃至６０ｎｍである。次に、エッチング技術によって、この絶縁膜のうちのマスク材４２上および半導体基板１１の表面上の部分が除去されることによって、側壁絶縁膜２４が形成される。側壁絶縁膜２４は、浮遊ゲート電極１５、制御ゲート電極３の第１部分３ａ、第２部分３ｂとエッチングの選択比を得られる材料、すなわち上記のように例えばシリコン酸化膜、シリコン窒化膜から構成される。
【００５６】
次に、マスク材４２および側壁絶縁膜２４をマスクとしたイオン注入によって、ソース／ドレイン拡散領域２３の高濃度部分３ｂが形成される。この工程の際、図８（ａ）、図８（ｂ）、図８（ｃ）の場合と同じように、注入される不純物の導電型に応じて、注入を望まれない領域は図示せぬマスク材によって覆われる。
【００５７】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、リソグラフィ工程によって、選択ゲートトランジスタのメモリセルトランジスタと反対側の側壁絶縁膜２４の上方に開口を有するマスク材（図示せぬ）が形成される。次に、このマスク材を用いたエッチングによって、選択ゲートトランジスタのメモリセルトランジスタと反対側の側壁絶縁膜２４が除去される。次に、マスク材が除去される。
【００５８】
次に、例えばＣＶＤによって、ここまでの工程で得られる構造上の全面に、バリア膜２５が形成される。この結果、選択ゲートトランジスタの積層ゲート電極構造のメモリセルトランジスタと反対側の側壁上、マスク材４２上、半導体基板１１の表面、周辺トランジスタの側壁絶縁膜２４上、周辺トランジスタ領域の素子分離絶縁膜１が、バリア膜２５により覆われる。
【００５９】
次に、例えばＣＶＤによって、ここまでの工程で得られる構造上の全面に、層間絶縁膜３１が形成される。
【００６０】
次に、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、例えばＣＭＰによって、層間絶縁膜３１の上面をマスク材４２が露出するまで後退させるとともに、制御ゲート電極３の第２部分３ｂの上面上のマスク材４２を除去する。
【００６１】
さらに、エッチング技術を用いて、側壁絶縁膜２４の上面を、制御ゲート電極３の第１部分３ａと第２部分３ｂとの境界の少なくとも若干上まで後退させる。この結果、セルトランジスタの制御ゲート電極３の第２部分３ｂの上面全て、および側面のほぼ全てが露出する。
【００６２】
この側壁絶縁膜２４の後退させられる量によって、セルトランジスタの制御ゲート電極３の第２部分３ｂの金属シリサイド膜２２の厚さを制御することが可能となる。
【００６３】
側壁絶縁膜２４の上面を後退させる工程によって、バリア膜２５の上面および層間絶縁膜３１の上面も後退する。後退させられたバリア膜２５および層間絶縁膜３１の上面は、側壁絶縁膜２４とバリア膜２５と層間絶縁膜３１が同様の材料でありエッチング選択比がほぼ０の場合、後退させられた側壁絶縁膜２４の上面と同じ位置に位置する。この結果、選択ゲートトランジスタの制御ゲート電極３の第２部分３ｂも上面の全ておよび側面のほぼ全てが露出する。周辺トランジスタにおいても、制御ゲート電極の第２部分３ｂの上面の全てと側面の半分程度が露出する。
【００６４】
次に、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、例えばＣＶＤまたはスパッタリングによって、ここまでの工程で得られる構造上の全面に、シリサイド化のための金属膜４３が形成される。この結果、金属膜４３は、各トランジスタの制御ゲート電極３の第２部分３ｂの上面および露出している側面を覆う。金属膜４３は、金属シリサイド膜２２の材料に応じて、例えばコバルト、チタン、ニッケル等である。
【００６５】
金属膜４３の厚さは、少なくとも、セルトランジスタの制御ゲート電極３の第２部分３ｂうち、露出している側面と同じ厚さ分の全体がシリサイド化されるように決定される。以下に説明する。後の熱工程で金属膜４３中の金属原子は、制御ゲート電極３の第２部分３ｂへと拡散し、そこを金属シリサイド膜２３へと変化させる。本実施形態では、制御ゲート電極の第２部分３ｂの側面からも金属原子が進行するので、上面のみからの進行の場合よりも金属原子の長距離に亘る拡散を必要とすることなく制御ゲート電極３の第２部分３ｂの広範囲をシリサイド化できる。
【００６６】
そこで、第２部分３ｂの側面からのシリサイド反応の先端が、この側面と反対側の側面からのシリサイド反応の先端に到達することによって、セルトランジスタの制御ゲート電極３の第２部分３ｂうち、露出している側面と同じ厚さ分の全体が金属シリサイド膜２５となるように、金属膜４３の厚さが決定される。
【００６７】
一方、金属原子の拡散は、熱工程の時間によっても変化する。熱工程は、熱工程時に形成済みの他の部分に悪影響を与えうるので、それとの関係も考慮してあまり長時間行うことは好ましくない。このため、他の部分に悪影響を与えない程度の熱工程によっても、上記した範囲の金属シリサイド膜２２が形成されるように、金属膜４３の厚さが決定される。
【００６８】
より具体的には、制御ゲート電極３の第２部分３ｂの幅（最大の径）に依存し、例えば制御ゲート電極３の第２部分３ｂの幅の２０乃至６０％、または５５ｎｍルールで１２乃至２０ｎｍとすることができる。
【００６９】
次に、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、熱処理によって、金属膜４３が制御ゲート電極３の第２部分３ｂと反応することによって、金属シリサイド膜２２が形成される。金属膜４３は、上記の厚さを有しており、また金属原子は制御ゲート電極３の第２部分３ｂの上面および側面から拡散する。このため、熱処理時間を適切に調整することによって、第２部分３ｂの側面から進行したシリサイド化の先端が、この側面と反対側の側面から進行したシリサイド化の先端に到達する。この結果、セルトランジスタの制御ゲート電極３の第２部分３ｂうち、この第２部分３ｂとほぼ同じ厚さの全体が金属シリサイド化される。
【００７０】
一方、選択ゲートトランジスタおよび周辺トランジスタの幅は、セルトランジスタの幅より大きい。このため、選択ゲートトランジスタおよび周辺トランジスタの制御ゲート電極３の第２部分３ｂの側面からのシリサイド化は、この側面と反対側の側面からのシリサイド化された領域に達しない。つまり、選択ゲートトランジスタおよび周辺トランジスタの制御ゲート電極３のうちシリサイド化されるのは、制御ゲート電極３の上面および側面の第２部分３ｂの表面部みで、それよりも内側はシリサイド化されていない。上記のように、厚さＤｂは厚さＤｃより小さく、厚さＤｄは厚さＤｅより小さく、厚さＤｂおよび厚さＤｄは厚さＤａより小さい。
【００７１】
次に、金属膜４３のうちで、金属シリサイド化に寄与しなかった部分、すなわち制御ゲート電極３の第２部分３ｂと接していない部分が、エッチング技術を用いて除去される。
【００７２】
次に、図１４（ａ）、図１４（ｂ）、図１４（ｃ）に示すように、例えばＣＶＤによって、ここまでの工程で得られる構造上の全面に、被覆絶縁膜３２が形成される。被覆絶縁膜３２は、金属シリサイド膜２２を覆うと共に、層間絶縁膜３１の上面を覆う。
【００７３】
次に、図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、例えばＣＶＤによって、被覆絶縁膜３２上の全面に層間絶縁膜３３が形成される。次に、リソグラフィ工程およびエッチング技術を用いて配線溝およびコンタクトホールが形成され、ＣＶＤおよびスパッタリング等によって配線溝およびコンタクトホールに導電膜が形成される。この結果、配線層３４およびプラグ３５が形成される。
【００７４】
本発明の第１実施形態に係る半導体装置によれば、金属シリサイド膜２２を形成するための金属膜が、制御ゲート電極３の側壁上に形成される。このため、シリサイド化のための金属原子が、制御ゲート電極３の上面のみならず、側面からも拡散する。よって、上面からの金属原子の拡散のみに頼ることなく、制御ゲート電極３の平面方向の全体に亘り且つ厚い金属シリサイド膜２２を形成することができる。
【００７５】
制御ゲート電極３のシリサイド化が側面からも進行するため、制御ゲート電極３のアスペクト比が高くなっても、所望の厚さの金属シリサイド膜２２を形成できる。
【００７６】
また、シリサイド化が制御ゲート電極３の側面からも進行するので、所望の厚さを金属シリサイド膜２２へと変化させるのに要する金属原子が拡散すべき距離は、制御ゲート電極３の上面のみからのシリサイド化の場合よりも短い。このため、金属シリサイド膜２２の厚さがセルトランジスタによってばらついたり、アグロメレーションによって劣化が進行したりすることが抑制される。
【００７７】
（第２実施形態）
第２実施形態は、制御ゲート電極の第２部分３ｂを露出させる工程が、第１実施形態と異なる。
【００７８】
図１５（ａ）、図１５（ｂ）乃至図１８（ａ）、図１８（ｂ）を参照して、本発明の第２実施形態に係る半導体装置について説明する。図１５（ａ）は、図１のＩＩＢ−ＩＩＢ線に沿った断面図であり、第１実施形態の図２（ｂ）と同じ位置の断面図である。図１５（ｂ）は、周辺トランジスタの断面図であり、第１実施形態の図２（ｃ）と同じ位置の断面図である。図１のＩＩＡ−ＩＩＡ線に沿った断面図は、第１実施形態（図２（ａ））と同じである。
【００７９】
図１５（ａ）、図１５（ｂ）に示すように、選択ゲートトランジスタの積層ゲート電極構造のセルトランジスタの反対側の側面の全体は、バリア膜２５により覆われている。周辺トランジスタの積層ゲート電極構造の側面上の全体は、側壁絶縁膜２４により覆われている。周辺トランジスタにおいて、側壁絶縁膜２４の側面の全体はバリア膜２５により覆われている。
【００８０】
周辺トランジスタ領域および選択ゲートトランジスタの積層ゲート電極構造のセルトランジスタの反対側において、層間絶縁膜３１は制御ゲート電極３の上面と同じ高さまで埋め込まれ、層間絶縁膜３１およびバリア膜２５の上面は被覆絶縁膜３２により覆われている。その他の構造は、第１実施形態と同じである。
【００８１】
次に、図１６（ａ）、図１６（ｂ）乃至図１８（ａ）、図１８（ｂ）を参照して、図１５（ａ）、図１５（ｂ）の半導体装置の製造方法について説明する。
【００８２】
図１６（ａ）乃至図１８（ａ）は、図１５（ａ）の断面構造の製造工程を順に示している。図１６（ｂ）乃至図１８（ｂ）は、図１５（ｂ）の断面構造の製造工程を順に示している。
【００８３】
まず、第１実施形態の図３（ａ）、図３（ｂ）、図３（ｃ）乃至図１０（ａ）、図１０（ｂ）、図１０（ｃ）までの工程と同じ工程が行われる。次に、図１６（ａ）、図１６（ｂ）に示すように、図１１（ｂ）、図１１（ｃ）の工程と同様に、層間絶縁膜３１の上面がマスク材４２が露出するまで後退させられ、その後、制御ゲート電極３の第２部分３ｂの上面上のマスク材４２を除去する。
【００８４】
次に、セルトランジスタの上方に開口を有するマスク材（図示せぬ）が、制御ゲート電極３上に形成される。次に、このマスク材をマスクとして用いたエッチングによって、セルトランジスタの側壁絶縁膜２４の上面が、第１実施形態において説明した条件に従って後退させられる。このとき、選択ゲートトランジスタの側壁絶縁膜２４の上面は、同様に後退させられても良いし、されなくても良い。次に、マスク材が除去される。
【００８５】
次に、図１７（ａ）、図１７（ｂ）に示すように、図１２（ａ）、図１２（ｂ）の工程と同様に、ここまでの工程で得られる構造上の全面に金属膜４３が形成される。このとき、第１実施形態と異なり、金属膜４３は、各トランジスタの制御ゲート電極３の第２部分のうち、セルトランジスタの側面、選択ゲートトランジスタのセルトランジスタ側の側面にのみ形成される。金属膜４３は、周辺トランジスタにおいては、制御ゲート電極３の上面にのみ形成される。
【００８６】
次に、図１３（ａ）、図１３（ｂ）の工程と同様に、熱処理により、制御ゲート電極３の第２部分３ｂの金属膜４３と接している部分がシリサイド化される。この結果、セルトランジスタにおいては、制御ゲート電極３の第２部分３ｂのうち、平面方向の全体に亘りかつ露出している厚さと同じ厚さにより定義される領域がシリサイド化される。選択ゲートトランジスタの制御ゲート電極３の第２部分３ｂは、セルトランジスタ側の側面の表面近傍と上面のみがシリサイド化される。周辺トランジスタにおいては、制御ゲート電極３の第２部分３の上面の表面近傍のみがシリサイド化される。
【００８７】
次に、図１８（ａ）、図１８（ｂ）に示すように、図１４（ａ）、図１４（ｂ）の工程と同様に、ここまでの工程によって得られる構造上の全面に、被覆絶縁膜３２が形成される。次に、図１５（ａ）、図１５（ｂ）に示すように、層間絶縁膜３３、配線層３４、プラグ３５等が形成される。
【００８８】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同じく、金属シリサイド膜２２を形成するための金属膜が、制御ゲート電極３の側壁上に形成される。このため、第１実施形態と同じ効果を得られる。
【００８９】
その他、本発明の思想の範疇内であれば、上述した第１および第２実施形態に限定されず、それら変更例及び修正例についても本発明の範囲に含まれる。
【図面の簡単な説明】
【００９０】
【図１】第１実施形態に係る半導体記憶装置の平面図。
【図２】第１実施形態に係る半導体記憶装置の断面図。
【図３】図２の半導体装置の製造工程の一部を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】第２実施形態に係る半導体記憶装置の断面図。
【図１６】図１５の半導体装置の製造工程の一部を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【符号の説明】
【００９１】
１…素子分離絶縁膜、２…素子領域、３…制御ゲート電極、１１…半導体基板、１２、１３…ウェル、１４…絶縁膜、１５…浮遊ゲート電極、１６…電極間絶縁膜、２１…開口、２２…金属シリサイド膜、２３…ソース／ドレイン拡散領域、２４…側壁絶縁膜、２５…バリア膜、３１…層間絶縁膜、３２…被覆絶縁膜、３３…層間絶縁膜。
【図１】
2008072061.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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