(57)【要約】【課題】本発明は、ＭＯＳ構造のｅ−Ｆｕｓｅ素子に高電圧を印加し、その素子の絶縁膜を破壊することによりデータを不揮発に記憶するＯＴＰメモリのヒューズマクロにおいて、センス時間の高速化および大容量化を達成できるようにする。【解決手段】たとえば、メモリセルＦＣ００，ＦＣ０１，…，ＦＣ１１には、それぞれ、ｅ−Ｆｕｓｅ素子１１が設けられている。各ｅ−Ｆｕｓｅ素子１１のゲート電極は、プログラム時にだけ使用される第１の選択トランジスタ１２を介してデータ線１３に接続されるとともに、プログラム時とセンス時とで使用される第２の選択トランジスタ１４を介してデータ線１５に接続されている。ｅ−Ｆｕｓｅ素子１１のソース・ドレインおよびウェルは、プログラム時に定格外の高電圧が印加されるロウ選択線２０に接続されている。【選択図】      図１
2008016085.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体素子からなり、その絶縁膜を電圧の印加により破壊することによってデータがプログラムされる記憶素子と、
センスアンプに接続された、第１のデータ線および第２のデータ線と、
プログラム時に、前記記憶素子を前記第１のデータ線に接続するための第１の選択トランジスタと、
プログラム時およびデータセンス時に、前記記憶素子を前記第２のデータ線に接続するための、前記第１の選択トランジスタのゲート電極よりもゲート幅が小さい第２の選択トランジスタと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記記憶素子および前記第１，第２の選択トランジスタをそれぞれ含んで複数の記憶セルが構成され、
前記複数の記憶セルは格子状に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記記憶素子は、絶縁膜厚が第１の膜厚とされた低電圧用のＭＯＳトランジスタを用いて構成され、
前記第１，第２の選択トランジスタは、絶縁膜厚が第１の膜厚よりも厚い第２の膜厚とされた高電圧用のＭＯＳトランジスタを用いて構成される
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数の記憶セルは、さらに、前記記憶素子と前記第１，第２の選択トランジスタとの間に接続された、電界緩和用トランジスタを有して構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記記憶素子および前記第１，第２の選択トランジスタは、いずれも、絶縁膜厚が第１の膜厚とされた、低電圧用のＭＯＳトランジスタを用いて構成されることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（以下、ＭＯＳと略称する）構造の半導体素子に高電圧を印加し、その素子の絶縁膜を破壊することにより情報（データ）を不揮発に記憶する、絶縁膜破壊型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳ構造の半導体素子に対して最大定格を超える高電圧を印加して、その絶縁膜を破壊することによりデータを不揮発に記憶するような、絶縁膜破壊型の半導体記憶素子（以下、ｅ−Ｆｕｓｅ素子と呼ぶ）を記憶素子として用いてなる不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置は、ｅ−Ｆｕｓｅ素子の素子特性を不可逆的に変化させることによってデータを記憶するものであり、その性質上、データを一度しかプログラムできないことから、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍａｂｌｅ）メモリと呼ばれている。ＯＴＰメモリの場合、通常は、絶縁膜破壊前のｅ−Ｆｕｓｅ素子には“０”というデータが蓄えられ、絶縁膜破壊後のｅ−Ｆｕｓｅ素子には“１”というデータが蓄えられているものとして利用される。
【０００３】
このようなＯＴＰメモリは、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）といった大容量メモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、または、チップの識別情報を記憶するためのチップＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｄａｔａ）用途など、広い分野での需要が見込まれている。
【０００４】
さて、従来のＯＴＰメモリでは、データの記憶の単位である１つのメモリセル（記憶セル）が、たとえば、ｐＭＯＳトランジスタからなるｅ−Ｆｕｓｅ素子、プログラム時の高電圧が周辺の回路や他の素子に与える影響を緩和するためのバリアトランジスタ、ｅ−Ｆｕｓｅ素子を選択するための選択トランジスタ、ｅ−Ｆｕｓｅ素子に蓄えられているデータを読み出すためのセンス回路、データを保持するためのデータレジスタ、および、プログラム時の制御情報を保持するための制御用レジスタなどを有して構成されている（たとえば、非特許文献１参照）。上記ｅ−Ｆｕｓｅ素子は、ｐＭＯＳトランジスタのゲート電極とソース・ドレイン端子との間に印加される高電圧によってゲート絶縁膜が破壊されることにより、データとしての“１”を記憶するものである。つまり、データ“１”を記憶させる場合、ｅ−Ｆｕｓｅ素子に対しては定格外の高電圧が印加されることになる。そのため、ｅ−Ｆｕｓｅ素子を除く、上記バリアトランジスタ、上記選択トランジスタ、および、上記センス回路を構成するトランジスタとしては、ｅ−Ｆｕｓｅ素子を構成する上記ｐＭＯＳトランジスタよりも高い電圧により動作することが可能な高電圧用のトランジスタが用いられる。換言すれば、ｅ−Ｆｕｓｅ素子を構成する上記ｐＭＯＳトランジスタには、上記バリアトランジスタ、上記選択トランジスタ、および、上記センス回路を構成するトランジスタよりも低い電圧により動作することが可能な低電圧用のトランジスタが用いられる。
【０００５】
また、従来のＯＴＰメモリにおいては、上記した構成の複数のメモリセルを集積化してなるヒューズマクロ（ｅ−Ｆｕｓｅ  ｍａｃｒｏ）が形成されている。ヒューズマクロは、たとえば、６４ビット分のメモリセルを備える複数のヒューズブロック（ｅ−Ｆｕｓｅ  Ｂｌｏｃｋ）、プログラム動作およびセンス動作に必要な内部電位を発生するための内部電位発生回路、および、ヒューズマクロの制御ブロックにより構成されている。各ヒューズブロックは、シリアルに接続された６４ビット分のメモリセル（ｅ−Ｆｕｓｅ素子）と、その制御回路とから構成されている。そして、このヒューズブロックを１６段シリアルに接続することで、大容量のヒューズマクロが実現されている。
【０００６】
ヒューズマクロの制御ブロックは、クロック信号（ＣＬＫ）に同期して動作し、書き込み時にはデータ入力端子（ＳＩ）からのプログラム用のデータをシリアルに入力し、読み出し時にはデータ出力端子（ＳＯ）からプログラム・データをシリアルに出力できる構成になっている。また、他のいくつかの制御信号を入力することにより、制御ブロックは、それぞれのヒューズブロックの各メモリセルのｅ−Ｆｕｓｅ素子に対するプログラム・データのセンス／読み出しなどの制御を行う。
【０００７】
このような構成のヒューズマクロでは、各メモリセルが、ｅ−Ｆｕｓｅ素子ごとに設けられたセンス回路などをそれぞれ含むことになるため、広範な条件で安定して動作する大容量のＯＴＰメモリを設計しやすいという利点がある。しかしながら、その一方で、ヒューズセルのサイズが大きくなり、ＯＴＰメモリが大型化するという問題があった。
【０００８】
この問題を解決するために、たとえば、ｐＭＯＳトランジスタを用いたｅ−Ｆｕｓｅ素子とそれを選択するための選択トランジスタとによって複数のメモリセルを構成し、これら複数のメモリセルをマトリックス状に配置するとともに、ロウ（Ｒｏｗ）方向の各メモリセルの、選択トランジスタのゲート電極を対のロウ選択線の一方にそれぞれ接続し、ｅ−Ｆｕｓｅ素子の高電位が印加されるノードを対のロウ選択線の他方にそれぞれ接続することにより、ヒューズマクロを形成してなるＯＰＴメモリが検討されている。
【０００９】
対のロウ選択線の一方には、それぞれ、ｅ−Ｆｕｓｅ素子の選択を行う選択トランジスタの定格内の電圧が印加されるが、対のロウ選択線の他方には、それぞれ、ｅ−Ｆｕｓｅ素子の絶縁膜を破壊できるだけの定格外の高電圧が印加される。これら対のロウ選択線に対する電圧の印加は、それぞれ、ロウデコーダによって制御される。
【００１０】
これに対し、ｅ−Ｆｕｓｅ素子に対するデータの読み出しおよび書き込みを行うためのデータ線は、それぞれ、複数のメモリセルで共有されるセンスアンプ、データレジスタ、および、制御用レジスタに接続されている。これらの回路を、カラム（Ｃｏｌｕｍｎ）方向の複数のメモリセルで共有化させることにより、メモリセルの面積を削減でき、結果的に、ヒューズマクロの面積を抑制することが可能となる。
【００１１】
このような構成とした場合、ヒューズマクロは、たとえば、メモリセルを３２×３２のマトリックス状に配置したヒューズブロック、センスアンプが３２セット配置されたセンスアンプブロック、各レジスタが３２セット配置されたレジスタブロック、ロウデコーダが３２セット配置されたロウデコーダブロック、内部電位発生回路、および、これらの制御回路を有して構成される。
【００１２】
なお、上記した構成のヒューズマクロを備えたＯＴＰメモリの場合も、選択トランジスタ、センスアンプを構成するトランジスタ、および、ロウデコーダを構成するトランジスタは、高電圧用のトランジスタによって構成され、ｅ−Ｆｕｓｅ素子を構成するｐＭＯＳトランジスタ、データレジスタおよび制御用レジスタを構成するトランジスタは、低電圧用のトランジスタによって構成される。
【００１３】
しかしながら、この例のＯＴＰメモリの場合、センスアンプなどを複数のメモリセルで共有化することにより、ヒューズマクロの面積を抑制することが可能であるが、集積度を上げていくと、データ線の容量が大きくなるという問題がある。特に、ｅ−Ｆｕｓｅ素子を用いる場合、プログラム後のセル電流は破壊後のゲート絶縁膜を流れる電流であり、さほど大きくないのに対して、選択トランジスタのゲート幅はプログラム時のプログラム電流を確保するためにかなり大きくなっている。このため、１つのセンスアンプに接続されるｅ−Ｆｕｓｅ素子の数を増やすと、セル電流は変わらないのに、データ線の容量が飛躍的に大きくなり、センス動作に要するセンス時間も増大する。
【００１４】
一般的に、このような構成のＯＴＰメモリは、システムのパワーオン時にｅ−Ｆｕｓｅ素子のデータをセンスし、その後、センスしたデータを必要な箇所に転送するという使われ方をする場合が多い。この過程（パワーオン時）に許される時間はシステムにより異なるが、センス時間がｅ−Ｆｕｓｅ素子の集積度の増加とともに大きくなるのであれば、結果的に集積度が制限されることになる。
【非特許文献１】Ｈ．Ｉｔｏ  ｅｔ  ａｌ．，“Ｐｕｒｅ  ＣＭＯＳ  Ｏｎｅ−ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｇａｔｅ−Ｏｘ  Ａｎｔｉ−ｆｕｓｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  ２００４  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．４６９−４７２
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、Ｐｒｏｇｒａｍの際の電流駆動能力センス時間の高速化を両立させることで、ヒューズマクロの大容量化を図ることが可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
本願発明の一態様によれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体素子からなり、その絶縁膜を電圧の印加により破壊することによってデータがプログラムされる記憶素子と、センスアンプに接続された、第１のデータ線および第２のデータ線と、プログラム時に、前記記憶素子を前記第１のデータ線に接続するための第１の選択トランジスタと、プログラム時およびデータセンス時に、前記記憶素子を前記第２のデータ線に接続するための、前記第１の選択トランジスタのゲート電極よりもゲート幅が小さい第２の選択トランジスタとを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１７】
上記の構成により、Ｐｒｏｇｒａｍの際の電流駆動能力センス時間の高速化を両立させることで、ヒューズマクロの大容量化を図ることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１９】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データの再書き込み（書き換え）が不可能な、不可逆性のｅ−Ｆｕｓｅ素子（ゲート絶縁膜破壊型アンチヒューズ素子）を利用したＯＴＰメモリのヒューズマクロを例に説明する。なお、本実施形態に示すヒューズマクロは、ｅ−Ｆｕｓｅ素子の個数（ビット数）を「４」とした場合の例である。
【００２０】
図１に示すように、たとえば、格子状に配列された４ビット分のメモリセル（記憶セル）ＦＣ００，ＦＣ０１，ＦＣ１０，ＦＣ１１は、それぞれ、ｐＭＯＳトランジスタを用いたｅ−Ｆｕｓｅ素子１１と、このｅ−Ｆｕｓｅ素子１１を選択するための、プログラム時にだけ使用される第１の選択トランジスタ（ｎＭＯＳトランジスタ）１２と、このトランジスタ１２に接続されたデータ線１３（ＢＬ＜０：１＞）と、上記ｅ−Ｆｕｓｅ素子１１を選択するための、プログラム時およびセンス時の両モードで使用される第２の選択トランジスタ（ｎＭＯＳトランジスタ）１４と、このトランジスタ１４に接続されたデータ線１５（ＢＬＲ＜０：１＞）とを有して構成されている。なお、上記選択トランジスタ１２，１４のもう一方の端子は、それぞれ、上記ｅ−Ｆｕｓｅ素子１１の一方の端子（ゲート電極）に接続されている。
【００２１】
また、各メモリセルＦＣ００，ＦＣ０１，ＦＣ１０，ＦＣ１１には、それぞれ、上記ｅ−Ｆｕｓｅ素子１１の他方の端子（ソース・ドレインおよびウェル）に接続され、プログラム時に、そのｅ−Ｆｕｓｅ素子１１のゲート絶縁膜を破壊できるだけの、定格外の高電圧が印加されるロウ選択線２０（ＷＬｂ＜０：１＞）が設けられている。センス時、このロウ選択線２０には、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜を破壊することがない定格内の電圧が印加される。さらに、上記第１の選択トランジスタ１２の各ゲート電極に接続されたロウ選択線２１（ＷＬａ＜０：１＞）、および、上記第２の選択トランジスタ１４の各ゲート電極に接続されたロウ選択線２２（ＷＬＲ＜０：１＞）が、それぞれ設けられている。
【００２２】
これらロウ選択線２０，２１，２２はロウデコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ）３１にそれぞれ接続されており、対応するロウデコーダ３１によって、各ロウ選択線２０，２１，２２に対する電圧の印加が制御される。
【００２３】
一方、上記データ線１３，１５には、それぞれ、ｅ−Ｆｕｓｅ素子１１に蓄えられているプログラム・データを読み出すためのセンスアンプ（ＳＡ）３２が接続されている。各センスアンプ３２には、データを保持するためデータレジスタ（Ｄａｔａ  Ｒｅｇ．）３３、および、プログラム時の制御情報を保持するためのプログラム制御用レジスタ（Ｐｒｏｇ．  Ｃｏｎｔ．）３４が接続されている。上記データレジスタ３３の相互、および、上記プログラム制御用レジスタ３４の相互は、それぞれ直列に接続されている。
【００２４】
すなわち、上記した本実施形態の場合、先行技術として示した従来のＯＴＰメモリのメモリセルに、さらに、ｎＭＯＳトランジスタからなる第２の選択トランジスタ１４、この選択トランジスタ１４に接続されたデータ線１５、および、その選択トランジスタ１４を制御するためのロウ選択線２２を追加した構成となっている。
【００２５】
ここで、各メモリセルＦＣ００，ＦＣ０１，ＦＣ１０，ＦＣ１１には、それぞれ、２本のデータ線１３，１５が接続されている。そのため、若干、上記したセンスアンプ３２および各種レジスタ３３，３４の構成が従来のものとは異なるが、機能的には従来のものと同じなので、ここでの詳しい説明は割愛する。
【００２６】
なお、本実施形態においては、上記選択トランジスタ１２，１４、上記センスアンプ３２を構成するトランジスタ（図示していない）、および、上記ロウデコーダ３１を構成するトランジスタ（図示していない）は、いずれも同じ第２の酸化膜（ゲート絶縁膜）厚を有する高電圧用のトランジスタを用いて構成されている。また、上記ｅ−Ｆｕｓｅ素子１１、上記データレジスタ３３を構成するトランジスタ（図示していない）、および、上記プログラム制御用レジスタ３４を構成するトランジスタ（図示していない）は、いずれも同じ第１の酸化膜厚を有する低電圧用のトランジスタを用いて構成されている。
【００２７】
また、上記選択トランジスタ１２，１４のゲート幅は、選択トランジスタ１２の方が選択トランジスタ１４のそれよりも大きくなっている。この場合、センス用の選択トランジスタ１４は、必要最低限の大きさで構成されている。このような構成とすることにより、ゲート幅の小さい選択トランジスタ１４しか接続されていないデータ線１５は、ゲート幅の大きい選択トランジスタ１２が接続されるデータ線１３に比較して、その容量が小さくなる。したがって、センス時には第２の選択トランジスタ１４のみを使用することにより、プログラム・データのセンス動作に要するセンス時間を短縮できる。
【００２８】
さらに、上記したヒューズマクロには、プログラム動作およびセンス動作に必要な内部電位を発生するための内部電位発生回路、および、ヒューズマクロの制御ブロックなどが設けられている（いずれも図示していない）。
【００２９】
図２は、上記した構成のヒューズマクロの動作を説明するために示すものである。ここでは、メモリセルＦＣ１１のｅ−Ｆｕｓｅ素子１１にプログラム用のデータを書き込むプログラム（書き込み）動作、および、そのｅ−Ｆｕｓｅ素子１１よりプログラム・データを読み出す動作について、それぞれ示している。
【００３０】
最初に、プログラム動作について説明する。まず、ヒューズマクロの制御ブロックに対し、外部より与えられる、プログラムモードであることを示す信号ＰＲＯＧＲＡＭがハイ（Ｈ）レベルになる（ｔ１）。すると、内部電位発生回路によるプログラム用の内部電位の生成など、プログラム動作のための準備動作が開始される。
【００３１】
準備が整った段階で、ロウデコーダ３１によって、ロウ選択線ＷＬｂ＜１＞，ＷＬａ＜１＞，ＷＬＲ＜１＞が選択される（ｔ２）。プログラム時は、ロウ選択線ＷＬｂ＜１＞の電位がプログラム用の高電位ＶＢＰに、ロウ選択線ＷＬａ＜１＞，ＷＬＲ＜１＞の各電位が、プログラム用の高電位ＶＢＰとプログラム制御に用いる電源電圧ＶＤＤとの間の中間電位ＶＢＴに、それぞれセットされる。
【００３２】
このタイミング（ｔ２）に前後して、全てのデータ線１３，１５（ＢＬ＜０：１＞，ＢＬＲ＜０：１＞）も、上記中間電位ＶＢＴに充電される。
【００３３】
そして、メモリセルＦＣ１１のｅ−Ｆｕｓｅ素子１１にデータ“１”を書き込む場合、すなわち、データレジスタ３３に与えられるプログラム用のデータに応じて、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜を破壊する場合には、ｔ３のタイミングで、プログラム制御用レジスタ３４に与えられる書き込みを指示する信号ＰＲＧＥがＨレベルになる。すると、センスアンプ３２によって、データ線ＢＬ＜１＞，ＢＬＲ＜１＞の電位が接地電位ＶＳＳに落とされる。これにより、ｅ−Ｆｕｓｅ素子１１の、ゲート電極とソース・ドレイン端子との間にプログラム用の高電位ＶＢＰが印加されて、ゲート絶縁膜が破壊される。
【００３４】
なお、ｅ−Ｆｕｓｅ素子１１のデータを“０”に保つ、すなわち、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜を破壊しない場合には、データ線ＢＬ＜１＞，ＢＬＲ＜１＞の電位が、上記中間電位ＶＢＴに保持される。こうして、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜に大きな電界がかからないように制御される。
【００３５】
実際には、ｔ３のタイミングで、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜に高電界を印加してから、ある時間が経過した後、ゲート絶縁膜が破壊される（ｔ４）。破壊後のｅ−Ｆｕｓｅ素子１１が安定して電流を流せるようにするために、一定の時間、ゲート絶縁膜には高電界を印加し続ける（ｔ５）。
【００３６】
ｔ５のタイミングにおいて、選択されたメモリセルＦＣ１１に対するプログラム期間が終了すると、データ線１３，１５（ＢＬ＜１＞，ＢＬＲ＜１＞）は、再び、上記中間電位ＶＢＴに充電される。
【００３７】
選択されたメモリセルＦＣ１１に対するプログラム期間が終了し、Ｐｒｏｇｒａｍ用のＶＢＰが所望の値に戻った後においては、次のメモリセルＦＣ１０に対するプログラム動作が同様にして行われる（ｔ６〜ｔ７）。
【００３８】
こうして、全てプログラム動作が終了すると、ロウ選択線ＷＬｂ＜１＞，ＷＬａ＜１＞，ＷＬＲ＜１＞の電位がロウ（Ｌ）レベルとなる。また、プログラムモードであることを示す信号ＰＲＯＧＲＡＭがＬレベルになり、内部電位発生回路も動作を終了し、プログラムモードを終える（ｔ８）。
【００３９】
次に、ヒューズデータのセンス動作について、ロウ選択線ＷＬＲ＜１＞に接続されるメモリセルＦＣ１１のデータを読み出す場合を例に説明する。まず、ヒューズマクロの制御ブロックに対し、外部より与えられる、プログラム・データのセンス期間（センスモード）であることを示す信号ＳＥＮＳＥがＨレベルになると、内部電位発生回路によるセンス用の内部電位の生成など、センス動作のための準備動作が開始される（ｔ９）。
【００４０】
準備が整った段階で、ロウデコーダ３１によって、ロウ選択線ＷＬｂ＜１＞，ＷＬＲ＜１＞が選択される。この場合、プログラム時とは異なり、ロウ選択線ＷＬａ＜１＞はＬレベルのままで、ロウ選択線ＷＬＲ＜１＞の電位が中間電位ＶＢＴにセットされる。また、ロウ選択線ＷＬｂ＜１＞の電位が電源電圧ＶＤＤにセットされる（ｔ１０）。
【００４１】
また、このタイミングｔ１０の後、データ線ＢＬＲ＜１＞の電位が接地電位ＶＳＳまで落とされ、弱い電流源でその電位ＶＳＳの状態が保持される。このときの電流量としては、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜破壊前後の平均的な電流値の中間値程度が目安となる。
【００４２】
ロウ選択線ＷＬｂ＜１＞，ＷＬＲ＜１＞が選択された状態においては、メモリセルＦＣ１１のｅ−Ｆｕｓｅ素子１１に記憶されているデータが“０”の場合は、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜は破壊されていないのでロウ選択線ＷＬｂ＜１＞からｅ−Ｆｕｓｅ素子１１を介して、データ線ＢＬＲ＜１＞に流れる電流はない。したがって、データ線（ＢＬＲ＜１＞）１５は接地電位ＶＳＳを保持する。
【００４３】
一方、メモリセルＦＣ１１のｅ−Ｆｕｓｅ素子１１に記憶されているデータが“１”の場合は、ｅ−Ｆｕｓｅ素子１１のゲート絶縁膜が破壊されているために、ロウ選択線ＷＬｂ＜１＞からｅ−Ｆｕｓｅ素子１１を介して、データ線ＢＬＲ＜１＞に電流が流れ込む。そのため、データ線ＢＬＲ＜１＞の電位は時間とともに上昇する。
【００４４】
電位が十分に上昇したタイミングｔ１１において、センスアンプ３２を起動させ、データ線ＢＬＲ＜１＞の状態をセンスする。そして、そのセンスの結果は、データレジスタ３３に格納される。このセンス動作が終わると、ロウ選択線ＷＬｂ＜１＞，ＷＬＲ＜１＞の電位は接地電位ＶＳＳに落とされる（ｔ１２）。
【００４５】
同様にして、全てのメモリセルＦＣ００，ＦＣ０１，ＦＣ１０，ＦＣ１１に対するセンス動作が終了すると、センス期間であることを示す信号ＳＥＮＳＥがＬレベルとなり、内部電位発生回路も動作を終了し、センスモードを終える（ｔ１３）。
【００４６】
上記したように、本実施形態においては、各メモリセルＦＣ００，ＦＣ０１，ＦＣ１０，ＦＣ１１が２つのデータ線１３，１５および２つの選択トランジスタ１２，１４を含む構成となっている。すなわち、プログラム時は、２つの選択トランジスタ１２，１４を用いる。これにより、選択トランジスタとしての電流駆動能力を大きくでき、必要なプログラム電流を容易に確保することが可能となる。また、ヒューズデータのセンス時は、必要最低限の大きさしかもたないセンス用の選択トランジスタ１４だけを用いる。この選択トランジスタ１４が接続されるデータ線1５（ＢＬＲ＜０：１＞）は、選択トランジスタ１４のゲート幅が選択トランジスタ１２のゲート幅よりも小さい分だけ、そのデータ線容量を小さくできる。その結果、センス時間の高速化、および、データ線あたりのｅ−Ｆｕｓｅ素子数の増大、つまり、ヒューズマクロの大容量化を可能にする。
【００４７】
次に、上記した構成のメモリセルにおける、選択トランジスタ１２，１４のレイアウトパターンについて説明する。
【００４８】
図３に示すように、ＯＴＰメモリのヒューズマクロにおいては、点線で示された形成領域ＡＡに合うように、各選択トランジスタ１２，１４のゲート電極を分割してレイアウトすることが一般的に行われている。この形成領域ＡＡは、隣接する他の回路ブロックなどとの整合性から、その面積が最小になるように決められることが多い。
【００４９】
形成領域ＡＡ内には拡散層ＳＤが設けられている。この拡散層ＳＤ上には、絶縁膜（図示していない）を介して、４つのゲート電極部ＧＥａ，ＧＥｂ，ＧＥｃ，ＧＥｄが平行に配置されている。４つのゲート電極部ＧＥａ，ＧＥｂ，ＧＥｃ，ＧＥｄのうち、３つのゲート電極部ＧＥａ，ＧＥｂ，ＧＥｃは一方の端部において相互に接続されて、上記接続トランジスタ１２のゲート電極となっている。このゲート電極には、上記ロウ選択線２１（ＷＬａ＜ｍ＞）が接続される。残る１つのゲート電極部ＧＥｄは単独で設けられて、上記接続トランジスタ１４のゲート電極となっている。このゲート電極には、上記ロウ選択線２２（ＷＬＲ＜ｍ＞）が接続される。
【００５０】
また、上記ゲート電極部ＧＥａ，ＧＥｂ，ＧＥｃ，ＧＥｄの両サイドには、それぞれ、配線層ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅが配置されている。各配線層ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅは、上記拡散層ＳＤ上に設けられている。各配線層ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅには、それぞれ、各配線層ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅと上記拡散層ＳＤとをつなぐ複数のコンタクトＣＴが設けられている。上記配線層ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅのうち、配線層ＳＬａ，ＳＬｃ（ソース・ドレインの他方）は、上記データ線１３（ＢＬ＜ｉ＞）に接続されている。配線層ＳＬｂ，ＳＬｄ（ソース・ドレインの一方）は、共通に、上記ｅ−Ｆｕｓｅ素子１１のゲート電極に接続されている。配線層ＳＬｅ（ソース・ドレインの他方）は、上記データ線１５（ＢＬＲ＜ｉ＞）に接続されている。
【００５１】
このレイアウトパターンのように、接続トランジスタ１２，１４のゲート電極を分割することで、プログラム時には４本のゲート電極部ＧＥａ，ＧＥｂ，ＧＥｃ，ＧＥｄを用い、センス時にはロウ選択線２２（ＷＬＲ＜ｍ＞）に接続される１本のゲート電極部ＧＥｄだけを用いることが可能となる。このレイアウトパターンは従来例とほぼ同様のパターンになっており、トランジスタ数が増えているにも係らず従来例と比較して大きな面積の増加はなく、大電流を流す必要のあるプログラム時は選択トランジスタのゲート幅を大きくし、電流が少なくてすむセンス時は選択トランジスタのゲート幅を小さくすることで、データ線容量の低減を実現できる。
【００５２】
なお、ここでｍ，ｉはロウ選択線２０，２１，２２およびデータ線１３，１５のアドレスを表す添え字であり、図１を例にするとｍ，ｉにはそれぞれ０または１の値が入る。
【００５３】
ここで、本実施形態のような構成とした場合、つまり、図３に示した接続トランジスタ１２，１４のレイアウトパターンにおいて、ゲート電極を分割するようにした場合、複数のパターンを同一の方向に並べてレイアウトすると面積効率が悪くなる場合が多い。なぜならば、データ線１３，１５（ＢＬ＜ｉ＞，ＢＬＲ＜ｉ＞）は別々のノードなので、各パターンを同じ向きに並べて配置すると面積効率が悪くなる。
【００５４】
そこで、多ビット構成のＯＴＰメモリにおいては、たとえば図４に示すように、複数のパターンＰａ，Ｐｂ，…を１つおきにレイアウトの方向を反転させながら配置する。このようなレイアウトを採用することで、１セルあたりの選択トランジスタを複数とした場合にも、メモリセルの面積増加を最小限に抑えることが可能になる。
【００５５】
本実施形態によれば、ＭＯＳ構造を有する絶縁膜破壊型のｅ−Ｆｕｓｅ素子を記憶素子に用いた不揮発性のＯＴＰメモリにおいて、ｅ−Ｆｕｓｅ素子をそれぞれに備える複数のメモリセルに対し、データを読み／書きするためのロウデコーダおよびセンスアンプなどの制御回路を共有化するとともに、データの読み出し時と書き込み時とで使用するデータ線を分離できるようにしたので、プログラム・データをセンスするためのデータ線の容量を小さくすることが可能となる。これにより、センス動作に要するセンス時間を短縮できるようになる結果、ヒューズマクロの大容量化を達成できるものである。
【００５６】
［第２の実施形態］
図５は、本発明の第２の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置の基本構成を示すものである。なお、本実施形態は、図１に示したＯＴＰメモリのヒューズマクロにおいて、各メモリセル内に電界緩和トランジスタを追加し、不可逆性のｅ−Ｆｕｓｅ素子（ゲート絶縁膜破壊型アンチヒューズ素子）のソース・ドレイン・ウェル側に、直に、プログラム用の高電位ＶＢＰを接続できるように構成した場合の例であり、同一部分には同一符号を付して詳しい説明は割愛する。
【００５７】
すなわち、図５に示すように、たとえば、格子状に配列された４ビット分のメモリセル（記憶セル）ＦＣ００’，ＦＣ０１’，ＦＣ１０’，ＦＣ１１’には、それぞれ、ｐＭＯＳトランジスタを用いたｅ−Ｆｕｓｅ素子１１の一方の端子（ゲート電極）に電界緩和トランジスタ４１が接続されている。そして、この電界緩和トランジスタ４１を介して、ｅ−Ｆｕｓｅ素子１１を選択するための、プログラム時にだけ使用される第１の選択トランジスタ（ｎＭＯＳトランジスタ）１２、および、プログラム時およびセンス時の両モードで使用される第２の選択トランジスタ（ｎＭＯＳトランジスタ）１４が接続されている。電界緩和トランジスタ４１のゲート電極には、プログラム用の高電位ＶＢＰとプログラム制御に用いる電源電圧ＶＤＤとの間の中間電位ＶＢＴが与えられるようになっている。
【００５８】
このような構成とした場合、信頼性上の観点からも、ｅ−Ｆｕｓｅ素子１１の他方の端子（ソース・ドレイン・ウェル側）に、直接、プログラム用の高電位ＶＢＰを印加することが可能となる。その結果として、センス動作に要するセンス時間を短縮でき、ヒューズマクロの大容量化を達成できる効果に加えて、ｅ−Ｆｕｓｅ素子１１に接続されるロウ選択線２０（ＷＬｂ＜ｍ＞）が不要になるため、ロウデコーダ３１’の面積を削減できる効果がある。
【００５９】
［第３の実施形態］
図６は、本発明の第３の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置の基本構成を示すものである。なお、本実施形態は、ＯＴＰメモリのヒューズマクロにおいて、各メモリセルにおける不可逆性のｅ−Ｆｕｓｅ素子（ゲート絶縁膜破壊型アンチヒューズ素子）を、ｎＭＯＳトランジスタを用いて構成するようにした場合の例であり、同一部分には同一符号を付して詳しい説明は割愛する。
【００６０】
本実施形態の場合、たとえば図６に示すように、メモリセルＦＣａ００，ＦＣａ０１，ＦＣａ１０，ＦＣａ１１が、それぞれ同じ第１の酸化膜（ゲート絶縁膜）厚を有する低電圧用のｎＭＯＳトランジスタからなる、ｅ−Ｆｕｓｅ素子１１ａと、第１の電界緩和トランジスタ４１と、プログラム時にだけ使用される第１の選択トランジスタ１２ａと、第２の電界緩和トランジスタ４２と、プログラム時およびセンス時の両モードで使用される第２の選択トランジスタ１４ａ，１４ｂとを有して構成されている。
【００６１】
第２の選択トランジスタ１４ａ，１４ｂの各ゲート電極には、ロウ選択線２３（ＷＬ＜ｍ＞）が共通に接続されている。なお、ロウ選択線２３はロウデコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ）３１ａにそれぞれ接続されており、対応するロウデコーダ３１ａによって、ロウ選択線２３に対する電圧の印加が制御される。この時、ロウ選択線２３に印加される電圧はロジック電源電圧（ＶＤＤ）を印加すればよい。
【００６２】
また、第２の選択トランジスタ１４ａ，１４ｂのうち、一方の選択トランジスタ１４ａにはプログラム時専用のデータ線１３（ＢＬ＜ｉ＞）が接続され、他方の選択トランジスタ１４ｂにはプログラム時とセンス時とで共用のデータ線１５（ＢＬＲ＜ｉ＞）が接続されている。また、選択トランジスタ１４ａの他方の端子は上記第１の選択トランジスタ１２ａに接続され、選択トランジスタ１４ｂの他方の端子は上記第２の電界緩和トランジスタ４２に接続されている。
【００６３】
上記ｅ−Ｆｕｓｅ素子１１ａの一方の端子（ゲート電極）には、それぞれ、プログラム用の電位ＶＢＰが印加されるようになっている。上記ｅ−Ｆｕｓｅ素子１１ａの他方の端子（ソース・ドレインおよびウェル）には、それぞれ、第１の電界緩和トランジスタ４１のソース端子が接続されている。第１の電界緩和トランジスタ４１のゲート電極には、それぞれ、各ノードの電位を設定するための電位（中間電位）ＶＢＴが印加されるようになっている。第１の電界緩和トランジスタ４１のドレイン端子には、上記選択トランジスタ１２ａのソース端子および上記第２の電界緩和トランジスタ４２のソース端子が、それぞれ接続されている。選択トランジスタ１２ａのゲート電極には、それぞれ、プログラム期間であることを示す信号ＷＥが与えられるようになっている。第２の電界緩和トランジスタ４２のゲート電極には、それぞれ、ロジック電源電圧ＶＤＤが印加されるようになっている。
【００６４】
なお、２本のデータ線１３，１５には、それぞれ、センスアンプ３２ａ、データレジスタ３３ａ、および、制御用レジスタ３４ａが含まれる。これらの回路については、上述した例と機能的にはほとんど同じなので、ここでの詳しい説明は割愛する。
【００６５】
次に、上記した構成の動作について説明する。まず、プログラム用のデータをセルに書き込むプログラム時は、プログラムが可能であることを示す信号ＷＥが高電位（ＶＤＤ）レベルとされ、その後、ＶＢＴ，ＶＢＰが所望の電位に設定される。
【００６６】
この状態において、対応するロウ選択線２３がロウデコーダ３１ａにより選択されて高電位（ＶＤＤ）レベルに制御されるとともに、プログラム用のデータをプログラムするためのセルが接続されたデータ線１３，１５がセンスアンプ３２ａによって順に低電位（ＶＳＳ）レベルに制御される。これにより、選択されたセルに対するデータのプログラムが行われる。
【００６７】
一方、センス時、つまり、プログラム・データを読み出す際には、プログラム時専用のデータ線１３がある電位、たとえば中間電位ＶＢＴに保持される。また、データ線１５の電位が低電位（ＶＳＳ）レベルに制御されるとともに、プログラム期間であることを示す信号ＷＥも低電位（ＶＳＳ）に制御される。
【００６８】
この状態において、対応するロウデコーダ３１ａによって、所望のロウ選択線２３が選択されて駆動される。すると、ｅ−Ｆｕｓｅ素子１１ａにデータがプログラムされていない場合には、そのデータ線１５の電位がそのまま低電位状態に維持される。これに対し、データがプログラムされている場合には、高電位ＶＢＰの印加により、ｅ−Ｆｕｓｅ素子１１ａを介してデータ線１５上にセル電流が流れる。このセル電流を、対応するセンスアンプ３２ａによってセンスすることにより、データの“１”または“０”を判定することができる。
【００６９】
図７は、本実施形態にしたがったヒューズマクロ（図６参照）の、プログラム時におけるメモリセルの電位状態を示すものである。図７に示すように、プログラム時、つまり、書き込み動作では、第１の電界緩和トランジスタ４１のゲート電極にかかる電位ＶＢＴはほぼ２倍の電源電圧ＶＤＤとなり、第１の選択トランジスタ１２ａのゲート電極にかかる電位および第２の電界緩和トランジスタ４２のゲート電極にかかる電位はそれぞれ電源電圧ＶＤＤと等価になる。また、第２の選択トランジスタ１４ａ，１４ｂの各ゲート電極にかかる電位は、非選択時は接地電位ＶＳＳ、選択時は電源電圧ＶＤＤと等価になる。これに対し、データ線１３，１５の電位は同じように制御されるが、選択時は０Ｖ、非選択時はＶＢＴとなる。
【００７０】
このような電位状態となるように制御することで、各トランジスタ１１ａ，１２ａ，１４ａ，１４ｂ，４１，４２に印加される電界を定格内に抑えることができる。ただし、第１の電界緩和トランジスタ４１に関しては、若干、厳しい条件となるため、破壊される可能性もある。しかしながら、もともとスイッチング素子として機能させているわけではないため、書き込み動作に問題はない。
【００７１】
図８は、本実施形態にしたがったヒューズマクロ（図６参照）の、センス時におけるメモリセルの電位状態を示すものである。図８に示すように、センス時、つまり、読み出し動作では、ｅ−Ｆｕｓｅ素子１１ａのゲート電極にかかる電位ＶＢＰおよび第１の電界緩和トランジスタ４１のゲート電極にかかる電位ＶＢＴは、ともに電源電圧ＶＤＤとなる。また、第１の選択トランジスタ１２ａのゲート電極には接地電位ＶＳＳ（この例の場合、０Ｖ）が印加されて、データ読み出しの経路は、図中に破線で示す通り、データ線１５だけとなる。本実施形態の場合、電源電圧ＶＤＤよりも高い電位が各トランジスタ１１ａ，１２ａ，１４ａ，１４ｂ，４１，４２に印加されることはないため、読み出し動作において、各トランジスタ１１ａ，１２ａ，１４ａ，１４ｂ，４１，４２が破壊される心配はない。
【００７２】
このように、本実施形態のような構成とした場合にも、プログラム時とセンス時とでデータ読み出しの経路を切り換えることが可能となる結果、第１，第２の実施形態の場合と同様に、センス時間の高速化およびヒューズマクロの大容量化が可能である。
【００７３】
しかも、プログラム時とセンス時とで電位ＶＢＰ，ＶＢＴが異なることに注意する必要があるものの、メモリセルにおける各トランジスタを、全て低電圧用のトランジスタを用いて構成することが可能である。
【００７４】
なお、本実施形態においては、ｎＭＯＳトランジスタからなるｅ−Ｆｕｓｅ素子を例に説明したが、これに限らず、ｐＭＯＳトランジスタからなるｅ−Ｆｕｓｅ素子の場合にも同様に構成できる。
【００７５】
また、上述した各実施形態においては、いずれもビット数を「４」とした場合を例に示したが、これに限定されるものではない。
【００７６】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置（ＯＴＰメモリのヒューズマクロ）の構成例を示す回路図。
【図２】図１に示したヒューズマクロの動作を説明するために示すタイミングチャート。
【図３】図１に示したヒューズマクロの、各メモリセルにおける選択トランジスタのレイアウトパターンを示す平面図。
【図４】多ビット構成のヒューズマクロを例に、各メモリセルにおける選択トランジスタのレイアウトを示す平面図。
【図５】本発明の第２の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置（ＯＴＰメモリのヒューズマクロ）の構成例を示す回路図。
【図６】本発明の第３の実施形態にしたがった、絶縁膜破壊型の不揮発性半導体記憶装置（ＯＴＰメモリのヒューズマクロ）の構成例を示す回路図。
【図７】図６に示したヒューズマクロの、プログラム時におけるメモリセルの電位状態を示す図。
【図８】図６に示したヒューズマクロの、センス時におけるメモリセルの電位状態を示す図。
【符号の説明】
【００７８】
１１，１１ａ…ｅ−Ｆｕｓｅ素子、１２，１２ａ…第１の選択トランジスタ、１３，１５…データ線、１４，１４ａ，１４ｂ…第２の選択トランジスタ、２０，２１，２２，２３…ロウ選択線、３１，３１’，３１ａ…ロウデコーダ、３２，３２ａ…センスアンプ、４１，４２…電界緩和トランジスタ、ＦＣ００，ＦＣ００’，ＦＣａ００，ＦＣ０１，ＦＣ０１’，ＦＣａ０１，ＦＣ１０，ＦＣ１０’，ＦＣａ１０，ＦＣ１１，ＦＣ１１’，ＦＣａ１１…メモリセル、ＳＤ…拡散層、ＧＥａ，ＧＥｂ，ＧＥｃ，ＧＥｄ…ゲート電極部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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