(57)【要約】【課題】互いに離間した電極を有する半導体装置を、高歩留りで作製する。【解決手段】（ａ）半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、（ｂ）前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、（ｃ）前記第一のレジスト層を除去する工程と、（ｄ）前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、（ｅ）前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、（ｆ）前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、（ｇ）前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含む半導体装置の製造方法である。【選択図】図１
2008311260.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、
（ｂ）前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、
（ｃ）前記第一のレジスト層を除去する工程と、
（ｄ）前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、
（ｅ）前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、
（ｆ）前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、
（ｇ）前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｅ）において、前記絶縁膜の開口部が前記第二のレジスト層の開口部より大になるように前記絶縁膜を等方的にエッチングすることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二のレジスト層の開口部の大きさが、前記第一のレジスト層の開口部の大きさよりも、前記第一のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層を形成するフォトリソグラフィの前記第一のレジスト層に対する合わせ精度、から規定される量だけ大きいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
（ａ）半導体基板または半導体層の上に形成された絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、
（ｂ）前記第一のレジスト層をマスクとして、前記絶縁膜の底部が残るようにエッチングして前記絶縁膜に開口部を形成する工程と、
（ｃ）前記第一のレジスト層を除去する工程と、
（ｄ）前記絶縁膜上に、前記絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、
（ｅ）前記第二のレジスト層をマスクとして前記絶縁膜の底部を等方的にエッチングして前記半導体基板または半導体層を露出する工程と、
（ｆ）前記第二のレジスト層及び前記絶縁膜の開口部に露出された半導体基板または半導体層の上に電極材料を堆積する工程と、
（ｇ）前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
堆積する前記電極材料の厚みは、前記工程（ｂ）においてエッチングせずに残した前記絶縁膜の底部の厚みよりも薄いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
（ａ）半導体基板または半導体層の上に形成された第一の絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、
（ｂ）前記第一のレジスト層をマスクとして前記第一の絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、
（ｃ）前記第一のレジスト層を除去する工程と、
（ｄ）前記第一の絶縁膜上に第二の絶縁膜を堆積する工程と、
（ｅ）前記第二の絶縁膜上に、前記第一および第二の絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、
（ｆ）前記第二のレジスト層をマスクとして前記第二の絶縁膜を等方的にエッチングする工程と、
（ｇ）前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、
（ｈ）前記電極材料が堆積された前記第二のレジスト層を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
堆積する前記電極材料の厚みは、前記第二の絶縁膜の厚みよりも薄いことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第二の絶縁膜は、前記第一の絶縁膜よりエッチングレートが速いことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第二の絶縁膜は、リンを含有する絶縁膜でかつリンの含有率が前記第一の絶縁膜より高いことを特徴とする請求項６から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第二の絶縁膜は、リンおよびホウ素を含有することを特徴とする請求項６から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第二の絶縁膜を等方的にエッチングする工程は、フッ化水素を含む溶液を用いたウェットエッチングであることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第一の絶縁膜は酸化珪素であり、前記第二の絶縁膜はチッ化珪素であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記第二の絶縁膜を等方的にエッチングする工程は、リン酸を含む溶液を用いたウェットエッチングであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、以下に説明するように、ＳｉパワーデバイスにはＳｉ半導体の物性に起因する問題があることが知られている。
【０００３】
Ｓｉ半導体を用いた縦型のパワーＭＯＳＦＥＴを例に説明する。Ｓｉ半導体は十分な絶縁破壊性能を有していないために、所望の絶縁耐圧特性を実現しようとすると、不純物を低濃度にドープした領域（ドリフト領域）を厚くする必要がある。しかしながら、ドリフト領域が厚くなると、ＳｉパワーＭＯＳＦＥＴのドリフト抵抗が大きくなり、その結果、ＭＯＳＦＥＴの導通損失に相当するオン抵抗が増大してしまう。ここでいうＭＯＳＦＥＴの「オン抵抗」とは、ＭＯＳＦＥＴの動作状態における抵抗値を意味し、チャネル抵抗、ドリフト抵抗、コンタクト抵抗などを含む。また、ＳｉパワーＭＯＳＦＥＴでは、Ｓｉ半導体は高温耐性が十分ではないために、電流容量を増加しようとしても、それに伴う素子温度の上昇によって制約を受ける。これらの理由により、ＳｉパワーＭＯＳＦＥＴでは、電流容量やオン抵抗によって決まる素子特性の改善に限界があった。
【０００４】
これに対し、近年、Ｓｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。
【０００５】
ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ半導体を用いた縦型のパワーＭＯＳＦＥＴでは、ドリフト領域を薄くでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減することが可能になる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣパワーＭＯＳＦＥＴの電流容量を容易に向上できる。
【０００６】
ＳｉＣ−ＭＯＳＦＥＴの断面図を図５に示す。ＳｉＣ−ＭＯＳＦＥＴのソース電極１０の形成プロセスには、一般に、リフトオフプロセスが用いられている。従来のソース電極形成プロセスを図６に示す。ただし、図６においては、ＳｉＣ基板１、ドリフト層２は図示していない。図６（ａ）に示す工程において、ドリフト層（図示せず）、ウェル領域３、ソース領域４、コンタクト領域５、チャネル領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９を形成した後、フォトリソグラフィにより、レジストパターン２０を形成する。次に、図６（ｂ）に示す工程において、レジストパターン２０をマスクとして層間絶縁膜９のドライエッチングを行なう。次に、図６（ｃ）に示す工程において、ソース電極１０の材料として、例えばニッケル（Ｎｉ）を堆積する。そして、層間絶縁膜９の開口部底部のソース領域４と接触する部分のＮｉのみを残し、層間絶縁膜９上のＮｉはレジストパターン２０とともに除去する。これがリフトオフプロセスである。しかし、このとき、層間絶縁膜９の開口部底部のソース領域４と接触する部分のＮｉと、層間絶縁膜９上のＮｉが、層間絶縁膜９の開口部の側壁を介してつながっているため、開口部底部のソース領域４と接触する部分のＮｉのみを残してリフトオフを行なうことは困難である。
【０００７】
そこで、特許文献１のようなプロセスが考案されている。このプロセスを図７を用いて説明する。図７（ａ）、（ｂ）に示すように、図６と同様の工程で層間絶縁膜９のドライエッチングを行なった後、図７（ｃ）に示す工程において、層間絶縁膜９の等方性エッチングを行なうことで側壁を広げる。次に、図７（ｄ）に示す工程において、ソース電極１０の材料として、例えばニッケル（Ｎｉ）を堆積する。このとき、ソース領域４と接触したＮｉと、レジスト２０上のＮｉが離間しているため、リフトオフが可能であるとされている。
【特許文献１】特開２００１−１４４０３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、本願発明者らが検討したところ、上述の方法では、層間絶縁膜のドライエッチングの際にレジストパターンが硬化するという問題があることを見い出した。従って、上述の方法でＭＯＳＦＥＴを作製すると、レジストの硬化によってレジスト剥離が困難となり、リフトオフによるソース電極の形成が難しいという課題があった。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、ソース電極形成工程の歩留りを向上させることにより、高歩留りで半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、（ａ）半導体基板または半導体層の上に形成された絶縁膜上に、開口部を有する第一のレジスト層を形成する工程と、（ｂ）前記第一のレジスト層をマスクとして前記絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、（ｃ）前記第一のレジスト層を除去する工程と、（ｄ）前記絶縁膜上に、前記絶縁膜の開口部より大きな開口部を有する第二のレジスト層を形成する工程と、（ｅ）前記第二のレジスト層をマスクとして前記絶縁膜を等方的にエッチングする工程と、（ｆ）前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、（ｇ）前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
【００１１】
前記工程（ｅ）においては、前記絶縁膜の開口部が前記第二のレジスト層の開口部より大になるように前記絶縁膜を等方的にエッチングすることが好ましい。
【００１２】
また、前記第二のレジスト層の開口部の大きさが、前記第一のレジスト層の開口部の大きさよりも、前記第一のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層の開口部を形成する際の大きさのばらつきと、前記第二のレジスト層を形成するフォトリソグラフィの前記第一のレジスト層に対する合わせ精度、から規定される量だけ大きいことが好ましい。
【００１３】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板または半導体層の上に形成された絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、（ｂ）前記第一のレジスト層をマスクとして、前記絶縁膜の底部が残るようにエッチングして前記絶縁膜に開口部を形成する工程と、（ｃ）前記第一のレジスト層を除去する工程と、（ｄ）前記絶縁膜上に、前記絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、（ｅ）前記第二のレジスト層をマスクとして前記絶縁膜の底部を等方的にエッチングして前記半導体基板または半導体層を露出する工程と、（ｆ）前記第二のレジスト層及び前記絶縁膜の開口部に露出された半導体基板または半導体層の上に電極材料を堆積する工程と、（ｇ）前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
【００１４】
堆積する前記電極材料の厚みは、前記工程（ｂ）においてエッチングせずに残した前記絶縁膜の底部の厚みよりも薄いようにする。
【００１５】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板または半導体層の上に形成された第一の絶縁膜上に、開口を有する第一のレジスト層を形成する工程と、（ｂ）前記第一のレジスト層をマスクとして前記第一の絶縁膜をエッチングして前記絶縁膜を貫通した開口部を形成する工程と、（ｃ）前記第一のレジスト層を除去する工程と、（ｄ）前記第一の絶縁膜上に第二の絶縁膜を堆積する工程と、（ｅ）前記第二の絶縁膜上に、前記第一および第二の絶縁膜の開口部より小さな開口部を有する第二のレジスト層を形成する工程と、（ｆ）前記第二のレジスト層をマスクとして前記第二の絶縁膜を等方的にエッチングする工程と、（ｇ）前記第二のレジスト層上及び前記絶縁膜の開口部に露出された半導体基板または半導体層上に電極材料を堆積する工程と、（ｈ）前記電極材料が堆積された前記第二のレジスト層を除去する工程とを含むことを特徴とする。
【００１６】
堆積する前記電極材料の厚みは、前記第二の絶縁膜の厚みよりも薄いようにする。
【００１７】
前記第二の絶縁膜は、前記第一の絶縁膜よりエッチングレートが速いことが好ましい。
【００１８】
前記第二の絶縁膜は、リンを含有する絶縁膜でかつリンの含有率が前記第一の絶縁膜より高いか、または、リンおよびホウ素を含有することが好ましい。
【００１９】
前記第二の絶縁膜を等方的にエッチングする工程は、フッ化水素を含む溶液を用いたウェットエッチングであることが好ましい。
【００２０】
前記第一の絶縁膜は酸化珪素であり、前記第二の絶縁膜はチッ化珪素であることが好ましい。
【００２１】
前記第二の絶縁膜を等方的にエッチングする工程は、リン酸を含む溶液を用いたウェットエッチングであることが好ましい。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法によると、堆積された電極材料が、開口部上と、レジスト層上で離間しており、さらに、エッチング処理した後にレジスト層を除去するため、レジスト層の硬化が生じない。したがって、リフトオフによる電極形成プロセスの歩留りを効果的に向上させることができる。従って、この方法を用いると、高歩留りでＳｉＣ−ＭＯＳＦＥＴを作製することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の半導体装置の製造方法について説明する。
【００２４】
従来の方法では、層間絶縁膜９のドライエッチングの際、レジストパターン２０が硬化するため、リフトオフが容易ではない。そこで、本願発明者らは、層間絶縁膜９のドライエッチングに用いたレジストをいったん除去し、再びリフトオフ用レジストパターンを形成することを考案した。このとき、リフトオフ用レジストパターンは、層間絶縁膜９のドライエッチングに用いるレジストパターン２０とほぼ同じ形状で、層間絶縁膜９の開口部より少しだけ大きい大きさとする。以下その理由を含め、詳細に記述する。
【００２５】
（第１の実施形態）
本発明の第１の実施形態における、ソース電極形成プロセスを図１に示す。最終的に出来上がるデバイス構造としては、図５のような構造となるが、図１においては、ＳｉＣ基板１、ドリフト層２は図示を省略している。
【００２６】
まず、図１（ａ）に示す工程において、公知の方法で、ＳｉＣ基板上に半導体層（ドリフト層）（図示せず）、ウェル領域３、ソース領域４、コンタクト領域５を形成し、さらに、チャネル領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン（第一のレジスト層）２０を形成する。レジストパターン２０の厚みとしては、例えば、１．４μｍ形成する。ウェル領域３およびコンタクト領域５は例えばアルミニウム(Al)イオン注入により、ソース領域４は例えば窒素（N）イオンあるいはリン（P）イオン注入により形成される。チャネル領域６を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のＳｉＣ成長層である。ゲート絶縁膜７は、例えばチャネル領域６を熱酸化することで形成した酸化珪素（SiO2）である。ゲート電極８は、例えば低抵抗ｐｏｌｙ−Ｓｉである。層間絶縁膜９は例えば厚み1μm程度の酸化珪素（SiO2）である。
【００２７】
次に、図１（ｂ）に示す工程において、レジストパターン２０をマスクとして層間絶縁膜９のドライエッチングを行ない、ソース領域４やコンタクト領域５などが形成された下方にある半導体層が現れるまで、すなわち、層間絶縁膜９が貫通するまでエッチングを行う。図１（ｃ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２０を除去する。
【００２８】
次に、図１（ｄ）に示す工程において、レジストパターン（第二のレジスト層）２１を形成する。このときのレジスト層２１の厚みは例えば１．４μｍである。レジストパターン２１の開口部の大きさは、レジストパターン２０の開口部よりも一定量ΔCWだけ大きい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきによって、レジストパターン２１が層間絶縁膜９の開口部に残らないだけが必要で、フォトリソグラフィのおよび加工の精度によって決まる。詳細は後述するが、例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
【００２９】
次に、図１（ｅ）に示す工程において、例えばバッファードフッ酸によるウェットエッチングにより、層間絶縁膜９の開口部を広げる。このとき、層間絶縁膜９のエッチング量は、層間絶縁膜９の開口部の大きさが、レジストパターン２１の開口部よりも大きくなるよう設定される。例えば、片側で０．５μｍ程度大きくなるように設定する。
【００３０】
次に、図１（ｆ）に示す工程において、ソース電極材料、例えばＮｉを堆積する。この際の堆積厚みとしては、例えば１００nmである。
【００３１】
次に、図１（ｇ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２１を除去することで、リフトオフによりレジストパターン２１上のＮｉを除去することができる。
【００３２】
ここで、図１（ｄ）に示す工程において、レジストパターン２１の開口部の大きさを、層間絶縁膜９の開口部よりも一定量だけ大きく設定する理由を、図４を用いて説明する。図１（ｃ）に示す工程の後、層間絶縁膜９の開口部と同じ大きさの開口部を有するレジストパターン２１を形成すると、フォトリソグラフィの合わせずれにより、レジストが層間絶縁膜開口部の内部に残ることがある（図４（ａ））。この場合、その後に行われる図４（ｂ）に示す工程において、図１（ｅ）に示す工程と同様に、例えばバッファードフッ酸によるウェットエッチングを行なう。このとき、層間絶縁膜９の開口部は、右側には広がるが、左側はレジスト２１に被覆されているためエッチングされない。次に、図４（ｃ）に示す工程において、図１（ｆ）に示す工程と同様に、ソース電極材料、例えばＮｉを堆積すると、層間絶縁膜９の開口部側壁（図４において左側）でＮｉがつながる。そのため、図１（ｇ）に示す工程と同様に、例えばイソプロピルアルコールを用いたリフトオフを行なうことは容易ではない。そのため、合わせずれを考慮してレジストパターンの大きさを決定する必要がある。
【００３３】
レジストパターン２１の開口部の大きさΦCW2と、レジストパターン２０の開口部の大きさΦCW1の差ΔCWは、層間絶縁膜９の開口部の大きさのばらつきをΔΦCW1、レジストパターン２１の開口部の大きさのばらつきをΔΦCW2、レジストパターン２１を形成するフォトリソグラフィの、レジストパターン２０に対する合わせ精度をΔΦCWとすると、下記のようになる。
【００３４】
ΔCW＝ΦCW2―ΦCW1≧√（（ΔΦCW1）2＋（ΔΦCW２）2＋（ΔΦCW）2）
この条件を満たしたフォトリソグラフィのマスクを用いることにより、レジストパターン２１が層間絶縁膜の開口部に残らない加工が可能で、リフトオフが容易に可能となる。
【００３５】
（第２の実施形態）
本発明の第２の実施形態における、ソース電極形成プロセスを図２に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図５のような構造となるが、図２においては、ＳｉＣ基板１、ドリフト層２は図示を省略している。
【００３６】
まず、図２（ａ）に示す工程において、公知の方法で、ＳｉＣ基板上に半導体層（ドリフト層）（図示せず）、ウェル領域３、ソース領域４、コンタクト領域５を形成し、さらに、チャネル領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン（第一のレジスト層）２０を形成する。レジストパターン２０の厚みとしては、例えば、１．４μｍ形成する。ウェル領域３およびコンタクト領域５は例えばアルミニウム(Al)イオン注入により、ソース領域４は例えば窒素（N）イオンあるいはリン（P）イオン注入により形成される。チャネル領域６を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のＳｉＣ成長層である。ゲート絶縁膜７は、例えばチャネル領域６を熱酸化することで形成した酸化珪素（SiO2）である。ゲート電極８は、例えば低抵抗ｐｏｌｙ−Ｓｉである。層間絶縁膜９は例えば厚み1μm程度の酸化珪素（SiO2）である。
【００３７】
次に、図２（ｂ）に示す工程において、レジストパターン２０をマスクとして層間絶縁膜９のドライエッチングを行なう。このとき、層間絶縁膜９の底部の、例えば200nmを残しておく。
【００３８】
次に、図２（ｃ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２０を除去する。
【００３９】
次に、図２（ｄ）に示す工程において、レジストパターン（第二のレジスト層）２２を形成する。このときのレジスト層２１の厚みは例えば１．４μｍである。レジストパターン２２の開口部の大きさは、層間絶縁膜９の開口部よりも一定量だけ小さい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきが生じても、層間絶縁膜９の開口部側壁がレジストパターン２２に覆われるだけ必要で、フォトリソグラフィのおよび加工の精度によって決まる。例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
【００４０】
次に、図２（ｅ）に示す工程において、例えばバッファードフッ酸によるウェットエッチングなどの等方性エッチングにより、層間絶縁膜９の底部の絶縁膜を除去する。このとき、層間絶縁膜９の底部の絶縁膜は、横方向にもエッチングされる。
【００４１】
次に、図２（ｆ）に示す工程において、ソース電極材料、例えばＮｉを堆積する。このとき、Ｎｉの厚みは、Ｎｉがホール内の底部と側部とで連続的につながらないようにするために、図２（ｂ）の工程で残しておいた層間絶縁膜９の厚みよりも小さいことが必要である。この際の堆積厚みとしては、例えば１００nmである。
【００４２】
次に、図２（ｇ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２２を除去することで、リフトオフによりレジストパターン２２上のＮｉを除去することができる。
【００４３】
（第３の実施形態）
本発明の第３の実施形態における、ソース電極形成プロセスを図３に示す。本実施形態においても、最終的に出来上がるデバイス構造としては、図５のような構造となるが、図３においては、ＳｉＣ基板１、ドリフト層２は図示を省略している。
【００４４】
まず、図３（ａ）に示す工程において、公知の方法で、ＳｉＣ基板上に半導体層（ドリフト層）（図示せず）、ウェル領域３、ソース領域４、コンタクト領域５を形成し、さらに、チャネル領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９を形成した後、フォトリソグラフィにより、開口部を有するレジストパターン（第一のレジスト層）２０を形成する。レジストパターン２０の厚みとしては、例えば、１．４μｍ形成する。ウェル領域３およびコンタクト領域５は例えばアルミニウム(Al)イオン注入により、ソース領域４は例えば窒素（N）イオンあるいはリン（P）イオン注入により形成される。チャネル領域６を含有することは必須ではないが、本実施形態では、例えば、平均不純物濃度1×1017cm-3程度、厚み200nm程度のＳｉＣ成長層である。ゲート絶縁膜７は、例えばチャネル領域６を熱酸化することで形成した酸化珪素（SiO2）である。ゲート電極８は、例えば低抵抗ｐｏｌｙ−Ｓｉである。層間絶縁膜９は例えば厚み1μm程度の酸化珪素（SiO2）である。
【００４５】
次に、図３（ｂ）に示す工程において、レジストパターン２０をマスクとして層間絶縁膜９のドライエッチングを行ない、ソース領域４やコンタクト領域５などが形成された下方にある半導体層が現れるまで、すなわち、層間絶縁膜９が貫通するまでエッチングを行う。図３（ｃ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２０を除去する。
【００４６】
次に、図３（ｄ）に示す工程において、例えば酸化珪素（SiO2）からなる絶縁膜１３を堆積する。絶縁膜１３の厚みは、例えば２００ｎｍである。
【００４７】
次に、図３（ｅ）に示す工程において、レジストパターン（第二のレジスト層）２２を形成する。このときのレジスト層２１の厚みは例えば１．４μｍである。レジストパターン２２の開口部の大きさは、層間絶縁膜９および絶縁膜１３の開口部よりも一定量だけ小さい。この開口部の大きさの差は、フォトリソグラフィの合わせずれと加工ばらつきが生じても、層間絶縁膜９の開口部側壁がレジストパターン２２に覆われるだけ必要で、フォトリソグラフィのおよび加工の精度によって決まる。例えば、i線ステッパを用いたフォトリソグラフィでは、片側0.3μm程度である。
【００４８】
次に、図３（ｆ）に示す工程において、例えばバッファードフッ酸によるウェットエッチングなどの等方性エッチングにより、層間絶縁膜９の底部の絶縁膜１３を除去する。このとき、絶縁膜１３は、横方向にもエッチングされる。
【００４９】
次に、図３（ｇ）に示す工程において、ソース電極材料、例えばＮｉを堆積する。このとき、Ｎｉの厚みは、Ｎｉがホール内の底部と側部とで連続的につながらないようにするために、図３（ｄ）の工程で堆積した絶縁膜１３の厚みよりも小さいことが必要である。この際の堆積厚みとしては、例えば１００nmである。
【００５０】
次に、図３（ｈ）に示す工程において、例えばイソプロピルアルコールを用いてレジストパターン２２を除去することで、リフトオフによりレジストパターン２２上のＮｉを除去することができる。
【００５１】
なお、絶縁膜１３が層間絶縁膜９よりもエッチングレートが速いと、層間絶縁膜９が過剰にエッチングされることがないため望ましい。例えば、絶縁膜１３がリンを含む酸化珪素で、リンの含有率が酸化珪素からなる層間絶縁膜９よりも高いと、絶縁膜１３が層間絶縁膜９よりもエッチングレートが速い。または、絶縁膜１３がリンおよびホウ素を含む酸化珪素であっても良い。このとき、ウェットエッチングには例えばフッ化水素を含む溶液が使用される。または、層間絶縁膜９が酸化珪素で、絶縁膜１３がチッ化珪素であっても良い。このとき、ウェットエッチングには例えばリン酸を含む溶液が使用される。
【００５２】
なお、上述した第１〜第３の実施の形態においては、ＳｉＣ−ＭＯＳＦＥＴを例に説明したが、本発明は、ＳｉＣ以外にも広く適用可能であり、例えばＳｉやＧａＮなどにも適用可能である。また、デバイス構造はＭＯＳＦＥＴに限定されず、例えばＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＩＧＢＴなど、互いに離間する電極を有する半導体装置一般に適用可能であり、これらの場合にも上述した実施形態で述べた効果と同様の効果を奏することができる。
【産業上の利用可能性】
【００５３】
本発明によると、互いに離間した電極を有する半導体装置において、リフトオフプロセスにより互いに離間した電極を、高歩留りで形成できる。従って、従来よりも高歩留りで半導体装置を製造できる。
【００５４】
本発明は、縦型ＭＯＳＦＥＴやＩＧＢＴなどの縦型の半導体素子、および互いに離間した電極を有する半導体装置の製造方法に広く適用でき、高歩留りで半導体装置を製造することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明による第１の実施形態に係る半導体装置の製造方法の模式的な工程断面図
【図２】本発明による第２の実施形態に係る半導体装置の製造方法の模式的な工程断面図
【図３】本発明による第３の実施形態に係る半導体装置の製造方法の模式的な工程断面図
【図４】本発明による実施形態の必要条件を説明するための模式的な工程断面図
【図５】ＳｉＣ−ＭＯＳＦＥＴの模式的な断面図
【図６】従来の半導体装置の製造方法の模式的な工程断面図
【図７】従来の半導体装置の製造方法の模式的な工程断面図
【符号の説明】
【００５６】
１    ＳｉＣ基板
２    ドリフト領域
３    ウェル領域
４    ソース領域
５    コンタクト領域
６    チャネル領域
７    ゲート絶縁膜
８    ゲート電極
９    層間絶縁膜
１０    ソース電極
１１    ドレイン電極
１２    上部配線
１３    絶縁膜
２０，２１，２２    レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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