(57)【要約】【課題】電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法を提供する。【解決手段】電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデル１０を用いたシミュレーション方法であって、  （１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデル２０によって得られる値に基づいて閾値電圧変化量を計算し、  （２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、  （３）該補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路モデルの動作を解析する。【選択図】  図３
2008028191.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法であって、
（１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、
（２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、
（３）該補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析する、
ことを特徴とするシミュレーション方法。
【請求項２】
閾値電圧計算用モデルは、独立した１つの積分回路モデルあるいは相互に独立した複数の積分回路モデルによって構成されていることを特徴とする請求項１に記載のシミュレーション方法。
【請求項３】
積分回路モデルは、静電容量モデルと抵抗モデルとが直列接続されて成ることを特徴とする請求項２に記載のシミュレーション方法。
【請求項４】
積分回路モデルを構成する抵抗モデルにおける抵抗の値を、トランジスタモデルの動作に依存して変化させることを特徴とする請求項３に記載のシミュレーション方法。
【請求項５】
積分回路モデルのそれぞれには、トランジスタモデルのゲート端子とソース端子との間の電位差の値に基づいた電圧が印加されることを特徴とする請求項３に記載のシミュレーション方法。
【請求項６】
トランジスタモデルのゲート端子とソース端子との間の電位差の値をＶgs、所定の電圧の値をＶgslim（但し、Ｖgslim＞０）としたとき、
Ｖgsの絶対値がＶgslimの値以下である場合には、各積分回路モデルにはＶgsの値の電圧を印加し、
Ｖgsの絶対値がＶgslimの値を超える場合には、各積分回路モデルにはＶgslim2／Ｖgsの値の電圧を印加することを特徴とする請求項５に記載のシミュレーション方法。
【請求項７】
閾値電圧変化量を、各積分回路モデルを構成する静電容量モデルにおける電荷の値に基づいて計算することを特徴とする請求項３に記載のシミュレーション方法。
【請求項８】
（Ａ）閾値電圧の基準値をＶth_ref、
（Ｂ）積分回路モデルの個数をＮ、第ｎ番目（但し、ｎ＝１，２，…，Ｎ）の積分回路モデルを構成する静電容量モデルにおける電荷の値をＱn、閾値電圧変化量をΔＶthとしたとき、ΔＶthを以下の式（１）に基づいて計算し、その後、Ｖth_refにΔＶthを加えることにより閾値電圧の値を補正することを特徴とする請求項７に記載のシミュレーション方法。
2008028191.tif 000013
但し、α、βは定数、ＣOXはトランジスタモデルにおける単位面積あたりのゲート絶縁膜容量の値である。
【請求項９】
（Ａ）第ｎ番目の積分回路モデルを構成する静電容量モデルにおける静電容量の値をＣn、
（Ｂ）ある時刻ｔにおける、第ｎ番目の積分回路モデルに印加されている電圧の値をＶn（ｔ）、第ｎ番目の積分回路モデルを構成する静電容量モデルにおける電荷の値をＱn（ｔ）、第ｎ番目の積分回路モデルを構成する抵抗モデルにおける抵抗の値をＲn（ｔ）としたとき、時刻ｔから時間Δｔが経過したときの第ｎ番目の積分回路モデルを構成する静電容量モデルにおける電荷の値Ｑn（ｔ＋Δｔ）を、以下の式（２）に基づいて計算し、更に、閾値電圧変化量ΔＶthを、以下の式（１）’に基づき計算することを特徴とする請求項８に記載のシミュレーション方法。
2008028191.tif 000014
2008028191.tif 000015
【請求項１０】
電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデル用いたシミュレーション方法に基づく、電界効果型トランジスタから成る回路の動作制御方法であって、
該シミュレーション方法によって、
（１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、
（２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、
（３）該補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析し、
（４）該回路モデルの動作の解析結果に基づいて、電界効果型トランジスタから成る回路に入力される信号を補正する、
ことを特徴とする電界効果型トランジスタから成る回路の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法、及び、トランジスタモデルを用いたシミュレーション方法に基づく、電界効果型トランジスタから成る回路の動作制御方法に関する。
【背景技術】
【０００２】
電界効果型トランジスタ、特に、液晶デバイス等に用いられるポリシリコン薄膜トランジスタやアモルファスシリコン薄膜トランジスタは、動作条件によって閾値電圧が過渡的に変動することが知られている。従来より、トランジスタの閾値電圧が過渡的に変動する現象をトランジスタモデルを用いたシミュレーションに反映させて、電界効果型トランジスタの動作解析の精度を向上させる方法が提案されている。
【０００３】
特開平１０−３２６２９５号公報（特許文献１）には、アモルファスシリコン薄膜トランジスタの電気伝導について禁制帯（禁止帯）内の局在準位が密接に関与すること、及び、動作時のバイアス条件や履歴によって閾値電圧が変動することが開示されている。また、上記特許文献１には、互いに並列接続された抵抗モデルと静電容量モデルの対が直列に接続されて成る回路モデルにドレイン電流モデルが接続されて成る閾値電圧用モデルを用いることにより、トランジスタモデルに流れる電流の値に基づいて閾値電圧の値を補正する解析方法が開示されている。
【０００４】
【特許文献１】特開平１０−３２６２９５号公報（第２−４頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特開平１０−３２６２９５号公報に開示された方法にあっては、トランジスタモデルのドレイン端子−ソース端子間に電流が流れないときには、閾値電圧の値は変化しない。しかし、実トランジスタにあっては、ドレイン電極−ソース電極間に電流が流れない場合でも閾値電圧が変化する。例えば、「前田茂伸著、低消費電力・高速ＭＯＳＦＥＴ技術  多結晶シリコンＴＦＴ負荷型ＳＲＡＭとＳＯＩデバイス、サイペック、２００２年６月、ｐ．３７−３８、図２−１７（１）等」に開示されているように、所謂バンド間トラップが存在する場合には、トランジスタのゲート電極に電圧が印加されること等によりチャネル形成領域におけるポテンシャル分布が変化すると、キャリアがトラップされ閾値電圧が変動する。例えば、図９に示すように、トランジスタのドレイン電極−ソース電極間を短絡しゲート電極に電圧を印加した場合、チャネル形成領域の局在準位に電子がトラップ（捕獲）され、トランジスタの閾値が変動する。上述した特開平１０−３２６２９５号公報に開示された方法においては、トランジスタモデルのドレイン端子−ソース端子間に電流が流れない限り閾値電圧の値は変動しない。このように、上述した方法は実トランジスタにおける閾値変動のメカニズムを充分反映しているとはいえず、シミュレーションの精度が低下する。
【０００６】
従って、本発明の第１の目的は、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法を提供することにある。また、本発明の第２の目的は、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法に基づく、電界効果型トランジスタから成る回路の動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の第１の目的を達成するための本発明のシミュレーション方法は、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法であって、
（１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、
（２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、
（３）該補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析する、
ことを特徴とする。
【０００８】
上記の第２の目的を達成するための電界効果型トランジスタから成る回路の動作制御方法は、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデルを用いたシミュレーション方法に基づく、電界効果型トランジスタから成る回路の動作制御方法であって、
該シミュレーション方法によって、
（１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、
（２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、
（３）該補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析し、
（４）該回路モデルの動作の解析結果に基づいて、電界効果型トランジスタから成る回路に入力される信号を補正する、
ことを特徴とする。
【０００９】
本発明のシミュレーション方法、及び、本発明の電界効果型トランジスタから成る回路の動作制御方法に用いられるシミュレーション方法（以下、これらを総称して、単に、本発明のシミュレーション方法と呼ぶ場合がある）にあっては、電界効果型トランジスタ（以下、単に、ＦＥＴと呼ぶ場合がある）のチャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された、閾値電圧計算用モデルを用いる。尚、ここで「チャネル形成領域」とはチャネルが形成され得る領域を意味し、チャネルが形成されている領域のみを意味するものではない。例えば、薄膜トランジスタにおいて、ゲート電極に対向して位置する半導体層の部分は、「チャネル形成領域」に該当する。本発明によれば、トランジスタモデルのドレイン端子−ソース端子間に電流が流れない状態においても、実トランジスタと同様に閾値電圧の値が変動する。これにより、実トランジスタにおける閾値変動を模式的に反映することができる。閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、閾値電圧変化量に基づいて閾値電圧の値を補正し、補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析することにより、精度のよいシミュレーション解析が可能となる。ディスクリート素子から成る回路を対象としてシミュレーション解析を行うこともできるし、ＬＳＩを構成する回路あるいはガラス基板やプラスチック基板等の上に形成された薄膜トランジスタ等から構成された回路等を対象としてシミュレーション解析を行うこともできる。本発明のシミュレーション方法にあっては、広く周知のトランジスタモデルを用いることができる。「トランジスタモデルから成る回路モデル」とは、トランジスタモデルを含む回路モデルを広く意味する。即ち、単数あるいは複数のトランジスタモデルのみから成る回路モデルであってもよいし、トランジスタモデルとトランジスタモデル以外の素子モデルとから成る回路モデルであってもよい。また、本発明の電界効果型トランジスタから成る回路の動作制御方法によれば、精度のよいシミュレーション解析結果に基づいて、電界効果型トランジスタから成る回路に入力される信号を補正することにより、電界効果型トランジスタから成る回路を良好に動作させることができる。例えば、回路モデルに基づくシミュレーションを実際の電界効果型トランジスタから成る回路の動作よりも先行するように行うことにより、回路の動作の遅延等による不具合を動的に把握することができる。そして、シミュレーションにより動作の不具合が確認されたとき、実際の電界効果型トランジスタから成る回路に入力される信号の位相等を補正することにより、適正なタイミングで実際の回路を動作させることができる。本発明のシミュレーション方法、及び、本発明の電界効果型トランジスタから成る回路の動作制御方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）に用いられるシミュレーション手段として、例えば、ＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)等、周知のソフトウェアによるシミュレータを広く用いることができる。記憶手段と���ＰＵを備えるコンピュータで実行されるシミュレータによって、閾値電圧変化量、閾値電圧変化量に基づく閾値電圧の値の補正、補正された閾値電圧の値に基づくトランジスタモデルから成る回路モデルの動作を解析することができる。
【００１０】
本発明のシミュレーション方法にあっては、閾値電圧計算用モデルは、独立した１つの積分回路モデルあるいは相互に独立した複数の積分回路モデルによって構成することができる。積分回路モデルの個数は、１以上であれば特に限定するものではないが、シミュレーションにおけるトランジスタモデルの駆動周波数に応じて適宜設定すればよい。目安として、トランジスタモデルの駆動周波数が１０倍になる毎に、積分回路モデルの数を１つ増せばよい。積分回路モデルは、静電容量モデルと抵抗モデルとが直列接続されて成る構成とすることができる。後述するように、ＦＥＴのチャネル形成領域においてある一定のポテンシャルレベルが時間ｔ継続しているとき、チャネル形成領域における局在準位に捕獲される電荷量は、略ｌｎ（ｔ）に比例する。ポテンシャルレベルが一定値低下し時間ｔ継続しているときに、局在準位から放出される電荷量についても同様である。単体の積分回路モデルを構成する静電容量モデルに蓄積される電荷の値は指数関数的に変化するので対数関数的な変化を充分に表現できない場合がある。この場合には、時定数の異なる複数の積分回路モデルにおいて、各静電容量モデルに蓄積される電荷の和の値を考えることにより、対数関数的な変化を回路的に模擬することができる。以上説明したように、チャネル形成領域においてキャリアが捕獲／放出される様子を、積分回路モデルにおける電荷の蓄積・放電により模式的に表現することができる。
【００１１】
以上に説明した各種の好ましい形態、構成を含む本発明のシミュレーション方法において、積分回路モデルを構成する抵抗モデルにおける抵抗の値を、トランジスタモデルの動作に依存して変化させる構成とすることができる。例えば、ある一定値ＲOFFと、ある一定値ＲONが、ＲOFF＞ＲONという関係であるとき、トランジスタモデルがオン状態においては抵抗モデルにおける抵抗の値をＲONとし、トランジスタモデルがオフ状態においては抵抗モデルにおける抵抗の値をＲOFFとして、シミュレーションを行う構成とすることができる。尚、閾値電圧計算用モデルが複数の積分回路モデルによって構成されている場合には、上述した一定値ＲOFF，ＲONは、各積分回路モデル毎に個別に設定される。上述した構成にあっては、トランジスタモデルの動作状態に依存して、各積分回路モデルを構成する抵抗モデルにおける抵抗の値は異なる２値のいずれかの値となるが、これに限るものではない。例えば、シミュレーションにおいては、トランジスタモデルにおけるドレイン端子−ソース端子間の電流の値と電圧の値に基づいて、チャネル抵抗の値を仮想的に計算することができる。このようにして得られるチャネル抵抗の値に基づいて、積分回路モデルを構成する抵抗モデルにおける抵抗の値を変化させる構成とすることもできる。実トランジスタにおけるキャリアの捕獲／放出の程度は、トランジスタの動作状態に応じて変化する。積分回路モデルを構成する抵抗モデルにおける抵抗の値を、トランジスタモデルの動作状態に依存して変化させることにより、実トランジスタにおけるキャリアの捕獲／放出の程度の変化を模式的に反映することができる。
【００１２】
以上に説明した各種の好ましい形態、構成を含む本発明のシミュレーション方法において、積分回路モデルのそれぞれには、トランジスタモデルのゲート端子とソース端子との間の電位差の値に基づいた電圧が印加される構成とすることができる。この場合において、トランジスタモデルのゲート端子とソース端子との間の電位差の値をＶgs、所定の電圧の値をＶgslimとしたとき、Ｖgsの絶対値がＶgslimの値以下である場合には、各積分回路モデルにはＶgsの値の電圧を印加し、Ｖgsの絶対値がＶgslimの値を超える場合には、各積分回路モデルにはＶgslim2／Ｖgsの値の電圧を印加する構成とすることができる。即ち、Ｖgsの絶対値がＶgslimの値を超える場合には、Ｖgsの絶対値が大きくなればなる程各積分回路モデルには小さい値の電圧が印加される。一般に、ＦＥＴにおいてチャネル形成領域におけるポテンシャル分布の変化の程度と、ゲート電極−ソース電極間の電圧は単純には比例しない。即ち、強反転後にはゲート電極−ソース電極間の電圧が変化してもポテンシャル分布は殆ど変化しなくなる。また、例えば、ポリシリコン薄膜トランジスタにあっては、ポリシリコン層の粒界部でのポテンシャルバリアの高さが、強反転後の反転電荷の影響により低下することが知られている（例えば、The electrical properties of polycrystalline silicon films, John Y.W.Seto, J. Appl. Phys. 46(12), December 1975, 5247-5254）。上述の構成によれば、Ｖgsの絶対値がＶgslimの値を超える場合には、各積分回路モデルにはＶgslim2／Ｖgsの値の電圧を印加することにより、上述した強反転後におけるポテンシャル変化の傾向を模式的に反映することができる。
【００１３】
以上に説明した各種の好ましい形態、構成を含む本発明のシミュレーション方法において、閾値電圧変化量を、各積分回路モデルを構成する静電容量モデルにおける電荷の値に基づいて計算する構成とすることができる。この場合において、（Ａ）閾値電圧の基準値をＶth_ref、（Ｂ）積分回路モデルの個数をＮ、第ｎ番目（但し、ｎ＝１，２，…，Ｎ）の積分回路モデルを構成する静電容量モデルにおける電荷の値をＱn、閾値電圧変化量をΔＶthとしたとき、ΔＶthを以下の式（１）に基づいて計算し、その後、Ｖth_refにΔＶthを加えることにより閾値電圧の値を補正する構成とすることができる。
2008028191.tif 000003
但し、α、βは定数、ＣOXはトランジスタモデルにおける単位面積あたりのゲート絶縁膜容量の値である。尚、上述した閾値電圧の基準値Ｖth_refは、実際のトランジスタにおいて直流電圧を印加したときの電流−電圧特性（Ｖgs−Ｉds特性）に基づいて決定することができる。基準値Ｖth_refは、実際のトランジスタにおいて充分にキャリアが局在準位に捕獲された状態における閾値電圧の値に対応する。
【００１４】
この場合において、（Ａ）第ｎ番目の積分回路モデルを構成する静電容量モデルにおける静電容量の値をＣn、（Ｂ）ある時刻ｔにおける、第ｎ番目の積分回路モデルに印加されている電圧の値をＶn（ｔ）、第ｎ番目の積分回路モデルを構成する静電容量モデルにおける電荷の値をＱn（ｔ）、第ｎ番目の積分回路モデルを構成する抵抗モデルにおける抵抗の値をＲn（ｔ）としたとき、時刻ｔから時間Δｔが経過したときの第ｎ番目の積分回路モデルを構成する静電容量モデルにおける電荷の値Ｑn（ｔ＋Δｔ）を、以下の式（２）に基づいて計算し、更に、閾値電圧変化量ΔＶthを、以下の式（１）’に基づき計算する構成とすることができる。
【００１５】
2008028191.tif 000004
2008028191.tif 000005
【００１６】
上述した所定の電圧の値Ｖgslim、式（１）に示す定数α及びβ、積分回路モデルを構成する静電容量モデルにおける静電容量の値、抵抗モデルにおける抵抗の値等の各種パラメータの値は、シミュレーションの対象とする実際の電界効果型トランジスタから成る回路の特性と、トランジスタモデルから成る回路モデルについてシミュレーションにより求めた特性とが略一致するようにフィッティングすることにより決定することができる。例えば、予め実際のインバーターチェーン回路において、動作電圧・周波数−遅延時間との関係を求めておく。その後、インバーターチェーン回路に対応したトランジスタモデルから成る回路モデルの動作をシミュレーションにより解析する。そして、シミュレーションにより得られた動作電圧・周波数−遅延時間との関係が、実際のインバーターチェーン回路についての測定結果に倣うように、上記の各パラメータを決定すればよい。
【発明の効果】
【００１７】
本発明のシミュレーション方法にあっては、トランジスタモデルのドレイン端子−ソース端子間に電流が流れない状態においても、実トランジスタと同様に閾値電圧の値が変動する。これにより、精度の高いシミュレーションが可能となる。また、本発明の電界効果型トランジスタから成る回路の動作制御方法によれば、精度のよいシミュレーション解析結果に基づいて、電界効果型トランジスタから成る回路に入力される信号を補正することにより、電界効果型トランジスタから成る回路を良好に動作させることができる。
【発明を実施するための最良の形態】
【００１８】
先ず、本発明の理解を助けるために、ＦＥＴのチャネル形成領域における局在準位によって捕獲／放出されるキャリアの関係等について説明する。
【００１９】
図１の（Ａ）は、ポリシリコン薄膜トランジスタ（poly-Silicon Thin Film Transistor、以下、単にＴＦＴと呼ぶ場合がある）の模式的な構造図である。説明の便宜上、ＴＦＴ１はＮチャネル形式であるとして説明する。ゲート電極２とポリシリコン薄膜６の間には、例えばシリコン酸化膜から成るゲート絶縁膜３が形成されている。尚、参照番号４はソース電極、参照番号５はドレイン電極である。
【００２０】
ポリシリコン薄膜６には結晶粒界７が存在する。結晶粒界７付近においては結晶の周期性が崩れる。このため、バンド間に局在準位が生ずる。局在準位は、電気的性質に基づいて２種に分けられる。即ち、電子を放出する前は中性であり、電子を放出すると正に帯電するドナー準位と、電子を捕獲する前は中性であり、電子を捕獲すると負に帯電するアクセプタ準位である。
【００２１】
図１の（Ｂ）は、図１の（Ａ）に示したＴＦＴ１において、チャネル形成領域の結晶粒界７の付近について、エネルギーバンドとチャネル形成領域における局在準位に捕獲されていくキャリア（具体的には、電子）との関係を模式的に示した図である。図１の（Ｂ）の下図よりも上図のほうがゲート電極２は高電位な状態にある。ゲート電極２をより高電位にすることにより、局在準位（主にアクセプタ準位である局在準位）に電子が捕獲されていく。注目すべきは、局在準位は表面（より具体的には、ゲート絶縁膜とチャネル形成領域との界面）だけでなく、深さ方向（図１の（Ａ）及び（Ｂ）において−Ｚ方向）にも分布しているため、ゲート電極２を高電位とする程、局在準位に捕獲される電子が急速に増大していくことである。
【００２２】
局在準位に電子が捕獲されると、チャネル形成領域は固定された負電荷により負に帯電する。このため、局在準位に電子が捕獲されていない状態におけるＴＦＴ１の動作と、局在準位に電子が捕獲されている状態におけるＴＦＴ１の動作とを比較すると、後者の場合には、ＴＦＴ１のゲート電極２をより高電位としなければ前者と同等の動作を得ることはできない。換言すれば、局在準位に電子が捕獲されることにより定性的に閾値は正の方向にシフトする。逆に、ゲート電極２が相対的に負電位になると局在準位に捕獲された電子が放出されるので、定性的には、閾値は相対的に負の方向にシフトする。この関係を、図２に示した。図２は、局在準位によって電子が捕獲／放出されることによる閾値の相対的変化を説明するための模式図である。図２において、ＥC、ＥV、Ｅi、Ｅfは、それぞれ、伝導帯端におけるエネルギーレベル、荷電子帯端（充満帯端）におけるエネルギーレベル、真性フェルミ準位、フェルミ準位を示す。
【００２３】
ＴＦＴにおける閾値のシフトは瞬時には起こらず、実際には数秒という長さで経時変化することが知られている（例えば、Characterization of Switching Transient Behaviors in Polycrystalline-Silicon Thin-Film Transistors, Hiroyuki Ikeda, Japanese Journal of Applied Physics Vol. 43, No. 2, 2004,pp. 477-484を参照）。上述したように、閾値がシフトする原因は、局在準位によって捕獲／放出されるキャリアである。このキャリアの捕獲／放出過程は、ソース電極とドレイン電極とが短絡された状態（以下、便宜のため、短絡された状態のソース電極とドレイン電極とを併せて、単に、短絡電極と呼ぶ）において、ゲート電極に矩形波を印加したときの、ゲート電極と短絡電極との間に流れる過渡電流として観測できることが知られている（例えば、Characterization of trapping states in polycrystalline-silicon thin film transistors by deeplevel transient spectroscopy, J. FL Ayres, J. Appl. Phys. 74 (3), 1 August 1993, 1787-1792を参照）。
【００２４】
上記の過渡電流の時間依存性は、一般的な媒介中心を介した再結合・発生過程理論（ＳＲＨの理論）を基に、以下のように計算される。（ＳＲＨの理論については、例えば、Statistics of the Recombinations of Holes and Electrons, W.Shockley, W.T.Read,Jr., Physical Review Vol.87(1952) pp. 835-842、あるいは、Electron-Hole Recombination in Germanium, R.N.Hall, Physical Review Letters (1952) pp.387等を参照）。
【００２５】
図１の（Ｂ）において、あるエネルギーレベルＥにおいて局在準位がキャリア（具体的には、電子）で埋まるゲート絶縁膜とチャネル形成領域との界面からの深さ（図において−Ｚ方向）をχ（Ｅ）とする。また、便宜のため、フェルミ分布関数はステップ的関数（温度が絶対零度での形）として扱う。このとき、ソース電極４とドレイン電極５とが短絡されている状態において、ゲート電極２と短絡電極（上述したように、短絡されたソース電極４とドレイン電極５により構成される）との間に流れる過渡電流をＩ（ｔ）は、以下の式（３）で表される。式（３）の積分範囲は、真性フェルミ準位Ｅiから伝導帯端におけるエネルギーレベルＥC迄である。
2008028191.tif 000006
ここで、ｑは電気素量、Ｗはゲート幅、Ｌはゲート長、lgはグレインサイズ、ｅnはあるエネルギーレベルＥでの電子の放出確率、Ｄs（Ｅ）はエネルギーレベルＥでの結晶粒界面での単位体積あたりの局在準位密度である。電子の放出確率ｅnは、ＳＲＨの理論により、以下の式（４）のように表される。
2008028191.tif 000007
ここで、σ、ν、Ｎcはそれぞれ電子の捕獲断面積、熱速度、伝導帯端の状態密度を示す。ｋはボルツマン定数、Ｔは絶対温度、ＥCは伝導帯端におけるエネルギーレベルである。
【００２６】
式（３）におけるｅnｅｘｐ（−ｅnｔ）の項は、一定温度下においては限られたエネルギーレベルの範囲で値を持つことが知られている（例えば、上記Characterization of trapping states in polycrystalline-silicon thin film transistors by deeplevel transient spectroscopy, J. FL Ayres, J. Appl. Phys. 74 (3), 1 August 1993, 1787-1792、におけるFig.5を参照）。上記の式（３）においては、この限られた範囲以外では被積分関数の値はゼロとして扱うことが出来る。この限られた範囲のエネルギーレベルをＥ0という一定の価で代表させ、積分変数をＥからｅnに変換し、０から∞の区間で積分すると、以下の式（５）を得ることができる。
2008028191.tif 000008
式（５）によれば、ゲート電極２と短絡電極との間に流れる過渡電流Ｉ（ｔ）は１／ｔに比例する。電荷量は電流を積分することにより得ることができる。従って、局在準位に捕獲されるキャリアの数はｌｎ（ｔ）に比例することがわかる。
【００２７】
以上の点に鑑み、本発明では、キャリアの捕獲／放出を、積分回路モデルを構成する静電容量モデルにおける電荷の蓄積／放電で模式的に反映した。また、実施例においては、キャリアが捕獲／放出される際の対数関数的な変化を表現するために、時定数の異なる複数の積分回路モデルを用いた。更には、積分回路モデルを構成する抵抗モデルにおける抵抗の値を、トランジスタモデルの動作状態に依存して変化させることにより、実トランジスタにおけるキャリアの捕獲／放出の程度の変化を模式的に反映した。
【００２８】
以上、チャネル形成領域における局在準位によって捕獲／放出されるキャリアの関係等について説明した。以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００２９】
実施例１は、本発明のシミュレーション方法に関する。実施例１は、トランジスタモデルを用いたシミュレーション方法であって、チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算する。そして、閾値電圧変化量に基づいて閾値電圧の値を補正し、補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析する。
【００３０】
実施例１では、ＳＰＩＣＥ等のシミュレータを用いてトランジスタモデルから成る回路モデルの動作を解析する。先ず、シミュレータに用いられるトランジスタモデルと閾値電圧計算用モデルの構成について説明する。
【００３１】
実施例１に用いられるトランジスタモデルについて説明する。図３の（Ａ）に、実施例１に用いられるトランジスタモデル１０を示す。このトランジスタモデル１０は、電流モデルを含むトランジスタモデルである。このようなトランジスタモデルは、例えば、ポリシリコン薄膜トランジスタのモデルとして、Unified model for short-channel poly-Si TFTs, Benjamin Iniguez, Zheng Xua, Tor A.Fjeldlya, Michael S. Shur, Solid-State Electronics 43 (1999) 1821-1831、に開示されており、ＤＣ特性等を計算するために、一般的に用いられている。説明の便宜上、トランジスタモデル１０はＮチャネル形式であるとして説明する。このトランジスタモデル１０は、電流モデル１１、静電容量モデル１２，１３から構成されている。電流モデル１１はソース端子１４とドレイン端子１６との間に接続されている。静電容量モデル１２は、ゲート端子１５とソース端子１４との間に接続されており、ゲート・ソース間容量Ｃgsに対応する。静電容量モデル１３は、ゲート端子１５とドレイン端子１６との間に接続されており、ゲート・ドレイン間容量Ｃgdに対応する。
【００３２】
次いで、閾値電圧計算用モデルについて説明する。実施例１において、閾値電圧計算用モデルは、相互に独立した複数の積分回路モデルによって構成されている。図３の（Ｂ）に、閾値電圧計算用モデル２０を構成する複数の積分回路モデル２１（２１1〜２１N）を示す。各積分回路モデル２１は、静電容量モデル２２と抵抗モデル２３とが直列接続されて成る。実施例１では、５つの積分回路モデル２１（即ち、Ｎ＝５）によって、閾値電圧計算用モデル２０を構成したが、これに限るものではない。実施例１においては、各積分回路モデル２１において静電容量モデル２２の静電容量の値を同一値に設定したが、これに限るものではない。そして、後述するように、抵抗モデル２３の抵抗の値は各積分回路モデル２１毎に個別に調整される。以下、第ｎ番目の積分回路モデルを明示する場合には、積分回路モデル２１nと表記し、区別の必要がない場合には、単に積分回路モデル２１と表記する。静電容量モデル２２と抵抗モデル２３についても同様である。積分回路モデル２１には、後述するように、トランジスタモデル１０のゲート端子とソース端子との間の電位差（即ち、ゲート・ソース間電圧）の値に基づいた電圧が印加される。尚、積分回路モデル２１と上述したトランジスタモデル１０とは、それぞれ独立している。換言すれば、積分回路モデル２１はトランジスタモデル１０の回路負荷となるものではない。
【００３３】
以上、トランジスタモデル１０と閾値電圧計算用モデル２０の構成について説明した。ＳＰＩＣＥ等のシミュレータによってトランジスタモデル１０から成る回路の動作を解析する場合、シミュレータの動作過程において、以下説明するようにトランジスタモデル１０の閾値電圧変化量を閾値電圧計算用モデル２０によって得られる値から計算し、閾値電圧を補正し、補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路解析を行うようにシミュレータを設定すればよい。
【００３４】
先ず、シミュレータの動作過程において、閾値電圧計算用モデル２０に印加される電圧等について詳しく説明する。
【００３５】
閾値電圧計算用モデル２０を構成する複数の積分回路モデル２１に印加される電圧について説明する。積分回路モデル２１のそれぞれには、トランジスタモデル１０のゲート端子１５とソース端子１４との間の電位差の値に基づいた電圧が印加される。具体的には、トランジスタモデルのゲート端子１５とソース端子１４との間の電位差の値をＶgs、所定の電圧の値をＶgslimとしたとき、Ｖgsの絶対値がＶgslimの値以下である場合には、各積分回路モデルにはＶgsの値の電圧を印加し、Ｖgsの絶対値がＶgslimの値を超える場合には、各積分回路モデル２１にはＶgslim2／Ｖgsの値の電圧を印加する。尚、所定の電圧の値Ｖgslimの設定については後述する。
【００３６】
積分回路モデル２１を構成する抵抗モデル２３における抵抗の値について説明する。実トランジスタにおけるキャリアの捕獲／放出の程度が、トランジスタの動作状態に応じて変化することを模式的に反映するため、積分回路モデル２１を構成する抵抗モデル２３における抵抗の値を、トランジスタモデル１０の動作に依存して変化させる。実施例１では、簡便のため、トランジスタモデル１０がオフ動作のとき（即ち、ゲート端子−ソース端子間の電圧が閾値以下のとき）には、抵抗モデル２３nにおける抵抗の値を例えばある一定値Ｒn_OFFとし、トランジスタモデル１０がオン動作のとき（即ち、ゲート端子−ソース端子間の電圧が閾値を超えるとき）には、抵抗モデル２３nにおける抵抗の値をある一定値Ｒn_ON（但し、Ｒn_OFF＞Ｒn_ON）とする。尚、上述した一定値Ｒn_OFF，Ｒn_ONは、各積分回路モデル２１毎に個別に設定されているが、これについては後述する。
【００３７】
以上、シミュレータの動作過程において、閾値電圧計算用モデルに印加される電圧等について説明した。
【００３８】
次いで、シミュレータの動作過程において、閾値電圧計算用モデル２０によって得られる値に基づく閾値電圧変化量の計算の方法、及び、閾値電圧変化量に基づく閾値電圧の値の補正等について説明する。
【００３９】
実施例１では、閾値電圧変化量を、各積分回路モデル２１を構成する静電容量モデル２２における電荷の値に基づいて計算する。具体的には、積分回路モデル２１の個数をＮ（尚、上述したように、実施例１においてはＮ＝５である）、第ｎ番目（但し、ｎ＝１，２，…，Ｎ）の積分回路モデル２１nを構成する静電容量モデル２２nにおける電荷の値をＱn、閾値電圧変化量をΔＶthとしたとき、ΔＶthを以下の式（１）に基づいて計算する。但し、α、βは定数、ＣOXはトランジスタモデル１０における単位面積あたりのゲート絶縁膜容量の値である。尚、定数α、βの設定については後述する。
2008028191.tif 000009
【００４０】
そして、閾値電圧の基準値をＶth_refとするとき、Ｖth_refにΔＶthを加えることにより閾値電圧の値を補正する。そして、補正された閾値電圧の値に基づいて、ＳＰＩＣＥ等のシミュレータによりトランジスタモデル１０から成る回路モデルの動作を解析すればよい。尚、上述したように、閾値電圧の基準値Ｖth_refは、実際のトランジスタにおいて直流電圧を印加したときの電流−電圧特性（Ｖgs−Ｉds特性）に基づいて決定することができる。基準値Ｖth_refは、実際のトランジスタにおいて充分にキャリアが局在準位に捕獲された状態における閾値電圧の値に対応する。
【００４１】
以上、シミュレータの動作過程における閾値電圧変化量の計算の方法、及び、閾値電圧変化量に基づく閾値電圧の値の補正の概要、補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路モデルの動作の解析について説明した。
【００４２】
ＳＰＩＣＥ等のシミュレータによってトランジスタモデル１０から成る回路の動作を解析する場合、通常所定のタイムステップで動作を解析する。このため、実際のシミュレータを用いた動作解析においては、解析が終了する迄上述した工程を適宜繰り返す必要がある。即ち、タイムステップ毎に、各積分回路モデル２１を構成する静電容量モデル２２における電荷の値を求め、その値に基づいて閾値電圧変化量を計算し、閾値電圧の基準値Ｖth_refにΔＶthを加えることにより閾値電圧の値を補正し、補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路モデルの動作を解析する工程を繰り返す必要がある。実施例１では、静電容量モデル２２における電荷の値を微分方程式を離散化して解くことにより、タイムステップ毎に静電容量モデル２２における電荷の値を求めた。以下、内容について説明する。
【００４３】
ここで、第ｎ番目の積分回路モデル２１nを構成する静電容量モデル２２nにおける静電容量の値をＣnとする。また、ある時刻ｔにおける、第ｎ番目の積分回路モデル２１nに印加されている電圧の値をＶn（ｔ）、第ｎ番目の積分回路モデル２１nを構成する静電容量モデル２２nにおける電荷の値をＱn（ｔ）、第ｎ番目の積分回路モデル２１nを構成する抵抗モデル２３nにおける抵抗の値をＲn（ｔ）とする。尚、上述したように、実施例１においては、各積分回路モデル２１における静電容量モデル２２の静電容量の値は同一値であり、各積分回路モデル２１に印加される電圧の値も同一値である。
【００４４】
ここで、第ｎ番目の積分回路モデル２１nにおいては、以下の式（６）が成立する。
2008028191.tif 000010
【００４５】
シミュレーションのタイムステップを時間Δｔとしたとき、時刻ｔから時間Δｔが経過したときの第ｎ番目の積分回路モデル２１nを構成する静電容量モデル２２nにおける電荷の値Ｑn（ｔ＋Δｔ）は、式（６）を離散化した以下の式（２）により得ることができる。
2008028191.tif 000011
【００４６】
従って、時刻ｔ＋Δｔにおける閾値変化量ΔＶthは、以下の式（１）’に基づき計算することができる。
2008028191.tif 000012
【００４７】
そして、次のタイムステップにおけるシミュレーション（即ち時刻ｔ＋Δｔにおけるシミュレーション）においては、閾値電圧の基準値Ｖth_refに、式（１）’にて求めたΔＶthを加えて、閾値電圧の値を補正する。そして、補正された閾値電圧の値に基づいて、トランジスタモデル１０から成る回路モデルの動作を解析すればよい。
【００４８】
時刻ｔ＋２Δｔ以降におけるシミュレーションについても、以上説明した時刻ｔ→時刻ｔ＋Δｔについて行ったと同様の過程により閾値電圧の値を補正し、補正された閾値電圧の値に基づいて、トランジスタモデル１０から成る回路モデルの動作を解析すればよい。
【００４９】
以上、実施例１のシミュレーション方法について説明した。上述したように、実施例１のシミュレーション方法によれば、トランジスタモデル１０の閾値電圧変化量を閾値電圧計算用モデル２０によって得られる値から計算し、閾値電圧を補正し、補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路の解析結果を得ることができる。
【００５０】
次いで、上述した所定の電圧の値Ｖgslim、式（１）に示す定数α及びβ等の各種パラメータの設定方法について簡単に説明する。
【００５１】
所定の電圧の値Ｖgslim、式（１）に示す定数α及びβ、積分回路モデル２１を構成する静電容量モデル２２における静電容量の値、抵抗モデル２３における抵抗の値等の各種パラメータは、シミュレーションの対象とする実際のＦＥＴから成る回路の特性と、トランジスタモデル１０から成る回路モデルについてシミュレーションにより求めた特性とが略一致するように、各種パラメータをフィッティングすればよい。
【００５２】
実施例１では、実際のインバーターチェーン回路について動作電圧・周波数−遅延時間を実測した。そして、インバーターチェーン回路に対応したトランジスタモデルから成る回路モデルの動作をシミュレーションにより解析し、シミュレーションにより得られた動作電圧・周波数−遅延時間との関係が、実際のインバーターチェーン回路についての測定結果に倣うように、上記の各パラメータをフィッティングした。
【００５３】
以下、図を参照して、上記の各種パラメータのフィッティング方法について説明する。先ず、実際のインバーターチェーン回路について動作電圧・周波数−遅延時間との関係について説明する。
【００５４】
図４の（Ａ）は、実際のインバーターチェーン回路３０の回路図を示したものである。このインバーターチェーン回路３０は、直列接続されたＦＥＴ３１と抵抗３２とが、複数（実施例１においては１０個）梯子状に接続されて構成されている。１段目（図４の（Ａ）において左側）のＦＥＴ３１のゲート電極は入力端子３３に接続されている。２段目以降のＦＥＴ３１のゲート電極は、前段の抵抗３２とＦＥＴ３１との接続部位の電圧が印加されるように、前段と接続されている。１０段目の抵抗３２とＦＥＴ３１との接続部位は出力端子３４に接続されている。端子３５には電圧Ｖssが、端子３６には電圧Ｖdd（但し、Ｖdd＞Ｖss）が印加されている。入力端子３３に印加される電圧をＶin、出力端子３４から出力される電圧をＶoutとする。
【００５５】
図４の（Ｂ）は、インバーターチェーン回路３０に方形波を入力した際の、入力波形と出力波形の様子を模式的に示したものである。インバーターチェーン回路３０内を伝達する信号の遅延により、出力波形は入力波形に対して遅延する。出力波形の遅延時間は、動作電圧（具体的には、端子３６と端子３５間の電位差、即ちＶdd−Ｖss）や、入力波形の周波数等に依存して変化する。図５に、インバーターチェーン回路３０について実測した動作電圧・周波数−遅延時間の関係を模式的に示す。図５においては、６通りの動作電圧（尚、Ｖ1＜Ｖ2＜…Ｖ5＜Ｖ6）について、周波数−遅延時間の関係を示した。尚、遅延時間は正規化して表示した。入力波形の上側ピーク電圧は電圧Ｖdd、下側ピーク電圧は電圧Ｖssである。図５から明らかなように、入力波形の周波数が高くなる程遅延時間が長くなる傾向があることが分かる。また、動作電圧が低くなる程、入力波形の周波数と遅延時間との相関関係が強くなる傾向があることが分かる。
【００５６】
以上、実際のインバーターチェーン回路３０における動作電圧・周波数−遅延時間との関係について説明した。
【００５７】
実施例１では、ＳＰＩＣＥ等のシミュレータによって、図４の（Ａ）に示したインバーターチェーン回路３０に対応するネットリストについて動作の解析を行った。シミュレータの動作過程においては、図４の（Ａ）のＦＥＴ３１に対応する部分の動作を解析する際には、トランジスタモデル１０、及び、閾値電圧計算用モデル２０が用いられる。上述した手順により、トランジスタモデル１０の閾値電圧変化量を閾値電圧計算用モデル２０によって得られる値から計算し、閾値電圧を補正し、補正された閾値電圧の値に基づいてトランジスタモデル１０から成る回路解析が行われる。そして、得られた解析結果と、図５で示した測定結果とが略一致するように、所定の電圧の値Ｖgslim、式（１）に示す定数α及びβ、積分回路モデル２１を構成する静電容量モデル２２における静電容量の値、抵抗モデルにおける抵抗の値等の各種パラメータを決定することにより、上記の各種パラメータのフィッティングを完了することができる。
【００５８】
以下、図５、及び、図６を参照して、上記の各種パラメータのフィッティングの具体的な手順について説明する。
【００５９】
［工程−１００］
先ず、シミュレーションの前準備として、周知の方法により、トランジスタモデル１０における各種特性パラメータを設定する。具体的には、ＦＥＴ３１を実測することにより得られるＶgs−Ids特性、Ｖds−Ids特性、容量−電圧特性（Ｃ−Ｖ特性）等を反映するように、トランジスタモデル１０における各種パラメータを設定すればよい。上述したように、閾値電圧の基準値Ｖth_refについても、ＦＥＴ３１のＶgs−Ids特性に基づいて設定することができる。
【００６０】
［工程−１１０］
次いで、第１の動作電圧の条件下（例えば、図５に示したＶdd−Ｖss＝Ｖ1（Ｖ）に相当する条件）で、インバーターチェーン回路３０に対応するネットリストについてシミュレーションにより動作を解析する。具体的には、所定の電圧の値Ｖgslim、式（１）に示す定数α及びβ、積分回路モデル２１を構成する静電容量モデル２２における静電容量の値、抵抗モデル２３における抵抗の値等の各種パラメータに適当な初期値を与えた状態で、インバーターチェーン回路３０に対応するネットリストについて動作を解析する。
【００６１】
［工程−１２０］
その後、シミュレーションにより得られた解析結果（より具体的には、周波数−遅延時間）と、図５の結果を対比し、以下の関係を勘案して各種パラメータを再調整する。
【００６２】
図６は、シミュレーションにより得られた解析結果と実測値との対比結果を模式的に示したものである。先ず、積分回路モデル２１を構成する抵抗モデル２３における抵抗の値とシミュレーションにより得られる解析結果の関係について説明する。上述したように、実施例１においては、第ｎ番目の積分回路モデル２１nを構成する抵抗モデル２３nにおける抵抗の値は、トランジスタモデル１０がオン動作のときにはある一定値Ｒn_ON、トランジスタモデル１０がオフ動作のときにはある一定値Ｒn_OFFが与えられる。上述した一定値Ｒn_OFFの値を変えると、積分回路モデル２１nにおいて静電容量モデル２２nから放出される電荷量変化の程度（換言すれば、トランジスタモデル１０がオフ動作のときの第ｎ番目の積分回路モデル２１nの時定数）が変化する。これにより、遅延時間の周波数依存性をある程度細かく調整することができる（換言すれば、図６に示したシミュレーションにより得られる解析結果のグラフのカーブの形状を調整することができる。
【００６３】
定数αとシミュレーションにより得られる解析結果の関係について説明する。定性的には、定数αを大きくすると、遅延時間は全般的に長くなる傾向が認められる（即ち、図６に示すシミュレーションによる計算値のグラフは、＋Ｙ方向に移動する）。定数αを小さくすると、上述したと逆の傾向を示す。
【００６４】
定数βとシミュレーションにより得られる解析結果の関係について説明する。定性的には、定数βを大きくすると、遅延時間の周波数依存性が全般的に大きくなる（即ち、図６においては、図の右側の広がりがより拡大する）傾向が認められる。定数βを小さくすると、上述したと逆の傾向を示す。
【００６５】
［工程−１３０］
再調整された各種パラメータを用いて、インバーターチェーン回路３０に対応するネットリストについて動作を解析する。
【００６６】
［工程−１４０］
シミュレーションにより得られた解析結果と、図５の結果を対比し、両者の差が大きい場合には、［工程−１２０］〜［工程−１３０］を繰り返す。両者の差が許容される範囲にあると判断されれば、次の工程［工程−１５０］に進む。
【００６７】
［工程−１５０］
上述した再調整された各種パラメータを用いて、第２の動作電圧の条件下（例えば、図５に示したＶdd−Ｖss＝Ｖ2（Ｖ）に相当する条件）で、インバーターチェーン回路３０に対応するネットリストについてシミュレーションにより動作を解析する。
【００６８】
［工程−１６０］
その後、シミュレーションにより得られた解析結果と、図５の結果を対比する。
【００６９】
［工程−１７０］
第２の動作電圧の条件下において、両者の差が大きい場合には、所定の電圧の値Ｖgslimの値を調整する。上述したように、図５においては、動作電圧が低くなる程、入力波形の周波数と遅延時間との相関関係が強くなる傾向がある。シミュレーションにおいては、所定の電圧の値Ｖgslimを変えることにより、入力波形の周波数と遅延時間との相関関係の動作電圧に対する依存性を調整することができる。所定の電圧の値Ｖgslimを再調整した後、再度［工程−１５０］〜［工程−１６０］と同様の工程を繰り返す。両者の差が許容される範囲にあると判断されれば、次の工程［工程−１８０］に進む。
【００７０】
［工程−１８０］
その後、必要に応じて、第３の動作電圧の条件下（例えば、図５に示したＶdd−Ｖss＝Ｖ3（Ｖ）に相当する条件）で、［工程−１５０］〜［工程−１７０］と同様の工程を行う。第４〜第６の動作電圧の条件下（例えば、図５に示した、Ｖ4（Ｖ）、Ｖ5（Ｖ）、Ｖ6（Ｖ）に相当する条件）においても同様である。
【００７１】
上記の［工程−１００］〜［工程−１８０］によって、各種パラメータのフィッティングを完了することができる。
【実施例２】
【００７２】
実施例２は、本発明の電界効果型トランジスタから成る回路の動作制御方法に関する。
【００７３】
実施例２においては、電界効果型トランジスタのチャネル形成領域におけるポテンシャル分布の変化に起因する閾値電圧の変化を反映させて動作解析を行うためのトランジスタモデル用いたシミュレーション方法に基づいて、電界効果型トランジスタから成る回路の動作を制御する。具体的には、シミュレーション方法によって、（１）チャネル形成領域におけるポテンシャル分布の変化とチャネル形成領域における局在準位によって捕獲／放出されるキャリアとの関係を反映するように規定された閾値電圧計算用モデルによって得られる値に基づいて閾値電圧変化量を計算し、（２）該閾値電圧変化量に基づいて閾値電圧の値を補正し、（３）該補正された閾値電圧の値に基づいてトランジスタモデルから成る回路モデルの動作を解析し、（４）該回路モデルの動作の解析結果に基づいて、電界効果型トランジスタから成る回路に入力される信号を補正する。
【００７４】
実施例２においては、制御対象となる電界効果型トランジスタから成る回路が、ＴＦＴから構成されたエッジトリガ型フリップフロップ回路（以下、単に、Ｄ型フリップフロップ回路と呼ぶ）であるとして説明するが、これに限るものではない。
【００７５】
先ず、ＴＦＴから構成されたＤ型フリップフロップ回路の問題点について簡単に説明する。
【００７６】
図７の（Ａ）は、Ｄ型フリップフロップ回路の動作を説明するための模式的な結線図である。図７の（Ｂ）は、Ｄ型フリップフロップ回路の動作を説明するための模式的な波形図である。Ｄ型フリップフロップ回路４０には、データ回路４１からデータ波形が、クロック回路４２からクロック波形が入力される。図７の（Ｂ）に示すように、Ｄ型フリップフロップ回路４０においては、クロック波形が立ち上がる際のデータ入力がサンプリングされ、Ｄ型フリップフロップ回路４０のデータ出力に現れる。図７の（Ｂ）に示すように、データ入力波形を正しくサンプリングするためには、セットアップタイムとホールドタイムがある値以上である必要がある。しかし、上述したようにＴＦＴにおいては、バンド間トラップの影響により閾値が変化する。このため、Ｄ型フリップフロップ回路４０を構成するＴＦＴにおける信号の遅延時間は、印加される電圧の履歴等により変動する。これにより、Ｄ型フリップフロップ回路４０の内部においてデータ波形とクロック波形のタイミングがずれ、セットアップタイムとホールドタイムが不充分となり、所望のデータがサンプリングできないという誤動作を生ずる場合がある。
【００７７】
以下、図を参照して、実施例２における電界効果型トランジスタから成る回路の動作制御方法について説明する。尚、実施例２において用いられるシミュレーション方法は実施例１で説明したと同様である。従って、シミュレーション方法についての詳細な説明は省略する。
【００７８】
図８は、本発明の電界効果型トランジスタから成る回路の動作制御方法が用いられた装置６０の構成図である。この装置６０において、制御部５０は例えば記憶手段とＣＰＵとを備えるコンピュータから成る。演算部５１は、ＳＰＩＣＥ等のシミュレータと、シミュレータの計算結果に応じて後述する位相調整回路４４に指令を出すための制御プログラムとから構成されている。制御部５０の記憶手段から構成されているネットリスト格納部５２には、Ｄ型フリップフロップ回路４０に対応するネットリストが格納されている。モデル格納部５３には、実施例１において説明したトランジスタモデル１０、閾値電圧計算用モデル２０を構成する複数の積分回路モデル２１、積分回路モデル２１を構成する静電容量モデル２２や抵抗モデル２３等が格納されている。説明の便宜上、Ｄ型フリップフロップ回路４０を構成する複数のＴＦＴは全て同一仕様であるものとし、実施例１において説明した各種パラメータのフィッティングは予め完了しているものとする。
【００７９】
遅延回路４３は、データ回路４１及びクロック回路４２からの入力信号を、例えば１クロック分遅延させる回路である。位相調整回路４４は、上述した演算部５１の指令に基づき、データ回路４１からの信号とクロック回路４２の信号との位相を調整する回路である。Ｄ型フリップフロップ回路４０には、遅延回路４３と位相調整回路４４を経た信号が入力される。
【００８０】
演算部５１には、図示せぬ入力手段等を介して、データ回路４１とクロック回路４２の信号の値が逐次入力される。演算部５１は、ネットリスト格納部５２とモデル格納部５３に格納されたデータ、及び、入力されたデータ回路４１の信号とクロック回路４２の信号に基づき、Ｄ型フリップフロップ回路４０に対応するトランジスタモデルから成る回路モデルの動作をリアルタイムで解析する。尚、Ｄ型フリップフロップ回路４０には遅延回路４３を介して信号が入力されているので、シミュレーションによる解析はＤ型フリップフロップ回路４０の動作よりも先行して行われる。
【００８１】
そして、シミュレーションの解析結果により誤動作を生ずることが確認されたとき、演算部５１は、位相調整回路４４に指令を出しＤ型フリップフロップ回路４０に入力される信号を補正する。具体的には、シミュレーションの解析結果による誤動作が、セットアップタイムが不足であることにより生じている場合には、セットアップタイムを長くするように位相調整回路４４に指令を出す。同様に、シミュレーションの解析による誤動作が、ホールドタイムが不足であることにより生じている場合には、ホールドタイムを長くするように位相調整回路４４に指令を出す。これにより、適正なタイミングでＤ型フリップフロップ回路４０を動作させることができる。
【００８２】
以上、本発明を、発明の実施例に基づき説明したが、本発明はこれらに限定されるものではなく、適宜変更することができる。
【００８３】
実施例においては、トランジスタモデルは１種類としたが、これに限るものではない。例えば、Ｎチャネル形式のＦＥＴとＰチャネル形式のＦＥＴとから成る回路について解析を行う場合には、Ｎチャネル形式のＦＥＴ用のトランジスタモデル／閾値電圧計算用モデルと、Ｐチャネル形式のＦＥＴ用のトランジスタモデル／閾値電圧計算用モデルを個別に用意すればよい。
【００８４】
実施例においては、シミュレータとしてＳＰＩＣＥ等のソフトウエアシミュレータを用いたが、これに限るものではない。シミュレータはハードウェア的に実装されている態様とすることもできる。また、図８において、制御部５０と制御対象であるＤ型フリップフロップ回路４０とを分離した形で示したが、制御対象となる回路と制御部とが一体で構成されている態様とすることもできる。例えば、液晶ディスプレイ等においては、表面にＴＦＴが形成されたガラス基板等が用いられる。この場合に、ガラス基板等の上にＴＦＴ、ＴＦＴを駆動する駆動回路、及び、駆動回路のシミュレータが共に形成された態様とすることもできる。
【図面の簡単な説明】
【００８５】
【図１】図１の（Ａ）は、ポリシリコン薄膜トランジスタの模式的な構造図である。図１の（Ｂ）は、図１の（Ａ）に示したポリシリコン薄膜トランジスタにおいて、チャネル形成領域の結晶粒界部分について、エネルギーバンドとチャネル形成領域における局在準位に捕獲されていくキャリア（具体的には、電子）との関係を模式的に示した図である。
【図２】図２は、局在準位によって電子が捕獲／放出されることによる閾値の相対的変化を説明するための模式図である。
【図３】図３の（Ａ）は、実施例に用いられるトランジスタモデルを示したものである。図３の（Ｂ）は、閾値電圧計算用モデルを構成する複数の積分回路モデルを示したものである。
【図４】図４の（Ａ）は、実際のインバーターチェーン回路の回路図を示したものである。図４の（Ｂ）は、インバーターチェーン回路に方形波を入力した際の、入力波形と出力波形の様子を模式的に示したものである。
【図５】図５は、インバーターチェーン回路について実測した動作電圧・周波数−遅延時間の関係を示したものである。
【図６】図６は、シミュレーションにより得られた解析結果と実測値との対比結果を模式的に示したものである。
【図７】図７の（Ａ）は、Ｄ型フリップフロップ回路の動作を説明するための模式的な結線図である。図７の（Ｂ）は、Ｄ型フリップフロップ回路の動作を説明するための模式的な波形図である。
【図８】図８は、本発明の動作制御方法が用いられる装置の構成図である。
【図９】図９は、トランジスタのドレイン電極−ソース電極間を短絡しゲートに電圧を印加した状態を示す回路図である。
【符号の説明】
【００８６】
１・・・ＴＦＴ、２・・・ゲート電極、３・・・ゲート絶縁膜、４・・・ソース電極、５・・・ドレイン電極、６・・・ポリシリコン薄膜、７・・・結晶粒界、１０・・・トランジスタモデル、１１・・・電流モデル、１２・・・静電容量モデル、１３・・・静電容量モデル、１４・・・ソース端子、１５・・・ゲート端子、１６・・・ドレイン端子、２０・・・閾値電圧計算用モデル、２１，２１1〜２１N・・・積分回路モデル、２２，２２1〜２２N・・・静電容量モデル、２３，２３1〜２３N・・・抵抗モデル、３０・・・インバーターチェーン回路、３１・・・ＦＥＴ、３２・・・抵抗、３３・・・入力端子、３４・・・出力端子、３５・・・端子、３６・・・端子、４０・・・Ｄ型フリップフロップ回路、４１・・・データ回路、４２・・・クロック回路、４３・・・遅延回路、４４・・・位相調整回路、５０・・・制御部、５１・・・演算部、５２・・・ネットリスト格納部、５３・・・モデル格納部、６０・・・装置
【図１】
2008028191.tif 000016
【図２】
2008028191.tif 000017
【図３】
2008028191.tif 000018
【図４】
2008028191.tif 000019
【図５】
2008028191.tif 000020
【図６】
2008028191.tif 000021
【図７】
2008028191.tif 000022
【図８】
2008028191.tif 000023
【図９】
2008028191.tif 000024