(57)【要約】【課題】表示装置を含む絶縁基板上に、ＭＯＳトランジスタとバイポーラトランジスタを同時に集積してなる画素制御回路を形成する。【解決手段】絶縁基板（１０１）上に設けられ所定の方向に結晶化された半導体薄膜（１０５）に形成された半導体薄膜を用いて形成された複数の半導体素子を有する電子装置または表示装置であって、複数の半導体素子は、ＭＯＳトランジスタ（３００）と、少なくともラテラルバイポーラ薄膜トランジスタ（１００）またはＭＯＳ−バイポーラハイブリッド薄膜トランジスタ（２００）のいずれかを含む電子装置または表示装置。【選択図】図２７
2008072095.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する電子装置であって、
前記複数の半導体素子は、ＭＯＳトランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含む電子装置。
【請求項２】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は２値、あるいは２値以上の電流値を有する電流モード信号入力インターフィス回路を有し、
前記、電流モード信号入力インターフィス回路は少なくとも１個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された１個以上のＭＯＳトランジスタを含むことを特徴とする表示装置。
【請求項３】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は電圧差動信号型の信号入力インターフィス回路を有し、
前記、低電圧差動信号型の信号入力インターフィス回路は１個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された１個以上のＭＯＳトランジスタを含むことを特徴とする表示装置。
【請求項４】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は非接触の電磁結合伝送方式の信号入力インターフィス回路を有し、
前記、電磁結合伝送方式の信号入力インターフィス回路は、１個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含むことを特徴とする表示装置。
【請求項５】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は非接触の光伝送方式の信号入力インターフィス回路を有し、
前記、光伝送方式の信号入力インターフィス回路は、1個以上の光電変換素子と、1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含むことを特徴とする表示装置。
【請求項６】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は、複数のメモリセル部、レベルシフト回路部、およびセンスアンプ部とを有するメモリ回路を含み、
前記センスアンプ部は、1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含むことを特徴とする表示装置。
【請求項７】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は、ＤＣ−ＤＣコンバータ回路、タイミングコントロール回路、信号増幅回路、圧縮データを展開するための展開回路、または画像データを蓄積するメモリ回路を含み、これらの回路がＭＯＳ薄膜トランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含むことを特徴とする表示装置。
【請求項８】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
信号入力回路が、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタを使用した電流増幅部と、
前記電流増幅部に接続された、前記半導体薄膜を用いて形成されたＭＯＳトランジスタを使用した電圧増幅部とを含むことを特徴とする請求項２〜４に記載の表示装置。
【請求項９】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
信号入力回路が、一対の順次直列に接続された負荷抵抗および２個のラテラルバイポーラ薄膜トランジスタまたはハイブリッド薄膜トランジスタの組が互いに並列接続されており、一方の並列接続部が電源と接続され、他方が定電流源となるＭＯＳＦＥＴを介して接地されているカスコード形の差動増幅回路を含むことを特徴とする請求項２〜４に記載の表示装置。
【請求項１０】
請求項２〜９の表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのベース長の最小値は２μｍ以下であることを特徴とする表示装置。
【請求項１１】
請求項２〜９の表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのベース幅の最小値は２μｍ以下であり、かつ前記ＭＯＳトランジスタのゲート長の最小値は１μｍ以下であることを特徴とする表示装置。
【請求項１２】
請求項２〜９の表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上であることを特徴とする表示装置。
【請求項１３】
請求項２〜９の表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上であり、かつ前記ＭＯＳトランジスタの電界効果移動度の最大値は３５０ｃｍ2/Ｖｓ以上であることを特徴とする表示装置。
【請求項１４】
請求項１〜１３において前記所定の方向は、非単結晶半導体薄膜が結晶化される方向が横方向である電子装置および表示装置。
【請求項１５】
絶縁基板上に設けられた半導体薄膜と、
この半導体薄膜に設けられた結晶化領域と、
この結晶化領域に設けられたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと
前記結晶化領域に設けられ前記薄膜トランジスタに接続されてなるＭＯＳ薄膜トランジスタとを具備してなることを特徴とするインターフェース回路。
【請求項１６】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する電子装置であって、
前記複数の半導体素子は、ＭＯＳトランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含み、前記、ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタは微小電流を検出し、電流または電圧に変換する機能を有することを特徴とする電子装置。
【請求項１７】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
前記表示装置は差動入力型の信号インターフェイス回路を有し、
前記、差動入力型の信号インターフィス回路は少なくとも１対の前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタまたは少なくとも１対のハイブリッド薄膜トランジスタのどちらかと、前記半導体薄膜を用いて形成された少なくとも１対のＭＯＳトランジスタとを含むことを特徴とする表示装置。
【請求項１８】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、
信号入力回路は差動増幅回路であって、一対のＰ型ＭＯＳトランジスタで構成されたカレントミラー型電流源と、前記電流源を構成する１対のＰ型ＭＯＳトランジスタのドレイン端子の各々に接続された一対のハイブリッド薄膜トランジスタと、共通化された、前記一対のハイブリッド薄膜トランジスタのソース端子に接続された、定電流源として動作するＮ型ＭＯＳトランジスタとを含むことを特徴とする表示装置。
【請求項１９】
前記のハイブリッド薄膜トランジスタの最大発振周波数が２GHｚより大きいことを特徴とする請求項１７または１８に記載の表示装置。
【請求項２０】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する作動増幅装置であって、
前記差動増幅装置は差動入力型の信号インターフェイス回路を有し、
前記、差動入力型の信号インターフィス回路は少なくとも１対の前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタまたは少なくとも１対のハイブリッド薄膜トランジスタのどちらかと、前記半導体薄膜を用いて形成された少なくとも１対のＭＯＳトランジスタとを含むことを特徴とする差動増幅装置。
【請求項２１】
絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する差動増幅装置であって、
信号入力回路は差動増幅回路であって、一対のＰ型ＭＯＳトランジスタで構成されたカレントミラー型電流源と、前記電流源を構成する１対のＰ型ＭＯＳトランジスタのドレイン端子の各々に接続された一対のハイブリッド薄膜トランジスタと、共通化された、前記一対のハイブリッド薄膜トランジスタのソース端子に接続された、定電流源として動作するＮ型ＭＯＳトランジスタとを含むことを特徴とする差動増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に形成した薄膜トランジスタで構成される電子装置、表示装置、インターフェイス回路および差動増幅装置に関する。
【背景技術】
【０００２】
ＯＡ機器等の画像情報、文字情報の表示装置として、薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いたアクティブマトリックス方式の平面型ディスプレイが知られている。近年、マルチメディア通信技術の発展に伴い、パーソナル用途向けの小型軽量で、高解像度、高画質を有し、かつドライバ回路やその他のメモリ回路、ＤＡコンバータ回路、画像処理回路などの画像表示にかかわる周辺機能をディスプレイパネル上に集積したシステムオンパネルとよばれる機能集積型のディスプレイが次世代のディスプレイとして注目を集めている。機能集積の一例として、例えば、特開２００５−１８０８８号には個々の画素内に光電変換素子を設けてライトペン等の光による入力機能を搭載した液晶表示装置が開示されている。
【０００３】
また、ディスプレイの表示画像の精細度や色数が増大すると、それだけ伝送すべきデータ量も増大する。しかし、一方で画像表示のリフレッシュ速度は一定であるため、データ量が増えれば、伝送路のクロック周波数を高くする必要がある。このように、伝送路の周波数が高くなると、不要な電磁輻射が伝送路から放射され電磁干渉（Electromagnetic Interference；ＥＭＩ）により外部機器にノイズをもたらすという問題が生ずる。このために、ＬＶＤＳ（Low Voltage Differential Signaling）等で知られる、低電圧の差動駆動によりＥＭＩを低下させる手法が採用されている。そのような技術の一例は例えば特開２００２−１７６３５０号に開示されている。ＥＭＩをさらに効果的に低減できる伝送方式として近年、電流駆動によるシリアルインターフェイスが提案されている。一例が特開２００３−７６３４５号に開示されている。
【０００４】
また、従来、ディスプレイ用ガラス基板上に形成されるＴＦＴは電界効果型トランジスタの一種であるＭＯＳ（Metal Oxide Semiconductor）型トランジスタがもっぱら用いられている。ＭＯＳ型のトランジスタはディスプレイの表示画素スイッチやシフトレジスタ等のデジタル回路を構成する上では有利であるため広く用いられている。
【特許文献１】特開２００５−１８０８８
【特許文献２】特開２００２−１７６３５０
【特許文献３】特開２００３−７６３４５
【特許文献４】特開平１０−３２３３７
【非特許文献１】B.Y.TSAUR, MEMBER, IEEE, D. J. SILVERSMITH, SENIOR MEMBER,IEEE, J.C.C. FAN, AND R.W,MOUNTAIN; “Fully Isolated Lateral Bipolar-MOS Transistors Fabricated in Zone-Melting-Recrystallized Si Films on SiO2 “ IEEE ELECTRON DEVICE LETTERS,VOL,EDL-4,NO.8 ,pp.269-271 AUGUST 1983
【非特許文献２】JAMES C. STURM, MEMBER,IEEE, JAMES P. McVITTIE, MEMBER, IEEE, JAMES F. GIBBONS, FELLOW,IEEE AND L.PFIFFER “A Lateral Silicon-on-Insulator Bipolar Transistor with a Self- Alingned Base Contact ” 0741-3106/87/0300-0104$01.00 (c) 1987 IEEE
【非特許文献３】Stephen Parke, Fariborz Assaderaghi Jian Chen, Joe King, Chenming Hu, and Ping K.Ko “A Versatile, SOI BiCMOS Technology with Complementary Lateral BJT’s” ,0-7803-0817-4/92 $3.00 (c) IEDM92 453-456 1992 IEEE
【非特許文献４】T. Shino, K. Inoh, T. Yamada, H .Nii, S. Kawanaka, T. Fuse, M. Yoshimi, Y. Katsumata, S. Watanabe, and J. Matsunaga “A 31 GHz fmax Lateral BJT on SOI Using Self-Aligned External Base Formation Technology” ; 0-7803-4774-9/98$10.00(c) IERM 98 953-956 1998 IEEE
【非特許文献５】Richard McCartney, Jsmes Kozisek , Marshall Bell ”9.3:WhisperBus TM:An Advanced Interconnect Link For TFT Column Driver Data ”,SID 01 DIGEST, pp.1-4
【非特許文献６】Jorgen Olsson , Bengt Edholm, Anders Soderbiirg, and Kjell Bohlin, “High Current Gain Hybrid Lateral Bipolar Operation of DMOS Transistors,” IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 42, NO. 9, SEPTEMBER pp.1628-1635 ,1995
【非特許文献７】Stephen A. Parke, Chenming Hu, and Ping K. KO, “Bipolar-FET Hybrid-Mode Operation of Quarter-Microm
【非特許文献８】Sophie Verdonckt-Vandebroek,, S. Simon Wong ,Jason C. S. Woo and Ping K. KO, “High-Gain Lateral Bipolar Action in a MOSFET Structure, ” IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL 38, NO. 11,  NOVEMBER,  pp. 2487-2496, 1991
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ＴＦＴ回路は、多様な機能を集積しようとすると、電流を検出して増幅する機能があれば、回路構成を簡単化でき回路の消費電力も低減できる。しかしながらＭＯＳ型トランジスタで構成したソース接地型増幅回路では入力インピーダンスが高く、電流を直接増幅することができない。このような場合ＴＦＴ回路は、ゲート接地による電流バッファ回路を設けて電流を受けることが行われるが、ＭＯＳ型トランジスタだけで十分なゲインを得るためには、回路構成が複雑となる。簡単な回路では十分な検出感度が得られにくい等の問題がある。
【０００６】
一方、電流を入力信号とするトランジスタとしては、バイポーラトランジスタが知られている。単結晶ＳｉあるいはＳＯＩ (Semiconductor On Insulator)基板を用いる場合には、同一基板内に、バイポーラトランジスタとＭＯＳ型トランジスタを混在させ、必要に応じて使い分けるＢｉＣＭＯＳ（Bipolar Complementary Metal-Oxide Semiconductor）技術がすでに確立している。
【０００７】
しかしながら、ガラス基板のような耐熱性の低い基板上でこのような２種のデバイスを混在させることは従来困難であった。これは、１ｍ近い大型ガラス基板上で実現できる最小加工寸法がせいぜい３ミクロン程度にとどまることと、低温でガラス基板上に形成できるＳｉ薄膜の結晶品質が低く、少数キャリアの寿命が短いことが主な理由と考えられる。
【０００８】
本発明の目的は，上記の課題を解決し、より多様な機能を持つディスプレイを実現するため、ガラス基板上に、ＭＯＳ薄膜トランジスタと、従来のバイポーラ薄膜トランジスタに比べ少数キャリアの寿命が長くそして高い電流増幅率を有し、電流駆動によるシリアルインターフェイスとしても利用可能なバイポーラタイプの薄膜トランジスタを同時集積した表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明においては以下の手段を採用する。
【００１０】
本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する電子装置であって、前記複数の半導体素子は、ＭＯＳトランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含む電子装置を含む。
【００１１】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は２値、あるいは２値以上の電流値を有する電流モード信号入力インターフィス回路を有し、前記、電流モード信号入力インターフィス回路は少なくとも1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含む表示装置を含む。
【００１２】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は電圧差動信号型の信号入力インターフィス回路を有し、前記、低電圧差動信号型の信号入力インターフィス回路は1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された１個以上のＭＯＳトランジスタを含む表示装置を含む。
【００１３】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は非接触の電磁結合伝送方式の信号入力インターフィス回路を有し、前記、電磁結合伝送方式の信号入力インターフィス回路は、１個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された１個以上のＭＯＳトランジスタを含む表示装置を含む。
【００１４】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は非接触の光伝送方式の信号入力インターフィス回路を有し、前記、光伝送方式の信号入力インターフィス回路は、1個以上の光電変換素子と、1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含む表示装置を含む。
【００１５】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は、複数のメモリセル部、レベルシフト回路部、およびセンスアンプ部とを有するメモリ回路を含み、前記センスアンプ部は、1個以上の、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記半導体薄膜を用いて形成された1個以上のＭＯＳトランジスタを含む表示装置を含む。
【００１６】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は、ＤＣ−ＤＣコンバータ回路、タイミングコントロール回路、信号増幅回路、圧縮データを展開するための展開回路、または画像データを蓄積するメモリ回路を含み、これらの回路がＭＯＳ薄膜トランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含む表示装置を含む。
【００１７】
さらに、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、信号入力回路が、前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタを使用した電流増幅部と、前記電流増幅部に接続された、前記半導体薄膜を用いて形成されたＭＯＳトランジスタを使用した電圧増幅部とを含む表示装置を含む。
【００１８】
さらに、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、信号入力回路が、一対の順次直列に接続された負荷抵抗および２個のラテラルバイポーラ薄膜トランジスタまたはハイブリッド薄膜トランジスタの組が互いに並列接続されており、一方の並列接続部が電源と接続され、他方が定電流源となるＭＯＳＦＥＴを介して接地されているカスコード形の差動増幅回路を含む表示装置を含む。
【００１９】
さらに、上記表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのベース長の最小値は２μｍ以下である表示装置を含む。
【００２０】
さらに、上記表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのベース幅の最小値は２μｍ以下であり、かつ前記ＭＯＳトランジスタのゲート長の最小値は１μｍ以下である表示装置を含む。
【００２１】
さらに、上記表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上である表示装置を含む。
【００２２】
さらに、上記表示装置において、前記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上であり、かつ前記ＭＯＳトランジスタの電界効果移動度の最大値は３５０ｃｍ2/Ｖｓ以上である表示装置を含む。
【００２３】
さらに、上記表示装置において、前記所定の方向は、非単結晶半導体薄膜が結晶化される方向が横方向である電子装置および表示装置を含む。
【００２４】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられた半導体薄膜と、この半導体薄膜に設けられた結晶化領域と、この結晶化領域に設けられたラテラルバイポーラ薄膜トランジスタおよびハイブリッド薄膜トランジスタのうち少なくとも一方の薄膜トランジスタと、前記結晶化領域に設けられ前記薄膜トランジスタに接続されてなるＭＯＳ薄膜トランジスタとを有するインターフェース回路を含む。
【００２５】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する電子装置であって、前記複数の半導体素子は、ＭＯＳトランジスタと、少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含み、前記、ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタは微小電流を検出し、電流または電圧に変換する機能を有する電子装置を含む。
【００２６】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、前記表示装置は差動入力型の信号インターフェイス回路を有し、前記、差動入力型の信号インターフィス回路は少なくとも１対の前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタまたは少なくとも１対のハイブリッド薄膜トランジスタのどちらかと、前記半導体薄膜を用いて形成された少なくとも１対のＭＯＳトランジスタとを有する表示装置を含む。
【００２７】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する表示装置であって、信号入力回路は差動増幅回路であって、一対のＰ型ＭＯＳトランジスタで構成されたカレントミラー型電流源と、前記電流源を構成する１対のＰ型ＭＯＳトランジスタのドレイン端子の各々に接続された一対のハイブリッド薄膜トランジスタと、共通化された、前記一対のハイブリッド薄膜トランジスタのソース端子に接続された、定電流源として動作するＮ型ＭＯＳトランジスタとを有する表示装置を含む。
【００２８】
さらに、ハイブリッド薄膜トランジスタの最大発振周波数が２ＧＨｚより大きい表示装置を含む。
【００２９】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する作動増幅装置であって、前記差動増幅装置は差動入力型の信号インターフェイス回路を有し、前記、差動入力型の信号インターフィス回路は少なくとも１対の前記半導体薄膜を用いて形成されたラテラルバイポーラ薄膜トランジスタまたは少なくとも１対のハイブリッド薄膜トランジスタのどちらかと、前記半導体薄膜を用いて形成された少なくとも１対のＭＯＳトランジスタとを含む差動増幅装置を含む。
【００３０】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に設けられ所定の方向に結晶化された半導体薄膜に形成された半導体薄膜を用いて形成された複数の半導体素子を有する差動増幅装置であって、信号入力回路は差動増幅回路であって、一対のＰ型ＭＯＳトランジスタで構成されたカレントミラー型電流源と、前記電流源を構成する１対のＰ型ＭＯＳトランジスタのドレイン端子の各々に接続された一対のハイブリッド薄膜トランジスタと、共通化された、前記一対のハイブリッド薄膜トランジスタのソース端子に接続された、定電流源として動作するＮ型ＭＯＳトランジスタとを含む差動増幅装置を含む。
【発明の効果】
【００３１】
少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかとＭＯＳトランジスタとを含み、入力電流を直接増幅することのできる電子装置の提供が可能となった。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３３】
（実施の形態１）
この実施形態は、絶縁基板上に設けられた半導体薄膜に形成された複数の半導体素子を有する電子装置であって、ＭＯＳ薄膜トランジスタと、所定の方向に結晶化された半導体薄膜に形成された少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含む電子装置における、ラテラルバイポーラ薄膜トランジスタの実施の形態について説明するものである。
【００３４】
上記ＭＯＳ薄膜トランジスタと、ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタとは、同一絶縁基板上に形成されている。上記ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの少なくともベース領域またはチャネル領域には、結晶粒界が存在しないことが特徴であり、単結晶領域である。ＭＯＳ薄膜トランジスタのチャネル領域は、大電流回路、微小電流回路など用途によって非晶質半導体薄膜、多結晶半導体薄膜、単結晶半導体薄膜などが選択される。
【００３５】
（１−１）ラテラルバイポーラ薄膜トランジスタ
図１Ａは、無アルカリガラス基板１０１上に形成されたラテラルバイポーラ薄膜トランジスタ１００の平面図である。図１Ｂは図１ＡのＸ−Ｘ´線での断面図である。また、図１Ｃは図１ＡのＹ−Ｙ´線での断面図である。
【００３６】
図１Ａ〜１Ｃに結晶化された半導体薄膜１０５に形成されたエミッタ１０２、ベース１０３、コレクタ１０４が示されている。半導体薄膜１０５は所定の方向に結晶化されている。所定の方向に結晶化された半導体薄膜１０５とは、例えば逆ピークパターン状の光強度分布を有するパルスレーザ光を半導体薄膜に照射して横方向（水平方向）に結晶化された結晶領域である。所定の方向に結晶化された半導体薄膜１０５は、後に詳しく述べる結晶化方法によって形成することができる。結晶化する領域は、半導体薄膜全体である必要はなく、素子が形成される所定の領域で良い。半導体薄膜１０５上には、エミッタ電極１０６、ベース電極１０７、コレクタ電極１０８が形成されている。
【００３７】
バイポーラ薄膜トランジスタ１００全体は、図１Ｂ、Ｃに示すように、無アルカリガラス基板１０１上の膜厚例えば５０ｎｍのＳｉＮｘ膜１０９と、膜厚例えば１００ｎｍのＳｉО２膜１１０からなるバッファ絶縁膜１１１の上に形成されている。このバッファ絶縁膜１１１はガラス基板１０１からの不純物の拡散を防止する役割を持つ。バッファ絶縁膜１１１としては例示以外の構成、例えばＳｉО２膜のみ、ＳｉＮｘ膜のみ等他の構成を使用することができ、使用可能な基板１０１としては、耐熱性の低い基板で、無アルカリガラスに限定するものではなく、例えば石英基板、プラスチック基板、表面にＳｉО２膜の形成されたシリコン基板、金属又は半導体基板と絶縁基板との積層基板等を使用することができる。
【００３８】
前記ＳｉО２薄膜１１０上には、図１に示すようにトランジスタ１００を形構成するために膜厚例えば２００ｎｍの半導体薄膜が設けられている。この半導体薄膜は、平面形状が例えば略Ｔ字型を有する図２に示すような結晶化された半導体薄膜である。この結晶化された半導体薄膜は、所定の方向例えば横方向に結晶化されたＳｉ薄膜１０５からなる島状領域の略Ｔ字型パターン１１２である。半導体材料はＳｉに限定されるものではなく、例えばＧｅ、ＧａＡｓ等の半導体を使用することができる。半導体薄膜の膜厚は、２００ｎｍに限定されるわけではなく、結晶化が可能な３０ｎｍ〜３６０ｎｍである。結晶化されたＳｉ薄膜１０５とはバッファ絶縁膜１１１上に成膜されたＳｉ薄膜の総てが結晶化された場合に限らず、トランジスタ形成領域のみ結晶化したものも含むものとする。
【００３９】
結晶化されたＳｉ薄膜１０５内には、Ｎ＋型に不純物がドープされたエミッタ領域１０２、Ｎ−型に不純物がドープされたコレクタ領域１０４、Ｎ＋型に不純物がドープされたコレクタコンタクト部１１３、Ｐ−型に不純物がドープされたベース領域１０３、Ｐ＋型に不純物がドープされたベースコンタクト部１１４が形成されている。
【００４０】
Ｓｉ薄膜１０５上には、例えばＳｉO２膜からなる第１の層間絶縁膜１１５に設けられたコンタクトスルーホール１１６を介して、例えばTi／Ａｌ／Tiの３層金属膜よりなる電極配線（１０６，１０７，１０８）が接続されている。そして、上記部材全部を覆うように、例えばＳｉO２からなる第２の層間絶縁膜１１７が形成されている。
【００４１】
ベース領域１０３の幅Ｗは、この実施の形態においては５μｍであり、長さ（エミッターコレクタ間距離に等しい）ＬＢは１．０μｍである。エミッタ領域１０２には不純物例えば１×１０２０（ｃｍ−３）のリンがドープされている。また、この実施の形態において、ベース領域１０３には不純物例えば１×１０１６（ｃｍ−３）のボロンがドープされており、ベースコンタクト部１１４には不純物例えば１×１０２０（ｃｍ−３）のボロンがドープされている。そして、コレクタ領域１０４には不純物例えば１×１０１７（ｃｍ−３）のリンが、コレクタコンタクト部１１３には不純物例えば１×１０２０（ｃｍ−３）のリンがドープされている。これらの選択的なドーピングは通常の半導体製造技術におけるイオン注入技術を用いて行うことができる。ドーピング材料は上記材料に限定されるものではない。この薄膜トランジスタ構造はＭОＳトランジスタとの同時形成を可能とするため、電流をＳｉ薄膜１０５の膜厚方向ではなく、水平方向に流すＮＰＮ型のラテラルバイポーラ薄膜トランジスタ素子１００であり、ベースコンタクト部１１４もベース領域１０３の側面から引き出す構造である。第１の実施形態に示すＮＰＮ型ラテラルバイポーラ薄膜トランジスタ素子１００に限定するものではなく、ＰＮＰ型ラテラルバイポーラ薄膜トランジスタ素子として形成することも可能である。
【００４２】
このトランジスタ１００の動作は、通常のバイポーラトランジスタと同様である。コレクタ領域１０４に正電圧を印加しながら、ベース領域１０３−エミッタ領域１０２間にベース電流を流して、エミッタ−コレクタ間の電流を制御する。
【００４３】
ラテラルバイポーラ薄膜トランジスタ１００において、電流増幅率ｈFEを決める最も重要なパラメータは、Ｓｉ薄膜１０５の結晶品質と、ベース長ＬＢである。ベース長の最小値は２μｍ以下であることが望ましい。Ｓｉ薄膜１０５の品質は後述するような、レーザを用いた横方向結晶成長法を採用することにより、数ミクロン以上の長さを持つ結晶膜を使用することにより解決される。この場合、ラテラルバイポーラ薄膜トランジスタ１００におけるキャリアの移動方向は半導体薄膜の結晶化の方向であることが望ましい。移動するキャリアが結晶粒界を殆ど横切らないからである。また、注入された少数キャリアの拡散長は２μｍを超えないので、ラテラルバイポーラ薄膜トランジスタのベース長ＬＢは最大でも２μｍ以下、望ましくは１μｍ以下とすることが、大きなｈFEを確保する上で重要であることが分った。従来のディスプレイで用いられている多結晶シリコンＴＦＴでは、正孔の寿命が短い上に、リソグラフィの制限から１μｍ以下のベース長形成が困難であるため、大きなｈFEを得ることは困難である。
【００４４】
また、図１Ａに示すような側面からコンタクトを引き出す構造ではトランジスタの幅Ｗの設計が重要である。バイポーラ動作はベース領域１０３から注入される正孔が存在する領域でのみ起こる。正孔の濃度はベース領域１０３の側面に設けられたベースコンタクトから離れると減少する。この低下の程度はＳｉ膜中の正孔の拡散距離で決まる。発明者ら部１１４のシミュレーション実験によれば、側面部から５μｍ以上離れると正孔濃度は著しく低下し、ほとんどコレクタ電流が流れないことが分かった。このため、ベース領域１０３の幅Ｗは５μｍ程度以下、望ましくは３μｍ以下とすることが望ましい。
【００４５】
また、図１Ａ、Ｃではベース領域１０３の一方の側面からだけベースコンタクト部１１４を引き出しているが、ベースコンタクト部１１４はベース領域１０３の他方側面図だけでもよいし、図３Ａに示すように両側面から引き出してもよい。このようにすることで、バイポーラトランジスタとして働く有効なＳｉ薄膜１０５の幅Ｗを大きくできるため、コレクタ電流を大きくすることができる。また図３Ｂに示すように、ベース電極１０７がエミッタ領域１０２とコレクタ領域１０４に挟まれたベース動作領域１１８に直接接続されている構造とすることも可能である。ベース動作領域１１８は、通常の半導体素子の製造工程で使用されるリソグラフィを用いた選択拡散工程および／または選択的イオン注入工程を用いて形成することができる。
【００４６】
絶縁基板例えばガラス基板１０１上のラテラルバイポーラ薄膜トランジスタ１００は、ベース−エミッタ各領域間、コレクタ−ベース各領域間の接合断面積が小さく、従って接合容量が小さいため、高周波動作に適するＴＦＴである。
【００４７】
一方、デメリットとしては、エミッタ領域１０２の断面積が小さいことから、通常の縦型バイポーラトランジスタのように大きな電流を取り出すことができないことである。駆動電流自体は同じＳｉ薄膜１０５上に形成したＭОＳトランジスタより小さい。このため、従来、バイポーラトランジスタの利点として認識されている大きな電流駆動能力という特徴はこのデバイスにはあてはまらない。むしろ、小電流で高速動作に適したデバイスである。この特徴は、ディスプレイの入出力インターフェイスや、電流センシングのための前置アンプ等には好適なものである。
【００４８】
図４は図１Ａ〜図１Ｃに示した第１の実施の形態のＮＰＮ型ラテラルバイポーラ薄膜トランジスタ１００における入出力特性である。図４の横軸はエミッタ−コレクタ間電圧（Ｖｃｅ）、縦軸はコレクタ電流（Ｉｃ）である。ベース電流を５μＡステップで増加させ測定した結果を示す。また図５はＧｕｍｍｅｌプロットである。図５の横軸はベース−エミッタ間電圧（Ｖｂｅ）、縦軸はそれぞれベース電流（Ｉｂ）およびコレクタ電流（Ｉｃ）である。図４および図１３Ａから、例えば出力電流０．０１ｍＡで１０以上の電流増幅率が得られていることが分かる。図１３Ａからは移動度がほぼ３５０ｃｍ2/Ｖ・ｓ以上であることが望ましいことがわかる。また、良好な飽和特性が得られており、アナログ回路への適用に望ましい特性が得られていることがわかる。例えば図２８や図３４に示すような電流駆動によるシリアルインターフェイス回路の入力部のトランジスタとして好適である。
【００４９】
次に、上記電子装置における、ＭＯＳ−ラテラルバイポーラハイブリッド薄膜トランジスタの実施の形態について図６乃至図１３Ｂを参照して説明する。
【００５０】
（１−２）ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ
図６に本発明の実施の形態にかかるガラス基板上のＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００の平面図を示す。図７は図６のＺ−Ｚ´線における断面図である。また、図８は図１ＡのＡ−Ａ´線における断面図である。ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００はＭＯＳ薄膜トランジスタとバイポーラトランジスタの双方の機能を有するトランジスタである。ＭＯＳ薄膜トランジスタのソースはバイポーラトランジスタのエミッタとしても機能し、ＭＯＳ薄膜トランジスタのチャネルはバイポーラトランジスタのベースとしても機能し、ＭＯＳ薄膜トランジスタのドレインはバイポーラトランジスタのコレクタとしても機能する。
【００５１】
ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００は基板例えば無アルカリガラス基板２０１上に設けられた絶縁膜例えば膜厚５０ｎｍのＳｉＮｘ膜２０２と、膜厚１００ｎｍのＳｉＯ２膜２０３からなるバッファ絶縁膜２０４の上に形成されている。使用可能な基板材料としては、無アルカリガラス基板に限定するものではなく、例えば石英基板、プラスチック基板、表面にＳｉО２膜の形成されたシリコン基板等を使用することができる。バッファ絶縁膜２０４はガラス基板２０１からの不純物の拡散を防止する役割を持つ。バッファ絶縁膜２０４としては例示以外の構成、例えばＳｉО２膜のみ、ＳｉＮｘ膜のみ等他の構成を使用することができる。場合によってはガラス基板２０１等の絶縁基板上に直接半導体薄膜２０５形成しても良い。
【００５２】
ＳｉＯ２膜２０３上には、トランジスタを形成するために半導体薄膜の一例として膜厚２００ｎｍで略Ｔ字型を有する半導体薄膜２０５が設けられている。この半導体薄膜２０５の、一例としてＳｉ薄膜が形成されている(図２の１１２参照)。この実施の形態においてＳｉ薄膜としては後に詳述するレーザを用いた横方向結晶成長法により形成された数ミクロン以上の長さを持つ単結晶粒を有するＳｉ薄膜が使用される。
【００５３】
半導体薄膜２０５内には、Ｎ＋型に不純物がドープされたエミッタ領域（ソース領域）２０６、Ｎ−型に不純物がドープされたコレクタ領域（ドレインの一部）２０７、Ｎ＋型にドープされたコレクタコンタクト領域（ドレイン領域の一部）２０８、Ｐ−に不純物がドープされたベース領域（チャネル領域）２０９、Ｐ＋型に不純物がドープされたベース（チャネル領域）コンタクト２１０が形成されている。
【００５４】
本実施の形態の素子では、ベース領域上に、膜厚３０ｎｍのＳｉＯ２からなるゲート絶縁膜２１４を介してＭｏＷ合金膜よりなるゲート電極２１１が形成されている点がラテラルバイポーラ薄膜トランジスタとは異なる。以上の説明はＮＰＮ型ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００（ＮチャネルＭＯＳ薄膜トランジスタ）に関するものであるが、同様にＰＮＰ型ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ（ＰチャネルＭＯＳ薄膜トランジスタ）構造とすることもできる。Ｓｉ薄膜２０５およびゲート電極２１１上には、第１の層間絶縁膜２１５に設けたコンタクトスルーホール２１６を介して、Ｔｉ／Ａｌ／Ｔｉの３層金属膜よりなる配線２１３が接続されている。図８のＡ−Ａ´の断面図から分かるように、ゲート電極２１１とベース領域２０９（チャネル領域）コンタクト領域２１２は、電極配線パターン２１３、この実施の形態ではＴｉ／Ａｌ／Ｔｉの３層金属膜のパターンにより接続され同電位となるように構成される。上記部材全部を覆うようにＳｉＯ２からなる第２の層間絶縁膜２１７が形成されている。
【００５５】
ベース領域２０９の幅Ｗおよび長さＬＢは以下の値に限定されるものではないが、ベース長の最小値は２μｍ以下であることが望ましい。この実施の形態において、ベース領域２０９の幅Ｗは２．５μｍ、長さ（エミッターコレクタ間距離に等しい）ＬＢは１μｍである。
【００５６】
ラテラルバイポーラ薄膜トランジスタの実施の形態と同様、エミッタ領域（ソース領域）２０６にはリンが、ベース領域(チャネル領域)２０９にはボロンが、そして、コレクタ領域(ドレイン領域)２０７、２０８には不純物例えばリンがドープされている。なお、ドーピング材料は上記材料に限定されるものではない。これら不純物原子の選択的なドーピングは通常の半導体製造技術におけるイオン注入技術を用いて行うことができる。
【００５７】
上記ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００は、必要な場合には、ラテラルバイポーラ薄膜トランジスタ１００と同一の絶縁基板、例えば無アルカリガラス基板、上に形成することができる。かかる場合、これらのトランジスタが形成される半導体薄膜（１０５、２０５）の単結晶化は同一の結晶化工程において行なうことができる。
【００５８】
図９は図６〜８に示したハイブリッド薄膜トランジスタ（この例ではベース領域（チャネル領域）幅Ｗが５μｍ）を２０個並列に接続したベース領域（チャネル領域）幅Ｗが全体で１００μｍのハイブリッド薄膜トランジスタの一部を示す平面図である。Ｓｉパターン２１９上に間隔を置いて形成された複数のベース領域（チャネル領域）２０９を挿んで、それぞれ対応する複数のエミッタ領域（ソース領域）２０６およびコレクタ領域（ドレイン領域）２０７が形成されている。各ベース領域（ゲート電極）２０９、エミッタ領域（ソース領域）、およびコレクタ領域（ドレイン領域）は、共通のゲート(ベース)電極２２０、共通のエミッタ（ソース）電極２２１、そして共通のコレクタ（ドレイン）電極２２２に接続されている。
【００５９】
上述のように、側面コンタクトの素子ではベース領域（チャネル領域）幅に制限があるため、大きな電流を駆動するトランジスタでは、Ｗの小さいトランジスタを複数並列に並べることで、良好な特性を維持することができる。また、このような構造は大電流動作時に素子の自己発熱を防止できる。
【００６０】
本素子の動作は、通常のバイポーラトランジスタと同様に、コレクタ領域（ドレイン領域）２０８に正電圧を印加しながら、ベース領域（ゲート領域）２０９−エミッタ領域（ソース領域）２０６間にベース電流を流して、エミッタ領域（ソース領域）−コレクタ領域（ドレイン領域）間の電流を制御する。ゲート電極２１１とベース領域（チャネル領域）コンタクト２１２は接続されているため、この時にベース領域-エミッタ領域間に印加される１〜２Ｖの電圧がゲート領域-ソース領域間の電圧となる。この電圧がＭＯＳ薄膜トランジスタのしきい電圧Ｖｔより大きければ、チャネル領域２０９に表面チャネルが形成され、表面電流が流れる。バイポーラ動作によりエミッタ領域（ソース領域２０６）からベース領域（チャネル領域）２０９に注入された電子はこの表面チャネルを流れる。このため、この素子はバイポーラ単独あるいはＭＯＳ単独で動作させる場合より大きな駆動電流が得られることになる。
【００６１】
図１０および図１１は上述のＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００（ハイブリッドＴＦＴと略す）の入出力特性とＧｕｍｍｅｌプロットである。この薄膜トランジスタ２００は、図４、５に示したラテラルバイポーラ薄膜トランジスタ１００よりも大きな駆動電流を得ることができる。また、電流増幅率ｈFEも大きいことが分かる。図１０の電流値はベース電極を接続せず、ＭＯＳ単独で動作させた時の電流の約２倍となっていることがわかった。
【００６２】
図１２はハイブリッドＴＦＴ２００のコレクタ（ドレイン）電流と電流増幅率ｈFEとの関係を示す。図１２の特性によれば、ハイブリッドＴＦＴ２００は最大で５００近い電流増幅率ｈFEが得られている。このように、ハイブリッドＴＦＴ２００はハイブリッド動作させることでより高い電流ゲインが得られる。
【００６３】
図１３ＡはＳｉ薄膜２０５の膜の品質を変えたハイブリッドＴＦＴ２００において、ＭＯＳモードで動作させた時の電界効果移動度と、バイポーラモードで動作させた時の電流増幅率の関係を示す。電界効果移動度と電流増幅率はほぼ比例し、例えば表示装置の入力回路に使用する場合において実用上十分な１０以上のｈFEとなるためには、３５０（ｃｍ２／Ｖ・ｓ）の表面チャネル移動度が得られるような高品質のＳｉ薄膜が必要である。このため結晶化されたＳｉ薄膜を使用するのが好適である。
【００６４】
このハイブリッドＴＦＴ２００はアナログ回路への適用に望ましい特性が得られていることがわかる。また例えば図２８や図３４に示すような電流駆動によるシリアルインターフェイス回路の入力部のトランジスタとして好適である。
【００６５】
図１３ＢはハイブリッドＴＦＴ２００におけるベース長ＬＢに対するエミッタコレクタ間のキャリア通過時間（τ）を示す。キャリア通過時間（τ）は、１／ＩCに対する１／２πｆTのプロットから導かれる。キャリア通過時間はベース長ＬＢに対して殆ど直線的に増加し、電子の移動がドリフトによって制限されていることを示している。これには表面チャネルの存在が寄与しており、表面チャネルは注入された電子を効果的に吸収してベース内での移動を増加させている。
【００６６】
（１−３）ＭＯＳ薄膜トランジスタ
次に、上記電子装置におけるＭＯＳ薄膜トランジスタの実施の形態について図１４Ａ乃至図１４Ｂを参照して説明する。
【００６７】
図１４Ａおよび図１４Ｂは、上述のバイポーラＴＦＴ１００あるいはハイブリッドＴＦＴ２００と共に同一（１枚）の絶縁基板上に形成されるＭＯＳ型ＴＦＴ３００の断面図および平面図である。
【００６８】
全体は無アルカリガラス基板３０１上に例えば膜厚５０ｎｍのＳｉＮｘ膜３２１と、膜厚１００ｎｍのＳｉＯ２膜３２２からなるバッファ絶縁膜の上に形成されている。
【００６９】
ＭＯＳ型ＴＦＴ３００は通常の電界効果トランジスタと同様に、ドープする不純物の適切な選択によりソース領域またはドレイン領域３２４、チャネル領域３３０を有するＰ型トランジスタまたはＮ型トランジスタとすることができる。例えばアモルファスＳｉ薄膜を所定の方向に結晶化することにより形成することができるシリコン単結晶領域３２３上には、例えば膜厚３０ｎｍのＳｉＯ２からなるゲート絶縁膜３２５が形成されている。そしてその表面には単結晶領域３２３を横断して延在する例えばＭｏＷ合金膜よりなるゲート電極３２６が形成されている。チャネル長はこのゲート電極３２６の幅により規定される。表示装置用の回路素子として使用するためには、このＭＯＳトランジスタのゲート長の最小値は１μｍ以下であることが望ましく、また、結晶化されたシリコン単結晶領域に形成されるこのＭＯＳトランジスタの電界効果移動度の最大値は３５０ｃｍ2/Ｖｓ以上であることが望ましい。
【００７０】
そして、上記部材全部を覆うように例えばＳｉＯ２からなる層間絶縁膜３２７が形成されている。層間絶縁膜３２７に設けたコンタクトスルーホール３２８を介して、例えばＴｉ／Ａｌ／Ｔｉの３層金属膜よりなる電極配線３２９が形成されている。なお金属膜はＴｉ／Ａｌ／Ｔｉ以外にも種々の導電材料が使用可能である。また使用される電子回路における使用条件によっては、ＭＯＳ薄膜トランジスタは結晶化されていない半導体薄膜に形成することも可能であり、また両トランジスタが混在する場合もあり得る。
【００７１】
絶縁基板上に複数の半導体素子を有する本発明による電子装置を形成する場合、これら複数の半導体素子は、上記ＭＯＳ薄膜トランジスタと、それぞれが結晶化された半導体薄膜に形成された高い電流増幅率を有する少なくともラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタのいずれかを含む電子装置として形成される。
【００７２】
図１４ＣにＮチャネル  ポリ−ＳｉＭＯＳ型薄膜トランジスタとＳＯＩ−ＭＯＳ型薄膜トランジスタのゲート長に対するソース−ドレイン間のブレークダウン電圧（ＶBD）を示す。表示装置に使用されるＭＯＳ型薄膜トランジスタにおいては、フローティング−ボディ効果によって生じるＶBDの低下が重大な問題となる。結晶化された単結晶領域に形成されたポリ−ＳｉＭＯＳ型薄膜トランジスタはＳＯＩ−ＭＯＳ型薄膜トランジスタより高いブレークダウン電圧を有しており、表示装置に用いる素子として好適なものである。
【００７３】
（実施の形態２）
半導体薄膜の結晶化の実施形態
次に上記ラテラルバイポーラ薄膜トランジスタ１００、ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００等がそれぞれ形成される、所定の方向に結晶化された半導体薄膜の形成についての実施の形態について説明する。
【００７４】
例えば液晶パネルを用いた画像表示のための制御は、通常の薄膜トランジスタの製造に使用されているような、絶縁基板、例えばガラス基板上に形成されたアモルファスシリコン薄膜を用いた薄膜トランジスタを用いて行うことが可能である。一般にアモルファスシリコン薄膜はアニールして使用される。しかし、ディスプレイ基板としては、以下に述べるアレイ状に形成された実質的に単結晶薄膜からなる複数の島状領域、即ち所定の方向に結晶化された半導体薄膜の各領域、を有する絶縁基板を使用するのが特に有効である。
【００７５】
かかる絶縁基板においては、ディスプレイ装置が必要とするような大面積の基板において、半導体薄膜堆積後にさらに結晶化を行なうことにより、実質的に単結晶薄膜からなる複数の領域を、絶縁基板全体として均一な状態で得ることが可能だからである。「実質的に」と表現したのは、この部分は完全な単結晶薄膜により形成されることが望ましいが、以下に述べる本発明に係る方法で結晶成長させた場合に、複数の単結晶領域により形成される場合もあるからである。
【００７６】
図１５は本発明において使用されるかかる実施の形態２に係る基板４００の電子顕微鏡像である。アレイ状の単結晶薄膜からなる複数の領域を形成する基板は、ガラス基板に限定するものではないが、この実施例では透明な無アルカリガラス基板１０１、２０１が用いられている。このディスプレイ用の基板は、二次元のマトリクス状に配置されたシリコン薄膜からなる約５μｍ×５μｍの大きさの例えばシリコン薄膜からなる領域が、例えば縦横５μｍの間隔で敷き詰められた構造をもつ。
【００７７】
図１５において、個々の結晶化の行なわれた単結晶領域４０１を囲む境界部分には多結晶領域４０２が存在し、多数の結晶粒界４０３が存在する。この結晶粒界４０３にはキャリアの発生・再結合中心として働く電気的に活性な欠陥が存在する。このため、この多結晶領域４０２は薄膜トランジスタのベースあるいはチャネル領域部分の形成からは除外される。図１５は基板全体を結晶化処理した状態を示しているが、基板のうち一部分のみ、例えば何れかの薄膜トランジスタが形成される部分のみ、を結晶化処理することも可能である。
【００７８】
図１６は図１５内の単結晶領域の1つである領域Ａを拡大したものである。５μｍの領域のうち、周辺部の０．５μｍ程度の領域は多結晶領域４０２であり、結晶粒界に見られる多数の欠陥が存在する。したがって、トランジスタのベース（チャネル）領域は、この０．５μｍ程度の欠陥領域４０２を含まないように配置する。
【００７９】
かかる結晶化された半導体薄膜を有する基板の製造方法は、本出願人により平成１５年８月２９日に出願された特願２００３−２０９５９８号明細書に詳しく記載されている。
【００８０】
ここでは図１５および図１６に示すような、５μｍピッチで配列された１辺が約４μｍの大きさのほぼ矩形の単結晶領域を有する薄膜アレイを形成する方法の例について説明する。
【００８１】
ディスプレイ基板として使用する基板がガラス基板の場合、単結晶を得るためにシリコンウエハを作製する時のような高温は使用できない。このため、まず任意の方法によりガラス基板に例えば非晶質（アモルファス）シリコン薄膜を成膜する。次にパルス状の紫外レーザ光をこの非晶質シリコン薄膜に照射しこの照射された非晶質シリコン膜の領域を溶融する。続いて溶融した非晶質シリコン膜を再結晶化させて部分的に単結晶化されたシリコン薄膜領域を形成する。この実施例ではシリコンを用いているが、例えばIII-V族半導体を使用する等、使用される半導体材料はシリコンに限定されるものではない。
【００８２】
再結晶させる場合、できるだけ大きな面積を持つ単結晶化領域を得るための一方法として、各アレイ部分毎に温度傾斜を与えて薄膜を溶融し、その後温度傾斜を有するまま基板温度を低下させ再結晶する方法を用いる。このため、適当なパターンを持つ位相シフトマスクを用いて逆ピークパターン状の光強度分布を有する透過光を生成し、基板表面に照射されるレーザビームの光強度に空間分布を持たせ、横方向（水平方向）に温度傾斜を与える手法を採用する。この方法により、レーザビームの照射後の非照射期間において、溶融時の温度傾斜に基き基板の各部分の温度がそれぞれ低下し、低温の部分から順次高温部分に向かって固液界面が移動し、横方向の結晶成長が生ずる。このため、最初に生じた多結晶部分から特に成長に適した結晶部分を種とする結晶成長が拡大し、大きな単結晶の領域が得られる。場合によっては、複数の単結晶領域が形成される場合もあるが、この場合でも成長した結晶の大きさは通常薄膜トランジスタのチャネル領域の大きさよりも大きい。この方法により、１辺が約４μｍの大きさのほぼ矩形の複数の実質的に単結晶の領域４０１を有するアレイを得ることができる。
【００８３】
次に、例えば位相シフトマスクを使用した上記再結晶工程を、図１７Ａおよび図１７Ｂを参照して説明する。図１７Ａに示す位相シフトマスク５１０は、透明媒質、例えば、石英基材に厚さの異なる互いに隣合う領域を設けたものである。そして、これら領域間の段差部(位相シフト部)５１０ａの境界で、入射するレーザ光線を回折並びに干渉させる。このようにして入射したレーザ光線の強度について周期的な空間分布を付与するものである。
【００８４】
この位相シフトマスク５１０は、隣接するパターンが逆位相（１８０°のずれ）となるように構成される。即ち、交互に配列された領域は、位相がπの第１のストリップ領域（位相領域）５１０ｂと、位相が０の第２のストリップ領域（位相領域）５１０ｃとからなる。これらストリップ領域(位相シフト線領域)はこの例では１０μｍの幅を有する。具体的には、この位相シフトマスク５１０は、屈折率が１．５の矩形の石英基板を２４８ｎｍの光に対して位相がπに相当する深さ、即ち２４８ｎｍの深さにパターンエッチングして作製する。このエッチングにより薄く形成された領域が第１のストリップ領域５１０ｂとなり、エッチングされない領域が第２のストリップ領域５１０ｃとなる。
【００８５】
このような構成の位相シフトマスク５１０においては、厚い第２の位相領域５１０ｃを通過したレーザ光は、薄い第１の位相領域５１０ｂを通過したレーザ光に比較して１８０°遅れる。この結果、レーザ光間で、干渉と回折とが生じ、図１７Ｂに示すような逆ピークパターン状のレーザ光の強度分布５３０が得られる。即ち、位相シフト部を通過した光は、隣接する透過光相互が逆位相となるため、これら領域間の対応する位置で光強度が最小、例えば０となる。このため、光強度が最小の部分の温度が最も低くなり、基板表面に周期的な温度分布５４０が形成される。
【００８６】
レーザ光の照射が停止されると、まずこの温度の最小の部分２４１（最小光強度部）もしくはこれの近傍の領域において温度が融点以下となり、半導体が再結晶化する際に核となる多数の多結晶が発生する。このためこの温度の最小の部分５４１においては最初は多結晶が生成される。しかし、温度傾斜により順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大し、このため各温度傾斜部５４２において実質的に単結晶の領域が得られる。
【００８７】
この説明においては、位相シフトマスク５１０は、図１７Ａおよび図１７Ｂに示されるように位相シフト部が互いに平行な複数の直線状になっているラインアンドスペース構造の例で説明したが、これに限定されることはない。例えば、位相シフト線を直交させ、位相が０とπの部分を市松格子状に配列させることも可能である（図示せず）。この場合は、位相シフト線に沿って格子状の光強度０の領域ができる。このために、結晶の核はこの線上の任意の位置で発生するので、結晶粒の位置、形の制御が難しくなる場合がある。また、面積変調型の位相シフタでもよい。
【００８８】
結晶核の発生を制御するためには、光強度が０となる領域は所定の周期で点状に分布して形成されることが望ましい。このための１方法として、例えば直交する位相シフト線の各位相シフト量はそれぞれ１８０°未満にする。この場合、各位相シフト線に対応する位置においては光強度は減少するものの完全には０にはならない。しかし、以下に述べるようにシフト量の適切な選択により、位相シフト線の交点の周囲の複素透過率の和を０にすることが可能である。この場合はこの交点に対応する位置の光強度を０にすることができる。
【００８９】
この一例を図１７Ｃを参照して説明する。位相シフトマスク５７０は、各組が図１７Ｃに示されるような厚さの異なる４つの正方形の領域５５０ｅ、５５０ｆ、５５０ｇ、５５０ｈにより構成されている正方形のパターン５５２からなる複数の組を有する。各組においては、図１７Ｃに示されるように、第１の領域５５０ｅが一番薄く、位相が０となっている。第４の領域５５０ｈは一番厚く、位相が第１の領域５５０ｅとは３π／２ずれている。これら領域５５０ｅ，５５０ｈの厚さとの間の厚さを有する第２、第３の領域５５０ｆ，５５０ｇは、第１の領域に対して位相がπ／２、πと夫々ずれている。
【００９０】
このようなマスクにおいては、第１ないし第４の領域が隣り合う部分、即ち、正方形のパターンの中心点５５１が、強度０の領域となる。従って、この点が結晶成長の核となる。図１７Ｃにおいてパターンの中心点即ち各格子点５５１を強度０の領域とすることができる。このため結晶粒の発生位置を容易に制御できる。このような位相シフトマスクを使用した技術は、特願２００２−１２０３１２号を基礎出願とし、本願人と同じ出願人による２００３年３月１９日出願の国際出願ＰＣＴ／ＪＰ０３／０３３６６の明細書に記載されている。
【００９１】
（実施の形態３）
位相シフタの他の実施形態
上記ラテラルバイポーラ薄膜トランジスタ、ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ等がそれぞれ形成される、所定の方向に結晶化された半導体薄膜を形成するための位相シフタの実施の形態について説明する。
【００９２】
図１８は、所定の方向に結晶化された半導体薄膜を形成するために用いる他の位相シフタ５６０の断面図と光強度分布の模式図である。この位相シフタ５６０は例えば石英板５６１上にＳｉＯ２で構成された所定のサイズの複数の凸パターン５６２が所定の密度で配置された構造を有する。この位相シフタ５６０に空間的に均一化されたレーザ光５６３を通過させることにより、多層基板(図示せず)の照射面に、鋸歯状の繰り返しパターン例えば１００パターンの光強度分布５６４を形成することができる。
【００９３】
この実施の形態では、凸パターン５６２の繰り返しのピッチＬｘは１０μｍとしたが、この値は設計により所望の値に設定可能である。図１８の光強度分布５６４は傾斜の異なる一対の直線部５６５、５６６により各鋸の歯の部分が形成されている。なお、光度分布５６４はかかる鋸歯状の分布に限定されるものではなく、結晶化に適する任意の光度分布を採用することができる。
【００９４】
（実施の形態４）
ラテラルバイポーラトランジスタに係る他の実施形態
図１９は本発明により形成された結晶化されたＳｉ薄膜の表面ＳＥＭ像であり、そこに形成されるラテラルバイポーラトランジスタ配置の一実施の形態である。図１８に示すような光強度分布５６４のパルスレーザ光の照射により多層基板を加熱し非晶質半導体膜を溶融した後、レーザ光の遮断期間になると照射が停止されて降温することにより、半導体膜を結晶化させる。この際に、溶融再結晶化はレーザ強度の低い領域から高い領域向かって（図１９の上から下に）起こる。その結果、結晶化開始部５７０では多結晶状態であるが、基板水平方向に結晶成長が進むに従い結晶化容易な方向性を有する結晶粒が次第に大きくなる。このため、後に形成されるＴＦＴの寸法を超える単結晶粒の集合とすることが可能である。結晶化が進み、隣接する結晶化領域と衝突する結晶化終了部５７１近傍では多結晶となる。
【００９５】
上記実施形態では、結晶化のためのレーザ光としてパルス状の紫外レーザ光の例について説明したが、レーザ光は、非晶質半導体（シリコン）薄膜が溶融するエネルギーのレーザ光を出射すればよく、連続発振型レーザ光を使用してもよい。連続発振型レーザ光を使用した結晶化装置は、レーザ光源と非晶質半導体（シリコン）薄膜とを相対的に移動させた状態で連続発振型レーザ光を出射することにより大粒径の結晶化領域を形成することができる。
【００９６】
上記実施形態においては結晶化領域の大きさは、少なくとも各トランジスタのチャネル領域（活性層）が一つの結晶化領域内に形成される大きさである。
【００９７】
図１９にはこのレーザ光の強度分布に対応する温度分布により定まる所定の方向に結晶化された半導体薄膜上に配置されたバイポーラトランジスタに係る実施の形態のパターンイメージを示す。トランジスタは電流が流れるコレクタ領域、エミッタ領域方向と結晶成長方向を平行となるように配置してある。このようにすることにより、キャリアの流れが結晶粒界によって妨げられることがないのでより良好な特性が得られる。また、本配置ではコレクタを結晶成長開始点に近く、エミッタ領域を結晶成長終了点に近くなるように配置した。このような配置を以下Ｆｏｒｗａｒｄ配置と定義する、コレクタ領域とエミッタ領域の位置を交換した配置をＲｅｖｅｒｓｅ配置と定義する。ＭＯＳ−バイポーラハイブリッド薄膜トランジスタについても同様の配置とすることができる。
【００９８】
図２０は、図１９のバイポーラトランジスタのＦｏｒｗａｒｄ配置とＲｅｖｅｒｓｅ配置におけるＧｕｍｍｅｌプロットである。Ｆｏｒｗａｒｄ配置（図２０ａ）の方がＲｅｖｅｒｓｅ配置(図２０ｂ)に比べ、電流増幅率が大きい。図２１はそれぞれの配置での電流増幅率βをベースーエミッタ間電圧Ｖｂｓに対してプロットした図である。Ｆｏｒｗａｒｄ配置ではβは３０近い値となっているのに対し、Ｒｅｖｅｒｓｅ配置ではβは６程度にとどまる。この結果から、コレクタ領域を結晶成長開始点に近く、エミッタ領域を結晶成長終了点に近くなるように配置した方がより良好なトランジスタ特性が得られ望ましい。このような特性の非対称性はベース-コレクタ接合とベース-エミッタ接合で電気特性が異なることに起因すると考えられる。
【００９９】
図２２は同じ素子でベース-コレクタ接合とベース-エミッタ接合のダイオード特性を示す。べース-コレクタ接合の方が、逆方向リーク電流が大きく、順方向特性のｎ値も大きく、再結合中心としてはたらく欠陥密度がべース-コレクタ接合の方が大きいことが分かる。これは、図１９のＳＥＭ像から分かるように、横方向結晶成長の進行に伴い結晶粒の幅が大きくなるため結晶成長終了点に近づくに従って結晶粒界の密度が小さくなるためと考えられる。以上のように、一方向に成長させた結晶上にバイポーラトランジスタを形成する場合はコレクタを結晶成長開始点に近く、エミッタを結晶成長終了点に近くなるように形成することでより大きな電流増幅率を得ることが出来る。
【０１００】
（実施の形態５）
結晶化された半導体薄膜に形成されたＭОＳトランジスタについての実施形態
図２３は図１９と同じ形態を持つ結晶化された半導体薄膜に形成されたＭОＳトランジスタについての一実施の形態について示す平面模式図である。この実施の形態においては特にトランジスタは電流が流れるソース−ドレイン方向と結晶成長方向を平行となるように配置してある。このようにすることにより、キャリアの流れが結晶粒界によって妨げられることがないのでより良好な特性が得られる。また、この実施の形態における配置ではドレインを結晶成長開始点に近く、ソースを結晶成長終了点に近くなるように配置した。このような配置をバイポーラトランジスタの場合と同様に以下Ｆｏｒｗａｒｄ配置と定義する、ドレインとソースの位置を交換した配置を同様にＲｅｖｅｒｓｅ配置と定義する。図２４はこのように配置されたＭОＳトランジスタの断面透過電子顕微鏡像である。
【０１０１】
図２５はこのように作製されたＭОＳトランジスタのＩＤ−ＶＧ特性をソース、ドレイン電圧を０．１Ｖから５，１Ｖの間で変化させながらＦｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置で測定した結果である。図２６は図２５の結果からトランジスタのしきい電圧Ｖｔｈをドレイン電圧の関数としてプロットした結果である。
【０１０２】
Ｒｅｖｅｒｓｅ配置ではＶｔｈのドレイン電圧依存性は小さいが、Ｆｏｒｗａｒｄ配置ではドレイン電圧の増大と共にＶｔｈは低下し、ドレイン電圧０，５Ｖ以上ではＶｔｈは負の値となっている。また、ゲート電圧を負の領域でのリーク電流のドレイン電圧依存性がＦｏｒｗａｒｄ配置の方が大きいことが分かる。
【０１０３】
Ｖｔｈの低下はドレイン接合漏洩電流に起因するボディの電位変調によると考えられる。Ｆｏｒｗａｒｄ配置における中程度のＶｄ領域における緩やかに低下するＶｔｈはドレイン漏洩およびインパクトイオン化の双方によるボディ電位変調に関連していると考えられる。Ｆｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置間のＶｔｈの低下の程度の相違は２つの配列間のボディ電位変調の強さが異なることを示している。
【０１０４】
Ｖｔｈがドレイン電圧の増大と共に低下すると、実際に電子装置内で使用するドレイン電圧で大きな貫通電流が流れることになり望ましくない。このようなＶｔｈのドレイン電圧依存性の非対称性は、図２１や図２２に示したドレイン接合とソース接合でのリーク電流や電流増幅率βの非対称性によることが詳細な解析により判明している。図２１はＶｂｓに対するβの変化について示す。βはＦｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置の間で約５倍異なることに注目願いたい。接合の漏洩電流およびバイポーラ利得の双方が相異するため、ソース領域とドレイン領域を交代した場合においてＶｔｈの低下について非対称性をもたらすものと考えられる。
【０１０５】
この結果から、一方向に成長させた結晶上にＭОＳトランジスタを形成する場合は、ソース領域を結晶成長開始点に近く、ドレイン領域を結晶成長終了点に近くなるように形成することでＶｔｈのドレイン電圧依存性やドレインリーク電流をより小さく出来るため望ましい。結晶化された領域に形成される薄膜トランジスタは、結晶成長方向に電流が流れるように形成すると良好な移動度特性の薄膜トランジスタを得ることができる。
【０１０６】
（実施の形態６）
電流駆動型インターフェイスに係る実施形態
図１Ａや図６に示したガラス基板上の結晶化された半導体薄膜に形成された上記ラテラルバイポーラトランジスタ１００あるいは上記ハイブリッドトランジスタ２００は、前述したように、通常のバイポーラトランジスタとは違い、大きな駆動電流が必要な電子回路で用いるのではなく、比較的小さい電流を増幅するのに適したものである。そのような特徴を利用したディスプレイデバイス６００への応用として、電流駆動型のシリアルインターフェイスが考えられる。図２７にそのような電流駆動型インターフェイスのフロントエンド回路６０１の一例を示す。図２７は、表示装置の例えば液晶テレビや端末などの液晶表示装置の入力として例えば電波信号をアンテナで受信して電気信号に変換したときアンテナに流れる１００μＡ以下の微小電流を増幅する増幅回路に適用した実施例を示す回路構成図である。アンテナに流れる微小電流は、Ｉｓｉｇで示されている。この実施例の特徴は、増幅回路を薄膜トランジスタ回路で構成することである。さらに、かかる１００μＡ以下の微小電流は、絶縁基板上に設けられた半導体薄膜に電流増幅型の薄膜トランジスタ回路で増幅したのち、電圧増幅型の薄膜トランジスタ回路にて電圧増幅される。
【０１０７】
電流増幅型の薄膜トランジスタ回路は、絶縁基板例えばガラス基板上の結晶化された半導体薄膜に形成された上記ラテラルバイポーラトランジスタ１００あるいは上記ハイブリッドトランジスタ２００により構成されることが特徴である。電流増幅型の薄膜トランジスタ回路は、インターフェース回路でもあり電流入力信号を電圧出力信号に変換する回路でもある。電圧増幅型の薄膜トランジスタ回路は、上記半導体薄膜の結晶化領域または非結晶化領域にＭＯＳ薄膜トランジスタ回路で構成される。
【０１０８】
即ち、画像の精細度や色数が増大すると、それだけ伝送すべきデータ量も増大する。しかし、一方で画像表示のリフレッシュ速度は一定であるため、データ量が増えれば、伝送路６０２のクロック周波数を高くする必要がある。このように、伝送路６０２の周波数が高くなると、不要な電磁輻射が伝送路から放射され電磁干渉（ＥＭＩ）により外部機器にノイズをもたらすという問題が生ずる。このために、ＬＶＤＳ（Low Voltage Differential Signaling）等で知られる、低電圧の差動駆動によりＥＭＩを低下させる手法が採用されている。そのような技術の一例は例えば特開２００２−１７６３５０号に開示されている。
【０１０９】
また、ＥＭＩをさらに効果的に低減できる伝送方式として近年、電流駆動によるシリアルインターフェイスが提案されている。一例が特開２００３−７６３４５号に開示されている。図２７に示した回路はシステム側から２値あるいは２値以上の電流信号Ｉｓｉｇが供給されることを想定し、これを入力インタフェース回路（ＩＦ）６０３で受け電圧信号に変換し、レベルシフト回路６０４で電圧増幅を行い、これを以降のシリアルパラレル変換回路６０５に送り出す構成となっている。ここで、入力インターフェイス回路の入力部に結晶化された半導体薄膜に形成されたラテラルバイポーラ薄膜トランジスタを用いている点に特徴がある。上記ラテラルバイポーラ薄膜トランジスタに換えて結晶化された半導体薄膜に形成されたＭＯＳ−バイポーラハイブリッド薄膜トランジスタを使用することも可能である（以下の実施の形態において同じ）。
【０１１０】
図２８に、図２７においてブロック図で示した入力インタフェース回路（ＩＦ）６０３とレベルシフト回路６０４の具体的回路構成例を示す。入力部は結晶化された半導体薄膜に形成されたエミッタ接地のラテラルバイポーラ薄膜トランジスタＱ１とゲート接地のＭＯＳ薄膜トランジスタＭ１をカスコード接続した構成となってる。電流増幅部である第１段目のＱ１において入力信号Isigを電流増幅する。続いて第２段目のＭＯＳ薄膜トランジスタＭ１と負荷抵抗Ｒｄにより電圧信号に変換する。その後この電圧信号は第３段目のＣＭＯＳインバータからなるレベルシフト回路６０４に入力される。入力部に電流を直接増幅できる高増幅率のバイポーラ薄膜トランジスタＱ１を用いることにより、入力される信号電流Ｉｓｉｇのレベルをより小さくできる。このため、信号送信システム側（図示せず）での消費電力を低減できる。この事例は、ディスプレイデバイス６０１を形成する基板６１７上に、本発明に係るラテラルバイポーラ薄膜トランジスタＱ１およびＭＯＳ薄膜トランジスタＭ１〜Ｍ３を形成して、ディスプレイデバイスの入力インタフェース回路（ＩＦ）６０３およびレベルシフト回路６０４を構成した例である。電流増幅部にはラテラルバイポーラ薄膜トランジスタに換えて本発明に係るＭＯＳ−バイポーラハイブリッドトランジスタを使用することができる。入力インタフェース回路として使用する場合、これらラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上であることが望ましい。
【０１１１】
図２９は、図２８の回路における、入力電流信号Ｉｓｉｇ、ラテラルバイポーラ薄膜トランジスタＱ１に流れるコレクタ電流Ｉｃおよびレベルシフト回路６０４の出力電圧Ｖｏｕｔの信号波形とを示す。微小電流であるＩｓｉｇのレベルは０〜７０μＡと非常に小さいため、入力部のＥＭＩを極小化することができる。また、４つのトランジスタＱ１、Ｍ１、Ｍ２、Ｍ３からなる極めて簡単な回路で０〜７０μＡの微小な電流信号を０〜３Ｖの電圧信号に変換できる。
【０１１２】
本実施例では、入力インタフェイス回路６０３にラテラルバイポーラ薄膜トランジスタＱ１とＭＯＳ薄膜トランジスタＭ１のカスコード接続回路を、レベルシフト回路６０４にはＣＭＯＳインバータを用いた。しかし、回路構成はこれらに限定されるものではなく、一般的な差動増幅回路等も用いることができる。
【０１１３】
図２７は、上記のように、入力部に入力インターフェイス回路６０３およびレベルシフト回路６０４を具備する液晶表示装置全体の構成図である。図２７および図２８のインターフェイス回路６０３は、映像信号だけでなく、クロック信号Ｉｃｌｋ、制御信号等を電流信号として受け、電圧信号に変換する。インターフェイス回路６０３に続くレベルシフト回路６０４を経て、適正な電圧レベルに調整された後、映像信号はシリアルパラレル変換回路６０５によりパラレル信号化される。
【０１１４】
またクロック信号Ｉｃｌｋは、パラレル化の程度に応じて分周回路６１２により分周され、タイミングコントローラ６０６に送られる。またパラレル化された映像信号はバッファメモリ６０７を経て分周されたクロック信号とともに水平ドライバ回路６０８に送られる、水平ドライバ回路６０８で適切なタイミングで映像信号をラッチし、これを信号線毎に設けたＤＡ変換回路６０９に送りアナログ信号に変換して表示部に供給される。表示部では垂直走査回路６１０から供給される走査信号によって各画素に設けられたスイッチトランジスタ６１１がオン、オフされ水平ドライバ回路からのアナログ電圧を液晶層に供給しアクティブマトリクス表示部６１４により画像表示が行われる。
【０１１５】
図３０は液晶表示装置６２０の全体鳥瞰図である。図３１は液晶表示装置６２０の断面図を示す。透明絶縁基板６２１および６２２の間に液晶材料６２３が配置される。透明絶縁基板６２１には、図２７のアクティブマトリクス回路によりそれぞれ駆動されるマトリクス状に配置された複数の画素電極６２４が形成されている。透明絶縁基板６２２には対向電極６２５が配置されている。図２７のスイッチトランジスタ６１１によって各画素電極６２４の電位が制御される。対向電極６２５と各画素電極６２４の間に配置された液晶材料６２３にかかる電位が制御されることにより、液晶材料６２３の光学特性が制御される。
【０１１６】
この実施の形態においては、電流駆動型入力インターフェイスを採用し、さらに表示装置側の入力回路６０３にラテラルバイポーラ薄膜トランジスタＱ１を用いることにより、従来より低い信号レベルで信号伝送ができるため、ＥＭＩの低減およびシステム全体の消費電力を低減できる。また、本方式は、電流インターフェイスの低ＥＭＩ性から伝送周波数を高くできるため、より高精細、多階調の液晶表示装置に好適である。
【０１１７】
また、この実施の形態においては、電流駆動による信号伝送をディスプレイ外部システム（図示せず）とディスプレイ基板６１７の入力部６０３間の伝送路に適用した例を説明したが、本発明はこれに限定されず、アクティブマトリクス基板内の回路ブロック内での信号伝送にも用いることが可能である。例えば、水平ドライバ回路が複数のブロックに分けて構成される場合、各ブロック間の信号伝送に用いることもできる。
【０１１８】
（実施の形態７）
有機ＬＥＤによるアクティブマトリクス型液晶表示装置に係る実施形態
図３２は、本発明の第７の実施の形態にかかる、入力信号の受信にインダクタ素子７１１を使用し、そして表示素子として有機ＬＥＤ素子使用する、アクティブマトリクス型表示装置の構成図である。無アルカリガラス基板７０１上に複数の走査配線７０２と複数の映像信号配線７０３とがマトリクスを構成するように配置され、それらの配線で規定される矩形の画素領域内に２個のＰ型薄膜トランジスタと容量素子が配置されてなるＴＦＴアクティブマトリクス表示部７０７と、これを駆動するために、ＴＦＴで構成された走査回路７０４および信号供給回路７０５が配置される。
【０１１９】
本実施の形態は、画素を構成する有機ＬＥＤ素子に電流を供給し発光させることによって表示動作を行うものである。有機ＬＥＤ素子への電流供給源７０６から、同一基板上に形成されＴＦＴアクティブマトリクス表示部７０７内のトランジスタに、電流供給配線７０８によって電流が供給される構成を持つ。
【０１２０】
外部から供給される電源電圧ＤＣを変換してこれらの駆動回路に必要な電圧として供給するための通常のＤＣ−ＤＣコンバータ回路７０９および、映像データ、制御信号等を受け取り、必要な処理を行い駆動回路７０４、７０５に供給する通常のタイミングコントロール回路７１０がやはり本発明に係るＴＦＴにより構成され、ガラス基板上に集積されている事例である。
【０１２１】
本実施の形態においては、外部からの圧縮された画像データを受信するための素子として金属薄膜で構成されたインダクタ７１１がＴＦＴアクティブマトリクス表示部７０７の外のガラス基板７０１上の領域に形成され、このインダクタ７１１は通常の信号増幅回路７１２および圧縮データを展開するための通常の展開回路とを含むデータ処理回路に接続されている。またデータ処理回路に隣接し、圧縮された画像データを一旦蓄積し、かつ、データ展開処理時に利用される通常の半導体メモリ回路７１３が結晶化された半導体薄膜に形成されたＴＦＴで形成される。これらの回路、メモリ回路７１３は全て、ガラス基板上に形成されたＴＦＴで構成することができる。
【０１２２】
図３３はディスプレイ基板上のインダクタ素子７１１と、データ送信側システムを構成する基板７１４上に形成された別のインダクタ素子ＴＬによって構成される誘導結合性の非接触伝送路の断面模式図を示す。
【０１２３】
システム基板７１４上には画像データ送信回路７１５と自己インダクタンスＬ１のインダクタ７１６が形成され、ディスプレイ基板上の自己インダクタンスＬ２インダクタ７１１とほぼ同軸に配置される。画像データ送信回路７１５からの信号電圧はこれらの間の相互インダクタンスＬｍを介して、インダクタ７１６からインダクタ７１１へ伝送され、データ処理回路内のＴＦＴによって増幅されメモリに蓄積される。
【０１２４】
図３４は、上記のシステムにおいてインダクタ７１１で受信した信号についての電流増幅部である増幅回路７１２に結晶化された半導体薄膜に形成されたラテラルバイポーラ薄膜トランジスタＱ１を用いた回路構成を示す。
【０１２５】
本システムでは信号伝送路は、２つの対向するインダクタ７１６と７１１の間の電磁結合（結合係数ｋ）によって形成される。送信回路では信号は送信インダクタ７１６に供給する電流を０〜２ｍＡの間で変化させることで生成される。受信側インダクタ７１１にはＩｓｉｇが変化している間のみ、Ｉｓｉｇの電流変化率と結合係数ｋに比例した電流が表れる。この信号は電流の振幅が数μＡと小さく、そのままＭＯＳ型ＴＦＴ回路で電圧に変換することは困難である。
【０１２６】
このため、図３４に示すように、一旦結晶化された半導体薄膜に形成されたラテラルバイポーラ薄膜トランジスタＱ１で電流増幅した後、カスコード接続されたＭＯＳ薄膜トランジスタＭ１と抵抗Ｒｄにより電圧信号に変換し、増幅回路７１７に送られ電圧増幅される。同図でＲ１、Ｒ２はラテラルバイポーラ薄膜トランジスタＱ１にバイアス電流を供給するための抵抗である。本回路ではインダクタ７１１で検出される電流の振幅が小さいため、ラテラルバイポーラ薄膜トランジスタＱ１にはバイアス電流を流し適切な動作点に設定しておく必要がある。電流増幅部にはラテラルバイポーラ薄膜トランジスタに換えて本発明に係るＭＯＳ−バイポーラハイブリッドトランジスタを使用することができる。例えば上記電流増幅部に使用する場合、ラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッド薄膜トランジスタの電流増幅率の最大値は１０以上であることが望ましい。
【０１２７】
図３５は、同図の入力信号送信インダクタの電流Ｉｓｉｇ、受信インダクタを流れる１００μＡ以下の微小電流Ｉｉｎおよび増幅回路の出力電圧Ｖｏｕｔの波形を示す。電流および電圧の増幅を含む適切な信号伝送が行われていることがわかる。本実施の形態のようなインダクタ７１１を用いた非接触型の信号伝送系において、結晶化された半導体薄膜に形成されたラテラルバイポーラ薄膜トランジスタを用いることにより、より低いレベルの信号の信号検出が可能となるので、伝送時のノイズマージンの確保、伝送速度の向上が可能となる。
【０１２８】
（実施の形態８）
光受信回路を有するディスプレイ基板に関する実施形態
図３６および図３７に、本発明の第８の実施の形態にかかるディスプレイ基板７２１および光受信回路７２２を示す。容量結合やインダクタによる電磁結合の代わりに、例えばフォトダイオードからなる光センサ７２３を用いた光結合により非接触の信号伝送を行うものである。この実施の形態では伝送手段として、光伝送路（図示せず）を用いる。容量結合やインダクタによる電磁結合の代わりに光センサ７２３をディスプレイ基板７２１上に集積する。図３７は、光センサからの信号電流を受信し増幅する電流増幅部を有す回路の構成例である。この例では単結晶シリコン薄膜で構成したフォトダイオード７２３およびインターフェイス回路７２４等から構成される。インターフェイス回路７２４の構成は前記第７の実施の形態と同様であり、フォトダイオード７２３からの電流信号を電流増幅し、電圧信号に変換した後、シリアルパラレル変換回路に送出する。
【０１２９】
信号伝送手段として、光を用いることにより、電磁ノイズの影響を排除できる。また入力部に結晶化された半導体薄膜に形成されたラテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッドトランジスタを用いることで良好なＳＮ比を達成できる。このことにより、伝送速度を向上させることができる。特に透明なガラス基板上に結晶化されたシリコン薄膜に形成したフォトダイオードを用いることにより、ガラス基板の表裏どちら側に送信回路を配置しても信号を受信できるため、実装の自由度が大きくなる。
【０１３０】
（実施の形態９）
信号インターフェイス回路における実施形態
図３８は本発明の図３４または図３７の実施の形態にかかる信号インターフェイス回路７２４とは異なる構造の信号インターフェイス回路の構成例８０１を示す。本実施の形態は、標準的な電圧差動信号伝送方式（Low  Voltage  Differential  Signaling；ＬＶＤＳ）インターフェイス回路の受信側回路を、本発明に係るバイポーラ薄膜トランジスタあるいはハイブリッド薄膜トランジスタを用いたカスコード型差動増幅回路８０６で構成したものである。
【０１３１】
システム側からの映像データは、グラフィックコントローラ（ＧＣＯＮＴ）８０２から６ビット×３（ＲＧＢの三色に対応）の１８ビットのパラレルデータ８０３として、システム側のボード上に実装された標準的なＬＤＶＳトランシーバＩＣ（ＴｒＩＣ）８０４に制御信号（ＨＳＹＮＣ、ＶＳＹＮＣ、ＥＮＡＢＬＥ  ＳＣＬＯＣＫ）８０５と共に送出される。ここでの信号のレベルは３．３ＶのＣＭＯＳレベルの信号である。トランシーバＩＣ内で各色６ビットのパラレルデータをシリアルデータに変換するパラレルシリアル変換と信号レベルを３．３Ｖ振幅から低振幅の０．３５Ｖの差動信号に変換する作業が行われ、送信アンプ（ＬＤＶＳ）８０７から伝送線８０８に送出される。
【０１３２】
クロック信号（ＳＣＬＯＣＫ）はＰＬＬ回路８０９においてクロックてい倍処理と位相調整が行なわれ、同様に送信アンプ（ＣＬＯＣＫ）８１０から伝送線に送出される。
【０１３３】
伝送線は平衡型の差動伝送線路となっており、外部からのノイズに強い特徴を持つ。また、伝送信号の振幅が０．３５Ｖと小さいため、電磁干渉を小さくできる。
【０１３４】
ＬＣＤ基板８１５では、伝送された差動信号８０８は、１００Ωの終端抵抗（ＲＬ）８１６を経て、初段アンプ８１７を構成する結晶化された半導体薄膜に形成されたバイポーラトランジスタＱ１、Ｑ２のベース８１８に印加される。初段アンプ８１７は4個の結晶化された半導体薄膜に形成されたバイポーラトランジスタＱ１〜Ｑ４と負荷抵抗Ｒｃ１、Ｒｃ２、および定電流源となるＭＯＳＦＥＴ（Ｑ５）から構成されるカスコード形の差動増幅回路８０６である。このＱ１〜Ｑ４には上述した、結晶化されたＳｉ薄膜上に形成されたラテラルバイポーラ薄膜トランジスタ１００（例えば図１Ａ、図１Ｂご参照）あるいは、結晶化された半導体薄膜に形成されたハイブリッド薄膜トランジスタ２００（例えば図６、図７ご参照）を用いることができる。
【０１３５】
入力信号の電圧振幅が小さいため、Ｓｉ薄膜上に形成したＭＯＳ型のＴＦＴではしきい電圧のばらつきが大きく、このような微小信号を検出することは困難であった。このため、従来の初段アンプはＳｉウエハ上に作製された専用のＬＶＤＳレシーバを用いることが一般的であった。
【０１３６】
本実施例のように、結晶化された半導体薄膜に形成されたバイポーラ型のＴＦＴで差動増幅器８１７を構成することで、入力の検出感度を１桁以上向上させることができるので、従来用いていたＬＶＤＳレシーバＩＣが不要となり、ＬＣＤパネルのコスト低減に効果的である。また、標準的なＬＶＤＳ仕様のトランスミッタからの信号をそのまま受けることができるので、汎用のトランスミッタＩＣが使用でき、システム型のインターフェイスに変更を加えることが必要ないこともコスト低減に寄与する。
【０１３７】
また、本回路の構成は、図２８、図３４、図３７等に示したような電流検出インターフェイス６０３、７２４に適用することも可能である。
【０１３８】
（実施の形態１０）
バイポーラＴＦＴを用いたメモリ回路に関する実施形態
図３９は図３２に示したような、メモリ回路９０１をガラス基板上に内蔵したディスプレイにおいて特に効果的な結晶化された半導体薄膜に形成されたバイポーラＴＦＴを利用したメモリ回路の実施の形態を示す。本実施の形態のメモリ回路は、1個のメモリセル（ＣＥＬＬ）９０２が６個のＭＯＳ型ＴＦＴ９０３で構成されるスタティックＲＡＭ（ＳＲＡＭ）に関するものである。メモリアレイは、メモリセル９０２が縦にＮ行、横にｍ列のマトリクス状に配列したものであり、図３９にはこの内１列分のみを図示している。列選択信号ＣＳｍにより、１つの列が選択され、更に行選択信号が例えばＬＳｎに印加され、ｎ行目のメモリセルが選択されると、１対のデータ線Ｄ１とＤ２に選択されたメモリセルに蓄えられたビット情報が出力され、Ｄ１とＤ２の電位が変化する。この信号は２個のダイオードを接続したレベルシフト回路９０４により２Ｖｂｅ(ＶｂｅはバイポーラＴＦＴのベースエミッタ間電圧)だけシフトされ、センスアンプ９０５の差動トランジスタ対Ｑ１、Ｑ２のベースに入力される。
【０１３９】
Ｑ１、Ｑ２は同じバイポーラＴＦＴ  Ｑ３、Ｑ４および負荷抵抗Ｒｃ１、Ｒｃ２等とカスコード型の差動増幅器９０６を構成しており、増幅された信号はＶｏｕｔ９０７から出力され後段の回路の入力となる。
【０１４０】
このようにメモリ回路のセンスアンプを結晶化された半導体薄膜に形成されたバイポーラＴＦＴで構成するとＭＯＳＦＥＴで構成した場合に比べ、より小さな電圧変化を検出できるため、電圧を十分大きな値にまで増幅するまでにかかる時間が不要となるため高速なアクセスが可能となる。特にＳｉ薄膜上に形成したＭＯＳ型ＴＦＴでセンスアンプを構成する場合には、しきい電圧のばらつきをキャンセルする回路構成が必須であり、さらにしきい電圧をキャンセルする動作のための時間が必要となるため、メモリのアクセス時間が非常に長くなってしまうが、結晶化された半導体薄膜に形成されたバイポーラ型ＴＦＴを用いることでこのような問題はなくなり、高速のメモリアクセスが可能となる。
【０１４１】
上記の実施の形態ではＳＲＡＭを例にとり説明したがダイナミック形のＲＡＭ（ＤＲＡＭ）においても同様な構成で効果が得られる。ＤＲＡＭの場合には検出すべき２本のデータ線の電位差がより小さくなるため、結晶化された半導体薄膜に形成されたバイポーラＴＦＴを用いることによるアクセスの高速化の効果は更に大きくなる。
【０１４２】
（実施の形態１１）
ハイブリッドＴＦＴの他の実施形態
図４０は本発明の別の実施の形態にかかるハイブリッドＴＦＴの平面パターンを示す。このＴＦＴは図４０において横長の矩形の形状で図示されているＳｉアイランド２６８上に形成されている。本実施の形態の断面構造は図７に示したものとほぼ同一であるが、その平面構成は図３Ａに示したものと同様にベースコンタクト部２６１はベース領域１０３の両側面から引き出してゲート電極２６６と接続した構造となっている。ベース領域１０３の幅は４μｍである。このようにすることにより、ベース領域１０３の全体がバイポーラトランジスタとして有効な領域として働くため、コレクタ電流を大きくすることができる。
【０１４３】
ベース領域１０３の両端にエミッタ２６２およびコレクタ２６３が形成されている。エミッタ２６２およびコレクタ２６３はこのハイブリッドＴＦＴがＭＯＳトランジスタとして動作する場合ソース２６４およびドレイン２６５として機能する。ベース領域１０３の上部にゲート絶縁膜（図示せず）を介してゲート２６６が形成されている。ゲート電極２６９を経て他の素子と接続される。２７１はエミッタ（ソース）電極であり、２７２はコレクタ（ドレイン）電極である。
【０１４４】
図４１Ａは図４０のハイブリッドＴＦＴを１８個並列に接続したＴＦＴのＧｕｍｍｅｌプロットである。ベース長Ｌｂは０．５μｍである。図４１Ａの横軸はベース−エミッタ間電圧（Ｖｂｅ）、縦軸はそれぞれベース電流（Ｉｂ）およびコレクタ電流（Ｉｃ）である。
【０１４５】
図４１Ｂは上記ハイブリッドＴＦＴ２００のコレクタ電流（Ｉｃ）と電流増幅率ｈFEとの関係を示す。図４１Ｂの特性によれば、最大で２００近い電流増幅率ｈFEが得られている。
【０１４６】
図４１Ｃは上記ハイブリッドＴＦＴの入出力特性である。電流制御型電流源として使用することができる飽和特性が得られている。アナログ回路への適用に望ましい特性が得られていることがわかる。
【０１４７】
図４２Ａは図４１Ｂの特性図から求めたコレクタ電流が０.１ｍＡの時のｈFEのベース長依存性である。ｈFEはベース長Ｌｂに対し、ｈFE  ∝  Ｌｂ-2 に近い依存性を持つ。これは、ベース電流は再結合電流が支配的であることを示唆している。このようにｈFEはＬｂに対して強い依存性を示すことから、ｈFEを増大させるためにはベース長Ｌｂの縮小が有効である。
【０１４８】
図４３Ａ、図４３Ｂは異なるベース長（０．５μｍ〜１．５μｍ）を有するハイブリッドＴＦＴの遮断周波数（f T）および最大発振周波数(fmax)のコレクタ電流依存性である。なお、遮断周波数（ｆT）は電流ゲイン（h21）が１となる周波数として定義される。また最大発振周波数（ｆmax）は最大有能電力利得（ＭＡＧ）あるいはＭａｓｏｎのｕｎｉｌａｔｅｒａｌゲイン（Ｕ）が１となる周波数として定義される。
【０１４９】
最大有能電力利得（ＭＡＧ）とは、素子の入力側、出力側を共にインピーダンス整合した場合の電力利得である。Ｍａｓｏｎのｕｎｉｌａｔｅｒａｌゲイン（Ｕ）とは、出力から入力への逆方向利得をゼロにするような中和回路を仮想的に設けて単方向化（unilateralization）した時に得られる電力利得である。
【０１５０】
ＭＡＧは
ＭＡＧ ＝  ｜S21/S12 | ( K − （K2 −１）0.5)
ここでKは安定係数とよばれ、
K  ＝  ( 1 + |S11S11−S12S21|2−|S11|2−|S22|2 ) / 2 |S12S21|
で定義される。また、Ｕは
Ｕ  ＝  (｜S21/S12 −１|2 / 2 ) / ( K｜S21/S12 | − Re (S21/S12))
＝  MAG｜S21/S12 −１|2 /｜S21/S12 −MAG|2 
で与えられる。上式から分かるように、  ＭＡＧ＝１の時にＵ＝１となるため、ＭＡＧとＵどちらで評価してもｆmaxが得られる。
【０１５１】
ここでS11、S12、S21、S22はハイブリッドＴＦＴの４端子散乱（S）パラメータであり、ベクトルネットワークアナライザを用いて実測される量である。
【０１５２】
ベースーエミッタ間電圧３Ｖ、コレクタ電流  １ｍＡ  (≒１４μＡ/μｍ)の条件下で、ベース長０．５μｍの素子においてf T＝２ＧＨｚ、f max＝５．２ＧＨｚが得られた。
【０１５３】
図４３Ａは遮断周波数（f T）のベース長依存性を示している。また図４３Ｂは最大発振周波数(fmax)のベース長依存性を示している。図４３Ｃは遮断周波数（f T）および最大発振周波数(fmax)のベース長依存性を示す図である。遮断周波数（f T）および最大発振周波数(fmax)共にベース長縮小とともに増大する。より良い高周波特性を実現するためにはベース長Ｌｂの縮小が重要である。いずれのベース長においても最大発振周波数(fmax)はＧＨｚオーダの値であり、数１０ＭＨｚ〜数１００ＭＨｚの高周波回路での使用には十分な値である。
【０１５４】
このようなＴＦＴを用い高周波動作させる回路を設計するためには、デバイスのアドミタンス（Ｙ）パラメータから等価回路を抽出することが必要である。
【０１５５】
図４４Ａおよび図４４Ｂはベース長０．５μｍのハイブリッドＴＦＴのＳパラメータ測定値をＹパラメータに変換して周波数に対してプロットした図である。図４４ＡがＹパラメータの絶対値、図４４Ｂは位相を示す。図中□○▽△等のシンボルは測定値である。実線は図４４Ｃに示すバイポーラトランジスタとＭＯＳトランジスタを並列接続したデバイスモデルによる計算値である。デバイスモデルによる計算値は測定値と殆ど一致していることがわかる。
【０１５６】
図４４ＣのバイポーラトランジスタとＭＯＳトランジスタ各々の等価回路を図４４Ｄおよび図４４Ｅに示す。図４４Ｄはバイポーラトランジスタとして機能する部分の等価回路図である。図４４ＥはＭＯＳトランジスタとして機能する部分の等価回路図である。回路パラメータとして適切な値を選ぶことによりＹパラメータの実測値は良く再現できる。よって、このハイブリッドＴＦＴを用いた回路シミュレーションには図４４Ｃのデバイスモデルを使用すればよいことがわかった。
【０１５７】
（実施の形態１２）
ＬＶＤＳインターフェイス回路の受信側回路に関する他の実施形態
図４５Ａは、上記のハイブリッドＴＦＴとＭＯＳ型ＴＦＴを組み合わせて構成した、図３８に示したような表示装置のＬＶＤＳインターフェイス回路の受信側回路にかかる別の実施の形態を示す図である。この回路は一対のＰ型のＭＯＳ−ＴＦＴ  Ｍ３、Ｍ４によって構成される電流源負荷９１７と、一対の上記ハイブリッド薄膜トランジスタ（Ｍ１、Ｑ１）および（Ｍ２、Ｑ２）からなるドライブトランジスタ９２１および、Ｎ型のＭＯＳ−ＴＦＴ  Ｍ５による定電流源９２３からなる差動増幅回路９２４である。
【０１５８】
伝送線９１０は平衡型の差動伝送線路となっており、外部からのノイズに強い特徴を持つ。また、伝送信号の振幅が０．３０Ｖと小さいため、電磁干渉を小さくできる。差動信号電圧は、５０Ωの終端抵抗（ＲＬ）９１６に±３ｍＡの電流を流すことにより生成され、差動増幅回路９２４を構成する結晶化された半導体薄膜に形成されたハイブリッドＴＦＴＱ１、Ｑ２のベース９１８に印加される。初段差動アンプの出力はＣＭＯＳインバータ９２０によるバッファアンプによりさらに増幅され、ＬＣＤパネル内のＴＦＴで扱うことのできる電圧レベルにまで昇圧される。
【０１５９】
図４５Ｂは図４５Ａに示したインターフェイス回路の入力と出力の信号波形を示す。周波数は５０ＭＨｚである。±０．１５Ｖの入力電圧が約４Ｖの振幅に波形の乱れなく増幅されている。
【０１６０】
図４５Ｃは図４５Ａに示すインターフェイス回路の平面レイアウトである。２００μｍ×２５０μｍエリア内に配置されており、ＬＣＤ基板の周辺部分に十分配置できるものである。
【０１６１】
図４５Ｃの平面レイアウト図において、図４５Ａのドライブトランジスタ９２１のうち例えば左側のＭ１、Ｑ１が第１段のブロック９３０に配置されている。また、電流負荷９１７のうち例えば左側のＭ３が第２段のブロック９３１に配置されている。また、電流負荷９１７のうち例えば右側のＭ４が第３段のブロック９３２に配置されている。また、ドライブトランジスタ９２１のうち例えば右側のＭ２、Ｑ２が第４段のブロック９３３に配置されている。各段とも３×６＝１８個のＴＦＴを並列接続した構成をとっている。そして定電流源９２３のＮ型のＭＯＳ−ＴＦＴＭ５が図の左側ブロック９３４に配置されている。定電流源９２３は３×２＝６個のＴＦＴを並列接続した構成をとっている。
【０１６２】
図４５Ａの伝送線９１０からの入力信号はＶｉｎ＋  ９４０およびＶｉｎ−  ９４１に入力され、増幅されてＶｏ  ９４２から出力される。
【０１６３】
このような差動伝送システムでは入力信号の電圧振幅が小さいため、Ｓｉ薄膜上に形成したＭＯＳ型のＴＦＴではしきい電圧のばらつきが大きく、微小電圧信号を検出することは困難であった。このため、従来の初段アンプはＳｉウエハ上に作製された専用のＬＶＤＳレシーバを用いることが一般的であった。
【０１６４】
本実施例のように、結晶化された半導体薄膜に形成されたハイブリッド型のＴＦＴで差動増幅器８１７を構成することで、入力の検出感度を１桁以上向上させることができるので、従来用いていたＬＶＤＳレシーバＩＣが不要となり、ＬＣＤパネルのコスト低減に効果的である。また、標準的なＬＶＤＳ仕様のトランスミッタからの信号をそのまま受けることができるので、汎用のトランスミッタＩＣが使用でき、システム側のインターフェイスに変更を加えることが必要ないこともコスト低減に寄与する。
【０１６５】
［産業上の利用可能性］
本発明は、携帯情報端末や携帯電話用の画像表示デバイスやパ-ソナルコンピュータ等の情報機器の画像表示装置として利用可能である。
【図面の簡単な説明】
【０１６６】
【図１Ａ】本発明の第1の実施の形態にかかるラテラルバイポーラ薄膜トランジスタの平面図。
【図１Ｂ】本発明の第１の実施の形態にかかるラテラルバイポーラ薄膜トランジスタのＸ−Ｘ´断面図。
【図１Ｃ】本発明の第１の実施の形態にかかるラテラルバイポーラ薄膜トランジスタのＹ−Ｙ´断面図。
【図２】本発明の第1の実施の形態にかかる半導体薄膜のパターン図。
【図３Ａ】本発明の第1の実施の形態においてベース電極をベース層の両側から取り出した薄膜トランジスタの平面図。
【図３Ｂ】本発明の第1の実施の形態において、実質的なベース領域に直接ベース電極を形成した薄膜トランジスタの平面図。
【図４】本発明の第1の実施の形態の薄膜トランジスタの入出力特性。
【図５】本発明の第1の実施の形態の薄膜トランジスタのＧｕｍｍｅｌプロット。
【図６】本発明の第１の実施の形態にかかるＭＯＳ−バイポーラハイブリッドトランジスタの平面図。
【図７】本発明の第１の実施の形態にかかるＭＯＳ−バイポーラハイブリッドトランジスタのＺ−Ｚ´断面図。
【図８】本発明の第１の実施の形態にかかるＭＯＳ−バイポーラハイブリッドトランジスタのＡ−Ａ´断面図。
【図９】本発明の第１の実施の形態にかかるＭＯＳ−バイポーラハイブリッドトランジスタを２０個並列に接続したベース幅１００ミクロンのトランジスタの一部を示す平面図。
【図１０】本発明の第１の実施の形態のＭＯＳ−バイポーラハイブリッドトランジスタの入出力特性。
【図１１】本発明の第１の実施の形態のＭＯＳ−バイポーラハイブリッドトランジスタのＧｕｍｍｅｌプロット。
【図１２】本発明の第１の実施の形態のＭＯＳ−バイポーラハイブリッドトランジスタの電流増幅率のコレクタ電流依存性。
【図１３Ａ】本発明の第１の実施の形態のＭＯＳ−バイポーラハイブリッドトランジスタの電流増幅率と電界効果移動度の関係。
【図１３Ｂ】本発明の第２の実施の形態の薄膜トランジスタにおける、ベース長に対する固有のキャリア通過時間を示す。
【図１４Ａ】本発明のテラルバイポーラ薄膜トランジスタまたはＭＯＳ−バイポーラハイブリッドトランジスタと共に形成可能なＭＯＳ型薄膜トランジスタの断面図。
【図１４Ｂ】図１４ＡのＭＯＳ型薄膜トランジスタの平面図。
【図１４Ｃ】Ｎ−チャネル  ポリーＳｉＭＯＳ型薄膜トランジスタおよびＳＯＩＭＯＳ型薄膜トランジスタのゲート長に対するソース−ドレイン間のブレークダウン電圧（ＶBD）を示す。
【図１５】本発明の第１の実施の形態のラテラルバイポーラ薄膜トランジスタ、ＭＯＳ−バイポーラハイブリッドトランジスタ、およびＭＯＳ型薄膜トランジスタにおいて用いることのできる、第２の実施形態に係る結晶アレイパターンの電子顕微鏡像。
【図１６】本発明の第１の実施の形態において用いられる結晶アレイパターンの電子顕微鏡像の拡大図である。
【図１７Ａ】本発明の第２の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクを示す図である。
【図１７Ｂ】本発明の第２の実施の形態において位相シフトマスクの断面およびレーザ光の光度分布および温度分布を示す図である。
【図１７Ｃ】本発明の第２の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１８】本発明の第３の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１９】本発明の第４の実施の形態にかかる結晶化されたＳｉ膜の表面ＳＥＭ像、およびそこに形成されバイポーラ薄膜トランジスタの配置を示す図である。
【図２０】本発明の図１９のバイポーラ薄膜トランジスタのＧｕｍｍｅｌプロットである。
【図２１】本発明の図１９のバイポーラ薄膜トランジスタの電流増幅率βのベース電圧依存性である。
【図２２】本発明の図１９のバイポーラ薄膜トランジスタのベース-エミッタ間およびベース-コレクタ間の接合特性図である。
【図２３】本発明の第５の実施の形態にかかるＳｉ結晶膜の電子顕微鏡像およびその上に配置されたＭＯＳ型薄膜トランジスタの模式図である。
【図２４】本発明の図２３にかかるＭＯＳ型薄膜トランジスタの断面透過電子顕微鏡像である。
【図２５】本発明の図２３にかかるＭＯＳ型薄膜トランジスタのID-VG特性図である。
【図２６】本発明の図２３にかかるＭＯＳ型薄膜トランジスタのしきい電圧Ｖｔｈのドレイン電圧依存性である。
【図２７】本発明の第６の実施の形態にかかる液晶表示装置の全体構成図である。
【図２８】本発明の第６の実施の形態にかかる信号インターフェイス回路構成図である。
【図２９】本発明の第６の実施の形態にかかる信号インターフェイス回路の入力電流、コレクタ電流、出力電圧波形である。
【図３０】本発明の第６の実施の形態にかかる液晶表示装置の斜視図である。
【図３１】本発明の第６の実施の形態にかかる液晶表示装置の断面図である。
【図３２】本発明の第７の実施の形態にかかる液晶表示装置の全体構成図である。
【図３３】本発明の第７の実施の形態にかかる誘導結合性の非接触伝送路の断面模式図である。
【図３４】本発明の第７の実施の形態にかかる信号インターフェイス回路構成図である。
【図３５】本発明の第７の実施の形態にかかる信号インターフェイス回路の信号電流、検出電流、出力電圧波形である。
【図３６】本発明の第８の実施の形態にかかる液晶表示装置の全体構成図である。
【図３７】本発明の第８の実施の形態にかかる信号インターフェイス回路構成図である。
【図３８】本発明の第９の実施の形態にかかる信号インターフェイス回路構成図である。
【図３９】本発明の第１０の実施の形態にかかるバイポーラＴＦＴを利用したメモリ回路である。
【図４０】他の実施の形態にかかるハイブリッド型ＴＦＴの平面パターンを示す図である。
【図４１Ａ】図４０のハイブリッドＴＦＴを１８個並列に接続したＴＦＴのＧｕｍｍｅｌプロットである。
【図４１Ｂ】ハイブリッドＴＦＴ２００のコレクタ電流と電流増幅率ｈFEとの関係を示す図である。
【図４１Ｃ】ハイブリッドＴＦＴの入出力特性図である。
【図４２Ａ】図４１Ｂの特性図から求めたコレクタ電流が０.１ｍAの時のｈFEのベース長依存性を示す図である。
【図４２Ｂ】Early Voltage(ＶＡ) のベース長依存性を示す図である。
【図４３Ａ】異なるベース長を有するハイブリッドＴＦＴの遮断周波数（f T）のコレクタ電流依存性を示す図である。
【図４３Ｂ】異なるベース長を有するハイブリッドＴＦＴの最大発振周波数(fmax)のコレクタ電流依存性を示す図である。
【図４３Ｃ】遮断周波数（f T）および最大発振周波数(fmax)のベース長依存性を示す図である。
【図４４Ａ】ベース長0.5μmのハイブリッドＴＦＴのＳパラメータ測定値をＹパラメータに変換して周波数に対してプロットした図である。縦軸はＹパラメータの絶対値（振幅）を示す。
【図４４Ｂ】ベース長0.5μmのハイブリッドＴＦＴのＳパラメータ測定値をＹパラメータに変換して周波数に対してプロットした図である。縦軸はＹパラメータの位相を示す。
【図４４Ｃ】バイポーラトランジスタとＭＯＳトランジスタを並列接続したデバイスモデルである。
【図４４Ｄ】図４４Ｃのバイポーラトランジスタの等価回路である。
【図４４Ｅ】図４４ＣのＭＯＳトランジスタの等価回路である。
【図４５Ａ】ハイブリッドＴＦＴとＭＯＳ型ＴＦＴを組み合わせて構成したＬＶＤＳインターフェイス回路の受信側回路にかかる本発明の別の実施の形態を示す図である。
【図４５Ｂ】図４５Ａに示したインターフェイス回路の入力と出力の信号波形を示す図である。
【図４５Ｃ】インターフェイス回路の平面レイアウトを示す図である。
【符号の説明】
【０１６７】
１００  …  ラテラルバイポーラ薄膜トランジスタ、  １０１  …  無アルカリガラス、  １０２  …  エミッタ、  １０３  …  ベース、  １０４  …  コレクタ、  １０５  …  半導体薄膜（Ｓｉ膜）、  １０６  …  エミッタ電極、  １０７  …  ベース電極、  １０８  …  コレクタ電極、  １０９  …  ＳｉＮｘ膜、  １１０  …  ＳｉО２膜、  １１１  …  バッファ絶縁膜、  １１２…  パターン、  １１３  …  コレクタコンタクト部、  １１４  …  ベースコンタクト部、  １１５  …  第１の層間絶縁膜、  １１６  …  コンタクトスルーホール、  １１７  …  第２の層間絶縁膜、  １１８  …  ベース動作領域、  ２００  …  ＭＯＳ−バイポーラハイブリッドトランジスタ、  ２０１  …  ガラス基板、  ２０２  …  ＳｉＮｘ膜、  ２０３  …  ＳｉＯ２膜、  ２０４  …  バッファ絶縁膜、  ２０５  …  半導体薄膜（Ｓｉ膜）、  ２０６  …  エミッタ（ソース）、  ２０７  …  コレクタ（ドレインの一部）、  ２０８  …  コレクタコンタクト（ドレインの一部）、  ２０９  …  ベース（チャネル）、  ２１０  …  ベース（チャネル）コンタクト、  ２１１  …  ゲート電極、  ２１２  …  ベース（チャネル）コンタクト、  ２１３  …  電極配線パターン、  ２１４  …  ゲート絶縁膜、  ２１５  …  第１の層間絶縁膜、  ２１６  …  コンタクトホール、  ２１７  …  第２の層間絶縁膜、  ２１９  …  Ｓｉパターン、  ２２０  …  ゲート(ベース)電極、  ２２１  …  エミッタ（ソース）電極２２１、  ２２２  …  ドレイン(コレクタ)電極、  ２６１  …  ベースコンタクト部、  ２６２  …  エミッタ、  ２６３  …  コレクタ、  ２６４  …  ソース、  ２６５  …  ドレイン、  ２６６  …  ゲート、  ２６８  …  Ｓｉアイランド、  ２６９  …  ゲート電極、  ２７１  …  エミッタ（ソース）電極、  ２７２  …  コレクタ（ドレイン）電極、  ３００  …  ＭＯＳ型薄膜ＴＦＴ、  ３０１  …  ガラス基板、  ３２１  …  ＳｉＮｘ膜、  ３２２  …  ＳｉＯ２膜、  ３２３  …  シリコン単結晶領域、  ３２４  …  ソースまたはドレイン、  ３２５  …  ゲート絶縁膜、  ３２６  …  ゲート電極、  ３２７  …  層間絶縁膜、  ３２８  …  コンタクトスルーホール、  ３２９  …  電極配線、  ３３０  …  チャネル、  ４００  …  基板、  ４０１  …  単結晶領域、  ４０２  …  多結晶領域、  ４０３  …  結晶粒界、  ５１０  …  位相シフトマスク、  ５１０ａ  …  段差部、  ５１０ｂ  …  第１のストリップ領域、  ５１０ｃ  …  第２のストリップ領域、  ５３０  …  光強度分布、  ５４０  …  温度分布、  ５４１  …  温度最小部分、  ５４２  …  温度傾斜部、  ５５０  …  位相シフトマスク、  ５５０ｅ、５５０ｆ、５５０ｇ、５５０ｈ  …  正方形領域、  ５６０  …  位相シフトマスク、  ５６１  …  石英基板、  ５６２  …  凸パターン、  ５６３  …  レーザ光、  ５６４  …  光強度分布、  ５６５、５６６  …  直線部、  ５７０  …  結晶化開始部、  ５７１  …  結晶化終了部、  ６００  …  ディスプレイデバイス、  ６０１  …  フロントエンド回路、  ６０２  …  伝送路、  ６０３  …  入力インタフェース回路、  ６０４  …  レベルシフト回路、  ６０５  …  シリアルパラレル変換回路、  ６０６  …  タイミングコントローラ、  ６０７  …  バッファメモリ、  ６０８  …  水平ドライ���回路、  ６０９  …  ＤＡ変換回路、  ６１０  …  垂直走査回路、  ６１１  …  スイッチングトランジスタ、  ６１２  …  分周回路、  ６１３  …  バッファ分周回路、  ６１４  …  アクティブマトリクス表示部、６１５  …  走査配線、  ６１６  …  映像信号配線、  ６１７  …  基板、  ６１８  …  ラッチ回路、６２０  …  液晶表示装置、６２１，６２２  …  透明絶縁基板、６２３  …  液晶材料、６２４  …  画素電極、６２５  …  対向電極、  ７０１  …  無アルカリガラス基板、  ７０２  …  走査配線、  ７０３  …  映像信号配線、  ７０４  …  走査回路、  ７０５  …  信号供給回路、  ７０６  …  電流供給源、  ７０７  …  ＴＦＴアクティブマトリクス表示部、  ７０８  …  電流供給配線、  ７０９  …  ＤＣ−ＤＣコンバータ回路、  ７１０  …  タイミングコントロール回路、  ７１１  …  インダクタ、  ７１２  …  信号増幅回路、  ７１３  …  半導体メモリ回路、  ７１４  …  システム基板、  ７１５  …  画像データ送信回路、  ７１６  …  インダクタ、  ７１７  …  増幅回路、  ７２１  …  ディスプレイ基板、  ７２２  …光受信回路、  ７２３  …  フォトダイオード、  ７２４  …  インターフェイス回路、  ８０１  …信号インターフェイス回路、  ８０２  …グラフィックコントローラ（ＧＣＯＮＴ）、  ８０３  …パラレルデータ、  ８０４  …ＬＤＶＳトランシーバＩＣ（ＴｒＩＣ）、  ８０５  …制御信号（ＨＳＹＮＣ、ＶＳＹＮＣ、ＥＮＡＢＬＥ  ＳＣＬＯＣＫ）、  ８０６  …カスコード型差動増幅回路、  ８０７  …送信アンプ、  ８０８  …伝送線、  ８０９  …ＰＬＬ回路、  ８１０  …送信アンプ（ＣＬＯＣＫ）、  ８１５  …ＬＣＤ基板、  ８１６  …終端抵抗、  ８１７  …初段アンプ、  ８１８  …ベース、  ９０１  …メモリ回路、  ９０２  …メモリセル、  ９０３  …ＭＯＳ型ＴＦＴ、  ９０４  …レベルシフト回路、  ９０５  …センスアンプ、  ９０６  …カスコード型の差動増幅器、  ９０７  …Ｖｏｕｔ、  ９１０  …伝送線、  ９１６  …終端抵抗、  ９１７  …電流負荷、  ９１８  …ベース、  ９２０  …ＣＭＯＳインバータ、  ９２１  …ドライブトランジスタ、  ９２３  …定電流源、  ９２４  …  差動増幅回路  、  ９３０  …第１段のブロック、  ９３１  …第２段のブロック、  ９３２  …第３段のブロック、  ９３３  …第４段のブロック、  ９３４  …右側ブロック、  ９３４  …左側ブロック、  ９４０  …Ｖｉｎ＋、  ９４１  …Ｖｉｎ−、  ９４２  …Ｖｏ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１Ａ】
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【図４１Ｂ】
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【図４１Ｃ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４３Ｃ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４４Ｄ】
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【図４４Ｅ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４５Ｃ】
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