(57)【要約】【課題】強誘電体層の特性が劣化する防止することができる強誘電体メモリの製造方法を提供する。【解決手段】本発明にかかる強誘電体メモリ１２０の製造方法は、基板１０側から下部電極８２、強誘電体層８４、および上部電極８６を順に積層して強誘電体キャパシタ８０を形成する工程と、前記強誘電体キャパシタを被覆するように第１の絶縁層１００を形成する工程と、第１の絶縁層にコンタクトホールを形成して前記上部電極を露出させる工程と、３５０℃以上に加熱する工程と、コンタクトホール内に導電層を形成する工程と、を含む。【選択図】図１０
2008028229.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板側から下部電極、強誘電体層、および上部電極を順に積層して強誘電体キャパシタを形成する工程と、
（ｂ）前記強誘電体キャパシタを被覆するように第１の絶縁層を形成する工程と、
（ｃ）前記第１の絶縁層にコンタクトホールを形成して前記上部電極を露出させる工程と、
（ｄ）３５０℃以上に加熱する工程と、
（ｅ）前記コンタクトホール内に導電層を形成する工程と、
を含む、強誘電体メモリの製造方法。
【請求項２】
請求項１において、
前記工程（ａ）の前に、
（ｆ）前記基板を３５０℃以上に加熱する工程と、
（ｇ）第１のバリア層を形成する工程と、
をさらに含み、
前記下部電極は、前記第１のバリア層の上方に形成される、強誘電体メモリの製造方法。
【請求項３】
請求項２において、
前記工程（ｆ）の前に、
前記基板上に第２の絶縁層を形成する工程と、
前記第２の絶縁層にコンタクトホールを形成する工程と、
をさらに含む、強誘電体メモリの製造方法。
【請求項４】
請求項３において、
前記工程（ｆ）の後に、
前記第２の絶縁層に形成されたコンタクトホールに導電層を埋め込む工程、
をさらに含む、強誘電体メモリの製造方法。
【請求項５】
請求項２において、
前記工程（ｆ）の前に、
前記第２の絶縁層の表面を、水を用いて洗浄する、強誘電体メモリの製造方法。
【請求項６】
請求項２ないし５のいずれかにおいて、
前記工程（ｆ）と前記工程（ｇ）との間は大気に晒さない、強誘電体メモリの製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記工程（ａ）と（ｂ）の間に、
前記強誘電体キャパシタを被覆する第２のバリア層を形成する工程を有し、
前記工程（ｂ）では、前記第２のバリア層を被覆するように、前記第１の絶縁層を形成し、
前記工程（ｃ）では、前記第２のバリア層および前記第１の絶縁層を貫通するコンタクトホールを形成する、強誘電体メモリの製造方法。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記工程（ｃ）と（ｄ）の間に、
前記第１の絶縁層の表面を、水を用いて洗浄する、強誘電体メモリの製造方法。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記工程（ｄ）では、
圧力を１×１０−３Ｐａ〜１×１０−７Ｐａに減圧しながら３５０℃以上に加熱する、強誘電体メモリの製造方法。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記工程（ｄ）では、
３５０℃〜６００℃に加熱する、強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。
【０００３】
このような強誘電体メモリ装置に用いられる強誘電体層は、水素等によって劣化する性質があるため、一般にはバリア層によってキャパシタを被覆することによって強誘電体層を保護している（特許文献１）。
【特許文献１】特開２００３−６８９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、強誘電体層の特性が劣化する防止することができる強誘電体メモリの製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明にかかる強誘電体メモリの製造方法は、
（ａ）基板側から下部電極、強誘電体層、および上部電極を順に積層して強誘電体キャパシタを形成する工程と、
（ｂ）前記強誘電体キャパシタを被覆するように第１の絶縁層を形成する工程と、
（ｃ）前記第１の絶縁層にコンタクトホールを形成して前記上部電極を露出させる工程と、
（ｄ）３５０℃以上に加熱する工程と、
（ｅ）前記コンタクトホール内に導電層を形成する工程と、
を含む。
【０００６】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ａ）の前に、
（ｆ）前記基板を３５０℃以上に加熱する工程と、
（ｇ）第１のバリア層を形成する工程と、
をさらに含み、
前記下部電極は、前記第１のバリア層の上方に形成されることができる。
【０００７】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｆ）の前に、
前記基板上に第２の絶縁層を形成する工程と、
前記第２の絶縁層にコンタクトホールを形成する工程と、
をさらに含むことができる。
【０００８】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｆ）の後に、
前記第２の絶縁層に形成されたコンタクトホールに導電層を埋め込む工程、
をさらに含むことができる。
【０００９】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｆ）の前に、
前記第２の絶縁層の表面を、水を用いて洗浄することができる。
【００１０】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間は大気に晒さないことができる。
【００１１】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ａ）と（ｂ）の間に、
前記強誘電体キャパシタを被覆する第２のバリア層を形成する工程を有し、
前記工程（ｂ）では、前記第２のバリア層を被覆するように、前記第１の絶縁層を形成し、
前記工程（ｃ）では、前記第２のバリア層および前記第１の絶縁層を貫通するコンタクトホールを形成することができる。
【００１２】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｃ）と（ｄ）の間に、
前記第１の絶縁層の表面を、水を用いて洗浄することができる。
【００１３】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｄ）では、
圧力を１×１０−３Ｐａ〜１×１０−７Ｐａに減圧しながら３５０℃以上に加熱することができる。
【００１４】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｄ）では、
３５０℃〜６００℃に加熱することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００１６】
２．強誘電体メモリの製造方法
まず、本実施の形態にかかる強誘電体メモリ１２０の製造方法について、図面を参照して説明する。図１〜図１０はそれぞれ、本実施の形態にかかる強誘電体メモリの一製造工程を模式的に示す断面図である。
【００１７】
まず、図１に示すように、基体１０上に第２の絶縁層２０を形成する。基体１０は、基板を含む。基板は、たとえば半導体基板（シリコン基板）であることができる。また基体１０は、基板上に単数または複数のトランジスタが含まれていてもよい。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域が形成されていてもよく、これによりトランジスタ間の電気的絶縁が図られている。
【００１８】
基体１０がシリコン基板である場合、第２の絶縁層２０を酸化シリコン層によって形成してもよい。第２の絶縁層２０として、例えばＢＰＳＧ（boro-phospho SG）、ＮＳＧ（non-doped SG）又はＰＴＥＯＳ（plasma TEOS）などの酸化層を、例えば１．０μｍ以上成膜することができる。第２の絶縁層２０は、基体１０における複数のトランジスタが形成された面上に形成する。第２の絶縁層２０は、基体１０の上面の全部を被覆するように形成してもよく、例えばＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。
【００１９】
なお、第２の絶縁層２０は、ＣＭＰ（Chemical Mechanical Polishing）法等の平坦化技術により研磨してもよい。
【００２０】
次に、図１に示すように、第２の絶縁層２０を貫通するように第２のコンタクトホール２２を形成する。第２のコンタクトホール２２は、基体１０を露出させるように形成する。また第２のコンタクトホール２２は、たとえば上述したトランジスタの不純物領域を露出させるように形成してもよい。第２のコンタクトホール２２は、フォトリソグラフィ技術を適用して形成することができる。具体的には、第２の絶縁層２０の一部を開口するようにレジスト層（図示せず）を形成し、レジスト層の開口領域をドライエッチングすることによって第２のコンタクトホール２２を形成することができる。
【００２１】
次に、図２に示すように、第２のコンタクトホール２２の内部及び第２の絶縁層２０上に、第２の導電層４０を形成する。第２の導電層４０は、第２のコンタクトホール２２の内部を埋め込むように形成する。
【００２２】
なお、第２の導電層４０を形成する前に、第２のコンタクトホール２２の内面に沿ってにバリア層を形成してもよい（図示せず）。バリア層を形成する場合には、バリア層上に第２の導電層４０を形成する。第２の導電層４０は、ＣＶＤ法等によって成膜してもよい。第２の導電層４０は、例えばタングステン層（Ｗ層）から形成してもよい。
【００２３】
その後、図３に示すように、第２の導電層４０を研磨することにより、第２のコンタクトプラグ４２を形成する。研磨工程では作業面を平坦に研磨する。ＣＭＰ法を適用して研磨してもよい。図３に示す例では、第２の導電層４０を第２の絶縁層２０が露出するまで研磨する。なお、第２のコンタクトプラグ４２は、基体１０の内部のいずれかのトランジスタに電気的に接続されていてもよい。
【００２４】
次に、第２の絶縁層２０および第２のコンタクトプラグ４２の上面を洗浄することによって、第２の導電層４０の残渣等を除去する。ここで洗浄は、純水や水溶液、アルコール溶液等を用いてスプレー洗浄によって行われてもよいし、エッチングによって行われてもよい。
【００２５】
次に、第２の絶縁層２０および第２のコンタクトプラグ４２の上面を、１×１０−３Ｐａ〜１×１０−７Ｐａに減圧すると同時に３５０℃〜６００℃に加熱する。これにより、上述した洗浄工程において第２の絶縁層２０および第２のコンタクトプラグ４２の上面に付着した水分５２等を取り除くことができる。
【００２６】
ここで加熱温度について詳細に説明する。加熱温度は、上述したように、３５０℃〜６００℃であることが好ましいが、その理由について図１１を用いて説明する。
【００２７】
図１１は、絶縁層からの脱離する水（Ｈ２Ｏ）の量と温度との関係を示す図である。図１１において、横軸は温度（℃）を示し、縦軸はイオン強度（Ａ）、即ち絶縁層からの脱離量を示す。ここでは、絶縁層としてＰＴＥＯＳを用い、水についてＴＤＳ（昇温脱離法）測定を行った。
【００２８】
水のピークは２３０℃付近と４７０℃付近にある。２３０℃付近のピークは、主にＰＴＥＯＳの表面に吸着した水に起因するピークであると推測される。一方、４７０℃付近のピークは、主にＰＴＥＯＳ中のシラノール基に水素結合した水が脱離したものに起因するピークであると推測される。また２３０℃付近のピークと４７０℃付近のピークとの間の極小値は、３５０℃付近で観測される。したがって、加熱温度を３５０℃以上にすることによって、少なくともＰＴＥＯＳの表面に吸着した水のほとんどを脱離させて除去することができる。また、加熱温度を６００℃程度まで上げることによって、ＰＴＥＯＳ中のシラノール基に水素結合した水のほとんどを脱離させて除去することができる。このようにして、加熱温度を３５０℃〜６００℃にすることによって、水分を除去し、その後の製造工程において強誘電体層が、水が分解することにより発生する水素等によって劣化するのを防止することができる。
【００２９】
次に、図４に示すように、第２の絶縁層２０および第２のコンタクトプラグ４２の上に、第１のバリア層６０を形成する。第１のバリア層６０の材料としては、酸化防止機能および導電性を有するものであれば特に限定されないが、チタン、チタンの窒化物（たとえばＴｉＮ）またはチタンおよびアルミニウムの窒化物（例えばＴｉＡｌＮ）からなることができ、反応性スパッタリング等の公知の方法によって形成されることができる。このように第１のバリア層６０を形成することによって、後述する強誘電体キャパシタ８０が酸化するのを防止することができる。また、前述した減圧下の加熱工程の後、大気に晒さずに、第１のバリア層６０の形成を行うことが好ましい。大気に晒さないことで、大気中の水分の付着を防止することができる。
【００３０】
次に、図５に示すように、第１のバリア層６０上に下部電極７２を形成する。下部電極７２は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などから形成することができる。下部電極７２は、単一層又は複数層により形成する。下部電極７２の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、スパッタリング法、真空蒸着法、ＣＶＤ法を適用することができる。
【００３１】
次いで、図５に示すように、下部電極７２上に強誘電体層７４を形成する。強誘電体層７４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成してもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層７４はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。
【００３２】
強誘電体層７４の成膜方法としては、その材質に応じて適宜選択が可能であるが、例えば、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。なお、強誘電体層７４は、所望の厚みに形成した後、結晶化のために５００〜７００℃の範囲で数分から数時間をかけて酸素雰囲気中で加熱する。
【００３３】
次いで、図５に示すように、強誘電体層７４上に上部電極７６を形成する。上部電極７４は、下部電極７２と同様の材料及び方法を適用して形成することができる。下部電極７２及び上部電極７６の組み合わせは限定されないが、例えば、下部電極７２としてＩｒ層を用い、上部電極７６としてＩｒＯｘ層を用いてもよい。なお、上部電極７６の成膜後、必要に応じてアニール処理を行ってもよい。
【００３４】
以上の工程により、下部電極７２、強誘電体層７４、および上部電極７６を有する積層体７０を形成することができる。
【００３５】
次に、積層体７０および第１のバリア層６０を一括にパターニングする。積層体７０のパターニングには、マスクＭを使用する。マスクＭとしては、たとえばレジストマスクを用いることができる。
【００３６】
積層体７０のうちレジストマスクから露出する領域をエッチングすることにより、強誘電体キャパシタ８０および第１のバリア層６０を形成する。こうして、図６に示すように、強誘電体キャパシタ８０を形成することができる。強誘電体キャパシタ８０は、下部電極８２、強誘電体層８４及び上部電極８６を含む。強誘電体キャパシタ８０と第２のコンタクトプラグ４２との間には、第１のバリア層６２が形成されている。第１のバリア層６２は、強誘電体キャパシタ８０の下部電極８２と同一平面形状をなしている。なお、強誘電体キャパシタ８０のパターニング後、必要に応じてアニール処理を行ってもよい。
【００３７】
また、強誘電体キャパシタ８０を形成した後、強誘電体キャパシタ８０が水素による影響で劣化するのを防止するため、少なくとも強誘電体キャパシタ８０を被覆する第２のバリア層９０を形成する。図５に示す例では、マスクＭを除去した後、第２のバリア層９０を形成する。第２のバリア層９０は、無機系材料（例えば酸化アルミニウム層（ＡｌＯｘ層））から形成してもよい。第２のバリア層９０は、強誘電体キャパシタ８０のみならず、第２の絶縁層２０を被覆するように形成してもよい。なお、第２のバリア層９０は、例えばスパッタリング法又はＣＶＤ法により、例えば数百Å程度に形成することができる。
【００３８】
図７に示すように、第２の絶縁層２０上に、強誘電体キャパシタ８０および第２のバリア層９０を被覆する第１の絶縁層１００を形成する。第１の絶縁層１００は、上述した第２の絶縁層９０と同様の材料および方法を用いて形成することができる。
【００３９】
次に、第１の絶縁層１００を貫通するように第１のコンタクトホール２４を形成する。第１のコンタクトホール２４は、強誘電体キャパシタ８０上に形成し、上部電極８６の上面の少なくとも一部を露出させるように形成する。そのために、第１の絶縁層１００及び第２のバリア層９０をドライエッチングによって除去する。第１のコンタクトホール２４は、上述した第２のコンタクトホール２２と同様の方法によって形成することができる。
【００４０】
次に、第１の絶縁層１００および強誘電体キャパシタ８０の上面を洗浄することによって、第１の絶縁層１００の残渣等を除去する。ここで洗浄は、純水や水溶液、アルコール溶液等を用いてスプレー洗浄によって行われてもよいし、エッチングによって行われてもよい。
【００４１】
次に、第１の絶縁層１００および強誘電体キャパシタ８０の上面を、１×１０−３Ｐａ〜１×１０−７Ｐａに減圧すると同時に３５０℃〜６００℃に加熱する。これにより、図８に示すように、上述した洗浄工程において第１の絶縁層１００および強誘電体キャパシタ８０の上面に付着した水分５２等を取り除くことができる。加熱温度として３５０℃〜６００℃が好ましい理由については、上述したとおりである。また、このように加熱することによって、回復アニール効果を得ることができ、上述したスパッタ等のプロセスダメージによる劣化を低減することができる。
【００４２】
次に、図９に示すように、第１のコンタクトホール２４の内部及び第１の絶縁層１００上に、第３のバリア層３０を形成する。第３のバリア層３０の材質および形成方法は、上述した第１のバリア層６０と同様のものを用いることができる。また、前述した減圧下の加熱工程の後、大気に晒さずに、第３のバリア層３０の形成を行うことが好ましい。大気に晒さないことで、大気中の水分の付着を防止することができる。
【００４３】
次に、図１０に示すように、第１のコンタクトプラグ３２を形成する。具体的には、第３のバリア層３０の上面に第２の導電層を形成して、研磨等によって一部除去することによって第１のコンタクトプラグ３２を形成することができる。
【００４４】
以上の工程により、本実施の形態にかかる強誘電体メモリ１２０を製造することができる。本実施の形態にかかる強誘電体メモリ１２０の製造工程では、絶縁層の上面を洗浄し、その後加熱処理を施している。これにより、エッチングプロセスで生じた残渣等を除去し、かつ洗浄の際に絶縁層の表面に付着した水分や、絶縁層中の水分等を取り除くことができ、強誘電体メモリ１２０の特性の劣化を防止することができる。
【００４５】
なお、本実施の形態において、第２の絶縁層２０の上面の洗浄および加熱処理は、第２のコンタクトプラグ４２の形成後に行われている（図２および図３参照）が、これにかえて、第２のコンタクトホール２２の形成後、即ち第２の導電層４０の形成前に行われてもよい。これにより、コンタクトプラグ４２の劣化を抑制することができる。
【００４６】
また、コンタクトプラグ４２と第２のコンタクトホール２２の内壁との間にバリアメタルが形成されていてもよい。これにより、コンタクトプラグ４２の配向性を良好にし、かつ酸化を防止することができる。
【００４７】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図２】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図３】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図４】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図５】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図６】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図７】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図８】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図９】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図１０】本発明の一実施の形態の強誘電体メモリの一製造工程を模式的に示す断面図。
【図１１】絶縁層からの脱離する水（Ｈ２Ｏ）および水素（Ｈ２）の量と温度との関係を示す。
【符号の説明】
【００４９】
１０  基板、  ２０  第２の絶縁層、  ２２  第２のコンタクトホール、  ２４  第１のコンタクトホール、  ３２  第１のコンタクトプラグ、  ４０  第２の導電層、  ４２  第２のコンタクトプラグ、  ５２  水分、  ６０、６２  第１のバリア層、  ７０  積層体、  ７２  下部電極、  ７４  強誘電体層、  ７６  上部電極、  ８０  強誘電体キャパシタ、  ８２  下部電極、  ８４  強誘電体層、  ８６  上部電極、  ９０  第２のバリア層、  １００  第１の絶縁層、  １２０  強誘電体メモリ
【図１】
2008028229.tif 000003
【図２】
2008028229.tif 000004
【図３】
2008028229.tif 000005
【図４】
2008028229.tif 000006
【図５】
2008028229.tif 000007
【図６】
2008028229.tif 000008
【図７】
2008028229.tif 000009
【図８】
2008028229.tif 000010
【図９】
2008028229.tif 000011
【図１０】
2008028229.tif 000012
【図１１】
2008028229.tif 000013