(57)【要約】      （修正有）【課題】ナノ構造エレメントと、ナノ構造エレメントに沿って形成された薄膜トランジスタ（ＴＦＴ）およびキャパシタとを含むナノ構造集積回路の提供。【解決手段】ＴＦＴは、内部半導体材料１０４と、外部絶縁層１０６とを含む円柱状ナノワイヤと、内部半導体材料１０４のソース部に電気的に接続されたソース電極３０２と、内部半導体材料１０４のドレイン部に電気的に接続されたドレイン電極３０８と、外部絶縁層のゲート部であってソース電極とドレイン電極との間に設けられたゲート部と、ゲート部上に形成されたゲート電極３０４とを含む。キャパシタ３０６は、円柱状の外部絶縁層１０６のキャパシタ部と、キャパシタ部上に形成されたキャパシタ電極３０６とを含み、外部絶縁層のゲート部と、ドレイン電極３０８またはソース電極３０２のいずれかとの間に設けられている。【選択図】図３
2008072086.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する基板と、
前記基板の前記表面に接続された複数のナノ構造エレメントと、
前記基板の前記表面上に形成された薄膜トランジスタ（ＴＦＴ）と、
前記基板の前記表面上に形成されたキャパシタと、
を含むナノ構造集積回路であって、
前記複数のナノ構造エレメントの各々は、
ソース部とドレイン部とを含む内部半導体材料と、
前記内部半導体材料上に形成された外部絶縁層と、
を含み、
前記ＴＦＴは、
前記基板の前記表面上に共に配置された前記複数のナノ構造エレメントの第１のサブセットと、
前記ナノ構造エレメントの第１のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ソース部に電気的に接続されたソース電極と、
前記ナノ構造エレメントの第１のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ドレイン部に電気的に接続されたドレイン電極と、
前記ナノ構造エレメントの第１のサブセットの各ナノ構造エレメントの前記外部絶縁層のゲート部上に形成されたゲート電極と、を含み、
前記キャパシタは、
前記基板の前記表面上に共に配置された複数のナノ構造エレメントの第２のサブセットと、
前記ソース電極、前記ゲート電極および前記ドレイン電極のうちの１つに電気的に接続された第１のキャパシタ電極と、
前記ナノ構造エレメントの第２のサブセットの各ナノ構造エレメントの前記外部絶縁層のキャパシタ部上に形成された第２のキャパシタ電極と、を含む、
を含むナノ構造集積回路。
【請求項２】
前記各ナノ構造エレメントが、実質的に直線状のナノワイヤ、湾曲したナノワイヤ、少なくとも１つの屈曲部を含むナノワイヤ、実質的に直線状のナノリボン、湾曲したリボン、少なくとも１つの屈曲部を含むナノリボン、実質的に直線状のナノロッド、湾曲したナノロッド、および少なくとも１つの屈曲部を含むナノロッドからなる群より選択される、請求項１に記載のナノ構造集積回路。
【請求項３】
前記各ナノ構造エレメントの前記内部半導体材料が、炭素、シリコン、ゲルマニウム、灰色錫、ＳｉＧｅ、ＳｉＣ、ＡｌＡｓ、ＡｌＰ、ＡｌＳｂ、ＢＮ、ＢＰ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＺｎＯ、ＺｎＳ、ＰｂＳ、ＰｂＴｅ、第ＩＶ−ＩＶ族半導体、第ＩＩＩ−Ｖ族半導体、第ＩＩ−ＶＩ族半導体、第ＩＶ−ＶＩ族半導体、有機半導体、液体半導体、イオン液体半導体、および固相イオン液体半導体のうちの少なくとも１つを含む、請求項１に記載のナノ構造集積回路。
【請求項４】
前記各ナノ構造エレメントの前記内部半導体材料が、真性半導体材料、ｎ型半導体材料、およびｐ型半導体材料のうちの１つである、請求項１に記載のナノ構造集積回路。
【請求項５】
前記各ナノ構造エレメントの前記内部半導体材料の１以上の部分が、前記内部半導体材料内に長手方向のドーピングプロファイルを形成するようにドーピングされており、前記ドーピングプロファイルがＮＰＮ、ＰＮＰ、ＰＩＰ、ＮＩＮおよびＰＩＮのうちの１つである、請求項１に記載のナノ構造集積回路。
【請求項６】
前記各ナノ構造エレメントの前記内部半導体材料が、単結晶材料、多結晶材料、およびアモルファス材料のうちの１つである、請求項１に記載のナノ構造集積回路。
【請求項７】
前記各ナノ構造エレメントの前記外部絶縁層が、単結晶材料、多結晶材料、アモルファス材料、固相イオン液体、および有機化合物のうちの１つである、請求項１に記載のナノ構造集積回路。
【請求項８】
前記各ナノ構造エレメントの前記外部絶縁層が、液体、イオン液体、気体、真空のうちの１つであり、
前記各ナノ構造エレメントが、前記外部絶縁層を収容するカプセル化層をさらに含む、請求項１に記載のナノ構造集積回路。
【請求項９】
前記ナノ構造エレメントの第１のサブセットが、各ナノ構造エレメントの長手方向軸が、前記基板の前記表面に実質的に平行であるか、前記基板の前記表面に対して実質的に法線方向にあるかのいずれかとなるように配置されている、請求項１に記載のナノ構造集積回路。
【請求項１０】
前記ナノ構造エレメントの第１のサブセットのナノ構造エレメントが、前記基板の前記表面上で互いに実質的に平行に配置されている、請求項１に記載のナノ構造集積回路。
【請求項１１】
前記ナノ構造エレメントの第１のサブセットが単一層内に配置されている、請求項１０に記載のナノ構造集積回路。
【請求項１２】
前記ナノ構造エレメントの第２のサブセットのナノ構造エレメントが、前記基板の前記表面上で互いに実質的に平行に配置されている、請求項１０に記載のナノ構造集積回路。
【請求項１３】
前記ナノ構造エレメントの第２のサブセットが、各ナノ構造エレメントの長手方向軸が、前記ナノ構造エレメントの第１のサブセットの各ナノ構造エレメントの長手方向軸に対して実質的に直交するように配置されている、請求項１２に記載のナノ構造集積回路。
【請求項１４】
前記ナノ構造エレメントの第１のサブセットの前記内部半導体材料が、ソース部およびドレイン部のうちの少なくとも１つにおいて高濃度にドーピングされている、請求項１に記載のナノ構造集積回路。
【請求項１５】
前記内部半導体材料が、第１の端部と第２の端部とをさらに含み、
前記内部半導体材料の前記ソース部が、前記内部半導体材料の前記第１の端部の近傍にあるか、または
前記内部半導体材料の前記ドレイン部が、前記内部半導体材料の前記第２の端部の近傍にあるか、のいずれかである、請求項１に記載のナノ構造集積回路。
【請求項１６】
前記ナノ構造エレメントの第２のサブセットが、各ナノ構造エレメントの長手方向軸が、前記基板の前記表面に対して実質的に平行であるか、前記基板の前記表面に対して実質的に法線方向にあるかのいずれかとなるように配置されている、請求項１に記載のナノ構造集積回路。
【請求項１７】
前記ナノ構造エレメントの第１のサブセットの全ナノ構造エレメントが、前記ナノ構造エレメントの第２のサブセット内にあり、
前記ナノ構造エレメントの第２のサブセットの全ナノ構造エレメントが、前記ナノ構造エレメントの第１のサブセット内にある、請求項１に記載のナノ構造集積回路。
【請求項１８】
前記外部絶縁層の前記キャパシタ部が、前記各ナノ構造エレメントの長手方向軸に沿っており、
前記外部絶縁層の前記ゲート部と前記内部半導体材料の前記ドレイン部との間、または
前記外部絶縁層の前記ゲート部と前記内部半導体材料の前記ソース部との間に設けられている、請求項１７に記載のナノ構造集積回路。
【請求項１９】
前記ナノ構造エレメントの第１のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第２のサブセット内にあるエレメントはなく、
前記ナノ構造エレメントの第２のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第１のサブセット内にあるエレメントはない、請求項１に記載のナノ構造集積回路。
【請求項２０】
前記ナノ構造エレメントの第２のサブセットが単一層内に配置されている、請求項１に記載のナノ構造集積回路。
【請求項２１】
前記ナノ構造エレメントの第２のサブセットの前記内部半導体材料が、前記外部絶縁層の前記キャパシタ部に隣接する部分で高濃度にドーピングされている、請求項１に記載のナノ構造集積回路。
【請求項２２】
前記基板の前記表面上に形成された更なるＴＦＴと、
前記基板の前記表面上に形成された発光素子と、
をさらに含む請求項１に記載のナノ構造集積回路であって、
前記ＴＦＴは、
前記基板の前記表面上に共に配置された前記複数のナノ構造エレメントの第３のサブセットと、
前記ナノ構造エレメントの第３のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ソース部に電気的に接続された更なるソース電極と、
前記ナノ構造エレメントの第３のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ドレイン部に電気的に接続された更なるドレイン電極と、
前記ナノ構造エレメントの第３のサブセットの各ナノ構造エレメントの前記外部絶縁層のゲート部上に形成された更なるゲート電極と、を含み、
前記発光素子は、
前記更なるＴＦＴの前記更なるドレイン電極に電気的に接続された第１の電極と、
第１の基準電圧に電気的に接続された第２の電極と、を含み、
前記ＴＦＴの前記ソース電極は、データ線に電気的に接続しており、
前記ＴＦＴの前記ゲート電極は、ゲート選択線に電気的に接続しており、
前記更なるＴＦＴの前記更なるソース電極は、駆動線に電気的に接続しており、
前記更なるＴＦＴの前記更なるゲート電極は、前記ＴＦＴの前記ドレイン電極に電気的に接続しており、
前記第１のキャパシタ電極は、前記ＴＦＴの前記ドレイン電極に電気的に接続しており、
前記第２のキャパシタ電極は、第２の基準電圧に電気的に接続している、ナノ構造集積回路。
【請求項２３】
前記ナノ構造エレメントの第１のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第２のサブセット内または前記ナノ構造エレメントの第３のサブセット内にあるエレメントはなく、
前記ナノ構造エレメントの第２のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第１のサブセット内または前記ナノ構造エレメントの第３のサブセット内にあるエレメントはなく、
前記ナノ構造エレメントの第３のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第１のサブセット内または前記ナノ構造エレメントの第２のサブセット内にあるエレメントはない、請求項２２に記載のナノ構造集積回路。
【請求項２４】
前記ナノ構造エレメントの第１のサブセットの全ナノ構造エレメントは、前記ナノ構造エレメントの第２のサブセット内にあり、
前記ナノ構造エレメントの第１のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第３のサブセット内にあるエレメントはなく、
前記ナノ構造エレメントの第２のサブセットの全ナノ構造エレメントは、前記ナノ構造エレメントの第１のサブセット内にあり、
前記ナノ構造エレメントの第２のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第３のサブセット内にあるエレメントはなく、
前記ナノ構造エレメントの第３のサブセットのナノ構造エレメントであって前記ナノ構造エレメントの第１のサブセット内または前記ナノ構造エレメントの第２のサブセット内にあるエレメントはない、請求項２２に記載のナノ構造集積回路。
【請求項２５】
前記発光素子が、液晶素子、発光ダイオード、有機発光ダイオード、エレクトロルミネセント素子、および有機エレクトロルミネセント素子のうちの１つである、請求項２２に記載のナノ構造集積回路。
【請求項２６】
ナノ構造キャパシタであって、
表面を有する基板と、
前記基板の前記表面に接続された複数のナノ構造エレメントであって、各ナノ構造エレメントが、コンタクト部を有するコア材料と、前記コア材料上に形成された外部絶縁層とを含む、複数のナノ構造エレメントと、
前記各ナノ構造エレメントの前記コア材料の前記コンタクト部に電気的に接続された第１のキャパシタ電極と、
前記各ナノ構造エレメントの前記外部絶縁層のキャパシタ部上に形成された第２のキャパシタ電極と、
を含む、ナノ構造キャパシタ。
【請求項２７】
前記各ナノ構造エレメントが、実質的に直線状のナノワイヤ、湾曲したナノワイヤ、少なくとも１つの屈曲部を含むナノワイヤ、実質的に直線状のナノリボン、湾曲したリボン、少なくとも１つの屈曲部を含むナノリボン、実質的に直線状のナノロッド、湾曲したナノロッド、および少なくとも１つの屈曲部を含むナノロッドのうちの１つである、請求項２６に記載のナノ構造キャパシタ。
【請求項２８】
前記各ナノ構造エレメントの前記コア材料が、導電性材料および半導体材料のうちの１つを含む、請求項２６に記載のナノ構造キャパシタ。
【請求項２９】
前記各ナノ構造エレメントの前記コア材料が、単結晶材料、多結晶材料、有機材料、およびアモルファス材料のうちの１つである、請求項２６に記載のナノ構造キャパシタ。
【請求項３０】
前記各ナノ構造エレメントの前記外部絶縁層が、単結晶材料、多結晶材料、アモルファス材料、および有機化合物のうちの１つである、請求項２６に記載のナノ構造キャパシタ。
【請求項３１】
前記各ナノ構造エレメントの前記外部絶縁層が、液体、イオン液体、気体、および真空のうちの１つであり、
前記各ナノ構造エレメントが、前記外部絶縁層を収容するカプセル化層をさらに含む、請求項２６に記載のナノ構造キャパシタ。
【請求項３２】
前記複数のナノ構造エレメントが、各ナノ構造エレメントの長手方向軸が、前記基板の前記表面に対して実質的に平行であるか、前記基板の前記表面に対して実質的に法線方向にあるかのいずれかになるように配置されている、請求項２６に記載のナノ構造キャパシタ。
【請求項３３】
前記複数のナノ構造エレメントのナノ構造エレメントが、前記基板の前記表面上で互いに実質的に平行に配置されている、請求項２６に記載のナノ構造キャパシタ。
【請求項３４】
前記複数のナノ構造エレメントが単一層内に配置されている、請求項３３に記載のナノ構造キャパシタ。
【請求項３５】
前記複数のナノ構造エレメントの前記コア材料が、前記外部絶縁層の前記キャパシタ部に隣接する部分で高濃度にドーピングされている半導体材料である、請求項２６に記載のナノ構造キャパシタ。
【請求項３６】
ナノ構造エレメントと、
前記ナノ構造エレメントに沿って形成された薄膜トランジスタ（ＴＦＴ）と、
前記ナノ構造エレメントに沿って形成されたキャパシタと、
を含むナノ構造集積回路であって、
前記ナノ構造エレメントは、
ソース部とドレイン部とを含む内部半導体材料と、
前記内部半導体材料上に形成された外部絶縁層と、を含み、
前記ＴＦＴは、
前記ナノ構造エレメントの前記内部半導体材料と、
前記ナノ構造エレメントの前記内部半導体材料の前記ソース部に電気的に接続されたソース電極と、
前記ナノ構造エレメントの前記内部半導体材料の前記ドレイン部に電気的に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間に設けられた、前記外部絶縁層のゲート部と、
前記ナノ構造エレメントの前記外部絶縁層の前記ゲート部上に形成されたゲート電極と、を含み、
前記キャパシタは、
前記ナノ構造エレメントの前記外部絶縁層のキャパシタ部であって、前記外部絶縁層の前記ゲート部と、前記ドレイン電極または前記ソース電極の一方との間に設けられたキャパシタ部と、
前記ナノ構造エレメントの前記外部絶縁層の前記キャパシタ部上に形成されたキャパシタ電極と、を含む、ナノ構造集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ構造材料を用いて形成したキャパシタを備える集積回路に関する。特に集積回路はアクティブマトリクス画素駆動回路であってもよい。
【背景技術】
【０００２】
ナノ構造材料により新規な回路設計が可能となり得る。例えばＤｕａｎらの米国特許出願公開第２００５／０１８１５８７号明細書は薄膜トランジスタ（ＴＦＴ）のチャネル材料としてナノワイヤを用いることを開示している。
【０００３】
図２は、上記明細書に記載の先行技術のＴＦＴ２００を示す。ＴＦＴ２００はナノワイヤ薄膜１００を含む。ＴＦＴ２００は、基板２０８上に形成されたソース電極２０２と、ゲート電極２０４と、ドレイン電極２０６とを含む。ナノワイヤ薄膜１００は、ゲート電極２０４上でソース電極２０２とドレイン電極２０６との間に接続されている。ナノワイヤ薄膜１００は実質的に半導体デバイス２００のトランジスタのチャネル領域として動作する。
【０００４】
この先行技術文献において、ナノワイヤ薄膜１００のナノワイヤは、ソース電極２０２とドレイン電極２０６との間にまたがって設けられた単結晶半導体ナノワイヤとして開示されている。これにより電気キャリアが単結晶ナノワイヤ内を移動し、現行のアモルファスまたはポリシリコン技術では実質的に実現不可能な高度な移動度を達成している。
【０００５】
Ｄｕａｎらは、ナノワイヤ薄膜１００が整合可能または配向可能であることを開示している。例えば図２に示すナノワイヤ薄膜１００は、ソース電極２０２とドレイン電極２０６との間のチャネル領域長手方向に平行に配向可能であり、別の方向にも配向可能である。
【０００６】
Ｄｕａｎらはさらに、ナノワイヤ薄膜１００が半導体デバイス２００に所望の特性を付与できるだけの十分な数のナノワイヤで形成できることを開示している。例えば、ナノワイヤ薄膜１００は、所望の電流密度または特定の半導体デバイスに望まれる電流レベルを達成するに十分な数のナノワイヤにより形成することができる。例えば、図２のＴＦＴの例では、チャネルに流れる電流レベルが約１０ナノアンペアより大きくなるようにナノワイヤ薄膜１００を形成することができる。
【０００７】
さらにＤｕａｎらは、ナノワイヤ薄膜１００が非対称な移動度を有するように形成可能であることを開示している。これは例えば、ナノワイヤ薄膜１００のナノワイヤを非対称に配向させること、および／または特定の様式でナノワイヤをドーピングすることにより達成できる。このような非対称な移動度の場合、第２の方向の移動度よりも第１の方向の移動度を大きくすることができる。例えば第１の方向の移動度を第２の方向の移動度よりも１０倍、１００倍、１０００倍および１００００倍のオーダーだけ大きくすることが可能であるし、これ以上またはこれ以下の非対称移動度比を実現することができる。
【０００８】
このようにＤｕａｎらが開示するＴＦＴは従来の半導体トランジスタに比べて多くの利点を提供することができる。
【０００９】
別の例としてＳｔｕｍｏらの米国特許出願公開第２００４／０１３５９５１号明細書は、ディスプレイ駆動用にナノワイヤでイネーブルされたトランジスタを用いることを開示している。
【００１０】
図５は、Ｓｔｕｍｂｏらが開示する先行技術の液晶ディスプレイ（ＬＣＤ）内の１対の行トランジスタを示す図である。この図は、ナノワイヤ行トランジスタ５１０と、ナノワイヤ行トランジスタ５２０と、画素５３０と、ナノワイヤ画素トランジスタ５４０と、列トレース５５０と、行トレース５６０と、上部トレース５７０と、ゲートトレース５７２と、下部トレース５７４と、ゲートトレース５７６とを含む。ナノワイヤ行トランジスタ５１０は１組のナノワイヤ５１５を含む。同様にナノワイヤ行トランジスタ５２０は１組のナノワイヤ５２５を含む。ナノワイヤ行トランジスタ５１０および５２０は、ナノワイヤ画素トランジスタ５４０をオン／オフするために用いられる。
【００１１】
ナノワイヤ行トランジスタ５１０では、ナノワイヤ組５１５の一方側が行トレース５６０に接続され、ナノワイヤ組５１５の他方側が上部トレース５７０に接続されている。上部トレース５７０は動作電圧（例えばオン電圧）を有するソースに接続されている。ナノワイヤ組５１５上のこれらの接続部間にあり全体としてトランジスタゲートとして作用する各ナノワイヤ上の各点は、ゲートトレース５７２に接続されている。
【００１２】
ナノワイヤ行トランジスタ５２０では、ナノワイヤ組５２５の一方側が行トレース５６０に接続され、ナノワイヤ組５２５の他方側が下部トレース５７４に接続されている。下部トレース５７４は基準電圧（例えば接地電圧）を有するソースに接続されている。ナノワイヤ組５２５上のこれらの接続部間にあり全体としてトランジスタゲートとして作用する各ナノワイヤ上の各点は、ゲートトレース５７６に接続されている。
【００１３】
ナノワイヤ画素トランジスタ５６０がオンになると、ゲートトレース５７２にゲート電圧が付与されてナノワイヤ行トランジスタ５１０をオンにする。同時にゲートトレース５７６に接地電位が付与されてナノワイヤ行トランジスタ５２０をオフにする。その結果、ゲート電圧がナノワイヤ画素トランジスタゲート５４５に接続されてナノワイヤ画素トランジスタ５４０をオンにする。ナノワイヤ画素トランジスタ５１０がオフになると、逆のことが起こる。ゲートトレース７５２からゲート電圧が除去されてナノワイヤ行トランジスタ５１０がオフになる。同時にゲートトレース５７６にゲート電圧が付与されてナノワイヤ行トランジスタ５２０がオンになる。その結果、ナノワイヤ画素トランジスタゲート５４５のゲート電圧が接地電位になり、ナノワイヤ画素トランジスタ５４０をオフにする。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明の例示的実施形態は、表面を有する基板と、前記基板の前記表面に接続されたナノ構造エレメントと、前記基板の前記表面上に形成された薄膜トランジスタ（ＴＦＴ）と、前記基板の前記表面上に形成されたキャパシタとを含むナノ構造集積回路である。各ナノ構造エレメントは、ソース部とドレイン部とを含む内部半導体材料と、前記内部半導体材料上に形成された外部絶縁層とを含む。前記ＴＦＴは、前記基板の前記表面上に共に配置された前記ナノ構造エレメントの第１のサブセットを含み、前記キャパシタは、前記基板の前記表面上に共に配置されたナノ構造エレメントの第２のサブセットを含む。前記ＴＦＴはさらに、前記ナノ構造エレメントの第１のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ソース部に電気的に接続されたソース電極と、前記第１のサブセットの各ナノ構造エレメントの前記内部半導体材料の前記ドレイン部に電気的に接続されたドレイン電極と、前記第１のサブセットの各ナノ構造エレメントの前記外部絶縁層のゲート部上に形成されたゲート電極とを含む。前記キャパシタはさらに、前記ソース電極、前記ゲート電極または前記ドレイン電極に電気的に接続された第１のキャパシタ電極と、前記ナノ構造エレメントの第２のサブセットの各ナノ構造エレメントの前記外部絶縁層のキャパシタ部上に形成された第２のキャパシタ電極とを含む。
【００１５】
本発明の別の例示的実施形態は、表面を有する基板と、前記基板の前記表面に接続されたナノ構造エレメントと、第１のキャパシタ電極と、第２の電極とを含むナノ構造キャパシタである。各ナノ構造エレメントは、コンタクト部を有するコア材料と、前記コア材料上に形成された外部絶縁層とを含む。前記第１のキャパシタ電極は、前記各ナノ構造エレメントの前記コア材料の前記コンタクト部に電気的に接続され、前記第２のキャパシタ電極は、前記各ナノ構造エレメントの前記外部絶縁層のキャパシタ部上に形成されている。
【００１６】
本発明のさらなる例示的実施形態は、ナノ構造エレメントと、前記ナノ構造エレメントに沿って形成された薄膜トランジスタと、前記ナノ構造エレメントに沿って形成されたキャパシタとを含むナノ構造集積回路である。前記ナノ構造エレメントは、ソース部とドレイン部とを含む内部半導体材料と、前記内部半導体材料上に形成された外部絶縁層とを含む。前記ＴＦＴは、前記ナノ構造エレメントの前記内部半導体材料と、前記ナノ構造エレメントの前記内部半導体材料の前記ソース部に電気的に接続されたソース電極と、前記内部半導体材料の前記ドレイン部に電気的に接続されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられた、前記外部絶縁層のゲート部と、前記ナノ構造エレメントの前記外部絶縁層の前記ゲート部上に形成されたゲート電極とを含む。前記キャパシタは、前記ナノ構造エレメントの前記外部絶縁層のキャパシタ部と、前記外部絶縁層の前記キャパシタ部上に形成されたキャパシタ電極とを含む。前記外部絶縁層のキャパシタ部は、前記外部絶縁層の前記ゲート部と、前記ドレイン電極または前記ソース電極のいずれかとの間に設けられている。
【発明を実施するための最良の形態】
【００１７】
本発明は添付の図面を参照して以下の説明を読むことにより最もよく理解される。通常の実務にしたがって、図面の様々な特徴部は一定の比例には応じていないことを強調しておく。むしろ、様々な特徴部の寸法は簡潔化のために任意に拡大縮小している。
【００１８】
本発明の実施形態はナノ構造エレメントを含む例示的集積回路を含む。これらの例示的集積回路はナノ構造薄膜トランジスタ（ＴＦＴ）を形成するプロセスと同じプロセスを用いて形成されたキャパシタを含む。本発明の例示的実施形態は、回路内のＴＦＴと同じタイプのナノ構造材料、例えば、ナノワイヤ、ナノリボン、ナノロッド、他のナノ粒子またはこれらの混合物を用いて形成したキャパシタを含んでもよい。これらの例示的回路はディスプレイなど多くの適用に用いることができる。ディスプレイは、補助電圧および閾値電圧（Ｖｔｈ）の調整など画素またはドライバ回路の機能にキャパシタを必要とすることが多い。メモリに適用する場合は、補助キャパシタをデータ保存用に用いてもよい。
【００１９】
図１Ａ〜図１Ｉは、本発明の例示的実施形態で用いることができるナノ構造エレメントの多くの例示的アレイを示す。これらの例示的アレイは単に説明のために示すものであり、発明を限定するものではない。これらのアレイの個々のナノ構造エレメントは多くの異なる形状を有し得る。性能の向上または製造の容易化のために様々な形状を選択することができる。本発明の例示的実施形態で用いることができるナノ構造エレメントの例としては、ナノワイヤおよびナノロッド（図１Ａ〜図１Ｆ、図１Ｈおよび図１Ｉに示す）、ならびにナノリボン（図１Ｇに示す）がある。各ナノ構造エレメントは実質的に直線状であることが好ましい。あるいはナノ構造エレメントは、ナノ構造アレイを形成するスペースによっては、湾曲していてもよいし、ジグザグ形状など１以上の鋭角の屈曲を有する形状でもよい。
【００２０】
ナノ構造エレメントの各々は、コア材料１０４とコア材料１０４上に形成された外部絶縁層１０６とを含む。外部絶縁層１０６は典型的にはコア材料１０４を取り囲むが、図１Ｄの外部導電層１０７のようにコア半導体を一部のみ取り囲むものでもよい。
【００２１】
ナノ構造材料は、金属、半導体、セラミック、有機材料、ガラスを含み得る。
【００２２】
コア材料は用途により、単結晶、多結晶、アモルファス材料のいずれから形成してもよく、導電性でも半導体でもよい。ナノ構造エレメントのコアは１ｎｍ〜１００ｎｍのオーダーの断面を有することが好ましいが、この範囲以外の断面を有してもよい。特にナノリボンは上記範囲例よりも小さくおよび／または大きく形成してもよい。
【００２３】
トランジスタに用いるナノ構造エレメントの場合、コア材料１０４は半導体材料で形成するのが好ましい。半導体材料は元素半導体、例えば炭素、シリコン、ゲルマニウムまたは灰色錫；第ＩＶ−ＩＶ族半導体、例えばＳｉＧｅ、ＳｉＣ；第ＩＩＩ−Ｖ族半導体、例えばＡｌＡｓ、ＡｌＰ、ＡｌＳｂ、ＢＮ、ＢＰ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＧａＳｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、またはこれらの誘導体；第ＩＩ−ＶＩ族半導体、例えばＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＺｎＯ、ＺｎＳ、またはこれらの誘導体；第ＩＶ−ＶＩ族半導体、例えばＰｂＳ、ＰｂＴｅ、またはこれらの誘導体；有機半導体、例えばポリマー、オリゴマーおよび／または低分子有機半導体；液体半導体；イオン液体半導体；固相イオン液体半導体、またはこれらの組み合わせであってもよい。これらの半導体材料は、真性、ｐ型、ｎ型のいずれであってもよい。この内部半導体のうちソース電極およびドレイン電極に隣接している部分は、高濃度ドーピング（ｐ型またはｎ型）してもよい。半導体チャネル領域として用いる部分は、閾値電圧を調整するように、および／または機械特性、光学特性、および他の電気特性を調整するようにドーピングしてもよい。さらに半導体材料の１以上の部分を、コア材料１０４内で長手方向ドーピングプロファイルを形成するようにドーピングしてもよい。ドーピングプロファイルは所望の効果によって、ＮＰＮ、ＰＮＰ、ＰＩＰ、ＮＩＮ、ＰＩＮ、または他のプロファイルであってもよい。さらに半導体材料は完全にドーピングしてもよいし、ナノ構造エレメントの断面方向全体に亘って浅くドーピングしてもよい。
【００２４】
キャパシタとして用いるナノ構造エレメントの場合、コア材料１０４は導電性材料で形成してもよいし、半導体材料で形成してもよい。ナノ構造キャパシタのコア材料に半導体材料を用いる場合、キャパシタをの内部電極として作用する部分は、この部分の導電性を向上させるようにドーピングしてもよい。
【００２５】
外部絶縁層１０６はアモルファス、結晶、多結晶、または有機化合物材料のいずれから形成してもよい。外部絶縁層１０６はさらに、液体層、イオン液体層、気体層、さらにはカプセル化層に囲まれた真空部を有してもよい。このカプセル化層は絶縁層であってもよい。あるいは外部囲み電極１０８（図１Ａ、図１Ｃ、図１Ｇおよび図１Ｈに示す）をカプセル化層として用いてもよい。典型的には外部絶縁層１０６は１ｎｍ〜３ｎｍの範囲の厚みを有するとよいが、これには限られない。
【００２６】
本発明の実施形態で用いることができるナノ構造材料の例示的実施形態は、二酸化シリコン絶縁層１０６で囲まれたシリコンコア１０４である。
【００２７】
図３に示すように、１以上の電子コンポーネントを単一のナノ構造エレメント上に集積してもよい。あるいは図１Ａ〜図１Ｆおよび図１Ｈに示す例示的アレイのように、ナノ構造エレメントのアレイを用いて電子コンポーネントを形成してもよい。長手方向軸を有する形状のナノ構造材料、例えばナノワイヤ、ナノロッド、またはナノリボンなどの場合、個々のナノ構造エレメントが実質的に平行なエレメントのアレイを形成してもよいし、ランダムに分布してもよい。ナノ構造エレメントは基板１０２表面の平面内の長手方向軸に沿って配向してもよいし（図１Ａ〜図１Ｈに示す）、基板１０２表面に対して実質的に法線方向に（すなわち図１Ｉに示すように垂直に）配向することにより回路表面積を最小にする集積回路構造を形成してもよい。図１Ｇに示すように、ナノ構造エレメントを縦方向に互いに積み重ねて例示的スタッキングアレイ１１６を形成してもよい。
【００２８】
図１Ａ〜図１Ｉは、本発明の実施形態で用いることができる、基板１０２上に形成された例示的ナノ構造材料の断面を示す。これらの断面は、ナノ構造エレメントの外部絶縁層上に形成された例示的外部電極を示す。ナノ構造エレメントの外部絶縁層１０６全体を覆うように導電層を設けてパターニングすることにより所望の外部電極を形成してもよいし、フォトリソグラフィ法などの標準的半導体製造技術を用いて外部絶縁層１０６の選択した部分に他の外部電極を設けてもよい。
【００２９】
図１Ａは、単一層内に形成された円柱状ナノワイヤ（ナノロッド）の例示的ナノ構造材料アレイ１００’を示す。この例示的ナノ構造エレメントアレイでは、外部囲み電極１０８がアレイ１００’の全ナノワイヤまたはナノロッドを完全に取り囲むことにより単一電極構造を構成している。外部囲み電極１０８は、複数の別々の部分を有することにより、例示的アレイ１００’形成時にハンダづけなどにより各ナノ構造エレメントを個々に取り囲むか電気的に接続されたナノ構造エレメントを共に取り囲むようになっていてもよい。あるいは個々のナノ構造エレメントをアレイ構造に形成し、その後焼結によって図示するように個々の外部囲み電極を例示的アレイ１００’に一体化してもよい。
【００３０】
図１Ｂは、単一層内に形成された円柱状ナノワイヤ（ナノロッド）の例示的ナノ構造材料アレイ１００’’を示す。この例示的ナノ構造エレメントアレイでは、外部電極１１０がアレイ１００’’の各ナノワイヤ（ナノロッド）の一部のみを囲んでいる。
【００３１】
図１Ｃは、例示的ナノ構造材料アレイ１００’’’を示す。この例示的アレイは図１Ａに示すアレイ１００’に似ているが、断面三角形状のナノワイヤ（ナノロッド）を含む点で異なる。
【００３２】
図１Ｄは、単一層内に形成された断面三角形状のナノワイヤ（ナノロッド）の例示的ナノ構造材料アレイ１００’’’’を示す。図１Ｂに示す例示的実施形態同様、この例示的ナノ構造エレメントアレイ１００’’’’は、各ナノワイヤ（ナノロッド）の一部のみを囲む外部電極１１０を含む。図１Ｄの断面三角形状のナノワイヤ（ナノロッド）ではさらに、外部絶縁層１０７がコア材料１０４の２つの面のみを覆っている。
【００３３】
図１Ｅおよび図１Ｆは一例として、それぞれ例示的ナノ構造材料アレイ１００’’’’’および１００’’’’’’を示す。これらの例示的アレイは図１Ｂに例示するアレイ１００’’に似ているが、図１Ｅに示すアレイ１００’’’’’が断面正方形のナノワイヤ（ナノロッド）を含み、図１Ｆに示すアレイ１００’’’’’’が断面六角形のナノワイヤ（ナノロッド）を含む点で異なる。
【００３４】
図１Ｇは単一のナノリボンで形成された例示的ナノ構造材料１１２を示す。この例示的ナノ構造材料では、外部囲み電極１０８がナノリボンの外部絶縁層１０６を完全に取り囲んでいる。ナノリボンのアレイを含むナノ構造材料を形成してもよい。さらに例示的ナノ構造材料中のナノリボンを、その長手方向断面が基板１０２表面に対して図１Ｇに示すように実質的に平行ではなく直交するように設けてもよい。
【００３５】
図１Ｈは多層に形成された円柱状ナノワイヤ（ナノロッド）の例示的スタッキングナノ構造アレイ１１６を示す。この例示的ナノ構造エレメントアレイでは、外部囲み電極１０８がアレイ１１６の全ナノワイヤまたはナノロッドを完全に取り囲むことにより単一電極構造を構成している。図１Ａに示す実施形態同様、この例示的スタッキングナノ構造材料アレイ１１６における外部囲み電極１０８は、複数の別々の部分を有することにより、例示的スタッキングアレイ１１６形成時にハンダづけなどにより各ナノ構造エレメントを個々に取り囲み、電気的に接続されたナノ構造エレメントを共に取り囲むようになっていてもよい。あるいは個々のナノ構造エレメントをスタッキング構造に形成し、その後焼結によって図示するように個々の外部囲み電極を例示的スタッキングアレイ１１６に一体化してもよい。適切な堆積技術を用いて囲み電極１０８を形成してもよい。
【００３６】
図１Ｉは、多層に形成された円柱状ナノワイヤ（ナノロッド）とナノリボンとの両方を含む例示的混合ナノ構造材料アレイ１１８の上面断面図を示す。この例示的アレイは基板１０２表面に対して実質的に直交するように配置されている。ナノ構造エレメントのこの例示的アレイでは、外部電極１０８がナノワイヤ行（またはナノロッド）をナノリボン行から分離している。
【００３７】
本発明の例示的実施形態で用いることができる多くの例示的ナノ構造材料を図１Ａ〜図１Ｉに示すが、本発明の例示的実施形態では他の多くの例示的ナノ構造エレメントおよびアレイ構造を適用可能であることが当業者には明らかである。
【００３８】
図１Ａ〜図１Ｉの断面図は本発明による例示的ナノ構造キャパシタの構造を示す。これらの例示的ナノ構造キャパシタは、基板１０２表面に接続されたナノ構造エレメントアレイを用いて形成してもよい。各ナノ構造エレメントのコア材料１０４を例示的キャパシタの一方の基板として用い外部囲み電極１０８（または外部電極１１０）をキャパシタの他方の基板として用いることができる。外部絶縁層１０６（または１０７）のキャパシタ部はこれらの基板を分離し、この層の組成によっては誘電層を提供することが好ましい。
【００３９】
好ましくは一方のキャパシタ電極がナノ構造材料内の各ナノ構造エレメントのコア材料のコンタクト部に電気的に接続される。コンタクト部はナノ構造エレメントの一端にあってもよい。あるいは外部絶縁層１０６（または１０７）の一部を取り除いてコア材料１０４のコンタクト部を露出するか、上記一部をドーピングして層全体を導電性にしてもよい。ナノ構造エレメントが、例えば図１Ｄに示す絶縁層１０７などの、コア材料１０４の一部のみを囲む絶縁層で形成されている場合、コア材料１０４の露出表面の一部を電気コンタクト部にしてもよい。他方のキャパシタ電極は外部囲み電極１０８（または外部電極１１０）である。
【００４０】
ナノ構造キャパシタの容量は、ナノ構造エレメントの形状／寸法、ナノ構造材料内のナノ構造エレメントの数、ナノ構造エレメントおよび外部電極の材料、ならびに外部絶縁層のキャパシタ部の厚みおよび表面積によって決定される。キャパシタ部の外部絶縁層の厚みを増減して容量を調整してもよい。この増減は標準的半導体製造技術を用いて行うことができる。
【００４１】
図３は単一のナノ構造エレメント上に形成された例示的ナノ構造集積回路３００を示す。例示的ナノ構造集積回路３００は、ナノ構造エレメントに沿って形成されたＴＦＴとキャパシタとを含む。ナノ構造エレメントは内部半導体材料１０４と外部絶縁層１０６とを含む。図３にはナノ構造エレメントを円柱状ナノワイヤとして示しているが、コア材料が半導体となるように選択されている限り、図１Ａ〜図１Ｉを参照して上記した他のナノ構造エレメントのいずれを用いてもよい。さらに図３の例示的実施形態では、電極３０２、３０４、３０６および３０８が外部絶縁層１０６周囲の一部のみを覆っている。本発明による他の例示的ナノ構造集積回路では、これらの電極の１以上が外部絶縁層１０６を完全に取り囲んでもよいことが当業者には明らかである。
【００４２】
ＴＦＴは、ナノ構造エレメントの内部半導体材料のソース部に電気的に接続されるソース電極３０２と、ナノ構造エレメントの内部半導体材料１０４のドレイン部に電気的に接続されるドレイン電極３０８とを含む。これらの電極（３０２および３０８）の一方をソース電極とし他方をドレイン電極とするのは、コンポーネントを回路に用いる際の電流の方向に基づくものであり、逆でもよいことは当業者には明らかである。
【００４３】
これらの電気的接続は上記のように外部絶縁層１０６（図３）の一部をエッチングまたはドーピングすることにより、または内部半導体材料１０４の露出部を用いることにより達成することができる。内部半導体材料１０４のソース部および／またはドレイン部をドーピングして電気的コンタクトを向上させてもよい。ＴＦＴはさらに、ナノ構造エレメントの外部絶縁層１０６のゲート部上に形成されたゲート電極３０４を含む。外部絶縁層１０６のゲート部はソース電極とドレイン電極との間に設けられている。内部半導体材料１０４のうち、外部絶縁層１０６のゲート部に対応する部分は、ＴＦＴの半導体チャネル領域として用いられる。上記のようにチャネル領域をドーピングして閾値および／または機械特性、光学特性および他の電気特性を調整してもよい。
【００４４】
図３に示す例示的実施形態の例示的集積キャパシタは、上記の例示的ナノ構造キャパシタと同一の構造を有する。この例示的集積キャパシタは、ナノ構造エレメントの外部絶縁層１０６のキャパシタ部上に形成されたキャパシタ電極３０６を含む。外部絶縁層のキャパシタ部は、ゲート電極とドレイン電極との間に設けられている。ドレイン電極３０８は例示的集積キャパシタの外部電極として用いられる。
【００４５】
他の例示的ナノ構造集積回路では、外部絶縁層のキャパシタ部を（１）ドレイン電極とナノ構造エレメント端部との間、（２）ゲート電極とソース電極との間、または（３）ソース電極とナノ構造エレメント端部との間に設けてもよい。
【００４６】
抵抗、ダイオードまたは追加のキャパシタ、またはＴＦＴなど他のコンポーネントを単一のナノ構造エレメントに集積して、本発明の範囲内の他の例示的ナノ構造集積回路を構成することも考えられる。
【００４７】
図３の例示的実施形態で用いた単一の円柱状ナノワイヤに代えて、図１Ａ〜図１Ｆおよび図１Ｉを参照して上記したナノ構造アレイのいずれを用いてもよいことが当業者には明らかである。ナノ構造エレメントのアレイを構成する際に、電気コンポーネントの一部をナノ構造エレメントのサブセットに集積し、他の電気コンポーネントをナノ構造エレメントの別のサブセットに集積すること、あるいは全ナノ構造エレメントを集積することも考えられる。これらのサブセットに含まれるナノ構造エレメントの数および／またはタイプは異なっていてもよい。サブセットは完全に分離可能であってもよいし、ナノ構造エレメントの一部が２以上のサブセットを構成していてもよい。
【００４８】
アクティブマトリクスディスプレイの駆動回路では、ＴＦＴと共にキャパシタを画素駆動回路に含めることが有利である。これにより補助容量でのアクティブマトリクス動作が可能となり表示画像をより安定化することができる。図４Ａは、アクティブマトリクスディスプレイにおいて画素駆動に用いることができる集積画素回路４００の模式的回路図である。この例示的回路は、２つのＴＦＴ４０２および４０４と、補助容量４０６と、発光素子４０８とを含む。図４Ａに示す例示的実施形態では、キャパシタ４０６の一方の電極がＴＦＴ４０２のドレインとＴＦＴ４０４のゲートとの間に接続されているが、本発明の実施形態はこの構成に限られない。キャパシタ４０６の他方の電極は基準電圧に接続されている。この基準電圧は発光素子４０８が接続されている（図４に示す）ＴＦＴ４０４のソース電圧Ｖｄｄ、ＴＦＴ４０４のドレイン電圧Ｖｄｄ、または別の予め選択された基準電圧と同じであってもよい。
【００４９】
キャパシタがトランジスタチャネルと同一の組成で形成される場合、両方のコンポーネント（トランジスタとキャパシタ）を同一のプロセスで製造してもよく、これによりディスプレイの製造プロセスが簡略化する。例えば、トランジスタチャネルにシリコンナノワイヤを用い、図３を参照して上記したようにゲート絶縁体に用いる二酸化シリコン絶縁層を囲む場合、このコアシェル構造をキャパシタの形成にも用いることができる。ナノワイヤは基板および形成する電極の所望の位置に印刷してもよいし配向させてもよい。
【００５０】
集積画素回路４００は２ＴＦＴ１Ｃ画素回路の一例であるが、本発明の例示的実施形態はこの特定の回路に限られない。例えば有機発光ダイオード（ＯＬＥＤ）に適用した場合、２個から６個またはそれ以上のトランジスタと数個のキャパシタとを含む画素回路が通常である。本発明はこのような回路にも適用可能であると考えられる。しかし例示的画素回路４００’および４００’’（それぞれ図４Ｂおよび図４Ｃに示す）では説明を簡単にするために２ＴＦＴ１Ｃ画素回路を用いている。
【００５１】
図４Ｂおよび図４Ｃは例示的回路４００の例示的実施形態を示す。これらの例示的実施形態では、ナノ構造材料４１６および４２６がそれぞれのトランジスタ（それぞれ４０２、４０４）に対して直交するように配置されているのが好ましい。これらの例示的構造は回路の設置面積を最小にし得るが、本発明はこれに限られない。例えば、ナノ構造材料のすべてのサブセットを互いに実質的に平行に配置してもよい。ナノ構造材料をこのように配置することにより、ナノ構造集積の製造プロセスを簡略化することができる。
【００５２】
図４Ｂおよび図４Ｃの例示的実施形態では、ナノ構造集積画素回路４００’および４００’’の両方が、基板４０１と、基板上面に形成されたデータ線４１０（電流信号または電圧信号を供給し得る）と、基板上面に形成されたゲート選択線４１２（電流信号または電圧信号を供給し得る）と、基板上面に形成された駆動線４１４（駆動電流または駆動電圧を供給し得る）と、基板上面に接続された複数のナノ構造エレメントと、基板に接続された発光素子４０８と、これらのコンポーネントを接続する様々な電極とを含む。
【００５３】
図４Ｂの例示的実施形態（例示的ナノ構造集積画素回路４００’）では、ナノ構造材料がナノ構造エレメント４１６および４２６の２つのサブセットに分かれている。サブセット４１６はトランジスタ４０２を形成するために用いられ、その本体をキャパシタ４０６と共有している。サブセット４２６はＴＦＴ４０４を形成するために用いられる。両方のナノ構造エレメントサブセットは、コア材料が半導体材料である限り、図１Ａ〜図１Ｉを参照して上記した様々なタイプのナノ構造エレメントのいずれを含んでもよい。ナノ構造エレメントのサブセットが異なるタイプのナノ構造エレメントを含むことにより、異なる特性を有するＴＦＴを構成することができる。さらに、ナノ構造エレメントのサブセットはそれぞれが複数のナノ構造エレメントを含むように記載しているが、一方または両方のナノ構造エレメントサブセットが１つのナノ構造エレメントのみを含んでもよい。
【００５４】
ＴＦＴ４０２のソース電極４１８は、サブセット４１６の各ナノ構造エレメントの内部半導体材料をデータ線４１０に電気的に接続する。ＴＦＴ４０２のゲート電極４２０は、サブセット４１６の各ナノ構造エレメントの外部絶縁層のゲート部上に形成され、ゲート選択線４１２に電気的に接続されている。ＴＦＴ４０２のドレイン電極４２４は、サブセット４１６の各ナノ構造エレメントの内部半導体材料に電気的に接続されており、サブセット４２６の各ナノ構造エレメントの外部絶縁層のゲート部上に形成されている。したがって、ＴＦＴ４０２のドレイン電極４２４はＴＦＴ４０４のゲート電極としても作用する。さらにＴＦＴ４０２のドレイン電極４２４は、キャパシタ４０６の一方の電極としても作用する。
【００５５】
キャパシタ４０６の他方の電極はキャパシタ電極４２２である。キャパシタ電極４２２はサブセット４１６の各ナノ構造エレメントの外部絶縁層のキャパシタ部上に形成されており、例えば接地電圧などの基準電圧に電気的に接続されている。
【００５６】
ＴＦＴ４０４のソース電極は、サブセット４２６の各ナノ構造エレメントの内部半導体材料を駆動線４１４に電気的に接続している。ＴＦＴ４０４のドレイン電極４３０は、サブセット４２６の各ナノ構造エレメントの内部半導体材料を発光素子４０８に電気的に接続している。したがってＴＦＴ４０４のドレイン電極４３０は発光素子４０８の一方の電極としても作用する。発光素子４０８の他方の電極（図示せず）は好ましくは基準電圧に接続されている。基準電圧は接地電圧であってもよい。
【００５７】
図４Ｃの例示的実施形態（例示的ナノ構造集積画素回路４００’’）では、ナノ構造材料が３つのサブセット、すなわちナノ構造エレメント４２６、４３２および４３６に分かれている。サブセット４３２はトランジスタ４０２を形成するために用いられる。サブセット４２６はＴＦＴ４０４を形成するために用いられる。これらのナノ構造エレメントサブセットは両方とも、コア材料が半導体材料である限り、図１Ａ〜図１Ｉを参照して上記した様々なタイプのナノ構造エレメントのいずれを含んでもよい。サブセット４３６はキャパシタ４０６を形成するために用いられる。このナノ構造エレメントサブセットは、図１Ａ〜図１Ｉを参照して上記した様々なタイプのナノ構造エレメントのいずれを含んでもよく、コア材料が導電材料であってもよい。ナノ構造エレメントサブセットが異なるタイプのナノ構造エレメントを含むことにより、異なる特性を有する電気コンポーネントを構成することができる。さらに上記では、ナノ構造エレメントサブセットはそれぞれが複数のナノ構造エレメントを含むように記載しているが、一方または両方のナノ構造エレメントサブセットが１つのナノ構造エレメントのみを含んでもよい。
【００５８】
ＴＦＴ４０２のソース電極４１８は、サブセット４３２の各ナノ構造エレメントの内部半導体材料をデータ線４１０に電気的に接続している。ＴＦＴ４０２のゲート電極４２０は、サブセット４３２の各ナノ構造エレメントの外部絶縁層のゲート部上に形成され、ゲート選択線４１２に電気的に接続されている。ＴＦＴ４０２のドレイン電極４３４は、サブセット４３２の各ナノ構造エレメントの内部半導体材料に電気的に接続され、サブセット４２６の各ナノ構造エレメントの外部絶縁層のゲート部上に形成されている。したがって、ＴＦＴ４０２のドレイン電極４３４はＴＦＴ４０４のゲート電極としても作用する。さらに、ＴＦＴ４０２のドレイン電極４３４は、サブセット４３６の各ナノ構造エレメントの内部半導体材料に電気的に接続しており、したがってキャパシタ４０６の一方の電極としても作用する。
【００５９】
キャパシタ４０６の他方の電極はキャパシタ電極４２２である。キャパシタ電極４２２は、サブセット４３６の各ナノ構造エレメントの外部絶縁層のキャパシタ部上に形成され、例えば接地電圧などの基準電圧に電気的に接続されている。
【００６０】
ＴＦＴ４０４のソース電極４２８は、サブセット４２６の各ナノ構造エレメントの内部半導体材料をデータ線４１４に電気的に接続している。ＴＦＴ４０４のドレイン電極４３０は、サブセット４２６の各ナノ構造エレメントの内部半導体材料を発光素子４０８に電気的に接続している。したがってＴＦＴ４０４のドレイン電極４３０は発光素子４８０の一方の電極としても作用する。発光素子４０８の他方の電極（図示せず）は好ましくは基準電圧に接続している。
【００６１】
発光素子４０８は好ましくは、発光ダイオード、有機発光ダイオード、エレクトロルミネセント素子、または有機エレクトロルミネセント素子などの発光素子であるとよい。あるいはこの素子は液晶などの光透過素子であってもよい。図４Ｂおよび図４Ｃの発光素子４０８は、ナノワイヤなどのナノ構造材料をさらに含んでもよい。その場合、画素回路の構造によっては、発光素子４０８はキャパシタ４０６に直接接続されてもよい。したがってキャパシタ４０６はＴＦＴ４０２および／または発光素子４０８と同一のナノ構造材料で形成してもよい。
【００６２】
本発明は、ナノ構造キャパシタおよびその他のナノ構造電子コンポーネントを含むナノ構造集積回路の多くの例示的実施形態を含む。本発明を特定の実施形態に照らして説明し記載してきたが、本発明はこれに限られない。請求の範囲およびその均等物の範囲内において、本発明の範囲から逸脱することなく、細部に関して様々な改変が可能である。特に当業者であれば、上記で特に説明した様々な実施形態の多くの特徴を組み合わせて別の例示的詳細加工システムおよび方法を構成することが可能であり、これらも本発明の実施形態となることを理解する。
【図面の簡単な説明】
【００６３】
【図１Ａ】図１Ａは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｂ】図１Ｂは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｃ】図１Ｃは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｄ】図１Ｄは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｅ】図１Ｅは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｆ】図１Ｆは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｇ】図１Ｇは、本発明による集積回路で用いることができる例示的ナノリボンを示す端面断面図である。
【図１Ｈ】図１Ｈは、本発明による集積回路で用いることができるナノワイヤまたはナノロッドの例示的アレイを示す端面断面図である。
【図１Ｉ】図１Ｉは、本発明による集積回路で用いることができる、基板面に対して実質的に法線方向に配向されたナノ構造エレメントの例示的アレイを示す上面断面図である。
【図２】図２（先行技術）は、ナノワイヤチャネル材料を含む先行技術の薄膜トランジスタ（ＴＦＴ）を示す斜視図である。
【図３】図３は、本発明による、単一ナノワイヤ上に集積したＴＦＴとキャパシタとを含む回路エレメントを示す斜視図である。
【図４Ａ】図４Ａは、本発明による例示的アクティブマトリクス画素駆動回路を示す模式的回路図である。
【図４Ｂ】図４Ｂは、ナノ構造エレメントを用いた、図４Ａのアクティブマトリクス画素駆動回路の例示的集積回路実施形態を示す平面図である。
【図４Ｃ】図４Ｃは、ナノ構造エレメントを用いた、図４Ａのアクティブマトリクス画素駆動回路の例示的集積回路実施形態を示す平面図である。
【図５】図５（先行技術）は、ナノワイヤＴＦＴを含む先行技術のディスプレイ駆動回路の平面図である。
【図１Ａ】
2008072086.tif 000003
【図１Ｂ】
2008072086.tif 000004
【図１Ｃ】
2008072086.tif 000005
【図１Ｄ】
2008072086.tif 000006
【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
2008072086.tif 000009
【図１Ｈ】
2008072086.tif 000010
【図１Ｉ】
2008072086.tif 000011
【図２】
2008072086.tif 000012
【図３】
2008072086.tif 000013
【図４Ａ】
2008072086.tif 000014
【図４Ｂ】
2008072086.tif 000015
【図４Ｃ】
2008072086.tif 000016
【図５】
2008072086.tif 000017
【外国語明細書】
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