(57)【要約】【課題】不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルＮＰＬＬシンセサイザ、フラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法を提供する。【解決手段】可変分周器４と、分周比制御回路５と、位相比較器１と、低域通過フィルタ２と、電圧制御発振器３とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザにおいて、分周比制御回路５は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行うことを特徴とするフラクショナルＮＰＬＬシンセサイザ。
【請求項２】
入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理を行うことを特徴とするフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法。
【請求項３】
段階毎に変化する分周比を各々設定することで、発振周波数が偏移する段階毎の周波数を設定する周波数設定処理を行うことを特徴とする請求項２記載のフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法。
【請求項４】
分周比が変化する段数を設定することで、発振周波数が偏移する段数を設定する偏移段数設定処理を行うことを特徴とする請求項２または３記載のフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法。
【請求項５】
分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理を行うことを特徴とする請求項２記載のフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラクショナルＮＰＬＬシンセサイザ、フラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法に関するものである。
【背景技術】
【０００２】
フラクショナルＮＰＬＬシンセサイザは、設定可能な出力周波数間隔が基準信号の周波数と一致するインテジャーＮＰＬＬシンセサイザと違い、基準信号の周波数よりも小さな周波数間隔で出力信号の周波数を制御できるもので、その構成は図５に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御発振器３と、可変分周器４と、分周比制御回路１５とから構成される。
【０００３】
位相比較器１は、基準信号Ｆｒと可変分周器４の出力信号との位相差を検出して、検出結果を出力する回路である。低域通過フィルタ２は、位相比較器１の出力を平均化する回路である。電圧制御発振器３は、低域通過フィルタ２の出力電圧に応じた周波数の信号Ｆｖｃｏを発振する回路である。可変分周器４は、電圧制御発振器３が出力する信号Ｆｖｃｏの周波数を分周する回路である。分周比制御回路１５は、キャリア周波数の設定信号と変調信号とを入力されて、可変分周器４の分周比を制御する回路である。
【０００４】
ここで、分周比制御回路１５は可変分周器４の分周比を時間的に変化させ、平均値として整数でなく分数の精度で分周比を制御することを実現できるものである。この特性を利用し、電圧制御発振器３の出力信号Ｆｖｃｏの周波数をキャリア周波数から所望の周波数偏移で発振させるＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調が可能となる。一般的に、図４（ａ）に示す１，０，１からなる変調信号を分周比制御回路１５に入力すると、出力信号Ｆｖｃｏの周波数偏移は図４（ｂ）の様な正の周波数偏移と負の周波数偏移とを交互に行う矩形波になる。（例えば、特許文献１参照。）。
【０００５】
このように直接、ＦＳＫ変調をかける事ができるフラクショナルＮＰＬＬシンセサイザにおいては、変調をかけた時の発振周波数帯域を制限する為、分周比制御回路１５に変調信号を入力する際、フィルターを介して入力しており、そのときの出力信号Ｆｖｃｏの周波数偏移は図４（ｃ）の破線の様に図４（ｂ）の矩形波に比べて鈍った波形となる。
【特許文献１】特開２００１−２９８３６３号公報（５頁左欄第３１行〜第４４行、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上述の構成、方法では、特にフラクショナルＮＰＬＬシンセサイザの同チップ内にフィルタを構成する場合、チップ面積が増大して、コスト上昇の原因となってしまうという問題があった。
【０００７】
本発明は、上記事由に鑑みてなされたものであり、その目的は、不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルＮＰＬＬシンセサイザ、フラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行うことを特徴とする。
【０００９】
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。
【００１０】
請求項２の発明は、入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理を行うことを特徴とする。
【００１１】
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。
【００１２】
請求項３の発明は、請求項２において、段階毎に変化する分周比を各々設定することで、発振周波数が偏移する段階毎の周波数を設定する周波数設定処理を行うことを特徴とする。
【００１３】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【００１４】
請求項４の発明は、請求項２または３において、分周比が変化する段数を設定することで、発振周波数が偏移する段数を設定する偏移段数設定処理を行うことを特徴とする。
【００１５】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【００１６】
請求項５の発明は、請求項２において、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理を行うことを特徴とする。
【００１７】
この発明によれば、より最適な発振周波数の帯域制限が可能になる。
【発明の効果】
【００１８】
以上説明したように、本発明では、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができるという効果がある。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になるという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
（基本構成）
フラクショナルＮＰＬＬシンセサイザは図３にその基本構成を示され、従来例を示す図５と同様の構成には同一の符号を付して説明は省略する。本基本構成では、図４（ｃ）の破線に示す、変調信号にフィルタをかけたときの出力信号Ｆｖｃｏの周波数偏移の波形と同等な、図４（ｃ）の実線に示す周波数偏移を２段階に行う波形を実現する。
【００２１】
分周比制御回路５は、レジスタ５１，５２と、制御回路５３と、スイッチ５４，５５と、加算器５６とを備えており、アキュムレータを１段用いた簡単な例を示している。まず、出力信号ＦｖｃｏをＮ分周している可変分周器４の出力をクロックにして、レジスタ５１，５２は各々に設定された値分までカウントし、そのカウント値を各々、Ｋ、ΔＫとする。加算器５６では、このカウント値の和Ｋ’＝Ｋ＋ΔＫが設定されたＭ値を超えると、オーバーフローして可変分周器４において分周比Ｎ＋１を選択、実行し、最初に戻る。これを繰り返して［数１］の様に、所望の周波数偏移を持った電圧制御発振器３の出力信号Ｆｖｃｏを得ている。
【００２２】
【数１】
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【００２３】
ここでレジスタ５２は２つのレジスタ５２１，５２２からなっており、そのカウント値を各々、αΔＫ，βΔＫとする。ここで、αとβはΔＫの係数であり、αとβの和は１である。また、それぞれにレジスタ５１と接続・切断するためのスイッチ５４，５５が接続されており、スイッチ５４，５５は制御回路５３によってオン，オフされる。
【００２４】
そして、図４（ａ）に示す変調速度１／Ｔ１が既知である変調信号が制御回路５３に入ってきたときの出力信号Ｆｖｃｏの周波数偏移を図４（ｃ）に示す。変調信号のデータ１が制御回路５３に入ってくると、変調信号の立ち上がりエッジＡ１でトリガーがかかり、まずスイッチ５４をオンする。すると、カウント値αΔＫによって可変分周器４の分周比が増加して、結果として出力信号Ｆｖｃｏには、キャリア周波数に対して＋ｆ１の周波数偏移（αΔＫ分の周波数偏移）がかかる。同時に制御回路５３内のタイマー（図示せず）が作動して、Ｔ２（＜Ｔ１／２）の時間が経過するまでスイッチ５４がオンした状態となり、出力信号Ｆｖｃｏはこの間、＋ｆ１の周波数偏移がかかった状態となる。
【００２５】
次に、Ｔ１−２・Ｔ２の時間が経過するまでスイッチ５４と共にスイッチ５５がオンすると、カウント値αΔＫ＋βΔＫによって可変分周器４の分周比がさらに増加して、出力信号Ｆｖｃｏには、キャリア周波数に対して、＋（ｆ１＋ｆ２）の周波数偏移（αΔＫ＋βΔＫ分の周波数偏移）がかかった状態となる。
【００２６】
スイッチ５５がオンしてからＴ１−２・Ｔ２の時間が経過すると、スイッチ５５がオフし、レジスタ５２２のカウント値βΔＫは遮断される。スイッチ５５がオフしてからＴ２の時間が経過するまでスイッチ５４はオンのままで、可変分周器４の分周比はカウント値βΔＫ分減少して、出力信号Ｆｖｃｏは、キャリア周波数に対して＋ｆ１の周波数偏移がかかった状態になる。その状態で立ち下がりエッジＡ２を検出しない場合は同じ極性のデータが続くということなので、上記動作を繰り返す。
【００２７】
以上、変調信号のデータ１が入力された場合を説明したが、変調信号のデータ０が入力された場合や変調信号のデータ１が入力された後に立ち下がりエッジＡ２を検出した時は、同様の動作でキャリア周波数を挟んで逆に周波数偏移がかかる。
【００２８】
このようにして、可変分周器４の分周比を段階毎に変化させて出力信号Ｆｖｃｏの周波数偏移を段階毎に行うことで、図４（ｃ）破線のように高域成分を減衰させるためにフィルタをかけた信号波形と同等な、図４（ｃ）実線のように発振周波数が２段階に偏移した信号波形を実現できる。ここでは、カウンタ値αΔＫとβΔＫの２段で説明したが、例えばさらにカウンタ値γΔＫを増やせば、３段に、さらに増やせば４段と可能であるのは明らかである。また、総合してΔＫを実現するそれぞれのαΔＫ，βΔＫ，．．．と、それらをオン，オフするスイッチと、各スイッチを制御する制御回路があれば、分周比制御回路５は、アキュムレータ多段で構成されていても、ΣΔモジュレーターで構成されていても、分周比を制御する回路であればよい。
【００２９】
また、図３に示すレジスタ５２内に構成されるレジスタ５２１とレジスタ５２２のカウンタ値の係数αとβのその和を１に保つ条件下で、係数α，βの各値を制御回路５３経由で再設定することによって段階毎に変化する分周比を各々設定して、発振周波数が偏移する周波数を段階毎に任意に設定可能となる。偏移する段数が３段、４段などに増えても同様である。
【００３０】
さらに、制御回路５３において、スイッチ５４，５５のいずれをオンするかオフするかを制御することによって分周比が変化する段数を設定して、レジスタ５２内に構成されるレジスタ５２１，５２２の中から使用するレジスタを選択すると同時に、上記α，β等の係数を再設定することにより、１段階に変化させるのか、２段階に変化させるのか、あるいはさらに多くのレジスタを備えて３段階、４段階、．．．に変化させるのか等、その段数を任意に設定可能となる。
【００３１】
そして、制御回路５３内のタイマー（図示せず）において、例えば図４に示すＴ２の設定を変えることで、周波数偏移を段階的に変化させている時間を任意に設定可能となる。偏移する段数が３段、４段などに増えても同様である。
【００３２】
このように本基本構成では、従来例のように変調信号の経路に別途フィルタを備えることなしに、発振周波数帯域の制限が可能になる。さらにシステムに応じて、発振周波数が偏移する周波数、段数、及び周波数偏移を段階的に変化させている時間を最適に設定することで、より最適な発振周波数帯域の制限が可能になり、目的の発振周波数帯域制限を成し遂げることができる。
【００３３】
（実施形態）
本実施形態の分周比制御回路５は図１に示すように、図３の分周比制御回路５にメモリバッファ５７，５８を付加したもので、他の構成は上記基本構成と同様であり、同様の構成には同一の符号を付して説明は省略する。図２は、制御回路５３、及びメモリバッファ５７，５８の動作を説明するもので、まず、変調信号（送信データ）のビット数は予め判っており、メモリバッファ５７はこのビット数以上に構成されており、分周比制御回路５に入力された送信データを一旦全てバッファする。この送信データを制御回路５３が読み出して、そのビット毎のデータの極性が前のビットあるいは後のビットあるいは前後のビットの極性から変化していればそのビットにフラグＦを付加してから、メモリバッファ５８に格納する。
【００３４】
全ての送信データがメモリバッファ５８に格納されると、制御回路５３はメモリバッファ５８からデータを読み出し、フラグＦが付加されているビットについては基本構成で説明したように、可変分周器４の分周比を段階毎に変化させて出力信号Ｆｖｃｏの周波数偏移を段階毎に行う発振周波数帯域制限方法を実施する。
【００３５】
対してフラグＦが付加されていないビットについて発振周波数帯域制限の処理を行わない。例えば、データ１が連続した場合には、レジスタ５２ではレジスタ５２１のカウンタ動作の係数α＝１を設定し且つスイッチ５４をオンさせ、レジスタ５２２のカウンタ動作の係数β＝０を設定し且つスイッチ５５をオフさせることで、出力信号Ｆｖｃｏはデータ１が連続する間、キャリア周波数に対してカウント値ΔＫ分の周波数偏移がかかった状態を維持することができる。
【００３６】
なお、上記のようにレジスタ５２１のみを動作させても、あるいはレジスタ５２２のみ動作させてもよく、レジスタ５２２を動作させるときは、レジスタ５２２のカウンタ動作の係数β＝１を設定し且つスイッチ５５をオンさせ、レジスタ５２１のカウンタ動作の係数α＝０を設定し且つスイッチ５４をオフさせる。また、周波数偏移を３段，４段，．．．とした場合にはレジスタ５２を構成するレジスタ５２１，５２２，．．．のうちいずれかのレジスタを一つだけ動作させればよい。
【図面の簡単な説明】
【００３７】
【図１】実施形態のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。
【図２】同上の制御回路、及びメモリバッファの動作を示す図である。
【図３】基本構成のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。
【図４】（ａ）変調信号を示す図である。（ｂ）従来の周波数偏移を示す図である。（ｃ）本発明の周波数偏移を示す図である。
【図５】従来のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。
【符号の説明】
【００３８】
１  位相比較器
２  低域通過フィルタ
３  電圧制御発振器
４  可変分周器
５  分周比制御回路
５１，５２  レジスタ
５３  制御回路
５４，５５  スイッチ
５６  加算器
５７，５８  メモリバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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