(57)【要約】【課題】本発明は、溶融・偏在・急冷型のフューズ素子を用いた不揮発性の半導体メモリ装置において、データ保持特性における長期信頼性を向上できるようにする。【解決手段】たとえば、ポリシリコン配線の溶融・金属原子の偏在・急冷による固定というプロセスによりプログラムされて高抵抗化したフューズ素子１１のデータを読み出す場合、まず、電源端子ＶＰＧＭをＧＮＤレベル状態にする。また、セット信号ＳＥＴをＶＤＤレベルにして、セット信号ＳＥＴｔ／ＳＥＴｃを、それぞれＶＤＤ/ＧＮＤレベルにする。これにより、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ１０をともにオンさせて、フューズ素子１１に、プログラム時とは逆向きのリード電流を流すように構成されている。【選択図】      図１
2008071819.tif 000002
【特許請求の範囲】
【請求項１】
表面がシリサイド層化されたポリシリコン配線からなり、プログラム電流を流すことによって前記ポリシリコン配線を溶融させるとともに、前記シリサイド層を構成する金属原子を一方の配線端に偏在させることにより、データを不可逆かつ不揮発に記憶するフューズ素子と、
前記フューズ素子にプログラム時とは逆方向にリード電流を流すことによって、前記フューズ素子に記憶されているデータを読み出す読み出し回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記フューズ素子に前記データをプログラムするための書き込み回路をさらに具備し、
前記書き込み回路は、プログラムする前記データに応じて、前記フューズ素子の一端もしくは両端に設けられたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのオン／オフを制御することによって、前記フューズ素子に流す前記プログラム電流を制御するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＭＯＳ型トランジスタのサイズ、および、プログラム時に与えられるプログラム電圧は、前記フューズ素子だけを部分的に溶融させるのに十分な熱量を発生させることが可能なように設定されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記読み出し回路は、前記フューズ素子の一端もしくは両端に設けられたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのオン／オフを制御することによって、前記リード電流を、前記フューズ素子における金属原子の偏在の方向とは逆方向に流すものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記フューズ素子は、そのプログラム機構が、溶融・偏在・急冷というプロセスからなることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、電気的にプログラム可能なフューズ（Ｆｕｓｅ）素子を用いた不揮発性の半導体メモリ装置におけるデータの読み出し回路技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路においては、電源を落しても記憶されたデータが消失しない不揮発性のＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリの搭載が不可欠な要素となっている。ＯＴＰメモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）といった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、または、製造工程での履歴情報のような管理用のデータを記憶するためのチップＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｄａｔａ）用途など、広い分野での需要が見込まれている。
【０００３】
以下の記載においては、ＯＴＰメモリで使用される記憶素子で、素子特性を不可逆的に変化させることによりデータを記憶するタイプの素子を総称してフューズ素子と呼ぶことにする。また、フューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、特に、ｅＦｕｓｅ（Ｅｌｅｃｔｒｉｃａｌ  Ｆｕｓｅ）と呼ぶことにする。
【０００４】
ここで、メモリのリダンダンシ用途には、従来、最も安価な不揮発性メモリの記憶素子として、半導体集積回路上の配線をレーザー光によってブロウすることにより、不可逆的にデータを記憶するレーザーフューズが使用されてきた。レーザーフューズの場合、専用のフューズブロウ装置と、それを用いたブロウ工程とが必要であり、そのための設備、テストの費用がかかる。また、レーザーフューズの最小寸法は使用するレーザー光の波長で決まるため、他の回路部分との微細化の歩調が合わず、次第に占有する面積の割り合いが大きくなってきている。レーザーフューズが占める面積の増加は、半導体集積回路の製造コストを増大させる要因となる。
【０００５】
特に、レーザーフューズは、そのプログラム方法により、ウェハレベルでしかプログラムできず、パッケージ後の高速テストなどでの不良の救済が困難であった。また、チップ内に搭載されたテスト回路によるＢｕｉｌｔ−ｉｎ  Ｓｅｌｆ  Ｒｅｐａｉｒなどの、新しい技術的要求に答えることができないという問題もある。さらに、イメージセンサなどにおいては、レーザー光によるブロウの際にフューズの断片がセンサ部に飛散するので、レーザーフューズを使用することができない。
【０００６】
一方、従来において、複数のチップから構成されるシステムの場合には、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの独立した不揮発性メモリチップに各種のデータを格納させることも可能であった。しかしながら、システムを１つのチップ上に集積させたＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）の場合、不揮発性メモリもチップ内に作り込まなければならない。ＥＥＰＲＯＭのような、フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを単一チップ上に混載させることは、そのための追加のマスクおよび追加のプロセスを必要とし、コストの上昇を招く。
【０００７】
このように、従来のレーザーフューズまたはＥＥＰＲＯＭを用いていたシステムにあっては、追加のマスクおよび追加のプロセスが不要で、現代の標準的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスを使用することができる、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。
【０００８】
メモリのリダンダンシ用途をはじめ、搭載された不揮発性メモリに記憶されるデータは、何回も繰り返し書き換える必要があるものばかりではないので、現代の標準的なＣＭＯＳプロセスにより搭載することが可能なｅＦｕｓｅを記憶素子として用いるＯＴＰメモリは広い需要を持つ。
【０００９】
追加のマスクおよび追加のプロセスを必要とせずに搭載できるｅＦｕｓｅとしては、ＭＯＳトランジスタに高電圧を印加して、そのゲート絶縁膜に絶縁破壊を生じさせることにより、伝導スポットの形成にともなうゲート絶縁膜の低抵抗化を利用するようにしたＧａｔｅ−Ｏｘ  アンチフューズが知られている。また、ポリシリコン配線あるいはメタル配線に大きな電流を流し、形状または材料の分布といった配線構造を変化させることによって抵抗値を変化させる、電流溶断型のフューズ素子もよく知られている。従来は、これらの２種類のｅＦｕｓｅが主に開発されてきた。特に、ポリシリコン配線は、ＭＯＳトランジスタのゲート電極に用いられていることもあり、微細化が進んでおり、電流による構造変化を起こしやすいなどの理由から、電流溶断型のフューズ素子としては、メタル配線を用いたメタルフューズよりもポリシリコン配線を用いたポリシリコンフューズの方が一般的である。
【００１０】
かつて、ポリシリコンフューズは、大きな電流密度によりジュール熱を発生させ、配線全体を溶断する必要があった。溶断は、ジュール熱による急激な温度上昇による配線の爆発により、配線を物理的に断線させるもので、不確実な要素が多い。また、切断後の状態をコントロールできず、記憶素子としては精度を欠き、切断後の再結合といった信頼性上の問題もあった。
【００１１】
しかしながら、近年のポリシリコン配線は低抵抗化のため、その表面に、チタン（Ｔｉ）、コバルト（Ｃｏ）、または、ニッケル（Ｎｉ）などの金属と反応させたシリサイド層を形成しているので、配線全体を爆発により断線させる必要はなく、シリサイド層の構造を変化させることによって、ポリシリコンフューズとしての抵抗値を変化させることが可能である。
【００１２】
このような、シリサイド化されたポリシリコンフューズのためのプログラム機構（データ記憶の原理）としては、シリサイド層の凝集によるものと、エレクトロマイグレーション（Ｅｌｅｃｔｒｏ  Ｍｉｇｒａｔｉｏｎ）によるものとがある。シリサイド層の凝集によるプログラムとは、ポリシリコンフューズに電流が流されて、ジュール熱により高温になると、ポリシリコン配線の上面に一様に形成されているシリサイド層が凝集し、島状に分断された状態となり、高抵抗化するという機構である。これに対し、エレクトロマイグレーションによるプログラムとは、ポリシリコンフューズに電流を流すと、電流は低抵抗のシリサイド層に集中して流れ、電流の実体である電子とシリサイド層を構成する金属（金属原子核）との運動量の交換により、シリサイド層の金属原子が移動し、最終的にはシリサイド層が断線し、高抵抗化するという機構である。
【００１３】
これまでは、主に上記２つのプログラム機構にもとづいて、ポリシリコンフューズの開発は進められてきたが、新たなプログラム機構として、溶融・偏在・急冷というプロセスからなるフューズ素子がすでに提案されている（たとえば、非特許文献１参照）。
【００１４】
この溶融・偏在・急冷型のポリシリコンフューズは、まず、フューズに電流を流すと、低抵抗のシリサイド層に電流が集中し、シリサイド層で発生したジュール熱により、シリサイド化されていないポリシリコン部分の温度も上昇する。この温度上昇にともなって、フューズのシリサイド化されていないポリシリコン部分の電気抵抗が小さくなる。さらに、電流を流していくと、最も高温となるフューズの中央部付近（リンク）からシリサイド層およびポリシリコン部分の溶融がはじまる。その時点では、高温によりシリコンの電気抵抗も小さくなっているので、溶融によりシリサイド層が消失しても、溶融状態を維持するジュール熱を発生させるだけの電流を流すことができるようになっている。
【００１５】
所定の電流を流すことにより、シリサイド層を構成するＴｉ，Ｃｏ，Ｎｉなどの金属（金属原子）は電子を放出し、陽イオン（金属イオン）の状態となっている。シリサイド層が溶融した状態においても、金属は陽イオンの状態であり、電流を流している間は、電界によりフューズの陰極側に金属イオンが偏在した状態となる。この時、電流を止め、ジュール熱の供給を断つと、フューズの温度が急激に低下し、陰極側に金属イオンが偏在した状態のまま固定される。一方、陽極側は急冷によりアモルファス化シリコンの状態となり、非常に高い抵抗値を持つ。
【００１６】
このように、溶融・偏在・急冷型のポリシリコンフューズのプログラム機構とは、シリサイド層とポリシリコン配線との上下２層からなる配線構造を、アモルファス化シリコン部と金属偏在部との直列接続の構造に転換してしまうことにより、高抵抗化するものである。ところが、偏在している金属イオンは、空間的に密度差が生じた状態なので、密な領域から疎な領域へと拡散しやすく、プログラム後の素子特性（データ保持特性）を劣化させる可能性があった。
【非特許文献１】“ＭＥＬＴ−ＳＥＧＲＥＧＡＴＥ−ＱＵＥＮＣＨ  ＰＲＯＧＲＡＭＭＩＮＧ  ＯＦ  ＥＬＥＣＴＲＩＣＡＬ  ＦＵＳＥ”  ＩＥＥＥ  ０５ＣＨ３７６１６  ４３rd  Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，  Ｓａｎ  Ｊｏｓｅ，２００５  ｐｐ．３４７−３５１
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、この発明は、偏在している金属イオンが拡散するのを抑制でき、プログラムされたフューズ素子のデータ保持特性における長期信頼性を向上させることが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
本願発明の一態様によれば、表面がシリサイド層化されたポリシリコン配線からなり、プログラム電流を流すことによって前記ポリシリコン配線を溶融させるとともに、前記シリサイド層を構成する金属原子を一方の配線端に偏在させることにより、データを不可逆かつ不揮発に記憶するフューズ素子と、前記フューズ素子にプログラム時とは逆方向にリード電流を流すことによって、前記フューズ素子に記憶されているデータを読み出す読み出し回路とを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１９】
上記の構成により、偏在している金属イオンが拡散するのを抑制でき、プログラムされたフューズ素子のデータ保持特性における長期信頼性を向上させることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２１】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった半導体記憶装置の基本構成を示すものである。なお、ここでは、１チップ上に複数の回路が集積された半導体集積回路（半導体チップ）上に搭載される、たとえば、１ｂｉｔ分のフューズラッチ回路（読み出し回路／書き込み回路）を例に説明する。
【００２２】
図１に示すように、記憶素子であるフューズ素子（ＦＵＳＥ）１１の一端には、電源端子ＶＰＧＭが接続されている。また、フューズ素子１１の一端は、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＮ０１を介して接地（接地電位ＧＮＤに接続）されている。このＮＭＯＳトランジスタＭＮ０１のゲート端子には、リード信号ＲＥＡＤが供給されるようになっている。
【００２３】
一方、フューズ素子１１の他端は、ＮＭＯＳトランジスタＭＮ００を介して接地されている。このＮＭＯＳトランジスタＭＮ００のゲート端子には、プログラム信号ＰＲＯＧが供給されるようになっている。また、フューズ素子１１の他端には、直列に接続されたＮＭＯＳトランジスタＭＮ１０およびＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭＰ１０を介して、電源電圧ＶＤＤが供給されるようになっている。ＮＭＯＳトランジスタＭＮ１０のゲート端子には、セット信号ＳＥＴｔが供給されるようになっている。ＰＭＯＳトランジスタＭＰ１０のゲート端子には、セット信号ＳＥＴｃが供給されるようになっている。
【００２４】
なお、上記フューズ素子１１には、溶融・偏在・急冷型のポリシリコンフューズ（詳細については、後述する）が用いられている。
【００２５】
ＮＭＯＳトランジスタＭＮ１０およびＰＭＯＳトランジスタＭＰ１０の接続点には、それぞれ、インバータ回路ＩＮＶａの入力端およびクロックドインバータ回路Ｃ−ＩＮＶの出力端が接続されている（ノードＮ１）。インバータ回路ＩＮＶａの出力端には、クロックドインバータ回路Ｃ−ＩＮＶの入力端が接続されている（ノードＮ２）。インバータ回路ＩＮＶａは、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタＭＰ２０およびＮＭＯＳトランジスタＭＮ２０により構成されている。クロックドインバータ回路Ｃ−ＩＮＶは、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３０およびＮＭＯＳトランジスタＭＮ３０，ＭＮ３１により構成されている。ＰＭＯＳトランジスタＭＰ３０のゲート端子には上記セット信号ＳＥＴｔが、ＮＭＯＳトランジスタＭＮ３０のゲート端子には上記セット信号ＳＥＴｃが、それぞれ供給されるようになっている。ＰＭＯＳトランジスタＭＰ３１のゲート端子およびＮＭＯＳトランジスタＭＮ３１のゲート端子は、このクロックドインバータ回路Ｃ−ＩＮＶの入力端となっている。
【００２６】
すなわち、このフューズラッチ回路は、上記インバータＩＮＶａの入力に帰還がかけられるような構成とされている。
【００２７】
インバータ回路ＩＮＶａの出力端およびクロックドインバータ回路Ｃ−ＩＮＶの入力端には、インバータ回路ＩＮＶｂの入力端が接続されている。インバータ回路ＩＮＶｂは、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタＭＰ４０およびＮＭＯＳトランジスタＭＮ４０により構成されている。そして、このインバータ回路ＩＮＶｂの出力端より、出力データＤが読み出される。
【００２８】
上記セット信号ＳＥＴｃ，ＳＥＴｔは、直列に接続されたインバータ回路ＩＮＶｃ，ＩＮＶｄの入力端にセット信号ＳＥＴが与えられることにより、それぞれ生成されるようになっている。すなわち、セット信号ＳＥＴは、インバータ回路ＩＮＶｃの入力端に与えられる。インバータ回路ＩＮＶｃは、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタＭＰ５０およびＮＭＯＳトランジスタＭＮ５０により構成されている。そして、このインバータ回路ＩＮＶｃの出力端より、上記セット信号ＳＥＴｃが取り出される。また、このセット信号ＳＥＴｃは、インバータ回路ＩＮＶｄの入力端に与えられる。インバータ回路ＩＮＶｄは、電源電圧ＶＤＤと接地電位ＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタＭＰ６０およびＮＭＯＳトランジスタＭＮ６０により構成されている。そして、このインバータ回路ＩＮＶｄの出力端より、上記セット信号ＳＥＴｔが取り出される。
【００２９】
このような構成において、待機時は、全ての入力信号ＰＲＯＧ，ＲＥＡＤ，ＳＥＴがＧＮＤレベルとなり、電源端子ＶＰＧＭは外部電源（図示していない）と電気的に接続されていない状態、つまり、ハイインピーダンス状態となっている。
【００３０】
プログラム時には、電源端子ＶＰＧＭを外部電源と接続し、その電位を所定の電圧（プログラム電圧）まで引き上げる。また、プログラム信号ＰＲＯＧをＶＤＤレベルにして、選択用のＮＭＯＳトランジスタＭＮ００をオンさせる。これにより、フューズ素子１１にプログラム電流が流れる。このとき、上記プログラム電流は、電源端子ＶＰＧＭ−フューズ素子１１−ＮＭＯＳトランジスタＮＭ００−接地電位ＧＮＤという向きに流れる。その際、フューズ素子１１は、溶融−偏在−急冷のプロセスにより高抵抗化する、つまり、データ（たとえば、“１”）がプログラムされる。
【００３１】
ここで、フューズ素子１１に対し、上記プログラム電流を流すためのＭＯＳトランジスタ（本実施形態では、ＮＭＯＳトランジスタＭＮ００）のサイズ、および、上記プログラム電圧は、上記フューズ素子１１だけを部分的に溶融させるのに十分な熱量を発生させることが可能であり、かつ、体積膨張によるクラックの発生や爆発に至らせるような熱量を発生させることがないように設定することが重要である。
【００３２】
一方、リード時には、電源端子ＶＰＧＭをハイインピーダンス状態、もしくは、ＧＮＤレベル状態に設定する。電源端子ＶＰＧＭのノードがハイインピーダンス状態の場合は、リード信号ＲＥＡＤをＶＤＤレベルとすることで、リード用のＮＭＯＳトランジスタＭＮ０１がオンとなる。これにより、電源端子ＶＰＧＭのノードをＧＮＤレベルとすることができる。また、セット信号ＳＥＴをＶＤＤレベルにすると、セット信号ＳＥＴｔ／ＳＥＴｃがそれぞれＶＤＤ／ＧＮＤレベルになる。これにより、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ１０がともにオンとなり、上記フューズ素子１１にリード電流が流れる。このとき、上記リード電流は、電源電圧ＶＤＤ−ＰＭＯＳトランジスタＭＰ１０−ＮＭＯＳトランジスタＭＮ１０−フューズ素子１１−ＮＭＯＳトランジスタＭＮ０１−接地電位ＧＮＤという向きに流れる。このように、プログラム時とリード時とでは、フューズ素子１１に流れる電流の向きが逆になる。
【００３３】
図２は、上記したフューズ素子１１の構成例を示すものである。溶融・偏在・急冷型のポリシリコンフューズからなる上記フューズ素子１１は、シリサイド化されたポリシリコンフューズと同一の構成を有するものであって、たとえば、第１の端子（一方の配線端）Ｃ１、第２の端子（他方の配線端）Ｃ２、および、第１，第２の端子Ｃ１，Ｃ２の相互間を接続するように設けられたフューズリンクＦＬにより構成されている。これら第１，第２の端子Ｃ１，Ｃ２およびフューズリンクＦＬは、ＭＯＳトランジスタのゲート端子（または、表面がシリサイド層化されたポリシリコン配線）と同一の材料を用いて形成されている。
【００３４】
すなわち、第１，第２の端子Ｃ１，Ｃ２およびフューズリンクＦＬは、たとえば図２に示すように、ポリシリコン層１３およびシリサイド層１５の、上下２層からなる配線構造を有して形成されている。シリサイド層１５は、ポリシリコン層１３の表面に自己整合的に形成されている。シリサイド層１５としては、たとえばＴｉ（チタン），Ｃｏ（コバルト），Ｎｉ（ニッケル），Ｗ（タングステン）などの金属が用いられている。
【００３５】
第１の端子Ｃ１には、シリサイド層１５を介して、複数のコンタクト２１が接続されている。複数のコンタクト２１には、上部配線２３が接続されている。この上部配線２３は、上記した選択用のＮＭＯＳトランジスタＭＮ００に接続されている。第２の端子Ｃ２には、シリサイド層１５を介して、複数のコンタクト２５が接続されている。複数のコンタクト２５には、上部配線２７が接続されている。この上部配線２７は、上記したリード用のＮＭＯＳトランジスタＭＮ０１に接続されている。上記コンタクト２１，２５としては、ポリシリコン層１３およびシリサイド層１５を構成する金属よりも融点の高い金属が用いられる。
【００３６】
なお、上記した構成においては、１ｂｉｔ分のフューズラッチ回路を例に示したが、実際の半導体集積回路上には、複数ビット分のフューズ素子１１が用意（搭載）される。複数ビット分のフューズ素子１１を用意する場合、各フューズ素子１１の選択的プログラムを可能にするため、プログラム信号ＰＲＯＧをビットごとに制御できるように、フューズラッチ回路を構成しなければならない。プログラム信号ＰＲＯＧ以外の入力信号および外部電源は共通化できる。
【００３７】
次に、図３を参照して、上記したフューズラッチ回路のプログラム時の動作（フューズ素子１１の溶融・偏在・急冷のプロセス）について説明する。なお、同図（ａ）は、プログラム後のフューズ素子１１の断面構造を示すものであり、同図（ｂ）は、その断面の位置に対応した金属原子の密度分布を示すものである。ここでは、便宜上、同図（ａ）に示すフューズ素子１１の断面において、偏在金属領域１１ａを明確な境界をもって示しているが、実際にはなだらかな密度分布を持つ。また、同図（ｂ）において、実線はプログラム直後の金属原子の密度分布を示すもので、金属原子がフューズリンクＦＬの一方の端部（偏在金属領域１１ａ）側に偏在している様子を示している。一方、破線は、長時間にわたって放置した後の金属原子の密度分布、つまり、金属原子が密度の高い偏在金属領域１１ａから低い領域（アモルファスシリコン領域１１ｂ）側へと拡散する様子を示している。
【００３８】
プログラム時、ハイインピーダンス状態にある電源端子ＶＰＧＭを外部電源に接続し、その電位をプログラム電圧まで引き上げる。また、プログラム信号ＰＲＯＧをＶＤＤレベルにして、選択用のＮＭＯＳトランジスタＭＮ００をオンさせる。これにより、フューズ素子１１に対し、図３（ａ）に矢印で示す方向にプログラム電流が流れる。その後、プログラム電流の供給を断つことにより、フューズ素子１１は、溶融−偏在−急冷のプロセスによって高抵抗化する。すなわち、フューズ素子１１では、シリサイド層１５を形成していた金属原子が、選択用のＮＭＯＳトランジスタＭＮ００が接続されているノードＮ０側に偏在した状態になる。これにより、フューズリンクＦＬに、アモルファスシリコン領域１１ｂと高抵抗の偏在金属領域１１ａとが形成されて、データとしての、たとえば“１”がプログラムされた状態となる。
【００３９】
次に、図４を参照して、上記したフューズラッチ回路のリード時の動作について説明する。リード時、電源端子ＶＰＧＭをＧＮＤレベル状態にする。また、セット信号ＳＥＴをＶＤＤレベルにして、セット信号ＳＥＴｔ／ＳＥＴｃを、それぞれＶＤＤ／ＧＮＤレベルにする。こうして、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ１０をともにオンさせる。これにより、フューズ素子１１に対し、図４に矢印で示す方向にリード電流が流れる。
【００４０】
このとき、データの“１”がプログラムされて、フューズ素子１１が高抵抗の状態にあると、ノードＮ１のレベルはＶＤＤレベルに近い高レベルの状態になる。このノードＮ１の高レベルが、ＰＭＯＳトランジスタＭＰ２０およびＮＭＯＳトランジスタＭＮ２０からなるインバータ回路ＩＮＶａの回路しきい値よりも高くなると、そのインバータ回路ＩＮＶａの出力であるノードＮ２のレベルがＧＮＤレベルとなる。結果として、フューズラッチ回路の出力である、インバータ回路ＩＮＶｂからの出力データＤはＶＤＤレベルとなる。その際、ＮＭＯＳトランジスタＭＮ３０，ＭＮ３１およびＰＭＯＳトランジスタＭＰ３０，ＭＰ３１からなるクロックドインバータＣ−ＩＮＶの出力は、上記セット信号ＳＥＴｔ／ＳＥＴｃがＶＤＤ／ＧＮＤレベルのため、ハイインピーダンス状態となっている。つまり、ノードＮ１へのフィードバックはない。
【００４１】
この状態において、セット信号ＳＥＴをＶＤＤレベルからＧＮＤレベルに落すと、セット信号ＳＥＴｔ／ＳＥＴｃがＧＮＤ／ＶＤＤレベルとなる。これにより、ノードＮ１／Ｎ２のレベルがＶＤＤ／ＧＮＤレベルのまま保持されて、出力データＤのＶＤＤレベルを維持する（ラッチ動作）。
【００４２】
逆に、データの未プログラム（たとえば、データとしての“０”のプログラム）により、フューズ素子１１が低抵抗の状態にあると、セット信号ＳＥＴをＶＤＤレベルに上げた際に、ノードＮ１がＧＮＤレベルに近い低レベルの状態になる。このノードＮ１の低レベルがＧＮＤレベルに近い状態となり、ＮＭＯＳトランジスタＭＮ２０およびＰＭＯＳトランジスタＭＰ２０からなるインバータ回路ＩＮＶａの回路しきい値よりも低くなると、そのインバータ回路ＩＮＶａの出力であるノードＮ２のレベルがＶＤＤレベルとなる。結果として、フューズラッチ回路の出力である、インバータ回路ＩＮＶｂからの出力データＤはＧＮＤレベルとなる。
【００４３】
この状態において、セット信号ＳＥＴをＶＤＤレベルからＧＮＤレベルに落とすと、ノードＮ１／Ｎ２のレベルがＧＮＤ／ＶＤＤレベルのまま保持されて、出力データＤのＧＮＤレベルを保持する（ラッチ動作）。
【００４４】
ここで、上記したリード動作により、フューズ素子１１のプログラム状態を検知する、つまり、抵抗化の状態を判別することによって、フューズ素子１１が記憶するデータを容易に確定／保持することができる。
【００４５】
すなわち、リード時には、プログラム時のプログラム電流と逆方向のリード電流を流すようにしている。これにより、たとえば図４に示すように、リード電流を構成する電子（キャリア）３１が金属原子３３の核と運動量を交換することによって、金属原子３３は、たとえば図３（ｂ）に破線で示した拡散の方向とは逆の方向に押し戻されることになる。したがって、単にデータの読み出しによらず、リード時に引き起こされる、好ましくない特性変動を抑制できるようになるものである。
【００４６】
上記したように、その表面を金属と反応させることによって低抵抗化したポリシリコン配線を、不可逆的なデータを電気的にプログラム可能な不揮発性の記憶素子（フューズ素子）として用いる半導体記憶装置において、フューズ素子に記憶されているデータを読み出して一時的に記憶するためのフューズラッチ回路によって、ポリシリコン配線の溶融・金属原子の偏在・急冷による固定というプロセスによりプログラムされて高抵抗化したフューズ素子のデータを読み出す際には、プログラム時とは逆向きのリード電流を流すことにより、偏在している金属原子（金属イオン）の拡散を防いで、データ保持特性における長期信頼性を向上させることが可能となるものである。
【００４７】
なお、上記した実施形態においては、読み出し回路／書き込み回路がラッチ回路を備える場合を例に説明したが、これに限らず、たとえばラッチ回路を備えていない、読み出し回路／書き込み回路および読み出し専用の回路にも同様に適用できる。
【００４８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４９】
【図１】この発明の第１の実施形態にしたがった、フューズラッチ回路の構成例を示す回路図。
【図２】図１のフューズラッチ回路により制御されるフューズ素子の構成例を示す断面図。
【図３】図１のフューズラッチ回路による、図２のフューズ素子に対するプログラム動作を説明するために示す図。
【図４】図１のフューズラッチ回路による、図２のフューズ素子に対するリード動作を説明するために示す断面図。
【符号の説明】
【００５０】
１１…フューズ素子、１１ａ…偏在金属領域、１１ｂ…アモルファスシリコン領域、１３…ポリシリコン層、１５…シリサイド層、ＦＬ…フューズリンク、ＩＮＶａ，ＩＮＶｂ，ＩＮＶｃ，ＩＮＶｄ…インバータ回路、Ｃ−ＩＮＶ…クロックドインバータ回路、ＭＮ００，ＭＮ０１，ＭＮ１０，ＭＮ２０，ＭＮ３０，ＭＮ３１，ＭＮ４０，ＭＮ５０，ＭＮ６０…ＮＭＯＳトランジスタ、ＭＰ１０，ＭＰ２０，ＭＰ３０，ＭＰ３１，ＭＰ４０，ＭＰ５０，ＭＰ６０…ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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