(57)【要約】      （修正有）【課題】メモリセル領域が狭められたＤＲＡＭメモリセルアレイを提供する。【解決手段】各メモリセルは、ストレージキャパシタ３、アクセス用のトランジスタ１６、第１方向に沿って配置された複数の各ビット線２、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線８、表面を有する半導体基板１、上記半導体基板に形成され、上記第２方向に伸びる複数の各能動領域を有する。上記アクセス用の各トランジスタは、上記各能動領域無いに部分的に形成されており、かつ、上記各ストレージキャパシタの対応する一つと対応する各ビット線とを電気的に接続する。上記アクセス用の各トランジスタのゲート電極１９は、対応するワード線８に接続されている。上記ストレージキャパシタのキャパシタ用の誘電体３８は、比誘電率が８を超えたものである。上記各ワード線は、上記各ビット線の上方に配置されている。【選択図】図１Ａ
2008072106.tif 000002
【特許請求の範囲】
【請求項１】
ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、
第１方向に沿って配置された複数の各ビット線と、
上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、
表面を備えた半導体基板と、
上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、
上記アクセス用の各トランジスタは、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続し、
上記アクセス用の各トランジスタにおけるそれぞれのゲート電極は、対応するワード線に接続されており、
上記ストレージキャパシタのキャパシタ用の誘電体は、８を超える比誘電率を備え、
上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを含む集積回路。
【請求項２】
上記各ゲート電極は、それぞれ、溝の内壁に配置されており、
上記溝は、上記半導体基板内に対し伸びている請求項１に記載の集積回路。
【請求項３】
上記各ゲート電極は、それぞれ、板状部を含むことにより、上記ゲート電極が上記トランジスタのチャネルを３面から囲むようになっている請求項１に記載の集積回路。
【請求項４】
上記各ストレージキャパシタは、それぞれ、第１のキャパシタ電極、第２のキャパシタ電極、および上記第１および第２の各キャパシタ電極間に配置された上記誘電体の層を含むトレンチキャパシタであり、
上記第１および第２の各キャパシタ電極、および上記誘電体の層は、上記半導体基板内に伸びるトレンチ内に配置されている請求項１に記載の集積回路。
【請求項５】
上記ゲート電極は、ゲートコンタクトを介して対応するワード線と接続されている請求項１に記載の集積回路。
【請求項６】
上記アクセス用の各トランジスタは、それぞれ、第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルの電気的な導電性を制御する上記ゲート電極、並びに、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁する絶縁性のスペーサを含み、
上記スペーサは、上記半導体基板の表面に対し直交する方向に伸びている請求項１に記載の集積回路。
【請求項７】
第１および第２の各ソース／ドレイン領域間を接続するチャネルは、上記半導体基板の表面方向に対する、各垂直部分および水平部分を含み、
上記水平部分は、上記ゲート電極の底部側に対し隣り合っている請求項１に記載の集積回路。
【請求項８】
上記各ワード線は、金属からなっている請求項１に記載の集積回路。
【請求項９】
ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、
第１方向に沿って配置された複数の各ビット線と、
上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、
表面を備えた半導体基板と、
上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、
上記アクセス用の各トランジスタは、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続し、
上記各トランジスタは、それぞれ、
上記ストレージキャパシタの電極に接続された第１のソース／ドレイン領域と、
上記基板の表面に隣り合う第２のソース／ドレイン領域、
上記第１および第２の各ソース／ドレイン領域間を接続し、上記能動領域内に配置さ
れるチャネル領域、および、
上記チャネル領域に沿って配置され、上記第１および第２の各ソース／ドレイン領域
間に流れる電流を制御し、上記各ワード線の一つに接続されているゲート電極を含み、
上記各ゲート電極は、それぞれ、底部側を備え、上記各ワード線は、それぞれ底部側
を備え、上記各ゲート電極の底部側は、上記各ワード線の底部側の下方に配置されてお
り、かつ、上記各ワード線は、上記各ビット線の上方に配置されており、
上記各ストレージキャパシタは、それぞれ、第１のキャパシタ電極、第２のキャパシ
タ電極、および上記第１および第２の各キャパシタ電極間に配置された上記誘電体の層
を含み、上記キャパシタ用の誘電体は、８を超える比誘電率を有しているメモリセルアレイを含む集積回路。
【請求項１０】
ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、
第１方向に沿って配置された複数の各ビット線と、
上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、
表面を備えた半導体基板と、
上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、
上記アクセス用の各トランジスタは、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続し、
上記キャパシタの電極は、上記半導体基板の上方に配置された導電性構造体を介して上記アクセス用のトランジスタに接続され、
上記各トランジスタのそれぞれのゲート電極は、対応するワード線と接続され、
上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを含む集積回路。
【請求項１１】
上記各ゲート電極は、それぞれ、溝の内壁に配置されており、
上記溝は、上記半導体基板内に対し伸びている請求項１０に記載の集積回路。
【請求項１２】
上記各ストレージキャパシタは、それぞれ、第１のキャパシタ電極、第２のキャパシタ電極、および上記第１および第２の各キャパシタ電極間に配置された上記誘電体の層を含むトレンチキャパシタであり、
上記第１および第２の各キャパシタ電極、および上記誘電体の層は、上記半導体基板内に伸びるトレンチ内に配置されている請求項１０に記載の集積回路。
【請求項１３】
上記ゲート電極は、ゲートコンタクトを介して対応するワード線と接続されている請求項１０に記載の集積回路。
【請求項１４】
上記アクセス用の各トランジスタは、それぞれ、第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルの電気的な導電性を制御する上記ゲート電極、並びに、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁する、絶縁性のスペーサを含み、
上記スペーサは、上記半導体基板の表面に対し直交する方向に伸びている請求項１０に記載の集積回路。
【請求項１５】
上記各アクセス用のトランジスタは、それぞれ、第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間を接続するチャネルを含み、
上記チャネルは、上記半導体基板の表面方向に対する、各垂直部分および水平部分を備え、上記水平部分は、上記ゲート電極の底部側に対し隣り合っている請求項１０に記載の集積回路。
【請求項１６】
上記各ワード線は、金属からなる請求項１０に記載の集積回路。
【請求項１７】
上記各ゲート電極は、それぞれ、板状部を含むことにより、上記ゲート電極が上記トランジスタのチャネルを３面から囲むようになっている請求項１０に記載の集積回路。
【請求項１８】
上記各ゲート電極は、それぞれ、溝の内壁に配置されており、
上記溝は、上記半導体基板内に対し伸びている請求項１０に記載の集積回路。
【請求項１９】
ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、
第１方向に沿って配置された複数の各ビット線と、
上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、
表面を備えた半導体基板と、
上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、
上記アクセス用の各トランジスタは、それぞれ、上記各ストレージキャパシタの対応する一つおよび対応する上記各ビット線を電気的に接続し、
上記各トランジスタのゲート電極は、それぞれ、上記半導体基板内に対し伸びている溝の内壁に配置されており、
上記ゲート電極は、板状部を含むことにより、上記ゲート電極が上記トランジスタのチャネルを３面から囲むようになっており、
上記アクセス用の各トランジスタにおけるそれぞれのゲート電極は、対応するワード線と接続され、
上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを含む集積回路。
【請求項２０】
上記各ストレージキャパシタは、それぞれ、第１のキャパシタ電極、第２のキャパシタ電極、および上記第１および第２の各キャパシタ電極間に配置された上記誘電体の層を含むトレンチキャパシタであり、
上記第１および第２の各キャパシタ電極、および上記誘電体の層は、上記半導体基板内に伸びるトレンチ内に配置されている請求項１９に記載の集積回路。
【請求項２１】
上記ゲート電極は、ゲートコンタクトを介して対応するワード線と接続されている請求項１９に記載の集積回路。
【請求項２２】
上記アクセス用の各トランジスタは、それぞれ、第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルの電気的な導電性を制御する上記ゲート電極、並びに、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁する、絶縁性のスペーサを含み、
上記スペーサは、上記半導体基板の表面に対し直交する方向に伸びている請求項１９に記載の集積回路。
【請求項２３】
第１および第２の各ソース／ドレイン領域間を接続する上記チャネルは、上記半導体基板の表面方向に対する、各垂直部分および水平部分を含み、
上記水平部分は、上記ゲート電極の底部側に対し隣り合っている請求項１９に記載の集積回路。
【請求項２４】
上記各ワード線は、金属からなる請求項１９に記載の集積回路。
【請求項２５】
表面を有する半導体基板を形成する工程と、
各ストレージキャパシタを形成する工程と、
上記半導体基板内に各能動領域を設定する工程と、
上記各能動領域の一つずつに対応するアクセス用の各トランジスタを形成する工程と、
第１方向に沿って伸びる複数の各ビット線を形成する工程と、
第２方向に沿って伸び、複数の各ゲート電極とそれぞれ接続される複数の各ワード線を形成する工程とを含み、
上記各能動領域は、上記第２方向に伸びており、
上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、
上記ストレージキャパシタのキャパシタ用の誘電体を形成する工程は、上記各ビット線を形成する工程の後であるメモリセルアレイを含む集積回路の形成方法。
【請求項２６】
上記各ストレージキャパシタを形成する工程は、
側壁を有するトレンチを上記半導体基板内に伸びるように形成するステップと、
上記側壁に隣り合う第１のキャパシタ電極を形成し、犠牲充填材をトレンチに充填し、上記各ビット線を形成した工程の後に上記犠牲充填材が除去されるステップを有する請求項２５に記載の方法。
【請求項２７】
上記犠牲充填材をトレンチに充填した後に、上記犠牲充填材の一部が、上記基板表面から突出した突出部を形成し、
第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルに沿って配置された上記ゲート電極を形成することを備えたアクセス用のトランジスタを形成し、
上記突出部をシャドウイングマスクとして用いて、イオン傾き注入により、上記第２のソース／ドレイン領域の内部にイオンを注入するように追加イオン注入を実行する請求項２６に記載の方法。
【請求項２８】
上記キャパシタ用の誘電体は、８を超える比誘電率を有する誘電体である請求項２５に記載の方法。
【請求項２９】
さらに、
第１および第２の各ソース／ドレイン領域を形成する工程と、
絶縁性のスペーサを形成する工程とを含み、
上記絶縁性のスペーサは、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁し、かつ、上記半導体基板の表面に対し直交する方向に伸びている請求項２５に記載の方法。
【請求項３０】
上記各ゲート電極を形成する工程は、上記各ビット線を形成する工程の後である請求項２５に記載の方法。
【請求項３１】
表面を有する半導体基板を形成する工程と、
各側壁を有する各トレンチを上記半導体基板に形成し、上記各トレンチに好適な各材料を充填し、上記各材料を上記基板表面から突出させて、各突出部を形成することにより各ストレージキャパシタを形成する工程と、
上記半導体基板内に各能動領域を設定する工程と、
第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルに沿って配置された上記ゲート電極を形成することによって、上記各能動領域のそれぞれに対応するアクセス用の各トランジスタを形成する工程と、
対応する第２のソース／ドレイン領域とそれぞれ接続される複数の各ビット線を第１方向に沿って伸びるように形成する工程と、
複数の各ゲート電極とそれぞれ接続される複数の各ワード線を第２方向に沿って伸びるように形成する工程とを含み、
上記各能動領域は、上記第２方向に伸びており、
上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、
上記各突出部をシャドウイングマスクとして用いて、イオン傾き注入により、上記第２のソース／ドレイン領域の内部にイオンを注入するように追加イオン注入を実行するメモリセルアレイを含む集積回路の形成方法。
【請求項３２】
上記ストレージキャパシタの誘電体は、比誘電率が８を超える誘電体である請求項３１に記載の方法。
【請求項３３】
さらに、絶縁性のスペーサを形成する工程とを含み、
上記絶縁性のスペーサは、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁し、かつ、上記半導体基板の表面に対し直交する方向に伸びている請求項３１に記載の方法。
【請求項３４】
上記各ゲート電極を形成する工程は、上記各ビット線を形成する工程の後である請求項３１に記載の方法。
【請求項３５】
表面を有する半導体基板を形成する工程と、
各ストレージキャパシタを形成する工程と、
上記半導体基板内に各能動領域を設定する工程と、
アクセス用の各トランジスタを、上記各トランジスタのチャネルに沿って配置された、対応するゲート電極をそれぞれ形成することによって、上記各能動領域のそれぞれに対応して形成する工程と、
複数の各ビット線を第１方向に沿って伸びるように形成する工程と、
複数の各ゲート電極とそれぞれ接続される複数の各ワード線を第２方向に沿って伸びるように形成する工程とを含み、
上記各能動領域は、上記第２方向に伸びており、
上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、
上記各ゲート電極を形成する工程は、上記各ビット線を形成する工程の後であるメモリセルアレイを含む集積回路の形成方法。
【請求項３６】
上記各ゲート電極を形成する工程は、上記半導体基板内に伸びる溝を設定するステップを備える請求項３５に記載の方法。
【請求項３７】
上記ストレージキャパシタの誘電体は、比誘電率が８を超える誘電体である請求項３５に記載の方法。
【請求項３８】
さらに、
第１および第２の各ソース／ドレイン領域を形成する工程と、
絶縁性のスペーサを形成する工程とを含み、
上記絶縁性のスペーサは、上記第１および第２の各ソース／ドレイン領域から上記ゲート電極を電気的に絶縁し、かつ、上記半導体基板の表面に対し直交する方向に伸びている請求項３５に記載の方法。
【請求項３９】
電荷を保持するための手段およびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、
第１方向に沿って配置された複数の各ビット線と、
上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、
上記アクセス用の各トランジスタは、上記電荷を保持するための各手段の対応するそれぞれを、対応する各ビット線に接続するものであり、
上記アクセス用の各トランジスタは、それぞれ、対応するワード線と接続されて、電流の流れを制御するための手段を備え、
上記電荷を保持するための手段におけるキャパシタ用の誘電体は、８を超える比誘電率を備え、
上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを含む集積回路。
【請求項４０】
上記アクセス用の各トランジスタは、上記各能動領域内の一部に形成されている請求項１に記載の集積回路。
【請求項４１】
上記各能動領域は、上記各ビット線の配置方向と異なる方向に配置されている請求項１に記載の集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の分野〕
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルなどの複数のメモリセルを備えたメモリセルアレイに関する。
【０００２】
〔背景〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、一般的には、記憶された情報を示す電荷を蓄積するためのストレージキャパシタと、当該ストレージキャパシタに接続されたアクセス用のトランジスタとを備えている。
【０００３】
アクセス用のトランジスタは、第１および第２のソース／ドレイン領域、第１のソース／ドレイン領域と第２のソース／ドレイン領域とをつなぐチャネル、および第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に流れる電流を制御するためのゲート電極を備えている。
【０００４】
ゲート電極は、ゲート絶縁膜によって、チャネルから電気的に絶縁されている。上記トランジスタは、通常、部分的にはシリコン基板などの半導体基板内に形成されている。上記トランジスタが形成されている内部部分は、一般的には能動領域と称される。
【０００５】
従来のＤＲＡＭメモリセルアレイでは、ゲート電極がワード線の一部を形成している。対応するワード線を介してアクセス用のトランジスタをアドレスすることによって、ストレージキャパシタ内に記憶された情報が読み出される。
【０００６】
今日用いられているＤＲＡＭメモリセルでは、ストレージキャパシタは、基板表面に対して垂直方向に基板内に伸びるトレンチ内に２つの各キャパシタ電極が配置されているトレンチキャパシタとして形成されている。ＤＲＡＭメモリセルの別の形態では、電荷は、基板表面上に形成されたスタックドキャパシタ内に蓄積される。
【０００７】
一般的には、メモリセル領域が狭められたＤＲＡＭメモリセルアレイが必要とされている。さらに、ストレージキャパシタの容量は、最低値を超える必要がある。上記および上記以外の理由により、本発明が必要とされる。
【０００８】
〔概要〕
本発明は、メモリセルアレイおよびメモリセルアレイの形成方法を提供する。本発明に係る一実施形態では、メモリセルアレイは、ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、第１方向に沿って配置された複数の各ビット線と、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、表面を備えた半導体基板と、上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、上記アクセス用の各トランジスタは、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続し、上記アクセス用の各トランジスタにおけるそれぞれのゲート電極は、対応するワード線に接続されており、上記ストレージキャパシタのキャパシタ用の誘電体は、８を超える比誘電率を備え、上記各ワード線は、上記各ビット線の上方に配置されている。
【０００９】
本発明に係る他の実施形態では、メモリセルアレイは、ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、第１方向に沿って配置された複数の各ビット線と、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、表面を備えた半導体基板と、上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、上記アクセス用の各トランジスタは、上記各能動領域内の一部に形成され、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続するものであり、上記各トランジスタは、それぞれ、上記ストレージキャパシタの電極に接続された第１のソース／ドレイン領域と、上記基板の表面に隣り合う第２のソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間を接続し、上記能動領域内に配置されるチャネル領域、および、上記チャネル領域に沿って配置され、上記第１および第２の各ソース／ドレイン領域間に流れる電流を制御し、上記各ワード線の一つに接続されているゲート電極を含み、上記各ゲート電極は、それぞれ、底部側を備え、上記各ワード線は、それぞれ底部側を備え、上記各ゲート電極の底部側は、上記各ワード線の底部側の下方に配置されており、かつ、上記各ワード線は、上記各ビット線の上方に配置されており、上記各ストレージキャパシタは、それぞれ、第１のキャパシタ電極、第２のキャパシタ電極、および上記第１および第２の各キャパシタ電極間に配置された上記誘電体の層を含み、上記キャパシタ用の誘電体は、８を超える比誘電率を有している。
【００１０】
さらに他の実施形態では、本発明は、ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、第１方向に沿って配置された複数の各ビット線と、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、表面を備えた半導体基板と、上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、上記アクセス用の各トランジスタは、上記各能動領域内の一部に形成され、上記各ストレージキャパシタの対応する一つ、および対応する上記各ビット線をそれぞれ電気的に接続するものであり、上記キャパシタの電極は、上記半導体基板の上方に配置された導電性構造体を介して上記アクセス用のトランジスタに接続され、上記各トランジスタのそれぞれのゲート電極は、対応するワード線と接続され、上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを提供する。
【００１１】
さらに他の実施形態では、本発明は、ストレージキャパシタおよびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、第１方向に沿って配置された複数の各ビット線と、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、表面を備えた半導体基板と、上記半導体基板内に形成され、上記第２方向にそれぞれ伸びる、複数の各能動領域とを有し、上記アクセス用の各トランジスタは、それぞれ、上記各能動領域内の一部に形成され、上記各ストレージキャパシタの対応する一つおよび対応する上記各ビット線を電気的に接続するものであり、上記各トランジスタのゲート電極は、それぞれ、上記半導体基板内に対し伸びている溝の内壁に配置されており、上記ゲート電極は、板状部を含むことにより、上記ゲート電極が上記トランジスタのチャネルを３面から囲むようになっており、上記アクセス用の各トランジスタにおけるそれぞれのゲート電極は、対応するワード線と接続され、上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを提供する。
【００１２】
さらに他の実施形態では、本発明は、表面を有する半導体基板を形成する工程と、各ストレージキャパシタを形成する工程と、上記半導体基板内に各能動領域を設定する工程と、上記各能動領域の一つずつに対応するアクセス用の各トランジスタを形成する工程と、第１方向に沿って伸びる複数の各ビット線を形成する工程と、第２方向に沿って伸び、複数の各ゲート電極とそれぞれ接続される複数の各ワード線を形成する工程とを含み、上記各能動領域は、上記第２方向に伸びており、上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、上記ストレージキャパシタのキャパシタ用の誘電体を形成する工程は、上記各ビット線を形成する工程の後である、メモリセルアレイの形成方法を提供する。
【００１３】
さらに他の実施形態では、本発明は、表面を有する半導体基板を形成する工程と、各側壁を有する各トレンチを上記半導体基板に形成し、上記各トレンチに好適な各材料を充填し、上記各材料を上記基板表面から突出させて、各突出部を形成することにより各ストレージキャパシタを形成する工程と、上記半導体基板内に各能動領域を設定する工程と、第１および第２の各ソース／ドレイン領域、上記第１および第２の各ソース／ドレイン領域間に形成されたチャネル、上記チャネルに沿って配置された上記ゲート電極を形成することによって、上記各能動領域のそれぞれに対応するアクセス用の各トランジスタを形成する工程と、対応する第２のソース／ドレイン領域とそれぞれ接続される複数の各ビット線を第１方向に沿って伸びるように形成する工程と、複数の各ゲート電極とそれぞれ接続される複数の各ワード線を第２方向に沿って伸びるように形成する工程とを含み、上記各能動領域は、上記第２方向に伸びており、上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、上記各突出部をシャドウイングマスクとして用いて、イオン傾き注入により、上記第２のソース／ドレイン領域の内部にイオンを注入するように追加イオン注入を実行する、メモリセルアレイの形成方法を提供する。
【００１４】
さらに他の実施形態においては、本発明は、表面を有する半導体基板を形成する工程と、各ストレージキャパシタを形成する工程と、上記半導体基板内に各能動領域を設定する工程と、アクセス用の各トランジスタを、上記各トランジスタのチャネルに沿って配置された、対応するゲート電極をそれぞれ形成することによって、上記各能動領域のそれぞれに対応して形成する工程と、複数の各ビット線を第１方向に沿って伸びるように形成する工程と、複数の各ゲート電極とそれぞれ接続される複数の各ワード線を第２方向に沿って伸びるように形成する工程とを含み、上記各能動領域は、上記第２方向に伸びており、上記各ビット線を形成する工程は、上記各ワード線を形成する工程の前であり、上記各ゲート電極を形成する工程は、上記各ビット線を形成する工程の後であるメモリセルアレイを含む集積回路の形成方法を提供する。
【００１５】
さらに他の実施形態では、本発明は、電荷を保持するための手段およびアクセス用のトランジスタをそれぞれ備えた、複数の各メモリセルと、第１方向に沿って配置された複数の各ビット線と、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線と、上記アクセス用の各トランジスタは、上記電荷を保持するための各手段の対応するそれぞれを、対応する各ビット線に接続するものであり、上記アクセス用の各トランジスタは、それぞれ、対応するワード線と接続されて、電流の流れを制御するための手段を備え、上記電荷を保持するための手段におけるキャパシタ用の誘電体は、８を超える比誘電率を備え、上記各ワード線は、上記各ビット線の上方に配置されているメモリセルアレイを提供する。
【００１６】
上述した何れの各実施形態においても、上述した個々の工程の順序は、必ずしも実際に実行される工程の順序を規定するものではない。その上、個々の各工程は、種々なサブステップを含んでもよく、また、一つの工程の各サブステップの連なりは、他の工程の各サブステップの連なりに混合されてもよい。より具体的に示すと、方法が、「ストレージキャパシタを設ける工程」と「アクセス用のトランジスタを設ける工程」を示すとき、上記ストレージキャパシタの各構成の一部は、上記アクセス用のトランジスタにおける各構成の第１部分を設ける工程の前でも後でもよく、上記アクセス用のトランジスタにおける各構成の第２部分を設ける工程は、上記ストレージキャパシタの各構成の第２部分を設ける工程の前でも後でもよい。
【００１７】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、実際上の互いに対応したスケールとは必ずしもなっていない。同様の符号は、対応する同様の部材を示している。
【００１８】
図１Ａは、完成されたメモリセルアレイの上部の断面図である。図１Ｂは、メモリセルアレイの一部を形成するトレンチキャパシタの断面図である。図１Ｃは、完成されたメモリセルアレイの平面図である。
【００１９】
図２は、トレンチを備えた基板の断面図である。図３は、第１の処理工程を実施した後における基板の断面図である。図４は、トレンチ上部に層を堆積した後における基板の断面図である。
【００２０】
図５は、トレンチ底部を拡大した後における基板の断面図である。図６は、第１のキャパシタ電極を堆積した後における基板の断面図である。図７は、第１のキャパシタ電極の上部を除去した後における基板の断面図である。
【００２１】
図８は、二酸化ケイ素層を堆積した後における基板の断面図である。図９は、犠牲充填を行った後における基板の断面図である。図１０Ａは、いくつかのトレンチの上部を含む基板の断面図である。図１０Ｂは、複数のトレンチを備えた基板の平面図である。
【００２２】
図１１は、トレンチ上部の材料を除去した後における基板の断面図である。図１２は、アモルファスシリコン層を堆積した後における基板の断面図である。図１３は、イオン傾斜注入工程の実施時における基板の断面図である。
【００２３】
図１４は、エッチング工程を実施した後における基板の断面図である。図１５は、別のエッチング工程を実施した後における基板の断面図である。図１６は、別の二酸化ケイ素層を堆積した後における基板の断面図である。
【００２４】
図１７Ａは、導電性ストラップ材料を形成した後における基板の断面図である。図１７Ｂは、導電性ストラップ材料を形成した後における基板の平面図である。図１８Ａは、別の二酸化ケイ素層を形成した後における基板の断面図である。図１８Ｂは、素子分離用トレンチを形成した後における基板の平面図である。
【００２５】
図１９は、別の二酸化ケイ素層を形成した後における基板の断面図である。図２０は、パッド窒化物層を除去した後における基板の断面図である。図２１は、イオン傾斜注入工程の実施時における基板の断面図である。
【００２６】
図２２は、別の窒化ケイ素層を形成した後における基板の断面図である。図２３は、イオン傾斜注入工程の実施時における基板の断面図である。図２４は、非ドープ部を除去した後における基板の断面図である。
【００２７】
図２５Ａは、酸化工程を実施した後における基板の断面図である。図２５Ｂは、酸化工程を実施した後における基板の平面図である。図２６は、別のシリコン層を形成した後における基板の断面図である。
【００２８】
図２７は、別のシリコン層を形成した後における基板の断面図である。図２８は、別のシリコン層を除去した後における基板の断面図である。図２９は、ビット線を構成する層スタックを形成した後における基板の断面図である。
【００２９】
図３０は、基板周辺部分の断面図である。図３１Ａは、ビット線をパターン形成した後における基板の断面図である。図３１Ｂは、ビット線をパターン形成した後における基板の平面図である。
【００３０】
図３２Ａは、ゲート電極をパターン形成した後における周辺部分の断面図である。図３２Ｂは、窒化ケイ素下地を形成した後におけるアレイ部分の断面図である。図３３は、別のシリコン層を形成した後における基板の断面図である。
【００３１】
図３４は、ハードマスク層を形成した後における基板の断面図である。図３５は、シリコン材料を選択的に除去した後における基板の断面図である。図３６は、ゲート溝を形成した後の断面図である。
【００３２】
図３７は、ゲート絶縁層を形成した後における基板の断面図である。図３８は、二酸化ケイ素スペーサを形成した後における基板の断面図である。図３９Ａは、ポケット構造を形成した後における基板の断面図である。図３９Ｂは、図３９Ａに示されている構造の別の方向から捉えた断面図である。
【００３３】
図４０は、別の二酸化ケイ素層を堆積した後における基板の断面図である。図４１Ａは、ゲート電極材料を堆積した後における基板の断面図である。図４１Ｂは、図４１Ａに示されている構造の別の方向から捉えた断面図である。
【００３４】
図４２は、別の窒化ケイ素層を堆積した後における基板の断面図である。図４３は、シリコン材料を除去した後における基板の断面図である。図４４は、トレンチ上部を開口した後における基板の断面図である。
【００３５】
図４５は、トレンチの犠牲充填物を除去した後における基板の断面図である。図４６は、誘電体材料およびレジスト材料を堆積した後における基板の断面図である。図４７は、レジスト材料の上部を除去して凹部を形成した後における基板の断面図である。
【００３６】
図４８は、キャパシタ誘電体および第２のキャパシタ電極を形成した後における基板の面図である。図４９Ａは、別の絶縁材料を形成した後における基板の断面図である。図４９Ｂは、別の絶縁材料を堆積した後における基板の平面図である。図５０は、本発明によるメモリセルを備えたメモリデバイスの概略図である。
【００３７】
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明するこれら図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００３８】
図１Ａは、本発明によるメモリセルアレイ上部の断面図を示している。各メモリセルは、トレンチキャパシタ３として形成されたストレージキャパシタを備えている。このトレンチキャパシタの完全な図は、例えば図１Ｂに示されている。トレンチキャパシタ３は、半導体基板１内に伸びるトレンチ内に形成される。例えば、この半導体基板はシリコン基板１であってよく、トレンチキャパシタは基板表面に対して垂直に伸びている。
【００３９】
上記トレンチキャパシタは、トレンチの各側壁に隣接して形成された第１のキャパシタ電極３１、第１のキャパシタ電極３１の表面に形成されたゲート絶縁膜３８、および誘電体層３８の表面に形成された第２のキャパシタ電極３７を備えている。
【００４０】
具体的には、トレンチ上部において、第２のキャパシタ電極３７がトレンチ開口部を完全に充填している。トレンチ上部では、さらに、寄生垂直トランジスタが上記トレンチ上部内に別に形成されることを回避するように、素子分離用カラー３２が形成されている。
【００４１】
第２のキャパシタ電極３７は、上記トレンチキャパシタの一側部に沿って配置された、導電性ストラップ材料４３に接続される。この導電性ストラップ材料は、トレンチの一側部において、素子分離用カラー３２上に配置される。導電性ストラップ材料４３は、第２のキャパシタ電極３７を、半導体基板表面１０上に配置された導電性材料４７に電気的に接続する。第１のソース／ドレイン領域１２１は、導電性材料４７の下に配置される。言い換えると、第２のキャパシタ電極３７を第１のソース／ドレイン領域１２１に接続しているストラップは、基板表面１０上に完全に配置される。
【００４２】
トランジスタ１６は、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２によって形成される。例えば、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２は、第１の導電型のドーパントによってドープされていてよい。具体的には、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間にチャネルが形成される。チャネル１４の導電性は、ゲート電極１９によって制御される。例えば、ゲート電極１９は、いわゆるＥＵＤ（「拡張Ｕ型溝デバイス」）が形成されるように形成されていてよい。このＥＵＤ内では、ゲート電極１９は、基板表面に形成されたゲート溝内に形成される。
【００４３】
さらに、図１Ａに破線で示されているように、図示されている平面の前方および後方に、ゲート電極の板状部分１９２が形成される。これによって、チャネル１４の各側方が板状部分１９２によって囲まれる。例えば、対応するビット線に接続された第２のソース／ドレイン部分を高濃度ドープすることによって、接触抵抗を低減するようにしてもよい。必要に応じて、第２の導電型のドーパントによってドープされたドープ部分４１が形成されてもよい。第２のソース／ドレイン部分１２２は、対応するビット線９Ａに接続される。具体的には、図１Ａに見られるように、対応する絶縁層４０を開口することによってビット線コンタクト９０が形成され、この結果、ビット線９Ａがシリコン層４７と直接接触する。
【００４４】
図１Ａおよび図１Ｃにさらに見られるように、ゲート電極１９は、対応するワード線８に接続されている。ワード線８は、図の平面に沿って平行に、且つ能動領域１２の方向に沿って平行に伸びている。具体的には、能動領域１２の方向は、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との接続方向に沿って平行な方向である。さらに、図１Ａおよび図１Ｃに見られるように、ビット線９はワード線８の下に配置される。さらに具体的には、ビット線９は、基板表面１０と非常に近接して配置される一方、ワード線８はビット線９上に配置される。
【００４５】
第２のソース／ドレイン領域１２２と直接接触しているビット線９は、アクティブビット線９ａと称され、第１のソース／ドレイン領域１２１から絶縁されているワード線は、パッシングビット線９ｂと称される。
【００４６】
第２のキャパシタ電極３７は、絶縁材料７５によってワード線８から絶縁されている。図１Ａにさらに見られるように、ビット線９は、トレンチキャパシタ３の真上に配置されないように配置される。言い換えると、第２のキャパシタ電極３７の上面は、ビット線９ａ、９ｂのいずれによっても覆われない。この結果、以下に説明するように、各トレンチキャパシタ３の内部部分は、ビット線９の一部を除去あるいは破壊することなくアクセス（進入）可能となる。
【００４７】
図１Ｂは、基板１内に形成されるトレンチキャパシタ３を示す基板断面図である。トレンチは、例えば基板表面１０の下方３μｍ〜８μｍの深さまで伸びていてよい。トレンチは、例えば上部の直径が約２７ｎｍ〜８０ｎｍ、下部の直径が約３７ｎｍ〜１５０ｎｍであってよい。図示されている断面図と垂直な断面図では、これらの直径は上記以外であってよく、例えば上記より大きくてもよい。
【００４８】
第１のキャパシタ電極３１は、トレンチの側壁に隣接して形成される。第１のキャパシタ電極３１は、例えば高濃度にｐドープされた部分であってよい。あるいは、上記第１のキャパシタ電極は、金属層あるいはその他の導電性材料から形成されてよい。第１のキャパシタ電極３１はさらに、炭素電極として形成されてよい。この点に関し「炭素」とは、具体的には、元素炭素すなわち化合物に含有されていない炭素からなる層を称している。このような炭素層に、例えば水素などの添加物を添加してもよい。このような炭素層は、ＣＶＤ法によって堆積することができる。
【００４９】
第１のキャパシタ電極３１に隣接して、キャパシタ誘電体３８が形成されている。誘電体層としては、例えば公知の誘電体を用いてよい。さらに、形成されるキャパシタの容量を増やすために、いわゆる高誘電率誘電体を用いてもよい。例えば、「高誘電率誘電体」という用語は、比誘電率εr／ε0が８以上、例えば２０以上、別の例では３０以上の誘電体を称する。
【００５０】
誘電体材料の例としては、二酸化ケイ素、窒化ケイ素、チタン酸バリウムストロンチウム（ＢＳＴ)、チタン酸ストロンチウム（ＳｒＴｉＯ3)、酸化ジルコニウム（ＺｒＯ2)、酸化ハフニウム（ＨｆＯ)、酸化アルミニウム（Ａｌ2Ｏ3)、ＨｆＳｉＯＮ、およびこれら層のいずれかを有する層スタックが挙げられる。
【００５１】
さらに、キャパシタ誘電体３８の表面に、第２のキャパシタ電極３７が形成される。第２のキャパシタ電極３７として用いるのに適した材料は、例えばポリシリコン、金属（例えば窒化チタン）などの導電性材料あるいは導電性炭素（グラファイト)が挙げられる。
【００５２】
誘電体層３８の厚さは、約３ｎｍ〜１２ｎｍ、例えば４ｎｍ〜１０ｎｍであってよい。トレンチキャパシタ３の上部には、従来行われているように、素子分離用カラー３２が備えられる。
【００５３】
図１Ｃは、図１Ａに示されているメモリセルアレイの平面図である。図示されているように、複数の各ワード線８が互いに平行に構成される。各ワード線８は、対応する各ゲート電極１９に接続され、対応するトランジスタの一部を構成する。各ゲート電極１９は、チェス盤模様に構成されている。具体的には、このようなチェス盤模様において、隣り合う行の各ゲート電極１９が互い違いに配置される。このため、第１の行の各ゲート電極１９は、第２の行の各ゲート電極１９間にあるスペースと対応する位置に配置され、以下同様に配置される。隣り合う各ゲート電極１９間には、トレンチキャパシタ３が配置される。複数の各ワード線８は、第１方向に伸びるように配置され、複数のビット線９は第２方向に伸びるように配置される。
【００５４】
図示されているように、各ワード線８は各直線として形成される。各ビット線は、例えば各直線区域を含んで、ゲート電極周辺をジグザグに伸びるように形成してよい。従って、特定のビット線の最も外側にある部分を、その他方において最も外側にある部分に接続している線は、直線と接続することができる。この直線は、第２方向に沿って伸びている。図示されている平面図では、ゲート電極１９は、必要とされる領域をよりよく利用するために腎臓様形状をしている。
【００５５】
ストレージキャパシタは、図１Ａに示されている実施形態ではトレンチキャパシタとして形成されているが、任意の形態であってよい。例えば、キャパシタの少なくとも一部が、基板表面上に伸びるようにしてもよい。例えば、第１のキャパシタ電極３１、第２のキャパシタ電極３７、およびキャパシタ誘電体３８が、基板表面１０上に配置されるようにしてもよい。
【００５６】
以下では、図１Ａ〜図１Ｃに示されているメモリセルの形成方法について、さらに詳しく説明する。以下に示す各図は、切断線ＩＩ−ＩＩに沿って切断した状態を示す断面図である。例えば、これら断面図の位置は、図１０Ｂに見ることができる。
【００５７】
以下では、様々な選択的エッチングプロセスの実施について説明する。本明細書において用いられる「選択的エッチング工程」という表現は、第１の材料が、第２の材料および必要に応じて第３の材料に対して、選択的にエッチングされる工程を示している。具体的には、第２および第３の材料が、第１の材料よりも遥かに低いエッチング速度でエッチングされることを意味している。エッチング速度の比率は、例えば約１:３〜１:１０であってよい。
【００５８】
本発明による上記方法は、半導体基板、例えばｐドープされたシリコン基板１から開始される。半導体基板表面１０上に、厚さ約１００ｎｍ〜１５０ｎｍの窒化ケイ素層１７（パッド用窒化物層）が堆積される。さらに、従来通りに、エッチングによって基板表面１０内にトレンチ３３が形成される。例えば、窒化ケイ素層１７の表面上にハードマスク層が堆積されるようにしてもよい。上記ハードマスク層は、フォトリソグラフィマスクを用いてパターン形成され、内部にトレンチがエッチング形成される開口部が形成される。その後、パターン形成されたハードマスク層をエッチングマスクとして用いて、従来通りに、エッチングによってトレンチが形成される。その後、ハードマスク層の残りの部分が表面から剥離される。例えば、図示されている断面では、トレンチ３３の幅は２０ｎｍ〜８１ｎｍ、基板表面１０からの深さ３μｍ〜８μｍであってよい。得られる構造は、図２に示されている。
【００５９】
次のプロセスでは、得られた表面上に、厚さ約１０ｎｍ〜１７ｎｍの二酸化ケイ素層３２ａが形成される。二酸化ケイ素層３２ａは、例えば熱酸化処理によって形成され、続いて堆積処理が行われるようにしてもよい。得られる構造は、図３に示されている。
【００６０】
その後、トレンチ３の上部にカバー層３９が堆積される。カバー層３９は、例えばＡｌ2Ｏ3から形成することができる。カバー層３９は、例えば従来通りに層をコンフォーマルに堆積し、この層をその下部までエッチングすることによって形成するようにしてもよい。さらに、カバー層３９の材料がトレンチ上部のみに堆積される、特別な堆積方法を用いることもできる。得られる構造は、図４に示されている。図示されているように、二酸化ケイ素層３２ａの上部は、カバー層３９によって覆われる。
【００６１】
次のプロセスでは、カバー層３９をエッチングマスクとして用いて、二酸化ケイ素層３２ａの露出された部分がエッチングされる。トレンチ下部において二酸化ケイ素層３２ａがエッチングされた後、基板材料１をエッチングするエッチング処理が行われて、トレンチ３３の下部における直径が拡張される。これは、例えばドライエッチング、またはＮＨ4ＯＨを用いたウェットエッチングによって実施することができる。得られる構造は、図５に示されている。
【００６２】
図示されているように、トレンチ３３の上部には、カバー層３９によって覆われた二酸化ケイ素層３２が形成される。さらに、トレンチ下部の直径は、トレンチ上部の直径に対して拡張されている。トレンチ下部の直径は、例えば１０ｎｍ〜６０ｎｍ拡張されていてよい。次に、例えばｎドーパントによってトレンチ表面が高濃度ドープされ、これによって埋め込みプレートが形成されて、接触抵抗が低減される。これは、例えば気相ドーピングによって行うことができる。
【００６３】
その後、公知のエッチング方法によってカバー層３９が除去される。次に、必要に応じて、第１のキャパシタ電極３１が形成される。第１のキャパシタ電極３１は、例えば、化学気相成長法によって厚さ約５ｎｍの炭素層を堆積して形成することができる。しかし、当業者には明らかであるように、その他の任意の材料を用いて第１のキャパシタ電極３１を形成することができる。さらに、第１のキャパシタ電極は、高濃度にｎドープされた部分として形成することができる。得られる構造は、図６に示されている。図示されているように、表面全体に炭素層３１が堆積される。明らかに理解されるように、上記第１のキャパシタ電極は、ゲート電極およびビット線が形成された後に形成されるようにしてもよい。この場合、第１のキャパシタ電極を形成する代わりに素子分離用カラー３２を形成した後、犠牲充填が行われる。
【００６４】
次のプロセスでは、リセスエッチング処理が行われる。この結果、トレンチ側壁の下部のみに炭素電極が形成される。さらに具体的には、二酸化ケイ素層３２ａの表面から炭素層３１が除去される。あるいは、上記炭素電極は、炭素がシリコン材料上に選択的に堆積される選択的炭素堆積法によって形成することもできる。この方法では、二酸化ケイ素層３２ａ上には炭素は堆積されない。その後、別の炭素リセス処理が行われて、トレンチ３３における露出された側壁部分３４が形成される。例えば、このエッチング処理は、Ｏ2を含有した化学物質を用いて行うようにしてもよい。
【００６５】
得られる構造は、図７に示されている。図示されているように、覆われていない側壁部分３４を残し、トレンチ３３の下部に第１のキャパシタ電極３１が形成される。次のプロセスでは、露出された側壁部分３４の表面に保護層６０が形成される。この保護層６０は、例えば酸化処理あるいは窒化処理によって形成し、それぞれＳｉＯ2またはＳｉ3Ｎ4が形成されるようにしてもよい。得られる構造は、図８に示されている。図示されているように、第１のキャパシタ電極３１の上方における、トレンチ３３の各側壁にそれぞれ保護層６０が形成される。
【００６６】
次のプロセスでは、犠牲充填物６１によってトレンチ３３の上部が完全に充填される。例えば、ドープされていないポリシリコン層が、例えばＬＰＣＶＤ（液相化学気相成長法)によって、約５５０℃の温度で堆積されるようにしてよい。その後、ＣＭＰ（化学的機械研磨)によって、表面が平坦化される。図９に示されているように、犠牲充填物６１が充填され、これによってトレンチ下部に空隙が形成される。これにより、後の処理工程において、トレンチからの犠牲充填物６１の除去が容易になる。
【００６７】
図１０Ａは、基板１の表面上部の断面図を示している。図示されているように、基板表面１０に窒化ケイ素層１７が形成される。基板表面１０にトレンチ３３が形成される。トレンチ上部に素子分離用カラー３２が形成され、そして犠牲充填物６１が充填される。この結果、各トレンチの表面開口部が完全に閉鎖される。
【００６８】
図１０Ｂは、図１０Ａに示されている基板の平面図である。図示されているように、複数の各トレンチ３３がチェス盤模様をなして形成される。これらの各トレンチは、基板表面方向での断面が楕円形をしており、第１方向９６における直径は、第２方向９７における直径よりも小さい。図１０Ｂの左下には、形成されるメモリセルの寸法が示されている。図示されているように、各メモリセルの長さは、約４×Ｆ（Ｆは、用いる技術によって得られる最小構造寸法を示す）である。さらに、個々のメモリセルの幅は約２×Ｆである。従って、メモリセルの総面積は約８×Ｆ×Ｆとなる。
【００６９】
図１０Ａに示されている構造を開始点として、まずエッチング処理が行われ、各素子分離用カラー３２の上部がエッチングされる。その後、一般的に用いられているエッチング方法により、犠牲充填物６１の上部が除去されて犠牲充填物６１に凹部が形成される。その後、酸化処理によって、厚さ約１ｎｍ〜３ｎｍの薄い二酸化ケイ素層６２が形成される。得られる構造は、図１１に示されている。図示されているように、犠牲充填物６１の表面は、二酸化ケイ素層６２によって覆われる。
【００７０】
その後、厚さ約１０ｎｍ〜１５ｎｍの、ドープされていないアモルファスシリコン層６３が堆積される。アモルファスシリコン層６３の厚さは、例えば１２ｎｍ〜１４ｎｍであってよい。得られる構造は、図１２に示されている。
【００７１】
次のプロセスでは、イオン傾斜注入工程プロセス６４が行われる。このイオン注入プロセスでは、基板表面の垂線６４ａに対するイオンビーム６４の角度αは、約５度〜３０度であってよい。このイオン注入プロセス中において、上記イオンビームの一部が、窒化ケイ素層１７およびアモルファスシリコン層６３の突出した部分によって影になる。従って、ドープされていないアモルファスシリコン層の所定部分がドープされ、その他の部分はドープされない。上記イオン注入プロセスは、例えばｐドーパント（例えばＢＦ2イオン）を用いて行うことができる。得られる構造は、図１３に示されている。図１３に示されているように、窒化ケイ素層１７の各突出部分の左側の縁と隣接した、アモルファスシリコン層６３の一部６５は、ドープされていない状態のままである。
【００７２】
ドープされていないアモルファスシリコンを、ドープされたアモルファスシリコンに対して選択的にエッチングするエッチング処理が行われる。この処理は、例えばＮＨ4ＯＨを用いたエッチングによって行うことができる。得られる構造は、図１４に示されている。図示されているように、これら各トレンチの右側において、ドープされていないアモルファスシリコン層６３が除去される。
【００７３】
その後、二酸化ケイ素をポリシリコンに対して選択的にエッチングするエッチング処理が行われる。この結果、シリコン層６３によって覆われていない部分において、カラー部分３２が除去されて凹部が形成される。具体的には、上記エッチング処理は、半導体基板表面１０の下の位置までには上記カラーが除去されないように行われる。例えば、約８５ｎｍ〜１１５ｎｍまでエッチングすることができる。得られる構造は、図１５に示されている。図示されているように、各トレンチ３３の右側において、上記カラーの上部が除去された結果として得られるカラー表面が、基板表面１０上に配置されている。さらに、アモルファスシリコン層６３の厚みが減少される。
【００７４】
プリクリーニング処理を行ってポリマー残留物を除去した後、酸化処理によって二酸化ケイ素層６６が形成される。具体的には、上記酸化処理は、ドープされたアモルファスシリコン層６３を酸化した結果、二酸化ケイ素層６６を形成する。得られる構造は、図１６に示されている。
【００７５】
次のプロセスでは、導電層が堆積される。この導電層は、例えば、表面ストラップ形成に適した任意の材料を含んでいてよい。導電性ストラップ材料として、例えばＷＳｉx（ケイ化タングステン)を用いることができる。その後、導電性材料をエッチングするためのリセス処理が行われる。この結果、導電性材料の一部のみが、カラー３２の凹部の上に配置される。例えば、導電性材料としてＷＳｉxを用いた場合、ＷＳｉxが、適切なエッチャント（例えばＨ2Ｏ、Ｈ2Ｏ2、およびＮＨ4ＯＨの混合物）によってウェットエッチングされるようにしてよい。あるいは、ＷＳｉxは、ＳＦ6化学によってドライエッチングされるようにしてもよい。得られる構造は、図１７Ａに示されている。図示されているように、犠牲充填物６１と窒化ケイ素層部分１７との間にある部分内に、導電性ストラップ材料４３が形成される。この導電性ストラップ材料は、その全体が基板表面１０より上方に配置されている。
【００７６】
図１７Ｂは、図１７Ａに示されている構造の平面図である。図示されているように、各トレンチ３３の一方に導電性ストラップ材料４３が備えられている。各トレンチ３３の他方では、各トレンチ３３の表面までカラー３２が伸びている。
【００７７】
その後、従来の方法に従って素子分離用トレンチ２が形成される。具体的には、この素子分離用トレンチは、フォトリソグラフィによって規定され、およびエッチングにより形成される。素子分離用トレンチ２は、例えば、図１８Ａに示されている平面の前方および後方に伸びている。素子分離用トレンチは、図１８Ａに示されている断面図を取り出した切断線の方向に沿って平行に伸びている。エッチングによって素子分離用トレンチ２を形成することによって、隣り合う２つの各素子分離用トレンチ間に能動領域１２が形成される。素子分離用トレンチ２の形成後、酸化処理が行われる。これによって、犠牲充填物６１の表面が二酸化ケイ素層によって覆われる。さらに、素子分離用トレンチに絶縁材料が充填され、続いてＣＭＰ工程が行われる。この結果、図１８Ａに示されているように、犠牲充填物６１の表面が二酸化ケイ素層４４によって覆われる。
【００７８】
図１８Ｂは、得られる構造の平面図を示している。図示されているように、複数の各素子分離用トレンチ２が、第１方向９６に伸びるように形成される。隣り合う各素子分離用トレンチ間には、能動領域１２が形成される。能動領域１２もまた、第１方向９６に伸びている。能動領域内にはトレンチキャパシタ３が配置されている。これによって、互いに隣り合って一列に配置された互いに隣り合う各メモリセル同士が分離される。
【００７９】
その後、表面全体に二酸化ケイ素下地層４５が堆積される。得られる構造は、図１９に示されている。
【００８０】
図５０に照らして後述するように、メモリデバイスは一般的に、複数の各メモリセルを備えたメモリセルアレイと周辺部分とを有している。例えば、周辺部分内には複数の各トランジスタが配置される。一般的には、アレイ部分と周辺部分とを同一のプロセスによって処理することが望ましい。この時点までにおけるプロセスは全て、個々の構造を形成するために適切なフォトリソグラフィマスクを用いて、周辺部分において同様に行われている。
【００８１】
次のプロセスでは、周辺部分全体が二酸化ケイ素下地層４５によって保護される。従って、表面全体にレジスト材料が塗布される。レジスト材料（図示せず）は、周辺部分を覆わずに残したまま、アレイ部分において選択的に開口される。その後、アレイ部分の表面が露出されるように、二酸化ケイ素をエッチングするエッチング処理が行われる。次に、周辺部分からレジスト材料が除去される。この結果、周辺部分全体が二酸化ケイ素下地層４５によって保護される一方、アレイ部分は覆われない。
【００８２】
その後、窒化ケイ素層１７が除去される。さらに、ｎドーパントを用いたイオン注入プロセスによって、ドープ部分１２４が形成される。得られる構造は、図２０に示されている。図示されているように、突出したトレンチ構造３３ａが形成される。このトレンチ構造は、基板表面１０から突出している。犠牲充填物６１の最上面側は、二酸化ケイ素層４４によって覆われる。電気接触を可能にするために、側方部分には導電性ストラップ材料４３が形成される。導電性ストラップ材料４３は、基板表面１０の上方に配置される。ドープ部分１２４は、基板表面１０に隣接して配置される。
【００８３】
次のプロセスでは、リンまたはヒ素などのｎドーパントを用いたイオン斜め注入プロセスが行われる。基板表面に対する垂線６４ａとイオン傾斜ビーム４６との角度βは、約５度〜３０度である。このイオン注入プロセスでは、突出したトレンチ部分３３ａをシャドーイングマスクとして機能させることによって、非対称のドープ部分４２が形成される。具体的には、これら非対称のドープ部分４２は、後の処理工程においてビット線コンタクトが形成される位置に形成される。非対称のドープ部分４２によって、第２のソース／ドレイン領域１２２のドーパント濃度が、第１のソース／ドレイン領域１２１のドーパント濃度に対して高くなる。
【００８４】
得られる構造は、図２１に示されている。図示されているように、ドープ部分４２は、各トレンチ３３の左側に隣接した位置に形成される。次のプロセスでは、導電層が堆積される。具体的には、厚さ約２５ｎｍ〜３５ｎｍのドープされたシリコン層が堆積される。次に、ドープされたポリシリコン層の上部を除去するためのエッチング処理が行われる。
【００８５】
その後、窒化ケイ素下地層４８が堆積される。例えば、窒化ケイ素下地層の厚さは、約２ｎｍであってよい。得られる構造は、図２２に示されている。図示されているように、ドープされたポリシリコン層４７は、基板表面１０に直接隣接している。さらに、ドープされたポリシリコン層４７は、導電性ストラップ材料４３に接続されている。さらに、窒化ケイ素層４８がポリシリコン層４７の表面上に形成される。また、窒化ケイ素層４８は、二酸化ケイ素層４４を覆っている。
【００８６】
次のプロセスでは、厚さ約２０ｎｍ〜４０ｎｍのドープされていないアモルファスシリコン層が堆積される。その後、アモルファスシリコン層４９の上部は、適切な厚みに低減されるように除去される。次に、イオン斜め注入プロセスによってビット線コンタクトが形成される。例えば、基板表面に対する垂線６４ａとイオンビーム４６との角度βは、約５度〜３０度であってよい。この注入プロセスは、例えばＢＦ2イオンなどのｐドーパントを用いて行われる。
【００８７】
従って、上記注入プロセス中において、突出したトレンチ部分３３ａをシャドーイングマスクとして機能させることによって、アモルファスシリコン層の所定の部分のみがドープされる一方、各トレンチ３３の左側に隣接したアモルファスシリコン層４９部分はドープされない状態のままとなる。得られる構造は、図２３に示されている。図示されているように、各層４９の左側が、ドープされたシリコン部分４９ａであり、右側はドープされない状態のままである。
【００８８】
次のプロセスでは、ドープされていないアモルファスシリコンをドープされたアモルファスシリコンに対して選択的にエッチングするエッチング処理が行われる。例えば、エッチャントとしてＮＨ4ＯＨを用いることができる。得られる構造は、図２４に示されている。図示されているように、各トレンチ３３の左側と隣接した部分において、アモルファスシリコン層４９の一部が除去される。
【００８９】
その後、酸化処理が行われて、ドープされたアモルファスシリコン層が酸化されて二酸化ケイ素層４０になる。得られる構造は、図２５Ａに示されている。図示されているように、各トレンチ３３の一方に隣接した位置に、ビット線コンタクト開口部９３が形成される。さらに、残りの表面が二酸化ケイ素層４０によって覆われる。
【００９０】
図２５Ｂは、得られる構造の平面図を示している。図示されているように、各トレンチ３３の一方に、ビット線コンタクト開口部９３が形成されている。各トレンチ３３の他方には、二酸化ケイ素部分４４によって覆われた導電性ストラップ材料４３が形成されている。
【００９１】
次のプロセスでは、窒化ケイ素層が二酸化ケイ素に対して選択的にエッチングされる。この結果、窒化ケイ素層がビット線コンタクト開口部９３から除去される。次に、ｎドープされたポリシリコン層６７が堆積される。例えば、ポリシリコン層６７の厚さは２０ｎｍであってよい。あるいは、ポリシリコン層６７を上記よりも高く堆積し、続いてＣＭＰ工程を行うようにしてもよい。ポリシリコン層６７は、例えばリンによってドープすることができる。得られる構造は、図２６に示されている。
【００９２】
図示されているように、ドープされたポリシリコン層によって表面全体が覆われる。ドープされたポリシリコン層６７は、ドープされたポリシリコン層４７と電気的に接触している。具体的には、ドープされたポリシリコン層６７は、ビット線コンタクト開口部部分９３において、ドープされたポリシリコン層４７に接続されている。
【００９３】
次のプロセスでは、周辺部分を処理するための様々なプロセスが行われる。具体的には、まず周辺部分が開口され、続いて様々なエッチングおよびイオン注入プロセスが行われる。その後、二酸化ケイ素層が形成されて、周辺部分およびアレイ部分が覆われる。その後、厚さ約７０ｎｍ〜９０ｎｍのドープされていないポリシリコン層が堆積される。ドープされていないポリシリコン層は、周辺部分において、ゲート電極スタックの一部として機能する。アレイ部分の断面図は、図２７に示されている。
【００９４】
図示されているように、ドープされたポリシリコン層６７の表面には、二酸化ケイ素層６８が形成される。この二酸化ケイ素層６８は、周辺部分において、ゲート酸化物層として機能する。さらに、二酸化ケイ素層６８の表面には、ドープされていないポリシリコン層６９が形成される。
【００９５】
その後、アレイ部分のみが覆われていない状態になるように、別のレジスト材料が塗布およびパターン形成される。次に、シリコン材料を二酸化ケイ素に対して選択的にエッチングするエッチング処理が行われる。その後、周辺部分からレジスト材料が除去される。その後、二酸化ケイ素材料をシリコンに対して選択的にエッチングするエッチング処理が行われる。この結果、アレイ部分において、図２８に示されている構造が得られる。図示されているように、ドープされたポリシリコン層６７の表面は覆われていない。
【００９６】
次のプロセスでは、アレイ部分にビット線を形成し、周辺部分にゲート電極を形成するための残りの層が形成される。例えば、ＴｉＮ層９２に続いて窒化ケイ素層９１が堆積される。得られる構造は、図２９に示されている。図示されているように、ドープされたポリシリコン層６７の最上部に、導電層９２および窒化ケイ素層９１が形成される。
【００９７】
図３０は、図５０にも示されている切断線ＩＶ−ＩＶに沿って切断した状態の周辺部分の断面図を示している。図示されているように、この周辺部分において、周辺素子分離用トレンチ７１が形成される。半導体基板１の表面１０上には、ゲート酸化物層７６が形成される。周辺ゲート酸化物層の最上部には、周辺ポリシリコン層７２、ＴｉＮ層９２、および窒化ケイ素層９１を含む周辺ゲートスタックが形成される。
【００９８】
その後、適切なマスクを用いたパターン形成処理によって、周辺ゲートスタックおよびアレイ部分９８のビット線スタックがパターン形成される。具体的には、アレイ部分にビット線が形成され、周辺部分にゲート電極が形成される。層スタックがエッチングされ、図３１Ａに示されている構造がアレイ部分において得られる。図示されているように、基板表面１０の上方に、シングルビット線９ａ、９ｂが形成される。各アクティブビット線９ａは、ドープされたポリシリコン層４７と直接接触している。
【００９９】
図３１Ｂは、得られる構造の平面図を示している。図示されているように、ビット線９は、直線である必要は必ずしもなく、斜線であってもよいようにパターン形成される。ビット線は、傾斜したビット線として形成される場合、基板表面内に形成されたトレンチに沿って伸びる。この結果、トレンチ開口部はビット線によって覆われない。図示されているように、これらビット線は、各ビット線コンタクト９０と接触するように配置される。
【０１００】
周辺ポリシリコン層７２の厚さはアレイ部分のポリシリコン層６７よりも大きくてよいため、別のエッチング処理を行って周辺部分内のポリシリコンをエッチングする必要がある。従って、アレイ部分が適切なレジスト材料によって覆われ、周辺部分内においてシリコンをエッチングする処理が行われる。アレイ部分からレジスト材料を除去した後、厚さ約２ｎｍ〜５ｎｍの窒化ケイ素層９５がコンフォーマルに堆積される。周辺部分において得られる構造の断面図は、図３２Ａに示されている。図示されているように、単一の周辺ゲート電極７が形成される。さらに、窒化ケイ素層９５が配置されて、周辺ゲート電極７の導電層の側方が保護される。
【０１０１】
得られる構造のアレイ部分の断面図は、図３２Ｂに示されている。図示されているように、シングルビット線９ａ、９ｂが形成され、窒化ケイ素層９５がコンフォーマルに堆積される。従って、アレイ部分においてもまた、導電層の側方が窒化ケイ素層９５によって保護される。
【０１０２】
次のプロセスでは、ポリシリコン層５３が堆積され、そしてポリシリコン層５３の表面の高さが窒化ケイ素層９１の表面高さと同じになるまで除去される。この除去処理は、エッチングまたはＣＭＰ工程によって行うことができる。得られる構造の断面図は、図３３に示されている。図３３に示されているように、隣り合う各ビット線９間における空間に、ポリシリコン材料５３が充填される。
【０１０３】
次に、例えば厚さ約１５ｎｍ〜２５ｎｍの二酸化ケイ素層である第１のハードマスク層５１、続いて炭素ハードマスク層５２が堆積される。次に、炭素ハードマスク層５２が公知の方法によってパターン形成される。例えば、炭素ハードマスク層５２は、楕円形状または円形状の開口部を有するマスクを用いて、ラインセグメント状にてパターン形成される。この結果、二酸化ケイ素層５１の所定の部分は覆われない（露出される）。得られる構造は、図３４に示されている。図示されているように、各トレンチの上方に位置する部分が炭素ハードマスク層部分５２によって覆われ、後に形成されるトランジスタの上方に位置するポリシリコン層５３部分は露出されない。
【０１０４】
次のプロセスでは、まず、二酸化ケイ素がシリコンおよび窒化ケイ素に対して選択的にエッチングされる。このエッチングは、露出された部分内のポリシリコン層５３の最上部において停止される。その後、ポリシリコンが窒化ケイ素に対して選択的にエッチングされる。このエッチングは、窒化ケイ素層９５の水平部分の最上部において停止される。得られる構造は、図３５に示されている。図示されているように、ポリシリコン層５３は、後にゲート電極が形成される位置から除去される。
【０１０５】
その後、エッチングマスクとして炭素ハードマスク層５２および窒化ケイ素キャップ層９１を用いて、いくつかのエッチング処理が行われる。例えば、窒化ケイ素層９５の露出された部分が従来の方法に従ってエッチングされ、続いて二酸化ケイ素層４０のエッチング処理が行われる。窒化ケイ素層４８の露出された部分がエッチングされた後、選択的エッチング処理によって、シリコン材料が窒化ケイ素および二酸化ケイ素に対して選択的にエッチングされる。
【０１０６】
このエッチング処理は、例えば、基板表面１０から深さ約１０ｎｍ〜２００ｎｍ、例えば１０ｎｍ〜１００ｎｍ下方まで伸びるゲート溝５を形成するように行うようにしてよい。その後、炭素ハードマスク５２の残りの部分が除去される。得られる構造は、図３６に示されている。図３６に見られるように、ゲート溝５は、半導体基板表面１０内に形成されている。ゲート溝５は、約１０ｎｍ〜１００ｎｍの深さまで伸び、第１のソース／ドレイン領域１２１を第２のソース／ドレイン領域１２２から分離している。
【０１０７】
次の工程では、酸化処理によって、各ゲート溝５の側壁に二酸化ケイ素スペーサ１８が形成される。得られる構造は、図３７に示されている。図示されているように、ゲート溝下部において、ゲート溝におけるシリコン材料の露出部分に二酸化ケイ素スペーサ１８が形成される。
【０１０８】
その後、厚さ約８ｎｍ〜１２ｎｍの別の二酸化ケイ素層５４が堆積される。得られる構造は、図３８に示されている。図示されているように、表面全体に二酸化ケイ素層５４がコンフォーマルに形成される。次に、ゲート電極の板状部分５５をエッチングするためのエッチング処理が行われる。具体的には、素子分離用トレンチ内のゲート溝と隣接する位置において、ポケット５５が形成される。この処理は、例えば、二酸化ケイ素をシリコンおよび窒化ケイ素に対して選択的にエッチングする異方性エッチング処理によって行うことができる。この結果、図３９Ａに示されている構造が得られる。図示されているように、二酸化ケイ素層５４の水平部分が除去される。さらに、図に示されている平面の前方および後方において、素子分離用トレンチ内にポケット５５が形成される。
【０１０９】
能動領域をさらに薄くするために、シリコン材料を等方性エッチングする処理が行われてもよい。
【０１１０】
図３９Ｂは、図３９Ａに示されている方向に対して垂直な方向に切断した断面図を示している。例えば、図３９Ｂに示されている断面図は、図３１Ｂにも示されている切断線ＩＩＩ−ＩＩＩに沿って切断した断面図である。図３９Ｂから分かるように、素子分離用トレンチ２は、能動領域１２の両側の範囲を規定している。ゲート溝５に隣接するポケット５５は、能動領域と隣接した素子分離用トレンチ２の一部分内に規定される。従って能動領域１２は、基板材料がポケット５５およびゲート溝５によって囲まれた、稜線（リッジ）形状１３をしている。ポケット５５は、例えば、稜線形状１３の最上面から約５０ｎｍ〜８０ｎｍの深さまで伸びていてよい。さらに図示されているように、能動領域１２のフィン部分１３、すなわち稜線形状部分の能動領域は、さらに薄くなっている。
【０１１１】
ｐドーパントを用いた斜め注入プロセスによって、ドープ部分４１が形成されるようにしてよい。例えば、基板表面１０に対する垂線６４ａに対するイオンビームの角度は、約３度〜８度であってよい。具体的には、ドープ部分４１は、第１および第２のソース／ドレイン領域の空乏領域同士が互いに接続することを意味するパンチスルーを回避するために行われる、いわゆるアンチパンチ注入部に関するものである。
【０１１２】
次に、ゲート絶縁層１９１が形成される。例えば、酸化処理によって二酸化ケイ素層が形成される。得られる構造の断面図は、図４０に示されている。図示されているように、ポリシリコン部分５３の最上部にゲート絶縁層１９１が形成される。さらに、ゲート溝内には、ゲート溝とシリコン基板材料との界面において、ゲート絶縁層が形成される。
【０１１３】
その後、ゲート材料が堆積される。例えば、ゲート電極材料として適した任意の材料を堆積することができる。このような材料の具体的な例としては、金属、またはドープされたポリシリコンが挙げられる。
【０１１４】
次に、ゲート電極材料の表面が、ビット線キャップ層９１の最上面の下に位置するように、ゲート材料の上部が除去される。図４１Ａは、得られる構造の断面図である。図示されているように、ゲート溝５にゲート電極１９が充填される。ゲート電極１９は、厚い二酸化ケイ素スペーサ５４によって、第１のソース／ドレイン領域１２１および第２のソース／ドレイン領域１２２から遮蔽されている。さらに、破線で示されているように、ゲート電極の板状部分１９２が形成される。
【０１１５】
図４１Ｂは、図４１Ａに示されている断面図に対して垂直方向に、切断線ＩＩＩ−ＩＩＩに沿って切断した状態の断面図を示している。図示されているように、ゲート電極１９の板状部分１９２が形成される。この板状部分は、少なくとも部分的に素子分離用トレンチ２および能動領域１２内に伸びている。板状部分１９２は、ゲート溝内に形成されたゲート電極と接続される。能動領域１２は、ゲート絶縁層１９１によって、ゲート電極１９から絶縁される。
【０１１６】
ゲート溝およびゲート電極の形成プロセスでは、周辺部分は処理されていない。次に、周辺部分をさらに処理するためのいくつかのプロセスが行われる。例えば、ポリシリコン材料５３が除去され、二酸化ケイ素層が堆積され、二酸化ケイ素をシリコンに対して選択的にエッチングする処理が行われ、いくつかの注入プロセスが行われ、そして窒化ケイ素下地層５７が堆積される。図４２は、アレイ部分内において得られる構造の断面図を示している。図示されているように、表面全体が窒化ケイ素下地層５７によって覆われる。さらに、ゲート電極１９の上部に二酸化ケイ素層５６が充填される。
【０１１７】
次のプロセスでは、キャパシタトレンチの犠牲充填物が除去され、キャパシタ誘電体および第２のキャパシタ電極によって置き換えられる。従って、まず適切なレジスト材料が塗布およびパターン形成され、周辺部分全体がレジスト材料によって覆われるが、アレイ部分は覆われない。その後、窒化ケイ素をエッチングするドライエッチング処理によって、アレイ部分から窒化ケイ素下地層５７が除去される。その後、周辺部分からレジスト材料が除去される。この結果、周辺部分全体が窒化ケイ素下地層５７によって覆われる。
【０１１８】
次に、シリコン材料を窒化ケイ素に対して選択的にエッチングするエッチング処理が行われて、ポリシリコン充填物５３の残留部分が除去される。得られる構造は、図４３に示されている。図示されているように、犠牲充填物６１は窒化ケイ素下地層９５によってのみ覆われ、そしてポリシリコン充填物５３が除去される。
【０１１９】
次のプロセスでは、各ビット線の側壁が別の二酸化ケイ素スペーサ５８によって保護される。このためには、まず二酸化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチング工程が行われる。これによって、二酸化ケイ素層の水平部分がエッチングされる。この結果、厚さ約４ｎｍ〜７ｎｍのスペーサ５８が、ビット線の側壁部分に残留する。この異方性エッチング処理中において、窒化ケイ素層９５の水平部分もまたエッチングされる。得られる構造は、図４４に示されている。図示されているように、犠牲充填物６１の表面は覆われていない。
【０１２０】
その後、トレンチ３３から犠牲充填物６１が除去される。これは例えば、ドライまたはウェット等方性エッチング工程によって行うことができる。この結果、図４５に示されているように、トレンチの側壁はもはや犠牲材料によって覆われておらず、第１のキャパシタ電極３１の表面は覆われていない。図４５の右側部分は、犠牲充填物６１が除去されたトレンチ３３を示している。
【０１２１】
次のプロセスでは、キャパシタ誘電体３８を形成する誘電体材料が堆積される。例えば、少なくとも８、例えば２０以上、さらに別の例では３０以上の比誘電率を有する、いわゆる高誘電率誘電体を堆積することができる。例えば、上述したように、厚さ４ｎｍ〜１２ｎｍの任意の誘電体材料を堆積することができる。さらに、レジスト材料５９が堆積される。得られる構造は、図４６に示されている。
【０１２２】
その後、トレンチ上部からレジスト材料５９が除去される。これは例えば、第１の等方性エッチング処理、続く異方性エッチング工程によって行うことができる。例えば、これらのエッチング処理は、トレンチのカラー部分がレジスト材料５９によって覆われなくなる一方で、カラー部分の下に位置するトレンチ下部がレジスト材料５９によって覆われるように行うことができる。図４７は、このリセスエッチング工程後におけるトレンチの断面図を示している。図４７に示されているように、第１のキャパシタ電極、カラー、および構造表面を覆うように、キャパシタ誘電体３８が形成される。レジスト材料５９は、カラー部分が覆われずに、かつ、カラーの下に位置するトレンチ部分がレジスト材料によって覆われたままとなる、凹部形状を有するように上部が除去される。除去されたレジスト部分は、符号７３によって示されている。
【０１２３】
その後、トレンチ上部から誘電体材料が剥離される。具体的には、レジスト材料５９によって覆われていない部分から誘電体材料が除去される。これは例えば、ウェットエッチングによって行うことができる。必要に応じて、この処理中において、シリコン酸化物層４４の残留部分（導電性ストラップ材料４３の側面に隣接した部分）が除去される。次に、例えばウェットエッチングによって、レジスト材料５９が除去される。この結果、カラー３２の下に位置するトレンチ下部において、トレンチの各側壁に第１のキャパシタ電極が配置され、誘電体層３８は第１のキャパシタ電極３１の上に配置される。
【０１２４】
その後、第２のキャパシタ電極の材料が堆積される。例えば、厚さ約３５ｎｍ〜５０ｎｍの窒化チタンが堆積される。次に、窒化チタン材料が、例えば等方性エッチング工程によって上部から除去される。具体的には、第２のキャパシタ電極の材料は、素子分離用カラーの最上面が、第２のキャパシタ電極の表面よりも高い位置に配置されるように除去される。得られる構造は、図４８に示されている。図示されているように、第２のキャパシタ電極３７は、左側に配置された素子分離用カラー３２の最上面の高さよりも低い高さにまで伸びている。
【０１２５】
トレンチの右側には、導電性ストラップ材料が基板表面１０の上方に配置されている。導電性ストラップ材料４３は、第２のキャパシタ電極３７に電気的に接続されている。必要に応じて、薄い導電性二酸化ケイ素層が、導電性ストラップ材料４３と第２のキャパシタ電極３７との間に配置される。導電性ストラップ材料上には、別の二酸化ケイ素部分４４が配置される。第２のキャパシタ電極は、基板表面１０よりも高い、上方位置まで伸びている。
【０１２６】
次のプロセスでは、別の絶縁材料が設けられる。例えば、スピンオンガラス７５を堆積し、続いてＣＭＰ工程を行うようにしてよい。得られる構造は、図４９Ａに示されている。図示されているように、第２のキャパシタ電極３７は、スピンオンガラス７５によって上記部分から絶縁されている。さらに、ゲート電極１９の表面が露出される。
【０１２７】
図４９Ｂは、得られる構造の平面図を示している。図示されているように、ビット線９は、シングルゲート電極１９と隣接して伸びている。さらにビット線９は、トレンチキャパシタ３の上方には伸びていない。従ってビット線は、例えば、対応する第２のソース／ドレイン部分と接触しつつもトレンチキャパシタ３上には伸びていないジグザグ形状をしていてよい。
【０１２８】
その後、対応するワード線を形成することによって、メモリセルアレイが完成される。具体的には、ワード線層スタックを形成するための材料が堆積される。その後、層スタックがパターン形成されて、シングルワード線が形成される。ワード線の材料は、例えばタングステン、および一般的に用いられているその他の材料を含んでいてよい。これらの材料は、例えば化学気相成長法（ＣＶＤ）または物理気相成長法（ＰＶＤ）を用いて堆積することができる。得られる構造は、図１Ａおよび図１Ｃにそれぞれ示されている。図５０は、得られる構造の概略平面図を示している。
【０１２９】
図５０は、本発明によるメモリセルアレイが組み込まれたメモリデバイスの配置図を示している。図示されているメモリデバイスの中心部分では、各メモリセル１００を有するメモリセルアレイ１０６が配置されている。各メモリセル１００は、チェス盤模様に配置されており、個々のメモリセルは互いに対角をなして配置されている。各メモリセルは、第１のキャパシタ電極３１を有するストレージキャパシタ、キャパシタ誘電体３８、第２のキャパシタ電極３７、およびアクセス用のトランジスタ１６を有している。トランジスタ１６の第１のソース／ドレイン領域１２１は、第２のキャパシタ電極３７に接続されており、トランジスタの第２のソース／ドレイン領域１２２は、対応するビット線９に接続されている。ワード線８は、トランジスタ１６のゲート電極１９に接続されている。
【０１３０】
動作中では、例えばワード線８を活性化させることによって、１つのメモリセル１００が選択される。ワード線８は、トランジスタ１６の内の対応する１つのゲート電極１９に結合されている。ビット線９は、トランジスタ１６の内の１つの第２のソース／ドレイン領域１２２に結合されている。次に、トランジスタ１６がオンにされ、キャパシタ３内に記憶された電荷が、関連するビット線９に結合される。センスアンプ１０４は、キャパシタ３からビット線９に結合された電荷を検出する。センスアンプ１０４は、上記得られた信号を、活性化されていない、隣り合うワード線８に接続されたメモリセル１００からの信号を示す、隣り合うビット線９から得られた基準信号と比較する。
【０１３１】
センスアンプ１０４は、内部にワード線ドライバ１０３が配置されたコア回路の一部を形成する。周辺部分１０１は、コア回路１０２の外側に配置されたサポート領域１０５をさらに有している。周辺部分１０１内には、複数の各トランジスタが形成される。上述したように、例えば周辺部分１０１のゲート電極が、アレイ部分１０６の各ビット線９もまた形成する同一の層スタックからパターン形成されるようにしてよい。
【０１３２】
明らかに理解されるように、メモリデバイスの配置に関する上述の具体的な説明は、限定的なものではなく、本発明はその他の構成として実施することも可能である。
【０１３３】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って、本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０１３４】
【図１Ａ】本発明に係る完成されたメモリセルアレイの上部の断面図である。
【図１Ｂ】上記メモリセルアレイの一部を形成するトレンチキャパシタの断面図である。
【図１Ｃ】上記完成されたメモリセルアレイの平面図である。
【図２】トレンチを備えた基板の断面図である。
【図３】第１の処理工程を実施した後における上記基板の断面図である。
【図４】上記トレンチ上部に層を堆積した後における上記基板の断面図である。
【図５】上記トレンチ下部を拡張した後における上記基板の断面図である。
【図６】第１のキャパシタ電極を堆積した後における上記基板の断面図である。
【図７】第１のキャパシタ電極の上部を除去して凹部を形成した後における上記基板の断面図である。
【図８】二酸化ケイ素層を堆積した後における上記基板の断面図である。
【図９】犠牲充填を行った後における上記基板の断面図である。
【図１０Ａ】いくつかの各トレンチの上部を含む上記基板の断面図である。
【図１０Ｂ】複数の各トレンチを備えた上記基板の平面図である。
【図１１】トレンチ上部の各材料を除去して凹部を形成した後における上記基板の断面図である。
【図１２】アモルファスシリコン層を堆積した後における上記基板の断面図である。
【図１３】イオン傾斜注入工程の実施時における上記基板の断面図である。
【図１４】エッチング工程を実施した後における上記基板の断面図である。
【図１５】別のエッチング工程を実施した後における上記基板の断面図である。
【図１６】別の二酸化ケイ素層を堆積した後における上記基板の断面図である。
【図１７Ａ】導電性ストラップ材料を形成した後における上記基板の断面図である。
【図１７Ｂ】導電性ストラップ材料を形成した後における上記基板の平面図である。
【図１８Ａ】さらに別の二酸化ケイ素層を形成した後における上記基板の断面図である。
【図１８Ｂ】素子分離用トレンチを形成した後における上記基板の平面図である。
【図１９】さらに別の二酸化ケイ素層を形成した後における上記基板の断面図である。
【図２０】パッド用窒化物層を除去した後における上記基板の断面図である。
【図２１】イオン傾斜注入工程の実施時における上記基板の断面図である。
【図２２】さらに窒化ケイ素層を形成した後における上記基板の断面図である。
【図２３】イオン傾斜注入工程の実施時における上記基板の断面図である。
【図２４】非ドープ部を除去した後における上記基板の断面図である。
【図２５Ａ】酸化工程を実施した後における上記基板の断面図である。
【図２５Ｂ】酸化工程を実施した後における上記基板の平面図である。
【図２６】さらに別のシリコン層を形成した後における上記基板の断面図である。
【図２７】さらに別のシリコン層を形成した後における上記基板の断面図である。
【図２８】上記さらに別のシリコン層を除去した後における上記基板の断面図である。
【図２９】各ビット線を構成する層スタックを形成した後の上記基板の断面図である。
【図３０】上記基板の周辺部分の断面図である。
【図３１Ａ】上記各ビット線をパターン形成した後における上記基板の断面図である。
【図３１Ｂ】上記各ビット線をパターン形成した後における上記基板の平面図である。
【図３２Ａ】各ゲート電極をパターン形成した後における上記周辺部分の断面図である。
【図３２Ｂ】窒化ケイ素下地層を形成した後における上記アレイ部分の断面図である。
【図３３】さらに別のシリコン層を形成した後における上記基板の断面図である。
【図３４】ハードマスク層を形成した後における上記基板の断面図である。
【図３５】シリコン材料を選択的に除去した後における上記基板の断面図である。
【図３６】各ゲート溝を形成した後の断面図である。
【図３７】ゲート絶縁層を形成した後における上記基板の断面図である。
【図３８】二酸化ケイ素スペーサを形成した後における上記基板の断面図である。
【図３９Ａ】各ポケット構造を形成した後における上記基板の断面図である。
【図３９Ｂ】図３９Ａに示された構造を別の方向から捉えた上記構造の断面図である。
【図４０】さらに別の二酸化ケイ素層を堆積した後における上記基板の断面図である。
【図４１Ａ】ゲート電極材料を堆積した後における上記基板の断面図である。
【図４１Ｂ】図４１Ａに示された構造を別の方向から捉えた上記構造の断面図である。
【図４２】さらに別の窒化ケイ素層を堆積した後における上記基板の断面図である。
【図４３】シリコン材料を除去した後における上記基板の断面図である。
【図４４】トレンチ上部を開口した後における上記基板の断面図である。
【図４５】トレンチの犠牲充填物を除去した後における上記基板の断面図である。
【図４６】誘電体材料およびレジスト材料を順次堆積した後の上記基板の断面図である。
【図４７】上記レジスト材料の上部を除去して、上記レジスト材料に凹部を形成した後における基板の断面図である。
【図４８】キャパシタ用誘電体および第２のキャパシタ電極を形成した後における上記基板の断面図である。
【図４９Ａ】さらに別の絶縁材料を形成した後における上記基板の断面図である。
【図４９Ｂ】さらに別の絶縁材料を堆積した後における上記基板の平面図である。
【図５０】本発明によるメモリセルを備えたメモリデバイスの概略配置図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９Ａ】
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【図４９Ｂ】
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【図５０】
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【外国語明細書】
2008072106000001.pdf