(57)【要約】【課題】すべてのバンプ部と端子部との接続抵抗を小さく抑えるとともに接続抵抗を均一化し、半導体素子の導通不良を少なくできる電気光学装置、電気光学装置用基板、半導体素子、及び電子機器を提供する。【解決手段】半導体素子が実装された電気光学装置用基板を備えた電気光学装置であって、半導体素子は複数のバンプ部を備え、電気光学装置用基板は複数の端子部を備え、複数のバンプ部と複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、複数のバンプ部及び端子部は、半導体素子の所定の辺に沿ってそれぞれ配列する複数の列をなすとともに、所定の辺に近い側の第１の列と第１の列よりも所定の辺から遠い側の第２の列とを含み、第２の列を構成するバンプ部及び端子部の平面投影面積を第１の列を構成するバンプ部及び端子部の平面投影面積よりも小さくする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体素子が実装された電気光学装置用基板を備えた電気光学装置において、
前記半導体素子は複数のバンプ部を備え、前記電気光学装置用基板は複数の端子部を備え、前記複数のバンプ部と前記複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、
前記複数のバンプ部及び端子部は、前記半導体素子の所定の辺に沿ってそれぞれ配列する複数の列をなすとともに、前記所定の辺に近い側の第１の列と前記第１の列よりも前記所定の辺から遠い側の第２の列とを含み、
前記第２の列を構成するバンプ部及び端子部の平面投影面積を前記第１の列を構成するバンプ部及び端子部の平面投影面積よりも小さくしたことを特徴とする電気光学装置。
【請求項２】
前記複数の列のうちの前記第１の列を構成するすべてのバンプ部及び端子部の平面投影面積が前記第２の列を構成するすべてのバンプ部及び端子部の平面投影面積よりも大きいことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記所定の辺の延在方向と直交する方向に隣接する前記複数のバンプ部及び端子部の間隙の大きさが前記所定の辺に沿った方向に隣接する前記複数のバンプ部及び端子部の間隙の大きさよりも大きいことを特徴とする請求項１又は２に記載の電気光学装置
【請求項４】
前記第１の列を構成するバンプ部及び端子部の前記所定の辺の延在方向と直交する方向の長さが前記第２の列を構成するバンプ部及び端子部の前記所定の辺の延在方向と直交する方向の長さよりも長いことを特徴とする請求項１〜３のいずれか一項に記載の電気光学装置。
【請求項５】
前記複数のバンプ部及び端子部は、千鳥状に配置されることを特徴とする請求項１〜４のいずれか一項に記載の電気光学装置。
【請求項６】
前記複数のバンプ部は、出力側バンプ部であることを特徴とする請求項１〜５のいずれか一項に記載の電気光学装置。
【請求項７】
半導体素子が実装された電気光学装置用基板を備えた電気光学装置において、
前記半導体素子は複数のバンプ部を備え、前記電気光学装置用基板は複数の端子部を備え、前記複数のバンプ部と前記複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、
前記複数のバンプ部及び端子部は、前記半導体素子の所定の辺側に、前記半導体素子の平面形状の重心から遠い側の第１のバンプ部及び端子部と前記第１のバンプ部及び端子部よりも前記半導体素子の平面形状の重心に近い側の第２のバンプ部及び端子部とを含み、
前記第２のバンプ部及び端子部の平面投影面積を前記第１のバンプ部及び端子部の平面投影面積よりも小さくしたことを特徴とする電気光学装置。
【請求項８】
導電粒子を含む異方性導電膜を用いて半導体素子が実装される電気光学装置用基板において、
前記電気光学装置用基板は前記半導体素子に接続される複数の端子部を備え、
前記複数の端子部は、接続される半導体素子の所定の辺に沿ってそれぞれ配列する複数の端子列をなすとともに、前記所定の辺に近い側の第１の端子部と前記第１の端子部よりも前記所定の辺から遠い側の第２の端子部とを含み、
前記第２の端子部の平面投影面積を前記第１の端子部の平面投影面積よりも小さくしたことを特徴とする電気光学装置用基板。
【請求項９】
導電粒子を含む異方性導電膜を用いて半導体素子が実装される電気光学装置用基板において、
前記電気光学装置用基板は前記半導体素子に接続される複数の端子部を備え、
前記複数の端子部は、接続される前記半導体素子の所定の辺側に、前記半導体素子の平面形状の重心から遠い側の第１の端子部と前記第１の端子部よりも前記半導体素子の平面形状の重心に近い側の第２の端子部とを含み、
前記第２の端子部の平面投影面積を前記第１の端子部の平面投影面積よりも小さくしたことを特徴とする電気光学装置用基板。
【請求項１０】
端子としての複数のバンプ部を備え、異方性導電膜を用いて実装される半導体素子において、
前記複数のバンプ部は、所定の辺に沿ってそれぞれ配列する複数のバンプ列をなすとともに、前記所定の辺に近い側の第１のバンプ部と前記第１のバンプ部よりも前記所定の辺から遠い側の第２のバンプ部とを含み、
能動面側から見た前記第２のバンプ部の平面投影面積を前記第１のバンプ部の平面投影面積よりも小さくしたことを特徴とする半導体素子。
【請求項１１】
端子としての複数のバンプ部を備え、異方性導電膜を用いて実装される半導体素子において、
前記複数のバンプ部は、所定の辺側に、前記半導体素子の平面形状の重心から遠い側の第１のバンプ部と前記第１のバンプ部よりも前記半導体素子の平面形状の重心に近い側の第２のバンプ部とを含み、
能動面側から見た前記第２のバンプ部の平面投影面積を前記第１のバンプ部の平面投影面積よりも小さくしたことを特徴とする半導体素子。
【請求項１２】
請求項１〜７のうちのいずれか一項に記載された電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置用基板、半導体素子、及び電子機器に関する。特に、異方性導電膜を用いて半導体素子が実装された電気光学装置用基板を備えた電気光学装置、そのような電気光学装置に用いられる電気光学装置用基板、及び半導体素子、並びにそのような電気光学装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来、電気光学装置の一態様として、それぞれ電極が形成された一対の基板を対向配置し、それぞれの電極の交差領域である複数の画素に印加する電圧を選択的にオン、オフさせることによって当該画素領域の液晶材料を通過する光を変調させ、画像や文字等の像を表示させる液晶装置が多用されている。かかる液晶装置では、半導体素子を介して複数のデータ線やソース線に対して選択的に駆動信号を出力することによって、各画素領域に対して選択的に電圧を印加するようになっている。
【０００３】
この半導体素子は能動面に端子としての複数のバンプ部を備えており、当該複数のバンプ部が基板上の配線に接続された端子部に対して電気的に接続されるように基板上に実装されている。かかる半導体素子の実装方法として、バンプ部と端子部とを電気的に接続する導電粒子を半導体素子と基板とを固定する接着剤中に混合した異方性導電膜（ＡＣＦ）を用いて実装する方法がある。この実装方法は、例えば、図６に示すような加熱圧着装置を用いて、載置台上に載置した基板と半導体素子との間にＡＣＦを介在させた状態で半導体素子を押圧することにより、導通粒子を押しつぶしながら双方と接触させた状態で固定し、バンプ部と端子部とを電気的に接続するものである。
【０００４】
ところで、近年、画像表示の高画質化を図るために液晶装置の高精細化が進められており、データ線やソース線の数が増加している。一方で、半導体素子を安価なものにするため、あるいは、電気光学装置や電子機器の外形サイズの小型化を図るために、半導体素子の外形サイズの小型化が進められている。このような場合に、半導体素子に備えられた、それぞれの配線の端子に対して電気的に接続され、信号を出力するためのバンプ部が一列に配列していると、隣接するバンプ間のピッチ間隔が小さくなり、隣接するバンプ同士が短絡を起こしやすくなる。
【０００５】
そこで、バンプ部を千鳥状に形成した半導体素子を用いバンプ部同士の接触を防止するとともに、駆動回路チップの外径サイズを縮小し全体としての表示装置の小型化を可能とした表示装置が提案されている。より具体的には、図１６に示すように、基板上にマトリクス状に配置された複数の画素と、この画素に表示を行わせるための当該基板上に実装された駆動回路チップＧＤＲ（半導体素子）とを備え、駆動回路チップＧＤＲには、基板上に形成された出力配線ＧＬに接続する複数の出力端子ＯＴ（バンプ部）と、互いに隣接して配置された複数のダミー端子ＤＴを有した表示装置であって、出力端子ＯＴを駆動回路チップＧＤＲの上辺に沿って千鳥状に形成され、隣接する出力端子ＯＴ間のクリアランスを確保し、出力端子ＯＴ同士の接触を防止した表示装置が開示されている（特許文献１参照）。
【特許文献１】特開２００３−９８９７３号公報  （段落００３３、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の表示装置のようにバンプ部を千鳥状に形成すると、バンプ部が半導体素子の一辺に沿って複数列配列されるようになる。そうすると、ＡＣＦを用いて実装する際に半導体素子を押圧したときに、一辺に沿って複数列配列したバンプ部のうち、内側（一辺から遠い側）のバンプ部は強く押圧される一方、外側（一辺に近い側）のバンプ部の押圧力が小さくなる場合がある。その結果、外側のバンプ部での導通粒子のつぶれ度合いが不十分になって導通粒子とバンプ部又は端子部との接触面積を十分確保することができず、接続抵抗が増大したり導通不良を生じたりするおそれがあった。
なお、押圧力にばらつきが生じる原因は明らかではないものの、基板と半導体素子との材料の違いによる加熱圧着時の伸縮性が影響を及ぼしているものと推定される。
【０００７】
そこで、本発明の発明者らは鋭意努力し、半導体素子の所定の辺に沿って複数列配列するバンプ部及び端子部のうち、半導体素子実装時の押圧力が小さくなる側のバンプ部及び端子部の平面投影面積を相対的に大きくすることにより、このような問題を解決できることを見出し本発明を完成させたものである。
すなわち、本発明は、所定の辺に沿って複数列配列するバンプ部を備えた外形サイズの小さい半導体素子であっても、すべてのバンプ部と端子部との接続抵抗を小さく抑えるとともに接続抵抗を均一化し、半導体素子の導通不良を少なくできる電気光学装置を提供することを目的とする。また、本発明の別の目的は、そのような電気光学装置に用いられる電気光学装置用基板及び半導体素子、並びにそのような電気光学装置を備えた電子機器を提供することである。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体素子が実装された電気光学装置用基板を備えた電気光学装置であって、半導体素子は複数のバンプ部を備え、電気光学装置用基板は複数の端子部を備え、複数のバンプ部と複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、複数のバンプ部及び端子部は、半導体素子の所定の辺に沿ってそれぞれ配列する複数の列をなすとともに、所定の辺に近い側の第１の列と第１の列よりも所定の辺から遠い側の第２の列とを含み、第２の列を構成するバンプ部及び端子部の平面投影面積を第１の列を構成するバンプ部及び端子部の平面投影面積よりも小さくした電気光学装置が提供され、上述した問題を解決することができる。
すなわち、複数列配列するバンプ部及び端子部のうち、所定の辺から遠い側の第２のバンプ部及び端子部の平面投影面積を、当該辺に近い側の第１のバンプ部及び端子部の平面投影面積よりも小さくすることにより、第１のバンプ部に作用する押圧力が小さくなることを防ぐことができる。
また、第１のバンプ部及び端子部の平面投影面積が第２のバンプ部及び端子部の平面投影面積と比較して大きくなるために、第１のバンプ部及び端子部の間に介在する導通粒子の数を相対的に増やすことができる。したがって、第１のバンプ部において、押圧力が相対的に小さく個々の導通粒子のつぶれ度合いが小さくなる場合であっても、第１のバンプ部及び端子部の全体としての接触面積をかせぐことができ、接続抵抗の増大を低減することができる。
その結果、すべてのバンプ部と端子部との接続抵抗のばらつきが抑えられ、半導体素子の導通不良が低減された電気光学装置を提供することができる。
【０００９】
また、本発明の電気光学装置を構成するにあたり、複数の列のうちの第１の列を構成するすべてのバンプ部及び端子部の平面投影面積が第２の列を構成するすべてのバンプ部及び端子部の平面投影面積よりも大きいことが好ましい。
このように構成することにより、複数列に配列したバンプ部及び端子部のすべての接続抵抗のばらつきを低減することができ、半導体素子の導通不良を低減することができる。
【００１０】
また、本発明の電気光学装置を構成するにあたり、所定の辺の延在方向と直交する方向に隣接する複数のバンプ部及び端子部の間隙の大きさが所定の辺に沿った方向に隣接する複数のバンプ部及び端子部の間隙の大きさよりも大きいことが好ましい。
このように構成することにより、矩形の半導体素子の周囲の辺のうち長辺に沿ってバンプ列及び端子部が複数配列している場合に、半導体素子の回転方向の位置ずれを生じた場合であっても所定のバンプ部と隣接するバンプ部に対応する端子部との距離が過度に小さくなることを防ぐことができる。したがって、第２のバンプ部及び端子部の平面投影面積を第１のバンプ部及び端子部の平面投影面積よりも小さくしつつ短絡の発生を低減することができる。
【００１１】
また、本発明の電気光学装置を構成するにあたり、第１の列を構成するバンプ部及び端子部の所定の辺の延在方向と直交する方向の長さが第２の列を構成するバンプ部及び端子部の所定の辺の延在方向と直交する方向の長さよりも長いことが好ましい。
このように構成することにより、所定の辺の延在方向と直交する方向に隣接するバンプ及び端子部間の間隙を大きくしつつ第２のバンプ部及び端子部の平面投影面積を相対的に小さくすることができる。
【００１２】
また、本発明の電気光学装置を構成するにあたり、複数のバンプ部及び端子部は、千鳥状に配置されることが好ましい。
このように構成することにより、基板側の端子部に接続された配線の引き回しを容易にすることができる。
【００１３】
また、本発明の電気光学装置を構成するにあたり、複数のバンプ部は、出力側バンプ部であることが好ましい。
このように構成することにより、入力側バンプ部と比較して相対的に数が多く、しかも、近接するバンプ部が互いに接触することを防ぐ必要性が高い出力側バンプ部において、バンプ部同士の短絡を防止するとともに導通不良を低減することができる。
【００１４】
また、本発明の別の態様は、半導体素子が実装された電気光学装置用基板を備えた電気光学装置であって、半導体素子は複数のバンプ部を備え、電気光学装置用基板は複数の端子部を備え、複数のバンプ部と複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、複数のバンプ部及び端子部は、半導体素子の所定の辺側に、半導体素子の平面形状の重心から遠い側の第１のバンプ部及び端子部と第１のバンプ部及び端子部よりも半導体素子の平面形状の重心に近い側の第２のバンプ部及び端子部とを含み、第２のバンプ部及び端子部の平面投影面積を第１のバンプ部及び端子部の平面投影面積よりも大きくした電気光学装置である。
すなわち、複数のバンプ部及び端子部の平面投影面積を、平面形状の重心からの距離が大きくなるにしたがい相対的に大きくすることにより、重心から遠い側の第１のバンプ部に作用する押圧力が小さくなることを防ぐことができる。また、第１のバンプ部及び端子部の間に介在する導電粒子の数を相対的に増やすことができ、第１のバンプ部及び端子部の接続抵抗の増大を低減することができる。したがって、すべてのバンプ部と端子部との接続抵抗のばらつきが抑えられ、半導体素子の導通不良を低減された電気光学装置を提供することができる。
【００１５】
また、本発明のさらに別の態様は、導電粒子を含む異方性導電膜を用いて半導体素子が実装される電気光学装置用基板であって、電気光学装置用基板は半導体素子に接続される複数の端子部を備え、複数の端子部は、接続される半導体素子の所定の辺に沿ってそれぞれ配列する複数の端子列をなすとともに、所定の辺に近い側の第１の端子部と第１の端子部よりも所定の辺から遠い側の第２の端子部とを含み、第２の端子部の平面投影面積を第１の端子部の平面投影面積よりも大きくした電気光学装置用基板である。
すなわち、実装される半導体素子の所定の辺から遠い側の第２の端子部の平面投影面積を、当該辺に近い側の第１の端子部の平面投影面積よりも小さくすることにより、半導体素子を実装する際に第１の端子部に対応するバンプ部に作用する押圧力が小さくなることを防ぐことができる。また、第１の端子部と半導体素子のバンプ部との間に介在する導通粒子の数を相対的に増やすことができ、第１の端子部とバンプ部との接続抵抗の増大を低減することができる。したがって、すべてのバンプ部と端子部との接続抵抗のばらつきが抑えられ、半導体素子の導通不良を低減することができる電気光学装置用基板を提供することができる。
【００１６】
また、本発明のさらに別の態様は、導電粒子を含む異方性導電膜を用いて半導体素子が実装される電気光学装置用基板であって、電気光学装置用基板は半導体素子に接続される複数の端子部を備え、複数の端子部は、接続される半導体素子の所定の辺側に、半導体素子の平面形状の重心から遠い側の第１の端子部と第１の端子部よりも半導体素子の平面形状の重心に近い側の第２の端子部とを含み、第２の端子部の平面投影面積を第１の端子部の平面投影面積よりも大きくした電気光学装置用基板である。
すなわち、複数の端子部の平面投影面積を、実装される半導体素子の平面形状の重心からの距離が大きくなるにしたがい相対的に大きくすることにより、重心から遠い側の第１の端子部に対応するバンプ部に作用する押圧力が小さくなることを防ぐことができる。また、第１の端子部と半導体素子のバンプ部との間に介在する導電粒子の数を相対的に増やすことができ、第１の端子部とバンプ部との接続抵抗の増大を低減することができる。したがって、すべてのバンプ部と端子部との接続抵抗のばらつきが抑えられ、半導体素子の導通不良を低減された電気光学装置基板を提供することができる。
【００１７】
また、本発明のさらに別の態様は、端子としての複数のバンプ部を備え、異方性導電膜を用いて実装される半導体素子であって、複数のバンプ部は、所定の辺に沿ってそれぞれ配列する複数のバンプ列をなすとともに、所定の辺に近い側の第１のバンプ部と、第１のバンプ部よりも所定の辺から遠い側の第２のバンプ部と、を含み、能動面側から見た第１のバンプ部の平面投影面積を第２のバンプ部の平面投影面積よりも大きくした半導体素子である。
すなわち、複数のバンプ列が配列する所定の辺から遠い側の第２のバンプ部の平面投影面積を、当該辺に近い側の第１のバンプ部の平面投影面積よりも小さくすることにより、半導体素子を実装する際に第１のバンプ部に作用する押圧力が小さくなることを防ぐことができる。また、第１のバンプ部と基板上の端子部との間に介在する導通粒子の数を相対的に増やすことができ、第１のバンプ部と端子部との接続抵抗の増大を低減することができる。したがって、すべてのバンプ部と端子部との接続抵抗のばらつきを抑え、導通不良を低減することができる半導体素子を提供することができる。
【００１８】
また、本発明のさらに別の態様は、端子としての複数のバンプ部を備え、異方性導電膜を用いて実装される半導体素子であって、複数のバンプ部は、所定の辺側に、半導体素子の平面形状の重心から遠い側の第１のバンプ部と、第１のバンプ部よりも半導体素子の平面形状の重心に近い側の第２のバンプ部と、を含み、能動面側から見た第１のバンプ部の平面投影面積を第２のバンプ部の平面投影面積よりも大きくした半導体素子である。
すなわち、複数のバンプ部の平面投影面積を、平面形状の重心からの距離が大きくなるにしたがい相対的に大きくすることにより、半導体素子を実装する際に重心から遠い側の第１のバンプ部に作用する押圧力が小さくなることを防ぐことができる。また、第１のバンプ部と端子部との間に介在する導電粒子の数を相対的に増やすことができ、第１のバンプ部と端子部との接続抵抗の増大を低減することができる。したがって、すべてのバンプ部と端子部との接続抵抗のばらつきを抑え、導通不良を低減することができる半導体素子を提供することができる。
【００１９】
また、本発明のさらに別の態様は、上述したいずれかの電気光学装置を備えた電子機器である。
すなわち、複数のバンプ部の接続抵抗のばらつきが抑えられ、導通不良の発生が低減された電気光学装置を備えているために、動作不良の発生が少ない電子機器とすることができる。
【００２０】
なお、本明細書における「平面投影面積」とは、半導体素子においては能動面と直交する方向に見た場合の投影面積を意味し、電気光学装置用基板又は電気光学装置においては基板面と直交する方向に見た場合の投影面積を意味する概念である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明の電気光学装置、電気光学装置用基板及び半導体素子並びに電子機器に関する実施形態について具体的に説明する。ただし、かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更することが可能である。
【００２２】
［第１の実施の形態］
本発明の第１の実施の形態は、半導体素子が実装された電気光学装置用基板を備えた電気光学装置である。
本実施形態の電気光学装置において、半導体素子は複数のバンプ部を備え、電気光学装置用基板は複数の端子部を備え、複数のバンプ部と複数の端子部とは導電粒子を含む異方性導電膜を用いて電気的に接続され、複数のバンプ部及び端子部は、半導体素子の所定の辺に沿ってそれぞれ配列する複数の列をなすとともに、所定の辺に近い側の第１の列と第１の列よりも所定の辺から遠い側の第２の列とを含み、第２の列を構成するバンプ部及び端子部の平面投影面積を第１の列を構成するバンプ部及び端子部の平面投影面積よりも小さくしたことを特徴とする。
【００２３】
以下、図１〜図１２を適宜参照しながら、本発明の第１の実施の形態の電気光学装置としての液晶装置を例に採って説明する。
なお、各図中において、同じ符号を付したものは同一の部材を示しており、適宜説明を省略するとともに、それぞれの図中、一部の部材が適宜省略されている。
【００２４】
１．全体構造
まず、図１を参照して本発明の第１の実施の形態に係る液晶装置１０の全体構造について具体的に説明する。ここで、図１は本実施形態に係る液晶装置１０の概略斜視図を示している。なお、図１中、上側の面が画像表示面となっている。
【００２５】
図１及び図２に示すように、本実施形態の液晶装置１０は、それぞれ電極を備えた二枚の基板３０、６０をシール材によって貼り合わせるとともにセル領域内に液晶材料が配置された液晶パネル２０を備えている。また、液晶パネル２０の背面側には照明装置１１が配置されている。これらの液晶パネル２０及び照明装置１１はプラスチック等からなる枠状の筐体１に収容され、さらに外側から金枠２によって挟持され固定されている。
【００２６】
また、液晶パネル２０を構成する素子基板６０は、対向基板３０の外形よりも外側に張り出してなる基板張出部６０Ｔを有している。この基板張出部６０Ｔにおける液晶材料を保持する面側には接続用端子（図示せず）が形成されているとともに、当該接続用端子に対して半導体素子９１及びフレキシブル回路基板９３が接続されている。このフレキシブル回路基板９３には光源１３が実装され、この光源１３と導光板１５とによって照明装置１１が構成されている。そして、光源１３から出射された光が導光板１５によって導かれ、液晶パネル２０に対して入射するように構成されている。
【００２７】
２．液晶パネル
液晶パネル２０としては、ＴＦＴ素子（Thin Film Transistor）やＴＦＤ素子（Thin Film Diode）等のスイッチング素子を備えたアクティブマトリクス型の液晶パネル、あるいは、スイッチング素子を備えていないパッシブマトリクス型の液晶パネルが代表的なものである。このうち、ＴＦＴ素子を備えたアクティブマトリクス型の液晶パネルの構成例について説明する。
図２は、ＴＦＴ素子を備えたアクティブマトリクス型の液晶パネル２０の各画素領域の部分拡大断面図を示している。この図２に示すように、液晶パネル２０は、スイッチング素子としてのＴＦＴ素子を備えた素子基板６０と、当該素子基板６０に対向し、カラーフィルタ３７を備えた対向基板３０とを備えている。また、対向基板３０の外側（図２の上側）表面には位相差フィルム４７と偏光板４９が積層された位相差フィルム付き偏光板５０が配置されている。同様に、素子基板６０の外側（図２の下側）表面にも位相差フィルム８７と偏光板８９が積層された位相差フィルム付き偏光板９０が配置されている。そして、素子基板６０の下方に上述した照明装置（図示せず）が配置されている。
【００２８】
この液晶パネル２０において、対向基板３０は、ガラス等の基板３１を基体として、色相が異なる複数の着色層３７ｒ、３７ｇ、３７ｂからなるカラーフィルタ３７と、そのカラーフィルタ３７の上に形成された対向電極３３と、その対向電極３３の上に形成された配向膜４５とを備えている。また、カラーフィルタ３７と対向電極３３との間には、反射領域及び透過領域それぞれのリタデーションを最適化するための透明樹脂層４１を備えている。
ここで、対向電極３３はＩＴＯ（インジウムスズ酸化物）等によって対向基板３０上の全域に形成された面状電極である。また、カラーフィルタ３７はＲ（赤）、Ｇ（緑）、Ｂ（青）それぞれの色相を有する複数の着色層からなり、対向する素子基板６０側の画素電極６３に対応する画素領域がそれぞれ所定の色相の光を呈するように設けられている。そして、それぞれの画素領域の間隙に相当する領域に対応して遮光膜３９が設けられている。
また、表面に設けられたポリイミド系の高分子樹脂からなる配向膜８５には、配向処理としてのラビング処理が施されている。
【００２９】
また、対向基板３０に対向する素子基板６０は、ガラス等の基板６１を基体として、スイッチング素子として機能するアクティブ素子としてのＴＦＴ素子６９と、透明な絶縁膜８１を挟んでＴＦＴ素子６９の上層に形成された画素電極６３と、その画素電極６３の上に形成された配向膜８５とを備えている。
ここで、図２に示す画素電極６３は、反射領域においては反射表示を行うための光反射膜７９（６３ａ）を兼ねて形成されるとともに、透過領域においてはＩＴＯなどにより透明電極６３ｂとして形成されている。この画素電極６３ａとしての光反射膜７９は、例えばＡｌ（アルミニウム）、Ａｇ（銀）等といった光反射性材料によって形成される。ただし、画素電極や光反射膜の構成は図２に示すような構成に限られるものではなく、画素電極全体をＩＴＯ等を用いて形成するとともに、別の部材としてアルミニウム等を用いた反射膜を設けた構成とすることもできる。
そして、表面に設けられたポリイミド系の高分子樹脂からなる配向膜８５には配向処理としてのラビング処理が施されている。
【００３０】
また、ＴＦＴ素子６９は、素子基板６０上に形成されたゲート電極７１と、このゲート電極７１の上で素子基板６０の全域に形成されたゲート絶縁膜７２と、このゲート絶縁膜７２を挟んでゲート電極７１の上方位置に形成された半導体層７０と、その半導体層７０の一方の側にコンタクト電極７７を介して形成されたソース電極７３と、さらに半導体層７０の他方の側にコンタクト電極７７を介して形成されたドレイン電極６６とを有している。
また、ゲート電極７１はゲートバス配線（図示せず）から延びており、ソース電極７３はソースバス配線（図示せず）から延びている。また、ゲートバス配線は素子基板６０の横方向に延びていて縦方向へ等間隔で平行に複数本形成されるとともに、ソースバス配線はゲート絶縁膜７２を挟んでゲートバス配線と交差するように縦方向へ延びていて横方向へ等間隔で平行に複数本形成される。
かかるゲートバス配線は液晶駆動用ＩＣ（図示せず）に接続されて、例えば走査線として作用し、他方、ソースバス配線は他の駆動用ＩＣ（図示せず）に接続されて、例えば信号線として作用する。
また、画素電極６３は、互いに交差するゲートバス配線とソースバス配線とによって区画される方形領域のうちＴＦＴ素子６９に対応する部分を除いた領域に形成されており、この画素電極６３単位で画素領域が構成されている。
【００３１】
ここで、ゲートバス配線及びゲート電極は、例えばクロム、タンタル等によって形成することができる。また、ゲート絶縁膜は、例えば窒化シリコン（ＳｉＮX）、酸化シリコン（ＳｉＯX）等によって形成される。また、半導体層は、例えばドープトａ−Ｓｉ、多結晶シリコン、ＣｄＳｅ等によって形成することができる。さらに、コンタクト電極は、例えばａ−Ｓｉ等によって形成することができ、ソース電極及びそれと一体をなすソースバス配線並びにドレイン電極は、例えばチタン、モリブデン、アルミニウム等によって形成することができる。
【００３２】
また、有機絶縁膜８１は、ゲートバス配線、ソースバス配線及びＴＦＴ素子を覆って素子基板６０上の全域に形成されている。但し、有機絶縁膜８１のドレイン電極６６に対応する部分にはコンタクトホール８３が形成され、このコンタクトホール８３の所で画素電極６３とＴＦＴ素子６９のドレイン電極６６との導通がなされている。
また、かかる有機絶縁膜８１には、反射領域Ｒに対応する領域に、散乱形状として、山部と谷部との規則的な又は不規則的な繰り返しパターンから成る凹凸パターンを有する樹脂膜が形成されている。この結果、有機絶縁膜８１の上に積層される光反射膜７９（６３ａ）も同様にして凹凸パターンから成る光反射パターンを有することになる。但し、この凹凸パターンは、透過領域Ｔには形成されていない。
【００３３】
以上のような構造を有する液晶パネルでは、太陽光や室内照明光などの外光が、対向基板３０側から液晶パネル２０に入射するとともに、カラーフィルタ３７や液晶材料２１などを通過して光反射膜７９に至り、そこで反射されて再度液晶材料２１やカラーフィルタ３７などを通過して、液晶パネル２０から外部へ出ることにより、反射表示が行われる。一方、照明装置が点灯され、照明装置から出射された光が液晶パネル２０に入射するとともに、透光性の透明電極６３ｂ部分を通過し、カラーフィルタ３７、液晶材料２１などを通過して液晶パネル２０の外部へ出ることにより、透過表示が行われる。
そして、それぞれの画素領域から出射される光が混色されて視認されるに至り、様々な色の表示が表示領域全体としてカラー画像として認識される。
【００３４】
３．半導体素子の実装構造体
次に、液晶パネル２０を構成する素子基板６０に備えられた半導体素子の実装構造体について詳細に説明する。図３〜図５は半導体素子９１の実装構造体を説明するための図である。図３（ａ）は半導体素子９１を能動面側とは反体面側から見た平面図であり、図３（ｂ）は素子基板６０の半導体素子の実装領域２６を実装面側から見た平面図を示している。また、図４は、ガラス基板６１と半導体素子９１と異方性導電膜（以下「ＡＣＦ」と称する。）１００とを分解して示した斜視図である。また、図５は半導体素子９１の実装構造体の断面図であって、図３中のＸＸ断面を矢印方向に見た断面図を示している。
【００３５】
図３（ａ）や図４に示すように、半導体素子９１は素子基板６０側の各端子部１６、１７、１８とそれぞれ電気的に接続される複数のバンプ部９６、９７ａ、９８ａを備えている。これらの各バンプ部９６、９７ａ、９８ａは、ゲートバス配線６５やソースバス配線６６に対して信号を出力する出力側バンプ部９７ａ、９８ａと、図示しないＣＰＵからの駆動信号が入力される入力側バンプ部９６を含むものである。本実施形態に用いられる半導体素子９１はガラス基板６１上にＡＣＦ１００を用いて実装されるものであり、すべてのバンプ部９６、９７ａ、９８ａによってＡＣＦ１００に含まれる導電粒子１０２を押しつぶして互いの接触面積が確保されるように、すべてのバンプ部９６、９７ａ、９８ａの高さが等しくされている。
【００３６】
また、隣り合う出力側バンプ部９７ａ、９８ａの間の距離や、隣り合う入力側バンプ部９６の間の距離は、従来の半導体素子の場合、導電粒子の粒径の５〜７倍程度確保されているのに対して、外径サイズが小型化された半導体素子の場合、導電粒子の粒径の３倍程度になっている。これは、半導体素子９１の外径サイズを小さくする一方で、導電粒子が連なって、隣り合うバンプ部や基板上の端子部同士が短絡しないようにする必要があるためである。これらのバンプ部９６、９７ａ、９８ａはＣｕ等の金属層の表面に金メッキが施された、矩形状のバンプ部として構成されている。
【００３７】
一方、図３（ｂ）や図４に示すように、素子基板６０の基板張出部６０Ｔには、表示領域Ａ内のゲートバス配線６５やソースバス配線６６の一端側が延設されており、これらのゲートバス配線６５等の端部に配線端子部１４が形成されている。これらの配線端子部１４は、半導体素子９１の出力側バンプ部９７ａ、９８ａが電気的に接続され、半導体素子９１からの駆動信号が出力されるようになっている。また、配線端子部１４よりも表示領域Ａから離れる側には、半導体素子９１の入力側バンプ部９６が電気的に接続される端子部１８と、フレキシブル回路基板９３が電気的に接続される外部接続用端子部１９とが形成されている。この端子部１８と外部接続用端子部１９とは接続配線６７によって電気的に接続されている。
【００３８】
基板張出部６０Ｔにおいては、ゲートバス配線６５やソースバス配線６６、接続配線６７は絶縁膜９４で被覆されているとともに、この絶縁膜９４における上記各端子部に相当する箇所には開口部９４ａが形成されている（図５を参照）。そして、絶縁膜９４の開口部９４ａには、ゲートバス配線６５等を構成する金属材料が腐食しないように、耐腐食性のＩＴＯからなる導電膜２２が形成され、各端子部１６、１７、１８として構成されている。
ただし、端子部の構成はこのような例に限られるものではない。
【００３９】
本実施形態に備えられた半導体素子９１の実装構造体では、図５に示すように、半導体素子９１はＡＣＦ１００を用いてガラス基板６１上に実装されており、ガラス基板６１上の各端子部１６と半導体素子９１の各バンプ部９７ａとは、ＡＣＦ１００に含まれる導電粒子１０２を介して電気的に接続されている。
実装方法の具体例としては、図６に示すようにガラス基板６１と半導体素子９１との間にＡＣＦ１００を配置し、加熱圧着装置１１０の押圧ヘッド１１１によって半導体素子９１を押圧することによりＡＣＦ１００に含まれる導電粒子１０２を押しつぶし、導電粒子１０２をバンプ部１１３及び端子部１１４の双方に接触させた状態で接着剤１０１を固化させる。このようにして、バンプ部１１３と端子部１１４との導通性が確保されている。
【００４０】
ここで、図３（ａ）に示すように、本実施形態で用いられる半導体素子９１の出力側バンプ部９７ａ、９８ａは、表示領域Ａ側の辺９１ａに沿って配列する、当該辺９１ａに近い側の第１の出力側バンプ列９７と当該辺９１ａから遠い側の第２の出力側バンプ列９８とにより構成され、全体として千鳥状に配置されている。そして、第２の出力側バンプ列９８を構成する第２の出力側バンプ部９８ａの平面投影面積は、第１の出力側バンプ列９７を構成する第１の出力側バンプ部９７ａの平面投影面積よりも小さくされている。図３（ａ）に示す半導体素子９１の例では、第２の出力側バンプ列９８を構成するすべての第２の出力側バンプ部９８ａの平面投影面積が、第１の出力側バンプ列９７を構成するすべての第１の出力側バンプ部９７ａの平面投影面積よりも小さく構成されている。
また、半導体素子９１の出力側バンプ部９７ａ、９８ａの配置に対応して、ガラス基板６１上の配線端子部１４についても千鳥状に配置されている。そして、配線端子部１４の平面投影面積についても、半導体素子９１の第２の出力側バンプ部９８ａが電気的に接続される第２の配線端子部１７の平面投影面積が、半導体素子９１の第１の出力側バンプ部９７ａが電気的に接続される第１の配線端子部１６の平面投影面積よりも小さく構成されている。
【００４１】
それぞれの出力側バンプ部９７ａ、９８ａ及び配線端子部１７、１８がこのように構成されていることにより、半導体素子９１をＡＣＦ１００を用いて実装すべく押圧したときに、第２の出力側バンプ部９８ａに作用する押圧力が小さくなる。そのため、第１の出力側バンプ部９７ａに作用する押圧力を相対的に大きくすることができる。したがって、従来のように、所定の辺９１ａに近い側の第１の出力側バンプ部９７ａ及び第１の配線端子部１７の間に介在する導電粒子１０２のつぶれ度合いと所定の辺９１ａから遠い側の第２の出力側バンプ部９８ａ及び第２の配線端子部１８の間に介在する導電粒子１０２のつぶれ度合いとが著しく異なることがなくなり、接続抵抗のばらつきを低減することができる。
【００４２】
さらに、所定の辺９１ａに近い側の第１の出力側バンプ部９７ａの平面投影面積が、当該辺９１ａから遠い側の第２の出力側バンプ部９８ａの平面投影面積と比較して相対的に大きくなることから、第１の出力側バンプ部９７ａと第１の配線端子部１７との間に存在しうる導電粒子１０２の数を第２の出力側バンプ部９８ａと第２の配線端子部１８との間に存在しうる導電粒子１０２の数よりも相対的に多くすることができる。そのため、仮に、第２の出力側バンプ部９８ａと第２の配線端子部１８との間の導電粒子１０２のつぶれ度合いよりも、第１の出力側バンプ部９７ａと第１の配線端子部１７との間の導電粒子１０２のつぶれ度合いが小さい場合であっても、全体としての接触面積をかせぐことができ、接続抵抗が増大することを低減することができる。
【００４３】
概念的に説明すると、図７に示すように、第２の出力側バンプ部９８ａに対応する導電粒子１０２ｂのつぶれ度合いが第１の出力側バンプ部９７ａに対応する導電粒子１０２ａのつぶれ度合いよりも大きく、第２の出力側バンプ部９８ａ又は第２の配線端子部１８に対する導電粒子１０２ｂの接触面積が２（相対値）で接続抵抗が１（Ω）である場合に、第１の出力側バンプ部９７ａ又は第１の配線端子部１７に対する導電粒子１０２ａの接触面積が１（相対値）で接続抵抗が２（Ω）であるとする。このとき、個々の導電粒子１０２ａ、１０２ｂと各バンプ部９７ａ、９８ａ又は配線端子部１７、１８との接触面積に差はあるものの、第２の出力側バンプ部９８ａと第２の配線端子部１８との間に介在する導電粒子１０２ｂの数が２個で、第１の出力側バンプ部９７ａと第１の配線端子部１７との間に介在する導電粒子１０２ａの数が４個であれば、合計の接触面積はともに４となって等しくなる。したがって、第１の出力側バンプ部９７ａ及び第１の配線端子部１７の電気的な接続抵抗と、第２の出力側バンプ部９８ａ及び第２の配線端子部１８の電気的な接続抵抗とが均一化されることになる。
【００４４】
このように所定の辺から遠い側の第２の出力側バンプ部の平面投影面積を、所定の辺に近い側の第１の出力側バンプ部の平面投影面積よりも相対的に小さくする例としては、図８（ａ）〜（ｃ）のような態様が挙げられる。
図８（ａ）は、所定の辺９１ａに沿った方向（Ｘ方向）の第２の出力側バンプ部９８ａの長さを、Ｘ方向に沿った方向の第１の出力側バンプ部９７ａの長さよりも短くすることにより、平面投影面積を異ならせた例である。また、図８（ｂ）は、Ｘ方向と直交する方向（Ｙ方向）に沿った第２の出力側バンプ部９８ａの長さを、Ｙ方向に沿った方向の第１の出力側バンプ部９７ａの長さよりも短くすることにより、平面投影面積を異ならせた例である。図８（ｃ）は、Ｘ方向及びＹ方向に沿った第２の出力側バンプ部９８ａの双方の長さを、第１の出力側バンプ部９７ａの双方の長さよりも短くすることにより、平面投影面積を異ならせた例である。
さらに、図示しないものの、上述のように平面投影面積を異ならせた上で、第１の出力側バンプ部９７ａと第２の出力側バンプ部９８ａを千鳥状に配置することもできる。
【００４５】
本発明はこれらのいずれの態様であっても構成することができるが、バンプ部の位置と配線端子部の位置とが相対的にずれて、隣り合うバンプ部と配線端子部とが短絡することがないように、図８（ａ）に示すように、Ｙ方向に沿った方向の第２の出力側バンプ部９８ａの長さを短くすることが好ましい。
より具体的には、半導体素子を実装する際に行われる位置合わせは、ガラス基板６１の実装領域２６に形成したアライメントマークと半導体素子９１に形成したアライメントマークとを利用して、Ｘ−Ｙ方向に位置合わせが行われる。そのため、図９に示すように、半導体素子９１の位置が回転方向にθ分ずれた場合に、Ｘ方向よりもＹ方向への位置ずれがより大きくなる。したがって、図８（ａ）のように第２の出力側バンプ部９８ａのＹ方向の長さを短くし、第１の出力側バンプ部９７ａと第２の出力側バンプ部９８ａとの距離（第１の出力側バンプ列９７と第２の出力側バンプ列９８との距離）を大きく確保することにより、Ｙ方向に隣り合うバンプ部と配線端子部が短絡することを防止することができる。
また、このように第１の出力側バンプ部９７ａと第２の出力側バンプ部９８ａとの距離が大きく確保されることにより、データバス配線やソースバス配線形成時のレーザーカットを行いづらくなることを防ぐこともできる。
【００４６】
また、図３に示す例では、複数の出力側バンプ部９７ａ、９８ａ及び複数の配線端子部１４は、全体として千鳥状に配置されている。このように配置されていることにより、ゲートバス配線６５やソースバス配線６６を所定の辺側に引き出すための配線設計に余裕を持たせることができる。
【００４７】
出力側バンプ部９７ａ、９８ａにおいて、このように複数に配列し、所定の関係を満たすように平面投影面積を異ならせた構成をとっているのは、出力側バンプ部９７ａ、９８ａは入力側バンプ部９６と比較して数が多いことと併せて、それぞれの出力側バンプ部９７ａ、９８ａがすべて異なるゲートバス配線６５あるいはソースバス配線６６に接続されるため、個々の接続箇所の接続抵抗を低く保つ必要があるためである。すなわち、複数の入力側バンプ部９６が接続される複数の端子部１８には、ある共通する機能を有する端子部が複数備えられているために、一部の入力側バンプ部９６の接続抵抗が低下した場合であっても、ある機能を有する複数の端子部を全体的に見れば、接続抵抗を低く保ちやすくなっているためである。したがって、特に出力側バンプ部９７ａ、９８ａ側で、所定の関係を満たすように平面投影面積を異ならせることが好ましい。
【００４８】
４．変形例
本発明は、これまで説明した半導体素子の実装構造の構成に限られるものではなく、種々の変更が可能である。
上述した構成例では、第２の出力側バンプ列を構成するすべての第２の出力側バンプ部の平面投影面積が、第１の出力側バンプ列を構成するすべての第１の出力側バンプ部の平面投影面積よりも小さくされているが、部分的に第２の出力側バンプ部の平面投影面積を第１の出力側バンプ部の投影面積よりも小さく、言い換えると、部分的に第１の出力側バンプ部の平面投影面積を第２の出力側バンプ部の平面投影面積よりも大きくしてもよい。例えば、図１０に示すように、作用する押圧力が小さくなりやすい、半導体素子９１の角部９１ｂに近い領域において、第１の出力側バンプ部９７ｂの平面投影面積を第２の出力側バンプ部９８ｂの平面投影面積よりも大きくすることができる。
【００４９】
また、上述した構成例は、第１の出力側バンプ列及び第２の出力側バンプ列からなる２列構成のバンプ部を備えているが、図１１に示すように、さらに第３の出力側バンプ列９９を含む３列構成のバンプ部９７ａ、９８ａ、９９ａであっても構わない。この場合には、第１の出力側バンプ列９７を構成する第１の出力側バンプ部９７ａの平面投影面積よりも、第２の出力側バンプ列９８を構成する第２の出力側バンプ部９８ａの平面投影面積が小さくされ、さらに、第２の出力側バンプ部９８の平面投影面積よりも、第３の出力側バンプ列９９を構成する第３の出力側バンプ部９９ａの平面投影面積が小さくされる。
このように構成すれば、所定の辺９１ａに近づくにつれて次第に出力側バンプ部９７ａ、９８ａ、９９ａの平面投影面積が大きくなり、それぞれのバンプ部と配線端子部との接続抵抗のばらつきを低減することができる。
【００５０】
さらに、上述した構成例は、半導体素子９１における表示領域Ａ側の辺９１ａに沿って複数列に配列された出力側バンプ部９７ａ、９８ａの例であるが、図１２に示すように、当該辺９１ａから連続し、垂直方向に延びる辺９１ｃ側において、バンプ部９２を複数列に配列させるとともに、当該辺９１ｃから遠い側の第２のバンプ部９２ｂの平面投影面積を、当該辺９１ｃに近い側の第１のバンプ部９２ａの平面投影面積よりも小さくすることもできる。
【００５１】
また、これまで説明した半導体素子の実装構造体の構成は、半導体素子の出力側バンプ部と基板側の配線端子部との接続構成にかかるものであるが、入力側バンプ部の数及び半導体素子の外径サイズによっては、入力側バンプであっても同様に構成することができる。一般に、出力側バンプ部の数に比較して入力側バンプ部の数は少なくなっているが、例えば、半導体素子の外形サイズを小さくするために、出力側バンプ部を３列構成とし入力側バンプ部を２列構成とした場合には、入力側バンプ部の間隙も狭くなる場合があるため、本発明を適用することによって導通不良を低減させることができる。
【００５２】
［第２の実施の形態］
第２の実施の形態は、第１の実施の形態と同様の液晶装置であって、複数のバンプ部及び端子部は、半導体素子の所定の辺側に、半導体素子の平面形状の重心から遠い側の第１のバンプ部及び端子部と第１のバンプ部及び端子部よりも半導体素子の平面形状の重心に近い側の第２のバンプ部及び端子部とを含み、第２のバンプ部及び端子部の平面投影面積を第１のバンプ部及び端子部の平面投影面積よりも小さくした液晶装置である。
以下、第１の実施の形態と異なる点を中心に説明し、その他の第１の実施の形態と同様の構成とすることができる点については、説明を省略する。
【００５３】
１．半導体素子の実装構造体
図１３に、本実施形態の液晶装置に備えられた半導体素子１９１の実装構造体を構成する半導体素子１９１及び基板１６１の平面図を示す。この図１３は、第１の実施の形態における図３に相当する図となっている。
図１３（ａ）に示すように、本実施形態で用いられる半導体素子１９１の出力側バンプ部１９６は、表示領域Ａに近い辺１９１ａ側に、半導体素子１９１の平面形状の重心Ｐから遠い側の第１の出力側バンプ部１９７ａと、第１の出力側バンプ部１９１ａよりも半導体素子１９１の平面形状の重心Ｐに近い側の第２の出力側バンプ部１９８ａとを含んでいる。そして、第２の出力側バンプ部１９８ａの平面投影面積は第１の出力側バンプ部１９７ａの平面投影面積よりも小さくされている。図１３（ａ）に示す半導体素子１９１の例では、所定の辺１９１ａ側のすべてのバンプ部１９７ａ、１９８ａについて、半導体素子１９１の平面形状の重心Ｐに近づくにつれ次第に出力側バンプ部１９７ａ、１９８ａの平面投影面積が小さくなるように構成されている。言い換えると、所定の辺１９１ａ側のすべての出力側バンプ部１９７ａ、１９８ａについて、半導体素子１９１の平面形状の重心Ｐから遠ざかるにつれ次第に出力側バンプ部１９７ａ、１９８ａの平面投影面積が大きくなるように構成されている。
【００５４】
また、ガラス基板１６１上の配線端子部１１６、１１７についても、半導体素子１９１に備えられる出力側バンプ部１９７ａ、１９８ａに対応させて、半導体素子１９１の実装領域１２６の重心Ｐ´に近づくにつれ次第に配線端子部１１６、１１７の平面投影面積が小さくなるように、言い換えると、半導体素子１９１の実装領域１２６の重心Ｐ´から遠ざかるにつれ次第に配線端子部１１６、１１７の平面投影面積が大きくなるように構成されている。
【００５５】
それぞれの出力側バンプ部１９７ａ、１９８ａ及び配線端子部１１６、１１７がこのように構成されていることにより、半導体素子１９１をＡＣＦ（図示せず）を用いて実装すべく押圧したときに、半導体素子１９１の平面形状の重心Ｐから離れた位置にある第１の出力側バンプ部１９７ａに作用する押圧力が小さくなって、当該第１の出力側バンプ部１９７ａに作用する押圧力が小さくなることを防ぐことができる。そのため、従来のように、半導体素子１９１の平面形状の重心Ｐから遠い側の第１の出力側バンプ部１９７ａ及び第１の配線端子部１１６の間に介在する導電粒子（図示せず）のつぶれ度合いと重心Ｐに近い側の第２の出力側バンプ部１９８ａ及び第２の配線端子部１１７の間に介在する導電粒子（図示せず）のつぶれ度合いとが著しく異なることがなくなり、接続抵抗のばらつきを低減することができる。
【００５６】
さらに、重心Ｐから遠い側の第１の出力側バンプ部１９７ａの平面投影面積が、重心Ｐに近い側の第２の出力側バンプ部１９８ａの平面投影面積と比較して相対的に大きくなることから、第１の出力側バンプ部１９７ａと第１の配線端子部１１６との間に存在しうる導電粒子（図示せず）の数を第２の出力側バンプ部１９８ａと第２の配線端子部１１７との間に存在しうる導電粒子（図示せず）の数よりも相対的に多くすることができる。そのため、仮に、第２の出力側バンプ部１９８ａと第２の配線端子部１１７との間の導電粒子のつぶれ度合いよりも、第１の出力側バンプ部１９７ａと第１の配線端子部１１６との間の導電粒子のつぶれ度合いが小さい場合であっても、全体としての接触面積をかせぐことができ、接続抵抗が増大することを低減することができる。
【００５７】
このように平面形状の重心Ｐに近い側の第２の出力側バンプ部１９８ａの平面投影面積を、重心Ｐから遠い側の第１の出力側バンプ部１９７ａの平面投影面積よりも相対的に小さくする態様としては特に制限されるものではなく、第１の実施の形態で例示したものと同様の構成とすることができる。
【００５８】
２．変形例
本実施形態においても、これまで説明した半導体素子の実装構造の構成に限られるものではなく、種々の変更が可能である。
例えば、上述した構成例は、第１の出力側バンプ列及び第２の出力側バンプ列からなる２列構成のバンプ部を備えているが、図１４に示すように、さらに第３の出力側バンプ列１９９を含む３列構成のバンプ部であっても構わない。この場合においても、半導体素子１９１の平面形状の重心Ｐから遠ざかるにつれ次第に出力側バンプ部の平面投影面積が大きくなるように構成される。その結果、それぞれの出力側バンプ部と配線端子部との接続抵抗のばらつきを低減することができる。
また、第１の実施の形態と同様に、入力側バンプ部の数及び半導体素子の外径サイズによっては、入力側バンプであっても本発明を適用することができる。
【００５９】
［第３の実施の形態］
本発明に係る第３の実施の形態として、第１の実施の形態又は第２の実施の形態の液晶装置を備えた電子機器について具体的に説明する。
【００６０】
図１５は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶装置に備えられた液晶パネル２０と、これを制御するための制御手段２００とを有している。また、図１５中では、液晶パネル２０を、パネル構造体２０ａと、半導体素子（ＩＣ）等で構成される駆動回路２０ｂと、に概念的に分けて描いてある。また、制御手段２００は、表示情報出力源２０１と、表示処理回路２０２と、電源回路２０３と、タイミングジェネレータ２０４とを有することが好ましい。
また、表示情報出力源２０１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ２０４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示処理回路２０２に供給するように構成されていることが好ましい。
【００６１】
また、表示処理回路２０２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫと共に駆動回路２０ｂへ供給することが好ましい。さらに、駆動回路２０ｂは、第１の電極駆動回路、第２の電極駆動回路及び検査回路を含むことが好ましい。また、電源回路２０３は、上述の各構成要素にそれぞれ所定の電圧を供給する機能を有している。
そして、本実施形態の電子機器であれば、所定の関係を満たすようにバンプ部の平面投影面積を異ならせた半導体素子の実装構造体を備えるために、半導体素子の導通不良の少ない電子機器とすることができる。
【産業上の利用可能性】
【００６２】
本発明によれば、所定の関係を満たすようにバンプ部の平面投影面積を異ならせた半導体素子の実装構造体を備えることにより、半導体素子の導通不良の少ない電気光学装置や電子機器を提供することができる。したがって、液晶装置やエレクトロルミネッセンス装置等の電気光学装置や電子機器、例えば、携帯電話機やパーソナルコンピュータ等をはじめとして、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電気泳動装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器、電子放出素子を備えた装置（ＦＥＤ:Field Emission DisplayやＳＣＥＥＤ：Surface-Conduction Electron-Emitter Display）などに幅広く適用することができる。
【図面の簡単な説明】
【００６３】
【図１】第１の実施の形態にかかる液晶装置の概略斜視図である。
【図２】第１の実施の形態にかかる液晶装置の画素領域部分の概略断面図である。
【図３】第１の実施の形態の液晶装置に用いられる半導体素子及び素子基板の平面図である。
【図４】半導体素子の実装構造体の構成を説明するための分解図である。
【図５】半導体素子の実装構造体の構成を説明するための断面図である。
【図６】異方性導電膜を用いた半導体素子の実装方法を説明するための図である。
【図７】本発明の作用を説明するための図である。
【図８】平面投影面積を異ならせた第１及び第２のバンプ部の構成例を示す図である。
【図９】半導体素子の位置ずれが生じた状態を示す図である。
【図１０】第１のバンプ列及び第２のバンプ列のうちの一部のバンプ部の平面投影面積を異ならせた変形例を示す図である。
【図１１】第１の実施の形態の半導体素子の実装構造体を３列構成のバンプ部を備えた半導体素子に適用した変形例を示す図である。
【図１２】表示領域側の辺に直交する側の辺に沿って複数列に配列したバンプ部において本発明を適用した変形例を示す図である。
【図１３】第２の実施の形態の液晶装置に用いられる半導体素子及び素子基板の平面図である。
【図１４】第２の実施の形態の半導体素子の実装構造体を３列構成のバンプ部を備えた半導体素子に適用した変形例を示す図である。
【図１５】第３の実施の形態の電子機器の概略構成を示すブロック図である。
【図１６】従来の半導体素子のバンプ部の構成を示す図である。
【符号の説明】
【００６４】
１０：液晶装置（電気光学装置）、１１：照明装置、１３：光源、１４：配線端子部、１５：導光板、１６：第１の配線端子部、１７：第２の配線端子部、１８：端子部、１９：外部接続用端子部、２０：液晶パネル、２１：液晶材料、２２：導電膜、２３：シール材、２６：半導体実装領域、３０：カラーフィルタ基板、３１：ガラス基板、３３：面状電極（対向電極）、３７：着色層、４１：樹脂層、４５：配向膜、６０：素子基板（電気光学装置用基板）、６０Ｔ：基板張出部、６１：ガラス基板、６３：画素電極、６５：ゲートバス配線、６６：ソースバス配線、６７：接続配線、６９：ＴＦＴ素子、７５：配向膜、９１：半導体素子、９１ａ・９１ｃ：半導体素子の辺、９１ｂ：角部、９３：フレキシブル回路基板、９４：絶縁膜、９４ａ：開口部、９６：入力側バンプ部、９７：第１の出力側バンプ列、９７ａ：第１の出力側バンプ部、９８：第２の出力側バンプ列、９８ａ：第２の出力側バンプ部、９９：第３の出力側バンプ列、９９ａ：第３の出力側バンプ部、１００：ＡＣＦ（異方性導電膜）、１０１：接着剤、１０２：導電粒子、１６１：基板、１９１：半導体素子、１９１ａ・１９１ｃ：半導体素子の辺、１９６：入力側バンプ部、１９７：第１の出力側バンプ列、１９７ａ：第１の出力側バンプ部、１９８：第２の出力側バンプ列、１９８ａ：第２の出力側バンプ部、１９９：第３の出力側バンプ列、１９９ａ：第３の出力側バンプ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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