(57)【要約】【課題】本発明はＴＯＥとＩＰｓｅｃを用いたｉＳＣＳＩデータ加速装置及びこれを用いたｉＳＣＳＩ記憶システムに関する。【解決手段】本発明はＩ／Ｏプロセッサ１０５と、ＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラ１０８と、ＩＰｓｅｃコントローラ１０９を一つの内部ＰＣＩバス１０７を通じて連結し、メモリ１０６を上記Ｉ／Ｏプロセッサに装着したハードウェア構造のデータ加速装置１１０を具現化し、ｉＳＣＳＩ記憶システムのホストＣＰＵの代わりに上記データ加速装置が、複雑で処理時間が長いＴＣＰ／ＩＰプロトコル処理及びＩＰｓｅｃプロトコル処理を遂行するようにすることにより、ホストＣＰＵの負荷を軽減させつつ、高速データ入出力及びデータ保護を可能とする。【選択図】図２
2008016037.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＩバスを通じてｉＳＣＳＩ（Ｉｎｔｅｒｎｅｔ  Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｆａｃｅ）記憶システムに連結され、ＰＣＩブリッジ及びメモリコントロールを遂行するＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プロセッサと、
前記Ｉ／Ｏプロセッサのコントロールによってデータを記憶し、ＩＰｓｅｃプロトコル処理及びＴＣＰ／ＩＰプロトコル処理のためのバッファリング及びデータ記憶場所を提供するメモリと、
前記ｉＳＣＳＩ記憶システムから読み/書きされるデータを前記Ｉ／Ｏプロセッサを通じて伝達を受け、ＴＣＰ／ＩＰスタックを全てオフローディングしてＴＣＰ／ＩＰプロトコル処理を遂行するＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラと、
前記入出力されるデータに対するＩＰｓｅｃ（ＩＰ  ｓｅｃｕｒｉｔｙ  ｐｒｏｔｏｃｏｌ）処理を遂行するＩＰｓｅｃコントローラと、
を含むｉＳＣＳＩのためのデータ加速装置。
【請求項２】
前記Ｉ／Ｏプロセッサと、メモリと、ＴＯＥコントローラと、ＩＰｓｅｃコントローラとの間を相互連結する内部ＰＣＩバスをさらに含むことを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項３】
データ読み取り動作時、前記Ｉ／ＯプロセッサがｉＳＣＳＩ記憶システムの記憶手段から該当データを読み取って前記メモリに記憶すると、前記ＩＰｓｅｃコントローラで暗号化した後、ＴＯＥコントローラから前記暗号化されたデータをＴＣＰ／ＩＰ処理して出力させることを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項４】
データ書き込み動作時、前記ＴＯＥコントローラが該当データの入力を受けＴＣＰ／ＩＰ処理を遂行し、前記ＩＰｓｅｃコントローラから前記ＴＣＰ／ＩＰ処理されたデータを復号化した後、ｉＳＣＳＩ記憶システムの記憶手段へ転送することを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項５】
前記Ｉ／Ｏプロセッサは、ＲＡＩＤ機能具現時ＸＯＲエンジンを使用してＸＯＲ演算を遂行することを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項６】
前記Ｉ／Ｏプロセッサは、ｉＳＣＳＩプロトコル処理のパリティ演算をさらに遂行することを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項７】
前記ＴＯＥコントローラとＩＰｓｅｃコントローラは、ハードウェアで具現化されることを特徴とする請求項１に記載のｉＳＣＳＩのためのデータ加速装置。
【請求項８】
ｉＳＣＳＩプロトコルによってデータの読み書きを制御してデータ記憶管理を制御するホストＣＰＵと、
前記ホストＣＰＵに連結されホストＣＰＵの処理のためのバッファリング及び記憶空間を提供するホストメモリと、
外部ネットワークと連結され外部ネットワークへのデータ転送及び受信を処理するネットワークコントローラと、
データ記憶手段のディスクでのデータ読み取り及びディスクへのデータ書き込み動作を処理するディスクコントローラと、
前記ホストＣＰＵ及びホストメモリと、ネットワークコントローラ及びディスクコントローラを連結するブリッジと、
前記ブリッジとネットワークコントローラとディスクコントローラを相互連結するメインＰＣＩバスと、
前記メインＰＣＩバスに連結され、前記ホストＣＰＵからのデータ読み書き命令によって前記ディスクコントローラから読み取り及び書きされるデータに対するＴＣＰ／ＩＰプロトコル処理及びＩＰｓｅｃプロトコル処理を遂行するデータ加速装置と、
を含むｉＳＣＳＩ記憶システム。
【請求項９】
前記データ加速装置は、
前記メインＰＣＩバスに連結され、ＰＣＩブリッジ及びメモリコントロールを遂行するＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プロセッサと、
前記Ｉ／Ｏプロセッサのコントロールによってデータを記憶し、ＩＰｓｅｃプロトコル処理及びＴＣＰ／ＩＰプロトコル処理のためのバッファリング及びデータ記憶場所を提供するメモリと、
前記ｉＳＣＳＩ記憶システムから読み/書きされるデータを前記Ｉ／Ｏプロセッサを通じて伝達を受け、ＴＣＰ／ＩＰスタックを全てオフローディングしてＴＣＰ／ＩＰプロトコル処理を遂行するＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラと、
前記入出力されるデータに対するＩＰｓｅｃ（ＩＰ  ｓｅｃｕｒｉｔｙ  ｐｒｏｔｏｃｏｌ）処理を遂行するＩＰｓｅｃコントローラと、
を含むことを特徴とする請求項８に記載のｉＳＣＳＩ記憶システム。
【請求項１０】
前記データ加速装置は、
前記Ｉ／Ｏプロセッサと、メモリと、ＴＯＥコントローラと、ＩＰｓｅｃコントローラとの間を相互連結する内部ＰＣＩバスをさらに含むことを特徴とする請求項９に記載のｉＳＣＳＩ記憶システム。
【請求項１１】
前記データ加速装置は、ホストＣＰＵからデータ読み取り命令が指示されると、前記Ｉ／Ｏプロセッサが前記ディスクコントローラから該当データを読み取って前記メモリに記憶すると、前記ＩＰｓｅｃコントローラで暗号化した後、ＴＯＥコントローラから前記暗号化されたデータをＴＣＰ／ＩＰ処理して前記ネットワークコントローラへ出力させることを特徴とする請求項９に記載のｉＳＣＳＩ記憶システム。
【請求項１２】
前記データ加速装置は、ホストＣＰＵからデータ書き込み命令時、前記ＴＯＥコントローラが該当データをホストメモリから入力を受けＴＣＰ／ＩＰ処理を遂行し、前記ＩＰｓｅｃコントローラから前記ＴＣＰ／ＩＰ処理されたデータを復号化した後、前記ディスクコントローラへ転送することを特徴とする請求項９に記載のｉＳＣＳＩ記憶システム。
【請求項１３】
前記データ加速装置のＴＯＥコントローラとＩＰｓｅｃコントローラは、ハードウェアで具現化されることを特徴とする請求項９に記載のｉＳＣＳＩ記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ記憶技術に関するもので、より詳細には高速の入出力処理が遂行出来、ホストＣＰＵの負荷を減らすことが出来るｉＳＣＳＩ（Ｉｎｔｅｒｎｅｔ  Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｆａｃｅ）のためのデータ加速装置及びこれを用いたｉＳＣＳＩ記憶システムに関する。
【背景技術】
【０００２】
サーバに記憶されるデータ量が幾何級数的に増加することによってデータ記憶装置に要求される性能も増加され、これによって以前のサーバが直接連結された記憶装置にデータを記憶するに限界が生じ、ネットワークを通じてサーバと記憶装置を連結する方法が考案された。
【０００３】
現在、広く使用されているネットワークを用いた記憶装置とサーバの連結方法としては伝統的なＮＦＳ（Ｎｅｔｗｏｒｋ  Ｆｉｌｅ  Ｓｙｓｔｅｍ）、ＮＡＳ（Ｎｅｔｗｏｒｋ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ）、ＳＡＮ（Ｓｔｏｒａｇｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等が存在する。
【０００４】
ＮＦＳは、一般的なサーバとサーバとの間でＴＣＰ連結を通じてファイル単位でデータを記憶することを称する。しかし、上記方法はファイルシステムでの負荷が大きくなり転送性能が低下するという短所がある。
【０００５】
ＮＡＳは、ＮＦＳと類似にＴＣＰ連結を使用してファイル単位で記憶するが、専用のハードウェアを使用することによりサーバにかかる負荷を減らしたものである。しかし、ファイル単位記憶方法の限界によるファイルシステムの負荷がターゲット装置で記憶性能を向上させるにボトルネックとなる。
【０００６】
ＳＡＮは上述のＮＡＳやＮＦＳとは異なり、専用ネットワークを通じて記憶装置とサーバを連結し、ブロック単位記憶を通じてファイルシステムの負荷をサーバ側で担当することにより、記憶装置の負荷を減らして入出力性能を高めたものである。しかし、上記ＳＡＮは専用ネットワーク構成に費用が多くかかり、広帯域にわたって連結網を構成することが難しいという短所がある。
【０００７】
これに、上記ＳＡＮの短所を解決するためｉＳＣＳＩ（Ｉｎｔｅｒｎｅｔ  Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）が提案された。上記ｉＳＣＳＩは、ＳＣＳＩ命令をＴＣＰ／ＩＰパケットでカプセル化しＩＰネットワークを通じたブロックデータ転送を支援するＩＥＴＦ標準プロトコルとして、ブロック単位記憶方式を採用するが、連結網は既存のＩＰネットワークを通じて構成することによりＮＡＳとＳＡＮの長所を採用し、ＳＡＮを容易に具現し拡張出来るようにする。
【０００８】
どころが、上記ｉＳＣＳＩプロトコルによると、記憶装置とサーバがＩＰネットワークを通じて連結されるため、ＴＣＰ／ＩＰプロトコル処理において多くの負荷を発生させる。
【０００９】
これに関して、Ｙｏｓｈｉｈｉｒｏ  Ｓａｉｔｏが発明しＮＥＣ  ｃｏｒｐｏｒａｔｉｏｎが米国特許庁に２００４年２月２３日付で出願して２００４年９月９日付で公開された特許文献１には‘ｉＳＣＳＩ装置及びその通信制御方法’について技術されている。上記特許文献１では、ｉＳＣＳＩ記憶システムから知能形ネットワークコントローラを使用して入るパケットを分類し、上記分類結果、ｉＳＣＳＩパケットでない場合には一番目のプロセッサが処理し、ｉＳＣＳＩパケットの場合にはｉＳＣＳＩプロトコル処理のみを遂行する二番目のプロセッサが処理することにより、一般パケットが多く入ってもｉＳＣＳＩ入出力性能が低下されないようにしている。しかし、上記特許文献１ではサーバの他に重要な要素であるＣＰＵのＴＣＰ／ＩＰプロトコル処理による負荷を軽減するための方法が提示されていない。従って、２個のプロセッサを使用して負荷を分散させ、ネットワーク性能を向上させることは出来るものの、ＴＣＰ／ＩＰ処理のための該当プロセッサの負荷は依然として高くなる。
【００１０】
他の技術として、Ｊｏｈｎ  Ｓｈｉｇｅｔｏ  Ｍｉｎａｍｉ他が発明し、米国特許庁に２００３年６月５日付で出願して２００４年４月１日付で公開された特許文献２には、ｉＳＣＳＩとＩＰｓｅｃプロトコルを支援するギガビットイーサネット（Ｒ）アダプタについて開示されている。上記特許文献２では、ギガビットイーサネット（Ｒ）コントローラにプロセッサとメモリ、プログラムを追加して、ＴＣＰ／ＩＰプロトコル処理を含んでｉＳＣＳＩやＩＰｓｅｃのようなプロトコル処理を遂行するようにすることにより、性能を向上させる技術を提示している。しかし、ＴＣＰ／ＩＰプロトコル処理の場合、一般プロセッサとプログラムを使用して処理する場合には専用ＴＯＥコントローラに比べ性能が低下される問題があり、上記のように全てのプロトコルに対する処理プログラムがイーサネット（Ｒ）コントローラ内部に含まれる場合、性能がさらに低下する可能性もある。
【００１１】
特に、ｉＳＣＳＩ記憶装置のｉＳＣＳＩ入出力を高速で処理するだけでなく、ホストＣＰＵの負荷軽減及びｉＳＣＳＩ入出力データの移動経路の最適化が性能向上に役立つため、上述の既存の技術では最適の性能を示し難い。
【００１２】
さらに、ｉＳＣＳＩ記憶装置においては、ｉＳＣＳＩプロトコルを通じて受信されたデータを記憶する時、ローカルシステムのＰＣＩバスを通じてローカルシステムのメモリへデータが移った後にディスクコントローラへデータが転送されるべきであるため、データの移動経路上でボトルネックが生じる可能性がある。
【００１３】
【特許文献１】米国公開特許第２００４−０１７４８９３号
【特許文献２】米国公開特許第２００４−００６２２６７号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上述の問題点を解決するため提案されたものであり、その目的は、ｉＳＣＳＩ記憶装置において、データ移動経路を最適化しデータ保護だけでなく、ホストＣＰＵの負荷を軽減させ処理速度を向上させることが出来るｉＳＣＳＩのためのデータ加速装置及びこれを用いたｉＳＣＳＩ記憶システムを提供することにある。
【課題を解決するための手段】
【００１５】
上述の目的を達成すべく、本発明は、ＰＣＩバスを通じてｉＳＣＳＩ（Ｉｎｔｅｒｎｅｔ  Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍｓ  Ｉｎｔｅｒｆａｃｅ）記憶システムに連結され、ＰＣＩブリッジ及びメモリコントロールを遂行するＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プロセッサと、上記Ｉ／Ｏプロセッサのコントロールによってデータを記憶し、ＩＰｓｅｃプロトコル処理及びＴＣＰ／ＩＰプロトコル処理のためのバッファリング及びデータ記憶場所を提供するメモリと、上記ｉＳＣＳＩ記憶システムから読み/書きされるデータを上記Ｉ／Ｏプロセッサを通じて伝達を受け、ＴＣＰ／ＩＰスタックを全てオフローディングしてＴＣＰ／ＩＰプロトコル処理を遂行するＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラと、上記入出力されるデータに対するＩＰｓｅｃ（ＩＰ  ｓｅｃｕｒｉｔｙ  ｐｒｏｔｏｃｏｌ）処理を遂行するＩＰｓｅｃコントローラと、を含むｉＳＣＳＩのためのデータ加速装置を提供する。
【００１６】
また、本発明は、上述のデータ加速装置が上記Ｉ／Ｏプロセッサと、メモリと、ＴＯＥコントローラと、ＩＰｓｅｃコントローラとの間を相互連結する内部ＰＣＩバスをさらに含んで成る。
【００１７】
また、本発明によるデータ加速装置は、データ読み取り動作時、上記Ｉ／ＯプロセッサがｉＳＣＳＩ記憶システムの記憶手段から該当データを読み取って上記メモリに記憶すると、上記ＩＰｓｅｃコントローラで暗号化した後、ＴＯＥコントローラから上記暗号化されたデータをＴＣＰ／ＩＰ処理して出力させることを特徴とし、データ書き込み動作時、上記ＴＯＥコントローラが該当データの入力を受けＴＣＰ／ＩＰ処理を遂行し、上記ＩＰｓｅｃコントローラから上記ＴＣＰ／ＩＰ処理されたデータを復号化した後、ｉＳＣＳＩ記憶システムの記憶手段に転送することを特徴とする。
【００１８】
また、上記データ加速装置において、上記ＴＯＥコントローラとＩＰｓｅｃコントローラはハードウェアで具現化されることを特徴とする。
【００１９】
また、本発明は上記の目的を達成するための他の構成手段として、ｉＳＣＳＩプロトコルによってデータの読み書きを制御してデータ記憶管理を制御するホストＣＰＵと、上記ホストＣＰＵに連結されホストＣＰＵの処理のためのバッファリング及び記憶空間を提供するホストメモリと、外部ネットワークと連結され外部ネットワークへのデータ転送及び受信を処理するネットワークコントローラと、データ記憶手段のディスクでのデータ読み取り及びディスクへのデータ書き込み動作を処理するディスクコントローラと、上記ホストＣＰＵ及びホストメモリと、ネットワークコントローラ及びディスクコントローラを連結するブリッジと、上記ブリッジとネットワークコントローラとディスクコントローラを相互連結するメインＰＣＩバスと、上記メインＰＣＩバスに連結され、上記ホストＣＰＵからのデータ読み書き命令によって上記ディスクコントローラから読み取り及び書き込みされるデータに対するＴＣＰ／ＩＰプロトコル処理及びＩＰｓｅｃプロトコル処理を遂行するデータ加速装置と、を含むｉＳＣＳＩ記憶システムを提供する。
【発明の効果】
【００２０】
本発明によるデータ加速装置は、データ記憶装置の具現においてデータ保護及びボトルネックとなるＴＣＰ／ＩＰプロトコル処理、ＲＡＩＤ機能支援、パリティ演算、ＩＰｓｅｃプロトコル処理をｉＳＣＳＩ記憶システムのホストＣＰＵに代わって処理することにより、データ入出力をハードウェア的に加速させ、ホストＣＰＵの負荷軽減及び高速データ入出力を可能とする。
【００２１】
また、本発明によるデータ加速方法は、ｉＳＣＳＩプロトコル処理時のメモリ間コピーの回数を最小化して性能を最適化出来るだけでなく、データがＰＣＩバスを移動する回数を最小に維持することにより、ＰＣＩバスから発生し得るボトルネック現象を除去する優れた効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図面を参照して本発明の好ましい実施例を詳細に説明する。実施例の説明において、便宜上同一の構成要素に対しては他の図面に図示されても同一の符号を付与し、本発明に関連する一般的な技術については本発明の精神と範囲の明確化のため詳細な説明を省略する。
【００２３】
図１は、本発明によるｉＳＣＳＩのためのデータ加速装置を示したブロック構成図として、図示された通り、本発明によるデータ加速装置は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プロセッサ１０５と、メモリ１０６と、ＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラ１０８と、ＩＰｓｅｃ（ＩＰ  ｓｅｃｕｒｉｔｙ  ｐｒｏｔｏｃｏｌ）コントローラ１０９から成る。上記Ｉ／Ｏプロセッサ１０５と、メモリ１０６と、ＴＯＥコントローラ１０８と、ＩＰｓｅｃコントローラ１０９は、内部ＰＣＩバス１０７を通じて相互連結される。
【００２４】
Ｉ／Ｏプロセッサ１０５は、ｉＳＣＳＩ記憶装置のメインＰＣＩバスに連結されるものとして、ＰＣＩブリッジ機能及びメモリコントローラ機能を遂行する。さらに具体的には、Ｉ／Ｏプロセッサ１０５はパリティ計算時、ＸＯＲエンジンを使用してＸＯＲ演算を遂行し、ディスク記憶時安定性と性能向上のためＲＡＩＤ機能を具現化することにおいて、ホストＣＰＵの負荷を軽減させることが出来る。また、上記Ｉ／Ｏプロセッサ１０５がホストＣＰＵの代わりにｉＳＣＳＩプロトコル処理の必須的な部分であるパリティ演算を高速で遂行することにより、ホストＣＰＵの負荷を軽減させｉＳＣＳＩプロトコル処理を加速することが出来る。
【００２５】
メモリ１０６は、入出力されるデータのＩＰｓｅｃプロトコル及びＴＣＰ／ＩＰプロトコル処理のためのバッファリング及びデータ記憶を担当する。
【００２６】
ＴＯＥコントローラ１０８は、上記Ｉ／Ｏプロセッサ１０５の制御によって入出力データに対するインターネット標準プロトコル（ＴＣＰ／ＩＰ）の処理を担当する。より具体的に、上記ＴＯＥコントローラ１０８は、ＣＰＵのＴＣＰ／ＩＰパケット処理の負荷をＮＩＣハードウェアであるＴＯＥが処理するＴＣＰ／ＩＰ加速装置として、既存のソフトウェアが担当していたＴｒａｎｓｐｏｒｔ、Ｎｅｔｗｏｒｋ階層をハードウェアの上記ＴＯＥコントローラ１０８が担当する。
【００２７】
ＩＰｓｅｃコントローラ１０９は、上記Ｉ／Ｏプロセッサ１０５の制御によって入出力されるデータの暗号化及び復号化を遂行する。さらに具体的には、外部ネットワークからｉＳＣＳＩ記憶システムへ入力されるデータは復号化し、ＩＰネットワークを通じて転送されるデータに対しては事前に設定されたキーを利用して暗号化する。このようにＩＰｓｅｃコントローラ１０９は、ホストＣＰＵ１０１の代わりにデータ入出力での暗号化／復号化処理を遂行することにより、ｉＳＣＳＩ記憶システムのメインＣＰＵの負荷を軽減させ、高速のｉＳＣＳＩ入／出力を具現化する。
【００２８】
上記のように構成された本発明によるデータ加速装置の構成要素、特にＴＯＥコントローラ１０８とＩＰｓｅｃコントローラ１０９は、ハードウェアで具現化される。
【００２９】
さらに、上述の構成を含む本発明のデータ加速装置は、一つのＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）形態で具現され、内部の各手段は上記内部ＰＣＩバス１０７によって相互連結される。
【００３０】
図２は、本発明の他の実施例として、上記データ加速装置を用いたｉＳＣＳＩ記憶システムを示したブロック構成図である。
【００３１】
図２を参照すると、本発明によるｉＳＣＳＩ記憶システムは、ｉＳＣＳＩプロトコルによってデータの読み書きを制御してデータ記憶管理を制御するホストＣＰＵ１０１と、上記ホストＣＰＵ１０１に連結されホストＣＰＵ１０１の処理のためのバッファリング及び記憶空間を提供するホストメモリ１０２と、上記ホストＣＰＵ１０１及びホストメモリ１０２への接近を処理するブリッジ１０３と、外部ネットワークと連結され外部ネットワークへのデータ転送及び受信を処理するネットワークコントローラ１１１と、データ記憶手段のディスクでのデータ読み取り及びディスクへのデータ書き込み動作を処理するディスクコントローラ１１２と、上記ブリッジ１０３とネットワークコントローラとディスクコントローラを相互連結するメインＰＣＩバス１０４と、上記メインＰＣＩバス１０４に連結され、上記ホストＣＰＵ１０１からのデータの読み書き命令によって上記ディスクコントローラ１１２から読み取り及び書き込みされるデータに対するＴＣＰ／ＩＰプロトコル処理及びＩＰｓｅｃプロトコル処理を遂行するデータ加速装置１１０と、から成る。
【００３２】
上記データ加速装置１１０は、上記の図１に説明した通り、Ｉ／Ｏプロセッサ１０５と、メモリ１０６と、内部ＰＣＩバス１０７と、ＴＯＥコントローラ１０８と、ＩＰｓｅｃコントローラ１０９を含んで構成され、上記Ｉ／Ｏプロセッサ１０５はｉＳＣＳＩ記憶システムのメインＰＣＩバス１０４を通じて、ネットワークコントローラ１１１と、ブリッジ１０３と、ディスクコントローラ１１２に連結される。
【００３３】
上記において、ブリッジ１０３は、ｉＳＣＳＩ記憶システムの全般的な制御及び管理を遂行するホストＣＰＵ１０１と、上記ホストＣＰＵ１０１に連結されたホストメモリ１０２と、他の装置、即ちネットワークコントローラ１１１及びディスクコントローラ１１２間を接続してデータ交換を可能とし、上記ネットワークコントローラ１１１は外部ネットワークとの連結を担当し、外部ネットワークへ入出力されるデータに対するＴＣＰチェックサム（ｃｈｅｃｋｓｕｍ）及びＳｃａｔｔｅｒ／Ｇａｔｈｅｒ転送を支援し、メモリ１０６上のデータに対してゼロコピー（ｚｅｒｏ−ｃｏｐｙ）転送を遂行することにより、メモリ間コピーを排除してネットワーク転送性能を向上させる。そして、上記ディスクコントローラ１１２は、該当ｉＳＣＳＩ記憶システムの記憶手段であるディスクへのデータ読み/書きを遂行する。
【００３４】
上述の通り、本発明のデータ加速装置１１０はメインＰＣＩバス１０４を通じてｉＳＣＳＩ記憶システムに連結される。
【００３５】
上述の構成において、上記データ加速装置１１０はディスクからのデータの読み取りが行われる場合、上記ディスクコントローラ１１２から読み取られたデータをメモリ１０６に記憶した後、ＴＯＥコントローラ１０８及びＩＰｓｅｃコントローラ１０９を通じてＴＣＰ／ＩＰ処理及びＩＰｓｅｃ処理を遂行してネットワークコントローラ１１１へ伝達し、逆にネットワークコントローラ１１１へ入力されたデータに対するディスクへの書き込みが行われる場合には、上記入力されたデータをメモリ１０６に記憶し、ＴＯＥコントローラ１０８とＩＰｓｅｃコントローラ１０９を通じてＴＣＰ／ＩＰ及びＩＰｓｅｃ処理を遂行した後、ディスクコントローラ１１２へ伝達する。
【００３６】
上記によると、ｉＳＣＳＩ記憶システムにおいて、ホストＣＰＵ１０１がＴＣＰ／ＩＰ処理及びＩＰｓｅｃ処理を遂行しなくても良いので、ホストＣＰＵ１０１の負荷を軽減させることができ、また、入出力されるデータのブリッジ１０３通過回数を最小化することにより、ボトルネック現象を除去できる。
【００３７】
図３及び図４は、本発明によるデータ加速装置を用いたデータの読み/書き処理過程を示した図面である。
【００３８】
先ず、図３を参照にデータ読み取り過程を説明する。
ｉＳＣＳＩ記憶システムからディスクからのデータの読み取りが要求された場合、ホストＣＰＵ１０１からデータ加速装置１１０へデータの読み取り命令が伝達され、この場合、上記データ加速装置１１０は記憶手段、即ちディスクからデータを読み取ってネットワークを通じてｉＳＣＳＩイニシエーター（ｉｎｉｔｉａｔｏｒ）へ伝達することとなる。
【００３９】
この際、データの高速入出力のためのデータ処理は次のような順で行われる。
１．ディスクコントローラ１１２から要請されたデータをディスクから読み取り、上記データ加速装置１１０のＩ／Ｏプロセッサ１０５を通じてメモリ１０６に記憶する２０１。この際記憶されるデータは、ＴＯＥ処理及びＩＰｓｅｃ処理が行われていない状態である。
２．ＩＰｓｅｃコントローラ１０９から上記Ｉ／Ｏプロセッサ１０５を通じて上記メモリ１０６に記憶されたデータの入力を受け、事前に定められたキーを使用して該当データを暗号化した後、再度Ｉ／Ｏプロセッサ１０５を通じて上記メモリ１０６に記憶する２０２。
３．ＴＯＥコントローラ１０８は、上記Ｉ／Ｏプロセッサ１０５を通じて上記メモリ１０６に記憶された暗号化されたデータを読み取り、ホストＣＰＵ１０１の干渉なく、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）を直接ハンドリングするだけでなく、ＴＣＰ／ＩＰスタックの全てをオフローディングした後、上記オフローディングされたデータをネットワークコントローラ１１１へ転送する２０３。
【００４０】
即ち、本発明によるデータ加速装置１１０を含まないｉＳＣＳＩ記憶システムではデータの読み取りを処理しようとする場合、ディスクに記憶されたデータをブリッジを通じて取り寄せホストメモリに記憶した後、ホストＣＰＵが暗号化処理及びＴＣＰ／ＩＰ処理を遂行し、上記暗号化及び／ＩＰ処理されたデータを再びブリッジを通じてネットワークコントローラへ転送するようになっているため、ホストＣＰＵ１０１の負荷が増加し、ブリッジでボトルネック現象が発生したが、本発明によるデータ加速装置１１０が具備されたｉＳＣＳＩ記憶システムは、上記ホストＣＰＵ１０１がデータの読み取り命令をデータ加速装置１１０へ伝達さえすれば、上記データ加速装置１１０によってディスクコントローラ１１２とデータ加速装置１１０とネットワークコントローラ１１１との相互作用だけでＩＰｓｅｃ及びＴＣＰ／ＩＰ処理を含んだデータ読み取り処理が行われるため、高速データ処理が可能であるだけでなく、データがブリッジ１０３を通過する必要がないためブリッジ１０３でのボトルネック現象が解決されることができ、また、ホストＣＰＵ１０１の負荷が減少される。
【００４１】
次いで、図４を参照して本発明によるｉＳＣＳＩ記憶システムからのデータの書き込み過程を説明する。
【００４２】
ｉＳＣＳＩ記憶システムへのデータの書き込み要求がある場合、ホストＣＰＵ１０１からデータ加速装置１１０へ書き込み命令が伝達され、これに上記データ加速装置１１０は、ネットワークを通じてｉＳＣＳＩイニシエーターから伝達されて来るデータの入力を受けＴＣＰ／ＩＰ処理及び復号化処理を遂行した後にディスクに記憶する。
【００４３】
データの高速入出力のためのｉＳＣＳＩ書き込み命令の処理過程をさらに説明すると、下記のような順で行われる。
１．外部ネットワークからディスクに書き込まれるため転送されたデータは、ネットワークコントローラ１１１へ入力された後、ブリッジ１０３を通じてホストメモリ１０２に記憶される３０１。これは外部ネットワークへ入力されたデータが保安攻撃（即ち、ハッキング）データか否か等の基本処理を遂行するためのことであって、これはホストＣＰＵ１０１によって遂行される。ここで、上記ホストＣＰＵ１０１の処理結果正常データと判断されると、データ加速装置１１０へデータ書き込み命令が伝達され、正常データでないと判断されると該当データをそのまま廃棄する。
２．上記データ加速装置１１０のＴＯＥコントローラ１０８は、Ｉ／Ｏプロセッサ１０５を通じてホストメモリ１０２に記憶された上記外部ネットワークからの入力データを読み取って、ホストＣＰＵ１０１の干渉なくＴＣＰ／ＩＰスタックの全てをオフローディングした後、再びＩ／Ｏプロセッサ１０５を通じてメモリ１０６に記憶する３０２。
３．ＩＰｓｅｃコントローラ１０９は、上記ＴＯＥコントローラ１０８によって処理されメモリ１０６に記憶されたデータの入力を受け、事前に定められているキーを使用して復号した後、ディスクコントローラ１１２へ転送してディスクに記憶する３０３。
【００４４】
以上のようなデータ書き込み動作によると、ホストＣＰＵ１０１は正常データ、非正常（攻撃）データの確認処理だけを遂行した後、正常データに対する書き込み命令をデータ加速装置１１０に伝達することで、データ加速装置１１０とディスクコントローラ１１２によってデータ書き込み動作が完了される。これによると、ホストＣＰＵ１０１の負荷を減少させ、高速データ処理を可能とする。
【図面の簡単な説明】
【００４５】
【図１】本発明によるｉＳＣＳＩのためのデータ加速装置のブロック構成図である。
【図２】本発明によるｉＳＣＳＩのためのデータ加速装置を用いたｉＳＣＳＩ記憶システムを示したブロック構成図である。
【図３】本発明のｉＳＣＳＩのためのデータ加速装置によるデータ読み取り過程を示した図面である。
【図４】本発明のｉＳＣＳＩのためのデータ加速装置によるデータ書き込み過程を示した図面である。
【符号の説明】
【００４６】
１０５  ＰＣＩブリッジＩ／Ｏプロセッサ
１０６  メモリ
１０７  内部ＰＣＩバス
１０８  ＴＯＥ（ＴＣＰ／ＩＰ  Ｏｆｆｌｏａｄ  Ｅｎｇｉｎｅ）コントローラ
１０９  ＩＰｓｅｃ（ＩＰ  ｓｅｃｕｒｉｔｙ  ｐｒｏｔｏｃｏｌ）コントローラ
１１０  データ加速装置
【図１】
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【図２】
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【図３】
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【図４】
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