(57)【要約】      （修正有）【課題】表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置を得る。【解決手段】基板上に設けられた信号線５、該信号線に交差して設けられた走査線３、該走査線間に配設された補助容量線４、該信号線と該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び補助容量線上に画素電極６を有するアレイ基板を含む表示装置において、補助容量線４と画素電極６間の領域に、２層の絶縁層１１,１４が設けられて補助容量を形成しており、かつこの領域で、画素電極は他の導体と接続されていない液晶表示装置。【選択図】図２
2008032855.tif 000002
【特許請求の範囲】
【請求項１】
基板、該基板上に設けられた信号線、該信号線に交差して設けられた走査線、該走査線間に配設された補助容量線、該信号線及び該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び該補助容量線上に該マトリクスに対応した配列で形成された画素電極を有するアレイ基板を含む液晶表示装置において、
前記補助容量線と前記画素電極間の領域は、第１の絶縁層、及び第２の絶縁層が設けられて補助容量を形成しており、かつ該領域で、前記画素電極は他の導体と接続されていないことを特徴とする液晶表示装置。
【請求項２】
前記スイッチング素子は、基板上に設けられた、ゲート配線、ゲート絶縁層、半導体層、ソース配線、ドレイン電極、及び保護絶縁層を有する薄膜トランジスタであり、前記第１の絶縁層はゲート絶縁層、及び第２の絶縁層は保護絶縁層と同時に形成され、前記画素電極は該ドレイン電極と前記補助容量線と前記画素電極間の領域以外の領域で接続されていることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ、テレビ、及び情報携帯端末機器のディスプレイ等に使用される液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では、マトリクス状に配列した画素電極を選択駆動する。選択された画素電極とこれに対向する対向電極との間に電圧が印可され、これらの電極の間に介在する液晶の光学的変調により、表示パターンを形成することが出来る。
【０００３】
画素電極の駆動方式として、例えば個々の独立した画素電極を配列し、この画素電極の各々に、スイッチング素子を連結して駆動する方式いわゆるアクティブマトリクス方式があげられる。スイッチング素子として、薄膜トランジスタ（ＴＦＴ）を用いたものは薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）と呼ばれる。
【０００４】
多くのＴＦＴ−ＬＣＤでは、各画素電極に補助容量を設けている。通常、補助容量は画素電極と補助容量線で構成されている。通常、ＴＦＴ−ＬＣＤは、ガラス基板を絶縁膜で覆い、その上に配線やＴＦＴが形成される。補助容量の誘電体膜は、通常、ＴＦＴのゲート絶縁膜で構成される（例えば、特許文献１、特許文献２参照）。
【０００５】
しかしながら、画素電極と補助容量線との間に設けられたゲート絶縁膜にピンホール等の欠損が生じると、液晶に電圧が印可されなくなり、輝点が発生しやすかった。
【特許文献１】特開平１０−９０７１７号公報
【特許文献２】特開２０００−２２１４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みて成されたもので、本発明の目的は、表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置を得ることにある。
【課題を解決するための手段】
【０００７】
本発明の液晶表示装置は、基板、該基板上に設けられた信号線、該信号線に交差して設けられた走査線、該走査線間に配設された補助容量線、該信号線及び該走査線により構成されるマトリクスの交差部近傍に設けられたスイッチング素子、及び該補助容量線上に該マトリクスに対応した配列で形成された画素電極を有するアレイ基板を含む液晶表示装置において、
前記補助容量線と前記画素電極間の領域は、第１の絶縁層、及び第２の絶縁層が設けられて補助容量を形成しており、かつ該領域で、前記画素電極は他の導体と接続されていないことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、表示面における輝点の発生を抑制し、良好な画質を有する液晶表示装置が得られる。
【発明を実施するための最良の形態】
【０００９】
図１に、本発明の液晶表示装置の一画素の平面構成を表す図、及び図２にそのアレイ基板のＡ−Ａ’断面図を示す。なお、図１では、後述するカラーフィルタを省略している。
【００１０】
図１に示すように、このアレイ基板１０の平面構成では、基板１上に設けられたソース配線５、ソース配線５に交差して設けられたゲート配線３、ゲート配線３間に配設された補助容量線１１、ソース配線５及びゲート配線３により構成されるマトリクスの交差部近傍に設けられ、スイッチング素子としての薄膜トランジスタ２、及び補助容量線４上にマトリクスに対応した配列で形成された画素電極６を有する。
【００１１】
画素電極６には、コンタクトホール１６が設けられ、ここで、画素電極６は、薄膜トランジスタ２表面に設けられた図示しない保護絶縁膜と接触している。また、補助容量線４上の領域では、画素電極６は他の導体と接続されていない。
【００１２】
図２に示すように、アレイ基板１０の断面構成では、基板１上には、延出されたゲート配線３及び補助容量線４が設けられ、この延出されたゲート配線３及び補助容量線４上を被覆するようにゲート絶縁膜１１が設けられている。また、このゲート絶縁膜１１を介してゲート配線３上に半導体層１２が設けられ、その上に、ソース配線５から半導体層１２表面の一端部にかけて延出された部分、半導体層１２の表面の中央部をライン状に開口するように、延出されたソース配線５と所定の間隔をおいて、半導体層１２表面の他端部からゲート絶縁膜１１上に設けられたドレイン電極１３が設けられている。さらに、ゲート絶縁膜１１上には、延出されたソース配線５、半導体層１２、及びドレイン電極１３を介して、保護絶縁膜１４が設けられている。このように、ゲート配線３上に形成されたゲート絶縁膜１１、半導体層１２、延出されたソース配線５、ドレイン電極１３、保護絶縁膜１４により、薄膜トランジスタ２が構成されている。また、ドレイン電極１３の上の保護絶縁膜１４の一部には画素電極６と導通を取るための開口が設けられている。保護絶縁膜１４上には、平滑化膜７が設けられており、平滑化膜７のうち上記開口上と補助容量線４上にコンタクトホール１５，１６が各々設けられている。平滑化膜７上には、薄膜トランジスタ２の大部分を除いて、マトリクス内の各画素に対応した画素電極６が設けられている。画素電極６は、コンタクトホール１５でドレイン電極１３と電気的に接続され、補助容量線４上のコンタクトホール１６では、保護絶縁膜１４と接触している。また、このコンタクトホール１６では、画素電極６は他の導体と接続されていない。補助容量線４と画素電極６間には、誘電体膜として、ゲート絶縁膜１１と保護絶縁膜１４が介在し、補助容量１７を構成している。本発明によれば、補助容量線４と画素電極６間に上記二層の絶縁膜が設けられていることにより、一方の絶縁膜にピンホール等の欠損が発生しても、他方の絶縁膜があることにより、補助容量線４と画素電極６間の短絡を防ぐことが出来る。このため、表示面における輝点の発生を抑制し、画質の良好な液晶表示装置が得られる。また、補助容量線４上の領域では、画素電極６は他の導体と接続されていないことにより、画素電極と他の導体との接続不良による点欠陥の発生が低減するという利点がある。
【００１３】
図３に、上記図１のＢ−Ｂ’断面図を示す。
【００１４】
図示するように、この液晶表示装置３０は、図示しない補助容量及び薄膜トランジスタ２が形成された上記アレイ基板１０と、アレイ基板１０に対向して設けられた対向基板２０と、アレイ基板１０及び対向基板２０間に狭持された液晶層２７を有する。
【００１５】
対向基板２０は、透明基板２１と、透明基板２１上に、アレイ基板のマトリクスに対応して配列された黒色マトリクス２２Ｋ及び着色層２３Ｒ，２３Ｇ，２３Ｂを有するカラーフィルタ２８と、カラーフィルタ２８上に順に積層された透明電極層２４と、配向膜２５とを有する。
【００１６】
また、アレイ基板１０の液晶層２７側表面には配向膜２６が設けられている。
【００１７】
図４ないし図９に、図２に示すアレイ基板１０の製造工程を各々示す。
【００１８】
図４に示すように、ます、例えばガラス製絶縁性基板１を用意し、この絶縁性基板１上に、例えばＡｌ、Ｍｏ、及びＴａ等の導電材料を用い、スパッタリング法で導電材料層を例えば２００ないし３００ｎｍ形成した後、フォトリソグラフィー法により所定の形状にパターニングしてゲート配線３，及び補助容量線４を形成する。
【００１９】
次に、図５に示すように、絶縁性基板１上に、ゲート絶縁膜１１として、例えばＳｉＮｘ膜をプラズマＣＶＤ法により３００ないし４００ｎｍ形成し、フォトリソグラフィーによりパターニングする。ゲート絶縁膜１１としては、ＳｉＮｘ膜の他、ＳｉＯ２，Ｔａ２Ｏ５，Ａｌ２Ｏ３，及びＴｉＯ２等を使用することが出来る。
【００２０】
続いて、図６に示すように、ゲート絶縁膜１１上に、半導体層１２として例えばａ−Ｓｉ（アモルファスシリコン）等をプラズマＣＶＤ法により１００ないし２００ｎｍ形成し、及びフォトリソグラフィーによりパターニングする。
【００２１】
さらに、図７に示すように、ゲート絶縁膜１１上に、半導体層１２を介して例えばＡｌ、Ｍｏ、及びＴａ等の導電材料を用い、スパッタリング法で導電材料層を例えば２００ないし３００ｎｍ形成した後、フォトリソグラフィーによりパターニングして、ソース配線５、ドレイン電極１３、及びチャネル部を形成する。
【００２２】
図８に示すように、ゲート絶縁膜１１上に、半導体層１２、ソース配線５、及びドレイン電極１３を介して、保護絶縁膜１４として例えばＳｉＮｘ膜をプラズマＣＶＤ法により２００ないし３００ｎｍ形成し、フォトリソグラフィーによりパターニングして、ドレイン電極１３上の保護絶縁膜１４の一部に、画素電極６と導通を取るための開口を設ける。保護絶縁膜１４としては、ＳｉＮｘ膜の他、ＳｉＯ２，Ｔａ２Ｏ５，Ａｌ２Ｏ３，及びＴｉＯ２等を使用することが出来る。
【００２３】
以上の工程により、各画素毎にスイッチング素子を形成することが出来る。
【００２４】
さらに、保護絶縁膜１４上に、平坦化層７として、例えば感光性アクリル樹脂層をスピンコートにより形成し、その後、図示しないマスクにより、コンタクトホール１５，１６に相当する領域を遮蔽して、露光を行う。その後、遮蔽された部分をアルカリ現像剤によりエッチングして除去し、図９に示すように、コンタクトホール１５，１６を得る。
【００２５】
コンタクトホール１５，１６が形成された平坦化層７上に、スパッタリング法等により透明電極層を形成する。その後、フォトリソグラフィーにより、透明電極層をパターニングすることにより、図２に示すように、ソース配線５及びゲート配線３により構成されるマトリクスに対応した形状の画素電極６を有し、補助容量線４と画素電極６間に、誘電体膜として、ゲート絶縁膜１１と保護絶縁膜１４が介在して補助容量１７を構成し、画素電極６は補助容量１７とは異なる領域内のコンタクトホール１５でドレイン電極１３と電気的に接続され、アレイ基板１０が得られる。
【００２６】
なお、上記アレイ基板１０は、反射型液晶表示装置に好適に使用され得る。
【００２７】
一方、透過型液晶表示装置に使用する場合には、平坦化層７及び画素電極６の構成を変更することが出来る。
【００２８】
図１０及び図１１に、本発明に係る液晶表示装置に使用し得るアレイ基板の他の一例の製造工程の一部を表す図を示す。
【００２９】
また、図１２に本発明に係る液晶表示装置に使用し得るアレイ基板の他の一例の断面構成を表す図を示す。
【００３０】
図３ないし図８に示す工程と同様にしてスイッチング素子を形成した後、例えば感光性アクリル樹脂層をスピンコートにより形成し、その後、図示しないマスクにより、コンタクトホール１５に相当する領域、及び一画素毎にスイッチング素子２近傍を除く領域を遮蔽して、露光を行う。その後、遮蔽された部分をアルカリ現像剤によりエッチングして除去し、図１０に示すように、コンタクトホール１５及び一画素毎の開口を有する平坦化層７’を得る。
【００３１】
次に、平坦化層７’上に、スパッタリング法等により例えばＡｌを用いた層を形成する。その後、フォトリソグラフィーにより、Ａｌを用いた層をパターニングすることにより、図１１に示すようにスイッチング素子２近傍に、反射電極層１８を形成する。
【００３２】
反射電極層１８を形成した後、平坦化層７’上に、スパッタリング法等により例えばＩＴＯ層を形成する。その後、フォトリソグラフィーを用いて、ＩＴＯ層をパターニングすることにより、図１２に示すように、透明電極１９を、スイッチング素子２近傍を除く一画素に対応する領域に各々形成し、アレイ基板１０’が得られる。このようにして、アレイ基板１０’では、画素電極として、透明電極１９と反射電極１８が設けられる。また、スイッチング素子２近傍が反射領域となり、反射領域を除く一画素に対応する領域内に透明領域が設けられる。さらに、アレイ基板１０’では、コンタクトホール１５でドレイン電極１３と反射電極１８が電気的に接続され、補助容量線４上では、保護絶縁膜１４と反射電極１８が接触している。また、この補助容量線４上では、反射電極１８は他の導体と接続されていない。
【００３３】
このようにして得られたアレイ基板１０’は、透過型液晶表示装置に好適に使用され得る。
【００３４】
図１３に、本発明に係る液晶表示装置の他の一例を表す断面図を示す。
【００３５】
図示するように、この透過型液晶表示装置４０は、平坦化層７と画素電極６の代わりに、平坦化層７’と透明電極層１９及び反射電極層１８が設けられており、黒色マトリクス２２Ｋの代わりに白色マトリクス２２Ｗが形成されていること以外は、図３と同様の構成を有する。
【００３６】
本発明に係る液晶表示装置の他の一例においても、補助容量線４と透明電極１９間に上記二層の絶縁膜が設けられていることにより、一方の絶縁膜にピンホールが発生しても、他方の絶縁膜があることにより、補助容量線４と透明電極１９間の短絡を防ぐことが出来る。このため、表示面における輝点の発生を抑制し、画質の良好な液晶表示装置が得られる。また、補助容量線４上の領域では、反射電極１８は他の導体と接続されていないことにより、画素電極と他の導体との接続不良による点欠陥の発生が低減するという利点がある。
【図面の簡単な説明】
【００３７】
【図１】本発明の液晶表示装置の一画素の平面構成を表す図
【図２】図１のアレイ基板のＡ−Ａ’断面図
【図３】図１のＢ−Ｂ’断面図
【図４】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図５】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図６】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図７】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図８】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図９】本発明に用いられるアレイ基板の一例の製造工程を表す図
【図１０】本発明に用いられるアレイ基板の他の一例の製造工程の一部を表す図
【図１１】本発明に用いられるアレイ基板の他の一例の製造工程の一部を表す図
【図１２】本発明に用いられるアレイ基板の他の一例の製造工程の一部を表す図
【図１３】本発明に用いられるアレイ基板の他の一例の断面構成を表す図
【符号の説明】
【００３８】
１…基板、２…スイッチング素子、３…ゲート配線、４…補助容量線、５…ソース配線、６…画素電極、７…、１０…アレイ基板、１１…ゲート絶縁膜、１２…半導体層、１３…ドレイン電極、１４…保護絶縁膜、１５，１６…コンタクトホール、１７…補助容量、１８…反射電極、１９…透明電極、２０…対向基板、２５，２６…配向膜、２７…液晶層、２８…カラーフィルタ、３０，４０…液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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