(57)【要約】      （修正有）【課題】サイドウォールスペーサとしての機能を果たすとともに、応力膜の応力をチャネル領域に伝えることを可能にする。【解決手段】半導体領域１１上に、第１導電型のチャネルを有する第１トランジスタ１と第２導電型のチャネルを有する第２トランジスタ２有する半導体装置３の製造方法であって、第１、第２トランジスタ１、２のゲート電極１３ｐ、１３ｎ両側の半導体領域１１に、エクステンション領域１４ｐ、１５ｐ、１４ｎ、１５ｎを形成する際に用いるサイドウォール絶縁膜の少なくとも最下層を残すようにサイドウォール絶縁膜の一部を除去して、各ゲート電極１３ｐ、１３ｎ側壁および各エクステンション領域１４ｐ、１５ｐ、１４ｎ、１５ｎを被覆する絶縁膜２５ｐ、２５ｎを形成する工程と、半導体領域１１上を被覆して各ゲート電極１３ｐ、１３ｐ下方の半導体領域１１に応力を印加する応力膜３１ｐ、３１ｎを形成する工程とを備えたことを特徴とする。【選択図】図５
2008071852.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上に、第１導電型のチャネルを有する第１トランジスタと第１導電型とは逆の第２導電型のチャネルを有する第２トランジスタとを形成する半導体装置の製造方法であって、
前記各トランジスタのゲート電極両側の前記半導体領域に、エクステンション領域を形成する際に用いるサイドウォール絶縁膜の少なくとも最下層を残すように前記サイドウォール絶縁膜の一部を除去して、前記各ゲート電極側壁および前記各エクステンション領域を被覆する絶縁膜を形成する工程と、
前記半導体領域上を被覆して前記各ゲート電極下方の前記半導体領域に応力を印加する応力膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記各トランジスタのゲート電極上およびソース・ドレイン領域上に導体層を形成する工程を有し、
前記絶縁膜は前記導体層を形成する際のマスクになる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記各トランジスタのゲート電極上およびソース・ドレイン領域上に導体層を形成する工程を有し、
前記サイドウォール絶縁膜の一部を除去して前記絶縁膜を形成する工程は、前記導体層を形成する工程の直前、もしくは前記導体層を形成する工程の直後に行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記応力膜を形成する工程は、前記第１トランジスタに応力を与える第１応力膜を形成する工程と、前記第２トランジスタに応力を与える第２応力膜を形成する工程とからなり、
前記絶縁膜を形成する工程は、前記第１トランジスタに第１絶縁膜を形成する工程と、前記第２トランジスタに第２絶縁膜を形成する工程とからなり、
前記第１応力膜が形成される前に前記第１トランジスタの前記サイドウォール絶縁膜の一部を除去して前記第１トランジスタの第１絶縁膜を形成した後、
前記第２トランジスタの前記サイドウォール絶縁膜の一部を除去して前記第２トランジスタの第２絶縁膜を形成し、
その後に前記第２応力膜を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレスライナー膜によりチャネル形成流量に応力を印加した半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の駆動能力向上技術として、ライナー窒化シリコン（ＳｉＮ）膜の高い応力（ストレス）を利用して移動度を向上させる方法が、６５ｎｍ世代以降の先端半導体技術として主流である。このライナー窒化シリコン膜の形成はＭＯＳＦＥＴ形成およびサリサイド層を形成した後に行われ、サイドウォールスペーサの上方に高い応力を有する絶縁膜（以下応力膜という）を形成することでトランジスタのチャネル部分へ応力（引張応力もしくは圧縮応力）を加え、キャリア移動度を向上させる技術である（例えば、特許文献１、非特許文献１参照。）。
【０００３】
したがって、チャネル部分への応力のかかり方はチャネルから応力膜までの絶縁膜形状にも敏感に影響し、またゲート電極およびサイドウォールスペーサの幅や形状に大きく依存することになる。よって、サイドウォールスペーサの形成方法は、ＭＯＳＦＥＴやサリサイド層の形成だけでなく、応力膜の応力を効率よくチャネル領域に与える意味でも最適化が重要となる。
【０００４】
しかしながら、サイドウォールスペーサ形状の最適化はＭＯＳＦＥＴや拡散抵抗の特性最適化の方向と、応力膜からの応力を効果的に伝える最適化の方向が相反する方向であり、しきい値電圧Ｖthのロールオフなどの特性を最適化しながら、応力を効果的に与えるプロセス構築は難しい。
【０００５】
また、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの両方に最適な応力を有する応力膜を形成するデュアルストレスライナープロセスに対して適用させる場合は、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの作り分けに整合させる必要あり難しい。
【０００６】
ここで、サイドウォールスペーサ構造がＳＩＮ／ＳｉＯ2の２層構造の場合の応力膜を用いた従来のプロセス例を、図１１〜図１３の製造工程断面図によって説明する。
【０００７】
図１１（１）に示すように、シリコン基板１１１にｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とを分離する素子分離領域１６１が形成され、このシリコン基板１１１上のｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とに、ゲート絶縁膜１１２を介してゲート長Ｌmin＝４０ｎｍのゲート電極１１３ｎ、１１３ｐを形成する。次に、このゲート電極１１３ｎ、１１３ｐの各両側のシリコン基板１１１に、接合深さＸj＝３０ｎｍ程度のエクステンション拡散層領域１１４ｐ、１１５ｐを形成するとともに、別工程でエクステンション拡散層領域１１４ｎ、１１５ｎを形成する。次いで、上記ゲート電極１１３ｎ、１１３ｐ等を被覆するように、酸化シリコン（ＳｉＯ2）膜１２１を１５ｎｍの厚さに形成し、続いて窒化シリコン（ＳｉＮ）膜１２２を５０ｎｍの厚さに形成する。次いで、上記窒化シリコン膜１２２と酸化シリコン膜１２１とに全面エッチバックを行い、幅５０ｎｍのサイドウォールスペーサ１２４、サイドウォールスペーサ１２５を形成する。その後、ソース・ドレイン領域を形成するイオンインプランテーションをそれぞれに行い、さらに活性化の熱処理を行って、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１１６ｐ、１１７ｐおよびソース・ドレイン領域１１６ｎ、１１７ｎを形成する。
【０００８】
次に、図１１（２）に示すように、各ソース・ドレイン領域１１６ｐ、１１７ｐ、ソース・ドレイン領域１１６ｎ、１１７ｎおよびゲート電極１１３ｐ、１１３ｎ上のシリコンが露出している領域に、サリサイド層１１８ｐ、１１９ｐ、サリサイド層１１８ｎ、１１９ｎ、１２０ｎおよびサリサイド層１２０ｐ、１２０ｎを形成する。これにより、各ソース・ドレイン領域１１６ｐ、１１７ｐ、ソース・ドレイン領域１１６ｎ、１１７ｎおよびゲート電極１１３ｐ、１１３ｎの低抵抗化が図れる。上記サリサイド層形成工程では、まず、ニッケルを９ｎｍの膜厚に形成した後、３５０℃でＲＴＡを行い、ニッケルシリサイド層を形成後、硫酸（Ｈ2ＳＯ4）によるウエットエッチングで未反応なニッケル層を除去する。さらに、５００℃でＲＴＡを行い、層転移させて低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。
【０００９】
次に、図１２（３）に示すように、応力膜として、ｎＭＯＳＦＥＴの形成領域に対して１ＧＰａの引張応力を有する応力膜１３１ｎを形成する。この成膜では、１ＧＰａの引張応力を有する窒化シリコン膜を例えば７０ｎｍの膜厚に形成する。さらに酸化シリコン膜（図示せず）を１５ｎｍの膜厚に形成する。
【００１０】
次に、図１２（４）に示すように、ｎＭＯＳＦＥＴの形成領域だけ応力膜１３１ｎを残すようにマスクして、ｐＭＯＳＦＥＴの形成領域の応力膜１３１ｎと酸化シリコン膜（図示せず）をエッチングで除去する。
【００１１】
次に、図１３（５）に示すように、応力膜として、ｐＭＯＳＦＥＴの形成領域に対して２ＧＰａの圧縮応力を有する応力膜１３１ｐを形成する。この成膜では、２ＧＰａの圧縮応力を有する窒化シリコン膜を例えば７０ｎｍの膜厚に形成する。したがって、ｎＭＯＳＦＥＴの形成領域は下層より引張応力を有する窒化シリコン膜、酸化シリコン膜、圧縮応力を有する窒化シリコン膜の３層構造となる。
【００１２】
次に、図１３（６）に示すように、ｐＭＯＳＦＥＴの形成領域だけ応力膜１３１ｐを残すようにマスクして、ｎＭＯＳ領域の応力膜１３１ｐは下地の酸化シリコン膜をエッチングストッパーとして除去する。この時、ｎＭＯＳ、ｐＭＯＳの境界部分（素子分離領域１６１上）は引張応力を与える応力膜１３１ｎと圧縮応力を与える応力膜１３１ｐとがオーバラップした構造となる。
【００１３】
次に、ｎＭＯＳのサイドウォールスペーサ構造がＳＩＮ／ＳｉＯ2の２層構造であり、ｐＭＯＳのサイドウォールスペーサ構造がＳｉＯ2／ＳｉＮ／ＳｉＯ2の３層構造の場合の応力膜を用いた従来のプロセス例を、図１４〜図１７の製造工程断面図によって説明する。
【００１４】
図１４（１）に示すように、シリコン基板１１１にｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とを分離する素子分離領域１６１が形成され、このシリコン基板１１１上のｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とに、ゲート絶縁膜１１２を介してゲート長Ｌmin＝４０ｎｍのゲート電極１１３ｎ、１１３ｐを形成した後、このゲート電極１１３ｎ、１１３ｐの各両側のシリコン基板１１１に、接合深さＸj＝３０ｎｍ程度のエクステンション拡散層領域１１４ｐ、１１５ｐを形成するとともに、別工程でエクステンション拡散層領域１１４ｎ、１１５ｎを形成する。次いで、上記ゲート電極１１３ｎ、１１３ｐ等を被覆するように、酸化シリコン（ＳｉＯ2）膜１２１を１０ｎｍの厚さに形成し、続いて窒化シリコン（ＳｉＮ）膜１２２を５０ｎｍの厚さに形成し、さらに酸化シリコン（ＳｉＯ2）膜１２３を３０ｎｍの厚さに形成する。
【００１５】
次いで、レジストマスクを用いてｎＭＯＳＦＥＴの形成領域の上層の酸化シリコン膜１２３をエッチングにより除去する。次に、上記酸化シリコン膜１２３と窒化シリコン膜１２２と酸化シリコン膜１２１とに全面エッチバックを行い、ｎＭＯＳＦＥＴの形成領域のゲート電極１１３ｎ両側に、窒化シリコン膜１２２と酸化シリコン膜１２１とからなる幅５０ｎｍのサイドウォールスペーサ１２４を形成するとともに、ｐＭＯＳ領域のゲート電極１１３ｐ両側に酸化シリコン膜１２３と窒化シリコン膜１２２と酸化シリコン膜１２１とからなる幅７０ｎｍのサイドウォールスペーサ１２５を形成する。その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１１６ｐ、１１７ｐおよびソース・ドレイン領域１１６ｎ、１１７ｎを形成する。このイオンインプランテーション（Ｉ／Ｉ）工程はｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ各々について実施する。
【００１６】
次に、図１４（２）に示すように、各ソース・ドレイン領域１１６ｐ、１１７ｐ、ソース・ドレイン領域１１６ｎ、１１７ｎおよびゲート電極１１３ｐ、１１３ｎ上のシリコンが露出している領域に、サリサイド層１１８ｐ、１１９ｐ、サリサイド層１１８ｎ、１１９ｎ、１２０ｎおよびサリサイド層１２０ｐ、１２０ｎを形成する。これにより、各ソース・ドレイン領域１１６ｐ、１１７ｐ、ソース・ドレイン領域１１６ｎ、１１７ｎおよびゲート電極１１３ｐ、１１３ｎの低抵抗化が図れる。上記サリサイド層形成工程では、まず、ニッケルを９ｎｍの膜厚に形成した後、３５０℃でＲＴＡを行い、ニッケルシリサイド層を形成後、硫酸（Ｈ2ＳＯ4）によるウエットエッチングで未反応なニッケル層を除去する。さらに、５００℃でＲＴＡを行い、層転移させて低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。このサリサイド工程は、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ同時に形成する。
【００１７】
次に、図１５（３）に示すように、応力膜として、ｎＭＯＳＦＥＴの形成領域に対して１ＧＰａの引張応力を有する応力膜１３１ｎを形成する。この成膜では、１ＧＰａの引張応力を有する窒化シリコン膜を例えば７０ｎｍの膜厚に形成する。さらに酸化シリコン膜（図示せず）を１５ｎｍの膜厚に形成する。
【００１８】
次に、図１５（４）に示すように、ｎＭＯＳＦＥＴの形成領域だけ応力膜１３１ｎを残すようにマスクして、ｐＭＯＳＦＥＴの形成領域の応力膜１３１ｎと酸化シリコン膜（図示せず）をエッチングで除去する。
【００１９】
次に、図１６（５）に示すように、応力膜として、ｐＭＯＳＦＥＴの形成領域に対して２ＧＰａの圧縮応力を有する応力膜１３１ｐを形成する。この成膜では、２ＧＰａの圧縮応力を有する窒化シリコン膜を例えば７０ｎｍの膜厚に形成する。したがって、ｎＭＯＳＦＥＴの形成領域は下層より引張応力を有する窒化シリコン膜、酸化シリコン膜、圧縮応力を有する窒化シリコン膜の３層構造となる。
【００２０】
次に、図１７（６）に示すように、ｐＭＯＳＦＥＴの形成領域だけ応力膜１３１ｐを残すようにマスクして、ｎＭＯＳ領域の応力膜１３１ｐは下地の酸化シリコン膜をエッチングストッパーとして除去する。この時、ｎＭＯＳ、ｐＭＯＳの境界部分（素子分離領域１６１上）は引張応力を与える応力膜１３１ｎと圧縮応力を与える応力膜１３１ｐとがオーバラップした構造となる。
【００２１】
【特許文献１】再公表特許ＷＯ２００２／０４３１５１号公報
【非特許文献１】H.S.Yang,他著  「Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing」２００４  ＩＥＥＥ  ＩＥＤＭ（International Electron Devices Meeting）  ２００４年
【発明の開示】
【発明が解決しようとする課題】
【００２２】
解決しようとする問題点は、サイドウォールスペーサの厚みにより、応力膜の応力をチャネル領域に印加する効果が低減される点であり、サイドウォールスペーサを薄くすると、エクステンション領域が短くなり、ＭＯＳＦＥＴの特性劣化につながる。このように、トランジスタ特性の最適化と、応力膜からの応力を効果的に伝える最適化とが相反するため、しきい値電圧Ｖthのロールオフなどの特性を最適化しながら、応力を効果的に与えることが難しい点である。
【００２３】
本発明は、サイドウォールスペーサとしての機能を果たすとともに、応力膜の応力を効果的にチャネル領域に伝えることを課題とする。
【課題を解決するための手段】
【００２４】
請求項１に係る本発明は、半導体領域上に、第１導電型のチャネルを有する第１トランジスタと第１導電型とは逆の第２導電型のチャネルを有する第２トランジスタとを形成する半導体装置の製造方法であって、前記各トランジスタのゲート電極両側の前記半導体領域に、エクステンション領域を形成する際に用いるサイドウォール絶縁膜の少なくとも最下層を残すように前記サイドウォール絶縁膜の一部を除去して、前記各ゲート電極側壁および前記各エクステンション領域を被覆する絶縁膜を形成する工程と、前記半導体領域上を被覆して前記各ゲート電極下方の前記半導体領域に応力を印加する応力膜を形成する工程とを備えたことを特徴とする。
【００２５】
請求項１に係る本発明では、前記ゲート電極側壁および前記エクステンション領域上を被覆するように形成された絶縁膜は、サイドウォール絶縁膜の一部を除去したものからなることから、サイドウォール絶縁膜の一部を除去する前にソース・ドレイン領域が形成されることでエクステンション領域を確定することができ、サイドウォール絶縁膜の一部を除去した後に応力膜が形成されることで、除去した分だけ、応力膜の応力の伝達を阻害するサイドウォール絶縁膜が薄くなると共に、応力膜がチャネル領域に近づくので、応力膜の応力がチャネル領域に伝わり易くなる。
【発明の効果】
【００２６】
請求項１に係る本発明によれば、ＭＯＳＦＥＴ物理パラメータを変えずにチャネル領域に印加される応力を高めることができるため、移動度上昇による性能向上ができるので、オン電流（Ｉon）−オフ電流（Ｉoff）において効果が高めることができるという利点がある。また、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの両方に異なる応力の応力膜を形成するプロセスとの整合性もよく、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ共に効果を得ることが可能になる。
【発明を実施するための最良の形態】
【００２７】
請求項１に係る本発明の一実施の形態（第１実施例）を、図１〜図５の製造工程断面図によって説明する。
【００２８】
図１（１）に示すように、半導体領域１１にｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とを分離する素子分離領域６１が形成され、この半導体領域１１上のｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とに、ゲート絶縁膜１２を介してｐＭＯＳＦＥＴのゲート電極１３ｐ、ｎＭＯＳＦＥＴのゲート電極１３ｎを形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００２９】
次に、上記ゲート電極１３ｐ両側の半導体領域１１にエクステンション領域１４ｐ、１５ｐを形成する。また上記ゲート電極１３ｎ両側の半導体領域１１にエクステンション領域１４ｎ、１５ｎを形成する。このエクステンション領域１４ｐ、１５ｐ、エクステンション領域１４ｎ、１５ｎは、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００３０】
次いで、上記ゲート電極１３ｐ、１３ｎ等を被覆するように、上記半導体領域１１上に、複数層（例えば２層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜２１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜２２を例えば窒化シリコン（ＳｉＮ）膜で形成する。上記酸化シリコン膜は例えば１０ｎｍの厚さに形成され、上記窒化シリコン膜は例えば５０ｎｍの厚さに形成される。次いで、上記第２サイドウォール絶縁膜２２と第１サイドウォール絶縁膜２１とに全面エッチバックを行い、ゲート電極１３ｐ、１３ｎの両側に、サイドウォール絶縁膜２４ｐ、２４ｎを形成する。
【００３１】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４ｐ、１５ｐよりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６ｐ、１７ｐを形成する。また、上記エクステンション領域１４ｎ、１５ｎよりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６ｎ、１７ｎを形成する。このイオンインプランテーション（Ｉ／Ｉ）工程はｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ各々について実施する。
【００３２】
次に、図１（２）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６ｐ、１７ｐ上、ソース・ドレイン領域１６ｎ、１７ｎ上のシリコンが露出している領域に上記各ソース・ドレイン領域よりも低抵抗な導体層１８ｐ、１９ｐ、１８ｎ、１９ｎを形成するとともに、ゲート電極１３ｐ、１３ｎ上のシリコンが露出している領域に上記ゲート電極１３ｐ、１３ｎよりも低抵抗な導体層２０ｐ、２０ｎを形成する。これにより、各ソース・ドレイン領域１６ｐ、１７ｐ、ソース・ドレイン領域１６ｎ、１７ｎおよびゲート電極１３ｐ、１３ｎの低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３ｐ、１３ｎおよびソース・ドレイン領域１６ｐ、１７ｐ、ソース・ドレイン領域１６ｎ、１７ｎが低抵抗化される金属材料を用いることができる。
【００３３】
次に、図２（３）に示すように、ｐＭＯＳＦＥＴの形成領域をレジストマスク５１で覆い、等方性エッチングによりｎＭＯＳＦＥＴの形成領域の上記第２サイドウォール絶縁膜２２〔前記図１（１）参照〕を除去する。この等方性エッチングは、例えば熱リン酸を用いたウエットエッチングにより行う。これにより、上記ゲート電極１３ｎの側壁およびエクステンション領域１４ｎ、１５ｎ上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２５ｎが形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２５ｎは、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３ｎの側壁およびエクステンション領域１４ｎ、１５ｎ上には１０ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。その後、上記レジストマスク５１を除去する。
【００３４】
次に、図２（４）に示すように、上記半導体領域１１（ｎＭＯＳＦＥＴの形成領域上、ｐＭＯＳＦＥＴの形成領域）上に、応力膜として、１ＧＰａの引張応力を有する応力膜３１ｎを形成する。この応力膜３１ｎは、例えば４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜で、例えば２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。さらに酸化シリコン膜（図示せず）を例えば１５ｎｍの厚さに形成する。
【００３５】
次に、図３（５）に示すように、ｎＭＯＳＦＥＴの形成領域のみに上記酸化シリコン膜と上記応力膜３１ｎを残すようにマスク（図示せず）して、ｐＭＯＳＦＥＴの形成領域の酸化シリコン膜（図示せず）と応力膜３１ｎとをエッチングで除去する。
【００３６】
次に、図３（６）に示すように、上記マスク（図示せず）を利用して、等方性エッチングにより、ｐＭＯＳＦＥＴの形成領域の上記第２サイドウォール絶縁膜２２〔前記図１（１）参照〕を除去する。この等方性エッチングは、例えば熱リン酸を用いたウエットエッチングにより行う。これにより、上記ゲート電極１３ｐの側壁およびエクステンション領域１４ｐ、１５ｐ上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２５ｐが形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２５ｐは、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３ｐの側壁およびエクステンション領域１４ｐ、１５ｐ上には１０ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００３７】
次に、図４（７）に示すように、全面に応力膜として、２ＧＰａの圧縮応力を有する応力膜３１ｐを形成する。この応力膜３１ｐは、例えば４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜で、例えば２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００３８】
次に、図５（８）に示すように、ｐＭＯＳＦＥＴの形成領域のみに上記酸化シリコン膜と上記応力膜３１ｐを残すようにマスク（図示せず）して、ｎＭＯＳＦＥＴの形成領域の酸化シリコン膜（図示せず）と応力膜３１ｐとをエッチングで除去する。この時、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの境界部分（素子分離領域６１上）は引張応力を与える応力膜３１ｎと圧縮応力を与える応力膜３１ｐとがオーバラップした構造となる。
【００３９】
このようにして、半導体領域１１に、ゲート電極１３ｎ側壁およびエクステンション領域１３ｎ、１４ｎ上に薄膜のサイドウォール絶縁膜２１からなる絶縁膜２５ｎを備え、応力膜３１ｎが形成された第１導電型（ｎ型）の第１トランジスタ１と、ゲート電極１３ｐ側壁およびエクステンション領域１３ｐ、１４ｐ上に薄膜のサイドウォール絶縁膜２１からなる絶縁膜２５ｐを備え、応力膜３１ｐが形成された第１導電型とは逆導電型である第２導電型（ｐ型）の第２トランジスタ２とからなる半導体装置３が形成される。
【００４０】
上記第１実施例では、従来、サイドウォールスペーサとして残していた第２サイドウォール絶縁膜２２を除去したので、その分、応力膜３１ｐ、３１ｎをゲート電極１３ｐ、１３ｎ下の半導体領域１１に形成されるチャネル領域に近づけることが可能になるため、チャネル部分に印加される応力を、従来構造より強くすることが可能になる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【００４１】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図６〜図１０の製造工程断面図によって説明する。この第２実施例は、ｎＭＯＳＦＥＴのサイドウォールスペーサ構造がＳＩＮ／ＳｉＯ2の２層構造であり、ｐＭＯＳＦＥＴのサイドウォールスペーサ構造がＳｉＯ2／ＳｉＮ／ＳｉＯ2の３層構造の場合の一例である。
【００４２】
図６（１）に示すように、半導体領域１１にｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とを分離する素子分離領域６１が形成され、この半導体領域１１上のｎＭＯＳＦＥＴの形成領域とｐＭＯＳＦＥＴの形成領域とに、ゲート絶縁膜１２を介してｐＭＯＳＦＥＴのゲート電極１３ｐ、ｎＭＯＳＦＥＴのゲート電極１３ｎを形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００４３】
次に、上記ゲート電極１３ｐ両側の半導体領域１１にエクステンション領域１４ｐ、１５ｐを形成する。また上記ゲート電極１３ｎ両側の半導体領域１１にエクステンション領域１４ｎ、１５ｎを形成する。このエクステンション領域１４ｐ、１５ｐ、エクステンション領域１４ｎ、１５ｎは、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００４４】
次いで、上記ゲート電極１３ｐ、１３ｎ等を被覆するように、上記半導体領域１１上に、複数層（例えば２層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜２１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜２２を例えば窒化シリコン（ＳｉＮ）膜で形成し、第３サイドウォール絶縁膜２３を例えば酸化シリコン（ＳｉＯ2）膜で形成する。上記第１サイドウォール絶縁膜２１の酸化シリコン膜は例えば１０ｎｍの厚さに形成され、上記第２サイドウォール絶縁膜２２の窒化シリコン膜は例えば５０ｎｍの厚さに形成され、上記第３サイドウォール絶縁膜２３の酸化シリコン膜は例えば３０ｎｍの厚さに形成される。
【００４５】
次に、レジストマスク（図示せず）を用いてｎＭＯＳＦＥＴの形成領域の第３サイドウォール絶縁膜２３をエッチングにより除去する。次いで、上記第３サイドウォール絶縁膜２３から第１サイドウォール絶縁膜２１に全面エッチバックを行い、ゲート電極１３ｎの両側に、第２サイドウォール絶縁膜２２と第１サイドウォール絶縁膜２１とからなるサイドウォール絶縁膜２６ｎを形成するとともに、ゲート電極１３ｐの両側に、第３サイドウォール絶縁膜２３と第２サイドウォール絶縁膜２２と第１サイドウォール絶縁膜２１とからなるサイドウォール絶縁膜２６ｐを形成する。このように、ｎＭＯＳＦＥＴの形成領域に形成されるサイドウォール絶縁膜２６ｎとｐＭＯＳＦＥＴの形成領域に形成されるサイドウォール絶縁膜２６ｐとでは、サイドウォール絶縁膜の積層数が異なっている。
【００４６】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４ｐ、１５ｐよりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６ｐ、１７ｐを形成する。また、上記エクステンション領域１４ｎ、１５ｎよりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６ｎ、１７ｎを形成する。このイオンインプランテーション（Ｉ／Ｉ）工程はｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ各々について実施する。
【００４７】
次に、図６（２）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６ｐ、１７ｐ上、ソース・ドレイン領域１６ｎ、１７ｎ上のシリコンが露出している領域に上記各ソース・ドレイン領域よりも低抵抗な導体層１８ｐ、１９ｐ、１８ｎ、１９ｎを形成するとともに、ゲート電極１３ｐ、１３ｎ上のシリコンが露出している領域に上記ゲート電極１３ｐ、１３ｎよりも低抵抗な導体層２０ｐ、２０ｎを形成する。これにより、各ソース・ドレイン領域１６ｐ、１７ｐ、ソース・ドレイン領域１６ｎ、１７ｎおよびゲート電極１３ｐ、１３ｎの低抵抗化が図れる。
【００４８】
このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３ｐ、１３ｎおよびソース・ドレイン領域１６ｐ、１７ｐ、ソース・ドレイン領域１６ｎ、１７ｎが低抵抗化される金属材料を用いることができる。
【００４９】
次に、図７（３）に示すように、ｐＭＯＳＦＥＴの形成領域をレジストマスク５１で覆い、等方性エッチングによりｎＭＯＳＦＥＴの形成領域の上記第２サイドウォール絶縁膜２２を除去する。この等方性エッチングは、例えば熱リン酸を用いたウエットエッチングにより行う。これにより、上記ゲート電極１３ｎの側壁およびエクステンション領域１４ｎ、１５ｎ上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２５ｎが形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２５ｎは、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３ｎの側壁およびエクステンション領域１４ｎ、１５ｎ上には１０ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００５０】
次に、図７（４）に示すように、上記半導体領域１１（ｎＭＯＳＦＥＴの形成領域上、ｐＭＯＳＦＥＴの形成領域）上に、応力膜として、１ＧＰａの引張応力を有する応力膜３１ｎを形成する。この応力膜３１ｎは、例えば４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜で、例えば２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。さらに酸化シリコン膜（図示せず）を例えば１５ｎｍの厚さに形成する。
【００５１】
次に、図８（５）に示すように、ｎＭＯＳＦＥＴの形成領域のみに上記酸化シリコン膜と上記応力膜３１ｎを残すようにマスク（図示せず）して、ｐＭＯＳＦＥＴの形成領域の酸化シリコン膜（図示せず）と応力膜３１ｎとをエッチングで除去する。
【００５２】
次に、図８（６）に示すように、ｎＭＯＳＦＥＴの形成領域を被覆するマスク５２を形成した後、等方性エッチングにより、ｐＭＯＳＦＥＴの形成領域の上記第３サイドウォール絶縁膜２３および上記第２サイドウォール絶縁膜２２〔前記図６（１）参照〕を除去する。窒化シリコンからなる上記第２サイドウォール絶縁膜２２を除去する等方性エッチングは、例えば熱リン酸を用いたウエットエッチングにより行う。これにより、第３サイドウォール絶縁膜２３も、いわゆるリフトオフされて除去される。なお、酸化シリコンからなる上記第３サイドウォール絶縁膜２３の除去は、別途、例えばフッ酸を用いたウエットエッチングにより行うこともできる。
【００５３】
この結果、上記ゲート電極１３ｐの側壁およびエクステンション領域１４ｐ、１５ｐ上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２５ｐが形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２５ｐは、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３ｐの側壁およびエクステンション領域１４ｐ、１５ｐ上には１０ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。その後、レジストマスク５２を除去する。なお、上記応力膜３１ｎを加工するさいに、上記レジストマスク５２を形成して、エッチングマスクに用いてもよい。また、上記応力膜３１ｎのエッチング加工では別のエッチングマスクを形成してもよい。
【００５４】
次に、図９（７）に示すように、全面に応力膜として、２ＧＰａの圧縮応力を有する応力膜３１ｐを形成する。この応力膜３１ｐは、例えば４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜で、例えば２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００５５】
次に、図１０（８）に示すように、ｐＭＯＳＦＥＴの形成領域のみに上記酸化シリコン膜と上記応力膜３１ｐを残すようにマスク（図示せず）して、ｎＭＯＳＦＥＴの形成領域の酸化シリコン膜（図示せず）と応力膜３１ｐとをエッチングで除去する。この時、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの境界部分（素子分離領域６１上）は引張応力を与える応力膜３１ｎと圧縮応力を与える応力膜３１ｐとがオーバラップした構造となる。
【００５６】
このようにして、半導体領域１１に、ゲート電極１３ｎ側壁およびエクステンション領域１３ｎ、１４ｎ上に薄膜のサイドウォール絶縁膜２１からなる絶縁膜２５ｎを備え、応力膜３１ｎが形成された第１導電型（ｎ型）の第１トランジスタ１と、ゲート電極１３ｐ側壁およびエクステンション領域１３ｐ、１４ｐ上に薄膜のサイドウォール絶縁膜２１からなる絶縁膜２５ｐを備え、応力膜３１ｐが形成された第１導電型とは逆導電型である第２導電型（ｐ型）の第２トランジスタ２とからなる半導体装置３が形成される。
【００５７】
上記第２実施例では、従来、サイドウォールスペーサとして残していた第３サイドウォール絶縁膜２３、第２サイドウォール絶縁膜２２を除去したので、その分、応力膜３１ｐ、３１ｎをゲート電極１３ｐ、１３ｎ下の半導体領域１１に形成されるチャネル領域に近づけることが可能になるため、チャネル部分に印加される応力を、従来構造より強くすることが可能になる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図１１】従来の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１２】従来の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１３】従来の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１４】従来の半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１５】従来の半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１６】従来の半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１７】従来の半導体装置の製造方法の第２例を示した製造工程断面図である。
【符号の説明】
【００５９】
１…第１トランジスタ、２…第２トランジスタ、３…半導体装置、１１…半導体領域、１３ｐ，１３ｎ…ゲート電極、１４ｐ，１５ｐ，１４ｎ，１５ｎ…エクステンション領域、１６ｐ，１７ｐ，１６ｎ，１７ｎ…ソース・ドレイン領、２５ｐ，２５ｎ…絶縁膜、３１ｐ，３１ｎ…応力膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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