(57)【要約】 【課題】ＬＳＩの高集積化に適したＸＯＲゲートを提供する。【解決手段】半導体基板１００に第１のＦｉｎ１１１および第２のＦｉｎ１１２が形成されている。第１のＦｉｎ１１１の一方の側面にｎＦＥＴ１、ｐＦＥＴ３を設け、それぞれのＭＩＳＦＥＴに対向するように他方の側面にｐＦＥＴ１、ｐＦＥＴ４が設けられている。そして、第２のＦｉｎ１１２の一方の側面にｎＦＥＴ２、ｎＦＥＴ３を設け、それぞれのＭＩＳＦＥＴに対向するように他方の側面にｐＦＥＴ２、ｎＦＥＴ４が設けられている。以上のように３次元構造を有するＭＩＳＦＥＴによって要部を構成したＸＯＲゲートを提供する。【選択図】図１
2008071922.tif 000002
【特許請求の範囲】
【請求項１】
出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記電源端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、前記第１の出力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の出力端子にゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第３および第４の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第４の半導体領域の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とするＸＯＲゲート。
【請求項２】
前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることを特徴とする請求項１記載のＸＯＲゲート。
【請求項３】
前記第１ないし第４のｎチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｐチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１ないし前記第４の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項１記載のＸＯＲゲート。
【請求項４】
前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることを特徴とする請求項３記載のＸＯＲゲート。
【請求項５】
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、  
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第６の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、  
第７の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４、第５および第６の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とするＸＯＲゲート。
【請求項６】
前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第６の半導体領域の仕事関数が、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とする請求項５記載のＸＯＲゲート。
【請求項７】
前記第１ないし第３のｎチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｎ型の拡散層、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｐ型の拡散層によって形成されていることを特徴とする請求項５記載のＸＯＲゲート。
【請求項８】
前記ショットキーＭＩＳＦＥＴのソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第７の半導体領域の仕事関数±０．２ｅＶの範囲内にあることを特徴とする請求項５記載のＸＯＲゲート。
【請求項９】
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、  
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、  
第６の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第２および第３の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１、第４および第５の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とするＸＯＲゲート。  
【請求項１０】
埋め込み絶縁層を有する半導体基板に形成されていることを特徴とする請求項１、請求項５または請求項９記載のＸＯＲゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＸＯＲゲートに係り、特に三次元構造を有するＭＩＳＦＥＴを用いて構成されるＸＯＲゲートに関する。
【背景技術】
【０００２】
ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）ゲートは、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｔ）のロジック部を構成する基本ゲートの一つである。
図５２に従来技術の２入力のＸＯＲゲートの回路記号と真理値表を示す。図５２（ａ）が回路記号、図５２（ｂ）が真理値表である。真理値表から明らかなように、第１の入力端子Ａ（以後単にＡとも記述する）および第２の入力端子Ｂ（以後単にＢとも記述する）の入力レベルが一致する時、すなわち、入力信号レベルがともに“Ｈ”または、ともに“Ｌ”の場合には、出力端子（以後単にＯＵＴとも記述する）の出力信号レベルが“Ｌ”となる。また、入力端子Ａおよび入力端子Ｂの入力レベルが一致しない時、すなわち、入力端子Ａと入力端子Ｂのいずれか一方の入力信号レベルが“Ｈ”で他方が“Ｌ”の場合には、出力端子の出力信号レベルが“Ｈ”となる。
【０００３】
図５３にＸＯＲゲートの機能をプレーナ型（平面チャネル型）のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いて構成する従来技術の等価回路図を示す。
このＸＯＲゲートには、電源端子にソース領域が接続され、第１の入力端子Ａにゲート電極が接続された第１のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ１）と、出力端子にソース領域が接続され、ｐＭＯＳ１のドレイン領域にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第１のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ１）が設けられている。そして、電源端子にソース領域が接続され、第２の入力端子Ｂにゲート電極が接続された第２のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ２）と、出力端子にソース領域が接続され、ｐＭＯＳ２のドレイン領域にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ２）が設けられている。さらに、接地端子にソース領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ３）と、ｎＭＯＳ３のドレイン領域にソース領域が接続され、出力端子にドレイン領域が接続され、入力端子Ａにゲート電極が接続された第４のｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳ４）が設けられている。そして、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ３）と、出力端子にソース領域が接続され、ｐＭＯＳ１のソース領域にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第４のｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳ４）を備えている。
このように、図５３に示す従来技術のＸＯＲゲートの等価回路は、８個のトランジスタによって構成されている。
【０００４】
この構成のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｐＭＯＳ１およびｐＭＯＳ２がオフ状態となり、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列に接続されるｎＭＯＳ３およびｎＭＯＳ４がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｎＭＯＳ１およびｎＭＯＳ２がオフ状態となり、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列に接続されるｐＭＯＳ３およびｐＭＯＳ４がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｎＭＯＳ３およびｐＭＯＳ４がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、直列接続されるｐＭＯＳ２およびｎＭＯＳ２がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｎＭＯＳ４およびｐＭＯＳ３がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、直列接続されるｐＭＯＳ１およびｎＭＯＳ１がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。
【０００５】
ＸＯＲゲートはＬＳＩのロジック部を構成する基本ゲートとして多用されるため、単位ゲートあたりの面積を縮小することはＬＳＩの高集積化を図る上で極めて重要である。しかしながら、図５３に示す従来技術のＸＯＲゲートの場合、８個のプレーナ型のトランジスタ（ＭＩＳＦＥＴ）を組み合わせることが必要となり、高集積化を図る上での妨げとなっていた。
【０００６】
一方、ＬＳＩの高集積化のために、ＬＳＩで用いられる半導体スイッチを、三次元構造を有するＭＩＳＦＥＴを用いて構成する技術が特許文献１に開示されている。
【特許文献１】特開２００５−１０１５１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のように、従来技術のＸＯＲゲートは、少なくとも８個のＭＩＳＦＥＴで構成することが必要となる。そして、従来のプレーナ型のＭＩＳＦＥＴでＸＯＲゲートを形成すると無視することのできない面積をＬＳＩ上で占有することになり、ＬＳＩの高集積化の妨げとなる。
そして、特許文献１には、三次元構造を有するＭＩＳＦＥＴを用いて、半導体スイッチを構成してＬＳＩを高集積化する方法が示されている。しかし、ＸＯＲゲートを、三次元構造を有するＭＩＳＦＥＴを用いて構成する場合の、高集積化に適した等価回路やＭＩＳＦＥＴ配置は必ずしも明らかとはされていなかった。
【０００８】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したＸＯＲゲートを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記電源端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、前記第１の出力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の出力端子にゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記接地端子にソース領域が、前記出力端子にドレイン領域が接続され、前記第１の入力端子にゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第４の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第４のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
前記第１および第２の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第３および第４の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第４の半導体領域の仕事関数が、前記第１ないし第４のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第４のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することを特徴とする。
【００１０】
ここで、前記第１および第２の半導体領域の２つの主面間の距離が、５ｎｍ以下であることが望ましい。
【００１１】
また、前記第１ないし第４のｐチャネルＭＩＳＦＥＴおよび前記第１ないし第４のｎチャネルＭＩＳＦＥＴの、ソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第１ないし前記第４の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。
【００１２】
また、前記導体が、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２のいずれかであることが望ましい。
【００１３】
また、本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、  
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第６の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、  
第７の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第１、第２および第３の半導体領域が、前記第１のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第４、第５および第６の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とする。
【００１４】
前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数よりも小さく、
前記第１ないし第６の半導体領域の仕事関数が、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数と、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数との間の値を有することが望ましい。
【００１５】
また、前記第１ないし第３のｎチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｎ型の拡散層、前記第１ないし第３のｐチャネルＭＩＳＦＥＴのソース領域およびドレイン領域がｐ型の拡散層によって形成されていることが望ましい。
【００１６】
また、前記ショットキーＭＩＳＦＥＴのソース領域およびドレイン領域が金属を含有する導体によって形成され、前記導体の仕事関数が、前記第７の半導体領域の仕事関数±０．２ｅＶの範囲内にあることが望ましい。
【００１７】
また、本発明の一態様のＸＯＲゲートは、
出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴと、
前記電源端子にソース領域が接続され、前記出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴと、
前記出力端子にドレイン領域が接続され、第１の入力端子にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴと、
接地端子にソース領域が接続され、前記第２のｎチャネルＭＩＳＦＥＴのソース領域にドレイン領域が接続され、第２の入力端子にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴと、
前記出力端子にソース領域が接続され、第１の入力端子にゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴと、
前記第２のｐチャネルＭＩＳＦＥＴのドレイン領域にソース領域が接続され、前記接地端子にドレイン領域が接続され、前記第２の入力端子にゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴと、
前記第２の入力端子に第１のソース・ドレイン共通領域が接続され、前記第１のｎチャネルＭＩＳＦＥＴおよび前記第１のｐチャネルＭＩＳＦＥＴのゲート電極に第２のソース・ドレイン共通領域が接続され、前記第１の入力端子にゲート電極が接続され、前記第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴを具備するＸＯＲゲートであって、
２つの対向する主面により定義される第１の半導体領域を挟んで一方の主面にゲート絶縁膜を介して前記第１のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、他方の主面にゲート絶縁膜を介して前記第１のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第２の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第３の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｎチャネルＭＩＳＦＥＴのゲート電極が形成され、  
２つの対向する主面により定義される第４の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第２のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、
２つの対向する主面により定義される第５の半導体領域の一方または両方の主面にゲート絶縁膜を介して前記第３のｐチャネルＭＩＳＦＥＴのゲート電極が形成され、  
第６の半導体領域にゲート絶縁膜を介して、２つの対向する主面によって定義されるショットキーＭＩＳＦＥＴのゲート電極が形成され、
前記第２および第３の半導体領域が、前記第２のｎチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置され、
前記第１、第４および第５の半導体領域が、前記第１のｐチャネルＭＩＳＦＥＴのチャネル長方向に平行な直線上に配置されていることを特徴とする。
【００１８】
なお、本発明のＸＯＲゲートは埋め込み絶縁層を有する半導体基板に形成されていることが望ましい。
【発明の効果】
【００１９】
本発明によれば、三次元構造を有するＭＩＳＦＥＴを用いて回路を構成することにより、ＬＳＩの高集積化に適したＸＯＲゲートを提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施の形態について説明する。
【００２１】
（第１の実施の形態）
図２に、本実施の形態のＸＯＲゲートの等価回路図を示す。図１に示す等価回路は、図５２（ｂ）の真理値表に示した機能を有する点では、従来技術と同様である。しかしながら、三次元構造のＭＩＳＦＥＴを用いることを前提として、構成されている点で、図５３に示すプレーナ型のＭＩＳＦＥＴを前提とした従来技術の等価回路とは異なっている。
【００２２】
図２に示す本実施の形態のＸＯＲゲートには、出力端子（以下、単にＯＵＴとも記述）にソース領域が接続され、電源端子にドレイン領域が接続され、第１の入力端子Ａ（図１中のＡ、以下、単にＡとも記述）にゲート電極が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、第２の入力端子Ｂ（図１中のＢ、以下、単にＢとも記述）にゲート電極が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）が設けられている。そして、出力端子にソース領域が接続され、電源端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）が設けられている。さらに、出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ３）と、出力端子にソース領域が接続され、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第４のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ４）が設けられている。そして、本実施の形態のＸＯＲゲートは、接地端子にソース領域が、出力端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ３）と、接地端子にソース領域が接続され、出力端子にドレイン領域が接続され、第１の入力端子Ａにゲート電極が接続された第４のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ４）を備えている。
【００２３】
次に、図２に示した本実施の形態の等価回路を、三次元構造のＭＩＳＦＥＴ、具体的には、いわゆるＦｉｎ構造のＭＩＳＦＥＴを用いて半導体基板上に形成する場合の構造について説明する。
図１に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の斜視図を示す。ここで要部とは、図２の等価回路に示された、ｎＦＥＴ１ないしｎＦＥＴ４、および、ｐＦＥＴ１ないしｐＦＥＴ４をいう。
【００２４】
例えばシリコンからなる半導体基板１００上に、半導体基板を加工することにより、板状の第１のＦｉｎ１１１、第２のＦｉｎ１１２が形成されている。そして、第１のＦｉｎ１１１には、２つの対向する主面、すなわち、Ｆｉｎ１１１の両側面によって定義される第１の半導体領域１０１および第２の半導体領域１０２が設けられている。また、第２のＦｉｎ１１２には、やはり、２つの対向する主面によって定義される第３の半導体領域１０３および第４の半導体領域１０４が設けられている。これら第１ないし第４の半導体領域は、例えば、ノンドープ（イントリンジック）のシリコンで形成されている。
【００２５】
そして、第１の半導体領域１０１を挟んで、一方の主面（Ｆｉｎの一方の側面）に、例えば、シリコン酸化膜からなる絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、金属を含有する導体１４０ａと１４０ｂが設けられている。そして、導体１４０ａは、ｎＦＥＴ１のドレイン領域およびｐＦＥＴ１のソース領域、導体１４０ｂは、ｎＦＥＴ１のソース領域およびｐＦＥＴ１のドレイン領域として共通化され、機能している。
また、第２の半導体領域１０２を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｇを介して、ｐＦＥＴ３のゲート電極１３０ｇが形成され、他方の主面（Ｆｉｎの他方の側面）に、ゲート電極１２０ｈを介してｐＦＥＴ４のゲート電極１３０ｈが形成されている。そして、第２の半導体領域１０２をチャネル長方向に挟んで導体１４０ｂと反対側に、金属を含有する導体１４０ｃが設けられている。ここで、導体１４０ｂは、ｐＦＥＴ３およびｐＦＥＴ４それぞれのソース領域、導体１４０ｃは、ｐＦＥＴ３およびｐＦＥＴ４それぞれのドレイン領域として共通化され、機能している。なお、導体１４０ｂは上述のように、ｎＦＥＴ１のソース領域およびｐＦＥＴ１のドレイン領域とも共通化されている。
また、第２のＦｉｎ１１２に設けられた第３の半導体領域１０３を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｂを介して、ｎＦＥＴ２のゲート電極１３０ｂが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｆを介してｐＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第３の半導体領域１０３をチャネル長方向に挟んで両側に、金属を含有する導体１４０ｄと導体１４０ｅが設けられている。そして、導体１４０ｄは、ｎＦＥＴ２のドレイン領域およびｐＦＥＴ２のソース領域、導体１４０ｅは、ｎＦＥＴ２のソース領域およびｐＦＥＴ２のドレイン領域として共通化され、機能している。
さらに、やはり第２のＦｉｎ１１２に設けられた第４の半導体領域１０４を挟んで、一方の主面（Ｆｉｎの一方の側面）に、絶縁膜１２０ｃを介して、ｎＦＥＴ３のゲート電極１３０ｃが形成され、他方の主面（Ｆｉｎの他方の側面）に、絶縁膜１２０ｄを介してｎＦＥＴ４のゲート電極１３０ｄが形成されている。そして、第４の半導体領域１０４をチャネル長方向に挟んで導体１４０ｅと反対側に、金属を含有する導体１４０ｆが設けられている。ここで、導体１４０ｅは、ｎＦＥＴ３およびｎＦＥＴ４それぞれのドレイン領域、導体１４０ｆは、ｎＦＥＴ３およびｎＦＥＴ４それぞれのソース領域として共通化され、機能している。なお、導体１４０ｅは上述のように、ｎＦＥＴ２のソース領域およびｐＦＥＴ２のドレイン領域とも共通化されている。
【００２６】
以上のようにＸＯＲゲートを形成することにより、第１のＦｉｎ１１１に形成されている第１の半導体領域１０１および第２の半導体領域１０２が、ｎＦＥＴ１のチャネル方向に平行な直線上に配置されている。また、第２のＦｉｎ１１２に形成されている第３の半導体領域１０３および第４の半導体領域１０４が、ｎＦＥＴ２のチャネル方向に平行な直線上に配置されている。
【００２７】
ここで、第１のＦｉｎ１１１および第２のＦｉｎ１１２に形成されたＭＩＳＦＥＴについては、それぞれＦｉｎのどちらの主面（側面）に配置されるかは任意であり、上記特定の２つのＭＩＳＦＥＴが対向する関係が保たれている限り、本発明のＸＯＲゲートとして機能する。
【００２８】
ここで、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数は、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数よりも小さい。
また、第１ないし第４の半導体領域の仕事関数は、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄの仕事関数と、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈの仕事関数との間の値を有する。
例えば、第１ないし第４の半導体領域がノンドープのシリコンの場合は、ｎＦＥＴ１ないしｎＦＥＴ４のゲート電極１３０ａ、ｂ、ｃ、ｄとして、ｎ＋ポリシリコンを、ｐＦＥＴ１ないしｐＦＥＴ４のゲート電極１３０ｅ、ｆ、ｇ、ｈとして、ｐ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になる。特に、本実施の形態においては、第１の半導体領域１０１をｎＦＥＴ１とｐＦＥＴ１でチャネル領域として共用し、第３の半導体領域１０３をｎＦＥＴ２とｐＦＥＴ２でチャネル領域として共用しているため、ゲート電極の仕事関数を１種類とすると、ｐＦＥＴ、ｎＦＥＴの閾値合わせ込みが困難となる。よって、上記、仕事関数の関係を充足することが必要となる。
【００２９】
また、本実施の形態のＸＯＲゲートが機能するためには、半導体領域をはさんで対向しているＭＩＦＥＴの双方がオンした場合にのみ導通し、半導体領域をキャリアが流れるようにＭＩＳＦＥＴの条件が設定される。具体的には、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通する。また、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ３およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通する。このための条件設定については、後に詳述する。
【００３０】
本実施の形態において、ｎＦＥＴ１ないしｎＦＥＴ４、および、ｐＦＥＴ１ないしｐＦＥＴ４は、すべて、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー接合トランジスタである。本実施の形態においては、ショットキー接合トランジスタを適用することにより、ｐＦＥＴとｎＦＥＴのソース・ドレイン共通化を図っている。
ここで、ソース領域およびドレイン領域を形成する金属を含有する導体１４０ａないし１４０ｆについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第１ないし第４の半導体領域１０１〜１０４との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第１ないし第４の半導体領域１０１〜１０４の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第１ないし第４の半導体領域１０１〜１０４が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。
また、本実施の形態においては、第１ないし第４の半導体領域１０１〜１０４を挟む領域がすべて導体１４０ａ〜１４０ｆとなっている。しかしながら、第１のＦｉｎ１１１および第２のＦｉｎ１１２の表層のみが、導体となる構造であっても構わない。
【００３１】
図３に、本実施の形態のＸＯＲゲートの要部の上面図を示す。図３に示すように、要部であるｎＦＥＴ１ないし４、ｐＦＥＴ１ないし４のソース・ドレイン領域、ゲート領域が、互いに、あるいは、第１の入力端子Ａ、第２の入力端子Ｂ、出力端子、電源端子または接地端子に接続されることにより、図２に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される。
【００３２】
次に、本実施の形態のＸＯＲゲートの動作について、図３を参照して説明する。
本実施の形態のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｐＦＥＴ１およびｐＦＥＴ２がオフ状態となる。この時、ｎＦＥＴ１とｎＦＥＴ２はオン状態となるが、上述のように、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通するため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ３およびｎＦＥＴ４の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｎＦＥＴ１およびｎＦＥＴ２がオフ状態となる。この時、ｐＦＥＴ１とｐＦＥＴ２はオン状態となるが、上述のように、ｎＦＥＴ１およびｐＦＥＴ１の双方がオンした場合にのみ第１の半導体領域１０１が導通し、ｎＦＥＴ２およびｐＦＥＴ２の双方がオンした場合にのみ第２の半導体領域１０２が導通するため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、対向するｐＭＦＥＴ３およびｐＦＥＴ４の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｐＦＥＴ３およびｎＦＥＴ３がオフ状態となる。この時、ｐＦＥＴ４とｎＦＥＴ４はオン状態となるが、上述のように、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ４およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通するため、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ１およびｐＦＥＴ１がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｎＦＥＴ４４およびｐＦＥＴ４がオフ状態となる。この時、ｐＦＥＴ３とｎＦＥＴ３はオン状態となるが、上述のように、ｐＦＥＴ３およびｐＦＥＴ４の双方がオンした場合にのみ第３の半導体領域１０３が導通し、ｎＦＥＴ４およびｎＦＥＴ４の双方がオンした場合にのみ第４の半導体領域１０４が導通するため、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、対向するｎＦＥＴ２およびｐＦＥＴ２がオン状態となり、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。
【００３３】
半導体領域をはさんで対向しているＭＩＦＥＴの双方がオンした場合にのみ、導通し半導体領域をキャリアが流れるようなＭＩＳＦＥＴの条件設定、特に、半導体領域の主面間の距離、すなわち、Ｆｉｎの幅（厚さ）について説明する。
【００３４】
図４に、Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す。電子濃度は、下記の式１ないし式４に基づいて計算した。
【数１】
2008071922.tif 000003
ここで、絶縁膜のシリコン酸化膜換算を２ｎｍ、基板はＰタイプで不純物濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３、ゲート電極はｎ＋ポリシリコンで濃度は１Ｅ２０ａｔｏｍｓ／ｃｍ３、ゲート電圧は３Ｖとした。
【００３５】
図４より、表面から５ｎｍ以下の領域で、電子濃度が１Ｅ１７／ｃｍ３を超えるため、確実に反転層が形成されていることがわかる。したがって、Ｆｉｎの幅が５ｎｍ以下になると、Ｆｉｎの一方に形成されたＭＩＳＦＥＴのゲート電極の電位が、他方に形成されたＭＩＳＦＥＴのチャネル領域形成に影響を与えることになる。
したがって、本実施の形態のＸＯＲゲートの動作を確実にするためには、第１のＦｉｎ１１１および第２のＦｉｎ１１２の対向する２つの主面間の距離、すなわち、第１のＦｉｎ１１１および第２のＦｉｎ１１２の幅（厚さ）が、５ｎｍ以下であることが好適である。
また、各ＭＩＳＦＥＴが、動作するためには、最低限第１のＦｉｎ１１１および第２のＦｉｎ１１２の幅が半導体領域を構成する半導体材料の単位格子以上の幅を有することが必要である。例えば、半導体材料がシリコンの場合には、０．５４３ｎｍ以上の幅を有することが必要である。
なお、電子濃度の深さ方向の分布に対する基板の不純物濃度依存性は無視できるほど小さい。したがって、基板濃度が１Ｅ１８ａｔｏｍｓ／ｃｍ３以下となっても、やはり、Ｆｉｎ１１２の幅は、５ｎｍ以下であることが好適である。
【００３６】
以上のように、まず、本実施の形態においては、従来、プレーナ型のＭＩＳＦＥＴで形成されていたＸＯＲゲートの等価回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。また、従来の等価回路を、Ｆｉｎをはさんで対向するＭＩＳＦＥＴの干渉を利用する構成に置き換えること、また、ショットキー接合を有するＭＩＳＦＥＴを適用することにより、従来直列接続されていた、２つのＭＩＳＦＥＴを並列に接続することを可能にしている。したがって、ソース・ドレイン領域の物理的共通化が可能となっている。そして、電位の共通するソース・ドレイン領域を物理的に共通化して、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、第１のＦｉｎ１１１および第２のＦｉｎ１１２の両主面（両側面）に８個のトランジスタを最適配置している。よって、ＸＯＲゲートのＬＳＩ上における占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。
【００３７】
次に、本実施の形態のＸＯＲゲートの製造方法について、図面を参照して説明する。図５〜図１９には、図１および図３で示したＸＯＲゲートの製造工程の上面図および断面図を示す。
【００３８】
まず、図５の上面図、図５のＡ−Ａ断面図である図６および図５のＢ−Ｂ断面図である図７に示すように、シリコン基板１００にリソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により板状の半導体領域である第１のＦｉｎ１１１および第２のＦｉｎ１１２を形成する。
【００３９】
次に、図８の上面図、図８のＡ−Ａ断面図である図９、および、図８のＢ−Ｂ断面図である図１０に示すように、シリコン基板１００およびＦｉｎ１１１,１１２表面に、熱酸化あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりゲート絶縁膜となるシリコン酸化膜１２０を形成する。次に、ＣＶＤにより、Ａｓ等のｎ型不純物がドーピングされたポリシリコン膜１３０ｎを堆積する。さらにポリシリコン１３０ｎの表面に保護膜となるシリコン窒化膜３０１を堆積する。
【００４０】
次に、図１１の上面図、図１１のＡ−Ａ断面図である図１２、および、図１１のＢ−Ｂ断面図である図１３に示すように、リソグラフィーにより、ｎＦＥＴが形成される部分をマスクして、ｐＦＥＴが形成される領域のみに、Ｂ（ボロン）等のｐ型不純物をイオンインプランテーション技術により導入する。これにより、ｐＭＩＳＦＥＴが形成される領域のポリシリコンをｐ型ポリシリコン膜１３０ｐに転換する。その後、リソグラフィーおよびＲＩＥにより、シリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を加工し、ゲート電極のパターンを形成する。
【００４１】
次に、図１４の上面図、図１４のＡ−Ａ断面図である図１５、および、図１５のＢ−Ｂ断面図に示すように、第１のＦｉｎ１１１および第２のＦｉｎ１１２のシリコンが露出している部分に金属をスパッタまたはＣＶＤにより堆積し、アニールすることにより、金属とシリコンを反応させる。そして、ソース・ドレイン領域の導体となる金属シリサイド１４０を形成する。その後、未反応の金属はウェットエッチングにより除去される。
【００４２】
次に、図１７の上面図、図１７のＡ−Ａ断面図である図１８、および、図１７のＢ−Ｂ断面図である図１９に示すように、ＣＭＰ（化学的機械研磨法）により、第１のＦｉｎ１１１および第２のＦｉｎ１１２上面のシリコン窒化膜３０１、ｎ型ポリシリコン膜１３０ｎ、ｐ型ポリシリコン膜１３０ｐおよびシリコン酸化膜１２０を除去する。これにより、第１のＦｉｎ１１１を挟んで対向するｎＦＥＴ１とｐＦＥＴ１のゲート電極１３０ａと１３０ｅ、第２のＦｉｎ１１２を挟んで対向するｎＦＥＴ２とｐＦＥＴ２のゲート電極１３０ｂと１３０ｆを分離する。
以上のようにして、図１および図３に示す本実施の形態のＸＯＲゲートが形成される。
【００４３】
（第１の実施の形態の変形例）
図２０は、第１の実施の形態のＸＯＲゲートの変形例の要部を示す斜視図である。例えば、シリコン酸化膜からなる埋め込み絶縁膜層１８０を有すること以外は、第１の実施の形態と同様である。
本実施の形態によれば、バルク基板を用いる第１の実施の形態に比べ、より完全なチャネル空乏化によるＭＩＳＦＥＴのカットオフ特性の実現が可能となる。また、Ｆｉｎの厚さのばらつきがなくなること、基板電位の揺らぎやキャリア注入の影響を受けないこと等からＭＩＳＦＥＴの特性が安定する。したがって、第１の実施の形態の作用・効果に加えて、ＸＯＲゲートの特性が、一層安定するという作用・効果が期待できる。
【００４４】
（第２の実施の形態）
図２１に本実施の形態のＸＯＲゲートの等価回路図を示す。  
図２１に示すように、本実施の形態のＸＯＲゲートには、出力端子にソース領域が接続され、電源端子にドレイン領域が接続された第１のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ１）と、電源端子にソース領域が接続され、出力端子にドレイン領域が接続された第１のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ１）とが設けられている。そして、出力端子にドレイン領域が接続され、第１の入力端子Ａ（図２１中のＡ、以下、単にＡとも記述）にゲート電極が接続された第２のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ２）と、接地端子にソース領域が接続され、ｎＦＥＴ２のソース領域にドレイン領域が接続され、第２の入力端子Ｂ（図２１中のＢ、以下、単にＢとも記述）にゲート電極が接続された第３のｎチャネルＭＩＳＦＥＴ（以下、ｎＦＥＴ３）とが設けられている。さらに、出力端子にソース領域が接続され、第１の入力端子Ａにゲート電極が接続された第２のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ２）と、ｐＦＥＴ２のドレイン領域にソース領域が接続され、接地端子にドレイン領域が接続され、第２の入力端子Ｂにゲート電極が接続された第３のｐチャネルＭＩＳＦＥＴ（以下、ｐＦＥＴ３）が設けられている。また、本実施のＸＯＲゲートは、第２の入力端子Ｂに第１のソース・ドレイン共通領域が接続され、nＦＥＴ１およびｐＦＥＴ１のゲート電極に第２のソース・ドレイン共通領域が接続され、第１の入力端子Ａにゲート電極が接続され、第１および第２のソース・ドレイン共通領域がショットキー接合を有するショットキーＭＩＳＦＥＴ（以下、ｓＦＥＴ）を備えている。
【００４５】
図２２に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の上面図を示す。ここで要部とは、図２１の等価回路に示された、ｎＦＥＴ１ないし３、ｐＦＥＴ１ないし3、およびｓＦＥＴをいう。また、図２２のＡ−Ａ断面図を図２３に、図２２のＢ−Ｂ断面図を図２４に、図２２のＣ−Ｃ断面図を図２５に、図２２のＤ−Ｄ断面図を図２６に示す。
以下、図２２〜図２６を用いて、半導体基板上に形成された本実施の形態のＸＯＲゲートの構造について説明する。
【００４６】
例えばシリコンからなる半導体基板１００上に、半導体基板を加工することにより、板状の第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３が形成されている。
そして、第１のＦｉｎ１１１に設けられた第１の半導体領域１０１を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成されている。そして、第１の半導体領域１０１をチャネル長方向に挟んで両側に、ｎ型の拡散層１６０ａと１６０ｂが設けられている。そして、ｎ型の拡散層１６０ａはｎＦＥＴ１のドレイン領域、ｎ型の拡散層１６０ｂはｎＦＥＴ１のソース領域として機能している。
また、おなじく第１のＦｉｎ１１１に設けられた第２の半導体領域１０２を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｂを介して、ｎＦＥＴ２のゲート電極１３０ｂが形成されている。そして、第２の半導体領域１０２を挟んで、ｎ型の拡散層１６０ｂと反対側に、ｎ型の拡散層１６０ｃが設けられている。ここで、ｎ型の拡散層１６０ｂはｎＦＥＴ２のドレイン領域、ｎ型の拡散層１６０ｃはｎＦＥＴ２のソース領域として機能している。また、ｎ型の拡散層１６０ｂは上述のように、ｎＦＥＴ１のソース領域と共通化されている。
そして、おなじく第１のＦｉｎ１１１に設けられた第３の半導体領域１０３を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｃを介して、ｎＦＥＴ３のゲート電極１３０ｃが形成されている。そして、第３の半導体領域１０３を挟んで、ｎ型の拡散層１６０ｃと反対側に、ｎ型の拡散層１６０ｄが設けられている。ここで、ｎ型の拡散層１６０ｃはｎＦＥＴ３のドレイン領域、ｎ型の拡散層１６０ｄはｎＦＥＴ３のソース領域として機能している。また、ｎ型の拡散層１６０ｃは上述のように、ｎＦＥＴ２のソース領域と共通化されている。
【００４７】
次に、第２のＦｉｎ１１２に設けられた第４の半導体領域１０４を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。そして、第４の半導体領域１０４をチャネル長方向に挟んで両側に、ｐ型の拡散層１７０ａと１７０ｂが設けられている。そして、ｐ型の拡散層１７０ａはｐＦＥＴ１のソース領域、ｐ型の拡散層１７０ｂはｐＦＥＴ１のドレイン領域として機能している。
そして、おなじく第２のＦｉｎ１１２に設けられた第５の半導体領域１０５を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｆを介して、ｐＦＥＴ２のゲート電極１３０ｆが形成されている。そして、第５の半導体領域１０５を挟んで、ｐ型の拡散層１７０ｂと反対側に、ｐ型の拡散層１７０ｃが設けられている。ここで、ｐ型の拡散層１６０ｂはｐＦＥＴ２のソース領域、ｐ型の拡散層１７０ｃはｐＦＥＴ２のドレイン領域として機能している。また、ｐ型の拡散層１７０ｂは上述のように、ｐＦＥＴ１のドレイン領域と共通化されている。
また、おなじく第１のＦｉｎ１１１に設けられた第６の半導体領域１０６を挟んで、両方の主面（Ｆｉｎの両側面）に、絶縁膜１２０ｇを介して、ｐＦＥＴ３のゲート電極１３０ｇが形成されている。そして、第６の半導体領域１０６を挟んで、ｐ型の拡散層１７０ｃと反対側に、ｐ型の拡散層１７０ｄが設けられている。ここで、ｐ型の拡散層１７０ｃはｐＦＥＴ３のソース領域、ｐ型の拡散層１７０ｄはｐＦＥＴ３のドレイン領域として機能している。また、ｐ型の拡散層１７０ｃは上述のように、ｐＦＥＴ２のドレイン領域と共通化されている。
【００４８】
そして、第３のＦｉｎ１１３は、ｎ型の拡散層で形成され、ｓＦＥＴのゲート電極１３２を構成する。そして、ゲート絶縁膜１２０ｓを挟んで、Ｆｉｎ１１３の上面には、例えば、ノンドープのシリコンからなる第７の半導体領域１０７が設けられている。そして、この第７の半導体領域１０７を挟んで両側に、例えば、ＴｉＳｉ２で形成される、第１のソース・ドレイン共通領域１９０ａおよび第２のソース・ドレイン共通領域１９０ｂが設けられている。
【００４９】
以上のようにＸＯＲゲートを形成することにより、第１のＦｉｎ１１１に形成されている第１の半導体領域１０１、第２の半導体領域１０２および第３の半導体領域１０３が、ｎＦＥＴ１のチャネル方向に平行な直線上に配置されている。また、第２のＦｉｎ１１２に形成されている第４の半導体領域１０４、第５の半導体領域１０５および第６の半導体領域１０６が、ｐＦＥＴ１のチャネル方向に平行な直線上に配置されている。
【００５０】
さらに、ｓＦＥＴの第２のソース・ドレイン共通領域１９０ｂ、ｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅは、１本の、例えば、ＴｉＳｉ２で形成されるゲート配線１０９ｘによって接続されている。また、同様に、ｎＦＥＴ２のゲート電極１３０ｂおよびｐＦＥＴ２のゲート電極１３０ｆは、１本のゲート配線１０９ｙによって接続されている。さらに、同様に、ｎＦＥＴ３のゲート電極１３０ｃおよびｐＦＥＴ３のゲート電極１３０ｇは、１本のゲート配線１０９ｚによって接続されている。
【００５１】
さらに、図２２に示すように、要部であるｎＦＥＴ１ないし３、ｐＦＥＴ１ないし３およびｓＦＥＴのソース・ドレイン領域、ゲート領域が、互いに、あるいは、第１の入力端子Ａ、第２の入力端子Ｂ、出力端子、電源端子または接地端子に接続されることにより、図２１に示した等価回路を形成している。これらの接続は、通常ＬＳＩで用いられる配線・コンタクト技術を適宜適用することによって形成される。
【００５２】
なお、ここでは、第１ないし第６の半導体領域１０１〜１０６の両方の主面に、ｐＦＥＴまたはｎＦＥＴを形成する場合を示した。しかしながら、図２１に示したＸＯＲゲートを機能させる上では、必ずしも両方の主面ではなく、どちらか一方の主面に形成されても差し支えない。
【００５３】
また、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃの仕事関数は、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇの仕事関数よりも小さいことが望ましい。
そして、第１ないし第６の半導体領域の仕事関数が、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃの仕事関数と、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇの仕事関数との間の値を有することが望ましい。
例えば、第１ないし第６の半導体領域がノンドープのシリコンの場合は、ｎＦＥＴ１ないしｎＦＥＴ３のゲート電極１３０ａ、ｂ、ｃとしてｎ＋ポリシリコンを、ｐＦＥＴ１ないしｐＦＥＴ３のゲート電極１３０ｅ、ｆ、ｇとして、ｐ＋ポリシリコンを適用できる。
上記、仕事関数の関係を充足することにより、ｐＦＥＴおよびｎＦＥＴともに、表面チャネル型の低閾値でカットオフ特性にすぐれたＭＩＳＦＥＴの形成が可能になる。
【００５４】
本実施の形態において、ｓＦＥＴは、金属を含有する導体をソース・ドレイン領域とする、いわゆるショットキー接合トランジスタである。本実施の形態においては、ｓＦＥＴにショットキー接合トランジスタを適用することにより、ｓＦＥＴをｐＦＥＴ、ｎＦＥＴ双方の動作をさせることにより、ＸＯＲゲートのＭＩＳＦＥＴ数を、従来技術や第１の実施の形態の８個から７個に削減している。
以下、ショットキー接合トランジスタがｐＦＥＴ、ｎＦＥＴ双方動作が可能となる原理について簡単に説明する。
【００５５】
図２７には、ショットキー接合トランジスタ（ｓＦＥＴ）のソース・チャネル・ドレイン領域のバンド図である。図２７（ａ）がｎＦＥＴ、図２７（ｂ）がｐＦＥＴのオン状態を示している。
図２７（ａ）に示すように、ゲート電極が“Ｈ”、ソース・ドレイン共通領域が“Ｌ”の時には、バンド間を電子がトンネルすることによって、ｎＦＥＴとして動作する。そして、図２７（ｂ）に示すように、ゲート電極が“Ｌ”、ソース・ドレイン共通領域が“Ｈ”の時には、バンド間を正孔がトンネルすることによって、ｐＦＥＴとして動作する。
一方、ゲート電極およびソース・ドレイン共通領域のレベルが共に“Ｈ”または“Ｌ”時は、オフ状態となる。
【００５６】
ここで、ｓＦＥＴの共通ソース・ドレイン領域を形成する金属を含有する導体１９０ａ、１９０ｂについては、金属あるいは金属シリサイド等、特に限定されるわけではない。しかしながら、第７の半導体領域１０７との間のショットキー障壁を、電子および正孔双方に対して低くし、ソース領域・ドレイン領域の接触抵抗を低減させる観点から、第７の半導体領域１０７の有する仕事関数±０．２ｅＶの範囲にある材料を適用することが望ましい。例えば、第７の半導体領域１０７が、ノンドープのシリコンで形成されている場合には、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉまたはＷＳｉ２等を適用することが好適である。
【００５７】
次に、本実施の形態のＸＯＲゲートの動作について、図２２を参照して説明する。
本実施の形態のＸＯＲゲートは、ＡおよびＢの入力信号レベルが“Ｈ”の場合、ｓＦＥＴのゲート電極１３２、および、第１のソース・ドレイン共通領域１９０ａが、共に“Ｈ”となるため、上述のようにｓＦＥＴはオフ状態となる。したがって、第２のソース・ドレイン共通領域１９０ｂがハイインピーダンス状態となり、第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅもハイインピーダンスとなる。したがって、ｎＦＥＴ１とｐＦＥＴ１がオフ状態となるため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列接続されるｎＦＥＴ２およびｎＦＥＴ３の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
また、ＡおよびＢの入力信号レベルが“Ｌ”の場合、ｓＦＥＴのゲート電極１３２、および、第１のソース・ドレイン共通領域１９０ａが、共に“Ｌ”となるため、上述のようにｓＦＥＴはオフ状態となる。したがって、第２のソース・ドレイン共通領域１９０ｂがハイインピーダンス状態となり、第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅもハイインピーダンスとなる。したがって、ｎＦＥＴ１とｐＦＥＴ１がオフ状態となるため、電源電圧ＶｄｄのＯＵＴへの出力は遮断される。一方、直列接続されるｐＦＥＴ２およびｐＦＥＴ３の双方がオン状態となるため、接地電圧Ｖｓｓ、すなわち“Ｌ”がＯＵＴの出力信号レベルとして出力される。
これに対し、Ａの入力信号レベルが“Ｈ”、Ｂの入力信号レベルが“Ｌ”の場合、ｐＦＥＴ２とｎＦＥＴ３がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、ｓＦＥＴは上述のように、ｎＦＥＴとして動作し、第２のソース・ドレイン共通領域１９０ｂが“Ｌ”となる。第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅも“Ｌ”となる。したがって、ｐＦＥＴ１がオン状態となるため、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
そして、Ａの入力信号レベルが“Ｌ”、Ｂの入力信号レベルが“Ｈ”の場合、ｐＦＥＴ３とｎＦＥＴ２がオフ状態となり、接地電圧ＶｓｓのＯＵＴへの出力は遮断される。一方、ｓＦＥＴは上述のように、ｐＦＥＴとして動作し、第２のソース・ドレイン共通領域１９０ｂが“Ｈ”となる。第２のソース・ドレイン共通領域１９０ｂにゲート配線１９０ｘを介して接続されているｎＦＥＴ１のゲート電極１３０ａおよびｐＦＥＴ１のゲート電極１３０ｅも“Ｈ”となる。したがって、ｎＦＥＴ１がオン状態となるため、電源電圧Ｖｄｄ、すなわち“Ｈ”がＯＵＴの出力信号レベルとして出力される。
このようにして、ＸＯＲゲートとして機能する。
【００５８】
以上のように、本実施の形態においては、第１の実施の形態同様、従来、プレーナ型のＭＩＳＦＥＴで形成されていたＸＯＲゲートの等価回路を、３次元構造を有するＦｉｎ型ＭＩＳＦＥＴに置き換えている。これによって、チャネル面がＬＳＩのチップ上で垂直な面となり、チップ平面上でチャネル面積の占有する割合が大幅に減少する。また、ｎＦＥＴおよびｐＦＥＴとして動作するショットキー接合トランジスタを利用することにより、従来技術、あるいは、第１の実施の形態で８個必要であったＭＩＳＦＥＴを７個に削減することを可能にして、ＸＯＲゲートの更なる面積縮小を可能にしている。また、Ｆｉｎを挟んで異なるＭＩＳＦＥＴを対抗させる構造をとらないため、製造プロセスを容易にすることが可能である。また、拡散層をソース・ドレイン領域に適用することにより、寄生抵抗が削減されるため、第１の実施の形態に比べ、駆動電流が上昇し、信号伝播速度が向上するという利点もある。そして、ソース・ドレイン領域間の配線層および素子分離領域の占有面積を最小化できるように、第１のＦｉｎ１１１および第２のＦｉｎ１１２の両主面（両側面）に６個のトランジスタを最適配置している点については第１の実施の形態同様である。よって、ＸＯＲゲートのＬＳＩ上における占有面積を大幅に減少させ、ＬＳＩの高集積化を可能とする。
【００５９】
次に、本実施の形態のＸＯＲゲートの製造方法について、図面を参照して説明する。図２８〜図４７には、図２２ないし図２６で示したＸＯＲゲートの製造工程の上面図および断面図を示す。
【００６０】
まず、図２８の上面図、図２８のＡ−Ａ断面図である図２９、図２８のＢ−Ｂ断面図である図３０、図２８のＣ−Ｃ断面図である図３１、および、図２８のＤ−Ｄ断面図である図３２に示すように、シリコン基板１００にリソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により板状の半導体領域である第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３を形成する。次に、リソグラフィー技術およびイオンインプランテーション技術により、Ａｓ等のｎ型不純物を、ｓＦＥＴのゲート電極１３２となるＦｉｎ１１３に導入する。
【００６１】
次に、図３３の上面図、図３３のＡ−Ａ断面図である図３４、図３３のＢ−Ｂ断面図である図３５、図３３のＣ−Ｃ断面図である図３６、および、図３３のＤ−Ｄ断面図である図３７に示すように、シリコン基板１００および第１のＦｉｎ１１１、第２のＦｉｎ１１２および第３のＦｉｎ１１３表面に、熱酸化あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりゲート絶縁膜となるシリコン酸化膜１２０を形成する。次に、ＣＶＤにより、ノンドープのポリシリコン膜１３０を堆積する。
【００６２】
次に、図３８の上面図、図３８のＡ−Ａ断面図である図３９、図３８のＢ−Ｂ断面図である図４０、図３８のＣ−Ｃ断面図である図４１、および、図３８のＤ−Ｄ断面図である図４２に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術によりポリシリコン膜１３０およびシリコン酸化膜１２０をパターニングしてゲート配線を形成する。その後、ＣＶＤおよびＲＩＥによりゲート側壁絶縁膜２２０を形成する。
【００６３】
次に、図４３の上面図、図４３のＡ−Ａ断面図である図４４、図４３のＢ−Ｂ断面図である図４５、図４３のＣ−Ｃ断面図である図４６、および、図４３のＤ−Ｄ断面図である図４７に示すように、リソグラフィー技術およびイオンインプランテーション技術により、ｎＦＥＴが形成される領域のポロシリコン膜１３０およびシリコン基板に、Ａｓ等のｎ型不純物をドーピングし、ｎ型のポリシリコン膜１３０ｎおよびｎ型不純物拡散層１６０を形成する。同様に、ｐＦＥＴが形成される領域のポロシリコン膜１３０およびシリコン基板に、Ｂ等のｐ型不純物をドーピングし、ｐ型のポリシリコン膜１３０ｐおよびｐ型不純物拡散層１７０を形成する。この時、ｓＦＥＴの領域には、いずれの不純物もドーピングしない。
その後、ゲート配線のポリシリコン１３０ｎ、１３０ｐに金属をスパッタまたはＣＶＤにより堆積し、アニールすることにより、金属とシリコンを反応させる。そして、ゲート配線１９０ｘ、１９０ｙ、１９０ｚとなる金属シリサイド１９０を形成する。その後、未反応の金属はウェットエッチングにより除去される。この時、ｓＦＥＴのチャネル領域となるノンドープのポリシリコン部分１３０には、酸化膜のマスク等を用いて、金属シリサイド１９０が形成されないようにする。
以上のようにして、図２２ないし図２６で示した本実施の形態のＸＯＲゲートが形成される。
【００６４】
なお、第１の実施の形態の変形例１と同様に、埋め込み絶縁層を有する基板を用いることによって、より安定した回路特性が得られることが期待できることは本実施の形態においても同様である。
【００６５】
また、ここでは、ｎＦＥＴ１〜３、および、ｐＦＥＴ１〜３のソース・ドレイン領域を拡散層で形成しているが、金属や金属シリサイドを用いたショットキー接合トランジスタとすることによって、ショートチャネル効果を抑制し、更なる微細化を図ることも可能である。      
【００６６】
また、ここでは、ｎＦＥＴとｐＦＥＴのゲート電極をｎ型とｐ型と異なる不純物タイプとしたが、１種類の不純物タイプとすることにより、製造プロセスを簡略化しコストの低減を図ることも可能である。
【００６７】
そして、ここではｓＦＥＴのゲート電極として、ｎ型拡散層を用いたが、ゲート空乏化が抑制できれば、必ずしもｎ型拡散層に限られるものではない。もっとも、ｎＦＥＴおよびｐＦＥＴとして共にバランスの取れた閾値を実現するためには、第７の半導体領域１０７の仕事関数±０．２ｅＶ程度になるような材料を選択することが望ましい。
【００６８】
（第３の実施の形態）
本実施の形態のＸＯＲゲートは、第２の実施の形態におけるｎＦＥＴ１とｐＦＥＴ１が同一のＦｉｎ上に対向して設けられていること以外は、第２の実施の形態と同様であるので、記述を省略する。
【００６９】
図４９に本実施の形態のＸＯＲゲートの等価回路図を示す。この等価回路は、ｎＦＥＴ１とｐＦＥＴ１が共通の半導体領域を挟んで対向していることを示す以外は、第２に実施の形態の等価回路である図２１と同様である。
図４９に、半導体基板上に形成された本実施の形態のＸＯＲゲートの要部の上面図を示す。また、図４９のＡ−Ａ断面図を図５０に、図４９のＢ−Ｂ断面図を図５１に示す。
図４９および図５１に示すように、第２のＦｉｎ１１２に設けられた第１の半導体領域１０１を挟んで一方の主面に、絶縁膜１２０ａを介して、ｎＦＥＴ１のゲート電極１３０ａが形成され、他方の主面に、絶縁膜１２０ｅを介して、ｐＦＥＴ１のゲート電極１３０ｅが形成されている。
そして、第２の実施の形態において、ｎＦＥＴ１が占有していた領域に、ｓＦＥＴを配置している。
【００７０】
このように、ｎＦＥＴ１とｐＦＥＴ１を対向して形成することにより、第２の実施例の作用・効果に加え、さらに、ＸＯＲゲートのＬＳＩ上の占有面積を減少させることが可能となる。
【００７１】
なお、本発明は上述した各実施の形態に限定されるものではない。半導体基板材料として主に、シリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、また本発明は、あらゆる３次元構造を有するＭＩＳＦＥＴを構成要素とするＸＯＲゲートに適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施の形態のＸＯＲゲートの要部の斜視図。
【図２】第１の実施の形態のＸＯＲゲートの等価回路図。
【図３】第１の実施の形態のＸＯＲゲートの要部の上面図。
【図４】Ｆｉｎ構造のＭＩＳＦＥＴのチャネル中央付近における電子濃度の深さ方向の分布を示す図。
【図５】第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図６】図５のＡ−Ａ断面図。
【図７】図５のＢ−Ｂ断面図。
【図８】第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図９】図８のＡ−Ａ断面図。
【図１０】図８のＢ−Ｂ断面図。
【図１１】第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図１２】図１１のＡ−Ａ断面図。
【図１３】図１１のＢ−Ｂ断面図。
【図１４】第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図１５】図１４のＡ−Ａ断面図。
【図１６】図１４のＢ−Ｂ断面図。
【図１７】第１の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図１８】図１７のＡ−Ａ断面図。
【図１９】図１７のＢ−Ｂ断面図。
【図２０】第１の実施の形態の変形例のＸＯＲゲートの要部の斜視図。
【図２１】第２の実施の形態のＸＯＲゲートの等価回路図。
【図２２】第２の実施の形態のＸＯＲゲートの要部の上面図。
【図２３】図２２のＡ−Ａ断面図。
【図２４】図２２のＢ−Ｂ断面図。
【図２５】図２２のＣ−Ｃ断面図。
【図２６】図２２のＤ−Ｄ断面図。
【図２７】ショットキー接合トランジスタ（ｓＦＥＴ）のソース・チャネル・ドレイン領域のバンド図。
【図２８】第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図２９】図２８のＡ−Ａ断面図。
【図３０】図２８のＢ−Ｂ断面図。
【図３１】図２８のＣ−Ｃ断面図。
【図３２】図２８のＤ−Ｄ断面図。
【図３３】第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図３４】図３３のＡ−Ａ断面図。
【図３５】図３３のＢ−Ｂ断面図。
【図３６】図３３のＣ−Ｃ断面図。
【図３７】図３３のＤ−Ｄ断面図。
【図３８】第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図３９】図３８のＡ−Ａ断面図。
【図４０】図３８のＢ−Ｂ断面図。
【図４１】図３８のＣ−Ｃ断面図。
【図４２】図３８のＤ−Ｄ断面図。
【図４３】第２の実施の形態のＸＯＲゲートの製造工程を示す上面図。
【図４４】図４３のＡ−Ａ断面図。
【図４５】図４３のＢ−Ｂ断面図。
【図４６】図４３のＣ−Ｃ断面図。
【図４７】図４３のＤ−Ｄ断面図。
【図４８】第３の実施の形態のＸＯＲゲートの等価回路図。
【図４９】第３の実施の形態のＸＯＲゲートの要部の上面図。
【図５０】図４９のＡ−Ａ断面図。
【図５１】図４９のＢ−Ｂ断面図。
【図５２】従来技術の２入力のＸＯＲゲートの回路記号と真理値表。
【図５３】従来技術のＸＯＲゲートの等価回路図。
【符号の説明】
【００７３】
１００        半導体基板
１０１        第１の半導体領域
１０２        第２の半導体領域
１０３        第３の半導体領域
１０４        第４の半導体領域
１０５        第５の半導体領域
１０６        第６の半導体領域
１０８        第７の半導体領域
１１１        第１のＦｉｎ
１１２        第２のＦｉｎ
１１３        第３のＦｉｎ
１２０ａ〜ｈ  ゲート絶縁膜
１３０ａ〜ｈ  ゲート電極
１３２        ゲート電極
１４０ａ〜ｆ  金属を含有する導体
１６０ａ〜ｄ  ｐ型不純物拡散層
１７０ａ〜ｄ  ｎ型不純物拡散層
１９０ａ、ｂ  ソース・ドレイン共通領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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