(57)【要約】【課題】グランド電位の近くにゲートバイアス電圧を設定することができ、ＦＥＴ増幅素子を飽和領域近くで動作させた場合でも、ゲートバイアス電圧の変化を抑え、その出力電圧の低下を抑制することができるマイクロ波信号の増幅回路を提案する。【解決手段】ゲート端子にゲートバイアス電圧を供給するように接続されたバイアス回路が、正電圧の供給を受ける第１電圧端子と前記ゲート端子との間に接続された正側電流増幅トランジスタと、負電圧の供給を受ける第２電圧端子と前記ゲート端子との間に接続された負側電流増幅トランジスタと、前記正側増幅トランジスタおよび前記負側電流増幅トランジスタに対する共通バイアス回路と、前記ゲートバイアス電圧に対応するゲートバイアス設定電圧を前記共通バイアス回路に供給するバイアス設定回路を含む。【選択図】図１
2008311731.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子がグランド電位に接続され、ゲート端子に供給されるマイクロ波信号を増幅するＦＥＴ増幅素子と、前記ゲート端子にゲートバイアス電圧を供給するように接続されたバイアス回路とを備えたマイクロ波信号の増幅回路であって、
前記バイアス回路は、正電圧の供給を受ける第１電圧端子と前記ゲート端子との間に接続された正側電流増幅トランジスタと、負電圧の供給を受ける第２電圧端子と前記ゲート端子との間に接続された負側電流増幅トランジスタと、前記正側増幅トランジスタおよび前記負側電流増幅トランジスタに対する共通バイアス回路と、前記ゲートバイアス電圧に対応するゲートバイアス設定電圧を前記共通バイアス回路に供給するバイアス設定回路を含み、
前記バイアス回路は、前記正側電流増幅トランジスタと前記負側電流増幅トランジスタとの間の出力端子から、前記ゲートバイアス設定電圧に基づいて前記ゲートバイアス電圧を供給し、前記共通バイアス回路は、前記ＦＥＴ増幅素子と前記出力端子との間にゲート電流が流れても、前記ゲートバイアス電圧の変化を抑制することを特徴とするマイクロ波信号の増幅回路。
【請求項２】
請求項１記載のマイクロ波信号の増幅回路であって、前記正側電流増幅トランジスタおよび負側電流増幅トランジスタが、それぞれ第１主端子と、第２主端子と、制御端子を有し、前記正側電流増幅トランジスタの第２主端子と前記負側電流増幅トランジスタの第１主端子との間に、第１、第２抵抗が直列に接続され、この第１、第２抵抗の中間接続点が前記出力端子を構成し、前記ＦＥＴ増幅素子のゲート端子に接続されたことを特徴とするマイクロ波信号の増幅回路。
【請求項３】
請求項２記載のマイクロ波信号の増幅回路であって、前記共通バイアス回路が、前記正電圧端子と前記負電圧端子との間に直列に接続された第３、第４、第５、第６抵抗を含み、前記第３、第４抵抗の中間接続点が前記正側電流増幅トランジスタの制御端子に、前記第５、第６抵抗の中間接続点が前記負側電流増幅トランジスタの制御端子にそれぞれ接続され、前記第３、第４抵抗の中間接続点に、前記バイアス設定回路から前記ゲートバイアス設定電圧が供給されることを特徴とするマイクロ波信号の増幅回路。
【請求項４】
請求項１記載のマイクロ波信号の増幅回路であって、前記バイアス設定回路が、前記第２電圧端子と第３電圧端子との間に接続され、前記第３電圧端子には前記グランド電位が供給されることを特徴とするマイクロ波信号の増幅回路。
【請求項５】
請求項１記載のマイクロ波信号の増幅回路であって、前記バイアス設定回路が、前記第１電圧端子と前記第２電圧端子との間に接続されたことを特徴とするマイクロ波信号の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロ波信号を増幅するマイクロ波信号の増幅回路に関するものである。
【背景技術】
【０００２】
一般に、マイクロ波信号の電力増幅回路は、ＦＥＴ増幅素子を使用し、マイクロ波信号を増幅するように構成されるが、ＦＥＴ増幅素子のゲート端子には、バイアス回路で生成した負のバイアス電圧を印加する。ＦＥＴ増幅素子は、ゲート端子に入力されるマイクロ波信号の電力に応じてゲート電流が流れる特性を持っており、マイクロ波信号の電力が小さいときには、ゲート電流は無視できるほどに小さいが、マイクロ波信号の電力が大きくなるのに伴ってゲート電流は、無視できない値に増大する。
【０００３】
この種のマイクロ波信号の電力増幅回路が、下記の特許文献１に開示されている。この特許文献１の図２には、抵抗分圧回路で生成したゲートバイアス設定電圧を直接ＦＥＴ増幅素子のゲート端子に供給する従来回路が開示され、また、その図２には、抵抗分圧回路で生成したゲートバイアス設定電圧を、電圧比較回路と電流増幅素子を経由して、ＦＥＴ増幅素子のゲート端子に供給するようにした改良回路が開示されている。
【０００４】
【特許文献１】特開平９−４６１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、最近のマイクロ波信号の電力増幅回路では、高出力化と高利得化に伴ない、ＦＥＴ増幅素子のチャネル幅が大きくなり、そのゲート電流が増大する傾向にある。とくに、高利得化に対応してＦＥＴ増幅素子の伝達特性は、デプレッション型からエンハンスメント型となり、ゲートバイアス電圧が０ボルト、すなわちグランド電位の近くに設定される傾向がある。
【０００６】
このような傾向の中で、特許文献１の図２に開示された従来回路では、ＦＥＴ増幅素子に入力されるマイクロ波信号の電力が増大すると、そのゲート端子に流れるゲート電流が無視できない値となり、このゲート電流がバイアス回路の抵抗分圧回路に流れ、ＦＥＴ増幅素子の出力電圧を低下させる方向にゲートバイアス電圧を変化させるので、ＦＥＴ増幅素子の入出力特性の飽和領域に近付くのに伴って、ＦＥＴ増幅素子の出力電圧が低下する。このため、例えＦＥＴ増幅素子が高出力化されていても、バイアス回路の影響で、本来のＦＥＴ増幅素子の性能が得られない不都合がある。また、特許文献１の図１に開示された改良回路では、ゲートバイアス電圧をグランド電位の近くに設定することが困難であり、ＦＥＴ増幅素子を適切なゲートバイアス電圧で使用することができない不都合がある。
【０００７】
この発明は、このような不都合を改善し、グランド電位の近くにゲートバイアス電圧を設定することができ、併せてＦＥＴ増幅素子を飽和領域近くで動作させた場合でも、ゲートバイアス電圧の変化を抑え、その出力電圧の低下を抑制することができるマイクロ波信号の増幅回路を提案するものである。
【課題を解決するための手段】
【０００８】
この発明によるマイクロ波信号の増幅回路は、ソース端子がグランド電位に接続され、ゲート端子に供給されるマイクロ波信号を増幅するＦＥＴ増幅素子と、前記ゲート端子にゲートバイアス電圧を供給するように接続されたバイアス回路とを備えたマイクロ波信号
の増幅回路であって、前記バイアス回路は、正電圧の供給を受ける第１電圧端子と前記ゲート端子との間に接続された正側電流増幅トランジスタと、負電圧の供給を受ける第２電圧端子と前記ゲート端子との間に接続された負側電流増幅トランジスタと、前記正側増幅トランジスタおよび前記負側電流増幅トランジスタに対する共通バイアス回路と、ＦＥＴ増幅素子のゲートバイアス電圧に対応するゲートバイアス設定電圧を前記共通バイアス回路に供給するバイアス設定回路を含み、前記バイアス回路は、前記正側電流増幅トランジスタと前記負側電流増幅トランジスタとの間の出力端子から、前記ゲートバイアス設定電圧に基づいて前記ゲートバイアス電圧を供給し、前記共通バイアス回路は、前記ＦＥＴ増幅素子と前記出力端子との間にゲート電流が流れても、前記ゲートバイアス電圧の変化を抑制することを特徴とする。
【発明の効果】
【０００９】
この発明によるマイクロ波信号の増幅回路では、バイアス回路が、正電圧の供給を受ける第１電圧端子とＦＥＴ増幅素子のゲート端子との間に接続された正側電流増幅トランジスタと、負電圧の供給を受ける第２電圧端子と前記ゲート端子との間に接続された負側電流増幅トランジスタと、前記正側増幅トランジスタおよび前記負側電流増幅トランジスタに対する共通バイアス回路と、前記ゲートバイアス電圧に対応するゲートバイアス設定電圧を前記共通バイアス回路に供給するバイアス設定回路を含み、前記バイアス回路は、前記正側電流増幅トランジスタと前記負側電流増幅トランジスタとの間の出力端子から、前記ゲートバイアス設定電圧に基づいて前記ゲートバイアス電圧を供給し、前記共通バイアス回路は、前記ＦＥＴ増幅素子と前記出力端子との間にゲート電流が流れても、前記ゲートバイアス電圧の変化を抑制するように構成されるので、グランド電位の近くにゲートバイアス電圧を設定することができ、ＦＥＴ増幅素子を飽和領域近くで動作させた場合でも、ゲートバイアス電圧の変化を抑え、その出力電圧の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
【００１１】
実施の形態１．
図１は、この発明によるマイクロ波信号の増幅回路を示す電気回路図である。この実施の形態１のマイクロ波信号の増幅回路は、高出力、高利得でマイクロ波信号Ｓ１を増幅する電力増幅回路である。
【００１２】
実施の形態１のマイクロ波信号の電力増幅回路は、ＦＥＴ増幅素子１と、バイアス回路１０を備えている。ＦＥＴ増幅素子１は、例えばエンハンスメント型のＧａＡｓＦＥＴであり、ゲート端子Ｇと、ソース端子Ｓと、ドレイン端子Ｄを有する。ゲート端子Ｇには、マイクロ波信号Ｓ１が直流阻止コンデンサ２を介して入力される。ソース端子Ｓは、直接グランドに接続され、グランド電位Ｖ０に接続される。このグランド電位Ｖ０は、具体的には０（Ｖ）の電位とされる。ゲート端子Ｇとソース端子Ｓとの間には、動作安定用コンデンサ３が接続される。ドレイン端子Ｄは、電源端子４に直接接続され、正極性の電源電圧Ｖｄｄの供給を受ける。この電源電圧Ｖｄｄは、正極性の数十ボルトの電圧とされ、例えば＋３０（Ｖ）とされる。ドレイン端子Ｄは、直流阻止コンデンサ５を介して、マイクロ波信号Ｓ１を増幅した出力信号Ｓ２を出力する。
【００１３】
ＦＥＴ増幅素子１は、ゲート端子Ｇにバイアス回路１０からゲートバイアス電圧Ｖｇを受けて、マイクロ波信号Ｓ１を増幅する。ゲートバイアス電圧Ｖｇは、０（Ｖ）に近い負電圧とされ、ＦＥＴ増幅素子１は、Ｂ級またはＣ級の増幅動作を行なう。バイアス回路１０は、ＦＥＴ増幅素子１のゲート端子Ｇに、ゲートバイアス電圧Ｖｇを供給する。負極性のゲートバイアス電圧Ｖｇは、０（Ｖ）と−１．０（Ｖ）の間の電圧とされ、例えば−０．５（Ｖ）とされる。
【００１４】
バイアス回路１０は、正側電流増幅トランジスタ２１と、負側電流増幅トランジスタ２２と、第１抵抗２３と、第２抵抗２４と、共通バイアス回路３０と、ゲートバイアス設定回路４０を含む。正側電流増幅トランジスタ２１と、負側電流増幅トランジスタ２２と、第１抵抗２３と、第２抵抗２４は、正電圧Ｖｃｃの供給を受ける第１電圧端子１１と、負電圧Ｖｅｅの供給を受ける第２電圧端子１２との間に、直列に接続される。正電圧Ｖｃｃは、例えば＋５．０（Ｖ）とされ、負電圧Ｖｅｅは、例えば−５．０（Ｖ）とされる。
【００１５】
正側電流増幅トランジスタ２１は、第１主端子Ｐ１と、第２主端子Ｐ２と、制御端子Ｃ１を有する。負側電流増幅トランジスタ２２は、第１主端子Ｎ１と、第２主端子Ｎ２と、制御端子Ｃ２を有する。実施の形態１では、正側電流増幅トランジスタ２１は、ＮＰＮ型のバイポーラトランジスタであり、第１主端子Ｐ１はコレクタ、第２主端子Ｐ２はエミッタ、制御端子Ｃ１はベースである。また、負側電流増幅トランジスタ２２は、ＰＮＰ型のバイポーラトランジスタであり、第１主端子Ｎ１はエミッタ、第２主端子Ｎ２はコレクタ、制御端子Ｃ２はベースである。
【００１６】
正側電流増幅トランジスタ２１の第１主端子Ｐ１は、第１電圧端子１１に直接接続され、その第２主端子Ｐ２は第１抵抗２３に接続される。負側電流増幅トランジスタ２２の第１主端子Ｎ１は、第２抵抗２４に接続され、その第２主端子Ｎ２は、第２電圧端子１２に直接接続される。第１、第２抵抗２３、２４の中間接続点Ｍ１は、バイアス回路１０の出力端子を構成し、交流阻止コイル６を介してＦＥＴ増幅素子１のゲート端子Ｇに接続される。正側電流増幅トランジスタ２１は、第１電圧端子１１とＦＥＴ増幅素子１のゲート端子Ｇとの間に、第１抵抗２３、交流阻止コイル６を介して接続され、また、負側電流増幅トランジスタ２２は、第２電圧端子１２とゲート端子Ｇとの間に、第２抵抗２４と交流阻止コイル６を介して接続される。
【００１７】
共通バイアス回路３０は、正側電流増幅トランジスタ２１と負側電流増幅トランジスタ２２に対する共通のバイアス回路であり、第１電圧端子１１と第２電圧端子１２の間に接続される。共通バイアス回路３０は、第３抵抗３１、第４抵抗３２、ダイオード３３、ダイオード３４、第５抵抗３５、および第６抵抗３６を有し、これらは第１電圧端子１１と第２電圧端子１２との間に、直列に接続される。第３抵抗３１と第４抵抗３２の中間接続点Ｍ２は、正側電流増幅トランジスタ２１の制御端子Ｃ１に直接接続される。その結果、第３抵抗３１は、正側電流増幅トランジスタ２１の第１主端子Ｐ１とその制御端子Ｃ１との間に接続される。第５抵抗３５と第６抵抗３６の中間接続点Ｍ３は、負側電流増幅トランジスタ２２の制御端子Ｃ２に直接接続される。その結果、第６抵抗３６は、負側電流増幅トランジスタ２２の第２主端子Ｎ２とその制御端子Ｃ２との間に接続される。
【００１８】
ダイオード３３のアノードは、第４抵抗３２を介して中間接続点Ｍ２に接続され、ダイオード３４のカソードは、第５抵抗３５を介して中間接続点Ｍ３に接続される。ダイオード３３のカソードとダイオード３４のアノードは、中間接続点Ｍ４で互いに接続される。この中間接続点Ｍ４は、第４抵抗３２と第５抵抗３５の中間接続点を構成する。
【００１９】
ゲートバイアス設定回路４０は、ゲートバイアス電圧Ｖｇに対応するゲートバイアス設定電圧Ｖｇｇを発生し、このゲートバイアス電圧Ｖｇｇを中間接続点Ｍ４に供給する。このゲートバイアス設定回路３０は、実施の形態１では、第２電圧端子１２と、第３電圧端子１３との間に接続される。第３電圧端子１３は、グランドに接続され、グランド電位Ｖ０に接続される。ゲートバイアス回路４０は、可変抵抗４１と固定抵抗４２を含み、これらは第２、第３電圧端子１２、１３の間に直列に接続される。可変抵抗４１と固定抵抗４２の中間接続点Ｍ５は、共通バイアス回路３０の中間接続点Ｍ４に接続される。中間接続点Ｍ５には、ゲートバイアス設定電圧Ｖｇｇが発生し、これが中間接続点Ｍ４に供給される。ゲートバイアス設定電圧Ｖｇｇは、実施の形態１では、ゲートバイアス電圧Ｖｇに対応して、０（Ｖ）に近い負の電圧とされる。このゲートバイアス設定電圧Ｖｇｇは、可変抵抗４１を調整することにより、ゲートバイアス電圧Ｖｇを変化させる場合に調整される。
【００２０】
次に動作を説明する。まず、マイクロ波信号Ｓ１が入力されていない初期状態について説明する。この初期状態では、ゲートバイアス設定回路４０が、ゲートバイアス設定電圧Ｖｇｇを発生し、このゲートバイアス設定電圧Ｖｇｇが、共通バイアス回路３０の中間接続点Ｍ４に供給される。共通バイアス回路３０では、第３抵抗３１と第４抵抗３２とダイオード３３の直列回路に、正電圧Ｖｃｃとゲートバイアス設定電圧Ｖｇｇとの差電圧（Ｖｃｃ−Ｖｇｇ）に基づいて電流が流れ、またダイオード３４と第５抵抗３５と第６抵抗３６との直列回路に、ゲートバイアス設定電圧Ｖｇｇと負電圧Ｖｅｅとの差電圧（Ｖｇｇ−Ｖｅｅ）に基づいて電流が流れる。正側電流増幅トランジスタ２１は、中間接続点Ｍ２の電位に基づきエミッタフォロワー動作を行ない、第１、第２主端子Ｐ１、Ｐ２にアイドル電流Ｉｄを流し、このアイドル電流Ｉｄを第１抵抗２３に供給する。負側電流増幅トランジスタ２２は、中間接続点Ｍ３の電位に基づきエミッタフォロワー動作を行ない、第１、第２主端子Ｎ１、Ｎ２にアイドル電流Ｉｄを流し、このアイドル電流Ｉｄを第２抵抗２４に供給する。初期状態では、ＦＥＴ増幅素子１にゲート電流が流れないので、正側電流増幅トランジスタ２１および負側電流増幅トランジスタ２２に流れるアイドル電流Ｉｄは、互いに等しい。
【００２１】
バイアス回路１０は、中間接続点Ｍ１にゲート電圧Ｖｇを発生する。このゲート電圧Ｖｇは、次の式（１）で表わされる。
Ｖｇ＝Ｖｇｇ−Ｖｏｆｆ      （１）
【００２２】
式（１）において、Ｖｏｆｆは、共通バイアス回路３０と、正側電流増幅トランジスタ２１と、負側電流増幅トランジスタ２２と、第１、第２抵抗２３、２４による差分電圧である。正側電流増幅トランジスタ２１および負側電流増幅トランジスタ２２がエミッタフォロワーとして機能するので、正側電流増幅トランジスタ２１の側では、第４抵抗３２とダイオード３３の電圧、および第１抵抗２３と正側電流増幅トランジスタ２１の制御端子Ｃ１（ベース）、第２主端子Ｐ２（エミッタ）間電圧が発生し、また負側電流増幅トランジスタ２２の側では、ダイオード３４と第５抵抗３５の電圧および第２抵抗２４と負側電流増幅トランジスタ２２の第１主端子（エミッタ）Ｎ１と制御端子Ｃ２（ベース）間電圧が発生し、これらの電圧により、差分電圧Ｖｏｆｆが発生する。
【００２３】
さて、マイクロ波信号Ｓ１が入力され、ＦＥＴ増幅素子１にゲート電流Ｉｇが流れる場合の動作について説明する。ＦＥＴ増幅素子１のソース端子Ｓからゲート端子Ｇへ向かって流れるゲート電流をＩｓｇとし、そのゲート端子Ｇからソース端子Ｓに向かって流れるゲート電流をＩｇｓとし、ゲート電流Ｉｇｓを正極性とすれば、バイアス回路１０とゲート端子Ｇとの間に流れる全ゲート電流Ｉｇは、次の式（２）で表わされる。
Ｉｇ＝Ｉｇｓ−Ｉｓｇ      （２）
ここで、実施の形態１では、ＦＥＴ増幅素子１のゲート端子Ｇに負電位のゲートバイアス電圧Ｖｇを印加し、Ｂ級またはＣ級の増幅動作を行なうようにしているので、マイクロ波信号Ｓ１の入力レベルの増大に伴なって、ゲート電流Ｉｇｓが増大する。なお、ゲート電流Ｉｓｇは、ほぼ一定値である。
【００２４】
マイクロ波信号Ｓ１の入力レベルが小さいときには、ゲート電流Ｉｇｓはほぼ０であり、Ｉｇｓ≒０である。このときには、ゲート電流Ｉｓｇが流れ、このゲート電流Ｉｓｇは、ゲート端子Ｇから交流阻止コイル６を介して、バイアス回路１０の中間接続点Ｍ１に流れ込む。この状態において、第５抵抗３５と第６抵抗３６の中間接続点Ｍ３の電位は、ゲートバイアス設定電圧Ｖｇｇが一定であるため一定値に保持されるので、負側電流増幅トランジスタ２２の主端子Ｎ１、Ｎ２に流れる電流Ｉｎは、次の式（３）の通りとなる。なお、Ｉｄｎは、この状態において負側電流増幅トランジスタ２２を流れるアイドル電流成分であり、アイドル電流Ｉｄよりも、ゲート電流Ｉｓｇだけ小さい値となる。
Ｉｎ＝Ｉｄ＝Ｉｓｇ＋Ｉｄｎ      （３）
【００２５】
ゲート電流Ｉｓｇが流れる状態において、共通バイアス回路３０は、ゲートバイアス設定電圧Ｖｇｇが一定であるため、第３抵抗３１と第４抵抗３２との中間接続点Ｍ２の電位を一定値に保持する。したがって、この状態でも、正側電流増幅トランジスタ２１の主端子Ｐ１、Ｐ２には、アイドル電流Ｉｄに等しい電流Ｉｐが流れ、結果として、第１抵抗２３と第２抵抗２４の中間接続点Ｍ１から出力されるゲートバイアス電圧Ｖｇは、変化することなく、（１）式で表わされた値を保持する。
【００２６】
マイクロ波信号Ｓ１の入力レベルが増大すると、それに伴なってゲート電流Ｉｇｓが増大し、Ｉｇｓ＝Ｉｓｇとなったときに、ゲート電流Ｉｇ＝０となる。さらに、マイクロ波信号Ｓ１の入力レベルが増大すると、ゲート電流Ｉｇｓがゲート電流Ｉｓｇに比べて大きくなり、ゲート電流Ｉｇｓが支配的となる。このゲート電流Ｉｇｓは、バイアス回路１０の出力端子、すなわち中間接続点Ｍ１から交流阻止コイル６を介して、ゲート端子Ｇへ流れ出す。このゲート電流Ｉｇｓは、正側電流増幅トランジスタ２１からＦＥＴ増幅素子１のゲート端子Ｇへ流れる。この状態において、正側電流増幅トランジスタ２１の主端子Ｐ１、Ｐ２を流れる電流Ｉｐは、次の式（４）で表わされる。なお、Ｉｄｐは、この状態において正側電流増幅トランジスタ２１を流れるアイドル電流成分であり、アイドル電流Ｉｄよりも、ゲート電流Ｉｇｓだけ小さい値となる。
Ｉｐ＝Ｉｄ＝Ｉｇｓ＋Ｉｄｐ      （４）
【００２７】
ゲート電流Ｉｇｓが流れる状態において、共通バイアス回路３０は、ゲートバイアス設定電圧Ｖｇｇが一定であるため、第３抵抗３１と第４抵抗３２との中間接続点Ｍ２の電位を一定値に保持する。したがって、この状態でも、負側電流増幅トランジスタ２１の主端子Ｎ１、Ｎ２には、式（３）で表わされるアイドル電流Ｉｄに等しい電流Ｉｎが流れ、結果として、第１抵抗２３と第２抵抗２４の中間接続点Ｍ１から出力されるゲートバイアス電圧Ｖｇは、変化することなく、（１）式で表わされた値を保持する。
【００２８】
さらにマイクロ波信号Ｓ１の入力レベルが増大し、ゲート電流Ｉｇｓがアイドル電流Ｉｄより大きくなると、正側電流増幅トランジスタ２１を流れる電流Ｉｐとゲート電流Ｉｇｓが等しくなるので、負側電流増幅トランジスタ２２には電流が流れず、負側電流増幅トランジスタ２２はカットオフ状態となる。この状態では、正側電流増幅トランジスタ２１を流れる電流Ｉｐによって、ゲートバイアス電圧Ｖｇが、一定値に保持される。
【００２９】
このように、実施の形態１では、ＦＥＴ増幅素子１のソース端子Ｓからゲート端子Ｇを介して負側電流増幅トランジスタ２２へゲート電流Ｉｓｇが流れるときにも、また、正側電流増幅トランジスタ２１を介してＦＥＴ増幅素子１のゲート端子Ｇからソース端子Ｓへゲート電流Ｉｇｓが流れるときにも、共通バイアス回路３０が、正側増幅トランジスタ２１と負側電流増幅トランジスタ２２を流れる電流をアイドル電流Ｉｄと同じ値に保持するように作用するので、ゲートバイアス電圧Ｖｇの変化を抑制することができる。したがって、グランド電位の近くにゲートバイアス電圧Ｖｇを設定し、ＦＥＴ増幅素子１を飽和領域近くで動作させた場合でも、ゲートバイアス電圧Ｖｇの変化を抑え、その出力電圧の低下を抑制することができる。
【００３０】
また、実施の形態１では、特許文献１の図１に示されたような電圧比較回路を使用しないので、電圧比較回路の応答速度に影響させることなく、ゲート電流の変化に即応してゲ
ートバイアス電圧Ｖｇの変化を抑制することができる。
【００３１】
また、特許文献１の図１の改良回路では、０電位のグランド端子からゲート電流Ｉｇｓを供給するが、実施の形態１では、正側電流増幅トランジスタ２１を正電圧Ｖｃｃの供給を受ける第１電圧端子１１に接続し、正電圧Ｖｃｃからゲート電流Ｉｇｓを供給するように構成しているので、特許文献１の図１の改良回路に比較して、より大量にゲート電流を供給することができる。このため、ＦＥＴ増幅素子１のゲート端子Ｇとソース端子Ｓとの間に、大容量の動作安定用コンデンサ３、例えば０．０１〜１．０（μＦ）、具体的には、０．１（μＦ）の動作安定要コンデンサ３を接続しても、この動作安定用コンデンサ３を急速に充放電することができ、したがって、ゲート端子Ｇにパルス状のマイクロ波信号Ｓ１を供給する場合にも、充分に対応できる効果がある。
【００３２】
実施の形態２．
実施の形態１では、ゲートバイアス設定回路４０を、第２電圧端子１２と第３電圧端子１３との間に接続し、第３電圧端子１３をグランド電位Ｖ０に接続したが、実施の形態２では、第３電圧端子１３を第２電圧端子１２と同じ正電圧Ｖｃｃに接続する。この実施の形態２では、ゲートバイアス電圧Ｖｇは、０（Ｖ）に近い正電圧に設定され、ＦＥＴ増幅素子１を、ＡＢ級またはＡ級で動作される。その他は、実施の形態１と同じに構成される。ゲートバイアス電圧Ｖｇは、実施の形態２では、＋１．０（Ｖ）と０（Ｖ）との間に電圧、例えば＋０．５（Ｖ）に設定される。
【００３３】
実施の形態２でも、実施の形態１と同様な効果が得られるが、加えて、ＦＥＴ増幅素子１の熱暴走を防止できる効果も得られる。実施の形態２において、ＦＥＴ増幅素子１をＡＢ級またはＡ級で増幅動作させるために、ゲートバイアス電圧Ｖｇを正電圧とする場合、マイクロ波信号Ｓ１が無入力の状態でもＦＥＴ増幅素子１にドレイン電流Ｉｄが流れるようにゲートバイアス電圧Ｖｇが設定される。ＦＥＴ増幅素子１は、ドレイン電流Ｉｄによる発熱で、熱的な平衡状態にあるが、周囲温度の上昇によりＦＥＴ増幅素子１の温度が上昇すると、ゲート電流Ｉｓｇが増大し、ゲートバイアス電圧Ｖｇをさらに０（Ｖ）に近づけ、その結果、ドレイン電流Ｉｄがさらに増大し、ＦＥＴ増幅素子１の温度がさらに上昇する熱暴走の危険がある。しかし、実施の形態２では、負側電流増幅トランジスタ２２が、ゲート電流Ｉｓｇを第２電圧端子１２へ流すことにより、ゲートバイアス電圧Ｖｇを一定に維持するので、ＦＥＴ増幅素子１の熱暴走を防止することができる。
【００３４】
実施の形態３．
実施の形態１、２では、正側電流増幅トランジスタ２１および負側電流増幅トランジスタ２２をバイポーラトランジスタを用いて構成したが、この実施の形態３では、正側電流増幅トランジスタ２１および負側電流増幅トランジスタ２２が、ともにソースフォロワー接続された電界効果トランジスタを用いて構成する。その他は、実施の形態１または２と同じに構成され、実施の形態１、２と同じ効果を得ることができる。
【００３５】
実施の形態３において、正側電流増幅トランジスタ２１として用いられる電界効果トランジスタでは、ドレインが第１主端子Ｐ１を、ソースが第２主端子Ｐ２を、ゲートが制御端子Ｃ１をそれぞれ構成し、また、負側電流増幅トランジスタ２２として用いられる電界効果トランジスタでは、ソースが第１主端子Ｎ１を、ドレインが第２主端子Ｎ２を、ゲートが制御端子Ｃ２をそれぞれ構成する。
【図面の簡単な説明】
【００３６】
【図１】図１は、この発明によるマイクロ波信号の増幅回路の実施の形態１を示す電気回路図である。
【符号の説明】
【００３７】
１：ＦＥＴ増幅素子、１０：バイアス回路、１１：第１電圧端子、
１２：第２電圧端子、
１３：第３電圧端子、２１：正側電流増幅トランジスタ、
２２：負側電流増幅トランジスタ、２３：第１抵抗、２４：第２抵抗、
３０：共通バイアス回路、３１：第３抵抗、３２：第４抵抗、３５：第５抵抗、
３６：第６抵抗、Ｍ１：出力端子、Ｍ２、Ｍ３：中間接続点、
４０：バイアス設定回路。
【図１】
2008311731.tif 000003