(57)【要約】【課題】スーパージャンクション構造を有する高耐圧の半導体装置を提供すること。【解決手段】素子活性領域２において、ｎ型ドリフト層７とｐ型柱状リサーフ部１４とによってスーパージャンクション構造が形成されている。また、素子活性領域２を取り囲む外周領域４では、外周領域４の内周縁と外周縁との対向方向に延びるｐ型ライン状リサーフ部１５が複数設けられており、その対向方向と交差する方向において、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５とが交互に並ぶ。そして、各ｐ型ライン状リサーフ部１５は、ＥＱＲ電極５に接続されている。これにより、オフ状態で、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５との界面からも空乏層が拡がる。このとき、各ｐ型ライン状リサーフ部１５がＥＱＲ電極５に接続されているので、ｐ型ライン状リサーフ部１５からＥＱＲ電極５に正孔を逃がすことができる。【選択図】図３
2008016562.tif 000002
【特許請求の範囲】
【請求項１】
平面視略矩形状をなし、素子活性領域およびこれを取り囲む外周領域を有する、半導体装置であって、
第１導電型のドリフト層と、
前記ドリフト層の一方面上に、前記外周領域の外周縁に沿って設けられた、ＥＱＲ（Equi-potential Ring）電極と、
前記素子活性領域において、前記ドリフト層の表層部に形成された、前記第１導電型とは異なる第２導電型の複数のベース領域と、
各ベース領域に接続され、それぞれ前記ベース領域から前記ドリフト層の前記一方面とは反対側の他方面に向けて延びる、前記第２導電型の複数の第１リサーフ部と、
前記外周領域に形成されて、前記ＥＱＲ電極に接続され、それぞれ前記外周領域の内周縁と外周縁との対向方向に延びる、前記第２導電型の複数の第２リサーフ部とを含むことを特徴とする、半導体装置。
【請求項２】
前記第１リサーフ部は、平面視で千鳥格子状に設けられており、
前記第２リサーフ部は、互いに隣り合う前記第１リサーフ部の間の間隔以下の間隔を隔てて設けられていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第２リサーフ部は、前記外周領域のコーナ部分において、互いに隣り合う前記第２リサーフ部の各間の間隔が前記外周領域の外周縁に近づくにつれて拡がる放射状に設けられており、
前記外周領域のコーナ部分において、互いに隣り合う前記第２リサーフ部の各間に設けられて、それぞれ前記ＥＱＲ電極に接続され、前記外周領域の内周縁と外周縁との対向方向における長さが前記第２リサーフ部よりも短く形成された、前記第２導電型の第３リサーフ部をさらに含むことを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記第２リサーフ部は、前記ドリフト層の前記一方面からの深さが、前記第１リサーフ部の前記ドリフト層の前記一方面からの深さよりも小さく形成されていることを特徴とする、請求項１ないし３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、パワーＭＯＳＦＥＴを低オン抵抗化および高耐圧化するための構造として、スーパージャンクション構造が知られている。
図５は、スーパージャンクション構造を有するパワーＭＯＳＦＥＴの模式的な断面図である。
このパワーＭＯＳＦＥＴ１０１は、ｎ+型ドレイン層１０２上に、ｎ型ドリフト層１０３を有している。ｎ型ドリフト層１０３の表層部には、平面視中央部の素子活性領域（セル領域）において、多数のｐ型ベース領域１０４が千鳥格子状に配列して形成されている。各ｐ型ベース領域１０４の表層部には、ｎ型ソース領域１０５が選択的に形成されている。
【０００３】
ｎ型ドリフト層１０３の表面は、絶縁膜１０６で覆われている。この絶縁膜１０６には、各ｐ型ベース領域１０４に対応してコンタクト孔１０７が形成されている。絶縁膜１０６上には、ソース電極１０８が素子活性領域上の大部分を覆うように形成されており、そのソース電極１０８は、各コンタクト孔１０７を介して、ｐ型ベース領域１０４およびｎ型ソース領域１０５に接続されている。
【０００４】
一方、ｎ+型ドレイン層１０２の裏面上には、その全面に、ドレイン電極１０９が形成されている。
また、ｎ型ドリフト層１０３には、各ｐ型ベース領域１０４に対応して、多数のｐ型リサーフ部１１０が千鳥格子状に配列して形成されている。各ｐ型リサーフ部１１０は、それぞれ対応するｐ型ベース領域１０４に接続され、ｐ型ベース領域１０４からｎ+型ドレイン層１０２に向けて延びている。これにより、パワーＭＯＳＦＥＴ１０１は、素子活性領域に、断面においてｎ型ドリフト層１０３とｐ型リサーフ部１１０とが交互に並んだ、スーパージャンクション構造を有している。
【０００５】
パワーＭＯＳＦＥＴ１０１がオフ状態のときには、ｎ型ドリフト層１０３と各ｐ型ベース領域１０４との界面からだけでなく、ｎ型ドリフト層１０３とｐ型リサーフ部１１０との界面からも空乏層が拡がる。そのため、ｎ型ドリフト層１０３に不純物を高濃度にドープしても、オフ状態での空乏層の速やかな拡がりを実現することができ、低オン抵抗化および高耐圧化を達成することができる。
【０００６】
ところが、図５に示すパワーＭＯＳＦＥＴ１０１では、素子活性領域の周囲を取り囲む外周領域において、高耐圧化のための何らの対策もなされていないため、素子全体として、十分な高耐圧を得ることができない。すなわち、スーパージャンクション構造を有していない外周領域には、空乏層が拡がらないため、大きな電圧が印加されると、電界が局所的に集中し、素子が破壊されるおそれがある。
【０００７】
この問題に対して、パワーＭＯＳＦＥＴの外周領域にも、スーパージャンクション構造を設けることが提案されている（たとえば、特許文献１参照）。この提案では、外周領域にまでスーパージャンクション構造を設けることにより、外周領域を空乏化することができるので、高耐圧を得ることができるとされている。
【特許文献１】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来の提案に係る構造では、外周領域に形成されるｐ型リサーフ部が電気的に浮いた状態であるため、空乏化の際に、そのｐ型リサーフ部から正孔が上手く抜けない。そのため、外周領域における空乏層の拡がりが不十分であり、耐圧をそれほど高めることができない。
そこで、この発明の目的は、スーパージャンクション構造を有する高耐圧の半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための請求項１記載の発明は、平面視略矩形状をなし、素子活性領域およびこれを取り囲む外周領域を有する、半導体装置であって、第１導電型のドリフト層と、前記ドリフト層の一方面上に、前記外周領域の外周縁に沿って設けられた、ＥＱＲ（Equi-potential Ring）電極と、前記素子活性領域において、前記ドリフト層の表層部に形成された、前記第１導電型とは異なる第２導電型の複数のベース領域と、各ベース領域に接続され、それぞれ前記ベース領域から前記ドリフト層の前記一方面とは反対側の他方面に向けて延びる、前記第２導電型の複数の第１リサーフ部と、前記外周領域に形成されて、前記ＥＱＲ電極に接続され、それぞれ前記外周領域の内周縁と外周縁との対向方向に延びる、前記第２導電型の複数の第２リサーフ部とを含むことを特徴とする、半導体装置である。
【００１０】
この構成では、素子活性領域において、第１導電型のドリフト層と第２導電型の第１リサーフ部とによってスーパージャンクション構造が形成されている。また、素子活性領域を取り囲む外周領域では、外周領域の内周縁と外周縁との対向方向に延びる第２導電型の第２リサーフ部が複数設けられており、その対向方向と交差する方向において、第１導電型のドリフト層と第２導電型の第２リサーフ部とが交互に並ぶ。そして、各第２リサーフ部は、ＥＱＲ電極に接続されている。
【００１１】
これにより、この半導体装置（素子）のオフ状態（ターンオフ時）では、ドリフト層と第１リサーフ部との界面から空乏層が拡がり、また、ドリフト層と第２リサーフ部との界面から空乏層が拡がる。各第２リサーフ部がＥＱＲ電極に接続されているので、ドリフト層と第２リサーフ部との界面から空乏層が拡がるときに、第２リサーフ部からＥＱＲ電極に正孔または電子を逃がすことができる。そのため、素子活性領域はもちろん、外周領域においても、空乏層の良好な拡がりを達成することができる。その結果、高耐圧を得ることができる。
【００１２】
請求項２に記載の発明は、前記第１リサーフ部は、平面視で千鳥格子状に設けられており、前記第２リサーフ部は、互いに隣り合う前記第１リサーフ部の間の間隔以下の間隔を隔てて設けられていることを特徴とする、請求項１に記載の半導体装置である。
この構成によれば、互いに隣り合う第２リサーフ部の間の間隔が互いに隣り合う第１リサーフ部の間の間隔以下であるので、外周領域において、各第２リサーフ部とドリフト層との間から拡がる空乏層を確実に繋げることができる。そのため、オフ状態での空乏層のより良好な拡がりを達成することができ、より高耐圧を得ることができる。
【００１３】
請求項３に記載の発明は、前記第２リサーフ部は、前記外周領域のコーナ部分において、互いに隣り合う前記第２リサーフ部の各間の間隔が前記外周領域の外周縁に近づくにつれて拡がる放射状に設けられており、前記外周領域のコーナ部分において、互いに隣り合う前記第２リサーフ部の各間に設けられて、それぞれ前記ＥＱＲ電極に接続され、前記外周領域の内周縁と外周縁との対向方向における長さが前記第２リサーフ部よりも短く形成された、前記第２導電型の第３リサーフ部をさらに含むことを特徴とする、請求項１または２に記載の半導体装置である。
【００１４】
この構成では、外周領域のコーナ部分において、互いに隣り合う第２リサーフ部の各間に、外周領域の内周縁と外周縁との対向方向における長さが第２リサーフ部よりも短い第３リサーフ部が設けられている。そして、この第３リサーフ部は、ＥＱＲ電極に接続されている。
これにより、この半導体装置（素子）のオフ状態では、ドリフト層と第３リサーフ部との界面からも空乏層が拡がる。第３リサーフ部がＥＱＲ電極に接続されているので、ドリフト層と第３リサーフ部との界面から空乏層が拡がるときに、第３リサーフ部からＥＱＲ電極に正孔または電子を逃がすことができる。そのため、ドリフト層と第３リサーフ部との界面からの空乏層の良好な拡がりを達成することができる。
【００１５】
外周領域のコーナ部分で第２リサーフ部が放射状に設けられているので、そのコーナ部分の外側寄りの部分では、互いに隣り合う第２リサーフ部の間の間隔が、内側寄りの部分で互いに隣り合う第２リサーフ部の間の間隔よりも大きくなる。前記の構成では、第３リサーフ部が設けられているので、第２リサーフ部と第３リサーフ部との間隔を、内側寄りの部分で互いに隣り合う第２リサーフ部の間の間隔以下にすることができる。そのため、オフ状態で、第３リサーフ部とドリフト層との界面から拡がる空乏層を介して、その第３リサーフ部の両側の第２リサーフ部とドリフト層との界面から拡がる空乏層をより確実に繋げることができる。その結果、外周領域において、空乏層のさらに良好な拡がりを達成することができ、より高耐圧を得ることができる。
【００１６】
なお、前記第２リサーフ部は、前記ドリフト層の前記一方面からの深さが、前記第１リサーフ部の前記ドリフト層の前記一方面からの深さと同じであってもよいし、請求項４に記載のように、前記第１リサーフ部の前記ドリフト層の前記一方面からの深さよりも小さく形成されていてもよい。
【発明を実施するための最良の形態】
【００１７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の平面図である。
この半導体装置１は、スーパージャンクション構造を有するパワーＭＯＳＦＥＴであり、平面視矩形状の外形を有している。半導体装置１において、平面視中央部は、電界効果トランジスタとして機能する素子活性領域（セル領域）２であり、この素子活性領域２上には、ソース電極３がその全体を覆うように形成されている。また、素子活性領域２を取り囲む外周領域４上には、その外周縁の全周に沿うように、ＥＱＲ電極５がソース電極３と間隔を隔てて設けられている。
【００１８】
図２は、図１に示す半導体装置のコーナ部分の拡大平面図であり、図３は、図２に示す切断面線III−IIIにおける模式的な断面図である。なお、図２では、ソース電極３およびＥＱＲ電極５が仮想線で示されている。
半導体装置１は、ｎ+型の半導体基板６を備えている。この半導体基板６は、電界効果トランジスタのドレイン領域として機能する。
【００１９】
半導体基板６上には、ｎ型ドリフト層７が積層されている。ｎ型ドリフト層７の表層部には、素子活性領域２において、多数のｐ型ベース領域８が千鳥格子状に配列して形成されている。各ｐ型ベース領域８の表層部には、ｎ型ソース領域９が選択的に形成されている。また、ｎ型ドリフト層７の表層部には、外周領域４において、ｎ+型チャネルストッパ層１０がその全周にわたって形成されている。
【００２０】
ｎ型ドリフト層７の表面は、絶縁膜１１で覆われている。この絶縁膜１１には、各ｐ型ベース領域８に対応してコンタクト孔１２が形成されている。ソース電極３は、絶縁膜１１上に形成されており、各コンタクト孔１２を介して、ｐ型ベース領域８およびｎ型ソース領域９に接続されている。また、絶縁膜１１は、ｎ型ドリフト層７およびｎ+型チャネルストッパ層１０の一部を露出させるように、ｎ型ドリフト層７の表面の外周縁部上から除去されている。そして、ｎ型ドリフト層７の表面の外周縁部上に、ＥＱＲ電極５が設けられており、このＥＱＲ電極５は、ｎ型ドリフト層７およびｎ+型チャネルストッパ層１０に接続されている。
【００２１】
一方、半導体基板６の裏面上には、その全面に、ドレイン電極１３が形成されている。
また、ｎ型ドリフト層７には、各ｐ型ベース領域８に対応して、多数の第１リサーフ部としてのｐ型柱状リサーフ部１４が千鳥格子状に配列して形成されている。各ｐ型柱状リサーフ部１４は、柱状に形成され、それぞれ対応するｐ型ベース領域８に接続され、ｐ型ベース領域８から半導体基板６に向けて延びている。これにより、半導体装置１は、素子活性領域２に、図３に示すように、断面においてｎ型ドリフト層７とｐ型柱状リサーフ部１４とが交互に並ぶ、スーパージャンクション構造を有している。
【００２２】
さらに、ｎ型ドリフト層７には、外周領域４において、多数の第２リサーフ部としてのｐ型ライン状リサーフ部１５が互いに間隔を隔てて形成されている。各ｐ型ライン状リサーフ部１５は、外周領域４の内周縁と外周縁との対向方向に延びており、外周縁側の端部がＥＱＲ電極５に接続されている。ｐ型ライン状リサーフ部１５は、外周領域４の直線状に延びる部分では、ほぼ一定の間隔で互いにほぼ平行をなして配列されており、外周領域４のコーナ部分では、図２に示すように、互いに隣り合うｐ型ライン状リサーフ部１５の各間の間隔が外周領域４の外周縁に近づくにつれて拡がる放射状に設けられている。
【００２３】
そして、外周領域４のコーナ部分において、互いに隣り合うｐ型ライン状リサーフ部１５の各間には、外周縁側の端部がＥＱＲ電極５に接続され、外周領域４の内周縁と外周縁との対向方向に延びる第３リサーフ部としてのｐ型補間リサーフ部１６が形成されている。各ｐ型補間リサーフ部１６は、外周領域４の内周縁と外周縁との対向方向における長さがｐ型ライン状リサーフ部１５よりも短く形成されている。
【００２４】
なお、この実施形態では、各ｐ型ライン状リサーフ部１５および各ｐ型補間リサーフ部１６は、ｎ型ドリフト層７の表面からの深さが、ｐ型柱状リサーフ部１４のｎ型ドリフト層７の表面からの深さとほぼ同じに形成されている。
このような構成によれば、素子活性領域２において、ｎ型ドリフト層７とｐ型柱状リサーフ部１４とによってスーパージャンクション構造が形成されている。また、素子活性領域２を取り囲む外周領域４では、外周領域４の内周縁と外周縁との対向方向に延びるｐ型ライン状リサーフ部１５が複数設けられており、その対向方向と交差する方向において、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５とが交互に並ぶ。そして、各ｐ型ライン状リサーフ部１５は、ＥＱＲ電極５に接続されている。
【００２５】
これにより、オフ状態（ターンオフ時）では、ｎ型ドリフト層７とｐ型柱状リサーフ部１４との界面から空乏層が拡がり、また、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５との界面から空乏層が拡がる。各ｐ型ライン状リサーフ部１５がＥＱＲ電極５に接続されているので、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５との界面から空乏層が拡がるときに、ｐ型ライン状リサーフ部１５からＥＱＲ電極５に正孔を逃がすことができる。そのため、素子活性領域２はもちろん、外周領域４においても、空乏層の良好な拡がりを達成することができる。その結果、高耐圧を得ることができる。
【００２６】
また、互いに隣り合うｐ型ライン状リサーフ部１５の間の間隔が、互いに隣り合うｐ型柱状リサーフ部１４の間の間隔以下であるので、外周領域４において、各ｐ型ライン状リサーフ部１５とｎ型ドリフト層７との間から拡がる空乏層を確実に繋げることができる。そのため、オフ状態での空乏層のより良好な拡がりを達成することができ、より高耐圧を得ることができる。
【００２７】
さらに、外周領域４のコーナ部分では、ｐ型ライン状リサーフ部１５が放射状に設けられており、互いに隣り合うｐ型ライン状リサーフ部１５の各間に、外周領域４の内周縁と外周縁との対向方向における長さがｐ型ライン状リサーフ部１５よりも短いｐ型補間リサーフ部１６が設けられている。そして、このｐ型補間リサーフ部１６は、ＥＱＲ電極５に接続されている。
【００２８】
これにより、オフ状態では、ｎ型ドリフト層７とｐ型補間リサーフ部１６との界面からも空乏層が拡がる。ｐ型補間リサーフ部１６がＥＱＲ電極５に接続されているので、ｎ型ドリフト層７とｐ型補間リサーフ部１６との界面から空乏層が拡がるときに、ｐ型補間リサーフ部１６からＥＱＲ電極５に正孔を逃がすことができる。そのため、ｎ型ドリフト層７とｐ型補間リサーフ部１６との界面からの良好な空乏層を拡がりを達成することができる。
【００２９】
外周領域４のコーナ部分において、ｐ型ライン状リサーフ部１５が放射状に設けられているので、そのコーナ部分の外側寄りの部分では、互いに隣り合うｐ型ライン状リサーフ部１５の間の間隔が、内側寄りの部分で互いに隣り合うｐ型ライン状リサーフ部１５の間の間隔よりも大きくなる。この半導体装置１では、ｐ型補間リサーフ部１６が設けられており、ｐ型ライン状リサーフ部１５とｐ型補間リサーフ部１６との間隔が、内側寄りの部分で互いに隣り合うｐ型ライン状リサーフ部１５の間の間隔以下にされている。そのため、オフ状態で、ｐ型補間リサーフ部１６とｎ型ドリフト層７との界面から拡がる空乏層を介して、そのｐ型補間リサーフ部１６の両側のｐ型ライン状リサーフ部１５とｎ型ドリフト層７との界面から拡がる空乏層をより確実に繋げることができる。その結果、外周領域４において、空乏層のさらに良好な拡がりを達成することができ、より高耐圧を得ることができる。
【００３０】
以上、この発明の一実施形態について説明したが、この発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、ｐ型ライン状リサーフ部１５およびｐ型補間リサーフ部１６は、ｎ型ドリフト層７の表面からの深さが、ｐ型柱状リサーフ部１４のｎ型ドリフト層７の表面からの深さと同じであるとしたが、図４に示すように、ｐ型ライン状リサーフ部１５（およびｐ型補間リサーフ部１６）のｎ型ドリフト層７の表面からの深さは、ｐ型柱状リサーフ部１４のｎ型ドリフト層７の表面からの深さよりも小さくてもよい。
【００３１】
また、前述の実施形態では、パワーＭＯＳＦＥＴを取り上げたが、この発明は、スーパージャンクション構造を有するパワーダイオードなどに適用することもできる。
さらに、前述の実施形態の場合と各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、上記の実施形態におけるｐ型の部分がｎ型であり、ｎ型の部分がｐ型である構成が採用されてもよい。
【００３２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３３】
【図１】この発明の一実施形態に係る半導体装置の平面図である。
【図２】図１に示す半導体装置のコーナ部分の拡大平面図である。
【図３】図２に示す切断面線III−IIIにおける模式的な断面図である。
【図４】この発明の他の実施形態（ｐ型ライン状リサーフ部およびｐ型補間リサーフ部のｎ型ドリフト層の表面からの深さがｐ型柱状リサーフ部のｎ型ドリフト層７の表面からの深さよりも小さい態様）に係る半導体装置の平面図である。
【図５】従来のパワーＭＯＳＦＥＴの模式的な断面図である。
【符号の説明】
【００３４】
１    半導体装置
２    素子活性領域
３    ソース電極
４    外周領域
５    ＥＱＲ電極
７    ｎ型ドリフト層
８    ｐ型ベース領域
１４  ｐ型柱状リサーフ部
１５  ｐ型ライン状リサーフ部
１６  ｐ型補間リサーフ部
【図１】
2008016562.tif 000003
【図２】
2008016562.tif 000004
【図３】
2008016562.tif 000005
【図４】
2008016562.tif 000006
【図５】
2008016562.tif 000007