(57)【要約】【課題】本発明は、混合信号処理回路をテストインターフェースに統合する試験機を提供する。【解決手段】混合信号処理回路をテストインターフェースに統合し、特に混合信号処理回路をプローブカードまたは被試験素子カードのテストインターフェースに統合し、かつ混合信号処理回路と試験機のピン電気チャンネルを統合し、混合信号処理回路の動作プロセスを試験機のシステムソフトウェアに統合する。【選択図】図３
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【特許請求の範囲】
【請求項１】
被試験素子と電気的に接続するために用いられる電気コネクタと、
前記テストインターフェース上に配置される複数の混合信号生成回路と、
前記テストインターフェース上に配置され、前記電気コネクタおよび前記複数の混合信号生成回路と電気的に接続する複数のピン電気チャンネルと、を含む、
混合信号素子テスト装置のテストインターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混合信号素子の試験機、特に混合信号処理回路（ｍｉｘｅｄ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｃｉｒｃｕｉｔ）をプローブカード（ｐｒｏｂｅ  ｃａｒｄ）または被試験素子カード（ＤＵＴ  ｃａｒｄ）に統合する混合信号素子（ｍｉｘｅｄ−ｓｉｇｎａｌ  ｄｅｖｉｃｅ  ｃｉｒｃｕｉｔ）の試験機（ｔｅｓｔｅｒ）に関する。
【背景技術】
【０００２】
半導体試験機は、テスト対象製品の電気機能の種類により、ロジックＩＣ試験機、メモリＩＣ試験機およびミックス式ＩＣ試験機の３種類に分けられる。試験機（ｔｅｓｔｅｒ）の主な機能は、被試験素子が必要とする電気信号を発し、かつ被試験素子の出力信号の状態を受信することであり、そのうちミックス式ＩＣ試験機は、ロジック信号生成回路およびアナログ信号生成回路を含む。
【０００３】
現段階の混合信号試験機において、被試験混合信号チップは、いずれもプローブカード（ｐｒｏｂｅ  ｃａｒｄ）または被試験素子カード（ＤＵＴ  ｃａｒｄ）上にある。被試験混合信号チップのテストに必要な混合信号は、試験機上の混合信号モジュールが生成し、トレース線（ｔｒａｃｅ  ｌｉｎｅｓ）によりプローブカード（ｐｒｏｂｅ  ｃａｒｄ）または被試験素子カード（ＤＵＴ  ｃａｒｄ）上にある被試験混合信号チップに導く。また、テストのプロセスにおいて、異なる機能のチップをテストできるようにするため、対応する被試験信号モジュールを試験機に配置し、被試験素子の需要を提供する。
【０００４】
図１に示すように、被試験混合信号モジュール１２は、クロック生成回路（ｃｌｏｃｋ  ｇｅｎｅｒａｔｉｎｇ  ｃｉｒｃｕｉｔ）１２２、ロジック信号生成回路（ｌｏｇｉｃ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｉｎｇ  ｃｉｒｃｕｉｔ）１２４および混合信号生成回路（ｍｉｘｅｄ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｉｎｇ  ｃｉｒｃｕｉｔ）１２６を含み、混合信号生成回路１２６は、このクロック生成回路１２２が生成したクロック信号に基づき混合信号を生成する。また、試験機１０には、被試験素子テストインターフェース１４があり、試験機と被試験素子との間の信号伝達インターフェースとして用い、この被試験素子テストインターフェース１４は、プローブカードまたは被試験素子カードとすることができる。ソケット１６はプローブカードまたは被試験素子カードに位置し、被試験混合信号チップ１５との電気接続に用いられる。また、クロック生成回路１２２と、ロジック信号生成回路１２４と、混合信号生成回路１２６との間では、複数のトレース線１１によりデジタル信号およびアナログ信号を伝達する。また、クロック生成回路１２２、ロジック信号生成回路１２４および混合信号生成回路１２６と被試験素子テストインターフェース１４との間は、被試験素子テストインターフェース１４にあるピン電気チャンネル１３により、テストに必要なデジタルおよびアナログ信号を伝達する。そして、被試験混合信号チップ１５から返信された混合信号をデジタル信号に転換した後で試験機１０に伝達し、試験機１０は返信されたデジタル信号に基づきテスト結果を判断することができる。
【０００５】
上記の試験機がテスト時に必要とするデジタルおよびアナログ信号は、いずれも試験機内に設定されたテストプログラム（Ｔｅｓｔ  Ｐｒｏｇｒａｍ）により制御される。しかし、このような設計では、被試験素子テストインターフェース１４と混合信号生成回路１２６との間のトレース線１１が長過ぎるため、信号を減衰し、または過量のノイズを拾い、正確なテスト結果が得られない可能性がある。特に、高速チップのテスト時には、このような問題がさらに重大になる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の発明の背景に鑑み、産業上の利益の要求に適合するため、本発明の主な目的は、混合信号素子のテストに必要な混合信号生成回路を被試験素子のテストインターフェース上に統合し、被試験素子と混合信号生成回路との間の距離の短縮に用い、ノイズを削減し、かつアナログ信号の強度を上げることである。
【０００７】
本発明のもう１つの主な目的は、混合信号素子のテストに必要な混合信号生成回路を被試験素子のテストインターフェース上に統合し、被試験素子のテストインターフェース上に配置された混合信号生成回路を、異なるレベルのデジタル／アナログコンバータまたはアナログ／デジタルコンバータに任意に変更することによって、テスト装置を随時更新する必要なしに、被試験混合信号チップのレベルを低コストで任意にアップグレードでき、テスト全体のコストを有効に下げることができるようにすることである。
【課題を解決するための手段】
【０００８】
上記の目的に基づき、本発明は、先ず電気コネクタと、テストインターフェース上に配置される複数の混合信号生成回路と、複数の電気コネクタおよび混合信号生成回路と電気的に接続する複数のピン電気チャンネルとを含む混合信号素子テスト装置のテストインターフェースを提供する。
【０００９】
本発明は、試験機およびテストインターフェースを備える混合信号素子のテスト装置をさらに提供する。そこで、テストインターフェースは電気コネクタと、テストインターフェース上に配置される複数の混合信号生成回路と、電気コネクタおよび混合信号生成回路と電気的に接続する複数のピン電気チャンネルとを含む。
【００１０】
すなわち、本願の第１発明は、被試験素子と電気的に接続するために用いられる電気コネクタと、前記テストインターフェース上に配置される複数の混合信号生成回路と、前記テストインターフェース上に配置され、前記電気コネクタおよび前記複数の混合信号生成回路と電気的に接続する複数のピン電気チャンネルと、を含む、混合信号素子テスト装置のテストインターフェースの提供を要旨としている。
【発明を実施するための最良の形態】
【００１１】
本発明がここにおいて検討する方向は、混合信号処理回路を統合するプローバインターフェースである。本発明を完全に理解することができるようにするため、以下の説明において詳細な手順およびその構成を提供する。明らかではあるが、本発明の実施は混合信号処理回路のプローバインターフェースの当業者が習熟した特殊な詳細に限定されるものではない。また、本発明に不要な制限をもたらすことを避けるため、周知の構成または手順を詳細に説明していない。本発明の好適な実施例を以下に詳細に説明するが、これらの詳細な説明以外に、本発明はその他の実施例においても広範に実施することができ、かつ本発明の範囲はこれに限定されず、特許請求の範囲を基準とする。
【実施例】
【００１２】
図２のように、試験機２０に試験機２２および被試験素子テストインターフェース２４を少なくとも配置し、以下、テストインターフェース２４とする。試験機２２には、クロック生成回路２２２およびロジック信号生成回路２２４を少なくとも配置する。テストインターフェース２４は、複数のピン電気チャンネル２４２、電気接続装置２４４および複数の混合信号生成回路２４６を含み、そのうち試験機２２とテストインターフェース２４との間は、複数の金属導線により相互に接続する。ここで強調すべきことは、本発明の実施例において、テストインターフェース２４はプローブカード（ｐｒｏｂｅ  ｃａｒｄ）または被試験素子カード（ＤＵＴ  ｃａｒｄ）とすることができ、混合信号生成回路２４６はデジタル／アナログコンバータ（ＡＤ／ＤＡ  ｃｏｎｖｅｒｔｅｒ）により構成することができる。テストインターフェース２４を被試験素子カードとする場合、その上の電気接続装置２４４は、１つまたは複数のソケットにより構成することができ、パッケージが完了したチップ（ｃｈｉｐ）と電気的に接続するに用いる。テストインターフェース２４をプローブカードとする場合、その上の電気接続装置２４４は、プローブを有するプローブ台により構成することができ、プローブによりウェハ（ｗａｆｅｒ）をテストする。
【００１３】
先ず、図２に示すように、被試験混合信号素子２４８を被試験素子カード上の電気接続装置２４４（例：１つまたは複数のソケット）に設置する場合、試験機２２は、テストプログラムに基づき、クロック生成回路２２２およびロジック信号生成回路２２４を起動し、クロック信号をロジック信号生成回路２２４および被試験素子テストインターフェース２４上のピン電気チャンネル２４２に転送した後、被試験素子ソケット２４４および混合信号生成回路２４６に伝達し、試験機上の各素子間の動作を同期できるようにする。ロジック信号生成回路２２４で生成されるデジタル信号は、ピン電気チャンネル２４２を介し混合信号生成回路２４６に転送され、受信したデジタル信号を混合信号生成回路２４６がアナログ信号に転換できるようにした後、被試験素子ソケット２４４にある被試験混合信号チップ２４８に送信する。同時に、被試験混合信号チップ２４８が送信したアナログ信号を混合信号生成回路２４６がデジタル信号に転換できるようにした後、ピン電気チャンネル２４２を介して試験機２２内に返信する。これらの信号の転送および転換は、すべて試験機２２のテストプログラムで制御する。
【００１４】
明らかであるが、本実施例において、混合信号チップ２４８のテストに必要な混合信号生成回路２４６は、被試験素子テストインターフェース２４に統合されているため、試験機２２は標準のクロック生成回路２２２およびロジック信号生成回路２２４を提供するだけでよく、テストプログラムの制御で、混合信号チップ２４８のテストを実施することができる。この配置の変更は、混合信号生成回路２４６により生成された混合信号を被試験混合信号チップ２４８間で転送する距離を最短にすることができるため、信号の減衰および過量のノイズを拾うことを防止することができ、またそのために、本発明は、比較的高速な混合信号チップ２４８のテストを実施することができる。同時に、被試験素子テストインターフェース２４に配置された混合信号生成回路２４６も、異なるレベルのデジタル／アナログコンバータまたはアナログ／デジタルコンバータに任意に変更することができる。これによってテスト装置を随時更新する必要がなく、被試験混合信号チップ２４８のレベルを低コストで任意にアップグレードできるため、テスト全体のコストを有効に下げることができる。
【００１５】
また、混合信号生成回路２４６は被試験素子テストインターフェース２４に統合されているため、試験機２２はテスト時に必要なデジタル信号を専門に提供し、被試験混合信号チップ２４８の形式の違いにより試験機２２内の回路を常に交換する必要がない。そのため、本発明の試験機２２は、異なるテストプログラムの制御さえあれば、必要なクロックおよびデジタル信号を提供し、異なる形式の混合信号チップ２４８のテストを実施することができるため、試験機の設定時間を短縮することができる。また、本発明の被試験素子テストインターフェース２４には、複数の被試験素子ソケット２４４を配置することもできるため、テストプログラムの制御でテストを並行して実施することができ、生産性を有効に向上させることができる。
【００１６】
次に、図３は、本発明のプローブテストカードに混合信号生成回路の試験機を配置した概要図である。図３に示すように、非常に明らかであるが、本実施例は、テストインターフェース２４をプローブカードに置き換えたものであり、この場合、電気接続装置２４４はプローブを有するプローブ台にすでに変更されている。ウェハ（図には示されていない）などの被試験混合信号素子２４８を試験機２０上に設置する場合、試験機２２は、テストプログラムに基づき、クロック生成回路２２２およびロジック信号生成回路２２４を起動し、クロック信号２２６をロジック信号生成回路２２４およびテストインターフェース２４上のピン電気チャンネル２４２に転送した後、ピン電気チャンネル２４２によりプローブ台２４４および混合信号生成回路２４６に伝達し、試験機上の各素子間の動作を同期できるようにする。ロジック信号生成回路２２４で生成されるデジタル信号２２８は、ピン電気チャンネル２４２により混合信号生成回路２４６に転送される。テストプログラムの制御により、一部の混合信号生成回路２４６で、受信したデジタル信号をアナログ信号に転換できるようにすることができ、その後、プローブ台を駆動し、その上のプローブを利用してウェハをテストする。同時に、一部の混合信号生成回路２４６で、被試験混合信号チップ２４８から送信されたアナログ信号をデジタル信号に転換した後、ピン電気チャンネル２４２を介し試験機２２内に返信する。これらの信号の転送および転換は、すべて試験機２２のテストプログラムで制御する。
【００１７】
上記の説明により、本発明のプローブカード上にある混合信号生成回路２４６は、統合されたアナログ／デジタルコンバータとみなすことができ、かつテストプログラムの制御に基づき、デジタル／アナログ信号の転換および伝達を実施することができる。同時に、アナログ／デジタルコンバータは、異なるレベルのデジタル／アナログコンバータまたはアナログ／デジタルコンバータに任意に変更することができ、これによってハイエンドまたは高速レベルの混合信号チップのテストを低コストで実施することができる。
【００１８】
明らかに、上記実施例における説明に基づき、本発明は多くの修正と差異がある可能性がある。そのため、特許請求の範囲で理解する必要があり、上記の詳細な説明以外に、本発明はその他の実施例においても広範に実施することができる。上記は本発明の好適な実施例でしかなく、本発明の特許請求の範囲を限定するために用いられるものではない。本発明で開示された主旨を逸脱せずに完成したその他の等価の変更または修飾は、いずれも特許請求の範囲内に含まれる。
【図面の簡単な説明】
【００１９】
【図１】先行技術の機能ブロック図である。
【図２】本発明の機能ブロック図である。
【図３】本発明の機能ブロック図である。
【符号の説明】
【００２０】
１０    試験機
１１    金属導線
１２２  クロック生成回路
１２４  ロジック信号生成回路
１２６  混合信号生成回路
１３    ピン電気チャンネル
１４    被試験素子テストインターフェース
１５    被試験混合信号素子
１６    ソケット
２０    試験機
２２    被試験混合信号モジュール
２２２  クロック生成回路
２２４  ロジック信号生成回路
２２６  クロック信号
２２８  デジタル信号
２４    被試験素子テストインターフェース
２４２  ピン電気チャンネル
２４４  電気コネクタ
２４６  混合信号生成回路
２４８  被試験混合信号素子
【図１】
2008286773.tif 000003
【図２】
2008286773.tif 000004
【図３】
2008286773.tif 000005