(57)【要約】【課題】高性能化が必要な回路ブロックや回路部に対して応力を付加することにより、その回路ブロックや回路部の高性能化が実現できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体チップ基板３０内に少なくとも金属酸化物半導体（ＭＯＳ）トランジスタ３６を含む回路と、この回路を含み、上部にこの回路を保護する保護膜４１で覆われた回路ブロックを複数有してなる半導体装置２０であって、この半導体装置２０の電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックの上部のみに、少なくとも保護膜４１を介して複数のバンプ２３ａ、２３ｂ、２３ｃが形成され、この複数のバンプ２３ａ、２３ｂ、２３ｃはＭＯＳトランジスタ３６に応力を付加して移動度を増加させて高性能化が実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置であって、
前記半導体単結晶層に形成された前記回路ブロックの上部全面に形成される保護膜と、
前記保護膜を介して前記回路ブロック上に形成される１または複数のバンプと
を有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする半導体装置。
【請求項２】
少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置であって、
前記回路ブロックのうちのあらかじめ設定した前記回路ブロックに隣接した位置に前記回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置して形成される評価回路部と、
前記半導体単結晶層に形成された前記回路ブロックおよび前記評価回路部の上部全面に形成される保護膜と、
前記保護膜を介して前記回路ブロック上に形成される１または複数のバンプと
を有し、前記バンプが前記評価回路部の電気的特性の測定により電気的特性の向上が必要であると判定された前記回路ブロックの前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする半導体装置。
【請求項３】
前記ＭＯＳトランジスタがｎ型ＭＯＳトランジスタであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタがｐ型ＭＯＳトランジスタであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
前記ＭＯＳトランジスタがＣ−ＭＯＳ構成からなることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項６】
前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１００］または［０１０］方向であることを特徴とする請求項３または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１１０］または［−１１０］方向であることを特徴とする請求項３または請求項５のいずれかに記載の半導体装置。
【請求項８】
前記半導体単結晶層はシリコン単結晶からなり、前記ｐ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向であることを特徴とする請求項４または請求項５のいずれかに記載の半導体装置。
【請求項９】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ゲート電極方向から印加される圧縮応力であることを特徴とする請求項６または請求項７のいずれかに記載の半導体装置。
【請求項１０】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする請求項６または請求項７のいずれかに記載の半導体装置。
【請求項１１】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする請求項６記載の半導体装置。
【請求項１２】
前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする請求項８記載の半導体装置。
【請求項１４】
前記バンプの材料は熱膨張係数が前記保護膜の材料よりも大きく、前記バンプを高温で前記保護膜上に配置したのち冷却することにより前記引張応力が加えられることを特徴とする請求項１０または請求項１２のいずれかに記載の半導体装置。
【請求項１５】
前記保護膜上の前記チャネル層に隣接する位置に凹部を設け、前記凹部上に前記バンプを配置することにより、前記凹部の前記チャネル層側の斜面に前記バンプによる圧縮方向の応力が加わり、前記圧縮応力または前記引張応力が加えられることを特徴とする請求項９から請求項１３のいずれかに記載の半導体装置。
【請求項１６】
前記バンプは、応力を加える前記ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に対して直交する方向に少なくとも２個以上配置することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記バンプは、応力を加える前記ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に少なくとも２個以上配置することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記バンプは、前記回路ブロックの入出力回路部の上部、隣接領域または隣接する回路部に配置されることを特徴とする請求項１から請求項１７のいずれかに記載の半導体装置。
【請求項１９】
前記バンプは、前記回路ブロックの上部、隣接領域または隣接する回路ブロックに配置されることを特徴とする請求項１から請求項１８のいずれかに記載の半導体装置。
【請求項２０】
前記バンプは、前記基板または半導体チップの入出力回路部の上部、隣接領域または隣接する回路部に配置されることを特徴とする請求項１から請求項１９のいずれかに記載の半導体装置。
【請求項２１】
前記バンプは、前記ＭＯＳトランジスタの、前記ソースとドレイン方向または前記ソースとドレイン方向に対して直交する方向に対して直線状の列として配置されることを特徴とする請求項１から請求項２０のいずれかに記載の半導体装置。
【請求項２２】
少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置の製造方法であって、
前記ＭＯＳトランジスタを形成するトランジスタ形成工程と、
前記ＭＯＳトランジスタの上部に絶縁膜を形成する工程と、
前記絶縁膜を隔てて形成された保護膜を介して前記回路ブロック上に１または複数のバンプを形成する工程と
を有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置の製造方法であって、
前記ＭＯＳトランジスタを形成するトランジスタ形成工程と、
前記回路ブロックのうちのあらかじめ設定した前記回路ブロックに隣接した位置に前記回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置して評価回路部を形成する評価回路部形成工程と、
前記ＭＯＳトランジスタの上部に絶縁膜を形成する工程と、
前記評価回路部に形成された前記ＭＯＳトランジスタの電気的特性値を検査する検査工程と、
前記ＭＯＳトランジスタの前記電気的特性値とあらかじめ設定した設計値とを比較する比較工程と、
前記電気的特性値が前記設計値より小さい場合に前記評価回路部に隣接する前記回路ブロックの上部に前記絶縁膜を隔てて形成された保護膜を介して１または複数のバンプを形成するバンプ形成工程と
を有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
前記設定値と前記電気的特性値との差から増加させるべき移動度の大きさを求める数値目標設定工程をさらに有し、
前記バンプ形成工程において、増加させるべき前記移動度の値に応じてバンプの形状、材質、配置位置または作製条件を制御して、前記ＭＯＳトランジスタに付加する応力の値を最適化することを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタからなることを特徴とする請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法。
【請求項２６】
前記ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタからなることを特徴とする請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法。
【請求項２７】
前記ＭＯＳトランジスタは、Ｃ−ＭＯＳ構成からなることを特徴とする請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法。
【請求項２８】
前記Ｃ−ＭＯＳ構成のｎ型ＭＯＳトランジスタの数値目標は、前記回路ブロックの設計段階において、前記バンプにより付加する応力で増加する移動度を見込んだ値とすることを特徴とする請求項２７記載の半導体装置の製造方法。
【請求項２９】
前記Ｃ−ＭＯＳ構成のｐ型ＭＯＳトランジスタの数値目標は、前記回路ブロックの設計段階において、前記バンプにより付加する応力で増加する移動度を見込んだ値とすることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３０】
前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１００］方向または［０１０］方向となるように、前記ｎ型ＭＯＳトランジスタを配置したことを特徴とする請求項２５、請求項２７または請求項２８のいずれかに記載の半導体装置の製造方法。
【請求項３１】
前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向または［−１１０］方向となるように、前記ｎ型ＭＯＳトランジスタを配置したことを特徴とする請求項２５、請求項２７または請求項２８のいずれかに記載の半導体装置の製造方法。
【請求項３２】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ゲート電極方向から印加される圧縮応力であることを特徴とする請求項２５、請求項２７、請求項２８、請求項３０または請求項３１のいずれかに記載の半導体装置の製造方法。
【請求項３３】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする請求項２５、請求項２７、請求項２８、請求項３０または請求項３１のいずれかに記載の半導体装置の製造方法。
【請求項３４】
前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする請求項２５、請求項２７、請求項２８、請求項３０のいずれかに記載の半導体装置の製造方法。
【請求項３５】
前記半導体単結晶層はシリコン単結晶からなり、前記ｐ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向または［−１１０］方向となるように、前記ｐ型ＭＯＳトランジスタを配置したことを特徴とする請求項２６、請求項２７または請求項２９のいずれかに記載の半導体装置の製造方法。
【請求項３６】
前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される圧縮応力であることを特徴とする請求項２６、請求項２７、請求項２９または請求項３５のいずれかに記載の半導体装置の製造方法。
【請求項３７】
前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される引張応力であることを特徴とする請求項２６、請求項２７、請求項２９または請求項３５のいずれかに記載の半導体装置の製造方法。
【請求項３８】
前記バンプの材料は熱膨張係数が前記保護膜の材料よりも大きく、前記バンプを高温で前記保護膜上に配置したのち冷却することにより前記引張応力が加えられることを特徴とする請求項３３または請求項３７のいずれかに記載の半導体装置の製造方法。
【請求項３９】
前記保護膜上の前記バンプを配置する位置に凹部を設け、前記凹部の前記チャネル層側の斜面に前記バンプによる圧縮方向の応力を加えることにより、前記圧縮応力が加えられることを特徴とする請求項３４または請求項３６のいずれかに記載の半導体装置の製造方法。
【請求項４０】
前記バンプは、応力を加える前記ｎ型またはｐ型ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に少なくとも２個以上配置することを特徴とする請求項３８または請求項３９のいずれかに記載の半導体装置の製造方法。
【請求項４１】
前記バンプは、応力を加える前記ｎ型またはｐ型ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に対して直交する方向に少なくとも２個以上配置することを特徴とする請求項３８または請求項３９のいずれかに記載の半導体装置の製造方法。
【請求項４２】
前記バンプは、前記回路ブロックに形成したＭＯＳトランジスタと対応する前記評価回路部のＭＯＳトランジスタに同一の構成で形成することを特徴とする請求項２３から請求項４１のいずれかに記載の半導体装置の製造方法。
【請求項４３】
前記回路形成工程において、前記評価回路部の一部が前記基板上の半導体チップを形成する領域の外側に形成されることを特徴とする請求項２３から請求項４２のいずれかに記載の半導体装置の製造方法。
【請求項４４】
前記基板を樹脂封止する封止工程をさらに備え、前記バンプに加えられた前記応力を固定または増加させることを特徴とする請求項２２から請求項４３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化・高速化に適した半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高度情報化社会を迎えて、モバイル端末、パソコン、ディジタル家電等の高性能化に不可欠な半導体装置であるシステムＬＳＩは、更なる高性能化を期待されている。この高性能化を実現する手段の一つとして素子の微細化があげられ、例えば、ＭＯＳトランジスタのゲート長が１００ｎｍ以下の加工領域で行われるようになっている。
【０００３】
ところで、ＭＯＳトランジスタのゲート長を微細化していくと、ソース−ドレイン間のリーク電流が増大する、いわゆる短チャネル効果が発生することが多い。この短チャネル効果は基板の不純物濃度を高くして抑制することができるが、チャネル層の不純物濃度が高くなると不純物散乱の増大により移動度が低下し、駆動電流の低下が生じる。このような課題を解決するために、ゲート直下でのチャネル層を移動するキャリアの移動度を高めて、チャネル層を流れる電流能力を増大させることが効果的である。
【０００４】
従来、チャネル層を移動するキャリアの移動度を変化させて導電率を変化させる方法の一つとして、Ｓｉデバイスに機械的な歪みを印加するピエゾ効果がよく知られている。この方法は、Ｓｉデバイスのウェハ製造プロセスの終了前後でＳｉデバイスに機械的に適用する。このことにより、デバイス性能を改善する効果が期待できる。
【０００５】
図１４を用いて上記で説明したＳｉデバイスに適用した一例を説明する。
図１４は従来の半導体装置の構成を示す概略断面図である。
図１４に示すように、半導体装置１０は半導体チップ１内に、電流能力およびしきい値電圧が異なる、さまざまの種類の金属酸化物半導体（ＭＯＳ）トランジスタ２を含んでいる。さらに、電流能力およびしきい値電圧が異なるそれぞれのＭＯＳトランジスタ２の上部に保護膜３を介してバンプ６を形成し、このバンプ６を半導体チップ１に固定している。
【０００６】
その際、ＭＯＳトランジスタ２がＮチャネル（ｎ型）ＭＯＳトランジスタの場合で、半導体装置の電流能力が所定より低く、しきい値電圧が所定より高い場合、両特性を所定値にするために、そのＭＯＳトランジスタ２に向かって上部から力学的な圧力４を加えて固定する。そうすることにより、両特性に変動を起こすことができ、つまり、ＭＯＳトランジスタ２の電流能力が高く、しきい値電圧が所定より低くなる現象が発生する。そうすることで所定の望むべきＭＯＳトランジスタの電気特性が得ることが可能となり、ＭＯＳトランジスタ２の電気特性制御、すなわちＭＯＳトランジスタの電流能力やしきい値電圧を制御することが可能となる。また、ＭＯＳトランジスタ２に加える圧力４または張力５を変化させる、すなわち圧力の絶対値を変化させることで電気特性値が変化する為、所定の電気特性が得られない場合はその圧力４または張力５を変化させ制御することが可能である。
【０００７】
さらに、その際、ＭＯＳトランジスタ２の上部にバンプ６を形成すると効果的である。すなわち、バンプ６を形成する利点としてはこのバンプ６が押しボタンのような役割を果たし、圧力４や張力５の力をダイレクトにＭＯＳトランジスタ２に伝えることが可能となる。そうすることでパッド全体よりＭＯＳトランジスタ２に圧力が伝わり、ピンポイントで力が伝わることなく均一に負荷をかけることが可能となる（例えば、特許文献１参照）。
【０００８】
また、半導体パッケージの構造を工夫して半導体チップとパッケージとの接触面に少なくとも１つの凹凸面を設けて、半導体チップ全体に応力をかけることにより半導体チップの特性が改善された例がある（例えば、特許文献２参照）。なお、半導体チップ全体に応力をかける手段として、半導体チップが搭載されたパッケージを封じる時のガス圧または液体圧も用いられている。
【０００９】
さらに、半導体パッケージに凸状のステージを設け、このステージ上に半導体チップをマウントすることにより、半導体チップ主面に引張応力を加えて高移動度の半導体チップが実現された例も示されている（例えば、特許文献３参照）。
【特許文献１】特開２００６−２４８５３号公報
【特許文献２】特開昭６４−１５９５７号公報
【特許文献３】特開昭５２−１２０７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の半導体装置では、いずれも半導体チップ全体に引張応力や圧縮応力が印加される、あるいは、トランジスタの要求する電流能力やしきい値電圧を考慮することなく引張応力や圧縮応力を印加するためにバンプが一律に配置されることが一般的に示されていることに留まっている。微細化が急速に進められている半導体技術においては、高集積化された半導体チップに搭載されるトランジスタの数は膨大なものとなり、トランジスタなどの回路素子はそれぞれの機能ごとに回路ブロックとしてまとめられている。さらに、この回路ブロックの中でもそれぞれの動作ごとに回路部がまとめられている。したがって、このような半導体チップ全体に引張応力や圧縮応力を一様に印加すると、回路ブロックや回路部によっては性能が低下する、あるいは引張応力や圧縮応力により信頼性が低下するなどの問題が生じていた。また、一部の回路ブロックや回路部に引張応力や圧縮応力を印加するために、半導体チップ全体に外部から多大な引張応力や圧縮応力を印加しなければならないという問題点もあった。
【００１１】
本発明は上記従来の問題点を解決するものであり、電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックや回路部のみに対して、適切な位置に適切な方向の応力を付加することにより、その回路ブロックや回路部の高性能化が実現できる半導体装置および半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１記載の半導体装置は、少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置であって、前記半導体単結晶層に形成された前記回路ブロックの上部全面に形成される保護膜と、前記保護膜を介して前記回路ブロック上に形成される１または複数のバンプとを有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする。
【００１３】
この構成により、回路ブロックの上部から高性能化が必要なＭＯＳトランジスタに保護膜を介して応力が効果的な方向に付加されて、ＭＯＳトランジスタのチャネル層のキャリアの移動度が向上しさらに性能が改善される。
【００１４】
また、請求項２記載の半導体装置は、少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置であって、前記回路ブロックのうちのあらかじめ設定した前記回路ブロックに隣接した位置に前記回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置して形成される評価回路部と、前記半導体単結晶層に形成された前記回路ブロックおよび前記評価回路部の上部全面に形成される保護膜と、前記保護膜を介して前記回路ブロック上に形成される１または複数のバンプとを有し、前記バンプが前記評価回路部の電気的特性の測定により電気的特性の向上が必要であると判定された前記回路ブロックの前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする。
【００１５】
この構成により、評価回路部で評価されたＭＯＳトランジスタの電気的特性値があらかじめ設定した設計値に到達しないときに、上記ＭＯＳトランジスタと電気的特性が対応する回路ブロックの上部から高性能化が必要なＭＯＳトランジスタに対して、バンプを形成することにより応力が印加される。そうすると、ＭＯＳトランジスタのチャネル層のキャリアの移動度が向上し電気的特性値が改善されて、ＭＯＳトランジスタは、さらに設計値に近い電気的特性値を実現することができる。さらに、この構成によりＭＯＳトランジスタに付加する応力を半導体チップごとに変化させて定量的に調整することができ、半導体チップごとに必要十分な応力を付加することにより、電気的特性が設計値に到達したバラツキの少ない半導体装置をさらに再現性よく実現することができる。
【００１６】
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記ＭＯＳトランジスタがｎ型ＭＯＳトランジスタであることを特徴とする。
請求項４記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記ＭＯＳトランジスタがｐ型ＭＯＳトランジスタであることを特徴とする。
【００１７】
請求項５記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、前記ＭＯＳトランジスタがＣ−ＭＯＳ構成からなることを特徴とする。
これらの構成により、ＭＯＳトランジスタの構成によらず、各タイプに応じて設定値と電気的測定値との差を定量的に把握し、この差を補正するようにバンプの作製条件などを様々な場合に応じて設定してバンプを配置することにより、その場合のＭＯＳトランジスタに必要な最適な応力の値を設定することができる。
【００１８】
請求項６記載の半導体装置は、請求項３または請求項５のいずれかに記載の半導体装置において、前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１００］または［０１０］方向であることを特徴とする。
【００１９】
請求項７記載の半導体装置は、請求項３または請求項５のいずれかに記載の半導体装置において、前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１１０］または［−１１０］方向であることを特徴とする。
【００２０】
請求項８記載の半導体装置は、請求項４または請求項５のいずれかに記載の半導体装置において、前記半導体単結晶層はシリコン単結晶からなり、前記ｐ型ＭＯＳトランジスタのチャネル層の中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向であることを特徴とする。
【００２１】
これらの構成により、効率的にキャリアの移動度が向上する結晶軸の方向とチャネル層の中を流れる電流の方向とを適切に選択して引張応力や圧縮応力などの応力を付加することにより、さらに半導体装置の性能は向上することができる。すなわち、高速、大電流または低消費電流動作が可能となる。
【００２２】
請求項９記載の半導体装置は、請求項６または請求項７のいずれかに記載の半導体装置において、ゲート電極方向から印加される圧縮応力であることを特徴とする。
この構成により、回路ブロックの上部から高性能化が必要なｎ型ＭＯＳトランジスタのチャネル層に圧縮応力が効果的な方向に印加されて、ｎ型ＭＯＳトランジスタのチャネル層のキャリアの移動度がさらに向上し性能が改善される。
【００２３】
請求項１０記載の半導体装置は、請求項６または請求項７のいずれかに記載の半導体装置において、前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする。
【００２４】
請求項１１記載の半導体装置は、請求項６記載の半導体装置において、前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする。
【００２５】
これらの構成により、回路ブロックの上部から高性能化が必要なｎ型ＭＯＳトランジスタのチャネル層に対して、半導体基板表面に平行な方向の応力が効果的な方向に付加されることにより、ｎ型ＭＯＳトランジスタのチャネル層のキャリアの移動度がさらに向上し性能が改善される。
【００２６】
請求項１２記載の半導体装置は、請求項８記載の半導体装置において、前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする。
【００２７】
請求項１３記載の半導体装置は、請求項８記載の半導体装置において、前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする。
【００２８】
請求項１４記載の半導体装置は、請求項１０または請求項１２のいずれかに記載の半導体装置において、前記バンプの材料は熱膨張係数が前記保護膜の材料よりも大きく、前記バンプを高温で前記保護膜上に配置したのち冷却することにより前記引張応力が加えられることを特徴とする。
【００２９】
この構成により、性能を改善したいｎ型ＭＯＳトランジスタのチャネル層に対して、ピエゾ効果が大きくなり移動度が増大するように引張応力が効率的に印加されるので、半導体装置の性能はさらに向上することができる。
【００３０】
請求項１５記載の半導体装置は、請求項９から請求項１３のいずれかに記載の半導体装置において、前記保護膜上の前記チャネル層に隣接する位置に凹部を設け、前記凹部上に前記バンプを配置することにより、前記凹部の前記チャネル層側の斜面に前記バンプによる圧縮方向の応力が加わり、前記圧縮応力または前記引張応力が加えられることを特徴とする。
【００３１】
この構成により、性能を改善したいｎ型ＭＯＳトランジスタのチャネル層に対して、ピエゾ効果が大きくなり移動度が増大するように圧縮応力が効率的に印加されるので、半導体装置の性能はさらに向上することができる。
【００３２】
請求項１６記載の半導体装置は、請求項１５に記載の半導体装置において、前記バンプは、応力を加える前記ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に対して直交する方向に少なくとも２個以上配置することを特徴とする。
【００３３】
請求項１７記載の半導体装置は、請求項１５に記載の半導体装置において、前記バンプは、応力を加える前記ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に少なくとも２個以上配置することを特徴とする。
【００３４】
これらの構成により、ｎ型ＭＯＳトランジスタのチャネル層に対して、ソースとドレイン方向またはソースとドレイン方向に対して直交する方向に引張応力や圧縮応力などの応力をさらに一層効果的に印加することができる。
【００３５】
請求項１８記載の半導体装置は、請求項１から請求項１７のいずれかに記載の半導体装置において、前記バンプは、前記回路ブロックの入出力回路部の上部、隣接領域または隣接する回路部に配置されることを特徴とする。
【００３６】
請求項１９記載の半導体装置は、請求項１から請求項１８のいずれかに記載の半導体装置において、前記バンプは、前記回路ブロックの上部、隣接領域または隣接する回路ブロックに配置されることを特徴とする。
【００３７】
請求項２０記載の半導体装置は、請求項１から請求項１９のいずれかに記載の半導体装置において、前記バンプは、前記基板または半導体チップの入出力回路部の上部、隣接領域または隣接する回路部に配置されることを特徴とする。
【００３８】
これらの構成により、個別に性能を改善したい回路ブロックや回路部を構成するｎ型ＭＯＳトランジスタに対して、そのチャネル層に効率的に引張応力または圧縮応力を印加して半導体装置の性能をさらに向上することができる。
【００３９】
請求項２１記載の半導体装置は、請求項１から請求項２０のいずれかに記載の半導体装置において、前記バンプは、前記ＭＯＳトランジスタの、前記ソースとドレイン方向または前記ソースとドレイン方向に対して直交する方向に対して直線状の列として配置されることを特徴とする。
【００４０】
この構成により、ｎ型ＭＯＳトランジスタのソースとドレイン方向またはソースとドレイン方向に対して直交する方向に引張応力または圧縮応力が効率的に印加されるので、半導体装置の性能はさらに向上することができる。
【００４１】
また、上記目的を達成するために、請求項２２記載の半導体装置の製造方法は、少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成するトランジスタ形成工程と、前記ＭＯＳトランジスタの上部に絶縁膜を形成する工程と、前記絶縁膜を隔てて形成された保護膜を介して前記回路ブロック上に１または複数のバンプを形成する工程とを有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする。
【００４２】
この構成により、回路ブロックの上部から高性能化が必要なＭＯＳトランジスタのチャネル層に対して応力が効果的な方向に付加されて、ＭＯＳトランジスタのチャネル層のキャリアの移動度が向上しさらに性能が改善される。
【００４３】
請求項２３記載の半導体装置の製造方法は、少なくとも表面層に半導体単結晶層を有する基板の前記半導体単結晶層にＭＯＳトランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成するトランジスタ形成工程と、前記回路ブロックのうちのあらかじめ設定した前記回路ブロックに隣接した位置に前記回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置して評価回路部を形成する評価回路部形成工程と、前記ＭＯＳトランジスタの上部に絶縁膜を形成する工程と、前記評価回路部に形成された前記ＭＯＳトランジスタの電気的特性値を検査する検査工程と、前記ＭＯＳトランジスタの前記電気的特性値とあらかじめ設定した設計値とを比較する比較工程と、前記電気的特性値が前記設計値より小さい場合に前記評価回路部に隣接する前記回路ブロックの上部に前記絶縁膜を隔てて形成された保護膜を介して１または複数のバンプを形成するバンプ形成工程とを有し、前記バンプが電気的特性の向上の必要がある前記ＭＯＳトランジスタのキャリア移動度が高くなるような応力を前記ＭＯＳトランジスタに印加する位置に形成されることを特徴とする。
【００４４】
この構成により、評価回路部で評価されたＭＯＳトランジスタの電気的特性値があらかじめ設定した設計値に到達しないときに、上記ＭＯＳトランジスタと電気的特性が対応する回路ブロックの上部から高性能化が必要なＭＯＳトランジスタに対して、バンプを形成する工程により応力が付加される。そうすると、ＭＯＳトランジスタのチャネル層のキャリアの移動度が向上し電気的特性値が改善されて、さらに設計値に近い許容範囲内の電気的特性値を実現することができる。
【００４５】
請求項２４記載の半導体装置の製造方法は、請求項２３に記載の半導体装置の製造方法において、前記設定値と前記電気的特性値との差から増加させるべき移動度の大きさを求める数値目標設定工程をさらに有し、前記バンプ形成工程において、増加させるべき前記移動度の値に応じてバンプの形状、材質、配置位置または作製条件を制御して、前記ＭＯＳトランジスタに付加する応力の値を最適化することを特徴とする。
この構成により、設定値と電気的測定値との差を定量的に把握し、この差を補正するようにバンプの作製条件などを様々な場合に応じて設定することにより、その場合のＭＯＳトランジスタに必要な最適な応力の値を設定することができる。
【００４６】
請求項２５記載の半導体装置の製造方法は、請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法において、前記ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタからなることを特徴とする。
【００４７】
請求項２６記載の半導体装置の製造方法は、請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法において、前記ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタからなることを特徴とする。
【００４８】
請求項２７記載の半導体装置の製造方法は、請求項２２から請求項２４のいずれかに記載の半導体装置の製造方法において、前記ＭＯＳトランジスタは、Ｃ−ＭＯＳ構成からなることを特徴とする。
【００４９】
これらの構成により、ＭＯＳトランジスタがｎ型、ｐ型またはＣ−ＭＯＳ構成のどのタイプであっても、各タイプに応じて設定値と電気的測定値との差を定量的に把握し、この差を補正するようにバンプの作製条件などを様々な場合に応じて設定することにより、その場合のＭＯＳトランジスタに必要な最適な応力の値を設定することができる。
【００５０】
請求項２８記載の半導体装置の製造方法は、請求項２７記載の半導体装置の製造方法において、前記Ｃ−ＭＯＳ構成のｎ型ＭＯＳトランジスタの数値目標は、前記回路ブロックの設計段階において、前記バンプにより付加する応力で増加する移動度を見込んだ値とすることを特徴とする。
【００５１】
請求項２９記載の半導体装置の製造方法は、請求項２７記載の半導体装置の製造方法において、前記Ｃ−ＭＯＳ構成のｐ型ＭＯＳトランジスタの数値目標は、前記回路ブロックの設計段階において、前記バンプにより付加する応力で増加する移動度を見込んだ値とすることを特徴とする。
【００５２】
これらの構成により、回路ブロックの設計段階において従来の設計段階では見込めない大きい移動度を見込むことができるので、従来よりもさらに高性能の回路ブロックを設計することができ製作することができる。
【００５３】
請求項３０記載の半導体装置の製造方法は、請求項２５、請求項２７または請求項２８のいずれかに記載の半導体装置の製造方法において、前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１００］方向または［０１０］方向となるように、前記ｎ型ＭＯＳトランジスタを配置したことを特徴とする。
【００５４】
請求項３１記載の半導体装置の製造方法は、請求項２５、請求項２７または請求項２８のいずれかに記載の半導体装置の製造方法において、前記半導体単結晶層はシリコン単結晶からなり、前記ｎ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向または［−１１０］方向となるように、前記ｎ型ＭＯＳトランジスタを配置したことを特徴とする。
【００５５】
これらの構成により、ピエゾ効果が大きい結晶軸の方向にｎ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向を構成し、さらにｎ型ＭＯＳトランジスタを高性能化して回路ブロックの中で動作させることができる。
【００５６】
請求項３２記載の半導体装置の製造方法は、請求項２５、請求項２７、請求項２８、請求項３０または請求項３１のいずれかに記載の半導体装置の製造方法において、前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ゲート電極方向から印加される圧縮応力であることを特徴とする。
【００５７】
請求項３３記載の半導体装置の製造方法は、請求項２５、請求項２７、請求項２８、請求項３０または請求項３１のいずれかに記載の半導体装置の製造方法において、前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される引張応力であることを特徴とする。
【００５８】
請求項３４記載の半導体装置の製造方法は、請求項２５、請求項２７、請求項２８、請求項３０のいずれかに記載の半導体装置の製造方法において、前記バンプにより前記ｎ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される圧縮応力であることを特徴とする。
【００５９】
これらの構成により、ｎ型ＭＯＳトランジスタにピエゾ効果が大きくなり移動度が増大するように応力を印加し、ｎ型ＭＯＳトランジスタで構成される回路部や回路ブロックをさらに高性能化することができる。
【００６０】
請求項３５記載の半導体装置の製造方法は、請求項２６、請求項２７または請求項２９のいずれかに記載の半導体装置の製造方法において、前記半導体単結晶層はシリコン単結晶からなり、前記ｐ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向が、前記シリコン単結晶の［１１０］方向または［−１１０］方向となるように、前記ｐ型ＭＯＳトランジスタを配置したことを特徴とする。
【００６１】
この構成により、ピエゾ効果が大きい結晶軸の方向にｐ型ＭＯＳトランジスタのチャネル層中を流れる電流の方向を構成し、さらにｐ型ＭＯＳトランジスタを高性能化して回路ブロックの中で動作させることができる。
【００６２】
請求項３６記載の半導体装置の製造方法は、請求項２６、請求項２７、請求項２９または請求項３５のいずれかに記載の半導体装置の製造方法において、前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に印加される圧縮応力であることを特徴とする。
【００６３】
請求項３７記載の半導体装置の製造方法は、請求項２６、請求項２７、請求項２９または請求項３５のいずれかに記載の半導体装置の製造方法において、前記バンプにより前記ｐ型ＭＯＳトランジスタのチャネル層に付加する応力は、ソースとドレイン方向に対して直交する方向に印加される引張応力であることを特徴とする。
【００６４】
これらの構成により、ｐ型ＭＯＳトランジスタにピエゾ効果が大きくなり移動度が増大するように応力を印加し、ｐ型ＭＯＳトランジスタで構成される回路部や回路ブロックをさらに高性能化することができる。
【００６５】
請求項３８記載の半導体装置の製造方法は、請求項３３または請求項３７のいずれかに記載の半導体装置の製造方法において、前記バンプの材料は熱膨張係数が前記保護膜の材料よりも大きく、前記バンプを高温で前記保護膜上に配置したのち冷却することにより前記引張応力が加えられることを特徴とする。
【００６６】
この構成により、ｎ型またはｐ型ＭＯＳトランジスタのチャネル層に対して、ソースとドレイン方向またはソースとドレイン方向に対して直交する方向にさらに効果的に引張応力を印加することができる。
【００６７】
請求項３９記載の半導体装置の製造方法は、請求項３４または請求項３６のいずれかに記載の半導体装置の製造方法において、前記保護膜上の前記バンプを配置する位置に凹部を設け、前記凹部の前記チャネル層側の斜面に前記バンプによる圧縮方向の応力を加えることにより、前記圧縮応力が加えられることを特徴とする。
【００６８】
この構成により、ｎ型またはｐ型ＭＯＳトランジスタのチャネル層に対して、ソースとドレイン方向またはソースとドレイン方向に対して直交する方向にさらに効果的に圧縮応力を印加することができる。
【００６９】
請求項４０記載の半導体装置の製造方法は、請求項３８または請求項３９のいずれかに記載の半導体装置の製造方法において、前記バンプは、応力を加える前記ｎ型またはｐ型ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に少なくとも２個以上配置することを特徴とする。
【００７０】
請求項４１記載の半導体装置の製造方法は、請求項３８または請求項３９のいずれかに記載の半導体装置の製造方法において、前記バンプは、応力を加える前記ｎ型またはｐ型ＭＯＳトランジスタのチャネル層を挟んで、前記ソースとドレイン方向に対して直交する方向に少なくとも２個以上配置することを特徴とする。
【００７１】
これらの構成により、ｎ型またはｐ型ＭＯＳトランジスタのチャネル層に対して、ソースとドレイン方向またはソースとドレイン方向に対して直交する方向に引張応力や圧縮応力などの応力をさらに一層効果的に印加することができる。
【００７２】
請求項４２記載の半導体装置の製造方法は、請求項２３から請求項４１のいずれかに記載の半導体装置の製造方法において、前記バンプは、前記回路ブロックに形成したＭＯＳトランジスタと対応する前記評価回路部のＭＯＳトランジスタに同一の構成で形成することを特徴とする。
【００７３】
この構成により、評価回路部のＭＯＳトランジスタの電気的特性を検査することにより、回路ブロックに形成したＭＯＳトランジスタの電気的特性をさらに正確に把握することができる。
【００７４】
請求項４３記載の半導体装置の製造方法は、請求項２３から請求項４２のいずれかに記載の半導体装置の製造方法において、前記回路形成工程において、前記評価回路部の一部が前記基板上の半導体チップを形成する領域の外側に形成されることを特徴とする。
【００７５】
この構成により、基板上の面積を効率的に利用することができ、例えば評価回路部の一部を半導体チップの間を分離するスクライブライン上や基板の周辺領域に形成することにより、１枚の基板からさらに効率的に多くの数量の半導体チップが得られることとなる。
【００７６】
請求項４４記載の半導体装置の製造方法は、請求項２２から請求項４３のいずれかに記載の半導体装置の製造方法において、前記基板を樹脂封止する封止工程をさらに備え、前記バンプに加えられた前記応力を固定または増加させることを特徴とする。
この構成により、ｎ型またはｐ型ＭＯＳトランジスタのチャネル層に対して適切に印加された応力を効果的に固定または増加させて、半導体装置の性能をさらに向上することができる。すなわち、このような製造方法で作製された半導体装置は、さらに高速、大電流または低消費電流動作が可能となる。
【００７７】
以上により、電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックや回路部のみに対して、適切な位置に適切な方向の応力を付加することにより、その回路ブロックや回路部の高性能化が実現できる。
【発明の効果】
【００７８】
本発明の半導体装置は、保護膜の上部の適切な位置にバンプを形成することにより、電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックを構成するｎ型ＭＯＳトランジスタのみのチャネル層に対して、適切な方向に応力を加えることにより、ｎ型ＭＯＳトランジスタのチャネル層のキャリアの移動度を向上させるものである。その結果、高速、大電流または低消費電流動作が可能となり、半導体装置の性能がさらに改善されることとなる。
【００７９】
さらに、本発明の半導体装置の製造方法は、回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置した評価回路部を設けることにより、電気的特性値の改善が必要な回路ブロックを明確にし、その回路ブロックを構成するｎ型またはｐ型ＭＯＳトランジスタのチャネル層に対して保護膜の上部から適切な方向に応力を加える。このことにより、ｎ型またはｐ型ＭＯＳトランジスタにおけるチャネル層のキャリアの移動度を向上させて、これらのＭＯＳトランジスタで構成される回路ブロックの性能を向上させるものである。その結果、高性能化が必要な回路ブロックや回路部に対してのみ応力を付加することにより、その回路ブロックや回路部の高性能化が実現できる。
【発明を実施するための最良の形態】
【００８０】
以下、本発明の実施の形態にかかる半導体装置について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
（第１の実施の形態）
図１から図６は本発明の第１の実施の形態を示す図である。
【００８１】
図１は本発明の第１の実施の形態の半導体装置の概略構成図、図２は第１の実施の形態の半導体装置におけるバンプによる引張応力の印加を説明する回路模式図、図３は第１の実施の形態におけるｎ型ＭＯＳトランジスタのゲートの形成方向を示す図、図４は結晶軸方向による印加応力と移動度の関係を説明するためのトランジスタ断面図、図５は第１の実施の形態における凹部上に形成されたバンプを備える半導体装置の構成を示す図、図６は第１の実施の形態における半導体装置の製造方法を示す工程断面図である。
【００８２】
図１に本発明の第１の実施の形態の半導体装置２０の概略構成図を示す。図１（ａ）は本実施の形態の半導体装置のチップ表面を上から見た概略構成図、図１（ｂ）は図１（ａ）の破線の丸で囲んだ部分の半導体装置の構成をＡ−Ａ線の断面から見た概略断面図であり、バンプの構成の説明に用いる。
【００８３】
図１（ａ）において、半導体装置２０、例えば、システムＬＳＩのチップ表面２１には複数の回路ブロックが配置されている。主な回路ブロックは、メモリ部２４、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）部２５、入出力コントロール（以下ＩＯＣとする）部２６、プログラマブル論理機能部２７、入出力回路部２８およびその他の回路部２９である。
【００８４】
半導体チップ基板３０上に形成された半導体装置２０内のこれらの回路ブロックは、少なくとも金属酸化物半導体（ＭＯＳ）トランジスタを含む回路部がある。図１（ａ）ではメモリ部２４、ＩＯＣ部２６、プログラマブル論理機能部２７、入出力回路部２８の各回路ブロックの上部に複数のバンプ２３が配置されている。これらの回路ブロックの上部に複数のバンプ２３を配置することにより、これらの回路ブロックの一部を構成しているｎ型ＭＯＳトランジスタのチャネル層に対して、ゲート電極方向から圧縮応力、ソースとドレイン方向に引張応力を加える。ここで引張応力が加わるのは、バンプ２３を配置するときのバンプ２３の温度が高いために、その後バンプ２３自体が冷えて収縮することにより、直下の保護膜を引っ張り、ｎ型ＭＯＳトランジスタのチャネル層に対してソースとドレイン方向に引張応力を加えることとなる。これらの圧縮応力や引張応力を加えることにより、チャネル層を移動するキャリアの移動度を速めて、ｎ型ＭＯＳトランジスタの高速、大電流または低消費電流動作を可能として、半導体装置２０の性能が向上することとなる。
【００８５】
次に、半導体装置２０の主な構成について図１（ｂ）の概略断面図を用いて説明する。
図１（ｂ）は図１（ａ）のＡ−Ａ線の断面から半導体装置２０の破線の丸２２で囲んだバンプ２３間の概略断面図を示している。ここでは、例えば、ｐ型の導電性を示す半導体チップ基板３０の表面近傍にｎ型の導電性を示すソース領域３１とドレイン領域３２が形成されており、このソース領域３１とドレイン領域３２に挟まれた領域の半導体チップ基板３０の表面近傍にｎ型のチャネル層３３が形成されている。このｎ型のチャネル層３３を流れる電流は酸化膜３４を介してゲート電極３５に印加する電圧により制御している。図１（ｂ）には、このような構成のｎ型ＭＯＳトランジスタ３６としてｎ型ＭＯＳトランジスタ３６ａ，ｎ型ＭＯＳトランジスタ３６ｂ，ｎ型ＭＯＳトランジスタ３６ｃの３素子が並列に並んでおり、このｎ型ＭＯＳトランジスタ３６は酸化膜３７により隣接する素子と隔てられて素子分離がなされている。さらに、半導体チップ基板３０の表面は保護酸化膜３８で覆われ、ソース領域３１およびドレイン領域３２にはそれぞれソース電極３９およびドレイン電極４０が形成されている。なお、ソース電極３９は半導体チップ基板３０の表面の一部４２と電気的に接続されてグランドに接続されている。このように形成されたｎ型ＭＯＳトランジスタ３６を含む回路の上部を保護膜４１で覆い、ｎ型トランジスタ３６ｃのゲート電極上の保護膜４１上部にバンプ２３ｃが配置されてｎ型トランジスタ３６ｃにゲート電極方向から圧縮応力を付加している。
【００８６】
すなわち、図１（ｂ）には少なくとも表面層に半導体単結晶層を有する基板、ここでは半導体チップ基板３０を使用している。この半導体単結晶層には金属酸化物半導体（ＭＯＳ）トランジスタ３６（ここでは、ｎ型ＭＯＳトランジスタ）を含む回路と、この回路を含み、上部にこの回路を保護する保護膜４１で覆われた回路ブロックを複数有してなる半導体装置２０の一部分が図１（ｂ）に示されている。この半導体装置２０の回路ブロックの上部に、少なくとも保護膜４１を介して複数のバンプ２３ａ、２３ｂ、２３ｃが形成され、この複数のバンプ２３ａ、２３ｂ、２３ｃはＭＯＳトランジスタ３６に応力を付加して移動度を増加させる構成となっている。
【００８７】
なお、この保護膜４１の上部にｎ型ＭＯＳトランジスタ３６ｃを挟むように左右にバンプ２３ａ、２３ｂが配置されている。これらのバンプ２３ａ、２３ｂは室温よりも高温で配置されるので、その後室温まで冷えるときにバンプ２３ａ、２３ｂ自体がその下にある保護膜４１よりも大きく収縮する。すなわち、バンプ２３ａ、２３ｂを左右に配置して保護膜４１を上部から左右に引っ張ることにより、ｎ型ＭＯＳトランジスタ３６ｃのソースとドレイン方向に引張応力を印加することができる。このことはバンプ２３ａ、２３ｂの材料の熱膨張係数が保護膜４１の材料の熱膨張係数よりも大きいことにより生じる。そして、バンプ２３ａ、２３ｂは保護膜４１よりも高温で保護膜４１上に配置されたのち、その熱がバンプ２３ａ、２３ｂから保護膜４１などに逃げて、バンプ２３ａ、２３ｂが冷却されることで保護膜４１にバンプ２３ａ、２３ｂから引張応力が付加される。この保護膜４１に付加される引張応力はＭＯＳトランジスタ３６ｃのソースとドレイン方向に保護膜４１を介して付加されることとなる。例えば、バンプ２３ａ、２３ｂをＡｌなどの金属材料で構成し、保護膜４１はＳｉＯ２などの酸化膜やＳｉ３Ｎ４などの窒化膜で構成すると、金属材料の熱膨張係数が、酸化膜や窒化膜の材料の熱膨張係数よりも大きいので上記の説明のように引張応力が加わることとなる。なお、バンプ２３ａ、２３ｂは保護膜４１上に配置する前に予熱されたのち、室温で準備された半導体基板３０上に配置される。
【００８８】
したがって、電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックや回路部のチャネル層３３上部や周辺部の適切な位置にバンプ２３を設けることにより、チャネル層３３に圧縮応力や引張応力を加えることができ、チャネル層３３を移動するキャリアの移動度を速めて、ｎ型ＭＯＳトランジスタ３６の高速、大電流または低消費電流動作を可能として、半導体装置２０の性能が向上することとなる。
【００８９】
図２に一例として、チップ表面２１のバンプ２３ａおよびバンプ２３ｂの近傍に形成されたｎ型ＭＯＳトランジスタを含む回路の模式図を示す。図２（ａ）はｎ型ＭＯＳインバータを並列に形成した回路例の模式図であり、（ｂ）はＣＭＯＳインバータを並列に形成した回路例の模式図である。
【００９０】
図２（ａ）でチップ表面２１のバンプ２３ａからバンプ２３ｂの間に複数のｎ型ＭＯＳインバータ回路が並列に構成されている。すなわち、各ｎ型ＭＯＳインバータ回路は、ｎ型ＭＯＳトランジスタ３６のソース側に、電源電圧Ｖｄｄ４３に接続された負荷抵抗Ｒ４４が接続された回路構成となっている。なお、ｎ型ＭＯＳトランジスタ３６のドレイン側はグランド４５に接続されている。ここで図２（ａ）には示されていないが、ｎ型ＭＯＳトランジスタ３６のソースとドレイン方向は、バンプ２３ａとバンプ２３ｂを結ぶ方向となっている。
【００９１】
入力信号は、Ｖｉｎ端子４６からｎ型ＭＯＳトランジスタ３６のゲート側から入力され、出力信号はソース側のＶｏｕｔ端子４７から出力される。このときに、バンプ２３ａとバンプ２３ｂは図２（ａ）に示すようにチップ表面２１の保護膜（図示していない）上に配置されて、保護膜を上部から押すことにより、バンプ２３ａとバンプ２３ｂの間の保護膜を引っ張ることになり、引張応力を発生させる。したがって、図２（ａ）に示す矢印４８ａ、４８ｂの方向に引張応力が印加され、ｎ型ＭＯＳトランジスタ５０のソースとドレイン方向に印加されることとなる。なお、ｎ型ＭＯＳトランジスタ５０上の保護膜の上部にバンプ（図示していない）を配置して、ｎ型ＭＯＳトランジスタ５０のチャネル層（図示していない）に対してゲート電極方向から圧縮応力を印加することもできる。
【００９２】
同様に図２（ｂ）でチップ表面２１のバンプ２３ａからバンプ２３ｂの間に複数のＣＭＯＳインバータ回路が並列に構成されている。すなわち、各ＣＭＯＳインバータ回路は、ｐ型ＭＯＳトランジスタ４９のソース側が電源電圧Ｖｄｄ４３に接続され、ｎ型トランジスタ５０のドレイン側がグランド４５に接続されている。なお、図２（ｂ）には示されていないが、ｎ型ＭＯＳトランジスタ５０のソースとドレイン方向は、バンプ２３ａとバンプ２３ｂを結ぶ方向となっている。
【００９３】
入力信号は、Ｖｉｎ端子４６からＣ−ＭＯＳトランジスタ５１のｐ型ＭＯＳトランジスタ４９およびｎ型ＭＯＳトランジスタ５０のゲート側から入力され、出力信号はｐ型ＭＯＳトランジスタ４９のドレイン側とｎ型ＭＯＳトランジスタ５０のソース側とを結んだ出力端子であるＶｏｕｔ端子４７から出力される。このときに、バンプ２３ａとバンプ２３ｂは図２（ｂ）に示すようにチップ表面２１の保護膜上に配置されて、保護膜を上部から押すことにより、バンプ２３ａとバンプ２３ｂの間の保護膜を引っ張ることになり、引張応力を発生させる。したがって、図２（ａ）と同様に図２（ｂ）に示す矢印４８ａ、４８ｂの方向に引張応力が印加され、ｎ型ＭＯＳトランジスタのソースとドレイン方向に印加されることとなる。
【００９４】
図２（ａ）および（ｂ）で示したように各回路ブロックの回路を構成するｎ型ＭＯＳトランジスタのゲートの長さ方向に引張応力を印加することにより、ゲート電極直下のキャリア層中を移動するキャリア（ここでは電子）の移動度を向上させて、半導体装置の高速、大電流または低消費電流動作を可能とする。なお、ｎ型ＭＯＳトランジスタの上の保護膜の上部にバンプを配置して、ｎ型ＭＯＳトランジスタのチャネル層に対してゲート電極方向から圧縮応力を印加しても同様の効果が得られる。
【００９５】
図３に（００１）Ｓｉ基板上でのｎ型ＭＯＳトランジスタのゲートの形成方向を示す。
図３で、回路ブロック上から圧縮応力や引張応力を印加してｎ型ＭＯＳトランジスタのチャネル層中を移動するキャリアの移動度を効果的に向上させるためには、ｎ型ＭＯＳトランジスタのソースとドレイン方向が特定の結晶軸の方向になるように作製する必要がある。すなわち、図３に示すように従来の結晶軸の方向に作製したＭＯＳトランジスタ５２は、（００１）Ｓｉ基板５３上においてソースとドレイン方向であるゲートの長さ方向５４が［１１０］または、［１１０］に直交する［−１１０］方向（以下、［１１０］座標系の方向とする）となるように配置される。このような方向に配置するとＳｉ基板のへき開が容易で加工がし易い。そして、［１１０］または［−１１０］の方向にキャリアを流す。
【００９６】
しかしながら、近年、半導体プロセスの微細化が１００ｎｍを下回る時代に突入すると、電流駆動力を向上する必要性から、より高い移動度を見込むことが期待できる［１００］または［０１０］方向（以下、［１００］座標系の方向とする）にＭＯＳトランジスタ５５のソースとドレイン方向であるゲートの長さ方向を配置する構造が検討されている。さらに、これらのＭＯＳトランジスタを形成した回路ブロックの上部からチャネル層中のキャリアが移動する方向に圧縮応力や引張応力を印加すると、従来作製していた方向よりも大きいピエゾ効果が期待でき、移動度がより向上する。なお、従来の［−１１０］と［０１０］の方向がなす角度αは、［１１０］と［１００］の方向がなす角度αと同じで４５度の角度を成している。
【００９７】
図４（ａ）および図４（ｂ）に従来の結晶軸の方向に作製したＭＯＳトランジスタ５５と移動度がより向上する新たな結晶軸の方向に作製したＭＯＳトランジスタ５２の断面構造の模式図を示す。
【００９８】
図４（ａ）および図４（ｂ）において、いずれもｐ型のＳｉ基板５６の表面近傍にｎ型のソース領域５７とｎ型のドレイン領域５８が形成され、酸化膜５９を挟んでゲート電極６０が形成されている。このゲート電極６０に印加される電圧により、チャネル層６１中を移動するキャリアの量、すなわち電流を制御している。ＭＯＳトランジスタ５５および５２はチャネル層６１中を流れる電流の方向だけが異なり、それぞれ［１００］（図４（ａ））および［１１０］（図４（ｂ））の方向に電界が印加されてキャリアが移動する。
【００９９】
さて、一般的に応力が付加されたときのピエゾ効果による抵抗率の変化は、次のように表現できる。
【０１００】
【数１】
2008071774.tif 000003
【０１０１】
ここでΔ１１〜Δ１２は抵抗率の変化を表す２階のテンソルを表し、σ１１〜σ１２は応力を表す２階のテンソルを表す。また、これらの２階のテンソルを結びつける４階のテンソル量は、抵抗率の変化と応力を関係づけるピエゾ係数Π１１、Π１２、Π４４などからなる行列である。
【０１０２】
また、数１の行列式を具体的に展開して整理すると以下の数２となる。
【０１０３】
【数２】
2008071774.tif 000004
【０１０４】
ここでρは抵抗率を表す。図４（ａ）の場合にｎ型ＭＯＳトランジスタのキャリアである電子の移動度μと抵抗率ρを関係付けて数式を展開したものが以下の数３である。
【０１０５】
【数３】
2008071774.tif 000005
【０１０６】
この数３に従来からよく知られたピエゾ係数（例えば、Ｃ．Ｓ．Ｓｍｉｔｈ：Ｐｈｙｓ．Ｒｅｖ．Ｂ  ｖｏｌ．９４（１９５４）ｐ．４２参照）を代入したものを数４に示す。
【０１０７】
【数４】
2008071774.tif 000006
【０１０８】
また、同様に図４（ｂ）の場合にｎ型ＭＯＳトランジスタのキャリアである電子の移動度μと抵抗率ρを関係付けて数式を展開したものが以下の数５である。
【０１０９】
【数５】
2008071774.tif 000007
【０１１０】
この数５に従来からよく知られたピエゾ係数を代入したものを数６に示す。
【０１１１】
【数６】
2008071774.tif 000008
【０１１２】
なお、数１から数６での応力を表す２階のテンソルσ１１、σ２２、σ３３はそれぞれソースとドレイン方向にかかる応力、ソースとドレイン方向に直交する方向にかかる応力、ゲートに垂直上方からかかるゲート電極方向の応力を示している。また、これらの応力を表すテンソルσ１１、σ２２、σ３３は互いに直交する関係にある。また、引張応力の場合のテンソルσ１１、σ２２、σ３３の符号は＋、圧縮応力の場合の符号は−となる。
【０１１３】
したがって、上記の内容を考慮して応力が付加されたときの、ｎ型ＭＯＳトランジスタの移動度の変化の数４と数６を見る。すなわち、数４は［１００］座標系に対応し、数６は［１１０］座標系に対応している。これらの［１００］座標系および［１１０］座標系の両座標系において、ゲート電極方向から圧縮応力が加わると顕著に移動度が増加することがわかる。また、［１００］座標系においてソースとドレイン方向に直交する方向に圧縮応力が加わった場合も、顕著に移動度が増加することがわかる。さらに、ソースとドレイン方向に引張応力が加わった場合は、［１１０］座標系では移動度が顕著に増加し、［１００］座標系では移動度はさらに２から３倍に著しく増加する。また、［０１０］座標系は［１００］座標系と同様の応力で移動度を増し、［−１１０］座標系は［１１０］座標系座標系と同様の応力で移動度を増す。
【０１１４】
このことからも、チャネル層の中を流れる電流の方向がシリコン層の［１００］座標系の方向に構成すると、ｎ型ＭＯＳトランジスタのソースとドレイン方向に引張応力、ゲート電極方向およびソースとドレイン方向から圧縮応力を印加すれば、効率的かつ効果的に移動度を増加することができ、半導体装置の性能が向上できる。すなわち、移動度を増加させて抵抗率を下げるので、半導体装置の高速、大電流または低消費電流動作が可能となる。
【０１１５】
図５にｎ型ＭＯＳトランジスタのソースとドレイン方向に直交する方向に圧縮応力が加わる場合の一例について説明する。図５は本発明の実施の形態において、半導体装置の一部であるｎ型ＭＯＳトランジスタがソースとドレイン方向に並んだ部分の構成の模式図を示す。
【０１１６】
図５（ａ）に示すように、チップ表面２１の保護膜（図示していない）の下にはゲート電極３５、ソース電極３９およびドレイン電極４０からなるｎ型ＭＯＳトランジスタ３６が並んで形成されている。
【０１１７】
さらに、図５（ａ）に示すように、チップ表面２１にはｎ型ＭＯＳトランジスタ３６を挟むように直線状の凹部６５、６６が平行に形成されている。この凹部６５、６６は、底面６７および斜面６８で構成されている。この凹部６５、６６の一部の上にバンプ６９がｎ型ＭＯＳトランジスタ３６を挟んで図５（ａ）に示すように配置される。
【０１１８】
図５（ｂ）は図５（ａ）のＢ−Ｂ線の断面から凹部６５、６６上の一対のバンプ６９に挟まれたｎ型ＭＯＳトランジスタ３６を含む領域を見た概略断面図を示す。図５（ｂ）で半導体チップ基板３０にはｎ型ＭＯＳトランジスタのチャネル層３３が形成されてその直上にはゲート電極３５が形成されている。そして、半導体チップ基板３０およびゲート電極３５を覆うように保護膜４１が形成されている。保護膜４１の表面には凹部６５、６６が形成されて、その上にはバンプ６９が実装されて上部より圧縮応力が加えられている。したがって、例えば、凹部６５の斜面６８には矢印７０で示した斜面に垂直な方向に圧縮応力が加わることとなり、この圧縮応力のチップ表面２１に平行な成分によりチャネル層３３にソースとドレイン方向の圧縮応力が印加されることとなる。
【０１１９】
すなわち、圧縮応力はｎ型ＭＯＳトランジスタのチャネル層を挟んでソースとドレイン方向に直交する方向に配置された一対の（２個の）バンプを保護膜上に密着して配置することにより加えられる。そして、保護膜上のバンプを配置する位置に凹部を設け、凹部のチャネル層側の斜面にバンプによる圧縮方向の応力を加えることにより、ソースとドレイン方向の圧縮応力がチャネル層に加えられることとなる。
【０１２０】
次に、本実施の形態で示した半導体装置２０の製造方法について図６に示す。図６は、少なくとも表面層に半導体単結晶層を有する基板を用い、この半導体単結晶層に金属酸化物半導体（ＭＯＳ）トランジスタを含む回路により構成される回路ブロックを複数有してなる半導体装置の製造方法について示している。本発明の半導体装置の製造方法は、その一例を図６（ａ）から図６（ｄ）までに順に示しているが、ＭＯＳトランジスタを形成するトランジスタ形成工程と、ＭＯＳトランジスタの上部に絶縁膜を形成する工程とを有している。さらに、本発明の半導体装置の製造方法は、絶縁膜を隔てて形成された保護膜上に複数のバンプを形成して、複数のバンプが少なくともこの保護膜を介してＭＯＳトランジスタに応力を付加して移動度を増大させるバンプ形成工程を有する。
【０１２１】
なお、図６（ａ）から図６（ｄ）までの本発明における半導体装置２０の製造方法の一例を順に詳細に示す。図６（ａ）および図６（ｂ）はＭＯＳトランジスタを形成するトランジスタ形成工程を示す。
【０１２２】
図６（ａ）に示すようにｐ型の導電性を示す半導体チップ基板３０の表面に、例えばイオン注入とアニールによりｎ型のソース領域３１およびｎ型のドレイン領域３２ならびにチャネル層３３が形成される。さらに、ｎ型ＭＯＳトランジスタ３６の素子間の分離のために酸化膜３７が形成される。次に図６（ｂ）に示すように半導体チップ基板３０の表面を保護する保護酸化膜３８とゲート酸化膜３４およびゲート電極３５を、例えばＳｉＯ２酸化膜堆積のためのＣＶＤ法や、電極蒸着、フォトリソグラフィおよびエッチング等により形成する。
【０１２３】
加えて、図６（ｃ）に示すようにｎ型ＭＯＳトランジスタ３６の上部に、例えばＣＶＤ法により保護膜４１を形成している。
そして、図６（ｄ）に示すようにｎ型ＭＯＳトランジスタ３６の保護膜４１上に、例えばワイヤボンダーなどによりバンプ２３ａ、２３ｂを形成して、回路ブロックのｎ型ＭＯＳトランジスタは、ソースとドレイン方向に引張応力を加えられるように作製される。このときにバンプ２３ａ、２３ｂは、１００℃程度の高温で形成されて配置されるので、その後に冷却されて保護膜４１を引っ張ることにより、ソースとドレイン方向に引張応力が生じる。また、同時にバンプ２３ｃを、例えばワイヤボンダーなどにより保護膜４１上に形成して、ゲート電極の垂直上方のゲート電極方向よりチャネル層３３に圧縮応力が加えられるように製作される。さらに、図５で説明したように図６（ｃ）の工程ののちに保護膜４１に凹部を形成して、凹部上にバンプを配置してソースとドレイン方向に直交する方向に圧縮応力を加えるようにすることもできる。
【０１２４】
以上の製造方法により、半導体装置２０は作製される。高性能化が必要な回路ブロックや回路部に対してのみ、ゲート電極上部や回路周辺部の適当な位置にバンプを形成して応力を付加することにより、ｎ型ＭＯＳトランジスタに圧縮応力や引張応力が効果的な方向に印加されて、ｎ型ＭＯＳトランジスタにおけるチャネル層のキャリアの移動度が向上し、性能が向上した半導体装置を実現することができる。
（第２の実施の形態）
図７から図９を用いて本発明の第２の実施の形態について説明する。
【０１２５】
図７は本発明の第２の実施の形態における半導体装置の製造工程図および概略構成図、図８は第２の実施の形態における半導体装置の構成を示す断面図、図９は第２の実施の形態における評価回路部の形成位置を例示する図である。
【０１２６】
図７で、（ａ）は本発明の第２の実施の形態の半導体装置の製造方法の概略工程フロー図、図７（ｂ）は本実施の形態の半導体装置の製造方法により作製した半導体装置の概略構成図を示す。
【０１２７】
図７（ａ）に本実施の形態の半導体装置の製造方法の概略工程フロー図を示す。本半導体装置の製造方法は、少なくとも表面層に半導体単結晶層を有する基板を使用する。この半導体単結晶層には、金属酸化物半導体（ＭＯＳ）トランジスタを含む回路により構成される回路ブロックが複数形成されることとなる。
【０１２８】
このような基板を使用して、まず、回路形成工程ステップ１１では、回路ブロックと、この回路ブロックのうち、あらかじめ設定した回路ブロックに隣接した位置に、この回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置した評価回路部とを表面層の半導体単結晶層に形成する。次に、検査工程ステップ１２では、評価回路部に形成されたＭＯＳトランジスタの電気的特性値を検査し、比較工程ステップ１３では、このＭＯＳトランジスタの電気的特性値をあらかじめ設定した設計値と比較する。
【０１２９】
ところで、比較工程ステップ１３で設計値と電気的特性値を比較して、その差の数値を求め、増加させるべき移動度の値として数値目標とする。なお、移動度と電気的特性は、例えば下記の式（Ａ）により関係付けられる。
１／ρ＝ｎｑμ    ・・・        式（Ａ）
ここでρは、抵抗率（Ω・ｃｍ）、ｎはキャリア密度（ｃｍ−３）、ｑは電気素量、μは移動度（ｍ２／Ｖ・ｓ）を表す。
【０１３０】
このように、評価回路部の電気的特性を検査して、隣接する回路ブロックの増加させるべき移動度の値を数値目標値として明らかにするとともに、数値目標設定工程ステップ１４において、どのようなバンプをどういう条件で配置してＭＯＳトランジスタに付加して応力を与えるかが決定される。すなわち、数値目標値に応じてバンプの形状、材質、配置位置または作製条件などのバンプ形成条件を異ならせてＭＯＳトランジスタに付加する応力の値が変化させられて設定される。なお、あらかじめＭＯＳトランジスタに付加する応力の値が決まっていて、バンプ形成条件が決まっている場合は数値目標設定工程を省略することができる。
【０１３１】
このようにして、評価回路部の電気的特性検査にてＭＯＳトランジスタの電気的特性が設計値より小さいと判断される場合には、バンプ形成工程ステップ１５により、評価回路部に隣接するＭＯＳトランジスタで構成される回路ブロック上部の移動度の数値目標値を達成できるような応力を加えることのできる位置に、少なくとも絶縁保護膜を介して複数のバンプを形成する。このように、評価回路部の電気的特性測定により電気的特性の向上が必要と判断されたＭＯＳトランジスタの電気的特性が向上されるような位置にバンプを形成することにより、ＭＯＳトランジスタに応力を付加して移動度を増大させることにより、電気的特性値を設計値に到達させることができる。
【０１３２】
さらに、必要に応じて、形成したバンプに加えられた応力を固定または増加させる目的で、封止工程ステップ１６により、半導体装置を形成した基板を樹脂でパッケージに封止する。
【０１３３】
このように図７（ａ）で説明した概略工程フロー図に示した製造方法により、図７（ｂ）に概略の構成を示す半導体装置１００が製造される。
図７（ｂ）において、半導体装置１００、例えばシステムＬＳＩのチップ表面２１には複数の回路ブロックが配置されている。主な回路ブロックは、メモリ部２４、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）部２５、入出力コントロール（以下ＩＯＣとする）部２６、プログラマブル論理機能部２７、入出力回路部２８およびその他の回路部２９である。なお、これらの回路ブロックのうち、あらかじめ設定した回路ブロックに隣接した位置に、これらの回路ブロックに形成したＭＯＳトランジスタと同一の構成からなるＭＯＳトランジスタを配置した評価回路部１９が半導体チップ基板３０の半導体単結晶層（図示していない）に形成されている。
【０１３４】
ところで、半導体チップ基板３０内のこれらの回路ブロックには、少なくとも金属酸化物半導体（ＭＯＳ）トランジスタを含む回路ブロックがある。図７（ｂ）ではメモリ部２４、ＩＯＣ部２６、プログラマブル論理機能部２７、入出力回路部２８の各回路ブロックの上部に複数のバンプ２３が配置されている。また、これらの回路ブロックに隣接する評価回路部１９の上部にも同様に複数のバンプ２３が配置されている。これらの回路ブロックの上部に複数のバンプ２３を配置することにより、これらの回路ブロックの一部を構成しているＭＯＳトランジスタ、ここでは、例えばｎ型ＭＯＳトランジスタのチャネル層に対して上部のゲート電極方向から印加される圧縮応力やソースとドレイン方向に印加される引張応力が加えられる。
【０１３５】
ここで圧縮応力が加わるのは、バンプ２３を配置するときのボンディング加重やバンプの自重などによると考えられる。また、引張応力が加わるのは、バンプ２３を配置するときのバンプ２３の温度が保護膜より高い温度になっていて、その後バンプ２３自体が冷えて収縮することによると考えられる。したがって、バンプ２３は直下の保護膜をバンプ２３の方向に引っ張り、ｎ型ＭＯＳトランジスタのチャネル層に対してソースとドレイン方向に引張応力を印加することとなる。このバンプからチャネル層方向の圧縮応力とチャネル層からソースおよびドレイン方向への引張応力を印加することにより、チャネル層を移動するキャリアの移動度を速めて、ｎ型ＭＯＳトランジスタの高速、大電流または低消費電流動作を可能として、半導体装置１００の性能が改善される、あるいは向上することとなる。
【０１３６】
次に一例として、本実施の形態の製造方法により作製した半導体装置１００の主な構成について図８の概略断面図を用いて説明する。図８は図７（ｂ）のＣ−Ｃ線の断面から半導体装置１００の破線の丸２２で囲んだバンプ２３間の概略断面図を示す。また、図７（ｂ）のＤ−Ｄ線の断面から半導体装置１００の破線の丸２２で囲んだバンプ２３間の概略断面図も同様に図８で示す構造になっている。
【０１３７】
図８の概略断面図では、例えば、ｐ型の導電性を示す半導体チップ基板３０の表面およびその周辺領域にｎ型の導電性を示すソース領域３１とドレイン領域３２が形成されており、このソース領域３１とドレイン領域３２に挟まれた領域の半導体チップ基板３０の表面およびその周辺領域にｎ型のチャネル層３３が形成されている。このｎ型のチャネル層３３を流れる電流は酸化膜３４を介してゲート電極３５に印加する電圧により制御している。図８には、このような構成のｎ型ＭＯＳトランジスタ３６がｎ型ＭＯＳトランジスタ３６ａ，ｎ型ＭＯＳトランジスタ３６ｂ，ｎ型ＭＯＳトランジスタ３６ｃとして３素子並列に並んでおり、このｎ型ＭＯＳトランジスタ３６は酸化膜３７により隣接する素子と隔てられて素子分離がなされている。さらに、半導体チップ基板３０の表面は保護酸化膜３８で覆われ、ソース領域３１およびドレイン領域３２にはそれぞれソース電極３９およびドレイン電極４０が形成されている。なお、ソース電極３９は半導体チップ基板３０の表面の一部４２と電気的に接続されてグランドに接続されている。
【０１３８】
このように形成されたｎ型ＭＯＳトランジスタ３６を含む回路の上部を保護膜４１で覆い、この保護膜４１の上部にｎ型ＭＯＳトランジスタ３６ａ，ｎ型ＭＯＳトランジスタ３６ｂに隣接する領域上にバンプ２３ａ、２３ｂが配置されている。なお、保護膜４１は加熱も冷却もされずに室温の温度環境に置かれている。このときも、バンプ２３ａ、２３ｂは室温よりも高温で配置されるので、その後、温度環境の室温まで冷えるときにバンプ２３ａ、２３ｂ自体が収縮する。すなわち、バンプ２３ａ、２３ｂをｎ型ＭＯＳトランジスタ３６のソース領域３１またはドレイン領域３２あるいはその両方の側部上に配置して保護膜４１を上部から左右に引っ張ることにより、ｎ型ＭＯＳトランジスタ３６ａ，ｎ型ＭＯＳトランジスタ３６ｂのソースとドレイン方向に引張応力を印加することができる。
【０１３９】
このことは、バンプ２３の材料は熱膨張係数が保護膜４１の材料よりも大きく、バンプ２３を保護膜４１よりも高温で保護膜４１上に配置したのち保護膜４１から熱が逃げることにより冷却することで保護膜４１に引張応力が印加される。例えば、バンプ２３をＡｌなどの金属材料で構成し、保護膜４１はＳｉＯ２などの酸化膜やＳｉ３Ｎ４などの窒化膜で構成すると、金属材料の熱膨張係数が、酸化膜や窒化膜の材料の熱膨張係数よりも大きいので上記の説明のように引張応力が加わることとなる。なお、バンプ２３は保護膜４１上に配置する前に予熱されたのち、室温で準備された半導体基板３０上に配置される。
【０１４０】
また、保護膜４１のｎ型トランジスタ３６ｃのチャネル層３３上部にバンプ２３ｃが配置されてｎ型トランジスタ３６ｃに上部から圧縮応力を印加している。したがって、電気的特性の目標値を満たすように、これらｎ型トランジスタ３６のチャネル層３３上部のゲート電極３４からチャネル層３３方向への圧縮応力やｎ型トランジスタ３６のソース−ドレイン方向への引張応力を加えることにより、チャネル層３３を移動するキャリアの移動度を速めて、電気的特性の向上が求められるｎ型ＭＯＳトランジスタ３６の高速、大電流または低消費電流動作を可能として、半導体装置１００の性能が向上することとなる。
【０１４１】
図９は、図７（ａ）で説明した概略工程フロー図に示した製造方法により作製した図７（ｂ）で説明した半導体装置とは異なる評価回路部構成の半導体装置の概略の構成例について示すものである。
【０１４２】
図９（ａ）は半導体チップ基板３０の左下の隅に集中して評価回路部１０５を作製した半導体装置１１０を示す。図７（ｂ）では各回路ブロックに隣接した位置に分散して評価回路部を作製したが、図９（ａ）では１箇所に評価回路部１０５を集中して作製している。このようにすることで、各回路ブロックが利用できる面積を拡大して、かつチップ表面２１のレイアウトが容易となる。そして、半導体チップ基板３０に形成する半導体装置１１０の集積度が上がり、高性能化も容易となる。１つのチップの中では製造条件のバラツキ等も少ないと考えられることより、このように評価回路部１０５を１箇所に集中して配置して、この部分にバンプ２３を形成して、その形成前後の特性変化を測定することにより、各回路ブロックの特性変化を制御することができる。もちろん、チップ表面２１のレイアウトや面積に余裕があれば、評価回路部１０５を複数箇所形成して、より精度よく特性変化を測定して、各回路ブロックの特性変化を制御してもよい。
【０１４３】
また、図９（ｂ）は半導体ウェハ１２０のプロセス制御部１１３に評価回路部１１５を組み込んだ例を示す。このプロセス制御部１１３は、抵抗やトランジスタなどの基本的な回路が形成されて、半導体ウェハが製造プロセスを経るごとに所望の特性に形成されているかを評価する役割を担っている。半導体ウェハ１２０のプロセス制御部１１５を除いた領域には半導体チップ（図示せず）が縦横に隙間無く整列している。例えば、破線の円で囲んだ領域１１７の中にも半導体チップ（図示せず）が縦横に隙間無く整列している。本発明の実施の形態においても、評価回路部１１５をプロセス制御部１１３の一部に形成して、この評価回路部１１５の領域にバンプ（図示せず）を形成してその形成前後の特性変化を測定することにより、各回路ブロックの特性変化を制御することができる。なお、半導体ウェハ１２０の周辺領域に評価回路部１１５を形成してもよい。
【０１４４】
さらに、図９（ｃ）に示すように評価回路部１２５を半導体ウェハ上に形成された半導体装置１３０の間に形成してもよい。図９（ｂ）の領域１１７の中には、例えば図９（ｃ）に示すように半導体ウェハ上に形成されて分離されていない半導体装置１３０が縦横に整列している。このように半導体装置１３０の間に評価回路部１２５を形成すると、評価回路部１２５が特性をモニターし制御したい半導体装置１３０に隣接する利点と半導体装置１３０を分離するときに使用しない半導体ウェハの部分を用いることができ、半導体ウェハの表面を有効に利用することができ、１枚の半導体ウェハから多くの半導体装置１３０を得ることができる。このようにすると、半導体装置１３０内に評価回路部１２５を形成しなくても隣接する半導体装置１３０のスクライブラインとなる分離線１２２の領域にのみ評価回路部１２５を形成するので半導体ウェハを有効に使用することができる。
【０１４５】
このように、概略工程フロー図の回路形成工程において、評価回路部の一部または全部が基板上の半導体チップである半導体装置を形成している領域の外側に形成されるようにしてもよい。
（第３の実施の形態）
図１０，図１１を用いて本発明の第３の実施の形態について説明する。
【０１４６】
図１０は第３の実施の形態における半導体装置の構成を示す断面図、図１１は第３の実施の形態における半導体装置のソース−ドレイン間方向に圧縮応力を印加するバンプの構造を説明する図である。
【０１４７】
本実施の形態の半導体装置は、第１の実施の形態で示したｎ型ＭＯＳトランジスタではなく、Ｃ−ＭＯＳトランジスタの場合について示している。すなわち、半導体装置７５はＣ−ＭＯＳトランジスタを含んだ回路ブロックのある半導体装置である。
【０１４８】
図１０（ａ）で、例えば、ｐ型の導電性を示す半導体チップ基板７６の表面近傍にｎ型の導電性を示すソース領域３１とドレイン領域３２が形成されており、このソース領域３１とドレイン領域３２に挟まれた領域の半導体チップ基板７６の表面近傍にｎ型のチャネル層３３が形成されている。このｎ型ＭＯＳトランジスタ３６のｎ型のチャネル層３３を流れる電流は酸化膜３４を介してゲート電極３５に印加する電圧により制御している。
【０１４９】
一方、このｎ型ＭＯＳトランジスタ３６と酸化膜３７で素子分離されたｐ型ＭＯＳトランジスタ７７が形成されてＣ−ＭＯＳトランジスタ７４が構成されている。このｐ型ＭＯＳトランジスタ７７は半導体チップ基板７６に形成されたｎ型拡散層７８にｐ型の導電性を示すソース領域７９とドレイン領域８０が形成されており、このソース領域７９とドレイン領域８０に挟まれた領域のｎ型拡散層７８の表面近傍にｐ型のチャネル層８１が形成されている。このｐ型ＭＯＳトランジスタ７７のｐ型のチャネル層８１を流れる電流は酸化膜８２を介してゲート電極８３に印加する電圧により制御している。
【０１５０】
さらに、半導体チップ基板７６やｎ型拡散層７８の表面は保護酸化膜３８で覆われ、ｎ型ＭＯＳトランジスタ３６のソース領域３１およびドレイン領域３２にはそれぞれソース電極３９およびドレイン電極４０が形成されている。また、同様にｐ型ＭＯＳトランジスタ７７のソース領域７９およびドレイン領域８０にはそれぞれソース電極８４およびドレイン電極８５が形成されている。なお、ｎ型ＭＯＳトランジスタ３６のドレイン電極４０はｐ型ＭＯＳトランジスタ７７のソース電極８４は同一の電極として形成されている。また、ドレイン電極８５はｎ型拡散層７８とウェルコンタクト８６で接続されて電源電圧（図示していない）Ｖｄｄに接続されている。
【０１５１】
このようにＣ−ＭＯＳトランジスタ７４も図７（ａ）に示す概略工程フロー図でｎ型ＭＯＳトランジスタと同様に製造することができる。したがって、ｐ型ＭＯＳトランジスタ７７およびＣ−ＭＯＳ構成のＣ−ＭＯＳトランジスタ７４からなる回路ブロックおよび隣接した評価回路部も同様に図７（ａ）に示す概略工程フロー図で製造することができる。すなわち、回路形成工程ステップ１１においてｐ型ＭＯＳトランジスタ７７を形成するためのｎ型拡散層やソース領域、ドレイン領域を形成し、素子分離のための酸化膜や配線工程を付加的に実行するだけで製造することができる。
【０１５２】
このように形成されたｎ型ＭＯＳトランジスタ３６とｐ型ＭＯＳトランジスタ７７とを含む回路の上部を保護膜４１で覆い、保護膜４１の上部に複数のバンプ２３ａ、２３ｂを配置することにより、ｎ型ＭＯＳトランジスタ３６のチャネル層３３に対して応力が印加される構成となっている。このバンプが構成される位置は、第１の実施の形態で述べた内容と同様の構成である。例えば、この保護膜４１の上部にｎ型ＭＯＳトランジスタ３６を挟むように左右にバンプ２３ａ、２３ｂが高温で配置され、冷却するときの熱膨張係数の差を利用してソースとドレイン方向に引張応力を印加している。
【０１５３】
図１０（ｂ）は図１０（ａ）と同じ構成の半導体装置７５でバンプを配置する位置だけが異なる。すなわち、保護膜４１のｎ型ＭＯＳトランジスタ３６のチャネル層３３上にバンプ２３ｃを配置してゲート電極垂直上方からチャネル層３３に対して圧縮応力を印加している。
【０１５４】
一方、図１１（ａ）にはｐ型ＭＯＳトランジスタ７７のソースとドレイン方向に圧縮応力を印加する例を、図１１（ｂ）にはｐ型ＭＯＳトランジスタ７７のソースとドレイン方向に対して直交する方向に引張応力を印加する半導体装置の例を示している。
【０１５５】
図１１（ａ）でｐ型ＭＯＳトランジスタ７７を挟んで凹部９３、９４が設けられ、この凹部９３、９４上にバンプ２３ｄ、２３ｅが配置されている。このバンプ２３ｄ、２３ｅにより凹部９３、９４の斜面に圧縮応力が印加され、その結果、ｐ型ＭＯＳトランジスタ７７のソースとドレイン方向に圧縮応力が印加されることになる。
【０１５６】
また、図１１（ｂ）はｐ型ＭＯＳトランジスタ７７のソースとドレイン方向に対して直交する方向にｐ型ＭＯＳトランジスタ７７を挟んで複数のバンプ６９を配置する。ｐ型ＭＯＳトランジスタ７７を挟むように上下に複数のバンプ６９が高温で配置され、冷却するときの熱膨張係数の差を利用してソースとドレイン方向に引張応力を印加している。
【０１５７】
ところで、ｎ型ＭＯＳトランジスタの場合と異なり、ｐ型ＭＯＳトランジスタ７７のチャネル層に対して応力を付加して移動度を効果的に増大させる結晶軸の方向は異なる。
第１の実施の形態で示した図５（ａ）および図５（ｂ）の場合のｎ型ＭＯＳトランジスタのキャリアである電子の移動度μと抵抗率ρを関係付けて数式を展開したものが以下の数４および数６である。
【０１５８】
【数４】
2008071774.tif 000009
【０１５９】
【数６】
2008071774.tif 000010
【０１６０】
これに対して、ソースとドレインの方向を結晶軸の［１００］方向にして図５（ａ）に示す構造でｐ型ＭＯＳトランジスタを作製するとキャリアであるホールの移動度μと抵抗率ρの関係は、数７のようになる。
【０１６１】
【数７】
2008071774.tif 000011
【０１６２】
また、同様にソースとドレインの方向を結晶軸の［１１０］方向にして図５（ａ）にしめす構造でｐ型ＭＯＳトランジスタを作製するとキャリアであるホールの移動度μと抵抗率ρの関係は、数８のようになる。
【０１６３】
【数８】
2008071774.tif 000012
【０１６４】
したがって、上記の内容を考慮して応力が印加されたときの、ｐ型ＭＯＳトランジスタの移動度の変化について数７と数８から見る。すなわち、数７は［１００］座標系に対応し、数８は［１１０］座標系に対応している。ｐ型ＭＯＳトランジスタの場合は、［１００］座標系においてはどの方向から応力が印加されたとしても移動度はほとんど変化しない。
【０１６５】
一方、［１１０］座標系ではソースとドレイン方向に圧縮応力が印加された場合、およびソースとドレイン方向に対して直交する方向に引張応力が印加された場合は顕著に移動度が増加することがわかる。
【０１６６】
このように、Ｃ−ＭＯＳトランジスタ等に形成される［１１０］座標系のｐ型ＭＯＳトランジスタに対して、ソースとドレイン方向の圧縮応力やソースとドレイン方向に対して直交する方向の引張応力が印加されるようにバンプを形成することにより、ｐ型ＭＯＳトランジスタのチャネル層のキャリアの移動度が向上し性能が向上し、Ｃ−ＭＯＳトランジスタが高速化する。その結果、Ｃ−ＭＯＳトランジスタを含む回路または回路ブロックを有する半導体装置の高性能化を実現することができる。ここで、ｎ型ＭＯＳトランジスタのキャリア移動度の向上についても、前述の実施の形態と同様の効果を奏する。
（第４の実施の形態）
図１２，図１３を用いて本発明の第４の実施の形態について説明する。
【０１６７】
図１２は第４の実施の形態におけるバンプが１列に形成された半導体装置の構成を示す図、図１３は第４の実施の形態におけるバンプが２列に形成された半導体装置の構成を示す図である。
【０１６８】
図１２および図１３は回路ブロックに対してバンプを実装するときの様々な配置について示す図である。
図１２は第１の実施の形態の図７（ｂ）で示した半導体装置と同様の、例えば、システムＬＳＩの機能を持つ半導体装置２０を示している。図１２のチップ表面２１には複数の回路ブロックが同様に配置されている。個々の回路ブロックの説明は図７（ｂ）と重複するので省略する。なお、図１２および図１３では評価回路部は回路ブロックに隣接して配置されているが、図中には示さず省略している。
【０１６９】
回路ブロックのうち、メモリ部２４の入出力回路部のｎ型ＭＯＳトランジスタ（図示していない）がソースとドレイン方向に並列に並んでいる。このソースとドレイン方向に沿ってゲートのチャネル層の上部を覆ってバンプ２３が領域９０の中で列状に配置されて、チャネル層に圧縮応力を印加している。また、同様にＩＯＣ部２６、プログラマブル論理機能部２７の回路ブロック上にも、例えば領域９１に示すように列状にバンプ２３が配置されて、この領域に配置されているｎ型ＭＯＳトランジスタのチャネル層に圧縮応力を加えている。
【０１７０】
さらに、このシステムＬＳＩの入出力回路部２８の回路ブロックの近傍の領域９２にバンプ２３が回路ブロックを挟むように配置されて、入出力回路部２８に形成されているｎ型ＭＯＳトランジスタのソースとドレイン方向にチャネル層に対して引張応力を印加している。
【０１７１】
図１３は図１２と比較してバンプを複数の列として配置して応力を加えている。領域９０ではバンプ２３が２列に整列してチャネル層に圧縮応力を印加し、領域９１でも２列に整列して圧縮応力を印加している。このようにバンプを２列に整列することで圧縮応力の大きさを増大して印加し、圧縮応力によるｎ型ＭＯＳトランジスタの性能向上の効果を増大している。また、領域９２の入出力回路部２８には、バンプ２３をｎ型ＭＯＳトランジスタのチャネル層の垂直上方に配置し、圧縮応力を印加している。
【０１７２】
このように、半導体装置の各回路ブロックのｎ型ＭＯＳトランジスタに回路ブロックの上部または近傍にバンプを配置して、垂直上方のゲート電極方向から圧縮応力を加える、あるいはソースとドレイン方向から引張応力またはソースとドレイン方向に対して直交する方向から圧縮応力を加えることにより、ｎ型ＭＯＳトランジスタの性能を向上させて、半導体装置の性能を向上させている。ここではｎ型ＭＯＳトランジスタの場合について述べたが、ｐ型ＭＯＳトランジスタおよびＣ−ＭＯＳトランジスタの場合も同様にバンプを実装配置して、各ＭＯＳトランジスタおよび回路ブロックの性能を向上することができる。
【０１７３】
なお、評価回路部は半導体チップの中に備える構成で説明したが、半導体チップの外にある半導体ウェハのプロセス評価部分や半導体チップの間のスクライブライン等に配置して、半導体ウェハからのチップの取れ数を増加させるように構成されていてもよい。
【０１７４】
さらに、本発明の第１から第４の実施の形態で述べた半導体装置を接続用のバンプによりフェースダウンで実装して樹脂封止する。このようにすることにより、本実施の形態で示した半導体装置に対してバンプにより加えられた応力が固定または増加させることができ、半導体装置の性能の向上を確実にする、または効果を増大することができる。
【０１７５】
なお、本発明の実施の形態ではチャネル層は通常の結晶層を想定しているが、歪みを導入した歪み結晶層や化合物半導体の界面などをチャネル層として用いてもよい。さらに量子効果により大きい移動度を持つ層、例えば量子井戸層やヘテロ接合界面をチャネル層として用いてもよい。
【０１７６】
また、半導体基板の材料はＳｉや、ＧａＡｓなどの化合物半導体に限らずガラス等の絶縁性基板を用いてもよい。
また、バンプ材料はＡｌ、Ｃｕ、Ａｕなどの金属はもちろん、半導体の保護膜上に配置して圧縮応力が印加できるものや半導体の保護膜の材料に較べて熱膨張係数が大きいものであれば同様の効果を得ることができる。
【産業上の利用可能性】
【０１７７】
本発明は、電流能力およびしきい値電圧が所定の値を満たさない高性能化が必要な回路ブロックや回路部のみに対して、適切な位置に適切な方向の応力を付加することにより、その回路ブロックや回路部の高性能化が実現でき、高集積化・高速化に適した半導体装置および半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【０１７８】
【図１】本発明の第１の実施の形態の半導体装置の概略構成図
【図２】第１の実施の形態の半導体装置におけるバンプによる引張応力の印加を説明する回路模式図
【図３】第１の実施の形態におけるｎ型ＭＯＳトランジスタのゲートの形成方向を示す図
【図４】結晶軸方向による印加応力と移動度の関係を説明するためのトランジスタ断面図
【図５】第１の実施の形態における凹部上に形成されたバンプを備える半導体装置の構成を示す図
【図６】第１の実施の形態における半導体装置の製造方法を示す工程断面図
【図７】本発明の第２の実施の形態における半導体装置の製造工程図および概略構成図
【図８】第２の実施の形態における半導体装置の構成を示す断面図
【図９】第２の実施の形態における評価回路部の形成位置を例示する図
【図１０】第３の実施の形態における半導体装置の構成を示す断面図
【図１１】第３の実施の形態における半導体装置のソース−ドレイン間方向に圧縮応力を印加するバンプの構造を説明する図
【図１２】第４の実施の形態におけるバンプが１列に形成された半導体装置の構成を示す図
【図１３】第４の実施の形態におけるバンプが２列に形成された半導体装置の構成を示す図
【図１４】従来の半導体装置の構成を示す概略断面図
【符号の説明】
【０１７９】
１    半導体チップ
２    トランジスタ
３    保護膜
４    圧力
５    張力
６    バンプ
１０    半導体装置
１９，１０５，１１５，１２５    評価回路部
２０，７５，１００，１１０，１３０    半導体装置
２１    チップ表面
２２    破線の丸
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，６９    バンプ
２４    メモリ部
２５    ＭＰＵ部
２６    ＩＯＣ部
２７    プログラマブル論理機能部
２８    入出力回路部
２９    その他の回路部
３０，７６    半導体チップ基板
３１    ソース領域
３２    ドレイン領域
３３，６１，８１    チャネル層
３４，３７，５９，８２    酸化膜
３５，６０，８３    ゲート電極
３６，３６ａ，３６ｂ，３６ｃ，５０    ｎ型ＭＯＳトランジスタ
３８    保護酸化膜
３９，８４    ソース電極
４０，８５    ドレイン電極
４１    保護膜
４２    表面の一部
４３    電源電圧Ｖｄｄ
４４    負荷抵抗Ｒ
４５    グランド
４６    Ｖｉｎ端子
４７    Ｖｏｕｔ端子
４８ａ，４８ｂ，７０    矢印
４９，７７    ｐ型ＭＯＳトランジスタ
５１，７４    Ｃ−ＭＯＳトランジスタ
５２，５５    ＭＯＳトランジスタ
５３    （００１）Ｓｉ基板
５４    ゲートの長さ方向
５６    ｐ型のＳｉ基板
５７，７９    ソース領域
５８，８０    ドレイン領域
６５，６６，９３，９４    凹部
６７    底面
６８    斜面
７８    ｎ型拡散層
８６    ウェルコンタクト
９０，９１，９２，１１７    領域
１１３    プロセス制御部
１２０    半導体ウェハ
１２２    分離線（スクライブライン）
【図１】
2008071774.tif 000013
【図２】
2008071774.tif 000014
【図３】
2008071774.tif 000015
【図４】
2008071774.tif 000016
【図５】
2008071774.tif 000017
【図６】
2008071774.tif 000018
【図７】
2008071774.tif 000019
【図８】
2008071774.tif 000020
【図９】
2008071774.tif 000021
【図１０】
2008071774.tif 000022
【図１１】
2008071774.tif 000023
【図１２】
2008071774.tif 000024
【図１３】
2008071774.tif 000025
【図１４】
2008071774.tif 000026