(57)【要約】      （修正有）【課題】セルの消去速度を改善する不揮発性メモリ素子及びその製造方法の提供。【解決手段】SONOS構造のチャージトラップ膜１０２とブロッキング絶縁膜１０４の間に伝導体層１０３を形成し、ゲートに電圧を印加した場合、伝導体層１０３が電圧分配をするようにしてブロッキング絶縁膜１０４のEOT(EquivalentOxide Thickness)とチャージトラップ膜１０２とトンネル絶縁膜１０１のEOT調節により所望の水準の電圧をブロッキング絶縁膜１０４とチャージトラップ膜１０２及びトンネル絶縁膜１０１にそれぞれ印加されるようにしてセルの消去速度を改善する。【選択図】図８
2008016814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル絶縁膜;
上記トンネル絶縁膜上に形成されたチャージトラップ(charge trap)膜;
上記チャージトラップ膜上に形成されたブロッキングゲート;
上記ブロッキングゲート上に形成されたブロッキング絶縁膜;及び
上記ブロッキング絶縁膜上に形成されたゲート電極と、
を含む不揮発性メモリ素子。
【請求項２】
上記ゲート電極及び上記ブロッキングゲートは開口を通じて連結される請求項1に記載の不揮発性メモリ素子。
【請求項３】
上記ブロッキングゲートは、ポリシリコン及び金属を含む導電物質で形成される請求項1に記載の不揮発性メモリ素子。
【請求項４】
半導体基板上にトンネル絶縁膜を形成する段階;
上記トンネル絶縁膜上にチャージトラップ膜を形成する段階;
上記チャージトラップ膜上にブロッキングゲートを形成する段階;
上記ブロッキングゲート上にブロッキング絶縁膜を形成する段階;及び
上記ブロッキング絶縁膜上にゲート電極を形成する段階と、
を含む不揮発性メモリ素子の製造方法。
【請求項５】
上記ブロッキング絶縁膜を形成した後、上記ブロッキングゲートと上記ゲート電極を連結させるためにソース選択トランジスタ及びドレイン選択トランジスタが形成される領域の上記ブロッキング絶縁膜の所定領域をエッチングして上記ブロッキングゲートを露出させる開口を形成する段階をさらに含む請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項６】
上記トンネル絶縁膜、チャージトラップ膜、ブロッキング絶縁膜はそれぞれ2〜500Åの厚さで形成する請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項７】
上記トンネル絶縁膜は、湿式酸化方式またはラジカル酸化方式で形成する請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項８】
上記チャージトラップ膜はALD、PE-ALDまたはCVD蒸着技法を用いて形成する請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項９】
上記ブロッキングゲートは、ポリシリコン及び金属を含む導電物質である請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項１０】
上記ブロッキング絶縁膜は、高誘電率を有する酸化膜で形成する請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項１１】
上記高誘電率を有する酸化膜はAl2O3、HfO2、ZrO3、Al2O3-HfO2の混合体、SrTiO3、La2O3、(Ba、Sr)TiO3からなるグループより選択して形成する請求項10に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
上記ブロッキング絶縁膜はALD、PE-ALDまたはCVD蒸着技法で形成した後、RTA工程を追加で進行する請求項10に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
上記ブロッキング絶縁膜は、蒸着温度を200〜1000℃の温度で形成する請求項12に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
上記ブロッキング絶縁膜は、上記蒸着温度より高い温度で上記RTA工程を進行し、この時、昇温速度を1〜100℃/secで実施する請求項13に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
上記ブロッキング絶縁膜の代わりにSiN膜を用いる請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
上記開口形成工程はエッチングマスクを用いたエッチング工程で形成し、上記エッチングマスクは窒化膜、酸化膜、非晶質カーボン、またはフォトレジストを用いて形成する請求項5に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
上記ゲート電極は、ポリシリコン膜あるいはポリシリコン膜上に金属膜を積層して形成する請求項4に記載のSONOS構造を有するフラッシュメモリ素子の製造方法。
【請求項１８】
上記金属膜はタングステン、タングステンシリサイド、タングステン窒化膜、Ru、Ir、RuO2、IrO2、Ptを用いて形成する請求項17に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、SONOS構造を有する不揮発性メモリ素子及びその製造方法に関するものであり、特にセルの消去スピードを改善させるSONOS構造を有するフラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
現在、工程技術の側面で非揮発性半導体メモリ技術(Nonvolatile Semiconductor Memories;NVSM)は大きくフローティングゲート(Floating Gate)系列と2種類以上の誘電膜が2重、あるいは3重で積層されたMIS(Metal Insulator Semiconductor)系列で区分される。
【０００３】
フローティングゲート系列は、電位井戸(Potential Well)を用いて記憶特性を具現し、現在フラッシュEEPROM(Electrically ErasableProgrammable Read Only Memory)として最も広く応用されているETOX(EPROMTunnel Oxide)構造が主である。反面、MIS系列は誘電膜バルク、誘電膜-誘電膜の界面及び誘電膜-半導体の界面に存在するトラップ(trap)を用いて記憶機能を遂行する。現在フラッシュEEPROMとして主に応用されているMONOS/SONOS(Metal/PolysiliconOxide Nitride Oxide Semiconductor)構造が代表的な例である。
【０００４】
SONOSと一般的なフラッシュ(Flash)メモリとの差異は構造的な側面において、一般的なフラッシュメモリではフローティングゲート(Floatinggate)を適用してこれに電荷を貯蔵する反面、SONOSでは窒化膜に電荷を貯蔵させる。一般的なフラッシュメモリではフローティングゲートとしてポリシリコンを用いるために、もし、これに一つでも欠陥(Defect)が存在すれば、電荷のリテンションタイム(Retentiontime)が顕著に落ちる反面、SONOSでは上述したように、ポリシリコンの代わりに窒化膜を適用するため、工程上の欠陥にその敏感性が相対的に小さくなる利点がある。
【０００５】
また、フラッシュメモリにおいて、フローティングゲートの下部に約70Å以上の厚さを有するトンネル酸化膜(Tunnel oxide)を適用するため、低電圧動作(Low voltageoperation)及び高速(High speed)動作を具現するのに限界がある。しかし、SONOSは窒化膜の下部にダイレクトトンネリング酸化膜(Directtunneling oxide)を適用するため、低電圧、低パワー(Low power)及び高速動作のメモリ素子の具現を可能にする。
【０００６】
以下、図1を参考にして従来のSONOS構造のフラッシュメモリ素子について説明すれば、次の通りである。
【０００７】
図１を参照すれば、半導体基板10上にトンネル酸化膜11、窒化膜12、ブロッキング酸化膜13、ポリシリコン膜14、ゲート用電極15を順次形成した後、エッチング工程を通じてワードラインパターンを形成する。SONOS構造のフラッシュメモリ素子は、絶縁膜であるブロッキング酸化膜13と電荷を貯蔵する窒化膜12、トンネル酸化膜11の複合膜全体に同一の電場が形成され、絶縁膜のそれぞれに互いに異なる電場を加えることができなくなる。この場合、窒化膜12に貯蔵された電荷を消去するために、ゲート用電極15に電圧を印加すれば、窒化膜12に貯蔵された電荷がトンネル酸化膜11を介してFNトンネリング(Fowler-Nordheimtunneling)電流により半導体基板10側に移動して消去される。しかし、窒化膜12の上部のブロッキング酸化膜13にも同一電場が印加されるため、ブロッキング酸化膜13を介してゲート用電極15から窒化膜12側に電荷が移動して再びプログラムされて消去速度が遅くなる。このような消去動作時にゲート用電極15から電荷注入を防止するためにゲート用電極15に仕事関数が大きい物質を用いることもあるか、消去速度を改善するには限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が行おうとする技術的課題は、SONOS構造のチャージトラップ(charge trap)膜とブロッキング絶縁膜の間に伝導体層を形成し、ゲートに電圧を印加した場合、伝導体層が電圧分配を行うようにしてブロッキング絶縁膜のEOT(EquivalentOxide Thickness)とチャージトラップ膜とトンネル絶縁膜のEOTの調節により所望の水準の電圧をブロッキング絶縁膜とチャージトラップ膜及びトンネル絶縁膜にそれぞれ印加されるようにしてセルの消去速度を改善する不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一実施例による不揮発性メモリ素子は、半導体基板上に形成されたトンネル絶縁膜と、上記トンネル絶縁膜上に形成されたチャージトラップ膜と、上記チャージトラップ膜上に形成されたブロッキングゲートと、上記ブロッキングゲート上に形成されたブロッキング絶縁膜、及び上記ブロッキング絶縁膜の上に形成されたゲート電極を含む。
【００１０】
本発明の他の実施例による不揮発性メモリ素子の製造方法は、半導体基板上にトンネル絶縁膜を形成する段階と、上記トンネル絶縁膜上にチャージトラップ膜を形成する段階と、上記チャージトラップ膜上にブロッキングゲートを形成する段階と、上記ブロッキングゲート上にブロッキング絶縁膜を形成する段階、及び上記ブロッキング絶縁膜上にゲート電極を形成する段階を含む。
【発明の効果】
【００１１】
本発明の実施例によれば、チャージトラップ膜とブロッキング絶縁膜の間に伝導体層を形成し、ゲートに電圧を印加した場合、伝導体層が電圧分配をするようにしてブロッキング絶縁膜のEOT(Equivalent Oxide Thickness)とチャージトラップ膜とトンネル絶縁膜のEOTの調節により所望の水準の電圧をブロッキング絶縁膜とチャージトラップ膜及びトンネル絶縁膜にそれぞれ印加されるようにしてセルの消去速度を改善することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現することができ、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１３】
図２〜図７は、本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【００１４】
図２を参照すれば、半導体基板100の上にトンネル絶縁膜101及びチャージトラップ(chargetrap)膜102を順次形成する。トンネル絶縁膜101はSiO2であり、チャージトラップ膜102はSi3N4で形成し、それぞれ2〜500Åの厚さで形成することが望ましい。トンネル絶縁膜101は、湿式酸化方式またはラジカル酸化方式で形成することが望ましい。チャージトラップ膜102はALD(atomicLayer Deposition)、PE-ALD(Plasma-Enhanced Atomic Layer Deposition)またはCVD(ChemicalVapor Deposition)蒸着技法を用いて形成し、以後、RTA(Repid Thermal Annealing)工程を進行することが望ましい。
【００１５】
図３を参照すれば、チャージトラップ膜102を含む全体構造上にブロッキングゲート103及びブロッキング絶縁膜104を順次形成する。ブロッキングゲート103は、ポリシリコン及び金属を含む導電物質で構成することができ、ブロッキング絶縁膜104はSiO2で形成することが望ましい。ブロッキング絶縁膜104は、高誘電率を有する酸化膜で形成することができる。例えば、Al2O3、HfO2、ZrO3、Al2O3-HfO2の混合体、SrTiO3、La2O3、(Ba、Sr)TiO3からなるグループより選択して形成する。ブロッキング絶縁膜104は、ラジカル酸化方式を用いてALD、PE-ALDまたはCVD蒸着技法で形成し、以後、RTA工程を進行することが望ましい。ブロッキング絶縁膜104は、200〜1000℃の温度で2〜500Åの厚さで蒸着することが望ましい。その後、蒸着温度より高い温度でRTA工程を進行する。上記RTA工程は、酸化ガスを用いて昇温速度を1〜100℃/secで実施することが望ましい。ブロッキング絶縁膜104の代わりにSiN膜を用いてもよい。
【００１６】
図４を参照すれば、ブロッキング絶縁膜104を含む全体構造上にマスク用キャッピングポリシリコン膜105を形成する。
【００１７】
図５を参照すれば、キャッピングポリシリコン膜105の上にコンタクトマスク106を形成し、コンタクトマスク106を用いるエッチング工程を実施してドレイン選択トランジスタ及びソース選択トランジスタが形成される領域の一部分にブロッキングゲート103が露出される開口(opening)107を形成する。ここで、ブロッキングゲート103を露出させる開口107は、ブロッキングゲート103の所定領域を露出するか、あるいはドレイン選択トランジスタ及びソース選択トランジスタ領域全体を露出させることができる。コンタクトマスク106は、窒化膜、酸化膜、非晶質カーボン、フォトレジストを用いて形成することができる。
【００１８】
図６を参照すれば、コンタクトマスク106を除去した後、開口107が完全に埋め込まれるようにポリシリコン膜108を形成する。その後、ポリシリコン膜108を含む全体構造上に金属膜109及びハードマスク110を形成する。金属膜109はタングステン、タングステンシリサイド、タングステン窒化膜、Ru、Ir、RuO2、IrO2、Ptなどを用いることが望ましい。ハードマスク110は、窒化膜または酸化膜を用いたり、窒化膜形成前に酸化膜を挿入して形成することができる。ソース及びドレイン選択トランジスタゲートが形成される領域は、開口107を通じて電圧をブロッキングゲート103に印加することができ、浮遊層の厚さを減少させることができる。
【００１９】
図７を参照すれば、エッチング工程を進行してハードマスク110、金属膜109、ポリシリコン膜108、キャッピングポリシリコン膜105、ブロッキング絶縁膜104、ブロッキングゲート103、チャージトラップ膜102、及びトンネル絶縁膜101を順次部分エッチングしてメモリセルのゲートパターンとドレイン及びソーストランジスタのゲートパターンを形成する。ポリシリコン膜108と金属膜109からなるゲート電極120は、開口107を通じてブロッキングゲート103と連結される。
【００２０】
図８は、本発明の一実施例による素子に形成される電場を説明するための概念図である。
【００２１】
図８を参照すれば、メモリセルのゲートにゲート電圧(Vg)が印加されれば、ブロッキング絶縁膜104のキャパシタンスと、トンネル絶縁膜101とチャージトラップ膜102のキャパシタンス比率により電圧が分配される。これを数式で示すと、次の通りである。
【００２２】
E3 = V3/T3
= C×V/[C3×T3]
(厚さ)T=T1(トンネル絶縁膜)+T2(チャージトラップ膜)+ T3(ブロッキング絶縁膜)
1/C =(1/C1 + 1/C2 + 1/ C3)
:C1(トンネル絶縁膜cap)、C2(チャージトラップ膜cap)、C3(ブロッキング絶縁膜cap)
【００２３】
従って、従来は、積層される物質の誘電率によってのみ電場が決定されたが、誘電率以外に積層膜のキャパシタンスを調節することにより電場を調節することができる。これにより、ゲートに印加される電圧(Vg)をブロッキングゲート103により分配されるようにしてブロッキング絶縁膜104には相対的に小さい電圧が印加されるようにし、チャージトラップ膜102とトンネル絶縁膜101には相対的に大きい電圧が印加されるようにして消去特性を改善することができる。
【００２４】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００２５】
【図１】従来技術によるSONOS構造を有するフラッシュメモリ素子を示す素子の断面図である。
【図２】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図６】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図７】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための素子の断面図である。
【図８】本発明の一実施例による素子に形成される電場を説明するための概念図である。
【符号の説明】
【００２６】
100 :半導体基板   
101 :トンネル絶縁膜
102 :チャージトラップ膜   
103 : ブロッキングゲート
104 : ブロッキング絶縁膜  
105 :キャッピングポリシリコン膜
106 :コンタクトマスク
107 :開口
108 :ポリシリコン膜  
109 :金属膜
110 :ハードマスク
120 :ゲート電極 
【図１】
2008016814.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008016814.tif 000008
【図７】
2008016814.tif 000009
【図８】
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