(57)【要約】  【課題】静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる絶縁ゲート型炭化珪素半導体装置およびその製造方法を提供すること。  【解決手段】ＳＩＴとＭＯＳＦＥＴをモノリシックにＳｉＣに含めたものであり、埋め込まれたゲート領域に接続するようにオーミック電極が形成されており、表面にイオン注入により選択的に形成されたｐウエル領域を有するＭＯＳＦＥＴが形成されて、ＳＩＴと横型ＭＯＳＦＥＴが接続される絶縁ゲート型炭化珪素半導体装置とする。【選択図】        図１
2008172007.tif 000002
【特許請求の範囲】
【請求項１】
一導電型高濃度炭化珪素半導体基板と、該基板の一表面上に堆積され、前記基板の不純物濃度より低濃度である一導電型炭化珪素半導体のドリフト層と、該ドリフト層中に前記基板表面に平行な方向に所定の間隔を有して埋め込み形成される他導電型ベース領域と、前記ドリフト層表面から前記他導電型ベース領域上に至るいずれかの深さにイオン注入により選択的に形成されると共に、前記他導電型ベース領域の前記所定の間隔に沿って離間形成される他導電型ウエル領域と、前記他導電型ウエル領域内の表面層に形成される一導電型高濃度第一ソース領域と、前記他導電型ウエル領域の離間部を含む表面に、該離間部を挟んで隣接する前記他導電型ウエル領域を相互に接続し、かつ前記第一ソース領域とは離間して形成される一導電型高濃度第二ソース領域と、前記第一ソース領域と前記第二ソース領域とに挟まれる前記他導電型ウエル領域表面にゲート絶縁膜を介して形成されるゲート電極と、前記第一ソース領域表面から前記他導電型ベース領域に達するトレンチと、該トレンチ内面に形成されるソース電極とを備えることを特徴とする絶縁ゲート型炭化珪素半導体装置。
【請求項２】
前記一導電型第一ソース領域の不純物濃度が１×１０１８ｃｍ−３以上であることを特徴とする請求項１記載の絶縁ゲート型炭化珪素半導体装置。
【請求項３】
前記他導電型ベース領域の所定の間隔が２μｍ以下であることを特徴とする請求項２記載の絶縁ゲート型炭化珪素半導体装置。
【請求項４】
前記一導電型の第一ソース領域と前記他導電型ベース領域とが前記基板表面に垂直な方向からみて相互に均等にオーバラップしていることを特徴とする請求項３記載の絶縁ゲート型炭化珪素半導体装置。
【請求項５】
前記第一ソース領域と前記第二ソース領域とに挟まれる前記他導電型ウエル領域の表面部分にゲート絶縁膜を介して形成されるゲート電極が、前記第一ソース領域中央の主要部に対向するゲート絶縁膜上には設けられていないことを特徴とする請求項３記載の絶縁ゲート型炭化珪素半導体装置。
【請求項６】
前記他導電型ウエル領域が前記他導電型ベース領域に接する深さに形成されていることを特徴とする請求項５記載の絶縁ゲート型炭化珪素半導体装置。
【請求項７】
前記他導電型ウエル領域の深さが前記他導電型ベース領域の最上部よりも浅くされると共に、前記トレンチ側壁に露出する前記他導電型ウエル領域と他導電型ベース領域に挟まれる前記一導電型ドリフト層表面に他導電型を備えるか、または前記一導電型ドリフト層とショットキー接合を構成する金属電極を備えることを特徴とする請求項５記載の絶縁ゲート型炭化珪素半導体装置。
【請求項８】
前記一導電型の第一と第二のソース領域を同一イオン注入工程にて作成することを特徴とする請求項１記載の絶縁ゲート型炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素（ＳｉＣ）を主たる半導体材料とした、絶縁ゲートで駆動可能な縦型の電力用半導体装置（以下パワーデバイス）の構造およびその製造方法に関する。
【背景技術】
【０００２】
従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大電流容量を可能にするため、チップの両主面間の厚さ方向（縦方向）へ電流を流す構造にされることが多い。図６はそのような従来のパワーデバイスのうち、代表的な縦型ＭＯＳＦＥＴの断面図である。
一方、図７に示す半導体基板の断面図は静電誘導トランジスタ（以降ＳＩＴと略す）と呼ばれるデバイスの基本構造であり、ｎ＋型半導体基板１上に堆積されたｎ型高抵抗ドリフト層３に選択的にｐ＋型領域４が埋め込まれたゲートを備えている。このゲートにドレイン６に対して負バイアスを印加すると、ゲートであるｐ＋型領域４の間のピンチオフ領域９に空乏層が広がり、ドレイン６からピンチオフ領域９、ｎ＋型ソース領域７を経てソース８へ至る電流経路が遮断される。このＳＩＴデバイスの特徴は基本的にはｎ型領域のみを電流が通過するモノポーラ構造であるので、理想に近い小さなオン抵抗が得られやすいという点である。既に、シリコン半導体以外でもＳｉＣ半導体を用いたＳＩＴ構造のデバイスが試作され、優れた特性が得られたとの報告がされている。しかし、前述のＳＩＴデバイスの基本構造ではゲートに無バイアスで導通状態（ノーマリオン）であり、ノイズ等によりゲート駆動回路が故障した場合、ゲート電圧が印加されなくなってデバイスが導通状態のままになり、最悪の場合、回路の破壊という重大な事故をもたらす惧れがあるなど、ゲートバイアス条件に注意が必要であり、使いにくい面がある。
【０００３】
一方、前記パワーデバイスとしては、前記図６の断面図に示すような絶縁ゲート駆動デバイスに属する縦型ＭＯＳＦＥＴが汎用されている。図６ではゲート絶縁膜１２とゲート電極１１が半導体基板（１＋３）の主面上に平面状に形成される通常のプレーナゲート型ＭＯＳＦＥＴを示している。図６に示す、基板表面のｐウエル１３間に設けられているｎ＋表面領域２は通常は形成されていないことが多いが、ユニットパターンの微細化とともに隣接するユニットパターン間でｐウエルにはさまれたゲート直下の領域が狭くなる傾向がある状況では、ドレイン６へのバイアス印加とともに空乏層がひろがり、ピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度ｎ＋表面領域２を入れることがある。この濃度（不純物濃度）は最大でも１×１０１８ｃｍ−３未満程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下する。
【０００４】
この縦型ＭＯＳＦＥＴでは、ＳＩＴと異なり、素子のオン抵抗がｎ型半導体領域（特に高抵抗ドリフト領域）の抵抗分以外に、ＭＯＳＦＥＴ部分のチャネル抵抗が加算される。そのため、ユニットパターン毎に設けられるチャネルは、素子全体では等価回路的にチャネルが並列接続となるように構成されるので、チャネル領域の抵抗分はユニットパターンを微細化してチャネル密度を上げることにより、小さくなり、素子全体の抵抗も小さくなる。しかし、シリコンデバイスの製造プロセスでは、ＬＳＩの微細加工技術などを駆使することにより、パターンの微細化は既に究極的なレベルと言える程に至っており、その結果、デバイス特性についても、ほぼ材料限界に近づきつつある。そこでＳｉＣやＧａＮなどのバンドギャップの広い半導体材料によってこの材料限界をブレークスルーしようという試みがなされている。
【０００５】
これらのバンドギャップの広い半導体材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにこれを利用すると、素子の抵抗が１００分の１以下になることが期待されている。ＳｉＣ半導体については、前述のように、シリコン半導体と同様にＭＯＳＦＥＴやＳＩＴデバイスの試作が行われており、優れた特性が得られたとの報告が既にされている。
【０００６】
ＳｉＣ半導体については、図８のＭＯＳＦＥＴの半導体基板の断面図に示すように、ＳｉＣ基板１上に積層されたｎ−型エピタキシャル層２ａの露出表面部からｐ−型ベース領域３ａ、３ｂの表面部にかけて堆積形成されるｎ型チャネル層５ａと、ｐ−型ベース領域３ａ、３ｂ内の表面部分に形成されるｎ＋ソース領域４ａ、４ｂと、このｎ＋ソース領域４ａ、４ｂと前記ｎ型チャネル層５ａとにより挟まれた、イオン注入によるｐ型チャネル層５ｂと、このチャネル層５ｂと前記ｎ型チャネル層５ａ上にゲート絶縁膜７を介して形成されるゲート電極８などによって構成されるＭＯＳＦＥＴデバイスが報告されている。このＳｉＣ半導体装置はノーマリオフ機能を有するＭＯＳＦＥＴのチャネル構造を有すると共に、オン時にｐ−型ベース領域３ａ、３ｂ間に空乏層が広がってもｎ型チャネル層５ａを高濃度にすることにより、オン抵抗の低減を図ることができる機能を有する（特許文献１）。
【０００７】
さらに、ＳｉＣ基板上に積層されたｎ型ドリフト層上に形成されるＭＯＳチャネル領域を低濃度のｐ型堆積膜とすることにより、オン抵抗を低減する構造のＳｉＣ−ＭＯＳＦＥＴにおいては、このｐ型堆積膜をイオン注入により選択的にｎ型ベース領域に変換して電流通路を形成することが必要であるが、このｎ型領域の厚さが制限されることによりゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという課題を解決するために、前記低濃度ｐ型堆積膜と高濃度ゲート層の間に低濃度のｎ型堆積層を介在させ、かつ、イオン注入によってｎ型に変換したベース領域を前記低濃度ｐ型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度ｐ型堆積膜（チャネル領域）との間のｎ型堆積膜の厚さを大きくする構造とするＳｉＣ−ＭＯＳＦＥＴが発表されている（特許文献２）。
【特許文献１】特開２００１−９４０９７号公報（要約）
【特許文献２】特開２００６−１４７７８９号公報（要約）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述のようにＳｉＣ半導体はシリコン半導体より絶縁破壊電界が大きいので、優れた耐圧特性が期待されるものの、シリコン半導体と同様に、チャネルの高密度化に有効なトレンチゲート型ＭＯＳデバイスを形成する場合、トレンチ形成プロセスにおいて、トレンチに曲率半径の小さいコーナー部分ができ易いため、このコーナー部分の表面を覆うゲート酸化膜にかかる電界が過大となり易くなり、その結果、ＳｉＣ半導体として本来得られるはずの優れた耐圧が得られないという問題が発生する。
【０００９】
従って、ＳｉＣ半導体では、この問題を回避するために、前述したトレンチゲート型構造ではなく、プレーナゲート型構造を選択してＭＯＳデバイスを製造していた。ところが、ＳｉＣ半導体ではシリコン半導体よりもＭＯＳチャネル中のキャリア移動度が低いことに加えて、元来、プレーナゲート型はトレンチゲート型に比べるとチャネルの高密度化レベルに限界があって低いので、ＳｉＣ−ＭＯＳデバイスの低オン抵抗化が思うようには進まなかった。
【００１０】
一方、ＳＩＴデバイスはゲート絶縁膜を使用しない構造であることから、そもそも、前述のような低耐圧でのゲート絶縁膜の絶縁破壊は発生しないが、ゲートに電圧を印加しない、無バイアス状態においてソースドレイン間が導通するという、いわゆるノーマリオンデバイスであることが、実際に回路への適用の際に大きな障害になる。言い換えると、ゲート回路が何らかのトラブルにより、破壊された場合にはパワーデバイスは電流を遮断する状態となるノーマリオフのデバイスの方が安全上好ましいのである。ＳＩＴデバイス構造を使用しつつ、前記ノーマリオンに起因する障害を回避する方法として、図５の等価回路に示すようなデバイス構成が提案されている。これはＳＩＴ２４と直列に低耐圧のノーマリオフデバイスであるＭＯＳＦＥＴ２３を接続して使用する構成である。ゲートにオフ信号が印加されると、ＭＯＳＦＥＴ２３は遮断状態となりＳＩＴ２４のソース領域の電位が上昇し、ゲートに負バイアスが印加されて、ＳＩＴがオフ状態となる。しかしながら、この構成では、ＳＩＴにＭＯＳＦＥＴが追加になり、小さなオン抵抗で面積を小さくできるというＳｉＣ半導体装置本来の利点が損なわれてしまう。
【００１１】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる絶縁ゲート型炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
特許請求の範囲の請求項１記載の発明によれば、一導電型高濃度炭化珪素半導体基板と、該基板の一表面上に堆積され、前記基板の不純物濃度より低濃度である一導電型炭化珪素半導体のドリフト層と、該ドリフト層中に前記基板表面に平行な方向に所定の間隔を有して埋め込み形成される他導電型ベース領域と、前記ドリフト層表面から前記他導電型ベース領域上に至るいずれかの深さにイオン注入により選択的に形成されると共に、前記他導電型ベース領域の前記所定の間隔に沿って離間形成される他導電型ウエル領域と、前記他導電型ウエル領域内の表面層に形成される一導電型高濃度第一ソース領域と、前記他導電型ウエル領域の離間部を含む表面に、該離間部を挟んで隣接する前記他導電型ウエル領域を相互に接続し、かつ前記第一ソース領域とは離間して形成される一導電型高濃度第二ソース領域と、前記第一ソース領域と前記第二ソース領域とに挟まれる前記他導電型ウエル領域表面にゲート絶縁膜を介して形成されるゲート電極と、前記第一ソース領域表面から前記他導電型ベース領域に達するトレンチと、該トレンチ内面に形成されるソース電極とを備える絶縁ゲート型炭化珪素半導体装置とすることにより、前記本発明の目的は達成される。
【００１３】
要するに本発明は、上述した課題を解決し、目的を達成するため、請求項１の発明にかかる絶縁ゲート型炭化珪素半導体装置では、ＳＩＴ構造とＭＯＳＦＥＴ構造をモノリシックにＳｉＣに含めたものであり、埋め込まれたゲート領域に接続するようにオーミック電極が形成されており、表面にイオン注入により選択的に形成されたｐウエル領域を有するＭＯＳＦＥＴが形成されて、ＳＩＴと横型ＭＯＳＦＥＴが接続される構成を有している。
【００１４】
特許請求の範囲の請求項２記載の発明によれば、前記一導電型第一ソース領域の不純物濃度が電圧印加時にも全体が空乏化しない１×１０１８ｃｍ−３以上である特許請求の範囲の請求項１記載の絶縁ゲート型炭化珪素半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記他導電型ベース領域の所定の間隔が２μｍ以下である請求項２記載の絶縁ゲート型炭化珪素半導体装置とすることがより好ましい。
【００１５】
特許請求の範囲の請求項４記載の発明によれば、前記一導電型の第一ソース領域と前記他導電型ベース領域とが前記基板表面に垂直な方向からみて相互に均等にオーバーラップしている特許請求の範囲の請求項３記載の絶縁ゲート型炭化珪素半導体装置とすることもできる。
特許請求の範囲の請求項５記載の発明によれば、前記第一ソース領域と前記第二ソース領域とに挟まれる前記他導電型ウエル領域表面にゲート絶縁膜を介して形成されるゲート電極が、前記第一ソース領域中央の主要部に対応するゲート絶縁膜上には設けられていない特許請求の範囲の請求項３記載の絶縁ゲート型炭化珪素半導体装置とすることがより好ましい。
【００１６】
特許請求の範囲の請求項６記載の発明によれば、前記他導電型ウエル領域が前記他導電型ベース領域に接する深さに形成されている特許請求の範囲の請求項５記載の絶縁ゲート型炭化珪素半導体装置とすることが望ましい。
特許請求の範囲の請求項７記載の発明によれば、前記他導電型ウエル領域の深さが前記他導電型ベース領域の最上部よりも浅くされると共に、前記トレンチ側壁に露出する前記他導電型ウエル領域と他導電型ベース領域に挟まれる前記一導電型ドリフト層表面に他導電型を備えるか、または前記一導電型ドリフト層とショットキー接合を構成する金属電極を備える特許請求の範囲の請求項５記載の絶縁ゲート型炭化珪素半導体装置とすることが好適である。
【００１７】
特許請求の範囲の請求項８記載の発明によれば、前記一導電型の第一と第二のソース領域を同一イオン注入工程にて作成する特許請求の範囲の請求項１記載の絶縁ゲート型炭化珪素半導体装置の製造方法とすることもできる。
【発明の効果】
【００１８】
本発明によれば、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる絶縁ゲート型炭化珪素半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本発明は、その要旨を超えないかぎり、以下説明する実施例の記載に限定されるものではない。
図１、２，３は本発明にかかるそれぞれ異なる絶縁ゲート型炭化珪素半導体装置の断面図である。図４は本発明にかかる絶縁ゲート型炭化珪素半導体装置の製造方法を主要な製造プロセスで示した断面図である。図５は本発明にかかる絶縁ゲート型炭化珪素半導体装置の等価回路図である。
【実施例１】
【００２０】
図１は、本発明にかかる第一の実施例を示したものである。この図において、ＳＩＴ構造はｎ＋領域（一導電型第一ソース領域）４１、ｐ＋領域（他導電型ベース領域）３９、ｎエピタキシャル層（一導電型ドリフト領域）３８およびｎ＋ＳｉＣ半導体基板（一導電型高濃度炭化珪素半導体基板）３７によって構成され、ＳＩＴ構造のゲートはｐ＋領域（他導電型ベース領域）３９に対応している。図１では、ＳＩＴ構造のソース領域に対応するｎ＋領域（一導電型第一ソース領域）４１は、金属電極と直接には接続されずに、ｎ＋領域４１と、ｐウエル領域（他導電型ウエル領域）４０の表面チャネル領域、ゲート酸化膜３６、ゲート電極３５、ｎ＋ソース領域（一導電型第二ソース領域）４２などからなる横型ＭＯＳＦＥＴ構造のドレイン領域を兼ねている。ゲート電極３５に負バイアスが印加されることにより、ｐウエル４０の表面のチャネルに反転層が形成される。ＳＩＴ構造のソース領域であるｎ＋第一ソース領域４１は前記横型ＭＯＳＦＥＴのドレインとなって直列に接続され、横型ＭＯＳＦＥＴのソース領域（ｎ＋第二ソース領域４２）からソース電極３４を経てソース３２によって外部に電流が取り出されることになり、このｎ＋第二ソース領域４２が素子全体のソース領域となる。高耐圧を維持する基本構造はＳＩＴと共通であり、ピンチオフ領域９（ｐ＋領域３９間隔）を２μｍ以下と狭くすることによってＳＩＴ構造を低耐圧でオフすることができる。
【００２１】
図１に示す絶縁ゲート型炭化珪素半導体装置の構造は、第一ソース領域４１をｐウエル領域４０より浅くした構造を備えている。この構造にするために、まず、ｐウエル領域４０を選択的イオン注入により形成し、その後、ｐウエル領域４０より浅くｎ＋領域となるようにイオン注入することにより第一ソース領域４１を形成する構成にされている。このように第一ソース領域４１を浅くすると共に、前述のようにピンチオフ領域９を２μｍ以下にすることにより、ピンチオフ電圧が低くなるため、前記第一ソース領域４１にかかる電界を低く抑制できるので、ゲート絶縁膜３６の信頼性が高くなる。また、この第一ソース領域の深さを深くすると、その分、ピンチオフ電圧が高くなり、ゲート絶縁膜３６の信頼性が低くなる。ピンチオフ領域９が２μｍを超えると、ピンチオフし難くなる。
【００２２】
また、実施例１では第一ソース領域４１の不純物濃度が１×１０１８ｃｍ−３以上の高濃度にされていることによって空乏層が広がり難くなるので、第一ソース領域４１の抵抗を低くすることができる。さらに、第一ソース領域４１を第二ソース領域４２と同程度に高濃度にする場合は、イオン注入を同時にできることと、前記横型ＭＯＳＦＥＴのチャネル長をセルフアラインで形成でき、そのためのマスク合わせが不要というプロセス上のメリットも得られる。従って、本発明の実施例１では、第一ソース領域４１の不純物濃度を１×１０１８ｃｍ−３以上の高濃度にすることと前記ピンチオフ領域９を２μｍ以下に狭くする条件は共に備えることが望ましい。
【００２３】
たとえば、実施例１で、耐圧１２００Ｖの半導体装置とするには、ｎ型ドリフト領域３８の不純物濃度は約１×１０１６ｃｍ−３程度、その厚さは約１０μｍ程度にする必要がある。この場合、第一ソース領域４１の不純物濃度を１×１０１８ｃｍ−３以上の高濃度にして、ピンチオフ領域９の幅を２μｍにすると、第一ソース領域４１には１００Ｖ程度の電圧が印加される。第一ソース領域４１の不純物濃度が１×１０１８ｃｍ−３未満の場合は、印加される電圧も１００Ｖ以下になるので好ましいが、第一ソース領域４１の抵抗が大きくなるので好ましくない。特に不純物濃度を１×１０１７ｃｍ−３程度にまで低くすると、第一ソース領域４１の抵抗がＭＯＳチャネルと同程度の高抵抗になるので、よくない。前述した第一ソース領域４１の不純物濃度が１×１０１８ｃｍ−３以上、ピンチオフ領域９の幅が２μｍ以下という範囲は、耐圧１２００Ｖ以上の半導体装置で、第一ソース領域４１の抵抗を高くしないで、かつ１００Ｖ以上の電圧がかからない条件で選ばれる範囲である。耐圧１２００Ｖ以上の場合は前記ｎ型ドリフト領域３８の不純物濃度が１×１０１６ｃｍ−３より、さらに低濃度になって第一ソース領域４１にかかる電圧が低くなるので、前記第一ソース領域４１とピンチオフ領域の条件を満たせば、問題ない。
【００２４】
さらに、実施例１では、前記ピンチオフ領域９が２μｍ以下である場合、前記第一ソース領域の幅（基板面に平行な方向の幅）を前記ピンチオフ領域９より幅を広くして、ｐ＋領域３９とオーバーラップさせると、第一ソース領域４１の幅が小さく成りすぎることがないのでプロセス的に好ましい。
等価回路は図５のようになり、ＭＯＳＦＥＴのゲート２１（図１では符号３１）へのゲート電圧印加により、オンオフ制御することが可能である。従って、この図１に示すデバイスはＳＩＴ構造にＭＯＳＦＥＴ構造を直列に接続させる構成を基本構造とすることで、ＳＩＴ構造にもかかわらず、ノーマリオフとすることが可能である。また、ゲート絶縁膜のコーナー部分（またはエッジ部分）には電界が印加されないことから、十分に大きな電圧がソース３２―ドレイン３０間に印加されても、ゲート絶縁膜の耐圧によって、素子全体の耐圧が制約されることがない。さらに、ＳＩＴと同様に、表面に高濃度のＳＩＴ構造のｎ＋ソース領域４１（第一ソース領域）が存在することから、ピンチオフ領域９を微細化することが可能であり、このことからＳＩＴ構造に横型ＭＯＳＦＥＴが直列に入っていても、素子全体の抵抗を小さく抑えることが可能となる。このことによって、ＳＩＴとＭＯＳＦＥＴの欠点を補い、両者の優れた特性を生かしたデバイスを提供することができるのである。たとえば、前記特許文献１中に記載の図１（本明細書に添付の図８に相当）に示すＭＯＳＦＥＴには、本明細書に添付の従来のＭＯＳＦＥＴにかかる図６と同様な構造が示されている。この図６または図８とのＭＯＳＦＥＴ構造と本発明の実施例１にかかる図１の構造とを比較すると、本発明の図１にかかる構成ではＳＩＴ構造のソース領域にあたるｎ＋領域４１（第一ソース領域）の濃度は、ＳＩＴ構造としてのソースとしての役割を果たすため１×１０１８ｃｍ−３以上とされ、前記図６のｎ＋表面領域２または図８のｎ＋チャネル領域５ａより高濃度に設定される。
【００２５】
一方、図６のｎ＋表面領域２の不純物濃度は１×１０１８ｃｍ−３未満であり、耐圧の電圧が印加された際に空乏化する程度の濃度にされる。図６のｎ＋表面領域２の不純物濃度を１×１０１８ｃｍ−３以上にすると、この領域のすべてが空乏化しなくなり、耐圧が低下するからである。一方、図１の構造では、耐圧の電圧が印加された場合、ｎ＋領域４１全体が空乏化しないように１×１０１８ｃｍ−３以上の高濃度にする必要があるという点が異なっている。またＳＩＴ構造に基づくピンチオフ特性を得るため、図１ではゲートのｐ＋領域３９の間隔を２μｍ以下に狭くすると共に、ＳＩＴ構造のｎ＋領域４１とゲートのｐ＋領域３９との位置関係について、ｎ＋領域４１の基板面に平行な方向の幅をゲートのｐ＋領域３９の間隔より大きくし、基板面に垂直な方向から見て、互いに重なるように配置することがプロセス上好ましい。
【００２６】
図２ではゲートの入力容量をできるかぎり最小とするため、ＳＩＴ構造のソース領域４１直上に位置するゲート電極３５部分を除去した構造である。このようにゲート電極を図２に示すゲート電極３５ａのように小さくすることにより、ゲート面積が小さくなって入力容量が小さくなる分、高速動作が可能となる。従来技術にかかる前記図６においては、同様にｎ＋表面領域２の上に相当するゲート電極１１を除去すると、ｎ＋表面領域２が空乏化しにくくなることから耐圧が得にくくなり、またゲートに正バイアスした場合、表面の電子濃度の増加が期待できないため、オン抵抗が高くなる。本発明の図２ではｎ＋領域４１はもともと高濃度で低抵抗領域のため、このような影響は実質的に無い。
【００２７】
図３では、ＭＯＳＦＥＴのｐウエル領域４０ａがＳＩＴ構造のゲート３９よりも浅く形成されており、直接には接触していない。基本的な動作において図１との違いは見られないが、製造上イオン注入などをつかって浅くｐウエルを作りたい場合に有利となる。さらに、ゲート電極の構造を図２のようにＳＩＴ構造のソースに相当するｎ＋領域４１直上には設けない構造とすることもできる。
【００２８】
図４では本発明の製造方法の一例を主要な製造ステップ毎の断面図により示す。イオン注入直後の領域を鎖線で示し、活性化処理後の領域を実線で示す。高濃度ｎ＋ＳｉＣ単結晶サブストレート３７上に、厚さと濃度の制御されたｎ−ドリフト領域３８をＳｉＣエピタキシャル成長により積層した基板９を用いる。ＳＩＴ構造のゲートとなる埋め込み領域を形成するため、図４（ａ）に示すように、ｎドリフト領域３８の表面にｐ型不純物となる、たとえばボロンやアルミをイオン注入する。このｐ注入領域５１はＳＩＴ構造のゲート領域３９となるため、できるだけ高濃度が好ましく、望むらくは１×１０１９ｃｍ−３以上が好ましい。このとき、５００℃前後の高温にてイオン注入すると、その後の熱処理において活性化が容易となるため、イオン注入マスク５２は高温に耐えるＳｉＯ２膜などが好ましく用いられる。図４（ｂ）において、その後の活性化熱処理に引き続き、ドリフト領域３８と同程度の不純物濃度のｎ型エピタキシャル層３８ａを０．５〜３μｍ程度形成する。図４（ｃ）に示すように、横型ＭＯＳＦＥＴのｐウエル領域４０の形成のためのイオン注入を行う。不純物濃度は５×１０１６〜５×１０１７ｃｍ−３程度である。図４（ａ）と同様にボロンやアルミをイオン注入して形成される注入領域５５は、同図ではｐ＋ゲート領域３９に到達するように描かれているが、必ずしもその必要はなく、到達しなくてもよい。図４（ｄ）にて高温熱処理にて活性化を行い、ｐウエル領域４０とする。図４（ｅ）で横型ＭＯＳＦＥＴのｎ＋ソース領域４２（第二ソース領域）とＳＩＴ構造のソースｎ＋領域４１（第一ソース領域）となるそれぞれイオン注入領域５９と５７を同時に矢印５８で示すイオン注入にて形成する。このイオン注入の際にもｎ型不純物である窒素やリンのイオン注入を、前述と同様にＳｉＯ２膜マスク６０を用いて高温にて行う方が後の熱処理での活性化が容易になる。このときの不純物濃度は、共に低抵抗であって電極金属とオーミック接触が容易に形成され、ほとんど内部に空乏層の広がらないような不純物高濃度の条件として、１×１０１８ｃｍ−３以上、１×１０２１ｃｍ−３程度以下とする。図４（ｆ）では活性化熱処理を行って横型ＭＯＳＦＥＴのソース領域４２（第二ソース領域）とＳＩＴ構造のソース領域４１（第一ソース領域）とする。図４（ｇ）では、熱酸化やＣＶＤ膜形成によりゲートを構成するＳｉＯ２膜などからなるゲート絶縁膜３６を形成し、その上にゲート電極３５を形成する。図４（ｈ）ではＳＩＴ構造のゲートｐ＋領域３９を露出させるためにウエハ表面からトレンチ６５を掘ってその凹部内表面にオーミック性を示すソース電極３４（図１）を形成する。以下、その他の電極形成の工程は従来技術と同様であるので省いた。なお、図４（ｃ）において、ｐウエル用注入領域５５の形成深さを、ＳＩＴ構造のゲートｐ＋領域３９と接触しない程度に浅く設定した場合、図４（ｈ）以降の電極形成において、相互に接触するソース電極３４とｎ型領域３８とがオーッミック接触となることを回避するために、ソース電極３４を構成する金属とｎ型領域３８を構成するｎ型炭化珪素半導体との接触がショットキー接合になるようなソース電極３４の金属を選択するか、または、図４（ｈ）に示すようにソース電極３４形成用トレンチ６５の形成後に、このトレンチ６５の側壁にｐ型不純物を注入して熱処理し活性化して、図３に破線で示すようなｐ型領域２６を形成する方法をとることができる。この場合にはトレンチ６５の形成工程は、ゲート絶縁膜６３にとって好ましくない活性化熱処理履歴を与えないようにするため、ゲート絶縁膜３６の形成前、すなわち図４の（ｇ）と（ｆ）の間に実施する必要がある。前述の条件を満足するショットキー金属としては、具体的にはＮｉやＴｉ、Ａｕ、Ｐｔなどが好ましい。さらに図示しないが、前記高濃度ｎ＋ＳｉＣ単結晶サブストレート３７の裏面にはドレイン電極３３が形成される。
【産業上の利用可能性】
【００２９】
以上のように、本発明にかかる縦型半導体装置は、インバータや電力変換装置に利用されており、近年では自動車などのモーター駆動へも利用される。
【図面の簡単な説明】
【００３０】
【図１】本発明にかかる絶縁ゲート型炭化珪素半導体装置の断面図である（その１）。
【図２】本発明にかかる絶縁ゲート型炭化珪素半導体装置の断面図である（その２）。
【図３】本発明にかかる絶縁ゲート型炭化珪素半導体装置の断面図である（その３）。
【図４】本発明にかかる絶縁ゲート型炭化珪素半導体装置の製造方法を主要な製造プロセスで示した断面図である。
【図５】本発明にかかる絶縁ゲート型炭化珪素半導体装置の等価回路図である。。
【図６】従来の電界効果トランジスタ（ＭＯＳＦＥＴ）を示す断面図である。
【図７】従来の静電誘導トランジスタ（ＳＩＴ）を示す断面図である。
【図８】従来の異なる電界効果トランジスタ（ＭＯＳＦＥＴ）を示す断面図である。
【符号の説明】
【００３１】
３０  ドレイン
３１  ゲート
３２  ソース
ドレイン電極
３４  ソース電極
３５、３５ａ  ゲート電極
３６  ゲート絶縁膜
３７  ＳｉＣ半導体基板
３８、３８ａ  ＳＩＣドリフト層
３９  ｐ＋ゲート領域
４０、４０ａ  ｐウエル領域
４１  第一ソース領域
４２  第二ソース領域
５０、５４、５８  イオン注入
５１、５５、５７、５９  イオン注入領域
５２、５６、６０  マスク
６５  トレンチ。
【図１】
2008172007.tif 000003
【図２】
2008172007.tif 000004
【図３】
2008172007.tif 000005
【図４】
2008172007.tif 000006
【図５】
2008172007.tif 000007
【図６】
2008172007.tif 000008
【図７】
2008172007.tif 000009
【図８】
2008172007.tif 000010