(57)【要約】【課題】サイドウォールスペーサとしての機能を果たすとともに、応力膜の応力を効果的にチャネル領域に伝えることを可能にする。【解決手段】半導体領域１１と、半導体領域１１上にゲート絶縁膜１２を介して形成したゲート電極１３と、ゲート電極１３両側の半導体領域１１に形成したエクステンション領域１４、１５と、それを介して形成したソース・ドレイン領域１６、１７と、ゲート電極１３側壁およびエクステンション領域１４、１５上を被覆する絶縁膜２４と、半導体領域１１上を被覆してゲート電極１３下方の半導体領域１１に応力を印加する応力膜３１とを有し、絶縁膜２４は、ソース・ドレイン領域１６、１７を形成する際にゲート電極１３側壁に形成された複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなることを特徴とする。【選択図】図１
2008071851.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極両側の前記半導体領域に形成されたエクステンション領域と、
前記ゲート電極両側の前記半導体領域に前記エクステンション領域を介して形成されたソース・ドレイン領域と、
前記ゲート電極側壁および前記エクステンション領域上を被覆するように形成された絶縁膜と、
前記半導体領域上を被覆して前記ゲート電極下方の前記半導体領域に応力を印加する応力膜と、
を有し、
前記絶縁膜は、前記ソース・ドレイン領域を形成する際に前記ゲート電極側壁に形成された複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなる
ことを特徴とする半導体装置。
【請求項２】
前記絶縁膜は酸化シリコン膜からなり、
前記応力膜は窒化シリコン膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極上およびソース・ドレイン領域上に形成された導体層
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極両側の前記半導体領域にエクステンション領域を形成する工程と、
前記ゲート電極両側の前記半導体領域上に複数層からなるサイドウォール絶縁膜を形成する工程と、
前記ゲート電極両側の前記半導体領域に前記エクステンション領域を介して該エクステンション領域よりも高濃度のソース・ドレイン領域を形成する工程と、
前記ゲート電極上および前記ソース・ドレイン領域上に前記ソース・ドレイン領域よりも低抵抗な導体層を形成する工程と、
前記ゲート電極下方の前記半導体領域に応力を印加するもので、前記導体層および前記絶縁膜を被覆する応力膜を形成する工程と
を備え、
前記ソース・ドレイン領域を形成した後で前記応力膜を形成する前に、前記サイドウォール絶縁膜の一部を除去加工して前記ゲート電極側壁および前記エクステンション領域を被覆する絶縁膜を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁膜は、前記サイドウォール絶縁膜の少なくとも最下層を残すように、前記サイドウォール絶縁膜のそれ以外の層を除去して形成され、前記導体層を形成する際のマスクになる
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記サイドウォール絶縁膜の一部を除去して前記絶縁膜を形成する工程は、前記導体層を形成する工程の直前、もしくは前記導体層を形成する工程の直後に行う
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレスライナー膜によりチャネル形成流量に応力を印加した半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の駆動能力向上技術として、ライナー窒化シリコン（ＳｉＮ）膜の高い応力（ストレス）を利用して移動度を向上させる方法が、６５ｎｍ世代以降の先端半導体技術として主流である。このライナー窒化シリコン膜のような応力膜を形成する技術は、ＭＯＳＦＥＴ形成およびサリサイド層を形成した後に行われ、サイドウォールスペーサの上方に高い応力を有する絶縁膜を形成することで、トランジスタのチャネル部分へ応力（引張応力もしくは圧縮応力）を加え、キャリア移動度を向上させるものである（例えば、特許文献１、非特許文献１参照。）。
【０００３】
したがって、チャネル部分への応力のかかり方はチャネルから応力膜までの絶縁膜形状にも敏感に影響し、またゲート電極およびサイドウォールスペーサの幅や形状に大きく依存することになる。よって、サイドウォールスペーサの形成方法は、ＭＯＳＦＥＴやサリサイド層の形成だけでなく、応力膜の応力を効率よくチャネル領域に与える意味でも最適化が重要となる。
【０００４】
しかしながら、サイドウォールスペーサ形状の最適化はＭＯＳＦＥＴや拡散抵抗の特性最適化の方向と、応力膜からの応力を効果的に伝える最適化の方向が相反する方向であり、しきい値電圧Ｖthのロールオフなどの特性を最適化しながら、応力を効果的に与えるプロセス構築は難しい。
【０００５】
ここで、サイドウォールスペーサ構造がＳＩＮ／ＳｉＯ2の２層構造の場合の応力膜を用いた従来のプロセス例を、図１３の製造工程断面図によって説明する。以下の説明は、単体ＭＯＳＦＥＴに対する説明であって、ＮＭＯＳ、ＰＭＯＳの特定はしないが、ＮＭＯＳ、ＰＭＯＳ両方に適用できるものである。
【０００６】
図１３（１）に示すように、シリコン基板１１１上にゲート絶縁膜１１２を介してゲート長Ｌmin＝４０ｎｍのゲート電極１１３を形成した後、このゲート電極１１３両側のシリコン基板１１１に接合深さＸj＝３０ｎｍ程度のエクステンション拡散層領域１１４、１１５を形成する。次いで、上記ゲート電極１１３等を被覆するように、酸化シリコン（ＳｉＯ2）膜１２１を１５ｎｍの厚さに形成し、続いて窒化シリコン（ＳｉＮ）膜１２２を５０ｎｍの厚さに形成する。次いで、上記窒化シリコン膜１２２と酸化シリコン膜１２１とに全面エッチバックを行い、幅５０ｎｍのサイドウォールスペーサ１２４、１２５を形成する。その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１１６、１１７を形成する。
【０００７】
次に、図１３（２）に示すように、ソース・ドレイン領域１１６、１１７およびゲート電極１１３上のシリコンが露出している領域にサリサイド層１１８、１１９および１２０を形成する。これにより、ソース・ドレイン領域１１６、１１７およびゲート電極１１３の低抵抗化が図れる。上記サリサイド層形成工程では、まず、ニッケルを９ｎｍの膜厚に形成した後、３５０℃でＲＴＡを行い、ニッケルシリサイド層を形成後、硫酸（Ｈ2ＳＯ4）によるウエットエッチングで未反応なニッケル層を除去する。さらに、５００℃でＲＴＡを行い、層転移させて低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。
【０００８】
次に、図１３（３）に示すように、応力膜１３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成し、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成する。
【０００９】
次に、サイドウォールスペーサ構造がＳｉＯ2／ＳｉＮ／ＳｉＯ2の３層構造の場合の応力膜を用いた従来のプロセス例を、図１４の製造工程断面図によって説明する。以下の説明は、単体ＭＯＳＦＥＴに対する説明であって、ＮＭＯＳ、ＰＭＯＳの特定はしないが、ＮＭＯＳ、ＰＭＯＳ両方に適用できるものである。
【００１０】
図１４（１）に示すように、シリコン基板１１１上にゲート絶縁膜１１２を介してゲート長Ｌmin＝４０ｎｍのゲート電極を形成した後、このゲート電極１１３両側のシリコン基板１１１に接合深さＸj＝３０ｎｍ程度のエクステンション拡散層領域１１４、１１５を形成する。次いで、上記ゲート電極１１３等を被覆するように、酸化シリコン（ＳｉＯ2）膜１２１を２０ｎｍの厚さに形成し、続いて窒化シリコン（ＳｉＮ）膜１２２を４０ｎｍの厚さに形成し、さらに酸化シリコン（ＳｉＯ2）膜１２３を１５ｎｍの厚さに形成する。次いで、上記酸化シリコン膜１２３と窒化シリコン膜１２２と酸化シリコン膜１２１とに全面エッチバックを行い、幅６０ｎｍのサイドウォールスペーサ１２６、１２７を形成する。その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１１６、１１７を形成する。
【００１１】
次に、図１４（２）に示すように、ソース・ドレイン領域１１６、１１７およびゲート電極１１３上のシリコンが露出している領域にサリサイド層１１８、１１９および１２０を形成する。これにより、ソース・ドレイン領域１１６、１１７およびゲート電極１１３の低抵抗化が図れる。上記サリサイド層形成工程では、まず、ニッケルを９ｎｍの膜厚に形成した後、３５０℃でＲＴＡを行い、ニッケルシリサイド層を形成後、硫酸（Ｈ2ＳＯ4）によるウエットエッチングで未反応なニッケル層を除去する。さらに、５００℃でＲＴＡを行い、層転移させて低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。
【００１２】
次に、図１４（３）に示すように、応力膜１３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成し、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成する。
【００１３】
【特許文献１】再公表特許ＷＯ２００２／０４３１５１号公報
【非特許文献１】H.S.Yang,他著  「Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing」２００４  ＩＥＥＥ  ＩＥＤＭ（International Electron Devices Meeting）  ２００４年
【発明の開示】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、サイドウォールスペーサの厚みにより、応力膜の応力をチャネル領域に印加する効果が低減される点であり、サイドウォールスペーサを薄くすると、エクステンション領域が短くなり、ＭＯＳＦＥＴの特性劣化につながる。このように、トランジスタ特性の最適化と、応力膜からの応力を効果的に伝える最適化とが相反するため、しきい値電圧Ｖthのロールオフなどの特性を最適化しながら、応力を効果的に与えることが難しい点である。
【００１５】
本発明は、サイドウォールスペーサとしての機能を果たすとともに、応力膜の応力を効果的にチャネル領域に伝えることを課題とする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体領域と、半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極両側の前記半導体領域に形成されたエクステンション領域と、前記ゲート電極両側の前記半導体領域に前記エクステンション領域を介して形成されたソース・ドレイン領域と、前記ゲート電極側壁および前記エクステンション領域上を被覆するように形成された絶縁膜と、前記半導体領域上を被覆して前記ゲート電極下方の前記半導体領域に応力を印加する応力膜とを有し、前記絶縁膜は、前記ソース・ドレイン領域を形成する際に前記ゲート電極側壁に形成された複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなることを特徴とする。
【００１７】
本発明の半導体装置では、前記ゲート電極側壁および前記エクステンション領域上を被覆するように形成された絶縁膜は、複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなることから、サイドウォール絶縁膜の一部を除去する前にソース・ドレイン領域が形成されることでエクステンション領域を確定することができ、サイドウォール絶縁膜の一部を除去した後に応力膜が形成されることで、除去した分だけ、応力膜の応力の伝達を阻害するサイドウォール絶縁膜が薄くなると共に、応力膜がチャネル領域に近づくので、応力膜の応力がチャネル領域に伝わり易くなる。
【００１８】
本発明の半導体装置の製造方法は、半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極両側の前記半導体領域にエクステンション領域を形成する工程と、前記ゲート電極両側の前記半導体領域上に複数層からなるサイドウォール絶縁膜を形成する工程と、前記ゲート電極両側の前記半導体領域に前記エクステンション領域を介して該エクステンション領域よりも高濃度のソース・ドレイン領域を形成する工程と、前記ゲート電極上および前記ソース・ドレイン領域上に前記ソース・ドレイン領域よりも低抵抗な導体層を形成する工程と、前記ゲート電極下方の前記半導体領域に応力を印加するもので、前記導体層および前記絶縁膜を被覆する応力膜を形成する工程とを備え、前記ソース・ドレイン領域を形成した後で前記応力膜を形成する前に、前記サイドウォール絶縁膜の一部を除去加工して前記ゲート電極側壁および前記エクステンション領域を被覆する絶縁膜を形成する工程を有する
ことを特徴とする。
【００１９】
本発明の半導体装置の製造方法では、ソース・ドレイン領域を形成した後で応力膜を形成する前に、サイドウォール絶縁膜の一部を除去加工してゲート電極側壁およびエクステンション領域を被覆する絶縁膜を形成する工程を有することから、サイドウォール絶縁膜の一部を除去する前にソース・ドレイン領域を形成することで、サイドウォール絶縁膜によりエクステンション領域を確定することができ、サイドウォール絶縁膜の一部を除去した後に応力膜を形成することで、除去した分だけ、応力膜の応力の伝達を阻害するサイドウォール絶縁膜が薄くなると共に、応力膜をチャネル領域に近づけることができるので、応力膜の応力がチャネル領域に伝わり易くなる。
【発明の効果】
【００２０】
本発明の半導体装置によれば、ＭＯＳＦＥＴの物理パラメータを変えずにチャネル領域に印加される応力を高めることができるため、移動度上昇による性能向上ができるので、オン電流（Ｉon）−オフ電流（Ｉoff）において効果が高めることができるという利点がある。
【００２１】
本発明の半導体装置の製造方法によれば、ＭＯＳＦＥＴ物理パラメータを変えずにチャネル領域に印加される応力を高めることができるため、移動度上昇による性能向上ができるので、オン電流（Ｉon）−オフ電流（Ｉoff）において効果が高めることができるという利点がある。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２３】
図１に示すように、半導体装置１は以下のような構成をなす。すなわち、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成されている。
【００２４】
上記ゲート電極１３両側の半導体領域１１にはエクステンション領域１４、１５が形成されている。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成されている。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００２５】
上記ゲート電極１３の側壁および上記エクステンション領域１４、１５上を被覆するように絶縁膜２４が形成されている。この絶縁膜２４は、上記ゲート電極１３側壁に形成された複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなり、例えば１０ｎｍ〜１５ｎｍの厚さの酸化シリコン膜で形成されている。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。また、エクステンション領域１４、１５上の絶縁膜２４の幅（ゲート長方向の長さ）は、例えば５０ｎｍとした。また、絶縁膜２４が酸化シリコン膜で形成されていることから、ゲート電極１３にかかる後に説明する応力膜３１の応力が緩和される。
【００２６】
上記ゲート電極１３の両側の半導体領域１１には、上記エクステンション領域１４、１５を介して、ソース・ドレイン領域１６、１７が形成されている。このソース・ドレイン領域１６、１７は、上記エクステンション領域１４、１５よりも高濃度に形成され、例えば接合深さＸj＝１３０ｎｍに形成されている。
【００２７】
上記ソース・ドレイン領域１６、１７上のシリコンが露出している領域には、上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９が形成されているとともに、ゲート電極１３上のシリコンが露出している領域には、上記ゲート電極１４よりも低抵抗な導体層２０が形成されている。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。この導体層１８、１９、２０は、例えばニッケルシリサイド層で形成されている。なお、上記導体層１８、１９、２０を形成する金属には、上記ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。また上記絶縁膜２４は、自然酸化膜除去のエッチングを行っても残るような膜厚以上の厚さに形成することが好ましい。
【００２８】
上記半導体領域１１上を被覆して上記ゲート電極１３下方の上記半導体領域１１に応力を印加する応力膜３１が形成されている。この応力膜３１は、ｎＭＯＳに対しては１ＧＰａの引張応力膜で形成され、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜で形成され、例えば各々２０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍ〜７０ｎｍの膜厚で形成されている。
【００２９】
上記第１実施例では、ゲート電極１３側壁およびエクステンション領域１４、１５上を被覆するように形成された絶縁膜２４は、複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなることから、サイドウォール絶縁膜の一部を除去する前にソース・ドレイン領域１６、１７が形成されることでエクステンション領域１４、１５を確定することができ、サイドウォール絶縁膜の一部を除去した後に応力膜３１が形成されることで、除去した分だけ、応力膜３１の応力の伝達を阻害するサイドウォール絶縁膜が薄くなると共に、応力膜３１がゲート電極１３下方の半導体領域１１に形成されるチャネル領域に近づくので、応力膜３１の応力がチャネル領域に伝わり易くなる。よって、ＭＯＳＦＥＴの物理パラメータを変えずにチャネル領域に印加される応力を高めることができるため、移動度上昇による性能向上ができるので、オン電流（Ｉon）−オフ電流（Ｉoff）において効果が高めることができるという利点がある。
【００３０】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
【００３１】
図２に示すように、半導体装置２は、絶縁膜２４の構成以外、前記半導体装置１と同様な構成をなす。すなわち、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３が形成されている。上記ゲート電極１３両側の半導体領域１１にはエクステンション領域１４、１５が形成されている。上記ゲート電極１３の側壁および上記エクステンション領域１４、１５上を被覆するように絶縁膜４６が形成されている。この絶縁膜４６は、上記ゲート電極１３側壁に形成された複数層からなるサイドウォール絶縁膜の一部を除去した少なくとも最下層からなり、ここでは２層の第１サイドウォール絶縁膜４１、第２サイドウォール絶縁膜４２からなる。上記第１サイドウォール絶縁膜４１は、例えば１０ｎｍの厚さの酸化シリコン膜で形成され、第２サイドウォール絶縁膜４２は、例えば４０ｎｍの窒化シリコン膜で形成されている。また、エクステンション領域１４、１５上の絶縁膜２４の幅（ゲート長方向の長さ）は、例えば５０ｎｍとした。
【００３２】
上記ゲート電極１３の両側の半導体領域１１には、上記エクステンション領域１４、１５を介して、ソース・ドレイン領域１６、１７が形成されている。このソース・ドレイン領域１６、１７は、上記エクステンション領域１４、１５よりも高濃度に形成されている。
【００３３】
上記ソース・ドレイン領域１６、１７上のシリコンが露出している領域には、上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９が形成されているとともに、ゲート電極１３上のシリコンが露出している領域には、上記ゲート電極１４よりも低抵抗な導体層２０が形成されている。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。この導体層１８、１９、２０は、例えばニッケル、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等のシリサイド層を用いることができる。また上記絶縁膜２４は、自然酸化膜除去のエッチングを行っても残るような膜厚以上の厚さに形成することが好ましい。
【００３４】
上記半導体領域１１上を被覆して上記ゲート電極１３下方の上記半導体領域１１に応力を印加する応力膜３１が形成されている。この応力膜３１は、ｎＭＯＳに対しては１ＧＰａの引張応力膜で形成され、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜で形成され、例えば各々２０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍ〜７０ｎｍの膜厚で形成されている。
【００３５】
上記第２実施例では、上記第１実施例と同様な効果が得られるともに、絶縁膜４６を２層に形成したことで、導体層１８、１９、２０を形成するサリサイドプロセスの際の前処理として行われる自然酸化膜の除去工程における絶縁膜４６のエッチング耐性が高められるという利点がある。
【００３６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図３〜図４の製造工程断面図によって説明する。
【００３７】
図３（１）に示すように、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００３８】
次に、上記ゲート電極１３両側の半導体領域１１にエクステンション領域１４、１５を形成する。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００３９】
次いで、上記ゲート電極１３等を被覆するように、上記半導体領域１１上に、複数層（例えば２層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜２１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜２２を例えば窒化シリコン（ＳｉＮ）膜で形成する。上記酸化シリコン膜は例えば１５ｎｍの厚さに形成され、上記窒化シリコン膜は例えば５０ｎｍの厚さに形成される。次いで、上記第２サイドウォール絶縁膜２２と第１サイドウォール絶縁膜２１とに全面エッチバックを行い、ゲート電極１３の両側に、サイドウォール絶縁膜２３を形成する。このとき、サイドウォール絶縁膜２３は、幅（ゲート電極１３の側壁における厚さ）が５０ｎｍとなった。
【００４０】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４、１５よりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６、１７を形成する。
【００４１】
次に、図３（２）に示すように、上記サイドウォール絶縁膜２３の上層の第２サイドウォール絶縁膜２２〔前記図３（１）参照〕を、例えば等方性エッチングにより除去する。この等方性エッチングでは、例えばエッチング液に熱リン酸を用いる。これにより、上記ゲート電極１３の側壁およびエクステンション領域１４、１５上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２４が形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２４は、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３の側壁およびエクステンション領域１４、１５上には１５ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００４２】
次に、図４（３）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６、１７上のシリコンが露出している領域に上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９および２０を形成するとともに、ゲート電極１３上のシリコンが露出している領域に上記ゲート電極１３よりも低抵抗な導体層２０を形成する。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。
【００４３】
上記サリサイドプロセスでは、ゲート電極１３の側壁に第１サイドウォール絶縁膜２１からなる絶縁膜２４が形成されているため、この絶縁膜２４によってゲート電極１３上に形成される導体層２０とソース・ドレイン領域１６、１７上に形成される導体層１８、１９とが分離されるので、ゲート電極１３とソース・ドレイン領域１６、１７とが導体層１８〜２０によってショートすることはない。また、上記金属層を堆積する前に金属層の成膜表面に生じている自然酸化膜を除去するウエットエッチングを行っても、酸化シリコンからなる絶縁膜２４の膜厚が自然酸化膜の膜厚（例えば、通常は０．５ｎｍ以下）に対して十分に厚い膜厚（ここでは１５ｎｍ）となっているため、絶縁膜２４が除去されて、ゲート電極１３やエクステンション領域１４、１５が露出されることはなく、ゲート電極１３側壁やエクステンション領域１４、１５上にシリサイドが形成されない十分な膜厚が残される。したがって、上記絶縁膜２４は、自然酸化膜除去のエッチングを行っても残るような膜厚以上の厚さに形成することが好ましい。
【００４４】
次に、図４（３）に示すように、応力膜３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成し、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を５０ｎｍ〜７０ｎｍの膜厚で形成する。
【００４５】
上記第１実施例では、従来、サイドウォールスペーサとして残していた第２サイドウォール絶縁膜２２を除去したので、その分、応力膜３１をゲート電極１３下の半導体領域１１に形成されるチャネル領域に近づけることが可能になるため、チャネル部分に印加される応力を、従来構造より強くすることが可能になる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【００４６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図５〜図６の製造工程断面図によって説明する。
【００４７】
図５（１）に示すように、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００４８】
次に、上記ゲート電極１３両側の半導体領域１１にエクステンション領域１４、１５を形成する。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００４９】
次いで、上記ゲート電極１３等を被覆するように、上記半導体領域１１上に、複数層（例えば２層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜２１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜２２を例えば窒化シリコン（ＳｉＮ）膜で形成する。上記酸化シリコン膜は例えば１０ｎｍの厚さに形成され、上記窒化シリコン膜は例えば５０ｎｍの厚さに形成される。次いで、上記第２サイドウォール絶縁膜２２と第１サイドウォール絶縁膜２１とに全面エッチバックを行い、ゲート電極１３の両側に、サイドウォール絶縁膜２３を形成する。このとき、サイドウォール絶縁膜２３は、幅（ゲート電極１３の側壁における厚さ）が５０ｎｍとなった。
【００５０】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４、１５よりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６、１７を形成する。
【００５１】
次に、図５（２）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６、１７上のシリコンが露出している領域に上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９および２０を形成するとともに、ゲート電極１３上のシリコンが露出している領域に上記ゲート電極１４よりも低抵抗な導体層２０を形成する。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。
【００５２】
上記サリサイドプロセスでは、上記金属層を堆積する前に金属層の成膜表面に生じている自然酸化膜を除去するウエットエッチングを行うことが好ましい。
【００５３】
次に、図６（３）に示すように、上記サイドウォール絶縁膜２３の上層の第２サイドウォール絶縁膜２２〔前記図５（１）参照〕を、例えば等方性エッチングにより除去する。この等方性エッチングでは、例えばエッチング液に熱リン酸を用いる。これにより、上記ゲート電極１３の側壁およびエクステンション領域１４、１５上を被覆するように第１サイドウォール絶縁膜２１からなる絶縁膜２４が形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜２１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜２４は、第１サイドウォール絶縁膜２１からなるため、ゲート電極１３の側壁およびエクステンション領域１４、１５上には１０ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００５４】
次に、図６（４）に示すように、応力膜３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を、各々２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００５５】
上記第２実施例では、上記第１実施例のサリサイド形成工程と第２サイドウォール絶縁膜２２の除去工程の順番を入れ替え、サリサイド形成工程を実施した後に第２サイドウォール絶縁膜２２の除去工程を実施するようにした。これにより、サリサイド形成工程で行う自然酸化膜を除去するウエットエッチングによって、第１サイドウォール絶縁膜２１が第２サイドウォール絶縁膜２２に被覆されているため、膜厚が薄くなるようなことはない。すなわち、自然酸化膜除去のウエットエッチング耐性が高められる。よって、第１実施例よりも、第１サイドウォール絶縁膜２１、すなわち絶縁膜２４の膜厚を薄く形成することができる。言い換えれば、自然酸化膜の除去工程で生じる削れ量を見込んで第１サイドウォール絶縁膜２１を厚く形成する必要がない。そこで、この第２実施例では、前第１実施例よりも５ｎｍ薄く形成した。これにより、応力膜３１の応力がさらにチャネル領域にかかりやすくなる。また、電気的にゲート電極１３の界面準位の発生に対しても強くなる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【００５６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図７〜図８の製造工程断面図によって説明する。
【００５７】
図７（１）に示すように、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００５８】
次に、上記ゲート電極１３両側の半導体領域１１にエクステンション領域１４、１５を形成する。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００５９】
次いで、上記ゲート電極１３等を被覆するように、上記半導体領域１１上に、複数層（例えば３層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜４１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜４２を例えば窒化シリコン（ＳｉＮ）膜で形成し、第３サイドウォール絶縁膜４３を例えば酸化シリコン（ＳｉＯ2）膜で形成する。上記各絶縁膜は下層より順に、例えば１５ｎｍの厚さの酸化シリコン膜で形成され、例えば４０ｎｍの厚さの窒化シリコン膜で形成され、例えば２０ｎｍの厚さの酸化シリコン膜で形成される。次いで、上記第３サイドウォール絶縁膜４３から第１サイドウォール絶縁膜４１まで全面エッチバックを行い、ゲート電極１３の両側に、サイドウォール絶縁膜４４を形成する。このとき、サイドウォール絶縁膜４４は、幅（ゲート電極１３の側壁における厚さ）が５０ｎｍとなった。
【００６０】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４、１５よりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６、１７を形成する。
【００６１】
次に、図７（２）に示すように、上記サイドウォール絶縁膜４４の上層の第３サイドウォール絶縁膜４３〔前記図７（１）参照〕を、例えばウエットエッチングにより除去する。このウエットエッチングでは、例えばエッチング液にフッ酸を用いる。この結果、第１、第２サイドウォール絶縁膜４１、４２が残る。
【００６２】
続いて、図７（３）に示すように、上記サイドウォール絶縁膜４４の上層の第２サイドウォール絶縁膜４２〔前記図７（２）参照〕を、例えば等方性エッチングにより除去する。この等方性エッチングでは、例えばエッチング液に熱リン酸を用いる。これにより、上記ゲート電極１３の側壁およびエクステンション領域１４、１５上を被覆するように第１サイドウォール絶縁膜４１からなる絶縁膜４５が形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜４１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。この絶縁膜４５は、第１サイドウォール絶縁膜４１からなるため、ゲート電極１３の側壁およびエクステンション領域１４、１５上には１５ｎｍの厚さの薄膜で形成されることになる。このように、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００６３】
次に、図８（４）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６、１７上のシリコンが露出している領域に上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９および２０を形成するとともに、ゲート電極１３上のシリコンが露出している領域に上記ゲート電極１４よりも低抵抗な導体層２０を形成する。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。
【００６４】
上記サリサイドプロセスでは、ゲート電極１３の側壁に第１サイドウォール絶縁膜４１からなる絶縁膜４５が形成されているため、この絶縁膜４５によってゲート電極１３上に形成される導体層２０とソース・ドレイン領域１６、１７上に形成される導体層１８、１９とが分離されるので、ゲート電極１３とソース・ドレイン領域１６、１７とが導体層１８〜２０によってショートすることはない。また、上記金属層を堆積する前に金属層の成膜表面に生じている自然酸化膜を除去するウエットエッチングを行っても、酸化シリコンからなる絶縁膜４５の膜厚が自然酸化膜の膜厚（例えば、通常は０．５ｎｍ以下）に対して十分に厚い膜厚（ここでは１５ｎｍ）となっているため、絶縁膜４５が除去されて、ゲート電極１３やエクステンション領域１４、１５が露出されることはなく、ゲート電極１３側壁やエクステンション領域１４、１５上にシリサイドが形成されない十分な膜厚が残される。したがって、上記絶縁膜４５は、自然酸化膜除去のエッチングを行っても残るような膜厚以上の厚さに形成することが好ましい。
【００６５】
次に、図８（５）に示すように、応力膜３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を、各々２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００６６】
上記第３実施例では、従来、サイドウォールスペーサとして残していた第３サイドウォール絶縁膜４３および第２サイドウォール絶縁膜４２を除去したので、その分、応力膜３１をゲート電極１３下の半導体領域１１に形成されるチャネル領域に近づけることが可能になるため、チャネル部分に印加される応力を、従来構造より強くすることが可能になる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【００６７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を、図９〜図１０の製造工程断面図によって説明する。
【００６８】
図９（１）に示すように、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００６９】
次に、上記ゲート電極１３両側の半導体領域１１にエクステンション領域１４、１５を形成する。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００７０】
次いで、上記ゲート電極１３等を被覆するように、上記半導体領域１１上に、複数層（例えば３層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜４１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜４２を例えば窒化シリコン（ＳｉＮ）膜で形成し、第３サイドウォール絶縁膜４３を例えば酸化シリコン（ＳｉＯ2）膜で形成する。上記各絶縁膜は下層より順に、例えば１５ｎｍの厚さの酸化シリコン膜で形成され、例えば４０ｎｍの厚さの窒化シリコン膜で形成され、例えば２０ｎｍの厚さの酸化シリコン膜で形成される。次いで、上記第３サイドウォール絶縁膜４３から第１サイドウォール絶縁膜４１まで全面エッチバックを行い、ゲート電極１３の両側に、サイドウォール絶縁膜４４を形成する。このとき、サイドウォール絶縁膜４４は、幅（ゲート電極１３の側壁における厚さ）が５０ｎｍとなった。
【００７１】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４、１５よりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６、１７を形成する。
【００７２】
次に、図９（２）に示すように、上記サイドウォール絶縁膜４４の上層の第３サイドウォール絶縁膜４３〔前記図９（１）参照〕を、例えば等方性エッチングにより除去する。このエッチングでは、例えばエッチング液にフッ酸を用いる。これにより、上記ゲート電極１３の側壁およびエクステンション領域１４、１５上を被覆するように第１サイドウォール絶縁膜４１および第２サイドウォール絶縁膜４２からなる絶縁膜４６が形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜４１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。また、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００７３】
次に、図１０（３）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６、１７上のシリコンが露出している領域に上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９および２０を形成するとともに、ゲート電極１３上のシリコンが露出している領域に上記ゲート電極１４よりも低抵抗な導体層２０を形成する。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。
【００７４】
上記サリサイドプロセスでは、上記金属層を堆積する前に金属層の成膜表面に生じている自然酸化膜を除去するウエットエッチングを行うことが好ましい。その際、絶縁膜４５の上層が窒化シリコンからなる第２サイドウォール絶縁膜４２で形成されているため、絶縁膜がエッチングされることがないという利点がある。
【００７５】
次に、図１０（４）に示すように、応力膜３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を、各々２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００７６】
上記第４実施例では、上記第３実施例と比べて絶縁膜４６のサリサイドプロセスに対する強度が強くなるという利点がある。その反面、応力膜３１の応力が第３実施例の場合より弱くなる。そこで、応力膜３１の応力が第３実施例の場合と同様にかかるようにするには、上記サリサイドプロセス後に、第２サイドウォール絶縁膜４２を選択的に除去する。この除去は、ウエットエッチングにより行い、エッチング液には熱リン酸を用いる。その後、応力膜３１を形成する工程を行うことで、上記した応力膜３１の応力が第３実施例の場合より弱くなるという問題が回避される。また、サリサイド形成工程では、第１サイドウォール絶縁膜４１が第２サイドウォール絶縁膜４２に被覆されているため、サリサイド形成工程で行う自然酸化膜を除去するウエットエッチングによって、第１サイドウォール絶縁膜４１の膜厚が薄くなるようなことはない。すなわち、自然酸化膜除去のウエットエッチング耐性が高められる。よって、第３実施例よりも、第１サイドウォール絶縁膜４１、すなわち絶縁膜４５の膜厚を薄く形成することができる。この第４実施例では、５ｎｍ薄く形成した。これにより、応力膜３１の応力がさらにチャネル領域にかかりやすくなる。また、電気的にゲート電極１３の界面準位の発生に対しても強くなる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【００７７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第５実施例）を、図１１〜図１２の製造工程断面図によって説明する。
【００７８】
図１１（１）に示すように、半導体領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。上記半導体領域１１はバルクのシリコン基板であっても、ＳＯＩ基板のシリコン層であってもよく、また化合物半導体基板であってもよい。ここでは、一例として、シリコン基板で説明する。上記ゲート電極１３は、例えばゲート長Ｌmin＝４０ｎｍに形成される。
【００７９】
次に、上記ゲート電極１３両側の半導体領域１１にエクステンション領域１４、１５を形成する。このエクステンション領域１４、１５は、例えばイオン注入法により、接合深さＸj＝３０ｎｍ程度の不純物拡散層領域で形成する。この不純物には、ｎＭＯＳＦＥＴを形成する場合にはｎ型不純物を用い、ｐＭＯＳＦＥＴを形成する場合にはｐ型不純物を用いる。
【００８０】
次いで、上記ゲート電極１３等を被覆するように、上記半導体領域１１上に、複数層（例えば３層）のサイドウォール絶縁膜として、第１サイドウォール絶縁膜４１を例えば酸化シリコン（ＳｉＯ2）膜で形成し、第２サイドウォール絶縁膜４２を例えば窒化シリコン（ＳｉＮ）膜で形成し、第３サイドウォール絶縁膜４３を例えば酸化シリコン（ＳｉＯ2）膜で形成する。上記各絶縁膜は下層より順に、例えば１０ｎｍの厚さの酸化シリコン膜で形成され、例えば４０ｎｍの厚さの窒化シリコン膜で形成され、例えば２０ｎｍの厚さの酸化シリコン膜で形成される。次いで、上記第３サイドウォール絶縁膜４３から第１サイドウォール絶縁膜４１まで全面エッチバックを行い、ゲート電極１３の両側に、サイドウォール絶縁膜４４を形成する。このとき、サイドウォール絶縁膜４４は、幅（ゲート電極１３の側壁における厚さ）が５０ｎｍとなった。
【００８１】
その後、ソース・ドレイン領域を形成するイオンインプランテーションを行い、さらに活性化の熱処理を行って、上記エクステンション領域１４、１５よりも高濃度で、接合深さＸj＝１３０ｎｍのソース・ドレイン領域１６、１７を形成する。
【００８２】
次に、図１１（２）に示すように、サリサイドプロセスにより、ソース・ドレイン領域１６、１７上のシリコンが露出している領域に上記ソース・ドレイン領域よりも低抵抗な導体層１８、１９および２０を形成するとともに、ゲート電極１３上のシリコンが露出している領域に上記ゲート電極１４よりも低抵抗な導体層２０を形成する。これにより、ソース・ドレイン領域１６、１７およびゲート電極１３の低抵抗化が図れる。このサリサイドプロセスの一例を説明する。まず、シリサイドを形成するための金属層を形成する。この金属層として、例えばニッケルを９ｎｍの膜厚に形成する。その後、３５０℃でＲＴＡを行い、金属シリサイド層を形成する。次いで、金属がニッケルの場合、硫酸（Ｈ2ＳＯ4）によるウエットエッチングにより未反応なニッケル層を除去する。さらに、５００℃のＲＴＡを行い、ニッケルシリサイド層を層転移させて、低抵抗なニッケルシリサイド層を形成する。なお、ニッケルを形成する前に、ウエットエッチングで成膜表面の自然酸化膜を除去してシリコン面を露出させることが好ましい。また、上記金属層には、ニッケル以外に、例えばハフニウム（Ｈｆ）、タンタル（Ｔａ）等の高融点金属、およびパラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等、シリサイド化によりゲート電極１３およびソース・ドレイン領域１６、１７が低抵抗化される金属材料を用いることができる。
【００８３】
上記サリサイドプロセスでは、上記金属層を堆積する前に金属層の成膜表面に生じている自然酸化膜を除去するウエットエッチングを行うことが好ましい。
【００８４】
次に、図１２（３）に示すように、上記第２サイドウォール絶縁膜４２上の第３サイドウォール絶縁膜４３〔前記図１１（１）参照〕を、例えばウエットエッチングにより除去する。このウエットエッチングでは、例えばエッチング液にフッ酸を用いる。
【００８５】
続いて、図１２（４）に示すように、上記第１サイドウォール絶縁膜４１上の第２サイドウォール絶縁膜４２〔前記図１１（１）参照〕を、例えばウエットエッチングにより除去する。このウエットエッチングでは、例えばエッチング液に熱リン酸を用いる。これにより、上記ゲート電極１３の側壁およびエクステンション領域１４、１５上を被覆するように第１サイドウォール絶縁膜４１からなる絶縁膜４５が形成された。このように、等方性エッチングを行うことから、下地の少なくとも最下層の第１サイドウォール絶縁膜４１にダメージを与えないようにそれ以外のサイドウォール絶縁膜を除去することが可能になる。また、均一な厚さの膜で形成されることによって、必要最小限の膜厚で形成することができ、従来のサイドウォールスペーサよりも膜厚を薄くすることができる。
【００８６】
次に、図１２（５）に示すように、応力膜３１として、４００℃の成膜温度によるプラズマＣＶＤ法によって、プラズマ−窒化シリコン膜を形成する。この成膜では、ｎＭＯＳに対しては１ＧＰａの引張応力膜を、ｐＭＯＳに対しては２ＧＰａの圧縮応力膜を、各々２０ｎｍ〜１００ｎｍの膜厚に、好ましくは５０ｎｍ〜７０ｎｍの膜厚に形成する。
【００８７】
上記第５実施例では、上記第３実施例のサリサイド形成工程と第３、第２サイドウォール絶縁膜４３，４２の除去工程の順番を入れ替え、サリサイド形成工程を実施した後に第３、第２サイドウォール絶縁膜４３，４２の除去工程を実施するようにした。これにより、サリサイド形成工程で行う自然酸化膜を除去するウエットエッチングによって、第１サイドウォール絶縁膜２１が第３、第２サイドウォール絶縁膜４３、４２に被覆されているため、膜厚が薄くなるようなことはない。すなわち、自然酸化膜除去のウエットエッチング耐性が高められる。よって、第１実施例よりも、第１サイドウォール絶縁膜４１、すなわち絶縁膜４６の膜厚を薄く形成することができる。この第５実施例では、５ｎｍ薄く形成した。これにより、応力膜３１の応力がさらにチャネル領域にかかりやすくなる。また、電気的にゲート電極１３の界面準位の発生に対しても強くなる。また、特殊なプロセスを必要としないため、従来プロセスとの整合性がよい。また、サイドウォール絶縁膜を複数層に形成すること、サイドウォール絶縁膜の一部を除去することの追加ですむので、プロセスの変更が少ない。
【図面の簡単な説明】
【００８８】
【図１】本発明の半導体装置に係る第１実施例を示した概略構成断面図である。
【図２】本発明の半導体装置に係る第２実施例を示した概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る第３実施例を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る第３実施例を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る第４実施例を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る第４実施例を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る第５実施例を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る第５実施例を示した製造工程断面図である。
【図１３】従来の半導体装置の製造方法の一例を示した製造工程断面図である。
【図１４】従来の半導体装置の製造方法の一例を示した製造工程断面図である。
【符号の説明】
【００８９】
１…半導体装置、１１…半導体領域、１２…ゲート絶縁膜、１３…ゲート電極、１４，１５…エクステンション領域、１６，１７…ソース・ドレイン領、２４…絶縁膜、３１…応力膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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