(57)【要約】【課題】スキャン化率を下げることで、チップ面積増加、消費電力増加、タイミング収束性の悪化、及びレイアウトの配線収束性の悪化を低減させつつ、スキャン化率を下げても故障検出率を保持できる半導体集積回路を製造する。【解決手段】本発明は、ユーザロジック回路を含む半導体集積回路であって、データシフトをなす回路部分が、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成され、上記のスキャンセル以外のレジスタ構成部分がスキャンパスとして利用されることを特徴とする。【選択図】図１
2008224238.tif 000002
【特許請求の範囲】
【請求項１】
ユーザロジック回路を含む半導体集積回路であって、
データシフトをなす回路部分が、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成され、
上記のスキャンセル以外のレジスタ構成部分がスキャンパスとして利用されることを特徴とする半導体集積回路。
【請求項２】
上記スキャンパスとして利用されるレジスタ構成部分に対して、スキャン動作を行わせる制御回路を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
ネットリストデータを読み込む読み込み手段と、
読み込まれたネットリストデータにおいて通常動作とスキャン動作とを同じ動作にできる回路部分データを抽出する、データシフト可能の順序回路部分抽出手段と、
抽出されたデータシフト可能の順序回路部分データに対して、スキャン動作を行わせる制御回路データを挿入する制御回路データ挿入手段と、
上記読み込み手段が読み込んだネットリストデータがスキャンセル挿入前のものであれば、抽出されたデータシフト可能の順序回路部分データを保持したまま、読み込まれたネットリストデータにおける他の順序回路部分データをスキャンセル化し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第１のスキャン化手段と、
上記読み込み手段が読み込んだネットリストデータがスキャンセル挿入後のものであれば、抽出されたデータシフト可能の順序回路部分データの全部又は一部をフリップフロップのものに戻し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第２のスキャン化手段と、
ネットリストデータを出力する手段と
を含む半導体集積回路設計支援装置。
【請求項４】
上記データシフト可能の順序回路部分抽出手段が、ネットリストにおいてデータシフトが最長となる経路を抽出する最長経路抽出手段を含む
ことを特徴とする請求項３に記載の半導体集積回路設計支援装置。
【請求項５】
ユーザロジック回路を含む半導体集積回路製造方法であって、
データシフトをなす回路部分を、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成し、
上記のスキャンセル以外のレジスタ構成部分をスキャンパスとすることを特徴とする半導体集積回路製造方法。
【請求項６】
上記スキャンパスとされるレジスタ構成部分に対して、スキャン動作を行わせる制御回路を設けることを特徴とする請求項５に記載の半導体集積回路製造方法。
【請求項７】
ネットリストデータを読み込む読み込み工程と、
読み込まれたネットリストデータにおいて通常動作とスキャン動作とを同じ動作にできる回路部分データを抽出する、データシフト可能の順序回路部分抽出工程と、
抽出されたデータシフト可能の順序回路部分データに対して、スキャン動作を行わせる制御回路データを挿入する制御回路データ挿入工程と、
上記読み込み工程で読み込まれたネットリストデータがスキャンセル挿入前のものであれば、抽出されたデータシフト可能の順序回路部分データを保持したまま、読み込まれたネットリストデータにおける他の順序回路部分データをスキャンセル化し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第１のスキャン化工程と、
上記読み込み工程で読み込まれたネットリストデータがスキャンセル挿入後のものであれば、抽出されたデータシフト可能の順序回路部分データの全部又は一部をフリップフロップのものに戻し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第２のスキャン化工程と、
ネットリストデータを出力する工程と
を含む半導体集積回路製造方法。
【請求項８】
上記データシフト可能の順序回路部分抽出工程が、ネットリストにおいてデータシフトが最長となる経路を抽出する最長経路抽出工程を含む
ことを特徴とする請求項７に記載の半導体集積回路製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路設計支援装置、及び半導体集積回路製造方法、特に、テスト容易化設計が為された半導体集積回路、半導体集積回路設計支援装置、及び半導体集積回路製造方法に関する。
【背景技術】
【０００２】
半導体集積回路には、通常、スキャンテストを行うためのスキャンセルが設けられている。ＭＵＸ（マルチプレクス）スキャンセルを例に採ると、スキャンイネーブルをセレクト信号のひとつとして、通常のフリップフロップのデータ入力に対して、スキャン入力と切り替えるためのマルチプレクサが、挿入される。そうすると、スキャンセルのセル面積が大きくなり、セットアップタイミングが劣化する。
【０００３】
スキャンパス設計には、フル・スキャン設計とパーシャル・スキャン設計がある。フル・スキャン設計とは、ターゲットとする順序回路の全て又は殆どのフリップフロップをスキャンセル化し、それらに対してシフトレジスタ構成を構築する設計である。パーシャル・スキャン設計とは、ターゲットとする順序回路の一部のフリップフロップをスキャンセル化し、それらに対してシフトレジスタ構成を構築する設計である。
【０００４】
一般的に、フル・スキャン設計の方が、パーシャル・スキャン設計よりも回路に対する可制御性、可観測性が高く、スキャン／ＡＴＰＧテストによる故障検出率が高い。
【０００５】
近年の半導体集積回路の大規模化、高集積化、及び動作周波数の向上に伴って、スキャン設計により生じるチップ面積増加、消費電力増加、タイミング収束性悪化、レイアウトの配線収束性悪化が問題となっている。従来のスキャン設計では、これらの問題点に対して、パーシャル・スキャン設計によりスキャン化率を落とし、面積、タイミング、配線収束性において劣化を生じさせないための対応をすることが多い。しかしながら、そのような対応を採ると故障検出率を犠牲にしてしまうことになる。
【０００６】
なお、特許文献１は、集積化の進んだ半導体集積回路に対するスキャンテスト方法、及び、そのスキャンテスト方法によりテストされる半導体集積回路を開示する。
【特許文献１】特開２００４−２３３０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のスキャン技術では、スキャン化率を落とすと故障検出率が劣化してしまう。本発明は、スキャン化率を下げることで、チップ面積増加、消費電力増加、タイミング収束性の悪化、及びレイアウトの配線収束性の悪化を低減させつつ、スキャン化率を下げても故障検出率を保持できる半導体集積回路を製造することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の半導体集積回路は、
ユーザロジック回路を含む半導体集積回路であって、
データシフトをなす回路部分が、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成され、
上記のスキャンセル以外のレジスタ構成部分がスキャンパスとして利用されることを特徴とする。
【０００９】
本発明に係る請求項２に記載の半導体集積回路は、
上記スキャンパスとして利用されるレジスタ構成部分に対して、スキャン動作を行わせる制御回路を含むことを特徴とする請求項１に記載の半導体集積回路である。
【００１０】
本発明に係る請求項３に記載の半導体集積回路設計支援装置は、
ネットリストデータを読み込む読み込み手段と、
読み込まれたネットリストデータにおいて通常動作とスキャン動作とを同じ動作にできる回路部分データを抽出する、データシフト可能の順序回路部分抽出手段と、
抽出されたデータシフト可能の順序回路部分データに対して、スキャン動作を行わせる制御回路データを挿入する制御回路データ挿入手段と、
上記読み込み手段が読み込んだネットリストデータがスキャンセル挿入前のものであれば、抽出されたデータシフト可能の順序回路部分データを保持したまま、読み込まれたネットリストデータにおける他の順序回路部分データをスキャンセル化し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第１のスキャン化手段と、
上記読み込み手段が読み込んだネットリストデータがスキャンセル挿入後のものであれば、抽出されたデータシフト可能の順序回路部分データの全部又は一部をフリップフロップのものに戻し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第２のスキャン化手段と、
ネットリストデータを出力する手段と
を含む半導体集積回路設計支援装置である。
【００１１】
本発明に係る請求項４に記載の半導体集積回路設計支援装置は、
上記データシフト可能の順序回路部分抽出手段が、ネットリストにおいてデータシフトが最長となる経路を抽出する最長経路抽出手段を含む
ことを特徴とする請求項３に記載の半導体集積回路設計支援装置である。
【００１２】
本発明に係る請求項５に記載の半導体集積回路製造方法は、
ユーザロジック回路を含む半導体集積回路製造方法であって、
データシフトをなす回路部分を、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成し、
上記のスキャンセル以外のレジスタ構成部分をスキャンパスとすることを特徴とする。
【００１３】
本発明に係る請求項６に記載の半導体集積回路製造方法は、
上記スキャンパスとされるレジスタ構成部分に対して、スキャン動作を行わせる制御回路を設けることを特徴とする請求項５に記載の半導体集積回路製造方法である。
【００１４】
本発明に係る請求項７に記載の半導体集積回路製造方法は、
ネットリストデータを読み込む読み込み工程と、
読み込まれたネットリストデータにおいて通常動作とスキャン動作とを同じ動作にできる回路部分データを抽出する、データシフト可能の順序回路部分抽出工程と、
抽出されたデータシフト可能の順序回路部分データに対して、スキャン動作を行わせる制御回路データを挿入する制御回路データ挿入工程と、
上記読み込み工程で読み込まれたネットリストデータがスキャンセル挿入前のものであれば、抽出されたデータシフト可能の順序回路部分データを保持したまま、読み込まれたネットリストデータにおける他の順序回路部分データをスキャンセル化し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第１のスキャン化工程と、
上記読み込み工程で読み込まれたネットリストデータがスキャンセル挿入後のものであれば、抽出されたデータシフト可能の順序回路部分データの全部又は一部をフリップフロップのものに戻し、これによりユーザロジック回路を保持しつつスキャンパスを構築する第２のスキャン化工程と、
ネットリストデータを出力する工程と
を含む半導体集積回路製造方法である。
【００１５】
本発明に係る請求項８に記載の半導体集積回路製造方法は、
上記データシフト可能の順序回路部分抽出工程が、ネットリストにおいてデータシフトが最長となる経路を抽出する最長経路抽出工程を含む
ことを特徴とする請求項７に記載の半導体集積回路製造方法である。
【発明の効果】
【００１６】
本発明を利用することにより、半導体集積回路の面積を増加させることなく、また、セットアップタイミングの劣化させることなく、スキャンパス設計ができる。また、従来のシフトレジスタ構成に対するスキャン化で見られた冗長回路部分の故障検出対策をする必要がなくなり、スキャン設計が簡易化する。
【００１７】
また、できる限り多くのフリップフロップをスキャンセル化せずにスキャンパスを構築できるので、半導体集積回路全体の面積の増加を抑えつつスキャンパスを設計することができる。更に、従来のスキャン設計における課題であるチップ面積の増加、消費電力の増加、タイミング収束性の悪化、及びレイアウト配線収束性の悪化を抑制できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の好適な実施形態を説明する。
【００１９】
［第１の実施形態］
図１（ａ）は、一般的なロジック回路の例であり、特にデータシフトレジスタ構成を為す部分を含む回路であって、スキャン挿入を構築する前のものの概略の回路図である。これに対して、図１（ｂ）は、図１（ａ）に示す一般的なロジック回路において、従来のスキャン設計によりスキャン挿入を構築したスキャンパスを含むものである。
【００２０】
図１（ｂ）に示す回路では、スキャンセル４−（１）、４−（２）、４−（３）において、Ｄ入力とＳＩ入力の両方に対してスキャンシフト動作もキャプチャ動作も同じ動作をする。即ち、図１（ｂ）に示す回路は冗長な回路構成を有しているといえる。
【００２１】
図１（ｃ）は、本発明の第１の実施形態に係る半導体集積回路設計方法（製造方法）により設計された例示のロジック回路の回路図である。図１（ａ）に示すロジック回路に対してスキャンパスが構築されているのであるが、フリップフロップ６−（１）、６−（２）、６−（３）はそのまま保持されている（図１（ｂ）参照）。但し、組み合わせ回路直後のみスキャンセルに置き換えられている。図１（ｃ）に示す回路と図１（ｂ）に示す回路は、スキャンシフト動作も通常（キャプチャ）動作も共に同じ動作をする。
【００２２】
このように、本発明の第１の実施形態に係る半導体集積回路は、通常動作とスキャン動作が共に等価になる回路部分をスキャンパスにそのまま使用する。
【００２３】
［第２の実施形態］
図２（ａ）は、一般的なパラレル・シリアル変換回路の例である。ここでｌｏａｄ＿ｎ信号が“０”のとき、各レジスタに各組み合わせ回路からのデータがロードされる。ｌｏａｄ＿ｎが“１”のとき、各レジスタにロードされているデータがシフトされる。
【００２４】
これに対して、図２（ｂ）は、本発明の第２の実施形態に係る半導体集積回路設計方法（製造方法）により設計された例示のパラレル・シリアル変換回路の回路図である。図２（ｂ）に示す回路は、図２（ａ）に示す回路に対して、制御回路８が挿入されているものである。制御回路８は、ｌｏａｄ＿ｎ信号とスキャンイネーブル信号ＳＣＡＮＥＮの論理和をとる。そうすると、ＳＣＡＮＥＮが“０”のときパラレル・シリアル変換回路は通常動作し、ＳＣＡＮＥＮが“１”のときパラレル・シリアル変換回路はデータシフト動作をする。このことは、図２（ｂ）に示す回路がスキャン動作を行える回路であり、且つ、制御回路８のＳＣＡＮＥＮがスキャン動作を制御する信号であることを示している。
【００２５】
図２（ａ）に示すパラレル・シリアル変換回路は、制御回路８を設けて図２（ｂ）に示す回路となることによって、スキャンパスと等価の機能を持つことができ、図２（ａ）に示されるフリップフロップの順序回路部分をそのままスキャンパスに組み込むことができることになる。
【００２６】
［第３の実施形態］
図３は、本発明の第３の実施形態に係る半導体集積回路設計支援装置のブロック図である。第３の実施形態に係る半導体集積回路設計支援装置を構成する以下の各手段は、適当なコンピュータに適切なプログラムを搭載することによって実現されるのが好ましく、また、同装置を構成する各手段で利用されるデータ又は生成されるデータは、そのコンピュータに付随する各種メモリや記憶媒体に格納されるのが好ましい。
【００２７】
（１）スキャン挿入前ネットリストの処理
最初に、スキャン挿入前のネットリスト１０に対する半導体集積回路設計支援装置の処理を示す。まず、読み込み手段１２が、スキャン挿入前ネットリスト１０を読み込む。
【００２８】
次に、データシフトが可能な順序回路部分を抽出する手段１４が、図１（ａ）や図２（ａ）に示すような通常動作とスキャン動作とを同じ動作にできる回路部分を抽出する。
【００２９】
次に、制御回路を挿入する手段１６が、図２（ｂ）に示すような制御回路８を挿入する。
【００３０】
次に、抽出された部分外をスキャン化する手段１８が、上記手段１４で抽出された回路部分を保持したまま、その他の順序回路の部分をスキャン化し、これによりユーザロジック回路を保持する形でスキャンパスを構築する。
【００３１】
最後に、ネットリストを出力する手段２２が、ネットリストを出力して保存する。
【００３２】
（２）スキャン挿入後ネットリストの処理
続いて、スキャン挿入後前のネットリスト１１に対する半導体集積回路設計支援装置の処理を示す。まず、読み込み手段１２が、スキャン挿入前ネットリスト１０を読み込む。
【００３３】
次に、データシフトが可能な順序回路部分を抽出する手段１４が、図１（ａ）や図２（ａ）に示すような通常動作とスキャン動作とを同じ動作にできる回路部分を抽出する。
【００３４】
次に、制御回路を挿入する手段１６が、図２（ｂ）に示すような制御回路８を挿入する。
【００３５】
次に、抽出された部分を通常フリップフロップに戻す手段２０が、上記手段１４で抽出された回路部分のスキャンセルを通常のフリップフロップに戻し、これによりユーザロジック回路を保持する形でスキャンパスを構築する。
【００３６】
最後に、ネットリストを出力する手段２２が、ネットリストを出力して保存する。
【００３７】
［第４の実施形態］
本発明の第４の実施形態に係る半導体集積回路設計支援装置は、本発明の第３の実施形態に係る半導体集積回路設計支援装置と略同じものであるが、「ネットリストにおいてデータシフトが最長となる経路を抽出する手段」が更に加えられている。ここで、経路は、データシフト部分のみならず、インバータなどの反転論理部を含む。
【００３８】
第４の実施形態に係る半導体集積回路設計支援装置の処理例を、図４に示すスキャンパス構築前の順序回路の例を用いて説明する。
【００３９】
フリップフロップ４６−（１）を始点にデータシフト動作に着目した場合、図４に示されるように、フリップフロップ４６−（１）、４６−（２）、４６−（３）、４６−（４）を通過するパスが、データシフト可能な最長のパスになる。パスの途中にインバータ４８が入っていたとしても、スキャンシフト動作に影響はないから、反転論理部を含めてデータシフト部分を抽出することになる。
【００４０】
上記抽出の手順としては、フリップフロップ４６−（４）のＤ入力に着目し、そこからのロジックコーンで１対１になるようなパス、若しくは反転論理部を含むパスを抽出する。そうするとフリップフロップ４６−（３）を見出すことになる。次に、フリップフロップ４６−（３）のＤ入力に着目し、そこからのロジックコーンで１対１になるようなパス、若しくは反転論理部を含むパスを抽出する。
【００４１】
上記のような処理を繰り返して、結果的にデータシフト可能な最長のパスを抽出する。抽出されたパスはそのままスキャンパスとすることができる。更に、フリップフロップ４６−（１）、４６−（２）、４６−（３）、４６−（４）外のフリップフロップはスキャンセル化する。
【図面の簡単な説明】
【００４２】
【図１】図１（ａ）は、一般的なロジック回路の例であり、特にデータシフトレジスタ構成を為す部分を含む回路であって、スキャン挿入を構築する前のものの概略の回路図である。図１（ｂ）は、図１（ａ）に示す一般的なロジック回路において、従来のスキャン設計によりスキャン挿入を構築したスキャンパスを含むものである。図１（ｃ）は、本発明の第１の実施形態に係る半導体集積回路設計方法（製造方法）により設計された例示のロジック回路の回路図である。
【図２】図２（ａ）は、一般的なパラレル・シリアル変換回路の例である。図２（ｂ）は、本発明の第２の実施形態に係る半導体集積回路設計方法（製造方法）により設計された例示のパラレル・シリアル変換回路の回路図である。
【図３】本発明の第３の実施形態に係る半導体集積回路設計支援装置のブロック図である。
【図４】第４の実施形態に係る半導体集積回路設計支援装置の処理例を示すための、スキャンパス構築前の順序回路の回路図である。
【符号の説明】
【００４３】
４−（１）、４−（２）、４−（３）・・・スキャンセル、
６−（１）、６−（２）、６−（３）・・・フリップフロップ、
８・・・制御回路、
１０・・・スキャン挿入前ネットリスト、
１１・・・スキャン挿入後ネットリスト、
４６−（１）、４６−（２）、４６−（３）、４６−（４）・・・フリップフロップ。
【図１】
2008224238.tif 000003
【図２】
2008224238.tif 000004
【図３】
2008224238.tif 000005
【図４】
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