(57)【要約】【課題】不揮発性半導体記憶装置に関し、抵抗変化型メモリセルの材料としてＣＭＯＳプロセスと親和性が良好なＷを用い、その酸化物を利用して低コストで大容量の不揮発性半導体記憶装置を実現しようとする。【解決手段】Ｗプラグ２内に形成された抵抗体であるＷＯ3 膜３、及び、Ｗプラグからなる上部電極或いは下部電極を備える抵抗変化型メモリセルを含んでなる不揮発性半導体記憶装置。【選択図】        図１
2008072031.tif 000002
【特許請求の範囲】
【請求項１】
コンタクトプラグ内に形成されたＷ酸化物からなる抵抗体、及び、該コンタクトプラグからなる上部電極或いは下部電極を備えて構成された抵抗変化型メモリセル
を含んでなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の抵抗変化型メモリセルに於ける抵抗体がＷプラグの端面に形成されたＷ酸化物、下部電極がＷプラグ、上部電極が上層配線のバリアメタルであること
を特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上部電極が上層配線であること
を特徴とする請求項１載の不揮発性半導体記憶装置。
【請求項４】
請求項１記載の抵抗変化型メモリセルに於ける抵抗体がトランジスタのドレインと下層配線を連結するコンタクトプラグの端面に形成したＷ酸化物、下部電極がドレイン表面に形成されたサリサイド膜、上部電極がコンタクトプラグであること
を特徴とする特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
請求項１記載の抵抗変化型メモリセルに於ける抵抗体がＣｕプラグの端面に形成されたＷ酸化物、下部電極がＣｕプラグ、上部電極が上層配線のバリアメタルであること
を特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリセルを含む不揮発性半導体記憶装置の改良に関する。
【背景技術】
【０００２】
現在、コンピュータをはじめ、電子装置の低コスト化、高性能化が著しい。また、同時に、画像、写真、映像、音楽等の大量のデータを通信・格納する為、ますます大容量のメモリが必要となり、特に、低コストで高密度なＳｏＣ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）メモリが必要とされている。                                                      
【０００３】
最近、ＮｉＯを用いた抵抗変化型メモリセルを含む不揮発性ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の試作結果が発表されている（例えば、非特許文献１を参照。）。
【０００４】
ＮｉＯはＳｉプロセスには馴染み深い材料であって、その材料に抵抗変化が確認されたことで、ポスト・フラッシュ・メモリの有力候補として注目を集めている。また、Ｃｕ2 ＯをＣｕプラグ端面に形成した素子を試作し、その素子がＲｅＲＡＭ動作することも実証されている（例えば、非特許文献２を参照。）。
【０００５】
ところで、Ｃｕからなる配線には、エレクトロマイグレーション（ｅｌｅｃｔｏｒｏｍｉｇｒａｔｉｏｎ：ＥＭ）やストレスマイグレーション（ｓｔｒｅｓｓ  ｍｉｇｒａｔｉｏｎ：ＳＭ）はつきものであり、その原因はＣｕ配線／バリア絶縁膜界面に於けるＣｕの移動が支配的要因とされている（例えば、非特許文献３を参照。）。
【０００６】
また、Ｃｕ配線の上面をＷで被覆し、ＥＭやＳＭに対する耐性を向上することについて報告されている（例えば、非特許文献３、非特許文献４を参照。）。
【０００７】
更にまた、Ｃｕ配線表面にＣｕ酸化物が形成されている場合には、その上にバリア絶縁膜を形成するとＣｕ酸化物がＣｕイオンの生成源となってしまうことが知られ（例えば、非特許文献４を参照。）、それに依れば、Ｃｕ表面のＣｕ酸化物はＣｕ配線の経時的絶縁膜破壊（ｔｉｍｅ−ｄｅｐｅｎｄｅｎｔ  ｄｉｅｌｅｃｔｒｉｃ−ｂｒｅａｋｄｏｗｎ：ＴＤＤＢ）寿命を低下させることが明らかになっている。
【０００８】
このように、Ｃｕ配線の表面やＣｕプラグの端面にＣｕ酸化物を形成することで、Ｃｕ配線の信頼性が損なうことが判っている。
【非特許文献１】Ｉ．Ｇ．Ｂｅａｋ  ｅｔ  ａｌ．，ｉＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ．ｐ５８７，２００４．
【非特許文献２】Ａ．Ｃｈｅｎ  ｅｔ  ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ  ３１．３，２００５
【非特許文献３】斎藤達之他、半導体界面技術第１５４委員会  第４９回研究会資料（Ｈ．１７．５．１１）ｐ７
【非特許文献４】Ｔ．Ｓａｉｔｏ  ｅｔ  ａｌ．，Ｊ．Ｊ．Ａ．Ｐ．  ４３  Ｎｏ．５  ｐ２４４７（２００４）．
【非特許文献５】Ｉ．Ｇ．Ｂｅａｋ  ｅｔ  ａｌ．，ｉＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ．３１．４，２００５．
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、抵抗変化型メモリセルの材料としてＣＭＯＳプロセスと親和性が高いＷを用い、その酸化物を利用して低コストで大容量の不揮発性半導体記憶装置を実現しようとする。
【課題を解決するための手段】
【００１０】
前記したように、Ｃｕプラグ部分にＣｕ2 Ｏからなる抵抗変化型メモリセルを形成することが公知であり、また、Ｃｕ配線の表面やＣｕプラグの端面にＣｕ酸化物を形成した場合、信頼性が低下することも知られている。
【００１１】
そこで、本発明者等は、Ｗプラグの端面にＷＯx を生成させて抵抗変化型メモリセルとすることを想到し、実験を重ねた結果、大変好ましい結果が得られた。
【００１２】
現在、ＷはＣＭＯＳに於けるトランジスタのドレインと最下層の配線を接続するプラグとして多用され、また、Ｃｕ配線のキャップ層として用いることに依ってＣｕの拡散を抑止し、ＥＭ及びＳＭ寿命を延伸するのに有効である。
【００１３】
このようなことから、本発明に依る不揮発性半導体記憶装置に於いては、コンタクトプラグ端面に形成されたＷ酸化物からなる抵抗体、及び、該コンタクトプラグからなる上部電極或いは下部電極を備えて構成された抵抗変化型メモリセルを含んでなることを特徴とする。
【発明の効果】
【００１４】
前記手段を採ることに依り、Ｗプラグの端面、或いは、コンタクトプラグの端面にＷ酸化物からなる抵抗体を設けた抵抗変化素子で抵抗変化型メモリセルを構成しているので、Ｃｕプラグの端面に形成したＣｕ酸化物からなる抵抗体を設けて抵抗変化素子とする従来の技術に依る抵抗変化型メモリセルと比較すると、Ｃｕ酸化物に依る配線の信頼性劣化がないことから、信頼性は大きく向上する。
【００１５】
また、コンタクトプラグの端面を利用して抵抗体を形成する他の発明と同様に１ビット当たりのセル面積はコンタクトプラグの端面面積に依って決まるので、大容量のＳｏＣを容易に実現することができる。
【００１６】
更に、ＣＭＯＳの製造プロセスに於いて、Ｗは馴染みが良い材料である為、本発明に於ける抵抗変化型メモリセルを実現するのに必要な追加プロセスは少なくて済み、安価且つ高密度の不揮発性メモリを容易に実現することができる。
【００１７】
更にまた、抵抗変化型メモリセルに於ける高抵抗⇒低抵抗へのスイッチには１桁のマイクロ秒オーダー、低抵抗⇒高抵抗へのスイッチには２桁のナノ秒オーダーであって、フラッシュメモリに比較して高速の読み出し及び書き換えが可能である。
【発明を実施するための最良の形態】
【００１８】
本発明に依る不揮発性半導体記憶装置を作製することは簡単であって、例えば、ＣＭＯＳを作製するプロセス中で容易に実現することができる。
【００１９】
図１は本発明に依る抵抗変化型メモリセルの１例を表す要部側面説明図であり、図に於いて、１はＣＭＯＳに於けるドレイン、２はＷからなるプラグ、３はＷからなるプラグ２の端面を酸化して生成させたＷＯ3 膜、４は上部電極、５は第１層目配線をそれぞれ示している。
【００２０】
図示されているように、現在のＣＭＯＳでは、トランジスタに於けるドレイン１と第１層目（最下層）の配線５とを結ぶ際には、Ｗプラグ２を多用しているので、そのＷプラグ２の端面を酸化してＷＯx 膜３を形成し、そのＷＯx 膜３上に例えばＰｔ、Ａｕ、Ｒｕ、ＴｉＮ、Ｔｉ、Ａｌ等から選択された材料からなる上部電極（ｔｏｐｅｌｅｃｔｒｏｄｅ：ＴＥＬ）４を形成することで、Ｗ／ＷＯx ／ＴＥＬ構造の抵抗変化型メモリセルを形成する。
【００２１】
実験に依れば、Ｗ／ＷＯx ／Ｐｔ構造の抵抗変化型メモリセルを含む不揮発性半導体記憶装置に関し、セット動作、リセット動作を確実に実行できることが確認されている。
【００２２】
図２及び図３は本発明に依るＷ／ＷＯx ／Ｐｔ構造の抵抗変化型メモリセルのセット及びリセットの動作を説明する為のＩＶ特性を表す線図であり、図２は単極性動作をする場合、図３は両極性動作をする場合をそれぞれ表し、何れの図に於いても、縦軸に電流、横軸にバイアス電圧をそれぞれ採ってある。
【００２３】
図２の単極性動作の場合、高抵抗状態に在るメモリセルに印加するバイアス電圧を大きくしていくと、１．５Ｖを越えたあたりから急に電流が流れ始め、これがセット状態である。単極性動作の場合、制限電流は２０ｍＡであり、それ以上に電流が流れないように電流コンプライアンスをかけ、バイアス電圧を３Ｖまで増加させてから０Ｖに戻す。この場合、電流は矢印Ａで示してあるように低抵抗状態のパスを採る。
【００２４】
次に、低抵抗状態に在るメモリセルにバイアス電圧を印加していくと、０．５Ｖ付近でピークをもち、急に電流が流れない状態となり、これがリセット状態である。
【００２５】
このように、セット動作、リセット動作を繰り返すことで、高抵抗→低抵抗、低抵抗→高抵抗のスイッチングを行なう。
【００２６】
図３の両極動作の場合、高抵抗状態に在るメモリセルに負のバイアス電圧を印加して低抵抗状態へ変化させる。これがセット状態である。
【００２７】
次に、低抵抗状態から高抵抗状態への変化は、低抵抗状態に在るメモリセルに正バイアス電圧を印加していくと、０．６Ｖを越えたあたりから電流が流れ難い状態となり、高抵抗状態にスイッチングする。これがリセット状態である。
【００２８】
このように、セット動作、リセット動作へのスイッチングは、互いに逆の電圧を印加することで実現することができる。
【００２９】
ここで、実験に用いたメモリセルに於けるＷＯx 膜は、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）法を５００℃の酸素雰囲気中で１分間実施することに依ってＷ表面を酸化することで形成した。
【００３０】
Ｗ／ＷＯx ／ＴＥＬ構造の抵抗変化型メモリセルをＷプラグを利用して作製すれば、高密度の不揮発性半導体記憶装置を低コストで実現可能となり、1 ビットあたりのセル面積は、Ｗプラグの端面面積に依って決まるので、ＣＭＯＳの微細化に随伴して大容量化できる。
【００３１】
また、この抵抗変化型メモリセルを作製する為の追加プロセスは少ないこと、そして、Ｒe ＲＡＭは、フラッシュメモリに比べて高速読み出し及び書き換えが可能なことなど、多くの利点をもっている。
【実施例１】
【００３２】
本実施例は、下部電極をＷプラグ、Ｗプラグの端面を酸化して形成したＷ酸化物を抵抗体、上部電極をＰｔ、Ｉｒ、Ｒｕ、Ｔｉ、ＴｉＮ、Ａｌ、Ｔａ、Ｗなどから選択した金属で構成する。
【００３３】
図４乃至図１１は実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００３４】
図４参照
（１）
通常の技法を適用してトランジスタが作り込まれたシリコン半導体基板１１に於ける例えばドレイン１２の表面にサリサイド膜１３を形成し、次いで、ＣＶＤ法を適用することに依り、例えばＳｉＯ2 からなる絶縁膜１４を堆積する。
（２）
フォトリソグラフィ法、並びに、ドライエッチング法を適用することに依り、ドレイン１２上の絶縁膜１４にコンタクト用開口１５を形成する。
【００３５】
図５参照
（３）
ＣＶＤ法を適用することに依り、コンタクト用開口１５内を含め全面にＷ膜を堆積し、次いで、ＣＭＰ法を適用することに依り、Ｗ膜の化学機械研磨を行なってコンタクト用開口１５を埋めたＷ膜のみ残すように平坦化する。この工程を経ることでＷプラグ１６が形成される。
【００３６】
図６参照
（４）
酸素雰囲気中でＲＴＡ法を適用することに依り、５００℃、１分の熱処理酸化を行なってＷプラグ１６の端面にＷＯx 、この場合、ＷＯ3 膜１７を形成する。
【００３７】
図７参照
（５）
スパッタリング法を適用することに依り、全面に上部電極用金属膜であるＰｔ膜を形成する。
【００３８】
図８参照
（６）
フォトリソグラフィ法、並びに、ドライエッチング法を適用することに依り、Ｐｔ膜のパターニングを行なって上部電極１８を形成する。
【００３９】
図９参照
（７）
ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からなる層間絶縁膜１９を形成する。
【００４０】
図１０参照
（８）
フォトリソグラフィ法、並びに、ドライエッチング法を適用することに依り、層間絶縁膜１９のエッチングを行なって、上部電極１８の表面を露出する配線溝２０を形成する。
【００４１】
図１１参照
（９）
スパッタリング法を適用することに依り、配線溝２０内にＴａからなるバリア膜２１、Ｃｕからなるシード膜（図示せず）を形成し、次いで、めっき法を適用して配線溝２０内を埋めるＣｕ膜を形成し、次いで、ＣＭＰ法を適用してＣｕ膜を平坦化する研磨を行なって第１層目配線２２を形成する。
【００４２】
実施例１では、トランジスタのドレイン１２上に形成したＷプラグ１６の端面を利用して抵抗変化型メモリセルを形成したが、下層配線と上層配線とを結ぶＷプラグを利用することもできる。
【実施例２】
【００４３】
本実施例では、下部電極をＷプラグ、Ｗプラグの端面を酸化して形成したＷ酸化物を抵抗体、上部電極を第１層目配線を形成する為に設けたバリア膜で構成する。従って、メモリセルの層構成としては、Ｗプラグ／ＷＯx 膜／バリア膜となっている。
【００４４】
図１２乃至図１５は実施例２を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００４５】
図１２及び図１３参照
（１）
本実施例では、Ｗプラグ１６の端面を酸化してＷＯ3 膜１７を形成する工程までは、実施例１と同じであるが、その直後、実施例１に於けるような上部電極用金属膜を設けることなく、ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からなる層間絶縁膜１９を形成する。
【００４６】
図１４参照
（２）
フォトリソグラフィ法、並びに、ドライエッチング法を適用することに依り、層間絶縁膜１９のエッチングを行なって、ＷＯ3 膜１７の表面を露出する配線溝２０を形成する。
【００４７】
図１５参照
（３）
スパッタリング法を適用することに依り、配線溝２０内にＴａからなるバリア膜２１、Ｃｕからなるシード膜（図示せず）を形成し、次いで、めっき法を適用して配線溝２０内を埋めるＣｕ膜を形成し、次いで、ＣＭＰ法を適用してＣｕ膜を平坦化する研磨を行なって第１層目配線２２を形成する。尚、バリア膜２１の材料には、Ｔａの他にＴａＮ、ＴｉＮ、Ｔｉなどを用いることができ、また、配線２２の材料には、Ｃｕの他にＡｌを用いても良い。
【００４８】
実施例２では、トランジスタのドレイン１２上に形成したＷプラグ１６の端面を利用して抵抗変化型メモリセルを形成したが、実施例１と同様、下層配線と上層配線とを結ぶＷプラグを利用することもできる。
【実施例３】
【００４９】
本実施例は、下部電極をＷプラグ、Ｗプラグの端面を酸化して形成したＷ酸化物を抵抗体、上部電極を第１層目配線で構成する。従って、メモリセルの層構成としては、Ｗプラグ／ＷＯx 膜／Ｃｕ配線となっている。
【００５０】
図１６乃至図１９は実施例３を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００５１】
図１６及び図１７参照
（１）
本実施例では、層間絶縁膜１９に配線溝２０を形成し、配線溝２０内にバリア膜２１を形成する工程までは実施例１と同じであり、その後、レジストプロセス及びドライエッチング法を適用することに依り、配線溝２０の底面に在るバリア膜２１をエッチングすることでＷＯ3 膜１７を表出させる。
【００５２】
図１８参照
（２）
スパッタリング法を適用することに依り、ＷＯ3 膜１７上を含む配線溝２０内にＣｕからなるシード膜（図示せず）を形成し、次いで、めっき法を適用して配線溝２０内を埋めるＣｕ膜を形成する。尚、このＣｕ膜はＷＯ3 膜１７と直接コンタクトしていることは云うまでもない。
【００５３】
図１９参照
（３）
ＣＭＰ法を適用してＣｕ膜を平坦化する研磨を行なって第１層目配線２２を形成する。
尚、配線２２の材料には、Ｃｕの他にＡｌを用いても良い。
【００５４】
実施例３では、トランジスタのドレイン１２上に形成したＷプラグ１６の端面を利用して抵抗変化型メモリセルを形成したが、実施例１と同様、下層配線と上層配線とを結ぶＷプラグを利用することもできる。
【実施例４】
【００５５】
本実施例は、下部電極をドレイン１２の表面に形成したサリサイド膜１３、抵抗変化膜をサリサイド膜１３上に形成したＷＯ3 膜、上部電極をＷプラグ１６で構成する。従って、メモリセルの層構成としては、サリサイド（ＷＳｉ2 ）膜／ＷＯx 膜／Ｗプラグとなっている。
【００５６】
図２０乃至図２５は実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００５７】
図２０及び図２１参照
（１）
ＣＶＤ法を適用することに依り、トランジスタのドレイン１２の表面を覆うＷ膜を形成し、次いで、Ａｒ雰囲気中に於いてＲＴＡ法を適用し、４００℃、１分の条件でアニールを行なってサリサイド膜１３を生成する。
【００５８】
図２２参照
（２）
ＣＶＤ法を適用することに依り、サリサイド膜１３を含む全面にＳｉＯ2 からなる絶縁膜１４を形成し、次いで、フォトリソグラフィ法、並びに、ドライエッチング法を適用することに依り、ドレイン１２上の絶縁膜１４にコンタクト用開口１５を形成し、次いで、ＣＶＤ法を適用することに依り、厚さ約３０ｎｍのＷ膜を形成する。
【００５９】
図２３参照
（３）
ドライエッチング法を適用することに依り、Ｗ膜のエッチバックを行い不要なＷ膜、即ち、絶縁膜１４上のＷ膜を除去する。
【００６０】
図２４参照
（４）
Ｏ2 雰囲気中に於いてＲＴＡ法を適用し、５００℃、１分の条件でアニールを行い、コンタクト用開口１５の底に在るＷ膜を酸化してＷＯ3 膜１７を生成する。
【００６１】
図２５参照
（５）
ＣＶＤ法を適用することに依り、コンタクト用開口１５内を含め全面にＷ膜を堆積し、次いで、ＣＭＰ法を適用することに依り、Ｗ膜の研磨を行なって、コンタクト用開口１５を埋めたＷ膜のみ残すように平坦化し、Ｗプラグ１６を形成する。
【００６２】
実施例４では、下部電極としてＷＳｉ2 からなるサリサイド膜１３を形成したが、その材料は、ＷＳｉ2 の他にＴｉＳｉ2 、ＮｉＳｉ、ＣｏＳｉなどのシリサイドを用いることができる。
【実施例５】
【００６３】
本実施例では、下部電極としてＣｕプラグを用い、抵抗変化層としてＣｕプラグ表面に形成したＷ酸化物、上部電極として上位配線のバリア膜を用いる。従って、メモリセルの層構成としては、Ｃｕプラグ／ＷＯx 膜／バリア膜となっている。
【００６４】
図２６乃至図２９は実施例５を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００６５】
図２６参照
（１）
第１層目配線２２が形成した後、ＳｉＮ或いはＳｉＣからなるＣｕ拡散防止膜２３を形成し、次いで、ＣＶＤ法を適用することに依り、ＳｉＯ2 からなる絶縁膜２４を形成し、次いで、フォトリソグラフィ法、及び、ドライエッチング法を適用することに依り、第１層目配線２２上の絶縁膜２４をエッチングして導電プラグ用開口を形成し、次いで、スパッタリング法を適用することに依り、Ｔａ或いはＴａＮからなるバリアメタル膜、Ｃｕシード膜を被着させ、次いで、めっき法を適用することに依り、Ｃｕシード膜上にＣｕ膜を形成し、ＣＭＰ法を適用することに依り、Ｃｕ膜の平坦化を行ってＣｕプラグ２５を形成し、次いで、ＣＶＤ法を適用することに依り、Ｃｕプラグ２５の端面のみにＷ膜を選択成長させる。
【００６６】
図２７参照
（２）                                                                            ＲＴＡ法を適用することに依り、Ｏ2 雰囲気中で５００℃、１分の条件に依り、Ｗ膜を酸化してＷＯ3 膜２６を生成させる。
【００６７】
図２８参照
（３）
ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からなる絶縁膜２７を形成し、次いで、フォトリソグラフィ法、及び、ドライエッチング法を適用することに依り、絶縁膜２７のエッチングを行なって、ＷＯ3 膜２６の端面を表出させる配線溝２８を形成する。
【００６８】
図２９参照
（４）
スパッタリング法を適用することに依り、配線溝２８内にＴａからなるバリア膜２９、Ｃｕからなるシード膜（図示せず）を形成し、次いで、めっき法を適用して配線溝２８内を埋めるＣｕ膜を形成し、次いで、ＣＭＰ法を適用してＣｕ膜を平坦化する研磨を行なって第２層目配線３０を形成する。
【００６９】
本実施例では、バリア膜２９としてＴａを用いているが、この他にＴａＮ、Ｔｉ、ＴｉＮを用いることができ、また、配線３０としてＣｕを用いているが、この他にＡｌを用いても良い。
【実施例６】
【００７０】
本実施例では、下部電極としてＣｕプラグを用い、抵抗変化層としてＣｕプラグ表面に形成したＷ酸化物、上部電極として上位配線を用いる。従って、メモリセルの層構成としては、Ｃｕプラグ／ＷＯx 膜／上位配線（Ｃｕ）となっている。
【００７１】
図３０乃至図３２は実施例６を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図であり、以下、図を参照しつつ説明する。
【００７２】
図３０参照
（１）
第１層目配線２２の形成、ＳｉＮ層２３の形成、絶縁膜２４の形成、Ｃｕプラグ２５の形成、ＷＯ3 膜２６の形成、絶縁膜２７の形成、配線溝２８の形成、バリア膜２９の形成までのプロセスは、実施例５と全く同じであるから説明を省略し、その次の工程から説明することにする。
【００７３】
図３１及び図３２参照
（２）
レジストプロセス及びドライエッチング法を適用することに依り、配線溝２０の底面に在るＴａからなるバリア膜２９をエッチングすることでＷＯ3 膜２６を表出させる。
【００７４】
（３）
スパッタリング法を適用することに依り、ＷＯ3 膜２６上を含む配線溝２０内にＣｕからなるシード膜（図示せず）を形成し、次いで、めっき法を適用して配線溝２０内を埋めるＣｕ膜を形成する。尚、このＣｕ膜はＷＯ3 膜２６と直接コンタクトしていることは云うまでもない。
【００７５】
（４）
ＣＭＰ法を適用してＣｕ膜を平坦化する研磨を行なって第２層目配線３０を形成する。
尚、配線３０の材料には、Ｃｕの他にＡｌを用いても良い。
【００７６】
本実施例ではバリア層２９としてはＴａを用いたが、その他にＴａＮ、Ｔｉ、ＴｉＮをを用いても良い。
【００７７】
前記した各実施例の説明は、主として、メモリセル単体の製造プロセスを明らかにするものであったが、次に、メモリセルを集積化した半導体記憶装置及びその動作について説明する。
【実施例７】
【００７８】
図３３は１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図であり、図に於いて、３１はワード線に接続するゲートで代表されるセル選択トランジスタ、３２はソース、３３はドレイン、３４はプラグ端面に形成した抵抗体で代表される抵抗変化素子、ＷＬはワード線、ＢＬはビット線、ＧＮＤは接地をそれぞれ示している。
【００７９】
図３４は図３３に示した半導体記憶装置に於けるメモリセル近傍を表す等化回路図であり、図３３に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００８０】
図に於いて、抵抗変化素子３４は、一端がビット線ＢＬ１に接続され、他端がセル選択トランジスタ３１のドレイン３３に接続されている。セル選択トランジスタ３１のソース３２は接地線ＧＬ１に接続され、ゲートはワード線ＷＬ１に接続されている。
【００８１】
図３５は図３４について説明したメモリセルをアレー状に並べた半導体記憶装置を表す等化回路図であり、列方向に並ぶ複数のワード線ＷＬ１、ＷＬ２、ＷＬ3 ・・・・が列方向に並ぶ複数のメモリセルに共通する信号線として配置されている。また、行方向に並ぶ複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４・・・・が行方向に並ぶメモリセルに共通の信号線として配置されている。
【００８２】
図３５に点線で囲ったメモリセルを例にして、高抵抗状態から低抵抗状態への書き換え動作、即ち、セットを行なう場合について説明する。
【００８３】
図３６はメモリセルの動作について説明する為の印加電圧（横軸）対電流（縦軸）を表す線図であり、図中、セットについては実線で、リセットについては破線で示した特性となる。
【００８４】
ここで、抵抗変化素子３４の高抵抗状態に於ける抵抗値をＲＨ、低抵抗状態に於ける抵抗値をＲＬとする。
【００８５】
選択メモリセルに接続されたビット線選択トランジスタ３５をオンにし、選択ビット線ＢＬ１にバイアス電圧を印加する。ビット線選択トランジスタ３５に於けるチャネルの抵抗が、ＲＨに比較して十分小さく、ＲＬに比較して無視できない程度の抵抗ＲＬ’と成るようにトランジスタ３５のゲート電圧を調整する。
【００８６】
これと同時に抵抗変化素子３４に接続されたセル選択トランジスタ３１のゲートに接続されているワード線ＷＬ１に電圧を印加し、セル選択トランジスタ３１のチャネル抵抗が低抵抗状態の抵抗変化素子３４の抵抗ＲＬに比較して無視できる程度の小さな値となるようなにする。
【００８７】
選択ビット線ＢＬ１に印加するバイアス電圧の絶対値は、セットに要する電圧の絶対値と同じかやや大きい程度とし、抵抗変化素子３４が図３６に示した特性をもつ場合、約２Ｖである。
【００８８】
選択メモリセルに接続された接地線ＧＬ１を０Ｖにすることで、ビット線ＢＬ１のバイアス電圧からビット線選択トランジスタ３５、セル選択トランジスタ３１、抵抗変化素子３４を経由する接地電位への電流経路が形成され、バイアス電圧は抵抗変化素子３４の抵抗とビット線選択トランジスタ３５のチャネル抵抗の比に応じて、抵抗変化素子３４とビット線選択トランジスタ３５のチャネル抵抗に配分される。
【００８９】
ＲＨは、ＲＬ’及びセル選択トランジスタ３１のチャネル抵抗に比較して十分大きいため、バイアス電圧はほぼ全て抵抗変化素子３４に配分され、抵抗変化素子３４は低抵抗状態の抵抗ＲＬに書き換えられる。
【００９０】
抵抗変化素子３４が低抵抗ＲＬにセットされた場合、抵抗変化素子３４とビット線選択トランジスタ３１のチャネル抵抗に配分される電圧比はＲＬ：ＲＬ’になるので、例えばＲＬ’＝２ＲＬに設定しておけば、抵抗変化素子３４にはバイアス電圧の１／３が配分される。
【００９１】
ＲＬ’はビット線選択トランジスタ３１の性能上、可能な範囲内で任意の値に設定できるため、抵抗変化素子３４に加わる電圧、即ち、抵抗変化素子３１に流れる電流をビット線選択トランジスタ３１のゲート電圧によって任意の値に設定し、続いてバイアス電圧を０Ｖに戻せば、電流制限値に対応した低抵抗状態への書き込みが完了する。
【００９２】
次に、低抵抗から高抵抗への書き込み（リセット）について説明する。リセット書き込みで注意すべき点は、低抵抗状態にある抵抗変化素子３１に対してリセットに必要とされる以上の電圧を印加しなければならないため、セル選択トランジスタ３１とビット線選択トランジスタ３５とのチャネル抵抗が、両方とも抵抗変化素子３１に於ける低抵抗の値ＲＬに比較して十分小さくなるようにゲート電圧を調整する。
【００９３】
また、抵抗変化素子２が高抵抗ＲＨに切り換わった瞬間、ほぼ全バイアス電圧が抵抗変化素子３４に配分されるため、バイアス電圧はセットに要する電圧よりも小さくなければならない。因に、素子特性が図３６に見られる場合では１Ｖ程度である。
【００９４】
リセット過程では、セル選択トランジスタ３１、及び、ビット線選択トランジスタ３５のチャネル抵抗が、両方とも抵抗変化素子３４の低抵抗の値ＲＬに比較して十分小さくなるようにゲート電圧を調整し、ビット線ＢＬ１に印加するバイアス電圧はリセット電圧以上であってセット電圧未満に設定する。その後、バイアス電圧を０Ｖに戻せばリセットが完了する。
【００９５】
実施例７として説明した半導体記憶装置について、多くの改変を実現できることは云うまでもなく、次に、その若干を例示して説明する。                                  
【実施例８】
【００９６】
図３７は１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図であり、図３３に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００９７】
本実施例が実施例７と相違する点は、抵抗体で代表される抵抗変化素子３４をトランジスタのドレイン３３とコンタクトプラグとの間に作製したことである。
【実施例９】
【００９８】
図３８は１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図であり、図３３に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００９９】
本実施例は、多層配線間を結ぶコンタクトプラグの端面に抵抗体で代表される抵抗変化素子３４を形成した例である。
【０１００】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
【０１０１】
（付記１）
コンタクトプラグ内に形成されたＷ酸化物からなる抵抗体、及び、該コンタクトプラグからなる上部電極或いは下部電極を備えて構成された抵抗変化型メモリセル
を含んでなることを特徴とする不揮発性半導体記憶装置。
【０１０２】
（付記２）
（付記１）記載の抵抗変化型メモリセルに於ける抵抗体がＷプラグの端面に形成されたＷ酸化物、下部電極がＷプラグ、上部電極が上層配線のバリアメタルであること
を特徴とする（付記１）記載の不揮発性半導体記憶装置。
【０１０３】
（付記３）
上部電極が上層配線であること
を特徴とする（付記１）記載の不揮発性半導体記憶装置。
【０１０４】
（付記４）
（付記１）記載の抵抗変化型メモリセルに於ける抵抗体がトランジスタのドレインと下層配線を連結するコンタクトプラグの端面に形成したＷ酸化物、下部電極がドレイン表面に形成されたサリサイド膜、上部電極がコンタクトプラグであること
を特徴とする特徴とする（付記１）記載の不揮発性半導体記憶装置。
【０１０５】
（付記５）
（付記１）記載の抵抗変化型メモリセルに於ける抵抗体がＣｕプラグの端面に形成されたＷ酸化物、下部電極がＣｕプラグ、上部電極が上層配線のバリアメタルであること
を特徴とする（付記１）記載の不揮発性半導体記憶装置。
【０１０６】
（付記６）
（付記１）記載の抵抗変化型メタルセルに於ける抵抗体がＣｕプラグの端面に形成されたＷ酸化物、下部電極がＣｕプラグ、上部電極が上層配線であること
を特徴とする（付記１）記載の不揮発性半導体記憶装置。
【図面の簡単な説明】
【０１０７】
【図１】本発明に依る抵抗変化型メモリセルの１例を表す要部側面説明図である。
【図２】本発明に依るＷ／ＷＯx ／Ｐｔ構造の抵抗変化型メモリセルのセット及びリセットの動作を説明する為のＩＶ特性を表す線図である。
【図３】本発明に依るＷ／ＷＯx ／Ｐｔ構造の抵抗変化型メモリセルのセット及びリセットの動作を説明する為のＩＶ特性を表す線図である。
【図４】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図５】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図６】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図７】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図８】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図９】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１０】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１１】実施例１を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１２】実施例２を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１３】実施例２を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１４】実施例２を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１５】実施例２を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１６】実施例３を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１７】実施例３を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１８】実施例３を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図１９】実施例３を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２０】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２１】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２２】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２３】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２４】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２５】実施例４を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２６】実施例５を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２７】実施例５を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２８】実施例５を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図２９】実施例５を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図３０】実施例６を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図３１】実施例６を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図３２】実施例６を作製する工程を説明する為の工程要所に於ける抵抗変化型メモリセルを表す要部側面説明図である。
【図３３】１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図である。
【図３４】図３３に示した半導体記憶装置に於けるメモリセル近傍を表す等化回路図である。
【図３５】図３４について説明したメモリセルをアレー状に並べた半導体記憶装置を表す等化回路図である。
【図３６】メモリセルの動作について説明する為の印加電圧（横軸）対電流（縦軸）を表す線図である。
【図３７】１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図である。
【図３８】１トランジスタ・１抵抗変化素子からなる抵抗変化型メモリセルを集積化して構成した半導体記憶装置を表す要部切断側面図である。
【符号の説明】
【０１０８】
１  ＣＭＯＳに於けるドレイン
２  Ｗからなるプラグ
３  Ｗからなるプラグ２の端面を酸化して生成させたＷＯ3 膜
４  上部電極
５  第１層目配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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