(57)【要約】【課題】製品の生産に使用可能な量産性の優れた方法でかつ安価なコストにより、半導体薄膜の結晶粒径の拡大を可能とすることを目的とする。【解決手段】絶縁性基板１０１上に導電性薄膜１０３を形成し、導電性薄膜１０３をパターニングしてから半導体薄膜１０４を形成し、レーザ光を照射して半導体薄膜１０４を溶融し固化して再結晶化する半導体薄膜の製造方法において、導電性薄膜１０３は面方向に突端部を有するようにパターニングされることを特徴とする。【選択図】図１
2008311287.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板に導電性薄膜を形成し、前記導電性薄膜をパターニングしてから半導体薄膜を形成し、レーザ光を照射して前記半導体薄膜を溶融し固化して再結晶化する半導体薄膜の製造方法において、
前記導電性薄膜は面方向に突端部を有するようにパターニングされることを特徴とする半導体薄膜の製造方法。
【請求項２】
前記レーザ光には、単一波長のレーザ光を用いることを特徴とする請求項１記載の半導体薄膜の製造方法。
【請求項３】
前記レーザ光には、単一波長のレーザ光を重畳させて用いることを特徴とする請求項１記載の半導体薄膜の製造方法。
【請求項４】
前記導電性薄膜は、直線状にパターニングされることを特徴とする請求項１から３のいずれか１項記載の半導体薄膜の製造方法。
【請求項５】
前記導電性薄膜が形成された領域に形成される半導体薄膜と、前記導電性薄膜が形成されていない領域に形成される半導体薄膜との結晶化率を異ならせることを特徴とする請求項１から４のいずれか１項記載の半導体薄膜の製造方法。
【請求項６】
前記導電性薄膜が形成された領域に形成される半導体薄膜は、Ｒａｍａｎ散乱強度においてアモルファスシリコンを表すピーク（４８０ｃｍ−１）に対する結晶性シリコンのピーク(５２０ｃｍ−１)強度比が３以上あり、
前記導電性薄膜が形成されていない領域に形成される半導体薄膜は、Ｒａｍａｎ強度比は１以下であることを特徴とする請求項５記載の半導体薄膜の製造方法。
【請求項７】
前記半導体薄膜は、高周波プラズマＣＶＤ法を用いて形成され、
高周波電力を供給するカソード電極と、前記導電性薄膜との間にＤＣ電力を重畳するように印加して形成されることを特徴とする請求項１から６のいずれか１項記載の半導体薄膜の製造方法。
【請求項８】
前記半導体薄膜は、シリコンを主成分として形成されており、面内が（２２０）優先配向していることを特徴とする請求項１から６のいずれか１項記載の半導体薄膜の製造方法。
【請求項９】
絶縁性基板に導電性薄膜を形成し、前記導電性薄膜をパターニングしてから半導体薄膜を形成し、レーザ光を照射して前記半導体薄膜を溶融し固化して再結晶化する工程を含み、前記半導体薄膜にソース領域、チャネル領域及びドレイン領域を含むトップゲート型の薄膜トランジスタの製造方法において、
前記導電性薄膜は面方向に突端部を有するようにパターニングされ、
前記突端部の近傍に位置する前記半導体薄膜を再結晶の時の核として結晶成長させ、
前記核として結晶成長された半導体薄膜の少なくとも一部を、前記チャネル領域とし、
前記導電性薄膜の前記突端部を有する領域が前記ソース領域又は前記ドレイン領域に含まれるようにすることを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
絶縁性基板にソース領域、チャネル領域及びドレイン領域を有する半導体薄膜が形成され、該半導体薄膜上にゲート絶縁膜が形成され、前記チャネル領域の上方に前記ゲート絶縁膜を介してゲート電極が形成されるトップゲート型の薄膜トランジスタにおいて、
前記ソース領域又は前記ドレイン領域の少なくとも一部の領域で、前記半導体薄膜と前記絶縁性基板の間に導電性薄膜が形成され、
前記導電性薄膜は、前記ソース領域又は前記ドレイン領域が形成される側から前記チャネル領域が形成される側に向かう突端部を有していることを特徴とする薄膜トランジスタ。
【請求項１１】
前記半導体薄膜は、シリコンを主成分として形成されており、面内が（２２０）優先配向していることを特徴とする請求項１０記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、結晶粒径の大粒径化をより容易にする薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
レーザアニールを用いた溶融結晶化法はシリコン結晶化等で従来から広く研究されている。高移動度を持つ結晶が融点の低いガラス基板上で作製することができ、低コスト・高性能の薄膜トランジスタ基板として利用されている。
【０００３】
これらは主に液晶ディスプレイや有機ＥＬディスプレイに用いられ、高機能になることや高精細になることが要求されているとともに、さらに特性が向上されることが求められている。
【０００４】
最近では、結晶を大粒径化して擬似単結晶化することで移動度の向上を図り、周辺回路等の全てをガラス基板上に形成するシステムオンパネルの開発も進められている。
【０００５】
このようなレーザ光による結晶の大粒径化技術の１つとして、特許文献１に記載されている結晶化方法が挙げられる。
【０００６】
この方法は、半導体薄膜上に照射するエキシマレーザの出力部に、出力を２次元的に制御するための位相シフトマスクを装着することで、レーザ光の２次元的な強度分布を所望な状態に制御する。それに伴って形成される温度分布により、低温部から高温部に向けて結晶を擬似単結晶的に形成する方法である。
【０００７】
また別の方法として、特許文献２に開示されている半導体薄膜の製造方法が挙げられる。
【０００８】
この方法は、絶縁膜中に微細孔を形成し、その上にアモルファスシリコン膜（ａ−Ｓｉ膜）を形成した後レーザ光を照射して溶融し、再結晶化する方法である。
【０００９】
微細孔中に形成されたａ−Ｓｉ膜は膜厚が厚く、周りよりも低温となるため結晶の核が形成され、この核を起点として、大粒径の擬似単結晶Ｓｉ半導体薄膜が形成される。
【００１０】
これらの方法では、結晶の大粒径化は達成されているが、形成方法が複雑であり、高コストとなるため量産製品への応用は困難であった。
【００１１】
また、非晶質部分から結晶成長を開始させるので、配向面の制御は困難であり、特性がばらつく原因となっていた。
【００１２】
また別の方法として、特許文献３に開示された方法がある。
【００１３】
この方法は、半導体薄膜を部分的に溶融して再結晶化する方法であって、半導体薄膜の溶融領域と非溶融領域との境界において、非溶融領域が溶融領域側に向かって突出する尖形部を有するように半導体薄膜を溶融する方法である。
【００１４】
尖形部はレーザ光の照射領域を規定するマスクを用いること等で行い、これにより非溶融部分の尖形部を核にして結晶成長させることができる。
【００１５】
しかしこの方法でも、配向面の制御は困難であり、また特殊なマスク等の使用によりコストアップが避けられなかった。
【００１６】
さらに別の方法として、特許文献４に記載の結晶成長法が挙げられる。
【００１７】
この方法は、位置制御された結晶粒を有する（非晶質）薄膜を溶融し再結晶化することで、位置制御された結晶粒を核として、横方向に結晶を成長させる方法である。
【００１８】
この方法では、位置制御された結晶粒の形成方法として、非晶質薄膜を特定領域に設け、固相結晶化により特定領域に優先的に結晶粒を成長させる。
【００１９】
非晶質簿膜に含まれる結晶粒のサイズや密度、不純物濃度等をその周囲の領域と異なるように作製して、その後融点以下の温度で加熱することで特定領域を優先的に固相結晶化させる方法が開示されている。
【００２０】
しかし、その特定領域を具体的にどのように形成するかの記述はない。
【００２１】
位置制御された結晶粒を時間とコストをかけて形成することは可能であるが、製品化するためには如何に低コストで所望のものを製造できるかといった新規の技術が求められている。
【００２２】
また、特許文献５ではレーザ結晶化の方法で（１１１）面に優先配向させることでばらつきの少ない半導体薄膜の形成方法について開示されている。
【００２３】
また、特許文献６ではＮｉ等の金属触媒を用いて（１１１）面に優先配向させる技術が開示されている。
【００２４】
これらの方法では優先配向の程度が必ずしも十分とはいえず、また後者では結晶化させた後の金属触媒の除去が問題になり、コストがかさむといったことがあった。
【特許文献１】特開２００４−１０１７７９号公報
【特許文献２】特開２００４−１５８７７９号公報
【特許文献３】特開２００４−２８１７７１号公報
【特許文献４】特開２００５−００５４１０号公報
【特許文献５】特開２００２−１００５６８号公報
【特許文献６】特開平０７−３２１３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記のように、レーザアニール等を用いた結晶粒径の拡大としてさまざまな方法が提案されている。
【００２６】
しかし、大粒径化しようとすればコストが大幅に上がるといったように、これまで製品の生産に利用できるような低コスト化の方法が確立されていなかった。
【００２７】
また、ディスプレイ等の駆動素子として利用するためには、所望の位置に所望の素子を形成する技術も同様に重要であるが、量産性の高い方法で実現するのは困難であった。
【００２８】
さらに、これまで大粒径化する技術は開発されてきているが、面内配向性を制御することは困難であったため、素子を形成した場合に特性のばらつき要因となっていた。
【００２９】
そこで、本発明は、実際に製品の生産に使用できる量産性の優れた方法でかつ安価なコストにより、半導体薄膜の結晶粒径の拡大を可能とする半導体薄膜の製造方法を提供することを目的とする。
【００３０】
また、本発明は、量産性が優れかつ安価なコストで、所望な位置に所望な素子をより正確に形成する方法を提供することを目的とする。
【００３１】
さらに、本発明は、結晶性半導体素子の配向面を制御することでばらつきの少ない優れた特性をもつ半導体薄膜を形成することを目的とする。
【課題を解決するための手段】
【００３２】
本発明は、上記課題を解決するための手段として、絶縁性基板に導電性薄膜を形成し、前記導電性薄膜をパターニングしてから半導体薄膜を形成し、レーザ光を照射して前記半導体薄膜を溶融し固化して再結晶化する半導体薄膜の製造方法において、前記導電性薄膜は面方向に突端部を有するようにパターニングされることを特徴とする。
【００３３】
また、本発明は、絶縁性基板に導電性薄膜を形成し、前記導電性薄膜をパターニングしてから半導体薄膜を形成し、レーザ光を照射して前記半導体薄膜を溶融し固化して再結晶化する工程を含み、前記半導体薄膜にソース領域、チャネル領域及びドレイン領域を含むトップゲート型の薄膜トランジスタの製造方法において、前記導電性薄膜は面方向に突端部を有するようにパターニングされ、前記突端部の近傍に位置する前記半導体薄膜を再結晶の時の核として結晶成長させ、前記核として結晶成長された半導体薄膜の少なくとも一部を、前記チャネル領域とし、前記導電性薄膜の前記突端部を有する領域が前記ソース領域又は前記ドレイン領域に含まれるようにすることを特徴とする。
【００３４】
また、本発明は、絶縁性基板にソース領域、チャネル領域及びドレイン領域を有する半導体薄膜が形成され、該半導体薄膜上にゲート絶縁膜が形成され、前記チャネル領域の上方に前記ゲート絶縁膜を介してゲート電極が形成されるトップゲート型の薄膜トランジスタにおいて、前記ソース領域又は前記ドレイン領域の少なくとも一部の領域で、前記半導体薄膜と前記絶縁性基板の間に導電性薄膜が形成され、前記導電性薄膜は、前記ソース領域又は前記ドレイン領域が形成される側から前記チャネル領域が形成される側に向かう突端部を有していることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、下地の導電性薄膜のパターニングを利用することで、大粒径結晶の半導体薄膜を所望の位置に形成することが可能になる。
【００３６】
この方法では導電性薄膜のパターニングは通常のＰＥＰ(Photo Engraving Process)工程で形成できるため、大面積基板にわたって処理が可能であり、量産性の優れた高性能な半導体薄膜を安価なコストで提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００３８】
（第１の実施形態）
図１は、本発明の第１の実施形態としての半導体薄膜の製造方法を示す図である。
【００３９】
図１（ａ）及び図１（ｃ）は、基板上に形成された堆積膜を平面と垂直方向に切り出したときの断面を模式的に表したものである。
【００４０】
図１（ａ）はレーザ光の照射前を示すものであり、図１（ｃ）はレーザ光の照射中を示すものである。
【００４１】
図１（ｂ）は、レーザ光照射前の基板上に形成された堆積膜の上面図である。図１（ｄ）は、レーザ光照射後の基板上に形成された堆積膜の上面図である。
【００４２】
図１において、１０１は絶縁性基板、１０２は保護膜、１０３はパターニングされた導電性薄膜、１０４は半導体薄膜、１０５は半導体薄膜１０４よりも結晶性の高い半導体薄膜を示す。また、１０６は導電性薄膜１０３の突端部、１０７はレーザ光、１０８は大粒径結晶成長領域を示す。
【００４３】
絶縁性基板１０１は、通常、ガラス基板や石英ガラスが用いられるが、結晶化条件によってはフレキシブルなプラスチック基板を用いることも可能である。
【００４４】
保護膜１０２は、レーザアニール時に絶縁性基板１０１中に含まれる不純物が半導体薄膜１０４側に拡散して悪影響を及ぼさないようにするために形成されており、レーザアニール条件によっては必要ないこともある。
【００４５】
導電性薄膜１０３は、後工程のレーザアニール処理に耐えられるような金属が好ましい。具体的には、高融点金属であるＷ、Ｍｏ、Ｔａ、Ｔｉ、Ｎｉ等が好ましく、また不純物がドーピングされたｐｏｌｙ−Ｓｉ等でもかまわない。
【００４６】
次いで、製造方法について説明する。
【００４７】
まず、保護膜１０２が形成されている基板１０１上に、高融点金属である導電性薄膜１０３を形成した後、図１（ｂ）に示すようなパターニングを通常のＰＥＰ工程を用いて行う。本実施の形態では、特に直線状にパターニングしている。
【００４８】
このとき、大粒径結晶を成長させたい所望の位置の近傍に導電性薄膜１０３の突端部１０６を面方向に形成する。
【００４９】
次に、半導体薄膜１０４を形成して図１（ａ）のような構成にする。半導体薄膜１０４の作製には熱ＣＶＤ法、プラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法、スパッタ法等いずれの方法を用いても良い。
【００５０】
このとき、形成される半導体薄膜１０４は導電性薄膜１０３が存在する部分と存在しない部分とで、ある製膜条件下ではその結晶性に違いを生じさせることが可能になる。つまり、導電性薄膜が存在する部分と存在しない部分で熱伝導率や反射率、又は熱膨張係数の違いに起因する膜応力が異なる。
【００５１】
このため、この違いが製膜条件の違いとなることで導電性薄膜１０３上に形成される半導体薄膜１０５はそれ以外の場所に形成される半導体薄膜１０４に対して結晶性に違いを生じると考えられる。
【００５２】
ただし、通常用いられている一般的な製膜条件では、この方法により半導体薄膜の結晶性に違いを持たせることは容易ではなく、それぞれの製膜方法に対応して製膜条件を厳密に選択する必要がある。
【００５３】
基本的には、導電性薄膜１０３が存在しない部分でアモルファス薄膜と結晶性薄膜とが得られる境界条件のわずかにアモルファス薄膜が得られる条件側を選択することが好ましい。
【００５４】
シリコン薄膜で結晶化率に変化を持たせる場合について説明する。
【００５５】
導電性薄膜１０３上に形成されるシリコン薄膜はＲａｍａｎ散乱強度においてアモルファスシリコンを表すピーク（４８０ｃｍ−１）に対する結晶性シリコンのピーク(５２０ｃｍ−１)強度比が３以上あることが好ましい。
【００５６】
一方、導電性薄膜１０３上以外の場所に形成されるシリコン薄膜のＲａｍａｎ強度比は１以下であることが好ましい。
【００５７】
このように、製膜条件を選択する以外は一般的な製膜方法を用いているので、大きなコストアップを伴わずに大面積にわたって微細部分での結晶性の制御が可能となる。
【００５８】
このように、結晶性の異なる領域を造り分けた後に、図１（ｃ）に示すように、レーザ光を照射することで半導体薄膜を溶融し固化することで、再結晶化させる。
【００５９】
ここで、レーザ光は、エキシマレーザや固体レーザ（ＹＡＧ）などから照射される単一波長のレーザ光でもよく、エキシマレーザや固体レーザ（ＹＡＧ）などから照射されるレーザ光を重畳されたレーザ光でもよい。
【００６０】
このとき、アモルファスシリコン半導体膜と微結晶シリコン半導体膜とでは、通常用いられるエキシマレーザ（３０８ｎｍ）や固体レーザ（５３２ｎｍ）の波長領域ではアモルファスシリコン半導体膜の方が早く溶融する。
【００６１】
というのも、アモルファスシリコン半導体膜の方が、吸収係数が２倍から１０倍程度大きくなるためである。
【００６２】
したがって、レーザ光の照射時間を制御して、微結晶シリコンが完全に溶融しないようにすることで、微結晶シリコンを核にして結晶成長を起こさせることができる。
【００６３】
このとき、突端部以外に形成された微結晶半導体薄膜では結晶成長とともに、隣接した場所から成長を始めた結晶とすぐに衝突してしまうため、成長は柱状構造となりやすく、大粒径の結晶成長は阻害されてしまう。
【００６４】
また、微結晶半導体と十分距離が離れた場所のアモルファス半導体はレーザ光照射後の温度低下とともにランダムに結晶核が発生するため、その結晶核を起点にして多数の小さい粒上の結晶が成長する。
【００６５】
一方、突端部１０６から成長を始めた結晶は、図１（ｄ）の大粒径結晶成長領域１０８で示すように、成長の過程で他の結晶との衝突が一定時間起こらないため（衝突が起こったところが境界となる）、大粒径の結晶が成長できる。
【００６６】
ここで、大粒径結晶成長領域１０８の形状は突端部１０６の形状と強い関係があるため、図２に示すような突端部の幅Ｗと突端部の長さＬを所望の形状の大粒径結晶成長領域が得られるように選択することが好ましい。
【００６７】
また、突端部の形状そのものは特に限定されるものではなく用途やパターニング精度に応じて選択できる。ただし、突端部頂点は粒径を拡大したい場所ごとにそれぞれ１点ずつ設けることが好ましい。
【００６８】
本実施の形態において、レーザ光照射のパルスは本質的には１つの領域に１回照射すれば十分な効果が得られるため製造コストの削減に大きく寄与できる。
【００６９】
ただし、表面の平坦化等の目的で複数回照射しても良く、これによる弊害はない。
【００７０】
（第２の実施形態）
第２の実施形態では、第１の実施形態の半導体薄膜の製造方法において、図３に示したプラズマＣＶＤ装置を用いて半導体薄膜を形成する方法を示す。
【００７１】
図３において、３０１は真空チャンバー、３０２は放電炉、３０３は排気口、３０４は原料ガス供給手段、３０５はカソード電極、３０６は基板、３０７は基板温度調整機構付き基板ホルダーである。また、３０８は放電空間、３０９は高周波電源、３１０はローパスフィルター、３１１はＤＣ電源を示す。
【００７２】
半導体薄膜の形成方法は、まず真空チャンバー３０１及び放電炉３０２を排気口３０３を通して不図示真空ポンプより所望の真空度まで排気する。
【００７３】
その後、原料ガス供給口３０４からガス供給口付きのカソード電極３０５を通して所定の原料ガスを放電空間３０８内に供給する。
【００７４】
そして、高周波電源３０９から高周波電力をカソード電極３０５を介して放電空間３０８に投入する。同時にローパスフィルター３１０により高周波電源と接続されているＤＣ電源３１１を介してＤＣ電力を基板３０６との間に印加することで原料ガスを分解する。あらかじめ基板温度調整機構基板ホルダー３０７により所望の温度に加熱されている基板３０６上に半導体薄膜を形成する。
【００７５】
基板３０６は第１の実施形態で示したように、あらかじめ保護膜１０２と導電性薄膜１０３が形成されているため、ＤＣ電力はカソード電極３０５と基板３０６上に形成された導電性薄膜間に印加されることになる。
【００７６】
シリコンを主成分とする半導体膜を堆積する場合は、原料ガスとしてＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４の混合又は単体のガスが好適に用いられ、Ｈ２、Ａｒ、Ｈｅ等の希釈ガスと混合して用いることができる。
【００７７】
また、高周波電力の周波数は１ＭＨｚ〜５００ＭＨｚの範囲で好適に用いられる。
【００７８】
高い周波数を選択するほど、プラズマ中のイオンダメージの影響を受けにくくなるので良質な結晶性薄膜が得られる傾向があるが、周波数が高すぎるとプラズマの局在化等の悪影響が現われるため適宜選択する必要がある。
【００７９】
図４は、ＤＣ電源から供給する電力と導電性薄膜が存在する部分に形成される半導体薄膜の結晶化率の関係を表したグラフである。
【００８０】
ここで、結晶化率はＲａｍａｎ散乱測定により得られた、５２０ｃｍ−１（結晶）と４８０ｃｍ−１(アモルファス)のピーク強度比で表している。
【００８１】
ＤＣ電力を印加しない状態では、基板上に形成されるシリコン薄膜は全てアモルファスシリコンとなる条件を選択した。
【００８２】
また、ＤＣ電力はカソード電極側がマイナスとなる極性を印加することで効果が顕著になった。
【００８３】
ＤＣ電源３１１から供給する電力を増加していくと、導電性薄膜が存在する基板３０６上に形成される半導体薄膜はその結晶化率が増加していくことがわかる。
【００８４】
一方、導電性薄膜が存在しない基板３０６上に形成される半導体薄膜は結晶化率の増加は起こらず、アモルファスシリコンのままであった。
【００８５】
このように、半導体薄膜をプラズマＣＶＤで形成する場合に、カソードと基板間にＤＣ電力を印加することで導電性薄膜の存在する部分とそうでない部分とで形成される半導体薄膜の結晶化率を大きく変化できることがわかった。
【００８６】
また、第１の実施形態で記載した導電性薄膜の突端部１０６においてもこの結晶性の変化を正しく反映していることがわかった。
【００８７】
このような結晶性の変化が起こる原因を以下のように考えている。
【００８８】
つまり、ＤＣ電力をカソード電極側がマイナスとなるように印加しているので、基板側にはプラスのイオンによるイオンダメージが低減されることになる。
【００８９】
したがって、プラズマ中でＤＣ電力が供給される導電性薄膜が存在する部分のみがイオンダメージが低減されるため、形成される半導体薄膜の結晶性に変化が現われる。
【００９０】
ＤＣ電力による電界はカソード電極から基板に向かってほぼ垂直に形成されるため、突端部等の形状に沿って、結晶性の境界が維持されているものと考えられる。
【００９１】
さらに、ＤＣ電力等の製膜条件を詳細に検討することで、配向面を制御できることがわかった。
【００９２】
つまりＤＣ電力制御や基板温度、原料ガスの希釈比率等のパラメータを制御することで、（１１１）面配向だけでなく（２２０）面配向などの優先配向が可能となった。
【００９３】
この原因として、従来（１１１）面はエッチング耐性が高いので、製膜中に（１１１）面以外はエッチングされてしまうため、結局（１１１）面に優先配向しやすいと考えられる。
【００９４】
ところが、ＤＣ電力を印加するなどして結晶化エネルギー下げてやることで、プラズマ条件の中でエッチング性の低い条件でも結晶化が可能となる。そのため、（１１１）面以外の例えば（２２０）面が優先配向する条件が得られたと思われる。
【００９５】
また、（２２０）面は製膜条件を詳細に検討することで、特にその優先配向性が強く現われることがわかった。
【００９６】
ここで、従来シリコン半導体薄膜における配向面の制御に関する発明は背景技術のところで記載したように（１１１）面配向するものがほとんどである。
【００９７】
これはシリコン薄膜を熱やレーザ光で再結晶化する場合に（１１１）面が最も結晶化エネルギーが低いため（１１１）面が核として形成されやすいためである。
【００９８】
しかし、核生成は確率的なものであるため、その優先配向の割合は必ずしも十分なものではなかった。
【００９９】
本発明においては、レーザ光により溶融し再結晶化させるときに、あらかじめ形成されている結晶化領域は溶融させずにアモルファス領域を溶融させる。
【０１００】
このようにすることで、溶けずに残っている結晶化領域を核にして粒径の拡大を図るというのが基本的な考えであるが、結晶化領域においてもレーザ光照射条件によってはその一部が溶融すると考えられる。
【０１０１】
つまり、レーザ光照射時に強い優先配向性を持っている（２２０）面以外の面は粒径が小さく、その周りにはアモルファス状の結合やダングリングボンドが多数存在しているため相対的に溶融しやすいと考えられる。
【０１０２】
一方、優先配向している（２２０）面は溶融されずにその後の結晶化の核になる確率が高くなると考えられる。
【０１０３】
以上のように、本実施形態を用いた半導体薄膜の製造方法では大粒径の半導体薄膜をコストの大きな上昇を伴わずに形成することが可能となる。また配向面を制御することで、特性のばらつきが少ない半導体薄膜を形成することが可能となる。
【０１０４】
（第３の実施形態）
第３の実施形態では第１及び第２の実施形態で示した方法を用いて半導体薄膜を形成して、薄膜トランジスタを製造する方法及び薄膜トランジスタ素子の典型的な実施形態を図５を用いて説明する。
【０１０５】
図５において、図５（ａ）は本発明の方法により作製された薄膜トランジスタを上方から見た模式図であり、図５（ｂ）は図５（ａ）中のＡ−Ａ’線で切ったときの断面を模式的に表している。
【０１０６】
５０１は基板、５０２は保護膜、５０３は導電性薄膜、５０４は半導体薄膜の一部領域で不純物がドーピングされていないチャネル領域、５０５はゲート絶縁膜、５０６は層間絶縁膜である。また、５０７、５０８は半導体薄膜の一部領域で不純物がドーピングされているソース領域とドレイン領域、５０９はゲート電極、５１０はソース電極、５１１はドレイン電極、５１２は画素電極である。
【０１０７】
第１の実施形態で説明したように、レーザ光照射により溶融し再結晶化して結晶性半導体薄膜を形成した後、突端部を核にして成長した大粒径結晶成長領域を薄膜トランジスタのチャネル領域５０４となるようにパターニングする。その上にゲート絶縁膜５０５を形成する。
【０１０８】
その後、ゲート電極５０９を形成した後、イオン注入法により、各ｎチャネル及びｐチャネルに対して自己整合的にソース領域とドレイン領域を形成し、所望の形にパターニングする。
【０１０９】
次に層間絶縁膜５０６を形成し、その上に画素電極を形成して所望の形にパターニングし、最後にスルーホールを形成した所に金属薄膜をソース電極として形成する。
【０１１０】
このときドレイン電極と画素電極の接合が形成される。
【０１１１】
作製方法から明らかなように、本実施の形態は、従来のトップゲート型薄膜トランジスタと異なり、ソース又はドレイン領域からチャネル方向に向かった突端部を有する導電性薄膜が絶縁性基板と半導体薄膜の間に形成されている。
【０１１２】
このような構造をとることにより、所望の位置において半導体薄膜の粒径拡大が可能となり、高性能の薄膜トランジスタの製造が可能になる。
【０１１３】
さらに、特性のばらつきが少ない高信頼性の薄膜トランジスタの製造が可能になる。
【０１１４】
また、本実施形態では、画素駆動用の薄膜トランジスタの例を示したが、本発明はこれに限られるものではない。
【０１１５】
本発明では、好ましい実施形態が参照され、記述されている。
【０１１６】
しかし、この技術分野において通常の知識を有する人であれば、本発明の範囲から離れることなく、変形と修正が可能であることを理解する必要がある。
【０１１７】
［実施例］
（第１の実施例）
本発明の第１の実施例として、第１の実施形態を用いて作製された半導体薄膜の例について説明する。
【０１１８】
絶縁性基板１０１としては５０ｍｍ角で厚さ０.７ｍｍの無アルカリガラスを用い、保護膜としてＣＶＤ法を用いてＳｉＮ膜とＳｉＯ２膜の二層膜をそれぞれの厚さ５０ｎｍと５００ｎｍ形成する。その後、その上に導電性薄膜１０３としてＭｏ金属をスパッタ法により膜厚が３００ｎｍとなるように形成した。
【０１１９】
図６（ａ）には本実施例で作製した導電性薄膜パターンを示した。
【０１２０】
６０１はＭｏ金属のパターニングを表しており、５０ｍｍ角上に突端部が縦１０個所、横１０個所の合計１００個所が形成されるようにした。
【０１２１】
６０２は集合電極を表しており、製膜時はこの電極を通じて金属面を接地した。
【０１２２】
また、突端部の形状は図６（ｂ）に示すように突端部の幅Ｗを２μｍ、長さＬを１.５μｍとした。
【０１２３】
次に図３に示した装置を用いて、ＳｉＨ４とＨ２の混合ガスによるＶＨＦプラズマＣＶＤで５０ｎｍの膜厚を持つシリコン薄膜を形成した。
【０１２４】
ＶＨＦの発信周波数は６０ＭＨｚを用いた。このときのシリコン薄膜のＲａｍａｎ測定を行った。
【０１２５】
５２０ｃｍ−１と４８０-ｃｍ−１のＲａｍａｎ強度比は、Ｍｏ金属上に形成されたシリコン薄膜で５.５、Ｍｏ金属のないところでは０（５２０ｃｍ−１（結晶）のピークはなし）であった。
【０１２６】
次に、脱水素化処理をした後、パルス出力のエキシマレーザ（波長３０８ｎｍ）を５０ｍｍ角の基板上に５００ｍＪ／ｃｍ２のエネルギー密度で１パルスのみ照射した。
【０１２７】
レーザ光照射後にＭｏ突端部より成長した結晶粒径は上記１００個所において若干のばらつきはあるが、図６（ｂ）に示すようにほぼ４μｍ×５μｍの大きさに成長していることが確認された。
【０１２８】
また、各突端部より成長した結晶の配向面をＸ線回折により測定したところ、（１１１）面が６０％、（２２０）面が３０％、その他の面が１０％であった。
また比較のために、Ｍｏ金属のパターニングで突端部のないものを形成して同様の条件でシリコン薄膜を形成した。
【０１２９】
このシリコン薄膜をＲａｍａｎ散乱測定を行ったところ、結晶化している部分は確認できなかった。
【０１３０】
またレーザ光照射後の結晶粒径は最大のものでも０.５μｍ角程度あった。このことより、本発明の半導体薄膜の形成方法により、コストの大きな増加を伴わずに結晶粒径の大きな半導体薄膜を所望の場所に形成することが可能であることが示された。
【０１３１】
（第２の実施例）
本発明の第２の実施例として、第１の実施例で示した方法で作製した半導体薄膜とＭｏ薄膜の突端部のパターニング形状を変更した場合の例を示す。
【０１３２】
図６（ｃ）に示したように、突端部のパターニングとして、幅Ｗを２μｍ、長さＬを３μｍにして、その他は同様の方法で半導体薄膜を作製した。
【０１３３】
プラズマＣＶＤで形成された半導体薄膜のＲａｍａｎ測定を行った。第１の実施例と同様に５２０ｃｍ−１と４８０ｃｍ−１のＲａｍａｎ強度比は、Ｍｏ金属上に形成されたシリコン薄膜で５.５、Ｍｏ金属のないところでは０（５２０ｃｍ−１（結晶）のピークはなし）であった。
【０１３４】
その後、エキシマレーザ照射後にＭｏ突端部より成長した結晶粒径は上記１００個所において若干のばらつきはあるが、図６（ｃ）に示すようにほぼ６μｍ×４μｍの大きさに成長していることが確認された。
【０１３５】
このように、突端部の形状により、形成される結晶粒径の大きさや形が異なるため、突端部の形状を調整することで目的に応じた結晶粒を形成することができる。
【０１３６】
突端部から成長する結晶とその周りに成長する結晶との粒界線は頂点近傍においては、突端部の頂点から突端部を形成する各辺とのなす角が略９０°の方向に存在する傾向があることを利用して、所望の領域に制御することができる。
【０１３７】
また、各突端部より成長した結晶の配向面をＸ線回折により測定したところ、（１１１）面が７０％、（２２０）面が２５％、その他の面が５％であった。
【０１３８】
これから第１の実施例と比較すると、突端部を形成する角度が鋭角になるほど配向面のばらつきが減少する傾向があることがわかる。
【０１３９】
このように、結晶粒径の大きさや形だけでなく、配向面においても突端部の形状が影響するため、目的に合わせて突端部の形状を選択する必要がある。
【０１４０】
（第３の実施例）
第３の実施例として、第２の実施形態を用いて、プラズマＣＶＤ法で半導体薄膜を形成する場合にＶＨＦ電力にＤＣ電力を重畳印加する方法を用いて形成した場合の例を示す。
【０１４１】
第１の実施例と同様にＭｏ金属のパターニングまで行った後、図３を示した装置を用いて、ＳｉＨ４とＨ２の混合ガスによるＶＨＦプラズマＣＶＤでシリコン薄膜を形成した。
【０１４２】
このとき水素希釈率を第１の実施例の２／３に低下させた条件を用いることで、第１の実施例の場合よりエッチング性の低いプラズマでシリコン薄膜を堆積することができる。
【０１４３】
また、ＤＣ電源３１１より５０ＶのＤＣ電圧を印加しながらシリコン薄膜の堆積を行った。
【０１４４】
基板は図６で示した集合電極６０２を介して接地されているので、高周波カソード電極とパターニングされた導電性薄膜の間にＤＣ電力が供給される。
【０１４５】
このとき作製されたシリコン薄膜のＲａｍａｎ測定を行ったところ、５２０ｃｍ−１と４８０ｃｍ−１のＲａｍａｎ強度比は、Ｍｏ金属上に形成されたシリコン薄膜で２０、Ｍｏ金属のないところでは０（５２０ｃｍ−１（結晶）のピークはなし）であった。
【０１４６】
このようにＭｏ金属上に形成されたシリコン薄膜は非常に高い結晶化率を持った微結晶シリコンが形成された。
【０１４７】
次に、脱水素化処理をした後、パルス出力のエキシマレーザ（波長３０８ｎｍ）を５０ｍｍ角の基板上に５００ｍＪ／ｃｍ２のエネルギー密度で１パルスのみ照射した。
【０１４８】
レーザ光照射後にＭｏ突端部より成長した結晶粒径は上記１００個所において若干のばらつきはあるが、ほぼ６μｍ×１０μｍの大きさに成長していることが確認された。
【０１４９】
また、各突端部より成長した結晶の配向面をＸ線回折により測定したところ、（１１１）面が５％、（２２０）面が９２％、その他の面が３％であった。
【０１５０】
このように、高周波プラズマＣＶＤでシリコン薄膜を形成するときにＤＣ電圧を印加することで、結晶性薄膜をより選択性良く形成できるため、その後のレーザアニール工程で成長する結晶粒径をより大粒径化できることがわかった。
【０１５１】
さらに、結晶配向面のばらつきが抑えられ、均一性の高いシリコン薄膜が形成されていることがわかる。
【０１５２】
（第４の実施例）
第４の実施例として、第３の実施形態を用いて、薄膜トランジスタを形成した場合の例を示す。
【０１５３】
半導体薄膜を作製してレーザ光により結晶化を行う工程までは第１の実施例と同様の工程で作製した。次に、突端部を核にして成長した大粒径結晶成長領域を薄膜トランジスタのチャネル領域５０４となるように通常のフォトリソ工程を用いてパターニングした。
【０１５４】
その上のゲート絶縁膜５０５はＴＥＯＳを用いたプラズマＣＶＤ法によりＳｉＯ２膜を１００ｎｍ形成した。
【０１５５】
その後、ゲート電極５０９としてＡｌ金属を蒸着により３００ｎｍを形成した後、ゲート電極をマスクにしてＰＨ３ガスを用いたイオン注入法により、Ｐ（リン）イオンを自己整合的に打ち込んでｎ型半導体薄膜とする。
【０１５６】
そして、ソース領域とドレイン領域を形成するために所望の形にパターニングした。
【０１５７】
次に層間絶縁膜５０６としてＳｉＯ２膜を６００ｎｍ形成し、最後にスルーホールを形成したところにＡｌ金属３００ｎｍをソース電極及びドレイン電極として形成した。
【０１５８】
また、比較例として、保護膜５０２上に導電性薄膜５０３を形成しないこと以外は本実施例と同じ方法を用いて作製した薄膜トランジスタを作製した。
【０１５９】
これらの薄膜トランジスタの電流−電圧特性を測定したところ、キャリアの移動度が比較例に比べて最大で３倍の大きさまで向上した。
【０１６０】
また、スレショルド電圧Ｖｔｈのばらつき（３σ）に関しては比較例に対して１／２に低減することが確認された。これらの結果は結晶の大粒径化で特性が向上したことによるものと考えられる。
【０１６１】
（第５の実施例）
第５の実施例として、第３の実施形態を用いて薄膜トランジスタを形成する他の例として、第３の実施例で示したように、薄膜半導体を高周波プラズマＣＶＤ法を用いて形成するときにプラズマ中にＤＣ電力を印加しながら形成した場合の例を示す。
【０１６２】
第３の実施例で示した方法により半導体薄膜を形成する以外は、第４の実施例で示した方法を用いて薄膜トランジスタを形成した。
【０１６３】
作製した薄膜トランジスタの電流−電圧特性を測定したところ、キャリアの移動度は第４の実施例中に記載した比較例に対して最大で４倍の大きさまで向上した。
【０１６４】
またスレショルド電圧Ｖｔｈのばらつき（３σ）に関しては比較例に対して１／４に低減することが確認された。
【０１６５】
これらの結果は結晶の大粒径化により特性が向上するとともに、ＤＣ電力の印加により結晶が（２２０）面に強く優先配向したことによるものと考えられる。
【０１６６】
（第６の実施例）
第６の実施例として、第３の実施形態を用いてダブルゲート型薄膜トランジスタを形成する例を示す。
【０１６７】
図７（ａ）には本実施例で形成されたダブルゲート型薄膜トランジスタを上面から見た模式図をあらわし、図７（ｂ）には図７（ａ）中のＡ−Ａ’線で切断したときの断面図を模式的に表したものである。
【０１６８】
ただし、図７（ａ）には本発明の特徴を良く説明するために、必要な構成のものだけを示している。
【０１６９】
第５の実施例と同様に、５０ｍｍ角、０.７ｍｍ厚の無アルカリガラス基板上にＳｉＮ膜とＳｉＯ２膜との二層による保護膜を形成した後、導電性薄膜としてＭｏ金属を３００ｎｍ形成した。
【０１７０】
その後のパターニングの際に、導電性薄膜７０３Ａと７０３Ｂの各突端部が一定の距離をおいて対向するように形成した。
【０１７１】
この距離はあらかじめダブルゲート型薄膜トランジスタがその間に形成できるように選択した。
【０１７２】
対向する突端部には第３の実施例と同様に、Ｒａｍａｎ比が２０を越える微結晶シリコン薄膜がそれぞれに形成されていた。
【０１７３】
脱水素化の後にレーザ光照射することで突端部の結晶を核としてそれぞれ結晶性半導体膜７１３Ａと７１３Ｂの成長が始まり、お互いの成長が衝突したところに結晶粒界７１４を形成して成長が終了する。
【０１７４】
その後ゲート絶縁膜を形成した後、この結晶粒界が含まれない部分にチャネル領域を形成するようにゲート電極をパターニングした。
【０１７５】
その後の工程は第５の実施例と全く同様におこなって、ダブルゲート型薄膜トランジスタの作製を行った。
【０１７６】
作製した薄膜トランジスタの電流−電圧特性を測定したところ、キャリアの移動度は第５の実施例とほぼ同等の値を示した（比較例に対して最大で４倍の大きさまで向上）。
【０１７７】
またスレショルド電圧Ｖｔｈのばらつき（３σ）に関しては第５の実施例よりもやや向上する（比較例に対して１／５に低減）することが確認された。
【０１７８】
これらの結果から本発明はダブルゲート型薄膜トランジスタにおいても有効であることが確認された。
【産業上の利用可能性】
【０１７９】
本発明の半導体薄膜の製造方法で製造される薄膜半導体は、液晶パネルや有機ＥＬパネル等のフラットパネルディスプレイ用の駆動素子、エリアセンサーやラインセンサー等のイメージセンサー又は薄膜太陽電池に利用可能である。
【図面の簡単な説明】
【０１８０】
【図１】本発明の第１の実施形態としての半導体薄膜の製造方法を示す図である。
【図２】突端部より成長する結晶性半導体の模式平面図である。
【図３】プラズマＣＶＤ装置の模式断面図である。
【図４】プラズマ中に印加するＤＣ電力に対するＲａｍａｎピーク強度比を示すグラフである。
【図５】本発明の第３の実施形態としての薄膜トランジスタを示す図である。
【図６】第１及び第２の実施例で作製した導電性薄膜のパターンを平面図及び結晶成長を示す平面図である。
【図７】本発明の実施例６で作成した薄膜トランジスタを示す模式図である。
【符号の説明】
【０１８１】
１０１  ５０１  ７０１  基板
１０２  ５０２  ７０２  保護膜
１０３  ２０１  ５０３  ６０１  ７０３Ａ  ７０３Ｂ  導電性薄膜
１０４  半導体薄膜
１０５  結晶性の高い半導体薄膜
１０６  ２０２  ６０３  導電性薄膜の突端部
１０７  レーザ照射光
１０８  ２０３  ６０４  大粒径結晶成長領域
３０１  真空チャンバー
３０２  放電炉
３０３  排気口
３０４  原料ガス供給手段
３０５  カソード電極
３０６  パターニングされた導電性薄膜が形成されている基板
３０７  基板温度調整機構付き基板ホルダー
３０８  放電空間
３０９  高周波電源
３１０  ローパスフィルター
３１１  ＤＣ電源
５０４  ７０４  チャネル領域  
５０５  ７０５  ゲート絶縁膜
５０６  ７０６  層間絶縁膜
５０７  ７０７  ソース領域
５０８  ７０８  ドレイン領域
５０９  ７０９  ゲート電極
５１０  ７１０  ドレイン電極
５１２  ７１２  画素電極
６０２  集合電極
６０５  突端部近傍の粒界の境界線
７１３Ａ  ７１３Ｂ  島状にパターニングされた結晶性半導体薄膜
７１４  結晶粒界
【図１】
2008311287.tif 000003
【図２】
2008311287.tif 000004
【図３】
2008311287.tif 000005
【図４】
2008311287.tif 000006
【図５】
2008311287.tif 000007
【図６】
2008311287.tif 000008
【図７】
2008311287.tif 000009