(57)【要約】      （修正有）【課題】従来の抵抗変化型メモリとは異なる構造を有し、生産性に優れるとともに、素子の微細化を実現できる抵抗変化型メモリとその製造方法を提供する。【解決手段】基板上１０に、下部配線電極１１と上部配線電極１２と下部配線電極１１および上部配線電極１２に狭持された抵抗変化層１５とを有する多層構造体１８が配置され、抵抗変化層１５は、下部配線電極１１および上部配線電極１２と接合し、電気抵抗値が異なる２以上の状態を有し、双方の配線電極を介した駆動電圧または電流の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化部１３と、抵抗変化部よりも電気抵抗値が高く、かつ、抵抗変化部を囲む分離部１４とを有し、抵抗変化部１３と分離部１４とは酸化の状態が異なる同種の金属酸化物からなり、抵抗変化部における上記状態に対してビットが割り当てられている抵抗変化型メモリとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、下部配線電極と、上部配線電極と、前記下部配線電極および前記上部配線電極に狭持された抵抗変化層とを有する多層構造体が配置され、
前記抵抗変化層は、
前記下部配線電極および前記上部配線電極と接合し、電気抵抗値が異なる２以上の状態を有し、双方の前記配線電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化部と、
前記抵抗変化部よりも電気抵抗値が高く、かつ、前記抵抗変化部を囲む分離部と、を有し、
前記抵抗変化部と前記分離部とは、酸化の状態が異なる同種の金属酸化物からなり、
前記抵抗変化部における前記状態に対してビットが割り当てられている抵抗変化型メモリ。
【請求項２】
前記下部配線電極と前記上部配線電極とが交差しており、
双方の前記配線電極の交差部に、前記抵抗変化部が配置されている請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記下部配線電極および前記上部配線電極から選ばれる少なくとも１つが、ストライプ状に２以上配置されている請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記金属酸化物が、遷移金属酸化物である請求項１に記載の抵抗変化型メモリ。
【請求項５】
前記金属酸化物が、酸化鉄、酸化ニッケルおよび酸化銅から選ばれる少なくとも１種である請求項１に記載の抵抗変化型メモリ。
【請求項６】
前記上部配線電極が、配線幅の狭小化された括れ部を有し、
前記抵抗変化層における前記括れ部の下に位置する部分が、前記分離部からなる請求項１に記載の抵抗変化型メモリ。
【請求項７】
前記括れ部の配線幅が、前記抵抗変化部との接合部分における前記上部配線電極の配線幅の２０〜８０％の範囲である請求項６に記載の抵抗変化型メモリ。
【請求項８】
前記下部配線電極が、配線幅の狭小化された括れ部を有する請求項６に記載の抵抗変化型メモリ。
【請求項９】
基板上に、前記多層構造体が多段に配置されている請求項１に記載の抵抗変化型メモリ。
【請求項１０】
基板上に、下部電極と、上部電極と、前記下部電極および前記上部電極に狭持された抵抗変化層とを有する多層構造体が配置され、
前記抵抗変化層は、
前記下部電極および前記上部電極と接合し、電気抵抗値が異なる２以上の状態を有し、双方の前記電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化部と、
前記抵抗変化部よりも電気抵抗値が高く、かつ、前記抵抗変化部を囲む分離部と、を有し、
前記抵抗変化部と前記分離部とは、酸化の状態が異なる同種の金属酸化物からなる抵抗変化素子。
【請求項１１】
請求項１に記載の抵抗変化型メモリの製造方法であって、
基板上に下部配線電極および金属酸化物層を順に形成した後に、前記金属酸化物層の表面に上部配線電極を部分的に形成する積層工程と、
前記上部配線電極により部分的に被覆された前記金属酸化物層の表面を酸化雰囲気に置くことにより、前記金属酸化物層を、酸化の状態が互いに異なる分離部および抵抗変化部を有する抵抗変化層とする酸化工程と、を含み、
前記金属酸化物層は、電気抵抗値が異なる２以上の状態を有し、駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する層である、抵抗変化型メモリの製造方法。
【請求項１２】
前記積層工程において、前記下部配線電極と交差するように前記上部配線電極を形成する、請求項１１に記載の抵抗変化型メモリの製造方法。
【請求項１３】
前記積層工程において、前記下部配線電極および前記上部配線電極から選ばれる少なくとも１つをストライプ状に２以上形成する、請求項１１に記載の抵抗変化型メモリの製造方法。
【請求項１４】
前記積層工程において、配線幅の狭小化された括れ部を有する前記上部配線電極を形成する、請求項１１に記載の抵抗変化型メモリの製造方法。
【請求項１５】
前記酸化工程における酸化雰囲気が、酸素、オゾン、酸素プラズマおよび酸素ラジカルから選ばれる少なくとも１種を含む雰囲気である請求項１１に記載の抵抗変化型メモリの製造方法。
【請求項１６】
前記金属酸化物層が、遷移金属酸化物を有する請求項１１に記載の抵抗変化型メモリの製造方法。
【請求項１７】
前記金属酸化物層が、酸化鉄、酸化ニッケルおよび酸化銅から選ばれる少なくとも１種を有する請求項１１に記載の抵抗変化型メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線電極を介した駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化層を有し、抵抗変化層の電気抵抗値の状態に対してビットが割り当てられた抵抗変化型メモリとその製造方法とに関する。
【背景技術】
【０００２】
メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まっており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子（代表的にはＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、情報単位（ビット）あたりの電荷容量Ｃの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。
【０００３】
微細化の影響を受けにくいメモリ素子として、電荷容量Ｃではなく、電気抵抗値Ｒの変化により情報を記録する不揮発性メモリ素子（抵抗変化型メモリ素子）が注目されており、このような抵抗変化型メモリ素子として、駆動電圧または電流の印加により電気抵抗値Ｒが変化する抵抗変化素子の開発が進められている。抵抗変化素子は、電気抵抗値が異なる２以上の状態を有しており、当該各状態に対してビットを割り当てることにより、抵抗変化型メモリが構築できる。
【０００４】
抵抗変化型メモリは、通常、下部配線電極および上部配線電極と、上記双方の配線電極により狭持された抵抗変化層とを含む多層構造体により構成され、配線電極を介する抵抗変化層への駆動電圧（電流）の印加、および、配線電極を介する抵抗変化層の上記状態の検知により機能する。特許文献１、２などの従来の抵抗変化型メモリでは、下部配線電極と上部配線電極との交点に抵抗変化層がドット状に配置された構造を有しており、隣り合う当該交点間、即ち、隣り合う抵抗変化層間には、通常、ＳｉＯ2等からなる保護絶縁膜が配置されている。
【特許文献１】特開２００３−１９７８７７号公報
【特許文献２】特開２００２−２８０５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の構造を有する抵抗変化型メモリでは、下部配線電極と上部配線電極との交点にドット状に配置された抵抗変化層を形成するために、マスクの使用あるいは微細加工プロセスなどを導入する必要がある。生産性に優れるメモリとするためには、これらマスクの使用あるいは微細加工プロセスなどを省略した方法により、抵抗変化層の形成が可能な構造を有するメモリが望まれる。
【０００６】
このような構造を有するメモリとして、例えば、複数の配線電極に共通する均一な抵抗変化層を有し、当該抵抗変化層における各々の配線電極との接合部分を個々の抵抗変化素子（メモリ素子）として扱う抵抗変化型メモリが存在する。しかしこのようなメモリでは、抵抗変化層内で電流の拡散が生じるため、隣接する素子間のクロストークなどの問題が発生しやすく、素子の微細化およびそれに伴うメモリの高集積化が困難となる。
【０００７】
そこで本発明は、上記従来の抵抗変化型メモリとは異なる構造を有し、生産性に優れるとともに、素子の微細化を実現できる抵抗変化型メモリとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の抵抗変化型メモリでは、基板上に、下部配線電極と、上部配線電極と、前記下部配線電極および前記上部配線電極に狭持された抵抗変化層とを有する多層構造体が配置されている。前記抵抗変化層は、前記下部配線電極および前記上部配線電極と接合し、電気抵抗値が異なる２以上の状態を有し、双方の前記配線電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化部と、前記抵抗変化部よりも電気抵抗値が高く、かつ、前記抵抗変化部を囲む分離部と、を有する。前記抵抗変化部と前記分離部とは、酸化の状態が異なる同種の金属酸化物からなる。前記抵抗変化部における前記状態に対してビットが割り当てられている。
【０００９】
本発明の抵抗変化型メモリにおける一つの抵抗変化素子に着目すると、当該抵抗変化素子（本発明の抵抗変化素子）では、基板上に、下部電極と、上部電極と、前記下部電極および前記上部電極に狭持された抵抗変化層とを有する多層構造体が配置されている。前記抵抗変化層は、前記下部電極および前記上部電極と接合し、電気抵抗値が異なる２以上の状態を有し、双方の前記電極を介した駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化部と、前記抵抗変化部よりも電気抵抗値が高く、かつ、前記抵抗変化部を囲む分離部と、を有する。前記抵抗変化部と前記分離部とは、酸化の状態が異なる同種の金属酸化物からなる。
【００１０】
本発明の抵抗変化型メモリの製造方法は、上記本発明の抵抗変化型メモリの製造方法であって、基板上に、下部配線電極および金属酸化物層を順に形成した後に、前記金属酸化物層の表面に上部配線電極を部分的に形成する積層工程と、前記上部配線電極により部分的に被覆された前記金属酸化物層の表面を酸化雰囲気に置くことにより、前記金属酸化物層を、酸化の状態が互いに異なる分離部および抵抗変化部を有する抵抗変化層とする酸化工程と、を含む。前記積層工程において形成する金属酸化物層は、電気抵抗値が異なる２以上の状態を有し、駆動電圧または電流の印加により前記２以上の状態から選ばれる１つの状態から他の状態へと変化する層である。
【発明の効果】
【００１１】
本発明によれば、酸化の状態が異なる同種の金属酸化物からなる抵抗変化部と分離部とを有する抵抗変化層とすることにより、生産性に優れるとともに、素子の微細化およびそれに伴う高集積化を実現できる抵抗変化型メモリとすることができる。
【００１２】
本発明の製造方法では、メモリ素子ごとにドット状の抵抗変化層を配置するのではなく、積層工程において、下部配線電極および上部配線電極により狭持された金属酸化物層を形成し、酸化工程において、上部配線電極による金属酸化物層の表面の部分的な被覆を利用して、抵抗変化部および分離部を有する抵抗変化層を形成するために、素子の微細化およびそれに伴う高集積化が実現された抵抗変化型メモリを生産性よく製造できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。
【００１４】
図１に示す抵抗変化型メモリ１は、基板１０と、下部配線電極１１および上部配線電極１２からなる一対の配線電極と、下部配線電極１１および上部配線電極１２により狭持された抵抗変化層１５とを含んでいる。下部電極配線１１、抵抗変化層１５および上部電極配線１２は、多層構造体１８として、互いに接するように、上記順に基板１０上に配置されている。
【００１５】
抵抗変化層１５は、同種の金属酸化物からなる抵抗変化部１３および分離部１４を有している。「同種の金属酸化物」とは、当該酸化物を構成する金属元素が同一であることをいい、同一であるかどうかの判断からは、配線電極などからの拡散などによりごく微量に含まれる金属元素は除く。抵抗変化部１３と分離部１４とは酸化の状態が異なり、通常、分離部１４の方が抵抗変化部１３に比べて酸化の度合いが高い。このような抵抗変化層１５は、例えば、後述する本発明の製造方法により、具体的には、金属酸化物層を部分的にさらに酸化させることにより、形成できるため、下部配線電極と上部配線電極との交点に抵抗変化層がドット状に配置された従来の抵抗変化型メモリに比べて、メモリ１は生産性に優れる。なお、本発明の製造方法では、金属酸化物層をさらに酸化させた部分が分離部１４となり、酸化が抑制された部分が抵抗変化部１３となる。
【００１６】
抵抗変化部１３は、下部配線電極１１および上部配線電極１２と接合している。抵抗変化部１３は、また、電気抵抗値が異なる２以上の状態を有し、下部配線電極１１および上部配線電極１２を介した駆動電圧（電流）の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化する。典型的には、抵抗変化部１３は、相対的に高抵抗の状態（状態Ａ）と相対的に低抵抗の状態（状態Ｂ）との２つの状態を有し、駆動電圧（電流）の印加により、状態Ａから状態Ｂへ、あるいは、状態Ｂから状態Ａへと変化する。メモリ１では、抵抗変化部１３におけるこのような状態に対して、ビットが割り当てられている。
【００１７】
分離部１４は、抵抗変化部１３よりも電気抵抗値が高く、かつ、抵抗変化部１３を囲むように配置されている。ここで「囲む」とは、基板１０の主面に垂直な方向から見たときに、抵抗変化部１３の側面全体に配置されていることをいう。分離部１４により、隣り合う抵抗変化部１３間を電気的に分離できるため、当該抵抗変化部１３間のクロストークなどの発生を抑制でき、素子の微細化とそれに伴うメモリ１の高集積化の実現がより容易となる。上述したように、本発明の製造方法により形成された分離部１４は、金属酸化物層をさらに酸化させて高抵抗化した部分であるため、分離部１４は「高抵抗化部」あるいは「高抵抗変質部」であるともいえる。
【００１８】
図２に、図１のメモリ１をその上方から見た平面図を示す。図２の断面Ａ−Ａが図１に相当する。
【００１９】
図１、２に示すように、メモリ１では、下部配線電極１１と上部配線電極１２とが交差しており、双方の配線電極の交差部に抵抗変化部１３が配置されている。本発明のメモリは必ずしもこのような構成を有していなくてもよく、例えば、下部配線電極１１と上部配線電極１２とが同一の方向に平行に伸びていてもよいが、図１、２に示すようなメモリ１とすることによって、いわゆるＸ−Ｙ配置がなされたメモリアレイを構築できる。
【００２０】
メモリ１では、また、２以上の下部配線電極１１がストライプ状に配置されている。このように本発明のメモリでは、下部配線電極および上部配線電極から選ばれる少なくとも１つが、ストライプ状に２以上配置されていてもよく、この場合、メモリアレイの構築がより容易となる。双方の配線電極がストライプ状に２以上配置されている場合、いわゆるＸ−Ｙ配置がなされたメモリアレイを構築できる。
【００２１】
抵抗変化部１３を構成する金属酸化物の種類は特に限定されず、抵抗変化素子の抵抗変化層として一般的に用いられる金属酸化物であればよい。例えば、遷移金属酸化物であってもよく、より具体的には、酸化鉄、酸化ニッケルおよび酸化銅から選ばれる少なくとも１種であってもよい。分離部１４は、上述したように、これらの金属酸化物をさらに酸化させた化合物からなる。
【００２２】
一例として抵抗変化部１３および分離部１４が酸化鉄からなる場合、抵抗変化部１３としての組成は、例えばＦｅ3Ｏ4であり、分離部１４としての組成は、例えばＦｅ3Ｏ4+d1（０＜ｄ１≦０．５）である。抵抗変化部１３および分離部１４が酸化ニッケルからなる場合、抵抗変化部１３としての組成は、例えばＮｉＯ1-d2（０＜ｄ２≦０．５）であり、分離部１４としての組成は、例えばＮｉＯである。ただし、抵抗変化部１３と分離部１４との境界付近においては、酸化状態も中間的な値となることがあるため、抵抗変化部１３であってもＮｉＯ1-d3（０＜ｄ３≦０．５、ｄ３＜ｄ２）の組成となることがある。抵抗変化部１３および分離部１４が酸化銅からなる場合、抵抗変化部１３としての組成は例えばＣｕＯ1-d4（０＜ｄ４≦０．７５）であり、分離部１４としての組成は、例えばＣｕＯである。ただし、抵抗変化部１３と分離部１４との境界付近においては、酸化状態も中間的な値となることがあるため、抵抗変化部１３であってもＣｕＯ1-d5（０＜ｄ５≦０．７５、ｄ５＜ｄ４）の組成となることがある。抵抗変化部１３および分離部１４の組成は、例えば、オージェ電子分光法、Ｘ線回折による結晶構造解析、赤外分光法、ラマン分光法などの分析手法により評価すればよい。
【００２３】
分離部１４の電気抵抗値は、抵抗変化部１３よりも大きければよく、例えば、体積抵抗率にして１０Ω・ｃｍ以上が好ましい。
【００２４】
抵抗変化部１３の電気抵抗値は、例えば、体積抵抗率にして、１ｍΩ・ｃｍ〜１０Ω・ｃｍ程度の範囲が好ましい。
【００２５】
メモリ１では、図２に示すように、上部配線電極１２が配線幅の狭小化された括れ部２０を有しており、抵抗変化層１５における当該括れ部２０の下に位置する部分が分離部１４からなる。換言すれば、この場合、抵抗変化部１３の上には括れ部２０は位置しない。このような構造は、例えば、本発明の製造方法において、括れ部２０を有する上部配線電極１２を形成し、当該括れ部２０を利用して、抵抗変化部１３と分離部１４とを有する抵抗変化層１５を形成した場合に形成される。なお、本明細書における配線電極の配線幅とは、基板の主面に垂直な方向から見た配線幅である。
【００２６】
括れ部２０の配線幅の狭小化の程度は特に限定されないが、例えば、括れ部２０の配線幅（図２に示すＸ１）が、抵抗変化部１３との接合部分における上部配線電極１２の配線幅（図２に示すＸ２）の２０〜８０％程度の範囲であればよい。本発明の製造方法についての説明において後述するが、配線幅Ｘ２に対する配線幅Ｘ１の狭小化の程度は、配線幅Ｘ２の値に応じて調整すればよい。
【００２７】
上部配線電極１２の形状は図１、２に示す例に特に限定されず、括れ部２０を有していなくてもよいが、本発明の製造方法により抵抗変化型メモリを形成する場合、後述するように、括れ部２０を有する上部配線電極１２とすることで、抵抗変化部１３と分離部１４とを有し、かつ、抵抗変化部１３が下部配線電極１１と上部配線電極１２との交差部に位置する抵抗変化層１５の形成が容易となる。
【００２８】
メモリ１では、隣り合う下部配線電極１１の間に絶縁層１６が配置されており、当該配線電極同士が電気的に分離されている。
【００２９】
なお図２では、便宜上、抵抗変化部１３の形状を矩形状で示しているが、本発明の製造方法によりメモリ１を形成した場合などには、実際にはその角部が丸みを帯びていることがある。
【００３０】
本発明の抵抗変化型メモリでは、下部配線電極１１が、配線幅の狭小化された括れ部を有していてもよい。このような構造を有する抵抗変化型メモリの具体例については、後述する。
【００３１】
本発明の抵抗変化型メモリでは、下部配線電極１１と抵抗変化層１５と上部配線電極１２とを含む多層構造体１８が、基板１０上に多段に配置されていてもよい。この場合、メモリの多値化がより容易となる。なお、基板側から数えてｎ段目（ｎは自然数）に配置された多層構造体の上部配線電極と、ｎ＋１段目に配置された多層構造体の下部配線電極とは、必要に応じて、共通化することができる。
【００３２】
図１において符号２で示される部分は、本発明の抵抗変化素子の一例であるともいえる。即ち、抵抗変化素子２は、基板１０と、下部電極に相当する下部配線電極１１および上部電極に相当する上部配線電極１２からなる一対の電極と、下部配線電極１１および上部配線電極１２により狭持された抵抗変化層１５とを含んでいる。下部配線電極１１、抵抗変化層１５および上部配線電極１２は、多層構造体１８として、互いに接するように、上記順に基板１０上に配置されている。
【００３３】
下部配線電極１１および上部配線電極１２は、基本的に導電性を有していればよく、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）や、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、またはこれらの合金や多層膜、またはこれらの酸化物やスズ添加インジウム酸化物（ＩＴＯ）など、あるいはＴｉＮ（窒化チタン）、ＴｉＡｌＮ（窒化チタンアルミニウム）のような窒化物、その他、弗化物、炭化物、硼化物、シリサイドなどによって形成できるものなどからなればよい。
【００３４】
基板１０は、例えば、Ｓｉ（シリコン）基板であればよく、この場合、本発明の抵抗変化型メモリと半導体素子との組み合わせが容易となる。基板１０における下部配線電極１１に接する表面が酸化されていてもよい（基板１０の表面に酸化膜が形成されていてもよい）。なお、本明細書では、トランジスタやコンタクトプラグなどを形成した加工済みの基体も、「基板」と称する。
【００３５】
絶縁層１６は、隣り合う下部配線電極１１同士を電気的に分離できればよく、例えば、ＳｉＯ2、Ａｌ2Ｏ3など、メモリなどの半導体素子の絶縁層に一般的に用いられる材料からなればよい。また、絶縁層１６は、レジスト材料のような有機材料であってもよく、この場合、スピナーコーティングなどにより簡便に絶縁層１６を形成できるため、凹凸を有する面上に絶縁層１６を形成する場合においても、自らの表面が平坦な絶縁層１６の形成が容易となる。このような有機材料としては、例えば、ポリイミドが挙げられる。
【００３６】
図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｄに、本発明の製造方法の一例を示す。図３Ａ〜図３Ｄは、それぞれ、図４Ａ〜図４Ｄの断面Ａ−Ａに対応している。
【００３７】
最初に、基板１０上に、複数の下部配線電極１１をストライプ状に形成する（図３Ａ、図４Ａ）。図３Ａ、図４Ａに示す例では、隣り合う下部配線電極１１間に絶縁層１６が配置されているが、このような構造は、例えば、基板１０上に絶縁層１６を形成した後に、形成した絶縁層１６に下部配線電極１１用の溝部を設け、当該溝部に下部配線電極１１を埋め込んだ後、その表面をＣＭＰ(Chemical Mechanical Polishing)により平坦化して形成できる。またあるいは、例えば、基板１０上に、複数の下部配線電極１１をストライプ状に形成した後、基板１０および下部配線電極１１を含む全体の表面に絶縁層１６を堆積させ、ドライエッチング処理、あるいは、ＣＭＰとドライエッチング処理との併用などにより形成できる。
【００３８】
基板１０上に形成する下部配線電極１１は、メモリとして必要な構成に応じて任意の形態に形成することができ、例えば、１本の下部配線電極１１を形成してもよいし、図３Ａ（図４Ａ）のように複数の下部配線電極１１を形成する際にも、必ずしもストライプ状としなくてもよい。
【００３９】
次に、下部配線電極１１を含む層上に金属酸化物層１７を形成する（図３Ｂ、図４Ｂ）。金属酸化物層１７は、電気抵抗値が異なる２以上の状態を有し、駆動電圧または電流の印加により上記２以上の状態から選ばれる１つの状態から他の状態へと変化する層であり、例えば、上述した抵抗変化部１３と同様の材料を堆積させて形成すればよい。
【００４０】
次に、金属酸化物層１７の表面に、下部配線電極１１とともに金属酸化物層１７を狭持するように上部配線電極１２を部分的に形成する（図３Ｃ、図４Ｃ：以上、積層工程）。ここで、「金属酸化物層１７の表面に上部配線電極１２を部分的に形成する」とは、金属酸化物層１７の表面全体を被覆しないように上部配線電極１２を形成することをいう。このように上部配線電極１２を形成することで、後の酸化工程において、上部配線電極１２による被覆がないために酸化される部分を分離部１４、上部配線電極１２の被覆により酸化が抑制される部分を抵抗変化部１３とすることができる。このため、上部配線電極１２は、メモリとして必要な抵抗変化部１３の形状を考慮して金属酸化物層１７の表面に形成すればよい。
【００４１】
図３Ｃ、図４Ｃに示す例では、下部配線電極１１と交差するように上部配線電極１２を形成しているが、上部配線電極１２は必ずしもこのように形成しなくてもよい。ただし、下部配線電極１１と交差するように上部配線電極１２を形成した場合、その交差部に抵抗変化部１３を形成でき、いわゆるＸ−Ｙ配置がなされたメモリセルアレイの形成が容易となる。
【００４２】
次に、上部配線電極１２が部分的に形成された金属酸化物層１７の表面を酸化雰囲気に置くことにより、金属酸化物層１７を、酸化の状態が互いに異なる分離部１４および抵抗変化部１３を有する抵抗変化層１５として（図３Ｄ、図４Ｄ：酸化工程）、基板１０上に、下部配線電極１１、抵抗変化層１５および上部配線電極１２を順に含む多層構造体１８が配置された抵抗変化型メモリ１を形成する。
【００４３】
本発明の製造方法では、メモリ素子ごとにドット状の抵抗変化層を配置するのではなく、積層工程において、下部配線電極１１および上部配線電極１２により狭持された金属酸化物層１７を形成し、酸化工程において、上部配線電極１２による金属酸化物層１７の表面の被覆を利用して、抵抗変化部１３および分離部１４を形成するため、素子の微細化およびこれに伴う高集積化が図られた抵抗変化型メモリを生産性よく製造できる。
【００４４】
酸化工程（酸化処理）における酸化雰囲気は特に限定されないが、例えば、酸素、オゾン、酸素プラズマおよび酸素ラジカルから選ばれる少なくとも１種を含む雰囲気であればよい。酸素プラズマおよび酸素ラジカルは、例えば、電子サイクロトロン共鳴（ＥＣＲ）放電、グロー放電、ＲＦ放電、ヘリコン、誘導結合プラズマ（ＩＣＰ）などの手法により発生させることができる。
【００４５】
酸化処理の方法は、金属酸化物層１７の表面が酸化雰囲気に接触できる限り特に限定されず、例えば、基板１０、下部配線電極１１、金属酸化物層１７および上部配線電極１２の全体を、酸化雰囲気にあるチャンバーに収容し、放置すればよい。放置の時間は、酸化雰囲気が有する酸化の強度、金属酸化物層１７に対してどの程度の酸化が必要であるかなどに応じて、適宜調整すればよい。酸化処理の温度は０〜５００℃程度の範囲で自由に設定できる。
【００４６】
基板１０上に、上記多層構造体を多段に形成する場合は、酸化処理は、金属酸化物層１７を一層積層するごとに行うことが好ましい。即ち、必要な段数に応じて、図３Ａ〜図３Ｄ（図４Ａ〜図４Ｄ）に示す工程を、その段数分、繰り返すことが好ましい。これは、２以上の金属酸化物層１７を形成した後に、一括して酸化処理を行う方法では、各々の金属酸化物層１７間における酸化の程度にムラが生じやすいためである。さらに、金属酸化物層１７の種類や酸化の方法によっては酸化に時間を要するため、多数ウェハを一括処理するように酸化工程を行うことが、製造プロセス時間を短縮できるため好ましい。特に、低温での酸化を行う際には、この手法が効果的となる。
【００４７】
図４Ｃに示す例では、配線幅の狭小化された括れ部２０を有する上部配線電極１２を形成している。この場合、酸化処理時における酸素の拡散により、金属酸化物層１７における括れ部２０の下に位置する部分を分離部１４とすることができ、抵抗変化部１３を囲む分離部１４（高抵抗化部、あるいは、高抵抗変質部）の形成がより容易となる。
【００４８】
括れ部２０を有する上部配線電極１２を形成する場合、括れ部の形状、サイズ、配線電極における位置などは特に限定されない。
【００４９】
例えば、括れ部２０の配線幅Ｘ１は特に限定されないが、金属酸化物層１７における、酸化処理により抵抗変化部１３となる部分上に形成された上部配線電極１２の配線幅Ｘ２に対して、２０〜８０％の範囲が好ましい。括れ部２０の配線幅Ｘ１は、配線幅Ｘ２により調整してもよく、例えば、配線幅Ｘ２が１μｍ程度の場合、上部配線電極１２の安定的形成およびシート抵抗の観点から、配線幅Ｘ２の２０％以上が好ましい。
【００５０】
また例えば、上部配線電極１２における括れ部２０は、図４Ｃ、図５Ａなどに示すように、配線電極の両側面から対称に切れ込みを設けることにより、当該配線電極の中央部に形成されていてもよく、この場合、図５Ａなどに示す位置に抵抗変化部１３を形成できるため、配線電極に対する抵抗変化部１３の配置パターンの対称性から、配線電極を介する抵抗変化部１３への駆動電圧（電流）の印加をより均一に行うことができる。また、図５Ｂに示すように、括れ部２０が、配線電極の両側面から交互に切れ込みを設けることにより、当該配線電極の両端部に交互に形成されていてもよく、この場合、括れ部２０を形成するための微細加工のピッチを大きくとることができ、括れ部２０の形成が容易となる。また、図５Ｃに示すように、括れ部２０が、配線電極の両側面から交互に切れ込みを設けることにより、当該配線電極の中央部に形成されていてもよく、この場合、切れ込み部分を大きく取ることができるため、配線電極の形成が容易となる。なお、図５Ａ〜図５Ｃに示す例では、配線電極に設けられた切れ込みの形状は矩形状であるが、当該形状は特に限定されない。
【００５１】
本発明の製造方法では、積層工程において、基板１０上に、配線幅の狭小化された括れ部を有する下部配線電極１１を形成してもよい。括れ部２０を有する上部配線電極１２の形成と併用することにより、隣り合う抵抗変化部１３間の電気的な分離をより確実にできる。
【００５２】
本発明の製造方法において、括れ部を有する下部配線電極１１を形成する一例を図６Ａ〜図６Ｄに示す。
【００５３】
最初に、基板１０上に、括れ部２１を有する複数の下部配線電極１１をストライプ状に形成する（図６Ａ）。図６Ａに示す例では、隣り合う下部配線電極１１間に絶縁層１６が形成されているが、このような構造は、例えば、基板１０上に絶縁層１６を形成した後に、形成した絶縁層１６に下部配線電極１１用の溝部を設け、当該溝部に下部配線電極１１を埋め込んだ後、その表面をＣＭＰにより平坦化して形成できる。またあるいは、例えば、基板１０上に、複数の下部配線電極１１をストライプ状に形成した後、基板１０および下部配線電極１１を含む全体の表面に絶縁層１６を堆積させ、ドライエッチング処理、あるいは、ＣＭＰとドライエッチング処理との併用などにより形成することもできる。
【００５４】
次に、下部配線電極１１を含む層上に金属酸化物層１７を形成する（図６Ｂ）。
【００５５】
次に、金属酸化物層１７の表面に、下部配線電極１１とともに金属酸化物層１７を狭持するように上部配線電極１２を部分的に形成する（図６Ｃ：以上、積層工程）。図６Ｃに示す例では、下部配線電極１１と上部配線電極１２の括れ部２０と、ならびに、上部配線電極１２と下部配線電極１１の括れ部２１と、が重複しないように上部配線電極１２を形成している。
【００５６】
次に、上部配線電極１２が部分的に形成された金属酸化物層１７の表面を酸化雰囲気に置くことにより、金属酸化物層１７を、酸化の状態が互いに異なる分離部１４および抵抗変化部１３を有する抵抗変化層１５として（図６Ｄ：酸化工程）、基板１０上に、下部配線電極１１、抵抗変化層１５および上部配線電極１２を順に含む多層構造体が配置された抵抗変化型メモリ１を形成する。
【００５７】
金属酸化物層１７の表面に上部配線電極１２を形成する際に、上部配線電極１２の括れ部２０と下部配線電極１１とが重複するように上部配線電極１２を形成してもよく、この場合、図７に示すように、酸化工程により形成される抵抗変化部１３の大きさをより微細化することができ、メモリのさらなる高集積化を図ることができる。また、抵抗変化部１３の微細化により、メモリ素子としての抵抗値をより高抵抗側に設定することができる。
【００５８】
駆動電圧または電流は、下部配線電極１１および上部配線電極１２を介して抵抗変化部１３に印加すればよい。駆動電圧（電流）の印加により、抵抗変化部１３、即ち抵抗変化素子（メモリ素子）２、は、例えば、相対的に高抵抗である状態Ａから相対的に低抵抗である状態Ｂへと変化するが、変化後の状態は、抵抗変化部１３に駆動電圧（電流）が再び印加されるまで保持され、駆動電圧（電流）の印加により、再び変化する。
【００５９】
このように抵抗変化部１３、即ち素子２、では、その電気抵抗値を、新たな駆動電圧（電流）の印加時まで保持できるため、抵抗変化部１３（素子２）における上記状態を検出する機構（即ち、電気抵抗値を検出する機構）と組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態Ａを「０」、状態Ｂを「１」）ことにより、不揮発性の抵抗変化型メモリ（２つ以上の抵抗変化部１３（素子２）が配列したメモリアレイ）を構築できる。また、このような状態の変化を少なくとも２回以上繰り返して行うことができ、信頼性のある不揮発性ランダムアクセスメモリを構築できる。
【００６０】
駆動電圧または電流は、抵抗変化部１３が状態Ａにあるときと、状態Ｂにあるときとの間で必ずしも同一でなくてもよく、その大きさ、極性、流れる方向などは、抵抗変化部１３の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、抵抗変化部１３がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればよい。
【００６１】
駆動電圧または電流は、パルス状（パルス電圧または電流パルス）であることが好ましい。この場合、構築した抵抗変化型メモリにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも１つの形状であればよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。
【００６２】
メモリとしての駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。抵抗変化部１３の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、および、早い応答速度の並立を図るためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部／立ち下がり部を適度なスロープ形状とした台形波状であることが好ましい。正弦波状や台形波状のパルスは、抵抗変化部１３の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、抵抗変化部１３の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
【００６３】
抵抗変化部１３には電圧を印加することが好ましく、この場合、抵抗変化部１３のさらなる微細化や、メモリとしての高集積化がより容易となる。上記状態Ａおよび状態Ｂの２つの状態が存在する抵抗変化部１３の場合、下部配線電極１１と上部配線電極１２との間に電位差を発生させる電位差印加機構を用い、例えば、下部配線電極１１の電位に対して上部配線電極１２の電位が正となるようなバイアス電圧（正バイアス電圧）を抵抗変化部１３に印加することにより、抵抗変化部１３を状態Ａから状態Ｂへと変化させ、下部配線電極１１の電位に対して上部配線電極１２の電位が負となるようなバイアス電圧（負バイアス電圧）を抵抗変化部１３に印加することにより（即ち、状態Ａから状態Ｂへの変化時とは極性を反転させた電圧を印加することにより）、抵抗変化部１３を状態Ｂから状態Ａへ変化させてもよい。電位差印加機構としては、例えば、パルスジェネレータを用いればよい。
【００６４】
本発明の抵抗変化型メモリは、例えば、図８に示すように、パストランジスタ群４１と組み合わせることにより、下部配線電極をビット線（あるいはワード線）、上部配線電極をワード線（あるいはビット線）とする、いわゆるＸ−Ｙ配置がなされたメモリアレイ５１とすることができる。メモリアレイ５１では、２以上のビット線４２から選ばれる１つのビット線（Ｂn）と、２以上のワード線４３から選ばれる１つのワード線（Ｗn）とを、パストランジスタ４１ａ、４１ｂにより選択することにより、座標（Ｂn、Ｗn）に位置する抵抗変化部１３ａ（メモリ素子２ａ）を選択し、データの書き込み、消去、読み出しが可能となる。
【００６５】
図８に示すメモリアレイ５１では、参照抵抗群４４が別途配置されている。抵抗変化部からデータを読み出す際、即ち、抵抗変化部の電気抵抗値を検知する際には、参照抵抗群４４との差分の検知が好ましく、場合によっては、差動増幅器により信号増幅を行うことが好ましい。図８に示すメモリアレイ５１では、選択された抵抗変化部１３ａにおける電圧Ｖと、参照抵抗群４４における電圧ＶREFとの差（Ｖ−ＶREF）を読み出すことで、配線抵抗などの負荷抵抗の影響を最小化し、読み出し感度を向上できる。参照抵抗として、メモリセル内の少なくとも１つの抵抗変化部１３（素子２）を用いてもよい。
【００６６】
本発明の抵抗変化型メモリは、また、図９に示すように、ダイオードに代表される整流素子４５と組み合わせる、より具体的には、配線電極と抵抗変化部１３との間に整流素子４５を配置することにより、下部配線電極をビット線（あるいはワード線）、上部配線電極をワード線（あるいはビット線）とする、いわゆるＸ−Ｙ配置がなされたメモリアレイ５２とすることができる。
【００６７】
図９に示すメモリアレイ５２では、ビット線４２とワード線４３との間に、抵抗変化部１３および整流素子４５を電気的に直列に接続しているが、この場合、整流素子４５を介した回り込みの抵抗成分を低減できる。
【００６８】
整流素子４５は、下部配線電極と抵抗変化部１３との間に配置されていてもよいし、上部配線電極と抵抗変化部１３との間に配置されていてもよい。
【００６９】
整流素子４５は、ショットキー型、ダブルショットキー型、Ｐ−Ｎ接合型、Ｐ−Ｉ−Ｎ接合型、バリスター特性型のいずれでもよいが、強い非線形特性を有する素子、具体的には、印加電圧に応じて駆動電流が非線形に変化する特性を有する素子が好ましく、このような整流素子により、メモリアレイにおける抵抗変化部１３の選択性を向上できる。
【００７０】
下部配線電極１１、金属酸化物層１７および上部配線電極１２は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより形成すればよい。例えば、パルスレーザーデポジション（ＰＬＤ）、イオンビームデポジション（ＩＢＤ）、クラスターイオンビーム、およびＲＦ、ＤＣ、電子サイクロトン共鳴（ＥＣＲ）、ヘリコン、誘導結合プラズマ（ＩＣＰ）、対向ターゲットなどの各種スパッタリング法、分子線エピタキシャル法（ＭＢＥ）などの蒸着法、イオンプレーティング法などを用いればよい。これらＰＶＤ(Physical Vapor Deposition)法の他に、ＣＶＤ(Chemical Vapor Deposition)法、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、メッキ法、ＭＯＤ(Metal Organic Decomposition)法、あるいは、ゾルゲル法などを用いてもよい。
【００７１】
各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（ＧＭＲやＴＭＲなどの磁気抵抗素子など）製造プロセスに用いられるイオンミリング、ＲＩＥ(Reactive Ion Etching)、ＦＩＢ(Focused Ion Beam)などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、ＥＢ(Electron Beam)法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。各層の表面の平坦化には、例えば、ＣＭＰ(Chemical Mechanical Polishing)、クラスター−イオンビームエッチングなどを用いればよい。
【００７２】
その他、絶縁層１６などの微細加工方法および平坦化方法についても同様の方法により形成できる。
【実施例】
【００７３】
以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。
【００７４】
（実施例１）
実施例１では、図１、２に示す抵抗変化型メモリ１を、図３Ａ〜図３Ｄ（図４Ａ〜図４Ｄ）に示す方法に基づいて作製し、その抵抗変化部１３における抵抗変化特性を評価した。
【００７５】
最初に、基板１０として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を準備し、当該Ｓｉ基板上に、密着層としてＴａ層（厚さ５ｎｍ）を形成した後に、Ｔａ層上に、下部配線電極１１となるＰｔ層（厚さ１００ｎｍ）を形成した。
【００７６】
次に、上記形成したＰｔ層を、図１０に示す配線幅Ｌ１が０．８μｍ、配線間隔Ｌ２が０．７μｍとなるように、ドライエッチングにより微細加工して、ストライプ状に配列した５本の下部配線電極１１とした。
【００７７】
次に、形成した下部配線電極１１上を含む全体に、オゾンＴＥＯＳ（ＳｉＯ2）からなる絶縁層１６を堆積させ、ＣＭＰおよびドライエッチングによる平坦化を行った。このとき、ＣＭＰによる平坦化を、下部配線電極１１の表面が絶縁層１６により僅かに覆われた状態まで行った後、ドライエッチングにより、下部配線電極１１の表面を露出させて、図３Ａ（図４Ａ）に示す状態とした。このようなドライエッチングを施す処理はエッチバック処理と呼ばれ、この処理により、下部配線電極１１表面へのスクラッチ損傷やＣＭＰによるグローバルな段差発生の影響を低減させた。
【００７８】
次に、下部配線電極１１および絶縁層１６上の全体に、金属酸化物層１７として酸化鉄層（厚さ５０ｎｍ）を形成した。酸化鉄層の形成は、Ｆｅ3Ｏ4をターゲットとして用い、ＲＦマグネトロンスパッタリング法により、圧力０．１〜１０Ｐａ（典型的には２Ｐａ）のアルゴン−酸素混合雰囲気（アルゴン／酸素分圧比＝２５）下にて、Ｓｉ基板の温度を２０〜４００℃（典型的には３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。形成した金属酸化物層１７の組成を赤外（ＩＲ）分光により別途確認したところ、Ｆｅ3Ｏ4からなる相からなることがわかった。
【００７９】
次に、形成した金属酸化物層１７上に、上部配線電極１２となるＰｔ層（厚さ１００ｎｍ）を形成した。Ｐｔ層の形成は、ＤＣマグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とした上で、印加電力を１００Ｗとして行った。
【００８０】
次に、上記形成したＰｔ層を、図１０に示す括れ部２０の配線幅Ｘ１が０．３μｍ、配線幅Ｘ２が１μｍ、括れ部２０を構成する切れ込みの長さＢ１が０．５μｍ、配線幅が狭小化されていない部分の長さＢ２（括れ部２０間の距離ともいえる）が１μｍとなるように、ドライエッチングにより微細加工して、括れ部２０を各々有する、ストライプ状に配列した５本の上部配線電極１２とした（図１０では１本のみを示す）。上部配線電極１２における括れ部２０でない部分の形状は１μｍ×１μｍの正方形である。なお、上部配線電極１２は、その長軸方向が、下部配線電極１１の長軸方向に直交するように形成した。
【００８１】
次に、基板１０、下部配線電極１１、金属酸化物層１７および上部配線電極１２の積層体全体を、４００℃の酸素雰囲気下にて１分放置し、金属酸化物層１７を部分的に酸化させることにより抵抗変化部１３と分離部１４とを有する抵抗変化層１５とし、図１、２に示す抵抗変化型メモリ１（サンプル１−１）を作製した。サンプル１−１は、５×５のメモリアレイである。なお、４００℃への加熱は、石英管中にてランプヒーターを用いて行った。
【００８２】
サンプル１−１の作製とは別に、図１１に示すように、サンプル１−１の上部配線電極１２における括れ部２０の一部を削除した構造を有する抵抗変化型メモリ３を作製した。メモリ３の作製は、上部配線電極１２の形状を変更した以外は、基本的にサンプル１−１の作製に従った。上部配線電極１２ａと１２ｂとの間隔Ｄ１は、サンプル１−１の長さＢ１と同様に０．５μｍである。
【００８３】
酸化処理の前後における上部配線電極１２ａと１２ｂとの間の電気抵抗値を測定したところ、酸化処理前の時点で２ｋΩ程度であった電気抵抗値が、酸化処理により５０ｋΩと数十倍になり、酸化処理により形成された抵抗変化部１３ａと１３ｂとを電気的に分離できることが確かめられた。抵抗変化部１３ａと１３ｂとの間には、酸化処理によって、当該抵抗変化部よりも電気抵抗値が高い分離部１４が形成されていると考えられる。
【００８４】
次に、上記のようにして作製したサンプル１−１の抵抗変化部１３に、図１２に示すパルス状の駆動電圧を印加して、その抵抗変化比を評価した。評価方法を以下に示す。
【００８５】
パルスジェネレータを用い、サンプル１−１における１つの上部配線電極と１つの下部配線電極との間に、１．５Ｖ（正バイアス電圧）のパルス電圧（パルス幅１０ｍｓ）および−１．５Ｖ（負バイアス電圧）のパルス電圧（パルス幅１０ｍｓ）を数回交互に印加した後に、図１２に示すＲＥＳＥＴ電圧ＶRSとして２Ｖ（正バイアス電圧）、ＳＥＴ電圧ＶSEとして−２Ｖ（負バイアス電圧、大きさ２Ｖ）、ＲＥＡＤ電圧ＶREとして０．０１Ｖ（正バイアス電圧）を印加した（各電圧のパルス幅は１００ｎｓ）。ＳＥＴ電圧およびＲＥＳＥＴ電圧を印加した後、ＲＥＡＤ電圧の印加により読み出した電流値から抵抗変化部１３の電気抵抗値を算出し、算出した電気抵抗値の最大値をＲMax、最小値をＲMinとして、（ＲMax−ＲMin）／ＲMinで示す式より、サンプル１−１における抵抗変化部１３の抵抗変化比を求めた。
【００８６】
上記評価の結果、サンプル１−１における抵抗変化部１３の抵抗変化比は約５０倍であり、下部配線電極１１、抵抗変化部１３および上部配線電極１２の多層構造体１８が、抵抗変化型のメモリ素子として機能することが確認できた。なお、駆動電圧を印加する配線電極を選択し、当該電圧を印加する抵抗変化部１３を変えて同様の評価を行ったところ、全ての抵抗変化部１３において、約５０倍の抵抗変化比が得られた。
【００８７】
上記評価とは別に、サンプル１−１における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル１−１のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１００時間以上経過した後も、初期の抵抗変化比の９０％以上を保持していた。
【００８８】
サンプル１−１の作製とは別に、図１３Ａ〜図１３Ｃに示す方法により比較例サンプルＡ−１を作製し、サンプル１−１と同様の評価を行った。サンプルＡ−１は、括れ部２０を有さない上部配線電極１２を形成し、酸化処理を行わなかった以外は、サンプル１−１と同様に作製した。図１３Ａが、基板１０上に、ストライプ状に配列した下部配線電極１１を形成した状態を示す図であり、図１３Ｂが、形成した下部配線電極１１上に金属酸化物層１７を形成した状態を示す図であり、図１３Ｃが、形成した金属酸化物層１７上に、括れ部２０を有さない上部配線電極１２を、下部配線電極１１と上部配線電極１２とが直交するように形成した状態を示す図である。上部配線電極１２の形状を除き、各層の形成は、サンプル１−１と同様に行った。上部配線電極１２の配線幅は、１μｍとした。
【００８９】
サンプルＡ−１における下部配線電極１１と上部配線電極１２との間の抵抗変化比を、サンプル１−１における抵抗変化部１３の抵抗変化比と同様に評価したところ、約２−３倍であった。サンプルＡ−１のリテンション性能についても、サンプル１−１と同様に評価したところ、窒素雰囲気下、８５℃の条件において、最大０．５時間が経過するまでに、初期の抵抗変化比の５０％以下への劣化が発生した。このことは、抵抗変化が、隣り合う抵抗変化部１３間を電気的に分離することにより保持されることを示している。
【００９０】
さらに、サンプルＡ−１に対して、サンプル１−１と同じ条件での酸化処理を施したが、抵抗変化比ならびにリテンション性能ともに改善しなかった。これは、配線電極の配線幅が１μｍ程度の場合、括れ部２０を有さないことで、抵抗変化部１３を囲む分離部１４が形成できなかった、即ち、隣り合う抵抗変化部１３間を電気的に分離できなかったことが原因であると推定される。
【００９１】
なお、実施例１では、酸化処理を酸素雰囲気下、４００℃の条件で行ったが、処理温度に関して、室温から５００℃程度の範囲で同様の結果が得られた。また、４００℃より低い温度では、酸素雰囲気に暴露する時間を長くすることが好ましいことがわかった。例えば処理温度が１００℃では、酸素雰囲気に約６時間暴露することにより、サンプル１−１と同様の特性が得られることがわかった。
【００９２】
（実施例２）
実施例２では、図１、２に示す抵抗変化型メモリ１を、酸化処理時の酸化雰囲気をオゾン雰囲気、２００℃とし、当該雰囲気下に約３０分放置することにより酸化を行った以外は、サンプル１−１と同様にして作製した（５×５のメモリアレイであるサンプル２−１）。サンプル２−１における配線幅Ｘ１などの値は、サンプル１−１と全て同様とした。なお、２００℃への加熱は、ホットプレート上にサンプルを置くことで行った。
【００９３】
また、サンプル２−１の作製とは別に、実施例１と同様にして、図１１に示すような、サンプル２−１の上部配線電極１２における括れ部２０の一部を削除した構造を有する抵抗変化型メモリ３を作製した。上部配線電極１２ａと１２ｂとの間隔Ｄ１は、サンプル２−１の長さＢ１と同様に０．５μｍである。
【００９４】
酸化処理の前後における上部配線電極１２ａと１２ｂとの間の電気抵抗値を測定したところ、酸化処理前の時点で２ｋΩ程度であった電気抵抗値が、酸化処理により１００ｋΩ程度と数十倍になり、酸化処理により形成された抵抗変化部１３ａと１３ｂとを電気的に分離できることが確かめられた。また、実施例１の酸素に代えてオゾンを酸化処理に用いることにより、実施例１での酸化処理温度である４００℃よりも低い温度条件においても分離層１４を確実に形成でき、隣り合う抵抗変化部間（素子間）の分離が可能であることがわかった。
【００９５】
同様の結果は、オゾンの代わりにプラズマ酸素（３００℃、３０分放置）、あるいは、ラジカル酸素（３００℃、３０分放置）を用いた場合にも得られることがわかった。プラズマ酸素はアッシング装置を、ラジカル酸素はＥＣＲビーム装置を用いて発生させた。
【００９６】
上記のようにして作製したサンプル２−１の抵抗変化部１３に、実施例１と同様に、図１２に示すパルス状の駆動電圧を印加して、その抵抗変化比を評価したところ、約５０倍であった。
【００９７】
これとは別に、サンプル２−１における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル２−１のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１００時間以上経過した後も、初期の抵抗変化比の８０％以上を保持していた。
【００９８】
（実施例３）
実施例３では、括れ部２０を有する上部配線電極１２としたときに、当該配線電極の配線幅Ｘ２に対する括れ部２０の配線幅Ｘ１の比率が、抵抗変化型メモリの形成にどのような影響を与えるかについて評価した。
【００９９】
実施例３では、図１４Ｂに示すコンタクトチェーン４を作製し、その抵抗変化部１３における抵抗変化特性を評価した。コンタクトチェーン４の構成は、基本的に、配線電極の形状および配置が異なる以外は、図１、２に示す抵抗変化型メモリ１と同様であり、その作製は、基本的に、サンプル１−１の作製と同様の手法により行った。
【０１００】
最初に、基板１０として、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板を準備し、当該Ｓｉ基板上に、密着層としてＴａ層（厚さ５ｎｍ）を形成した後に、Ｔａ層上に、下部配線電極１１となるＰｔ層（厚さ１００ｎｍ）を形成した。
【０１０１】
次に、上記形成したＰｔ層を、図１４Ａに示す配線幅Ｌ１が０．８μｍ、配線間隔Ｌ３が０．７μｍとなるように、ドライエッチングにより微細加工して、長軸方向に直線状に配列した長方形の下部配線電極１１とした。
【０１０２】
次に、形成した下部配線電極１１を含む全体に、オゾンＴＥＯＳからなる絶縁層１６を堆積させ、エッチバック処理による平坦化を行い、下部配線電極１１の表面を露出させた。
【０１０３】
次に、金属酸化物層１７として酸化鉄層（厚さ５０ｎｍ）を形成し、当該酸化鉄層上に、上部配線電極１２となるＰｔ層（厚さ１００ｎｍ）を形成した。
【０１０４】
次に、上記形成したＰｔ層を、図１４Ａに示す配線幅Ｘ２が１μｍ、括れ部２０の配線幅Ｘ１が０．１〜１μｍの範囲、括れ部２０を形成する切れ込みの長さＢ１が０．５μｍ、配線幅が狭小化されていない部分の長さＢ２が１μｍとなるように、ドライエッチングにより微細加工して、括れ部２０を各々有する、長軸方向に直線上に配列したダンベル状の上部配線電極１２とした。なお、上部配線電極１２は、図１４Ａに示すように、その中心軸が、下部配線電極１１の中心軸と一致し、隣り合う一対の下部配線電極１１のそれぞれと、括れ部２０を挟んで対向する配線幅が狭小化されていない一対の部分のそれぞれとが重複するように形成した。
【０１０５】
次に、基板１０、下部配線電極１１、金属酸化物層１７および上部配線電極１２の積層体全体を、４００℃の酸素雰囲気下にて１分放置し、金属酸化物層１７を部分的に酸化させることにより、図１４Ｂに示すコンタクトチェーン４（サンプル３−１）を作製した。下部配線電極１１と上部配線電極１２との重複部分（基板１０の主面に垂直な方向から見た重複部分）に形成した抵抗変化部１３の数は２５とし、４００℃への加熱は、石英管中にてランプヒーターを用いて行った。
【０１０６】
酸化処理前の時点では、金属酸化物層１７の電気抵抗値が全体として均一であるために、コンタクトチェーンとしては機能しなかったが、酸化処理により、コンタクトチェーン抵抗が急激に増加することが確認できた。酸化処理により金属酸化物層１７の一部が分離部１４となり、コンタクトチェーンとして機能するようになったと考えられる。
【０１０７】
ここで、配線幅Ｘ２に対する配線幅Ｘ１の比として（Ｘ２−Ｘ１）／Ｘ２を用い、当該比を０％（即ち、括れ部２０なし：Ｘ１＝１μｍ）から９０％（即ち、Ｘ１はＸ２の１０％：Ｘ１＝０．１μｍ）まで変化させたサンプルを作製し、各サンプルにおける酸化処理前後におけるコンタクトチェーン抵抗の酸化抵抗変化率Ｒ／Ｒinit（Ｒinitは酸化処理前のコンタクトチェーン抵抗、Ｒは酸化処理後のコンタクトチェーン抵抗）を求めたところ、図１５に示す結果が得られた。
【０１０８】
図１５に示すように、（Ｘ２−Ｘ１）／Ｘ２が２０％程度から、酸化処理による酸化抵抗変化率Ｒ／Ｒinitの増加が顕著となり、およそ８０％程度まで単調に増加した。（Ｘ２−Ｘ１）／Ｘ２が９０％では、酸化抵抗変化率Ｒ／Ｒinitが急激に増大し、測定限界を超える結果となった（Ｒの値で１００ＭΩ以上）。なお、Ｒinitは、全てのサンプルで約１．２ｋΩ程度であった。
【０１０９】
サンプル３−１とは酸化処理条件のみを代えて（酸素雰囲気下、４００℃で２分放置）作製したサンプル３−２について、同様の評価を行ったところ、サンプル３−１と同様に、（Ｘ２−Ｘ１）／Ｘ２が２０％程度から、酸化処理による酸化抵抗変化率Ｒ／Ｒinitの増加が顕著となり、およそ８０％程度まで単調に増加した（８０％においてＲ／Ｒinitは約１０3）。（Ｘ２−Ｘ１）／Ｘ２が９０％では、酸化抵抗変化率Ｒ／Ｒinitが急激に増大し、測定限界を超える結果となった。
【０１１０】
上記評価とは別に、サンプル３−１の図１４Ｂに示すＢ−Ｂ断面について、オージェスペクトル（ＡＥＳ）による酸素量の評価を行い、上部配線電極１２による被覆が金属酸化物層１７の酸化にどのような影響を与えるかを評価した。評価結果を図１６に示す。なお、ＡＥＳは、試料に照射する電子線を絞ることで空間分解能を高くでき、ミクロンサイズあるいはサブミクロンサイズの空間分解能を有する。
【０１１１】
図１６では、上部配線電極１２の端部を基準（０）とし、当該基準から上部配線電極１２の中心軸の方向を正とするオーバーラップ長（オーバーラップ長が正であれば、上部配線電極１２が被覆している部分であることを示す。オーバーラップ長０．５μｍが、配線幅Ｘ２が１μｍである上部配線電極１２の中心軸の位置に相当する）に対する酸素量の相対変化をプロットしている。酸素量の相対変化は、酸化処理前における酸素量を基準値として、酸化処理後における酸素量の当該基準値に対する変化量として示した。なお、上部配線電極１２により被覆された部分については、深さ方向へのスパッタエッチングを併用して、ＡＥＳによる評価を行った。
【０１１２】
評価の結果、図１６に示すように、オーバーラップ長、即ち、上部配線電極１２の被覆によって酸化の程度が変化しており、本発明の製造方法により、金属酸化物層１７から、酸化の程度が異なる抵抗変化部１３と分離部１４とが形成できることが確認できた。
【０１１３】
（実施例４）
実施例４では、金属酸化物層１７として、酸化鉄の代わりに酸化銅あるいは酸化ニッケルを用いたこと以外は、サンプル１−１と同様にして、図１、２に示す抵抗変化型メモリ１（酸化銅を用いたサンプル４−１、酸化ニッケルを用いたサンプル４−２）を作製した。サンプル４−１、４−２ともに、サンプル１−１と同様に、５×５のメモリアレイとした。
【０１１４】
サンプル４−１における酸化銅層（厚さ５０ｎｍ）の形成は、Ｃｕ2Ｏをターゲットとして用い、ＲＦマグネトロンスパッタリング法により、圧力０．１〜１０Ｐａ（典型的には２Ｐａ）のアルゴン−酸素混合雰囲気（アルゴン／酸素分圧比＝８）下にて、Ｓｉ基板の温度を２０〜４００℃（典型的には３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。形成した金属酸化物層１７の組成をオージェ分光により別途確認したところ、ＣｕＯ0.7であった。
【０１１５】
また、サンプル４−１の作製とは別に、実施例１と同様にして、図１１に示すような、サンプル４−１の上部配線電極１２における括れ部２０の一部を削除した構造を有する抵抗変化型メモリ３を作製した。上部配線電極１２ａと１２ｂとの間隔Ｄ１は０．５μｍである。
【０１１６】
酸化処理の前後における上部配線電極１２ａと１２ｂとの間の電気抵抗値を測定したところ、酸化処理前の時点で２０ｋΩ程度であった電気抵抗値が、酸化処理により８００ｋΩ程度と数十倍になり、酸化処理により形成された抵抗変化部１３ａと１３ｂとを電気的に分離できることが確かめられた。
【０１１７】
上記のようにして作製したサンプル４−１の抵抗変化部１３に、実施例１と同様に、図１２に示すパルス状の駆動電圧（ただしパルス幅は１０μｓ）を印加して、その抵抗変化比を評価したところ、約１０3倍であった。
【０１１８】
これとは別に、サンプル４−１における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル４−１のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１０時間以上経過した後も、初期の抵抗変化比の９０％以上を保持していた。
【０１１９】
サンプル４−１の作製とは別に、実施例１の比較例サンプルであるサンプルＡ−１と同様に比較例サンプルＢ−１を作製し、サンプル４−１と同様の評価を行った。サンプルＢ−１は、括れ部２０を有さない上部配線電極１２を形成し、酸化処理を行わなかった以外は、サンプル４−１と同様に作製した。
【０１２０】
サンプルＢ−１における下部配線電極１１と上部配線電極１２との間の抵抗変化比を、サンプル４−１における抵抗変化部１３の抵抗変化比と同様に評価したところ、約１０倍であった。サンプルＢ−１のリテンション性能についても、サンプル４−１と同様に評価したところ、窒素雰囲気下、８５℃の条件において、最大０．５時間が経過するまでに、初期の抵抗変化比の５０％以下への劣化が発生した。
【０１２１】
サンプル４−２における酸化ニッケル層（厚さ５０ｎｍ）の形成は、Ｎｉをターゲットとして用い、ＲＦマグネトロンスパッタリング法により、圧力０．１〜１０Ｐａ（典型的には２Ｐａ）のアルゴン−酸素混合雰囲気（アルゴン／酸素分圧比＝１０）下にて、Ｓｉ基板の温度を２０〜４００℃（典型的には３００℃）とした上で、印加電力をＲＦ１００Ｗとして行った。形成した金属酸化物層１７の組成をオージェ分光により別途確認したところ、ＮｉＯ0.8であった。
【０１２２】
また、サンプル４−２の作製とは別に、実施例１と同様にして、図１１に示すような、サンプル４−２の上部配線電極１２における括れ部２０の一部を削除した構造を有する抵抗変化型メモリ３を作製した。上部配線電極１２ａと１２ｂとの間隔Ｄ１は０．５μｍである。
【０１２３】
酸化処理の前後における上部配線電極１２ａと１２ｂとの間の電気抵抗値を測定したところ、酸化処理前の時点で１０ｋΩ程度であった電気抵抗値が、酸化処理により５００ｋΩ程度と数十倍になり、酸化処理により形成された抵抗変化部１３ａと１３ｂとを電気的に分離できることが確かめられた。
【０１２４】
上記のようにして作製したサンプル４−２の抵抗変化部１３に、実施例１と同様に、図１２に示すパルス状の駆動電圧（ただしパルス幅は１０μｓ）を印加して、その抵抗変化比を評価したところ、約１０3倍であった。
【０１２５】
これとは別に、サンプル４−２における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル４−２のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１０時間以上経過した後も、初期の抵抗変化比の９０％以上を保持していた。
【０１２６】
サンプル４−２の作製とは別に、実施例１の比較例サンプルであるサンプルＡ−１と同様に比較例サンプルＢ−２を作製し、サンプル４−２と同様の評価を行った。サンプルＢ−２は、括れ部２０を有さない上部配線電極１２を形成し、酸化処理を行わなかった以外は、サンプル４−２と同様に作製した。
【０１２７】
サンプルＢ−２における下部配線電極１１と上部配線電極１２との間の抵抗変化比を、サンプル４−２における抵抗変化部１３の抵抗変化比と同様に評価したところ、約１０倍であった。サンプルＢ−２のリテンション性能についても、サンプル４−２と同様に評価したところ、窒素雰囲気下、８５℃の条件において、最大０．５時間が経過するまでに、初期の抵抗変化比の５０％以下への劣化が発生した。
【０１２８】
（実施例５）
実施例５では、実施例１で作製したサンプル１−１における下部配線電極１１、抵抗変化層１５および上部配線電極１２からなる多層構造体１８を、基板１０上に３段に配置した抵抗変化型メモリ（サンプル５−１）を作製した。
【０１２９】
サンプル５−１の作製は、サンプル１−１と同様の抵抗変化型メモリを１段目の多層構造体１８ａとして形成した（図１７Ａ）後に、以下のようにして行った。
【０１３０】
形成した上部配線電極１２上を含む全体に、オゾンＴＥＯＳからなる絶縁層１６を堆積させ、エッチバック処理による平坦化を行い、上部配線電極１２の表面を露出させた。
【０１３１】
次に、上記１段目の上部配線電極１２を２段目の下部配線電極１１として、その上に、金属酸化物層１７として酸化鉄層（厚さ５０ｎｍ）を形成し、当該酸化鉄層上に、２段目の上部配線電極１２となるＰｔ層（厚さ１００ｎｍ）を形成した。
【０１３２】
次に、当該Ｐｔ層を、１段目の上部配線電極１２と同様に微細加工し、２段目の上部配線電極１２とした。なお、２段目の上部配線電極１２は、１段目の上部配線電極１２と直交するように形成した。
【０１３３】
次に、全体を、４００℃の酸素雰囲気下にて１分放置し、金属酸化物層１７を部分的に酸化させて抵抗変化層１５とし、２段目の多層構造体１８ｂとした（図１７Ｂ）。
【０１３４】
次に、２段目の上部配線電極１２を３段目の下部配線電極１１として、上記と同様の工程を繰り返し、３段目の多層構造体１８ｃを形成してサンプル５−１とした（図１７Ｃ）。
【０１３５】
上記のようにして作製したサンプル５−１の抵抗変化部１３に、実施例１と同様に、図１２に示すパルス状の駆動電圧を印加して、その抵抗変化比を評価したところ、約５０倍であった。
【０１３６】
これとは別に、サンプル５−１における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル５−１のリテンション特性を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１００時間以上経過した後も、初期の抵抗変化比の６０％以上を保持していた。これは、実施例１における比較例サンプルＡ−１のリテンション特性よりも優れており、本発明の製造方法により多段の抵抗変化型メモリを構築できることが確認できた。
【０１３７】
（実施例６）
実施例６では、図１、２に示す抵抗変化型メモリ１を、上部配線電極１２としてＰｔ層の代わりにＩｒ層（厚さ１００ｎｍ）、ＴｉＡｌＮ層（厚さ１００ｎｍ）またはＴｉＮ層（厚さ１００ｎｍ）を用いた以外は、サンプル１−１と同様にして作製した（Ｉｒを用いたサンプル６−１、ＴｉＡｌＮを用いたサンプル６−２、ＴｉＮを用いたサンプル６−３）。各サンプルにおける上部配線電極１２の配線幅Ｘ１、Ｘ２などの値は、サンプル１−１と全て同様とした。
【０１３８】
Ｉｒ層、ＴｉＡｌＮ層またはＴｉＮ層の形成は、ＤＣマグネトロンスパッタリング法により、圧力０．７Ｐａのアルゴン雰囲気下にて、Ｓｉ基板の温度を２７℃とした上で、印加電力を１００Ｗとして行った。
【０１３９】
また、サンプル６−１〜６−３の作製とは別に、実施例１と同様にして、図１１に示すような、サンプル６−１〜６−３の各々の上部配線電極１２における括れ部２０の一部を削除した構造を有する抵抗変化型メモリ３を３種類作製した。
【０１４０】
このメモリ３に対して、酸化工程の前後における上部配線電極１２ａと１２ｂとの間の電気抵抗値を測定したところ、酸化工程の前の時点で２〜５ｋΩ程度であった電気抵抗値が、酸化工程を経ることにより５００ｋΩ程度と数十倍となり、酸化工程により形成された抵抗変化部１３ａと１３ｂとを電気的に分離できることが確かめられた。
【０１４１】
次に、上記のようにして作製したサンプル６−１〜６−３の抵抗変化部１３に、実施例１と同様に、図１２に示すパルス状の駆動電圧を印加して、その抵抗変化比を評価したところ、約５０倍（サンプル６−１）、約７５倍（サンプル６−２）、約３０倍（サンプル６−３）であった。評価結果を以下の表１にまとめる。
【０１４２】
【表１】
2008071786.tif 000003
【０１４３】
これとは別に、サンプル６−１〜６−３における抵抗変化部１３の抵抗変化比の保持特性、即ち、サンプル６−１〜６−３のリテンション性能を評価したところ、窒素雰囲気下、８５℃の条件において、少なくとも１００時間以上経過した後も、初期の抵抗変化比の９０％以上を保持していた。
【０１４４】
これらの結果により、上部配線電極１２の材質によらず、本発明の抵抗変化型メモリを作製できることが確認できた。
【産業上の利用可能性】
【０１４５】
以上説明したように、本発明の抵抗変化型メモリは、生産性に優れるとともに、素子の微細化を実現できる構造を有する。また、本発明の製造方法では、このような抵抗変化型メモリを生産性よく製造できる。
【０１４６】
本発明の抵抗変化型メモリは各種の電子デバイスへの応用が可能であり、当該デバイスとして、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などへの応用が考えられる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の抵抗変化型メモリの一例を模式的に示す断面図である。
【図２】図１に示す抵抗変化型メモリをその上面から見た平面図である。
【図３Ａ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図３Ｂ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図３Ｃ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図３Ｄ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図４Ａ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図４Ｂ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図４Ｃ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図４Ｄ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図５Ａ】本発明の抵抗変化型メモリにおける上部配線電極の一例を模式的に示す平面図である。
【図５Ｂ】本発明の抵抗変化型メモリにおける上部配線電極の一例を模式的に示す平面図である。
【図５Ｃ】本発明の抵抗変化型メモリにおける上部配線電極の一例を模式的に示す平面図である。
【図６Ａ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図６Ｂ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図６Ｃ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図６Ｄ】本発明の抵抗変化型メモリの製造方法の一例を模式的に示す工程図である。
【図７】本発明の抵抗変化型メモリの一例を模式的に示す平面図である。
【図８】本発明の抵抗変化型メモリのメモリアレイとしての構造の一例を示す模式図である。
【図９】本発明の抵抗変化型メモリのメモリアレイとしての構造の一例を示す模式図である。
【図１０】実施例において作製した本発明の抵抗変化型メモリサンプルの構造を模式的に示す平面図である。
【図１１】実施例において作製した本発明の抵抗変化型メモリサンプルの構造を模式的に示す平面図である。
【図１２】実施例において、本発明の抵抗変化型メモリサンプルに印加した駆動電圧パターンを示す模式図である。
【図１３Ａ】実施例において作製した従来の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１３Ｂ】実施例において作製した従来の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１３Ｃ】実施例において作製した従来の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１４Ａ】実施例において作製したコンタクトチェーンの構造を模式的に示す平面図である。
【図１４Ｂ】実施例において作製したコンタクトチェーンの構造を模式的に示す平面図である。
【図１５】実施例３において評価した、比（Ｘ２−Ｘ１）／Ｘ２と酸化抵抗変化率Ｒ／Ｒinitとの関係を示す図である。
【図１６】実施例３において評価した、オーバーラップ長と酸化工程の前後における酸素量の相対変化との関係を示す図である。
【図１７Ａ】実施例において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１７Ｂ】実施例において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【図１７Ｃ】実施例において作製した本発明の抵抗変化型メモリサンプルの製造方法を模式的に示す工程図である。
【符号の説明】
【０１４８】
１  抵抗変化型メモリ
２、２ａ  抵抗変化素子（メモリ素子）
３  抵抗変化型メモリ
４  コンタクトチェーン
１０  基板
１１  下部配線電極
１２、１２ａ、１２ｂ  上部配線電極
１３、１３ａ、１３ｂ  抵抗変化部
１４  分離部
１５  抵抗変化層
１６  絶縁層
１７  金属酸化物層
１８、１８ａ、１８ｂ、１８ｃ  多層構造体
２０  （上部配線電極の）括れ部
２１  （下部配線電極の）括れ部
４１  パストランジスタ群
４１ａ、４１ｂ  パストランジスタ
４２  ビット線
４３  ワード線
４４  参照抵抗群
４５  整流素子
５１  メモリアレイ
５２  メモリアレイ
【図１】
2008071786.tif 000004
【図２】
2008071786.tif 000005
【図３Ａ】
2008071786.tif 000006
【図３Ｂ】
2008071786.tif 000007
【図３Ｃ】
2008071786.tif 000008
【図３Ｄ】
2008071786.tif 000009
【図４Ａ】
2008071786.tif 000010
【図４Ｂ】
2008071786.tif 000011
【図４Ｃ】
2008071786.tif 000012
【図４Ｄ】
2008071786.tif 000013
【図５Ａ】
2008071786.tif 000014
【図５Ｂ】
2008071786.tif 000015
【図５Ｃ】
2008071786.tif 000016
【図６Ａ】
2008071786.tif 000017
【図６Ｂ】
2008071786.tif 000018
【図６Ｃ】
2008071786.tif 000019
【図６Ｄ】
2008071786.tif 000020
【図７】
2008071786.tif 000021
【図８】
2008071786.tif 000022
【図９】
2008071786.tif 000023
【図１０】
2008071786.tif 000024
【図１１】
2008071786.tif 000025
【図１２】
2008071786.tif 000026
【図１３Ａ】
2008071786.tif 000027
【図１３Ｂ】
2008071786.tif 000028
【図１３Ｃ】
2008071786.tif 000029
【図１４Ａ】
2008071786.tif 000030
【図１４Ｂ】
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【図１５】
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【図１６】
2008071786.tif 000033
【図１７Ａ】
2008071786.tif 000034
【図１７Ｂ】
2008071786.tif 000035
【図１７Ｃ】
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