(57)【要約】【課題】選択信号出力部の出力数を減少する。【解決手段】データドライバ２は、画素列に対応して設けられたデータライン９にデータを供給する。選択ドライバ１−１は、画素行に対応して設けられた選択ライン８に順次選択信号を供給する。選択ドライバ１−１は、シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタ５と、このシフトレジスタ５の各段のレジスタの出力に対しそれぞれ接続され複数の選択ラインへの選択信号の供給を制御する複数のスイッチ７有する。そして、シフトレジスタ５の１つのレジスタから選択信号を出力しているときに、そのレジスタの出力に接続されている複数のスイッチが順次オンすることで、マトリクス状に配置された画素にデータを供給して表示を行う表示アレイに表示を行う。【選択図】図１
2008197278.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置であって、
画素列に対応して設けられたデータラインにデータを供給するデータドライバと、
画素行に対応して設けられた選択ラインに選択信号を供給して対応する画素における対応するデータラインからのデータ取り込みを制御する選択ドライバと、
を含み、
前記選択ドライバは、
前記選択ラインの数より少ない数の出力に選択信号を出力する選択信号生成部と、
前記選択信号生成部の１つの出力に複数接続され、前記１つの出力を複数の選択ラインに接続する選択スイッチと、
を有し、
前記選択信号出力部の１つの出力から選択信号を出力しているときに、その出力に接続されている複数の選択スイッチを順次オンすることで、複数の選択ラインに順次選択信号を出力することを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載のアクティブマトリクス型表示装置において、
前記選択信号生成部は、
シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタであることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記選択信号生成部は、
任意の選択ラインを指定すると、該当するラインを選択する選択信号を生成するデコーダであることを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項１に記載のアクティブマトリクス型表示装置において、
前記選択ドライバは、各選択ラインに接続され、各選択ラインの選択スイッチがオフされたときに、その選択ラインを電源に接続して選択信号を消去する維持スイッチから構成される維持ドライバを有することを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１に記載のアクティブマトリクス型表示装置において、
前記選択ドライバは、前記選択スイッチと維持スイッチの少なくともいずれかがガラス基板上に形成されていることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型表示装置では、表示パネルにマトリクス状に配置された各画素にそれぞれ該当するデータを書き込み、データに応じた表示を行う。表示対象となるデータ（映像データ）は、水平、垂直同期信号に同期し、マトリクス状の画素の左上から右下の画素まで、順に送られてくる。そこで、１ライン分の画素においてデータを取り込む状態にしておき、画素毎のデータを順次画素列に対応して設けられたデータラインに順次出力し、対象となるラインを順次変更することで各画素にデータを書き込むことができる。
【０００３】
また、１ライン分の映像データを各列に対応するレジスタに取り込んでおき、１ライン分の映像データを一度に出力し、対応する１ラインの画素に取り込む方式も行われている。このような出力によって各画素におけるデータ書き込み時間を十分なものにできる。
【０００４】
ここで、アクティブマトリクス型表示装置においては、各ラインに対応して設けられた選択ラインに順次選択信号を出力し、ここに接続されている各画素の選択トランジスタをオンすることで、データラインからのデータの取り込みが制御される。このため、各選択ラインにはシフトレジスタの１段のレジスタが割り当てられており、シフトレジスタにシフトクロックを供給して選択信号を順次転送することで、各選択ラインを順次選択してそのラインの画素に映像データを書き込む。
【０００５】
なお、デジタル駆動におけるゲートドライバの構成は、特許文献１などに示されている。
【０００６】
【特許文献１】特開２００５−３３１８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、画素数が多くなり、ライン数が多くなると、その増加したラインと同じ段数のシフトレジスタが必要となる。例えば、３２０ラインのパネルでは３２０段のシフトレジスタが必要となるし、６４０ラインのパネルでは６４０段のシフトレジスタが必要である。つまり、解像度が増加するとより多段のシフトレジスタが必要となる。一方、表示パネルのサイズはなるべく小さいことがのぞまれており、表示パネルのサイズが同じであると、シフトレジスタの実装面積が相対的に小さくなり、実装が難しくなる。
【０００８】
例えば、シフトレジスタをガラス基板上に構成する場合にはより多くのシフトレジスタを同じ面積で実現することになり、ガラス基板上の回路とは別に設けたドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で提供する場合にはドライバＩＣの出力とパネルの端子を接続する接続部の密度が上がるため、その接続が難しくなる。なお、シフトレジスタを用いず、ラインを選択するデコーダを設ける場合においても、ライン数が多くなると出力数が多くなり、同様の問題が発生する。
【課題を解決するための手段】
【０００９】
本発明は、マトリクス状に配置された画素にデータを供給して表示を行うアクティブマトリクス型表示装置であって、画素列に対応して設けられたデータラインにデータを供給するデータドライバと、画素行に対応して設けられた選択ラインに選択信号を供給して対応する画素における対応するデータラインからのデータ取り込みを制御する選択ドライバと、を含み、前記選択ドライバは、前記選択ラインの数より少ない数の出力に選択信号を出力する選択信号生成部と、前記選択信号生成部の１つの出力に複数接続され、前記１つの出力を複数の選択ラインに接続する選択スイッチと、を有し、前記選択信号出力部の１つの出力から選択信号を出力しているときに、その出力に接続されている複数の選択スイッチを順次オンすることで、複数の選択ラインに順次選択信号を出力することを特徴とする。
【００１０】
また、前記選択信号生成部は、シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタであることが好適である。
【００１１】
また、前記選択信号生成部は、任意の選択ラインを指定すると、該当するラインを選択する選択信号を生成するデコーダであることが好適である。
【００１２】
また、前記選択ドライバは、各選択ラインに接続され、各選択ラインの選択スイッチがオフされたときに、その選択ラインを電源に接続して選択信号を消去する維持スイッチから構成される維持ドライバを有することが好適である。
【００１３】
また、前記選択ドライバは、前記選択スイッチと維持スイッチの少なくともいずれかがガラス基板上に形成されていることが好適である。
【発明の効果】
【００１４】
このように、本発明によれば、１つのシフトレジスタからの出力を複数のゲートラインに順次供給できる。従って、シフトレジスタの段数を少なくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の実施の形態を詳細に説明する。図１には、実施形態に係るゲートドライバ（選択ドライバ）１を含むアクティブマトリクス型表示装置の一例が示されている。
【００１６】
図１の表示装置は、行方向に配置され画素の水平ライン毎の選択を制御するゲートドライバ１、各列の画素へのデータの供給を制御するデータドライバ２、画素４が列方向と行方向にマトリクス状に配置された画素アレイ３（図１では１列のみ図示）を含む。
【００１７】
ゲートドライバ１は、画素の各行に対応して設けられたゲートライン（選択ライン）８の選択、非選択を制御する制御部１−１と、ゲートライン８の非選択を維持する維持部１−２に機能的に分けられている。データドライバ２は、外部からの映像データに対応したデータ信号をデータライン９に供給する。
【００１８】
画素アレイ３の画素４は、例えば表示素子として有機ＥＬ素子を有し、この有機ＥＬ素子が供給されるデータ信号によって発光される。このために、画素４は、ゲートがゲートラインに接続され、一端がデータラインに接続されたゲートトランジスタと、このゲートトランジスタの他端に接続され、データ電圧を保持する保持容量と、この保持容量により保持されたデータ電圧がゲートに供給されデータ電圧に応じた電流を流す駆動トランジスタと、この駆動トランジスタに流れる電流を流して発光する有機ＥＬ素子を含んでいる。なお、表示素子は、有機ＥＬ素子に限られず各種の素子が利用可能であり、例えば液晶素子が用いられる場合には、駆動トランジスタは不要であり、保持容量に保持されたデータ電圧を液晶素子に印加して表示が行われる。
【００１９】
図１においては、ゲートドライバ１は表示装置の構成の便宜を考慮し、制御部１−１と維持部１−２に分割して、画素アレイ３の両端に配置しているが、両者を一体化してゲートドライバ１を構成してもよい。
【００２０】
ゲートドライバ制御部１−１には、その内部に選択信号を生成する選択信号生成部としてシフトレジスタ５を有している。このシフトレジスタ５の各段のシフトレジスタ５の出力には、複数の第１スイッチ（選択スイッチ）６が接続されており、各第１スイッチ６がそれぞれ異なるゲートライン８に接続されている。第１スイッチ６は、この例では、Ｐ型トランジスタで形成されており、シフトレジスタ５とゲートライン８との接続を制御する。なお、第１スイッチ６はＮ型でもよく、また各ゲートライン８に対して複数設けてもよい。また、図１では、連続する４つのゲートライン８が１つのシフトレジスタ５の出力にそれぞれ第１スイッチ６を介し接続されている。
【００２１】
つまり、第Ｎライン、第Ｎ＋１ライン、第Ｎ＋２ライン、第Ｎ＋３ラインは第１スイッチ６を介して１つの第Ｎ／４シフトレジスタ５に接続されている。ただしＮは正の整数であり、Ｎ／４もまた正の整数となる。
【００２２】
１つのシフトレジスタ５に接続される４つの第１スイッチ６のゲートには、それぞれ制御ラインＥ０，Ｅ１，Ｅ２，Ｅ３が接続されている。すなわち、Ｎを４で割った余りが“０”となるライン（４の倍数）を第Ｎ／４シフトレジスタの出力に接続する第１スイッチ６のゲート端子は制御ラインＥ０に、“１”となる場合にはそのゲート端子はＥ１に、“２”となる場合にはそのゲート端子はＥ２に、“３”となる場合にはそのゲート端子はＥ３に接続されている。
【００２３】
一方、維持部１−２においては、各ゲートライン８をＰ型トランジスタからなる第２スイッチ（維持スイッチ）７を介しオフ電源（ＶＤＤ）が与えられたオフ電源ライン１０に接続している。このオフ電源（ＶＤＤ）をゲートライン８に接続することで、そのゲートライン８が非選択状態となる。この第２スイッチ７は、各ゲートライン８に少なくとも１つ備えられている。また、第Ｎラインの第２スイッチ７のゲート端子は、Ｎを４で割った余りが“０”の場合に制御ラインｂＥ０、“１”の場合にｂＥ１、“２”の場合にｂＥ２、“３”の場合にｂＥ３に接続されている。
【００２４】
制御ラインｂＥ０〜３へは、制御ラインＥ０〜３の制御信号を反転した信号が与えられるため、ゲートライン８が同時にシフトレジスタ５の出力とオフ電源ライン１０に接続されることはなく、いずれかに常に接続され、選択か非選択状態のいずれかの状態を採る。
【００２５】
図２には、図１のゲートドライバ１の駆動タイミングチャートが示されている。第Ｎラインを選択するためには、第Ｎ／４シフトレジスタに選択信号（この場合はＬｏｗデータ）が格納されており、Ｎが４の倍数であれば、Ｅ０をＬｏｗとする。Ｅ０をＬｏｗとすることで、４の倍数のゲートライン８が各接続先のシフトレジスタ５に接続されることになる。しかし、それらのシフトレジスタ５の中で選択信号は１つのシフトレジスタ５のみに存在するのであれば、選択されるデータは第Ｎラインのみとなり、データライン９に第Ｎラインのデータを供給することで適切に画素に所望のデータを書き込むことができる。それ以外の４の倍数のラインには、シフトレジスタ５に格納されている非選択信号（この場合Ｈｉｇｈデータ）が反映されるため、それらのゲートラインは選択されない。なお、通常の駆動の場合には、１つのデータライン供給されるデータは、１つの画素のデータであり、ゲートライン８は、１つだけ選択される。
【００２６】
このような処理は、見かけ上、４ラインをまとめて１ラインに見立てて、シフトレジスタ５を順次更新していく解像度変換処理と考えることができる。つまり、ＱＶＧＡ（横２４０×縦３２０）の解像度を、横を４倍、縦を４分の１として、横９６０×縦８０の解像度に変換することと等価である。結果的に８０個のシフトレジスタでの駆動を可能とすることで、回路の実装面積に余裕を持たせることができる。
【００２７】
従って、本実施形態によれば、さらなる高解像度化に伴い、ライン数が増加しても、シフトレジスタの数を同じ数必要としなくて済み、また各シフトレジスタに割り当てられる実装面積が増えるため、より高性能化、高速化することも可能である。
【００２８】
ゲートドライバ１の一部、例えばシフトレジスタ５がＩＣとして提供される場合、第１スイッチ６、第２スイッチ７は画素４と同じガラス基板上に形成されることが好適である。その場合、ドライバＩＣの出力（シフトレジスタ５の出力）は４分の１に低減され、接続が容易となる。
【００２９】
本実施形態では、連続する４ラインをひとまとまり（ブロック）として１つのシフトレジスタに接続可能としたが、１ブロックを２ライン、３ライン、もしくは８ラインとしてもよい。また、ブロックとするライン同士は連続していなくてもよい。
【００３０】
図１では、第１スイッチ６をシフトレジスタ５の出力に直接接続しているが、図３に示されるようにシフトレジスタ５にイネーブル回路１１などのロジック回路やバッファを介して出力が制御される出力に接続されていてもよい。
【００３１】
このように、イネーブル回路１１を設ければ、イネーブル回路１１によって、選択信号を出力するかどうかを制御できる。従って、映像データを更新しないラインについては選択信号の出力を禁止して、そのラインについてのデータの供給も停止することができる。さらに、イネーブル回路によって、１ラインの中でも選択信号を出力する期間を限定することもでき、１ラインの中において画素へのデータの取り込みを制御することもできる。
【００３２】
さらに、データライン９を介し各画素に供給するデータは、アナログ信号でもよいが、デジタル信号とすることも好適である。デジタル信号の場合１フレームの期間を複数のサブフレームに分割してデータを供給することになるが、単色表示の場合にはサブフレームの表示は不要である。従って、イネーブル回路１１によって、多階調表示領域のみを選択してデータを供給することが好適である。
【００３３】
図１では、ゲートドライバに内蔵される選択信号生成部として、シフトクロックにより選択信号を上から下のライン、もしくは下から上へ順次移動させるシフトレジスタ５を導入している例を示したが、図４に示すように、任意の選択ライン（アドレス）を直接指定し、該当するラインを選択する信号を生成するデコーダ３０を用いても良い。
【００３４】
デコーダ３０を用いると、シフトクロックを入力しなくても任意のラインを選択でき、ランダムなアクセスが可能となる。一般にデコーダは、アドレスするライン数が増加すると回路規模が増加するため、高解像度化には向かないが、本発明のブロック転送を用いることで選択信号生成部のライン数を削減することができるため、その適用が容易となる。
【００３５】
特に、画素内部に読み書き可能なスタティックメモリを導入している場合には、アドレスを直接指定するランダムアクセスによって、読み書きが必要な部分を高速にアクセスすることができるため、効果的である。
【００３６】
図５Ａ、５Ｂには、スタティックメモリを画素に備えた場合の画素等価回路および発光面の反対側から見た画素回路配置配線図が示されている。
【００３７】
図５Ａ，５Ｂの画素４は、発光に寄与する第１有機ＥＬ素子１７、それを駆動する第１駆動トランジスタ１２、発光に寄与しない第２有機ＥＬ素子１３、それを駆動する第２駆動トランジスタ１４、ゲートトランジスタ１５から構成されている。そして、第１有機ＥＬ素子１７のアノードは第１駆動トランジスタ１２のドレイン端子および第２駆動トランジスタ１４のゲート端子に接続されている。また、第１駆動トランジスタ１２のゲート端子は、第２有機ＥＬ素子１３のアノードと、第２駆動トランジスタ１４のドレイン端子と、ゲートトランジスタ１５のソース端子に接続されている。さらに、ゲートトランジスタ１５のゲート端子は、ゲートライン８に接続され、ドレイン端子はデータライン９へ接続されている。第１駆動トランジスタ１２および第２駆動トランジスタ１４のソース端子は、電源ライン２０へ接続され、第１有機ＥＬ素子１７、第２有機ＥＬ素子１３のカソードはカソード電極２１へ接続されている。
【００３８】
そして、ゲートラインに選択信号（Ｌｏｗ）が供給されると、ゲートトランジスタ１５がオンし、データライン９のデータ電圧が、第１駆動トランジスタ１２のゲート端子、第２有機ＥＬ素子１３のアノードと第２駆動トランジスタ１４のドレイン端子に供給される。
【００３９】
データライン９上に供給されているデータ電圧がＬｏｗであり、第１駆動トランジスタ１２のゲート電圧がＬｏｗとなり、第１駆動トランジスタ１２はオンする。第１駆動トランジスタ１２がオンすると、第１有機ＥＬ素子１７のアノードは、電源電圧ＶＤＤが供給されている電源ライン２０に接続され、第１有機ＥＬ素子１７に電流が流れて発光する。それと同時に第２駆動トランジスタ１４のゲート端子もＶＤＤとなり、第２駆動トランジスタ１４はオフし、それによって第２有機ＥＬ素子１３のアノードはカソード電位ＶＳＳ近くまで低下する。
【００４０】
このカソード電位ＶＳＳに近い電圧は第１駆動トランジスタ１２のゲート端子に供給されるため、ゲートライン８をＨｉｇｈとしてゲートトランジスタ１５がオフした後も、書き込まれたＬｏｗデータがＶＤＤ及びＶＳＳが与えられている間維持される。
【００４１】
データ電圧がＨｉｇｈであれば、第２駆動トランジスタ１４がオン、第１駆動トランジスタ１２がオフし、第２有機ＥＬ素子１３に電流が流れるが、この第２有機ＥＬ素子１３は遮光されているため、発光しない。なお、第２有機ＥＬ素子１３に代えてスイッチトランジスタを設け、このゲート端子を第１駆動トランジスタのゲートに接続し、第１駆動トランジスタがオフの際にこのスイッチトランジスタをオフさせることも好適である。
【図面の簡単な説明】
【００４２】
【図１】本実施形態のゲートドライバを含むアクティブマトリクス型表示装置の全体構成である。
【図２】本実施形態のゲートドライバの駆動タイミングチャートである。
【図３】本実施形態のゲートドライバの別の例である。
【図４】他の実施形態のゲートドライバを含むアクティブマトリクス型表示装置の全体構成である。
【図５Ａ】スタティックメモリを画素に備えた場合の画素等価回路である。
【図５Ｂ】スタティックメモリを画素に備えた場合の発光面の反対側から見た画素回路配置配線図である。
【符号の説明】
【００４３】
１  ゲートドライバ、１−１  ゲートドライバ制御部、１−２  ゲートドライバ維持部、２  データドライバ、３  画素アレイ、４  画素、５  シフトレジスタ、６  第１スイッチ（選択スイッチ）、７  第２スイッチ（維持スイッチ）、８  ゲートライン、９  データライン、１０  オフ電源ライン、１１  イネーブル回路、１２  第１駆動トランジスタ、１３  第２有機ＥＬ素子、１４  第２駆動トランジスタ、１５  ゲートトランジスタ、１７  第１有機ＥＬ素子、２０  電源ライン、２１  カソード電極、３０  デコーダ。
【図１】
2008197278.tif 000003
【図２】
2008197278.tif 000004
【図３】
2008197278.tif 000005
【図４】
2008197278.tif 000006
【図５Ａ】
2008197278.tif 000007
【図５Ｂ】
2008197278.tif 000008