(57)【要約】      （修正有）【課題】  電界強度が高くなっても高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能なＮＡＮＤフラッシュメモリ等の半導体装置及びその製造方法を提供する。【解決手段】  メモリセルアレイを備える半導体装置であって、メモリセルアレイが、複数本のメモリセルカラム間に配置された素子分離絶縁膜と、この素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極（１３，１９）と、浮遊電極（１３，１９）の上にそれぞれ配置されたＨｆxＡｌ1-xＯy膜（０．８≦ｘ≦０．９５）からなる電極間絶縁膜２０と、この電極間絶縁膜２０上に配置され且つ隣接するメモリセルカラムのメモリセルトランジスタと共有された制御電極２２とを備える。【選択図】      図３
2008016626.tif 000002
【特許請求の範囲】
【請求項１】
浮遊電極と、
該記浮遊電極の上にそれぞれ配置されたＨｆxＡｌ1-xＯy膜（０．８≦ｘ≦０．９５）からなる電極間絶縁膜と、
該電極間絶縁膜上に配置された制御電極
とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、前記メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されていることを特徴とする半導体装置。
【請求項２】
複数のメモリセルを配列したメモリセルアレイを備える半導体装置であって、前記メモリセルのそれぞれは、
スイッチングトランジスタと、
該スイッチングトランジスタのドレイン領域に接続された下部電極、該下部電極の上に配置されたＨｆxＡｌ1-xＯy膜（０．８≦ｘ≦０．９５）からなるキャパシタ絶縁膜、該キャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタ  
とを備えることを特徴とする半導体装置。
【請求項３】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、ハフニウム（Ｈｆ）の原料ガスと酸化剤との交互導入、及びアルミニウム（Ａｌ）の原料ガスと酸化剤との交互導入により、ＨｆxＡｌ1-xＯy膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、前記Ｈｆの原料ガスと酸化剤との交互導入の回数の、前記Ｈｆの原料ガスと酸化剤との交互導入の回数と前記Ａｌの原料ガスと酸化剤との交互導入の回数の合計に対する比が、０．８以上、０．９５以下であることを特徴とする半導体装置の製造方法。
【請求項４】
前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
メモリセルアレイを備える半導体装置の製造方法であって、
半導体基板の表面にゲート絶縁膜 を形成する工程と、
該ゲート絶縁膜上に浮遊電極を形成する工程と、
前記浮遊電極、前記ゲート絶縁膜 及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、
該素子分離溝に、前記複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、
前記浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、
該電極間絶縁膜上に制御電極を形成する工程
とを含み、少なくとも、前記電極間絶縁膜に接する前記制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率絶縁膜をキャパシタ絶縁膜若しくはゲート絶縁膜とする種々の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年ＬＳＩの高密度化に伴い、キャパシタ絶縁膜、ゲート絶縁膜は薄膜化の一途をたどっている。薄膜化に伴いリーク電流が上昇を避けるため、三次元化になどの構造を変更することにより、対策を図る一方、高誘電率絶縁膜などを用いることで物理膜厚を増やしリーク電流の上昇を抑えることが試みられている。
【０００３】
特に、フラッシュメモリなどの不揮発性半導体記憶装置においては、電荷蓄積層と制御電極との間に形成するインターポリ絶縁膜（電極間絶縁膜）に関して、例えば、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層積層膜）を用い、誘電率の向上を図るとともに、三次元的な構造を適用することも試みている。しかしセル間の距離が縮小するにつれ、隣接するセル間の干渉が著しく増大してデバイス特性を劣化させるため、３次元構造を用いた面積増大が困難となるという問題があった。
【０００４】
そのため、次世代不揮発性半導体記憶装置の実現するために、インターポリ絶縁膜（電極間絶縁膜）として、従来用いられていたシリコン酸化膜（ＳｉＯ２膜）の比誘電率εr＝３．８−４よりも大きい比誘電率εrを有する高誘電率絶縁膜の採用が提案されている（特許文献１参照。）。高誘電率絶縁膜を適用した結果、面積を増大させずに容量を大きくできるので、３次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、素子を高性能化し、且つ製造方法を容易にして高歩留まりな製造工程を実現することが可能となる。
【０００５】
高誘電率絶縁膜としてはハフニウム・アルミネート（ＨｆxＡｌ1-xＯy）などの複合酸化物が、均一性や量産性、低ダメージなどの理由からＡＬＤ法等のＣＶＤ法により形成されている。
【０００６】
しかし、半導体記憶装置、特に、不揮発性半導体記憶装置のインターポリ絶縁膜（電極間絶縁膜）に用いる場合は印加される電界が高いためにリーク電流が十分に抑制できないという問題があった。
【０００７】
上記において、不揮発性半導体記憶装置のインターポリ絶縁膜（電極間絶縁膜）を例に従来技術の問題点を記載したが、高誘電率絶縁膜のリーク電流の問題は、不揮発性半導体記憶装置に限られず、蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた高誘電体メモリの場合にも同様である。更には、キャパシタ絶縁膜に高誘電率絶縁膜を用いたＭＯＳキャパシタを基礎とする種々の絶縁ゲート型トランジスタにおいても同様な問題は存在し、更には、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等においても、同様な、高電界によるリーク電流問題が存在する。特に、ゲート長６０ｎｍ以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなり、高電界によるリーク電流が問題となる。
【特許文献１】特開２００３−７８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、印加される電界強度が高くなっても高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、浮遊電極と、この記浮遊電極の上にそれぞれ配置されたＨｆxＡｌ1-xＯy膜（０．８≦ｘ≦０．９５）からなる電極間絶縁膜と、この電極間絶縁膜上に配置された制御電極とを備えるメモリセルトランジスタが複数個配列されてメモリセルアレイをなし、メモリセルトランジスタのそれぞれの浮遊電極が、素子分離絶縁膜により互いに分離されている半導体装置であることを特徴とする。
【００１０】
本発明の他の態様は、複数のメモリセルを配列したメモリセルアレイを備える半導体装置に関する。即ち、この他の態様に係る半導体装置のメモリセルのそれぞれは、スイッチングトランジスタと、このスイッチングトランジスタのドレイン領域に接続された下部電極、この下部電極の上に配置されたＨｆxＡｌ1-xＯy膜（０．８≦ｘ≦０．９５）からなるキャパシタ絶縁膜、このキャパシタ絶縁膜上に配置され、プレート電極に接続された上部電極からなる蓄積キャパシタとを備えることを特徴とする。
【００１１】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、（イ）  半導体基板の表面にゲート絶縁膜を形成する工程と、（ロ）このゲート絶縁膜上に浮遊電極を形成する工程と、（ハ）浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と、（ニ）この素子分離溝に、複数のメモリセルを電気的に分離する素子分離絶縁膜を埋め込む工程と、（ホ）浮遊電極の頂部上に、ハフニウム（Ｈｆ）の原料ガスと酸化剤との交互導入、及びアルミニウム（Ａｌ）の原料ガスと酸化剤との交互導入により、ＨｆxＡｌ1-xＯy膜からなる電極間絶縁膜を形成する工程と、（ヘ）この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、Ｈｆの原料ガスと酸化剤との交互導入の回数の、Ｈｆの原料ガスと酸化剤との交互導入の回数とＡｌの原料ガスと酸化剤との交互導入の回数の合計に対する比が、０．８以上、０．９５以下であることを特徴とする。
【００１２】
本発明の更に他の態様は、メモリセルアレイを備える半導体装置の製造方法に関する。即ち、この更に他の態様に係る半導体装置の製造方法は、（イ）  半導体基板の表面にゲート絶縁膜 を形成する工程と、（ロ）このゲート絶縁膜上に浮遊電極を形成する工程と、（ハ）浮遊電極、ゲート絶縁膜 及び半導体基板の表面の一部をそれぞれ選択的にエッチングし、複数のメモリセルに分離する素子分離溝を形成する工程と（ニ）この素子分離溝に、複数のメモリセル間を電気的に分離する素子分離絶縁膜を埋め込む工程と、（ホ）浮遊電極の頂部上に、高誘電率絶縁膜からなる電極間絶縁膜を形成する工程と、（ヘ）この電極間絶縁膜上に制御電極を形成する工程とを含むことを特徴とする。そして、この更に他の態様に係る半導体装置の製造方法においては、少なくとも、電極間絶縁膜に接する制御電極の一部となる導電層は、スパッタリング法により形成することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、印加される電界強度が高くなっても、高誘電率絶縁膜を介して流れるリーク電流を十分に抑制可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
なお、以下の第１〜第３の実施の形態では、不揮発性半導体記憶装置のインターポリ絶縁膜（電極間絶縁膜）に高誘電率絶縁膜を用いる場合を例示的に説明するが、本発明は、不揮発性半導体記憶装置に限られず、ＤＲＡＭやＳＲＡＭ等他の半導体記憶装置にも適用可能である。例えば、１セル１トランジスタのＤＲＡＭに相当する高誘電体メモリであれば、第１〜第３の実施の形態で説明する不揮発性半導体記憶装置のインターポリ絶縁膜（電極間絶縁膜）を高誘電体メモリの蓄積キャパシタのキャパシタ絶縁膜に対応させ、浮遊電極を高誘電体メモリのスイッチングトランジスタに接続される蓄積電極（下部電極）に対応させ、不揮発性半導体記憶装置の制御電極を高誘電体メモリのプレート電極に接続された上部電極に対応させれば良い。更に、本発明は、ゲート絶縁膜に高誘電率絶縁膜を用いた種々の絶縁ゲート型トランジスタにも適用可能であるので、本発明は、論理集積回路用の超高速スイッチング素子やテラヘルツ帯等の高周波領域で動作する個別素子（ディスクリートデバイス）等種々の半導体装置に適用可能である。
【００１６】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。メモリセルアレイ５２０の周辺にはトップ・ページバッファ５２１、ボトム・ページバッファ５２２、レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４等の周辺回路（２１，２２，２３，２４）が配置されている。
【００１７】
メモリセルアレイ５２０は、図２に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と、このワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。そして、素子分離絶縁膜１８が、図２の平面図に示すように、列方向（カラム方向）に平行に走行し、素子分離絶縁膜１８を介して隣接するメモリセルトランジスタを分離している。
【００１８】
図１及び図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。
【００１９】
図２において、ワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32kに直交するそれぞれのメモリセルカラムの上端には、それぞれビット線コンタクトＢＣが配置され、それぞれのメモリセルカラムの下端にはソース線コンタクトＳＣが配置されている。図２では、図示を省略しているが、図１に示すように、それぞれのソース線コンタクトＳＣには、行方向に、ワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32kに平行に延伸するソース線ＣＳkが接続されている。図１から分かるように、それぞれのメモリセルカラムのビット線コンタクトＢＣには、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・が接続されている。
【００２０】
図１に示すトップ・ページバッファ５２１及びボトム・ページバッファ５２２は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４はワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００２１】
図３は図２のＡ−Ａ方向（行方向）から見たメモリセルアレイ５２０の一部を示す模式的な断面図である。即ち、図３は図１のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面に相当する。図３の断面図に示すように、ｐ型の半導体基板１１の表面にメモリセルトランジスタのソース・ドレイン領域２５が形成され、それぞれのソース・ドレイン領域２５の間に定義されるチャネル領域上にゲート絶縁膜（第１の絶縁膜）１２が配置されている。ソース・ドレイン領域２５は、ｐ型の半導体基板１１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。図３では図示を省略しているが、図１及び図２から明らかなように、メモリセルカラムの端部にはメモリセルトランジスタとほぼ同様な構造の選択トランジスタが位置し、選択トランジスタのソース・ドレイン領域が、ビット線コンタクト領域として機能している。ｐ型の半導体基板１１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００２２】
そして、このゲート絶縁膜（第１の絶縁膜）１２上には、電荷を蓄積するための浮遊電極（１３，１９）と、浮遊電極（１３，１９）上の電極間絶縁膜（第２の絶縁膜）２０と、電極間絶縁膜（第２の絶縁膜）２０上の制御電極（ＣＶＤ制御電極）２２が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。図示を省略しているが、選択トランジスタも、ゲート絶縁膜（第１の絶縁膜）１２、浮遊電極（１３，１９）、電極間絶縁膜（第２の絶縁膜）２０、電極間絶縁膜（第２の絶縁膜）２０中の開口部で浮遊電極（１３，１９）と電気的に導通した制御電極（ＣＶＤ制御電極）２２からなるゲート電極構造を備えているが、電極間絶縁膜（第２の絶縁膜）２０の電極間絶縁膜短絡窓を介して、制御電極（ＣＶＤ制御電極）２２と浮遊電極（１３，１９）とが電気的に導通している。図２から理解できるであろうが、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極（１３，１９）は、ＳＴＩを構成する素子分離絶縁膜１８を介して行方向（ワード線方向）に対向している。
【００２３】
電荷蓄積層となる浮遊電極（１３，１９）は、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物をドープした第１の多結晶シリコン（以下において「ドープドポリシリコン」という。）膜（１層目導電層）１３と、同様にｎ型不純物をドープした第２の多結晶シリコン膜（２層目導電層）１９との２層構造で形成されている。第２の多結晶シリコン膜（２層目導電層）１９の不純物密度を第１の多結晶シリコン膜（１層目導電層）１３の不純物密度より高くしても良い。
【００２４】
制御電極（ＣＶＤ制御電極）２２は、ｎ型不純物をドープした多結晶シリコン膜、タングステンシリサイド（ＷＳｉ２）膜及びキャップ絶縁膜の３層構造から構成されていても良い。シリサイド膜としては、タングステンシリサイド（ＷＳｉ２）膜の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜を多結晶シリコン膜の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりに多結晶シリコン膜の上に配置しても良い。
【００２５】
なお、図示を省略しているが、周辺トランジスタは、選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊電極（１３，１９）及び電極間絶縁膜（第２の絶縁膜）２０分を除去した、制御電極（ＣＶＤ制御電極）２２のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【００２６】
図３に示すビット線方向に沿った断面図に明らかなように、第１の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極（１３，１９）が、層間絶縁膜２６を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極（１３，１９）間に、３．９よりも比誘電率εrの低い層間絶縁膜２６の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。
【００２７】
なお、図３では、詳細な構造の図示を省略しているが、例えば、第１の多結晶シリコン膜（１層目導電層）１３、第２の多結晶シリコン膜（２層目導電層）１９、電極間絶縁膜（第２の絶縁膜）２０、制御電極（ＣＶＤ制御電極）２２からなる積層構造（１３，１９，２０，２２）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜２６とコア充填絶縁膜との２層構造を用いても良い。コア充填絶縁膜としては、例えば、ＢＰＳＧ膜等が使用可能である。即ち、層間絶縁膜２６の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域（図示省略）にオーミック接触をしている。コンタクトプラグは、層間絶縁膜２６の上に配置されたビット線（ＢＬ2j）２７に接続されている。図３では、ビット線２７が層間絶縁膜２６の上に配置されているが、層間絶縁膜２６にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００２８】
ここで、電極間絶縁膜（第２の絶縁膜）２０として用いる大きな比誘電率を有する「高誘電率絶縁膜」として、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きいことが望ましい。特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜が望ましい。そのような、「高誘電率絶縁膜」の例としては、比誘電率εr＝２２〜３０であるハフニウム酸化物（ＨｆＯ2）膜とεr＝６〜１３であるアルミニウム酸化物（Ａｌ2Ｏ3）膜との混晶であるハフニウム・アルミネート（ＨｆxＡｌ1-xＯy）膜が期待されている。３元系の化合物であるＨｆxＡｌ1-xＯy膜は、ハフニウム（Ｈｆ）の組成ｘを制御すれば、理論的には、比誘電率εrを６〜３０の範囲で制御できる可能性を有しているが、Ｈｆの組成ｘが大きくなると、従来はリーク電流が増大する傾向が報告されており、電極間絶縁膜（第２の絶縁膜）２０として使用可能な最適なＨｆの組成ｘは、知られていない。
【００２９】
そこで、本発明の第１の実施の形態では、半導体装置に適用可能なＨｆxＡｌ1-xＯy膜の最適なＨｆの組成ｘについて実験的検討を加え、その最適なＨｆの組成ｘを得るための成長方法について説明する。即ち、ＨｆxＡｌ1-xＯy膜は、以下に示すような原子層堆積（ＡＬＤ）又は分子層堆積（ＭＬＤ）の手法を用いて成長するのであるが、その組成ｘを、ガス導入シーケンスにおける積層回数比で制御し、これにより、リーク電流が低く、且つ比誘電率の大きな、最適なＨｆの組成ｘを有する電極間絶縁膜（第２の絶縁膜）２０を実現している。  
組成ｘを最適値に制御した高品質なＨｆxＡｌ1-xＯy膜は、以下のような手法で形成する：
先ず、真空チャンバ中で、シリコン基板１１を導入後、ドライポンプ、ターボ分子ポンプ、クライオポンプ等で、所望の到達圧力、例えば、１Ｐａ〜１０-8Ｐａ程度まで真空チャンバ中をに真空排気する（酸化膜の成長であるので、到達圧力は、１Ｐａでも構わない。）。所望の到達圧力に到達したら、基板温度２００℃〜４００℃、好ましくは２５０℃〜３５０℃、例えば２９０℃にシリコン基板１１を加熱し、真空チャンバ中にアルミニウム（Ａｌ）の原料ガスとハフニウム（Ｈｆ）の原料ガスと酸化剤を、図４に示すようなタイミングチャートで、交互に導入する。この交互導入時は、ドライポンプで、真空チャンバを、成膜圧力が２０Ｐａ〜６０Ｐａ、好ましくは３０Ｐａ〜５０Ｐａ、例えば４０Ｐａになるように調整し、この成膜圧力に保持する。図４に示すようなタイミングチャートでは、Ａｌの原料ガスとして、トリメチルアルミニウム（(ＣＨ3)3Ａｌ：ＴＭＡ）、酸化剤としてオゾン（Ｏ3）、Ｈｆの原料として、テトラキス(エチルメチルアミノ)ハフニウム（Ｈｆ[Ｎ(Ｃ2Ｈ5)ＣＨ3]：ＴＥＭＡＨ）を用いている。
【００３０】
図４に例示するタイミングチャートでは、ガスの供給時間はそれぞれ、ＴＭＡが１秒、ＴＥＭＡＨが２秒、Ｏ3が３秒である。更に、図４に例示するように、ＴＭＡとＯ3及びＴＥＭＡＨとＯ3の供給の間にパージのための窒素（Ｎ2）を８．５Ｐａ・ｍ3/ｓ（５ｓｌｍ）で２〜３秒流す。図４の場合は、ＴＭＡ、ＴＥＭＡＨのキャリアガスの流量はそれぞれ、３．４×１０-１Ｐａ・ｍ3/ｓ（２００ｓｃｃｍ）、８．５×１０-１Ｐａ・ｍ3/ｓ（５００ｓｃｃｍ）、Ｏ3の流量は８．５Ｐａ・ｍ3/ｓ（５ｓｌｍ）でＯ3の濃度は２５０ｇ/ｍ3である。
【００３１】
図４に例示するように、ＴＥＭＡＨとＯ3を、Ｎ2の導入（パージ）を間に挟んで、交互に流すことにより、ハフニウム酸化膜（ＨｆＯ膜）が層状に積層し、ＴＭＡとＯ3を、Ｎ2の導入（パージ）を間に挟んで、交互に流すことにより、アルミニウム酸化膜（ＡｌＯ膜）が層状に積層する。ＴＥＭＡＨとＯ3の交互供給の回数と、ＴＭＡとＯ3の交互供給の回数との比率を制御することにより、ハフニウム・アルミネート（ＨｆxＡｌ1-xＯy）膜の組成ｘの制御が可能であり、更にそのシーケンスを繰り返すことで所望の厚さのＨｆxＡｌ1-xＯy膜が得られる。図４では、ＴＥＭＡＨとＯ3の交互供給を１３回繰り返す毎に、ＴＭＡとＯ3の交互供給を１回入れている。そして、更にそのシーケンスを１８回繰り返すことで２５ｎｍのＨｆxＡｌ1-xＯy膜が形成される。
【００３２】
本発明の第１の実施の形態に係るＨｆxＡｌ1-xＯy膜の形成方法では、ＴＥＭＡＨとＯ3の交互供給の回数とＴＭＡとＯ3の交互供給の回数の比は、１３：１に限定される必要はなく、４：１以上１００：１以下、特に９：１以上１９：１以下の範囲であれば、良好な特性が得られることが確認されている。
【００３３】
図５に、ガス導入シーケンスにおける積層回数比（即ち、ＨｆＯ積層回数（層数）とＡｌＯ積層回数（層数）を合わせたトータルの積層回数（層数）に対する、ＨｆＯ積層回数（層数）の比）ｑ＝ＨｆＯ層数／（ＨｆＯ層数＋ＡｌＯ層数）と、誘導結合プラズマ（ＩＣＰ）発光分析装置で測定したＨｆxＡｌ1-xＯy膜中のＨｆ濃度ｐ（＝Ｈｆモル数／（Ｈｆモル数＋Ａｌモル数））の関係を示す。図５においては、Ｈｆ濃度ｐ（モル％）を：
ｐ＝２０．７３ｑ２＋７６．９１７ｑ  ・・・・・（１）
のように、層数比ｑの２次曲線で近似している。しかし、図５は、ＩＣＰ発光分析装置で測定したＨｆ濃度ｐ（モル％）と、成長時のガス導入シーケンス条件で規定される層数比（積層回数比）ｑとが、殆ど線形に近い比例関係にあることを示している。このため、近似的には、ＨｆxＡｌ1-xＯy膜のＨｆの組成ｘは、ガス導入シーケンスにおける積層回数比ｑと等しいとして議論可能である。
【００３４】
図６は、図５から決定されるＨｆ濃度（モル％）に対するＨｆxＡｌ1-xＯy膜のリーク電流密度の関係を示す。リーク電流は、面積０．１ｍｍ2のＨｆxＡｌ1-xＯy膜をキャパシタ絶縁膜とするＭＯＳダイオードを作成し、このＭＯＳダイオードのＩ−Ｖ特性を測定することにより求めた。図６で示されるようにＨｆxＡｌ1-xＯy膜中のＨｆ濃度ｐ（＝１００ｘ：ｘはＨｆxＡｌ1-xＯy膜の組成）を７５モル％以上、特に８６モル％以上９２モル％以下にすることにより十分にリーク電流を低減できることが分かる。即ち、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度ｐを７５モル％以上、特に８６モル％以上９２モル％以下にすることにより、安定な動作を持つ種々の半導体装置、特に、ＨｆxＡｌ1-xＯy膜をキャパシタ絶縁膜とする種々の半導体記憶装置を製造することが可能となると期待できる。
【００３５】
図６に示すリーク電流密度とＨｆ濃度との関係は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が上昇するのにつれてＨｆxＡｌ1-xＯy膜の誘電率が増加するため、同一の電界強度でのＨｆxＡｌ1-xＯy膜のリーク電流密度が減少すると解釈できる。既に述べたように、ＨｆxＡｌ1-xＯy膜は、比誘電率εr＝２２〜３０であるＨｆＯ2とεr＝６〜１３であるＡｌ2Ｏ3との混晶であるので、Ｈｆの組成ｘを大きくすれば、比誘電率εrが増大する。
【００３６】
図７は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度とＨｆxＡｌ1-xＯy膜の平均粒径との関係を示す。図７は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が上昇するにつれて、ＨｆxＡｌ1-xＯy膜の平均粒径が１０ｎｍから３００ｎｍまで増大することを示している。「平均粒径」は、透過型電子顕微鏡（ＴＥＭ）写真の観察から求めた「円相当径」の平均である。即ち、図７は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度とＨｆxＡｌ1-xＯy膜の平均粒径は、以下の手順で計算した：
（イ）得られたＴＥＭ写真から、無作為にグレイン（結晶粒）を１００個抽出する（図１２参照。）；
（ロ）抽出した個々のグレインの外周（結晶粒界）をなぞり、結晶粒界から求められる外周の長さを、結晶粒を球とみなした場合の赤道断面である「相当円」の円周とみなす；
（ハ）この結晶粒の相当円の円周から、結晶粒の等価直径（円相当径）を求める；
（ニ）求めた結晶粒の等価直径を算術平均して、結晶粒の「平均粒径」とする。
【００３７】
図７においては、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が５０モル％では、ＨｆxＡｌ1-xＯy膜の平均粒径が１０ｎｍであるが、Ｈｆ濃度が８０モル％では、ＨｆxＡｌ1-xＯy膜の平均粒径は２５〜３５ｎｍとなり、Ｈｆ濃度が９３モル％では、ＨｆxＡｌ1-xＯy膜の平均粒径が３５０ｎｍと最大値となることを示している。そして、Ｈｆ濃度が更に９５モル％まで増大すると、ＨｆxＡｌ1-xＯy膜の平均粒径が２００ｎｍに減少することを示している。
【００３８】
図８は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度とＨｆxＡｌ1-xＯy膜のシリコン酸化膜（ＳｉＯ2）換算膜厚（ＥＯＴ：Equivalent Oxide Thickness)との関係を示す。ＥＯＴは、面積０．１ｍｍ2のＨｆxＡｌ1-xＯy膜をキャパシタ絶縁膜とするＭＯＳダイオードを作成し、このＭＯＳダイオードのＣ−Ｖ特性を測定し計算した。ＨｆxＡｌ1-xＯy膜の物理的な膜厚は、２０ｎｍである。図８は、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が上昇するにつれて、ＨｆxＡｌ1-xＯy膜のＥＯＴが５ｎｍから４．５ｎｍまで減少することを示している。図８においては、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が５０モル％では、ＨｆxＡｌ1-xＯy膜のＥＯＴが約５．１ｎｍであるが、Ｈｆ濃度が８０モル％では、ＨｆxＡｌ1-xＯy膜のＥＯＴは約５．０ｎｍとなり、Ｈｆ濃度が８６モル％では、ＨｆxＡｌ1-xＯy膜のＥＯＴが４．５ｎｍと最小値となることを示している。そして、Ｈｆ濃度が更に９３モル％まで増大すると、Ｈを越えるところでのＥＯＴの増大は、ＨｆxＡｌ1-xＯy膜の誘電率の増大を意味している。
【００３９】
通常、粒界周辺は結晶欠陥やストレスの集まりであり、必要とされる結晶構造を構成することが不可能となる。このため粒界周辺では誘電率が小さくなる、絶縁特性が悪くなるという問題を抱えている。ＨｆxＡｌ1-xＯy膜の平均粒径を、図７に示すように、Ｈｆ濃度を増大させ、大きくすることにより、ＨｆxＡｌ1-xＯy膜中の粒界が減少する。ＨｆxＡｌ1-xＯy膜中の粒界が減少することにより、ＨｆxＡｌ1-xＯy膜の全体の誘電率が向上し、ＥＯＴが減少する。このように、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が上昇するのにつれ、ＨｆxＡｌ1-xＯy膜の誘電率が増加し、これにより、図６に示すように、ＨｆxＡｌ1-xＯy膜のリーク電流が抑制されると解釈できる。即ち、ＨｆxＡｌ1-xＯy膜のリーク電流を、ＨｆとＡｌのモル比ｘを、０．７５以上、特に０．８６以上０．９２以下の、所定の値に設定することにより低減できることが分かる。
【００４０】
図９は、８５℃におけるＨｆxＡｌ1-xＯy膜中のＨｆ濃度とＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbとの関係で、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が上昇するにつれて、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが５ｎｍから４．５ｎｍまで減少することを示している。フラットバンド電圧Ｖfbは、面積０．１ｍｍ2のＨｆxＡｌ1-xＯy膜をキャパシタ絶縁膜とするＭＯＳダイオードを作成し、このＭＯＳダイオードのＣ−Ｖ特性より求めた。図９においては、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度が５０モル％では、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが約１．２Ｖであるが、Ｈｆ濃度が８０モル％では、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbは約１．０５Ｖとなり、Ｈｆ濃度が８６モル％では、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが０．６Ｖ、Ｈｆ濃度が９１モル％では、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが０．４Ｖ、そして、Ｈｆ濃度が９３モル％では、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが０．２Ｖと最小値となることを示している。そして、Ｈｆ濃度が更に９５モル％まで増大すると、ＨｆxＡｌ1-xＯy膜のフラットバンド電圧Ｖfbが０．６Ｖに増大することを示している。
【００４１】
図１０は、層数比ｑが０．９５（ＨｆＯ層数：ＡｌＯ層数＝１９：１）の場合のＨｆxＡｌ1-xＯy膜の断面ＴＥＭ写真をスケッチしたもので、図１１は、層数比ｑが０．９３（ＨｆＯ層数：ＡｌＯ層数＝１３：１）の場合のＨｆxＡｌ1-xＯy膜の断面ＴＥＭ写真をスケッチしたものである。
【００４２】
又、図１２（ａ）は、層数比ｑが０．８０（ＨｆＯ層数：ＡｌＯ層数＝４：１）の場合のＨｆxＡｌ1-xＯy膜の平面（表面）の走査型透過電子顕微鏡（ＳＴＥＭ）写真に見られる結晶粒界をスケッチしたものである。一方、図１２（ｂ）は、層数比ｑが０．９３（ＨｆＯ層数：ＡｌＯ層数＝１３：１）の場合のＨｆxＡｌ1-xＯy膜の平面（表面）のＳＴＥＭ写真に見られる結晶粒界をスケッチしたものである。ＨｆxＡｌ1-xＯy膜の表面モフォロジーは、層数比ｑが０．８以上の領域におい改善され、層数比ｑが０．９３程度で最も優れ、層数比ｑが０．９５以上となると、再び、ＨｆxＡｌ1-xＯy膜の表面モフォロジーが悪くなることが分かる。層数比ｑが０．９５以上の領域ではＨｆxＡｌ1-xＯy膜の物質としての誘電率は上昇するもの図１０に示すように、ＨｆxＡｌ1-xＯy膜のモフォロジーが悪くなるため電界集中により、ＨｆxＡｌ1-xＯy膜のリーク電流の上昇が起きてしまうと解釈できる。
【００４３】
図６〜図１２に示したデータを鑑みれば、ＨｆxＡｌ1-xＯy膜のリーク電流の減少が層数比ｑが０．８以上の領域において次第に顕著となり、層数比ｑが０．９０以上０．９５以下の範囲で最低のＨｆxＡｌ1-xＯy膜のリーク電流となる領域を示し、層数比ｑが０．９５以上の領域で再び、ＨｆxＡｌ1-xＯy膜のリーク電流が増大することが理解できる。
【００４４】
上記のように、第１の実施の形態に係る半導体装置（不揮発性半導体記憶装置）によれば、特に、ＨｆxＡｌ1-xＯy膜中のＨｆ組成ｘを０．８以上、特に０．９０以上０．９５以下とすることにより、ＨｆxＡｌ1-xＯy膜に印加される電界強度が高くなっても、ＨｆxＡｌ1-xＯy膜を介して流れるリーク電流が十分に抑制された半導体記憶装置を提供できる（厳密には、図５に示すガス導入シーケンスにおけるＨｆＯ積層回数（層数）の全積層回数（層数）に対する比ｑと、誘導結合プラズマ（ＩＣＰ）発光分析装置で測定したＨｆxＡｌ1-xＯy膜中のＨｆ濃度ｐ（モル％）との関係により、組成ｘを校正する必要がある。）。
【００４５】
図１３〜図２４を用いて、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。ここで図１３〜図２１は、図２に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図であり、図２２〜図２４は、図２のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に平行な断面図である。なお、以下に述べる不揮発性半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００４６】
（イ）ｐ型シリコン基板１１（若しくはｎ型シリコン基板中にｐ型ウェルを形成したもの）上に第１の絶縁膜１２ｐを１−１５ｎｍ程度の厚さに形成し、その上に減圧ＣＶＤ法により、図３に示した浮遊電極（１３，１９）の一部となる１層目導電層１３ｐとして、ポリシリコンを１０−２００ｎｍ程度の厚さに形成する。しかる後、減圧ＣＶＤ法によって、１層目導電層１３ｐの上に、シリコン窒化膜１４ｐを５０−２００ｎｍ程度の厚さに被着し、シリコン窒化膜１４ｐの上に、シリコン酸化膜１５ｐを５０−４００ｎｍ程度の厚さに形成する。シリコン酸化膜１５ｐ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングして、図１３に示すように、レジストマスク１６を形成する。
【００４７】
（ロ）レジストマスク１６を用いて、シリコン酸化膜１５ｐを選択的にエッチングし、シリコン酸化膜１５のパターンを形成する。このエッチング後にレジストマスク１６を除去する。次いで、シリコン酸化膜１５のパターンをマスクとしてシリコン窒化膜１４ｐ、１層目導電層１３ｐ、第１の絶縁膜１２ｐを連続的にエッチングし、第１の絶縁膜１２、１層目導電層１３、シリコン窒化膜１４及びシリコン酸化膜１５のパターンが順に積層したパターンを形成する。更に、連続的なエッチングを継続し、シリコン基板１１をエッチングして、エッチング後にレジストを除去すれば、図１４に示すように、シリコン基板１１中に素子分離溝３１を形成する。図１４において、素子分離溝３１は紙面に垂直方向に、互いに平行に延伸するストライプとして形成される。両側を素子分離溝３１で挟まれた半導体基板１１からなる凸部が活性領域（ＡＡ）となる。エッチング後に、エッチングにより形成された断面のダメージを除去するための高温後酸化工程を行う。なお、素子分離溝３１を形成するに際して、シリコン窒化膜１４及びシリコン酸化膜１５の積層膜をマスクとして用いているが、膜厚及び反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、或いは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
【００４８】
（ハ）しかる後、図１５に示すように、素子分離溝３１にシリコン酸化膜等の絶縁膜１８ｐを２００−１５００ｎｍの厚さに埋め込み、窒素雰囲気又は酸素雰囲気で高温の熱処理を行い高密度化する。更に、化学的機械研磨（ＣＭＰ）法等により、図１６に示すように、シリコン窒化膜１４をストッパーとして平坦化を行い、素子分離絶縁膜１８を埋め込む。その後、素子分離絶縁膜１８と大きな選択比を持ってエッチングすることが可能なエッチャントを用いてシリコン窒化膜１４を選択的に除去して、図１７に示すような断面構造を得る。例えば、素子分離絶縁膜１８としてシリコン酸化膜を用いた場合には、シリコン酸化膜と大きな選択比を持ってシリコン窒化膜１４をエッチングすることが可能なホット燐酸を用いれば良い。
【００４９】
（ニ）段差被覆性に優れた薄膜形成方法（堆積方法）を用いて、シリコン窒化膜１４の除去後に得られた溝上に、図３に示した浮遊電極（１３，１９）の他の一部となるポリシリコンの２層目導電層１９ｐを、図１８に示すように堆積する。次いで、ＣＭＰ法により埋め込み絶縁膜１８をストッパーにして２層目導電層１９ｐの平坦化を行い、シリコン窒化膜１４の除去後に得られた溝の内部に、図１９に示すように、２層目導電層１９のパターンを埋め込む。
【００５０】
（ホ）次に、第２の絶縁膜２０として、ＨｆxＡｌ1-xＯy膜を、図１９に示すように、ＡＬＤ（ＭＬＤ）の手法を用いて、平坦化した２層目導電層１９のパターンの上に形成する。続いて図２０に示すように、第２の絶縁膜２０上に、図３に示した制御電極（ＣＶＤ制御電極）２２となるＣＶＤ導電層２２ｐ、例えば、ポリシリコンを１０−２００ｎｍの厚さに減圧ＣＶＤ法を用いて堆積する。ＣＶＤ導電層２２ｐを形成した後、５００−１２００℃の温度で、例えば、抵抗加熱炉中で１０分以上２時間以内、ランプアニール炉中で１秒−３０分以内、ポストデポジションアニール（ＰＤＡ）を行う。このＰＤＡにより、第２の絶縁膜２０のデンシフィケーション（高密度化）処理を行い、膜質を緻密化し、改善する。デンシフィケーション（高密度化）により、膜厚が約１０％程度減少する。
【００５１】
（ヘ）しかる後、ＣＶＤ導電層２２ｐ上にフォトレジスト膜２４を塗布し、フォトリソグラフィ技術を用いてパターニングして図２１に示すように、フォトレジスト膜２４のパターンを形成する。この後、フォトレジスト膜２４のパターンをカラム内セル分離用エッチングマスクとして、ＲＩＥ法で、ＣＶＤ導電層２２ｐ、電極間絶縁膜（第２の絶縁膜）２０、２層目導電層１９、１層目導電層１３及びゲート絶縁膜（第１の絶縁膜）１２を、シリコン基板１１が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成し、図２２に示すように、セルカラム内のメモリセルトランジスタを分離する（図２２に示す断面構造は図２１の紙面に垂直なＡ−Ａ方向から見た断面である。即ち、図１３〜図２１までの説明では、図２に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図に着目していたが、以後の図２２−図２４は、図２のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に平行な断面図に着目して説明する。）。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極（ＣＶＤ制御電極）２２、１層目導電層１３と２層目導電層１９とからなる浮遊電極（１３，１９）が分離される。図示を省略しているが、選択トランジスタもカラム方向（列方向）において、メモリセルトランジスタからセル分離溝分離される。
【００５２】
（ト）そして、セル分離溝で互いに分離されたゲート絶縁膜（第１の絶縁膜）１２、１層目導電層１３、２層目導電層１９、電極間絶縁膜（第２の絶縁膜）２０、制御電極（ＣＶＤ制御電極）２２からなる積層構造（１２，１３，１９，２０，２２）をマスクとして、図２３に示すように、自己整合的に、セル分離溝に露出した半導体基板１１に砒素イオン(75Ａｓ+）、或いは燐イオン(31Ｐ+）等のｎ型不純物のイオンを注入する。イオン注入の前に、８００℃程度、１２０秒程度の窒素雰囲気で加熱し、更に１０００℃程度の酸化性雰囲気で加熱することで厚さ６ｎｍ程度のシリコン酸化膜からなる下地膜を、半導体基板１１の表面、制御電極（ＣＶＤ制御電極）２２のセル分離溝に露出した側壁部、及び浮遊電極（１３，１９）のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【００５３】
（チ）イオン注入後の活性化アニールにより、半導体基板１１の表面に、ソース・ドレイン領域２５され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、ＳｉＯＦ膜を層間絶縁膜２６として堆積し、図２４に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ（図示省略）の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にビアホール（コンタクトホール）を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、ＣＶＤ法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、ＣＶＤ法等により金属膜（導電体膜）を堆積し、金属膜（導電体膜）のパターニングをフォトリソグラフィ技術とＲＩＥを用いて行えば（或いはダマシン技術を用いて行えば）、層間絶縁膜２６の上に、図３に示すようなビット線２７の配線がなされ、第１の実施の形態に係る半導体装置が完成する。なお、図３では図示を省略しているが、ビット線２７の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のＮＡＮＤ型フラッシュメモリの製造工程と同様である。
【００５４】
上記のように、第１の実施の形態に係る半導体装置の製造方法によれば、印加される電界強度が高くなってもリーク電流が十分に抑制された高誘電率絶縁膜（ＨｆxＡｌ1-xＯy膜）を備えた半導体記憶装置の製造方法を提供できる。特に、ＨｆxＡｌ1-xＯy膜中のＨｆ濃度（組成）を０．８≦ｘ≦０．９５、好ましくは０．９≦ｘ≦０．９５となるように、ガス導入シーケンスにおけるＨｆＯ積層回数（層数）の全積層回数（層数）に対する比率を最適化することにより、均一性及び量産性に優れ、製造工程中のダメージの影響を受けにくい半導体記憶装置の製造方法を提供できる。
【００５５】
なお、上記の第１の実施の形態に係る半導体装置の製造方法では、制御電極（ＣＶＤ制御電極）２２としてドープドポリシリコン膜を用いる場合について述べたが、上述したように、制御電極（ＣＶＤ制御電極）２２には、Ｔｉ又はＴｉＮのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。
【００５６】
（第２の実施の形態）
第１の実施の形態において説明したＨｆxＡｌ1-xＯy膜のような高誘電率絶縁膜は、シリコン酸化膜（ＳｉＯ2）に比べ原子間の結合がゆるやかになり、還元雰囲気下では容易に還元され易い傾向を持つ。そのため、高誘電率絶縁膜上部の制御電極としてドープドポリシリコンを用いる場合、通常のモノシラン（ＳｉＨ4）を原料としたＣＶＤ法を用いると、ＳｉＨ4の持つ還元性により酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際には三塩化硼素（ＢＣｌ3）等の還元性を持つエッチングガスを使用するため、エッチング中にＢＯなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。高誘電率キャパシタのリーク電流はこの２つのダメージの効果が合わさった部分を主に発生する。キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの２乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。このため、キャパシタ面積が大きい場合は、キャパシタ面積の内のリークパスの部分の割合は大きくないため問題が顕著ではないが、微細化に伴うキャパシタ面積の減少により、相対的にキャパシタの周辺長に依存するリークパスの部分の割合が増大し、酸素欠損等のダメージ層の問題が顕在化してくる。第２の実施の形態においては、この問題を解決する半導体記憶装置とその製造方法について説明する。
【００５７】
図２５は、第１の実施の形態において、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の平面図として例示した図２のＡ−Ａ方向（行方向）から見た構造に相当する、本発明の第２の実施の形態に係る半導体装置を説明するための模式的な断面図である。即ち、図２５は、第１の実施の形態において説明した図１のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面の構造を説明していることに相当する。
【００５８】
図２５の断面図に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置（不揮発性半導体記憶装置）と同様に、ｐ型の半導体基板１１の表面にメモリセルトランジスタのソース・ドレイン領域２５が形成され、それぞれのソース・ドレイン領域２５の間に定義されるチャネル領域上にゲート絶縁膜（第１の絶縁膜）１２が配置されている。ソース・ドレイン領域２５は、ｐ型の半導体基板１１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。
【００５９】
そして、このゲート絶縁膜（第１の絶縁膜）１２上には、電荷を蓄積するための浮遊電極（１３，１９）と、浮遊電極（１３，１９）上の電極間絶縁膜（第２の絶縁膜）２０と、電極間絶縁膜（第２の絶縁膜）２０上の制御電極（スパッタ制御電極）３２が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極（スパッタ制御電極）３２は、第１の実施の形態に係る半導体装置のＣＶＤ制御電極２２とは異なり、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上に形成した導電層である。スパッタリング法で形成する制御電極（スパッタ制御電極）３２の材料は、ドープドポリシリコンの他、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ等の高融点金属、ＷＳｉ２、ＣｏＳｉ2、ＴｉＳｉ２、ＭｏＳｉ２等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、ＷＮ、ＴｉＮ，Ｔｉ2Ｎ等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。
【００６０】
一方、電荷蓄積層となる浮遊電極（１３，１９）は、第１の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる１層目導電層１３と、ドープドポリシリコン膜からなる２層目導電層１９との２層構造で形成されている。
【００６１】
又、電極間絶縁膜（第２の絶縁膜）２０としては、第１の実施の形態に係る半導体装置と同様に、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例として、第１の実施の形態に係る半導体装置ではＨｆxＡｌ1-xＯy膜を用いた。ＨｆxＡｌ1-xＯy膜は、Ａｌ2Ｏ3及びＨｆＯ2を含むが、これらの酸化物以外に、例えば、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜、更にはストロンチウム酸化物（ＳｒＯ2）、ランタン酸化物（Ｌａ2Ｏ3）等でも良い。そして、これらの酸化物のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける。更には、シリコン酸化膜とこれらの複合膜でも良く、ＨｆxＡｌ1-xＯy膜と同様な混晶による３元系の化合物からなる絶縁膜でも良い。即ち、電極間絶縁膜（第２の絶縁膜）２０として用いる高誘電率絶縁膜としては、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）のいずれか１つの元素を少なくとも含む酸化物等が採用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００６２】
図２５に示すビット線方向に沿った断面図に明らかなように、第２の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極（１３，１９）が、層間絶縁膜２６を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極（１３，１９）間に、３．９よりも比誘電率εrの低い層間絶縁膜２６の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、図２５では、詳細な構造の図示を省略しているが、例えば、第１の多結晶シリコン膜（１層目導電層）１３、第２の多結晶シリコン膜（２層目導電層）１９、電極間絶縁膜（第２の絶縁膜）２０、制御電極（スパッタ制御電極）３２からなる積層構造（１３，１９，２０，３２）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜２６とコア充填絶縁膜との２層構造を用いても良い。コア充填絶縁膜としては、例えば、ＢＰＳＧ膜等が使用可能である。即ち、層間絶縁膜２６の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域（図示省略）にオーミック接触をしている。コンタクトプラグは、層間絶縁膜２６の上に配置されたビット線（ＢＬ2j）２７に接続されている。図２５では、ビット線２７が層間絶縁膜２６の上に配置されているが、層間絶縁膜２６にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００６３】
このように、本発明の第２の実施の形態に係る半導体装置（不揮発性半導体記憶装置）においては、制御電極（スパッタ制御電極）３２が、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上に形成されているので、電極間絶縁膜（第２の絶縁膜）２０に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【００６４】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの２乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第２の実施の形態に係る半導体装置（不揮発性半導体記憶装置）によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【００６５】
図２６〜図３０を用いて、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。ここで図２６〜図２７は、図２に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図であり、図２８〜図３０は、図２のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に平行な断面図である。なお、第２の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜（第２の絶縁膜）２０をＨｆxＡｌ1-xＯy膜を限定するものではないが、便宜上、第２の実施の形態に係る半導体装置の電極間絶縁膜（第２の絶縁膜）２０がＨｆxＡｌ1-xＯy膜について説明する。即ち、以下に述べる第２の実施の形態に係る半導体装置の製造方法において、図２６に示す、第２の絶縁膜２０としてのＨｆxＡｌ1-xＯy膜を平坦化した２層目導電層１９のパターンの上に形成するまでの工程は、第１の実施の形態に係る半導体装置の製造方法において、図１３〜図１８を用いて説明した一連の手順と全く同一として、重複した説明を省略するが、上述したような、ＨｆxＡｌ1-xＯy膜以外の他の種々の高誘電率絶縁膜でも構わない。又、第１の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第２の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００６６】
（イ）上述したように、第１の実施の形態の図１３〜図１７に示す一連の手順を経て、図１７のシリコン窒化膜１４の除去後に得られた溝上に、図１８に示すようにポリシリコンからなる２層目導電層１９ｐを堆積する。２層目導電層１９ｐは、第２の実施の形態に係る半導体装置の製造方法においては、図２５に示した浮遊電極（１３，１９）の一部となる導電層である。次いで、ＣＭＰ法により埋め込み絶縁膜１８をストッパーにして２層目導電層１９ｐの平坦化を行い、シリコン窒化膜１４の除去後に得られた溝の内部に、２層目導電層１９のパターンを埋め込む。続いて図２６に示すように、第２の絶縁膜２０上に、スパッタリング法で、制御電極（スパッタ制御電極）３２を形成する。第２の実施の形態に係る半導体装置の製造方法においては、制御電極（スパッタ制御電極）３２としてドープドポリシリコン膜を使用した例を述べる。制御電極（スパッタ制御電極）３２となるドープドポリシリコン膜の形成は、ターゲットに燐（Ｐ）を１×１０20ｃｍ-3ドーピングした単結晶Ｓｉを用いたＤＣスパッタリング法を用いる。投入パワーは１Ｋｗ、スパッタリング圧力は１０-4Ｐａである。１００ｓｅｃで２０ｎｍのドープドポリシリコン膜を形成する。
【００６７】
（ロ）引き続いて、５００−１２００℃の温度で、例えば、抵抗加熱炉中で１０分以上２時間以内、ランプアニール炉中で１秒−３０分以内程度の条件で、ＰＤＡを行う。このＰＤＡにより、第２の絶縁膜２０のデンシフィケーション（高密度化）処理を行い、膜質を緻密化し、改善する。デンシフィケーション（高密度化）により、膜厚が約１０％程度減少する。しかる後、スパッタ制御電極３２上にフォトレジスト膜２４を塗布し、フォトリソグラフィ技術を用いてパターニングして図２７に示すように、フォトレジスト膜２４のパターンを形成する。この後、フォトレジスト膜２４のパターンをカラム内セル分離用エッチングマスクとして、ＲＩＥ法で、スパッタ制御電極３２、電極間絶縁膜（第２の絶縁膜）２０、２層目導電層１９、１層目導電層１３及びゲート絶縁膜（第１の絶縁膜）１２を、シリコン基板１１が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成し、図２８に示すように、セルカラム内のメモリセルトランジスタを分離する（図２８に示す断面構造は図２７の紙面に垂直なＡ−Ａ方向から見た断面である。）セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極（スパッタ制御電極）３２及び浮遊電極（１３，１９）が分離される。図示を省略しているが、選択トランジスタもカラム方向（列方向）において、メモリセルトランジスタからセル分離溝分離される。
【００６８】
（ハ）そして、セル分離溝で互いに分離されたゲート絶縁膜（第１の絶縁膜）１２、１層目導電層１３、２層目導電層１９、電極間絶縁膜（第２の絶縁膜）２０、及びスパッタ制御電極３２からなる積層構造（１２，１３，１９，２０，３２）をマスクとして、図２９に示すように、自己整合的に、セル分離溝に露出した半導体基板１１に砒素イオン(75Ａｓ+）、或いは燐イオン(31Ｐ+）等のｎ型不純物のイオンを注入する。イオン注入の前に、８００℃程度、１２０秒程度の窒素雰囲気で加熱し、更に１０００℃程度の酸化性雰囲気で加熱することで厚さ６ｎｍ程度のシリコン酸化膜からなる下地膜を、半導体基板１１の表面、積層構造（１２，１３，１９，２０，３２）のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【００６９】
（ニ）イオン注入後の活性化アニールにより、半導体基板１１の表面に、ソース・ドレイン領域２５され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、ＳｉＯＦ膜を層間絶縁膜２６として堆積し、図３０に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ（図示省略）の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にビアホール（コンタクトホール）を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧ＣＶＤ法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧ＣＶＤ法等により金属膜（導電体膜）を堆積し、金属膜（導電体膜）のパターニングをフォトリソグラフィ技術とＲＩＥを用いて行えば（或いはダマシン技術を用いて行えば）、層間絶縁膜２６の上に、図２５に示すようなビット線２７の配線がなされ、第２の実施の形態に係る半導体装置が完成する。なお、図２５では図示を省略しているが、ビット線２７の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のＮＡＮＤ型フラッシュメモリの製造工程と同様である。
【００７０】
以上説明したように、本発明の第２の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上にスパッタ制御電極３２を堆積しているので、電極間絶縁膜（第２の絶縁膜）２０に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜（第２の絶縁膜）２０を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素（ＢＣｌ3）等の還元性を持つエッチングガスを使用しても、エッチング中に発生するＢＯなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【００７１】
このように、本発明の第２の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜（第２の絶縁膜）２０上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第２の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【００７２】
上記の第２の実施の形態に係る半導体装置の製造方法では、制御電極（スパッタ制御電極）３２としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極（スパッタ制御電極）３２は、Ｔｉ又はＴｉＮのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第２の絶縁膜２０の劣化を抑制することが可能となる。
【００７３】
第２の実施の形態に係る半導体装置（不揮発性半導体記憶装置）では、制御電極（スパッタ制御電極）３２の形成工程としてスパッタリング法による堆積工程を使用することを述べたが、制御電極（スパッタ制御電極）３２を構成する導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第２の絶縁膜２０の劣化を抑制することが可能となる。
【００７４】
（第３の実施の形態）
第２の実施の形態において説明したように、電極間絶縁膜（第２の絶縁膜）２０の上部の制御電極としてドープドポリシリコンを用いる場合、通常のＳｉＨ4を原料としたＣＶＤ法を用いると、ＳｉＨ4の持つ還元性により電極間絶縁膜（第２の絶縁膜）２０を構成する高誘電率絶縁膜が酸素欠損等のダメージを受ける。又、高誘電率絶縁膜のエッチングの際にはＢＣｌ3等の還元性を持つエッチングガスを使用するため、エッチング中にＢＯなどを発生し、エッチングされた高誘電率絶縁膜の端面は酸素欠陥を生じるということになる。このような電極間絶縁膜（第２の絶縁膜）２０に対する酸素欠損等のダメージ層の問題を解決するために、第２の実施の形態に係る半導体装置の製造方法においては、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上にスパッタ制御電極３２を堆積し、電極間絶縁膜（第２の絶縁膜）２０が還元性ガスにより酸素欠損等のダメージを受けることを抑制する方法を説明した。しかし、電極間絶縁膜（第２の絶縁膜）２０上に形成される制御電極は、そのすべてがスパッタリング法で堆積される必要はなく、電極間絶縁膜（第２の絶縁膜）２０に接する最下層の導電層が、スパッタリング法で形成されれば、同様な効果を得ることが可能である。
【００７５】
図３１は、図２５と同様に、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の平面図として例示した図２のＡ−Ａ方向（行方向）から見た構造に相当する、本発明の第３の実施の形態に係る半導体装置を説明するための模式的な断面図である。図３１の断面図に示すように、第３の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置（不揮発性半導体記憶装置）と同様に、ｐ型の半導体基板１１の表面にメモリセルトランジスタのソース・ドレイン領域２５が形成され、それぞれのソース・ドレイン領域２５の間に定義されるチャネル領域上にゲート絶縁膜（第１の絶縁膜）１２が配置されている。ソース・ドレイン領域２５は、ｐ型の半導体基板１１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。
【００７６】
そして、このゲート絶縁膜（第１の絶縁膜）１２上には、電荷を蓄積するための浮遊電極（１３，１９）と、浮遊電極（１３，１９）上の電極間絶縁膜（第２の絶縁膜）２０と、電極間絶縁膜（第２の絶縁膜）２０上の制御電極（３３，３４）が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。制御電極（３３，３４）は、第１の実施の形態に係る半導体装置のＣＶＤ制御電極２２とは異なり、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上に形成した下層の下地スパッタ層３３と、この下層の下地スパッタ層３３の上にＣＶＤ法で形成した上層の上層制御電極３４との２層構造で形成されている。スパッタリング法で形成する下地スパッタ層３３の材料は、ドープドポリシリコンの他、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ等の高融点金属、ＷＳｉ２、ＣｏＳｉ2、ＴｉＳｉ２、ＭｏＳｉ２等の金属シリサイド膜、これらのシリサイド膜を用いたポリサイド膜、若しくは、ＷＮ、ＴｉＮ，Ｔｉ2Ｎ等の金属窒化膜、又は、これらの複数の組み合わせからなる積層膜が採用可能である。ＣＶＤ法で形成する上層制御電極３４の材料としては、下層の下地スパッタ層３３と同様なドープドポリシリコン、高融点金属、金属シリサイド膜、ポリサイド膜、金属窒化膜のいずれか、或いはこれらの複数の組み合わせからなる積層膜が採用可能である。
【００７７】
一方、電荷蓄積層となる浮遊電極（１３，１９）は、第１の実施の形態に係る半導体装置と同様な、ドープドポリシリコン膜からなる１層目導電層１３と、ドープドポリシリコン膜からなる２層目導電層１９との２層構造で形成されている。
【００７８】
又、電極間絶縁膜（第２の絶縁膜）２０としては、第１の実施の形態に係る半導体装置と同様に、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい高誘電率絶縁膜が望ましい。そのような高誘電率絶縁膜の例は、既に第２の実施の形態で述べたような、種々の絶縁膜が採用可能である。
【００７９】
図３１に示すビット線方向に沿った断面図に明らかなように、第３の実施の形態に係る半導体装置では、各メモリセルトランジスタの浮遊電極（１３，１９）が、層間絶縁膜２６を介して対向している。この際、第１及び第２の実施の形態で述べたように、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極（１３，１９）間に、３．９よりも比誘電率εrの低い層間絶縁膜２６の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。又、第１及び第２の実施の形態で述べたように、例えば、第１の多結晶シリコン膜（１層目導電層）１３、第２の多結晶シリコン膜（２層目導電層）１９、電極間絶縁膜（第２の絶縁膜）２０、制御電極（３３，３４）からなる積層構造（１３，１９，２０，３３，３４）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜２６とコア充填絶縁膜との２層構造を用いても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域（図示省略）にオーミック接触をしている。コンタクトプラグは、層間絶縁膜２６の上に配置されたビット線（ＢＬ2j）２７に接続されている。図３１では、ビット線２７が層間絶縁膜２６の上に配置されているが、層間絶縁膜２６にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００８０】
このように、本発明の第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）においては、制御電極（３３，３４）が、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上に形成した下層の下地スパッタ層３３と、下地スパッタ層３３の上にＣＶＤ法で形成した上層制御電極３４との２層構造で形成されているので、電極間絶縁膜（第２の絶縁膜）２０に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。
【００８１】
上述したように、キャパシタに蓄えられる電荷はキャパシタの面積、即ち、キャパシタ一辺の長さの２乗に比例するが、ダメージ層の面積はキャパシタの周辺長、即ち、キャパシタの一辺の長さに比例する。しかしながら、第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【００８２】
図３２〜図３７を用いて、本発明の第３の実施の形態に係る半導体装置の製造方法を説明する。ここで図３２〜図３４は、図２に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図であり、図３５〜図３７は、図２のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に平行な断面図である。なお、電極間絶縁膜（第２の絶縁膜）２０は、ＨｆxＡｌ1-xＯy膜に限定される必要はないが、便宜上、第３の実施の形態に係る半導体装置の製造方法では、電極間絶縁膜（第２の絶縁膜）２０がＨｆxＡｌ1-xＯy膜について説明する。
【００８３】
図３２に示す、第２の絶縁膜２０としてのＨｆxＡｌ1-xＯy膜を平坦化した２層目導電層１９のパターンの上に形成するまでの工程は、第１の実施の形態に係る半導体装置の製造方法において、図１３〜図１８を用いて説明した一連の手順と全く同一として、重複した説明を省略する。又、第１及び第２の実施の形態に係る半導体装置の製造方法と同様、以下に述べる第３の実施の形態に係る半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００８４】
（イ）上述したように、第１の実施の形態の図１３〜図１７に示す一連の手順を経て、図１７のシリコン窒化膜１４の除去後に得られた溝上に、図１８に示すようにポリシリコンからなる２層目導電層１９ｐを堆積する。２層目導電層１９ｐは、第３の実施の形態に係る半導体装置の製造方法においては、図３１に示した浮遊電極（１３，１９）の一部となる導電層である。次いで、ＣＭＰ法により埋め込み絶縁膜１８をストッパーにして２層目導電層１９ｐの平坦化を行い、シリコン窒化膜１４の除去後に得られた溝の内部に、２層目導電層１９のパターンを埋め込む。
【００８５】
（ロ）続いて図３２に示すように、第２の絶縁膜２０上に制御電極（３３，３４）の一部となる下地スパッタ層３３を形成する。第３の実施の形態に係る半導体装置の製造方法においては、下地スパッタ層３３としてドープドポリシリコン膜を使用した例を述べる。下地スパッタ層３３となるドープドポリシリコン膜の形成は、ターゲットに燐（Ｐ）を１×１０20ｃｍ-3ドーピングした単結晶Ｓｉを用いたＤＣスパッタリング法を用いる。投入パワーは１Ｋｗ、スパッタリング圧力は１０-4Ｐａである。１００ｓｅｃで２０ｎｍのドープドポリシリコン膜を形成する。
【００８６】
（ハ）引き続いて、モノシラン（ＳｉＨ4）、フォスフィン（ＰＨ3）を用いた減圧ＣＶＤ法により、ドープドポリシリコン膜を図３３に示すように、下地スパッタ層３３上に堆積し、制御電極（３３，３４）の他の一部となる上層制御電極３４を形成する。下地スパッタ層３３と上層制御電極３４との積層構造の全体の厚さは、３０−２００ｎｍ程度にする。下地スパッタ層３３と上層制御電極３４との積層構造を形成した後、５００−１２００℃の温度で、例えば、抵抗加熱炉中で１０分以上２時間以内、ランプアニール炉中で１秒−３０分以内程度の条件で、ＰＤＡを行う。このＰＤＡにより、第２の絶縁膜２０のデンシフィケーション（高密度化）処理を行い、膜質を緻密化し、改善する。デンシフィケーション（高密度化）により、膜厚が約１０％程度減少する。
【００８７】
（ニ）しかる後、上層制御電極３４上にフォトレジスト膜２４を塗布し、フォトリソグラフィ技術を用いてパターニングして図３４に示すように、フォトレジスト膜２４のパターンを形成する。この後、フォトレジスト膜２４のパターンをカラム内セル分離用エッチングマスクとして、ＲＩＥ法で、上層制御電極３４、下地スパッタ層３３、電極間絶縁膜（第２の絶縁膜）２０、２層目導電層１９、１層目導電層１３及びゲート絶縁膜（第１の絶縁膜）１２を、シリコン基板１１が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成し、図３５に示すように、セルカラム内のメモリセルトランジスタを分離する（図３５に示す断面構造は図３４の紙面に垂直なＡ−Ａ方向から見た断面である。）セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極（３３，３４）及び浮遊電極（１３，１９）が分離される。図示を省略しているが、選択トランジスタもカラム方向（列方向）において、メモリセルトランジスタからセル分離溝分離される。
【００８８】
（ホ）そして、セル分離溝で互いに分離されたゲート絶縁膜（第１の絶縁膜）１２、１層目導電層１３、２層目導電層１９、電極間絶縁膜（第２の絶縁膜）２０、下地スパッタ層３３及び上層制御電極３４からなる積層構造（１２，１３，１９，２０，３３，３４）をマスクとして、図３６に示すように、自己整合的に、セル分離溝に露出した半導体基板１１に砒素イオン(75Ａｓ+）、或いは燐イオン(31Ｐ+）等のｎ型不純物のイオンを注入する。イオン注入の前に、８００℃程度、１２０秒程度の窒素雰囲気で加熱し、更に１０００℃程度の酸化性雰囲気で加熱することで厚さ６ｎｍ程度のシリコン酸化膜からなる下地膜を、半導体基板１１の表面、積層構造（１２，１３，１９，２０，３３，３４）のセル分離溝に露出した側壁部に形成し、下地膜を介してイオンを注入しても良い。
【００８９】
（ヘ）イオン注入後の活性化アニールにより、半導体基板１１の表面に、ソース・ドレイン領域２５され、各メモリセルトランジスタを構成する。次に、例えば、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、ＳｉＯＦ膜を層間絶縁膜２６として堆積し、図３７に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ（図示省略）の間を埋め込む。次に、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、ＲＩＥ法により、２つの選択トランジスタの間にビアホール（コンタクトホール）を開口する。このコンタクトホールに、スパッタリング法、真空蒸着法、減圧ＣＶＤ法等によりタングステン等の導電体をコンタクトプラグを埋め込み、更に、スパッタリング法、真空蒸着法、減圧ＣＶＤ法等により金属膜（導電体膜）を堆積し、金属膜（導電体膜）のパターニングをフォトリソグラフィ技術とＲＩＥを用いて行えば（或いはダマシン技術を用いて行えば）、層間絶縁膜２６の上に、図３１に示すようなビット線２７の配線がなされ、第３の実施の形態に係る半導体装置が完成する。なお、図３１では図示を省略しているが、ビット線２７の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のＮＡＮＤ型フラッシュメモリの製造工程と同様である。
【００９０】
以上説明したように、本発明の第３の実施の形態に係る半導体装置の製造方法によれば、スパッタリング法で電極間絶縁膜（第２の絶縁膜）２０上に下地スパッタ層３３を堆積した後、この下地スパッタ層３３の上にＣＶＤ法で上層制御電極３４を堆積しているので、電極間絶縁膜（第２の絶縁膜）２０に対し、還元性ガスにより酸素欠損等のダメージが発生することを抑制することができる。このように、電極間絶縁膜（第２の絶縁膜）２０を構成する高誘電率絶縁膜が還元性のガスにさらされることを回避し、キャパシタ加工前のダメージを抑制しておくことにより、その後、高誘電率絶縁膜のエッチングの際に、三塩化硼素（ＢＣｌ3）等の還元性を持つエッチングガスを使用しても、エッチング中に発生するＢＯなどによる、高誘電率絶縁膜のエッチング端面の酸素欠陥の発生も抑制することが可能になる。
【００９１】
このように、本発明の第３の実施の形態に係る半導体装置の製造方法によれば、電極間絶縁膜（第２の絶縁膜）２０上に導電層を堆積する際のダメージの発生を抑制し、更に、ドライエッチングによるキャパシタ加工時のダメージの発生も抑制させることができる。したがって、第３の実施の形態に係る半導体装置の製造方法によれば、不揮発性半導体記憶装置が微細化したことに伴う、キャパシタ面積に対する相対的なキャパシタの周辺長の増大があっても、酸素欠損等のダメージ層の問題が顕在化することはない。
【００９２】
上記の第３の実施の形態に係る半導体装置の製造方法では、制御電極（３３，３４）としてドープドポリシリコン膜を用いる場合に付いて例示したが、既に述べたように、制御電極（３３，３４）は、Ｔｉ又はＴｉＮのような金属又は金属窒化膜等の種々の導電材料を用いることも可能である。この場合でも電極の初期層をスパッタリング法で堆積した膜とすることで第２の絶縁膜２０の劣化を抑制することが可能となる。
【００９３】
第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）では、制御電極（３３，３４）の形成工程の少なくとも一部にスパッタリング法による堆積工程を使用することを述べたが、制御電極（３３，３４）を構成する下地の導電層の形成に、蒸着法、塗布法、メッキ法などを適宜選択して使用することによっても、第２の絶縁膜２０の劣化を抑制することが可能となる。
【００９４】
（その他の実施の形態）
上記のように、半導体装置の一例としてのＮＡＮＤ型フラッシュメモリを例示し、このＮＡＮＤ型フラッシュメモリ及びその製造方法を、本発明の第１〜第３の実施の形態で説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではなく、ＮＡＮＤ型のフラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等にも同様に適用可能であり、更にはＤＲＡＭやＳＲＡＭ等の他の種々の半導体記憶装置等にも、適用可能であり、上記の開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９５】
例えば、１セル１トランジスタ形式のＤＲＡＭと同等な構造で、その蓄積キャパシタのキャパシタ絶縁膜に高誘電率絶縁膜を用いた強誘電体メモリの場合であれば、第１〜第３の実施の形態で説明した不揮発性半導体記憶装置の浮遊電極をスイッチングトランジスタのドレイン領域に接続される蓄積電極（下部電極）に対応させ、不揮発性半導体記憶装置の制御電極をプレート電極に接続された上部電極に対応させれば、第１〜第３の実施の形態で説明したと同様に、キャパシタ絶縁膜を介して流れるリーク電流の低減効果が得られることは容易に理解できるであろう。この場合、第２及び第３の実施の形態に対応させて説明すれば、強誘電体メモリのプレート電極に接続される上部電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、強誘電体メモリのキャパシタ絶縁膜の劣化を抑制することが可能となる。
【００９６】
図６，図８，図９に示したデータから理解できるように、本発明の基本は、キャパシタ絶縁膜に高誘電率絶縁膜を用いたＭＯＳキャパシタである。したがって、本発明は、ＭＯＳキャパシタを基礎とする種々の絶縁ゲート型トランジスタに適用可能であり、不揮発性半導体記憶装置のメモリセルトランジスタのゲート絶縁膜（第１の絶縁膜）、ＤＲＡＭのスイッチングトランジスタのゲート絶縁膜を初め、論理集積回路用の超高速スイッチング素子としての絶縁ゲート型トランジスタやテラヘルツ帯等の高周波領域で動作する絶縁ゲート型トランジスタ等種々の半導体装置において、それらの半導体装置のチャネルを流れるキャリアを静電的に制御する絶縁ゲート構造として採用可能である。特に、ゲート長６０ｎｍ以下の絶縁ゲート型トランジスタでは、ゲート絶縁膜として用いる高誘電率絶縁膜の電界強度が大きくなるので、本発明の構造やその製造方法は、ゲート絶縁膜を介して流れるリーク電流の低減に効果がある。この場合、第２及び第３の実施の形態に対応させて説明すれば、高誘電率絶縁膜からなるゲート絶縁膜の直上のゲート電極は、少なくとも、高誘電率絶縁膜に接する初期層をスパッタリング法で堆積すれば、ゲート絶縁膜の劣化を抑制することが可能となる。
【００９７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係る半導体装置（不揮発性半導体記憶装置：ＮＡＮＤ型フラッシュメモリ）の論理的な回路構成を示すブロック図である。
【図２】図１に示した半導体記憶装置のメモリセルアレイの一部の物理的なレイアウトパターン構成を示す模式的な平面図である。
【図３】図２のビット線に沿った方向（Ａ−Ａ方向）で切断したメモリセルアレイの一部（ＮＡＮＤセルカラム）を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法において、原料ガスの交互導入により、ＨｆxＡｌ1-xＯy膜を成長する場合の、それぞれのガスの導入シーケンスを示すタイミングチャートである。
【図５】ガス導入シーケンスにおけるＨｆＯ積層回数（層数）の全積層回数（層数）に対する比と、誘導結合プラズマ（ＩＣＰ）発光分析装置で測定したＨｆxＡｌ1-xＯy膜中のＨｆ濃度ｐ（モル％）との関係を示す図である。
【図６】ＨｆxＡｌ1-xＯy膜における、リーク電流密度のＨｆ濃度（モル％）に対する依存性を示す図である。
【図７】ＨｆxＡｌ1-xＯy膜における、平均粒径のＨｆ濃度（モル％）に対する依存性を示す図である。
【図８】ＨｆxＡｌ1-xＯy膜における、シリコン酸化膜換算膜厚（ＥＯＴ)のＨｆ濃度（モル％）に対する依存性を示す図である。
【図９】ＨｆxＡｌ1-xＯy膜をキャパシタ絶縁膜とするＭＯＳダイオードのＣ−Ｖ特性から求められるフラットバンド電圧のＨｆ濃度（モル％）に対する依存性を示す図である。
【図１０】ＨｆＯ層数：ＡｌＯ層数＝１９：１のガス導入シーケンスで成長した場合のＨｆxＡｌ1-xＯy膜の断面ＴＥＭ写真をスケッチしたものである。
【図１１】ＨｆＯ層数：ＡｌＯ層数＝１３：１のガス導入シーケンスで成長した場合のＨｆxＡｌ1-xＯy膜の断面ＴＥＭ写真をスケッチしたものである。
【図１２】図１２（ａ）は、ＨｆＯ層数：ＡｌＯ層数＝４：１のガス導入シーケンスで成長した場合のＨｆxＡｌ1-xＯy膜の平面（表面）の走査型透過電子顕微鏡（ＳＴＥＭ）写真に見られる結晶粒界をスケッチしたもので、図１２（ｂ）は、ＨｆＯ層数：ＡｌＯ層数＝１３：１のガス導入シーケンスで成長した場合のＨｆxＡｌ1-xＯy膜の平面（表面）のＳＴＥＭ写真に見られる結晶粒界をスケッチしたものである。
【図１３】本発明の第１の実施の形態に係る半導体装置（不揮発性半導体記憶装置）の製造方法を説明するための工程断面図である（その１）。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図１である（その２）。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その８）。
【図２１】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その９）。
【図２２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１０）。
【図２３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１１）。
【図２４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１２）。
【図２５】図２のビット線に沿った方向（Ａ−Ａ方向）で切断した断面図に相当する、本発明の第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）のメモリセルアレイの一部（ＮＡＮＤセルカラム）を示す断面図である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図３１】図２のビット線に沿った方向（Ａ−Ａ方向）で切断した断面図に相当する、本発明の第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）のメモリセルアレイの一部（ＮＡＮＤセルカラム）を示す断面図である。
【図３２】本発明の第３の実施の形態に係る半導体装置（不揮発性半導体記憶装置）の製造方法を説明するための工程断面図である（その１）。
【図３３】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３４】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図３５】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図３６】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図３７】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。
【符号の説明】
【００９９】
１１…シリコン基板（半導体基板）
１２，１２ｐ…第１の絶縁膜（ゲート絶縁膜）
１３，１３ｐ…１層目導電層（浮遊電極）
１４，１４ｐ…シリコン窒化膜
１５，１５ｐ…シリコン酸化膜
１６，２４…フォトレジスト膜（レジストマスク）
１８，１８ｐ…素子分離絶縁膜
１９，１９ｐ…２層目導電層（浮遊電極）
２０…第２の絶縁膜（電極間絶縁膜）
２２，２２ｐ…制御電極（ＣＶＤ制御電極）
２５…ソース・ドレイン領域
２６…層間絶縁膜
２７…ビット線
３１…素子分離溝
３３…制御電極（下地スパッタ層）
３４…制御電極（上層制御電極）
５２０…メモリセルアレイ
５２１…トップ・ページバッファ
５２２…ボトム・ページバッファ
５２３…レフト・ロウデコーダ／チャージポンプ
５２４…ライト・ロウデコーダ／チャージポンプ
ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・…ビット線
ＳＧＤk，ＳＧＳk…選択ゲート配線
ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・…ワード線
【図１】
2008016626.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008016626.tif 000009
【図８】
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【図９】
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【図１０】
2008016626.tif 000012
【図１１】
2008016626.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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