(57)【要約】【課題】周波数或いはデューティが変動するクロック信号を正確にカウントする。【解決手段】クロック数カウント回路３０には、アップカウンタ１、生成回路２、演算回路３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。アップカウンタ１は、端子Ｐａｄ１を介して周波数或いはデューティが絶えず変化するクロック信号ＣＬＫを入力し、その信号をアップカウントする。生成回路２は、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫのエッジからカウント値の変化期間よりも長い時間遅延させたデータ取り込み信号Ｓｄｔを生成して、その信号を演算回路３に出力する。演算回路３は、データ取り込み信号Ｓｄｔとアップカウンタ１から出力されるカウント値読み出し信号Ｓｋｙとを入力し、減算処理してクロック数カウント値を出力する。【選択図】図１
2008311998.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が入力され、前記クロック信号をアップカウントするアップカウンタと、
前記クロック信号とクロック数カウント設定信号とが入力され、カウント値を読み出すデータ取り込み信号を生成する生成回路と、
前記アップカウンタから出力されるカウント値読み出し信号と前記データ取り込み信号とが入力され、前記データ取り込み信号の立ち下がりのときのカウント値から前記データ取り込み信号の立ち上がりのときのカウント値を減算処理してクロック数カウント値を出力する演算回路と、
を具備することを特徴とするクロック数カウント回路。
【請求項２】
クロック信号が入力され、前記クロック信号をアップカウントするアップカウンタと、
前記クロック信号と遅延手段により所定期間前記クロック信号を遅延させたクロック遅延信号とが入力され、カウント値読み出し禁止期間を設定するディセーブル信号を生成するカウント値読み出し禁止手段と、
前記ディセーブル信号とクロック数カウント設定信号とが入力され、前記クロック信号と前記クロック数カウント設定信号が重なった場合を回避するイネーブル信号を生成する生成回路と、
前記アップカウンタから出力されるカウント値読み出し信号と前記イネーブル信号とが入力され、前記イネーブル信号が立ち下がるときに、前記カウント値読み出し信号のデータをラッチして第１のカウント値を出力する第１のレジスタと、
前記アップカウンタから出力されるカウント値読み出し信号と前記イネーブル信号とが入力され、前記イネーブル信号が立ち上がるときに、前記カウント値読み出し信号のデータをラッチして第２のカウント値を出力する第２のレジスタと、
前記第１及び第２のカウント値が入力され、前記第１のカウント値から前記第２のカウント値を減算処理してクロック数カウント値を出力する演算回路と、
を具備することを特徴とするクロック数カウント回路。
【請求項３】
前記イネーブル信号が前記演算回路に入力され、前記演算回路は前記イネーブル信号が立ち下がるときにカウントされた前記第１のカウント値を入力し、前記イネーブル信号が立ち上がるときにカウントされた前記第２のカウント値を入力することを特徴とする請求項２に記載のクロック数カウント回路。
【請求項４】
前記遅延手段は、遅延ゲート或いは遅延素子を有することを特徴とする請求項２に記載のクロック数カウント回路。
【請求項５】
前記クロック信号は、周波数或いはデューティが変動することを特徴とする請求項１乃至４のいずれか１項に記載のクロック数カウント回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号をカウントするクロック数カウント回路に関する。
【背景技術】
【０００２】
マイクロコントローラ、プロセッサ、或いはシステムＬＳＩなどの半導体集積回路装置には、外部からの入力或いは内部で生成されるクロック信号をカウントするカウンタが設けられる。例えば、マイクロコントローラには、タイマカウンタとして複数本の８ｂｉｔ或いは１６ｂｉｔカウンタが多用される（例えば、非特許文献１参照。）。
【０００３】
非特許文献１などに記載されているカウンタでは、マイクロコントローラの立ち上げ及び立ち下げ以外の正常動作時に、安定した周波数及びデューティを有するクロック信号が入力されカウント動作が行われる。ところが、周波数或いはデューティが絶えず変化する、例えば圧電形式等で生成されるクロック信号がカウンタに入力された場合、カウント抜けやカウンタ出力が異なる値に変わるという問題点がある。
【非特許文献１】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ社、Ｄａｔａｓｈｅｅｔ、“μＰＳＤ３４５４Ｅ”
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、周波数或いはデューティが変動するクロック信号を正確にカウントすることができるクロック数カウント回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のクロック数カウント回路は、クロック信号が入力され、前記クロック信号をアップカウントするアップカウンタと、前記クロック信号とクロック数カウント設定信号とが入力され、カウント値を読み出すデータ取り込み信号を生成する生成回路と、前記アップカウンタから出力されるカウント値読み出し信号と前記データ取り込み信号とが入力され、前記データ取り込み信号の立ち下がりのときのカウント値から前記データ取り込み信号の立ち上がりのときのカウント値を減算処理してクロック数カウント値を出力する演算回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様のクロック数カウント回路は、クロック信号が入力され、前記クロック信号をアップカウントするアップカウンタと、前記クロック信号と遅延手段により所定期間前記クロック信号を遅延させたクロック遅延信号とが入力され、カウント値読み出し禁止期間を設定するディセーブル信号を生成するカウント値読み出し禁止手段と、前記ディセーブル信号とクロック数カウント設定信号とが入力され、前記クロック信号と前記クロック数カウント設定信号が重なった場合を回避するイネーブル信号を生成する生成回路と、前記アップカウンタから出力されるカウント値読み出し信号と前記イネーブル信号とが入力され、前記イネーブル信号が立ち下がるときに、前記カウント値読み出し信号のデータをラッチして第１のカウント値を出力する第１のレジスタと、前記アップカウンタから出力されるカウント値読み出し信号と前記イネーブル信号とが入力され、前記イネーブル信号が立ち上がるときに、前記カウント値読み出し信号のデータをラッチして第２のカウント値を出力する第２のレジスタと、前記第１及び第２のカウント値が入力され、前記第１のカウント値から前記第２のカウント値を減算処理してクロック数カウント値を出力する演算回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、周波数或いはデューティが変動するクロック信号を正確にカウントすることができるクロック数カウント回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るクロック数カウント回路について、図面を参照して説明する。図１はクロック数カウント回路を示すブロック図である。本実施例では、終了時のカウント値から開始時のカウント値を引き算する演算回路を設けている。
【００１０】
図１に示すように、クロック数カウント回路３０には、アップカウンタ１、生成回路２、演算回路３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。クロック数カウント回路３０は、例えば１６ｂｉｔマイクロコントローラに内蔵され、入力されるクロック信号ＣＬＫをアップカウントしてカウント値を出力する。
【００１１】
端子Ｐａｄ１は、クロック端子として用いられ、外部から入力される周波数或いはデューティが絶えず変化するクロック信号ＣＬＫをアップカウンタ１及び生成回路２に出力する。ここで、クロック信号ＣＬＫは、圧力センサなどで検知・生成された、例えば人体の血圧情報或いは脈拍情報にもとづく信号である。
【００１２】
端子Ｐａｄ２は、ウインドゲート端子として用いられ、外部或いは内部から入力されるウインドゲート信号Ｓｗｇを生成回路２に出力する。ここで、ウインドゲート信号Ｓｗｇとは、クロックの数をカウントする期間を設定するクロック数カウント期間設定信号であり、ウインドゲート信号Ｓｗｇが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するとカウント動作開始時のカウント値を記憶し、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとカウント動作終了時のカウント値を記憶するための信号を演算回路に引き渡す。
【００１３】
生成回路２は、端子Ｐａｄ１及びＰａｄ２と演算回路３の間に設けられ、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫのエッジ検出機能を有し、クロック信号ＣＬＫのエッジからカウント値の変化期間よりも長い時間遅延させた、カウント値を読み出す制御信号であるデータ取り込み信号Ｓｄｔを生成して、その信号を演算回路３に出力する。
【００１４】
アップカウンタ１は、端子Ｐａｄ１と演算回路３の間に設けられ、クロック信号ＣＬＫを入力し、その信号をアップカウントしてカウント値読み出し信号Ｓｋｙを演算回路に引渡してから、演算結果を１６ｂｉｔマイクロコントローラに出力する１６ｂｉｔアップカウンタである。
【００１５】
演算回路３は、データ取り込み信号Ｓｄｔとカウント値読み出し信号Ｓｋｙとを入力し、データ取り込み信号Ｓｄｔが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する立ち下りのときのカウント値（カウントストップ時）から“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する立ち上がりのときのカウント値（カウントスタート時）を減算処理して、そのデータ（クロック数カウント値）をクロック数読み出し信号Ｓｃｙとして１６ｂｉｔマイクロコントローラに出力する。
【００１６】
次に、比較例としてのクロック数カウント回路について図２及び図３を参照して説明する。図２は比較例としてのクロック数カウント回路を示すブロック図、図３は比較例としてのクロック数カウント回路の誤動作を説明する図である。比較例では、本実施例で設けられる演算回路を使用せず簡略な回路構成を有する。
【００１７】
図２に示すように、比較例としてのクロック数カウント回路３０ａには、アップカウンタ１、２入力ＡＮＤ回路、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。なお、図１で示す本実施例と同じ構成部分の説明は省略し、異なる部分のみ説明する。
【００１８】
２入力ＡＮＤ回路４は、端子Ｐａｄ１及びＰａｄ２とアップカウンタ１の間に設けられ、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇとを入力し、論理演算した信号をカウンタ入力クロック信号Ｓｃｉとしてアップカウンタ１に出力する。カウンタ入力クロック信号Ｓｃｉは、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇの信号レベルが“Ｈｉｇｈ”レベルのときに“Ｈｉｇｈ”レベルとなり、それ以外のとき“Ｌｏｗ”レベルとなる。
【００１９】
アップカウンタ１は、カウンタ入力ロック信号Ｓｃｉを入力し、その信号をカウントしたカウント値をクロック数読み出し信号Ｓｃｙとして出力する。ここで、比較的長い期間“Ｌｏｗ”レベル経過後、ウインドゲート信号Ｓｗｇが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、アップカウンタ１はカウント動作を開始し、ウインドゲート信号Ｓｗｇが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、アップカウンタ１はカウント動作を終了する。
【００２０】
図３に示すように、比較例としてのクロック数カウント回路３０ａにおいて、クロック信号ＣＬＫのエッジ（立ち下り）とウインドゲート信号Ｓｗｇのエッジ（立ち上り）とが重なった場合、クロック数カウント回路３０ａから出力されるカウンタ入力クロック信号Ｓｃｉにグリッチが発生する場合がある。グリッチ発生領域では、カウンタ入力クロック信号Ｓｃｉの信号レベルが不安定になり、このグリッジをカウンタ１がカウントする場合とカウントしない場合とが発生し、カウントしない場合にはカウンタ１が誤動作する。
【００２１】
また、比較例としてのクロック数カウント回路３０ａにクロック同期カウンタを使用する場合、絶えず周波数或いはデューティが変化し、且つ発振開始時に発振が不安定なクロック信号ＣＬＫを入力すると、カウンタ入力クロック信号Ｓｃｉが“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルの間の電圧レベルのふらついた不安定な信号レベルとなり、所謂メタステーブル状態となる。このため、絶えず周波数或いはデューティが変化し、発振開始時に発振が不安定なクロック信号ＣＬＫを入力するクロック数カウント回路３０ａにクロック同期カウンタを使用することができない。
【００２２】
上述したように、本実施例のクロック数カウント回路では、アップカウンタ１、生成回路２、演算回路３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。アップカウンタ１は、端子Ｐａｄ１を介して周波数或いはデューティが絶えず変化するクロック信号ＣＬＫを入力し、その信号をアップカウントする。生成回路２は、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫのエッジ検出機能を有し、クロック信号ＣＬＫのエッジからカウント値の変化期間よりも長い時間遅延させた、カウント値を読み出す制御信号であるデータ取り込み信号Ｓｄｔを生成して、その信号を演算回路３に出力する。演算回路３は、データ取り込み信号Ｓｄｔとアップカウンタ１から出力されるカウント値読み出し信号Ｓｋｙとを入力し、データ取り込み信号Ｓｄｔが立ち下りのときのカウント値から立ち上がりのときのカウント値を減算処理して、クロック数カウント値をクロック数読み出し信号Ｓｃｙとして１６ｂｉｔマイクロコントローラに出力する。
【００２３】
このため、周波数或いはデューティが絶えず変化するクロック信号ＣＬＫとウインドゲート信号Ｓｗｇのエッジが同時に変化する場合でも、グリッジの発生を防止でき、カウント抜けやカウンタ出力が異なる値に変わることを防止することができる。
【００２４】
なお、本実施例では、アップカウンタ１に１６ｂｉｔアップカウンタを用いているが、１６ｂｉｔ以外の例えば８ｂｉｔマイクロコントローラや、３２ｂｉｔマイクロコントローラなどに対してデータを出力しても良い。
【実施例２】
【００２５】
次に、本発明の実施例２に係るクロック数カウント回路について、図面を参照して説明する。図４はクロック数カウント回路を示すブロック図である。本実施例ではカウント値読み出し禁止期間を設けている。
【００２６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２７】
図４に示すように、クロック数カウント回路３０ｂには、アップカウンタ１、生成回路２ａ、演算回路３ａ、遅延回路１１、エッジ検出回路１２、レジスタ１３、レジスタ１４、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。クロック数カウント回路３０ｂは、例えば１６ｂｉｔマイクロコントローラに内蔵され、入力されるクロック信号ＣＬＫをアップカウントしてカウント値を出力する。
【００２８】
アップカウンタ１は、端子Ｐａｄ１とレジスタ１３及び１４の間に設けられ、クロック信号ＣＬＫを入力し、その信号をアップカウントしてカウント値読み出し信号Ｓｋｙをレジスタ１３及び１４に出力する。
【００２９】
遅延回路（遅延手段）１１は、端子Ｐａｄ１とエッジ検出回路１２の間に設けられ、クロック信号ＣＬＫを入力し、その信号を所定期間（ｔｄ）遅延させたクロック遅延信号ＣＬＫ  ＤＬＹをエッジ検出回路１２に出力する。遅延回路１１には所定期間（ｔｄ）遅延させる遅延ゲートが複数段設けられている。なお、遅延ゲートの代わりに遅延抵抗などの遅延素子を用いてもよい。
【００３０】
エッジ検出回路（カウント値読み出し禁止手段）１２は、端子Ｐａｄ１及び遅延回路１１と生成回路２ａの間に設けられ、クロック信号ＣＬＫとクロック遅延信号ＣＬＫ  ＤＬＹとを入力し、その立ち上がりエッジを検出してディセーブル信号Ｓｄｉｓａｂｌｅを生成回路２ａに出力する。ここで、ディセーブル信号Ｓｄｉｓａｂｌｅは、クロック信号ＣＬＫの立ち上がりエッジからクロック遅延信号ＣＬＫ  ＤＬＹの立ち上がりエッジまでの所定期間（ｔｄ）の間、信号レベルが“Ｈｉｇｈ”レベルとなり、その他の期間は“Ｌｏｗ”レベルとなる。
【００３１】
生成回路２ａは、端子Ｐａｄ２及びエッジ検出回路１２とレジスタ１３及び１４の間に設けられ、ディセーブル信号Ｓｄｉｓａｂｌｅとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇが重なった場合の回避信号であるイネーブル信号Ｓｅｎをレジスタ１３及び１４に出力する。
【００３２】
レジスタ１４は、アップカウンタ１及び生成回路２ａと演算回路３ａの間に設けられ、カウント値読み出し信号Ｓｋｙとイネーブル信号Ｓｅｎを入力し、イネーブル信号Ｓｅｎが立ち上るときに、カウント値読み出し信号Ｓｋｙをラッチしてデータ信号ＤａｔａＡを演算回路３ａに出力する。レジスタ１３は、アップカウンタ１及び生成回路２ａと演算回路３ａの間に設けられ、カウント値読み出し信号Ｓｋｙとイネーブル信号Ｓｅｎを入力し、イネーブル信号Ｓｅｎが立ち下るときに、カウント値読み出し信号Ｓｋｙをラッチしてデータ信号ＤａｔａＢを演算回路３ａに出力する。
【００３３】
演算回路３ａは、データ信号ＤａｔａＡ、データ信号ＤａｔａＢ、及びイネーブル信号Ｓｅｎを入力し、イネーブル信号Ｓｅｎが立ち上がるときのデータ信号ＤａｔａＡのカウント値（カウントスタート時）を入力する。イネーブル信号Ｓｅｎが立ち下がるときのデータ信号ＤａｔａBのカウント値（カウントストップ時）を入力する。そして、データ信号ＤａｔａＢのカウント値（カウントストップ時）からデータ信号ＤａｔａＡのカウント値（カウントスタート時）を減算して、そのデータ（クロック数カウント値）をクロック数読み出し信号Ｓｃｙとして１６ｂｉｔマイクロコントローラに出力する。
【００３４】
次に、クロック数カウント回路の動作について図５及び図６を参照して説明する、図５はクロック数カウント回路の入力タイミングとカウント値の関係を示す図、図６はクロック数カウント回路の信号エッジの重なり回避を説明する図である。
【００３５】
図５に示すように、周波数及びデューティが絶えず変化するクロック信号ＣＬＫがアップカウンタ１に入力されると、クロック信号ＣＬＫの立ち上がる毎にクロック信号ＣＬＫが周波数カウントされ、アップカウント動作が継続される。ウインドゲート信号Ｓｗｇは、例えばカウント値０００９ｈとカウント値０００ＡＨの間で立ち上がり、例えばカウント値０１３５ｈとカウント値０１３６Ｈの間で立ち下がる。ここで、正常動作として期待されるカウント値は０００Ａｈから０１３５ｈである。
【００３６】
図６に示すように、クロック数カウント回路３０ｂでは、周波数及びデューティが絶えず変化するクロック信号ＣＬＫが遅延回路１１に入力され、所定期間（ｔｄ）だけ遅延されクロック遅延信号ＣＬＫ  ＤＬＹが生成される。
【００３７】
次に、クロック信号ＣＬＫとクロック遅延信号ＣＬＫ  ＤＬＹとがエッジ検出回路１２に入力され、クロック信号ＣＬＫの立ち上がりエッジから所定期間（ｔｄ）までが“Ｈｉｇｈ”レベル、その他の期間が“Ｌｏｗ”レベルのディセーブル信号Ｓｄｉｓａｂｌｅが生成される。
【００３８】
続いて、ウインドゲート信号Ｓｗｇの立ち上がり後、ディセーブル信号Ｓｄｉｓａｂｌｅの最初の立ち下りで生成回路２ａから“Ｈｉｇｈ”レベルのイネーブル信号Ｓｅｎが出力され、この信号によりデータ信号ＤａｔａＡ（ここではカウント値０００Ａｈ）がレジスタ１４から出力される。ここで、ウインドゲート信号Ｓｗｇが立ち上がるときの所定期間（ｔｄ）がカウント値読み出し禁止期間となり、イネーブル信号Ｓｅｎが立ち上がった以降がデータ信号ＤａｔａＡの取り込み安定期間となる。
【００３９】
そして、ウインドゲート信号Ｓｗｇの立ち下がり後、ディセーブル信号Ｓｄｉｓａｂｌｅの最初の立ち下りで生成回路２ａから“Ｌｏｗ”レベルのイネーブル信号Ｓｅｎが出力され、この信号によりデータ信号ＤａｔａＢ（ここではカウント値０１３６ｈ）がレジスタ１３から出力される。ここで、ウインドゲート信号Ｓｗｇが立ち下がるときの所定期間（ｔｄ）がカウント値読み出し禁止期間となり、イネーブル信号Ｓｅｎが立ち下がった以降がデータ信号ＤａｔａＢの取り込み安定期間となる。
【００４０】
次に、カウント値０００Ａｈのデータ信号ＤａｔａＡとカウント値０１３６ｈのデータ信号ＤａｔａＢとが演算回路３ａに入力され、減算処理が行われ、そのデータ（クロック数カウント値）がクロック数読み出し信号Ｓｃｙとして１６ｂｉｔマイクロコントローラに出力される。
【００４１】
上述したように、本実施例のクロック数カウント回路では、アップカウンタ１、生成回路２ａ、演算回路３ａ、遅延回路１１、エッジ検出回路１２、レジスタ１３、レジスタ１４、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられる。アップカウンタ１は、端子Ｐａｄ１を介して周波数或いはデューティが絶えず変化するクロック信号ＣＬＫを入力し、その信号をアップカウントする。遅延回路１１は、クロック信号ＣＬＫを入力し所定期間（ｔｄ）遅延させたクロック遅延信号ＣＬＫ  ＤＬＹを出力する。エッジ検出回路１２は、クロック信号ＣＬＫとクロック遅延信号ＣＬＫ  ＤＬＹとを入力し、その立ち上がりエッジを検出してディセーブル信号Ｓｄｉｓａｂｌｅを生成回路２ａに出力する。生成回路２ａは、ディセーブル信号Ｓｄｉｓａｂｌｅとウインドゲート信号Ｓｗｇとを入力し、クロック信号ＣＬＫとウインドゲート信号Ｓｗｇが重なった場合の回避信号であるイネーブル信号Ｓｅｎを出力する。レジスタ１４は、イネーブル信号Ｓｅｎが立ち上るときに、カウント値読み出し信号Ｓｋｙをラッチしてデータ信号ＤａｔａＡを出力する。レジスタ１３は、イネーブル信号Ｓｅｎが立ち下るときに、カウント値読み出し信号Ｓｋｙをラッチしてデータ信号ＤａｔａＢを出力する。演算回路３ａは、データ信号ＤａｔａＡ、データ信号ＤａｔａＢ、及びイネーブル信号Ｓｅｎの反転信号とを入力し、データ信号ＤａｔａＢのカウント値からデータ信号ＤａｔａＡのカウント値を減算処理して、クロック数カウント値を出力する。
【００４２】
このため、ウインドゲート信号Ｓｗｇが立ち上がるときに所定期間（ｔｄ）を有するカウント値読み出し禁止期間が設定され、イネーブル信号Ｓｅｎが立ち上がった以降にデータ信号ＤａｔａＡの取り込み安定期間が設定される。そして、ウインドゲート信号Ｓｗｇが立ち下がるときに所定期間（ｔｄ）を有するカウント値読み出し禁止期間が設定され、イネーブル信号Ｓｅｎが立ち下がった以降にデータ信号ＤａｔａＢの取り込み安定期間が設定される。
【００４３】
したがって、周波数或いはデューティが絶えず変化するクロック信号ＣＬＫとウインドゲート信号Ｓｗｇのエッジが同時に変化する場合でも、グリッジの発生を防止でき、カウント抜けやカウンタ出力が異なる値に変わることを防止することができる。
【００４４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４５】
例えば、本実施例では、クロック数カウント回路をマイクロコントローラに設けているが、プロセッサ或いはシステムＬＳＩなどの半導体集積回路装置に設けてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係るクロック数カウント回路を示すブロック図。
【図２】本発明の実施例１に係る比較例としてのクロック数カウント回路を示すブロック図。
【図３】本発明の実施例１に係る比較例としてのクロック数カウント回路の誤動作を説明する図。
【図４】本発明の実施例２に係るクロック数カウント回路を示すブロック図。
【図５】本発明の実施例２に係るクロック数カウント回路の入力タイミングとカウント値の関係を示す図。
【図６】本発明の実施例２に係るクロック数カウント回路の信号エッジの重なり回避を説明する図。
【符号の説明】
【００４７】
１  アップカウンタ
２、２ａ  生成回路
３、３ａ  演算回路
４  ２入力ＡＮＤ回路
１１  遅延回路
１２  エッジ検出回路
１３、１４  レジスタ
３０、３０ａ  クロック数カウント回路
ＣＬＫ  クロック信号
ＣＬＫ  ＤＬＹ  クロック遅延信号
ＤａｔａＡ、ＤａｔａＢ  データ信号
Ｐａｄ１、Ｐａｄ２  端子
Ｓｃｉ  カウンタ入力クロック信号
Ｓｃｙ  クロック数読み出し信号
Ｓｄｉｓａｂｌｅ  ディセーブル信号
Ｓｄｔ  データ取り込み信号
Ｓｅｎ  イネーブル信号
Ｓｋｙ  カウンタ読み出し信号
Ｓｗｇ  ウインドゲート信号
【図１】
2008311998.tif 000003
【図２】
2008311998.tif 000004
【図３】
2008311998.tif 000005
【図４】
2008311998.tif 000006
【図５】
2008311998.tif 000007
【図６】
2008311998.tif 000008