(57)【要約】【課題】  回路規模の小型化の要求に対応し、外来ノイズの影響もうけることなく安定したLSIの異常検出動作を提供できるようにする。【解決手段】  主信号処理回路１と、ＩＣ３と、クロック発生手段と、を備え、前記クロック発生手段が発生したクロックが前記ＩＣ３に入力されるクロック異常検出装置において、前記ＩＣ３は、所定の固定値が格納された第１のレジスタ１８と、前記第１のレジスタの出力を前記クロックで取り込む第２のレジスタ１７と、を備え、前記第２のレジスタ１７のリセット端子に、前記主信号処理回路から出力されるチップセレクト信号６と読み出し信号７との論理積信号である読み出し制御信号１４が接続される。【選択図】図１
2008040700.tif 000002
【特許請求の範囲】
【請求項１】
主信号処理回路と、ＩＣと、クロック発生手段と、を備え、前記クロック発生手段が発生したクロックが前記ＩＣに入力されるクロック異常検出装置において、
前記ＩＣは、所定の固定値が格納された第１のレジスタと、
前記第１のレジスタの出力を前記クロックで取り込む第２のレジスタと、を備え、
前記第２のレジスタのリセット端子に、
前記主信号処理回路から出力されるチップセレクト信号と読み出し信号との論理積信号である読み出し制御信号が接続されることを特徴とするクロック異常検出装置。
【請求項２】
前記第１のレジスタ出力と前記第２のレジスタ出力とを比較する比較手段と、
前記比較手段の比較結果を格納する第３のレジスタと、
前記第３のレジスタ出力をクロック入力とする第４のレジスタと、を備え、
前記第３のレジスタのクロック入力は、前記読み出し制御信号であることを特徴とする請求項１記載のクロック異常検出装置。
【請求項３】
請求項１または２に記載のクロック異常検出装置を備えたことを特徴とするプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣの異常検出に関し、特に、プログラマぶるコントローラのクロックの異常あるいは停止に伴うシステムの暴走を未然に防止するための、クロックの異常検出装置に関する。  
【背景技術】
【０００２】
主信号処理回路と、ASICと、クロックICと、主信号処理回路に入力されたクロックを分周して前記ASICへ入力する分周クロックとから構成される回路において、従来のASICの異常検出装置は、前記クロックICの故障で主信号処理回路の異常動作を防止するために、前記主信号処理回路から出力される分周クロックをモノマルチ回路で監視する方法が、システムの制御を行うプログラマブルコントローラ等で行われている。（例えば、特許文献１参照）。また、外部に2つの直列抵抗とこれに直列接続されるコンデンサの充放電回路を設けて、2つの直列抵抗に分圧される電位差と、前記ASICに内蔵されるシミュットトリガのヒステリシス入力特性を利用し前記モノマルチ回路の代用を行う方法がある（例えば、特許文献２参照）。
図５において、１は主信号処理回路であり、ASIC等の周辺回路を制御している。またこの主信号処理回路に入力されたクロックを分周して、周辺回路へ分配している。２はモノマルチ回路であり、前記主信号処理回路から分配される分周クロックをトリガ信号としてモノマルチ回路へ接続している。３はASICである。図５では、主信号処理回路で分周されるクロックを監視するため、この信号をモノマルチ回路のトリガ信号に使用している。モノマルチ回路に接続されるCRの充放電回路は、トリガ信号が例えば”L”レベルのとき充電し、”H”レベルへ遷移するとき放電される。クロックが正常に出力されていればCR回路の時定数は、充電電圧が異常検出レベルに到達する前に放電されるCRに設定されているため、異常検出信号は出力されない。
しかし、主信号処理回路が異常を起こし、CR回路の時定数時間異常このクロックが間欠したり、停止したりすると、モノマルチ回路に接続されたCRの回路が充電されて、モノマルチ回路は異常検出信号を出力する。異常検出信号は、前記主信号処理回路のNMI端子に接続されており、主信号処理回路は動作を停止する。図５では主信号処理回路で分周されるクロックをモノマルチ回路のトリガ信号としているが、ASICで分周されたクロックを前記モノマルチ回路のトリガ信号としてもよい。
また、図６において、ASICに供給されるクロックの異常あるいは内部逓倍回路の異常によりクロックが停止すると、外部CR回路が充電されクロック異常検出電圧となるので、クロックの停止を検出する。
このように、従来の、ASICの異常検出装置は、監視する信号を外付けのモノマルチ回路のトリガ信号にして監視する場合や、ASICの入力端子に接続された外つけCR回路の充放電電圧を監視していた。
【特許文献１】特開平８−１８５３４４号公報（第２頁、図１）
【特許文献２】特開平１１−０６５８９４号公報（第２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に示される、従来のASICの異常検出装置は、外部にクロック監視IC回路が必要であるため、回路規模の小型化の要求に対応できないという問題があった。
また、特許文献２に示される、従来のASICの異常検出装置は、外部回路にCR素子が必要であるために、回路規模の小型化の要求に対応できないという問題があった。
また、外来ノイズが伝播しやすい環境の場合は、異常を電圧値で検出する方式は検出部が高インピーダンスとなるので、外来ノイズが異常電圧検出部に重畳しやすく、外部CR素子の、充放電電圧を誤検出するというような問題もあった。
本発明はこのような問題点に鑑みてなされたものであり、回路規模の小型化の要求に対応できるとともに、外部CR素子をなくし、外来ノイズの影響もうけることなく安定した動作を提供できるASICの異常検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、主信号処理回路と、ＩＣと、クロック発生手段と、を備え、前記クロック発生手段が発生したクロックが前記ＩＣに入力されるクロック異常検出装置において、前記ＩＣは、所定の固定値が格納された第１のレジスタと、前記第１のレジスタの出力を前記クロックで取り込む第２のレジスタと、を備え、前記第２のレジスタのリセット端子に、前記主信号処理回路から出力されるチップセレクト信号と読み出し信号との論理積信号である読み出し制御信号が接続されることを特徴とするものである。
請求項２に記載の発明は、前記第１のレジスタ出力と前記第２のレジスタ出力とを比較する比較手段と、前記比較手段の比較結果を格納する第３のレジスタと、前記第３のレジスタ出力をクロック入力とする第４のレジスタと、を備え、前記第３のレジスタのクロック入力は、前記読み出し制御信号であることを特徴とするものである。
請求項３に記載の発明は、請求項１または２に記載のクロック異常検出装置を備えたことを特徴とするものである。
【発明の効果】
【０００５】
請求項１に記載の発明によると、第１のレジスタから出力される固定値を、主信号処理回路が読み出すときに、第２のレジスタを経由して第１のレジスタ固定値を読み出すので、主信号処理回路からASICへ入力されたクロックまたは、そのクロックをASIC内で逓倍したクロックが停止していると、第２のレジスタは第１のレジスタ固定値を伝えられないため、主信号処理回路で第１のレジスタの固定値が読み出せず、前記はASICへ入力されたクロックまたは、ASIC内で逓倍されたクロックが停止したことを検出することができる。
請求項２に記載の発明によると、主信号処理回路に入力されるクロックと、ASICに入力されるクロックが独立した場合でも、ASICに入力されたクロックまたは、そのクロックをASIC内で逓倍したクロックが停止した場合でもこれを検出することができる。
請求項３に記載の発明によると、前記第２のレジスタのリセット信号にチップセレクト信号を接続しても、同様にクロックの異常を検出することができる。
請求項４に記載の発明によると前記第１のレジスタ出力と前記第２のレジスタ出力を比較し不一致を検出し、第3のレジスタと不一致信号をサンプリングし、第４のレジスタでラッチするので、クロックが間欠した場合でもこれを検出することができる。
【０００６】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【０００７】
図１は、プログラマブルコントローラ内に設けられた、本発明の、ASIC異常検出装置の実施例１の回路構成図である。図において、1は主信号処理回路、２はクロック、３はASIC、４は前記主信号処理回路と前記ASICとを接続するアドレス信号、５は前記主信号処理回路と前記ASICとを接続する入出力信号、６は前記主信号処理回路と前記ASICとを接続するチップセレクト信号、７は前記主信号処理回路と前記ASICとを接続する読み出し信号、８は前記主信号処理回路と前記ASICとを接続する書き込み信号、９は前記入出力信号をASIC内部回路へ導く入力バッファ、１０は前記入出力信号からASIC内部回路へ導かれた入力信号、１１は前記入出力信号へASIC内部回路から出力する出力信号、１２は前記入出力信号へASIC内部回路から信号を出力する出力バッファ、１３は論理ゲート、１４は読み出し制御信号、１５は逓倍回路、１６はセレクタ、１７は第2のレジスタ、１８は第1のレジスタ、１９は論理ゲート、２０はリセット信号となっている。
本発明が特許文献１と異なる部分は、固定値を出力する第1レジスタと、このレジスタ出力をASIC内部クロックでラッチする第2のレジスタとを備えた部分であり、従来技術のように外付けモノマルチ回路を必要としないことである。
【０００８】
その動作は以下のようになっている。正常な場合は、図２に示すように、電源立ち上げ後、本実施例１の回路はリセット信号により初期化される。その後、主信号処理回路が第１のレジスタを読み出すと、チップセレクト信号と読み出し信号を論理ゲートで演算した読み出し制御信号の立ち上がりで、第１のレジスタ固定値例えば“AAAAｈ”が入出力信号より出力され、主信号処理回路はASICが正常であることを検出する。
【０００９】
一方、ASIC内部の逓倍クロックが停止した場合は、第2のレジスタは電源立ち上げ後、リセット信号により初期化される。第2のレジスタは逓倍クロックに従い第１のレジスタ出力をサンプリングしているので、ASIC内部の逓倍クロックが停止した場合、前記第２のレジスタがクロックで第1のレジスタ固定値をサンプリングでしないので、”AAAAh”信号が入出力信号から読み取れないので主信号処理回路はASICが異常であることを検出できる。
また、動作中にクロックが停止した場合は、チップセレクトされない間およびライトアクセス中は、読み出し制御信号14が“L”となり、第2のレジスタを、リセットしているため、正常動作時にラッチされていたデータは読み出し終了と共に初期化される。したがって、正常動作中にASIC内部の逓倍クロックが停止した場合は、前記第２のレジスタがクロックで第1のレジスタ固定値をサンプリングでしないので、”AAAAh”信号が入出力信号から読み取れず、主信号処理回路はASICが異常であることを検出できる。
【実施例２】
【００１０】
図3は、本発明の、ASIC異常検出装置の実施例2の回路構成図である。図において実施例１の回路構成と同じ部分については同じ符号である。
21はクロックが停止したときに初期化時から反転した信号を出力する異常検出信号である。
22はクロックが停止したことを保持する第4のレジスタである。
23はクロックが停止したことを判定する信号を読み出し制御信号または、チップセレクト信号でサンプリングする第3のレジスタである。
24は第1のレジスタ出力と第2のレジスタ出力を比較する比較器である。
【００１１】
図４に示すように、第3のレジスタは読み出し信号またはチップセレクト信号の立ち上がり部分で安定する比較器出力をサンプリングできるので、第3のレジスタ出力信号を第4のレジスタのサンプリング信号に用いて、クロック停止が発生したときに出力される第3のレジスタ出力で第4のレジスタは初期化時から反転した信号を出力できる。
このような構成をしているので、一旦クロックが停止し動作するようなクロックの間欠が発生しても、異常検出を保持することができる。
【００１２】
なお、上記実施例においてはＡＳＩＣとしているが、一般的なＩＣや回路であっても良い。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例を示すASIC異常検出装置の回路構成図
【図２】本発明第１実施例のASIC異常検出装置の動作を示すタイムチャート
【図３】第２実施例を示すASIC異常検出装置の回路構成図
【図４】本発明第２実施例のASIC異常検出装置の動作を示すタイムチャート
【図５】従来のASIC異常検出装置の回路構成図（１）
【図６】従来のASIC異常検出装置の回路構成図（２）
【符号の説明】
【００１４】
１  主信号処理回路
２  クロック
３  ASIC
４  アドレス信号
５  入出力信号
６  チップセレクト信号
７  読み出し信号
８  書き込み信号
９  入力バッファ
１０  入力信号
１１  出力信号
１２  出力バッファ
１３  論理ゲート
１４  読み出し制御信号
１５  逓倍回路
１６  セレクタ
１７  第2のレジスタ
１８  第1のレジスタ
１９  論理ゲート
２０  リセット信号
２１  異常検出信号
２２  第4のレジスタ
２３  第3のレジスタ
２４  比較器
【図１】
2008040700.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008040700.tif 000007
【図６】
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