(57)【要約】【課題】高耐圧・低損失なパワーＭＯＳＦＥＴを提供する。【解決手段】半導体基板１上に堆積された半導体層２と、前記半導体層２の内部に設けられた、前記半導体層２の面に対してほぼ垂直な方向に伸びるように交互に配置された第１導電型の導電層２ａおよび第２導電型の導電層２ｂと、前記半導体層２の内部に設けられた、前記第1導電型の導電層２ａおよび前記第2導電型の導電層２ｂの上に間隔を隔てて選択的に設けられた第2導電型のウェル領域６と、前記ウェル領域６の内部に設けられた第1導電型のソース領域８と、前記半導体層２上にゲート絶縁膜４を介して設けられたゲート電極１１とを含む半導体装置であって、前記半導体基板１がオフ角を有しており、前記半導体基板１のオフ角の方向と前記第1導電型の導電層２ａおよび前記第2導電型の導電層２ｂが前記半導体層２の面内において連続する方向がほぼ同じであることを特徴とする半導体装置を提供する。【選択図】図１
2008311261.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に堆積された半導体層と、
前記半導体層の内部に形成された、前記半導体層の前記主面に対してほぼ垂直な方向に伸びるように交互に配置された第１導電型の導電層および第２導電型の導電層と、
前記半導体層の内部に形成され、かつ前記第１導電型の導電層および前記第２導電型の導電層の上に間隔を隔てて選択的に形成された第２導電型のウェル領域と、
前記ウェル領域の内部に形成された第１導電型のソース領域と、
前記半導体層上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、
前記半導体基板がオフ角を有しており、前記半導体基板のオフ角の方向と前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向がほぼ同じであることを特徴とする半導体装置。
【請求項２】
前記第１導電型の導電層および前記第２導電型の導電層を配置するピッチは前記第２導電型のウェル領域のピッチよりも小さいことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体層は炭化珪素であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板のオフ角は１°以上１０°以下であることを特徴とする、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ウェル領域が一方向に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内の辺の向きが略直交することを特徴とする、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ウェル領域が略正方形状に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することを特徴とする、請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記ウェル領域が略六角形状に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することを特徴とする、請求項１から４のいずれかに記載の半導体装置。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板上に前記半導体基板の主面に対して略ほぼ垂直な方向に伸びるように交互に配置された第１導電型の導電層および第２導電型の導電層を形成する工程（ａ）と、
前記第１導電型の導電層および前記第２導電型の導電層上に間隔を隔てて選択的に第２導電型のウェル領域を形成する工程（ｂ）と、
前記ウェル領域の内部に第１導電型のソース領域を形成する工程（ｃ）と、
前記半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程（ｄ）とを含み、
前記工程（ａ）は、前記半導体基板上にエピタキシャル成長したのち前記第１導電型の導電層および前記第２導電型の導電層を形成するために所定の領域に選択的にイオン注入をする工程を複数回繰り返す
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、前記半導体基板上に形成されたアライメントマークの辺の向きと、前記第１導電型の導電層および前記第２導電型の導電層の法線方向がほぼ同じになるように前記第１導電型の導電層および前記第２導電型の導電層を形成することを特徴とする、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、ＳｉパワーデバイスはＳｉ半導体の物性に起因する抵抗低減の限界が近づいており、近年では、Ｓｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。
【０００３】
ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ半導体を用いた縦型のパワーＭＯＳＦＥＴでは、ドリフト領域を薄くでき、かつ、ドリフト領域におけるドーピング密度を高めることもできるので、Ｓｉ半導体に比べるとドリフト抵抗を大幅に低減することが可能になる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣパワーＭＯＳＦＥＴの電流容量を容易に向上できる。
【０００４】
しかしながら、ドリフト領域の厚みやドーピング密度は、半導体素子に要求される耐圧と半導体の有する絶縁耐圧性から決まる。高耐圧を要求される半導体素子においては、その耐圧を保持できるだけのドリフト層の厚みが必要である。そして、オフ状態においては耐圧を保持する厚みだけ空乏化する必要があるが、空乏層の伸びは電圧の1/2乗に比例し、ドーピング濃度の1/2乗に反比例するため、高耐圧素子においては空乏層を伸ばすため低濃度なドリフト層が必要である。一方、ドリフト層の抵抗は、ドリフト層の厚みに比例し、ドーピング濃度に反比例するため、ドリフト層の厚みが厚く、ドーピング濃度が低い高耐圧素子においては、ドリフト抵抗が増大してしまう。
【０００５】
そこで、ドリフト抵抗を低減するために、図７のようなスーパージャンクション構造が提案されている（特許文献１）。スーパージャンクション構造では、耐圧を保持する空乏層を伸ばす距離はドリフト層の厚みｄではなく、スーパージャンクションの第一導電型領域の幅Ｗ１および第二導電型領域の幅Ｗ２で決定される。Ｗ１およびＷ２は、要求される耐圧とは独立に決まるため、ドリフト層の厚みｄが厚い高耐圧素子においては、ｄよりもＷ１およびＷ２の方が小さければ、空乏層を伸ばす距離が小さくて良いことになる。そのため、ドリフト層のドーピング密度を高濃度にすることができ、ドリフト抵抗を低減することができる。スーパージャンクション構造においては、Ｗ１およびＷ２を縮小することで高濃度化が可能で、ドリフト抵抗を低減することができる。高い絶縁破壊電界を有するＳｉＣ半導体では、ドリフト層の薄膜化と高濃度化が可能であることから、スーパージャンクション構造を用いなくてもドリフト抵抗は低減しやすいが、さらにドリフト抵抗を低減するためにはスーパージャンクション構造のピッチを縮小することが特に必要である。
【０００６】
特許文献１に開示された半導体装置によると、スーパージャンクション構造のピッチを、セルのピッチとは独立に設定することが可能である。セルのピッチは通常７〜１０μｍ程度に設定されるが、スーパージャンクション構造のピッチはさらに縮小することができるため、スーパージャンクション構造を高濃度化できることからドリフト抵抗が低減可能である。
【特許文献１】特開２０００−２６０９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、本願発明者らが検討したところ、特許文献１に開示されている半導体装置では、ＳｉＣ半導体のエピタキシャル成長と選択的イオン注入を繰り返してスーパージャンクション構造を形成する工程において、認識パターンがくずれてしまうために良好なスーパージャンクション構造を形成できないという問題があることを見い出した。
【０００８】
その問題を、図８を参照しながら説明する。一般に、ＳｉＣ半導体ではエピタキシャル成長を容易にするために、オフ角を有する基板を用いる。エピタキシャル成長工程において、オフ角の方向に成長させることによって、下地の配列を継続した成長層を形成することができる。スーパージャンクション構造はエピタキシャル成長と選択的イオン注入を繰り返すことで形成するが、本願発明者らは、エピタキシャル成長を行なうことによって、マスク合わせの際にウエハの位置情報を取得するためのアライメントマークが変形してしまうことを見い出した。図８（ａ）はエピタキシャル成長前のアライメントマークの模式的な上面図、図８（ｂ）はエピタキシャル成長後のアライメントマークの模式的な上面図である。スーパージャンクション構造の形成においては、スーパージャンクション構造の半導体層面内において連続する方向の重ね合わせ精度は重要ではないが、スーパージャンクション構造の法線方向の重ね合わせ精度を保つことが重要なため、スーパージャンクション構造の法線方向とアライメントマークの辺の向きを同じにすることが一般的である。しかし、基板のオフ角の方向とスーパージャンクション構造の法線方向が同じであると、エピタキシャル成長はオフ角の方向に対して進行するため、オフ角の方向に対してはアライメントマークは対称性を失い、ステッパの重ね合わせの精度を保つことが難しい。このため、図８（ｃ）に示すように、後のイオン注入マスク形成工程において、第１導電型の導電層２ａおよび第２導電型の導電層２ｂが、下地に対してずれてしまい、第１導電型の導電層２ａの接続部が狭くなり、オン抵抗の増大を招く。スーパージャンクション構造のピッチが小さい場合には、より高精度な重ね合わせ精度が必要となり、特にこの問題が顕著となる。従って、特許文献１に開示されている半導体装置を作製すると、良好な形状のスーパージャンクション構造を形成できないため、半導体装置のオン抵抗を大幅に低減することは困難である。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、その目的は、オン抵抗が効果的に低減されたスーパージャンクション構造の半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の主面上に堆積された半導体層と、前記半導体層の内部に形成された、前記半導体層の前記主面に対してほぼ垂直な方向に伸びるように交互に配置された第１導電型の導電層および第２導電型の導電層と、前記半導体層の内部に形成され、かつ前記第１導電型の導電層および前記第２導電型の導電層の上に間隔を隔てて選択的に形成された第２導電型のウェル領域と、前記ウェル領域の内部に形成された第１導電型のソース領域と、前記半導体層上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、前記半導体基板がオフ角を有しており、前記半導体基板のオフ角の方向と前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向がほぼ同じであることを特徴とする。
【００１１】
前記第１導電型の導電層および前記第２導電型の導電層を配置するピッチは前記第２導電型のウェル領域のピッチよりも小さいことが好ましい。
【００１２】
前記半導体層は炭化珪素であることが好ましい。
【００１３】
前記半導体基板のオフ角は１°以上１０°以下であることが好ましい。
【００１４】
また、前記ウェル領域が一方向に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内の辺の向きが略直交することが好ましい。
【００１５】
また、前記ウェル領域が略正方形状に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することが好ましい。
【００１６】
また、前記ウェル領域が略六角形状に形成され、前記第１導電型の導電層および前記第２導電型の導電層が前記半導体層面内において各々連続する方向と前記ウェル領域の前記半導体層面内のいずれもの辺の向きが交差することが好ましい。
【００１７】
また、本発明の半導体装置の製造方法は、前記半導体基板上に前記半導体基板の主面に対して略ほぼ垂直な方向に伸びるように交互に配置された第１導電型の導電層および第２導電型の導電層を形成する工程（ａ）と、前記第１導電型の導電層および前記第２導電型の導電層上に間隔を隔てて選択的に第２導電型のウェル領域を形成する工程（ｂ）と、前記ウェル領域の内部に第１導電型のソース領域を形成する工程（ｃ）と、前記半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程（ｄ）とを含み、前記工程（ａ）は、前記半導体基板上にエピタキシャル成長したのち前記第１導電型の導電層および前記第２導電型の導電層を形成するために所定の領域に選択的にイオン注入をする工程を複数回繰り返すことを特徴とする。
【００１８】
前記工程（ａ）は、前記半導体基板上に形成されたアライメントマークの辺の向きと、前記第１導電型の導電層および前記第２導電型の導電層の法線方向がほぼ同じになるように前記第１導電型の導電層および前記第２導電型の導電層を形成することが好ましい。
【発明の効果】
【００１９】
本発明の半導体装置によると、スーパージャンクション構造の法線方向の重ね合わせ精度が向上するので、良好な形状のスーパージャンクション構造が形成可能となり、オン抵抗が効果的に低減された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
以下に、図１および図２を参照しながら、本発明のある好ましい実施形態における半導体装置について説明する。図１は本実施形態の半導体装置を斜め上から見た図、図２は本実施形態の半導体装置の要部の上面図である。図２の点線は、スーパージャンクション構造のｎ型領域２ａと、ｐ型領域２ｂの境界を表している。スーパージャンクション構造は、ｎ型領域２ａとｐ型領域２ｂからなる。ｎ型領域２ａとｐ型領域２ｂのそれぞれの幅Ｗ１、Ｗ２はそれぞれ１μｍで、スーパージャンクションのピッチＷSJは２μｍである。後述するが、セルピッチＷＣは７μｍであり、スーパージャンクションのピッチがセルピッチよりも小さいことで、ｎ型領域２ａおよびｐ型領域２ｂの実効ドーピング濃度を高くすることができ、オン抵抗を低減できる。ｎ型領域２ａとｐ型領域２ｂの実効ドーピング密度はそれぞれ１×１０１７ｃｍ−３程度である。Ｗ１とＷ２の大きさは等しくなくても良いが、耐圧を保持するためにはｎ型不純物の総量とｐ型不純物の総量はほぼ等しいことが望ましい。
【００２１】
スーパージャンクション構造は、オン状態においては、空乏化せずにｎ型領域２ａに電流が流れる。このとき、ｎ型領域２ａが１×１０１７ｃｍ−３程度の高濃度のドーピング密度を有しており、かつｎ型領域２ａの全体に電流を流すことができるので、効果的にオン抵抗を低減することができる。一方、オフ状態では、ソース電極１０とドレイン電極５の間に高電圧が印加され、ｎ型領域２ａとｐ型領域２ｂがともに空乏化され、耐圧を保持することができる。
【００２２】
基板１は、基板１上のエピタキシャル成長を容易にするためにオフ角を有しており、オフ角の大きさは８°である。基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きはほぼ同じであり、スーパージャンクション構造の半導体層面内において連続する向きとウェル領域の半導体層面内の辺の向きはほぼ直角である。ここで、スーパージャンクション構造の半導体層面内において連続する向きとは、半導体層２の面内において同一導電型のスーパージャンクション構造２ａあるいは２ｂの領域が連続する方向を言う。また、ウェル領域の半導体層面内の辺の向きとは、チャネル領域３ａのうち、その上方にゲート絶縁膜４とゲート電極１１を含み、下方にウェル領域６を含み、ソース領域８を含まない領域の連続する方向、すなわちチャネル領域３ａにおいて電流が流れる向きと直交する方向と同じである。
【００２３】
オフ角が１０°以下と小さい場合には、アライメントマークの崩れが大きくなるため、基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きの関係は特に重要である。詳細は後述するが、基板のオフ角の向きとスーパージャンクション構造の半導体層面内において連続する向きが同じであることにより、スーパージャンクション構造の位置ずれが起こりにくく、オン抵抗を効果的に抑制することができる。
【００２４】
ウェル領域６、ソース領域８、ウェルコンタクト領域７、ソース電極１０などはスーパージャンクション構造と直交しており、ウェル領域の半導体層面内の辺の向きとスーパージャンクション構造の半導体層面内において連続する向きは直角である。本実施形態のように、ウェル領域の向きが一方向に形成され、スーパージャンクション構造の向きと直交する場合が、スーパージャンクション構造にもっとも均一に電流を流すことができ、ドリフト抵抗低減効果が大きい。スーパージャンクション構造とウェル領域の向きは直角でなくても交差していれば本発明の効果は得られるが、直角の場合がもっともオン抵抗を低減することができる。
【００２５】
以下に図３を参照しながら本発明の半導体装置の製造方法を述べる。まず、図３（ａ）に示す工程において、半導体基板１上にｎ型バッファ層９を形成する。半導体基板１は、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７６ｍｍの４Ｈ−ＳｉＣ低抵抗ｎ型基板を用いる。ただし、オフ角度の方向は［１１−２０］方向でなくても良いし、オフ角度の大きさは８度でなくても良い。バッファ層９は、オフ状態で基板に空乏層が到達しない程度の厚みとドーピング密度を有していれば良く、例えば、厚み１μｍ、ドーピング密度１×１０１８ｃｍ−３、あるいは厚み３μｍ、ドーピング密度１×１０１７ｃｍ−３程度でも良い。
【００２６】
次に、バッファ層９上に半導体層２を形成する。半導体層２は、例えば、エピタキシャル成長とイオン注入の工程を繰り返すことにより形成される。以下に半導体層２の形成方法を述べる。バッファ層９上に例えば厚み１μｍ、ドーピング密度１×１０１７ｃｍ−３の半導体層２１を形成する。エピタキシャル成長で形成した半導体層２１はｎ型でもｐ型でも良いが、ここではｎ型の場合について説明する。ｎ型の半導体層２１は、エピタキシャル成長中に例えば窒素ガスを用いたドーピングを行なうことで形成可能である。
【００２７】
次に、図３（ｂ）に示す工程において、半導体層２１上に注入マスク（図示せず）を形成し、アルミニウムイオンを注入してスーパージャンクション構造のｐ型領域２ｂの一部を形成する。ｐ型領域２ｂは１×１０１７ｃｍ−３程度の実効ドーピング密度を有している。ここで言う実効ドーピング密度とは、ｐ型の不純物(アルミニウム)密度とｎ型の不純物密度の差で、実効的にドーパントとして機能する不純物の密度を言う。アルミニウムイオンの注入がなされなかった領域は、スーパージャンクション構造のｎ型領域２ａの一部を形成する。ｎ型領域２ａの幅Ｗ１とｐ型領域２ｂの幅Ｗ２はそれぞれ１μｍ程度である。スーパージャンクション構造の向きは、エピタキシャル成長の向き、すなわち半導体基板１が有するオフ角の向きとほぼ同じである。基板のオフ角と平行な向きに対しては、図７（ｂ）に示すようにアライメントマークの対象性が保たれることから、後の半導体層２２、２３、・・・２ｎを形成する工程において、図７（ｃ）に示すようなスーパージャンクション構造の位置ずれが起こりにくく、オン抵抗を効果的に抑制することができる。
【００２８】
次に、図３（ｃ）に示す工程において、上述した半導体層２１を形成する工程と同様の工程でエピタキシャル成長とイオン注入をｎ回繰り返し、半導体層２２、２３、・・・２ｎを順番に形成していく。繰り返し回数ｎは、要求される耐圧から決まるドリフト層の膜厚によって制約され、ここではｎ＝１０である。ここで、半導体層の結晶性がイオン注入により悪化している場合には、イオン注入後、エピタキシャル成長の前に注入イオン活性化アニールを行なっても良い。半導体層２１、２２、・・・２ｎにおいて、スーパージャンクション構造のｎ型領域２ａとｐ型領域２ｂは基板表面に対してほぼ垂直な角度を有しており、ｐ型領域２ｂはバッファ層９から後に形成するウェル領域６までつながっている。
【００２９】
次に、図３（ｄ）に示す工程において、図３（ｃ）にて形成した半導体層２の上にエピタキシャル成長にて半導体層２０を形成し、選択的イオン注入によりウェル領域６、ソース領域８、ウェルコンタクト領域７を形成する。ウェル領域６は、例えば、アルミニウムイオン注入で形成され、厚さ０．６μｍ、ドーピング密度２×１０１８ｃｍ-3である。ソース領域８は、例えば、窒素あるいはリンイオン注入で形成され、厚さ０．３μｍ、ドーピング密度５×１０１９ｃｍ-3である。ウェルコンタクト領域７は、例えば、アルミニウムイオン注入で形成され、厚さ０．３μｍ、ドーピング密度５×１０１９ｃｍ-3である。
【００３０】
その後、図４（ａ）に示す工程において、半導体層２上にさらにエピタキシャル成長したのち、パターニングを行うことによりチャネル層３を形成する。前述のように、上記エピタキシャル成長する前に活性化アニールを行なっても良い。チャネル層３は、例えば厚さ約０．２μｍ、平均不純物濃度約１×１０17ｃｍ-3である。チャネル層３と、後に形成するゲート絶縁膜４の界面のうち、下方にウェル領域６を有してソース領域８を有さず、上方にゲート電極１１を有する部分がチャネル領域３ａとして機能する。チャネル層３を形成することにより閾値電圧の制御が容易となる利点があるが、このチャネル層３は必須ではない。チャネル層３を形成しない場合は、ウェル領域６とゲート酸化膜４の界面のうち、ソース領域８を含まず、上方にゲート電極１０を有する部分がチャネル領域３ａとして機能する（反転型チャネルとして機能）。
【００３１】
次に、図４（ｂ）に示す工程において、ゲート絶縁膜４を形成する。ゲート酸化膜４は、チャネル層３の表面を熱酸化することによって形成され、その厚さは例えば約０．０７μｍである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極１１は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜４およびゲート電極１１は、図示するように、１つのウェル領域６の内部のソース領域８から、ウェル領域間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。
【００３２】
次に、図４（ｃ）に示す工程において、ソース電極１０を形成する。ソース電極１０は、ソース領域８およびウェルコンタクト領域７に対してオーミック接合を形成している。このようなソース電極１０は、ソース領域８およびウェルコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。
【００３３】
図示しないが、ゲート電極１１は、層間絶縁膜（ＳｉＯ2膜）によって覆われている。
【００３４】
層間絶縁膜の形成はソース電極１０の形成後に行ってもよい。あるいは、層間絶縁膜を形成した後に、上記方法により、層間絶縁膜に形成したコンタクトホール内にソース電極１０を設けてもよい。いずれの場合でも、ソース電極１０は、層間絶縁膜に形成されたコンタクトホールを介して、上部配線（図示せず）に接続される。
【００３５】
また、ドレイン電極５は、基板裏面にチタン金属層を堆積し、ソース電極１０を形成する際と同様の加熱処理を行うことによって形成できる。
【００３６】
上記の工程を経て、本実施形態の半導体装置を作製すると、良好な形状のスーパージャンクション構造が作製できるため、ドリフト層の抵抗を大幅に低減可能で、オン抵抗を大幅に低減することができる。
【００３７】
なお、本明細書における「半導体装置」は、半導体層を用いて形成された素子を少なくとも１つ備えていればよく、例えば縦型ＭＯＳＦＥＴなどの半導体素子や、そのような半導体素子を備えた装置を広く含む。半導体層としては、特に限定されずオフ角を有する半導体基板であればよい。特に、半導体層としてＳｉＣ層を用いると有利である。ＳｉＣ層をはじめとするワイドバンドギャップ半導体では、絶縁破壊電界が高いためにドリフト層の厚みを薄くすることができる。スーパージャンクション構造を高濃度化するためには、スーパージャンクション構造のピッチ縮小が必須であるが、本発明はスーパージャンクション構造のピッチが小さい場合に特に効果が大きい。
【００３８】
（第２の実施の形態）
以下に、図５を参照しながら、本発明の第２の実施形態における半導体装置について説明する。図５は本実施形態の半導体装置の上面図である。図５の点線は、スーパージャンクション構造のｎ型領域２ａと、ｐ型領域２ｂの境界を表しており、スーパージャンクション構造は第１の実施の形態と図１と同様である。本第２の実施の形態が第１の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は正方形状をしており、ゲート電極１１は、図５の一点鎖線で境界を図示するように、１つのウェル領域６の内部のソース領域８から、ウェル領域間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。ウェル領域の辺の向きは正方形の辺と同じであるため、二つの向きを有する。これら二つのウェル領域の辺の向きは、いずれもスーパージャンクションの半導体層面内において連続する向きと４５°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは４５°に限定されないが、二つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。正方形状のセルを採用することで、第１の実施の形態よりもチャネル抵抗を低減することが可能である。
【００３９】
本実施形態の半導体装置の製造方法は、基本的には第１の実施形態と同様の工程を経ることで実現できる。この際、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状が第１の実施形態とは異なるので、図５の形状に合わせたマスクを用いて各領域のイオン注入を行えばよい。
【００４０】
（第３の実施の形態）
以下に、図６を参照しながら、本発明の第３の実施形態における半導体装置について説明する。図６は本実施形態の半導体装置の上面図である。図６の点線は、スーパージャンクション構造のｎ型領域２ａと、ｐ型領域２ｂの境界を表しており、スーパージャンクション構造は第１および第２の実施の形態と同様である（スーパージャンクションの基本構造は図１を参照）。本第３の実施の形態が第１および第２の実施の形態と異なるのは、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状である。セルおよびウェル領域は六角形状をしており、ゲート電極１１は、一点鎖線で境界を図示するように、１つのウェル領域６の内部のソース領域８から、ウェル領域間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。ウェル領域の辺の向きは六角形の辺と同じであるため、三つの向きを有する。これら三つのウェル領域の辺の向きは、スーパージャンクションの半導体層面内において連続する向きとそれぞれ１５°、１０５°、２２５°の角をなす。ウェル領域の辺の向きとスーパージャンクションの半導体層面内において連続する向きは上述した向きに限定されないが、三つのウェル領域の辺の向きが、いずれもスーパージャンクションの半導体層面内において連続する向きと異なることで、電流がスーパージャンクション構造のうち特定の領域に集中することを避けられるため、オン抵抗を効果的に低減することができる。六角形状のセルを採用することで、第１の実施の形態よりもチャネル抵抗を低減することが可能である。
【００４１】
本実施形態の半導体装置の製造方法は、基本的には第１の実施形態と同様の工程を経ることで実現できる。である。この際、セルおよびウェル領域、ウェルコンタクト領域、ソース領域の形状が第１の実施形態とは異なるので、図６の形状に合わせたマスクを用いて各領域のイオン注入を行えばよい。
【産業上の利用可能性】
【００４２】
本発明によると、複数のユニットセルを有するトランジスタを備えた半導体装置において、ドリフト層の高濃度化が可能になるため、オン抵抗の大幅な低減が可能である。従って、従来よりも導通損失を小さい半導体装置を提供でき、縦型ＭＯＳＦＥＴなどの半導体素子、およびそのような半導体素子を含む装置に広く適用でき、低消費電力のパワーデバイスが得られる。特に、炭化珪素を用いて形成された縦型ＭＯＳＦＥＴに適用すると有利である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体装置の模式的な斜視図
【図２】本発明の第１の実施形態に係る半導体装置の模式的な上面図
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の模式的な斜視図
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の模式的な斜視図
【図５】本発明の第２の実施形態に係る半導体装置の模式的な上面図
【図６】本発明の第３の実施形態に係る半導体装置の模式的な上面図
【図７】従来のスーパージャンクション構造を有した半導体装置の模式的な斜視図
【図８】従来のスーパージャンクション構造を有した半導体装置の課題を説明するための模式図
【符号の説明】
【００４４】
１    半導体基板
２    半導体層
２ａ    第１導電型の導電層
２ｂ    第２導電型の導電層
３    チャネル層
３ａ    チャネル領域
４    ゲート絶縁膜
５    ドレイン電極
６    ウェル領域
７    ウェルコンタクト領域
８    ソース領域
９    バッファ層
１０    ソース電極
１１    ゲート電極
１５    層間絶縁膜
１７    上部配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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