(57)【要約】      （修正有）【課題】微細化が容易で、電流駆動力が大きなニューロン素子を提供する。【解決手段】基板２に板状の第１導電型の半導体層と、半導体層の長手方向に離間するように設けられた第２導電型のソース・ドレイン領域と、半導体層の上面に設けられた保護膜８と、ソース領域とドレイン領域との間に形成されるチャネル領域６ａと、チャネル領域６ａの両側面に設けられた一対のゲート絶縁膜１０と、チャネル領域６ａの両側面のゲート絶縁膜１０を挟み上面に保護膜８を挟む第１部分１２ａと、第１部分１２ａから延在する第２部分１２ｂと、第１および第２部分１２ａ，１２ｂよりも幅の広い第３部分１２ｃと、を有する浮遊ゲート電極１２と、浮遊ゲート電極１２の上に設けられた電極間絶縁膜１４と、浮遊ゲート電極１２の第３部分１２ｃ上に電極間絶縁膜を挟むように設けられた複数の制御ゲート電極１６１、１６２と、を備える。【選択図】図２
2008243974.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた板状の第１導電型の半導体層と、
前記半導体層の長手方向に離間するように前記半導体層に設けられた第２導電型のソース・ドレイン領域と、
前記半導体層の上面に設けられた保護膜と、
前記ソース領域と前記ドレイン領域との間の前記半導体層に形成されるチャネル領域と、
前記チャネル領域の両側面に設けられた一対のゲート絶縁膜と、
前記チャネル領域の両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域の上面に前記保護膜を挟むように設けられた第１部分と、前記第１部分に接続し前記チャネル領域の両側面のうちの一方の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第２部分と、前記第１部分と反対側の前記第２部分の端部に接続されように前記基板上に設けられ前記第１および第２部分のそれぞれよりも幅の広い第３部分と、を有する浮遊ゲート電極と、
前記浮遊ゲート電極の前記第１乃至第３部分上に設けられた電極間絶縁膜と、
前記浮遊ゲート電極の前記第３部分上に前記電極間絶縁膜を挟むように設けられた複数の制御ゲート電極と、
を備えたことを特徴とするニューロン素子。
【請求項２】
基板上に設けられた板状の第１導電型の半導体層と、
前記半導体層の長手方向に離間するように前記半導体層に設けられた第２導電型のソース・ドレイン領域と、
前記半導体層の上面に設けられた保護膜と、
前記ソース領域と前記ドレイン領域との間の前記半導体層に形成されるチャネル領域と、
前記チャネル領域の両側面に設けられた一対のゲート絶縁膜と、
前記チャネル領域の両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域の上面に前記保護膜を挟むように設けられた第１部分と、前記第１部分に接続し前記チャネル領域の両側面からこれらの両側面に直交する方向に延在するように前記基板上に設けられた第２および第３部分と、を有する浮遊ゲート電極と、
前記浮遊ゲート電極の前記第１乃至第３部分上に設けられた電極間絶縁膜と、
前記浮遊ゲート電極の前記２および第３部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第１および第２制御ゲート電極と、
を備えたことを特徴とするニューロン素子。
【請求項３】
前記第１および第２制御ゲート電極は、前記チャネル領域の側面に沿って前記電極間絶縁膜を挟むように設けられていることを特徴とする請求項２記載のニューロン素子。
【請求項４】
基板上に並列するように設けられた板状の第１導電型の第１および第２半導体層と、
前記第１半導体層に、前記第１半導体層の長手方向に離間するように設けられた第２導電型の第１ソース・ドレイン領域と、
前記第２半導体層に、前記第２半導体層の長手方向に離間するように設けられた第２導電型の第２ソース・ドレイン領域と、
前記第１および第２半導体層のそれぞれの上面に設けられた第１および第２保護膜と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体層に形成される第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体層に形成される第２チャネル領域と、
前記第１チャネル領域の両側面に設けられた一対の第１ゲート絶縁膜と、
前記第２チャネル領域の両側面に設けられた一対の第２ゲート絶縁膜と、
前記第１チャネル領域の両側面に前記第１ゲート絶縁膜を挟むように設けられるとともに前記第１チャネル領域の上面に前記第１保護膜を挟むように設けられた第１部分と、前記第２チャネル領域の両側面に前記第２ゲート絶縁膜を挟むように設けられるとともに前記第２チャネル領域の上面に前記第２保護膜を挟むように設けられた第２部分と、前記第１部分に接続し前記第１チャネル領域の前記第２チャネル領域と反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第３部分と、前記第１および第２部分に接続し、前記第１チャネル領域と前記第２チャネル領域との間の前記基板上に設けられた第４部分と、前記第２部分に接続し前記第２チャネル領域の前記第１チャネルと反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第５部分と、を有する浮遊ゲート電極と、
前記浮遊ゲート電極の前記第１乃至第５部分上に設けられた電極間絶縁膜と、
前記浮遊ゲート電極の前記３乃至第５部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第１乃至第３制御ゲート電極と、
を備えたことを特徴とするニューロン素子。
【請求項５】
前記第１制御ゲート電極は前記第１チャネル領域の前記第２チャネル領域と反対側の側面に沿って前記電極間絶縁膜を挟むように設けられ、前記第２制御電極は前記第１および第２チャネル領域のそれぞれの対向する側面に沿って前記電極間絶縁膜を挟むように設けられていることを特徴とする請求項４記載のニューロン素子。
【請求項６】
基板上に並列するように設けられた板状の第１導電型の第１および第２半導体層と、
前記第１半導体層に、前記第１半導体層の長手方向に離間するように設けられた第２導電型の第１ソース・ドレイン領域と、
前記第２半導体層に、前記第２半導体層の長手方向に離間するように設けられた第２導電型の第２ソース・ドレイン領域と、
前記第１および第２半導体層のそれぞれの上面に設けられた第１および第２保護膜と、
前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体層に形成される第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体層に形成される第２チャネル領域と、
前記第１チャネル領域の両側面に設けられた一対の第１ゲート絶縁膜と、
前記第２チャネル領域の両側面に設けられた一対の第２ゲート絶縁膜と、
前記第１および第２半導体層を覆うように設けられた浮遊ゲート電極と、
前記浮遊ゲート電極を覆うように設けられた電極間絶縁膜と、
前記第１および第２半導体層の直上にそれぞれ前記浮遊ゲート電極および前記電極間絶縁膜を挟むように設けられた第１および第２制御ゲート電極と、
を備えたことを特徴とするニューロン素子。
【請求項７】
前記基板はＳＯＩ基板であり、前記半導体層は前記ＳＯＩ基板のＳＯＩ層から形成されることを特徴とする請求項１乃至６のいずれかに記載のニューロン素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にニューロン素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を高性能化するには、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する主導原理は微細化であり、これまでは微細化によって素子性能の向上が進められてきた。ところが、微細化が進むにつれ、解決すべき技術的な障壁も同時に高くなってきており、国際半導体ロードマップによると、４５ｎｍ世代以降の開発には非常に大きな技術的な困難を伴うことが予測されている。
【０００３】
このような状況から、微細化以外のさまざまな性能向上技術が模索されており、従来型のトランジスタではなく、ニューロンＭＯＳトランジスタ（以下、ニューロン素子とも云う）と呼ばれる複数のゲートと浮遊ゲートを有するＭＯＳ型電界効果トランジスタを基本ゲートに用いることでシステムの高性能化を実現しようとする試みもその一つである（例えば、特許文献１参照）。
【０００４】
しかし、従来技術によって開示されているニューロンＭＯＳトランジスタの構造は、従来型のＭＯＳトランジスタと比べてスイッチング特性が劣っており、従来型のＭＯＳトランジスタでも実現可能なシステムを、ニューロンＭＯＳトランジスタを用いて実現してもメリットが少ないため、その適用範囲は、ニューロンＭＯＳトランジスタ独自のアプリケーションに限られてしまっていた。より具体的には、これまでのニューロンＭＯＳトランジスタは短チャネル効果に弱いために微細化することができず、またオン動作時のチャネル電荷密度が小さいために電流駆動力を大きくすることができないという問題があった。
【特許文献１】特開２００１−２６６１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来のニューロンＭＯＳトランジスタには、微細化が難しく、電流駆動力を大きくすることができないという問題があった。これは、従来のニューロンＭＯＳトランジスタが容量結合によってチャネルの電位をコントロールしているため、等価的にゲート絶縁膜の薄膜化が難しく、短チャネル効果耐性の劣化とチャネル電荷密度の低下をもたらしていることなどによる。
【０００６】
本発明は、上記事情を考慮してなされたもので、微細化が容易で、電流駆動力が大きなニューロン素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によるニューロン素子は、基板上に設けられた板状の第１導電型の半導体層と、前記半導体層の長手方向に離間するように前記半導体層に設けられた第２導電型のソース・ドレイン領域と、前記半導体層の上面に設けられた保護膜と、前記ソース領域と前記ドレイン領域との間の前記半導体層に形成されるチャネル領域と、前記チャネル領域の両側面に設けられた一対のゲート絶縁膜と、前記チャネル領域の両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域の上面に前記保護膜を挟むように設けられた第１部分と、前記第１部分に接続し前記チャネル領域の両側面のうちの一方の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第２部分と、前記第１部分と反対側の前記第２部分の端部に接続されように前記基板上に設けられ前記第１および第２部分のそれぞれよりも幅の広い第３部分と、を有する浮遊ゲート電極と、前記浮遊ゲート電極の前記第１乃至第３部分上に設けられた電極間絶縁膜と、前記浮遊ゲート電極の前記第３部分上に前記電極間絶縁膜を挟むように設けられた複数の制御ゲート電極と、を備えたことを特徴とする。
【０００８】
また、本発明の第２の態様によるニューロン素子は、基板上に設けられた板状の第１導電型の半導体層と、前記半導体層の長手方向に離間するように前記半導体層に設けられた第２導電型のソース・ドレイン領域と、前記半導体層の上面に設けられた保護膜と、前記ソース領域と前記ドレイン領域との間の前記半導体層に形成されるチャネル領域と、前記チャネル領域の両側面に設けられた一対のゲート絶縁膜と、前記チャネル領域の両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域の上面に前記保護膜を挟むように設けられた第１部分と、前記第１部分に接続し前記チャネル領域の両側面から前記両側面に直交する方向に延在するように前記基板上に設けられた第２および第３部分と、を有する浮遊ゲート電極と、前記浮遊ゲート電極の前記第１乃至第３部分上に設けられた電極間絶縁膜と、前記浮遊ゲート電極の前記２および第３部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第１および第２制御ゲート電極と、を備えたことを特徴とする。
【０００９】
また、本発明の第３の態様によるニューロン素子は、基板上に並列するように設けられた板状の第１導電型の第１および第２半導体層と、前記第１半導体層に、前記第１半導体層の長手方向に離間するように設けられた第２導電型の第１ソース・ドレイン領域と、前記第２半導体層に、前記第２半導体層の長手方向に離間するように設けられた第２導電型の第２ソース・ドレイン領域と、前記第１および第２半導体層のそれぞれの上面に設けられた第１および第２保護膜と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体層に形成される第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体層に形成される第２チャネル領域と、前記第１チャネル領域の両側面に設けられた一対の第１ゲート絶縁膜と、前記第２チャネル領域の両側面に設けられた一対の第２ゲート絶縁膜と、前記第１チャネル領域の両側面に前記第１ゲート絶縁膜を挟むように設けられるとともに前記第１チャネル領域の上面に前記第１保護膜を挟むように設けられた第１部分と、前記第２チャネル領域の両側面に前記第２ゲート絶縁膜を挟むように設けられるとともに前記第２チャネル領域の上面に前記第２保護膜を挟むように設けられた第２部分と、前記第１部分に接続し前記第１チャネル領域の前記第２チャネルと反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第３部分と、前記第１および第２部分に接続し、前記第１チャネル領域と前記第２チャネル領域との間の前記基板上に設けられた第４部分と、前記第２部分に接続し前記第２チャネル領域の前記第１チャネルと反対側の側面からこの側面に直交する方向に延在するように前記基板上に設けられた第５部分と、を有する浮遊ゲート電極と、前記浮遊ゲート電極の前記第１乃至第５部分上に設けられた電極間絶縁膜と、前記浮遊ゲート電極の前記３乃至第５部分上にそれぞれ前記電極間絶縁膜を挟むように設けられた第１乃至第３制御ゲート電極と、を備えたことを特徴とする。
【００１０】
また、本発明の第４の態様によるニューロン素子は、基板上に並列するように設けられた板状の第１導電型の第１および第２半導体層と、前記第１半導体層に、前記第１半導体層の長手方向に離間するように設けられた第２導電型の第１ソース・ドレイン領域と、
前記第２半導体層に、前記第２半導体層の長手方向に離間するように設けられた第２導電型の第２ソース・ドレイン領域と、前記第１および第２半導体層のそれぞれの上面に設けられた第１および第２保護膜と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体層に形成される第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体層に形成される第２チャネル領域と、前記第１チャネル領域の両側面に設けられた一対の第１ゲート絶縁膜と、前記第２チャネル領域の両側面に設けられた一対の第２ゲート絶縁膜と、前記第１および第２半導体層を覆うように設けられた浮遊ゲート電極と、前記浮遊ゲート電極を覆うように設けられた電極間絶縁膜と、前記第１および第２半導体層の直上にそれぞれ前記浮遊ゲート電極および前記電極間絶縁膜を挟むように設けられた第１および第２制御ゲート電極と、を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、微細化が容易で、電流駆動力が大きなニューロン素子を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を以下、図面を参照して詳細に説明する。
【００１３】
以下、本明細書においては、ニューロン素子とは「ニューロンＭＯＳトランジスタ」であって、ニューロンＭＯＳトランジスタは、ソース領域とドレイン領域とを隔てる領域上に設けられた浮遊ゲート電極と、この浮遊ゲート電極との間で容量結合を有する複数の制御ゲート電極とを備えたトランジスタのことである。このニューロンＭＯＳトランジスタの基本動作としては、制御ゲート電極の各々に印加した電圧に所定の重みを乗じて線形加算した値の絶対値が所定の閾値電圧より大となった場合にのみ、浮遊ゲート電極下に反転層が形成される。
【００１４】
（第１実施形態）
本発明の第１実施形態によるニューロン素子を、図１乃至図４を参照して説明する。図１は本実施形態のニューロン素子の平面図、図２は図１に示す切断線Ａ−Ａで切断したときの断面図、図３は図２に示す切断線Ｂ−Ｂで切断したときの断面図、図４は図３に示す切断線Ｃ−Ｃで切断したときの断面図である。
【００１５】
本実施形態のニューロン素子は、支持基板２、この支持基板２上に設けられた埋め込み絶縁膜４と、ＳＯＩ(Silicon On Insulator)層６からなるＳＯＩ基板上に形成される。ＳＯＩ層６は板状に加工された半導体層６となる。この半導体層６に、長手方向に離間してソース領域６ｂおよびドレイン領域６ｃが形成され、このソース領域６ｂとドレイン領域６ｃとの間の半導体層６がチャネル領域６ａとなる。半導体層６の上面を覆うように絶縁体からなる保護膜８が設けられ、チャネル領域６ａの両側面を覆うようにゲート絶縁膜１０が設けられている。
【００１６】
ゲート絶縁膜１０と、チャネル領域６ａ直上の保護膜８とを覆うように、浮遊ゲート電極１２が設けられている。この浮遊ゲート電極１２は、ゲート絶縁膜１０と、チャネル領域６ａ直上の保護膜８とを覆う第１部分１２ａと、第１部分に接続されチャネル領域６ａの側面からこの側面に直交する方向に延在するように絶縁膜４上に設けられて第１部分と実質的に同じ幅を有する第２部分１２ｂと、第２部分に接続するように絶縁膜４上に設けられて第２部分よりも幅の広い第３部分１２ｃとを備えている。この浮遊ゲート電極１２を覆うように、電極間絶縁膜１４が設けられている。そして、浮遊ゲート電極１２の第３部分の直上の電極間絶縁膜１４上に、は半導体層６と長手方向と実質的に平行に複数（図面上では２個）の制御ゲート電極１６１、１６２が設けられている。
【００１７】
このように、本実施形態においては、複数の制御ゲート電極１６１、１６２が電極間絶縁膜１４を介して容量結合しているすなわち、半導体基板に離間して形成されたソース領域とドレイン領域との間にゲート絶縁膜を介して浮遊ゲート電極、電極間絶縁膜、および制御ゲート電極からなる積層構造のゲートが設けられた従来のニューロン素子と同様に、その等価回路は図５に示すようになる。すなわち、制御ゲート電極１６１、１６２と容量結合した浮遊ゲート電極１２によって、チャネル領域６ａの電位が制御され、フラッシュメモリや、通常のトランジスタと同様にスイッチング動作をすることができる。このとき、制御ゲート電極１６１、１６２が複数個設けられているので、制御ゲート電極の入力電圧に対応してチャネル領域のオン・オフ状態を制御することができる。
【００１８】
しかし、本実施形態においては、基板にチャネルが形成された従来のニューロン素子と異なり、基板に対して垂直な方向にチャネル領域６ａが形成された構成となっている。
【００１９】
このため、本実施形態のニューロン素子は、従来のニューロン素子と異なり、チャネルを微細化しても制御ゲート電極１６と浮遊ゲート電極１４との間の容量が変化することがなく、また、チャネル領域を浮遊ゲート電極が挟み込む構造になっていることにより、チャネル領域内の空乏電荷の総数を制御できる。このため、チャネル領域の電位に対する浮遊ゲートの支配力を増すことができ、その結果として、短チャネル効果耐性やチャネル電荷密度を高めることが可能となる。これにより、電流駆動力を従来の場合に比べて大きくすることができる。
【００２０】
次に、本実施形態のニューロン素子の製造方法を、図６乃至図９を参照して説明する。
【００２１】
まず、支持基板２、埋め込み絶縁膜４、およびＳＯＩ層６からなるＳＯＩ基板上に、絶縁体例えば、膜厚５０ｎｍ程度のＳｉＮ膜を形成する（図６）。続いて、公知のリソグラフィー技術を用いて、ＳｉＮ膜上にレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ＳｉＮ膜およびＳＯＩ層６をパターニングし、板状の半導体層６およびこの上に載置されたＳｉＮからなる保護膜８を形成する。その後、半導体層６の側面を熱酸化し、更に窒化することにより、半導体層６の側面にシリコン酸窒化膜からなるゲート絶縁膜１０を形成する（図７（ａ）、７（ｂ））。
【００２２】
次に、上記レジストパターンを除去した後、浮遊ゲート電極１２となるリン含有の多結晶シリコン膜または金属膜を板状の半導体層６を覆うように形成した後、多結晶シリコン膜または金属膜を覆うように電極間絶縁膜１４を形成する。その後、電極間絶縁膜１４上に、リソグラフィー技術を用いてレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして電極間絶縁膜１４、浮遊ゲート電極１２、およびゲート絶縁膜をパターニングし、図８（ａ）、８（ｂ）に示す構造を得る。これにより、浮遊ゲート電極１２は図１および図２に示すように、ゲート絶縁膜１０と、チャネル領域６ａ直上の保護膜８とを覆う第１部分１２ａと、第１部分に接続するように絶縁膜４上に設けられて第１部分と同じ幅を有する第２部分１２ｂと、第２部分に接続するように絶縁膜４上に設けられて第２部分よりも幅の広い第３部分１２ｃとを備えた構成となる。なお、ゲート絶縁膜がパターニングされることにより、板状の半導体層６の浮遊ゲート電極１２に覆われていない領域は板状の半導体層６が露出する。
【００２３】
次に、板状の半導体層６の露出している側面に不純物を導入し、ソース領域６ｂおよびドレイン領域６ｃを形成する。その後、制御ゲート電極膜を形成し、この制御ゲート電極膜をパターニングすることにより、浮遊ゲート電極１２の第３部分の直上の電極間絶縁膜１４上に、複数の制御ゲート電極１６１、１６２を形成する（図９）。その後、層間絶縁膜（図示せず）を堆積し、この層間絶縁膜にソース領域６ｂ、ドレイン領域６ｃ、浮遊ゲート電極１２、および制御ゲート電極１６１、１６２に通ずるコンタクト（図示せず）を形成し、本実施形態のニューロン素子を完成する。
【００２４】
以上説明したように、本実施形態によれば、微細化が容易で、電流駆動力が大きなニューロン素子を得ることができる。
【００２５】
（第２実施形態）
次に、本発明の第２実施形態によるニューロン素子を図１０および図１１を参照して説明する。図１０は本実施形態のニューロン素子の平面図、図１１は図１０に示す切断線Ａ−Ａで切断したときの断面図である。
【００２６】
第１実施形態のニューロン素子は、複数の制御ゲート電極１６１、１６２は板状の半導体層６の片側の、浮遊ゲート電極１２の第３部分上に電極間絶縁膜１４を挟むように設けられていた。しかし、本実施形態のニューロン素子は、制御ゲート電極１６１、１６２が板状の半導体層６を挟んで互いに反対側の浮遊ゲート電極１２上に、電極間絶縁膜１４を挟むように設けられた構成となっている。すなわち、浮遊ゲート電極１２はチャネル領域６ａの両側面および上面に、ゲート絶縁膜１０および保護膜８をそれぞれ挟むように、設けられた第１部分１２ａと、この第１部分１２ａに接続されチャネル領域６ａの両側面からチャネル領域６ａの側面に直交する方向に延在する第２部分１２ｂとからなっている。そして、電極間絶縁膜１４は浮遊ゲート電極１２の第１部分１２ａおよび第２部分１２ｂ上に設けられており、制御ゲート電極１６１、１６２は第２部分１２ｂ上に電極間絶縁膜１４を挟むように設けられている。
【００２７】
このような構成とすることにより、第１実施形態に比べて、素子が占める面積を大幅に減少させることが可能となり、集積化を高めることができる。また、本実施形態においては、制御ゲート電極１６１、１６２はチャネル領域６ａの側面に沿って浮遊ゲート電極１２に接するように設けられているため、素子面積を増加させることなく、制御ゲート電極１６１、１６２と浮遊ゲート電極１２との容量結合比を大きくすることができる。
【００２８】
なお、本実施形態のニューロン素子も、第１実施形態と同様に、短チャネル効果耐性やチャネル電荷密度を高めることが可能となり、電流駆動力を従来の場合に比べて大きくすることができる。
【００２９】
なお、本実施形態においては、チャネル領域を形成する板状の半導体層６は１個であったが、図１２に示す変形例のニューロン素子ように、実質的に平行に配列された複数個（図１２においては３個）の半導体層６１、６２、６３が設けられていてもよい。この場合、複数の半導体層６１、６２、６３のそれぞれの上面は絶縁体からなる保護膜８で覆われている。そして複数の半導体層６１、６２、６３のそれぞれには、第１および第２実施形態と同様に、チャネル領域およびソース領域ならびにドレイン領域が設けられている。各チャネル領域の側面はゲート絶縁膜１０で覆われている。複数の半導体層６１、６２、６３のそれぞれのチャネル領域の側面および上面上にゲート絶縁膜１０および保護膜８をそれぞれ挟むように浮遊ゲート電極１２が設けられている。この浮遊ゲート電極１２は、各半導体層６ｉ（ｉ＝１，２，３）のそれぞれのチャネル領域の両側面および上面上にゲート絶縁膜１０および保護膜８を挟むように設けられた第１部分と、隣接する半導体層のそれぞれのチャネル領域間に設けられている第２部分と、半導体層６２とは反対側の半導体層６１のチャネル領域の側面からこの側面に直交する方向に延在する第３部分と、半導体層６２とは反対側の半導体層６３のチャネル領域の側面からこの側面に直交する方向に延在する第４部分と、を備え、これらの第１乃至第４部分は接続されて一体となっている。この浮遊ゲート電極１２上に電極間絶縁膜１４が設けられている。各チャネル領域の両側の浮遊ゲート電極１２の第２乃至第４部分上に電極間絶縁膜１４を挟むように制御ゲート電極１６１、１６２、１６３、１６４が設けられている。また、これらの制御ゲート電極１６１、１６２、１６３、１６４は半導体層６１、６２、６３のそれぞれのチャネル領域の側面に沿って電極間絶縁膜１４を挟むように設けられているので、制御ゲート電極と浮遊ゲート電極との容量結合比を大きくすることができる。
【００３０】
この変形例も第２実施形態と同様に、素子が占める面積を大幅に減少させることが可能となるとともに、制御ゲート電極１６１、１６２、１６３、１６４と浮遊ゲート電極１２との容量結合比を大きくすることができる。また、短チャネル効果耐性やチャネル電荷密度を高めることが可能となり、電流駆動力を従来の場合に比べて大きくすることができる。
【００３１】
次に、本変形例のニューロン素子の製造方法を図１３乃至図  を参照して説明する。
【００３２】
まず、第１実施形態と同様に、ＳＯＩ基板上に、絶縁体例えば、膜厚５０ｎｍ程度のＳｉＮ膜を形成する（図６）。続いて、公知のリソグラフィー技術を用いて、ＳｉＮ膜上にレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ＳｉＮ膜およびＳＯＩ層６をパターニングし、板状の半導体層６１〜６３およびこれらの上に載置された保護膜８を形成する。その後、半導体層６１〜６３のそれぞれの側面を熱酸化し、更に窒化することにより、半導体層６１〜６３のそれぞれの側面にシリコン酸窒化膜からなるゲート絶縁膜１０を形成する（図１３（ａ）、１３（ｂ））ＳＯＩ基板上に板状の半導体層を形成する。図１３（ｂ）は平面図であり、図１３（ａ）は図１３（ｂ）に示す切断線Ａ−Ａで切断したときの断面図である。
【００３３】
次に、上記レジストパターンを除去した後、浮遊ゲート電極１２となるリン含有の多結晶シリコン膜または金属膜を板状の半導体層６１〜６３のそれぞれを覆うように形成した後、多結晶シリコン膜または金属膜を覆うように電極間絶縁膜１４を形成する。続いて、リン含有多結晶シリコンまたは金属からなる制御ゲート電極膜１６を形成する（図１４）。
【００３４】
その後、ＣＭＰ(Chemical Mechanical Polishing)を用いて、電極間絶縁膜１４が露出するまで制御ゲート電極膜１６を平坦化する（図１５、図１６）。なお、図１５は断面図であり、図１６は平面図である。
【００３５】
次に、平坦化された制御ゲート電極膜１６および露出された電極間絶縁膜１４上に、リソグラフィー技術を用いてレジストからなるレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、制御ゲート電極膜１６、電極間絶縁膜１４、浮遊ゲート電極１２、およびゲート絶縁膜をパターニングし、図１７、図１８に示す構造を得る。すなわち、各チャネル領域の両側の浮遊ゲート電極１２上には電極間絶縁膜１４を介して制御ゲート電極１６１、１６２、１６３、１６４が形成される。また、このとき、ゲート絶縁膜１０がパターニングされることにより、板状の半導体層６の浮遊ゲート電極１２に覆われていない領域は板状の半導体層６１〜６３が露出する。
【００３６】
次に、板状の半導体層６１〜６３の露出している側面にそれぞれ不純物を導入し、板状の半導体層６１〜６３のそれぞれにソース領域６ｂおよびドレイン領域６ｃを形成する。その後、層間絶縁膜（図示せず）を堆積し、この層間絶縁膜にソース領域６ｂ、ドレイン領域６ｃ、浮遊ゲート電極１２、および制御ゲート電極１６１、１６２、１６３、１６４に通ずるコンタクト（図示せず）を形成し、本実施形態のニューロン素子を完成する。
【００３７】
以上説明したように、本実施形態も、第１実施形態と同様に、微細化が容易で、電流駆動力が大きなニューロン素子を得ることができる。
【００３８】
（第３実施形態）
次に、本発明の第３実施形態によるニューロン素子を説明する。
【００３９】
第２実施形態においては、第１実施形態に比べて、制御ゲート電極と浮遊ゲート電極との容量結合比を大きくなるように構成されていた。本実施形態のニューロン素子においては、制御ゲート電極と浮遊ゲート電極との容量結合比を第２実施形態に比べて小さくなるように構成したものである。
【００４０】
本実施形態のニューロン素子を図１９に示す。本実施形態のニューロン素子においては、板状の複数の半導体層６１〜６３を完全に埋め尽くすように、すなわち側面に形成されたゲート絶縁膜１０および上面に設けられた保護膜８を埋め尽くすように浮遊ゲート電極１２が設けられている。そして、複数の半導体層６１〜６３の直上に浮遊ゲート電極１２および電極間絶縁膜１４を挟むように制御ゲート電極１６１〜１６３が設けられている。したがって、第２実施形態に比べて、制御ゲート電極と浮遊ゲート電極との容量結合比が小さくなっている。
【００４１】
次に、本実施形態のニューロン素子の製造方法を図２０乃至図２２を参照して説明する。
【００４２】
第２実施形態の変形例と同様に、ＳＯＩ基板上に、複数の板状の半導体層６１、６２、６３を形成し、これらの半導体層６１、６２、６３のそれぞれの側面にゲート絶縁膜１０を形成する（図２０）。
【００４３】
次に、浮遊ゲート電極膜１２となるリン含有の多結晶シリコン膜または金属膜を、複数の板状の半導体層６１、６２、６３の間を埋め込むように形成する（図２１）。
【００４４】
続いて、ＣＭＰ法などを用いて、浮遊ゲート電極膜１２を平坦化する。その後、浮遊ゲート電極１２上に電極間絶縁膜１４を形成する。そして、この電極間絶縁膜上に制御ゲート電極膜１６となるリン含有の多結晶シリコン膜または金属膜を形成し（図２２）、この制御ゲート電極膜１６をパターニングし、図１９に示すように複数の制御ゲート電極１６１、１６２、１６３を形成する。
【００４５】
以上説明したように、本実施形態によれば、微細化が容易で、電流駆動力が大きなニューロン素子を得ることができる。
【００４６】
上記第１乃至第３実施形態においては、ニューロン素子はＳＯＩ基板上に形成されていたが、バルク基板上に形成してもよい。
【００４７】
また、上記第１乃至第３実施形態においては、ニューロン素子は浮遊ゲート電極と、制御ゲート電極を備えたダブルゲート構造であったが、保護膜をゲート絶縁膜で置き換えたトライゲート構造としてもよい。こうすることで加工の難度は上がるものの、浮遊ゲート電極が制御する空乏電荷の総数がダブルゲート構造よりもさらに少なくなる。このため、チャネル領域の電位に対する浮遊ゲート電極の支配力を増すことができ、その結果として、ダブルゲート構造以上の電流駆動力の向上と、板状の半導体層の厚さをゲート長と同程度まで厚くできるというメリットがある。このドライゲート構造は、例えば、図２、図１１、図１２、図１９、図２２における保護膜８を、絶縁膜１０と材質及び厚みが等しい膜で置き換え、更にＦｉｎの高さ（板状の半導体層の厚さ）を幅と同程度にした構成となっている。
【００４８】
また、第１乃至第３実施形態において、板状の半導体層６の厚さ（チャネル領域の厚さ）、ゲート絶縁膜の厚さ、電極間絶縁膜の厚さを所望の値とすることにより、短チャネル効果の抑制を最大限に発揮することができるとともに電流駆動力を最大にすることができる。例えば、短チャネル効果を抑制するためには、板状の半導体層の厚さは、ゲート長の半分以下にすることが望ましい。これ以上の厚みであると、空乏電荷にゲート電界が打ち消されてしまい、短チャネル効果耐性が著しく劣化してしまうためである。また、電流駆動力を大きくするためには、ゲート絶縁膜１０および電極間絶縁膜１４は薄いほうがよく、酸化膜換算厚さＥＯＴ(Equivalent Oxide Thickness)にして４ｎｍ以下であることが望ましいこれ以上の厚さであると、駆動電圧が高くなってしまい、従来型のＭＯＳＦＥＴ素子と共存させるのが難しい。
【００４９】
本発明の各実施形態のニューロン素子は、連想メモリや画像処理といった、公知のさまざまなニューロン素子の応用システムに適用することができる。例えば、ロジックＬＳＩの応用としては、ｎ入力ＮＡＮＤ素子としての使い方がある。従来の素子のみで形成したｎ入力ＮＡＮＤロジック回路は、図２３に示すようになっている。この場合、ｎＭＯＳトランジスタが直列接続になっているため，段数が多いと遅延が大きくなるという問題がある。しかし、本発明の各実施形態のニューロン素子を用いて実現すれば、図２４に示すように１段で実現でき、段数が増えた際の遅延を最小限に出来る。図２４に示すｎ入力ＮＡＮＤロジック回路は、インバータ接続されたｐチャネルＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴとのチャネル領域を、ゲート絶縁膜を挟んで共通の浮遊ゲート電極で覆い、この浮遊ゲート電極上に、電極間絶縁膜を挟むように、ｎ（ｎ＞１）個の制御ゲート電極が設けられている。そして、これらの制御ゲート電極にそれぞれ電圧ＩＮ１〜ＩＮｎが入力されることにより、ＮＡＮＤ動作をする。
【００５０】
以上説明したように、本発明の各実施形態によれば、微細化が容易で、電流駆動力が大きなニューロン素子を提供することができる。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態によるニューロン素子の平面図。
【図２】第１実施形態によるニューロン素子の断面図。
【図３】第１実施形態によるニューロン素子の断面図。
【図４】第１実施形態によるニューロン素子の断面図。
【図５】第１実施形態によるニューロン素子の等価回路図。
【図６】第１実施形態によるニューロン素子の製造工程を示す断面図。
【図７】第１実施形態によるニューロン素子の製造工程を示す図。
【図８】第１実施形態によるニューロン素子の製造工程を示す図。
【図９】第１実施形態によるニューロン素子の製造工程を示す図。
【図１０】第２実施形態によるニューロン素子の平面図。
【図１１】第２実施形態によるニューロン素子の断面図。
【図１２】第２実施形態の変形例によるニューロン素子の断面図。
【図１３】第２実施形態によるニューロン素子の製造工程を示す図。
【図１４】第２実施形態によるニューロン素子の製造工程を示す図。
【図１５】第２実施形態によるニューロン素子の製造工程を示す図。
【図１６】第２実施形態によるニューロン素子の製造工程を示す図。
【図１７】第２実施形態によるニューロン素子の製造工程を示す図。
【図１８】第２実施形態によるニューロン素子の製造工程を示す図。
【図１９】第３実施形態によるニューロン素子の断面図。
【図２０】第３実施形態によるニューロン素子の製造工程を示す断面図。
【図２１】第３実施形態によるニューロン素子の製造工程を示す断面図。
【図２２】第３実施形態によるニューロン素子の製造工程を示す断面図。
【図２３】従来の素子のみで形成したｎ入力ＮＡＮＤロジックの回路図。
【図２４】本発明の一実施形態のニューロン素子で形成したｎ入力ＮＡＮＤロジックの回路図。
【符号の説明】
【００５２】
２  支持基板
４  埋め込み絶縁膜
６  板状の半導体層（ＳＯＩ層）
６ａ  チャネル領域
６ｂ  ソース領域
６ｃ  ドレイン領域
８  保護膜
１０  ゲート絶縁膜
１２  浮遊ゲート電極
１２ａ  第１部分
１２ｂ  第２部分
１２ｃ  第３部分
１４  電極間絶縁膜
１６１  制御ゲート電極
１６２  制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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