(57)【要約】【課題】少数のＭＯＳで構成することができ、優れた特性を得ることができる、３値論理インバータ回路を提供すること。【解決手段】ＭＯＳｅｐ１、ｇｐ２、ｂｐ３のサブストレート端子を第１の基板電圧に接続し、ＭＯＳｂｎ１、ｂｎ２、ｇｎ３のＭＯＳのサブストレート端子を第２の基板電圧に接続し、ＭＯＳｅｐ１、ｂｐ３のソース側を第１の信号電圧に接続し、ＭＯＳｂｎ１、ｂｎ２のソース側を第２の信号電圧に接続する。さらに、ＭＯＳｇｎ３のソース側を第３の信号電圧に接続し、ＭＯＳｇｐ２のソース側をＭＯＳｂｐ３のドレイン側に接続し、ＭＯＳｇｐ２又はＭＯＳｂｎ２のドレイン側を出力節点とする。【選択図】図８
2008016938.tif 000002
【特許請求の範囲】
【請求項１】
第１から第３のエンハンスメント型ｐＭＯＳと、
第４から第６のエンハンスメント型ｎＭＯＳとを備え、
前記第１から前記第３のＭＯＳのサブストレート端子を第１の基板電圧に接続し、
前記第４から前記第６のＭＯＳのサブストレート端子を第２の基板電圧に接続し、
前記第１から前記第３のＭＯＳのうち、いずれか２つのＭＯＳのソース端子を第１の信号電圧に接続し、
前記第４から前記第６のＭＯＳのうち、いずれか２つのＭＯＳのソース端子を第２の信号電圧に接続し、
前記第１の信号電圧と前記第２の信号電圧とのいずれにもソース端子が接続されていない２つのＭＯＳのうち、いずれか一つのＭＯＳのソース端子を第３の信号電圧に接続し、
前記第２のＭＯＳのソース端子を前記第３のＭＯＳのドレイン端子に接続するか、又は、前記第５のＭＯＳのソース端子を前記第６のＭＯＳのドレイン端子に接続し、
前記第２のＭＯＳ又は前記第５のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする３値論理インバータ回路。
【請求項２】
前記第１及び前記第３のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第４及び前記第５のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第６のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第２のＭＯＳのソース端子を前記第３のＭＯＳのドレイン端子に接続したこと、
を特徴とする請求項１に記載の３値論理インバータ回路。
【請求項３】
前記第１及び前記第２のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第４及び前記第６のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第３のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第５のＭＯＳのソース端子を前記第６のＭＯＳのドレイン端子に接続したこと、
を特徴とする請求項１に記載の３値論理インバータ回路。
【請求項４】
前記第１の基板電圧はＶｍａｘであり、
前記第２の基板電圧はＶｍｉｎであり、
前記第１の信号電圧はＶ１，ｍａｘであり、
前記第２の信号電圧はＶ０，ｍｉｎ、であり、かつ、
前記第３の信号電圧はＶＧＮＤであること、
を特徴とする請求項１から３のいずれか一項に記載の３値論理インバータ回路。
【請求項５】
前記第１から第６のＭＯＳのソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の条件１及び条件２を満たすこと、
条件１：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）、
条件２：Ｖｇｎ（Ｃ０）＞０、Ｖｇｐ（‐Ｃ１）＜０（ここで、Ｃ０、Ｃ１＝信号電圧定義の定数）、
を特徴とする請求項１から４のいずれか一項に記載の３値論理インバータ回路。
【請求項６】
前記しきい電圧Ｖｂｐ、Ｖｂｎ、Ｖｅｐ、Ｖｅｎ、Ｖｇｐ、Ｖｇｎを、
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、及び、
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
（ここで、γ及びΦｆは当該３値論理インバータ回路の製造プロセスにより決まる定数）としたこと、
を特徴とする請求項５に記載の３値論理インバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、３値論理系演算を行なうための３値論理プロセッサに用いることができる、３値論理インバータ回路に関する。
【背景技術】
【０００２】
半導体集積回路は、主として、０又は１にて表現される２値論理信号を対象にしており、このような半導体集積回路に実装される組合せ論理回路も、２値論理系を処理するために設計されている。
【０００３】
ここで、半導体集積回路のチップ面積は、組合せ論理回路上に実装されるゲート数やゲート間の配線数の影響を受けるため、チップ面積の使用効率を向上させて半導体集積回路の小型化や多機能化を図るためには、ゲート数を少なくすることが好ましい。そこで、近年では、半導体集積回路の論理を３論理値以上に多値化する多値化技術が提案されている。このような多値化技術を用いた場合には、各ゲートによる情報処理能力を向上させることができ、ゲート数やゲート間の配線数を低減して、半導体集積回路の小型化や多機能化を図ることができる。
【０００４】
このような３値論理系演算を行うための３値論理プロセッサを製造するためには、ＮＯＴ演算処理を行う３値論理インバータ回路（ＮＯＴゲート回路、Ｔｒｉｎａｒｙ  Ｉｎｖｅｒｔｅｒ  Ｃｉｒｃｕｉｔ）が必要になる。このような３値論理インバータ回路は、一般的に、複数のＭＯＳ（金属酸化膜半導体、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を組み合わせて構成されている。例えば、従来から、ＭＯＳを複数個組み合わせて構成される３値論理インバータ回路が開示されている（例えば、特許文献１〜７参照）。
【０００５】
【特許文献１】米国特許第６１３３７５４号明細書
【特許文献２】米国特許第４５１８８７５号明細書
【特許文献３】ソビエト社会主義連邦共和国特許第１２６２６９４号明細書
【特許文献４】ソビエト社会主義連邦共和国特許第１２６２６９５号明細書
【特許文献５】米国特許第３６６０６７８号明細書
【特許文献６】特開２００４−３２７０２号公報
【特許文献７】特許第３７２１３７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これら従来の３値論理インバータ回路は、製造プロセスや特性等の面において、種々の問題を含んでいた。例えば、特許文献１、２の３値論理インバータ回路は、デプレッション型ＭＯＳを含んで構成されているため、製造プロセスが増えるという問題がある。さらに、特許文献２の３値論理インバータ回路は、Ｉ−Ｖ特性に依存するという問題がある。また、特許文献３〜６の３値論理インバータ回路は、抵抗を含んで構成されているため、静止時の電流量が増えるという問題がある。また、特許文献６の３値論理インバータ回路は、出力端子の開放（Ｈｉｇｈ−Ｉｍｐｅｄａｎｃｅ状態）があるので、この状態をどのようにカバーするのかが問題になる。さらに、特許文献７の３値論理インバータ回路は、Ｐ型ＭＯＳとＮ型ＭＯＳの導通状態におけるチャンネル抵抗値が等しいので、基板効果以外の特性が要求されることになる。
【０００７】
本発明は、上記に鑑みてなされたものであって、少数のＭＯＳで構成することができ、従来より優れた特性を発揮することができる、３値論理インバータ回路を提供すること等を目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、請求項１に記載の３値論理インバータ回路は、第１から第３のエンハンスメント型ｐＭＯＳと、第４から第６のエンハンスメント型ｎＭＯＳとを備え、前記第１から前記第３のＭＯＳのサブストレート端子を第１の基板電圧に接続し、前記第４から前記第６のＭＯＳのサブストレート端子を第２の基板電圧に接続し、前記第１から前記第３のＭＯＳのうち、いずれか２つのＭＯＳのソース端子を第１の信号電圧に接続し、前記第４から前記第６のＭＯＳのうち、いずれか２つのＭＯＳのソース端子を第２の信号電圧に接続し、前記第１の信号電圧と前記第２の信号電圧とのいずれにもソース端子が接続されていない２つのＭＯＳのうち、いずれか一つのＭＯＳのソース端子を第３の信号電圧に接続し、前記第２のＭＯＳのソース端子を前記第３のＭＯＳのドレイン端子に接続するか、又は、前記第５のＭＯＳのソース端子を前記第６のＭＯＳのドレイン端子に接続し、前記第２のＭＯＳ又は前記第５のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【０００９】
請求項２に記載の３値論理インバータ回路は、請求項１に記載の３値論理インバータ回路において、前記第１及び前記第３のＭＯＳのソース端子を第１の信号電圧に接続し、前記第４及び前記第５のＭＯＳのソース端子を第２の信号電圧に接続し、前記第６のＭＯＳのソース端子を第３の信号電圧に接続し、前記第２のＭＯＳのソース端子を前記第３のＭＯＳのドレイン端子に接続したこと、を特徴とする。
【００１０】
請求項３に記載の３値論理インバータ回路は、請求項１に記載の３値論理インバータ回路において、前記第１及び前記第２のＭＯＳのソース端子を第１の信号電圧に接続し、前記第４及び前記第６のＭＯＳのソース端子を第２の信号電圧に接続し、前記第３のＭＯＳのソース端子を第３の信号電圧に接続し、前記第５のＭＯＳのソース端子を前記第６のＭＯＳのドレイン端子に接続したこと、を特徴とする。
【００１１】
請求項４に記載の３値論理インバータ回路は、請求項１から３のいずれか一項に記載の３値論理インバータ回路において、前記第１の基板電圧はＶｍａｘであり、前記第２の基板電圧はＶｍｉｎであり、前記第１の信号電圧はＶ１，ｍａｘであり、前記第２の信号電圧はＶ０，ｍｉｎ、であり、かつ、前記第３の信号電圧はＶＧＮＤであること、を特徴とする。
【００１２】
請求項５に記載の３値論理インバータ回路は、請求項１から４のいずれか一項に記載の３値論理インバータ回路において、前記第１から第６のＭＯＳのソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の条件１及び条件２を満たすこと、条件１：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）、条件２：Ｖｇｎ（Ｃ０）＞０、Ｖｇｐ（‐Ｃ１）＜０（ここで、Ｃ０、Ｃ１＝信号電圧定義の定数）、を特徴とする。
【００１３】
請求項６に記載の３値論理インバータ回路は、請求項５に記載の３値論理インバータ回路において、前記しきい電圧Ｖｂｐ、Ｖｂｎ、Ｖｅｐ、Ｖｅｎ、Ｖｇｐ、Ｖｇｎを、
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、及び、
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
（ここで、γ及びΦｆは当該３値論理インバータ回路の製造プロセスにより決まる定数）としたこと、を特徴とする。
【発明の効果】
【００１４】
本発明によれば、少数のＭＯＳを用いて３値論理インバータ回路を構成でき、製造プロセスの簡易化を図ることができると共に、種々の特性上の利点を有する。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、この発明に係る実施の形態を詳細に説明する。まず、〔Ｉ〕本実施の形態における３値論理系の前提事項を説明した後、〔ＩＩ〕この前提下における、本実施の形態に係る３値論理インバータ回路の具体的内容について説明し、〔ＩＩＩ〕最後に、本実施の形態に対する変形例について説明する。
【００１６】
〔Ｉ〕本実施の形態における３値論理系の前提事項
まず、本実施の形態における３値論理系の前提になる事項について説明する。最初に、３値論理の基本演算について説明する。図１には、２値論理ゲートと３値論理ゲートとの対応を示す。２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴは、真理値｛１，０｝を用いて、図１の上段に示すように表現できる。これら２値論理ゲートの真理値｛１，０｝に加えて、第３の真理値｛ＮＩＬ｝の意味付けを、論理ゲートの入力に対しては「入力なし」、出力に対しては「出力なし」とすると、２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴの各々は、図１の下段に示す様な３値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴに拡張できる（本願出願人による特開２０００−２６１３０９号公報（特許第３４３６８９３号）参照。以下、参考文献１）。
【００１７】
３値論理系におけるこの様な演算セットは、２値論理系における演算セットの性質のかなりの部分を継承しており、自己帰還的な配線を持たない２値の組合せ論理回路全てを３値化可能にする。本実施の形態においては、この様な３値の基本演算セットを前提として、３値論理インバータ回路をＭＯＳを用いて構成する。
【００１８】
（信号電圧定義）
次に、３値論理で使用する真理値｛１，ＮＩＬ，０｝のそれぞれに対して割り当てられる配線上の電圧の定義について説明する。図２は、信号電圧定義を示す図である。割り当て方は、｛ＮＩＬ｝をグランド電位として、プラス側を｛１｝、マイナス側を｛０｝に、グランド電位に対して図示のように割り当てる。この図２の斜線部は正常信号の電圧帯を示す。ここで、ａ１，ａｎｉｌ，ａ０は正常信号の電圧幅、ｂｄｐ，ｂｅｎ，ｂｅｐ，ｂｄｎは信号値の定まらないバッファ領域の電圧幅、ｃ１，ｃ０は参照電圧とＭＯＳの基板電圧の差とする。｛ＮＩＬ｝の電圧帯は〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ〕、｛１｝の電圧帯は〔Ｖ１，ｍｉｎ，Ｖ１，ｍａｘ〕、｛０｝の電圧帯は〔Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ〕のそれぞれの区間となる。また定数ｂ＊＊（＊＊＝ｄｐ、ｅｎ、ｅｐ、ｄｎ）は、ＭＯＳの製造過程で生じるしきい電圧のバラツキを吸収できる様に定めるものとする。Ｃ１、Ｃ０は方形波入力に対する応答波形に発生するオーバーシュートがＶｍａｘもしくはＶｍｉｎを越えて基板電流とならない程度の大きさに取る。また、このオーバーシュートを抑える為には出力端子に適当な容量を付加するか、このゲート回路の出力をゲート入力とするＭＯＳのゲート容量を使うか、両方を併用する。
【００１９】
（基本素子）
次に、３値論理インバータ回路で使用する基本素子について説明する。ここでは、８種類のそれぞれしきい電圧の異なるＭＯＳを採用する。図３には、各基本素子のシンボルと、各基本素子における各端子に対応する典型的な電圧値を示す。ここで、ｄｐとｄｎはデプレッション型を意味する。ここでは、基板効果の式を以下の式（１）〜（８）のように取る。
【００２０】
Ｖｄｐ＝Ｖｄｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（１）
Ｖｄｎ＝Ｖｄｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（２）
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（３）
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（４）
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（５）
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（６）
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（７）
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（８）
【００２１】
上記式（１）〜（８）において、左辺は８種のＭＯＳそれぞれのしきい電圧であり、右辺第一項は基板効果がない時のしきい電圧である。γ、Φｆはプロセスにより決まる定数であり、便宜的に８種のＭＯＳで同じ記号にそろえてある。Ｖ＊ｂはソース−サブストレート間電圧Ｖｓｂ、もしくはドレイン−サブストレート間電圧Ｖｄｂを意味する。ＭＯＳ構造の対称性を前提とすると、ソースとドレインは対等の扱いになる。また、Ｖ＊ｂがＶｓｂの場合、左辺のしきい電圧はソース側から見込んだ解釈となり、Ｖ＊ｂがＶｄｂの場合、左辺のしきい電圧はドレイン側から見込んだ解釈になる。さらに、式（１）〜（８）において、左辺はＶ＊ｂの関数であるから、左辺のしきい電圧はたとえばＶｄｐ（Ｖ＊ｂ）の様に表記出来る。
【００２２】
ここで８種のＭＯＳのしきい電圧が以下の式（９）〜（１６）の右側の開区間の内部に来る様に定めると、任意の組合せ論理回路の実現に必要な３値論理ゲートの回路の動作が直流特性から数学的に保証される。
【００２３】
式（９）：
Ｖｄｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖ１，ｍｉｎ‐ＶＧＮＤ‐ｂｄｐ，Ｖ１，ｍｉｎ‐ＶＧＮＤ）
式（１０）：
Ｖｄｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖ０，ｍａｘ‐ＶＧＮＤ，Ｖ０，ｍａｘ‐ＶＧＮＤ＋ｂｄｎ）
式（１１）：
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）
式（１２）：
Ｖｅｎ（Ｃ０）⊂（Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｅｎ）
式（１３）：
Ｖｂｐ（‐Ｃ１）⊂（Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ，Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ）
式（１４）：
Ｖｂｎ（Ｃ０）⊂（Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ）
式（１５）：
Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ）
式（１６）：
Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ）
【００２４】
ここで、式（９），（１０），（１５），（１６）の左辺は、ｄｐ、ｇｐもしくはｄｎ、ｇｎのアース側から見込んだしきい電圧を意味しており、アース側端子の電圧をＶＧＮＤとおいた場合に該当する。また、式（１１）〜（１４）の左辺は、ｅｐ、ｂｐもしくはｅｎ、ｂｎのソース側から見込んだしきい電圧に該当する。
【００２５】
また、基板効果の取り扱いは、以下の性質以外は本質的に必要としない。
【００２６】
Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）・・・（１７）
（ここで、＊＊＝ｄｐ、ｄｎ、ｅｐ、ｅｎ、ｂｐ、ｂｎ、ｇｐ、ｇｎ）
【００２７】
Ｖｇｎ（Ｃ０）＞０・・・（１８）
【００２８】
Ｖｇｐ（‐Ｃ１）＜０・・・（１９）
【００２９】
ＭＯＳのＯＮ／ＯＦＦの判定条件は、ひとつのＭＯＳについてソース側から見込んだしきい電圧Ｖ＊＊（Ｖｓｂ）と、ドレイン側から見込んだしきい電圧Ｖ＊＊（Ｖｄｂ）の両方で考え、以下の様になる。
【００３０】
（＊ｐのＯＮ条件）
Ｖｇｓ＜Ｖ＊ｐ（Ｖｓｂ）∪Ｖｇｄ＜Ｖ＊ｐ（Ｖｄｂ）・・・（２０）
【００３１】
（＊ｐのＯＦＦ条件）
Ｖｇｓ＞Ｖ＊ｐ（Ｖｓｂ）∩Ｖｇｄ＞Ｖ＊ｐ（Ｖｄｂ）・・・（２１）
【００３２】
（＊ｎのＯＮ条件）
Ｖｇｓ＞Ｖ＊ｎ（Ｖｓｂ）∪Ｖｇｄ＞Ｖ＊ｎ（Ｖｄｂ）・・・（２２）
【００３３】
（＊ｎのＯＦＦ条件）
Ｖｇｓ＜Ｖ＊ｎ（Ｖｓｂ）∩Ｖｇｄ＜Ｖ＊ｎ（Ｖｄｂ）・・・（２３）
【００３４】
ここで、Ｖｇｓはゲート−ソース間電圧、Ｖｇｄはゲート−ドレイン間電圧である。ＯＦＦの条件はＯＮの条件と異なり、２つの不等式の交わりの為判定に手間がかかる。それに比べてＯＮの条件は２つの不等式の結びの為どちらかが確認出来れば良い。
【００３５】
また、ＯＦＦ⇔ＯＮの遷移点上の判定については、どのＭＯＳについても以下の式（２４）を用いる。イコールは電子工学的にはありえないとする考え方を本証明では取らず、＞、＜、＝のすべての場合を尽くす形で考慮する。また、ＯＮでもＯＦＦでもない状態をＴＲＡＮＳＩＥＮＴとする。
【００３６】
Ｖｇ＊＝Ｖ＊＊（Ｖ＊ｂ）・・・（２４）
（ここで、＊＝ｓ、ｄ；＊＊＝ｄｐ、ｄｎ、ｅｐ、ｅｎ、ｂｐ、ｂｎ、ｇｐ、ｇｎ）
【００３７】
前記の式（２０）〜（２３）より、また、ド・モルガン則により、以下の判定条件が導かれる。本証明ではＭＯＳのＮＯＴ  ＯＮ、ＮＯＴ  ＯＦＦというステータスを用いる。
【００３８】
（＊ｐのＮＯＴ  ＯＮ条件）
Ｖｇｓ≧Ｖ＊ｐ（Ｖｓｂ）∩Ｖｇｄ≧Ｖ＊ｐ（Ｖｄｂ）・・・（２５）
【００３９】
（＊ｐのＮＯＴ  ＯＦＦ条件）
Ｖｇｓ≦Ｖ＊ｐ（Ｖｓｂ）∪Ｖｇｄ≦Ｖ＊ｐ（Ｖｄｂ）・・・（２６）
【００４０】
（＊ｎのＮＯＴ  ＯＮ条件）
Ｖｇｓ≦Ｖ＊ｎ（Ｖｓｂ）∩Ｖｇｄ≦Ｖ＊ｎ（Ｖｄｂ）・・・（２７）
【００４１】
（＊ｎのＮＯＴ  ＯＦＦ条件）
Ｖｇｓ≧Ｖ＊ｎ（Ｖｓｂ）∪Ｖｇｄ≧Ｖ＊ｎ（Ｖｄｂ）・・・（２８）
【００４２】
（基本素子動作）
次に、上記の各基本素子の動作について説明する。図４には、基本素子動作表を示す。この基本素子動作表の適用には以下のふたつの条件を必要とする。
【００４３】
（１）ソース電圧が表で指定する固定値である。
（２）ドレイン電圧が表で指定する閉区間内である。
【００４４】
まず、図４のｅｐの動きは以下の様にして証明される。
【００４５】
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）・・・（２９）（∵式（１１））
【００４６】
Ｉｎ＝Ｖｇ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕において、
Ｖｇｓ⊂〔Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｍａｘ‐Ｖ１，ｍａｘ〕・・・（３０）
Ｖｅｐ（Ｖｓｂ）＝Ｖｅｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）
＝Ｖｅｐ（‐Ｃ１）＜Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ
従って、Ｖｅｐ（Ｖｓｂ）＜Ｖｇｓでソース側ＯＦＦ。
【００４７】
ここで、〔＊，Ｖ１，ｍａｘ〕≦Ｖ１，ｍａｘ⇒Ｖｄ≦Ｖｓ⇒Ｖｇｄ≧Ｖｇｓ・・・（３１）
Ｖｄｂ≦Ｖｓｂ⇒Ｖｅｐ（Ｖｄｂ）≦Ｖｅｐ（Ｖｓｂ）・・・（３２）（∵式（１７））
式（３１）、（３２）およびソース側ＯＦＦより、
Ｖｅｐ（Ｖｄｂ）≦Ｖｅｐ（Ｖｓｂ）＜Ｖｇｓ≦Ｖｇｄ
従って、式（２１）より、Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕でｅｐはＯＦＦである。
【００４８】
Ｉｎ＝Ｖｇ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ〕において、
Ｖｇｓ⊂〔Ｖｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍａｘ＋ｂｄｎ‐Ｖ１，ｍａｘ〕
式（２９）より、Ｖｇｓ＜Ｖｅｐ（‐Ｃ１）＝Ｖｅｐ（Ｖｓｂ）
（∵Ｖ０，ｍａｘ＋ｂｄｎ＝Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）
従って、式（２０）より、Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ〕で、ｅｐはソース側ＯＮである。
【００４９】
この他、図４のｅｎ，ｄｐ，ｄｎ，ｂｐ，ｂｎ，ｇｐ，ｇｎのそれぞれについても、同様の考え方で動きを明らかに出来るが、その詳細は上記から自明であるため省略する。
【００５０】
（否定演算動作）
次に、否定演算動作について説明する。図５には否定演算動作表を示す。この図５の否定演算動作表の適用には以下の条件を必要とする。
【００５１】
（１）出力端子が次段のゲート入力かもしくは負荷容量のみと接続している。
【００５２】
ここでは、対象とする否定演算は、ＭＯＳ２個で可能なもののみである。８種のＭＯＳに対応して６種の２色出力（真理値が２種類しかない出力）の否定演算回路が可能である。“⇔”の部分では２個のＭＯＳが同時にＯＮであるか一方がＯＮであるかのどちらかである。図５については、図４の基本素子動作表の様な証明が介在する余地があるとは思われない。２値のインバータの考え方で直感的にも自明と思われる。
【００５３】
〔ＩＩ〕３値論理インバータ回路の具体的内容
次に、上記のような前提下において構成された、本実施の形態に係る３値論理インバータ回路の具体的内容について説明する。
【００５４】
（回路構成について）
本実施の形態に係る３値論理インバータ回路は、１入力ゲート回路であり、図６、図７の２つの入出力定義に対応する。図６の入出力定義に対応するゲート回路（以下、ｅＮ１０のゲート回路と称する）を図８に示し、図７の入出力定義に対応するゲート回路（以下、ｅ１０Ｎのゲート回路と称する）を図９に示す。これら図８、９において、ｂｐ、ｅｐ、ｇｐはエンハンスメント型ｐＭＯＳであり、ソース側は上側である。また、ｂｎ、ｅｎ、ｇｎはエンハンスメント型ｎＭＯＳであり、ソース側は下側である。
【００５５】
図８のｅＮ１０のゲート回路は、ｅｐ１とｇｐ２とｂｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｂｎ１とｂｎ２とｇｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続して構成している。また、ｅｐ１とｂｐ３のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｂｎ１とｂｎ２のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｎ３のソース側は信号電圧ＶＧＮＤに接続し、ｇｐ２のソース側はｂｐ３のドレイン側に接続している。出力節点Ｏｕｔはｇｐ２もしくはｂｎ２のドレイン側とする。ここで、ｅｐ１、ｇｐ２、ｂｐ３、ｂｎ１、ｂｎ２、ｇｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００５６】
図９のｅ１０Ｎのゲート回路は、ｂｐ１とｂｐ２とｇｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｅｎ１とｇｎ２とｂｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続して構成している。また、ｂｐ１とｂｐ２のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｅｎ１とｂｎ３のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｐ３のソース側は信号電圧ＶＧＮＤに接続し、ｇｎ２のソース側はｂｎ３のドレイン側に接続している。出力節点Ｏｕｔはｂｐ２もしくはｇｎ２のドレイン側とする。ここで、ｂｐ１、ｂｐ２、ｇｐ３、ｅｎ１、ｇｎ２、ｂｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００５７】
これら６種のＭＯＳの、ソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の２条件を満たす時、直流特性上の動作が保証される。
【００５８】
（条件１）：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）
（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）
（条件２）：Ｖｇｎ（Ｃ０）＞０、Ｖｇｐ（‐Ｃ１）＜０
（ここで、Ｃ０、Ｃ１＝信号電圧定義の定数）
このうち、条件１はしきい電圧がソース−サブストレート間電圧に対して単調増加の基板効果特性を表わしている。また、条件２はｇｎのしきい電圧がプラスであり、ｇｐのしきい電圧がマイナスである事を概ね表わしている。
【００５９】
これら６種のＭＯＳのソース−サブストレート間電圧に対応するしきい電圧は、製造時に発生するばらつきをも含めて、以下の６つの式の右辺で示す区間内にあれば良い。また、各式より、各ＭＯＳの基板バイアスゼロ時のしきい電圧を計算により定める事も可能である。
【００６０】
Ｖｂｐ（‐Ｃ１）⊂（Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ，Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ）
Ｖｂｎ（Ｃ０）⊂（Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ）
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）
Ｖｅｎ（Ｃ０）⊂（Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｅｎ）
Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ）
Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ）
【００６１】
（動作証明−ｅＮ１０のゲート回路）
次に、このように構成された３値論理インバータ回路の動作証明を行う。まず、ｅＮ１０のゲート回路の動作を、ＭＯＳの直流特性から数学的に証明する。図１０、１１はこの動作照明のためのマトリックス、図１２はこの動作照明のための部分マトリックスである。ここでは、信号電圧（Ｉｎ）を図２の横線で示した区間で区切り、各ＭＯＳのＯＮ／ＯＦＦ状態を区間毎に吟味する。図１０〜１１において、各ＭＯＳの状態は「ＯＮ」、「ＯＦＦ」、「ＮＯＴ  ＯＮ」、「ＮＯＴ  ＯＦＦ」のいずれかであり、空欄はＯＦＦ⇔ＯＮの遷移点を含むかもしくはゲート回路の機能を説明する上で判定の必要のない部分を示す。
【００６２】
動作証明の為に以下のふたつの前提を用いる。それぞれ出力限定則、遷移点則と名づける。
（出力限定則）直流特性上はＯｕｔ⊂〔最小参照電圧，最大参照電圧〕である。
（遷移点則）ＭＯＳの４端子のうち１端子でも入力電圧の変動を伝える変動端子がある場合、ＯＮ⇔ＯＦＦ間の遷移は入力電圧の数直線上の点となり、その点はＭＯＳのＯＮとＯＦＦの状態にはさまれている。
ここで、出力限定則について補足すると、本ゲート回路の最小参照電圧はＶ０，ｍｉｎであり、最大参照電圧はＶ１，ｍａｘである。遷移点則の変動端子について補足すると、本ゲート回路のｅｐ１、ｂｎ１、ｂｐ３、ｇｎ３の変動端子はゲートであり、入力電圧が直接変動要因となっている。
【００６３】
証明の目的は以下のふたつの条件の成立を保証することである。以下に示す通り、入出力条件はゲート回路毎の入出力定義である。また電圧安定条件が成り立たないと直流特性による考察の結果が寄生容量を持つ実際の回路の動きと大きく乖離する恐れがある。孤立した出力端子の電圧値は直流特性からの予測が非常に難しい。
（入出力条件）：Ｉｎが｛１｝である時Ｏｕｔが｛ＮＩＬ｝、Ｉｎが｛ＮＩＬ｝である時Ｏｕｔが｛１｝、Ｉｎが｛０｝である時Ｏｕｔが｛０｝。
（電圧安定条件）：Ｉｎが〔Ｖｍｉｎ，Ｖｍａｘ〕のあらゆる電圧値において、出力端子Ｏｕｔが参照電圧から孤立する事がない。
【００６４】
更に上記ふたつの条件の成立の度合いをｗｅａｋとｆｕｌｌの２段階に分ける。条件成立にＭＯＳのＯＮとＯＦＦだけが関与する場合をｆｕｌｌとし、ＮＯＴ  ＯＮをＯＦＦ、ＮＯＴ  ＯＦＦをＯＮと割り切る判断が入る場合をｗｅａｋとする。この考え方により証明は２段階に分かれ、ｗｅａｋな条件成立を残す第一段階の結果を図１０に示し、ｗｅａｋな条件を遷移点則によりｆｕｌｌに強化した第二段階の最終結果を図１１に示す。
【００６５】
（動作証明−ｅＮ１０のゲート回路−図１０まで）
まず、図１０までの直流特性による動作証明を行なう。
【００６６】
（動作証明−ｅＮ１０のゲート回路−図１０まで−Ｖｅｐ‐ｂｎの動き）
Ｖｅｐ−ｂｎは図８の回路図でｅｐ１のドレインもしくはｂｎ１のドレインの電圧値を意味する。ｅｐ１とｂｎ１より成り立つインバータの出力が全てゲート入力となっている。従って否定演算動作表を適用出来る。・・・（３３）
【００６７】
（動作証明−ｅＮ１０のゲート回路−図１０まで−ｂｎ２の動き）
ソース電圧Ｖｓ＝Ｖ０，ｍｉｎ、
ドレイン電圧Ｖｄ＝Ｏｕｔ＝〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕（∵出力限定則）。
従って基本素子動作表を適用出来る。但し入力はＶｅｐ−ｂｎである。・・・（３４）
【００６８】
（動作証明−ｅＮ１０のゲート回路−図１０まで−ｂｐ３の動き）
ソース電圧Ｖｓ＝Ｖ１，ｍａｘ、ところがドレイン電圧ＶｄがＯｕｔでない為、基本素子動作表を必ずしも適用出来ない。
Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ〕において、
Ｖｇｓ＝Ｉｎ−Ｖ１，ｍａｘ⊂〔Ｖｍｉｎ‐Ｖ１，ｍａｘ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ‐Ｖ１，ｍａｘ〕・・・（３５）
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＞Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ（∵式（１３））・・・（３６）
従って、（３５），（３６）より、
Ｖｎｉｌ，ｍａｘ＋ｂｅｎ＝Ｖ１，ｍｉｎ‐ｂｄｐだから、
Ｖｇｓ＜Ｖｂｐ（Ｖｓｂ）でソース側ＯＮ。・・・（３７）
【００６９】
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、
Ｖｇｓ＝Ｉｎ−Ｖ１，ｍａｘ⊂〔Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｍａｘ‐Ｖ１，ｍａｘ〕
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＜Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ  （∵式（１３））
従って、Ｖｇｓ＞Ｖｂｐ（Ｖｓｂ）となり、ソース側ＯＦＦ。・・・（３８）
従って、仮にＯＮとすると、ドレイン側でのＯＮしかありえない。
【００７０】
この時、Ｖｄが不定でなくなり、Ｖｄ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕
⇒Ｖｇｄ⊂〔Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｍａｘ‐Ｖ０，ｍｉｎ〕・・・（３９）
Ｖｂｐ（Ｖｄｂ）⊂〔Ｖｂｐ（Ｖ０，ｍｉｎ‐Ｖｍａｘ），Ｖｂｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕
≦Ｖｂｐ（‐Ｃ１）（∵式（１７））
＜Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ・・・（４０）（∵式（１３））
（３９），（４０）より、Ｖｇｄ＞Ｖｂｐ（Ｖｄｂ）でドレイン側ＯＦＦの矛盾。
従って、ｂｐ３は、Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕でＯＮではありえない。・・・（４１）
【００７１】
（動作証明−ｅＮ１０のゲート回路−図１０まで−ｇｐ２の動き）
Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ〕において、Ｖｇ＝Ｖｅｐ−ｂｎ＝Ｖ１，ｍａｘ
ｂｎ２  ＯＮ、ｂｐ３  ＯＮが既に証明済である。
従って、ｇｐ２のソース電圧Ｖｓ、ドレイン電圧Ｖｄとも不定にはならず、
Ｖｓ，Ｖｄ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕。
従って、Ｖｇｓ，Ｖｇｄ⊂〔０，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕≧０
Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）
⊂〔Ｖｇｐ（Ｖ０，ｍｉｎ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕（∵式（１７））
≦Ｖｇｐ（‐Ｃ１）＜０（∵式（１９））
Ｖｇｓ，Ｖｇｄ＞Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）でｇｐ２はＯＦＦである。・・・（４２）
【００７２】
（動作証明−ｅＮ１０のゲート回路−図１０まで−ｇｎ３の動き）
Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、
Ｖｇｓ⊂〔Ｖｍｉｎ‐ＶＧＮＤ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ（∵式（１６））
従って、Ｖｇｓ＜Ｖｇｎ（Ｖｓｂ）でソース側ＯＦＦ。・・・（４３）
【００７３】
Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ〕において、ｇｐ２  ＯＦＦ、ｂｐ３  ＯＮは既に証明済である。
であるならば、ｇｎ３のドレイン電圧Ｖｄについて、Ｖｄ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕
⇒Ｖｇｄ⊂〔Ｖｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍａｘ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｄｂ）⊂〔Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ），Ｖｇｎ（Ｖ１，ｍａｘ‐Ｖｍｉｎ）〕（∵式（１７））
≧Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ（∵式（１６））
従って、Ｖｇｄ＜Ｖｇｎ（Ｖｄｂ）でドレイン側ＯＦＦ。・・・（４４）
（４３），（４４）より、
Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ〕でｇｎ３はＯＦＦである。・・・（４５）
Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、
ｂｎ２  ＯＦＦ、ｂｐ３  ＯＮが既に証明済であるから、ドレイン側電圧Ｖｄについて、
Ｖｄ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕⇒Ｖｇｄ⊂〔Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ〕
【００７４】
また、Ｖｇｎ（Ｖｄｂ）⊂〔Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ），Ｖｇｎ（Ｖ１，ｍａｘ‐Ｖｍｉｎ）〕∵式（１７）
≧Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ（∵式（１６））
従って、Ｖｇｄ＜Ｖｇｎ（Ｖｄｂ）でドレイン側ＯＦＦ・・・（４６）
（４３），（４６）より、
ｇｎ３はＩｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ〕でＯＦＦ。・・・（４７）
【００７５】
Ｉｎ⊂〔Ｖ１，ｍｉｎ‐ｂｄｐ，Ｖｍａｘ〕において、
Ｖｇｓ⊂〔Ｖ１，ｍｉｎ‐ｂｄｐ‐ＶＧＮＤ，Ｖｍａｘ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＜Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ（∵式（１６））
上記２式より、Ｖ１，ｍｉｎ‐ｂｄｐ＝Ｖｎｉｌ，ｍａｘ＋ｂｅｎであるから、
Ｖｇｓ＞Ｖｇｎ（Ｖｓｂ）でソース側ＯＮとなる。・・・（４８）
【００７６】
（動作証明−ｅＮ１０のゲート回路−図１０まで−再びｇｐ２について）
Ｉｎ⊂〔Ｖ１，ｍｉｎ‐ｂｄｐ，Ｖｍａｘ〕において、既にｇｎ３  ＯＮ、ｂｎ２  ＯＦＦが明らかである。
従って、ｇｐ２のソース側について、Ｖｓ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕
⇒Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｓｂ）⊂〔Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕（∵式（１７））
≧Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
従って、Ｖ０，ｍｉｎ＜Ｖｎｉｌ，ｍｉｎ‐ｂｅｐであるから、
Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）でソース側ＯＮ・・・（４９）
【００７７】
Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ〕において、既にｂｐ３  ＯＮ、ｂｎ２  ＯＦＦが明らか。
従って、ｇｐ２のソース側について、Ｖｓ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕。
ならば、命題（４９）の場合と同様の考え方で、
Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）でソース側ＯＮ。・・・（５０）
【００７８】
（動作証明−ｅＮ１０のゲート回路−図１０まで−電圧安定条件について）
次に、以下の式（５１）の入力電圧区間における、ｇｐ２＆ｂｐ３とｂｎ２による電圧安定条件の成立について検討する。
Ｉｎ⊂〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕・・・（５１）
【００７９】
図１０、１１のマトリックス上表記のない以下のポイントにまず着目する。
Ｖｅｐ−ｂｎ＝Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ＝Ｖ０，ｍａｘ＋ｂｄｎ
以後“Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ”にて論述する。
Ｖｅｐ−ｂｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ，Ｖ１，ｍａｘ〕において、ｂｎ２において、
Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖ０，ｍｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｂｎ（Ｖｓｂ）＝Ｖｂｎ（Ｃ０）＜Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ（∵式（１４））
従って、Ｖｇｓ＞Ｖｂｎ（Ｖｓｂ）でソース側ＯＮ。
【００８０】
つまり、Ｉｎ⊂〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕＆Ｖｅｐ−ｂｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ，Ｖ１，ｍａｘ〕でｂｎ２はソース側ＯＮ。・・・（５２）
Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕において、
まず、式（５１）より、この領域でｂｐ３はＯＮである。
従って、仮にｇｐ２  ＯＦＦとすると、ｇｐ２のソース電圧Ｖｓ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕。
従って、Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｓｂ）⊂〔Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕（∵式（１７））
≧Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
従って、Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）となり、ソース側ＯＮの矛盾。
【００８１】
従って、Ｉｎ⊂〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕＆Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕でｇｐ２はＮＯＴ  ＯＦＦ。・・・（５３）
Ｖｅｐ−ｂｎが出力限定則（Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕）に従う事、
Ｉｎ＝〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕でｂｐ３がＯＮである事（図１０）、
および（５２），（５３）より、
Ｉｎ＝〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕で、ｇｐ２＆ｂｐ３とｂｎ２によるｗｅａｋな電圧安定条件が成り立つ事になる。・・・（５４）
【００８２】
（動作証明−ｅＮ１０のゲート回路−図１０〜１１−ｂｐ３のＮＯＴ  ＯＮの消去）
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、
ｂｐ３はＮＯＴ  ＯＮである。・・・（５５）（∵図１０もしくは命題（４１））
また、ゲートが変動端子である。
従って、Ｉｎ⊂（Ｖ１，ｍｉｎ，Ｖｍａｘ）に遷移点があるとすると、遷移点則によりその両側をＯＮとＯＦＦのステータスにはさまれている。
これは（５５）のＮＯＴ  ＯＮと矛盾する。
よって、Ｉｎ⊂（Ｖ１，ｍｉｎ，Ｖｍａｘ）はＴＲＡＮＳＩＥＮＴでない。・・・（５６）
【００８３】
（５５），（５６）より、Ｉｎ⊂（Ｖ１，ｍｉｎ，Ｖｍａｘ）はＯＦＦである。・・・（５７）
更に、遷移の方向性も考えると、Ｉｎ＝ＶｍａｘもＯＦＦである。・・・（５８）
【００８４】
（動作証明−ｅＮ１０のゲート回路−図１０〜１１−電圧安定条件の強化）
ここまでで、以下の入力電圧区間における電圧安定条件の成立度がｗｅａｋである。
Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）・・・（５９）
以降、この領域において電圧安定条件の成立度が実はｆｕｌｌである事を示していく。
【００８５】
（動作証明−ｅＮ１０のゲート回路−図１０〜１１−電圧安定条件の強化−Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）の領域について）
この領域については、Ｖｅｐ−ｂｎにより線形に展開されたマトリックス（図１２）を用意する。
この様な展開はＶｅｐ−ｂｎに対する出力限定則の成立により可能となる。また、これに対して図１０、１１は入力Ｉｎに対して線形に展開されていると考える事が出来る。
Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ）の開区間にｇｐ２の遷移点がある場合、これに対してＶｅｐ−ｂｎを入力とした遷移点則が適用出来る。従って、両端をＯＮとＯＦＦにはさまれており、対応する閉区間でＮＯＴ  ＯＦＦである事と矛盾する。
従って、Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ）でｇｐ２はＴＲＡＮＳＩＥＮＴではない。
図１２より、ｇｐ２はＮＯＴ  ＯＦＦであるから、Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ）でｇｐ２はＯＮである。
従って、図１２の※２の部分と合わせて、電圧安定条件の成立度はｆｕｌｌとなる。・・・（６０）
これにてｅＮ１０のゲート回路の動作証明を終了する。
【００８６】
（動作証明の概要−ｅ１０Ｎのゲート回路）
次に、ｅ１０Ｎのゲート回路の動作証明の概要を示す。ここで、上述したｅＮ１０のゲート回路の動作証明は、ｅ１０Ｎのゲート回路の動作証明に対して相補対称の関係にあるため、後者の動作証明の詳細は前者より推測できる。すなわち、ｅＮ１０のゲート回路の構造の略式表現を考えると、ｅＮ１０については図１３の様になる。そして、この略式表現を上下反転させると、図１４の略式表現が得られ、この略式表現における文字「ｐ」と文字「ｎ」とを交換すると、図１５の略式表現を得ることができる。この図１５の略式表現は、ｅ１０Ｎのゲート回路の構造の略式表現である。逆に、ｅ１０Ｎのゲート回路の構造の略式表現から、ｅＮ１０のゲート回路の構造の略式表現を得ることもできる。この関係に従って、ｅＮ１０のゲート回路の動作証明の流れを辿ることで、ｅ１０Ｎのゲート回路の動作証明を得ることができる。なお、図１６〜１８には、図１０〜１２に対応する、ｅ１０Ｎのゲート回路の動作照明のためのマトリックス又は部分マトリックスを示す。
【００８７】
（本実施の形態の効果）
次に、本実施の形態の効果について説明する。ｅＮ１０の入出力定義に対応する回路は、図２に示した信号電圧定義に対して既に４パターン知られている。これら４パターンの回路の回路図を図１９〜２２に示す。ここで、ｄｎはデプレッション型ｎＭＯＳを示している（本実施の形態で不使用）。これらの従来回路は全て、入力０に対して出力０を出力する時、直流特性上の出力値に幅があり、入力のノイズをそのまま出力する可能性を残している。これに対して、本実施の形態のｅＮ１０のゲート回路では、入力０に対する出力０が直流特性上Ｖ０，ｍｉｎに定まり、特性が改善されている。
【００８８】
同様に、ｅ１０Ｎの入出力定義に対応する回路は、図２に示した信号電圧定義に対して既に４パターン知られている。これら４パターンの回路の回路図を図２３〜２６に示す。ここで、ｄｐはデプレッション型ｐＭＯＳを示している（本実施の形態で不使用）。これらの従来回路は全て、入力１に対して出力１を出力する時、直流特性上の出力値に幅があり、入力のノイズをそのまま出力する可能性を残している。これに対して、本実施の形態のｅ１０Ｎのゲート回路では、入力１に対する出力１が直流特性上Ｖ１，ｍａｘに定まり、特性が改善されている。
【００８９】
〔ＩＩＩ〕各実施の形態に対する変形例
以上、本発明の各実施の形態について説明したが、本発明の具体的な構成及び方法は、特許請求の範囲に記載した各発明の技術的思想の範囲内において、任意に改変及び改良することができる。以下、このような変形例について説明する。
【００９０】
（解決しようとする課題や発明の効果について）
また、発明が解決しようとする課題や発明の効果は、前記した内容に限定されるものではなく、本発明によって、前記に記載されていない課題を解決したり、前記に記載されていない効果を奏することもでき、また、記載されている課題の一部のみを解決したり、記載されている効果の一部のみを奏することがある。
【００９１】
（制御について）
上述した各電気的構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各回路素子の具体的な構成は図示のものに限られず、その全部又は一部を、各種の製造プロセスや設計条件に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の３値論理インバータ回路を組み合わせたり、３値論理インバータ回路と他の回路素子を組み合わせるに際しては、その状況に応じて、この３値論理インバータ回路の一部を任意に改変できる。なお、上述した動作証明等についてはhttp://www17.ocn.ne.jp/~naka6789を参照されたい。
【産業上の利用可能性】
【００９２】
以上のように、本発明に係る３値論理インバータ回路は、３値論理系演算を行うための３値論理プロセッサを構成するための回路素子として有用であり、特に、少ないトランジスタで特性が優れた３値論理プロセッサを構成することに適している。
【図面の簡単な説明】
【００９３】
【図１】２値論理ゲートと３値論理ゲートとの対応を示す図である。
【図２】信号電圧定義を示す図である。
【図３】各基本素子のシンボルと、各基本素子における各端子に対応する典型的な電圧値を示す図である。
【図４】基本素子動作表を示す図である。
【図５】否定演算動作表を示す図である。
【図６】ｅＮ１０のゲート回路の入出力定義を示す図である。
【図７】ｅ１０Ｎのゲート回路の入出力定義を示す図である。
【図８】ｅＮ１０のゲート回路を示す図である。
【図９】ｅ１０Ｎのゲート回路を示す図である。
【図１０】ｅＮ１０のゲート回路の動作照明のためのマトリックスである。
【図１１】ｅＮ１０のゲート回路の動作照明のためのマトリックスである。
【図１２】ｅＮ１０のゲート回路の動作照明のための部分マトリックスである。
【図１３】ｅＮ１０のゲート回路の構造の略式表現を示す図である。
【図１４】図１３の略式表現を上下反転された略式表現を示す図である。
【図１５】ｅ１０Ｎのゲート回路の構造の略式表現を示す図である。
【図１６】ｅ１０Ｎのゲート回路の動作照明のためのマトリックスである。
【図１７】ｅ１０Ｎのゲート回路の動作照明のためのマトリックスである。
【図１８】ｅ１０Ｎのゲート回路の動作照明のための部分マトリックスである。
【図１９】ｅＮ１０の入出力定義に対応する従来の回路を示す図である。
【図２０】ｅＮ１０の入出力定義に対応する従来の回路を示す図である。
【図２１】ｅＮ１０の入出力定義に対応する従来の回路を示す図である。
【図２２】ｅＮ１０の入出力定義に対応する従来の回路を示す図である。
【図２３】ｅ１０Ｎの入出力定義に対応する従来の回路を示す図である。
【図２４】ｅ１０Ｎの入出力定義に対応する従来の回路を示す図である。
【図２５】ｅ１０Ｎの入出力定義に対応する従来の回路を示す図である。
【図２６】ｅ１０Ｎの入出力定義に対応する従来の回路を示す図である。
【符号の説明】
【００９４】
ｅｐ１、ｂｐ１  第１のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｇｐ２、ｂｐ２  第２のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｂｐ３、ｇｐ３  第３のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｂｎ１、ｅｎ１  第４のＭＯＳ（エンハンスメント型ｎＭＯＳ）
ｂｎ２、ｇｎ２  第５のＭＯＳ（エンハンスメント型ｎＭＯＳ）
ｇｎ３、ｂｎ３  第６のＭＯＳ（エンハンスメント型ｎＭＯＳ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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