(57)【要約】【課題】タイミングエラーやソフトエラーなどのエラー全般への耐性を持ち、セルの値を正しく読み出すことを保証されたメモリ装置、およびメモリ読み出しエラー検出方法を提供する。【解決手段】メモリ装置は、行と列にわたって配列されている１乃至複数のメモリセル(CL)と、各行に設けられたワードライン(WD)と、各列に設けられた、相互に相補的な第１のビットラインと第２のビットラインより成る相補的ビットライン対(BL1,BL2)と、相補的ビットライン対の出力を一致比較する一致比較回路(CM)とを具える。【選択図】図１
2008016163.tif 000002
【特許請求の範囲】
【請求項１】
行と列にわたって配列されている１乃至複数のメモリセルと、
前記各行に設けられたワードラインと、
前記各列に設けられた、相互に相補的な第１のビットラインと第２のビットラインより成る相補的ビットライン対と、
前記相補的ビットライン対の出力を一致比較する一致比較回路と、
を具えるメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、
前記相補的ビットライン対を構成する前記第１のビットラインに結合される第１のセンスアンプと、
前記相補的ビットライン対を構成する前記第２のビットラインに結合される第２のセンスアンプとをさらに具え、
前記一致比較回路が、前記第１のセンスアンプからの出力と前記第２のセンスアンプからの出力を一致比較する、
ことを特徴とするメモリ装置。
【請求項３】
請求項１または２に記載のメモリ装置において、
前記一致比較回路が排他的論理和ゲートより成る、
ことを特徴とするメモリ装置。
【請求項４】
メモリセルアレイの読み出し時に生じるエラーを検出するメモリ読み出しエラー検出方法であって、
相補的に値を保持している前記メモリセルの異なる端部から第１及び第２のビットラインに値を読み出すことにより、前記ビットライン対を相補化する読み出しステップと、
前記第１のセンスアンプの出力と前記第２のセンスアンプの出力を一致比較し、この演算結果に基づき読み出しエラーの発生を検出するエラー検出ステップと、
を含むメモリ読み出しエラー検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置およびメモリ読み出しエラー検出方法に関する。
【背景技術】
【０００２】
ＲＡＭとして使用される半導体メモリは、微細部品であるため熱および放射線などの外乱に脆弱であり、エラーが発生し得る。メモリのエラーはシステムダウンの原因となるため、そのエラー対策技術が重要である。エラー対策のための従来技術としては、誤り符合訂正技術（例えば、特許文献１を参照されたい。）がある。しかし、この従来技術は、メモリセル内に記憶されたビットの反転の検出を目的としており、下記のような読み出し時のエラーに対しては効果が薄い。
【０００３】
半導体メモリから値を正しく読み出すためには、各制御信号を正しいタイミングで送る必要がある。従来のＲＡＭは、熱や製造バラツキ、動的な電圧、動作周波数の変更などによって引き起こされるタイミングエラーに耐性がない。このタイミングはＣＡＤ等を用いて精密に設計されているが、近年のデバイス微細化、プロセッサ省電力化の影響によって、設計時の対策のみでは、そのマージンを確保することが困難になってきている。また、アドレスライン及びビットラインなどを流れる制御信号が宇宙線などの外乱（ソフトエラー）によって反転することもある。
【特許文献１】特開平１０−３３４６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は、上記タイミングエラーやソフトエラーなど、起こりうる全てのメモリ読み出しエラーへの耐性を持ち、セルの値を正しく読み出すことを保証されたメモリ装置、およびメモリ読み出しエラー検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した諸課題を解決すべく、第１の発明によるメモリ装置は、
行と列にわたって配列されている１乃至複数のメモリセルと、
前記各行に設けられたワードラインと、
前記各列に設けられた、相互に相補的な第１のビットラインと第２のビットラインより成る相補的ビットライン対と、
前記相補的ビットライン対の出力を一致比較する一致比較回路と、
を具える。
また、前記ワードラインと前記相補的ビットライン対によって、読み出し、書き込みが可能となるメモリセルアレイである。
【０００６】
また、第２の発明によるメモリ装置は、
前記相補的ビットライン対を構成する前記第１のビットラインに結合される第１のセンスアンプと、
前記相補的ビットライン対を構成する前記第２のビットラインに結合される第２のセンスアンプとをさらに具え、
前記一致比較回路が、前記第１のセンスアンプからの出力と前記第２のセンスアンプからの出力を一致比較する、
ことを特徴とする。
【０００７】
また、第３の発明によるメモリ装置は、
前記一致比較回路が排他的論理和ゲートより成る、ことを特徴とする。
【０００８】
上述したように本発明の解決手段を装置として説明してきたが、本発明はこれらに実質的に相当する方法としても実現し得るものであり、本発明の範囲にはこれらも包含されるものと理解されたい。
例えば、本発明を方法として実現させた第４の発明によるメモリ読み出しエラー検出方法は、
メモリセルアレイの読み出し時に生じるエラーを検出するメモリ読み出しエラー検出方法であって、
相補的に値を保持している前記メモリセルの異なる端部から第１及び第２のビットラインに値を読み出すことにより、前記ビットライン対を相補化する読み出しステップと、
前記第１のセンスアンプの出力と前記第２のセンスアンプの出力を一致比較し（即ち、前記相補的ビットライン対の出力が一致しなければ正常、一致していればエラーと判定する）、この演算結果に基づき読み出しエラーの発生を検出するエラー検出ステップと、
を含む方法である。
【発明の効果】
【０００９】
本発明によれば、１つのセルまたはセルアレイの各行に結合されるビットライン対を相補化し、ビットライン対を構成する２つのビットラインにそれぞれ結合されるセンスアンプを２つ設け、この２つのセンスアンプ出力を一致比較演算するという簡易な構成で読み出しエラーを検出し得るメモリ装置を提供することが可能となる。読み出しエラーとしては、タイミングエラー、ソフトエラー、などの多様なエラーがあり、これらの読み出し時に起こりうる全てのエラーに耐性を持つメモリ装置やエラー検出技法を安価に提供できる。特に、タイミングエラーを、比較的遅いクロック周波数を併用することなく、動作周波数のみで検出することが可能となり、価格対効果や実用性を向上させる。このようなエラー耐性を持つメモリで構成されたレジスタ、キャッシュメモリ、主記憶装置は、コンピュータの高信頼化や高効率化を実現し可用性を向上することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明の原理の理解に資するために、従来例として２レール方式のＲＡＭセルの概略図を図４に示す。図に示すように、セルＣＬは、デコーダＤＣとワードラインＷＤで結合している。また、セルＣＬは、プリチャージ回路ＰＣに、相補化されたビットラインＢＬ１、ＢＬ２を介して結合されている。セルＣＬは、アクセス用トランジスタＴ１、Ｔ２、ロード用トランジスタＴ３，Ｔ４、ドライバ用トランジスタＴ５、Ｔ６で構成され、中央の４つのトランジスタＴ３−Ｔ６で１ビットの値を格納している。或いは、６個のトランジスタの６個のゲートで１ビットを保持しているとも言える。保持している値Ｑ１とＱ２とは相互に相補的に値に設定（相補化）される。説明および作図の便宜上１ビットのセルを図示してあるが、１つのアドレスが１バイトのデータを保持する場合は、同じ機構が横方向に８つ並ぶ構成となる。縦方向には異なるアドレスのデータが並び、ＲＡＭ全体は格子状となり、セルＣＬを多数含むメモリセルアレイを構成する。
【００１１】
プリチャージ回路ＰＣが作動し、双方のビットラインＢＬ１、ＢＬ２がハイ(high value)にセットされる。次にデコーダ（デコード回路）ＤＣが、入力アドレスをデコードし、複数あるワードラインのうち当該アドレスに対応するワードラインＷＤのみがハイにセットされる。このセットによって、該当セルＣＬのアクセスゲートが作動し、保持値Ｑが０であった場合は、ビットラインＢＬ１の電荷はドライバ用トランジスタによって解放され、電位はロー（low value）に近づく。この変化は穏やかなものであるため、アクセス時間を短縮するために、センスアンプＡＭＰが用いられる。センスアンプＡＭＰは、センスアンプ駆動信号ＳＡＥがハイになるとビットラインの電位を読み取り、読み取り結果を出力する。
【００１２】
従来技術において、メモリの信頼性向上のために追加されるパリティ、ＥＣＣなどの冗長ビットは、セルの保持データやビットラインの反転といったエラーであれば、これらエラーを検出して修復することができる。しかしながら、プリチャージ回路によるプリチャージが完了する前に、ワードラインがアサートされたり、十分な時間が経過する前にセンスアンプがオンになったりというようなタイミングエラーはマルチビットエラーとなりやすく、上記冗長ビットなどでは有効に対処できない。また、ワードラインが外乱によって反転するような、制御線の外乱に対しても有効ではない。
【００１３】
以降、諸図面を参照しながら、本発明の実施態様を詳細に説明する。図１は、本発明によるメモリ装置の基本的な構成を示す回路図である。図４の従来構成と同様の構成についての説明は省略し、相違点のみを説明する。図に示すように、本発明によるメモリ装置は、相補的に設定された値を持つビットラインＢＬ１に結合される第１のセンスアンプＡＭＰ１と、相補的に設定された値を持つビットラインＢＬ２に結合される第２のセンスアンプＡＭＰ２とを具える。即ち、各センスアンプはシングルビットを扱う。センスアンプ駆動信号ＳＡＥを受け、各センスアンプＡＭＰ１、ＡＭＰ２は、各ビットラインから読み取った読み取り数値結果を、一致比較回路ＣＭに供給する。
【００１４】
即ち、２つの別個のセンスアンプでそれぞれ２つの相補的ビットラインの値を取り出し、値が反転しているか否かをチェックする。セル内に保持されていた値が正しく読み出せていれば、２つのビットラインの値は（０,１）または（１，０）のように反転する。タイミングエラーの例として、プリチャージが充分でないうちにワードラインをONしてしまうようなタイミングエラーでは（０，０）のような結果が、また、ビットラインの電位の変化が充分でないうちにセンスアンプをONしてしまうようなタイミングエラーでは（１，１）のような結果が得られる。また、ワードラインへの外乱によって、複数の異なる値のセルが読み出されてしまった場合、値は（０，０）のようになる。同じ値の複数のセルが読み出される場合はエラーとして検出されないが、この場合に読み出す値は正しい値であり、実行に支障はない。このように、何かエラーがあると値が一致するという相補的ビットライン対の特徴を用いているため、読み出しエラー全般を検出することができる。
【００１５】
上述したように、ビットラインの読み取り数値結果は２つあるが、正常であれば、相補的な数値になっている（即ち、一方が０であれば、他方は１である。）。一致比較回路に用いることができる回路としては、例えば、ＸＯＲ回路があり、ＸＯＲ回路はこの２つの数値を排他的論理和演算し、演算結果をエラー信号として出力する。エラー信号が１の場合（数値が反転している場合）は正常であり、０の場合は（数値が反転していない場合）、タイミングエラーやソフトエラーなどの何らかのエラーが発生したものと判定し、保持値Ｑ１或いはＱ２の読み取り動作を再試行するなどのポストエラー処理を行って、システムを回復することができる。本発明の技法は、タイミングエラーを含めた全てのエラーに耐性がある。この技法で検出できないエラーは、同時に２つのエラーが発生し、相補的ビットライン対が、同時に双方が反転してしまう場合であるが、このようなエラーが発生する機会は極めて少ない。従って、本願発明の技法で実用上十分なエラー耐性を得ることができる。
【００１６】
図２は、図１に示したセルを多数並べたセルアレイ構造を説明する概略図である。図に示すように、メモリ装置は、ローデコーダＤＣＲ、カラムデコーダＤＣＣ、カラムセレクタＳＥＬなどで多数のセルＣＬから構成されるセルアレイのうちの１つのセルにアドレスする。一般的なメモリ装置は、このようなメモリセルアレイとして構成されることとなる。
【００１７】
図３は、本発明によるメモリ読み出しエラー検出方法の処理を説明するフローチャートである。図に示すように、ステップＳＴ１では、１つのワードラインをアサートし、セル内に保持された値の読み出しを試行するが、まず、当該セルの２つの相補的ビットライン対を同じ値(1,1)に初期化して、その初期化の後に当該セルに保持された値を読み込んだ結果、ビットライン対を(1,0)のように相補化する。次に、ステップＳ３では、第１および第２のセンスアンプが、それぞれ、相補化されたビットライン対の値を読み出し、一致比較回路ＣＭに供給する。ステップＳＴ５では、各センスアンプから供給された数値を一致比較する（ＳＴ７）。数値が一致していなければ正常であるとして処理を終える。一致している場合は、ステップＳＴ９に進み、エラー処理（再読み出しを試行するなど）を行い処理を終える。
【００１８】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各部材、各手段、各ステップなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の手段やステップなどを１つに組み合わせたり、或いは分割したりすることが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明によるメモリ装置の基本的な構成を示す回路図である。
【図２】図１に示したセルを多数並べたセルアレイ構造を説明する概略図である。
【図３】本発明によるメモリ読み出しエラー検出方法の処理を説明するフローチャートである。
【図４】従来例の２レール方式のＲＡＭセルの概略図である。
【符号の説明】
【００２０】
ＡＭＰ、ＡＭＰ１，ＡＭＰ２  センスアンプ
ＢＬ１，ＢＬ２  ビットライン
ＷＤ  ワードライン
ＣＬ  セル
ＤＣ  デコーダ
ＤＣＣ  カラムデコーダ
ＳＥＬ  カラムセレクタ
ＤＣＲ  ローデコーダ
ＰＣ  プリチャージ回路
Ｑ１，Ｑ２  保持値
ＳＡＥ  センスアンプ駆動信号
Ｔ１，Ｔ２  アクセス用トランジスタ
Ｔ３，Ｔ４  ロード用トランジスタ
Ｔ５，Ｔ６  ドライバ用トランジスタ
ＣＭ  一致比較回路
【図１】
2008016163.tif 000003
【図２】
2008016163.tif 000004
【図３】
2008016163.tif 000005
【図４】
2008016163.tif 000006