(57)【要約】      （修正有）【課題】ベリファイ操作が省略可能で２種類を超えるしきい値電圧の実現が可能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１と、半導体基板に設けられた第一の導電型の半導体領域２ｃと、離間して設けられた第二の導電型のソースおよびドレイン領域２ａ、２ｂと、ソースおよびドレイン領域の間に設けられた第一の絶縁層３と、第一の絶縁層上に設けられ、少なくとも三層の導電体膜４ａ、４ｃ、４ｅ、４ｇと、導電体膜間に設けられた導電体間絶縁膜４ｂ、４ｄ、４ｆとの積層構造を有し、半導体基板から遠く離れて位置している導電体間絶縁膜の誘電率は、半導体基板の近くに位置している導電体間絶縁膜の誘電率よりも高く且つ導電体間絶縁膜の誘電率は第一の絶縁層３の誘電率より低い電荷蓄積層４と、電荷蓄積層上に設けられ導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層５と、導電体層６と、を備えている。【選択図】図１
2008311325.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ第一の導電型の不純物を含む半導体領域と、
前記半導体領域に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、
前記ソースおよびドレイン領域の間の前記半導体領域の上に設けられた第一の絶縁層と、
前記第一の絶縁層上に設けられ、少なくとも三層の導電体膜と、隣接する前記導電体膜間に設けられた導電体間絶縁膜との積層構造を有し、前記半導体基板から遠く離れて位置している前記導電体間絶縁膜の誘電率は、前記半導体基板の近くに位置している前記導電体間絶縁膜の誘電率よりも高く且つ前記導電体間絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、
前記電荷蓄積層上に設けられ前記導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層と、
前記第二の絶縁層上に設けられた導電体層と、
を備えた事を特徴とする不揮発性半導体記憶素子。
【請求項２】
半導体基板と、
前記半導体基板に設けられ第一の導電型の不純物を含む板状の半導体領域と、
板状の前記半導体領域の長手方向に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域に形成されるチャネル領域と、
前記チャネル領域となる前記半導体領域の対向する一対の面を覆う第一の絶縁層と、
前記第一の絶縁層の前記チャネル領域とは反対側の面上に設けられ、少なくとも三層の導電体膜と、隣接する前記導電体膜間に設けられた導電体間絶縁膜との積層構造を有し、前記チャネル領域から遠く離れて位置している前記導電体間絶縁膜の誘電率は、前記チャネル領域の近くに位置している前記導電体間絶縁膜の誘電率よりも高く且つ前記導電体間絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、
前記電荷蓄積層の前記第一の絶縁層とは反対側の面上に設けられ前記導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層と、
前記第二の絶縁層の前記電荷蓄積層とは反対側の面上に設けられた導電体層と、
を備えた事を特徴とする不揮発性半導体記憶素子。
【請求項３】
前記電荷蓄積層中の前記導電体膜が不純物を含む半導体である事を特徴とする請求項１または２に記載の不揮発性半導体記憶素子。
【請求項４】
前記電荷蓄積層中において、前記第一の絶縁層から遠く離れている前記導電体膜は、前記第一の絶縁層の近くに位置している前記導電体膜よりも大きな膜面面積を有するとともに前記第一の絶縁層の近くに位置している前記導電体間絶縁膜よりも大きな膜面面積を有し、
前記第一の絶縁層から遠く離れている前記導電体間絶縁膜は、前記第一の絶縁層の近くに位置している前記導電体間絶縁膜よりも大きな膜面面積を有するとともに前記第一の絶縁層の近くに位置している前記導電体膜よりも大きな膜面面積を有し、
前記第一の絶縁層に最も近い前記導電体膜は、前記第一の絶縁層より大きな膜面面積を有し、
前記第二の絶縁層は、前記第二の絶縁層に最も近い前記導電体膜よりも大きな膜面面積を有し、
前記導電体層は、前記第二の絶縁層よりも大きな膜面面積を有する事を特徴とする請求項１乃至３の何れかに記載の不揮発性半導体記憶素子。
【請求項５】
前記導電体間絶縁膜の膜数に１を加えた値が２の冪である事を特徴とする請求項１乃至４の何れかに記載の不揮発性半導体記憶素子。
【請求項６】
半導体基板と、
前記半導体基板に設けられ第一の導電型の不純物を含む半導体領域と、
前記半導体領域に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、
前記ソースおよびドレイン領域の間の前記半導体領域の上に設けられた第一の絶縁層と、
前記第一の絶縁層上に設けられ、少なくとも二層の電荷蓄積絶縁膜が積層された積層構造を有し、前記半導体基板から遠く離れて位置している前記電荷蓄積絶縁膜の誘電率は、前記半導体基板の近くに位置している前記電荷蓄積絶縁膜の誘電率よりも高く且つ前記電荷蓄積絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、
前記電荷蓄積層上に設けられ前記電荷蓄積絶縁膜の何れよりも誘電率が高い第二の絶縁層と、
前記第二の絶縁層上に設けられた導電体層と、
を備えた事を特徴とする不揮発性半導体記憶素子。
【請求項７】
半導体基板と、
前記半導体基板に設けられ第一の導電型の不純物を含む板状の半導体領域と、
板状の前記半導体領域の長手方向に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体領域に形成されるチャネル領域と、
前記チャネル領域となる前記半導体領域の対向する一対の面を覆う第一の絶縁層と、
前記第一の絶縁層の前記チャネル領域とは反対側の面上に設けられ、少なくとも二層の電荷蓄積絶縁膜が積層された積層構造を有し、前記チャネル領域から遠く離れて位置している前記電荷蓄積絶縁膜の誘電率は、前記チャネル領域の近くに位置している前記電荷蓄積絶縁膜の誘電率よりも高く且つ前記電荷蓄積絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、
前記電荷蓄積層の前記第一の絶縁層とは反対側の面上に設けられ前記電荷蓄積絶縁膜の何れよりも誘電率が高い第二の絶縁層と、
前記第二の絶縁層の前記電荷蓄積層とは反対側の面上に設けられた導電体層と、
を備えた事を特徴とする不揮発性半導体記憶素子。
【請求項８】
前記電荷蓄積層中において、前記第一の絶縁層から遠く離れている前記電荷蓄積絶縁膜は、前記第一の絶縁層の近くに位置している前記電荷蓄積絶縁膜よりも大きな膜面面積を有し、
前記第一の絶縁層に最も近い前記電荷蓄積絶縁膜は、前記第一の絶縁層より大きな膜面面積を有し、
前記第二の絶縁層は、前記第二の絶縁層に最も近い前記電荷蓄積絶縁膜よりも大きな膜面面積を有し、
前記導電体層は、前記第二の絶縁層よりも大きな膜面面積を有する事を特徴とする請求項６または７記載の不揮発性半導体記憶素子。
【請求項９】
前記電荷蓄積絶縁膜の膜数に１を加えた値が２の冪である事を特徴とする請求項６乃至８の何れかに記載の不揮発性半導体記憶素子。
【請求項１０】
前記第一の絶縁層および前記第二の絶縁層の少なくとも一方は金属を含む事を特徴とする請求項１乃至９の何れかに記載の不揮発性半導体記憶素子。
【請求項１１】
前記電荷蓄積層の絶縁膜の何れかは金属を含む事を特徴とする請求項１乃至１０の何れかに記載の不揮発性半導体記憶素子。
【請求項１２】
前記電荷蓄積層の絶縁膜の誘電率が何れも酸化シリコンの誘電率よりも高い事を特徴とする請求項１乃至１１の何れかに記載の不揮発性半導体記憶素子。
【請求項１３】
前記電荷蓄積層の絶縁膜は膜数が３でありかつ前記第一の絶縁層に最も近い第一の絶縁膜は酸化シリコン、窒化シリコン、および酸化窒化シリコンの何れかに依り形成され、前記第一の絶縁層に二番目に近い第二の絶縁膜は酸化アルミニウムに依り形成され、前記第一の絶縁層から最も遠い第三の絶縁膜は酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、およびジルコニウムシリケートの何れかに依り形成され、前記第一の絶縁層および前記第二の絶縁層の少なくとも一方はランタンアルミネートに依り形成されている事を特徴とする請求項１乃至１２の何れかに記載の不揮発性半導体記憶素子。
【請求項１４】
前記電荷蓄積層の絶縁膜の酸化膜換算膜厚が相互に実質的に等しい事を特徴とする請求項１乃至１３の何れかに記載の不揮発性半導体記憶素子。
【請求項１５】
請求項１乃至１４の何れかに記載の不揮発性半導体記憶素子が格子点状に配置され、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソースおよびドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記導電体層は相互に結合されている事を特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶素子及びそれを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶素子は、制御ゲート電極とソース・ドレイン領域と半導体基板との電位を調節する事でチャネル領域と制御ゲート電極との間に設けた電荷蓄積層に電荷を注入ないし放出させる事に依り、電荷蓄積層の内部の電荷量を調節し、それに依って素子のしきい値電圧(素子のソースとドレインとの間のオン状態(導通状態)とオフ状態(非導通状態)との切り替わる制御ゲート電圧)を変える事で情報の記憶を行っている。この方式の不揮発性半導体記憶素子に於いて本来はしきい値電圧を二通りに変化させる事で一つの記憶素子あたり１ビットの情報を記憶していた。それ故、集積度の向上を図る為には個々の記憶素子あたり１ビットを越える情報を記憶させる必要が在る。１ビットを超える多値の情報を記憶させる為には、電荷蓄積層中の電荷の量を微調整する事で２種類を超えるしきい値電圧を実現し、その結果として１ビットを越える情報を記憶する方法が在る。(例えば非特許文献１、２参照)
【非特許文献１】Masayuki Ichige, et al., “A novel self-aligned shallow trench isolation cell for 90 nm 4Gbit NAND Flash EEPROMs,” in Technical Digest of 2003 Symposium on VLSI Technology pp.89-90
【非特許文献２】Osama Khouri, et al., “Program and Verify Word-Line Voltage Regulator for Multilevel Flash Memories,” in Analog Integrated Circuits and Signal Processing, vol. 34 (2003) pp.119-131
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、一般に素子特性にバラツキが存在する。そして上述した、電荷蓄積層中の電荷の量を微調整する等の方法で２種類を超えるしきい値電圧を実現する方法では、電荷蓄積層への電荷の例えば注入を行う場合に制御ゲート電極に少しずつ高くしながら電圧を印加しつつ、所望のしきい値電圧が実現されたか否かを確認する工程、すなわちベリファイ操作(非特許文献２参照)を行う事が必要となる。それ故、情報の書き込みを行う為の操作が複雑になり、この事は不揮発性半導体記憶素子及びこれらの素子が集積された不揮発性半導体記憶装置の高速動作化の大きな妨げとなっていた。
【０００４】
本発明は、上記問題点を解決するために成されたもので、ベリファイ操作が省略可能で２種類を超えるしきい値電圧の実現が可能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する事を目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様による不揮発性半導体記憶素子は、半導体基板と、前記半導体基板に設けられ第一の導電型の不純物を含む半導体領域と、前記半導体領域に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、前記ソースおよびドレイン領域の間の前記半導体領域の上に設けられた第一の絶縁層と、前記第一の絶縁層上に設けられ、少なくとも三層の導電体膜と、隣接する前記導電体膜間に設けられた導電体間絶縁膜との積層構造を有し、前記半導体基板から遠く離れて位置している前記導電体間絶縁膜の誘電率は、前記半導体基板の近くに位置している前記導電体間絶縁膜の誘電率よりも高く且つ前記導電体間絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、前記電荷蓄積層上に設けられ前記導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層と、前記第二の絶縁層上に設けられた導電体層と、を備えた事を特徴とする。
【０００６】
また、本発明の第２の態様による不揮発性半導体記憶素子は、半導体基板と、前記半導体基板に設けられ第一の導電型の不純物を含む板状の半導体領域と、板状の前記半導体領域の長手方向に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域に形成されるチャネル領域と、前記チャネル領域となる前記半導体領域の対向する一対の面を覆う第一の絶縁層と、前記第一の絶縁層の前記チャネル領域とは反対側の面上に設けられ、少なくとも三層の導電体膜と、隣接する前記導電体膜間に設けられた導電体間絶縁膜との積層構造を有し、前記チャネル領域から遠く離れて位置している前記導電体間絶縁膜の誘電率は、前記チャネル領域の近くに位置している前記導電体間絶縁膜の誘電率よりも高く且つ前記導電体間絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、前記電荷蓄積層の前記第一の絶縁層とは反対側の面上に設けられ前記導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層と、前記第二の絶縁層の前記電荷蓄積層とは反対側の面上に設けられた導電体層と、を備えた事を特徴とする。
【０００７】
また、本発明の第３の態様による不揮発性半導体記憶素子は、半導体基板と、前記半導体基板に設けられ第一の導電型の不純物を含む半導体領域と、前記半導体領域に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、前記ソースおよびドレイン領域の間の前記半導体領域の上に設けられた第一の絶縁層と、前記第一の絶縁層上に設けられ、少なくとも二層の電荷蓄積絶縁膜が積層された積層構造を有し、前記半導体基板から遠く離れて位置している前記電荷蓄積絶縁膜の誘電率は、前記半導体基板の近くに位置している前記電荷蓄積絶縁膜の誘電率よりも高く且つ前記電荷蓄積絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、前記電荷蓄積層上に設けられ前記電荷蓄積絶縁膜の何れよりも誘電率が高い第二の絶縁層と、前記第二の絶縁層上に設けられた導電体層と、を備えた事を特徴とする。
【０００８】
また、本発明の第４の態様による不揮発性半導体記憶素子は、半導体基板と、前記半導体基板に設けられ第一の導電型の不純物を含む板状の半導体領域と、板状の前記半導体領域の長手方向に離間して設けられ第二の導電型の不純物を含むソースおよびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域に形成されるチャネル領域と、前記チャネル領域となる前記半導体領域の対向する一対の面を覆う第一の絶縁層と、前記第一の絶縁層の前記チャネル領域とは反対側の面上に設けられ、少なくとも二層の電荷蓄積絶縁膜が積層された積層構造を有し、前記チャネル領域から遠く離れて位置している前記電荷蓄積絶縁膜の誘電率は、前記チャネル領域の近くに位置している前記電荷蓄積絶縁膜の誘電率よりも高く且つ前記電荷蓄積絶縁膜のそれぞれの誘電率は前記第一の絶縁層の誘電率より低い電荷蓄積層と、前記電荷蓄積層の前記第一の絶縁層とは反対側の面上に設けられ前記電荷蓄積絶縁膜の何れよりも誘電率が高い第二の絶縁層と、前記第二の絶縁層の前記電荷蓄積層とは反対側の面上に設けられた導電体層と、を備えた事を特徴とする。
【０００９】
また、本発明の第５の態様による不揮発性半導体記憶装置は、上記第１乃至第４の態様の何れかに記載の不揮発性半導体記憶素子が格子点状に配置され、且つ同一の行に含まれ且つ隣り合う不揮発性半導体記憶素子の前記ソースおよびドレイン領域は相互に結合され、且つ同一の列に含まれる不揮発性半導体記憶素子の前記導電体層は相互に結合されている事を特徴とする。
【発明の効果】
【００１０】
本発明に依れば、ベリファイ操作が省略可能で２種類を超えるしきい値電圧の実現が可能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する事ができる。
【発明の実施の形態】
【００１１】
以下、図面を参照して本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、例えば半導体記憶装置、システムＬＳＩ等に種々変更して用いる事ができる。
【００１２】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶素子を図１に示す。
【００１３】
本実施形態の不揮発性半導体記憶素子は、半導体基板１にソース・ドレイン領域２ａ、２ｂが離間して形成され、このソース領域２ａとドレイン領域２ｂとの間のチャネルとなる半導体基板１の領域２ｃ上に第一の絶縁層（トンネルゲート絶縁膜）３が形成されている。この第一の絶縁層３の上に電荷蓄積層４が形成され、この電荷蓄積層４は、複数層（本実施形態では４層）の導電体膜４ａ、４ｃ、４ｅ、４ｇが積層され、これらの導電体膜間に設けられた第１乃至第３の導電体間絶縁膜４ｂ、４ｄ、４ｆが積層された積層構造を有している。すなわち、電荷蓄積層４は、第一の絶縁層３上に、第一の導電体膜４ａ、第一の導電体間絶縁膜４ｂ、第二の導電体膜４ｃ、第二の導電体間絶縁膜４ｄ、第三の導電体膜４ｅ、第三の導電体間絶縁膜４ｆ、および第四の導電体膜４ｇが順次積層された積層構造を有している。なお、本実施形態では、電荷蓄積層４の導電体膜は四層であったが、少なくとも三層の導電体膜が積層されていればよい。電荷蓄積層４上に第二の絶縁層（電極間絶縁膜）５が形成され、第二の絶縁層５上に導電体層（制御ゲート電極）６が形成されている。なお、図１於いては素子分離領域、層間絶縁膜、配線金属等は省略されており、示されていない。また、図１に於いて縮尺は正確ではない。以下の図面に於いても同様である。なお、本実施形態の素子に於いて配線の必要な端子は制御ゲート電極、基板、ソース領域、ドレイン領域の４端子で、従来構造の不揮発性半導体記憶素子と同様の配線で動作を行う事が可能であり、従来構造の不揮発性半導体記憶素子と比較して配線の複雑化は伴わない。
【００１４】
本実施形態においては、電荷蓄積層４中の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率は半導体基板１から遠い導電体間絶縁膜ほど高く設定され、第一の絶縁層３及び第二の絶縁層５の誘電率は何れも電荷蓄積層４中の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率よりも高く設定されている。すなわち、第三の導電体間絶縁膜４ｆの誘電率は第二の導電体間絶縁膜４ｄの誘電率よりも高く、第二の導電体間絶縁膜４ｄの誘電率は第一の導電体間絶縁膜４ｂの誘電率よりも高く設定されている。
【００１５】
この様な構成にすることにより、後述するように制御ゲート電極６に印加する電圧の増大に伴ってしきい値電圧が階段状に変化する。その結果として２種類を超えるしきい値電圧の実現が可能となるとともにベリファイ操作の省略が可能となる。以下にこの事を説明する。電荷蓄積層４を構成する導電体膜相互の間の電荷の移動は電荷蓄積層４中の導電体膜の間に形成されている導電体間絶縁膜を貫くトンネル電流を用いて行う。それ故、導電体間絶縁膜中の電場を特定の値よりも強くした場合には電荷が移動し、特定の値よりも弱くした場合には電荷が移動しないと言う様に不連続に変わるものではない。ここで、特定の導電体間絶縁膜の両側に電極を形成したＭＩＭ(Metal-Insulator-Metal)キャパシターを考え、このＭＩＭキャパシターに於いて電流値が予め定めておいた特定の値になるところの、その導電体間絶縁膜中の電場を「書き込み電場」と呼ぶ事にすると「書き込み電場」は明確に定義される。本明細書中ではこの言葉をここに記した意味で用いる。
【００１６】
比較例として、先ず単層の導電体膜からなる電荷蓄積層を備えた不揮発性半導体記憶素子を考える。この比較例の不揮発性半導体記憶素子のチャネル領域を流れる電流に平行な方向の断面を図２（ａ）に示す。この図２（ａ）に示す比較例の不揮発性半導体記憶素子は、図１に示す本実施形態の不揮発性半導体記憶素子の電荷蓄積層４を単層の導電体膜からなる電荷蓄積層４０に置き換えた構成となっている。
【００１７】
制御ゲート電極６を含む積層構造を、簡単の為に図２（ａ）中の切断線Ｂ−Ｂで切った切り口を一次元化して考えると、図２（ｂ）に示す様に電極間絶縁膜５の容量Ｃｉｎｔとトンネルゲート絶縁膜３の容量Ｃｔｕｎｎｅｌとの直列接続と等価である。制御ゲート電極６の電位をＶＣＧ、チャネル領域２ｃの電位をＶＣＨとし、電荷蓄積層４０中に蓄えられている電荷をＱとする。トンネルゲート絶縁膜３中の電場が書き込み電場となる電圧条件を「書き込み電圧条件」と本明細書中では呼ぶ事にする。ここではｎ型の素子を考える事にする。
【００１８】
まず、書き込みを考える。電位ＶＣＧを書き込み電圧条件よりもΔＶ高く設定すると、電荷蓄積層４０に電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従ってトンネルゲート絶縁膜３中の電場は弱くなり、やがては電荷の注入が止まる。この状態で電荷蓄積層４０に蓄えられている電荷ＱはＱ＝−Ｃｉｎｔ×ΔＶで与えられる。それ故、この状態での素子のしきい値電圧ＶＴＨは電荷蓄積層４０に電荷が存在しない場合のしきい値電圧ＶＴＨ０を用いて
ＶＴＨ＝ＶＴＨ０−Ｑ／Ｃｉｎｔ＝ＶＴＨ０＋ΔＶ
で与えられる。それ故、∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ。
【００１９】
消去も同様に考えるとやはり∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ事が解る。すなわち、電位ＶＣＧを増大させるのに伴ってしきい値電圧ＶＴＨも一様に増大する事になる。それ故、しきい値電圧を特定の精度で制御する為にはそれと等しい精度で、書き込みおよび消去時の制御ゲート電極６の電位を制御する必要があり、実際には次第に高い電位ＶＣＧを印加しつつベリファイ操作を行う必要が在る。なお、消去時の電荷蓄積層４０からの電荷の放出は、制御ゲート電極６に、半導体基板１に対して負の電圧を印加して半導体基板１に電子を放出しても良いし、制御ゲート電極に、ソース・ドレイン領域に対して負の電位を印加してソース・ドレイン領域２ａ、２ｂに電子を放出してもよい。
【００２０】
次に本実施形態の不揮発性半導体記憶素子に戻って考える。
【００２１】
図１中の切断線Ａ−Ａで切った切り口を考える。制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、第一の絶縁層３、および半導体基板１を、簡単の為に一次元化して考える。すると、本実施形態の不揮発性半導体記憶素子は、図３に示す様に第一の絶縁層３の容量Ｃ１と、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの容量Ｃｉｎｔ１、Ｃｉｎｔ２、Ｃｉｎｔ３と、第二の絶縁層５の容量Ｃ２と、の直列接続と等価となる。
【００２２】
制御ゲート電極６の電位をＶＣＧ、チャネル領域２ｃの電位をＶＣＨとする。そして第一乃至第四の導電体膜４ａ、４ｃ、４ｅ、４ｇ中に蓄えられている電荷を各々Ｑ１、Ｑ２、Ｑ３、Ｑ４とする。また、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率を各々ｋｉｎｔ１、ｋｉｎｔ２、ｋｉｎｔ３とし、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆ中の電場を各々Ｅｉｎｔ１、Ｅｉｎｔ２、Ｅｉｎｔ３とする。そして第一および第二の絶縁層３、５の誘電率を各々ｋ１、ｋ２とし、第一及び第二の絶縁層３、５中の電場を各々Ｅ１、Ｅ２とする。ここではｎ型の素子を考える事にする。また、各導電体膜は半導体で形成されているとし、各導電体膜中のキャリアは電子であるとする。ｐ型の素子の場合ないし各導電体膜中のキャリアがホールである場合も電圧の極性を逆にすれば全く同様である。
【００２３】
まず、書き込みを考える。先ず、導電体膜４ａ、４ｃ、４ｅ、４ｇ中の電子は第一の導電体膜４ａ中にのみ存在しているとする。この状態に於けるしきい値電圧をＶＴＨ１とする。電荷の総量をＱとするとＱ１＝Ｑ、Ｑ２＝Ｑ３＝Ｑ４＝０である。各導電体膜４ａ、４ｃ、４ｅ、４ｇ中のキャリアは電子であるとしているのでＱ＜０である。この時、静電気学のガウスの定理を用いると、
ｋｉｎｔ１×Ｅｉｎｔ１＝ｋｉｎｔ２×Ｅｉｎｔ２＝ｋｉｎｔ３×Ｅｉｎｔ３＝ｋ２×Ｅ２  
＝ｋ１×Ｅ１＋｜Ｑ｜
が成り立つ。上に記した様に、ｋｉｎｔ１＜ｋｉｎｔ２＜ｋｉｎｔ３＜ｋ１、ｋ２と設定されているので、
Ｅｉｎｔ１＞Ｅｉｎｔ２＞Ｅｉｎｔ３＞Ｅ１、Ｅ２
が成り立つ。それ故、ＶＣＨを一定値に保ってＶＣＧを増大させると先ず、第一の導電体間絶縁膜４ｂ中の電場Ｅｉｎｔ１のみが書き込み電場に達する。この時の制御ゲート電極１６の電位ＶＣＧをＶ１と記す。電位ＶＣＧをＶ１よりもΔＶ高く設定すると、第一の導電体膜４ａ中に蓄えられていた電荷が第一の導電体間絶縁膜４ｂを通過して第二の導電体膜４ｃに電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従って第一の導電体間絶縁膜４ｂ中の電場は弱くなり、やがては電荷の注入が止まる。この状態で第二の導電体膜４ｃに蓄えられている電荷Ｑ’は
Ｑ’＝−Ｃｉｎｔ１×ΔＶ
で与えられる。それ故、この状態での素子のしきい値電圧ＶＴＨは第一の導電体膜４ａに電荷がＱ存在している場合のしきい値電圧ＶＴＨ１を用いて
ＶＴＨ＝ＶＴＨ１−Ｑ’／Ｃｉｎｔ１＝ＶＴＨ１＋ΔＶ
で与えられる。それ故、この電圧範囲では∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ。ＶＣＧを増大させ、ＶＣＧ＝Ｖ１−Ｑ／Ｃｉｎｔ１とすると、第一の導電体膜４ａ中に存在していた電荷はすべて第二の導電体膜４ｃに移動し、Ｑ２＝Ｑ、Ｑ１＝Ｑ３＝Ｑ４＝０となる。
【００２４】
以下ではＶ１−Ｑ／Ｃｉｎｔ１をＶ１’と記す。Ｑ＜０であるのでＶ１＜Ｖ１’である。なお、ＶＣＧ＝Ｖ１’とした場合の第二の導電体膜２ｃ中の電場Ｅｉｎｔ２は書き込み電場よりも弱いとする。これは、第一の導電体間絶縁膜４ｂの誘電率ｋｉｎｔ１よりも第二の導電体間絶縁膜４ｄの誘電率ｋｉｎｔ２を十分に高く設定する事により可能である。電位ＶＣＧを更に増大させると第二の導電体間絶縁膜４ｄ中の電場Ｅｉｎｔ２が書き込み電場に達する。この時の電位ＶＣＧをＶ２と記す。
【００２５】
電位ＶＣＧがＶ１’とＶ２との間にあると、第一の導電体間絶縁膜４ｂ中の電場Ｅｉｎｔ１は書き込み電場よりも強いが、この状態では第一の導電体膜４ａ中に電子は存在しないので第一の導電体間絶縁膜４ｂを通過しての電荷の移動は起こらない。また第二乃至第三の導電体間絶縁膜４ｂ、４ｄ中の電場Ｅｉｎｔ２、Ｅｉｎｔ３並びに第一乃至第二の絶縁層３、５中の電場Ｅ１、Ｅ２は何れも書き込み電場より弱いので第二乃至第三の導電体間絶縁膜４ｄ、４ｆを通過しての電荷の移動も、第一乃至第二の絶縁層３、５を通過しての電荷の移動も起こらない。すなわちしきい値電圧ＶＴＨは一定の値に保たれる。この一定値をＶＴＨ２とする。
【００２６】
電位ＶＣＧをＶ２よりもΔＶ高く設定すると、第二の導電体膜４ｃ中に蓄えられていた電荷が第二の導電体間絶縁膜４ｄを通過して第三の導電体膜４ｅに電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従って第二の導電体間絶縁膜４ｄ中の電場は弱くなり、やがては電荷の注入が止まる。この状態で第三の導電体膜４ｅに蓄えられている電荷Ｑ’’はＱ’’＝−Ｃｉｎｔ２×ΔＶで与えられる。それ故、この状態での素子のしきい値電圧ＶＴＨは第二の導電体膜４ｃに電荷Ｑが存在している場合のしきい値電圧ＶＴＨ２を用いて
ＶＴＨ＝ＶＴＨ２−Ｑ’’／Ｃｉｎｔ２＝Ｖ２＋ΔＶ
で与えられる。それ故、この電圧範囲では∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ。ＶＣＧを増大させ、ＶＣＧ＝Ｖ２−Ｑ／Ｃｉｎｔ２とすると第二の導電体膜４ｃ中に存在していた電荷はすべて第三の導電体膜４ｅに移動し、Ｑ３＝Ｑ、Ｑ１＝Ｑ２＝Ｑ４＝０となる。
【００２７】
以下ではＶ２−Ｑ／Ｃｉｎｔ２をＶ２’と記す。Ｑ＜０であるのでＶ２＜Ｖ２’である。なお、ＶＣＧ＝Ｖ２’とした場合の第三の導電体間絶縁膜４ｆ中の電場Ｅｉｎｔ３は書き込み電場よりも弱いとする。これは、第二の導電体間絶縁膜４ｄの誘電率ｋｉｎｔ２よりも第三の導電体間絶縁膜４ｆの誘電率ｋｉｎｔ３を十分に高く設定する事により可能である。電位ＶＣＧを更に増大させると第三の導電体間絶縁膜４ｆ中の電場Ｅｉｎｔ３が書き込み電場に達する。この時の電位ＶＣＧをＶ３と記す。ＶＣＧがＶ２’とＶ３との間にあると、第一乃至第二の導電体間絶縁膜４ｂ、４ｄ中の電場Ｅｉｎｔ１乃至Ｅｉｎｔ２は書き込み電場よりも強いが、この状態では第一乃至第二の導電体膜４ａ、４ｃ中に電子は存在しないので第一乃至第二の導電体間絶縁膜４ｂ、４ｄを通過しての電荷の移動は起こらない。また第三の導電体間絶縁膜４ｆ中の電場Ｅｉｎｔ３並びに第一乃至第二の絶縁層３、５中の電場Ｅ１、Ｅ２は何れも書き込み電場より弱いので第三の導電体間絶縁膜４ｆを通過しての電荷の移動も、第一乃至第二の絶縁層３、５を通過しての電荷の移動も起こらない。すなわち、しきい値電圧ＶＴＨは一定の値に保たれる。この一定値をＶＴＨ３とする。電位ＶＣＧをＶ３よりもΔＶ高く設定すると、第三の導電体膜４ｅ中に蓄えられていた電荷が第三の導電体間絶縁膜４ｆを通過して第四の導電体膜４ｇに電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従って第三の導電体間絶縁膜４ｆ中の電場は弱くなり、やがては電荷の注入が止まる。この状態で第四の導電体膜４ｇに蓄えられている電荷Ｑ’’’は
Ｑ’’’＝−Ｃｉｎｔ３×ΔＶ
で与えられる。それ故、この状態での素子のしきい値電圧ＶＴＨは第三の導電体膜４ｅに電荷Ｑが存在している場合のしきい値電圧ＶＴＨ３を用いて
ＶＴＨ＝ＶＴＨ３−Ｑ’’’／Ｃｉｎｔ３＝ＶＴＨ３＋ΔＶ
で与えられる。それ故、この電圧範囲では∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ。
【００２８】
電位ＶＣＧを更に増大させ、ＶＣＧ＝Ｖ３−Ｑ／Ｃｉｎｔ３とすると第三の導電体膜４ｅ中に存在していた電荷はすべて第四の導電体膜４ｇに移動し、Ｑ４＝Ｑ、Ｑ１＝Ｑ２＝Ｑ３＝０となる。以下ではＶ３−Ｑ／Ｃｉｎｔ３をＶ３’と記す。Ｑ＜０であるのでＶ３＜Ｖ３’である。なお、ＶＣＧ＝Ｖ３’とした場合の第一乃至第二の絶縁層３、５中の電場Ｅ１、Ｅ２は書き込み電場より弱いとする。これは、第三の導電体間絶縁膜４ｆの誘電率ｋｉｎｔ３よりも第一乃至第二の絶縁層３、５の誘電率ｋ１、ｋ２を十分に高く設定する事により可能である。
【００２９】
電位ＶＣＧを更に増大させると第一の絶縁層３中の電場Ｅ１乃至第二の絶縁層５中の電場Ｅ２が書き込み電場に達する。この時の電位ＶＣＧをＶ４と記す。電位ＶＣＧがＶ３’とＶ４との間にあると、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆ中の電場Ｅｉｎｔ１、Ｅｉｎｔ２、Ｅｉｎｔ３は書き込み電場より強いが、この状態では第一乃至第三の導電体膜４ａ、４ｃ、４ｅ中に電子は存在しないので第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆを通過しての電荷の移動は起こらない。また第一乃至第二の絶縁層３、５中の電場Ｅ１、Ｅ２は何れも書き込み電場よりも弱いので第一乃至第二の絶縁層３、５を通過しての電荷の移動も起こらない。すなわちＶＴＨは一定の値に保たれる。この一定値をＶＴＨ４とする。
【００３０】
以上の操作の下での、制御ゲート電極に印加される電位ＶＣＧの変化に対するしきい値電圧ＶＴＨの変化を模式的に図４に実線で示す。破線と一点鎖線とに関しては後述する。図４に於いては横軸の範囲はＶ４よりも低いとして、Ｖ４は示されていない。すなわち本実施形態の不揮発性半導体記憶素子に於いては、電位ＶＣＧの増大に伴ってしきい値電圧ＶＴＨは階段状に変化する。これは今回の検討で新たに得られた知見である。
【００３１】
なお、本実施形態に於いては、電荷蓄積層４の導電体膜が４層である場合を例に取り説明を行ったので、不揮発性半導体記憶素子のしきい値電圧は４通りの値を取る事が可能であり、その結果として一つの不揮発性半導体記憶素子あたり４値を記憶する事が可能である。一般に、Ｎを正の整数として電荷蓄積層の導電体膜をＮ層設けると、不揮発性半導体記憶素子のしきい値電圧はＮ通りの値を取る事が可能であり、その結果として一つの不揮発性半導体記憶素子あたりＮ値を記憶する事が可能となる。それ故、Ｎを３以上とすると不揮発性半導体記憶素子のしきい値電圧は３通り以上の値を取る事が可能となり、その結果として一つの不揮発性半導体記憶素子あたり１ビットを越える情報の記憶が可能となる。その帰結として記憶容量の増大が図られると言う利点が得られる。そして上に示した様に、制御ゲート電極６に印加する電位ＶＣＧの増大に伴ってしきい値電圧ＶＴＨは階段状に変化するので、ベリファイ操作を省略する事が可能となり、その結果として記憶容量が大きく且つ高速動作の可能な不揮発性半導体記憶素子が実現される。特にＮが２の冪の場合、すなわち導電体間絶縁膜の層数に１を加えた値が２の冪の場合には、一つの不揮発性半導体記憶素子あたりに記憶する事の可能な情報量が整数ビットとなる為に情報の処理が容易であると言う利点が得られる。
【００３２】
（第１実施形態の製造方法）
次に本実施形態に依る不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【００３３】
先ず図５に示す様に、半導体基板１に素子分離領域（図示せず）を形成した後に、Ｂ（硼素）イオンを例えば３０ｋｅＶのエネルギー、１×１０１２原子／ｃｍ２の濃度で注入した後に、例えば１０５０℃、３０秒の熱工程を加える。続いて半導体基板１の上に例えば化学的気相成長法（Chemical Vapor Deposition法、以下では「ＣＶＤ法」と記す）を用いて例えば厚さ３０ｎｍの第一のＬａＡｌＯ３（ランタンアルミネート）膜１６を形成する。続いて、第一のＬａＡｌＯ３膜１６上に例えばＣＶＤ法等の方法を用いて例えばＡｓ（砒素）を例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第一の多結晶シリコン膜１７を形成する。
【００３４】
次に図６に示す様に、第一の多結晶シリコン膜１７上に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４（窒化シリコン）膜１８を形成する。続いてＳｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第二の多結晶シリコン膜１９を形成する。
【００３５】
次に図７に示す様に、第二の多結晶シリコン膜１９上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３（酸化アルミニウム）膜２０を形成する。続いてＡｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第三の多結晶シリコン膜２１を形成する。
【００３６】
次に図８に示す様に、第三の多結晶シリコン膜２１上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２（酸化ハフニウム）膜２２を形成する。続いてＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第四の多結晶シリコン膜２３を形成する。
【００３７】
次に図９に示す様に、第四の多結晶シリコン膜２３上に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ（タングステン）膜２５を形成する。
【００３８】
次に図１０に示す様に、例えば反応性イオンエッチング法（Reactive Ion Etching法、以下では「ＲＩＥ法」と記す）等の方法を用いる事に依り、タングステン膜２５、第二のＬａＡｌＯ３膜２４、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、Ｓｉ３Ｎ４膜１８、第一の多結晶シリコン膜１７、および第一のＬａＡｌＯ３膜１６をパターニングし、制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、第一の絶縁層３を形成する。
【００３９】
次に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２ａ、２ｂを形成する。以後は周知の技術を用いて、従来の不揮発性半導体記憶素子と同様に、層間絶縁膜形成工程や配線工程等を経て図１に示す本実施形態の不揮発性半導体記憶素子が形成される。
【００４０】
本実施形態に於いてはｎ型素子の場合を例に取って示したが、不純物の導電型を逆にすればｐ型素子の場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型の場合に対しても同様である。また、それらを一部として含む半導体装置にも用いる事ができる。
【００４１】
また、本実施形態に於いては不揮発性半導体記憶素子のみの形成工程を示したが、不揮発性半導体記憶素子の他に、電界効果トランジスターやバイポーラー型トランジスターや単一電子トランジスター等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として不揮発性半導体記憶素子を形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として不揮発性半導体記憶素子を形成する場合もまた同様である。不揮発性半導体記憶素子の周辺回路を含んで良い事は言うまでも無い。
【００４２】
また、本実施形態に於いてはバルク基板上に形成する場合を例に取って説明したが、ＳＯＩ（Semiconductor on Insulator）基板上に形成する場合も同様であり、同様の効果が得られる。
【００４３】
また、本実施形態に於いては、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用い、ｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００４４】
また、本実施形態に於いては、ソース・ドレインへの不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。また、本実施形態に於いては、導電体膜は不純物を含有する半導体を堆積させたが、半導体膜を形成した後に例えばイオン注入の方法または固相拡散や気相拡散等の方法を用いて不純物を導入してもよい。イオン注入の方法を用いるとｎ型素子とｐ型素子とを含む相補型の半導体装置の形成が容易であると言う利点が在り、不純物を含有する半導体を堆積する乃至固相拡散や気相拡散等の方法を用いて不純物の導入を行うと、高い不純物濃度の実現が容易であると言う利点が在る。
【００４５】
また、本実施形態に於いては、素子のしきい値電圧を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別にしきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態の様にすると工程の簡略化が図られると言う利点がある。
【００４６】
また、本実施形態に於いては、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造の素子を構築したとしてもよい。またハロー構造等の素子を構築してもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。
【００４７】
また、本実施形態に於いては、ソース・ドレイン領域２ａ、２ｂの形成を制御ゲート電極６ないし第一の絶縁層３の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。制御ゲート電極６ないし第一の絶縁層３の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域２ａ、２ｂへの不純物の導入ないし活性化の熱工程を制御ゲート電極６ないし第一の絶縁層３の加工に先立って行う事が好ましい。
【００４８】
また、本実施形態に於いては、電荷蓄積層４中の導電体膜４ａ、４ｃ、４ｅ、４ｇは多結晶シリコンを用いて形成しているが、他の材料を用いてもかまわない。例えばタングステン、チタン、タンタル等の金属や、タングステンナイトライド、チタンナイトライド、タンタルナイトライド等の金属窒化物、タングステンシリサイド、チタンシリサイド、タンタルシリサイド等の金属珪化物等の化合物を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の多結晶シリコン以外の半導体を用いて形成してもよい。ないしは、それらの積層で形成してもよい。制御ゲート電極６に関しても同様である。
【００４９】
半導体を用いて電荷蓄積層４中の導電体膜４ａ、４ｃ、４ｅ、４ｇを形成すると、図４に示す様に、制御ゲート電圧の増大に伴ってしきい値電圧が階段状に変化するので、ベリファイ操作を省略する事が可能となり、一つの不揮発性半導体記憶素子に１ビットを超える情報を記憶する事が可能で且つ動作の簡略化が図られると言う利点が在る。また、電荷蓄積層４は粒子状形状の金属ないし半導体等ないしそれらの化合物等を用いてもよい。また、金属ないし金属を含む化合物で制御ゲート電極６を形成すると制御ゲート電極６の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属で制御ゲート電極６ないし電荷蓄積層４中の導電体膜４ａ、４ｃ、４ｅ、４ｇを形成すると酸化反応が進みにくいので、第一の絶縁層３、第二の絶縁層５、および導電体間絶縁膜４ｂ、４ｄ、４ｆと、制御ゲート電極６、チャネル領域２ｃ、および電荷蓄積層中の導電体膜と、の界面に於ける準位が抑制される等の界面の制御性が良いと言う利点も有る。また、制御ゲート電極６ないし電荷蓄積層４の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。
【００５０】
また、本実施形態に於いては、制御ゲート電極６ないし電荷蓄積層４の形成はそれらの材料を堆積した後に異方性エッチングを施すと言う方法を用いて形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。制御ゲート電極６ないし電荷蓄積層４の形成に先立ってソース・ドレイン領域２ａ、２ｃを形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域２ａ、２ｂと制御ゲート電極６ないし電荷蓄積層４とが自己整合的に形成されるので好ましい。
【００５１】
また、本実施形態に於いては、素子を流れる電流の主方向（図１の左右方向）に測った制御ゲート電極６の長さは、制御ゲート電極６の上部も下部も等しいが、この事は本質的ではない。例えば制御ゲート電極６の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う利点が得られる。
【００５２】
また、本実施形態に於いては明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。
【００５３】
また、本実施形態に於いては、シリサイド工程には言及しなかったが、ソース・ドレイン領域２ａ、２ｂ上にシリサイド層を形成してもよい。また、ソース・ドレイン領域２ａ、２ｂ上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域２ａ、２ｂの抵抗が低減されるので好ましい。また、制御ゲート電極６を多結晶シリコン等で形成する場合には、制御ゲート電極６に対してシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。
【００５４】
また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
【００５５】
また、本実施形態に於いては、制御ゲート電極６の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に制御ゲート電極６が金属を含む材料で形成されており、且つソース・ドレイン領域２ａ、２ｂ上にシリサイド層を形成する場合等、製造工程の途中で制御ゲート電極６を保護する必要が在る場合等は制御ゲート電極６の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。
【００５６】
また、本実施形態に於いては、第一および第二の絶縁層３、５としてランタンアルミネート膜を用い、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆとして各々窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いた。しかしながら、第一および第二の絶縁層３、５、乃至第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの何れかとして酸化シリコン膜または酸化窒化シリコン膜等の絶縁膜、ないしはそれらの積層等の他の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、制御ゲート電極６ないし電荷蓄積層４中の導電体膜４ａ、４ｃ、４ｅ、４ｇとして不純物を含有する多結晶シリコンを用いる場合に不純物が基板１中に拡散する事が抑制され、これにより、しきい値電圧のバラツキが抑制されると言う利点があるので好ましい。一方、第一および第二の絶縁層３、５、乃至第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの何れかとして酸化シリコンを用いると、絶縁層３、５、絶縁膜４ｂ、４ｄ、４ｆと、導電体膜４ａ、４ｃ、４ｅ、４ｆ、制御ゲート電極６および基板１との界面の界面準位ないしは絶縁層、絶縁膜中の固定電荷が少ない為に素子特性のバラツキが抑制されると言う利点が得られる。
【００５７】
なお、絶縁層ないし絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００５８】
また、第一および第二の絶縁層３、５、乃至第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの何れかとしてＨｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、高誘電体膜ないしはそれらの積層等の他の絶縁膜を用いてもよい。
【００５９】
本実施形態の本質は導電体間絶縁膜４ｂ、４ｄ、４ｆ、第一の絶縁層３、および第二の絶縁層５の誘電率がそれぞれ異なる事に在り、その為には例えば導電体間絶縁膜４ｂ、４ｄ、４ｆの内で制御ゲート電極６の近くに形成されている導電体絶縁膜４ｆ、第一の絶縁層３、および第二の絶縁層５の誘電率は高い必要が在る。特に、第一の絶縁層３および第二の絶縁層５の誘電率は高い必要が在る。例えばＨｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、高誘電体膜は酸化シリコンないし窒化シリコンないし酸化窒化シリコン等と比較して高い誘電率を持つので、これらの材料を導電体間絶縁膜４ｂ、４ｄ、４ｆの内で制御ゲート電極６の近くに形成されている導電体絶縁膜４ｆ、第一の絶縁層３、および第二の絶縁層５に用いる事は好ましい。特にこれらの材料を、第一の絶縁層３および第二の絶縁層５に用いる事は好ましい。
【００６０】
また、導電体間絶縁膜４ｂ、４ｄ、４ｆ、第一および第二の絶縁層３、５の膜厚が薄いと、絶縁膜を貫くトンネル電流を流す必要がない状況下でも絶縁膜を貫くトンネル電流が流れ、記憶してある情報が変動してしまう、すなわち情報の保持時間が短くなると言う問題が生ずる。それ故、導電体間絶縁膜４ｂ、４ｄ、４ｆ、第一および第二の絶縁層３、５の膜厚は在る程度以上には厚く形成する事が好ましく、且つ制御ゲート電極６とチャネル領域２ｃとの間に電荷蓄積層４を介して形成される容量結合を強める為には導電体間絶縁膜４ｂ、４ｄ、４ｆ、第一および第二の絶縁層３、５は従来用いられていた酸化シリコンよりも高い誘電率を持つ事が好ましい。また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法等の方法、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。
【００６１】
既存の材料とプロセスを活用して各絶縁膜の誘電率の差異を設けるには、次の組み合わせが好ましい。すなわち、導電体間絶縁膜４ｂは酸化シリコン、窒化シリコン、および酸化窒化シリコンの何れかに依り形成され、導電体間絶縁膜４ｄは酸化アルミニウムに依り形成され、導電体間絶縁膜４ｆは酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、およびジルコニウムシリケートの何れかに依り形成され、第一および第二の絶縁層３、５はランタンアルミネートに依り形成されることである。
【００６２】
また、絶縁層３、５、絶縁膜４ｂ、４ｄ、４ｆ、導電体膜４ａ、４ｃ、４ｅ、４ｇ、および制御ゲート電極６等の厚さは本実施形態の値に限るものではない。但し、容量結合の強さは幾何学的な膜厚ではなく酸化膜換算膜厚で決まり、且つ各導電体膜に電荷が存在する場合のしきい値電圧の差は導電体間絶縁膜の酸化膜換算膜厚に比例するので、各導電体間絶縁膜の酸化膜換算膜厚が等しいと、しきい値電圧が等間隔となり信号の処理が容易になると言う利点が得られる。本実施形態に於いては第一の導電体間絶縁膜４ｂとして厚さ８ｎｍのＳｉ３Ｎ４膜を、第二の導電体間絶縁膜４ｄとして厚さ１０ｎｍのＡｌ２Ｏ３膜を、第三の導電体間絶縁膜４ｆとして厚さ２５ｎｍのＨｆＯ２膜を、各々用いる場合を例示したが、これらの材料を用いて導電体間絶縁膜を形成すると導電体間絶縁膜の酸化膜換算膜厚は何れも実質的に４ｎｍと等しい値となる。それ故、しきい値電圧がほぼ等間隔になると言う利点を有する不揮発性半導体記憶素子が具現化される。このように、酸化膜換算膜厚が実質的に等しい、すなわち酸化膜換算膜厚（ｎｍ）の小数点以下一桁を四捨五入したときの値が等しければ、しきい値電圧が実質的に等間隔といえる。
【００６３】
更に、本実施形態に於いては第一および第二の絶縁層３、５として厚さ３０ｎｍのＬａＡｌＯ３膜を用いる場合を例示したが、第一および第二の絶縁層３、５としてＬａＡｌＯ３膜を用い且つ導電体間絶縁膜４ｂ、４ｄ、４ｆとして上記のＳｉ３Ｎ４膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜を用いると、第一および第二の絶縁層３、５の誘電率が導電体間絶縁膜の誘電率よりも高い不揮発性半導体記憶素子が具現化される。
【００６４】
また、本実施形態に於いてはゲート側壁には言及していないが、制御ゲート電極６および電荷蓄積層４に側壁を設けてもよい。特に高誘電率材料で、第一の絶縁層３、第二の絶縁層５、および導電体間絶縁膜４ｂ、４ｄ、４ｆを形成する場合に高誘電率材料でゲート側壁を設けると、特許第３６５８５６４号広報に記されている様に制御ゲート電極６および導電体膜４ａ、４ｃ、４ｅ、４ｇの下端角近傍に於ける、第一および第二の絶縁層３、５中並びに導電体間絶縁膜４ｂ、４ｄ、４ｆ中の電場が緩和される為、第一および第二の絶縁層３、５ならびに導電体間絶縁膜４ｂ、４ｄ、４ｆの信頼性の向上、誤書き込みおよび誤消去の防止と言う利点が得られるので好ましい。
【００６５】
また、本実施形態に於いては、制御ゲート電極６および電荷蓄積層４の形成後の後酸化には言及していないが、制御ゲート電極６および電荷蓄積層４や、第一および第二の絶縁層３、５ならびに導電体間絶縁膜４ｂ、４ｄ、４ｆの材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法を用いて制御ゲート電極６ないし導電体膜４ａ、４ｃ、４ｅ、４ｇの角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依り制御ゲート電極６および導電体膜４ａ、４ｃ、４ｅ、４ｇの下端角部の電場が緩和されるので第一の絶縁層３、第二の絶縁層５、および導電体間絶縁膜４ｂ、４ｄ、４ｆの信頼性が向上し、好ましい。
【００６６】
また、本実施形態に於いては明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００６７】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００６８】
（第２実施形態）
本発明の第２実施形態による不揮発性半導体記憶素子の断面を図１１に示す。本実施形態の不揮発性半導体記憶素子は半導体基板１に離間してソース・ドレイン領域２ａ、２ｂが形成され、ソース領域２ａとドレイン領域２ｂとの間のチャネルとなる半導体基板１の領域２ｃ上に第一の絶縁層３が形成されている。第一の絶縁層３上に電荷蓄積層４Ａが形成されている。この電荷蓄積層４Ａは、第一の絶縁層３上に形成された第一の電荷蓄積絶縁膜４ｈと、この第一の電荷蓄積絶縁膜４ｈ上に形成された第二の電荷蓄積絶縁膜４ｉと、第二の電荷蓄積絶縁膜４ｉ上に形成された第三の電荷蓄積絶縁膜４ｊとを有している。この電荷蓄積層４Ａ上に第二の絶縁層５を介して制御ゲート電極６が形成されている。ここで第二の電荷蓄積絶縁膜４ｉの誘電率は第一の電荷蓄積絶縁膜４ｈの誘電率よりも高く設定され、第三の電荷蓄積絶縁膜４ｊの誘電率は第二の電荷蓄積絶縁膜４ｉの誘電率よりも高く設定され、第一の絶縁層３の誘電率および第二の絶縁層５の誘電率は第三の電荷蓄積絶縁膜４ｊの誘電率よりも高く設定されている。なお、図１１に於いては素子分離領域、層間絶縁膜、配線金属等は省略されており、示されていない。また、図１１に於いて縮尺は正確ではない。
【００６９】
次に、本実施形態に依る不揮発性半導体記憶素子の製造方法について説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【００７０】
先ず図１２に示す様に、半導体基板１に素子分離領域（図示せず）を形成した後にＢイオンを例えば３０ｋｅＶのエネルギー、１×１０１２原子／ｃｍ２の濃度で注入した後に、例えば１０５０℃、３０秒の熱工程を加える。続いて、半導体基板１の上に例えばＣＶＤ法を用いて例えば厚さ３０ｎｍの第一のＬａＡｌＯ３膜１６を形成する。続いて、第一のＬａＡｌＯ３膜１６上に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４膜１８を形成する。
【００７１】
次に、図１３に示す様に、Ｓｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３膜２０を形成する。続いて、Ａｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２膜２２を形成する。
【００７２】
次に、図１４に示す様に、ＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて、第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ膜２５を形成する。
【００７３】
次に図１５に示す様に例えばＲＩＥ法等の方法を用いる事に依り、タングステン膜２５、第二のＬａＡｌＯ３膜２４、ＨｆＯ２膜２２、Ａｌ２Ｏ３膜２０、Ｓｉ３Ｎ４膜１８、第一のＬａＡｌＯ３膜１６をパターニングし、制御ゲート電極６、第二の絶縁層５、第三の電荷蓄積絶縁膜４ｊ、第二の電荷蓄積絶縁膜４ｉ、第一の電荷蓄積絶縁膜４ｈ、第一の絶縁層３を形成する。
【００７４】
次に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２ａ、２ｂを形成する。以後は周知の技術を用いて、従来の不揮発性半導体記憶素子と同様に、層間絶縁膜形成工程や配線工程等を経て図１１に示す本実施形態の不揮発性半導体記憶素子を形成する。
【００７５】
一般に、相異なる材料の界面には界面準位が存在し、その準位に電荷を蓄える事が可能である。それ故、本実施形態に示す構造の素子に於いてはその界面に存在する準位を第１実施形態の導電体膜と同様に用いる事が可能であり、第１実施形態と同様の効果が得られる。
【００７６】
本実施形態の様に隣り合う絶縁膜の界面に存在する準位を第１実施形態の導電体膜として用いると、電荷蓄積層４Ａを形成する積層の層数が少なくなる為に、製造工程が簡略化されると言う利点が得られる。また、本実施形態の様に隣り合う絶縁膜の界面に存在する準位を導電体膜として用いると、第一の絶縁層３、電荷蓄積層４Ａ、第二の絶縁層５、および制御ゲート電極６に依り形成される積層構造の、基板表面に垂直な方向に測った長さが短くなる。それ故、他の素子との間に形成される静電容量が抑制され、その結果として他の素子との容量結合に起因する誤動作が抑制されると言う利点が得られる。
【００７７】
一方、第１実施形態に示した様に隣り合う絶縁膜の間に導電体膜を形成すると、本実施形態に示した方法と比較して各導電体膜に蓄えられる電荷量の制御が容易であり、その結果としてしきい値電圧の切り替る制御ゲート電圧の制御が容易である、と言う利点が得られる。
【００７８】
本実施形態に於いては何れの隣り合う絶縁膜の間にも導電体膜は形成されておらず界面に存在する準位が第１実施形態の導電体膜として用いられているが、この事は本質的ではなく、ある隣り合う絶縁膜の間には導電体膜が形成され且つ他のある隣り合う絶縁膜の間には導電体膜が形成されていなくても同様の効果が得られる。
【００７９】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００８０】
（第３実施形態）
本発明の第３実施形態による不揮発性半導体記憶素子の断面を模式的に図１６に示す。本実施形態の不揮発性半導体記憶素子は、図１に示す第１実施形態の不揮発性半導体記憶素子において、第一の導電体膜４ａは第一の絶縁層３より大きな膜面面積を持ち、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａより大きな膜面面積を持ち、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂより大きな膜面面積を持ち、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃより大きな膜面面積を持ち、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄより大きな膜面面積を持ち、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅより大きな膜面面積を持ち、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆより大きな膜面面積を持ち、第二の絶縁層５は第四の導電体膜４ｇより大きな膜面面積を持ち、制御ゲート電極６は第二の絶縁層５より大きな膜面面積を持つ様に構成されている。そして、第一の導電体膜４ａは第一の絶縁層３を覆う様に形成され、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａを覆う様に形成され、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂを覆う様に形成され、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃを覆う様に形成され、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄを覆う様に形成され、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅを覆う様に形成され、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆを覆う様に形成され、第二の絶縁層５は第四の導電体膜４ｇを覆う様に形成され、制御ゲート電極６は第二の絶縁層５を覆う様に形成されている。なお、図１６に於いては素子分離領域、層間絶縁膜、配線金属等は省略されており、示されていない。また、図１６に於いて縮尺は正確ではない。
【００８１】
次に、本実施形態の不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【００８２】
図５に示す工程までは第１実施形態で説明したと同じ工程で行う。図５に示す工程に続いて、図１７に示す工程が行われる。すなわち、例えばＲＩＥ法等の方法を用いる事に依り、第一の多結晶シリコン膜１７および第一のＬａＡｌＯ３膜１６をパターニングして、第一の導電体膜４ａおよび第一の絶縁層３を形成する。
【００８３】
次に図１８に示す様に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５  原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２ａ、２ｂを形成する。このとき、ソース領域２ａとドレイン領域２ｂとの間の半導体基板１の領域２ｃがチャネルとなる。
【００８４】
次に図１９に示す様に、第一の絶縁層３および第一の導電体膜４ａを含む半導体基板１全面に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４膜１８を形成する。続いてＳｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第二の多結晶シリコン膜１９を形成する。
【００８５】
次に図２０に示す様に、第二の多結晶シリコン膜１９上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３膜２０を形成する。続いてＡｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第三の多結晶シリコン膜２１を形成する。
【００８６】
次に図２１に示す様に、第三の多結晶シリコン膜２１上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２膜２２を形成する。続いてＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｍ３の濃度で含む例えば厚さ５ｎｍの第四の多結晶シリコン膜２３を形成する。
【００８７】
次に図２２に示す様に、第四の多結晶シリコン膜２３上に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ膜２５を形成する。
【００８８】
次に、例えばＲＩＥ法等の方法を用いる事に依り、タングステン膜２５、第二のＬａＡｌＯ３膜２４、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、およびＳｉ３Ｎ４膜１８からなる積層膜をパターニングし、制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂを形成する。以後は、周知の技術を用いて、従来の不揮発性半導体記憶素子と同様の層間絶縁膜形成工程や配線工程等を経て図１６に示す本実施形態の不揮発性半導体記憶素子を形成する。
【００８９】
本実施形態に示した不揮発性半導体記憶素子に於いては、上にも記した様に第一の導電体膜４ａは第一の絶縁層３を覆う様に形成され、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａを覆う様に形成され、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂを覆う様に形成され、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃを覆う様に形成され、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄを覆う様に形成され、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅを覆う様に形成され、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆを覆う様に形成され、第二の絶縁層５は第四の導電体膜４ｇを覆う様に形成され、制御ゲート電極６は第二の絶縁層５を覆う様に形成されている。この様にすると仮に第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率が全て等しいとしても、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆ中の電界Ｅｉｎｔ１、Ｅｉｎｔ２、Ｅｉｎｔ３は、Ｅｉｎｔ１＞Ｅｉｎｔ２＞Ｅｉｎｔ３の関係が成り立つ。それ故、第１実施形態に於いて説明した様に制御ゲートの電位ＶＣＧの増大に伴って、しきい値電圧ＶＴＨは階段状に変化し、同様の効果が得られる。しかしこの様に第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率が全て等しいとすると、電界Ｅｉｎｔ１と電界Ｅｉｎｔ２との相異と比較して電界Ｅｉｎｔ２と電界Ｅｉｎｔ３との相異は小さくなる。それ故、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率が全て等しい場合には図４に破線で示す様に、Ｖ１’とＶ２との差に比較してＶ２’とＶ３との差は小さくなる。なお、ここに於いては簡単の為にＶ１、Ｖ１’、Ｖ２は第１実施形態のそれらと各々等しいと仮定して図４に示している。
【００９０】
一方、本実施形態に示した様に、第一の導電体膜４ａは第一の絶縁層３を覆う様に形成され、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａを覆う様に形成され、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂを覆う様に形成され、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃを覆う様に形成され、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄを覆う様に形成され、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅを覆う様に形成され、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆを覆う様に形成され、第二の絶縁層５は第四の導電体膜４ｇを覆う様に形成され、制御ゲート電極６は第二の絶縁層５を覆う様に形成され、且つ第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率をｋｉｎｔ１＜ｋｉｎｔ２＜ｋｉｎｔ３と設定すると、それらが協調してＥｉｎｔ１＞  Ｅｉｎｔ２＞Ｅｉｎｔ３の不等式が更に効果的に実現される。その結果として、第１実施形態に示した不揮発性半導体記憶素子と比較すると図４に一点鎖線で示す様に、Ｖ１’とＶ２との差及びＶ２’とＶ３との差は第１実施形態のそれらと比較して各々大きくなり、動作電圧の余裕を大きく取る事が可能になると言う利点が在る。
【００９１】
また、第一の導電体膜４ａは第一の絶縁層３を覆う様に形成され、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａを覆う様に形成され、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂを覆う様に形成され、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃを覆う様に形成され、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄを覆う様に形成され、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅを覆う様に形成され、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆを覆う様に形成され、第二の絶縁層５は第四の導電体膜４ｇを覆う様に形成され、制御ゲート電極６は第二の絶縁層５を覆う様に形成されている場合には、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの誘電率の何れかを相等しく設定する事も可能となる為に、第一乃至第三の導電体間絶縁膜４ｂ、４ｄ、４ｆの全てを相異なる材料で形成する必要はなく、材料の選択の自由度が増すと言う利点が得られる。
【００９２】
一方、第１実施形態の構造の不揮発性半導体記憶素子を形成すると制御ゲート電極６ないし第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、第一の絶縁層３を単一の工程で形成する事が可能であるので、形成工程が簡略になると言う利点がある。
【００９３】
また、本実施形態の不揮発性半導体記憶素子に於いては、第一の導電体膜４ａは第一の絶縁層３よりチャネル領域を流れる電流の主方向（チャネル長方向）に長く、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａよりチャネル領域を流れる電流の主方向に長く、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂよりチャネル領域を流れる電流の主方向に長く、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃよりチャネル領域を流れる電流の主方向に長く、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄよりチャネル領域を流れる電流の主方向に長く、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅよりチャネル領域を流れる電流の主方向に長く、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆよりチャネル領域を流れる電流の主方向に長く、第二の絶縁層５は第四の導電体膜４ｇよりチャネル領域を流れる電流の主方向に長く、制御ゲート電極６は第二の絶縁層５よりチャネル領域を流れる電流の主方向に長く形成されている。
【００９４】
これに対して、図２３に示す本実施形態の変形例のように、第一の導電体膜４ａは第一の絶縁層３よりチャネル領域を流れる電流の主方向に垂直な方向（チャネル幅方向）に長く、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆよりチャネル領域を流れる電流の主方向に垂直な方向に長く、第二の絶縁層５は第四の導電体膜４ｇよりチャネル領域を流れる電流の主方向に垂直な方向に長く、制御ゲート電極６は第二の絶縁層５よりチャネル領域を流れる電流の主方向に垂直な方向に長く形成されていてもよい。なお、図２３において符号２６で示す領域は素子分離領域である。また、ソース・ドレイン領域２ａ、２ｂのうちの一方（図２３ではソース領域２ａ）は第一の絶縁層３から制御ゲート電極６までの積層膜の手前側に存在し、他方（ドレイン領域２ｂ）は向こう側に存在するが、図２３に於いては陰になっている為に示していない。なお、本変形例においては、第一の絶縁層３および第一の導電体膜４ａのチャネル幅方向の長さはチャネル幅よりも長くなるように、すなわち素子分離領域２６にも延在するように形成されている。また、図２３に於いては層間絶縁膜、配線金属等は省略されており、示されていない。また、図２３に於いて縮尺は正確ではない。本変形例においては、本実施形態に示した不揮発性半導体記憶素子と異なり第二の導電体膜４ｃとソース・ドレイン領域２ａ、２ｂとの重なり部分に形成される容量が低減される為に寄生容量が低減されて素子の動作の高速化が図られると言う利点がある。
【００９５】
一方、本実施形態においては、チャネルを流れる主方向に測った制御ゲート電極６の長さが長くなるので、ゲート抵抗の低減が図られ、素子の高速動作が可能になると言う利点が得られる。
【００９６】
本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００９７】
（第４実施形態）
本発明の第４実施形態による不揮発性半導体記憶素子を図２４に示す。本実施形態の不揮発性半導体記憶素子は、図２３に示す第３実施形態の変形例の不揮発性半導体記憶素子において、素子分離領域２６と、第一の絶縁層３および第一の導電体膜４ａとを自己整合的に形成した構成となっている。なお、図２４に於いては、層間絶縁膜、配線金属等は省略されており、示されていない。また、図２４に於いて縮尺は正確ではない。
【００９８】
本実施形態の不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【００９９】
先ず図２５に示す様に、半導体基板１にＢイオンを例えば３０ｋｅＶのエネルギー、１×１０１２原子／ｃｍ２の濃度で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて半導体基板１の上に例えばＣＶＤ法を用いて例えば厚さ３０ｎｍの第一のＬａＡｌＯ３膜１６を形成する。次に第一のＬａＡｌＯ３膜１６上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第一の多結晶シリコン膜１７を形成する。
【０１００】
次に図２６に示す様に、第一の多結晶シリコン膜１７上に図示しないマスクを形成して例えばＲＩＥ法等の方法を用いる事に依り、第一の多結晶シリコン膜１７および第一のＬａＡｌＯ３膜１６をパターニングする。続いて、上記マスクを用いて半導体基板１に溝を形成し、例えば酸化シリコン等の絶縁物を埋め込む事に依り素子分離領域２６を形成する。その後、上記マスクを除去する。
【０１０１】
次に図２７に示す様に、第一のＬａＡｌＯ３膜１６および第一の多結晶シリコン膜１７を含む半導体基板１全面に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４膜１８を形成する。続いてＳｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第二の多結晶シリコン膜１９を形成する。
【０１０２】
次に図２８に示す様に、第二の多結晶シリコン膜１９上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３膜２０を形成する。続いてＡｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｍ３の濃度で含む例えば厚さ５ｎｍの第三の多結晶シリコン膜２１を形成する。
【０１０３】
次に図２９に示す様に、第三の多結晶シリコン膜２１上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２膜２２を形成する。続いてＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第四の多結晶シリコン膜２３を形成する。
【０１０４】
次に図３０に示す様に、第四の多結晶シリコン膜２３上に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ膜２５を形成する。
【０１０５】
次に図３１に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、タングステン膜２５、第二のＬａＡｌＯ３膜２４、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、Ｓｉ３Ｎ４膜１８、第一の多結晶シリコン膜１７、第一のＬａＡｌＯ３膜１６をパターニングし、制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、および第一の絶縁層３を形成する。
【０１０６】
次に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２ａ、２ｂを形成する。以後は周知の技術を用いて、従来の不揮発性半導体記憶素子と同様に層間絶縁膜形成工程や配線工程等を経て図２４に示す本実施形態の不揮発性半導体記憶素子を形成する。
【０１０７】
本実施形態においては、素子分離領域２６と第一の絶縁層３および第一の導電体膜４ａとが自己整合的に形成されている。このため、素子分離領域２６、第一の絶縁層３、および第一の導電体膜４ａを同一のマスクを用いて形成する事が可能になり、製造工程の簡略化が図られると言う利点が在る。一方、上記実施形態に示した不揮発性半導体記憶素子の様に形成を行うと、素子分離領域形成時の酸化シリコン等の絶縁膜を充填する工程の後に例えば化学的機械的研磨法（Chemical Mechanical Polishing法、以下では「ＣＭＰ法」と記す）を用いて、表面の平坦化を行う事が可能となり、その結果として素子分離領域の表面とチャネル領域の表面との間の段差を極めて小さくする事が可能となると言う利点がある。
【０１０８】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１０９】
（第５実施形態）
次に、本発明の第５実施形態の不揮発性半導体記憶素子を図３２に示す。本実施形態の不揮発性半導体記憶素子は、図２３に示す第３実施形態の変形例の不揮発性半導体記憶素子において、素子分離領域２６と、第一の絶縁層３および電荷蓄積層４からなる積層構造とを自己整合的に形成した構成となっている。なお、図３２に於いては層間絶縁膜、配線金属等は省略されており、示されていない。また、図３２に於いて縮尺は正確ではない。
【０１１０】
本実施形態の不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の不揮発性半導体記憶素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【０１１１】
先ず図３３に示す様に、半導体基板１にＢイオンを例えば３０ｋｅＶのエネルギー、１×１０１２原子／ｃｍ２の濃度で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて半導体基板１の上に例えばＣＶＤ法を用いて例えば厚さ３０ｎｍの第一のＬａＡｌＯ３膜１６を形成する。次に第一のＬａＡｌＯ３膜１６上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ２の濃度で含む例えば厚さ５ｎｍの第一の多結晶シリコン膜１７を形成する。
【０１１２】
次に図３４に示す様に、第一の多結晶シリコン膜１７の上に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４膜１８を形成する。続いてＳｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第二の多結晶シリコン膜１９を形成する。
【０１１３】
次に図３５に示す様に、前記第二の多結晶シリコン膜１９上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３膜２０を形成する。続いてＡｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第三の多結晶シリコン膜２１を形成する。
【０１１４】
次に図３６に示す様に、第三の多結晶シリコン膜２１上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２膜２２を形成する。続いてＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第四の多結晶シリコン膜２３を形成する。
【０１１５】
次に図３７に示す様に例えばＲＩＥ法等の方法を用いる事に依り、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、Ｓｉ３Ｎ４膜１８、第一の多結晶シリコン膜１７、および第一のＬａＡｌＯ３膜１６をパターニングする。続いて、半導体基板１に溝を形成し、例えば酸化シリコン等の絶縁物を埋め込む事に依り素子分離領域２６を形成する。
【０１１６】
次に図３８に示す様に、第一のＬａＡｌＯ３膜１６、第一の多結晶シリコン膜１７、Ｓｉ３Ｎ４膜１８、第二の多結晶シリコン膜１９、Ａｌ２Ｏ３膜２０、第三の多結晶シリコン膜２１、ＨｆＯ２膜２２、および第四の多結晶シリコン膜２３を含む半導体基板１全面に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ膜２５を形成する。
【０１１７】
次に図３９に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、タングステン膜２５、第二のＬａＡｌＯ３膜２４、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、Ｓｉ３Ｎ４膜１８、第一の多結晶シリコン膜１７、第一のＬａＡｌＯ３膜１６をパターニングし、制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ、第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、および第一の絶縁層３を形成する。第一の導電体膜４ａ、第一の導電体間絶縁膜４ｂ、第二の導電体膜４ｃ、第二の導電体間絶縁膜４ｄ、第三の導電体膜４ｅ、第三の導電体間絶縁膜４ｆ、および第四の導電体膜４ｇが電荷蓄積層４を構成する。
【０１１８】
次に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域２ａ、２ｂを形成する。以後は周知の技術を用いて、従来の不揮発性半導体記憶素子と同様に層間絶縁膜形成工程や配線工程等を経て図３２に示す本実施形態の不揮発性半導体記憶素子を形成する。
【０１１９】
本実施形態の構造の不揮発性半導体記憶素子を形成すると、素子分離領域２６と、第一の絶縁層３および電荷蓄積層４からなる積層構造とが自己整合的に形成されているので、素子分離領域２６と、第一の絶縁層３および電荷蓄積層４を同一のマスクを用いて形成する事が可能になり、製造工程の簡略化が図られると言う利点が在る。更に本実施形態の構造の不揮発性半導体記憶素子を形成するとチャネルを流れる電流の主方向に平行な方向にも垂直な方向にも、最小加工寸法の２倍の周期で素子を形成する事が可能となるので、素子一つあたりの面積を最小加工寸法の２乗の４倍とする事ができる。その結果として高い集積度が実現されると言う利点が在る。一方、第１乃至第３実施形態に示した不揮発性半導体記憶素子の様に形成を行うと、素子分離領域形成時の酸化シリコン等の絶縁膜を充填する工程の後に例えばＣＭＰ法を用いて、表面の平坦化を行う事が可能となり、その結果として素子分離領域の表面とチャネル領域の表面との間の段差を極めて小さくする事が可能となると言う利点がある。
【０１２０】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１２１】
（第６実施形態）
次に、本発明の第６実施形態による不揮発性半導体記憶素子を図４０に示す。本実施形態の不揮発性半導体記憶素子は上記実施形態に示した不揮発性半導体記憶素子と異なり、支持基板２７の上に埋め込み絶縁膜２８を介して半導体層の形成された、いわゆるＳＯＩ基板上に形成され、埋め込み絶縁膜２８上の半導体層が板状に加工されており、板状半導体領域２の長手方向に離間してソース・ドレイン領域が形成されている。そして、チャネル領域となる、ソース領域とドレイン領域との間の板状半導体領域２を覆う様に、第一の絶縁層３、電荷蓄積層４、第二の絶縁層５、および制御ゲート電極６が形成されている。電荷蓄積層４は、第一の導電体膜４ａ、第一の導電体間絶縁膜４ｂ、第二の導電体膜４ｃ、第二の導電体間絶縁膜４ｄ、第三の導電体膜４ｅ、第三の導電体間絶縁膜４ｆ、および第四の導電体膜４ｇが積層された積層構造を有している。なお、ソース・ドレイン領域の一方の領域は、第一の絶縁層３、電荷蓄積層４、第二の絶縁層５、および制御ゲート電極６の積層構造の手前側に存在し、他方の領域は上記積層構造の向こう側に存在していて図４０に於いては陰になっている為に示していない。なお、図４０に於いては素子分離領域、層間絶縁膜、配線金属等は省略されており、示されていない。また、図４０に於いて縮尺は正確ではない。
【０１２２】
本実施形態の不揮発性半導体記憶素子の製造方法について以下に説明する。ここではｎ型の不揮発性半導体記憶素子の場合を説明する。ｐ型の素子の場合も不純物の導電型を逆にすれば全く同様に製造することができる。
【０１２３】
先ず図４１に示す様に、ＳＯＩ基板の半導体層にＢイオンを例えば３０ｋｅＶのエネルギー、１×１０１２原子／ｃｍ２の濃度で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて例えばＲＩＥ法等の方法を用いる事に依り半導体層を加工して板状半導体領域２を形成する。
【０１２４】
次に図４２に示す様に、板状半導体領域２を含むＳＯＩ基板全面に例えばＣＶＤ法を用いて例えば厚さ３０ｎｍの第一のＬａＡｌＯ３膜１６を形成する。続いて第一のＬａＡｌＯ３膜１６上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第一の多結晶シリコン膜１７を形成する。
【０１２５】
次に図４３に示す様に、第一の多結晶シリコン膜１７の上に例えばＣＶＤ法等の方法を用いて例えば厚さ８ｎｍのＳｉ３Ｎ４膜１８を形成する。続いてＳｉ３Ｎ４膜１８上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第二の多結晶シリコン膜１９を形成する。
【０１２６】
次に図４４に示す様に、第二の多結晶シリコン膜１９上に例えばＣＶＤ法等の方法を用いて例えば厚さ１０ｎｍのＡｌ２Ｏ３膜２０を形成する。続いてＡｌ２Ｏ３膜２０上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第三の多結晶シリコン膜２１を形成する。
【０１２７】
次に図４５に示す様に、第三の多結晶シリコン膜２１上に例えばＣＶＤ法等の方法を用いて例えば厚さ２５ｎｍのＨｆＯ２膜２２を形成する。続いてＨｆＯ２膜２２上に例えばＣＶＤ法等の方法を用いて例えばＡｓを例えば２×１０１８原子／ｃｍ３の濃度で含む例えば厚さ５ｎｍの第四の多結晶シリコン膜２３を形成する。
【０１２８】
次に図４６に示す様に、第四の多結晶シリコン膜２３の上に例えばＣＶＤ法等の方法を用いて例えば厚さ３０ｎｍの第二のＬａＡｌＯ３膜２４を形成する。続いて第二のＬａＡｌＯ３膜２４上に例えばＣＶＤ法等の方法を用いて例えば厚さ５０ｎｍの例えばＷ膜２５を形成する。
【０１２９】
次に図４７に示す様に、例えばＲＩＥ法等の方法を用いる事に依り、Ｗ膜２５、第二のＬａＡｌＯ３膜２４、第四の多結晶シリコン膜２３、ＨｆＯ２膜２２、第三の多結晶シリコン膜２１、Ａｌ２Ｏ３膜２０、第二の多結晶シリコン膜１９、Ｓｉ３Ｎ４膜１８、第一の多結晶シリコン膜１７、第一のＬａＡｌＯ３膜１６をパターニングし、制御ゲート電極６、第二の絶縁層５、第四の導電体膜４ｇ、第三の導電体間絶縁膜４ｆ、第三の導電体膜４ｅ第二の導電体間絶縁膜４ｄ、第二の導電体膜４ｃ、第一の導電体間絶縁膜４ｂ、第一の導電体膜４ａ、および第一の絶縁層３を形成する。
【０１３０】
次に、例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１×１０１５原子／ｃｍ２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域を形成する。以後は周知の技術を用いて層間絶縁膜形成工程や配線工程等を行い図４０に示す本実施形態の不揮発性半導体記憶素子を形成する。
【０１３１】
本実施形態の不揮発性半導体記憶素子に於いては、チャネル領域を覆う様に、第一の絶縁層３、電荷蓄積層４、第二の絶縁層５、および制御ゲート電極６が形成されているので、チャネル領域の電位に対する制御ゲート電極の制御性が増して素子の短チャネル効果が抑制される為に、素子の微細化が可能となり、その結果として高い集積度が実現されると言う利点が在る。また、本実施形態に示した不揮発性半導体記憶素子に於いては、第１実施形態に示した不揮発性半導体記憶素子とは異なり、第一の導電体膜４ａは第一の絶縁層３を覆う様に形成され、第一の導電体間絶縁膜４ｂは第一の導電体膜４ａを覆う様に形成され、第二の導電体膜４ｃは第一の導電体間絶縁膜４ｂを覆う様に形成され、第二の導電体間絶縁膜４ｄは第二の導電体膜４ｃを覆う様に形成され、第三の導電体膜４ｅは第二の導電体間絶縁膜４ｄを覆う様に形成され、第三の導電体間絶縁膜４ｆは第三の導電体膜４ｅを覆う様に形成され、第四の導電体膜４ｇは第三の導電体間絶縁膜４ｆを覆う様に形成され、第二の絶縁層５は第四の導電体膜４ｇを覆う様に形成され、制御ゲート電極６は第二の絶縁層５を覆う様に形成されている。それ故、第３実施形態に示した不揮発性半導体記憶素子と同様に動作電圧の余裕を大きく取る事が可能になると言う利点が在る。
【０１３２】
一方、第１乃至第５実施形態に示した不揮発性半導体記憶素子はいわゆるバルク基板上に形成されており、素子の形成工程が簡略であると言う利点が在る。また、第１乃至第３実施形態に示した不揮発性半導体記憶素子に於いては、素子分離領域形成時の酸化シリコン等の絶縁膜を充填する工程の後に例えばＣＭＰ法を用いて、表面の平坦化を行う事が可能となり、その結果として素子分離領域の表面とチャネル領域の表面との間の段差を極めて小さくする事が可能となると言う利点がある。
【０１３３】
なお、本実施形態に示した不揮発性半導体記憶素子に於いては、チャネル領域ないしソース・ドレイン領域の形成される板状半導体領域の、チャネルを流れる電流の主方向に垂直な断面は半導体基板の表面に平行に測った長さよりも、半導体基板の表面に垂直に測った長さの方が長いが、この事は本質ではなく、両者の長短が逆でも同様の効果が得られ、また両者が等しくても同様である。
【０１３４】
また、本実施形態に示した不揮発性半導体記憶素子に於いては、チャネル領域は電荷蓄積層４および制御ゲート電極６に上方と左右方向との三方向から囲まれているが、例えば左右方向の二方向のみから電荷蓄積層４および制御ゲート電極６に挟まれる様に形成しても同様の効果が得られる。左右方向の二方向ではなく、上下方向の二方向でも同様の効果が得られる。また、チャネルの形成される領域が電荷蓄積層４および制御ゲート電極６に完全に囲まれる例えば柱状構造の素子を形成したとしても同様の効果が得られる。
【０１３５】
また、本実施形態の電荷蓄積層４を第２実施形態の電荷蓄積層４Ａで置き換えても同様の効果を得ることができる。
【０１３６】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１３７】
（第７実施形態）
次に本発明の不揮発性半導体記憶装置の実施形態を説明する。
【０１３８】
本実施形態の不揮発性半導体記憶装置の回路図を図４８に示す。本実施形態の不揮発性半導体記憶装置は、上記第１乃至第６実施形態のいずれかの不揮発性半導体記憶素子が格子点状に配列されている。それらの不揮発性半導体記憶素子はＭ行Ｎ列に配置されており、合計でＭ×Ｎ個の不揮発性半導体記憶素子が含まれて居る。なお、図４８に於いては上記第１乃至第６実施形態のいずれかの不揮発性半導体記憶素子を図４９に示す様に記してある。図４９に於いて符号ＳおよびＤと記した端子は各々ソースおよびドレインを示し、符号Ｃ．Ｇ．と記した端子は制御ゲート電極を示す。なお、基板の端子は省略してある為に示されていない。
【０１３９】
本実施形態においては、不揮発性半導体記憶素子を図４８中のＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）で示す。同一の行に含まれる不揮発性半導体記憶素子に於いては隣り合う素子のソース・ドレイン領域が結合されており、同一の列に含まれる不揮発性半導体記憶素子は制御ゲート電極が相互に結合されている。各行の第１列の不揮発性半導体記憶素子のソースおよび第Ｎ列の不揮発性半導体記憶素子のドレインは各々電界効果トランジスタＴＳ，ｉ、ＴＤ，ｉ（１<ｉ<Ｍ）を介して共通の線に結合されており、それらの電位は各々ＶＳ、ＶＤとなっている。そしてＴＳ，ｉ、ＴＤ，ｉ（１<ｉ<Ｍ）のゲート電極の電位は各々ＶＳ，ｉ、ＶＤ，ｉ（１<ｉ<Ｍ）となっている。ＴＳ，ｉ、ＴＤ，ｉ（１<ｉ<Ｍ）のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、その値をＶｔｈとする。Ｖｔｈはゼロと電源電圧ＶＤＤとの間に設定しておく。また、ｊ列の相互に結合されている制御ゲート電極の電位はＶＣＧ，ｊ（１<ｊ<Ｎ）となっている。そして、全てのＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）の基板電位は共通とする。なお、図４８に於いては、ここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。本実施形態の不揮発性半導体記憶装置は全体でＬ×Ｍ×Ｎビットの情報を記憶する事が可能である。但しＬは一つの不揮発性半導体記憶素子の記憶可能なビット数を表す。その動作を以下に説明する。
【０１４０】
不揮発性半導体記憶素子はｎ型であり、電荷蓄積層中のキャリアは電子であるとし、第ｍ行第ｎ列に在る不揮発性半導体記憶素子Ｔｒｍ，ｎへの情報の書き込みと消去及びその読み出し方法を説明する。ｐ型の不揮発性半導体記憶素子および電荷蓄積層中のキャリアがホールの場合も電圧の極性を逆にすれば全く同様の方法で行うことができる。ここでｍとｎとは各々１<ｍ<Ｍ、１<ｎ<Ｎを満たす任意の整数とする。
【０１４１】
先ず情報の書き込みは次の様にして行う。上記実施形態に記した様に、この不揮発性半導体記憶素子は様々なしきい値電圧を取る事が可能であり、それらを低い方から順に、ＶＴＨ，１、ＶＴＨ，２、…、ＶＴＨ，Ｌとする。なお、ＶＴＨ，ｋ（２<ｋ<Ｌ‐１）はゼロと駆動電圧ＶＤＤとの間になる様に設定しておく。共通の基板の電位はゼロと設定する。ＶＣＧ，ｊ（１<ｊ<Ｎ）はＶＴＨ，Ｌよりも高い電位とする。但し導電体間絶縁膜を貫くトンネル電流は流れない、すなわち電荷蓄積層中の電荷の移動は起こらない電位とする。こうするとＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）はすべて導通状態となる。ＶＳ，ｉ、ＶＤ，ｉ（ｉ≠ｍ）はＶｔｈよりも低い値（例えばゼロ）、ＶＳ，ｍ、ＶＤ，ｍはＶｔｈよりも高い値（例えばＶＤＤ）とする。こうするとＴＳ，ｉ、ＴＤ，ｉ（ｉ≠ｍ）は全て非導通状態、ＴＳ，ｍ、ＴＤ，ｍは導通状態となる。そしてＶＳ、ＶＤはゼロとする。この様にするとＴｒｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、Ｔｒｍ，ｊ（１<ｊ<Ｎ）のソース・ドレイン領域は外部の回路と接続されているのでその電位はすべてゼロとなる。その結果、Ｔｒｍ，ｊ（１<ｊ<Ｎ）のチャネル領域の電位もゼロとなる。この状態で共通の基板は浮遊状態とし、ＶＣＧ，ｎを、Ｔｒｍ，ｎのしきい値が所望の値となる様な電位に設定すると、Ｔｒｍ，ｎのしきい値電圧を所望の値に制御する事が可能となる。ここでＶＣＧ，ｊ（ｊ≠ｎ）はＶＴＨ，Ｌよりも高い電位に設定されているが、導電体間絶縁膜を貫くトンネル電流は流れない、すなわち電荷蓄積層中の電荷の移動は起こらない電位としてあるのでＴｒｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）のしきい値電圧は変化しない。そして上に記した様にＴｒｉ，ｎ（ｉ≠ｍ）のソース・ドレイン領域は浮遊状態であり、基板もまた浮遊状態であるので、Ｔｒｉ，ｎ（ｉ≠ｍ）のチャネル領域もまた浮遊状態となっている。それ故、ＶＣＧ，ｎを変化させるとＴｒｉ，ｎ（ｉ≠ｍ）のチャネル領域の電位は、第一の絶縁層３と電荷蓄積層４と第二の絶縁層５とを介した制御ゲート電極６との容量結合に依りＶＣＧ，ｎに追随する。その為にＴｒｉ，ｎ（ｉ≠ｍ）の第一および第二の絶縁層３、５中ならびに導電体間絶縁膜中の電場はあまり高い値にはならず、導電体間絶縁膜を貫くトンネル電流は流れない、すなわち電荷蓄積層中の電荷の移動は起こらない。それ故、Ｔｒｉ，ｎ（ｉ≠ｍ）のしきい値電圧は変化しない。この様にして他のＴｒｉ，ｊ（（ｉ，ｊ）≠（ｍ，ｎ））のしきい値電圧を変化させずにＴｒｍ，ｎのしきい値電圧のみを制御する事が可能である。この様にして書き込みが行われる。
【０１４２】
次に情報の消去を説明する。情報の消去は共通の列に配置されている不揮発性半導体記憶素子に対して同時に行う。第ｎ列の不揮発性半導体記憶素子の情報を消去する方法を説明する。ここでｎは１<ｎ<Ｎを満たす任意の列とする。共通の基板の電位はゼロとする。ＶＳ，ｉ、ＶＤ，ｉ（１<ｉ<Ｍ）はＶｔｈよりも低い値（例えばゼロ）とし、ＶＣＧ，ｊ（ｊ≠ｎ）も例えばゼロとする。そしてＶＣＧ，ｎは電荷蓄積層４中の導電体膜中に存在する電子がすべて最もチャネル領域に近い導電体膜まで導電体間絶縁膜を貫くトンネル電流に依り移動する様な、十分に低い電位に設定する。この様にするとＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）はすべて非導通状態となるので、ソース・ドレイン領域は浮遊状態となり、チャネル領域の電位は基板と等しくゼロとなる。この様にすると、Ｔｒｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）の電荷蓄積層４中の導電体膜中の電子の移動は起こらず、Ｔｒｉ，ｎ（１<ｉ<Ｍ）の電荷蓄積層４中の導電体膜に於いてのみは電子が最もチャネル領域に近い導電体膜に移動する。この様にしてＴｒｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）の情報は変化させずにＴｒｉ，ｎ（１<ｉ<Ｍ）の情報のみを消去する事が可能となる。なお、図４８に示す全てのＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）に対して同時に情報を消去する事は、ＶＳ，ｉ、ＶＤ，ｉ（１＜ｉ＜Ｍ）とＶＣＧ，ｊ（１<ｊ<Ｎ）とに例えばゼロを印加して、共通となっている基板に、電荷蓄積層４中の導電体膜中に存在する電子がすべて最もチャネル領域に近い導電体膜まで導電体間絶縁膜を貫くトンネル電流に依り移動する様な、十分に高い電位を印加する事に依り可能である。この様にすると、全てのＴｒｉ，ｊ（１<ｉ<Ｍ、１<ｊ<Ｎ）に対して同時に情報を消去する事ができるので、操作が簡略になり、消去に要する時間が短縮されると言う利点がある。
【０１４３】
一方、初めに説明した方法を用いて消去を行うと、他の列に配置されている不揮発性半導体記憶素子の情報を変化させずに、特定の列に配置されている不揮発性半導体記憶素子の情報のみを選択的に消去する事が可能になると言う別の利点が得られる。
【０１４４】
以上説明した様にして書き込みと消去とが行われる。
【０１４５】
次に、読み出しの方法を説明する。第ｍ行第ｎ列のＴｒｍ，ｎの情報の読み出しは次の様にして行う。ここでｍとｎとは各々１<ｍ<Ｍ、１<ｎ<Ｎを満たす任意の整数とする。共通の基板の電位はゼロとする。ＶＣＧ，ｊ（ｊ≠ｎ）はＶＴＨ，Ｌよりも高い電位とする。但し導電体間絶縁膜を貫くトンネル電流は流れない、すなわち電荷蓄積層中の電荷の移動は起こらない電位とする。こうするとＴｒｉ，ｊ（１<ｉ<Ｍ、ｊ≠ｎ）はすべて導通状態となる。ＶＳは例えばゼロ、ＶＤは例えばＶＤＤとする。ＶＳ，ｉ、ＶＤ，ｉ（ｉ≠ｍ）はＶｔｈよりも低い値（例えばゼロ）、ＶＳ，ｍとＶＤ，ｍとは例えばＶＤＤとする。こうするとＴＳ，ｉ、ＴＤ，ｉ（ｉ≠ｍ）は全て非導通状態、ＴＳ，ｍ、ＴＤ，ｍは導通状態となる。この様にするとＴｒｉ，ｊ（ｉ≠ｍ、１<ｊ<Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となる。Ｔｒｍ，ｊ（１<ｊ<Ｎ）のソース・ドレイン領域は外部の回路と接続されているので、Ｔｒｍ，ｊ（１<ｊ<ｎ）のソース・ドレイン領域及びＴｒｍ，ｎのソース・ドレイン領域の内で図４８の左にある方の電位はゼロ、Ｔｒｍ，ｊ（ｎ<ｊ<Ｎ）のソース・ドレイン領域及びＴｒｍ，ｎのソース・ドレイン領域の内で図４８の右にある方の電位はＶＤＤとなる。そしてＶＣＧ，ｎを例えばＶＤＤとすると、Ｔｒｍ，ｎのしきい値電圧に応じた電流がＶＤを印加した端子からＶＳを印加した端子へと流れるので、この電流値を検出する事で、Ｔｒｍ，ｎに記憶されている情報の読み出しが可能となる。
【０１４６】
また、次の様にしてＴｒｍ，ｎに記憶されている情報の読み出しを行う事が可能である。ＶＣＧ，ｎを例えばＶＤＤ／２として、ＶＤを印加した端子からＶＳを印加した端子へと電流が流れるか否かを検知すると、Ｔｒｍ，ｎのしきい値電圧がＶＤＤ／２よりも高いか低いかが判る。もし高ければＶＣＧ，ｎを例えば３×ＶＤＤ／４としてＶＤを印加した端子からＶＳを印加した端子へと電流が流れるか否かを検知し、もし低ければＶＣＧ，ｎを例えばＶＤＤ／４としてＶＤを印加した端子からＶＳを印加した端子へと電流が流れるか否かを検知すると、Ｔｒｍ，ｎのしきい値電圧が３×ＶＤＤ／４ないしＶＤＤ／４よりも高いか低いかが判る。この操作を繰り返す事でＴｒｍ，ｎのしきい値電圧を知る事ができる。
【０１４７】
前者の読出し方法であれば一度の操作でＴｒｍ，ｎに蓄えられている情報を読み出す事ができると言う利点が在り、後者の読出し方法であれば毎回の操作は電流が流れるか否かのみを検知すれば良いので例えばセンスアンプ等で増幅した上で検知を行う事が可能となり読み誤りが防止されると言う利点が在る。
【０１４８】
この様にして、不揮発性半導体記憶素子毎に独立にＬビットの情報の記憶が可能であり、全体としてＬ×Ｍ×Ｎビットの情報を記憶する事が可能となる。
【０１４９】
本実施形態に於いても上記第１乃至第６実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１５０】
以上説明したように、本発明の各実施形態によれば、制御ゲート電極に印加する電圧の増大に伴ってしきい値電圧が階段状に変化し、その結果として２種類を超えるしきい値電圧の実現が可能であるとともにベリファイ操作の省略が可能となり、その帰結として高速動作の可能な高性能の不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の第１実施形態による不揮発性半導体記憶素子を示す断面図。
【図２】比較例の不揮発性半導体記憶素子の断面図および等価回路を示す図。
【図３】第１実施形態の不揮発性半導体記憶素子の等価回路を示す回路図。
【図４】制御ゲート電極に印加する電圧ＶＣＧの増大に伴う素子のしきい値電圧ＶＴＨの変化を示す特性図。
【図５】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図６】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図７】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図８】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図９】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１０】第１実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１１】本発明の第２実施形態による不揮発性半導体記憶素子を示す断面図。
【図１２】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１３】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１４】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１５】第２実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１６】本発明の第３実施形態の不揮発性半導体記憶素子を示す断面図。
【図１７】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１８】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図１９】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図２０】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図２１】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図２２】第３実施形態の不揮発性半導体記憶素子の製造工程を示す断面図。
【図２３】第３実施形態の変形例による不揮発性半導体記憶素子を示す斜視図。
【図２４】本発明の第４実施形態による不揮発性半導体記憶素子を示す斜視図。
【図２５】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図２６】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図２７】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図２８】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図２９】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３０】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３１】第４実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３２】本発明の第５実施形態による不揮発性半導体記憶素子を示す斜視図。
【図３３】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３４】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３５】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３６】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３７】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３８】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図３９】第５実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４０】本発明の第６実施形態による不揮発性半導体記憶素子を示す斜視図。
【図４１】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４２】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４３】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４４】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４５】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４６】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４７】第６実施形態の不揮発性半導体記憶素子の製造工程を示す斜視図。
【図４８】本発明の第７実施形態による不揮発性半導体記憶装置を示す回路図。
【図４９】第７実施形態に用いられる不揮発性半導体記憶素子の、図４８の回路図に於ける記法を説明する図。
【符号の説明】
【０１５２】
１  半導体基板
２  半導体領域
２ａ  ソース領域
２ｂ  ドレイン領域
２ｃ  チャネル領域
３  第一の絶縁層（トンネルゲート絶縁膜）
４  電荷蓄積層
４Ａ  電荷蓄積層
４ａ  第一の導電体膜
４ｂ  第一の導電体間絶縁膜
４ｃ  第二の導電体膜
４ｄ  第二の導電体間絶縁膜
４ｅ  第三の導電体膜
４ｆ  第三の導電体間絶縁膜
４ｇ  第四の導電体膜
４ｈ  第一の電荷蓄積絶縁膜
４ｉ  第二の電荷蓄積絶縁膜
４ｊ  第三の電荷蓄積絶縁膜
５  第二の絶縁層(電極間絶縁膜)
６  導電体層（制御ゲート電極）
１６  第一のランタンアルミネート膜
１７  第一の多結晶シリコン膜
１８  窒化シリコン膜
１９  第二の多結晶シリコン膜
２０  酸化アルミニウム膜
２１  第三の多結晶シリコン膜
２２  酸化ハフニウム膜
２３  第四の多結晶シリコン膜
２４  第二のランタンアルミネート膜
２５  タングステン膜
２６  素子分離領域
２７  支持基板
２８  埋め込み絶縁膜
４０  電荷蓄積層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008311325.tif 000009
【図８】
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【図９】
2008311325.tif 000011
【図１０】
2008311325.tif 000012
【図１１】
2008311325.tif 000013
【図１２】
2008311325.tif 000014
【図１３】
2008311325.tif 000015
【図１４】
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【図１５】
2008311325.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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