(57)【要約】【課題】全体として必要とされる高い耐圧を確保することができ、小型で消費電力が小さな半導体装置を提供する。【解決手段】互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒが、ＧＮＤ電位と所定電位との間で、順次直列接続されてなり、第１段ＭＯＳトランジスタ素子Ｔｒにおけるゲート端子を入力端子とし、ゲート入力が無い状態でソース−ドレイン間が導電可能に形成されたｎ個の短絡ＭＯＳトランジスタ素子ＲＴｒ１が、ＧＮＤ電位と所定電位との間で、順次直列接続され、第１段ＭＯＳトランジスタ素子Ｔｒを除いた各段のＭＯＳトランジスタ素子Ｔｒにおけるゲート端子が、直列接続された各段の短絡ＭＯＳトランジスタ素子ＲＴｒ１の間に、それぞれ、順次接続されてなり、第ｎ段ＭＯＳトランジスタ素子Ｔｒにおける所定電位側の端子から、出力が取り出されてなる半導体装置２０とする。【選択図】図１
2008028350.tif 000002
【特許請求の範囲】
【請求項１】
互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
ゲート入力が無い状態でソース−ドレイン間が導電可能に形成されたｎ個の短絡ＭＯＳトランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、
前記第１段ＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡ＭＯＳトランジスタ素子の間に、それぞれ、順次接続されてなり、
前記第ｎ段ＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタ素子と前記短絡ＭＯＳトランジスタ素子が、同じチャネル長さ方向の断面構造を有してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタ素子および前記短絡ＭＯＳトランジスタ素子が、横型であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＯＳトランジスタ素子および前記短絡ＭＯＳトランジスタ素子が、縦型であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記短絡ＭＯＳトランジスタ素子は、閾値電圧が調整され、
ソースに対するゲート電圧が０Ｖの状態で、ソース−ドレイン間が導電可能に形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記短絡ＭＯＳトランジスタ素子のゲートとソースが、互いに短絡接続されてなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記短絡ＭＯＳトランジスタ素子は、浮遊状態にあるゲート電極を有してなり、
当該ゲート電極に電荷が注入された状態で、ソース−ドレイン間が導電可能に形成されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極が、トンネル酸化膜上に形成された浮遊状態にある第２ゲート電極に接続されてなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２ゲート電極が、基板上に形成された浮遊状態にあるパッド電極に接続されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ＭＯＳトランジスタ素子および前記短絡ＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、
前記互いに絶縁分離されたｎ個のＭＯＳトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記互いに絶縁分離されたｎ個の短絡ＭＯＳトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段の短絡ＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ｎ個の短絡ＭＯＳトランジスタ素子が、それぞれ、複数に分割形成されてなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、
前記所定電位を浮遊電位として、
前記レベルシフト回路に適用されてなることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用することのできる半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。また、特に高耐圧（１２００Ｖ程度）が要求される電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータ制御に好適で、耐圧１５０Ｖ〜１２００Ｖを包括カバーできる高電圧ＩＣが、特開２００６−１４８０５８号公報（特許文献２）に開示されている。
【０００３】
図１４は、インバータ駆動回路の高電圧ＩＣに用いられている特許文献２に開示された半導体装置で、半導体装置１０の基本的な等価回路図である。
【０００４】
図１４に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のＭＯＳトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のＭＯＳトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【０００５】
図１４の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するＭＯＳトランジスタ素子であっても、図１４の半導体装置１０においてＭＯＳトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。
【０００６】
図１５は、特許文献２に開示された高電圧ＩＣのレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、高電圧ＩＣ１００のレベルシフト回路に適用された図１４の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。また、図１６は、図１５の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【０００７】
図１６の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路に適用された図１４の半導体装置１０におけるｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。
【０００８】
ｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎは、横型ＭＯＳ（ＬＤＭＯＳ，Lateral Diffused MetalOxide Semiconductor）トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図１６に示す半導体装置１０においては、浮遊基準ゲート駆動回路でのスイッチングに伴う高周波電位干渉をシールドするために、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。
【０００９】
図１５に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各フィールド領域に、高段のＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。
【００１０】
図１７は、図１４および図１５に示す半導体装置１０を簡略化した、半導体装置１１の要部構成を示す模式的な上面図である。
【００１１】
図１７に示す半導体装置１１には、埋め込み酸化膜を有するＳＯＩ基板が用いられており、６個の横型ＭＯＳ（ＬＤＭＯＳ）トランジスタ素子Ｔｒが、埋め込み酸化膜上のＳＯＩ層に形成されている。各ＭＯＳトランジスタ素子Ｔｒは、ドレインＤ、ゲートＧおよびソースＳが図に示すように同心円状に配置されたパターンとなっている。また、各ＭＯＳトランジスタ素子Ｔｒは、図中に太い実線の円で示した、埋め込み酸化膜に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００１２】
図１７の半導体装置１１では、同じく埋め込み酸化膜に達する図中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＭＯＳトランジスタ素子Ｔｒは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆ６に、それぞれ一個ずつ配置されている。尚、フィールド領域Ｆ６には、高電圧（ＨＶ）回路および電源パッドや出力パッド等が形成されており、フィールド領域Ｆ１の外側の領域には、接地（ＧＮＤ）パッドや入力パッド等が形成されている。
【００１３】
図１７の半導体装置１１では、６個のＭＯＳトランジスタ素子Ｔｒが、グランド（ＧＮＤ）電位と所定の電源電位との間で、６重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第６段として、順次直列接続されている。尚、符号Ｒｏｕｔは出力抵抗である。半導体装置１１では、第１段ＭＯＳトランジスタ素子Ｔｒにおけるゲート端子を入力端子としている。また、第６段ＭＯＳトランジスタ素子Ｔｒと電源パッドの間に出力抵抗Ｒｏｕｔが接続され、第６段ＭＯＳトランジスタ素子Ｔｒの電源電位側の端子と出力抵抗Ｒｏｕｔの間から、出力が取り出される。半導体装置１１では、薄膜で形成された抵抗素子Ｒが多段に直列接続されて、ＧＮＤ電位と電源電位が分割され、２段目以降のＭＯＳトランジスタ素子Ｔｒのゲートが、上記直列接続の各分岐点に接続されている。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Akiyama, et al（三菱電機）
【特許文献２】特開２００６−１４８０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１４〜図１７に示す半導体装置１０，１１では、ＧＮＤ電位から所定の電源電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のＭＯＳトランジスタ素子Ｔｒ（Ｔｒ１〜Ｔｒｎ）の担当電圧範囲をＧＮＤ電位から所定の電源電位に向かって順番に移行させることができる。尚、隣り合うＭＯＳトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが一つ存在するだけであるため、ｎ個のＭＯＳトランジスタ素子Ｔｒ（Ｔｒ１〜Ｔｒｎ）の接続配線が容易になると共に、占有面積を低減して、半導体装置１０，１１を小型化することができる。
【００１５】
上記したように、半導体装置１０，１１においては、ｎ個のＭＯＳトランジスタ素子Ｔｒ（Ｔｒ１〜Ｔｒｎ）が、通常の耐圧を有するＭＯＳトランジスタ素子であってよい。これによって、図１５および図１６に示す高電圧ＩＣ１００は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。
【００１６】
一方、図１４〜図１７に示す半導体装置１０，１１では、分圧抵抗Ｒ（Ｒ１〜Ｒｎ）には常時微弱な電流を流す必要がある。ＧＮＤ電位と所定の電源電位の間で直列接続された抵抗Ｒ（Ｒ１〜Ｒｎ）のラインには高い電源電圧がかかるため、このラインには定常状態で（リーク）電流が流れて、消費電力が大きくなるという問題がある。このリーク電流を下げて消費電力を低減するためには、分圧抵抗Ｒ（Ｒ１〜Ｒｎ）の抵抗値を２〜１４ＭΩ程度に大きくする必要がある。このため、抵抗素子Ｒ（Ｒ１〜Ｒｎ）の占有面積が増大して、集積回路のチップサイズが大きくなってしまう。
【００１７】
そこで本発明は、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、小型で消費電力が小さな半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
請求項１に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、ゲート入力が無い状態でソース−ドレイン間が導電可能に形成されたｎ個の短絡ＭＯＳトランジスタ素子が、前記ＧＮＤ電位と前記所定電位との間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続され、前記第１段ＭＯＳトランジスタ素子を除いた各段のＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の短絡ＭＯＳトランジスタ素子の間に、それぞれ、順次接続されてなり、前記第ｎ段ＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなることを特徴としている。
【００１９】
上記半導体装置におけるゲート入力が無い状態でソース−ドレイン間が導電可能に形成された短絡ＭＯＳトランジスタ素子は、高抵抗素子として機能させることができる。このため、上記半導体装置では、ＧＮＤ電位と所定電位の間に順次直列接続された主ラインのＭＯＳトランジスタ素子のゲート分圧回路が、同じくＧＮＤ電位と所定電位の間に順次直列接続された高抵抗素子として機能する短絡ＭＯＳトランジスタ素子で構成されていることになる。この高抵抗素子として機能する短絡ＭＯＳトランジスタ素子により、上記半導体装置では、ゲート分圧回路ラインに流れる定常状態での（リーク）電流を抑制することができ、これによって消費電力を低減することができる。また、短絡ＭＯＳトランジスタ素子のチップに占める面積は、従来の薄膜で形成される抵抗素子に較べて格段に小さく、これによってコストが増大することもない。
【００２０】
上記半導体装置においても、従来の薄膜抵抗素子をゲート分圧回路に用いた場合と同様に、第１段のＭＯＳトランジスタ素子のゲート端子に入力信号を加えることで、ｎ個の短絡ＭＯＳトランジスタ素子を介して、第２段から第ｎ段のＭＯＳトランジスタ素子も同時に動作させることができる。また、上記半導体装置では、ＧＮＤ電位と所定電位の間の電圧がｎ個のＭＯＳトランジスタ素子により分割され、第１段から第ｎ段の各ＭＯＳトランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＭＯＳトランジスタ素子に要求される耐圧を低減することができる。
【００２１】
以上のようにして、上記半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００２２】
請求項２に記載のように、上記半導体装置においては、前記ＭＯＳトランジスタ素子と前記短絡ＭＯＳトランジスタ素子が、同じチャネル長さ方向の断面構造を有してなることが好ましい。
【００２３】
主ラインの各段のＭＯＳトランジスタ素子でＧＮＤ電位と所定電位の間を分割分担する上記半導体装置では、一般的に、主ラインを構成する各段のＭＯＳトランジスタ素子の耐圧と共に、ゲート分圧回路ラインを構成する各短絡ＭＯＳトランジスタ素子（高抵抗素子）についても、同程度の耐圧が必要である。
【００２４】
一方、ＭＯＳトランジスタ素子の耐圧は、一般的に、チャネル長さ方向の断面構造により決まる。このため、主ラインのＭＯＳトランジスタ素子とゲート分圧回路ラインの短絡ＭＯＳトランジスタ素子のチャネル長さ方向における断面構造を同じにすることで、耐圧設計が簡略化されると共に、両素子の耐圧特性を正確に一致させることができる。また、各ライン内においても、それを構成する各素子の耐圧が等しくなるため、ＧＮＤ電位と所定電位の間に挿入された各素子の分担する電圧（耐圧）を均等にして、最小化することができる。
【００２５】
さらに、主ラインとゲート分圧回路ラインが基本的に同じ断面構造のＭＯＳトランジスタ素子と短絡ＭＯＳトランジスタ素子からなる上記半導体装置は、製造工程も非常に単純なものとなる。すなわち、上記半導体装置におけるＭＯＳトランジスタ素子と短絡ＭＯＳトランジスタ素子の形成は、大部分を共通する工程でまかなうことができる。例えば、上記ＭＯＳトランジスタ素子と短絡ＭＯＳトランジスタ素子は、閾値電圧調整工程のみを異にするだけで、各素子の作り分けが可能である。従って、上記半導体装置の製造は、工程数が少なく工程管理が容易であり、上記半導体装置を安価に製造することが可能である。
【００２６】
上記半導体装置においては、例えば請求項３に記載のように、前記ＭＯＳトランジスタ素子および前記短絡ＭＯＳトランジスタ素子が、横型であってもよいし、請求項４に記載のように、縦型であってもよい。
【００２７】
上記半導体装置において、前記短絡ＭＯＳトランジスタ素子は、例えば請求項５に記載のように、閾値電圧が調整され、ソースに対するゲート電圧が０Ｖの状態で、ソース−ドレイン間が導電可能に形成されてなる構成とすることができる。これにより、例えばイオン注入による短絡ＭＯＳトランジスタ素子の閾値電圧調整時にイオン注入量を適宜設定することで、所望する広範囲の高抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）を実現することができる。
【００２８】
尚、この場合には、ソースに対するゲート電圧が０Ｖの状態を安定化させるため、請求項６に記載のように、前記短絡ＭＯＳトランジスタ素子のゲートとソースが、互いに短絡接続されてなることが好ましい。
【００２９】
上記半導体装置において、前記短絡ＭＯＳトランジスタ素子は、請求項７に記載のように、浮遊状態にあるゲート電極を有してなり、当該ゲート電極に電荷が注入された状態で、ソース−ドレイン間が導電可能に形成されてなる構成としてもよい。これにより、上記浮遊状態にあるゲート電極に電荷を注入し、この注入する電荷量を適宜設定することで、所望する広範囲の高抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）を実現することができる。
【００３０】
尚、この場合には、ゲート電極に注入する電荷量を安定的に注入制御するため、請求項８に記載のように、前記ゲート電極が、トンネル酸化膜上に形成された浮遊状態にある第２ゲート電極に接続されてなることが好ましい。また、請求項９に記載のように、前記第２ゲート電極は、基板上に形成された浮遊状態にあるパッド電極に接続されてなることが好ましい。
【００３１】
請求項１０に記載のように、上記半導体装置における前記ＭＯＳトランジスタ素子および前記短絡ＭＯＳトランジスタ素子は、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されてなるように構成することができる。
【００３２】
この場合、請求項１１に記載のように、前記埋め込み酸化膜に達するｎ重の絶縁分離トレンチが形成され、前記互いに絶縁分離されたｎ個のＭＯＳトランジスタ素子が、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段のＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。また、請求項１２に記載のように、前記互いに絶縁分離されたｎ個の短絡ＭＯＳトランジスタ素子についても、前記ｎ重の絶縁分離トレンチにより囲まれた各領域に、高段の短絡ＭＯＳトランジスタ素子を内に含むようにして、一個ずつ順次配置されてなることが好ましい。
【００３３】
これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各領域に加わる電圧を均等化し、ｎ個のＭＯＳトランジスタ素子および短絡ＭＯＳトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合う絶縁分離されたＭＯＳトランジスタ素子同士および隣り合う絶縁分離された短絡ＭＯＳトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチが一つ存在するだけであるため、ｎ個のＭＯＳトランジスタ素子の接続配線およびｎ個の短絡ＭＯＳトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該半導体装置を小型化することができる。
【００３４】
尚、この場合には、例えば請求項１３に記載のように、前記ｎ個の短絡ＭＯＳトランジスタ素子が、それぞれ、複数に分割形成されてなるように構成してもよい。これにより、複数に分割形成されてなる各分割素子を適宜配線接続することで、各段の短絡ＭＯＳトランジスタ素子（高抵抗素子）の所望する高抵抗値を、簡単かつ精密および広範囲に設定することが可能となる。
【００３５】
請求項１４に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、前記ＧＮＤ基準ゲート駆動回路と前記浮遊基準ゲート駆動回路を制御するための制御回路、および前記制御回路と前記浮遊基準ゲート駆動回路の間に介在し、前記制御回路の入出力信号をＧＮＤ電位と浮遊電位の間でレベルシフトさせるレベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、前記レベルシフト回路に好適である。この場合には、前記所定電位が、前記浮遊電位となる。
【００３６】
前記高電圧ＩＣは、例えば、請求項１５に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項１６に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【００３７】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３８】
図１は、本発明における半導体装置の一例で、半導体装置２０の要部構成を示す模式的な上面図である。図２（ａ），（ｂ）は、それぞれ、半導体装置２０におけるＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１の模式的な断面図である。また、図３（ａ），（ｂ）は、それぞれ、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１に関するゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【００３９】
尚、図１の半導体装置２０において、図１７に示した従来の半導体装置１１と同様の部分については、同じ符号を付した。また、図２のＳＯＩ基板１は、図１６のＳＯＩ基板１に対応したもので、対応する各部には同じ符号を付している。図２では、埋め込み酸化膜３上に高濃度不純物層１ｂが記載されていないが、高濃度不純物層１ｂはあってもなくてもよい。また、図１および図２に示すＭＯＳトランジスタ素子Ｔｒおよび短絡ＭＯＳトランジスタ素子ＲＴｒ１を取り囲む絶縁分離トレンチＺ１は、図１６において符号４で示した各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎを取り囲む絶縁分離トレンチに対応している。
【００４０】
図１に示す半導体装置２０は、図１７に示した従来の半導体装置１１における薄膜で形成された抵抗素子Ｒを、ゲート入力が無い状態でソース−ドレイン間が導電可能に形成された短絡ＭＯＳトランジスタ素子ＲＴｒ１で置き換えた構成となっている。
【００４１】
すなわち、図１に示す半導体装置２０には、図１７に示した半導体装置１１と同様に、図２に示す埋め込み酸化膜３を有するＳＯＩ基板１が用いられており、６個の図２（ａ）に示すＮチャネル横型ＭＯＳ（ＬＤＭＯＳ）トランジスタ素子Ｔｒが、埋め込み酸化膜３上のＳＯＩ層１ａに形成されている。各ＭＯＳトランジスタ素子Ｔｒは、ドレインＤ、ゲートＧおよびソースＳが図１に示すように同心円状に配置されたパターンとなっている。また、各ＭＯＳトランジスタ素子Ｔｒは、図１中に太い実線の円で示した、図２（ａ）に示す埋め込み酸化膜３に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００４２】
半導体装置２０では、同じく埋め込み酸化膜３に達する図１中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＭＯＳトランジスタ素子Ｔｒは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆ６に、それぞれ一個ずつ配置されている。尚、フィールド領域Ｆ６には、高電圧（ＨＶ）回路および電源パッドや出力パッド等が形成されており、フィールド領域Ｆ１の外側の領域には、接地（ＧＮＤ）パッドや入力パッド等が形成されている。
【００４３】
また、半導体装置２０では、６個のＭＯＳトランジスタ素子Ｔｒが、グランド（ＧＮＤ）電位と所定の電源電位との間で、６重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第６段として、順次直列接続されている。尚、図１における符号Ｒｏｕｔは出力抵抗である。半導体装置２０では、第１段ＭＯＳトランジスタ素子Ｔｒにおけるゲート端子を入力端子としている。また、第６段ＭＯＳトランジスタ素子Ｔｒと電源パッドの間に出力抵抗Ｒｏｕｔが接続され、第６段ＭＯＳトランジスタ素子Ｔｒの電源電位側の端子と出力抵抗Ｒｏｕｔの間から、出力が取り出される。
【００４４】
一方、図１に示す半導体装置２０は、図１７に示した従来の半導体装置１１と異なり、ゲート入力が無い状態でソース−ドレイン間が導電可能に形成された短絡ＭＯＳトランジスタ素子ＲＴｒ１が多段に直列接続されて、ＧＮＤ電位と電源電位が分割され、２段目以降のＭＯＳトランジスタ素子Ｔｒのゲートが、上記直列接続の各分岐点に接続されている。
【００４５】
図１の半導体装置２０における短絡ＭＯＳトランジスタ素子ＲＴｒ１は、図２（ｂ）に示すように、図２（ａ）に示すＭＯＳトランジスタ素子Ｔｒと同じチャネル長さ方向の断面構造を有しているものの、閾値電圧調整工程において異なる閾値電圧となるように調整されている。すなわち、図２（ａ）に示すＮチャネルＭＯＳトランジスタ素子Ｔｒは、チャネル領域にＰ導電型不純物をイオン注入して、閾値電圧Ｖｔを調整している。これによって、図３（ａ）に示すように、正の閾値電圧Ｖｔ０を持った通常のＶｇ−Ｉｄ特性となる。これに対して、図２（ｂ）に示すＮチャネル短絡ＭＯＳトランジスタ素子ＲＴｒ１は、閾値電圧調整工程において、ゲートＧ直下のチャネル領域にＮ導電型不純物を多量にイオン注入している。このため、短絡ＭＯＳトランジスタ素子ＲＴｒ１においては、図２（ｂ）に示すように、チャネル領域に高抵抗の短絡チャネル（反転層チャネル）ｎ１が形成されることとなる。これによって、図３（ｂ）に示すように、短絡ＭＯＳトランジスタ素子ＲＴｒ１は、ＭＯＳトランジスタ素子Ｔｒの閾値電圧Ｖｔ０より低い閾値電圧Ｖｔ１を持つようになり、ゲート電圧Ｖｇ＝０Ｖにおいても微弱電流Ｉｄ１が流れる。すなわち、ソースＳに対するゲート電圧が０Ｖの状態でソース−ドレイン間が導電可能に形成されており、これによってゲート入力が無い状態でソース−ドレイン間が導電可能になるようにしている。
【００４６】
上記ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１の閾値電圧調整工程は、例えば、ＬＯＣＯＳおよびゲート酸化膜の形成工程とポリシリコンからなるゲート電極の形成工程の間で行うことができる。ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１のいずれか一方の閾値電圧を調整する際には、他方をレジストによりマスクして、イオン注入を行う。図２（ａ）に示す通常のＮチャネルＭＯＳトランジスタ素子Ｔｒの閾値電圧を調整する際には、例えば、Ｐ導電型不純物としてボロン（Ｂ＋）をイオン注入する。一方、図２（ｂ）に示すＮチャネル短絡ＭＯＳトランジスタ素子ＲＴｒ１の閾値電圧を調整する際には、例えば、Ｎ導電型不純物としてリン（Ｐ＋）を加速電圧３０ｋＶ，ドーズ量１．３×１０１３／ｃｍ２程度で多量にイオン注入する。
【００４７】
図１の半導体装置２０におけるゲート入力が無い状態でソース−ドレイン間が導電可能に形成された短絡ＭＯＳトランジスタ素子ＲＴｒ１は、上記のように高抵抗素子として機能させることができる。このため、半導体装置２０では、ＧＮＤ電位と所定電位の間に順次直列接続された主ラインのＭＯＳトランジスタ素子Ｔｒのゲート分圧回路が、同じくＧＮＤ電位と所定電位の間に順次直列接続された高抵抗素子として機能する短絡ＭＯＳトランジスタ素子ＲＴｒ１で構成されていることになる。この高抵抗素子として機能する短絡ＭＯＳトランジスタ素子ＲＴｒ１により、半導体装置２０では、ゲート分圧回路ラインに流れる定常状態での（リーク）電流を抑制することができ、これによって消費電力を低減することができる。また、短絡ＭＯＳトランジスタ素子ＲＴｒ１のチップに占める面積は、図１７に示した従来の薄膜で形成される抵抗素子Ｒに較べて格段に小さく、これによってコストが増大することもない。
【００４８】
図１の半導体装置２０においても、図１７に示した従来の従来の薄膜抵抗素子Ｒをゲート分圧回路に用いた半導体装置１１と同様に、第１段のＭＯＳトランジスタ素子Ｔｒのゲート端子に入力信号を加えることで、ｎ個の短絡ＭＯＳトランジスタ素子ＲＴｒ１を介して、第２段から第ｎ段のＭＯＳトランジスタ素子Ｔｒも同時に動作させることができる。また、図１の半導体装置２０においても、図１７の半導体装置１１と同様に、ＧＮＤ電位と所定電位の間の電圧がｎ個のＭＯＳトランジスタ素子Ｔｒにより分割され、第１段から第ｎ段の各ＭＯＳトランジスタ素子Ｔｒが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＭＯＳトランジスタ素子Ｔｒに要求される耐圧を低減することができる。尚、隣り合う絶縁分離されたＭＯＳトランジスタ素子Ｔｒ同士および隣り合う絶縁分離された短絡ＭＯＳトランジスタ素子ＲＴｒ１同士の間には、ｎ重の絶縁分離トレンチＺ２が一つ存在するだけであるため、ｎ個のＭＯＳトランジスタ素子Ｔｒの接続配線およびｎ個の短絡ＭＯＳトランジスタ素子ＲＴｒ１の接続配線が容易になると共に、占有面積を低減して、小型化することができる。
【００４９】
以上のようにして、図１に示す半導体装置２０は、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素Ｔｒが順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００５０】
また、半導体装置２０においては、前述したように、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１が、同じチャネル長さ方向の断面構造を有している。主ラインの各段のＭＯＳトランジスタ素子でＧＮＤ電位と所定電位の間を分割分担する半導体装置では、一般的に、主ラインを構成する各段のＭＯＳトランジスタ素子の耐圧と共に、ゲート分圧回路ラインを構成する各短絡ＭＯＳトランジスタ素子（高抵抗素子）についても、同程度の耐圧が必要である。一方、ＭＯＳトランジスタ素子の耐圧は、一般的に、チャネル長さ方向の断面構造により決まる。このため、半導体装置２０のように、主ラインのＭＯＳトランジスタ素子Ｔｒとゲート分圧回路ラインの短絡ＭＯＳトランジスタ素子ＲＴｒ１のチャネル長さ方向における断面構造を同じにすることで、耐圧設計が簡略化されると共に、両素子Ｔｒ，ＲＴｒ１の耐圧特性を正確に一致させることができる。また、各ライン内においても、それを構成する各素子ＴｒおよびＲＴｒ１の耐圧が等しくなるため、ＧＮＤ電位と所定電位の間に挿入された各素子ＴｒおよびＲＴｒ１の分担する電圧（耐圧）を均等にして、最小化することができる。
【００５１】
さらに、主ラインとゲート分圧回路ラインが基本的に同じ断面構造のＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１からなる半導体装置２０は、製造工程も非常に単純なものとなる。すなわち、半導体装置２０におけるＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１の形成は、大部分を共通する工程でまかなうことができる。例えば、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１は、上記したように閾値電圧調整工程のみを異にするだけで、各素子Ｔｒ，ＲＴｒ１の作り分けが可能である。従って、半導体装置２０の製造は、工程数が少なく工程管理が容易であり、半導体装置２０を安価に製造することが可能である。
【００５２】
半導体装置２０では、前述したように、不純物をイオン注入して短絡ＭＯＳトランジスタ素子ＲＴｒ１の閾値電圧を調整している。従って、イオン注入量を適宜設定することで、所望する広範囲の高抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１を実現することができる。
【００５３】
図４は、イオン注入量を変えて短絡ＭＯＳトランジスタ素子ＲＴｒ１の閾値電圧を変化させた場合のゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。不純物のイオン注入量が多いほど、図中の白抜き矢印で示したように、Ｖｇ−Ｉｄ特性は左に移動して閾値電圧がＶｔ１ａからＶｔ１ｂに下がり、低い抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１となる。逆に言えば、不純物のイオン注入量できるだけ少なくすることで、高い抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１を得ることができる。尚、図１の半導体装置２０において、６個の短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１は、全て同じ抵抗値をもっていてよい。しかしながらこれに限らず、図４の特性を利用して、６個の短絡ＭＯＳトランジスタ素子ＲＴｒ１のそれぞれに対するイオン注入量を変えて、それぞれ異なる抵抗値を持たせるようにしてもよい。これによって、例えば、ｄＶ／ｄｔサージ等の速いサージに対する各段のＭＯＳトランジスタ素子Ｔｒの応答を均等化することができる。
【００５４】
図５は、図２（ａ）のＭＯＳトランジスタ素子Ｔｒと組み合わせて図１の半導体装置２０の構成に用いることのできる、より好ましい短絡ＭＯＳトランジスタ素子ＲＴｒ１ａの模式的な断面図である。
【００５５】
図５の短絡ＭＯＳトランジスタ素子ＲＴｒ１ａは、ゲート電極Ｇａに対してソース電極Ｓの配線が接続されている点で、図２（ｂ）に示した短絡ＭＯＳトランジスタ素子ＲＴｒ１と異なっている。前述したように、図２（ｂ）に示した短絡ＭＯＳトランジスタ素子ＲＴｒ１は、ソースに対するゲート電圧が０Ｖの状態で、ソース−ドレイン間が導電可能に形成されている。従って、図５の短絡ＭＯＳトランジスタ素子ＲＴｒ１ａのように、ゲートＧａとソースＳａが互いに短絡接続されることで、ソースに対するゲート電圧が０Ｖの状態を安定化させることができる。このため、高抵抗素子として機能する短絡ＭＯＳトランジスタ素子ＲＴｒ１ａの抵抗値も、安定したものとなる。尚、半導体装置２０の要部構成を示す図１では、各短絡ＭＯＳトランジスタ素子ＲＴｒ１のゲートＧとソースＳが配線により接続され、互いに短絡接続された状態の図示となっている。
【００５６】
図６（ａ），（ｂ）は、それぞれ、図１の半導体装置２０の構成に適用できる別のＭＯＳトランジスタ素子Ｔｒｂと短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂの模式的な断面図である。尚、図６（ａ），（ｂ）に示すＭＯＳトランジスタ素子Ｔｒｂと短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂにおいて、図２（ａ），（ｂ）に示したＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１と同様の部分については、同じ符号を付した。
【００５７】
図２（ａ），（ｂ）に示したＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１は、同じチャネル長さ方向の断面構造を有する横型の素子であった。これに対して、図６（ａ），（ｂ）に示すＭＯＳトランジスタ素子Ｔｒｂと短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂは、ゲートＧｂの両側にソースＳｂが配置されると共に、ドレインＤｂがソースＳｂの外側に配置され、キャリアがＳＯＩ層１ａの縦方向にも流れる縦型の素子である。また、図６（ａ），（ｂ）のＭＯＳトランジスタ素子Ｔｒｂと短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂについても、閾値電圧調整工程において異なる閾値電圧となるように調整されているものの、同じチャネル長さ方向の断面構造を有している。尚、図６（ｂ）に示す縦型の短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂでは、閾値電圧の調整だけでなく、図中に示したゲート電極Ｇｂの幅ｗを変えることで、短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１ｂの抵抗値を調整することも可能である。すなわち、図中に示したゲート電極Ｇｂの幅ｗを小さくするほど左右の高抵抗の短絡チャネルｎ１から流れ出たキャリアの導電経路が狭められるため、より高抵抗の短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１ｂとなる。さらに、電流経路が下向きになるため、ホットキャリアのゲートＧｂへの注入が抑制される結果、特性変動が抑えられる。また、電流経路が半導体の内部に形成されるため、Ｎａなど可動イオンによる汚染等の外部からの影響を軽減し、素子特性を安定化することが可能である。
【００５８】
このように、図１の半導体装置２０の構成に適用できるＭＯＳトランジスタ素子と短絡ＭＯＳトランジスタ素子は、横型であってもよいし、縦型であってもよい。
【００５９】
次に、本発明における別の半導体装置の例を示す。
【００６０】
図７は、半導体装置２１の要部構成を示す模式的な上面図である。図８は、半導体装置２１における短絡ＭＯＳトランジスタ素子ＲＴｒ２の模式的な断面図である。また、図９は、短絡ＭＯＳトランジスタ素子ＲＴｒ２に関するゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。尚、図７に示す半導体装置２１と図８に示す短絡ＭＯＳトランジスタ素子ＲＴｒ２において、それぞれ、図１に示した半導体装置２１と図２（ｂ）に示す短絡ＭＯＳトランジスタ素子ＲＴｒ１と同様の部分については、同じ符号を付した。
【００６１】
図７の半導体装置２１の構成に用いられているＭＯＳトランジスタ素子Ｔｒは、図１の半導体装置２０の構成に用いられているＭＯＳトランジスタ素子Ｔｒと同じもので、図２（ａ）に示した断面構造および図３（ａ）に示したＶｇ−Ｉｄ特性を持っている。また、図２（ａ）に示したＭＯＳトランジスタ素子Ｔｒと図８に示した短絡ＭＯＳトランジスタ素子ＲＴｒ２は、同じチャネル長さ方向の断面構造となっている。
【００６２】
図７に示す半導体装置２１は、図１に示した半導体装置２０における短絡ＭＯＳトランジスタ素子ＲＴｒ１を、別の短絡ＭＯＳトランジスタ素子ＲＴｒ２で置き換えた構成となっている。図７および図８に示す短絡ＭＯＳトランジスタ素子ＲＴｒ２も、図１および図２（ａ）に示す短絡ＭＯＳトランジスタ素子ＲＴｒ１と同様に、ゲート入力が無い状態でソース−ドレイン間が導電可能に形成された短絡ＭＯＳトランジスタ素子となっている。
【００６３】
一方、図１および図２（ａ）に示す短絡ＭＯＳトランジスタ素子ＲＴｒ１は、閾値電圧が調整され、ソースに対するゲート電圧が０Ｖの状態で、ソース−ドレイン間が導電可能に形成されていた。これに対して、図７および図８に示す短絡ＭＯＳトランジスタ素子ＲＴｒ２は、浮遊状態にあるゲート電極Ｇｃを有している。半導体装置２１の要部構成を示す図７では、各短絡ＭＯＳトランジスタ素子ＲＴｒ２のゲートＧｃが他の配線に接続されておらず、浮遊状態にあることを示した図示となっている。
【００６４】
図７および図８に示す短絡ＭＯＳトランジスタ素子ＲＴｒ２は、ポリシリコンからなるゲート電極Ｇｃに図中に＋丸印で示した電荷（ホール）ｈが注入された状態で、ソース−ドレイン間が導電可能に形成されている。すなわち、図８の短絡ＭＯＳトランジスタ素子ＲＴｒ２においては、浮遊状態にあるゲート電極Ｇｃに電荷（ホール）ｈが注入されることによって、チャネル領域のｎ導電型キャリアがゲート電極Ｇｃ近くに引き寄せられる。これによって、図８の短絡ＭＯＳトランジスタ素子ＲＴｒ２において、図２（ａ）の短絡ＭＯＳトランジスタ素子ＲＴｒ１が閾値電圧調整されてチャネル領域に高抵抗の短絡チャネル（反転層チャネル）ｎ１が形成されるのと同様の効果が得られることとなる。尚、図８のＮチャネル短絡ＭＯＳトランジスタ素子ＲＴｒ２では、ポリシリコンからなるゲート電極Ｇｃにプラス電荷のホールｈが蓄積されたが、Ｐチャネル短絡ＭＯＳトランジスタ素子では、ポリシリコンからなるゲート電極Ｇｃにマイナス電荷の電子が蓄積される。
【００６５】
図９に示すように、短絡ＭＯＳトランジスタ素子ＲＴｒ２においては、ゲート電極Ｇｃへの電荷注入量が多いほど、図中の白抜き矢印で示したように、Ｖｇ−Ｉｄ特性は左に移動して閾値電圧がＶｔ２ａからＶｔ２ｂに下がり、低い抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ２となる。逆に言えば、ゲート電極Ｇｃへの電荷注入量できるだけ少なくすることで、高い抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ２を得ることができる。このように、短絡ＭＯＳトランジスタ素子ＲＴｒ２においては、浮遊状態にあるゲート電極Ｇｃに電荷を注入し、この注入する電荷量を適宜設定することで、所望する広範囲の高抵抗値を持った短絡ＭＯＳトランジスタ素子（高抵抗素子）を実現することができる。
【００６６】
以上のように、図８の短絡ＭＯＳトランジスタ素子ＲＴｒ２についても、ゲート入力が無い状態でソース−ドレイン間が導電可能で、高抵抗素子として機能させることができる。従って、図７の半導体装置２１についても、ゲート分圧回路ラインに流れる定常状態での（リーク）電流を抑制することができ、これによって消費電力を低減することができる。また、短絡ＭＯＳトランジスタ素子ＲＴｒ２のチップに占める面積は、図１７に示した従来の薄膜で形成される抵抗素子Ｒに較べて格段に小さく、これによってコストが増大することもない。
【００６７】
従って、図７の半導体装置２１についても、図１に示した半導体装置２０と同様に、互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素Ｔｒが順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置とすることができる。
【００６８】
尚、図７の半導体装置２１においても、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ２が、同じチャネル長さ方向の断面構造を有している。従って、耐圧設計が簡略化されると共に、両素子Ｔｒ，ＲＴｒ２の耐圧特性を正確に一致させることができる。また、各ライン内においても、それを構成する各素子ＴｒおよびＲＴｒ２の耐圧が等しくなるため、ＧＮＤ電位と所定電位の間に挿入された各素子ＴｒおよびＲＴｒ２の分担する電圧（耐圧）を均等にして、最小化することができる。
【００６９】
さらに、主ラインとゲート分圧回路ラインが同じ断面構造のＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ２からなる半導体装置２１は、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１の形成を共通する工程でまかなうことができる。従って、半導体装置２１の製造は、工程数が少なく工程管理が容易であり、半導体装置２１を安価に製造することが可能である。
【００７０】
また、図７の半導体装置２１の構成に適用できるＭＯＳトランジスタ素子と短絡ＭＯＳトランジスタ素子は、図１に示した半導体装置２０の場合と同様に、横型であってもよいし、縦型であってもよい。
【００７１】
図１０は、図７に示した半導体装置２１のより好ましい例で、半導体装置２１ａの要部構成を示す模式的な上面図である。また、図１１は、半導体装置２１ａにおける短絡ＭＯＳトランジスタ素子ＲＴｒ２および第２ゲート電極構成部ＳＧｃ２の模式的な断面図である。尚、図１０の半導体装置２１ａにおいて、図７に示した半導体装置２１と同様の部分については、同じ符号を付した。また、図１１の短絡ＭＯＳトランジスタ素子ＲＴｒ２は、図８の短絡ＭＯＳトランジスタ素子ＲＴｒ２と同じものであり、図１１のＭＯＳトランジスタ素子Ｔｒは、図２（ａ）のＭＯＳトランジスタ素子Ｔｒと同じものである。
【００７２】
図１０に示す半導体装置２１ａは、図７に示した半導体装置２１に対して、電荷注入手段である第２ゲート電極構成部ＳＧｃ２を、短絡ＭＯＳトランジスタ素子ＲＴｒ２に付加した構成となっている。図１０の半導体装置２１ａにおいては、図１１に示すように、短絡ＭＯＳトランジスタ素子ＲＴｒ２のゲート電極Ｇｃが、第２ゲート電極構成部ＳＧｃ２におけるトンネル酸化膜ｔｎ上に形成された浮遊状態にある第２ゲート電極Ｇｃ２に接続された構成となっている。この第２ゲート電極Ｇｃ２は、制御ゲート電極と浮遊ゲート電極の２つのゲート電極を有してなる書換え可能な不揮発性メモリトランジスタ（図示省略）における浮遊ゲート電極と同じものである。これによって、トンネル酸化膜ｔｎを介して、高電界によって発生するホットキャリア（電子またはホール）を第２ゲート電極Ｇｃ２に安定的に注入し、短絡ＭＯＳトランジスタ素子ＲＴｒ２のゲート電極Ｇｃに注入する電荷量を注入制御することができる。
【００７３】
また、図１２は半導体装置２１ｂの要部構成を示す模式的な上面図で、図１１に示した半導体装置２１ａに対して、第２ゲート電極構成部ＳＧｃ２に、基板上に形成されたパッド電極Ｐｃ２を付加した構成となっている。このパッド電極Ｐｃ２は、第２ゲート電極Ｇｃ２に接続されており、第２ゲート電極Ｇｃ２と同様に浮遊状態にある。このパッド電極Ｐｃ２を用いて、短絡ＭＯＳトランジスタ素子ＲＴｒ２のゲート電極Ｇｃに注入する電荷量をより精密に制御することが可能である。このパッド電極Ｐｃ２を介して電荷を注入することで、例えば、ウエハ状態での短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ２の抵抗値調整が可能となる。
【００７４】
尚、図８に示した短絡ＭＯＳトランジスタ素子ＲＴｒ２のゲート電極Ｇｃへのホールの注入は、上記図１１に示した方法に限らず、例えば、ゲート電極Ｇｃを酸化シリコン（ＳｉＯ２）で形成しておき、エックス線等の高エネルギー放射線を照射して、酸化膜中にホールをトラップさせるようにしてもよい。
【００７５】
以上に示した半導体装置２０および２１，２１ａ，２１ｂでは、いずれも、主ラインを構成するｎ個のＭＯＳトランジスタ素子Ｔｒに対して、ｎ個の短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１またはＲＴｒ２でゲート分圧回路ラインが構成されている。このゲート分圧回路ラインを構成するｎ個の短絡ＭＯＳトランジスタ素子（高抵抗素子）ＲＴｒ１またはＲＴｒ２は、それぞれ、複数に分割形成されてなるように構成してもよい。
【００７６】
図１３は、上記半導体装置の例で、半導体装置２２の要部構成を示す模式的な上面図である。
【００７７】
図１３に示す半導体装置２２においては、ゲート分圧回路ラインの各段を構成する各フィールド領域Ｆ１〜Ｆ６に配置された短絡ＭＯＳトランジスタ素子（高抵抗素子）が、それぞれ、３個に分割形成されている。これにより、３個に分割形成されてなる各分割素子ＲＴｒ３ａ〜ＲＴｒ３ｃを適宜配線接続することで、各段の短絡ＭＯＳトランジスタ素子（高抵抗素子）の所望する高抵抗値を、簡単かつ精密および広範囲に設定することが可能となる。
【００７８】
以上示したように、上記半導体装置２０，２１，２１ａ，２１ｂ，２２は、いずれも互いに絶縁分離されたｎ個（ｎ≧２）のＭＯＳトランジスタ素子が順次直列接続されてなる半導体装置であって、全体として必要とされる高い耐圧を確保することができ、小型で消費電力が小さな半導体装置を提供することを目的としている。
【００７９】
従って、上記半導体装置２０，２１，２１ａ，２１ｂ，２２は、例えば、ＧＮＤ基準ゲート駆動回路、浮遊基準ゲート駆動回路、制御回路、レベルシフト回路で構成されるインバータ駆動用の高電圧ＩＣにおいて、レベルシフト回路に用いる半導体装置に好適である。特に、上記半導体装置２０，２１，２１ａ，２１ｂ，２２を用いた高電圧ＩＣは、全体として必要とされる高い耐圧を確保することができ、消費電力が小さく、小型で安価な半導体装置であって、ＨＥＶ・ＥＶ・ＦＣ車等の車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適な高電圧ＩＣとすることができる。しかしながら、本発明の半導体装置の適用対象はこれに限らず、民生・産業用モータ制御分野にも適用することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明における半導体装置の一例で、半導体装置２０の要部構成を示す模式的な上面図である。
【図２】（ａ），（ｂ）は、それぞれ、半導体装置２０におけるＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１の模式的な断面図である。
【図３】（ａ），（ｂ）は、それぞれ、ＭＯＳトランジスタ素子Ｔｒと短絡ＭＯＳトランジスタ素子ＲＴｒ１に関するゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【図４】イオン注入量を変えて短絡ＭＯＳトランジスタ素子ＲＴｒ１の閾値電圧を変化させた場合のゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【図５】図１の半導体装置２０の構成に用いることのできる、より好ましい短絡ＭＯＳトランジスタ素子ＲＴｒ１ａの模式的な断面図である。
【図６】（ａ），（ｂ）は、それぞれ、図１の半導体装置２０の構成に適用できる別のＭＯＳトランジスタ素子Ｔｒｂと短絡ＭＯＳトランジスタ素子ＲＴｒ１ｂの模式的な断面図である。
【図７】本発明における別の半導体装置で、半導体装置２１の要部構成を示す模式的な上面図である。
【図８】半導体装置２１における短絡ＭＯＳトランジスタ素子ＲＴｒ２の模式的な断面図である。
【図９】短絡ＭＯＳトランジスタ素子ＲＴｒ２に関するゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【図１０】図７に示した半導体装置２１のより好ましい例で、半導体装置２１ａの要部構成を示す模式的な上面図である。
【図１１】半導体装置２１ａにおける短絡ＭＯＳトランジスタ素子ＲＴｒ２および第２ゲート電極構成部ＳＧｃ２の模式的な断面図である。
【図１２】半導体装置２１ｂの要部構成を示す模式的な上面図である。
【図１３】半導体装置２２の要部構成を示す模式的な上面図である。
【図１４】インバータ駆動回路の高電圧ＩＣに用いられている特許文献２に開示された半導体装置で、半導体装置１０の基本的な等価回路図である。
【図１５】特許文献２に開示された高電圧ＩＣのレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、高電圧ＩＣ１００のレベルシフト回路に適用された図１４の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。
【図１６】図１５の一点鎖線Ａ−Ａにおける断面図で、各ＭＯＳトランジスタ素子の構造を示す図である。
【図１７】図１４および図１５に示す半導体装置１０を簡略化した、半導体装置１１の要部構成を示す模式的な上面図である。
【符号の説明】
【００８１】
１０，１１，２０，２１，２１ａ，２１ｂ，２２  半導体装置
Ｔｒ，Ｔｒｂ，Ｔｒ１〜Ｔｒｎ，Ｔｒｎ  ＭＯＳトランジスタ素子
ＲＴｒ１，ＲＴｒ１ａ，ＲＴｒ１ｂ，ＲＴｒ２，ＲＴｒ３ａ〜ＲＴｒ３ｃ  短絡ＭＯＳトランジスタ素子
Ｒｏｕｔ  出力抵抗
１  ＳＯＩ基板
１ａ  ＳＯＩ層
２  支持基板
３  埋め込み酸化膜
４，Ｚ１  絶縁分離トレンチ
Ｚ２  第２絶縁分離トレンチ
Ｆ１〜Ｆ６  フィールド領域
Ｓ，Ｓａ，Ｓｂ  ソース
Ｄ，Ｄｂ  ドレイン
Ｇ，Ｇａ〜Ｇｃ  ゲート（電極）
ｎ１  短絡チャネル（反転層チャネル）
ｈ  電荷（ホール）
【図１】
2008028350.tif 000003
【図２】
2008028350.tif 000004
【図３】
2008028350.tif 000005
【図４】
2008028350.tif 000006
【図５】
2008028350.tif 000007
【図６】
2008028350.tif 000008
【図７】
2008028350.tif 000009
【図８】
2008028350.tif 000010
【図９】
2008028350.tif 000011
【図１０】
2008028350.tif 000012
【図１１】
2008028350.tif 000013
【図１２】
2008028350.tif 000014
【図１３】
2008028350.tif 000015
【図１４】
2008028350.tif 000016
【図１５】
2008028350.tif 000017
【図１６】
2008028350.tif 000018
【図１７】
2008028350.tif 000019