(57)【要約】【課題】トランジスタの耐圧を互いに異ならせるために追加する工程を最小限に抑え、かつトランジスタサイズの増大を招くことなく、耐圧が互いに異なるトランジスタを得る。【解決手段】Ｎ＋ソースドレイン領域１５，１５及びＰウェル７からなるバイポーラ構造はＮＭＯＳトランジスタ３ｎ，５ｎで同じである。Ｐ＋ソースドレイン領域１９，１９及びＮウェル９からなるバイポーラ構造はＰＭＯＳトランジスタ３ｐ，５ｐで同じである。保護ＮＭＯＳトランジスタ５ｎ及び内部ＰＭＯＳトランジスタ３ｐはシリコン窒化膜２３で覆われ、内部ＮＭＯＳトランジスタ３ｎ及び保護ＰＭＯＳトランジスタ５ｐはシリコン窒化膜２３には覆われていない。保護ＮＭＯＳトランジスタ５ｎの耐圧は内部ＮＭＯＳトランジスタ３ｎよりも低く、保護ＰＭＯＳトランジスタ５ｐの耐圧は内部ＰＭＯＳトランジスタ３ｐよりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
横型ＮＰＮバイポーラ構造をもつトランジスタ及び横型ＰＮＰバイポーラ構造をもつトランジスタのいずれか又はその両方を備えた半導体装置において、
同一構造の前記トランジスタを複数個備え、
前記同一構造のトランジスタうち、少なくとも１個のトランジスタ上にシリコン窒化膜が形成され、残りのトランジスタ上にはシリコン窒化膜が形成されておらず、
前記同一構造のトランジスタは上層での前記シリコン窒化膜の有無によって互いに耐圧が異なっており、
上層に前記シリコン窒化膜が形成されている窒化膜有りトランジスタと、上層に前記シリコン窒化膜が形成されていない窒化膜無しトランジスタのうち耐圧が低い方のトランジスタをＥＳＤ保護素子として用いられていることを特徴とする半導体装置。
【請求項２】
前記同一構造のトランジスタはＮＰＮバイポーラ構造をもち、前記窒化膜有りトランジスタの方が前記窒化膜無しトランジスタよりも耐圧が低い請求項１に記載の半導体装置。
【請求項３】
前記同一構造のトランジスタはＰＮＰバイポーラ構造をもち、前記窒化膜無しトランジスタの方が前記窒化膜有りトランジスタよりも耐圧が低い請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、横型ＮＰＮバイポーラ構造をもつトランジスタ及び横型ＰＮＰバイポーラ構造をもつトランジスタのいずれか又はその両方を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成する各トランジスタのＥＳＤ（Electro-Static Discharge）耐圧を向上させることを目的として、保護したいトランジスタ（保護対象トランジスタという）に保護トランジスタを並列に接続するＥＳＤ対策技術がある。このＥＳＤ対策技術では、保護トランジスタの耐圧を保護対象トランジスタよりも低く設定する。これにより、サージによる入力電圧が保護対象トランジスタの耐圧に達する前に保護トランジスタが耐圧に達し、保護対象トランジスタに高電圧がかからないようにされている。
【０００３】
保護対象トランジスタと保護トランジスタの耐圧を互いに異ならせる方法として、拡散層の不純物濃度を異ならせることや、拡散層周囲のウェルの不純物濃度を異ならせることが最も一般的である。
また、トランジスタの耐圧を異ならせるための注入を他の領域への不純物注入の目的で行なう注入と同時に行なう方法がある（例えば特許文献１を参照。）。
【０００４】
また、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ、ＮチャネルＭＯＳトランジスタ及びポリシリコン抵抗体の上にシリコン窒化膜を形成し、ＰＭＯＳトランジスタ上のシリコン窒化膜を選択的に除去することによってＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧制御性等を向上させた従来技術がある（例えば特許文献２を参照。）。
【０００５】
【特許文献１】特開平１０−２８４６１６号公報
【特許文献２】特許第３７３７０４５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、保護対象トランジスタと保護トランジスタの耐圧を互いに異ならせた従来技術には次に述べるような問題があった。
拡散層やウェルの不純物濃度を互いに異ならせて保護対象トランジスタと保護トランジスタの耐圧を互いに異ならせる方法では、拡散層の不純物濃度を異ならせるためにフォトレジストマスクの形成と不純物注入の工程を追加して実施する必要が生じ、工程数増ひいては製造コストの増大に繋がってしまう問題があった。
また、トランジスタの耐圧を異ならせるための注入を他の領域への不純物注入の目的で行なう注入と同時に行なう方法では、注入されたトランジスタと注入されていないトランジスタとの不純物濃度の変化によって、熱処理時に不純物の再分布の程度が変わり、トランジスタのサイズ増大に繋がってしまうという問題があった。
【０００７】
このような問題点を鑑み、本発明はトランジスタの耐圧を互いに異ならせるために追加する工程を最小限に抑え、かつトランジスタサイズの増大を招くことなく、耐圧が互いに異なるトランジスタを得ることができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明は、横型ＮＰＮバイポーラ構造をもつトランジスタ及び横型ＰＮＰバイポーラ構造をもつトランジスタのいずれか又はその両方を備えた半導体装置であって、同一構造の前記トランジスタを複数個備え、上記同一構造のトランジスタうち、少なくとも１個のトランジスタ上にシリコン窒化膜が形成され、残りのトランジスタ上にはシリコン窒化膜が形成されておらず、上記同一構造のトランジスタは上層での上記シリコン窒化膜の有無によって互いに耐圧が異なっており、上層に上記シリコン窒化膜が形成されている窒化膜有りトランジスタと、上層に上記シリコン窒化膜が形成されていない窒化膜無しトランジスタのうち耐圧が低い方のトランジスタをＥＳＤ保護素子として用いられている。
本願特許請求の範囲及び本明細書において、同一構造のトランジスタとは、バイポーラ構造を形成する拡散層の不純物濃度及びサイズが同じであることを意味する。横型ＮＰＮバイポーラ構造をもつトランジスタには、エミッタ、ベース及びコレクタからなるバイポーラトランジスタの他、ソース領域、チャネル及びドレイン領域をもつＭＯＳトランジスタも含む。
【０００９】
本発明の半導体装置において、上記同一構造のトランジスタはＮＰＮバイポーラ構造をもち、上記窒化膜有りトランジスタの方が上記窒化膜無しトランジスタよりも耐圧が低い例を挙げることができる。
また、上記同一構造のトランジスタはＰＮＰバイポーラ構造をもち、上記窒化膜無しトランジスタの方が上記窒化膜有りトランジスタよりも耐圧が低い例を挙げることができる。
【発明の効果】
【００１０】
本発明の半導体装置では、同一構造の前記トランジスタを複数個備え、同一構造のトランジスタうち、少なくとも１個のトランジスタ上にシリコン窒化膜が形成され、残りのトランジスタ上にはシリコン窒化膜が形成されておらず、同一構造のトランジスタは上層でのシリコン窒化膜の有無によって互いに耐圧が異なっており、上層にシリコン窒化膜が形成されている窒化膜有りトランジスタと、上層にシリコン窒化膜が形成されていない窒化膜無しトランジスタのうち耐圧が低い方のトランジスタをＥＳＤ保護素子として用いられているようにした。
これにより、トランジスタの耐圧を異ならせるために追加する工程はシリコン窒化膜の形成工程及びパターニング工程のみであり、追加する工程を最小限に抑えることができる。さらに、窒化膜有りトランジスタと窒化膜無しトランジスタはバイポーラ構造を形成する拡散層の不純物濃度が同じなので、従来技術のようにはトランジスタサイズの増大を招くこともない。
【００１１】
また、同一構造のトランジスタはＮＰＮバイポーラ構造をもち、窒化膜有りトランジスタの方が窒化膜無しトランジスタよりも耐圧が低いようにすれば、窒化膜有りトランジスタをＥＳＤ保護素子として用いることができる。
【００１２】
また、同一構造のトランジスタはＰＮＰバイポーラ構造をもち、窒化膜無しトランジスタの方が窒化膜有りトランジスタよりも耐圧が低いようにすれば、窒化膜無しトランジスタをＥＳＤ保護素子として用いることができる。
【発明を実施するための最良の形態】
【００１３】
図１は一実施例を示す垂直断面図である。図２はこの実施例の回路図である。図１ではＰＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）の形成領域とＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）の形成領域を図示した。この実施例ではＰ型シリコン基板を用いた。
まず、図１を参照してＰＭＯＳ及びＮＭＯＳの構造について説明する。
【００１４】
Ｐ型のシリコン基板（Ｐ−substrate）１の内部ＮＭＯＳトランジスタ３ｎ及び保護ＮＭＯＳトランジスタ５ｎの形成領域にＰ型不純物が導入されたＰウェル領域（ＰＷ）５が形成されている。シリコン基板１の内部ＰＭＯＳトランジスタ３ｐ及び保護ＮＭＯＳトランジスタ５ｐ形成領域にＮ型不純物が導入されたＮウェル領域（ＮＷ）９が形成されている。Ｐウェル領域７及びＮウェル領域９はシリコン基板１の表面に形成された厚いシリコン酸化膜からなるフィールド酸化膜１１によって素子分離されている。
【００１５】
トランジスタ３ｎ，５ｎ，３ｐ，５ｐの形成領域の保護ＮＭＯＳトランジスタ５ｎＰウェル領域７及びＮウェル領域９上に例えば膜厚が１３ｎｍ（ナノメートル）程度のゲート酸化膜（図示は省略）を介して、例えば膜厚が４００ｎｍ程度のＮ型不純物が導入された多結晶シリコン膜からなるＮ＋ゲート電極１３が形成されている。
【００１６】
Ｐウェル領域７にＮ＋ゲート電極１３の形成位置を挟んでＮＭＯＳトランジスタのＮ＋ソースドレイン領域１５，１５が互いに間隔をもって形成されている。内部ＮＭＯＳトランジスタ３ｎ及び保護ＮＭＯＳトランジスタ５ｎの形成領域とは異なる領域でＰウェル領域７に基板コンタクトＰ＋拡散層１７が形成されている。内部ＮＭＯＳトランジスタ３ｎ及び保護ＮＭＯＳトランジスタ５ｎの形成領域では、Ｎ＋ソースドレイン領域１５，１５及びＰウェル領域７からなるＮＰＮバイポーラ構造が形成されている。内部ＮＭＯＳトランジスタ３ｎ及び保護ＮＭＯＳトランジスタ５ｎにおいて、Ｎ＋ソースドレイン領域１５，１５及びＰウェル領域７の不純物濃度は同じである。また、両トランジスタ３ｎ，５ｎのチャネル領域（Ｎ＋ソースドレイン領域１５，１５間のＰウェル領域７）に対してしきい値制御用のチャネルドープが同じ不純物濃度で施されていてもよい。
【００１７】
Ｎウェル領域９にＮ＋ゲート電極１３の形成位置を挟んでＰＭＯＳトランジスタのＰ＋ソースドレイン領域１９，１９が互いに間隔をもって形成されている。内部ＰＭＯＳトランジスタ３ｐ及び保護ＰＭＯＳトランジスタ５ｐの形成領域とは異なる領域でＮウェル領域９に基板コンタクトＮ＋拡散層２１が形成されている。内部ＰＭＯＳトランジスタ３ｐ及び保護ＰＭＯＳトランジスタ５ｐの形成領域では、Ｐ＋ソースドレイン領域１９，１９及びＮウェル領域９からなるＰＮＰバイポーラ構造が形成されている。内部ＰＭＯＳトランジスタ３ｐ及び保護ＰＭＯＳトランジスタ５ｐにおいて、Ｐ＋ソースドレイン領域１９，１９及びＮウェル領域９の不純物濃度は同じである。また、両トランジスタ３ｐ，５ｐのチャネル領域（Ｐ＋ソースドレイン領域１９，１９間のＮウェル領域９）に対してしきい値制御用のチャネルドープが同じ不純物濃度で施されていてもよい。
【００１８】
保護ＮＭＯＳトランジスタ５ｎの直上及び内部ＰＭＯＳトランジスタ３ｐの直上を覆い、内部ＮＭＯＳトランジスタ３ｎ及び保護ＰＭＯＳトランジスタ５ｐは覆っていないシリコン窒化膜２３が形成されている。シリコン窒化膜２３の例えば膜厚は５〜２００ｎｍ程度である。
【００１９】
フィールド酸化膜１１上及びシリコン窒化膜２３上を含んでＮＭＯＳトランジスタ３ｎ，５ｎ，３ｐ，５ｐ上に例えば膜厚が５００ｎｍ程度のＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる層間絶縁膜２５が形成されている。
ゲート電極１３、ソースドレイン領域１５，１９及び拡散層１７，２１の所定の位置に対応して層間絶縁膜２５にコンタクトホール２７が形成されている。コンタクトホール２７には例えばタングステンからなる金属材料が埋め込まれている。
コンタクトホール２７の形成位置を含んで層間絶縁膜２５上の所定の領域に第１メタル配線層２９が形成されている。
【００２０】
図２（Ａ）に示すように、内部ＮＭＯＳトランジスタ３ｎと保護ＮＭＯＳトランジスタ５ｎは電源端子Ｖｃｃとグランド端子ＧＮＤの間に並列に接続されている。保護ＮＭＯＳトランジスタ５ｎのゲートはソースに接続されている。
また、図２（Ｂ）に示すように、内部ＮＭＯＳトランジスタ３ｐと保護ＮＭＯＳトランジスタ５ｐは電源端子Ｖｃｃとグランド端子ＧＮＤの間に並列に接続されている。保護ＮＭＯＳトランジスタ５ｐのゲートはソースに接続されている。
【００２１】
バイポーラ構造が同一構造をもつ内部ＮＭＯＳトランジスタ３ｎと保護ＮＭＯＳトランジスタ５ｎは上層でのシリコン窒化膜２３の有無によって互いに耐圧が異なっている。また、バイポーラ構造が同一構造をもつ内部ＰＭＯＳトランジスタ３ｐと保護ＰＭＯＳトランジスタ５ｐは上層でのシリコン窒化膜２３の有無によって互いに耐圧が異なっている。
表１にシリコン窒化膜２３の有無によるバイポーラ構造の耐圧の変化を調べた結果を示す。
【００２２】
【表１】
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【００２３】
表１からわかるように、バイポーラ構造が同一構造をもつＮＭＯＳトランジスタでは、上層にシリコン窒化膜２３が形成されていることにより耐圧が低下する。また、バイポーラ構造が同一構造をもつＮＭＯＳトランジスタでは、上層にシリコン窒化膜２３が形成されていることにより耐圧が上昇する。
【００２４】
そこで、図２（Ａ）に示したように、内部ＮＭＯＳトランジスタ３ｎ（窒化膜無し）と保護ＮＭＯＳトランジスタ５ｎ（窒化膜有り）を並列に接続すれば、内部ＮＭＯＳトランジスタ３ｎに比べてバイポーラ構造の耐圧が低い保護ＮＭＯＳトランジスタ５ｎをＥＳＤ保護素子として機能させることができる。また、図２（Ｂ）に示したように、内部ＰＭＯＳトランジスタ３ｐ（窒化膜有り）と保護ＰＭＯＳトランジスタ５ｐ（窒化膜無し）を並列に接続すれば、内部ＰＭＯＳトランジスタ３Ｐに比べてバイポーラ構造の耐圧が低い保護ＰＭＯＳトランジスタ５ＰをＥＳＤ保護素子として機能させることができる。
【００２５】
この実施例において、トランジスタの耐圧を異ならせるために追加する工程はシリコン窒化膜２３の形成工程及びパターニング工程のみであり、追加する工程を最小限に抑えることができる。
さらに、窒化膜有りトランジスタと窒化膜無しトランジスタはバイポーラ構造を形成する拡散層の不純物濃度が同じなので、従来技術のようにはトランジスタサイズの増大を招くこともない。
【００２６】
図２では電源端子Ｖｃｃ、グランド端子ＧＮＤ間に内部トランジスタ３ｎ，３ｐと保護トランジスタ５ｎ，５ｐが接続されているが、図３（Ａ）に示すように、複数の内部ＮＭＯＳトランジスタ３ｎ及び内部ＮＭＯＳトランジスタ３ｐを備えた内部回路３１と保護ＮＭＯＳトランジスタ５ｎが電源端子Ｖｃｃ、グランド端子ＧＮＤ間に並列に接続されているようにしてもよいし、図３（Ｂ）に示すように、複数の内部ＮＭＯＳトランジスタ３ｎ及び内部ＮＭＯＳトランジスタ３ｐを備えた内部回路３１と保護ＰＭＯＳトランジスタ５ｐが電源端子Ｖｃｃ、グランド端子ＧＮＤ間に並列に接続されているようにしてもよい。
【００２７】
また、図４に示すように、電源端子Ｖｃｃ、出力端子ＯＵＴ間に内部ＰＭＯＳトランジスタ３ｐと保護ＰＭＯＳトランジスタ５ｐが並列に接続され、出力端子ＯＵＴ、グランド端子ＧＮＤ間に内部ＮＭＯＳトランジスタ３ｎと保護ＮＭＯＳトランジスタ５ｎが並列に接続されているようにしてもよい。
また、図５に示すように、電源端子Ｖｃｃ、入力端子ＩＮ間に内部ＰＭＯＳトランジスタ３ｐと保護ＰＭＯＳトランジスタ５ｐが並列に接続され、入力端子ＩＮ、グランド端子ＧＮＤ間に内部ＮＭＯＳトランジスタ３ｎと保護ＮＭＯＳトランジスタ５ｎが並列に接続されているようにしてもよい。
【００２８】
図６はこの一実施例の製造方法の一例を説明するための工程断面図である。図６でのかっこ数字は以下に説明する製造工程に対応している。図１及び図６を参照してこの製造方法例を説明する。
【００２９】
（１）Ｐ型のシリコン基板１にＰウェル領域７とＮウェル領域９を形成する。シリコン基板１の表面にフィールド酸化膜１１を形成する。Ｐウェル領域７上及びＮウェル領域９上に例えば膜厚が１３ｎｍ程度のゲート酸化膜（図示は省略）を形成する。トランジスタ３ｎ，５ｎ，３ｐ，５ｐの形成領域の所定の領域に、例えば膜厚が４００ｎｍ程度のＮ型不純物が導入された多結晶シリコン膜からなるＮ＋ゲート電極１３を形成する。ゲート電極１３を形成する前にしきい値制御用のチャネルドープを施してもよい。
【００３０】
（２）写真製版技術及びイオン注入技術を用いて、Ｐウェル領域７にＮ＋ゲート電極１３を挟んでＮＭＯＳトランジスタ３ｎ，５ｎのＮ＋ソースドレイン領域１５を形成し、Ｎウェル領域９に基板コンタクトＮ＋拡散層２１を形成し、Ｎウェル領域９にＮ＋ゲート電極１３を挟んでＰＭＯＳトランジスタ３ｐ，５ｐのＰ＋ソースドレイン領域１９を形成し、Ｐウェル領域７に基板コンタクトＰ＋拡散層１７を形成する。
【００３１】
（３）例えば、原料ガスがＳｉＨ2、Ｃｌ2及びＮＨ3、温度が７００℃程度の条件での減圧ＣＶＤ（Chemical Vapor Deposition）法等によりシリコン窒化膜２３ａを堆積する。堆積されたシリコン窒化膜２３ａの膜厚は例えば５〜２００ｎｍ程度である。
【００３２】
（４）写真製版技術及びエッチング技術により、内部ＮＭＯＳトランジスタ３ｎ及び保護ＰＭＯＳトランジスタ５ｐの形成領域に開口部をもち、内部ＰＭＯＳトランジスタ３ｐ及び保護ＮＭＯＳトランジスタ５ｎを覆うフォトレジストパターンを用いてシリコン窒化膜２３ａをパターニングして、内部ＰＭＯＳトランジスタ３ｐ及び保護ＮＭＯＳトランジスタ５ｎを覆うシリコン窒化膜２３を形成する。
【００３３】
（５）例えば、常圧ＣＶＤ法により、ＮＳＧ（Non-dope Silicate Glass）膜を形成し、さらにその上にＢＰＳＧ膜を形成して膜厚が５００ｎｍ程度の層間絶縁膜２５を形成する。その後、例えば８００〜９００℃の温度条件で加熱処理を施し、層間絶縁膜２５を平坦化する。ここで平坦性を向上させるために、ＢＰＳＧ膜上にさらにＳＯＧ膜などを塗布し、熱処理を加えて平坦化するようにしてもよい。また、拡散層のさらなる活性化のためにＲＴＡ（Rapid Thermal Annealing）による処理を行なってもよい。
【００３４】
電極を取る領域に対し、電気的接続をするためにコンタクトホール２７を形成する。層間絶縁膜２５上及びコンタクトホール２７内にチタンなどのバリアメタルを形成し、さらにコンタクトホール２７を埋め込むためのタングステンをスパッタ法により堆積する。コンタクトホール２７外のタングステンを除去するためにエッチバック処理を行なってコンタクトホール２７内にタングステンプラグを形成する。
【００３５】
例えば、Ｃｕ等を含むアルミニウム合金及び窒化チタンをスパッタ法により堆積し、それらの金属膜をパターニングして第１メタル配線層２９を形成する（図１を参照。）。層間絶縁膜２５上及び第１メタル配線層２９上に、多層配線構造の場合にはさらに層間絶縁膜及びメタル配線層を形成し、パッシベーション膜の形成及びパッド開口部の形成を行なって半導体装置の製造工程が完了する。
【００３６】
図７は他の実施例を示す垂直断面図である。図１と同じ部分には同じ符号を付す。
この実施例では、シリコン窒化膜２３はシリコン酸化膜３３を介して形成されている。シリコン酸化膜３３は、例えば熱酸化処理又はＣＶＤ法によって形成されたものであり、膜厚は１０００ｎｍ以下である。
この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせ、ＰＭＯＳトランジスタ３ｐ，５ｐの耐圧を互いに異ならせることができる。
【００３７】
図８はさらに他の実施例を示す垂直断面図である。この実施例では、シリコン窒化膜２３は層間絶縁膜２５の直上に形成されている。この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせ、ＰＭＯＳトランジスタ３ｐ，５ｐの耐圧を互いに異ならせることができる。
【００３８】
図９はさらに他の実施例を示す垂直断面図である。この実施例では、シリコン窒化膜２３は層間絶縁膜２５上及び第１メタル配線層２９上に形成されている。この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせ、ＰＭＯＳトランジスタ３ｐ，５ｐの耐圧を互いに異ならせることができる。
【００３９】
図１０はさらに他の実施例を示す垂直断面図である。この実施例では、ＮＭＯＳトランジスタ３ｎ，５ｎのソース及びドレインがＮ＋ソースドレイン領域１５とソースドレイン領域１５よりも低不純物濃度のＮ−拡散層３５によって形成されている。また、ＰＭＯＳトランジスタ３ｐ，５ｐのソース及びドレインがＰ＋ソースドレイン領域１９とソースドレイン領域１９よりも低不純物濃度のＰ−拡散層３７によって形成されている。この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせ、ＰＭＯＳトランジスタ３ｐ，５ｐの耐圧を互いに異ならせることができる。
【００４０】
図１１はさらに他の実施例を示す垂直断面図である。この実施例では、保護ＮＭＯＳトランジスタ５ｎ及び保護ＰＭＯＳトランジスタ５ｐはゲート電極１３に変えてフィールド酸化膜１１ａを備え、フィールド酸化膜１１ａ上の第１メタル配線層２９ａをゲート電極とする構造を備えている。この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせ、ＰＭＯＳトランジスタ３ｐ，５ｐの耐圧を互いに異ならせることができる。
【００４１】
図１２はさらに他の実施例を示す垂直断面図である。図１２ではＮＭＯＳトランジスタの形成領域のみを図示している。この実施例では、ＮＭＯＳトランジスタ３ｎ，５ｎは、Ｐウェル７及びＮウェル９が隣接して形成され、両ウェル７，９にそれぞれＮ＋ソースドレイン領域１５を備え、Ｎ＋ソースドレイン領域１５，１５間の両ウェル７，９表面にフィールド酸化膜１１ａが形成され、フィールド酸化膜１１ａ上の第１メタル配線層２９ａがゲート電極となってトランジスタが形成されている。保護ＰＭＯＳトランジスタ５ｎはシリコン窒化膜２３で覆われている。
この実施例でも、図１を参照して説明した実施例と同様に、ＮＭＯＳトランジスタ３ｎ，５ｎの耐圧を互いに異ならせることができる。図１２に示したＮＭＯＳトランジスタ構造をＰＭＯＳトランジスタに適用した場合も、シリコン窒化膜の有無により互いに耐圧を異ならせることができる。
【００４２】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
また、上記の実施例ではＰ型シリコン基板を用いているが、Ｎ型シリコン基板を用いることもできる。
また、図１及び図７から図９の実施例のうち少なくとも２つを組合せてシリコン窒化膜を多層構造としても、同一バイポーラ構造をもつ２つのトランジスタの耐圧を互いに異ならせることができるという本発明の効果を得ることができる。
【図面の簡単な説明】
【００４３】
【図１】一実施例を示す垂直断面図である。
【図２】同実施例の回路図である。
【図３】本発明が適用された他の回路図である。
【図４】本発明が適用されたさらに他の回路図である。
【図５】本発明が適用されたさらに他の回路図である。
【図６】製造方法の一例を説明するための工程断面図である。
【図７】他の実施例を示す垂直断面図である。
【図８】さらに他の実施例を示す垂直断面図である。
【図９】さらに他の実施例を示す垂直断面図である。
【図１０】さらに他の実施例を示す垂直断面図である。
【図１１】さらに他の実施例を示す垂直断面図である。
【図１２】さらに他の実施例を示す垂直断面図である。
【符号の説明】
【００４４】
１  Ｐ型シリコン基板
３ｎ  内部ＮＭＯＳトランジスタ
３ｐ  内部ＰＭＯＳトランジスタ
５ｎ  保護ＮＭＯＳトランジスタ
５ｐ  保護ＰＭＯＳトランジスタ
７  Ｐウェル
９  Ｎウェル
１５  Ｎ＋ソースドレイン領域
１９  Ｐ＋ソースドレイン領域
２３  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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