(57)【要約】【課題】ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な表示装置を提供する。【解決手段】データ配線ＤＴＬはＴｉＡｌ等により新規レイヤー３０１まで引き上げられ、新規レイヤー３０１は第１配線層に配される走査線ＷＳＬ（駆動配線２００）よりも上層の第２配線層に配される。また、新規レイヤー３０１にＡｌ−Ａｌ（新規レイヤー）間コンタクト３０２が設けられ、そのコンタクト３０２を通して新規レイヤー３０１とＴＦＴ１１４の第１端子であるソースが接続される。さらに、走査線ＷＳＬとＴＦＴ１１４のゲート部１１４ａとが接続されている。なお、走査線ＷＳＬおよび新規レイヤー３０１には同一の材料であるＡｌが用いられている。【選択図】図１１
2008197457.tif 000002
【特許請求の範囲】
【請求項１】
制御端子への駆動信号を受けて導通状態が制御される少なくとも１つのスイッチトランジスタと、
上記駆動信号が伝搬される駆動配線と、
データ信号が伝搬されるデータ配線と、を含む画素回路を有し、
上記駆動配線は、
第１配線層に形成され、上記スイッチトランジスタの上記制御端子に接続され、
上記データ配線は、
第２配線層に形成され、上記スイッチトランジスタの第１端子に接続され、
上記第２配線層は、
上記第１配線層と異なる層に形成されるように多層配線化されている
画素回路。
【請求項２】
上記駆動配線層は、上記データ配線層と同一材料にて形成されている
請求項１記載の画素回路。
【請求項３】
上記駆動配線層は、Ａｌ（アルミニウム）にて形成されている
請求項２記載の画素回路。
【請求項４】
制御端子への駆動信号を受けて導通状態が制御される少なくとも１つのスイッチトランジスタと、
上記駆動信号が伝搬される駆動配線と、
データ信号が伝搬されるデータ配線と、
流れる電流に応じて輝度が変化する電気光学素子と、を含み、マトリクス状に配列されている複数の画素回路と、
上記駆動信号を上記駆動配線に出力する第１のスキャナと、
上記データ信号を上記データ配線に出力する第２のスキャナと、
を有し、
上記駆動配線は、
第１配線層に形成され、上記スイッチトランジスタの上記制御端子と上記第１のスキャナと共通に接続され、
上記データ配線は、
第２配線層に形成され、上記スイッチトランジスタの第１端子と上記第２のスキャナと共通に接続され、
上記第２配線層は、
上記第１配線層と異なる層に形成されるように多層配線化されている
表示装置。
【請求項５】
上記駆動配線層は、上記データ配線層と同一材料にて形成されている
請求項４記載の表示装置。
【請求項６】
上記駆動配線層は、Ａｌにて形成されている
請求項５記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された表示装置に係り、特に各画素回路内に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自然発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度は、それに流れる電流値によって制御することにより発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様に、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精度のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され、輝度情報に応じたデータ信号が供給されるデータ配線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択的に駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣなどで画素の周辺に形成することもある。
【０００５】
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば、特許文献１、２を参照）。
図２の画素回路２ａは、多数提案されている回路のうちでもっとも単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図２において、ＤＴＬはデータ配線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ配線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ配線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ配線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度、Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、ドライブトランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲ−ト・ソ−ス間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図３は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１８】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ素子（ＯＬＥＤ）２３を有する。また、図４において、ＤＴＬはデータ配線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶCCに接続され、ソースはＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述した画素回路は、最も単純な回路であるが、実際には、有機ＥＬ素子と直列に接続されているドライブトランジスタや、移動度やしきい値キャンセル用のＴＦＴ等が設けられる。
これらのＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されている垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【００２５】
ところが、図６に示すように、ライトスキャナの最終段のバッファ４０を通して、画素回路２ａ内のトランジスタ（ＴＦＴ）のゲートにパルス信号を印加している駆動配線４１には、一般にＭｏ（モリブデン）が用いられ、その配線抵抗値ｒの影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。各画素回路２ａ内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、パネルの両端を比較した場合、たとえば移動度補正期間に差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、移動度のばらつきを補正しきれない画素が出現し、スジとして視認されるという不利益があった。
【００２６】
本発明は、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な画素回路および表示装置を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点の画素回路は、制御端子への駆動信号を受けて導通状態が制御される少なくとも１つのスイッチトランジスタと、上記駆動信号が伝搬される駆動配線と、データ信号が伝搬されるデータ配線と、を含む画素回路を有し、上記駆動配線は、第１配線層に形成され、上記スイッチトランジスタの上記制御端子に接続され、上記データ配線は、第２配線層に形成され、上記スイッチトランジスタの第１端子に接続され、上記第２配線層は、上記第１配線層と異なる層に形成されるように多層配線化されている。
【００２８】
好適には、上記駆動配線層は、上記データ配線層と同一材料にて形成されている。
【００２９】
好適には、上記駆動配線層は、Ａｌにて形成されている。
【００３０】
本発明の第２の観点の表示装置は、制御端子への駆動信号を受けて導通状態が制御される少なくとも１つのスイッチトランジスタと、上記駆動信号が伝搬される駆動配線と、データ信号が伝搬されるデータ配線と、流れる電流に応じて輝度が変化する電気光学素子と、を含み、マトリクス状に配列されている複数の画素回路と、上記駆動信号を上記駆動配線に出力する第１のスキャナと、上記データ信号を上記データ配線に出力する第２のスキャナと、を有し、上記駆動配線は、第１配線層に形成され、上記スイッチトランジスタの上記制御端子と上記第１のスキャナと共通に接続され、上記データ配線は、第２配線層に形成され、上記スイッチトランジスタの第１端子と上記第２のスキャナと共通に接続され、上記第２配線層は、上記第１配線層と異なる層に形成されるように多層配線化されている。
【００３１】
好適には、上記駆動配線層は、上記データ配線層と同一材料にて形成されている。
【００３２】
好適には、上記駆動配線層は、Ａｌにて形成されている。
【００３３】
本発明によれば、少なくとも１つのスイッチトランジスタと、駆動配線およびデータ配線を有する画素回路において、駆動配線が第１配線層に形成され、データ配線が第２配線層に形成され、第２配線層は、第１配線層と異なる層に形成されるように多層配線化されている。
【発明の効果】
【００３４】
本発明によれば、ゲートパルスの配線抵抗に起因するシューティング、スジムラの発生を抑圧することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面に関連づけて説明する。
【００３６】
図７は、本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図８は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３７】
この表示装置１００は、図７および図８に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、第１のオートゼロ回路（ＡＺＲＤ１）１０６、第２のオートゼロ回路（ＡＺＲＤ２）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ配線ＤＴＬ、ライトスキャナ１０４により選択駆動される第１の駆動配線としての走査線ＷＳＬ、ドライブスキャナ１０５により選択駆動される第２の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路１０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路１０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
【００３８】
本実施形態に係る画素回路１０１は、図７および図８に示すように、ｐチャネルＴＦＴ１１１、ｎチャネルＴＦＴ１１２〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
ＴＦＴ１１４により第１のスイッチトランジスタが形成され、ＴＦＴ１１３により第２のスイッチトランジスタが形成され、ＴＦＴ１１５により第３のスイッチトランジスタが形成され、ＴＦＴ１１１により第４のスイッチトランジスタが形成されている。
なお、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
【００３９】
画素回路１０１において、第１の基準電位（本実施形態では電源電圧ＶCC）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ１１１、ドライブトランジスタとしてのＴＦＴ１１２、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１６が直列に接続されている。具体的には、発光素子１１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがＴＦＴ１１２のドレインに接続され、ＴＦＴ１１１のソースが電源電位ＶCCに接続されている。
そして、ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ１１３のドレインが第１のノード１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ１１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
データ配線ＤＴＬと第２のノードＮＤ１１２との間にＴＦＴ１１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ１１２と所定電位Ｖｓｓ１との間にＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
【００４０】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１２のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続され、非発光期間にＴＦＴ１１２のソース電位をスイッチトランジスタとしてのＴＦＴ１１３に介して固定電位に接続し、また、ＴＦＴ１１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
【００４１】
そして、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ（トランジスタ）のゲートに印加する駆動パルスを印加している配線の配線抵抗によるパルス遅延に起因するシェーディング、スジムラを改善するため、垂直スキャナの最終段（出力段）から画素のＴＦＴのゲートに至るゲート配線に一般に用いられるＭｏの抵抗値よりも低い抵抗値の材料を配線に用いている。
このシェーディング、スジムラに対する対策は、走査線ＷＳＬ、駆動線ＤＳＬ、オートゼロ線ＡＺＬ１、ＡＺＬ２のうちの少なくとも走査線ＷＳＬに対して行う。
以下、第１の対策例について説明する。ただし、以下の説明では、走査線ＷＳＬに対して対策を行った例を示す。
【００４２】
図９は、シェーディング、スジムラを改善するための対策例を説明するための図である。
図９において、１０４１はライトスキャナ１０４の最終段（出力段）のバッファを示し、ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１のＣＭＯＳバッファとして形成されている。また、画素回路１０１のスイッチトランジスタとしてのＴＦＴ１１４のゲートとライトスキャナ１０４の最終段とが接続され、走査線ＷＳＬの駆動配線２００は、配線抵抗値ｒ’を有する。
【００４３】
本対策例は、図９に示すように、走査線ＷＳＬ（駆動配線２００）とデータ配線ＤＴＬの材料にＡｌを用いる。走査線ＷＳＬにＡｌを用いたときの配線抵抗値ｒ’はＭｏを駆動配線２００に用いた時の配線抵抗値ｒよりも低く、配線抵抗値ｒ’は配線抵抗値ｒの１／１０程度である。
このように、本対策例では、走査線ＷＳＬおよびデータ配線ＤＴＬの材料に同一のＡｌを採用することで、パルス信号の遅延やトランジェントの変化を抑制する。
【００４４】
ところで、一般に走査線ＷＳＬの材料にはＭｏが、データ配線ＤＴＬの材料にはＡｌが用いられ、これらの配線や画素回路１０１などは半導体基板上にレイアウトされている。しかし、本対策例のように、走査線ＷＳＬおよびデータ配線ＤＴＬの材料に同一のＡｌを用いると、半導体基板上にレイアウトされた配線パターンにより、データ配線ＤＴＬと走査線ＷＳＬとの交点でショートが発生する。
この配線によるショートについて、図１０を参照しながら説明する。
【００４５】
図１０は、配線パターンによって発生するショートについて説明するための図である。
図１０（Ａ）は、走査線ＷＳＬ（駆動配線２００）の材料にＭｏを、データ配線ＤＴＬの材料にＡｌを用いた場合のＴＦＴ１１４（図９を参照）のゲート部１１４ａ周辺の構造を示す。また、図１０（Ｂ）は、走査線ＷＳＬの材料にＡｌを、データ配線ＤＴＬの材料にＡｌを用いた場合のＴＦＴ１１４のゲート部１１４ａ周辺の構造を示す。なお、図１０（Ａ）、（Ｂ）に図示する２０１はＡｌ−Ｍｏ間コンタクトを、２０２はＡｌ−Ｐｏｌｙ間コンタクトを示す。
【００４６】
図１０（Ａ）に示すように、走査線ＷＳＬはＭｏで形成され、データ配線ＤＴＬはＡｌで形成されているため、走査線ＷＳＬとデータ配線ＤＴＬの交点ではショートしない。しかし、図１０（Ｂ）に示すように、走査線ＷＳＬとデータ配線ＤＴＬは共にＡｌで形成されているため、走査線ＷＳＬとデータ配線ＤＴＬの交差点でショートする。
【００４７】
本対策例では、このような走査線ＷＳＬとデータ配線ＤＴＬとの交点で発生するショートを回避するために、走査線ＷＳＬおよびデータ配線ＤＴＬを多層配線化する。
この多層配線化について、図１１を参照しながら説明する。
【００４８】
図１１は、多層配線化した構成例を示す図である。
【００４９】
図１１に示すように、この構成はデータ配線ＤＴＬをＴｉＡｌ等により新規レイヤー３０１まで引き上げ、第１配線層に配される走査線ＷＳＬ（駆動配線２００）よりも上層の第２配線層に新規レイヤー３０１を配する。また、この構成は、新規レイヤー３０１にＡｌ−Ａｌ（新規レイヤー）間コンタクト３０２が設けられ、そのコンタクト３０２を通して新規レイヤー３０１とＴＦＴ１１４の第１端子であるソースが接続されている。さらに、この構成は、走査線ＷＳＬとＴＦＴ１１４のゲート部１１４ａとが接続されている。そして、本対策例は、データ配線ＤＴＬに新規レイヤー３０１を用いてデータ信号を伝達させ、駆動配線２００に駆動信号を伝達させる。
【００５０】
なお、走査線ＷＳＬおよび新規レイヤー３０１には同一の材料であるＡｌが用いられている。このとき、プロセスは通常のＴＦＴプロセスが使用できる。
このように、多層配線化することで、走査線ＷＳＬとデータ配線ＤＴＬの材料が共にＡｌであっても、配線の交差によるショートを回避できる。
【００５１】
次に、上記構成の動作を、画素回路の動作を中心に、図１２（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図１２（Ａ）は駆動線ＤＳＬに印加される駆動信号を、図１２（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳを、図１２（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図１２（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号ＡＺ２を、図１２（Ｅ）は第２のノードＮＤ１１２の電位を、図１２（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。
【００５２】
ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路１０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路１０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ１１３がオンし、このとき、ＴＦＴ１１３を介して電流が流れ、ＴＦＴ１１２のソース電位Ｖｓ（ノードＮＤ１１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子１１６に印加される電圧も０Ｖとなり、ＥＬ発光素子１１６は非発光となる。
この場合、ＴＦＴ１１４がオンしてもキャパシタＣ１１１に保持されている電圧、すなわち、ＴＦＴ１１２のゲート電圧は変わらない。
【００５３】
次に、ＥＬ発光素子１１６の非発光期間において、図１２（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ１１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ１１３がオフし、ＴＦＴ１１５、ＴＦＴ１１２がオンすることにより、ＴＦＴ１１２、ＴＦＴ１１１の経路に電流が流れ、第１のノードＮＤ１１１の電位は上昇する。
そして、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ１１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ１１２と第１のノードＮＤ１１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ配線ＤＴＬよりデータをノードＮＤ１１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ１１２がオンし、そして、ＴＦＴ１１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ１１４がオフしており、ＴＦＴ１１２のゲート・ソース間電圧は一定であるので、ＴＦＴ１１２は一定電流ＩｄｓをＥＬ発光素子１１６に流す。これによって、第１のノードＮＤ１１１の電位はＥＬ発光素子１１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１６は発光する。
ここで、本回路においてもＥＬ素子は発光時間が長くなるとその電流−電圧（Ｉ−Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ１１１の電位も変化する。しかしながら、ＴＦＴ１１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子１１７に流れる電流は変化しない。よって、ＥＬ発光素子１１６のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１６の輝度が変化することはない。
【００５４】
本対策例のように、多層配線化された構成で、走査線（駆動配線）およびデータ配線（新規レイヤー）がＡｌで形成され、このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラの発生が抑止された画質のよい画像を得ることができる。
【００５５】
次に、第２の対策例について説明する。
本対策例では、第１の対策例と同様に多層配線化された構成で、走査線ＷＳＬ（駆動配線２００）がＡｇ（銀）で、データ配線ＤＴＬがＡｌで形成されている。
走査線ＷＳＬがＡｇで形成された時の配線抵抗値ｒ’’は、走査線ＷＳＬがＭｏで形成された時の配線抵抗値ｒよりも低いため、パルス信号の遅延やトランジェントの変化が抑制でき、第１の対策例と同様の効果を得ることができる。
【００５６】
また、本実施形態では、第１、第２の対策例と同様に多層配線化された構成で、新規レイヤー３０１にＡｌの抵抗値よりも低い抵抗値の材料を採用しても、第１、第２の対策例と同様の効果を得ることができる。たとえば、新規レイヤー３０１にはＡｇが用いられる。
【００５７】
そのため、信号伝達に対する配線抵抗の影響を軽減でき、シェーディング、スジムラの発生が抑止された画質のよい画像を得ることができる。
【図面の簡単な説明】
【００５８】
【図１】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１に示す画素回路の一構成例を示す回路図である
【図３】有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。
【図６】配線抵抗による不利益を説明するための図である。
【図７】本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図８】本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図９】シェーディング、スジムラを改善するための第１の対策例を説明するための図である。
【図１０】配線パターンによって発生するショートについて説明するための図である。
【図１１】多層配線化した構成例を示す図である。
【図１２】本実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５９】
１００…表示装置、１０１…画素回路、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…第１のオートドライブ回路（ＡＺＲＤ１）、１０７…第２のオートゼロ回路（ＡＺＲＤ２）、ＤＴＬ…データ配線、ＷＳＬ…走査線、ＤＳＬ…駆動線、ＡＺＬ１，ＡＺＬ２…オートゼロ線、１１１…スイッチとしてのｐチャネルＴＦＴ、１１２…ドライブ（駆動）トランジスタとしてのｎチャネルＴＦＴ、１１３〜１１５２…スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１…第１のノード、ＮＤ１１２…第２のノード、２００…配線、２０１…（Ａｌ−Ｍｏ間）コンタクト、３０１…新規レイヤー、２０２、３０２…（Ａｌ−Ａｌ（新規レイヤー））間コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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