(57)【要約】  【課題】コントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。  【解決手段】映像信号における単位表示期間を複数のサブフィールドに分割し、上記複数のサブフィールドのうちの１のサブフィールドでは、画素データに応じて選択的に放電セルをアドレス放電せしめて放電セルを点灯モード又は消灯モードに設定するアドレス行程と、上記行電極対を構成する一方の行電極と他方の行電極に交互にサスティンパルスを印加することにより点灯モードの放電セルに対してサスティン放電を生起せしめるサスティン行程と、を実行し当該１のサブフィールドに後続する後続サブフィールドでは、画素データに応じて放電セルをアドレス放電せしめて放電セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、当該１のサブフィールドのサスティン行程にて印加されるサスティンパルスの総数を１より大きい奇数としている。  【選択図】  図８
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【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成され、蛍光体材料と二次電子放出材料とを含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数のサブフィールドに分割し、前記複数のサブフィールドのうちの１のサブフィールドでは、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめて前記放電セルを点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対を構成する一方の行電極と他方の行電極に交互にサスティンパルスを印加することにより前記点灯モードの放電セルに対してサスティン放電を生起せしめるサスティン行程と、を実行し
前記１のサブフィールドに後続する後続サブフィールドでは、前記画素データに応じて前記放電セルをアドレス放電せしめて前記放電セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、
前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１より大きい奇数としたことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を３としたことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記１のサブフィールドの前記アドレス行程は、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめることにより前記放電セルを点灯モードに設定する書込アドレス行程であり、前記後続サブフィールドの前記アドレス行程は、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめることにより前記放電セルを消灯モードに設定する消去アドレス行程であることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記１のサブフィールドの前記書込アドレス行程の直前に、前記放電セルを前記消灯モードに初期化するリセット行程を設けたことを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記リセット行程では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記１のサブフィールドは先頭に設けられたサブフィールドであり、前記リセット行程は複数のサブフィールドのうち先頭のサブフィールドにのみ設けられたことを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記１のサブフィールドの直前に設けられた直前サブフィールドでは更に、前記放電セルを消灯モードに初期化するリセット行程と、前記リセット行程に後続して前記画素データに応じて選択的に前記放電セルをアドレス放電せしめることにより、前記放電セルを点灯モードに設定する書込アドレス行程を実行することを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記リセット行程では、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記直前サブフィールドは先頭に設けられたサブフィールドであり、前記リセット行程は複数のサブフィールドのうち前記直前サブフィールド及び前記１のサブフィールドにのみ設けられたことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記直前のサブフィールドにおいて、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記点灯モードの状態に設定されている前記放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を更に備えたことを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項１０記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１２記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記酸化マグネシウム結晶体は粒径が2000Å以上であることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記１のサブフィールドの前記サスティン行程では、最初に印加される前記サスティンパルスの印加期間中に前記列電極を前記サスティンパルスと同極性の電位とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
前記１のサブフィールドの前記サスティン行程では、最初に印加される前記サスティンパルスが前記一方の行電極に印加され、この最初に印加されるサスティンパルスの立ち上げ期間中に前記他方の行電極を前記サスティンパルスと同極性の電位の電位とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記１のサブフィールドの前記サスティン行程では、最初に印加される前記サスティンパルスの電位を他のサスティンパルスの電位に比べて高電位とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記１のサブフィールドが設けられた前記単位表示期間の直前の単位表示期間において前記点灯モードに設定された前記サスティンパルスの総数が所定数よりも小さい場合に、前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１より大きい奇数としたことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
いずれか１の前記後続サブフィールドの前記消去アドレス行程にて消灯モードに設定されるまで、前記書込アドレス行程にて設定された点灯モードの状態が維持されることを特徴とする請求項３に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成され、蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数のサブフィールドに分割し、前記複数のサブフィールドのうちの１のサブフィールドでは、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめて前記放電セルを点灯モードに設定する書込アドレス行程と、前記行電極対を構成する一方の行電極と他方の行電極に交互にサスティンパルスを印加することにより前記点灯モードの放電セルに対してサスティン放電を生起せしめるサスティン行程と、を実行し、
前記１のサブフィールドに後続する後続サブフィールドでは、前記画素データに応じて前記放電セルをアドレス放電せしめて前記放電セルを消灯モードに設定する消去アドレス行程を実行し、
前記１のサブフィールドが設けられた前記単位表示期間の直前の単位表示期間において前記点灯モードに設定された前記サスティンパルスの総数が所定数よりも小さい場合に、前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１より大きい奇数とし、
前記サスティンパルスの総数が所定数以上である場合には、前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１としたことを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する。
【０００５】
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００６】
そこで、電子線照射により励起されて波長２００〜３００ｎｍ内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたＰＤＰ及びその駆動方法が提案された（例えば特許文献１参照）。かかるＰＤＰによれば、放電後のプライミング効果が比較的長時間継続するようになるので、微弱な放電を安定して生起させることが可能となる。そこで、時間経過に伴い徐々に電圧値がピーク電圧値に到るパルス波形を有するリセットパルスを上記の如きＰＤＰの行電極に印加することにより、互いに隣接する行電極間で微弱なリセット放電を生起させるようにしたのである。この際、リセット放電の微弱化により、その放電に伴う発光輝度が低下するので、画像のコントラストを高めることが可能となる。
【０００７】
しかしながら、このような駆動方法によっても、暗い画像を表示する際のいわゆる暗コントラストを十分に高めることができないという問題があった。
【特許文献１】特開２００６−５４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、暗コントラストを高めることができるプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており第１基板に形成されている複数の行電極対と第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、放電セル各々の放電空間に接する面に形成され、蛍光体材料と二次電子放出材料とを含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、映像信号における単位表示期間を複数のサブフィールドに分割し、上記複数のサブフィールドのうちの１のサブフィールドでは、画素データに応じて選択的に放電セルをアドレス放電せしめて放電セルを点灯モード又は消灯モードに設定するアドレス行程と、上記行電極対を構成する一方の行電極と他方の行電極に交互にサスティンパルスを印加することにより点灯モードの放電セルに対してサスティン放電を生起せしめるサスティン行程と、を実行し当該１のサブフィールドに後続する後続サブフィールドでは、画素データに応じて放電セルをアドレス放電せしめて放電セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、当該１のサブフィールドのサスティン行程にて印加されるサスティンパルスの総数を１より大きい奇数としたことを特徴としている。
【００１０】
また、本発明によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成され、前記放電セル各々の前記放電空間に接する面に形成され、蛍光体材料を含む蛍光体層を有するプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数のサブフィールドに分割し、前記複数のサブフィールドのうちの１のサブフィールドでは、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめて前記放電セルを点灯モードに設定する書込アドレス行程と、前記行電極対を構成する一方の行電極と他方の行電極に交互にサスティンパルスを印加することにより前記点灯モードの放電セルに対してサスティン放電を生起せしめるサスティン行程と、を実行し、前記１のサブフィールドに後続する後続サブフィールドでは、前記画素データに応じて前記放電セルをアドレス放電せしめて前記放電セルを消灯モードに設定する消去アドレス行程を実行し、前記１のサブフィールドが設けられた前記単位表示期間の直前の単位表示期間において前記点灯モードに設定された前記サスティンパルスの総数が所定数よりも小さい場合に、前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１より大きい奇数とし、前記サスティンパルスの総数が所定数以上である場合には、前記１のサブフィールドの前記サスティン行程にて印加される前記サスティンパルスの総数を１としたことを特徴としている。
【発明を実施するための最良の形態】
【００１１】
【実施例１】
【００１２】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１３】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１４】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１５】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す上面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１６】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇを介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１７】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１８】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１９】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２０】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２１】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２２】
尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２３】
ここで、各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２４】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２５】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２６】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２７】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２８】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部（Ｒ11）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰY1のピーク電位は、上記サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部（Ｒ11）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００２９】
又、リセット行程Ｒの前半部（Ｒ11）では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３０】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部（Ｒ12）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。更に、リセット行程Ｒの後半部（Ｒ12）では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰY2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰY2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰY2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部（Ｒ12）において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰY2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３１】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、リセット行程Ｒの後半部（Ｒ12）で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの選択書込アドレス行程ＷWにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００３２】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル“０”の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間での放電も生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３３】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、サスティンパルスを発生し、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々に印加する。より具体的には、図８に示す如く、まず行電極Ｙ1〜Ｙnに印加するサスティンパルスＩＰ１（すなわち、先頭のサスティンパルス）、次に、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各に印加するサスティンパルスＩＰを交互に所定回数分だけ繰り返して発生する。なお、図８においては、当該サスティンパルスＩＰ１及びＩＰを合わせて３回発生及び印加する場合を例に示しているが、当該サスティンパルス数は図８に示す場合に限らない。後述するように、行電極Ｙ1〜Ｙnに印加する先頭のサスティンパルスＩＰ１を１回発生した後に、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各に印加するサスティンパルスＩＰを交互に４回、６回、．．．等（ＩＰ１と合わせて５回、７回、．．．のサスティンパルス）を発生及び印加するように構成してもよい。
【００３４】
この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。なお、先頭のサスティンパルスＩＰ１の立ち上がり期間中に、行電極Ｘ1〜Ｘnをハイ・インピーダンス（Hi-Z）状態又はフローティング状態とすることでこれに後続サブフィールド（ＳＦ２）における消去放電の生起を安定化することができる（詳細については、後述する）。すなわち、行電極Ｘ1〜Ｘnをハイ・インピーダンス又はフローティング状態とすることにより、行電極Ｘ1〜Ｘnの電位が正極性へシフトする（図８に示すパルスＩＰ’）。これにより、サスティンパルスＩＰ１の立ち上がり期間中における行電極Ｘ及び行電極Ｙ間のサスティン放電の発生を防止し、サスティンパルスＩＰ１のピーク電位到達後に全セルにおいて行電極Ｘ及び行電極Ｙ間でサスティン放電が生起する。よって全セルにおいて、サスティンパルスＩＰ１で確実に放電を生起させることにより、サブフィールドＳＦ１のサスティン放電が安定し、所望の壁電荷状態が形成されて、後続サブフィールド（ＳＦ２）の消去行程における消去放電が安定して生起される。なお、行電極Ｘ1〜Ｘnをハイ・インピーダンス又はフローティング状態にする代わりに、サスティンパルスＩＰ１の立ち上がり期間中に正極性の定格電位にクランプするようにしてもよい。
【００３５】
かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００３６】
ここで、サブフィールドＳＦ１におけるサスティンパルス数は１を超える奇数、すなわち、２ｋ＋１＝３，５，．．．であることが好ましい（ｋは１以上の整数）。さらに、より好ましくは、当該サスティンパルス数は３である。
【００３７】
すなわち、サブフィールドＳＦ１におけるサスティンパルス数（２ｋ＋１；ｋ＝1,2,...）は、低階調の表現能力の点からは少ない方が好ましい。先頭のサスティンパルスの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。また、行電極Ｙ及び列電極Ｄ間において放電が生起される。かかる放電の生起によって、行電極Ｙの近傍には負極性の壁電荷が、列電極Ｄの近傍には正極性の壁電荷を形成される。しかし、サスティンパルス数が１（１サスティンパルス）の場合では、サスティン放電の回数が少ないため、行電極Ｙの近傍及び列電極Ｄの近傍には十分な電荷量の壁電荷が形成されないおそれがある。そうすると、当該サブフィールド（ＳＦ１）に後続するサブフィールド（ＳＦ２）の消去アドレス行程において消去放電が正しく生起されず、消去ミス（消去不良）が発生する可能性がある。また、当該後続サブフィールド（ＳＦ２）において消去アドレス行程を行う際に、サスティンパルス数が１であることに起因して、サスティン放電によって発生するプライミング粒子の数が少ないために消去ミスが発生しやすい。
【００３８】
一方、サブフィールドＳＦ１のサスティンパルス数を奇数にすることにより、サスティン行程終了後では行電極Ｙの近傍に負極性の壁電荷を形成することができる。すなわち、サブフィールドＳＦ１の書込アドレス行程と、後続サブフィールド（ＳＦ２）の消去アドレス行程とおいて、行電極Ｙ及び列電極Ｄの極性の関係が同一（図８に示す場合では、行電極Ｙ及び列電極Ｄがそれぞれ負極性及び正極性）であり、行電極Ｙ及び列電極Ｄ間における消去アドレス放電が容易となる。この逆に、サスティンパルス数を偶数とすると、サブフィールドＳＦ１のサスティン行程終了後では行電極Ｙの近傍には正極性の壁電荷が形成されるので、消去アドレス放電が安定的に生起されない場合がある。
【００３９】
従って、上記した観点から、サスティンパルス数は複数で、かつ奇数であるように設定するのが、後続サブフィールド（ＳＦ２）の消去アドレス行程における安定した消去放電の生起のために好ましい。さらに、前述のように、低階調の表示能力を考慮すると、サブフィールドＳＦ１のサスティンパルス数としては、複数かつ奇数の最小値である３が最も好ましい。
【００４０】
なお、本実施例におけるサブフィールドＳＦ１のサスティン行程Ｉのように、当該サブフィールド（ＳＦ１）の選択書込アドレス行程（ＷW）と当該サブフィールド（ＳＦ１）に後続するサブフィールド（ＳＦ２）の選択消去アドレス行程ＷDとの間に配され、実行されるサスティン行程を連結サスティン行程ともいう。
【００４１】
さらに、先頭のサスティンパルス（ＩＰ１）の電位を、他のサスティンパルス（ＩＰ）の電位よりも高電位とする。つまり、先頭のサスティンパルスの印加時においては、プライミング粒子の不足によって後続のサスティンパルス（ＩＰ）の印加時に比べて放電が生起しにくい。よって、先頭のサスティンパルス（ＩＰ１）の電位を他のサスティンパルス（ＩＰ）の電位より高電位（電位差：Ｖ１）とする。逆に、後続のサスティンパルス（ＩＰ）はこれに先行するサスティンパルスの放電に伴いプライミング粒子が多く存在するため、低電位とすることが可能となる。先頭のサスティンパルス（ＩＰ１）で確実に放電を生起させることにより、サブフィールドＳＦ１のサスティン放電が安定し、所望の壁電荷状態が形成されて、後続サブフィールド（ＳＦ２）の消去行程での消去放電が安定して生起される。
【００４２】
また、行電極ＹへのサスティンパルスＩＰ１の印加期間中に、列電極Ｄ1〜Ｄmへ正極性の補助パルスＨＰを印加するようにしてもよい（図８）。当該補助パルスＨＰの印加により、列電極Ｄへ向かう電界が減るので、行電極Ｘ及びＹ間の電界強度が大きくなり、行電極Ｘ及びＹ間で確実にサスティン放電が生起される。よって、サスティンパルスＩＰ１で確実に放電を生起させることにより、サブフィールドＳＦ１のサスティン放電が安定して所望の壁電荷状態が形成されて、サブフィールド（ＳＦ２）の消去行程での消去放電が安定して生起される。なお、この場合、列電極側に形成されるべき正極性の壁電荷は、補助パルスＨＰの印加によりＩＰ１の印加時では形成されづらくなるが、その後に後続する２つのサスティンパルスＩＰの印加時にはパルスＨＰは印加されないので、サスティンパルスＩＰでの列側陰極放電によって、サブフィールドＳＦ１のサスティン行程終了時には列電極近傍には正の壁電荷が形成される。なお、補助パルスＨＰを印加する代わりに、列電極をハイ・インピーダンス状態又はフローティング状態として、サスティンパルスＩＰ１の印加に追従して列電極が正極性の電位へシフトする構成を用いてもよい。
【００４３】
最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４４】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル“０”の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４５】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。すなわち、（２ｋ＋１）回のサスティン放電を行うサブフィールドＳＦ１の輝度レベルを「１」として（第２階調、図６）、サブフィールドＳＦ２〜ＳＦ１４においては、各階調の輝度重み（表示輝度）に対応した回数のサスティン放電により輝度表示がなされる。
【００４６】
かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４７】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【００４８】
以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷDのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００４９】
かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００５０】
ここで、図８に示される駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにおいて、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００５１】
更に、図８に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５２】
又、図７及び図８に示す駆動では、先ず、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ１に後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。つまり、先頭のサブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなる。従って、図７及び図８に示す駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。
【００５３】
又、図８に示される駆動においては、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティン放電を３以上の奇数回（好ましくは、３回）だけ生起させるようにして、低輝度を表現する低階調時の表示再現性を損なうことなく、かつ後続サブフィールド（ＳＦ２）の消去行程での消去放電が安定して生起されるようにしている。サブフィールドＳＦ１における奇数回のサスティン放電により、最後のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ２の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。
【００５４】
さらに、サブフィールドＳＦ１における先頭のサスティンパルス（ＩＰ１）の電位を他のサスティンパルス（ＩＰ）の電位よりも高電位としているので、サブフィールドＳＦ１のサスティン放電が安定させるとともに、後続サブフィールド（ＳＦ２）の消去行程での消去放電が安定して生起される。
【００５５】
一方、後続するサブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００５６】
なお、アドレスパルス（データパルスＤＰ）の電圧は全てのサブフィールドにて同一とするのが好ましい。これにより、アドレス電源を共有化できる。また、図８に示される、選択書込アドレス行程ＷWにおけるベース電位（ＢＰ-）に対する書込走査パルスＳＰWの電位差ａ及び選択消去アドレス行程ＷDにおけるベース電位（ＢＰ-）に対する消去走査パルスＳＰDの電位差ｂは同一（ａ＝ｂ）であることが好ましい。これにより、走査パルス電源を共有化できる。
【００５７】
又、図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００５８】
以下に、かかる構成を採用したことによる作用効果について図９及び図１０を参照しつつ説明する。
【００５９】
尚、図９は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６０】
一方、図１０は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に対して、リセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６１】
図９に示されるように、従来のＰＤＰによると、リセットパルスＲＰY1の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１０に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００６２】
従って、図８の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰY1をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１０に示す如く、その放電強度も図９の場合よりも大幅に低下する。
【００６３】
すなわち、本願発明においては、立ち上がり時の電位推移が緩やかな波形を有する例えば図８に示す如きリセットパルスＲＰY1を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、本発明によれば、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００６４】
尚、列側陰極放電としてのリセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰY1における立ち上がり時の波形としては、図８に示されるが如き一定傾きのものに限定されるものではなく、例えば図１１に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【実施例２】
【００６５】
上記した実施例１においては、１のリセット行程Ｒと、１の選択書込アドレス行程ＷWを有する発光駆動シーケンス（１リセット・シーケンスともいう。）の場合について説明した。本実施例においては、第１リセット行程及び第１選択書込アドレス行程と、微小発光行程ＬＬと、第２リセット行程及び第２選択書込アドレス行程と、を有する発光駆動シーケンス（２リセット・シーケンスともいう。）により発光駆動をなす場合について以下に詳細に説明する。
【００６６】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図１２に示す如き、全輝度レベルを１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図１２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００６７】
更に、駆動制御回路５６は、図１３に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図１３に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００６８】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１４に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００６９】
尚、図１４においては、図１３に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００７０】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部（Ｒ11）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y1のピーク電位は、サスティンパルスのピーク電位よりも高電位であり、且つ後述するリセットパルスＲＰ２Y1のピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。更に、この間、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、上記リセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、この間、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部（Ｒ11）では、上述した如きリセットパルスＲＰ１Y1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部（Ｒ11）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００７１】
次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部（Ｒ12）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定する。尚、リセットパルスＲＰ１Y2のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。ここで、第１リセット行程Ｒ１の後半部（Ｒ12）では、上述した如きリセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００７２】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰWに応じた電圧が印加されることになるが、この段階では全ての画素セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰWの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、書込走査パルスＳＰW及び高電圧の画素データパルスＤＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、画素セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この画素セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【００７３】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１４に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷDにおいて行電極Ｙに印加されるベース電位と同一である。又、図１４に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００７４】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００７５】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部（Ｒ21）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ２Y1のピーク電位は、上記リセットパルスＲＰ１Y1のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、画素セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部（Ｒ21）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された画素セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部（Ｒ21）の終了直後、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００７６】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負のピーク電位は、負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部（Ｒ22）において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００７７】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部（Ｒ22）で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの第２選択書込アドレス行程Ｗ２Wにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ+が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Wでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、第２リセ���ト行程Ｒ２において初期化された消灯モードの状態を維持する。
【００７８】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、サスティンパルスを発生し、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々に印加する。より具体的には、図１４に示す如く、まず行電極Ｙ1〜Ｙnに印加するサスティンパルスＩＰ１（すなわち、先頭のサスティンパルス）、次に、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各に印加するサスティンパルスＩＰを交互に所定回数分だけ繰り返して発生する。なお、図１４においては、当該サスティンパルスＩＰ１及びＩＰを合わせて３回発生及び印加する場合を例に示しているが、当該サスティンパルス数は図１４に示す場合に限らないのは上記した実施例１の場合と同様である。
【００７９】
この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。なお、先頭のサスティンパルスＩＰ１の立ち上がり期間中に、行電極Ｘ1〜Ｘnをハイ・インピーダンス（Hi-Z）状態又はフローティング状態とすることで後続サブフィールド（ＳＦ３）における消去放電の生起を安定化することができるのは上記した実施例１の場合と同様である。従って、これにより、サスティンパルスＩＰ１の立ち上がり期間中における行電極Ｘ及び行電極Ｙ間のサスティン放電の発生を防止し、サスティンパルスＩＰ１のピーク電位到達後に全セルにおいて行電極Ｘ及び行電極Ｙ間でサスティン放電が生起する。よって全セルにおいて、サスティンパルスＩＰ１で確実に放電を生起させることにより、サブフィールドＳＦ２のサスティン放電が安定し、所望の壁電荷状態が形成されて、後続サブフィールド（ＳＦ３）の消去行程における消去放電が安定して生起される。
【００８０】
かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００８１】
ここで、サブフィールドＳＦ２におけるサスティンパルス数は１を超える奇数、すなわち、２ｋ＋１＝３，５，．．．であることが好ましい（ｋは１以上の整数）。さらに、より好ましくは、当該サスティンパルス数は３である。
【００８２】
なお、本実施例においては、サブフィールドＳＦ２の選択書込アドレス行程（第２選択書込アドレス行程Ｗ２W）と、当該サブフィールド（ＳＦ２）に後続するサブフィールド（ＳＦ３）の選択消去アドレス行程ＷDとを連結するサブフィールドＳＦ２のサスティン行程が上記した連結サスティン行程である。そして、当該連結サスティン行程におけるサスティンパルス数が１を超える奇数（２ｋ＋１）であり、さらに３であることがより好ましいのである。
【００８３】
サブフィールドＳＦ２におけるサスティンパルス数（２ｋ＋１；ｋ＝1,2,...）は、低階調の表現能力の点からは少ない方が好ましい。先頭のサスティンパルスの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。また、行電極Ｙ及び列電極Ｄ間において放電が生起される。かかる放電の生起によって、行電極Ｙの近傍には負極性の壁電荷が、列電極Ｄの近傍には正極性の壁電荷を形成される。
【００８４】
しかしながら、上記したように、サスティンパルス数が少なすぎると（例えば、サスティンパルス数が１）、行電極Ｙの近傍及び列電極Ｄの近傍には十分な電荷量の壁電荷が形成されないおそれがあり、当該サブフィールド（ＳＦ２）に後続するサブフィールド（ＳＦ３）の消去アドレス行程において消去放電が正しく生起されず、消去不良が発生する可能性がある。また、サスティン放電によって発生するプライミング粒子の数が少ないために消去不良が発生しやすい。
【００８５】
一方、サブフィールドＳＦ２のサスティンパルス数を奇数にすることにより、サスティン行程終了後では行電極Ｙの近傍に負極性の壁電荷を形成することができる。すなわち、サブフィールドＳＦ１の書込アドレス行程と、後続サブフィールド（ＳＦ３）の消去アドレス行程とでは、行電極Ｙ及び列電極Ｄの極性の関係が同一（図１４に示す場合では、行電極Ｙ及び列電極Ｄがそれぞれ負極性及び正極性）であり、行電極Ｙ及び列電極Ｄ間における消去アドレス放電が容易となる。この逆に、サスティンパルス数を偶数とすると、サブフィールドＳＦ２のサスティン行程終了後では行電極Ｙの近傍には正極性の壁電荷が形成されるので、消去アドレス放電が安定的に生起されない場合がある。
【００８６】
従って、上記した観点から、サスティンパルス数は複数で、かつ奇数であるように設定するのが、後続サブフィールド（ＳＦ３）の消去アドレス行程における安定した消去放電の生起のために好ましい。さらに、前述のように、低階調の表示能力を考慮すると、サブフィールドＳＦ２のサスティンパルス数としては、複数かつ奇数の最小値である３が最も好ましい。
【００８７】
さらに、先頭のサスティンパルス（ＩＰ１）の電位を、他のサスティンパルス（ＩＰ）の電位よりも高電位とする点も上記した実施例１と同様である。すなわち、先頭のサスティンパルスの印加時においては、プライミング粒子の不足から後続のサスティンパルス（ＩＰ）の印加時に比べて放電が生起しにくいが、先頭のサスティンパルス（ＩＰ１）の電位を他のサスティンパルス（ＩＰ）の電位より高電位（電位差：Ｖ１）とすることにより、先頭のサスティンパルス（ＩＰ１）で確実に放電を生起させることができる。従って、サブフィールドＳＦ２のサスティン放電が安定し、所望の壁電荷状態が形成されて、後続サブフィールド（ＳＦ３）の消去行程での消去放電が安定して生起される。
【００８８】
また、行電極ＹへのサスティンパルスＩＰ１の印加期間中に、列電極Ｄ1〜Ｄmへ正極性の補助パルスＨＰを印加するようにしてもよい点も上記した実施例１と同様である（図１４）。当該補助パルスＨＰの印加により、行電極Ｘ及びＹ間の電界強度が大きくなり、行電極Ｘ及びＹ間で確実にサスティン放電が生起される。よって、サブフィールドＳＦ２のサスティン放電が安定して所望の壁電荷状態が形成されて、サブフィールド（ＳＦ３）の消去行程での消去放電が安定して生起される。なお、補助パルスＨＰを印加する代わりに、列電極をハイ・インピーダンス状態又はフローティング状態として、サスティンパルスＩＰ１の印加に追従して列電極が正極性の電位へシフトする構成を用いてもよい。
【００８９】
当該サブフィールドＳＦ２における最終のサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００９０】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１４に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００９１】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１４に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００９２】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【００９３】
以上の如き駆動を、図１２に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００９４】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１２に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」（α＜１と表記する。）に対応した輝度が表現される。
【００９５】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで、サブフィールドＳＦ２の輝度重み（１）に対応した（２ｋ＋１）回のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００９６】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において画素セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【００９７】
すなわち、図１２に示す如き駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１２に示す如き１６段階にて表すことが可能となるのである。
【００９８】
かかる駆動によれば、１フィールド表示期間内においてその発光パターン（点灯状態、消灯状態）が互いに反転している領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００９９】
なお、図１２〜図１４に示される駆動方法においては、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電（輝度レベル「α」）を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図１２に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベル「α」の発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベル「α」）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【０１００】
ここで、図１４に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させた表示が可能となる。
【０１０１】
更に、図１４に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１０２】
又、図１２〜図１４に示す駆動では、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ２に後続するサブフィールドＳＦ３〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、図１２に示す如き第１階調に従った駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、サブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてからこれを消灯モード状態に遷移させる選択消去アドレス放電を生起させる駆動を採用した場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなるので、暗コントラストを向上させることができる。
【０１０３】
又、図１２〜図１４に示される駆動においては、最も輝度重みが小なるサブフィールドＳＦ１では、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。
【０１０４】
又、図１４に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ１Y1のピーク電位を、ＳＦ２の第２リセット行程Ｒ２で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ２Y1のピーク電位よりも低くしている。これによりサブフィールドＳＦ１の第１リセット行程Ｒ１において、全画素セルＰＣを一斉にリセット放電させた際の発光を弱めて、暗コントラストの低下を抑制させている。
【０１０５】
又、図１２〜図１４に示される駆動においては、輝度重みが第２番目に小なるサブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を３回だけ生起させることにより、低輝度画像を表現する際の階調表現能力が高めている。尚、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが３回だけなので、この３回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ３の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化が抑制される。
【０１０６】
又、図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【０１０７】
かかる構成を採用したことによる作用効果は、図９及び図１０を参照して説明した実施例１の場合と同様である。すなわち、従来のＰＤＰによると、リセットパルスＲＰ１Y1又はＲＰ２Y1の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【０１０８】
また、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰ１Y1又はＲＰ２Y1をＰＤＰ５０の行電極Ｙに印加することにより、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、その放電強度も従来のＰＤＰの場合よりも大幅に低下する。
【０１０９】
すなわち、立ち上がり時の電位推移が緩やかな波形を有するリセットパルスＲＰ１Y1又はＲＰ２Y1を、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【０１１０】
尚、リセットパルスＲＰ１Y1及びＲＰ２Y1における立ち上がり時の波形としては、図１４に示されるが如き一定傾きのものに限定されるものではなく、例えば図１５に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【他の実施例】
【０１１１】
上記した実施例１及び実施例２における発光駆動シーケンス（１リセット・シーケンス、２リセット・シーケンス）において、それぞれ上記した連結サスティン行程であるサブフィールドＳＦ１のサスティン行程及びサブフィールドＳＦ２のサスティン行程において、サスティンパルス数が１を超える奇数（２ｋ＋１）であるように駆動制御する場合について説明した。
【０１１２】
しかしながら、全てのフレームの連結サスティン行程において、サスティンパルス数が１を超える奇数（２ｋ＋１）であるようにしなくともよい。例えば、前回のフレームにおいて点灯モードに設定されたサスティンパルスの総数（以下、発光サスティンパルスの総数ともいう。）が多い場合には、次のフレームにおいてサスティンパルス数が１を超える奇数（２ｋ＋１）であるようにしなくともよい。すなわち、当該次のフレームにおいてサスティンパルス数を１とする駆動制御を行うようにしてもよい。つまり、前回のフレームにおいて発光サスティンパルスの総数が多い場合には、プライミング粒子の残量が大となる。そして、特に、連結サスティン行程、すなわち１リセット・シーケンス駆動におけるサブフィールドＳＦ２及び２リセット・シーケンス駆動におけるサブフィールドＳＦ３の選択消去アドレス行程はフレームの開始部分に設けられているため、前回のフレームにおけるサスティン放電により発生するプライミング粒子の作用が大きいからである。
【０１１３】
このように、プライミング粒子の残量が大である場合は、次のフレームにおける消去アドレス放電が安定する。従って、例えば、前回のフレームにおける発光サスティンパルスの総数を検出し、当該発光サスティンパルス総数が所定数（閾値）以上の場合は、次のフレームにおいてサスティンパルス数を１として低階調表示能力に重きを置き、所定数（閾値）未満の場合は、次のフレームにおいて連結サスティン行程におけるサスティンパルス数が１を超える奇数（２ｋ＋１）であるように制御すればよい。
【０１１４】
なお、プライミング粒子の残量はＰＤＰの構造や使用材料等のＰＤＰの構成により異なるので、上記所定数（閾値）はＰＤＰの構成に応じて確定すればよい。すなわち、連結サスティン行程におけるサスティンパルス数を１としても後続サブフィールドの選択消去アドレス行程において安定的に消去アドレス放電がなされる発光サスティンパルス総数を上記所定数として決定すればよい。
【０１１５】
なお、発光サスティンパルス総数は、例えば、駆動制御回路５６により、画素データから直接検出（算出）することができる。あるいは、発光サスティンパルス総数が多い場合はフレームの平均輝度（ＡＰＬ）が高いことでもあるので、駆動制御回路５６が映像信号（画素データ）に基づいてフレームの平均輝度（ＡＰＬ）を算出し、当該平均輝度を所定の閾値と比較して連結サスティン行程におけるサスティンパルス数を１とするか、１を超える奇数（２ｋ＋１）とするかついて判別するようにしてもよい。あるいは、これに等価な方法として発光負荷量を算出し、当該発光負荷量に基づいて、かかる判別を行うようにしてもよい。上記したように、平均輝度算出部あるいは発光負荷量算出部は駆動制御回路５６に設けられていてもよい。このような平均輝度算出部あるいは発光負荷量算出部が他の用途のために既にＰＤＰに設けられている場合にはそれを兼用することができるという利点がある。
【０１１６】
また、図８及び図１４に夫々示される第１リセット行程Ｒ１では、その前半部（Ｒ11）においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。
【０１１７】
例えば、図８及び図１４にて夫々示されるリセット行程Ｒ，Ｒ１に代わり、図１７に示す如きリセット行程Ｒ，Ｒ１を採用する。すなわち、図１７に示すように、リセット行程Ｒ，Ｒ１の前半部（Ｒ11）では行電極Ｙ1〜Ｙnを接地電位に固定するのである。つまり、リセット行程Ｒ，Ｒ１の前半部（Ｒ11）における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、選択書込アドレス行程ＷW，Ｗ１Wでの書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば図５や図１６に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、リセット行程Ｒ，Ｒ１の前半部（Ｒ11）では、行電極Ｙ及び列電極Ｄ共に接地電位とした、列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図１７の如く接地電位レベルとする。なお、この場合にも、リセット行程Ｒ，Ｒ１の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Y2の印加による放電によって全放電セルは消灯モード状態になる。
【０１１８】
この際、図１４に夫々示されている第２リセット行程Ｒ２の前半部（Ｒ21）におけるリセットパルスＲＰ２Y1の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第２選択書込アドレス行程Ｗ２Wでの書込放電を安定化させる為に作用する。よって、第２リセット行程Ｒ２の前半部（Ｒ21）においてリセットパルスＲＰ２Y1の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Wで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部（Ｒ21）については、リセットパルスＲＰ２Y1の印加による列側陰極放電を実施する方が好ましい。
【図面の簡単な説明】
【０１１９】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】実施例１における各階調毎の発光パターンを示す図である。
【図７】実施例１における発光駆動シーケンスの一例を示す図である。
【図８】図７に示される発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図９】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１０】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】リセットパルスＲＰY1の他の波形を表す図である。
【図１２】実施例２における各階調毎の発光パターンを示す図である。
【図１３】図１２に示す発光パターン２に対応する発光駆動シーケンスの一例を示す図である。
【図１４】図１２に示される発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図１５】リセットパルスＲＰ１Y1及びＲＰ２Y1における立ち上がり時の他の波形の例を模式的に示す図である。
【図１６】ＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成の例を模式的に示す図である。
【図１７】リセット行程Ｒ，Ｒ１の前半部においてパルスの印加を行わない場合の波形を示す図である。
【主要部分の符号の説明】
【０１２０】
１３    酸化マグネシウム層
１７    蛍光体層
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ
５６    駆動制御回路
【図１】
2008286988.tif 000003
【図２】
2008286988.tif 000004
【図３】
2008286988.tif 000005
【図４】
2008286988.tif 000006
【図５】
2008286988.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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