(57)【要約】【課題】電気的及び物理的な信頼性が向上する半導体素子のパッケージを提供する。【解決手段】半導体素子の活性面上に、前記半導体素子の外縁部から第１距離だけ離間するように配置された複数の第１バンプを含む第１バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第１距離よりも長い第２距離だけ離間するように配置された複数の第２バンプを含む第２バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第２距離よりも長い第３距離だけ離間するように配置された複数の第３バンプを含む第３バンプ列と、を含む。隣接する前記第１バンプどうしの間には、一の前記第２バンプ及び一の前記第３バンプの互い違いの配列が少なくとも２回以上連続している。【選択図】図２Ａ
2008172228.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の活性面上に、前記半導体素子の外縁部から第１距離だけ離間するように配置された複数の第１バンプを含む第１バンプ列と、
前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第１距離よりも長い第２距離だけ離間するように配置された複数の第２バンプを含む第２バンプ列と、
前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第２距離よりも長い第３距離だけ離間するように配置された複数の第３バンプを含む第３バンプ列を具備しており、
隣接する前記第１バンプどうしの間には、一の前記第２バンプ及び一の前記第３バンプの互い違いの配列が、少なくとも２回以上連続することを特徴とする半導体素子。
【請求項２】
前記半導体素子は、半導体チップ又は半導体チップのパッケージであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順で配列されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順で配列されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２バンプのサイズは、前記第１バンプより大きいことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第３バンプのサイズは、前記第２バンプより大きいことを特徴とする請求項１に記載の半導体素子。
【請求項７】
半導体素子と、
前記半導体素子の活性面上に、前記半導体素子の外縁部から第１距離だけ離間するように配置された複数の第１バンプを含む第１バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第１距離よりも長い第２距離だけ離間するように配置された複数の第２バンプを含む第２バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第２距離よりも長い第３距離だけ離間するように配置された複個の第３バンプを含む第３バンプ列と、
前記第１バンプ、前記第２バンプ、及び前記第３バンプにそれぞれ対応する複数のリード、並びに前記半導体素子が実装される配線基板を具備しており、
隣接する前記第１バンプどうしの間には、一の前記第２バンプ及び一の前記第３バンプの互い違いの配列が、少なくとも２回以上連続することを特徴とする半導体素子のパッケージ。
【請求項８】
前記半導体素子は、半導体チップ又は半導体チップのパッケージであることを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項９】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列されることを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１０】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列されることを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１１】
前記第２バンプのサイズは、前記第１バンプよりも大きいことを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１２】
前記第３バンプのサイズは、前記第２バンプよりも大きいことを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１３】
前記配線基板は、プレキシブル配線基板であることを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１４】
前記プレキシブル配線基板は、テープ配線基板であることを特徴とする請求項１３に記載の半導体素子のパッケージ。
【請求項１５】
前記配線基板は、ベースフィルムと、前記ベースフィルム上に形成される複数個のリードを具備することを特徴とする請求項７に記載の半導体素子のパッケージ。
【請求項１６】
前記配線基板は、前記リードの少なくとも一部を覆う保護膜を具備することを特徴とする請求項１５に記載の半導体素子のパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及び半導体素子のパッケージに関し、さらに詳しくは、半導体素子のバンプ配列及びその半導体素子のパッケージに関する。
【背景技術】
【０００２】
半導体製品の軽薄短小化、高速化、多機能化及び高性能化による半導体素子の小型化及びパッド数の増加は、互いに隣り合うパッド間のピッチの縮小を伴う。しかし、半導体素子の活性面に形成可能なパッドの数には限界がある。また、隣り合うパッド間のピッチは、静電気による不良を防ぐために所定の間隔以上でなければならない。従って、半導体素子の細密化には限界がある。
【０００３】
かかる問題点を勘案すると、パッド数が増えると、半導体素子のサイズも共に大きくなる。これは、半導体素子の製造に於いて、ウェハ当たりの製造可能な半導体素子の個数が減少するという結果を招く。
【０００４】
また、配線基板における配線パターン間のピッチの最適化、及び配線基板のサイズの大型化によって半導体製品の製造コストが高くなる。
【０００５】
また、配線パターン間のピッチの最適化のためには、半導体素子のパッケージの製造工程においてさらに高い精密度が要求されるので、半導体素子のパッケージの組立の歩留りが悪化し、半導体素子のパッケージの製造コストが高くなる。
【０００６】
そこで、多数のパッドを所定間隔以上のピッチで配置するために提案されたものが、ジグザグ配置（ｓｔａｇｇｅｒｅｄ  ａｒｒａｎｇｅｍｅｎｔ）方式である。
【０００７】
図１Ａは従来の半導体パッケージのバンプ配列を説明するための平面図であり、図１Ｂは図１ＡのＡ部分の拡大図である。
【０００８】
図１Ａ及び図１Ｂを参照すれば、半導体素子のパッケージは、半導体素子２０がインナーリードによって配線基板１０に接合されるＩＬＢ（Ｉｎｎｅｒ  Ｌｅａｄ  Ｂｏｎｄｉｎｇ：ＩＬＢ）接合構造であり、チップオンボード（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ：ＣＯＢ）型のパッケージになっている。
【０００９】
半導体素子２０は、活性面の外縁部から中央部に向かって順に配列された第１バンプ列２２ａ及び第２バンプ列２２ｂを含むバンプ配列を有する。第１バンプ列２２ａ及び第２バンプ列２２ｂは、ジグザグに配置されている。
【００１０】
配線基板１０のリード１２ａ、１２ｂは、半導体素子１０の第１バンプ列２２ａ及び第２バンプ列２２ｂにそれぞれ対応する。リード１２ａ、１２ｂは、第１バンプ列２２ａ及び第２バンプ列２２ｂにそれぞれ対応する第１バンプ列用のリード１２ａ及び第２バンプ列用のリード１２ｂを含む。
【００１１】
第１バンプ列２２ａ及び第２バンプ列２２ｂと、それらに対応するリード１２ａ、１２ｂが整列するように半導体素子１０を配線基板１０の実装領域に配置した後、加熱圧着により半導体素子２０を配線基板１０に実装する。これにより、第１バンプ列２２ａ及び第２バンプ列２２ｂと、それらに対応するリード１２ａ、１２ｂが電気的に接続される。
【００１２】
前記のような２列のジグザグ配置からなるバンプ配列方式において、リード間のピッチが一定である場合には、バンプのサイズの増加は制限される。従って、バンプとリードのサイズはほとんど差がないことになり、半導体素子のパッケージ製造のためにバンプとリードを接合する際に、リードが対応するバンプの位置からずれてしまう整列誤差の問題が生じる。
【００１３】
また、第１バンプ列よりも多数のバンプが第２バンプ列に配置されるバンプ配列においては、半導体素子を配線基板に実装する際に注入されるモールディング物質の流れが低下するという問題がある。かかるバンプ配列は、これらに対する適切な解決策を提供するものではない。
【００１４】
本発明は、従来技術が有する上記及び他の問題点を解決するためのものである。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする課題は、半導体素子を配線基板に実装するときの、リードとの整列誤差を最小化できるバンプ配列を有する半導体素子、及びその半導体素子のパッケージを提供することである。
【００１６】
本発明が解決しようとする他の課題は、半導体素子のパッケージを製造するときに注入されるモールディング物質の流れを改善できるバンプ配列を有する半導体素子及びその半導体素子のパッケージを提供することである。
【課題を解決するための手段】
【００１７】
本発明の半導体素子は、半導体素子の活性面上に、前記半導体素子の外縁部から第１距離だけ離間するように配置された複数の第１バンプを含む第１バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第１距離よりも長い第２距離だけ離間するように配置された複数の第２バンプを含む第２バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第２距離よりも長い第３距離だけ離間するように配置された複数の第３バンプを含む第３バンプ列と、を含む。隣接する前記第１バンプどうしの間には、一の前記第２バンプ及び一の前記第３バンプの互い違いの配置が少なくとも２回以上連続する。
【００１８】
前記半導体素子は、半導体チップ又は半導体チップのパッケージである。
【００１９】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列される。
【００２０】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列される。
【００２１】
前記第２バンプのサイズは、前記第１バンプよりも大きい。
【００２２】
前記第３バンプのサイズは、前記第２バンプよりも大きい。
【００２３】
また、本発明の半導体素子のパッケージは、半導体素子と、前記半導体素子の活性面上に、前記半導体素子の外縁部から第１距離だけ離間するように配置された複数の第１バンプを含む第１バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第１距離よりも長い第２距離だけ離間するように配置された複数の第２バンプを含む第２バンプ列と、前記半導体素子の前記活性面上に、前記半導体素子の外縁部から前記第２距離よりも長い第３距離だけ離間するように配置された複数の第３バンプを含む第３バンプ列と、前記第１バンプ、前記第２バンプ、及び前記第３バンプにそれぞれ対応する複数のリード、並びに前記半導体素子が実装される配線基板を具備している。隣接する前記第１バンプどうしの間には、一の前記第２バンプ及び一の前記第３バンプの互い違いの配列が少なくとも２回以上連続する。
【００２４】
前記半導体素子は、半導体チップ又は半導体チップのパッケージである。
【００２５】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列される。
【００２６】
前記第１バンプ、前記第２バンプ、及び前記第３バンプは、一の前記第１バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプ、一の前記第２バンプ、一の前記第３バンプという順番で配列される。
【００２７】
前記第２バンプのサイズは、前記第１バンプよりも大きい。
【００２８】
前記第３バンプのサイズは、前記第２バンプよりも大きい。
【００２９】
前記配線基板は、プレキシブル配線基板であるうる。前記プレキシブル配線基板は、テープ配線基板でもありうる。
【００３０】
前記配線基板は、ベースフィルムと、前記ベースフィルム上に形成される複数のリードを含む。前記配線基板は、前記リードの少なくとも一部を覆う保護膜を含む。
【発明の効果】
【００３１】
上述したように、本発明による半導体素子及びその半導体素子のパッケージは、半導体素子を配線基板に実装するとき、リードらとの誤整列を最小化するバンプ配列を有する。
【００３２】
また、本発明による半導体素子及びその半導体素子のパッケージは、半導体素子のパッケージを製造するとき、注入されるモールディング物質の流れを改善するバンプ配列を有する。
【００３３】
従って、製造収率、電気特性、物理的な信頼性が向上できる半導体素子及び半導体素子のパッケージを得る。
【発明を実施するための最良の形態】
【００３４】
以下に、添付図面等を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されるものではなく、他の形態に具体化することができる。ここで説明する実施形態は、本発明の内容が完全に開示され、そして、本発明の思想を当業者に十分に伝達するために提供されるものである。また、説明の順番に従って付与される参照符号は、その順番にのみ限定されるものではない。図面等に於いて、膜状の部分や領域等の厚さは、明確化のために誇張されている。また、一の膜が他の膜上又は基板上にあるものとして説明される場合、それは他の膜上又は基板上に直接形成されている場合もあるし、両者の間に第３の膜が介在している場合もある。
【００３５】
図２Ａは本発明の実施形態による半導体素子のパッケージのバンプ配列を説明するための平面図であり、図２Ｂは図２ＡのＢ部分の拡大図である。
【００３６】
図２Ａ及び図２Ｂを参照すれば、半導体素子のパッケージは、インナーリード（ｉｎｎｅｒ  ｌｅａｄ）によって半導体素子１２０が配線基板１１０に接合された構造であり、チップオンボードのパッケージになっている。本発明の半導体素子のパッケージは、フリップチップ（Ｆｌｉｐ  Ｃｈｉｐ：Ｆ／Ｃ）型のパッケージである。
【００３７】
配線基板１１０は、印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ：ＰＣＢ）を含むシステム基板である。特に、配線基板１１０は、フレキシブル配線基板である。プレキシブル配線基板は、テープ配線基板であってもよい。
【００３８】
配線基板１１０がテープ配線基板である場合、配線基板１１０は、ベースフィルム及び複数個のリード１１２ａ、１１２ｂ、１１２ｃからなる。ベースフィルムは、ポリイミドのような絶縁性と柔軟性を有する物質からなる。配線基板１１０の半導体素子１２０が実装される領域には、ウィンドウが形成される。このようなウィンドウが形成された配線基板１１０を用いたパッケージは、テープキャリアパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ：ＴＣＰ）と呼ばれる。また、配線基板１１０の半導体素子１２０が実装される領域にはウィンドウが形成されない場合もある。このようにウィンドウが形成されない配線基板１１０を用いたパッケージは、チップオンフィルム（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ：ＣＯＦ）と呼ばれる。リード１１２ａ、１１２ｂ、１１２ｃはベースフィルム上に形成される。リード１１２ａ、１１２ｂ、１１２ｃは銅（Ｃｕ）を含有する。リード１１２ａ、１１２ｂ、１１２ｃは、ベースフィルム上に積層される銅薄膜に対するフォトリソグラフィによって形成することができる。リード１１２ａ、１１２ｂ、１１２ｃの表面には、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）又はソルダーがメッキされる。テープキャリアパッケージと呼ばれる配線基板１１０には、リード１１２ａ、１１２ｂ、１１２ｃの少なくとも一部を覆う保護膜が形成される。このような保護膜はソルダレジスト（ｓｏｌｄｅｒ  ｒｅｓｉｓｔ）層により構成される。
【００３９】
半導体素子１２０は、接合パッド（図示せず）が形成された活性面の外縁部から中央部に向かって順に配列された第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃを含むバンプ配列を有する。第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃは、半導体素子１２０の外縁部からそれぞれ第１、第２、及び第３距離だけ離間している。第１距離は、半導体素子１２０の外縁部から、それに最も近い第１バンプ列１２２ａまでの距離であり、第２距離は第１距離よりも長く、第３距離は第２距離よりも長い。第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃは、それぞれ複数個の第１バンプ、第２バンプ、及び第３バンプから構成される。これらのバンプは、金、スズ、銅、ニッケルのような金属、又は、これらを組み合わせた材料、若しくはこれらの合金からなる。前記バンプは、メッキ等の方法によって形成される。半導体素子１２０は、半導体チップ又は半導体チップのパッケージである。第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃは、半導体素子１２０の接合パッドに対応する位置に形成されうる。つまり、接合パッドは、第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃと同一の配列をなしてもよいし、他の配列をなしてもよい。接合パッドが他の配列をなす場合、第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃは、再配線によって当該接合パッドと電気的に接続される。
【００４０】
配線基板１１０のリード１１２ａ、１１２ｂ、１１２ｃは、半導体素子１１０の第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃにそれぞれ対応する。リード１１２ａ、１１２ｂ、１１２ｃは、第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃにそれぞれ対応する第１バンプ列用リード１１２ａ、第２バンプ列用リード１１２ｂ、及び第３バンプ列用リード１１２ｃを含む。第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃと、それらのバンプ列に対応するリード１１２ａ、１１２ｂ、１１２ｃが整列するように半導体素子１１０を配線基板１１０の実装領域に配置した後、加熱圧着により半導体素子１２０を配線基板１１０に実装する。これにより、第１バンプ列１２２ａ、第２バンプ列１２２ｂ、及び第３バンプ列１２２ｃと、それらに対応するリード１１２ａ、１１２ｂ、１１２ｃが電気的に接続される。半導体素子１１０のバンプ配列は、第１バンプ列１２２ａ内の燐接する２つの第１バンプどうしの間に、少なくとも２回以上連続する第２バンプ列１２２ｂ内の一の第２バンプ及び第３バンプ列１２２ｃ内の一の第３バンプの互い違いの配列が含まれるような構造でありうる。上述した構成によると、第１バンプ列１２２ａ内の隣接する２つの第１バンプの間を通過する第２バンプ列用リード１２２ｂ及び第３バンプ列用リード１１２ｃの合計本数よりも、前記第２バンプ列１２２ｂ内の隣接する２つの第２バンプどうしの間を通過する第３バンプ列用リード１１２ｃの本数の方が少なくなる。このようなリード本数の減少により、第２バンプのサイズを第１バンプよりも大きく製作することが可能になる。
【００４１】
本発明の実施形態のバンプ配列は、第１バンプ、第３バンプ、第２バンプ、第３バンプ、第２バンプ、第３バンプという順番でバンプが配列された構造でありうる。第１バンプ列１２２ａ内の隣接するバンプどうしの間には、第２バンプ列１２２ｂ及び第３バンプ列１２２ｃ内のバンプが互い違いに配列され、合計５個のバンプが配置される。このように第２バンプ列１２２ｂ及び第３バンプ列１２２ｃ内のバンプが互い違いに配列されるので、特定のバンプ列内にバンプが過度に集中することを防止できる。
【００４２】
このようなバンプ配列によれば、第１バンプ列１２２ａから第３バンプ列１２２ｃに向かってバンプのサイズを漸次的に増加させることが可能となる。また、半導体素子１２０と配線基板１１０の間の電気的及び物理的な信頼性を向上させるために注入されるモールディング物質の流れを改善することができる。
【００４３】
図３Ａは、本発明の他の実施形態による半導体素子のパッケージのバンプ配列を説明するための平面図であり、図３Ｂは図３ＡのＣ部分の拡大図である。
【００４４】
図３Ａ及び図３Ｂを参照すれば、半導体素子のパッケージは、インナーリードにより半導体素子２２０が配線基板２１０に接合される構造であり、チップオンボードのパッケージになっている。本発明の半導体素子のパッケージはフリップチップ型のパッケージである。
【００４５】
配線基板２１０は、印刷回路基板を含むシステム基板である。配線基板２１０は、フレキシブル配線基板である。フレキシブル配線基板は、テープ配線基板であってもよい。
【００４６】
配線基板２１０がテープ配線基板である場合、配線基板２１０はベースフィルムと、複数個のリード２１２ａ、２１２ｂ、２１２ｃから構成される。ベースフィルムは、ポリイミドのような絶縁性と柔軟性を有する物質からなる。配線基板２１０の半導体素子２２０が実装される領域にはウィンドウが形成される。前記ウィンドウが形成された配線基板２１０を用いたパッケージは、テープキャリアパッケージと呼ばれる。また、配線基板２１０の半導体素子２２０が実装される領域にはウィンドウが形成されない場合もある。ウィンドウが形成されない配線基板２１０を用いたパッケージはチップオンフィルムと呼ばれる。リード２１２ａ、２１２ｂ、２１２ｃはベースフィルム上に形成される。リード２１２ａ、２１２ｂ、及び２１２ｃは銅を含有する。リード２１２ａ、２１２ｂ、２１２ｃは、ベースフィルム上に積層される銅薄膜に対するフォトリソグラフィによって形成する。リード２１２ａ、２１２ｂ、２１２ｃの表面には、スズ、金、ニッケル又はソルダーがメッキされる。テープキャリアパッケージと呼ばれる配線基板２１０は、リード２１２ａ、２１２ｂ、２１２ｃの少なくとも一部を覆うように形成された保護膜を有する。このような保護膜は、ソルダレジスト層からなる。
【００４７】
半導体素子２２０は、活性面の外縁部から中央部に向かって順に配列された第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃを含むバンプ配列を有する。第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃは、半導体素子２２０の外縁部から、それぞれ第１、第２、及び第３距離だけ離間している。第１距離は半導体素子２２０の外縁部から、それに最も近い第１バンプ列２２２ａまでの距離であり、第２距離は第１距離よりも長く、第３距離は第２距離よりも長い。第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃは、それぞれ複数個の第１バンプ、第２バンプ、及び第３バンプから構成される。これらのバンプは、金、スズ、銅、ニッケル等の金属、又は、これらを組み合わせた材料、若しくはこれらの合金からなる。これらのバンプは、メッキ等の方法により形成される。半導体素子２２０は、半導体チップ又は半導体チップのパッケージである。第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃは、半導体素子２２０の接合パッド（図示せず）に対応する位置に形成されうる。つまり、接合パッドは、第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃと同一の配列をなしてもよいし、他の配列をなしてもよい。接合パッドが他の配列をなす場合、第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃは、再配線によって当該接合パッドと電気的に接続される。
【００４８】
配線基板２１０のリード２１２ａ、２１２ｂ、２１２ｃは、半導体素子２１０の第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃにそれぞれ対応する。リード２１２ａ、２１２ｂ、２１２ｃは、第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃにそれぞれ対応する第１バンプ列用リード２１２ａ、第２バンプ列用リード２１２ｂ、及び第３バンプ列用リード２１２ｃを含む。第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃと、それらに対応するリード２１２ａ、２１２ｂ、２１２ｃが整列するように半導体素子２１０を配線基板２１０の実装領域に配置した後、加熱圧着により半導体素子２２０を配線基板２１０に実装する。
【００４９】
これにより、第１バンプ列２２２ａ、第２バンプ列２２２ｂ、及び第３バンプ列２２２ｃと、それらに対応するリード２１２ａ、２１２ｂ、２１２ｃが電気的に接続される。
【００５０】
半導体素子２１０のバンプ配列は、第１バンプ列２２２ａ内の隣接する２つの第１バンプの間に、少なくとも２回以上連続する第２バンプ列２２２ｂ内の一の第２バンプ及び第３バンプ列２２２ｃ内の一の第３バンプの互い違いの配列が含まれる構造でありうる。上述した構成によると、第１バンプ列２２２ａ内の隣接する２つの第１バンプどうしの間を通過する第２バンプ列用リード２１２ｂ及び第３バンプ列用リードら２１２ｃの合計本数よりも、前記第２バンプ列２２２ｂ内の隣接する２つの第２バンプどうしの間を通過する第３バンプ列用リード２１２ｃの本数のほうが少なくなる。このようなリード本数の減少により、第２バンプのサイズを第１バンプよりも大きく製作することが可能になる。
【００５１】
本発明の実施形態のバンプ配列は、第１バンプ、第２バンプ、第３バンプ、第２バンプ、第３バンプ、第２バンプ、第３バンプという順番でバンプが配列された構造でありうる。第１バンプ列２２２ａ内の隣接バンプどうしの間には、第２バンプ列２２２ｂ及び第３バンプ列２２２ｃ内のバンプが互い違いに配列され、合計６個のバンプが配置される。このように第２バンプ列２２２ｂ及び第３バンプ列２２２ｃ内のバンプが互い違いに配列されるので、特定バンプ列内にバンプが過度に集中することを防止できる。
【００５２】
このようなバンプ配列によれば、第１バンプ列２２２ａから第３バンプ列２２２ｃに向かってバンプのサイズを漸次的に増加させることが可能となる。また、半導体素子２２０と配線基板２１０の間の電気的及び物理的な信頼性を向上させるために注入されるモールディング物質の流れを改善することができる。
【００５３】
本発明の実施形態の半導体素子、及びそれを含む半導体素子のパッケージによれば、バンプ配列内のバンプのサイズが拡大することが可能となるので、半導体素子を配線基板に実装する際のリードとの整列誤差を最小化することができる。従って、半導体素子のパッケージの製造時の歩留りを改善することができる。
【００５４】
また、本発明の実施形態による半導体素子及びそれを含む半導体素子のパッケージは、特定のバンプ列にバンプが過度に集中することのないバンプ配列を有するので、半導体素子のパッケージ製造時に注入されるモールディング物質の流れを改善することができる。従って、電気的及び物理的な信頼性が向上した半導体素子のパッケージを提供することができる。
【００５５】
また、上記の実施形態を用いて本発明を説明したが、本発明はここで開示された実施形態のみに限定されるものではない。本発明の技術的範囲は、特許請求の範囲によって決定されるものであり、様々な変形例及びそれと同等の構成をも包含する。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来の半導体パッケージのバンプ配列を説明するための平面図である。
【図１Ｂ】図１ＡのＡ部分の拡大図である。
【図２Ａ】本発明の実施形態による半導体パッケージのバンプ配列を説明するための平面図である。
【図２Ｂ】図２ＡのＢ部分の拡大図である。
【図３Ａ】本発明の他の実施形態による半導体パッケージのバンプ配列を説明するための平面図である。
【図３Ｂ】図３ＡのＣ部分の拡大図である。
【符号の説明】
【００５７】
１０      配線基板、
１１０    配線基板、
１１２ａ  第１バンプ列用リード、
１１２ｂ  第２バンプ列用リード、
１１２ｃ  第３バンプ列用リード、
１２０    半導体素子、
１２ａ    第１バンプ列用リード、
１２ｂ    第２バンプ列用リード、
１２２ａ  第１バンプ列、
１２２ｂ  第２バンプ列、
１２２ｃ  第３バンプ列、
２０      半導体素子、
２１０    配線基板、
２１２ａ  第１バンプ列用リード、
２１２ｂ  第２バンプ列用リード、
２１２ｃ  第３バンプ列用リード、
２２０    半導体素子、
２２ａ    第１バンプ列、
２２ｂ    第２バンプ列、
２２２ａ  第１バンプ列
２２２ｂ  第２バンプ列
２２２ｃ  第３バンプ列。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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