(57)【要約】【課題】  製造工程が簡単で製造費用を抑えることができるモールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法を提供する。【解決手段】  少なくとも二つ以上のパッケージユニットがスタックされたスタックパッケージにおいて、前記パッケージユニットは、上面にボンディングパッドを具備した半導体チップと、該半導体チップの側面を取り囲むように形成されたモールド部と、該モールド部内に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含む。【選択図】  図５
2008311599.tif 000002
【特許請求の範囲】
【請求項１】
上面にボンディングパッドを具備した複数の半導体チップの側面及び下面を取り囲むように形成されたモールド部と、
前記各半導体チップの側面モールド部の部分に形成された貫通電極と、
前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線と
を含むことを特徴とするモールド再構成ウェハー。
【請求項２】
前記貫通電極は、前記半導体チップの下面よりも深い深さで形成されることを特徴とする請求項１に記載のモールド再構成ウェハー。
【請求項３】
前記貫通電極と再配線とは、一体に形成されることを特徴とする請求項１に記載のモールド再構成ウェハー。
【請求項４】
少なくとも二つ以上のパッケージユニットがスタックされたスタックパッケージにおいて、
前記パッケージユニットは、
上面にボンディングパッドを具備した半導体チップと、
前記半導体チップの側面を取り囲むように形成されたモールド部と、
前記モールド部内に形成された貫通電極と、
前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含むことを特徴とするスタックパッケージ。
【請求項５】
前記貫通電極の下面は前記パッケージユニットの下面から突出することを特徴とする請求項４に記載のスタックパッケージ。
【請求項６】
前記貫通電極と再配線とは、一体に形成されることを特徴とする請求項４に記載のスタックパッケージ。
【請求項７】
前記スタックされた各パッケージユニットに具備された半導体チップは、互いに異なる大きさを有することを特徴とする請求項４に記載のスタックパッケージ。
【請求項８】
前記互いに異なる大きさを有する半導体チップを含む各パッケージユニットは、等しい大きさを有することを特徴とする請求項７に記載のスタックパッケージ。
【請求項９】
前記スタックされたパッケージユニットが付着する基板と、前記基板の下面に付着した外部接続端子と、をさらに含むことを特徴とする請求項４に記載のスタックパッケージ。
【請求項１０】
前記スタックされたパッケージユニットの間及び前記スタックされた最下部パッケージユニットと基板との間に設けられた埋立材をさらに含むことを特徴とする請求項９に記載のスタックパッケージ。
【請求項１１】
前記スタックされた最上部パッケージユニットの上面に形成されたキャッピング膜をさらに含むことを特徴とする請求項９に記載のスタックパッケージ。
【請求項１２】
前記スタックされたパッケージユニットの間、スタックされた最下部パッケージユニットと基板との間、及びスタックされた最上部パッケージユニット上部を含んで前記基板上面を覆うように形成された封止部をさらに含むことを特徴とする請求項９に記載のスタックパッケージ。
【請求項１３】
前記スタックされたパッケージユニットはフェースダウンタイプで基板上にスタックされることを特徴とする請求項９に記載のスタックパッケージ。
【請求項１４】
前記スタックされた最上部パッケージユニット上にスタックされた貫通電極及び再配線を具備しない半導体チップをさらに含むことを特徴とする請求項１３に記載のスタックパッケージ。
【請求項１５】
前記貫通電極及び再配線を具備しない半導体チップは、スタックされた最上部パッケージユニットの貫通電極と対応するように形成され再配線されたボンディングパッドをさらに含むことを特徴とする請求項１４に記載のスタックパッケージ。
【請求項１６】
上面にボンディングパッドを具備した複数の半導体チップと、前記半導体チップの側面及び下面を取り囲むように形成されたモールド部とを含むモールド再構成ウェハーの前記各ボンディングパッドに隣接したモールド部の部分にそれぞれ溝を形成する段階と、
前記溝内に貫通電極を形成すると共に、相互隣接する貫通電極とボンディングパッドとの間を連結する再配線を形成する段階と、
前記貫通電極の底面が露出すると共に複数のパッケージユニットが構成されるように前記モールド再構成ウェハーの下面をとり除く段階と、
前記複数のパッケージユニットを含むモールド再構成ウェハーを、同一のパッケージユニットに含まれる前記貫通電極が互いに連結されるように、スタックする段階と、
前記ウェハーレベルでスタックされた複数のパッケージユニットを含むモールド再構成ウェハーをチップレベルにソーイングする段階と
を含むことを特徴とするスタックパッケージの製造方法。
【請求項１７】
前記溝を半導体チップの下面よりも深い深さで形成することを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項１８】
前記貫通電極及び再配線を形成する段階は、
前記溝を含むモールド再構成ウェハーの上面に金属シード膜を形成する段階と、
前記金属シード膜上に溝を埋め立てるように金属膜を形成する段階と、
前記金属膜と金属シード膜とをパターニングする段階と、
を含むことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項１９】
前記金属膜を形成する段階後、かつ、前記金属膜と金属シード膜とをパターニングする段階前、前記金属膜の厚さが減少するように前記金属膜をエッチバックする段階をさらに含むことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項２０】
前記モールド再構成ウェハーの下面除去は、モールド再構成ウェハーの下面モールド部が除去されるようにグラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上で遂行することを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項２１】
前記モールド再構成ウェハーをスタックする段階後、前記スタックされたモールド再構成ウェハーの間及びスタックされた最上部モールド再構成ウェハー上に、埋立材及びキャッピング膜をそれぞれ形成する段階をさらに含むことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項２２】
前記スタックされたパッケージユニットはそれぞれ互いに異なる大きさの半導体チップで形成することを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項２３】
前記モールド再構成ウェハーをチップレベルでソーイングする段階後、前記貫通電極が形成されスタックされたパッケージユニットを基板上に付着する段階をさらに含むことを特徴とする請求項１６に記載のスタックパッケージの製造方法。
【請求項２４】
前記基板上に付着しスタックされた最下部パッケージユニットと基板との間に埋立材を形成する段階をさらに含むことを特徴とする請求項２３に記載のスタックパッケージの製造方法。
【請求項２５】
前記スタックされたパッケージユニットを基板上に付着する段階後、前記スタックされたパッケージユニットの間、前記スタックされた最下部パッケージユニットと基板の間及び前記スタックされた最上部パッケージユニット上部に前記基板上面を覆うように封止部を形成する段階と、をさらに含むことを特徴とする請求項２３に記載のスタックパッケージの製造方法。
【請求項２６】
前記スタックされたパッケージユニットを基板上に付着する段階後、前記基板の下面に外部接続端子を付着する段階をさらに含むことを特徴とする請求項２３に記載のスタックパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスタックパッケージに関し、より詳細には、製造工程が簡単で製造費用を抑えることができるモールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積素子に対するパッケージング技術は、小型化及び高容量化に対する要求によって持続的に発展しており、最近では小型化及び高容量化と実装効率性とを満足させることができるスタックパッケージに対する多様な技術が開発されている。
【０００３】
半導体産業でいう“スタック”とは、少なくとも２個以上の半導体チップまたはパッケージを垂直に積み上げる技術であり、メモリー素子の場合には、半導体集積工程で具現可能なメモリー容量よりも大きいメモリー容量を有する製品を具現することができるし、実装面積使用の効率性を高めることができる。
【０００４】
スタックパッケージは、製造技術によって個別半導体チップをスタックした後、一度にスタックされた半導体チップをパッケージングする方法と、パッケージングされた個別半導体チップをスタックして形成する方法とに分類することができる。前記スタックパッケージは金属ワイヤまたは貫通シリコーンビアなどを通じて電気的に連結される。
【０００５】
図１は、従来の金属ワイヤを利用したスタックパッケージを示す断面図である。
図１に示すように、金属ワイヤを利用したスタックパッケージ１００は、少なくとも２個以上の半導体チップ１１０が基板１２０上に接着剤１１４を媒介としてスタックされて、前記各チップ１１０と基板１２０とが金属ワイヤ１１６を通じて電気的に連結される。
【０００６】
図１で、未説明の図面符号１１２はボンディングパッドを、１２２は接続パッドを、１２４はボールランドを、１２６は回路配線を、１７０は外部接続端子を、そして、１９０は封止剤をそれぞれ示す。
【０００７】
しかし、従来の金属ワイヤを利用したスタックパッケージは、金属ワイヤを通じて電気的な信号交換が行われるので、速度が遅く、また、多くの数のワイヤが使用されて、各チップに電気的な特性劣化が発生する。さらに、金属ワイヤを形成するために基板に追加面積が要求されて、パッケージの大きさが増加し、また、各チップのボンディングパッドにワイヤボンディングをするためのギャップ(Gap)が要求されるので、パッケージの全体高さが高くなる。
【０００８】
そこで、金属ワイヤを利用したスタックパッケージでの問題を解決すると共に、スタックパッケージの電気的な特性劣化の防止及び小型化が可能になるように、貫通シリコーンビア(Through silicon via)を利用したスタックパッケージ構造が提案された。
【０００９】
図２は、従来の貫通シリコーンビアを利用したスタックパッケージを示した断面図である。
【００１０】
図２に示すように、貫通シリコーンビアを利用したスタックパッケージ２００は、基板２２０上に、内部に貫通シリコーンビア２３０が形成された半導体チップ２１０が、対応する位置の貫通シリコーンビア２３０が相互連結されるようにスタックされる。
【００１１】
図２で、未説明の図面符号２１２はボンディングパッドを、２２２は接続パッドを、２２４はボールランドを、２２６は回路配線を、そして、２７０は外部接続端子をそれぞれ示す。
【００１２】
前記貫通シリコーンビアを利用したスタックパッケージは、電気的な連結が貫通シリコーンビアを通じてなされることで、電気的な劣化が防止されて半導体チップの動作速度を向上させることができるし、小型化が可能である。
【００１３】
しかし、従来の貫通シリコーンビアを利用したスタックパッケージの場合、チップ内部を貫通する貫通シリコーンビアを形成しなければならないし、半導体チップ内の前記貫通シリコーンビア形成部分には回路を形成することができない。よって、製造工程が難しく、貫通シリコーンビアを考慮した半導体チップの設計がなされたウェハーを別に製作しなければならないため、汎用半導体チップを含むウェハーを使用することができず、工程価格が上昇する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は製造工程が簡単で、製造費用を抑えることができるモールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法を提供する。
【課題を解決するための手段】
【００１５】
一実施例では、モールド再構成ウェハーは、  上面にボンディングパッドを具備した複数の半導体チップの側面及び下面を取り囲むように形成されたモールド部と、前記各半導体チップの側面モールド部の部分に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含む。
【００１６】
前記貫通電極は、前記半導体チップの下面よりも深い深さで形成される。
前記貫通電極と再配線とは、一体に形成される。
【００１７】
他の実施例では、スタックパッケージは、少なくとも二つ以上のパッケージユニットがスタックされ、前記パッケージユニットは、上面にボンディングパッドを具備する半導体チップと、前記半導体チップの側面を取り囲むように形成されたモールド部と、該モールド部内に形成された貫通電極と、前記貫通電極とこれに隣接したボンディングパッドとを相互連結させるように形成された再配線とを含む。
【００１８】
前記貫通電極の下面は、前記パッケージユニットの下面から突出する。
前記貫通電極と再配線とは、一体に形成される。
【００１９】
前記スタックされた各パッケージユニットに具備された半導体チップは互いに異なる大きさを有する。
【００２０】
前記互いに異なる大きさを有する半導体チップを含む各パッケージユニットは等しい大きさを有する。
【００２１】
前記スタックされたパッケージユニットが付着する基板と、前記基板の下面に付着した外部接続端子と、をさらに含む。
【００２２】
前記スタックされたパッケージユニットの間、及び前記スタックされた最下部パッケージユニットと基板との間に設けられた埋立材をさらに含む。
【００２３】
前記スタックされた最上部パッケージユニットの上面に形成されたキャッピング膜をさらに含む。
【００２４】
前記スタックされたパッケージユニットの間、スタックされた最下部パッケージユニットと基板との間、及びスタックされた最上部パッケージユニット上部を含んで前記基板上面を覆うように形成された封止部をさらに含む。
【００２５】
前記スタックされたパッケージユニットは、フェースダウンタイプで基板上にスタックされる。
【００２６】
前記スタックされた最上部パッケージユニット上にスタックされ、貫通電極及び再配線を具備しない半導体チップをさらに含む。
【００２７】
前記貫通電極及び再配線を具備しない半導体チップは、スタックされた最上部パッケージユニットの貫通電極と対応するように形成され再配線されたボンディングパッドをさらに含む。
【００２８】
また他の実施例では、スタックパッケージの製造方法は、上面にボンディングパッドを具備した複数の半導体チップと、前記半導体チップの側面及び下面を取り囲むように形成されたモールド部とを含むモールド再構成ウェハーの前記各ボンディングパッドに隣接したモールド部の部分にそれぞれ溝を形成する段階と、前記溝内に貫通電極を形成すると共に、相互隣接する貫通電極とボンディングパッドとの間を連結する再配線を形成する段階と、前記貫通電極の底面が露出すると共に複数のパッケージユニットが構成されるように前記モールド再構成ウェハーの下面をとり除く段階と、前記複数のパッケージユニットを含むモールド再構成ウェハーを、同一のパッケージユニットに含まれる前記貫通電極が互いに連結されるように、スタックする段階と、前記ウェハーレベルでスタックされた複数のパッケージユニットを含むモールド再構成ウェハーをチップレベルにソーイングする段階とを含む。
【００２９】
前記溝は、半導体チップの下面よりも深い深さで形成する。
前記貫通電極及び再配線を形成する段階は、前記溝を含むモールド再構成ウェハーの上面に金属シード膜を形成する段階と、前記金属シード膜上に溝を埋め立てるように金属膜を形成する段階と、前記金属膜と金属シード膜とをパターニングする段階とを含む。
【００３０】
前記金属膜を形成する段階後、かつ、前記金属膜と金属シード膜とをパターニングする段階前、前記金属膜の厚さが減少するように前記金属膜をエッチバックする段階をさらに含む。
【００３１】
前記モールド再構成ウェハーの下面除去は、モールド再構成ウェハーの下面モールド部が除去されるようにグラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上で遂行する。
【００３２】
前記モールド再構成ウェハーをスタックする段階後、前記スタックされたモールド再構成ウェハーの間及びスタックされた最上部モールド再構成ウェハー上に、埋立材及びキャッピング膜をそれぞれ形成する段階をさらに含む。
【００３３】
前記スタックされたパッケージユニットはそれぞれ互いに異なる大きさの半導体チップで形成する。
【００３４】
前記モールド再構成ウェハーをチップレベルにソーイングする段階後、前記貫通電極が形成されスタックされたパッケージユニットを基板上に付着する段階をさらに含む。
【００３５】
前記基板上に付着したスタックされた最下部パッケージユニットと基板との間に埋立材を形成する段階をさらに含む。
【００３６】
前記スタックされたパッケージユニットを基板上に付着する段階後、前記スタックされたパッケージユニットの間、前記スタックされた最下部パッケージユニットと基板との間及び前記スタックされた最上部パッケージユニット上部に前記基板上面を覆うように封止部を形成する段階をさらに含む。
【００３７】
前記スタックされたパッケージユニットを基板上に付着する段階後、前記基板の下面に外部接続端子を付着する段階をさらに含む。
【発明の効果】
【００３８】
本発明は、半導体チップを取り囲んで内部に貫通電極が形成されたモールド部を具備したモールド再構成ウェハーを使用してスタックパッケージを具現することで、スタックパッケージを形成するために貫通電極を考慮した別途のデバイス設計がなされたウェハーを別に製作する必要なしに、汎用の半導体チップを使用することができて工程を単純化することができるとともに、製造費用を減少させることができる。
【００３９】
また、本発明は良品の半導体チップのみを使用するモールド再構成ウェハーを使用してスタックパッケージを形成することで、一つの不良半導体チップによる全体スタックパッケージの不良問題を解決することができて、収率損失を最小化することができる。
【発明を実施するための最良の形態】
【００４０】
本発明は、ボンディングパッドが配置された半導体チップの側面及び下部にモールド部が形成され、前記側面モールド部に貫通電極が具備され、前記貫通電極とボンディングパッドとを連結させる再配線が具備されたモールド再構成のウェハー(Molded reconfigured wafer)を製造して、これを利用してスタックパッケージを構成する。
【００４１】
詳しくは、本発明は一定間隔で再配置されてボンディングパッドを具備した一般的な良品半導体チップと、前記各半導体チップの側面及び下部を取り囲むように形成されたモールド部と、前記半導体チップの側面モールド部に形成された貫通電極と、前記半導体チップのボンディングパッドとモールド部の貫通電極とを電気的に連結する再配線が形成された少なくとも二つ以上のモールド再構成ウェハーを、前記貫通電極を利用してスタックした後、チップレベルで分離してスタックパッケージを形成する。
【００４２】
したがって、本発明は、モールド部に貫通電極が形成されたモールド再構成ウェハーを前記各ウェハーに具備された貫通電極が電気的に連結されるようにスタックして形成することで、スタックパッケージを形成するために貫通電極を考慮した半導体チップの設計がなされたウェハーを製作する必要なしに、汎用の半導体チップを使用することができて、工程を単純化することができるとともに、製造費用を減少させることができる。また、本発明は、良品の半導体チップのみを使用するモールド再構成ウェハーを使用してスタックパッケージを形成することで、一つの不良半導体チップによる全体スタックパッケージの不良問題を解決することができて、収率の損失を最小化することができる。
【００４３】
以下では、本発明の実施例による一般的なモールド再構成ウェハー、本発明によるモールド再構成ウェハーを利用したスタックパッケージ及びその製造方法を詳しく説明する。
【００４４】
図３Ａ及び３Ｂは、一般的なモールド再構成ウェハーを説明するための図面及び写真であり、図４は本発明の実施例によるモールド再構成ウェハーを説明するための断面図である。
【００４５】
図３Ａ及び図３Ｂを参照すると、一般的なモールド再構成ウェハー３５０ａは、上面に両面接着テープ３９２が付着したキャリア３９０上に多数の良品半導体チップ３１０を要求される位置に配置して、前記半導体チップ３１０を取り囲むように前記両面接着テープ３９２上にモールド部を形成した後、前記キャリア３９０及び両面接着テープ３９２をとり除いて形成する。
【００４６】
前記モールド再構成ウェハーは、チップ製造工程が完了したウェハーで良品の半導体チップのみを分離して、キャリア(Carrier)に配置した後、モールディング作業を通じて新しいウェハーを製造する技術によって製造されるものであり、「M．Brunnbauer et al.、"An Embedded Device Technology Based on a Molded Reconfigured Wafer"、ECTC２００６、pp.５４７〜５５１」にその製造方法が開示されている。
【００４７】
本発明はこのような一般的なモールド再構成ウェハーに貫通電極及び再配線を形成して、スタックパッケージの具現が可能になるように構成する。
【００４８】
図４を参照すると、本発明によるモールド再構成ウェハーは、一般的なモールド再構成ウェハーの各半導体チップ４１０に具備されたボンディングパッド４１２に隣接した側面モールド部４４０の部分内に、前記半導体チップ４１０の下面よりも深い深さを有すると共に、前記モールド部４４０を貫通しない深さで貫通電極４３０が具備されて、各ボンディングパッド４１２とこれに隣接する貫通電極４３０とを電気的に連結させる再配線４３２が形成された構造である。
【００４９】
前記貫通電極４３０と再配線４３２は望ましくは、一体に形成され、金属シード膜４３４を利用した金属膜蒸着及びこれらのパターニングを通じて形成される。前記貫通電極４３０、再配線４３２及び金属シード膜４３４は、スズ(Sn)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つまたはこれらの合金で構成して形成される。
【００５０】
一方、上述した本発明によるモールド再構成ウェハーを利用したスタックパッケージは次のようである。
【００５１】
図５は、本発明の第１実施例によるスタックパッケージを示す断面図である。
図５に示すように、本発明によるスタックパッケージ４００は、基板４２０上に、貫通電極４３０及び再配線４３２を具備したモールド再構成ウェハー４５０を利用して形成した少なくとも二つ以上のパッケージユニット４５０が、スタックされて形成される。
【００５２】
前記パッケージユニット４５０は、上面両側にボンディングパッド４１２が配列された半導体チップ４１０と、前記半導体チップ４１０の側面を取り囲むように形成されたモールド部４４０と、前記ボンディングパッド４１２に隣接したモールド部４４０内に形成された貫通電極４３０と、前記ボンディングパッド４１２とこれに隣接して形成された貫通電極４３０との間を電気的に連結する再配線４３２を含む。
【００５３】
前記貫通電極４３０は、スタックパッケージ４００の形成を容易にするために、前記パッケージユニット４５０の下面から突出し、前記スタックされたパッケージユニット４５０は対応する貫通電極４３０が相互連結される。
【００５４】
前記スタックされたパッケージユニット４５０を外部と電気的に連結するために、前記スタックされたパッケージユニット４５０は、上面に多数の接続パッド４２２を具備し、下面に外部接続端子４７０が付着したボールランド４２４が配置され、内部に回路配線４２６を有する基板４２０上に実装される。この時、前記スタックされた最下部パッケージユニット４５０の貫通電極４３０は、前記基板４２０の接続パッド４２２と電気的に連結される。
【００５５】
そして、前記スタックされたパッケージユニット４５０の間、前記スタックされたパッケージユニットでの最下部パッケージユニットと基板４２０との間及びスタックされた最上部パッケージユニット４５０上には、絶縁及びチップ保護のために、第１埋立材４６０、第２埋立材４６２及びキャッピング膜４６４がそれぞれ形成される。
【００５６】
このように、本発明によるスタックパッケージを、モールド部に貫通電極が形成されたモールド再構成ウェハーを使用して形成すると、ウェハーレベルでのスタックパッケージの形成時に、不良チップによって良品の半導体チップまで使用することができなくなる事態を防止することができて、収率を向上させることができるとともに、一般的な汎用半導体チップでもスタックパッケージを具現することができて、工程の単純化及び製造費用の減少をなすことができる。
【００５７】
図６Ａないし図６Ｆは、本発明の第１実施例によるスタックパッケージの製造方法を説明するために示す工程別断面図である。
【００５８】
図６Ａを参照すると、上面に多数のボンディングパッド４１２を具備した半導体チップ４１０を含み、前記半導体チップ４１０の側面及び下面を取り囲むように形成されたモールド部４４０を含むモールド再構成ウェハー４５０ａを準備する。その後、前記モールド再構成ウェハー４５０ａの前記各ボンディングパッド４１２に隣接した側面モールド部４４０の部分に、前記モールド部４４０を貫通しない深さでありながら、前記半導体チップ４１０よりも深い深さを有する溝Ｔを形成する。
【００５９】
図６Ｂを参照すると、前記溝Ｔの表面を含むモールド再構成ウェハー４５０ａ上に金属シード膜４３４を形成した後、前記モールド再構成ウェハー４５０ａにメッキ工程を行って、前記金属シード膜４３４上に前記溝Ｔの内部が埋め立てられるように金属膜４３２ａを形成する。前記金属シード膜４３４及び金属膜４３２ａは、スズ(S n)、ニッケル(Ni)、銅(Cu)、金(Au)及びアルミニウム(Al)のうちのいずれか一つまたはこれらの合金で形成する。前記金属膜４３２ａは、エッチバック工程を通じて、スタックパッケージの全体高さが減少するように、一定厚さを蝕刻することができる。
【００６０】
図６Ｃを参照すると、前記モールド再構成ウェハー４５０ａの上部に形成された金属膜をパターニングして、モールド再構成ウェハー４５０ａに、貫通電極４３０、及び前記各半導体チップ４１０のボンディングパッド４１２と隣接する貫通電極４３０とが電気的に連結されるようにする再配線４３２を形成する。この時、前記金属膜は湿式蝕刻工程で蝕刻する。
【００６１】
図６Ｄを参照すると、グラインディング工程及び蝕刻工程のうちの少なくともいずれか一つ以上の工程で前記モールド再構成ウェハーの下部をとり除いて、前記貫通電極４３０の下部を外部に露出させると共に、多数のパッケージユニット４５０を含むモールド再構成ウェハー４５０ｂを形成する。前記モールド再構成ウェハー下部の除去は望ましくは、スタックパッケージ形成時の安定的な電気的連結のために、前記貫通電極４３０の下部がモールド再構成ウェハー４５０ｂのモールド部４４０から突出するようにする。
【００６２】
図６Ｅを参照すると、上述した多数のパッケージユニット４５０を含む少なくとも二つ以上のモールド再構成ウェハー４５０ｂを、前記各モールド再構成ウェハー４５０ｂのパッケージユニット４５０に形成された貫通電極４３０が互いに連結されるようにスタックする。その後、前記スタックされたモールド再構成ウェハー４５０ｂの間及び前記スタックされた最上部モールド再構成ウェハー４５０ｂ上に、電気的絶縁及び半導体チップの保護のために、それぞれ第１埋立材４６０及びキャッピング膜４６４を形成する。
【００６３】
図６Ｆを参照すると、前記ウェハーレベルでスタックされたモールド再構成ウェハー４５０ｂをチップレベルにソーイングして、パッケージユニット４５０がスタックされた構造物を得る。その後、前記スタックされたパッケージユニット４５０を、上部に多数の接続パッド４２２を具備し、下面にボールランド４２４が配置され、内部に回路配線４２６を有する基板４２０上に実装して、前記ボールランド４２４に外部接続端子４７０を付着させる。この時、前記スタックされたパッケージユニット４５０のうちの最下部パッケージユニット４５０の貫通電極４３０は、前記基板４２０の接続パッド４２２に対応するように付着する。前記スタックされた最下部パッケージユニット４５０と基板４２０との間に、ジョイント部の信頼性を向上させるために、第２埋立材４６２が設けられる。
【００６４】
図７は、本発明の第２実施例によるスタックパッケージを示す断面図である。
図７に示すように、スタックパッケージ４００は、上述した図５のようにパッケージユニット４５０をスタックするが、前記第１埋立材４６０、第２埋立材４６２及びキャッピング膜４６４に代えて、スタックされた少なくとも二つ以上のパッケージユニット４５０の間、スタックされた最下部パッケージユニット４５０と基板４２０との間、及びスタックされた最上部パッケージユニット４５０の上部を含んで前記基板４２０の上面を覆うように封止部４８０が形成される。
【００６５】
前記スタックパッケージは、上述した図６Ａないし図６Ｅの第１埋立材４６０及びキャッピング膜４６４の形成前までと同じ方法でパッケージユニット４５０をスタックして、前記基板４２０上に前記スタックされたパッケージユニット４５０を付着した後、電気的絶縁及びジョイント部の信頼性向上のために、前記スタックされたパッケージユニット４５０の間、スタックされた最上部パッケージユニット４５０の上、及び最下部パッケージユニット４５０と基板４２０との間に、前記基板上面を覆うように封止部４８０を形成して製造する。
【００６６】
一方、図８に示すように、本発明によるスタックパッケージ５００は、大きさが違う半導体チップ５１０を有するパッケージユニット５５０を相互積層して構成することができる。前記パッケージユニット５５０は大きさが同一であるように形成されて、すなわち、パッケージユニット５５０を構成している半導体チップ５１０の大きさが相対的に小さい場合、側面モールド部５４０を大きく形成して、スタックされたパッケージユニット５５０の大きさは等しく形成する。
【００６７】
前記各パッケージユニット５５０に具備されたボンディングパッド５１２と貫通電極５３０とを連結する再配線５３２は、等しい長さで形成される。これは、大きさが違う半導体チップ５１０でパッケージユニット５５０を形成しても、等しいマスクパターンを使用するパターニング工程で簡単に再配線５３２を形成するためであり、前記再配線５３２の長さは最も小さな大きさを有する半導体チップ５１０を基準とする。
【００６８】
前記スタックパッケージ５００の再配線５３２及び半導体チップ５１０を除いた残りの構成は、上述した図５と同じであり、製造方法は上述した図６Ａないし図６Ｆと同じである。
【００６９】
また、図９に示すように、本発明によるスタックパッケージ６００は、上述した図５と同じ構成を有するパッケージユニット６５０が基板６２０上にスタックされるが、前記パッケージユニット６５０の上面に形成された再配線６３２が前記基板６２０に付着するように、すなわち、パッケージユニット６５０の上面が基板６２０に面するようにフェースダウンタイプでパッケージユニット６５０をスタックして構成することができる。そして、前記スタックされた最上部パッケージユニット６５０上には、貫通電極６３０及び再配線６３２が形成されず、前記最上部パッケージユニット６５０の貫通電極６３０と対応する位置に再配線されたボンディングパッド６１２ａを具備した一般的な構造の半導体チップ６１０ａが配置される。
【００７０】
前記スタックパッケージ６００を構成するパッケージユニット６５０の構成は上述した図５と同じであり、前記パッケージユニット６５０の製造方法は上述した図６Ａないし図６Ｆと同じである。
【００７１】
さらに、図示しないが、本発明は上述したスタックパッケージと同じ構造を有するようにパッケージユニットをスタックするが、外部との電気的な連結のために基板を使わないで、スタックされた最下部パッケージユニットの下面に再配列層を形成した後、前記再配列層に外部接続端子を付着する方法で、スタックパッケージを構成することができる。
【００７２】
以上、ここでは本発明を特定実施例に関して図示して説明したが、本発明がそれに限定されるものではなくて、特許請求の範囲に記載した本発明の精神と分野を離脱しない限度内で本発明が多様に改造及び変形されることができるということを、当業界で通常の知識を有する者は容易に理解することができる。
【図面の簡単な説明】
【００７３】
【図１】従来の金属ワイヤを利用したスタックパッケージを示す断面図である。
【図２】従来の貫通シリコーンビアを利用したスタックパッケージを示す断面図である。
【図３Ａ】一般的なモールド再構成ウェハーを説明するための図面である。
【図３Ｂ】一般的なモールド再構成ウェハーを説明するための写真である。
【図４】本発明の実施例によるモールド再構成ウェハーを説明するための断面図である。
【図５】本発明の第１実施例によるスタックパッケージを示す断面図である。
【図６Ａ】本発明の第１実施例によるスタックパッケージの製造方法を説明する初期工程での断面図である。
【図６Ｂ】本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ａに続く工程での断面図である。
【図６Ｃ】本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｂに続く工程での断面図である。
【図６Ｄ】本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｃに続く工程での断面図である。
【図６Ｅ】本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｄに続く工程での断面図である。
【図６Ｆ】本発明の第１実施例によるスタックパッケージの製造方法を説明する図６Ｅに続く工程での断面図である。
【図７】本発明の第２実施例によるスタックパッケージを示す断面図である。
【図８】本発明の第３実施例によるスタックパッケージを示す断面図である。
【図９】本発明の第４実施例によるスタックパッケージを示す断面図である。
【符号の説明】
【００７４】
４００  スタックパッケージ
４１０  半導体チップ
４１２  ボンディングパッド
４２０  基板
４２２  接続パッド
４２４  ボールランド
４２６  回路配線
４３０  貫通電極
４３２  再配線
４３４  金属シード膜
４４０  モールド部
４５０  パッケージユニット
４６０  第１埋立材
４６２  第２埋立材
４６４  キャッピング膜
４７０  外部接続端子
４８０  封止部
【図１】
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【図２】
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【図３Ａ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９】
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【図３Ｂ】
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