(57)【要約】【課題】セル間の熱的干渉を減少させるメモリ装置を提供する。【解決手段】第１方向に延長された複数のビット線ＢＬ０〜ＢＬ３と、第１方向と交差する第２方向に延長された複数のワード線ＷＬ０，ＷＬ１と、ビット線とワード線の間に電気的に連結された、データを書き込むことができる領域であるプログラムボリュームの配列からなるアレイ１５２と、アレイを構成するプログラムボリュームの間に位置し、第１方向および第２方向の少なくとも一つの方向に延長された、熱的伝導性を有し、ストライプ状の形態を有する、熱的伝導性ストライプパターン１７２と、を含む。【選択図】図６Ｂ
2008172236.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延長された複数のビット線と、
前記第１方向と交差する第２方向に延長された複数のワード線と、
前記ビット線とワード線の間に電気的に連結された、データを書き込むことができる領域であるプログラムボリュームの配列からなるアレイと、
前記アレイを構成するプログラムボリュームの間に位置し、前記第１方向および第２方向の少なくとも一つの方向に延長された、熱的伝導性を有し、ストライプ状の形態を有する、熱的伝導性ストライプパターンと、
を含むことを特徴とするメモリ装置。
【請求項２】
相変化物質からなり、ストライプ状の形態を有する、相変化物質ストライプパターンをさらに含み、前記アレイを構成する前記プログラムボリュームは前記相変化物質ストライプパターンに含まれていることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記相変化物質ストライプパターンは前記ビット線と前記ワード線の間に位置し、前記相変化物質ストライプパターンは前記ビット線とアライメントされて前記第１方向に延長されていることを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記熱的伝導性ストライプパターンは前記第２方向に延長され、前記相変化物質ストライプパターンと交差することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記熱的伝導性ストライプパターンは前記相変化物質ストライプパターンの間で前記第１方向に延長されることを特徴とする請求項３に記載のメモリ装置。
【請求項６】
前記熱的伝導性ストライプパターンは前記相変化物質ストライプパターンの間で前記第１方向に延長され、前記相変化物質ストライプパターンと交差するように前記第２方向に延長された、請求項３に記載のメモリ装置。
【請求項７】
相変化物質からなり、アイランド状の形態を有する、相変化物質アイランドをさらに含み、前記アレイを構成する前記プログラムボリュームは前記相変化物質アイランドに含まれていることを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記アレイは前記ビット線と前記ワード線の間に位置し、
各プログラムボリュームと複数の前記ワード線のいずれか一つとの間に電気的に連結された、前記プログラムボリュームへのアクセスを制御するアクセス装置をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記アクセス装置はダイオードであることを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記熱的伝導性ストライプパターンは前記アレイと同一平面上に位置することを特徴とする請求項８に記載のメモリ装置。
【請求項１１】
前記熱的伝導性ストライプパターンは金属を含み、前記アレイとは電気的に絶縁されていることを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
第１メモリセルに含まれる第１プログラムボリュームと、第２メモリセルに含まれ前記第１プログラムボリュームに隣接する第２プログラムボリュームと、の間に位置する、熱的伝導性を有する熱的伝導性物質を含むメモリ装置。
【請求項１３】
前記第１プログラムボリュームは、前記第１メモリセルの第１相変化物質領域内に位置し、
前記第２プログラムボリュームは、前記第２メモリセルの第２相変化物質領域内に位置することを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記熱的伝導性物質は、前記第１プログラムボリュームおよび第２プログラムボリュームと同一の平面上に位置することを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
前記第１メモリセルおよび第２メモリセルはそれぞれに含まれる前記プログラムボリュームの両面に位置する第１電極および第２電極をそれぞれ含み、前記熱的伝導性物質は前記第１メモリセルおよび前記第２メモリセルの前記第１電極および第２電極のいずれか一つと同一平面上に位置することを特徴とする請求項１２に記載のメモリ装置。
【請求項１６】
前記第１相変化物質領域および第２相変化物質領域は同じ相変化物質のパターン内に含まれることを特徴とする請求項１３に記載のメモリ装置。
【請求項１７】
前記第１相変化物質領域および第２相変化物質領域は異なる相変化物質パターン内に含まれることを特徴とする請求項１３に記載のメモリ装置。
【請求項１８】
前記熱的伝導性物質は金属を含むことを特徴とする請求項１２に記載のメモリ装置。
【請求項１９】
前記熱的伝導性物質と前記第１プログラムボリュームおよび第２プログラムボリュームとの間にさらに電気的絶縁性を有する絶縁膜を有することを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記第１相変化物質領域および前記第２相変化物質領域はカルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含むことを特徴とする請求項１３に記載のメモリ装置。
【請求項２１】
隣接する第１相変化メモリセルおよび第２相変化メモリセルの間に連続的に延長された相変化物質からなる相変化物質パターンと、
前記第１相変化メモリセルおよび第２相変化メモリセルの間の相変化物質内に設けられた熱的伝導性を有する熱的伝導性パターンと、
を含むメモリ装置。
【請求項２２】
前記熱的伝導性パターンは金属を含むことを特徴とする請求項２１に記載のメモリ装置。
【請求項２３】
前記相変化物質パターンと前記相変化物質内に設けられた熱的伝導性パターンの間に位置する、電気的絶縁性を有する絶縁膜をさらに含むことを特徴とする請求項２２に記載のメモリ装置。
【請求項２４】
互いに平行に第１方向に延長された、相変化物質からなる複数の相変化物質パターンであって、それぞれの前記相変化物質パターンは複数の相変化メモリセルがそれぞれ有する相変化領域を含む複数の相変化物質パターンと、
第２方向に互いに平行に延長された、熱的伝導性を有する複数の熱的伝導性パターンであって、隣接した前記複数の相変化物質パターン内に含まれた隣接した前記相変化領域の間にそれぞれ位置する複数の熱的伝導性パターンと、
を含むことを特徴とする半導体装置。
【請求項２５】
前記第１方向は、前記第２方向と垂直であり、前記熱的伝導性パターンは同一の前記相変化物質パターン内に含まれた隣接した前記相変化領域の間に延長されていることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第１方向は、前記第２方向と平行し、前記熱的伝導性パターンは異なる前記相変化物質パターン内に含まれた隣接した相変化領域の間に延長されていることを特徴とする請求項２４に記載の半導体装置。
【請求項２７】
前記複数の相変化物質パターンと前記複数の熱的伝導性パターンは同一平面上に位置することを特徴とする請求項２４に記載の半導体装置。
【請求項２８】
前記複数の相変化物質パターンと前記複数の熱的伝導性パターンを電気的に絶縁させる少なくとも一つの絶縁膜を含むことを特徴とする請求項２４に記載の半導体装置。
【請求項２９】
前記複数の熱的伝導性パターンは第１の複数の熱的伝導性パターンであり、
前記相変化メモリセルは、前記第１方向に延長された前記第１の複数の熱的伝導性パターンと交差する第２の複数の熱的伝導性パターンをさらに含み、
前記第２の複数の熱的伝導性パターンは異なる前記相変化物質パターン内に含まれる隣接した相変化領域の間に延長されていることを特徴とする請求項２５に記載の半導体装置。
【請求項３０】
行列状にアライメントされた、各相変化メモリセルに含まれる相変化領域のアレイと、
前記アレイの各行において隣接した相変化領域の間に位置する少なくとも一つの、熱的伝導性を有する熱的伝導性素子を含むことを特徴とする半導体装置。
【請求項３１】
前記熱的伝導性素子は、前記相変化メモリセルに含まれる相変化領域のアレイの各列内において隣接した相変化領域の間にさらに位置することを特徴とする請求項３０に記載の半導体装置。
【請求項３２】
前記熱的伝導性素子は前記アレイと同一平面上に位置することを特徴とする請求項３０に記載の半導体装置。
【請求項３３】
前記熱的伝導性素子は前記アレイの隣接した行の間に延長される複数の熱的伝導性パターンを含むことを特徴とする請求項３０に記載の半導体装置。
【請求項３４】
前記熱的伝導性素子は前記アレイの隣接した列の間に延長された第１の複数の熱的伝導性パターンと、前記アレイの隣接した行の間に延長された第２の複数の熱的伝導性パターンと、を含むことを特徴とする請求項３１に記載のメモリ装置。
【請求項３５】
第１電極および第２電極上にそれぞれアライメントされた第１スルーホールおよび第２スルーホールを含む絶縁膜と、
データを書き込むことができる領域であるプログラムボリュームであって、前記第１スルーホール内および前記第２スルーホール内にそれぞれ位置する第１プログラムボリュームおよび第２プログラムボリュームと、
前記第１プログラムボリュームと第２プログラムボリュームとの間の前記絶縁膜内に位置する金属または金属合金と、
を含むことを特徴とするメモリ装置。
【請求項３６】
前記絶縁膜上に位置し、前記第１スルーホールおよび前記第２スルーホール内に延長されている相変化物質層をさらに含み、前記第１プログラムボリュームおよび前記第２プログラムボリュームは前記相変化物質層の一部に形成されていることを特徴とする請求項３５に記載のメモリ装置。
【請求項３７】
前記第１電極および第２電極は下部電極コンタクト（ＢＥＣ）電極であることを特徴とする請求項３５に記載のメモリ装置。
【請求項３８】
マイクロプロセッサと電源供給装置と非揮発性メモリとを含む携帯電子システムであって、
前記非揮発性メモリは、隣接した第１メモリセルおよび第２メモリセルにそれぞれ含まれる第１プログラムボリュームおよび第２プログラムボリュームの間に位置する、熱的伝導性を有する物質を含むことを特徴とする携帯電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものであって、より詳細にはメモリ装置のデータを書き込むことができる領域であるプログラムボリュームの間に配置された熱的伝導体を有するメモリ装置に関する。
【背景技術】
【０００２】
ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）として知られている相変化ランダムアクセスメモリ（ＰＲＡＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、熱に応答し、結晶状態と非結晶状態に変化するカルコゲニド合金と同じ相変化物質を含む。ＰＲＡＭは、例えば特許文献１、および特許文献２に開示されている。
【０００３】
ＰＲＡＭの相変化物質は、結晶状態で相対的に低い抵抗値を示し、非結晶状態では相対的に高い抵抗値を示す。通常、低抵抗である結晶状態を「セット」状態、論理“０”と呼び、高抵抗である非結晶状態を「リセット」状態、論理“１”と呼ぶ。
【０００４】
「結晶」および「非晶質」という用語は、相変化物質において相対的に用いる。すなわち、相変化メモリセルが結晶状態であるとき、当業者はセルの相変化物質が非結晶状態に比べて、配列が良い結晶構造であると理解する。結晶状態の相変化メモリセルは完全な結晶状態を要求するものではなく、非結晶状態の相変化メモリセルは、完全な非結晶状態を要求するものではない。
【０００５】
一般的に、ＰＲＡＭの相変化物質は相対的に短時間、融点より高い温度で加熱されることによって、非結晶状態にリセットされる。一方、ＰＲＡＭの相変化物質は、相対的に長時間、融点より低い温度で加熱されることによって結晶状態にセットされる。これらの各場合において、相変化物質は熱処理後に元の温度に急速に冷却される。
【０００６】
相変化物質の相変化特性のうち、スピードと安定性はＰＲＡＭの動作特性において重要である。前述したように、カルコゲニド合金は適切な相変化特性を有するものとして知られており、特に、Ｇｅ、Ｓｂ、Ｔｅの合金（例えば、Ｇｅ２Ｓｂ２Ｔｅ５またはＧＳＴ）は非結晶状態と結晶状態の間を安定的で高いスピードにて変換しうる。
【０００７】
図１Ａおよび１Ｂは、それぞれ「セット」状態と「リセット」状態におけるメモリセル１０の例を説明する図であり、図２は、図１Ａおよび１Ｂのメモリセル１０の等価回路図である。図に示すように、メモリセル１０は、ビット線（ＢＬ）とワード線（ＷＬ）の間に直列に連結された相変化素子１１とダイオード（Ｄ）を含む。
【０００８】
相変化素子（ＧＳＴ）の構造は、単に例示的なものであり、他の構造も可能である。図１Ａ、図１Ｂ、図２に示した連結関係は例示的なものであり、他の構造も可能である。例えば、メモリセル１０は、ビット線（ＢＬ）と基準電位の間に直列に連結された相変化素子１１とトランジスタを含み、当該トランジスタのゲートにはワード線（ＷＬ）が連結されてもよい。
【０００９】
図１Ａおよび図１Ｂそれぞれにおいて、相変化素子１１は、相変化物質１４（例えば、ＧＳＴ）上に形成された上部電極１２を含む。このような例で、上部電極１２はＰＲＡＭメモリセル（図示せず）のビット線（ＢＬ）と電気的に連結される。導電性の下部電極コンタクト（ＢＥＣ：ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ  ｃｏｎｔａｃｔ）１６は相変化物質１４と導電性の下部電極１８の間に形成される。ダイオード（Ｄ）は下部電極１８とＰＲＡＭセルアレイ（図示せず）のワード線（ＷＬ）の間に電気的に連結される。この例では、ダイオード（Ｄ）のＮ−ジャンクションはワード線（ＷＬ）に連結され、ダイオード（Ｄ）のＰ−ジャンクションは、相変化素子１１を介し、ビット線（ＢＬ）に連結される。
【００１０】
図１Ａは、相変化物質１４は結晶状態である場合を図示したものである。前述したように、この状態はメモリセル１０が低抵抗である「セット」状態あるいはロジック０状態であることを意味する。図１Ｂでは、相変化物質１４の一部が非結晶状態である場合を図示したものである。また、この状態はメモリセル１０が高抵抗である「リセット」状態あるいはロジック１状態であることを意味する。
【００１１】
図１Ａ、図１Ｂのメモリセル１０のセットおよびリセット状態は、ＢＥＣ１６を通じて流れている電流の大きさおよび持続時間（ｄｕｒａｔｉｏｎ）によって制御される。すなわち、メモリセル１０はワード線（ＷＬ）に低いレベルの電圧を提供することによって活性化（あるいはアクセス）しうる。活性化された状態で、相変化素子（ＧＳＴ）はビット線（ＢＬ）の電圧によってプログラムされる。より詳しくは、ＢＥＣ１６を抵抗ヒーターとして動作させ、相変化物質１４を「セット」および「リセット」状態に熱的にプログラムするためのプログラム電流を発生させるように、ビット線（ＢＬ）電圧が制御される。
【００１２】
図３は、相変化物質が「セット」および「リセット」状態にプログラムされるときの、相変化物質の温度パルス特性を例示的に図示したものである。特に、レファレンス番号１は「リセット」状態にプログラムされる時、相変化物質の温度パルスを示したものであり、レファレンス番号２は「セット」状態にプログラムされる時、相変化物質の温度パルスを示したものである。
【００１３】
図３に図示したように、相変化物質が「リセット」状態にプログラムされる時、物質の温度は相対的に短時間、融点（Ｔｍ）（例えば、６１０℃）以上に上がり、その後急速に冷却される。これに対し、相変化物質が「セット」状態にプログラムされる時、物質の温度は相対的に長時間、結晶化温度（Ｔｃ）（例えば、４５０℃）と融点（Ｔｍ）の間の温度まで上がり、その後徐々に冷却される。「リセット」および「セット」プログラム動作における冷却速度は、本発明の技術分野において、速い冷却速度を速い「クエンチング（ｑｕｅｎｃｈｉｎｇ）」、遅い冷却速度を遅い「クエンチング」と呼んでいる。融点（Ｔｍ）と結晶化温度（Ｔｃ）の間の温度範囲は、「セットウインドウ（ｓｅｔ  ｗｉｎｄｏｗ」と呼んでいる。
【００１４】
ＰＲＡＭ装置の相変化セルの集積度が高まることによって、隣接したセル間の熱的干渉が問題となっている。すなわち、図３で説明したように、各セルに対し信頼性の高いプログラムをするためには相対的に高い温度（〜４５０＋℃から６１０＋℃）が要求される。プログラムに使用されるセルの熱的エネルギーは、一つ以上の隣接したセルのプログラム状態に悪影響を及ぼし、隣接したセルに意図しない書込みエラーを発生させうる。これは、いわゆるラインタイプＧＳＴパターンを採用した構造ではさらに問題となりうる。ここで、連続的なＧＳＴパターンは多数のメモリセルの相変化領域を定義するのに利用される。各ＧＳＴパターン内におけるセル間の熱的干渉は、ＰＲＡＭ装置の相変化セルアレイのピッチを最小化するのに大きな障害物となりうる。
【特許文献１】米国特許第６，４８７，１１３号明細書
【特許文献２】米国特許第６，４８０，４３８号明細書
【特許文献３】大韓民国特許出願公開２００５−７１９５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的な課題は、セル間の熱的干渉を減少させるメモリ装置を提供することである。
【００１６】
本発明が解決しようとする他の技術的課題は、上記メモリ装置を含む携帯電子システムを提供することである。
【００１７】
本発明の技術的課題は、上述した技術的課題に限定されず、以下の記載によって当業者に明確に理解されうる課題をも含むものである。
【課題を解決するための手段】
【００１８】
本発明に係るメモリ装置は、第１方向に延長された複数のビット線と、第１方向と交差する第２方向に延長された複数のワード線と、ビット線とワード線の間に電気的に連結された、データを書き込むことができる領域であるプログラムボリュームの配列からなるアレイと、アレイを構成するプログラムボリュームの間に位置し、第１方向および第２方向の少なくとも一つの方向に延長された、熱的伝導性を有し、ストライプ状の形態を有する、熱的伝導性ストライプパターンと、を含む。
【００１９】
本発明に係る他のメモリ装置は、第１メモリセルに含まれる第１プログラムボリュームと、第２メモリセルに含まれ第１プログラムボリュームに隣接する第２プログラムボリュームと、の間に位置する、熱的伝導性を有する熱的伝導性物質を含む。
【００２０】
本発明に係るさらに他のメモリ装置は、隣接する第１相変化メモリセルおよび第２相変化メモリセルの間に連続的に延長された相変化物質からなる相変化物質パターンと、第１相変化メモリセルおよび第２相変化メモリセルの間の相変化物質内に設けられた熱的伝導性を有する熱的伝導性パターンと、を含む。
【００２１】
本発明に係るさらに他のメモリ装置は、互いに平行に第１方向に延長された、相変化物質からなる複数の相変化物質パターンであって、それぞれの相変化物質パターンは複数の相変化メモリセルがそれぞれ有する相変化領域を含む複数の相変化物質パターンと、第２方向に互いに平行に延長された、熱的伝導性を有する複数の熱的伝導性パターンであって、隣接した複数の相変化物質パターン内に含まれた隣接した相変化領域の間にそれぞれ位置する複数の熱的伝導性パターンと、を含む。
【００２２】
本発明に係るさらに他のメモリ装置は、行列状にアライメントされた、各相変化メモリセルに含まれる相変化領域のアレイと、アレイの各行において隣接した相変化領域の間に位置する少なくとも一つの、熱的伝導性を有する熱的伝導性素子を含む。
【００２３】
本発明に係るさらに他のメモリ装置は、第１電極および第２電極上にそれぞれアライメントされた第１スルーホールおよび第２スルーホールを含む絶縁膜と、データを書き込むことができる領域であるプログラムボリュームであって、第１スルーホール内および第２スルーホール内にそれぞれ位置する第１プログラムボリュームおよび第２プログラムボリュームと、第１プログラムボリュームと第２プログラムボリュームとの間の絶縁膜内に位置する金属または金属合金と、を含む。
【００２４】
本発明に係る携帯電子システムは、マイクロプロセッサと電源供給装置と非揮発性メモリとを含む携帯電子システムであって、非揮発性メモリは、隣接した第１メモリセルおよび第２メモリセルにそれぞれ含まれる第１プログラムボリュームおよび第２プログラムボリュームの間に位置する、熱的伝導性を有する物質を含む。
【００２５】
その他本発明の具体的な内容は詳細な説明および図面に含まれている。
【発明の効果】
【００２６】
前述したように、本発明に係るメモリ装置によると、セル間の熱的干渉を減らすことができ、ＰＲＡＭ装置の集積度を高めることができる。
【発明を実施するための最良の形態】
【００２７】
本発明を望ましい実施形態により説明する。以下説明する実施形態は単に例示的に示したものであり、本発明は、これらの実施形態により制限されるものではない。
【００２８】
本発明の実施形態は、本発明の理想的な実施形態（および中間構造物）の略図である断面図を参照して説明される。図示された実施形態は、例えば、製造技術および／あるいは誤差によって変化しうる。したがって、本発明は、ここで図示された特定の実施形態に限定して解釈されてはならず、例えば製造時の多様な変化を考慮しなければならない。すなわち、長方形で図示されたインプラント領域は、一般的には、円状または曲線の形態を有しうる。また、インプラントされた領域とインプラントされていない領域は、２つの領域に画一的に区分されず、境界においてインプラント濃度の濃度勾配を有する。同様に、インプラントによって形成された埋め込み領域は、埋め込み領域と表面の間の領域で行われたインプラントの結果でありうる。したがって、図面において図示された領域は略式的なものであり、図示された形態は領域の実際の形態を図示しようとする意図で示されたものではなく、発明の権利範囲を限定しようとする意図で示されたものでもない。
【００２９】
素子（ｅｌｅｍｅｎｔｓ）あるいは層が異なる素子あるいは層の「上（ｏｎ）」に、あるいは他の素子あるいは層に「連結され（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、「カップリングされ（ｃｏｕｐｌｅｄ  ｔｏ）」と説明されるものは、他の素子あるいは層の真上だけではなく、中間に他の層あるいは他の素子を介在した場合をすべて含む。これに対し、素子が「直上（ｄｉｒｅｃｔｌｙ  ｏｎ）」、あるいは他の素子あるいは層に「直接連結され（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」、「直接カップリングされ（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と説明されるものは、中間に他の素子あるいは層を介在しないものを示す。明細書全体において、同一参照符号は同一構成要素を指す。「および／あるいは」という説明は言及された要素の両方および少なくとも一つ以上のすべての組合せを含む。
【００３０】
図４は、本発明の実施形態の少なくとも一の特徴を説明するための概念図である。
【００３１】
特に、図４はメモリ装置の２つのプログラムボリューム（４００Ａ、４００Ｂ）を概念的に説明する。例として、プログラムボリューム（４００Ａ、４００Ｂ）はＰＲＡＭ装置のメモリセルのＧＳＴ領域の全部あるいは一部に形成されうる。
【００３２】
例えば、プログラムボリューム（４００Ａ）のプログラムの動作の間、ボリューム（４００Ａ）によって発散された熱的エネルギー（Ｔ）の一部はメモリ装置内でプログラムボリューム（４００Ｂ）に伝達される。熱的干渉を防止するため、熱的伝導体（ＴＣ：ｔｈｅｒｍａｌ  ｃｏｎｄｕｃｔｏｒ）はプログラムボリューム（４００Ａ、４００Ｂ）の間に熱的に介在する。熱的伝導体（ＴＣ）はヒートシンクの役割をする。すなわち、熱的エネルギー（Ｔ）の全部あるいは一部がプログラムボリューム（４００Ｂ）から遠ざかるようにする。
【００３３】
プログラムボリューム（４００Ｂ）のプログラム状態に影響を与え得る熱的干渉は、熱的伝導体（ＴＣ）によって制限されうる。
【００３４】
以下説明される実施形態は、隣接した相変化メモリセルの間のヒートシンクの役割をする熱的伝導体の使用と関連して説明している。しかし、本発明は相変化メモリセルに関連する場合に限定されるものではない。本発明はプログラムボリュームを含む可変抵抗メモリセルを含み、セルの間に熱的干渉を制限する必要がある全ての種類のメモリ装置にも適用しうる。
【００３５】
図５Ａは、本発明の実施形態に係る相変化メモリ装置のコアレイアウトの例である。図５Ｂは、本発明の実施形態に係る相変化メモリ装置の回路の一部の例である。
【００３６】
図５Ａによると、本発明の実施形態に係る相変化メモリ装置のコアレイアウトは１６個のメモリブロック（１０＿１〜１０＿１６）を含む。図５Ａに示すように、コア面積の一の側にメモリブロック領域（１０＿１〜１０＿８）が位置し、コア面積の他の側にメモリブロック領域（１０＿９〜１０＿１６）が位置する。各メモリブロック領域１０は８個のメモリブロック（ＢＬＫ０〜ＢＬＫ７）を含む。各メモリブロック（ＢＬＫ）は交差されるワード線とビット線と連結された相変化メモリセルのアレイを含む。
【００３７】
図５Ａに示す本発明の実施形態に係る相変化メモリ装置では、８個のセンスアンプ／ワード線ドライバ（ＳＡ／ＷＤ）領域（２０＿１〜２０＿８）が提供される。各々は２個のメモリブロック領域１０と動作可能なように連結されている。また、図に示すように、周辺領域（３０）はコア領域の中央に位置する。
【００３８】
図５Ｂは、図５Ａのメモリブロック（ＢＬＫ０）と連結された回路の一部を図示したものである。図示したように、多数のメモリセル（Ｃｐ）はワード線（ＷＬ０、ＷＬ１）とビット線（ＢＬ０〜ＢＬ３）の間のアレイ内に連結される。本発明の実施形態に係る相変化メモリ装置において、各メモリセル（Ｃｐ）はダイオード素子（Ｄ）と可変抵抗素子（Ｒｐ）を含む。この実施形態において、可変抵抗素子（Ｒｐ）はＧＳＴ物質のプログラムボリュームを含む相変化セルである。
【００３９】
ローカルビット線（ＢＬ０〜ＢＬ３）は、メモリブロック領域１０の対応されるグローバルビット線（ＧＢＬ０）と選択的に連結される。すなわち、本実施形態において、各メモリブロック１０はｎ＋１本のグローバルビット線（ＧＢＬ０〜ＧＢＬｎ）を含む。図５Ｂでトランジスタ（ＤＣＨ０〜ＤＣＨ３、ＹＳＥＬ０〜ＹＳＥＬ３）はアドレス信号（ＹＳＢ０〜ＹＳＢ３、ＹＳ０〜ＹＳ３）に応答し、動作するアクセストランジスタである。本発明の当業者にとって、ＰＲＡＭ装置の動作は周知の内容である。
【００４０】
図６Ａおよび図６Ｂは、本発明の実施形態に係る相変化メモリ装置の平面図および斜視図である。
【００４１】
図６Ａおよび図６Ｂに示すように、本発明の実施形態に係る相変化メモリ装置は、第１方向に長く延長された多数のワード線（ＷＬ０、ＷＬ１）と、当該第１方向と実質的に垂直である第２方向に長く延長された多数のビット線（ＢＬ０〜ＢＬ３）を含む。
【００４２】
第２方向に長く延長された多数のＧＳＴストライプパターン１５２はビット線（ＢＬ０〜ＢＬ３）の下にアライメントされている。各ＧＳＴストライプパターン１５２はメモリ装置の各メモリセルの多数の熱的プログラムボリュームを含む。特に、本実施形態に係る相変化メモリ装置の各メモリセルはワード線（ＷＬ）とＢＥＣ素子１４２の間に電気的にカップリングされたダイオード（Ｄ）（ｎ型領域１３２とｐ型領域１３４を有する）を含む。ＢＥＣ素子１４２はＧＳＴストライプパターン１５２の対応されるプログラムボリュームと電気的にカップリングされている。または、ビット線コンタクト１５６はＢＥＣ素子１４２上にアライメントされ、対応されるビット線（ＢＬ）とＧＳＴコンタクトパターン１５４の間に電気的にカップリングされている。
【００４３】
熱的伝導性を有する熱的伝導性ストライプパターン１７２は、第１方向（すなわち、ワード線方向）に長く延長され、各ＧＳＴストライプパターン１５２の隣接したメモリセルのプログラムボリュームの間を横切る。熱的伝導性ストライプパターン１７２は各ＧＳＴストライプパターン１５２内で隣接したメモリセルの間の熱的干渉を防止するヒートシンクとして機能する。
【００４４】
熱的伝導性ストライプパターン１７２は、隣接したメモリセルのプログラムボリュームの間の熱的干渉を防止するのに効果的な熱的伝導特性を示す物質からなる。適切な例は、アルミニウム、銅のような金属や、このような物質の合金である。望ましくは、熱的伝導性物質は熱的伝導性が１５０Ｗ／ｍＫ以上で、より望ましくは２００Ｗ／ｍＫ以上、さらに望ましくは３００Ｗ／ｍＫ以上でありうる。
【００４５】
図７Ａ〜図７Ｃ、図８は、図６Ａ〜図６Ｂのメモリ装置の製造方法を例示的に説明するための断面図である。図８と図７Ａ〜図７Ｃのそれぞれの左側の図は図６ＡのＢ−Ｂ’線における断面図であり、図７Ａ〜図７Ｃのそれぞれの右側の図は図６ＡのＣ−Ｃ’線における断面図である。
【００４６】
図７Ａによると、Ｎ＋型の半導体ストライプ領域１２１は、基板（１１０）上に位置した層１２０内に形成される。Ｎ＋型半導体ストライプ領域１２１は、それぞれメモリ装置のワード線（ＷＬ）を定義する。層１３０は層１２０上に形成され、層１３０はＮ＋型半導体ストライプ領域１２１のそれぞれの上に位置するダイオードを形成するためのダイオード形成ホール（１３１）を含む。層１２０、１３０は例えば、絶縁物質で形成されうる。
【００４７】
図７Ｂによると、ダイオード形成ホール１３１はＮ−型半導体１３２とＰ＋型半導体１３４で満たされ、これらによって、各ホール１３１内にダイオード（Ｄ）が形成される。層１４０は層１３０上に形成され、ダイオード（Ｄ）上にアライメントされた多数のＢＥＣ形成ホール１４１を含む。層１４０は、例えば、絶縁物質で形成されうる。ＢＥＣ形成ホール１４１はＢＥＣを形成するための物質で満たされることにより、ＢＥＣ１４２が形成されうる。
【００４８】
図７Ｃを参照すると、多数の熱的伝導性ストライプパターン１７２は層１４０上に形成される。ストライプパターン１７２はワード線（ＷＬ）を定義するＮ＋型半導体ストライプ領域１２１の間にアライメントされる。それぞれの熱的伝導性ストライプパターン１７２は絶縁性の側壁１７４と絶縁性の上壁１７６により囲まれている。
【００４９】
図８を参照すると、ＧＳＴストライプパターン１５２は層１４０と熱的伝導性ストライプパターン１７２上に形成される。ＧＳＴストライプパターン１５２はワード線（ＷＬ）と垂直に延長される。熱的伝導性ストライプパターン１７２は各ＢＥＣ１４２上に定義されたＧＳＴストライプパターン１５２のプログラムボリュームの間に位置する。その後、コンタクト層パターン１５４が各ＧＳＴストライプパターン１５２上に形成される。そして、ビット線コンタクト１５６は絶縁層１５０のビット線コンタクトホール１５５内に形成される。そして、ビット線（ＢＬ）は絶縁層１５０上に形成され、ＧＳＴストライプパターン１５２とアライメントされる。
【００５０】
図６Ａ〜図８と関連して前述した実施形態は、本発明の例を示したに過ぎない。そして、本発明の技術的範囲と技術的思想内における多様な変形は、本発明の当業者にとっては自明なものである。このような変形の例を以下の実施形態により説明するが、本発明はこれに制限されない。
【００５１】
図９Ａおよび図９Ｂは、ビット線（ＢＬ）と平行に延長され、ＧＳＴストライプパターンの間に位置する熱的伝導性ストライプパターンを含む本発明の他の実施形態を図示したものである。このようにすることにより、隣接するＧＳＴストライプパターンに含まれるプログラムボリュームの間の熱的干渉が防止される。図９Ａ、図９Ｂは、本発明の他の実施形態に係る相変化メモリ装置の平面図、斜視図である。
【００５２】
特に、図９Ａおよび図９Ｂによると、本実施形態に係る相変化メモリ装置は第１方向に延長された多数のワード線（ＷＬ０、ＷＬ１）と、当該第１方向と実質的に垂直である第２方向に長く延長された多数のビット線（ＢＬ０〜ＢＬ３）を含む。
【００５３】
第１方向に長く延長された多数のＧＳＴストライプパターン１５２はビット線（ＢＬ０〜ＢＬ３）の下にアライメントされる。それぞれのＧＳＴストライプパターン１５２はメモリ装置の各メモリセルの熱的プログラムボリュームを含む。特に、本実施形態の各メモリセルはワード線（ＷＬ）とＢＥＣ素子１４２との間に電気的にカップリングされたダイオード（Ｄ）（ｎ型領域１３２とｐ型領域１３４を有する）を含む。ＢＥＣ素子１４２はＧＳＴストライプパターン１５２の対応されるプログラムボリュームに電気的にカップリングされる。また、ビット線コンタクト１５６はＢＥＣ素子１４２上にアライメントされ、対応されるビット線（ＢＬ）とＧＳＴコンタクトパターン１５４の間に電気的にカップリングされる。
【００５４】
熱的伝導性ストライプパターン２７２は、第２方向（すなわち、ビット線方向）に長く延長され、平行に隣接するＧＳＴストライプパターン１５２間に位置する。熱的伝導性ストライプパターン２７２は、ＧＳＴストライプパターン１５２の隣接したメモリセルの間の熱的干渉を防止するヒートシンクの役割をする。
【００５５】
熱的伝導性ストライプパターン２７２は、隣接したＧＳＴストライプパターン１５２の隣接したメモリセルのプログラムボリュームの間の熱的干渉を防止するのに効果的な熱的伝導特性を示す物質からなる。望ましい例としては、アルミニウム、銅のような金属や、そのような物質の合金である。望ましくは、熱的伝導性物質は熱的伝導性が１５０Ｗ／ｍＫ以上であり、より望ましくは２００Ｗ／ｍＫ以上であり、さらに望ましくは３００Ｗ／ｍＫ以上である。
【００５６】
図１０Ａおよび図１０Ｂは、ワード線方向とビット線方向の両方に延長されることにより十字形態を有する熱的伝導性パターンを含む本発明のさらに他の実施形態に係る相変化メモリ装置を図示する。このようにすることにより、隣接するＧＳＴストライプパターンに含まれるプログラムボリュームの間の熱的干渉を防止できる。図１０Ａ、図１０Ｂは、本実施形態に係る相変化メモリ装置の平面図、斜視図である。
【００５７】
特に、図１０Ａおよび図１０Ｂによると、本実施形態の相変化メモリ装置は第１方向に延長されたワード線（ＷＬ０、ＷＬ１）と、第１方向と実質的に垂直である第２方向に延長された多数のビット線（ＢＬ０〜ＢＬ３）を含む。
【００５８】
第１方向に延長されたＧＳＴストライプパターン１５２はビット線（ＢＬ０〜ＢＬ３）の下にアライメントされる。各ＧＳＴストライプパターン１５２はメモリ装置の各メモリセルの熱的プログラムボリュームを含む。特に、本実施形態の各メモリセルはワード線（ＷＬ）とＢＥＣ素子１４２の間に電気的にカップリングされたダイオード（Ｄ）（ｎ型領域１３２とｐ型領域１３４を有する）を含む。ＢＥＣ素子１４２はＧＳＴストライプパターン１５２の対応するプログラムボリュームに電気的にカップリングされる。また、ビット線コンタクト１５６はＢＥＣ素子１４２上にアライメントされ、対応するビット線（ＢＬ）とＧＳＴコンタクトパターン１５４の間に電気的にカップリングされる。
【００５９】
熱的伝導性を有する熱的伝導性十字パターン３７２は、第２方向（すなわち、ビット線方向）に延長され、平行に隣接するＧＳＴストライプパターン１５２の間に位置する第１延長要素と、第１方向（すなわち、ワード線方向）に延長され、各ＧＳＴストライプパターン１５２の隣接するメモリセルの熱的プログラムボリュームの間を横切る第２延長要素を含む。熱的伝導性十字パターン３７２の第１要素はＧＳＴストライプパターン１５２の隣接したメモリセルの間の熱的干渉を防止するヒートシンクの役割をする。熱的伝導性十字パターン３７２の第２要素は各ＧＳＴストライプパターン１５２内の隣接するメモリセルの間の熱的干渉を防止するヒートシンクの役割をする。
【００６０】
熱的伝導性十字パターン３７２は、隣接したメモリセルのプログラムボリュームの間の熱的干渉を防止するのに効果的な熱的伝導特性を有する物質からなりうる。最適な例としては、アルミニウム、銅のような金属や、そのような物質の合金である。望ましくは、熱的伝導性物質は熱的伝導性が１５０Ｗ／ｍＫ以上であり、より望ましくは２００Ｗ／ｍＫ以上であり、さらに望ましくは３００Ｗ／ｍＫ以上である。
【００６１】
図１１は、（前述した本発明の実施形態が有するストライプＧＳＴパターンの代わりに）アイランド形態のＧＳＴ領域を含む本発明のさらに他の実施形態を図示したものである。
【００６２】
特に、図１１によると、本実施形態に係る相変化メモリ装置は第１方向に延長されたワード線（ＷＬ０、ＷＬ１）と、第１方向と実質的に垂直である第２方向に延長されたビット線（ＢＬ０〜ＢＬ３）を含む。
【００６３】
ＧＳＴアイランド２５２は、ビット線（ＢＬ）とワード線（ＷＬ）が交差する領域のビット線（ＢＬ）とワード線（ＷＬ）の間に配置される。各ＧＳＴアイランド２５２はメモリ装置の各メモリセルの熱的プログラムボリュームを含む。特に、本実施形態の各メモリセルはワード線（ＷＬ）とＢＥＣ素子１４２の間に電気的にカップリングされたダイオード（Ｄ）（ｎ型領域１３２とｐ型領域１３４を有する）を含む。ＢＥＣ素子１４２は、ＧＳＴアイランド２５２の対応するプログラムボリュームに電気的にカップリングされる。また、ビット線コンタクト１５６はＢＥＣ素子１４２上にアライメントされ、対応するビット線（ＢＬ）とＧＳＴコンタクト２５４の間に電気的にカップリングされる。
【００６４】
熱的伝導性ストライプパターン５７２は、第１方向（すなわち、ワード線方向）に延長される。熱的伝導性ストライプパターン５７２は隣接するＧＳＴアイランド２５２のメモリセルの熱的プログラムボリュームの間を横切る。その結果、熱的プログラムボリューム間の熱的干渉を防止する。
【００６５】
熱的伝導性ストライプパターン５７２は、隣接したメモリセルのプログラムボリュームの間の熱的干渉を防止するために効果的な熱的伝導特性を有する物質からなりうる。最適な例は、アルミニウム、銅のような金属やそのような物質の合金である。望ましくは、熱的伝導性物質は熱的伝導性が１５０Ｗ／ｍＫ以上であり、より望ましくは２００Ｗ／ｍＫ以上であり、さらに望ましくは３００Ｗ／ｍＫ以上である。
図９Ａおよび図９Ｂに示した本発明の実施形態に係る相変化メモリ装置の熱的伝導性ストライプパターン２７２、あるいは図１０Ａおよび図１０Ｂに示した本発明の実施形態に係る相変化メモリ装置の熱的伝導性十字パターン３７２は、図１１に図示したようなＧＳＴアイランド形態の配置にも適用されうる。
【００６６】
図１２は、図１１に図示した本発明の実施形態に係る相変化メモリ装置の断面図である。
【００６７】
図１２を参照すると、電気伝導性を有するＮ＋型半導体ストライプ領域１２１は基板１１０上に位置した層１２０内に形成される。各Ｎ＋型半導体ストリライプ領域１２１はメモリ装置のワード線（ＷＬ）をなす。層１３０は層１２０上に形成され、層１３０はＮ＋型半導体ストライプ領域１２１のそれぞれの上に位置するダイオード形成ホール１３１を含む。層１２０、１３０は例えば、絶縁物質により形成されうる。
【００６８】
ダイオード形成ホール１３１は、Ｎ−型半導体１３２とＰ＋型半導体１３４で充填されることによって各ホール１３１内にダイオード（Ｄ）が形成される。層１４０は層１３０上に形成され、層１３０はダイオード（Ｄ）上にアライメントされたＢＥＣ形成ホール１４１を含む。層１４０は例えば、絶縁物質から形成されうる。ＢＥＣ形成ホール１４１はＢＥＣを形成するための物質で充填されることによってＢＥＣ１４２が形成されうる。
【００６９】
ＧＳＴアイランド２５２とＧＳＴコンタクト層２５４は層１４０上に形成され、ＢＥＣ領域１４２にアライメントされる。その後、コンフォーマルな絶縁層５７１が結果物上に形成され、熱的伝導性ストライプパターン５７２はＧＳＴアイランド２５２の間にアライメントされうる。ビット線コンタクト１５６は絶縁層１５０のビット線コンタクトホール１５５内に形成される。ビット線１５５は絶縁層１５０上に形成される。
【００７０】
本実施形態において、熱的伝導性ヒートシンクパターン（すなわち、熱的伝導性ストライプパターン５７２）は熱的干渉を防止するため、隣接したプログラムボリュームと実質的に同じ平面に配置されうる。しかし、本発明がこれに限定されるものではない。
【００７１】
例えば、図１３は熱的伝導性ヒートシンクパターン（すなわち、熱的伝導性ストライプパターン６７２）が、ＧＳＴ物質からなるプログラムボリュームの（基板に対し相対的に）下の平面に配置される実施形態を図示した断面図である。
【００７２】
図１３を参照すると、伝導性Ｎ＋型半導体ストライプ領域１２１は基板１１０上に位置した層１２０内に形成される。各Ｎ＋型半導体ストライプ領域１２１はメモリ装置のワード線（ＷＬ）をなす。層１３０は層１２０上に形成され、層１３０はＮ＋型半導体ストライプ領域１２１の上にそれぞれ位置するダイオード形成ホール１３１を含む。層１２０、１３０は例えば、絶縁物質により形成されうる。
【００７３】
ダイオード形成ホール１３１は、Ｎ−型半導体１３２とＰ＋型半導体１３４で充填されることによって各ホール１３１内にダイオード（Ｄ）が形成される。層１４０は層１３０上に形成され、層１４０はＢＥＣ形成ホール１４１とパターントレンチ２４１を含む。本実施形態において、パターントレンチ２４１はワード線（ＷＬ）と平行に延長される。層１４０は例えば、絶縁物質により形成されうる。ＢＥＣ形成ホール１４１はＢＥＣを形成するための物質で満たされることにより、各ホール１４１内にＢＥＣ１４２が形成されうる。また、パターントレンチ２４１は熱的伝導性物質により充填されることにより、熱的伝導性ストライプパターン６７２を形成しうる。
【００７４】
その後、絶縁膜１４４が、上述した結果物である構造上に形成され、ＢＥＣ領域１４２を露出する。ＧＳＴストライプパターン１５２はワード線（ＷＬ）と垂直に延長される。熱的伝導性ストライプパターン６７２は、各ＢＥＣ１４２上に形成されたＧＳＴストライプパターン１５２のプログラムボリュームより（基板１１０に対し相対的に）下に位置する。コンタクト層パターン１５４は、各ＧＳＴストライプパターン１５２上に形成され、ビット線コンタクト１５６は絶縁膜１５０のビット線コンタクトホール１５５内に形成される。ビット線（ＢＬ）は絶縁膜１５０上に形成され、ＧＳＴストライプパターン１５２とアライメントされる。
【００７５】
図１４は、熱的伝導性ヒートシンクパターン（すなわち、熱的伝導性ストライプパターン）が、ＧＳＴ物質のプログラムボリュームの（基板に対し相対的に）上側の平面に配置される本発明の実施形態を図示した断面図である。
【００７６】
図１４を参照すると、伝導性Ｎ＋型半導体ストライプ領域１２１は基板１１０上に位置した層１２０内に形成される。各Ｎ＋型半導体ストライプ領域１２１はメモリ装置のワード線（ＷＬ）をなす。層１３０は層１２０上に形成され、層１３０はＮ＋型半導体ストライプ領域１２１の上にそれぞれ位置するダイオード形成ホール１３１を含む。層１２０、１３０は例えば、絶縁物質により形成されうる。
【００７７】
ダイオード形成ホール１３１がＮ−型半導体１３２とＰ＋型半導体１３４で充填されることにより、各ホール１３１内にダイオード（Ｄ）が形成される。層１４０は層１３０上に形成され、層１３０はＢＥＣ形成ホール１４１を含む。層１４０は例えば、絶縁物質で形成される。ＢＥＣ形成ホール１４１はＢＥＣを形成するための物質で充填されることにより、各ホール１４１内にＢＥＣ１４２が形成されうる。
【００７８】
その後、ＧＳＴストライプパターン１５２とＧＳＴコンタクト層パターン１５４は、図１４に図示するように、結果物である構造体上に形成される。ＧＳＴストライプパターン１５２は、ワード線（ＷＬ）と垂直に延長される。
【００７９】
層１５０は、ＧＳＴコンタクト層パターン１５４上に位置し、ビット線コンタクトホール１５５とパターントレンチ２５５を含む。本実施形態において、パターントレンチ２５５はワード線（ＷＬ）と平行に延長される。層１５０は例えば、絶縁物質で形成されうる。ビット線コンタクトホール１５５はビット線コンタクト１５６で充填される。パターントレンチ２５５は熱的伝導性物質で充填されることにより、熱的伝導性パターン７７２を形成する。熱的伝導性ストライプパターン７７２は各ＢＥＣ１４２上に形成されたＧＳＴストライプパターン１５２のプログラムボリュームに比べ（基板１１０に対し相対的に）、上側に位置する。図１４に示す実施形態においては、熱的伝導性パターン７７２は薄い絶縁層（図示せず）によってビット線（ＧＬ）コンタクト層パターン１５４とは電気的に絶縁されている。
【００８０】
その後、ビット線（ＢＬ）が絶縁層１５０上に形成され、ビット線（ＢＬ）はＧＳＴストライプパターン１５２とアライメントされる。
【００８１】
図１５は、本発明のさらに他の実施形態に係る相変化メモリ装置１００を採用した携帯型電子システムのブロック図である。携帯型電子システムの例としては、モバイル電話、ＰＤＡ、ｍｐ３プレーヤ、デジタルカメラおよびこのような装置のハイブリッド製品などがあるが、これに限定されるものではない。
【００８２】
相変化メモリ装置１００は、メモリセル間の熱的干渉を防止し得る熱的伝導性要素を含む。相変化メモリ装置１００は、マイクロプロセッサ５００とバスライン（Ｌ３）を通して連結され、携帯型電子システムのメインメモリの役割をする。バッテリ４００は、マイクロプロセッサ５００、入出力装置６００、相変化メモリ装置１００に電源ライン（Ｌ４）を通し、電源を供給する。データがライン（Ｌ１）を通して、入出力装置６００に伝達されると、マイクロプロセッサ５００はデータの提供を受け、処理した後、データをラインＬ３を通し、相変化メモリ装置１００に伝達する。相変化メモリ装置１００は伝達されたデータをメモリセルに保存する。メモリセルに保存されたデータはマイクロプロセッサ５００によって読み出され、入出力装置６００を通し、外部に出力される。
【００８３】
バッテリ４００の電源が供給されなくても、相変化メモリセルの非揮発性特性のため、相変化メモリ装置１００のメモリセルに保存されたデータは消滅しない。加えて、相変化メモリ装置１００は他の種類のメモリ装置と比較して、高速、低消費電力などの長所がある。
【００８４】
以上添付された図面を参照し、本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明を、その技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態において実施されうることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【図面の簡単な説明】
【００８５】
【図１Ａ】セット状態での相変化メモリセルを図示した概念図である。
【図１Ｂ】リセット状態での相変化メモリセルを図示した概念図である。
【図２】相変化メモリセルの回路図である。
【図３】セットおよびリセット状態でプログラムする時のプログラムボリュームの熱的特性を説明したグラフである。
【図４】本発明の実施形態を説明するための概念図である。
【図５Ａ】本発明の実施形態に係るメモリ装置のコアレイアウトを示した図である。
【図５Ｂ】本発明の実施形態に係るメモリ装置の回路図を示した図である。
【図６Ａ】本発明の実施形態に係るメモリ装置の平面図である。
【図６Ｂ】本発明の実施形態に係るメモリ装置の斜視図である。
【図７Ａ】図６Ａおよび図６Ｂのメモリ装置の製造方法を説明するための断面図である。
【図７Ｂ】図６Ａおよび図６Ｂのメモリ装置の製造方法を説明するための断面図である。
【図７Ｃ】図６Ａおよび図６Ｂのメモリ装置の製造方法を説明するための断面図である。
【図８】図６Ａおよび図６Ｂのメモリ装置の製造方法を説明するための断面図である。
【図９Ａ】本発明の実施形態に係るメモリ装置の平面図である。
【図９Ｂ】本発明の実施形態に係るメモリ装置の斜視図である。
【図１０Ａ】本発明の実施形態に係るメモリ装置の斜視図である。
【図１０Ｂ】本発明の実施形態に係るメモリ装置の斜視図である。
【図１１】本発明の実施形態に係るメモリ装置の斜視図である。
【図１２】図１１で図示されたメモリ装置の断面図の例である。
【図１３】本発明の実施形態に係るメモリ装置の断面図である。
【図１４】本発明の実施形態に係るメモリ装置の断面図である。
【図１５】本発明のメモリ装置を含む携帯型電子システムのブロック図である。
【符号の説明】
【００８６】
１４２    ＢＥＣ素子、
１５２    ＧＳＴストライプパターン、
１７２    熱的伝導性ストライプパターン。
【図１Ａ】
2008172236.tif 000003
【図１Ｂ】
2008172236.tif 000004
【図２】
2008172236.tif 000005
【図３】
2008172236.tif 000006
【図５Ａ】
2008172236.tif 000007
【図５Ｂ】
2008172236.tif 000008
【図７Ａ】
2008172236.tif 000009
【図７Ｂ】
2008172236.tif 000010
【図７Ｃ】
2008172236.tif 000011
【図８】
2008172236.tif 000012
【図１２】
2008172236.tif 000013
【図１３】
2008172236.tif 000014
【図１４】
2008172236.tif 000015
【図１５】
2008172236.tif 000016
【図４】
2008172236.tif 000017
【図６Ａ】
2008172236.tif 000018
【図６Ｂ】
2008172236.tif 000019
【図９Ａ】
2008172236.tif 000020
【図９Ｂ】
2008172236.tif 000021
【図１０Ａ】
2008172236.tif 000022
【図１０Ｂ】
2008172236.tif 000023
【図１１】
2008172236.tif 000024