(57)【要約】【課題】位相同期回路において、発振回路の周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止する。【解決手段】ゲイン特性情報取得部１０７Ａは、判定基準周波数ｆ１，ｆ２を使って、初期電流Ｉini と各周波数で発振させるための周波数制御電流Ｉosciとを合成して電流制御発振部１０１Ａに供給しながら、実動時の電流制御発振部１０１Ａの周波数変換ゲインＫcco を規定する判定基準周波数ｆ１，ｆ２の各発振制御信号Ｉosci_1，Ｉosci_2の差の情報（Ｉout_2 ）を測定し、そのデータを周波数比較結果保持部１７２_2に記憶しておく。位相同期動作時には、周波数比較結果保持部１７２_2に記憶しておいた周波数比較結果ｆcompのデータＤ（ｆ２）に基づく制御電流Ｉcpcnt を補正信号として使って、周波数変換ゲインＫcco のばらつきが相殺されるように駆動部１０４Ｚを制御する。【選択図】図３
2008072166.tif 000002
【特許請求の範囲】
【請求項１】
発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、前記発振部から出力された前記出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、前記位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号で前記ループフィルタ部を駆動する駆動部と、前記ループフィルタ部から出力されたループフィルタ出力信号に基づき、前記出力発振信号の位相が前記入力信号の位相に同期するように前記発振制御信号を生成する発振制御信号生成部とを備えた位相同期回路であって、
２種類の目標周波数を使って、所定の大きさの規定信号と前記発振部を各周波数で発振させるための補正分とを前記発振制御信号として供給しつつ実際の発振周波数と前記目標周波数との差を比較することで、実動時の前記発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得して記憶しておくゲイン特性情報取得部を備え、
通常の位相同期動作時には、前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて補正信号を生成し、実動時の前記入力信号−発振周波数変換ゲインと前記駆動部が前記ループフィルタ部を駆動する前記駆動信号との積が一定となるように、前記補正信号で前記駆動部を制御する
ことを特徴とする位相同期回路。
【請求項２】
前記ゲイン特性情報取得部は、
前記第１の目標周波数および前記第２の目標周波数のそれぞれについて、前記発振部から出力された前記出力発振信号の周波数と目標周波数との大小を比較する周波数比較部と、
前記第１の目標周波数および前記第２の目標周波数のそれぞれについて、前記周波数比較部による周波数比較結果を順次ビットの重付け順にビット別に記憶する周波数比較結果保持部と、
前記第１の目標周波数および前記第２の目標周波数のそれぞれについて、前記周波数比較結果保持部に記憶されているビット別の周波数比較結果に基づいて、周波数制御信号を順次生成する周波数制御信号生成部と、
前記第１の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号と前記第２の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号とを加算して最終的な周波数制御信号として前記発振制御信号生成部に供給する加算部と、
前記第２の目標周波数についての前記周波数制御信号生成部で生成された周波数制御信号を、ゲイン特性情報取得時には前記加算部に供給し、通常の位相同期動作時には前記駆動部側に供給されるように切り替える経路選択部と
を具備することを特徴とする請求項１に記載の位相同期回路。
【請求項３】
前記ゲイン特性情報取得部は、前記第２の目標周波数についての前記周波数制御信号生成部にて取得される前記第２の周波数制御信号をＫ倍することで前記補正信号を取得する信号変換部を具備し、
前記Ｋは、標準の前記入力信号−発振周波数変換ゲインと標準の前記駆動信号との積を、前記第１の目標周波数と前記第２の目標周波数との差分で除算した値に設定されている
ことを特徴とする請求項２に記載の位相同期回路。
【請求項４】
前記周波数制御信号生成部は前記周波数制御信号を電流モードで出力する構成を有しており、
前記信号変換部は、電流モードの第２の前記周波数制御信号を処理対象として、前記Ｋ倍をカレントミラー回路によって実現する構成を具備している
ことを特徴とする請求項３に記載の位相同期回路。
【請求項５】
前記周波数制御信号生成部は前記周波数制御信号を電圧モードで出力する構成を有しており、
前記信号変換部は、前記電圧モードの周波数制御信号を電流モードの前記周波数制御信号に変換する電圧電流変換部と、電圧電流変換部から出力された電流モードの第２の前記周波数制御信号を処理対象として、前記Ｋ倍をカレントミラー回路によって実現する構成とを具備している
ことを特徴とする請求項３に記載の位相同期回路。
【請求項６】
前記駆動部は、
前記駆動信号をチャージポンプ電流として出力するチャージポンプと、当該チャージポンプのバイアス電流であって前記チャージポンプ電流の１／β倍の電流を生成する電流源とを具備し、
前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて前記電流源で生成されるバイアス電流の大きさを制御する
ことを特徴とする請求項４または５に記載の位相同期回路。
【請求項７】
前記ゲイン特性情報取得部は、
ゲイン特性情報取得時には、前記ビットの重付けが低下する方向に制御しながら、前記周波数比較部により順次所定のビット数に達するまで周波数比較を行ない、この周波数比較の都度、その周波数比較結果を前記周波数比較結果保持部の対応するビットに保持するように、周波数２分探索を実行する
ことを特徴とする請求項２に記載の位相同期回路。
【請求項８】
前記周波数比較部は、第１の目標周波数に対して分周比Ｍ１でかつ前記第２の目標周波数に対して分周比Ｍ２の前記第１および第２の目標周波数よりも低い周波数ｆLow を持つ判定基準信号の所定周期内における各目標周波数のクロック数をカウントし、そのカウント結果と前記分周比に応じた判定値との大小を比較することで、前記周波数比較を行なうものであり、
ばらつきによって取り得る前記入力信号−発振周波数変換ゲインの最大値をＫoscimax、最上位ビットの周波数制御信号を規定する値をＳ、最上位ビットの周波数制御信号のばらつきをσとしたとき、前記所定のビット数Ｎと前記ビットの重付けを規定するスケーリングｘとが、下記式（Ａ）を満たす
ことを特徴とする請求項７に記載の位相同期回路。
【数Ａ】
2008072166.tif 000025
【請求項９】
前記発振部は、発振制御信号としての発振制御電流に基づいて発振する電流制御発振部であり、
前記周波数制御信号生成部は、前記周波数制御信号を電流モードで生成する
ことを特徴とする請求項１に記載の位相同期回路。
【請求項１０】
前記発振部は、発振制御信号としての発振制御電圧に基づいて発振する電圧制御発振部であり、
前記周波数制御信号生成部は、前記周波数制御信号を電流モードで生成する
ことを特徴とする請求項１に記載の位相同期回路。
【請求項１１】
前記周波数比較結果保持部は、入力されたクロック信号をカウントする２進カウンタ部を具備し、前記２進カウンタ部のカウント出力を使って、ビットの重付けの切替えタイミングを規定するビット別のビット切替信号を順次生成するビット切替信号生成部と、前記ビット切替信号生成部により生成された前記ビット切替信号の前記ビットの重付けの切替えタイミングで、前記周波数比較部からの周波数比較結果を取り込み記憶するビット別に設けられたデータ保持部とを有する
ことを特徴とする請求項２に記載の位相同期回路。
【請求項１２】
前記周波数制御信号生成部は、ビットの重付けに応じたソース電流もしくはシンク電流を発生するビット別に設けられた１ビット電流源と、前記１ビット電流源が前記ソース電流および前記シンク電流の何れを発生するのかを前記周波数比較結果保持部に保持されているデータに応じて切り替える切替部とを具備し、ビット別の前記１ビット電流源の入出力電流を合成して出力することで、電流モードの前記周波数制御信号を生成する
ことを特徴とする請求項２に記載の位相同期回路。
【請求項１３】
前記周波数制御信号生成部は、前記電流モードの周波数制御信号を電圧信号に変換することで、電圧モードの前記周波数制御信号を生成する電流電圧変換部をさらに具備する    ことを特徴とする請求項１２に記載の位相同期回路。
【請求項１４】
発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、前記発振部から出力された前記出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、前記位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号で前記ループフィルタ部を駆動する駆動部と、前記ループフィルタ部から出力されたループフィルタ出力信号に基づき、前記出力発振信号の位相が前記入力信号の位相に同期するように前記発振制御信号を生成する発振制御信号生成部とを有する位相同期回路を備えた電子機器であって、
前記位相同期回路は、２種類の目標周波数を使って、所定の大きさの規定信号と前記発振部を各周波数で発振させるための補正分を前記発振制御信号として供給しつつ実際の発振周波数と前記目標周波数との差を比較することで、実動時の前記発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得して記憶しておくゲイン特性情報取得部を備え、
通常の位相同期動作時には、前記ゲイン特性情報取得部で取得されたゲイン特性情報に基づいて補正信号を生成し、実動時の前記入力信号−発振周波数変換ゲインと前記駆動部が前記ループフィルタ部を駆動する前記駆動信号との積が一定となるように、前記補正信号で前記駆動部を制御する
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばテレビジョン装置や携帯電話などの受信用や送信用の通信装置や光ディスク装置などに使用される位相同期(ＰＬＬ：Phase Locked Loop) 回路と、この位相同期回路を具備した電子機器に関する。
【背景技術】
【０００２】
たとえば、各種の通信装置や送受信機、あるいは、光ディスク装置などの電子機器においては、位相同期(ＰＬＬ：Phase Locked Loop) 回路が組み込まれることがある。
【０００３】
図４０は、位相同期回路を一般的に表わした回路ブロック図である。この図４０に示す位相同期回路１００Ｚの構成は、後述する非特許文献１〜３に記載の構成を一般化して示したものでもある。
【０００４】
図示のように、位相同期回路１００Ｚは、発振制御信号CNに基づき発振周波数ｆosciの出力発振信号Ｖout を生成する発振部１０１と、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆosciを１／αに分周して分周発振信号Ｖout1を取得する分周部１０２とを備える。
【０００５】
また、位相同期回路１００Ｚは、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout もしくは分周部１０２からの分周発振信号Ｖout1の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Ｖcompとして出力する位相比較部１０３と、位相比較部１０３から出力された比較結果信号Ｖcompに応じたチャージポンプ電流Ｉcpを入出力する電流出力型の駆動部１０４Ｚ（以下チャージポンプ部１０４と称する）と、少なくともループフィルタ容量Ｃｐのコンデンサ（容量素子）１６４を備え、チャージポンプ部１０４からのチャージポンプ電流Ｉcpに基づくコンデンサ１６４の充電電圧Ｖcpを利用して発振部１０１の発振周波数ｆosciを制御するための発振制御信号CNを生成するループフィルタ部１０６とを備えている。なお、本構成例では、ループフィルタ部１０６は、発振部１０１が電流制御発振部１０１Ａであることに対応するように、コンデンサ１６４の充電電圧Ｖcpを発振制御電流Ｉcnt に変換する電圧電流変換部１６６も具備している。
【０００６】
このような構成の位相同期回路１００Ｚにおいては、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout （もしくは分周部１０２による分周発振信号Ｖout1）が位相比較部１０３に入力され、その位相誤差を示す比較結果信号Ｖcompを元にして、チャージポンプＰＬＬの手法によって発振部１０１を発振させ、入力信号Ｖinに位相ロックした出力発振信号Ｖout を得る。
【０００７】
ここで、チャージポンプＰＬＬの解析には、線形化した閉ループ伝達関数が一般的に用いられ、チャージポンプ電流Ｉcp、発振部１０１の入力信号−発振周波数変換ゲインＫosci、コンデンサ１６４のループフィルタ容量Ｃｐ、ループフィルタ部１０６の変換ゲインＫlp、ループフィルタ部１０６のダンピング効果Ｆlp、分周部１０２の分周比αのとき、その帯域（自然角周波数）ωｎおよびダンピングファクタζは、式（１−１）および式（１−２）のように表すことができる。なお、ループフィルタ部１０６の変換ゲインＫlpとループフィルタ部１０６のダンピング効果Ｆlpは、ループフィルタ部１０６の構成に応じたものとなる（詳細は実施形態で示す）。
【０００８】
なお、ここでは、駆動部１０４Ｚの一例としてループフィルタ部１０６を電流モードで駆動するチャージポンプ１０４CPの場合で示しているが、回路理論上は、電流と電圧との間には「双対の理」が成立するので、チャージポンプ電流Ｉcpに注目して電流モードで解析した式（１−１）および式（１−２）は、ループフィルタ部１０６を駆動する駆動電圧Ｖdrに注目して電圧モードで解析すれば式（１−３）および式（１−４）で示すことができる。なお、この式（１）の各々は、公知のものであるので、式の導出過程については説明を割愛する。
【０００９】
【数１】
2008072166.tif 000003
【００１０】
しかしながら、実際に位相同期回路１００ＺがＩＣ（Integrated Circui;半導体集積回路）で製造されると、チャージポンプ電流Ｉcpや変換ゲインＫlpや入力信号−発振周波数変換ゲインＫosciなど、帯域ωｎやダンピングファクタζを決めるパラメータが設計値からばらつくため、所望の値に帯域ωｎやダンピングファクタζを設定することが困難となる。さらに、通常、様々な場所で使われることを考えると、温度によっても各パラメータは変動するため、さらに帯域ωｎやダンピングファクタζは設定値からずれてしまうことになる。
【００１１】
帯域ωｎが設定値から大きくずれてしまうと、出力発振信号Ｖout が入力信号Ｖinに位相ロックするまでの期間、すなわちアクイジション時間も設定値から変動するため、位相同期回路１００Ｚを利用した全体システムの設計が難しくなり、さらに帯域ωｎが低くずれてしまった場合はジッタが増加してしまう。この問題を回避するためには、入力信号−発振周波数変換ゲインＫosciの製造ばらつきや温度特性を補償する技術が必要不可欠になる。
【００１２】
このような要求に応え得る仕組みとして、非特許文献１〜３に提案されている仕組みがある。
【００１３】
【非特許文献１】ZHI-MING LIN,KUEI-CHEN HUANG,JUN-DA CHEN,and MEI-YUAN LIAO、“A CMOS VOLTAGE-CONTROLLED OSCILLATOR WITH TEMPERATURE COMPENSATED”、The Second IEEE Asia Pacific Conference on ASICs / Aug 28-30, 2000、p85〜86
【非特許文献２】Soon-Seob Lee,Tae-Geun Kim,Jae-Tack Yoo and Soo-Won Kim、“Process-and-temperature compensated CMOS voltage-controlled oscillator for clock generators”、ELECTRONICS LETTERS 16th October 2003、Vol.39、No. 21、p1484〜1485
【非特許文献３】Takashi Morie, Shiro Dosho,Kouji Okamoto,Yuji Yamada and Kazuaki Sogawa、“A-90dBc@10kHz Phase Noise Fractional-N Frequency Synthesizer with Accurate Loop Bandwidth Control Circuit”、2005 Symposium on VLSI Circuits Digest of Technical Papers、p52〜55
【００１４】
たとえば、非特許文献１には、複数段のディレイステージ（delay stage ）を利用して電圧制御発振器（ＶＣＯ；Voltage Ccontroled Oscillator ）を構成しつつ（同文献１のFig.1 と同様の図４１（Ａ）を参照）、ディレイステージのコモン出力電圧が常に一定になるようにＰＭＯＳトランジスタとＮＭＯＳトランジスタのダイオード接続を直列につないだものを負荷とすることで（同文献１のFig.3 と同様の図４１（Ｂ）を参照）、温度特性を補正する仕組みが提案されている。
【００１５】
また、非特許文献２には、複数段のディレイセル（delay cell）を利用して電圧制御発振器（ＶＣＯ）を構成しつつ、温度や製造ばらつきに依存しない電流を回路で作り出し、その電流をディレイセルのバイアス電流とする仕組み（同文献２のFig.1 と同様の図４２を参照）が提案されている。
【００１６】
また、非特許文献３には、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路を設けるとともに、電圧制御発振器（ＶＣＯ）の入力側に、発振制御信号CNに対するゲインを調整するゲイン制御アンプを設け、かつ、電圧制御発振器（ＶＣＯ）のゲインを測定し、その結果に応じた補正値でゲイン制御アンプを制御することで、電圧制御発振器の入力にフィードバックする仕組み（同文献３のFig.1 と同様の図４３を参照）が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、非特許文献１，２に記載の仕組みでは、電圧制御発振器の入力信号−発振周波数変換ゲインＫosciが非線形な場合には、完全に補正をすることは非常に困難である。また、非特許文献１に記載の仕組みでは、ディレイステージの構成に工夫を要するので、そのディレイステージの回路設計が複雑になる。また、非特許文献２に記載の仕組みでは、温度や製造ばらつきに依存しない電流を作り出す回路が必要になり、また、作り出された電流をディレイセルのバイアス電流とする仕組みも必要となるので、電圧制御発振器の回路設計が複雑になる。
【００１８】
また、非特許文献３に記載の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプが新たに必要になってしまう。
【００１９】
さらに、非特許文献３に記載の仕組みでは、それぞれの補正回路にも製造ばらつきが存在し、このばらつきを考慮しても電圧制御発振器のゲインを補正可能にするように補正回路を設計しなければいけないため、補正回路の設計が非常に困難になってしまう。測定結果に基づきゲイン制御アンプのゲイン値を絶対的に調整する、つまりゲインの絶対値の管理を行なうようにしているが、デバイス特性や回路構成上、絶対値の管理では、ばらつきを回避することは事実上不可能であるからである。
【００２０】
本発明は、上記事情に鑑みてなされたものであり、特許文献１〜３に記載の仕組みとは異なる新たな回路構成によって、入力信号−発振周波数変換ゲインＫosciの製造ばらつきや温度変化に起因する帯域ωｎやダンピングファクタζのばらつきの発生を防止することのできる仕組みを提供することを目的とする。
【００２１】
また、さらに好ましくは、チャージポンプに対するバイアス回路の精度管理を緩和でき、あるいは、補正の製造ばらつきを小さくすることのできる仕組みを提供することを目的とする。
【００２２】
また、さらに好ましくは、発振回路に対するバイアス回路を不要にし、あるいは、発振回路を特殊な回路構成にする必要がなく一般的な回路を使用できるような仕組みを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る位相同期回路やこの位相同期回路を備えた電子機器は、発振制御信号に基づいて所定周波数の出力発振信号を出力する発振部と、発振部から出力された出力発振信号と外部から入力される入力信号の位相を比較する位相比較部と、ループフィルタ部と、位相比較部から出力された位相比較結果を示す信号に基づいて駆動信号を生成し当該駆動信号でループフィルタ部を駆動する駆動部と、ループフィルタ部から出力されたループフィルタ出力信号に基づき、出力発振信号の位相が入力信号の位相に同期するように発振制御信号を生成する発振制御信号生成部とを備えた位相同期回路であって、先ず、２種類の目標周波数を使って、所定の大きさの規定信号と発振部を各周波数で発振させるための補正分とを発振制御信号として供給しつつ、実際の発振周波数と前記目標周波数との差を比較することで、実動時の発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を取得し、この取得したゲイン特性情報を所定の記憶媒体に記憶しておくゲイン特性情報取得部を具備するようにした。
【００２４】
そして、ゲイン特性情報取得後の通常の位相同期動作時には、ゲイン特性情報取得部で取得されたゲイン特性情報（記憶されている情報で表わされる）に基づいて補正信号を生成し、実働時の入力信号−発振周波数変換ゲイン（省略して周波数変換ゲインとも称する）と駆動部がループフィルタ部を駆動する駆動信号との積が一定となるように、補正信号で駆動部を制御するようにした。
【００２５】
実動状態の入力信号−発振周波数変換ゲインに関する情報を測定し、その結果を位相同期動作時に反映させるという点では、非特許文献３に記載の仕組みと似通っているが、補正に当たっての制御手法は、全く異なる。すなわち、本発明では、式（１）におけるＩcp・ＫosciやＶdr・Ｋosciに着目してなされたものであり、周波数変換ゲインとループフィルタ用の駆動信号との積が一定となるように、ゲイン特性情報（詳しくはゲイン特性情報に基づく補正信号）を使って、ループフィルタ用の駆動部を制御する。Ｋosciがばらつきを持ったままであっても、そのばらつきを相殺するようにＩcpやＶdr側を調整することで、ＫosciとＩcpやＶdrの積が一定であるようにすることができるのである。式（１）から分かるように、Ｋosciがばらつきを持ったままであっても、ＫosciとＩcpやＶdrの積が一定であれば、帯域ωｎやダンピングファクタζは一定である。
【００２６】
こうすることで、周波数変換ゲインが一定になるように制御する非特許文献１に記載の仕組みで生じる補正ばらつきの影響を緩和する。何故なら、周波数変換ゲインが一定になるように制御するには、補正量の高精度の絶対値管理が必要になり実現が困難になるが、本発明のように、ＫosciとＩcpやＶdrの積が一定となるように制御する仕組みを採用することで、管理精度が緩和される「比」による管理ができるようになるからである。
【００２７】
また従属項に記載された発明は、本発明に係る位相同期回路のさらなる有利な具体例を規定する。
【００２８】
たとえば、電気（電子）回路においては、電流と電圧は「双対の理」の関係にあり、各機能部に入力する入力信号や制御信号あるいは各機能部から出力される信号は、電圧モードおよび電流モードの何れをも取ることができる。そして、各機能部の接続関係において、電圧モードと電流モードとが不整合になるときには、その整合を採るための信号変換部、たとえば、電流信号を電圧信号に変換する電流電圧変換部や、電圧信号を電流信号に変換する電圧電流変換部を設ければよい。
【００２９】
ただし、ゲイン特性情報取得部としての大まかな回路構成上は、発振部が発振制御電流で制御される電流制御発振部である場合には発振制御信号を電流モードで出力する電流出力型の構成とし、発振制御電圧で制御される電圧制御発振部である場合には発振制御信号を電圧モードで出力する電圧出力型の構成とするのがよい。
【００３０】
また、ゲイン特性情報取得部において２種類の目標周波数を使って補正信号を取得するに当たっては、補正情報取得時に第２の目標周波数についての周波数制御信号生成部にて取得される第２の周波数制御信号をＫ倍する構成を採りつつ、標準の入力信号−発振周波数変換ゲインと標準の駆動信号との積を、第１の目標周波数と第２の目標周波数との差分で除算した値に「Ｋ」を設定するのがよい。こうすることで、確実に周波数変換ゲインとループフィルタ用の駆動信号の積が一定となるように制御することができるようになる。
【００３１】
また、このような「Ｋ」倍の設定を実現する回路構成としては、電圧モードおよび電流モードの何れをも採用し得るが、電流モードであれば、比較的簡単な構成で、かつ高精度に比の管理を実現できるカレントミラー回路構成を採用できる利点がある。
【００３２】
なお、この場合、発振制御信号が電圧モードである場合には、カレントミラー回路の入力側に、電圧モードの周波数制御信号を電流モードの周波数制御信号に変換する電圧電流変換部を介在させればよい。
【００３３】
また、ループフィルタ部を駆動する駆動部の構成としても、電圧モードおよび電流モードの何れをも採用し得るが、補正信号が電流モードである場合には、駆動部も同様に電流モードで動作する構成、いわゆるチャージポンプの構成を採るのがよい。この場合、チャージポンプ電流の１／β倍の電流を生成する電流源を用意し、ゲイン特性情報取得部で取得された補正信号に基づいて電流源で生成されるバイアス電流の大きさを制御するようにするのがよい。
【００３４】
また、ゲイン特性情報取得部において２種類の目標周波数を使ってゲイン特性情報を取得するに当たっては、周波数別に、ビットの重付けを低下する方向に切り替えながら目標周波数と実際の周波数との大小を比較し、その周波数比較結果をデジタルデータとして保持し、そのデータに基づく周波数制御電流で発振部を再度制御しながら所定回数（回数がビット数に対応する）繰り返す周波数２分探索の手法を採るのがよい。
【発明の効果】
【００３５】
本発明によれば、２種類の目標周波数を使って実動状態の発振部の入力信号−発振周波数変換ゲイン特性を規定するゲイン特性情報を測定しておき、通常の位相同期動作時には、そのゲイン特性情報に基づいて、実動時の周波数変換ゲイン（Ｋosci）とループフィルタ用の駆動信号（ＩcpやＶdr）との積が一定となるように駆動部を制御するようにした。ＫosciとＩcpやＶdrの積が一定となるように制御することで、周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止できるようになる。
【００３６】
また、付加的な効果として、ＫosciとＩcpやＶdrの積が一定となるように制御する仕組みを採用することで、管理精度が緩和される「比」による管理ができるようになり、周波数変換ゲインの製造ばらつきや温度変化に起因する帯域ωｎやダンピングファクタζのばらつきを高精度に補正することができる。その結果、補正の製造ばらつきを小さくすることができる。また、管理精度が緩和される「比」による管理ができるようになるから、補正用の制御を実行する駆動部の構成としても、精度の管理を緩和できる。
【００３７】
また、別の付加的な効果として、２種類の目標周波数を使って実動状態の周波数変換ゲインを規定するゲイン特性情報を測定するので、非線形な特性を持つ発振部であっても、注目する周波数範囲では線形領域として取り扱うことができる。その結果、発振回路に対する高精度なバイアス回路が不要になるし、また、発振回路を特殊な回路構成にする必要がなく一般的な回路を使用できるようになる。
【００３８】
さらに、別の付加的な効果として、２種類の目標周波数を使って、所定の大きさの規定信号と発振部を各周波数で発振させるための補正分を発振制御信号として発振部に供給しながら実動状態の周波数変換ゲインを規定するゲイン特性情報を測定するので、ゲイン特性情報取得後に通常の位相同期動作に戻ると、発振周波数を一方の目標周波数にするようにするための補正分、すなわち規定信号との差分を示す周波数制御信号が、規定信号と合成されて発振部に供給されるので、最初の目標周波数を、通常の位相同期動作でロックさせる周波数にしておけば、切替え時の応答の問題が生じない。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００４０】
＜光ディスク装置の概要＞
図１は、位相同期回路を具備した電子機器の一例である光ディスク装置の一実施形態を示すブロック図である。
【００４１】
本実施形態の光ディスク装置１は、光ディスクＰＤ（Photo Disk）に付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ１４を備える。また、信号処理系として、サーボ系と、記録・再生系と、コントローラ系とを備えている。ここで、サーボ系として、光ディスク装置１は、回転サーボ系とトラッキングサーボ系とフォーカスサーボ系とを有する。トラッキングサーボ系とフォーカスサーボ系とを纏めてピックアップサーボ系とも称する。
【００４２】
光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、ブルーレイ（Blu-ray ）あるいはＨＤ−ＤＶＤ（High Definition DVD ）などの次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【００４３】
光ディスク装置１は、具体的には、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤを回転させるスピンドルモータ１０と、スピンドルモータ１０を駆動するモータドライバ１２と、モータドライバ１２を制御する回転制御部（回転サーボ系）の一例であるスピンドルモータ制御部３０とを備える。
【００４４】
スピンドルモータ制御部３０は、図示を割愛するが、ラフサーボ回路、速度（スピード）サーボ回路、位相（フェーズ）サーボ回路、および各サーボ回路の各出力を切り替えて出力するセレクタを有する。
【００４５】
ラフサーボ回路は、光ディスクＰＤの回転スピードを大まかに制御する。速度サーボ回路は、同期信号に基づき回転スピードをさらに高精度に合わせる。位相サーボ回路は、再生信号の位相と基準信号の位相を合わせる。セレクタは、ラフサーボ回路、速度サーボ回路、位相サーボ回路の各出力を切り替えてモータドライバ１２に出力する。
【００４６】
光ディスクＰＤは、チャッキング１１によりスピンドルモータ１０の回転軸１０ａに固定されるようになっている。スピンドルモータ１０は、モータドライバ１２とスピンドルモータ制御部３０とによって線速度が一定になるように制御される。その線速度はモータドライバ１２とスピンドルモータ制御部３０によって段階的に変更が可能である。
【００４７】
また、光ディスク装置１は、トラッキングサーボ系およびフォーカスサーボ系として、光ピックアップ１４の光ディスクＰＤに対する半径方向位置を制御するピックアップ制御部４０を備える。図示を割愛するが、ピックアップ制御部４０は、たとえば、光ディスクＰＤに記録されているサブコーディングを読み取るサブコーディング検出回路と、図示しないトラックエラー検出回路により検出されたトラックエラー信号やサブコーディング検出回路により検出されたアドレス情報に基づいて光ピックアップ１４の対光ディスクＰＤに対する半径方向位置を制御するトラッキングサーボ回路とを備える。
【００４８】
ピックアップ制御部４０は、図示しないトラックアクチュエータやシークモータを制御することで、光ピックアップ１４から発せられるレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御する。
【００４９】
光ピックアップ１４は、図示しない公知の半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、およびポジションセンサなどを内蔵しており、光ディスクＰＤの記録面にレーザ光を照射し、また反射光を受光して電気信号に変換するように構成されている。光ピックアップ１４の半導体レーザは、図示しないレーザドライバにより駆動されるようになされており、このレーザドライバの駆動によって、データ再生時には所定の再生パワーの光ビームを出射し、情報の記録時には所定の記録パワーの光ビームを出射する。
【００５０】
また、この光ピックアップ１４は、図示しないシークモータ（スライドモータ）によってスレッジ（半径）方向に移動可能に構成されている。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子やポジションセンサから得られた信号に基づいてモータドライバ１２とスピンドルモータ制御部３０およびピックアップ制御部４０によってレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御される。
【００５１】
また光ディスク装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０の詳細構成例については後述するが、少なくとも、位相同期回路の一例である位相同期部１００を備えている。
【００５２】
また、光ディスク装置１は、コントローラ系として、スピンドルモータ制御部３０およびピックアップ制御部４０を有するサーボ系や記録・再生信号処理部５０の動作を制御するコントローラ６２と、当該光ディスク装置１を利用した各種の情報処理を行なう情報処理装置の一例であるパーソナルコンピュータ（以下パソコンと称する）３や音声および／または画像を再生する再生装置（いわゆるＣＤプレイヤやＤＶＤプレイヤなど）５（パソコン３や再生装置５を纏めて、以下装置本体とも称する）との間のインタフェース（接続）機能をなすインタフェース部６４とを備える。
【００５３】
このような構成の光ディスク装置１においては、再生処理時には、光ディスクＰＤから光ピックアップ１４で読み出された光信号は光ピックアップ１４に内蔵の受光素子で電気信号に変換され、その電気信号が、スピンドルモータ１０や光ピックアップ１４の制御を行なうスピンドルモータ制御部３０およびピックアップ制御部４０を具備したサーボ系（制御系）と、データの記録・再生を行なう記録・再生信号処理部５０とに送られる。
【００５４】
スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、この電気信号を元にしてスピンドルモータ１０の回転数や、光ピックアップ１４のフォーカシングおよびトラッキングを調整する。
【００５５】
これとともに、記録・再生信号処理部５０では、取得したアナログの電気信号をデジタルデータに変換し復号化を行ない、パソコン３や再生装置５などの光ディスク装置１を利用する装置本体に渡す。パソコン３や再生装置５では、復号化されたデータに基づき、画像・音声データとして再生する。
【００５６】
また、光ディスクＰＤへデータを記録する記録処理時には、スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、一定速度で光ディスクＰＤを回転させる。これとともに、記録・再生信号処理部５０では、再生とは逆に、データを符号化して光ピックアップ１４に内蔵のレーザダイオードなどに供給することで、電気信号を光信号へ変換して、光ディスクＰＤに情報を記録する。
【００５７】
＜記録・信号処理部の概要＞
図２は、記録・再生信号処理部５０の一構成例を示す機能ブロック図である。図示のように、記録・再生信号処理部５０は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅するＲＦ増幅部５２と、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する波形整形部（波形等化器；Equalizer ）５３と、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換するＡＤ変換部（ＡＤＣ；Analog to Digital Converter ）５４とを備える。
【００５８】
光ピックアップ１４で読みだされる信号は様々な周波数を持ち、高域で振幅が減少するため、そのままでは符号間干渉を起こしデータを正確に再生することができない。これを補償するために、波形整形部５３でＲＦ増幅部５２の出力信号の波形等化を行なう。
【００５９】
また、記録・再生信号処理部５０は、ＡＤ変換部５４から出力されたデジタルデータ列に基づきクロック信号を再生するクロック再生部５５と、ＡＤ変換部５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をするＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５６と、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する記録電流制御部５７とを備える。
【００６０】
クロック再生部５５は、詳細は後述するが、ＡＤ変換部５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期部１００を有する。クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部５４は、このＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。
【００６１】
記録電流制御部５７は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調するライトストラテジ部（Write Strategy）５８と、レーザ光源（光ピックアップ１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御回路を具備した駆動部（Laser Diode Driver）５９とを有する。
【００６２】
レーザ光源から出射された記録用光ビームは、光ピックアップ１４内の図示しないコリメータレンズにより平行光に変換された後、図示しないビームスプリッタを透過して図示しない対物レンズにより集束され、スピンドルモータ１０により回転駆動される光ディスクＰＤに照射される。このとき、記録用光ビームは、記録用の情報に応じて変調されているので、光ディスクＰＤの所定位置（情報記録エリア）には、情報に対応したピット列が形成され、これにより、光ディスクＰＤに情報が記録されることになる。このとき、本実施形態では、ライトストラテジ部５８にて、ピット（記録マーク）の形状歪によるデータ誤りを抑えるようにしている。
【００６３】
たとえば、光源として用いるレーザとしては、近年、半導体素子を利用した半導体レーザが、極めて小型で、かつ駆動電流に高速に応答するため、各種装置の光源として広く使用されるようになっている。また、記録や再生の媒体として用いる書換可能な光ディスクＰＤとしては、相変化光ディスクや光磁気ディスクなどが広く知られており、記録、再生、消去する際に照射されるレーザ光の出力が異なる。
【００６４】
一般的には、記録時は光ディスクＰＤにピットと呼ばれる記録マークを作るために、レーザビームの出力を高くする（たとえば３０ｍＷ以上）が、再生時は記録ピットを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い出力（たとえば３ｍＷ）のレーザビームを光ディスクＰＤに照射するようにしている。近年の高密度、高転送レートの光ディスクＰＤにおいて、記録再生が可能なエラーレートを得るためには、これらのレーザビームの強度を十分に制御することが必要とされている。
【００６５】
しかし、半導体レーザは駆動電流・光出力特性の温度特性変化が著しく、その光出力を所望の強度に設定するために、半導体レーザの光出力を一定に制御する回路、いわゆるＡＰＣ制御回路が必要となる。ＡＰＣ制御では、情報書込み時の光信号をモニタリングして得た帰還電流が所定のパワー基準電流となるような負帰還制御ループを構成することで、レーザ発光パワーが一定になるように制御する。
【００６６】
ここで、近年の書込可能な光ディスクＰＤでは、その高密度化の優位性より記録マークの両端の変化を記録するマークエッジ記録が主流となっている。また、マークエッジ記録でのマークの形状歪によるデータ誤りを抑える技術として、ライトストラテジ部５８においては、ディスクの材質と記録速度に応じてレーザ出力パワーをマルチパルス変調するライトストラテジ技術を採用する（たとえば特開２０００−２４４０５４号公報参照）。
【００６７】
＜＜位相同期部；第１実施形態＞＞
図３は、位相同期部（位相同期回路）１００の第１実施形態を示す機能ブロック図である。また、図４は、比較例としての、ゲイン特性情報取得部を適用しない場合の位相同期部１００Ａの構成例を示す図である。なお、この比較例では、後述する第２実施形態と同様に、チャージポンプ部１０４に、２つのチャージポンプ１０４CP，１０４rdを用いた場合で示している。
【００６８】
本実施形態の位相同期部１００は、発振部として電流制御発振回路（ＣＣＯ；Current Control Oscillator）を採用している点に第１の特徴を有するとともに、電流制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部１０７として電流出力型のもの（ゲイン特性情報取得部１０７Ａ）を備える点に第２の特徴を有する。
【００６９】
ゲイン特性情報取得部１０７Ａは、２種類の目標周波数（判定基準周波数ｆ１，ｆ２）を使って、所定の規定信号Ｉｎと電流制御発振部１０１Ａを各周波数で発振させるための補正分とを合成して発振制御電流Ｉcnt として電流制御発振部１０１Ａに供給しながら、実動状態の電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を規定する２種類の目標周波数の各発振制御信号の差の情報を測定することで、入力電流−発振周波数変換ゲインＫcco のばらつきを補正するための制御電流Ｉcpcnt （補正信号の一例）を示す情報を取得して所定の記憶媒体に記憶しておく。そして、実際の位相同期動作時には、記憶しておいた情報で示される制御電流Ｉcpcnt を補正信号として使って、入力電流−発振周波数変換ゲインＫcco のばらつきが相殺されるように駆動部１０４Ｚを制御する。
【００７０】
具体的には、第１実施形態の位相同期部１００は、電流制御発振部（ＣＣＯ）１０１Ａを備える。電流制御発振部１０１Ａは、周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt と、自己の入力電流−発振周波数変換ゲインＫcco とに従い、発振制御電流Ｉcnt に対応した発振周波数ｆcco の出力発振信号Ｖout を出力端子１０１Ａout から出力する。
【００７１】
なお、電流制御発振部１０１Ａの後段には、必要に応じて、電流制御発振部１０１Ａの出力端子１０１Ａout から出力された出力発振信号Ｖout の発振周波数ｆcco を１／αに分周して分周発振信号Ｖout1を取得する分周部１０２を設けてもよい。なお、αは、分周比であって、正の整数、好ましくは２のべき乗で、かつ可変にする。
【００７２】
また、位相同期部１００は、ＡＤ変換部５４から出力されたデジタルデータ列Ｄinと電流制御発振部１０１Ａからの出力発振信号Ｖout もしくは分周部１０２からの分周発振信号Ｖout1（以下、断りのない限り出力発振信号Ｖout で説明する）の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Ｖcompとして出力する位相比較部１０３と、位相比較部１０３から出力された比較結果信号Ｖcompに応じたチャージポンプ電流Ｉcpを入出力するチャージポンプ部１０４と、チャージポンプ部１０４からのチャージポンプ電流Ｉcpに基づき電流制御発振部１０１Ａの発振周波数ｆcco を制御するためのループフィルタ出力電流Ｉlpを生成するループフィルタ部１０６Ａとを備えている。
【００７３】
第１実施形態の位相同期部１００において、チャージポンプ部１０４は、位相比較部１０３から出力された比較結果信号Ｖcompに応じた駆動電流（チャージポンプ電流Ｉcpと称する）を入出力するチャージポンプ１０４CPと、チャージポンプ１０４CPにバイアス電流Ｉcpbiasを供給する電流値可変型の電流源１０５CPとを備えている。
【００７４】
位相比較部１０３は、デジタルデータ列Ｄinおよび出力発振信号Ｖout の位相を比較し、比較結果である位相差を示す誤差信号を比較結果信号Ｖcompとしてチャージポンプ１０４CPに入力する。
【００７５】
電流値可変型の電流源１０５CPは、電流モードでチャージポンプ電流Ｉcpを制御可能になっている。具体的には、制御入力端子１０５CPａに供給される制御電流Ｉcpcnt をカレントミラー形式（カレントミラー比は１：１でよい）で受けてチャージポンプ１０４CPにバイアス電流Ｉcpbiasを供給するようになっている。カレントミラー比が１：１のときには、制御電流Ｉcpcnt ＝バイアス電流Ｉcpbiasである。チャージポンプ１０４CPは、バイアス電流Ｉcpbiasに対してβ倍のチャージポンプ電流Ｉcpを出力する。
【００７６】
「制御電流Ｉcpcnt をカレントミラー形式で受けて」とは、たとえば、Ｎチャネル型のＭＯＳ（ＮＭＯＳ）トランジスタをカレントミラー接続し、ゲート端子と共通接続された一方のドレイン端子を制御入力端子１０５CPａとして制御電流Ｉcpcnt を供給し、他方のドレイン端子にバイアス電流Ｉcpbiasを得る構成を採ることを意味する。
【００７７】
また、第１実施形態の位相同期部１００は、チャージポンプ１０４CPの後段に、ループフィルタ部１０６Ａと、電流制御発振部１０１Ａの周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部１０７Ａと、各部からの電流信号を加算して電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給する電流加算部１０８Ａと、電流加算部１０８Ａに所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini を供給する規定電流源１０９Ａとを備えている。
【００７８】
電流加算部１０８Ａは、各部からの電流信号を加算することで、出力発振信号Ｖout の位相がデジタルデータ列Ｄinの位相に同期するように発振制御電流Ｉcnt を生成する発振制御信号生成部の一例である。
【００７９】
ここで、「所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini 」とは、標準的あるいは理想的な条件下において、電流加算部１０８Ａへの他の電流入力（ループフィルタ出力電流Ｉlpおよびゲイン特性情報取得部１０７Ａからの周波数制御電流Ｉosci）がなく初期電流Ｉini のみで希望とする周波数と同じ発振周波数ｆcco が得られるような電流値を意味する。
【００８０】
希望とする周波数（＝発振周波数ｆcco ）が複数種類となる場合には、その希望とする周波数（＝発振周波数ｆcco ）の別に最適化させた初期電流Ｉini を設定する。このため、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、規定電流源１０９Ａの初期電流Ｉini を切り替える。
【００８１】
このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電流Ｉini が設定されている周波数別の規定電流源１０９Ａを用意しておき、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、その周波数別の規定電流源１０９Ａを、その周波数に適合したものに切り替える構成を採るのがよい。
【００８２】
こうすることで、ゲイン特性情報取得部１０７Ａによるゲイン補正処理に基づく周波数制御電流Ｉosciは、初期電流Ｉini （およびループフィルタ出力電流Ｉlp）下での実動状態の発振周波数ｆcco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた１つの初期電流Ｉini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部１０７Ａからの周波数制御電流Ｉosciで対応する場合よりも、ゲイン特性情報取得部１０７Ａが対処すべき補正電流量（＝周波数制御電流Ｉosci）を少なくすることができる。
【００８３】
第１実施形態のループフィルタ部１０６Ａは、電流制御発振部１０１Ａに適合するように電流出力に対応した構成となっている。具体的には、ループフィルタ部１０６Ａは、ループフィルタ容量Ｃｐのコンデンサ（容量素子）１６４と、電圧電流変換ゲインＧｍの電圧電流変換部（トランスコンダクタンス）１６６とを有している。
【００８４】
チャージポンプ１０４CPの出力は、コンデンサ１６４の一方の端子と電圧電流変換部１６６の入力とに共通に接続されている。コンデンサ１６４の他方の端子は基準電位である接地（GND ）に接続されている。なお、位相同期部１００をＩＣ（半導体集積回路）で構成する場合、コンデンサ１６４は、そのＩＣの外部で接続する。
【００８５】
ループフィルタ部１０６Ａでは、チャージポンプ１０４CPから出力されたチャージポンプ電流Ｉcpに基づいてコンデンサ１６４の一方の端子（つまり電圧電流変換部１６６の入力）に電圧信号（チャージポンプ電圧Ｖcpと称する）が生成される。
【００８６】
コンデンサ１６４への充放電動作となるので、ループフィルタ部１０６Ａは、位相比較部１０３からの比較結果信号Ｖcomp中の所定のカットオフ周波数（ロールオフ周波数やポールともいう）以上の周波数成分を減衰させて、電流制御発振部１０１Ａに供給される発振制御電流Ｉcnt を平滑化するように、少なくとも１つのカットオフ周波数を呈する低域通過フィルタとして機能する。
【００８７】
なお、第３実施形態と同様に、コンデンサ１６４だけでなくループフィルタ抵抗Ｒｐの抵抗素子１６２を直列に接続することで、低域通過フィルタとしての機能を高めるようにしてもよい。第２実施形態とは異なり、チャージポンプ部１０４として１つのチャージポンプ１０４CPを備える構成を採る場合、通常は、この抵抗素子１６２を備えた構成を採用する。
【００８８】
電圧電流変換部１６６は、チャージポンプ１０４CPから出力されたチャージポンプ電流Ｉcpに基づいてコンデンサ１６４の一方の端子（つまり電圧電流変換部１６６の入力）に生成されるチャージポンプ電圧Ｖcpを電圧電流変換ゲインＧｍに従って電流信号（ループフィルタ出力電流Ｉlpと称する）に変換する。
【００８９】
なお、抵抗素子１６２とコンデンサ１６４との直列接続にするときには、その抵抗素子１６２の効果によって、チャージポンプ部１０４からループフィルタ部１０６Ａまでの全体の電圧電流変換ゲインは、Ｇｍ（Ｒｐ＋１／ｓＣ）（ｓはｊｗ）になる。
【００９０】
第１実施形態のゲイン特性情報取得部１０７Ａは、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco を２種類の判定基準周波数ｆ１，ｆ２と比較する周波数比較部１７０と、周波数比較部１７０における第１の判定基準周波数ｆ１との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ１）として保持する第１の周波数比較結果保持部１７２_1と、周波数比較部１７０における第２の判定基準周波数ｆ２との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ２）として保持する第２の周波数比較結果保持部１７２_2と、周波数比較結果保持部１７２_1，１７２_2のそれぞれに保持された各Ｎビットの周波数比較結果ｆcompをアナログ信号に変換するＤＡ変換部（ＤＡＣ；Digital to Analog Converter ）１７４としてのＤＡ変換部１７４Ａ_1，１７４Ａ_2とを備える。
【００９１】
周波数比較部１７０には、電流制御発振部１０１Ａから出力発振信号Ｖout が信号入力端子１７０_1に供給され、また、判定基準周波数ｆ１，ｆ２をそれぞれ指定する情報が判定基準周波数設定端子１７０_2，１７０_3に供給され、周波数比較結果ｆcompを判定結果出力端子１７０_4から出力する。
【００９２】
周波数比較部１７０は、目標周波数としての判定基準周波数ｆ１、ｆ２のそれぞれについて、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２との大小を比較し、その周波数比較結果ｆcompを周波数比較結果保持部１７２_1，１７２_2に渡す。
【００９３】
ここで、判定基準周波数ｆ１，ｆ２をそれぞれ指定する情報としては、判定基準周波数ｆ１，ｆ２をそれぞれ直接に指定する情報であってもよいし、基準信号との関係における分周比Ｍ１，Ｍ２など、実質的に判定基準周波数ｆ１，ｆ２をそれぞれ指定することができるようにする情報であってもよい。詳細は後述するが、本実施形態の周波数比較部１７０では後者を採用する。
【００９４】
また、詳細は後述するが、周波数比較結果保持部１７２_2には、判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応したＮビットのデジタルデータが保持される。判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応した値であるから、この周波数比較結果保持部１７２_2が保持するＮビットのデジタルデータは、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を反映したものとなる。
【００９５】
また、第１実施形態のＤＡ変換部１７４Ａ_1，１７４Ａ_2としては、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給する発振制御信号CNが発振制御電流Ｉcnt であることに最適化するように、電流出力型のものを使用する。
【００９６】
また、第１実施形態のゲイン特性情報取得部１０７Ａは、入力端子１７５_1に取り込んだ第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2の経路を切り替える経路選択スイッチ１７５と、第１のＤＡ変換部１７４Ａ_1の出力電流信号Ｉout_1 と経路選択スイッチ１７５の一方の出力端子１７５_2を介しての第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 とを加算する電流加算部１７６Ａと、経路選択スイッチ１７５の他方の出力端子１７５_3を介しての第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍（後述するがＫはカレントミラー比）に増幅する電流電流変換部１７７とを備えている。
【００９７】
ＤＡ変換部１７４Ａ_1，１７４Ａ_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較結果保持部１７２_1，１７２_2に記憶されているビット別の周波数比較結果に基づいて、ビット順に周波数制御信号の一例である出力電流信号Ｉout_1，Ｉout_2を順次生成していく。ビット順の途中段階では、発振周波数ｆcco を判定基準周波数ｆ１，ｆ２にさせることはできていないが、最終的に得られる出力電流信号Ｉout_1 ，Ｉout_2 では、ほぼ発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に一致させる状態になっている。
【００９８】
電流加算部１７６Ａは、判定基準周波数ｆ１についてのＤＡ変換部１７４Ａ_1から出力される出力電流信号Ｉout_1 と判定基準周波数ｆ２についてのＤＡ変換部１７４Ａ_2から出力される出力電流信号Ｉout_2 とを加算して最終的な周波数制御電流Ｉosci（周波数制御信号）として発振制御信号生成部の一例である電流加算部１０８Ａに供給する。
【００９９】
周波数比較結果保持部１７２_1およびＤＡ変換部１７４Ａ_1は、第１の目標周波数である判定基準周波数ｆ１の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１（第１の目標周波数）となるようにするために必要となる規定信号Ｉｎとの差分である出力電流信号Ｉout_1 を判定基準周波数ｆ１用の第１の周波数制御信号として取得する第１の周波数制御信号取得部を構成する。
【０１００】
周波数比較結果保持部１７２_2およびＤＡ変換部１７４Ａ_2は、第２の目標周波数である判定基準周波数ｆ２の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ２（第２の目標周波数）となるようにするために必要となる規定信号Ｉｎを出力電流信号Ｉout_1 （第１の周波数制御信号）で補正した信号との差分である出力電流信号Ｉout_2 を判定基準周波数ｆ２用の第２の周波数制御信号として取得する第２の周波数制御信号取得部を構成する。
【０１０１】
経路選択スイッチ１７５は、判定基準周波数ｆ２についてのＤＡ変換部１７４Ａ_2から出力された出力電流信号Ｉout_2を、補正情報取得時には電流加算部１７６Ａに供給し、通常の位相同期動作時には駆動部１０４Ｚの一例であるチャージポンプ部１０４側に供給されるように切り替える。
【０１０２】
ここで、「チャージポンプ部１０４側に供給」するに当たっては、図示のように、電流電流変換部１７７を介して制御電流Ｉcpcnt に変換してから供給するようにしてもよいし、後述する変形例のように、ＤＡ変換部１７４Ａ_2の構成を工夫することで、電流電流変換部１７７を介することなく、出力電流信号Ｉout_2を制御電流Ｉcpcnt として直接に供給するようにすることもできる。
【０１０３】
電流加算部１７６Ａは、出力電流信号Ｉout_1 と出力電流信号Ｉout_2 との加算結果（Ｉout ）を周波数制御電流Ｉosciとして電流加算部１０８Ａに供給する。また、電流電流変換部１７７は、第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍にした電流を制御電流Ｉcpcnt として、電流値可変型の電流源１０５CPの制御入力端子１０５CPａに供給する。
【０１０４】
ここで、周波数比較部１７０は、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較して、その周波数比較結果ｆcompをデジタルデータ０，１の何れかで出力する。たとえば、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければ“１”を出力し、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも低ければ“０”を出力する。よって、周波数比較部１７０にて出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較するだけでは、比較結果としてはＮビットのデジタルデータは得られない。
【０１０５】
しかしながら、詳細は後述するが、本実施形態では、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１，ｆ２に近づくように周波数比較部１７０での周波数比較結果ｆcompを反映させた周波数制御電流Ｉosciを電流制御発振部１０１Ａに供給して、再度（最終的にはＮ回）、同じようにして、周波数比較部１７０にて、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較する周波数２分探索法を採用する。その結果、Ｎ回の繰返しの都度、比較結果の重付けが小さくなるものと考えることができる。
【０１０６】
そこで、周波数比較結果保持部１７２_1，１７２_2では、周波数比較部１７０におけるＮ回の比較処理に連動して、最初の周波数比較結果ｆcompをＮビットの上位ビットに記憶し、次回以降は、順次下位ビットに記憶するようにする。つまり、周波数比較結果保持部１７２_1，１７２_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較部１７０による周波数比較結果ｆcompを順次ビットの重付け順にビット別に記憶していく。
【０１０７】
これにより、周波数比較結果保持部１７２_1，１７２_2には、最終的に、Ｎビットのデジタルデータが記憶される。Ｎ回の探索によって、周波数比較結果保持部１７２_1，１７２_2には、出力発振信号Ｖout の発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に順次近づけていくことのできる出力電流信号Ｉout_1，Ｉout_2を示すＮビットのデジタルデータが順に保持されていくことになる。
【０１０８】
電流加算部１０８Ａは、規定電流源１０９Ａから供給される所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini と、電圧電流変換部１６６から出力されたループフィルタ出力電流Ｉlpと、ゲイン特性情報取得部１０７Ａの電流加算部１７６Ａからの周波数制御電流Ｉosciとを加算して、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給する発振制御電流Ｉcnt とする。
【０１０９】
電流電流変換部１７７は、ゲイン特性情報取得部１０７Ａにおける補正処理によって取得され周波数比較結果保持部１７２_2に保持されたデータに基づくＤＡ変換部１７４Ａ_2から出力される出力電流信号Ｉout_2をＫ倍（Ｋの設定手法については後述する）することで電流源１０５CPに供給する制御電流Ｉcpcnt を取得する信号変換部の一例である。
【０１１０】
このような構成の第１実施形態の位相同期部１００においては、位相比較部１０３は、ＡＤ変換部５４から出力されたデジタルデータ列Ｄinを、電流制御発振部１０１Ａからの出力発振信号Ｖout （もしくは分周部１０２から出力された分周発振信号Ｖout1）と位相比較する。
【０１１１】
位相誤差情報である位相比較部１０３の出力電圧Ｖcompが、チャージポンプ１０４CP、ループフィルタ部１０６Ａ、および電流加算部１０８Ａを通じて発振制御電流Ｉcnt に変換され電流制御発振部１０１Ａに供給されて、電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数（＝発振周波数ｆcco ）が制御されるとともに、出力発振信号Ｖout のデジタルデータ列Ｄinに位相がロックされる。この出力発振信号Ｖout は、たとえば、ＡＤ変換部５４のＡＤクロックCKadとして利用される。
【０１１２】
＜発振部の構成例＞
図５は、位相同期部１００で使用する発振部の一構成例を示す図である。なお、回路構成的には、第１実施形態の電流制御発振部１０１Ａの一構成例も、後述する第３実施形態の位相同期部１００にて使用する電圧制御発振部１０１Ｂの一構成例も、同じように示すことができる。ここでは、電流制御発振部１０１Ａと電圧制御発振部１０１Ｂとを纏めて説明する。
【０１１３】
図５（Ａ）に示すように、電流制御発振部１０１Ａや電圧制御発振部１０１Ｂ（纏めて発振部１０１と称する）は、周波数制御入力端子１０１in（１０１Ａin，１０１Ｂin）と出力端子１０１out （１０１Ａout ，１０１Ｂout ）との間に、所定数（本例では４段で示す）のディレイセル（ディレイステージとも称される）２０１を備えている。
【０１１４】
発振部１０１は、全体として差動リング発振器を構成するように、接続としては負帰還となる。動作時は、内部ＲＣによる位相ずれで正帰還となる。たとえば、各ディレイセル２０１は縦続配置され、さらに最終段のディレイセル２０１_4の出力信号を、初段のディレイセル２０１_1の入力に戻す。
【０１１５】
本例では、１段目のディレイセル２０１_1の非反転出力＋を２段目のディレイセル２０１_2の反転入力−に接続し、かつ１段目のディレイセル２０１_1の反転出力−を２段目のディレイセル２０１_2の非反転入力＋に接続する。また、２段目のディレイセル２０１_2の非反転出力＋を３段目のディレイセル２０１_3の反転入力−に接続し、かつ２段目のディレイセル２０１_2の反転出力−を３段目のディレイセル２０１_3の非反転入力＋に接続する。
【０１１６】
これに対して、３段目のディレイセル２０１_3の非反転出力＋は４段目のディレイセル２０１_4の非反転入力＋に接続し、かつ３段目のディレイセル２０１_3の反転出力−は４段目のディレイセル２０１_4の反転入力−に接続する。このため、全体として正帰還を構成するように、４段目のディレイセル２０１_4の非反転出力＋は１段目のディレイセル２０１_1の反転入力−に接続し、かつ４段目のディレイセル２０１_4の反転出力−は１段目のディレイセル２０１_1の非反転入力＋に接続する。
【０１１７】
発振部１０１の２つの出力端子１０１out （４段目のディレイセル２０１の非反転出力＋および反転出力−）のうち何れか一方が、電流制御発振部１０１Ａの出力端子１０１Ａout や電圧制御発振部１０１Ｂの出力端子１０１Ｂout として使用される。
【０１１８】
図５（Ｂ）に示すように、各ディレイセル２０１は、２つのトランジスタ（ここでは電界効果トランジスタ）２０２，２０４を使用した差動回路で構成されている。具体的には、一方のトランジスタ２０２のゲートＧを非反転入力（Ｖin＋）とし、そのドレインＤを抵抗素子２０３を介して電源Ｖddに接続し、そのドレインＤを反転出力（Ｖout− ）とする。また、他方のトランジスタ２０４のゲートＧを反転入力（Ｖin−）とし、そのドレインＤを抵抗素子２０５を介して電源Ｖddに接続し、そのドレインＤを非反転出力（Ｖout＋ ）とする。また、各トランジスタ２０２，２０４のソースＳを共通にして、電流値可変型の電流源２０６を介して基準電位（本例では接地電位GND ）に接続する。
【０１１９】
電流値可変型の電流源２０６は、制御入力端子２０６CNに供給される発信制御信号CNをカレントミラー形式（カレントミラー比は１：１でよい）で受けてトランジスタ２０２，２０４にバイアス電流を供給するようになっている。
【０１２０】
各ディレイセル２０１の各制御入力端子２０６CNは、共通に周波数制御入力端子１０１inに接続される。周波数制御入力端子１０１inを介して各制御入力端子２０６CNに供給される発信制御信号CNは、電流制御発振部１０１Ａのときは発振制御電流Ｉcnt であり電圧制御発振部１０１Ｂのときには、発振制御電圧Ｖcnt である。
【０１２１】
＜位相同期部のループ特性；第１実施形態＞
ここで、第１実施形態の位相同期部１００の動作の解析には、いわゆるチャージポンプＰＬＬの解析として一般的な、線形化した閉ループ伝達関数を用いることができる。
【０１２２】
第１実施形態の位相同期部１００の場合、チャージポンプ１０４CPのチャージポンプ電流Ｉcp、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco 、抵抗素子１６２のループフィルタ抵抗Ｒｐ、コンデンサ１６４のループフィルタ容量Ｃｐ、分周部１０２の分周比αのとき、その帯域（自然角周波数）ωｎおよびダンピングファクタζは、式（２−１）および式（２−２）のように表すことができる。なお、式（１）との比較から、式（２−３）および式（２−４）に示す関係があることが分かる。また、式（２−１）および式（２−２）から、式（２−５）を導くことができる。
【０１２３】
【数２】
2008072166.tif 000004
【０１２４】
ここで、たとえば、位相同期部１００を光ディスク装置１に適用する場合において、式（２−１）に基づき帯域ωｎを、ブルーレイディスクなどの次世代ＤＶＤ、通常のＤＶＤ，ＣＤの３種類の光ディスクＰＤの規格で決められている値に設定するには、位相同期部１００をＩＣとしたときには、そのＩＣ外部で抵抗素子１６２やコンデンサ１６４が接続され、そのループフィルタ抵抗Ｒｐやループフィルタ容量Ｃｐは固定値であるため、チャージポンプ電流Ｉcpや分周比αあるいは入力電流−発振周波数変換ゲインＫcco を調整しなければならない。なお、第１実施形態では、帯域ωｎを変化させると式（２−２）から分かるように、帯域ωｎに比例して、ダンピングファクタζも変化してしまう。
【０１２５】
しかしながら、チャージポンプ電流Ｉcpや分周比αや入力電流−発振周波数変換ゲインＫcco を調整することで、数多くの光ディスクＰＤに適合するように帯域ωｎの設定を、設計で実現することができたとしても、実際にＩＣが製造されると、チャージポンプ１０４CPのチャージポンプ電流Ｉcpや電圧電流変換部１６６の電圧電流変換ゲインＧｍや電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco など、帯域ωｎを決めるパラメータが、設計値からばらつくため、所望の値に帯域ωｎを設定することが困難となることが起こり得る。さらに、通常、様々な場所で使われることを考えると、温度によってもこれらのパラメータは変動するため、帯域ωｎはさらに設定値からずれてしまうことになる。
【０１２６】
したがって、帯域ωｎやダンピングファクタζが、製造ばらつきや温度特性の影響を受けないようにするには、チャージポンプ１０４CPのチャージポンプ電流Ｉcpや電圧電流変換部１６６の電圧電流変換ゲインＧｍや電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco などの製造ばらつきや温度特性を補償する必要が生じる。
【０１２７】
たとえば、製造ばらつきや温度特性を持つパラメータとして、発振部１０１の入力信号−発振周波数変換ゲインＫosciに着目して見る。なお、入力信号−発振周波数変換ゲインＫosciは、電流制御発振部１０１Ａのときは入力電流−発振周波数変換ゲインＫcco であり、電圧制御発振部１０１Ｂのときは入力電圧−発振周波数変換ゲインＫvco である。
【０１２８】
図６は、図５に示した発振部１０１の入力信号−発振周波数変換ゲインＫosciの特性例を示す図である。
【０１２９】
発振部１０１の周波数制御入力端子１０１inに供給される発信制御信号CN、すなわち発振制御電流Ｉcnt や発振制御電圧Ｖcnt を一定にしたとしても、ディレイセル２０１の差動対のトランスコンダクタンスＧｍの値や負荷の値は製造ばらつきや温度で変化するため、入力信号−発振周波数変換ゲインＫosci、すなわち入力電流−発振周波数変換ゲインＫcco や入力電圧−発振周波数変換ゲインＫvco は、図６に示すように、たとえば設計値の半分から２倍に変動することもあり得る。これは、式（２）から、位相同期部１００（ＰＬＬ）の帯域ωｎとダンピングファクタζが、１／√２から√２倍まで変動することを意味する。
【０１３０】
帯域ωｎが設定値から大きくずれてしまうと、出力発振信号Ｖout の位相がデジタルデータ列Ｄinにロックするまでの期間、すなわちアクイジション時間も設定値から変動するためシステム設計が難しくなり、さらに帯域ωｎが低くずれてしまった場合はジッタが増加してしまう。
【０１３１】
ここで、式（２−５）から理解されることは、帯域ωｎやダンピングファクタζは、チャージポンプ電流Ｉcpと入力信号−発振周波数変換ゲインＫosciの積（＝Ｉcp・Ｋosci）の√（ルート；平方根）に比例することを意味するとともに、その積（＝Ｉcp・Ｋosci）が一定であれば、帯域ωｎやダンピングファクタζは不変であるということである。
【０１３２】
この点に着目すると、位相同期部１００を光ディスク装置１に適用する場合において、式（２−１）に基づきチャージポンプ電流Ｉcpや入力信号−発振周波数変換ゲインＫosciを調整することで、帯域ωｎやダンピングファクタζを各光ディスクＰＤの規格で決められている値に設定したとき、入力信号−発振周波数変換ゲインＫosciに製造ばらつきや温度変化が生じたときには、式（２−５）に基づき、その変動分を相殺するように、チャージポンプ電流Ｉcpを調整して、Ｉcp・Ｋosciが一定となるようにすれば、帯域ωｎやダンピングファクタζが製造ばらつきや温度特性の影響を受けないようにすることができる。
【０１３３】
つまり、入力信号−発振周波数変換ゲインＫosciの製造ばらつきや温度変化などに伴う変動分を相殺するようにチャージポンプゲインＩcpを調整することで、入力信号−発振周波数変換ゲインＫosciの製造ばらつきや温度特性の補正が可能で、帯域ωｎおよびダンピングファクタζを希望する値に一定にすることができる。
【０１３４】
本実施形態のゲイン特性情報取得部１０７Ａは、この点に直目してなされたものであり、入力信号−発振周波数変換ゲインＫosciの変動分をチャージポンプ電流Ｉcpで相殺するべく、発振部１０１の入力信号−発振周波数変換ゲインＫosciの実動状態の特性を測定し、その測定結果を元にして、チャージポンプ電流Ｉcpを調整することで、入力信号−発振周波数変換ゲインＫosciの製造ばらつきや温度特性を補正する仕組みを採る。以下、ゲイン特性情報取得部１０７Ａについて、詳細に説明する。
【０１３５】
＜ゲイン特性情報取得部の動作の概要＞
図７および図８は、ゲイン特性情報取得部１０７Ａの動作の概要を説明する図である。ここで、図７は、ゲイン特性情報取得部１０７Ａの動作手順の一例を示すフローチャートであり、図８は、ゲイン特性情報取得部１０７Ａの動作のタイミングチャートである。なお、図８では、周波数２分探索の回数（＝Ｎ）を６回とする場合で示している。
【０１３６】
本実施形態の位相同期部１００では、デジタルデータ列Ｄinとの位相同期動作をさせる前に、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco のばらつき補正を以下の手順に従って実行する。
【０１３７】
この際には、ゲイン特性情報取得部１０７Ａは、実動状態の入力電流−発振周波数変換ゲインＫcco を測定し、その測定結果に基づいて、入力電流−発振周波数変換ゲインＫcco のばらつきを相殺するようにループフィルタ部１０６Ａを駆動するチャージポンプ部１０４の駆動能力、具体的にはチャージポンプ電流Ｉcpの大きさを制御する点に特徴を有する。ここで、「入力電流−発振周波数変換ゲインＫcco のばらつきを相殺するように」とは、入力電流−発振周波数変換ゲインＫcco とチャージポンプ電流Ｉcpの積が一定となるようにすることを意味する。以下、先ず、処理手順の概要について説明する。
【０１３８】
先ず、補正を始めるときには（Ｓ１００−ＹＥＳ）、位相比較部１０３およびチャージポンプ１０４CPの動作を停止し（Ｓ１０２）、経路選択スイッチ１７５を出力端子１７５_2側（電流加算部１７６Ａ側）にして（Ｓ１０４）、周波数比較結果保持部１７２_1，１７２_2のデータをゼロにリセットし（Ｓ１０６）、さらに、電流制御発振部１０１Ａに最初の周波数２分探索における判定基準周波数ｆ１に適合した初期電流を発振制御電流Ｉcnt として与えて発振させるべく、電流加算部１０８Ａに初期電流Ｉini を供給する（Ｓ１０８）。
【０１３９】
周波数比較部１７０は、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco を判定基準周波数ｆ１と比較する（Ｓ１１０）。周波数比較結果保持部１７２_1は、その周波数比較結果ｆcompをＮ（本例ではＮ＝６）ビットのデジタルデータで記憶する（Ｓ１１２）。なお、詳細は後述するが、本実施形態では２分探索法を採用するので、最初の周波数比較結果ｆcompをＮビットの上位ビットに記憶し、次回以降は、順次下位ビット（最終的には最下位ビットＬＳＢ）に記憶するようにする。
【０１４０】
ＤＡ変換部１７４Ａ_1は、周波数比較結果保持部１７２_1のＮビット目に保持されたデータに従ってＮビット目を動作させ、その出力電流信号Ｉout_1 を電流加算部１７６Ａに供給する。このときには、ＤＡ変換部１７４Ａ_2からの出力電流信号Ｉout_2 はシンク電流もソース電流もなく、出力電流信号Ｉout_1 が、電流加算部１７６Ａを介して周波数制御電流Ｉosciとして電流加算部１０８Ａに供給される（Ｓ１１４）。
【０１４１】
電流加算部１０８Ａは、このときの周波数制御電流Ｉosci（＝出力電流信号Ｉout_1 ）と初期電流Ｉini とを加算して発振制御電流Ｉcnt として電流制御発振部１０１Ａに供給する（Ｓ１１６）。
【０１４２】
探索回数がＮ（本例ではＮ＝６）回に達していなければ（Ｓ１１８−ＮＯ）、ステップＳ１１０に戻って、同様にして、周波数比較と、その結果の周波数比較結果保持部１７２_1への保持を行なう。この際には、順次下位ビットに記憶するようにする。
【０１４３】
このようにして、電流制御発振部１０１Ａの発振周波数ｆcco を周波数比較部１７０で判定基準周波数ｆ１と比較し、その結果を周波数比較結果保持部１７２_1に上位ビットから順に記憶して、その記憶した値でＤＡ変換部１７４Ａ_1を上位ビットから順に動作させ、その出力電流信号Ｉout_1 を初期電流Ｉini に加算していく。実際には、ＤＡ変換部１７４Ａ_1は、周波数比較結果保持部１７２_1のビット別のデータ値（０／１）に応じて、ビット別にシンク動作とソース動作を行なうので、探索の都度、対応するビットに関して、初期電流Ｉini への加算と減算とがデータ値に応じて実行される。
【０１４４】
そして、探索回数がＮ回に達すると（Ｓ１１８−ＹＥＳ）、周波数比較結果保持部１７２_1には、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１にほぼ一致するようなデータが保持されることになる。
【０１４５】
次に、位相同期部１００は、経路選択スイッチ１７５を出力端子１７５_2側にしたままで、判定基準周波数ｆ２に変更し（Ｓ１２８）、上記と同様に、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ２にほぼ一致するようにする。
【０１４６】
具体的には、周波数比較部１７０は、電流制御発振部１０１Ａから出力された出力発振信号Ｖout の発振周波数ｆcco を判定基準周波数ｆ２と比較する（Ｓ１３０）。周波数比較結果保持部１７２_2は、その周波数比較結果ｆcompをＮビットのデジタルデータで記憶する（Ｓ１３２）。前述のように、最初の周波数比較結果ｆcompをＮビットの上位ビットに記憶する。
【０１４７】
ＤＡ変換部１７４Ａ_2は、周波数比較結果保持部１７２_2のＮビット目に保持されたデータに従ってＮビット目を動作させ、その出力電流信号Ｉout_2 を電流加算部１７６Ａに供給する。このときには、ＤＡ変換部１７４Ａ_1からの出力電流信号Ｉout_1 が存在するので、電流加算部１７６Ａは、出力電流信号Ｉout_1 と出力電流信号Ｉout_2 とを加算して周波数制御電流Ｉosciとして電流加算部１０８Ａに供給する（Ｓ１３４）。
【０１４８】
電流加算部１０８Ａは、このときの周波数制御電流Ｉosci（＝出力電流信号Ｉout_1 ＋出力電流信号Ｉout_2 ）と初期電流Ｉini とを加算して発振制御電流Ｉcnt として電流制御発振部１０１Ａに供給する（Ｓ１３６）。
【０１４９】
探索回数がＮ回に達していなければ（Ｓ１３８−ＮＯ）、ステップＳ１３０に戻って、同様にして、周波数比較と、その結果の周波数比較結果保持部１７２_2への保持を行なう。この際には、順次下位ビットに記憶するようにする。
【０１５０】
このようにして、電流制御発振部１０１Ａの発振周波数ｆcco を周波数比較部１７０で判定基準周波数ｆ２と比較し、その結果を周波数比較結果保持部１７２_2に上位ビットから順に記憶して、その記憶した値でＤＡ変換部１７４Ａ_2を上位ビットから順に動作させ、その出力電流信号Ｉout_2 を“出力電流信号Ｉout_1 ＋初期電流Ｉini ”に加算していく。実際には、ＤＡ変換部１７４Ａ_2は、周波数比較結果保持部１７２_2のビット別のデータ値（０／１）に応じて、ビット別にシンク動作とソース動作を行なうので、探索の都度、対応するビットに関して、“出力電流信号Ｉout_1 ＋初期電流Ｉini ”への加算と減算とがデータ値に応じて実行される。
【０１５１】
そして、探索回数がＮ回に達すると（Ｓ１３８−ＹＥＳ）、周波数比較結果保持部１７２_2には、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ２にほぼ一致するようなデータが保持されることになる。
【０１５２】
このようにして、判定基準周波数ｆ１と判定基準周波数ｆ２とについての処理が完了すると（Ｓ１３８−ＹＥＳ）、経路選択スイッチ１７５は、出力端子１７５_3側に切り替えることで、ＤＡ変換部１７４Ａ_2の出力経路を電流電流変換部１７７側に切り替える（１５０）。
【０１５３】
電流電流変換部１７７は、ＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍してチャージポンプ１０４CPの電流源１０５CPの制御入力端子１０５CPａに制御電流Ｉcpcnt として供給する（Ｓ１５２）。カレントミラー比が１：１のときには、制御電流Ｉcpcnt ＝バイアス電流Ｉcpbiasである。
【０１５４】
このようにして、一連の補正処理が完了すると、位相同期部１００は、ゲイン特性情報取得部１０７Ａでの入力電流−発振周波数変換ゲインＫcco の測定結果に基づく大きさのチャージポンプ電流Ｉcpを使用して、通常通り、位相同期動作を行なう（Ｓ１６０）。
【０１５５】
なお、上記の説明から分かるように、周波数比較結果保持部１７２_2には、判定基準周波数ｆ１から判定基準周波数ｆ２に切り替えたときに、電流制御発振部１０１Ａから出力される発振信号Ｖout の発振周波数ｆcco を、判定基準周波数ｆ１から判定基準周波数ｆ２にするために必要とされる差分が保持される。
【０１５６】
判定基準周波数ｆ１と判定基準周波数ｆ２との差分の周波数に対応した差分が保持されるのであるから、この周波数比較結果保持部１７２_2が保持するＮビットのデジタルデータは、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を反映したものとなる。
【０１５７】
加えて、チャージポンプ１０４CPは、バイアス電流Ｉcpbiasに対してβ倍のチャージポンプ電流Ｉcpを出力するが、チャージポンプ１０４CPのバイアス電流Ｉcpbiasは、入力電流−発振周波数変換ゲインＫcco を反映したデータに基づく出力電流信号Ｉout_2 をＫ倍したものに対応する。さらに、チャージポンプ電流Ｉcpはバイアス電流Ｉcpbiasに依存するので、電流電流変換部１７７によるＫ倍の設定を、入力電流−発振周波数変換ゲインＫcco のばらつきを相殺するように適正化することで、入力電流−発振周波数変換ゲインＫcco の測定結果に基づいて、補正処理の都度、Ｉcp・Ｋcco を設計値に一致するようにすることができる（詳細は後述する）。
【０１５８】
その結果、このようにして、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を反映したデータを保持することで、上記処理が完了した時点では、その時点での入力電流−発振周波数変換ゲインＫcco の環境（部品ばらつきや環境温度）の影響を補正することができ、ＰＬＬの帯域ωｎおよびダンピングファクタζを、設計値に一致させることができる。環境変動がない限り、ＰＬＬの帯域ωｎおよびダンピングファクタζを、一定にすることができる。
【０１５９】
温度変化が生じたときには、前述と同様の補正処理を実行することで、入力電流−発振周波数変換ゲインＫcco の環境（部品ばらつきや環境温度）の影響を再度補正することができ、ＰＬＬの帯域ωｎおよびダンピングファクタζを、設計値に一致させることができる。
【０１６０】
また、判定基準周波数ｆ１と判定基準周波数ｆ２とについての処理が完了すると（Ｓ１３８−ＹＥＳ）、経路選択スイッチ１７５は、出力端子１７５_3側に切り替えるので、電流加算部１７６ＡにはＤＡ変換部１７４Ａ_2からの出力電流信号Ｉout_2 がなく、図８に示すように、補正処理終了時点での電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数ｆcco は判定基準周波数ｆ１に一致している。
【０１６１】
したがって、この判定基準周波数ｆ１を、位相比較部１０３に入力されるデジタルデータ列Ｄinのデータレート、つまりＡＤ変換部５４にて必要とされるＡＤクロックCKadの周波数に一致させれば、位相同期部１００は、補正処理が終了すると同時に短時間で電流制御発振部１０１Ａの出力発振信号Ｖout とデジタルデータ列Ｄinを同位相にすることができる。
【０１６２】
これに対して、図４に示した比較例のデータリカバリ型の位相同期部１００Ａでは、電圧電流変換部１６６（トランスコンダクタンス）の入力レンジが限られるため、周波数シンセサイザ部１８０を別に用意し、電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数ｆcco がデジタルデータ列Ｄinのデータレートに一致するようにしてから、出力発振信号Ｖout の位相をデジタルデータ列Ｄinの位相にロックさせる。
【０１６３】
図３に示した第１実施形態の位相同期部１００と、図４に示した位相同期部１００Ａとの比較から分かるように、第１実施形態の位相同期部１００では、ゲイン特性情報取得部１０７Ａを必要とするものの、周波数シンセサイザ部１８０が不要となる。
【０１６４】
また、位相同期部１００は、ゲイン特性情報取得部１０７Ａでの補正処理が終了した時点の情報を次回の補正処理が実行されるまで固定して（つまりＤＣ的に）使用しながら位相同期動作を実行するので、ＡＣ的に動作を継続しないため、低ノイズ、低ジッタを実現することができる。この点は、補正処理を継続的に掛けながら（つまりＡＣ的に動作させながら）、位相同期動作を実行するのと大きく異なる。
【０１６５】
＜周波数比較部の構成例と動作＞
図９〜図１２は、周波数比較部１７０の詳細を説明する図である。ここで、図９は、周波数比較部１７０の詳細な構成例を示す図である。図１０は、周波数比較部１７０に使用されるプログラマブルカウンタ（Programmable Counter）の動作を説明するタイミングチャートである。図１１は、計測時間とプログラマブルカウンタの出力の関係を説明する図である。図１２は、プログラマブルカウンタにおける誤動作を説明する図である。
【０１６６】
先ず、図９に示すように、周波数比較部１７０は、分周比を任意に変えることができるプログラムカウンタ３０２と、２入力−１出力のマルチプレクサ（Multiplexer ）３０４と、周波数ｆLow の判定基準信号ｆ０を生成する判定基準信号生成部３０６と、判定基準信号生成部３０６から供給される周波数ｆLow の判定基準信号ｆ０を分周する分周部３０８とを有している。
【０１６７】
ここで、判定基準信号ｆ０の周波数ｆLow は、周波数２分探索における１つの周波数探索期間（詳細は図１０やセット信号生成部４１０の説明を参照）において、前回の探索結果に基づくＤＡ変換部１７４Ａからの出力電流信号Ｉoutを反映した発振周波数ｆcco が安定となるようにできる値とする。これを満たさないと、次回の探索において、電流制御発振部１０１Ａの発振周波数ｆcco を周波数比較部１７０で判定基準周波数ｆ１と比較したときの判定結果が不適切になるからである。
【０１６８】
分周部３０８は、入力された判定基準信号ｆ０の周波数ｆLow を１／２に分周する。ここで、判定基準信号ｆ０としては、図９に示すように、電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数ｆcco よりも低速のクロック（Low Speed Clock）とする。
【０１６９】
マルチプレクサ３０４の一方の入力端子３０４_1（１７０_2に対応）には判定基準周波数ｆ１を指定する情報に対応する分周比Ｍ１が入力され、他方の入力端子３０４_2（１７０_3に対応）には判定基準周波数ｆ２を指定する情報に対応する分周比Ｍ２が入力される。マルチプレクサ３０４は、切替制御端子３０４_3に入力される分周比切替信号Ｍsel （事実上、判定基準周波数切替信号に相当する）に従って、入力端子３０４_1に入力される分周比Ｍ１と入力端子３０４_2に入力される分周比Ｍ２の何れか一方を選択して出力端子３０４_4から設定すべき分周比Ｍとして出力する。
【０１７０】
本実施形態では、第１の判定基準周波数ｆ１での周波数２分探索後に、その終了を示す信号（たとえばＬレベルからＨレベルに切り替る信号）が分周比切替信号Ｍsel として入力されることで、判定基準周波数が、判定基準周波数ｆ１から判定基準周波数ｆ２に切り替るようにする。
【０１７１】
プログラムカウンタ３０２は、電流制御発振部１０１Ａから出力された発振周波数ｆcco の出力発振信号Ｖout がクロック入力端子３０２_1（１７０_1に相当）に供給され、また、分周部３０８によって判定基準周波数ｆlow を２分周した分周出力がイネーブル信号ENとしてイネーブル端子３０２_2に供給される。また、マルチプレクサ３０４の出力端子３０４_4からの分周比Ｍ（分周比Ｍ１または分周比Ｍ２の何れか一方）が分周比設定端子３０２_3に供給される。また、プログラムカウンタ３０２は、周波数比較結果ｆcompを、出力端子３０２_4（１７０_4に相当）から出力する。
【０１７２】
図１０では、分周比Ｍ＝２０の場合で、プログラムカウンタ３０２は、出力発振信号Ｖout の立上りエッジをカウントする例で示している。ここで、プログラムカウンタ３０２は、図１０に示すように、イネーブル信号ENが立ち上がると同時に、プログラムカウンタ３０２の内部状態はリセットされ、イネーブル信号ENが有効（本例ではＨレベル）になると、電流制御発振部１０１Ａから出力された出力発振信号Ｖout のエッジをカウントし始める（ｔ１０，ｔ２０，ｔ３０）。つまり、本実施形態の場合、イネーブル信号ENがＨレベルの期間が、周波数２分探索における１つの周波数探索期間に該当する。
【０１７３】
そして、イネーブル信号ENが立ち下がると同時に（ｔ１４，ｔ２４）、プログラムカウンタ３０２は、カウント動作を停止し、その時点のカウント結果を、次のイネーブル信号ENの立上りエッジまで保持し出力し続ける。そして、イネーブル信号ENがＬレベルの期間（周波数整定期間と称する）内で発振周波数ｆcco を変更し、次にイネーブル信号ENが立ち上がると同時に、プログラムカウンタ３０２の内部状態はリセットされ、次のカウントを始めることになる。
【０１７４】
なお、周波数比較を精度よく実行するには、周波数探索期間（イネーブル信号ENがＨレベルのカウント期間）では、出力発振信号Ｖout の発振周波数ｆcco が安定状態にあることが必要である。このことは、カウントを開始するイネーブル信号ENが立ち上がるときには、つまりイネーブル信号ENがＬレベルの周波数整定期間内に、前回の周波数２分探索結果を反映した発振制御電流Ｉcnt に基づく出力発振信号Ｖout の発振周波数ｆcco が安定状態に達していることが必要であることを意味する。
【０１７５】
本例で言えば、ｔ１０以前の前回の周波数比較結果ｆcompに基づく発振周波数ｆcco の制御によって、ｔ１０以前のイネーブル信号ENがＬレベルの周波数整定期間内に発振周波数ｆcco が安定に達していることが必要である。また、ｔ１０〜ｔ１４にてのカウント動作による１回目の周波数探索の周波数比較結果ｆcompに基づく発振周波数ｆcco の制御によって、ｔ２０以前のイネーブル信号ENがＬレベルの周波数整定期間内に発振周波数ｆcco が安定に達していることが必要である。
【０１７６】
なお、本例では、イネーブル信号ENを使って、周波数整定期間と周波数探索期間を合成した周波数２分探索の１つの処理サイクルを判定基準信号ｆ０の２クロック分にしているが、これは一例に過ぎない。
【０１７７】
周波数２分探索の１つの処理サイクルを判定基準信号ｆ０の何クロック分にするかは、基本的には、電流制御発振部１０１Ａの発振周波数ｆcco が安定になる応答速度に応じて決めればよい。たとえば、判定基準信号ｆ０のＬレベル期間を周波数整定期間とし、判定基準信号ｆ０のＨレベル期間を周波数探索期間とすることで、周波数２分探索の１つの処理サイクルを判定基準信号ｆ０の１クロック分にすることもできるし、周波数整定期間と周波数探索期間とを均等にしつつ、全体の処理サイクルを３クロック分以上にすることもできる。
【０１７８】
また、周波数整定期間と周波数探索期間とを均等にすることに限らず、不均等にしてもよい。この場合、周波数探索期間は一定にしつつ、発振周波数ｆcco が安定になる応答速度に応じて周波数整定期間を決めるとよい。たとえば、全体の処理サイクルは判定基準信号ｆ０の３クロック分としつつ、前半の２クロック分を周波数整定期間に割り当て、後半の１クロック分を周波数整定期間に割り当てるようにしてもよい。
【０１７９】
ところで、このような動作をするプログラムカウンタ３０２の周波数判定結果を示す出力信号としては、次のようになる。すなわち、プログラムカウンタ３０２に入力されるイネーブル信号ENの幅は、判定基準信号ｆ０の周波数をｆLow とすると１／ｆLow となる。電流制御発振部１０１Ａから出力される出力発振信号Ｖout は発振周波数ｆcco であるから、発振器周期１／ｆcco ごとにエッジがプログラムカウンタ３０２に入力されるため、プログラムカウンタ３０２、イネーブル信号ENが有効（Ｈレベル）である期間（イネーブル信号幅と称する）にカウントされる値（カウント値）は、イネーブル信号幅＝判定基準信号ｆ０の１周期分であるから、発振周波数ｆcco ＝発振周波数ｆosciとすると、式（３−１）のように表される。
【０１８０】
ここで、プログラムカウンタ３０２は、分周比Ｍが入力されていたとき、式（３−１）で示されるカウント値が、分周比Ｍよりも大きかった場合は“１：Ｈレベル”を（式（３−２））、分周比Ｍよりも小さかった場合は“０：Ｌレベル”を（式（３−３））、出力端子３０２_4から出力する。なお、カウント値が分周比Ｍよりも大きくなる場合は、イネーブル信号ENが立ち下がる前（たとえばｔ１４の前）に、プログラムカウンタ３０２の出力がＨになる。
【０１８１】
このことは、プログラムカウンタ３０２は、電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数ｆcco （＝発振周波数ｆosci）の大小を判定することを意味し、Ｍ・ｆLow は判定基準周波数であることが分かる。したがって、分周比Ｍを分周比Ｍ１と分周比Ｍ２の何れかに切り替えることで、判定基準周波数を判定基準周波数ｆ１と判定基準周波数ｆ２の何れかに切り替えることができる。これによって、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければプログラムカウンタ３０２は“１：Ｈレベル”を周波数比較結果ｆcompとして出力し、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも低ければプログラムカウンタ３０２は“０：Ｌレベル”を周波数比較結果ｆcompとして出力する。
【０１８２】
【数３】
2008072166.tif 000005
【０１８３】
ここで、プログラムカウンタ３０２に対する分周比Ｍは、図９から分かるように、判定基準周波数ｆ１に対応する分周比Ｍ１と判定基準周波数ｆ２に対応する分周比Ｍ２を、マルチプレクサ３０４で切り替えて実行する。
【０１８４】
これは、前述の図７および図８にて説明したように、ゲイン特性情報取得部１０７Ａは、発振周波数ｆcco を２種類の判定基準周波数ｆ１，ｆ２に一致させるために、マルチプレクサ３０４にて、判定基準周波数ｆ１，ｆ２を補正処理の中で切り替える必要があるからである。
【０１８５】
ところで、前述のように、プログラムカウンタ３０２は、図１０に示したように、イネーブル信号ENが有効な計測期間（周波数探索時間）にカウントされる値が分周比Ｍより大きいか、小さいかを判断して結果を出力する。
【０１８６】
しかしながら、計測時間とプログラムカウンタ３０２の出力の関係を図１１に示すように、たとえ、発振周波数ｆcco が安定に達していたとしても、イネーブル信号ENが立ち上がる時刻または立ち下る時刻に電流制御発振部１０１Ａのエッジが重なった場合には、プログラムカウンタ３０２は、その判定を誤る可能性がある。
【０１８７】
たとえば、ｆLow ＝５ＭHzで電流制御発振部１０１Ａの発振周波数ｆcco が８００ＭHz近傍である場合を考えると、プログラムカウンタ３０２は、図１２に示すようなカウント値を取ることになる。ここで、図１２（Ａ）は、分周比Ｍ＝１６０にしたときのプログラムカウンタ３０２の判定ミス区間と判定基準周波数との関係を示し、図１２（Ｂ）は、分周比Ｍ＝１６１にしたときのプログラムカウンタ３０２の判定ミス区間と判定基準周波数との関係を示す。
【０１８８】
具体的には、プログラムカウンタ３０２の判定基準周波数を８００ＭHzと設定する場合、ｆLow ＝５ＭHzであるので分周比Ｍ＝１６０とすると、図１２（Ａ）に示すように、発振周波数ｆcco が７９５ＭHz，７９５ＭHz＜ｆcco ＜８００ＭHzのときにプログラムカウンタ３０２が１６０をカウントし、８００ＭHz以上であると間違った判定をする場合もあることが分かる。逆に、８００ＭHzのときは１５９をカウントしてしまい、８００ＭHzよりも低いと判定する場合もある。これは、プログラムカウンタ３０２の実際の判定基準周波数が７９５ＭHzに移動したと考えることができる。
【０１８９】
また、分周比Ｍ＝１６１とすると、図１２（Ｂ）に示すように、プログラムカウンタ３０２が間違った判定をする区間は８００ＭHz〜８０５ＭHzに移動し、発振周波数ｆcco が８００ＭHzよりも小さいときに間違った判定をすることはなくなるため、同様に判定基準周波数が８００ＭHzであると考えることができる。
【０１９０】
よって、周波数比較部１７０のマルチプレクサ３０４にてプログラムカウンタ３０２に対して分周比Ｍを設定をする場合には、判定基準周波数を閾値周波数ｆth（reshold ）とすると、式（４）のように分周比Ｍを設定する必要がある。
【０１９１】
【数４】
2008072166.tif 000006
【０１９２】
＜比較結果保持部の構成例と動作＞
図１３〜図１９は、周波数比較結果保持部１７２_1，１７２_2（纏めて１７２で記す）の構成例と動作を説明する図である。ここで、図１３は、周波数比較結果保持部１７２の詳細な構成例を示す図である。図１４は、周波数比較結果保持部１７２を構成するセット信号生成部４１０の詳細な構成例を示す図である。図１５は、図１４に示すセット信号生成部４１０の詳細な構成例において使用されるＤ型のフリップフロップ（以下ＤＦＦとも記す）の構成例を示す図である。
【０１９３】
図１６は、周波数２分探索の処理サイクルを判定基準信号ｆ０の１クロック分とする場合におけるセット信号生成部４１０の動作を説明するタイミングチャート（Ｎ＝１０で例示）である。図１７は、周波数２分探索の処理サイクルを判定基準信号ｆ０の２クロック分とする場合における図１４に示す構成のセット信号生成部４１０の動作を説明するタイミングチャート（Ｎ＝１０で例示）である。
【０１９４】
図１８は、周波数比較結果保持部１７２を構成するデータ保持部４６０，４８０の１ビット分の構成要素の詳細を示す図である。図１９は、周波数２分探索の処理サイクルを判定基準信号ｆ０の２クロック分とする場合における周波数比較部１７０と周波数比較結果保持部１７２の全体動作を説明するタイミングチャートである。
【０１９５】
図１３に示すように、周波数比較結果保持部１７２は、インバータ４０４，４０６と、ビットの重付けの切替えタイミングを規定する信号の大元となるビット別のセット信号を生成するセット信号生成部４１０とを備えている。セット信号生成部４１０は、入力されたクロック信号をカウントする２進カウンタ部４１２を備えるとともに、２進カウンタ部４１２のカウント出力を使って、ビット別のセット信号を順次生成するようになっている。カウント出力を使ってビット別のセット信号を生成するに当たっては、ゲート回路の組合せやシフトレジスタ構成や、その他の論理回路を用いる。
【０１９６】
また、周波数比較結果保持部１７２は、セット信号生成部４１０から出力されたセット信号Ｓを取り込んで記憶するビット別に設けられた１段目のデータ保持部４６０と、１段目のデータ保持部４６０の出力データをビットの重付けの切替えタイミングを規定するビット切替信号として使用し、当該ビット切替信号のビットの重付けの切替えタイミングに同期して、周波数比較部１７０からの周波数比較結果ｆcompを取り込み記憶するビット別に設けられた２段目のデータ保持部４８０とを備えている。
【０１９７】
１段目のデータ保持部４６０から出力される出力データは、ビットの重付けの切替えタイミングを規定するビット切替信号として利用される。すなわち、第１例の周波数比較結果保持部１７２の構成では、２進カウンタ部４１２およびゲート回路４２０を具備したセット信号生成部４１０とデータ保持部４６０とによって、ビットの重付けの切替えタイミングを規定するビット別のビット切替信号を順次生成するビット切替信号生成部が構成される。データ保持部４６０は、セット信号生成部４１０から出力されたセット信号Ｓの最初の立上りエッジでセット信号Ｓを取り込み記憶し、その後のセット信号Ｓの立上りエッジを無視することで、ビット切替信号を順次生成する、パルス信号整形部の機能を持つ。
【０１９８】
インバータ４０４には、図示を割愛した判定基準信号生成部から供給される周波数ｆLow の判定基準信号ｆ０が入力され、これを論理反転した信号（反転判定基準信号ｘｆ０と称する）をセット信号生成部４１０に供給する。インバータ４０６には、図示を割愛した補正処理動作を制御する制御部から供給される外部信号としての反転リセット信号xResetが入力され、これを論理反転した信号（リセット信号Reset と称する）をセット信号生成部４１０やデータ保持部４６０，４８０に供給する。なお、反転リセット信号xResetのＬレベルからＨレベルへの遷移は、判定基準信号ｆ０の立上りエッジに同期しているものとする。
【０１９９】
データ保持部４６０，４８０は、判定基準周波数ごとのＮ回の周波数２分探索に対応するように、それぞれＮ個が併設されている。ここで、本実施形態の周波数比較結果保持部１７２においては、１段目のデータ保持部４６０としてはＲＳラッチを使用し、２段目のデータ保持部４８０としてはＤ型のフリップフロップ（ＤＦＦ）を使用している。
【０２００】
＜セット信号生成部の詳細＞
セット信号生成部４１０は、たとえば、図１４にその構成例を示すように、２進カウンタ部４１２と、２進カウンタ部４１２のカウント出力を論理演算することで、ビット別のデータ保持部４６０に供給する各セット信号Ｓ［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）を生成するゲート回路４２０とを有する。
【０２０１】
２進カウンタ部４１２は、図示のように、Ｄ型のフリップフロップ（ＤＦＦ）４１４を縦続配置し、ダウンカウント動作をするように段間を接続している。ＤＦＦ４１４の縦続配置数は、ビット数Ｎに応じて決定するが、たとえば、Ｎ＝１０のときには、図示のように、５段構成にする。
【０２０２】
具体的には、先ず、各段のＤＦＦ４１４は、反転出力端子ｘＱとデータ入力端子Ｄとを直接に接続している。１段目のＤＦＦ４１４のクロック入力端子CKには周波数ｆLow の判定基準信号ｆ０をインバータ４０４で論理反転した反転判定基準信号ｘｆ０を入力する。２段目以降は、前段のＤＦＦ４１４の非反転出力端子Ｑから出力されたカウント出力を後段のＤＦＦ４１４のクロック入力端子CKに供給するようにする。各ＤＦＦ４１４は、クロック入力端子CKの立上りエッジでデータ入力端子Ｄの状態を非反転出力端子Ｑに出力し、データ入力端子Ｄの状態を論理反転したものを反転出力端子ｘＱから出力する。この点は、一般的なＤＦＦの場合と同様である。
【０２０３】
各段のＤＦＦ４１４のリセット端子Ｒには、反転リセット信号xResetがインバータ４０６を介してリセット信号Reset とされて入力される。各段のＤＦＦ４１４は、リセット端子Ｒに入力されたリセット信号ResetがＨレベルのときには、非反転出力端子ＱをＨレベル、反転出力端子ｘＱをＬレベルにする（リセットする）。この点は、一般的なＤＦＦの場合、リセット時に、非反転出力端子ＱをＬレベル、反転出力端子ｘＱをＨレベルにするの異なる。
【０２０４】
たとえば、各段のＤＦＦ４１４は、図１５にその詳細構成例を示すように、入力データＤを反転するインバータ９８２と、リセット信号を反転するインバータ９８４と、２入力型のＮＡＮＤゲート９８５と、クロック信号CKを反転するインバータ９８８と、オン／オフスイッチ（以下単にスイッチと称する）９８３，９８７とを備える。
【０２０５】
インバータ９８４の出力はＮＡＮＤゲート９８５の一方の入力に接続されている。ＮＡＮＤゲート９８５の他方の入力は、スイッチ９８３を介してインバータ９８２の出力に接続されるとともに、スイッチ９８７を介してインバータ９８６の出力に接続される。また、ＮＡＮＤゲート９８５の出力は、インバータ９８６の入力に接続される。
【０２０６】
ＮＡＮＤゲート９８５のインバータ９８４側の入力がＨレベルで、かつスイッチ９８７がオンした状態で、ＮＡＮＤゲート９８５とインバータ９８６によってメモリ回路（ラッチ）が構成されるようになっている。
【０２０７】
また、各段のＤＦＦ４１４は、インバータ９９４，９９６，９９８と、オン／オフスイッチ９９１，９９７とを備える。インバータ９９４の出力は、インバータ９９６，９９８の各入力に接続され、インバータ９９６の出力はスイッチ９９７を介してインバータ９９４の入力に接続されている。インバータ９９８の出力は、非反転出力端子Out に接続される。スイッチ９９７がオンした状態でインバータ９９４，９９６によってメモリ回路（ラッチ）が構成されるようになっている。
【０２０８】
クロック入力端子CKは、直接にスイッチ９８７，９９１の制御端子に接続されるとともに、インバータ９８８を介してスイッチ９８３，９９７の制御端子に接続される。ここで、各スイッチ９８３，９８７，９９１，９９７は、制御端子がＬレベル（つまりクロック入力端子CKがＬレベル）のときにオフし、制御端子がＨレベル（つまりクロック入力端子CKがＨレベル）のときにオンするタイプのスイッチである。
【０２０９】
なお、各スイッチ９８３，９８７，９９１，９９７を、制御端子がＬレベル（つまりクロック入力端子CKがＬレベル）のときにオンし、制御端子がＨレベル（つまりクロック入力端子CKがＨレベル）のときにオフするタイプのスイッチとしてもよい。この場合、図示を割愛するが、図１５に示す構成に対して、クロック入力端子CKは、直接にスイッチ９８３，９９７の制御端子に接続されるとともに、インバータ９８８を介してスイッチ９８７，９９１の制御端子に接続されるように修正すればよい（後述する図１８（Ａ）に示す構成を参照）。
【０２１０】
このような構成のＤＦＦ４１４においては、先ず、インバータ９８４へのリセット信号ＲがＨレベルになると、インバータ９８４の出力（すなわちＮＡＮＤゲート９８５の片方の入力）がＬレベルとなることで、ＮＡＮＤゲート９８５のもう片方の入力に拘わらず、その出力がＨレベルとなる。クロック信号CKがＨとなることでスイッチ９９１がオンすると、インバータ９９４，９９８を介することで、非反転出力端子Out がＨレベルとなる。すなわち、データ出力がＨレベルにリセットされる。
【０２１１】
この後に、クロック入力端子CKがＬレベルになると、スイッチ９９１はオフする。このため、リセットＨレベルの供給が停止するが、インバータ９８４，９９６２では、リセットＨレベルを内部に取り込んでいる。すなわち、スイッチ９９７がオンすることで、直前のリセットＨレベルをインバータ９９４で反転しさらにインバータ９９６で反転したデータがスイッチ９９７を介してインバータ９９４まで伝達される。つまり、直前のリセットＨレベルがインバータ９９４，９９６を介して論理反転されて、元の論理状態で入力に戻される。その結果、直前のリセットＨレベルがインバータ９９４，９９６によって保持されることになる。
【０２１２】
また、この後に、インバータ９８４へのリセット信号ＲがＨレベルになると、インバータ９８４の出力（すなわちＮＡＮＤゲート９８５の片方の入力）がＨレベルとなることで、ＮＡＮＤゲート９８５の出力が、ＮＡＮＤゲート９８５のもう片方の入力を反映するようになる。
【０２１３】
たとえば、この時点でクロック入力端子CKがＬレベルにあると、入力側では、入力データＤを内部に取り込んでいる。すなわち、スイッチ９８３がオンすることで、入力データＤをインバータ９８２で反転したデータがスイッチ９８３を介してＮＡＮＤゲート９８５のもう片方の入力まで伝達され、これがＮＡＮＤゲート９８５で論理反転されてＮＡＮＤゲート９８５の出力まで伝達されている。このとき、スイッチ９９１はオフしているので、前述と同様に、直前のリセットＨレベルがインバータ９９４，９９６によって保持され、非反転出力Out はリセットされた状態のままである。
【０２１４】
さらに、クロック入力端子CKがＨレベルに切り替ると、スイッチ９８３，９９７はオフし、スイッチ９８７，９９１はオンする。これにより、インバータ９８４へのインバータ９８２およびスイッチ９８３を介した入力データＤの供給が停止するが、スイッチ９８７がオンすることで、直前のインバータ９８４の出力（すなわち直前の入力データＤの論理レベル）がインバータ９８６を介して論理反転されて入力に戻される。その結果、直前の入力データＤの論理レベルがインバータ９８４，９８６によって保持されることになる。
【０２１５】
また、スイッチ９９１がオンであるので、インバータ９８４の出力である直前の入力データＤの論理レベルがＮＡＮＤゲート９８５の片方の入力に供給される。その結果、直前の入力データＤの論理レベルがＮＡＮＤゲート９８５によって論理反転され、さらにインバータ９９８によって論理反転されることで、直前の入力データＤの論理レベルが、そのまま非反転出力Out に現われる。
【０２１６】
この後に、クロック入力端子CKがＬレベルに切り替ると、スイッチ９８３，９９７はオンし、スイッチ９８７，９９１はオフする。これにより、入力データＤの論理レベルのＮＡＮＤゲート９８５のもう片方の入力への供給が停止する。しかしながら、このときには、スイッチ９８７がオンすることで、インバータ９８６は、直前のＮＡＮＤゲート９８５の出力状態を反転してＮＡＮＤゲート９８５のもう片方の入力に供給するようになる。よって、ＮＡＮＤゲート９８５の出力は直前のＮＡＮＤゲート９８５の出力状態を維持したままとなる。
【０２１７】
このとき、スイッチ９９１がオン、スイッチ９９７がオフとなっているので、さらにインバータ９９４，９９８を介して、ＮＡＮＤゲート９８５の直前の出力状態が、そのまま非反転出力Out に現われる。よって、ＮＡＮＤゲート９８５，インバータ９８９で保持されたデータ入力の論理レベルが、そのまま非反転出力Out に現われる。
【０２１８】
この後に、クロック入力端子CKがＬレベルに切り替ると、スイッチ９９１はオフし、スイッチ９９７はオフする。これにより、ＮＡＮＤゲート９８５の出力状態のインバータ９９４への供給が停止する。しかしながら、このときには、スイッチ９９７がオンすることで、インバータ９９６は、直前のインバータ９９４の出力状態を反転してインバータ９９４の入力に供給するようになる。よって、インバータ９９４の出力は直前のインバータ９９４の出力状態を維持したままとなる。よって、クロック入力端子CKがＬレベルに切り替っても、ＮＡＮＤゲート９８５，インバータ９８９で保持された直前のデータ入力の論理レベルが、そのまま非反転出力Out に現われ続ける。
【０２１９】
よって、このような構成のＤＦＦ４１４では、クロック入力端子CKがＬレベルからＨレベルになるエッジに同期して、入力データＤを取り込み、リセット端子Ｒへのリセット信号Reset がＨレベルになるまで、そのデータを保持し続ける。
【０２２０】
ゲート回路４２０は、ＡＮＤゲート４２２，４２４，４２６，４２８，４３０，４３２を有する。ＡＮＤゲート４２２，４２４，４２６，４３０，４３２は、２入力タイプであり、ＡＮＤゲート４２８は、３入力タイプである。
【０２２１】
セット信号生成部４１０は、周波数比較結果保持部１７２に入力される周波数ｆLow の判定基準信号ｆ０をカウントクロックとして、その判定基準信号ｆ０の立下りエッジ（反転判定基準信号ｘｆ０の立上りエッジ）で２進カウンタ部４１２により２進カウント動作をし、そのカウント結果を受けて、後段の各データ保持部４６０の各セット入力端子Ｓに供給するセット信号Ｓ［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）を生成する。
【０２２２】
データ保持部４６０では、判定基準信号ｆ０の立下りエッジ（反転判定基準信号ｘｆ０の立上りエッジ）に同期し、周波数ｆLow の判定基準信号ｆ０の所定クロック分ずつ、上位ビットから順にその非反転出力ｘＱをＨレベルにしていく。
【０２２３】
このため、セット信号生成部４１０では、各段のＤＦＦ４１４の出力を利用して、ビット別の各データ保持部４６０の各セット入力端子Ｓへのセット信号Ｓ［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）の最初のアクティブレベル（本例ではＨレベル）が、周波数ｆLow の判定基準信号ｆ０の所定クロック分ずつシフトしていくようにする。
【０２２４】
ここで、「所定クロック分ずつシフト」するに当たっての所定クロック数は、周波数２分探索における周波数整定期間と周波数探索期間を合成した１つの処理サイクルを何クロック分にするかに合わせて設定する。たとえば、周波数２分探索の１つの処理サイクルを判定基準信号ｆ０の１クロック分にする場合には１クロック分ずつシフトするし、周波数２分探索の１つの処理サイクルを判定基準信号ｆ０の２クロック分にする場合（図１０に示した事例の場合）には２クロック分ずつシフトする。
【０２２５】
一例として、図１６のタイミングチャート（図ではＮ＝１０）に示すように、リセット信号Reset がＬレベルになることでリセットが解除された後の判定基準信号ｆ０の“１＋＃”個目の立下りエッジに同期して、データ保持部４６０_N-#のセット入力端子Ｓに供給するセット信号Ｓ［Ｎ−＃］がＨレベルに遷移するように、セット信号Ｓ［Ｎ−＃］の最初にＨレベルになるタイミングを１クロック分ずつシフトする。
【０２２６】
ここで、本実施形態のゲイン特性情報取得部１０７Ａは、周波数２分探索を実行する処理サイクルに合わせて、セット信号Ｓ［Ｎ−＃］の最初にＨレベルになるタイミングを合わせればよく（図１６に示した例では、判定基準信号ｆ０の１クロック分ずつシフト）、それ以降にＨになるパルスがあっても、何ら不都合はない。
【０２２７】
ただし、本実施形態では、図１０に示したように、イネーブル信号EN（判定基準信号ｆ０を１／２分周したもの）の立下りエッジで周波数の高／低を周波数比較部１７０にて判定し、その結果に応じて目標周波数になるように電流制御発振部１０１Ａを制御し、次のサイクルでのイネーブル信号ENの立下りエッジでその制御結果の周波数の高／低を判定する必要がある。
【０２２８】
このことを踏まえると、周波数２分探索を実行する１サイクルは、判定基準信号ｆ０の１サイクル分ではなく、イネーブル信号ENの１サイクル分とすることが好ましく、結局の所、判定基準信号ｆ０の２サイクル分であることが好ましいことになると考えられる。これに対処するには、セット信号生成部４１０は、セット信号Ｓ［Ｎ−＃］の最初にＨレベルになるタイミングを、１クロック分ずつシフトするのではなく、２クロック分ずつシフトする必要があると考えられる。
【０２２９】
このための仕組みとして、図１４に示すセット信号生成部４１０において、ゲート回路４２０は、先ず、２段目のＤＦＦ４１４_2の反転出力ｘＱ２をそのままセット信号Ｓ［Ｎ−１：本例では９］として出力する。また、３段目のＤＦＦ４１４_3の反転出力ｘＱ３をそのままセット信号Ｓ［Ｎ−２：本例では８］として出力する。また、２段目のＤＦＦ４１４_2の反転出力ｘＱ２と３段目のＤＦＦ４１４_3の反転出力ｘＱ３とのＡＮＤゲート４２２による論理積をセット信号Ｓ［Ｎ−３：本例では７］として出力する。
【０２３０】
また、４段目のＤＦＦ４１４_4の反転出力ｘＱ４をそのままセット信号Ｓ［Ｎ−４：本例では６］として出力する。また、２段目のＤＦＦ４１４_2の反転出力ｘＱ２と４段目のＤＦＦ４１４_4の反転出力ｘＱ４とのＡＮＤゲート４２４による論理積をセット信号Ｓ［Ｎ−５：本例では５］として出力する。また、３段目のＤＦＦ４１４_3の反転出力ｘＱ３と４段目のＤＦＦ４１４_4の反転出力ｘＱ４とのＡＮＤゲート４２６による論理積をセット信号Ｓ［Ｎ−６：本例では４］として出力する。また、２段目のＤＦＦ４１４_2の反転出力ｘＱ２と３段目のＤＦＦ４１４_3の反転出力ｘＱ３と４段目のＤＦＦ４１４_4の反転出力ｘＱ４とのＡＮＤゲート４２８による論理積をセット信号Ｓ［Ｎ−７：本例では３］として出力する。
【０２３１】
また、５段目のＤＦＦ４１４_5の反転出力ｘＱ５をそのままセット信号Ｓ［Ｎ−８：本例では２］として出力する。また、２段目のＤＦＦ４１４_2の反転出力ｘＱ２と５段目のＤＦＦ４１４_5の反転出力ｘＱ５とのＡＮＤゲート４３０による論理積をセット信号Ｓ［Ｎ−９：本例では１］として出力する。また、３段目のＤＦＦ４１４_3の反転出力ｘＱ３と５段目のＤＦＦ４１４_5の反転出力ｘＱ５とのＡＮＤゲート４３２による論理積をセット信号Ｓ［Ｎ−１０：本例では０］として出力する。
【０２３２】
このような構成のゲート回路４２０を設けることで、図１７のタイミングチャート（図ではＮ＝１０）に示すように、リセット信号Reset がＬレベルになることでリセットが解除された後の判定基準信号ｆ０の“１＋＃”個目の立下りエッジに同期して、データ保持部４６０_N-#のセット入力端子Ｓに供給するセット信号Ｓ［Ｎ−＃］がＨレベルに遷移するように、セット信号Ｓ［Ｎ−＃］の最初にＨレベルになるタイミングを２クロック分ずつシフトするようになる。
【０２３３】
＜１段目のデータ保持部の詳細＞
ＲＳラッチで構成された各ビット別のデータ保持部４６０は、セット信号生成部４１０のＮビットのセット信号が、ビット別に対応するように、セット入力端子Ｓに入力される。たとえば、セット信号生成部４１０の最上位ビット（ＭＳＢ）のセット信号は、最上位ビット（ＭＳＢ）を担当するデータ保持部４６０のセット入力端子Ｓに入力され、以下順に、セット信号生成部４１０の下位ビット（ＭＳＢ−％：％は１、２，…）のセット信号は、下位ビット（ＭＳＢ−％：％は１、２，…）を担当するデータ保持部４６０のセット入力端子Ｓに入力される。また、各データ保持部４６０は、反転リセット信号xResetがインバータ４０６を介してリセット信号Reset とされてから各リセット入力端子Ｒに共通に入力される。
【０２３４】
１段目のデータ保持部４６０として使用されるＲＳラッチは、図１８（Ａ）に示すように、セット信号Ｓを反転するインバータ４６２と、リセット信号Ｒを反転するインバータ４６４と、２つの２入力型のＮＡＮＤゲート４６６，４６８とを有する。
【０２３５】
ＮＡＮＤゲート４６６は、一方の入力にインバータ４６２の出力（すなわちセット信号Ｓの反転信号ｘＳ）が入力され、他方の入力にＮＡＮＤゲート４６８の出力（すなわちセット出力の反転信号ｘＱ）が入力される。ＮＡＮＤゲート４６８は、一方の入力にインバータ４６４の出力（すなわち反転出力信号ｘＲ）が入力され、他方の入力にＮＡＮＤゲート４６６の出力（すなわち非反転出力信号Ｑ）が入力される。
【０２３６】
ビット別の各データ保持部４６０の各出力端子Out から出力されるデータ（セット出力）は、対応するビット別の各データ保持部４８０の各クロック入力端子CKへのクロック信号として使用されるとともに、ＤＡ変換部１７４Ａ_1，１７４Ａ_2（纏めて１７４Ａと記す）の対応するビット別の各制御信号 Control［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）として使用される。
【０２３７】
このような構成のデータ保持部４６０の動作における真理値表は、図１８（Ｂ）に示す通りである。たとえば、セット信号Ｓおよびリセット信号Ｒがともに“０；Ｌレベル”であるときには、非反転出力端子である出力端子Out と反転出力端子は、直前の状態を維持する、つまり、出力データは不変である。また、セット信号Ｓが“０；Ｌレベル”であるときにリセット信号Ｓが“１；Ｈレベル”になると、非反転出力端子である出力端子Out は“０；Ｌレベル”、反転出力端子は“１；Ｈレベル”になり、出力論理状態がリセットされる。
【０２３８】
また、リセット信号Ｓが“０；Ｌレベル”であるときにセット信号Ｓが“１；Ｈレベル”になると、非反転出力端子である出力端子Out は“１；Ｈレベル”、反転出力端子は“０；Ｌレベル”になり、出力論理状態がセットされる。なお、セット信号Ｓおよびリセット信号Ｒがともに“１；Ｈレベル”であるときは、非反転出力端子である出力端子Out と反転出力端子がともに、“１；Ｈレベル”になるが、通常は、この状態を禁止状態として取り扱う。
【０２３９】
よって、このようなＲＳラッチで構成された１段目の各データ保持部４６０は、リセット入力端子ＲがＨレベルとされることで、セット出力端子Out をＬレベルにする（つまりリセットする）。そして、リセット入力端子ＲがＬレベルの状態で、２進カウンタ部４１２のビット別の出力（Ｈレベル）を対応するセット入力端子Ｓに取り込むことで、出力端子Out をＨレベルにする。その結果、ビット切替信号の一例である制御信号 Control［Ｎ−＃］がアクティブ（本例ではＨレベル）となるタイミングは、セット信号Ｓ［Ｎ−＃］がリセット後に最初にアクティブ（本例ではＨレベル）となるタイミングと一致する。
【０２４０】
＜２段目のデータ保持部の詳細＞
ＤＦＦで構成された各ビット別のデータ保持部４８０は、ビット別に、１段目のデータ保持部４６０の出力データがクロック入力端子CKにクロック信号Clockとして入力される。たとえば、最上位ビット（ＭＳＢ）を担当するデータ保持部４６０のデータ出力は、最上位ビット（ＭＳＢ）を担当するデータ保持部４８０のクロック入力端子CKに入力され、以下順に、下位ビット（ＭＳＢ−％：％は１、２，…）を担当するデータ保持部４６０のデータ出力は、下位ビット（ＭＳＢ−％：％は１、２，…）を担当するデータ保持部４８０のクロック入力端子CKに入力される。
【０２４１】
また、ＤＦＦで構成された各データ保持部４８０は、周波数比較部１７０からの周波数比較結果ｆcompが、データ入力端子Ｄに共通に入力される。また、各データ保持部４８０は、反転リセット信号xResetがインバータ４０６を介してリセット信号Reset とされてから各リセット端子Ｒに共通に入力される。
【０２４２】
ビット別の各データ保持部４８０の各出力端子Out から出力されるデータ（周波数比較結果ｆcompを反映したもの）は、ＤＡ変換部１７４Ａの対応するビット別の各アップ・ダウン信号UpDown［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）として使用される。
【０２４３】
２段目のデータ保持部４８０として使用されるＤＦＦは、図１８（Ａ）に示すように、周波数比較結果ｆcompを反転するインバータ４８２と、インバータ４８５，４８６，４８８と、オン／オフスイッチ（以下単にスイッチと称する）４８３，４８７とを備える。
【０２４４】
インバータ４８２の出力とインバータ４８５の入力との間にスイッチ４８３が配されている。インバータ４８５の出力は、インバータ４８６の入力に接続され、インバータ４８６の出力はスイッチ４８７を介してインバータ４８５の入力に接続されている。
【０２４５】
スイッチ４８７がオンした状態でインバータ４８５，４８６によってメモリ回路（ラッチ）が構成されるようになっている。
【０２４６】
また、データ保持部４８０は、リセット信号Ｒを反転するインバータ４９２と、２入力型のＮＡＮＤゲート４９４と、インバータ４９６，４９８と、オン／オフスイッチ（以下単にスイッチと称する）４９１，４９７を備える。
【０２４７】
インバータ４９２の出力はＮＡＮＤゲート４９４の一方の入力に接続されている。ＮＡＮＤゲート４９４の他方の入力は、スイッチ４９１を介してインバータ４８５の出力に接続されるとともに、スイッチ４９７を介してインバータ４９６の出力に接続される。また、ＮＡＮＤゲート４９４の出力は、インバータ４９６，４９８の各入力に接続される。インバータ４９８の出力は、データ出力端子Out に接続される。
【０２４８】
ＮＡＮＤゲート４９４のインバータ４９２側の入力がＨレベルで、かつスイッチ４９７がオンした状態で、ＮＡＮＤゲート４９４とインバータ４９６によってメモリ回路（ラッチ）が構成されるようになっている。
【０２４９】
クロック入力端子CKは、直接にスイッチ４８３，４９７の制御端子に接続されるとともに、インバータ４８８を介してスイッチ４８７，４９１の制御端子に接続される。ここで、各スイッチ４８３，４８７，４９１，４９７は、制御端子がＬレベル（つまりクロック入力端子CKがＬレベル）のときにオンし、制御端子がＨレベル（つまりクロック入力端子CKがＨレベル）のときにオフするタイプのスイッチである。
【０２５０】
なお、各スイッチ４８３，４８７，４９１，４９７を、制御端子がＬレベル（つまりクロック入力端子CKがＬレベル）のときにオフし、制御端子がＨレベル（つまりクロック入力端子CKがＨレベル）のときにオンするタイプのスイッチとしてもよい。この場合、図１８（Ｃ）に示すように、図１８（Ａ）に示す構成に対して、クロック入力端子CKは、直接にスイッチ４８７，４９１の制御端子に接続されるとともに、インバータ４８８を介してスイッチ４８３，４９７の制御端子に接続されるように修正すればよい。
【０２５１】
このような構成のデータ保持部４８０においては、先ず、インバータ４９２へのリセット信号ＲがＨレベルになると、インバータ４９２の出力（すなわちＮＡＮＤゲート４９４の片方の入力）がＬレベルとなることで、ＮＡＮＤゲート４９４のもう片方の入力に拘わらず、その出力がＨレベルとなり、インバータ４９８を介することで、データ出力端子Out がＬレベルとなる。すなわち、データ出力がリセットされる。
【０２５２】
また、この後に、インバータ４９２へのリセット信号ＲがＬレベルになると、インバータ４９２の出力（すなわちＮＡＮＤゲート４９４の片方の入力）がＨレベルとなることで、ＮＡＮＤゲート４９４の出力が、ＮＡＮＤゲート４９４のもう片方の入力を反映するようになる。
【０２５３】
たとえば、この時点でクロック入力端子CKがＬレベルにあると、スイッチ４８３，４９７はオンしスイッチ４８７，４９１はオフしている。よって、先ず、インバータ４９６は、リセット時のＮＡＮＤゲート４９４の出力（Ｈレベル）を反転してＮＡＮＤゲート４９４のもう片方の入力にＬレベルを供給するようになる。よって、ＮＡＮＤゲート４９４の出力はＨレベルを維持したままとなり、データ出力がリセットされた状態のままである。
【０２５４】
このとき、入力側では、周波数比較結果ｆcompを内部に取り込んでいる。すなわち、スイッチ４８３がオンすることで、周波数比較結果ｆcompをインバータ４８２で反転したデータがスイッチ４８３を介してインバータ４８５まで伝達されている。スイッチ４８７，４９１はオフであるので、周波数比較結果ｆcompの論理レベルがそのままインバータ４８５の出力に現われた状態にある。
【０２５５】
この後に、クロック入力端子CKがＨレベルに切り替ると、スイッチ４８３，４９７はオフし、スイッチ４８７，４９１はオンする。これにより、インバータ４８５へのインバータ４８２およびスイッチ４８３を介した周波数比較結果ｆcompの供給が停止するが、スイッチ４８７がオンすることで、直前のインバータ４８５の出力（すなわち直前の周波数比較結果ｆcompの論理レベル）がインバータ４８６を介して論理反転されて入力に戻される。その結果、直前の周波数比較結果ｆcompの論理レベルがインバータ４８５，４８６によって保持されることになる。
【０２５６】
また、スイッチ４９１がオンであるので、インバータ４８５の出力である直前の周波数比較結果ｆcompの論理レベルがＮＡＮＤゲート４９４の片方の入力に供給される。その結果、直前の周波数比較結果ｆcompの論理レベルがＮＡＮＤゲート４９４によって論理反転され、さらにインバータ４９８によって論理反転されることで、直前の周波数比較結果ｆcompの論理レベルが、そのままデータ出力端子Out に現われる。
【０２５７】
この後に、クロック入力端子CKがＬレベルに切り替ると、スイッチ４８３，４９７はオンし、スイッチ４８７，４９１はオフする。これにより、周波数比較結果ｆcompの論理レベルのＮＡＮＤゲート４９４の片方の入力への供給が停止する。しかしながら、このときには、スイッチ４９７がオンすることで、インバータ４９６は、直前のＮＡＮＤゲート４９４の出力状態を反転してＮＡＮＤゲート４９４のもう片方の入力に供給するようになる。よって、ＮＡＮＤゲート４９４の出力は直前のＮＡＮＤゲート４９４の出力状態を維持したままとなる。よって、クロック入力端子CKがＬレベルに切り替っても、直前の周波数比較結果ｆcompの論理レベルが、そのままデータ出力端子Out に現われ続ける。
【０２５８】
よって、このようなＤＦＦで構成された２段目の各データ保持部４８０は、データ保持部４６０のセット出力がＬレベルからＨレベルになるエッジをビットの重付けの切替えタイミングとして取り扱って周波数比較部１７０からの周波数比較結果ｆcompを取り込み、リセット端子Ｒへのリセット信号Reset がＨレベルになるまで、そのデータを保持し続ける。データ保持部４８０が保持しているデータは、データ出力端子Out から出力される。
【０２５９】
このように、本実施形態の周波数比較結果保持部１７２においては、２段目のデータ保持部４８０として使用するＤＦＦは、図１８に示すようなスタティックなラッチ（インバータ４８２，４８５で構成されたメモリ回路およびＮＡＮＤゲート４９４およびインバータ４９６で構成されたメモリ回路）を用いるタイプの回路としており、ビットごとにメモリ回路に記憶された周波数比較部１７０の周波数比較結果ｆcompは、リセット信号Ｒが再び入力されるまで保持され続けるようになっている。
【０２６０】
図１９に、図１０に対応する、周波数２分探索の処理サイクルを判定基準信号ｆ０の２クロック分とする場合における、周波数比較部１７０と周波数比較結果保持部１７２の全体の動作を示すタイミングチャートを示す。図１９から分かるように、周波数比較結果ｆcompを表わすビット別のアップ・ダウン信号UpDownは、ＭＳＢ側から順に出力されて行くことになる。
【０２６１】
ここで、周波数比較部１７０と周波数比較結果保持部１７２は同じ周波数ＦLow の判定基準信号ｆ０が入力されて動作するようになっているため、完全に同期して動作するようにしている。加えて、前述のように、周波数比較部１７０は、判定基準信号ｆ０の立上りエッジに同期して動作するイネーブル信号ENに合わせて動作するようにしているので判定基準信号ｆ０の立上りエッジで動作するようになっており、これに対して周波数比較結果保持部１７２は判定基準信号ｆ０の立下りエッジで動作させるようにしている。
【０２６２】
これにより、図１９に示すように、判定基準信号ｆ０の立上りエッジに同期したイネーブル信号ENの立下りエッジで周波数比較結果ｆcompを確定させた後に、判定基準信号ｆ０の立下りエッジに同期してデータ保持部４６０から発せられるビット切替信号のエッジで周波数比較結果ｆcompの論理状態を取り込むことができ、周波数比較結果ｆcompの取り込みに関して、タイミングによる誤動作が起こらないようにしている。
【０２６３】
なお、ここで示した例は、周波数２分探索の処理サイクルを判定基準信号ｆ０の２クロック分にした例であるが、周波数２分探索の処理サイクルを判定基準信号ｆ０の１クロック分にする場合でも、たとえばゲート遅延を利用するなどしてセット信号がＨレベルになる時点を判定基準信号ｆ０の立下りエッジよりも少し遅らせることで、周波数比較結果ｆcompの取り込みに関してタイミングによる誤動作が起こらないようにすることができる。
【０２６４】
＜ＤＡ変換部の構成例と動作；第１実施形態＞
図２０は、電流出力型のＤＡ変換部１７４Ａの詳細な構成例を示す図である。なお、ここでは基本形を示すが、好ましくは、後述の図２４に示すものを使用する。
【０２６５】
図２０に示すように、ＤＡ変換部１７４Ａは、ビット別に対応するＮ（Ｎは、２分探索のＮ回に対応する）本のソース電流源５０２とＮ本のシンク電流源５０４と、各電流源５０２，５０４の出力を選択的に合成するための出力スイッチ５０６，５０８と、各電流源５０２，５０４の出力スイッチ５０６，５０８のオン／オフ動作を制御することで、１ビット電流源５０１がソースおよびシンクの何れの動作モードになるかを切り替える切替部５１０とを備えている（図では最上位ビットＭＳＢについてのみ参照子を付す）。ここで、各出力スイッチ５０６，５０８は、制御端子がＬレベルのときにオフし、制御端子がＨレベルのときにオンするタイプのスイッチである。
【０２６６】
各ソース電流源５０２は、一方が電源側に接続され他方のソース側が出力スイッチ５０６に接続されている。各シンク電流源５０４は、一方が基準電位（接地電位GND ）に接続され他方のシンク側が出力スイッチ５０８に接続されている。
【０２６７】
ビット別の各出力スイッチ５０６のソース電流源５０２とは反対側と、対応するビット別の各出力スイッチ５０８のシンク電流源５０４とは反対側とが接続されるとともに、その接続点が、全てのビットで共通に電流出力端子１７４Ａ_outに接続されている。各ビットの電流加算結果がＤＡ出力信号として電流出力端子１７４Ａ_outから出力されるようになっている。ＤＡ出力信号は、ＤＡ変換部１７４Ａ_1であれば出力電流信号Ｉout_1 となるし、ＤＡ変換部１７４Ａ_2であれば出力電流信号Ｉout_2 となる。
【０２６８】
ビット別の各切替部５１０は、周波数比較結果保持部１７２_1，１７２_2に保持されているデータに応じて出力スイッチ５０６，５０８のオン／オフ動作を制御することで、１ビット電流源５０１がソース電流およびシンク電流の何れを発生するのかを切り替える。
【０２６９】
このための構成として、切替部５１０は、周波数比較結果保持部１７２のデータ保持部４８０から出力される対応するビットのアップ・ダウン信号UpDown［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）を論理反転するインバータ５１２と、２つの２入力型のＡＮＤゲート５１４，５１６を有している。
【０２７０】
ＡＮＤゲート５１４は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］をインバータ５１２で論理反転した信号が入力され、他方の入力端子に周波数比較結果保持部１７２の対応するビットの制御信号 Control［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）が入力され、その出力がソース電流源５０２側の出力スイッチ５０６の制御端子に供給される。ＡＮＤゲート５１６は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］が入力され、他方の入力端子に制御信号 Control［Ｎ−＃］が入力され、その出力がシンク電流源５０４側の出力スイッチ５０８の制御端子に供給される。
【０２７１】
ビット別に、ソース電流源５０２とシンク電流源５０４とは、ビットの重みに対応した同じ電流量をソースもしくはシンクするようになっている。たとえば、最上位ビットについては最大電流量Ｉとし、下位側に行くに連れて、１ビットごとに、その電流量を、１／２（または１／２以上）に減少させるようにする。好ましくは、ＭＳＢをＩとして、以下順に、Ｉ／｛２＾＆｝（＆は、１，２，…，Ｎ−２，Ｎ−１）とする。本例では、スケーリングｘを１／２とし、そのべき乗でビットの重みを付けている。
【０２７２】
また、同じ電流量のソース電流源５０２およびシンク電流源５０４を一組として、制御信号 Controlとアップ・ダウン信号UpDownに基づいて出力スイッチ５０６，５０８を制御することで、制御信号 Controlが有効（Ｈレベル）であるときのみ、一組の電流源５０２，５０４（１ビット電流源５０１とも称する）は、周波数比較結果保持部１７２_1，１７２_2から出力されるアップ・ダウン信号UpDownに基づいてソース電流またはシンク電流のどちらかの電流入出力動作を行なう。
【０２７３】
具体的には、アップ・ダウン信号UpDownがＨレベル、すなわち、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければ、ＡＮＤゲート５１４の出力はＬレベルとなりＡＮＤゲート５１６の出力はＨレベルとなる。これにより、出力スイッチ５０６は、制御端子がＬレベルとなることでオフし、出力スイッチ５０８は、制御端子がＨレベルとなることでオンするので、一組の各電流源５０２，５０４は、シンク動作を行なう。
【０２７４】
これに対して、アップ・ダウン信号UpDownがＬレベル、すなわち、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも低ければ、ＡＮＤゲート５１４の出力はＨレベルとなりＡＮＤゲート５１６の出力はＬレベルとなる。これにより、出力スイッチ５０６は、制御端子がＨレベルとなることでオンし、出力スイッチ５０８は、制御端子がＬレベルとなることでオフするので、一組の各電流源５０２，５０４は、ソース動作を行なう。
【０２７５】
また、先に示した図１９から分かるように、周波数比較結果ｆcompを表わすビット別のアップ・ダウン信号UpDownは、上位ビット（ＭＳＢ）側から順に出力されていくので、ＤＡ変換部１７４Ａも、周波数比較部１７０の周波数比較結果ｆcompに応じて、１ビット電流源５０１（一組の電流源５０２，５０４）を、上位ビット（ＭＳＢ）から順番に動作させていく。
【０２７６】
＜発振ゲイン補正部の動作の詳細＞
図２１は、ゲイン特性情報取得部１０７Ａの全体動作を説明する図である。ここで、図２１は、図１９に示したタイミングチャートに従って動作したときの電流制御発振部１０１Ａの発振周波数ｆcco の収束の様子の一例を示す。
【０２７７】
周波数比較部１７０、周波数比較結果保持部１７２、ＤＡ変換部１７４Ａの回路動作を纏めると、以下の通りである。すなわち、先ず、周波数比較部１７０により周波数比較が実行される都度、ＤＡ変換部１７４Ａの上位ビットから順に１ビット電流源５０１が動作し、周波数比較部１７０による周波数比較結果ｆcompに基づいて電流制御発振部１０１Ａの発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければ低くなるように、逆に、低ければ高くなるように、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt を調整するべく、周波数制御電流Ｉosciのソースまたはシンクを行なう。これによって、分周比Ｍ１，Ｍ２によって決めた判定基準周波数ｆ１，ｆ２に電流制御発振部１０１Ａの発振周波数ｆcco は絞り込まれていくことになる。
【０２７８】
このような周波数調整手法を、周波数２分探索法と呼ぶことにする。なお、２分探索を使った周波数探索の従来例として以下の非特許文献４が存在する。しかしながら、本実施形態の２分探索は、基本的な考え方は、この非特許文献４と同じであるが、具体的な仕組みにおいて差異がある。
【０２７９】
【非特許文献４】Kun-Seok Lee ,Eun-Yung Sung,In-Chul Hwang,and Byeong-Ha Park、“Fast AFC technique using a code estimation and binary  search algorithm for wideband frequency synthesis”、Proceedings of ESSCIRC, Grenoble, France, 2005、p181〜184
【０２８０】
たとえば、本実施形態の仕組みにおいては、図２１に示すように、先ず、電流制御発振部１０１Ａは、周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt が多いほど発振周波数ｆcco が高くなる性質を持つものであるとする。
【０２８１】
また、後述するように、理想的には、規定電流源１０９Ａからの規定電流Ｉｎ（＝図３の初期電流Ｉini ）の条件下で求められる周波数（たとえば８００ＭHz）となるべきであるが、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco のばらつきにより、規定電流Ｉｎ（初期電流Ｉini ）のみでは、たとえば８６６ＭHz（初期周波数）で発振しているものとし、このような電流制御発振部１０１Ａの発振周波数ｆcco を、目的とする８００ＭHzに収束させることにする。
【０２８２】
なお、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco は、発振制御電流Ｉcnt の着目する制御範囲内では非線形な特性はなく、一例として、２５６／Ｉ［ＭHz／μＡ］であるものとする。また、ビット別の１ビット電流源５０１の最上位ビットの電流値Ｉは１μＡであるとする。
【０２８３】
この規定電流源１０９Ａの電流値は、標準状態の一例である理想状態（ideal ），２５℃（室温）の条件での、クロック周波数または受信データレートの周波数にＣＣＯの発振周波数が一致する入力電流値である。
【０２８４】
たとえば、周波数比較部１７０の判定基準周波数ｆ１を、収束値の発振周波数ｆcco ＝８００ＭHzとすると、規定電流Ｉｎ（図３の初期電流Ｉini ）での発振周波数ｆcco ＝８６６ＭHz（初期周波数）の方が収束値の発振周波数ｆcco ＝８００ＭHzよりも当然高いため、１回目の探索におけるＤＡ変換部１７４Ａからの出力電流信号Ｉout は、先ずＭＳＢの１ビット電流源５０１による電流Ｉがシンクされ、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt は“Ｉｎ−Ｉ”となり、発振周波数ｆcco は６１０ＭHzになる。
【０２８５】
６１０ＭHzは収束値の発振周波数ｆcco ＝８００ＭHzよりも低いため、２回目の探索におけるＤＡ変換部１７４Ａからの出力電流信号Ｉout においては、“ＭＳＢ−１”の１ビット電流源５０１による電流Ｉ／２がソースされ、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt は“Ｉｎ−Ｉ＋Ｉ／２”となり、発振周波数ｆcco は７３８ＭHzになる。
【０２８６】
７３８ＭHzは収束値の発振周波数ｆcco ＝８００ＭHzよりも低いため、３回目の探索におけるＤＡ変換部１７４Ａからの出力電流信号Ｉout においては、“ＭＳＢ−２”の１ビット電流源５０１による電流Ｉ／４がソースされ、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt は“Ｉｎ−Ｉ＋Ｉ／２＋Ｉ／４”となり、発振周波数ｆcco は８０２ＭHzになる。
【０２８７】
８０２ＭHzは収束値の発振周波数ｆcco ＝８００ＭHzよりも高いため、４回目の探索におけるＤＡ変換部１７４Ａからの出力電流信号Ｉout においては、“ＭＳＢ−３”の１ビット電流源５０１による電流Ｉ／８がシンクされ、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt は“Ｉｎ−Ｉ＋Ｉ／２＋Ｉ／４−Ｉ／８”となり、発振周波数ｆcco は７７０ＭHzになる。
【０２８８】
このような動作を７回繰り返すと、７回判定後に電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt は“Ｉｎ−Ｉ＋Ｉ／２＋Ｉ／４−Ｉ／８＋Ｉ／１６＋Ｉ／３２＋Ｉ／６４”となり、発振周波数ｆcco は７９８ＭHzとなり、収束値（＝判定基準周波数）の発振周波数＝８００ＭHzにかなり近くなる。７回よりも多く判定を繰り返せば、発振周波数ｆcco を限りなく８００ＭHzに近づけることも可能となる。
【０２８９】
さらに、このときのＤＡ変換部１７４Ａから周波数制御入力端子１０１Ａinに供給される出力電流信号Ｉout ＝（−Ｉ＋Ｉ／２＋Ｉ／４−Ｉ／８＋Ｉ／１６＋Ｉ／３２＋Ｉ／６４＋（８回目以降の判定結果）は、デジタルデータ（この場合は１００１０００…）としてＤＡ変換部１７４ＡのＤＦＦで構成されたデータ保持部４８０に記憶されているため、電流制御発振部１０１Ａを８００ＭHzで発振させるための初期電流Ｉini に対する補正分を表わす出力電流信号Ｉout を、周波数２分探索終了後、ゲイン特性情報取得部１０７Ａの周波数比較結果保持部１７２は記憶していることを意味する。
【０２９０】
なお、上記の説明では、電流出力型のＤＡ変換部１７４Ａを構成する１ビット電流源５０１の電流値が、最上位ビットから１ビットごとに１／２になる例を示した。しかしながら、このままでは１ビット電流源５０１の電流値がばらつくと、周波数探索精度が大幅に悪化し、ゲイン補正精度も悪化させてしまう。これを回避するために、電流源スケーリングを１／２より大きくする必要がある。この電流源スケーリングの値は、電流制御発振部１０１Ａの製造ばらつきや温度変化による入力電流−発振周波数変換ゲインＫcco の変化を考慮して決定するのがよい。
【０２９１】
＜電流源スケーリングについて＞
図２２〜図２５は、ＤＡ変換部１７４Ａを構成する各１ビット電流源５０１の電流値に設定する重付けを示す電流源スケーリングの決定方法を説明する図である。ここで、図２２は、電流制御発振部１０１Ａの製造ばらつきや温度変化によって、入力電流−発振周波数変換ゲインＫcco が変化する例を示す図である。図２３は、ＤＡ変換部１７４Ａの必要出力電流レンジを説明する図である。図２４は、スケーリングをｘとしたときのＤＡ変換部１７４Ａの構成を示した図である。図２５は、スケーリングｘにおいて周波数探索精度を最も悪化させる事例を示す図である。
【０２９２】
先ず、図２２において、理想状態（ideal ）は、設計時の電流制御発振部１０１Ａの特性を示し、高速（fast）は、製造後における電流制御発振部１０１Ａを構成するトランジスタの性能が設計時よりも高くなった場合の特性を示し、低速（slow）は、製造後における電流制御発振部１０１Ａを構成するトランジスタの性能が設計時よりも低くなった場合の特性を示す。
【０２９３】
また、図２２においては、設計時と製造後の状態に加えて温度変化をも加味した特性で示している。温度特性としては、理想状態（ideal ）を２５℃（室温）とし、製造後の高速（fast）に対してさらに高速にする方向の温度として−４０℃で示し、また製造後の低速（slow）に対してさらに低速にする方向の温度として１２０℃で示している。
【０２９４】
図中において、２５℃（室温）での理想状態の特性における規定電流源１０９Ａからの規定電流Ｉｎ（ｆcco ，ideal ，２５℃）（以下、Ｉｎ（ｆcco ）と記す）は、その条件下で必要となる発振周波数ｆcco とするための電流値である。
【０２９５】
この場合、図から分かるように、温度変化まで考慮すれば、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco の特性は、設計時に基準となる２５℃（室温）での理想状態の特性から、容易に大きくずれるため、規定電流源１０９Ａの電流値Ｉｎ（初期電流Ｉini ）での電流制御発振部１０１Ａから出力される出力発振信号Ｖout の発振周波数ｆcco もばらつくことになる。これを考慮すると、以下のようにすることが好ましいことになる。
【０２９６】
先ず、ＤＡ変換部１７４Ａが出力する出力電流信号Ｉout の最大値を決定する最上位ビット（ＭＳＢ）を担当する１ビット電流源５０１_N-1の電流値Ｉ_N-1をＩmax 、規定電流源１０９Ａの電流値をＩｎとし、全ての１ビット電流源５０１がシンクした場合とソースした場合の双方を考えると、１つの１ビット電流源５０１と規定電流源１０９Ａでは、おおよそ“−２Ｉmax ＋Ｉｎ：全てがシンク時”から、“２Ｉmax ＋Ｉｎ：全てがソース時”の範囲で電流を可変することができる。なお、Ｉmax は、最上位ビットの周波数制御信号（出力電流信号Ｉout_1 ，Ｉout_2 ）を規定する値Ｓの一例である。
【０２９７】
ここで、図２２から分かるように、発振周波数ｆcco とするために必要となる電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給するべき、２５℃（室温）での理想状態の特性における規定電流源１０９Ａからの規定電流Ｉｎ（ｆcco ）では、他の条件下では発振周波数ｆcco とならず、当然に、発振周波数ｆcco とするためには規定電流Ｉｎとは異なる電流値にする必要がある。たとえば、高速（fast）かつ−４０℃の条件下では、規定電流Ｉｎよりも少ない電流Ｉ（ｆcco ，fast，−４０℃）にすることで目標周波数（たとえば判定基準周波数ｆ１）に一致させる必要があるし、低速（slow）かつ１２０℃の条件下では、規定電流Ｉｎよりも多い電流Ｉ（ｆcco ，slow，１２０℃）にすることで目標周波数に一致させる必要がある。
【０２９８】
ＤＡ変換部１７４Ａでは、これに対応してゲイン補正可能範囲を確保しておくことが必要となるし、発振周波数ｆcco として複数種類に対応するようにするには、当然のごとく、同一のＤＡ変換部１７４Ａが、その複数種類の発振周波数ｆcco について、ゲイン補正可能になっていなければならない。
【０２９９】
たとえば、図２３は、同一のＤＡ変換部１７４Ａにて、発振周波数ｆcco が４００ＭHz，６００ＭHz，８００ＭHzの３種類に対応する場合を例示している。
【０３００】
先にも説明しているが、本実施形態の位相同期部１００においては、標準的あるいは理想的な条件下（本例の場合２５℃（室温）での理想状態の特性下）において、初期電流Ｉini （＝規定電流Ｉｎ）のみで希望とする周波数と同じ発振周波数ｆcco が得られるように、希望とする周波数（＝発振周波数ｆcco ）の別に、「所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini （＝規定電流Ｉｎ）」を設定する。
【０３０１】
したがって、たとえば、デジタルデータ列Ｄinのデータレートが４００ＭHz，６００ＭHz，８００ＭHzの３種類あった場合には、２５℃（室温）での理想状態の特性に対応した規定電流源１０９Ａからの規定電流Ｉｎ（ｆcco ）は、Ｉｎ（４００ＭHz），Ｉｎ（６００ＭHz），Ｉｎ（８００ＭHz）の３種類となり、それぞれについて、高速（fast）かつ−４０℃の条件下での電流Ｉ（ｆcco ，fast，−４０℃）と、低速（slow）かつ１２０℃の条件下での電流Ｉ（ｆcco ，slow，１２０℃）を考え、これに対して、ＤＡ変換部１７４Ａの補正範囲を適合させる必要がある。これらの関係を式で表わすと、式（５）のようになる。
【０３０２】
【数５】
2008072166.tif 000007
【０３０３】
よって、図２３に示す例では、最上位ビット（ＭＳＢ）を担当する１ビット電流源５０１の電流値Ｉ_N-1として、式（５−１）〜式（５−６）を全て満たすことのできる電流Ｉmax を選択しなければならないことになる。
【０３０４】
このようにして、最上位ビット（ＭＳＢ）を担当する１ビット電流源５０１_N-1の電流値Ｉ_N-1（＝Ｉmax ）を決定した後には、下位ビット側の１ビット電流源５０１_N-#（＃は２，３，，…，Ｎ）のそれぞれに設定する電流値Ｉ_N-#と、必要となるビット数Ｎを決定する。
【０３０５】
各電流値Ｉ_N-#に関しては、基本的には、１ビット電流源５０１_N-1の電流値Ｉ_N-1を基準として、各ビットの重みに対応した重付けを行なえばよい。
【０３０６】
一方、必要となるビット数Ｎに関しては、必要となる分解能の観点から決定する必要がある。たとえば、周波数比較部１７０のプログラムカウンタ３０２の周波数判定分解能は、カウントしている時間によって決定される。カウントしている時間は、イネーブル信号ENの周期（＝１／ｆLow ）であるので、プログラムカウンタ３０２の周波数判定分解能は２・ｆLow となる。
【０３０７】
ここで、電流制御発振部１０１Ａの製造ばらつきや温度変化によって取り得る入力電流−発振周波数変換ゲインＫcco の最大値をＫcco max とし、電流源スケーリングをｘとし、ＤＡ変換部１７４Ａのビット数をＮとすると、周波数２分探索終了後に電流制御発振部１０１Ａの発振周波数ｆcco がプログラムカウンタ３０２の周波数判定分解能以下に収束するためには、最下位ビットを担当する１ビット電流源５０１_0の電流値Ｉ_0は、式（６）を満たす必要がある。
【０３０８】
【数６】
2008072166.tif 000008
【０３０９】
ここで、式（６）の右辺は、分解能の側面から規定される電流値であり、式（６）の左辺が、ｘでスケーリングしたときの最下位ビットを担当する１ビット電流源５０１_0の電流値Ｉ_0となる。
【０３１０】
図２０に示したように、通常は、ビットの重付け（スケーリングｘ）は、１／２で考えればよく、１ビット電流源５０１の電流値Ｉにばらつきがなければ、式（６）に基づき、ビット数Ｎを決めることができる。
【０３１１】
しかしながら、実際には、１ビット電流源５０１の電流値Ｉには、ばらつきが存在するので、そのばらつきを加味して、スケーリングｘとビット数Ｎとを決定する必要がある。
【０３１２】
たとえば、図２４は、図２０に対応するもので、スケーリングをｘとして、１ビット電流源５０１の電流値Ｉにばらつきσが存在する場合のＤＡ変換部１７４Ａの構成を示した図である。この例では、最上位ビットの１ビット電流源５０１_N-1の製造ばらつき量をσとしている。下位ビットの１ビット電流源５０１_N-2，５０１_N-3，…，５０１_0のばらつきについては、下位ビットになるにつれて、各１ビット電流源５０１の電流値Ｉ_N-2，Ｉ_N-3，…，Ｉ_0と同じようにスケーリングされるとする。
【０３１３】
この場合、図２４のように、最上位ビットの１ビット電流源５０１_N-1の製造ばらつき量がプラス誤差となり、下位ビットの１ビット電流源５０１_N-2，５０１_N-3，…，５０１_0のばらつき量がマイナス誤差となり、図２５に示すような周波数２分探索になった場合が、最も周波数探索精度を悪化させる状態となる。
【０３１４】
図２５では、規定電流Ｉｎでの電流制御発振部１０１Ａの発振周波数ｆcco （初期周波数と称する）が、判定基準周波数（つまり目標発振周波数）よりも高い場合を示す。最も周波数探索精度を悪化させる場合における初期周波数と判定基準周波数のずれ量は、周波数比較部１７０のプログラムカウンタ３０２の分解能で決まる式（６）の左辺に示された、最下位ビットの１ビット電流源５０１_0の電流値Ｉ_0よりも小さくなる。
【０３１５】
この場合、１回目の探索により、最上位ビットの１ビット電流源５０１_N-1は、電流制御発振部１０１Ａの発振周波数ｆcco が低下するようにシンク動作となる。この結果を受けて、電流制御発振部１０１Ａの発振周波数ｆcco は低下するので、２回目の探索により、次のビットの１ビット電流源５０１_N-2は、電流制御発振部１０１Ａの発振周波数ｆcco を高くるようにソース動作となる。
【０３１６】
初期周波数と判定基準周波数のずれ量が、式（６）の左辺に示された最下位ビットの１ビット電流源５０１_0の電流値Ｉ_0よりも小さいときには、以降の探索においても、各１ビット電流源５０１_N-3，…，５０１_0は、電流制御発振部１０１Ａの発振周波数ｆcco を高くるようにソース動作となり、電流制御発振部１０１Ａの最終的な発振周波数ｆcco （最終周波数と称する）が決まる。
【０３１７】
このような状態においても、周波数探索精度を悪化させないためには、最上位ビットの１ビット電流源５０１_N-1によるシンク動作の電流量（Ｉmax ＋σ）を、残りの下位ビットの１ビット電流源５０１_N-2，…，５０１_0によるソース動作の総電流量（ばらつき誤差を含む）で相殺したときの残留誤差が、式（６）の左辺に示された最下位ビットの１ビット電流源５０１_0の電流値Ｉ_0よりも小さくなることが必要であり、式（７−１）を満たす必要がある。
【０３１８】
式（７−１）の右辺は、式（７−２）のように計算できる。この式（７−２）を式（７−１）の右辺に代入すれば、式（７−３）のように変形できる。この式（７−３）は、さらに式（７−４），式（７−５）のように変形でき、最終的には、式（７−６）が得られる。
【０３１９】
【数７】
2008072166.tif 000009
【０３２０】
よって、式（６）と式（７−６）から、周波数探索精度を悪化させないスケーリングｘとビット数Ｎを決定することができる。
【０３２１】
式（７−６）から分かることは、１ビット電流源５０１の電流値Ｉのばらつきσを考慮したときには、少なくとも、スケーリングｘは、１／２ではなく、分母をもう少し小さくしておくことが望ましいということである。
【０３２２】
＜ゲイン補正について；第１実施形態＞
図２６〜図２９は、ゲイン特性情報取得部１０７Ａにおける入力電流−発振周波数変換ゲインＫcco の補正方法を説明する図である。ここで、図２６は、目標発振周波数ごとの２回に亘る周波数２分探索による発振周波数ｆcco の遷移と、対応する周波数比較結果保持部１７２_1，１７２_2に記憶される判定基準周波数ｆ１，ｆ２を与える電流値Ｉ（ｆ１），Ｉ（ｆ２）に対応するデータＤ（ｆ１），Ｄ（ｆ２）を説明する図である。また、図２７は、製造ばらつきや温度変化によって電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco の特性が変化する例と、そのときに周波数比較結果保持部１７２_2に記憶される判定基準周波数ｆ２を与える電流値Ｉ（ｆ２）に対応するデータＤ（ｆ２）を説明する図である。図２８は、第１実施形態の電流電流変換部１７７の回路構成例を示す図である。図２９は、ゲイン補正の線形性を説明する図である。
【０３２３】
本実施形態のゲイン特性情報取得部１０７Ａにおいては、目標発振周波数ごとに、２種類の判定基準周波数ｆ１，ｆ２で周波数２分探索を行ない、その結果を別々の周波数比較結果保持部１７２_1，１７２_2に保持しておく。本実施形態では、第１の判定基準周波数ｆ１での周波数２分探索結果を周波数比較結果保持部１７２_1に保持し、第２の判定基準周波数ｆ２での周波数２分探索結果を周波数比較結果保持部１７２_2に保持しておく。
【０３２４】
このとき、第１の判定基準周波数ｆ１での周波数２分探索時には、マルチプレクサ３０４の切替制御端子３０４_3に供給する分周比切替信号Ｍsel をＬレベルにしておき、第１の判定基準周波数ｆ１での周波数２分探索後には、その終了を示す信号として、分周比切替信号Ｍsel をＬレベルからＨレベルに切り替えることで、判定基準周波数を、判定基準周波数ｆ１から判定基準周波数ｆ２に切り替えて、第２の判定基準周波数ｆ２での周波数２分探索を行なう。
【０３２５】
そのときの、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinに供給される発振制御電流Ｉcnt の遷移と、各周波数比較結果保持部１７２_1，１７２_2に記憶される測定結果データＤ（ｆ１），Ｄ（ｆ２）および対応する電流値Ｉ（ｆ１），Ｉ（ｆ２）は、図２６に示す通りである。
【０３２６】
図２６に示す例では、規定電流Ｉｎ（＝初期電流Ｉini ）で電流制御発振部１０１Ａが８６６ＭHzで発振していたとき、収束させる周波数として、判定基準周波数ｆ１＝８００ＭHz，判定基準周波数ｆ２＝７５０ＭHzであるとする場合を示している。
【０３２７】
この場合、先ず、規定電流Ｉｎでは初期周波数＝８６６ＭHzで発振しており、判定基準周波数ｆ１＝８００ＭHzでの周波数２分探索処理によって、発振周波数ｆcco を、判定基準周波数ｆ１＝８００ＭHzに漸次、収束させる。その結果、先ず、周波数比較結果保持部１７２_1には、規定電流Ｉｎと８００ＭHzで電流制御発振部１０１Ａが発振するのに必要な電流Ｉ（８００ＭHz）の差電流“Ｉｎ−Ｉ（８００ＭHz）”を表わすデータＤ（８００ＭHz）が記憶される。差電流“Ｉｎ−Ｉ（８００ＭHz）”は、初期周波数＝８６６ＭHzと判定基準周波数ｆ１＝８００ＭHzとの差に対応したものとなる。
【０３２８】
図２６に示す例では、電流制御発振部１０１Ａは、規定電流Ｉｎでは、判定基準周波数ｆ１＝８００ＭHzよりも高い周波数（本例では８６６ＭHz）で発振しているため、その差電流の極性は負であるが、仮に規定電流Ｉｎで電流制御発振部１０１Ａが判定基準周波数ｆ１＝８００ＭHzよりも低い周波数で発振していた場合は、その差電流の極性は正になる。この情報は、判定基準周波数ｆ１での周波数比較部１７０の１回目の判定結果、つまり、周波数比較結果保持部１７２_1のＭＳＢを担当するデータ保持部４８０_N-1のデータで分かり、“Ｈ”であれば、負である。
【０３２９】
さらに、判定基準周波数ｆ１＝８００ＭHzで収束が終了した後に、判定基準周波数ｆ２＝７５０ＭHzで周波数２分探索を行なうと、周波数比較結果保持部１７２_2には、電流制御発振部１０１Ａの発振周波数ｆcco を８００ＭHzから７５０ＭHzに下げるのに必要な電流、つまり８００ＭHzで電流制御発振部１０１Ａが発振するのに必要な電流Ｉ（８００ＭHz）と７５０ＭHzで電流制御発振部１０１Ａが発振するのに必要な電流Ｉ（７５０ＭHz）との差電流“Ｉ（８００ＭHz）−Ｉ（７５０ＭHz）”を表わすデータＤ（７５０ＭHz）が記憶される。差電流“Ｉ（８００ＭHz）−Ｉ（７５０ＭHz）”は、判定基準周波数ｆ１＝８００ＭHzと判定基準周波数ｆ２＝７５０ＭHzとの差に対応したものとなる。
【０３３０】
ここで、差電流“Ｉ（８００ＭHz）−Ｉ（７５０ＭHz）”の極性は、入力電流−発振周波数変換ゲインＫcco が正特性（電流が多いと周波数が高くなる特性）であれば、必ず負となる。この情報は、判定基準周波数ｆ２での周波数比較部１７０の１回目の判定結果、つまり、周波数比較結果保持部１７２_2のＭＳＢを担当するデータ保持部４８０_N-1のデータで分かり、１回目の判定時（判定基準周波数ｆ２への切替え直後の判定時）には、発振周波数ｆcco ＝８００ＭHz（＝判定基準周波数ｆ１）＞判定基準周波数ｆ２であるから、必ず“Ｈ”となり、負であることが分かる。
【０３３１】
入力電流−発振周波数変換ゲインＫcco は、式（８）に示すように、周波数比較結果保持部１７０_2に記憶されたデータＤ（７５０ＭHz）によって示される差電流“Ｉ（８００ＭHz）−Ｉ（７５０ＭHz）”で周波数差“８００ＭHz−７５０ＭHz”を割ることで求めることができる。
【０３３２】
【数８】
2008072166.tif 000010
【０３３３】
式（８）の分子の値は、判定基準周波数ｆ１，ｆ２の設定で任意に設定できるため、２度の周波数２分探索前に既知である。よって、事実上、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を測定した結果が周波数比較結果保持部１７２_2に記憶されたことを意味する。
【０３３４】
ゲイン特性情報取得部１０７Ａにおいては、事実上、周波数比較結果保持部１７２_2に記憶された電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco の測定結果を元にして、電流制御発振部１０１Ａの製造ばらつきや温度変化の起因する入力電流−発振周波数変換ゲインＫcco のずれを相殺するように、チャージポンプ１０４CPの電流源１０５CPの供給するバイアス電流Ｉcpbiasを調整することで、チャージポンプ１０４CPのチャージポンプ電流Ｉcp（事実上のチャージポンプゲイン）を調整する。
【０３３５】
たとえば、図２７には、電流制御発振部１０１Ａの製造ばらつきや温度変化に起因する入力電流−発振周波数変換ゲインＫcco の特性が変化する例と、そのときに周波数比較結果保持部１７２_2に記憶される情報の関係が示されている。
【０３３６】
電流制御発振部１０１Ａに製造ばらつきや温度変化がなければ、周波数比較結果保持部１７２_2に記憶されるデータＤ（ｆ２）は、理想状態（ideal ），室温（２５℃）における入力電流−発振周波数変換ゲインＫcco （ideal ，２５℃）を表わすことになる。一方、製造ばらつきや温度変化により、発振周波数ｆcco を高める方向（fast，−４０℃）側にずれているときには、周波数比較結果保持部１７２_2に記憶されるデータＤ（ｆ２）は、そのときの入力電流−発振周波数変換ゲインＫcco （fast，−４０℃）を表わすことになる。同様に、発振周波数ｆcco を低下させる方向（slow，１２０℃）側にずれているときには、周波数比較結果保持部１７２_2に記憶されるデータＤ（ｆ２）は、そのときの入力電流−発振周波数変換ゲインＫcco （slow，１２０℃）を表わすことになる。何れにしても、実動状態の特性を忠実に現わしたものとなる。
【０３３７】
ここで、通常，帯域ωｎとダンピングファクタζは、理想状態（ideal ），室温（２５℃）を基準として設定を行なうため、図２７のように、製造ばらつきや温度変化により、ずれてしまった入力電流−発振周波数変換ゲインＫcco （fast，−４０℃），Ｋcco （slow，１２０℃）、つまり図２７における直線の傾きを、理想状態（ideal ），室温（２５℃）の値に補正する必要がある。
【０３３８】
ゲイン特性情報取得部１０７Ａでは、判定基準周波数ｆ１，ｆ２を使った２度の周波数２分探索終了後に、経路選択スイッチ１７５を制御して、ＤＡ変換部１７４Ａ_2の出力経路を、電流加算部１７６Ａ側からチャージポンプ１０４CP側（その前段の電流電流変換部１７７側）へと切り替える。
【０３３９】
電流電流変換部１７７では、ＤＡ変換部１７４Ａ_2から出力される出力電流信号Ｉout_2を定数倍（Ｋ倍）して、電流源１０５CP（つまりチャージポンプ１０４CP）のバイアス電流Ｉcpbiasを決定する。
【０３４０】
ここで、図２８に示すように、電流電流変換部１７７は、カレントミラー回路で実現することができる。ＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2の極性は、図２７に示すような入力電流−発振周波数変換ゲインＫcco の特性（正特性）では、前述したように必ず負となり電流を引き込む動作となるため、図２８に示すように、ＰＭＯＳトランジスタを用いてカレントミラー回路を実現している。
【０３４１】
具体的には、図２８に示すカレントミラー回路構成の電流電流変換部１７７は、低電圧用カスコードカレントミラー回路となっており、カレントミラー回路の主要部を構成する４つのＰＭＯＳトランジスタ（ミラートランジスタ６０２，６０４，６０６，６０８）と、カレントミラーの基準電流を規定する基準電流源回路としてのＮＭＯＳトランジスタ６１０および電流源６１２を備えている。
【０３４２】
ＮＭＯＳトランジスタ６１０のドレインは電源Ｖddに接続され、ソースは、電流源６１２を介して基準電位（＝接地電位GND ）に接続されている。ミラートランジスタ６０２，６０４のソースは電源Ｖddに接続されている。ミラートランジスタ６０２のドレインはミラートランジスタ６０６のソースに接続され、ミラートランジスタ６０４のドレインはミラートランジスタ６０８のソースに接続されている。
【０３４３】
ミラートランジスタ６０２，６０４のゲートは共通にＮＭＯＳトランジスタ６１０のゲートに接続され、かつ、ミラートランジスタ６０６のドレインに接続されている。ミラートランジスタ６０２，６０４のカレントミラー比（ミラートランジスタ６０４の電流／ミラートランジスタ６０２の電流）はｍ／ｎとする。なお、カレントミラー比ｍ／ｎは、図中のｍまたはｎを、トランジスタのフィンガーの数またはトランジスタの個数とすることで、ミラー抵抗を不要で実現することができる。
【０３４４】
ミラートランジスタ６０６，６０８のゲートは共通にＮＭＯＳトランジスタ６１０のソースと電流源６１２との接続点に接続されている。ミラートランジスタ６０２，６０４からの入力電流に対するミラートランジスタ６０６，６０８の電流ゲインはｋ倍（ｋは適当な値でよい）であるとする。結果的に、ミラートランジスタ６０６，６０８のカレントミラー比（ミラートランジスタ６０８の電流／ミラートランジスタ６０６の電流）はｋ・ｍ／ｋ・ｎ（＝ｍ／ｎ）となる。
【０３４５】
ミラートランジスタ６０６のドレインは、ＤＡ変換部１７４Ａ_2の電流出力端子１７４Ａ_outに接続され、ミラートランジスタ６０８のドレインは、電流源１０５CPの制御入力端子１０５CPａに接続されいている。ミラートランジスタ６０８のドレインから出力される電流が、チャージポンプ１０４CP用の電流源１０５CPへの供給電流（制御電流Ｉcpcnt ）として利用される。
【０３４６】
このように、ＮＭＯＳトランジスタ６１０を用いたソースフォロワを利用することで、ミラートランジスタ６０６，６０８のゲート電圧は、ミラートランジスタ６０２，６０４のゲート−ソース間電圧の大きさに応じて変化し、ミラートランジスタ６０２，６０４を常に飽和状態で動作させることで、正確なカレントミラー比を実現することができるようにしている。
【０３４７】
ここで、電流電流変換部１７７におけるカレントミラー比（＝ｍ／ｎ）を、後述する関係式により決定することで、電流制御発振部１０１Ａの製造ばらつきや温度変化による入力電流−発振周波数変換ゲインＫcco の理想状態（ideal ），室温（２５℃）に対するずれは補正され、帯域ωｎとダンピングファクタζを、理想状態（ideal ），室温（２５℃）の値に保つことができる。
【０３４８】
すなわち、第１実施形態の位相同期部１００の場合、帯域ωｎおよびダンピングファクタζは、式（２）に示したようになるが、これは、式（９）に示すように変形することができる。
【０３４９】
【数９】
2008072166.tif 000011
【０３５０】
環境温度Ｔ℃での実動状態（real，Ｔ）において、温度Ｔにおける実動状態のＩcp（real，Ｔ）・Ｋcco （real，Ｔ）を理想状態（ideal ），室温（２５℃）の値に一定に保つためには、標準の入力電流−発振周波数変換ゲインＫcco と標準のチャージポンプ電流Ｉcp（駆動信号の一例）との積の一例であるＩcp（ideal，２０℃）・Ｋcco （ideal，２０℃）にする必要があり、そのためには、式（１０）を満たす必要がある。
【０３５１】
【数１０】
2008072166.tif 000012
【０３５２】
ここで，Ｉcp（real，Ｔ），Ｋcco （real，Ｔ）は、実際に製造された回路の温度Ｔ℃のときのチャージポンプ電流Ｉcp，電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco の値であり、同様にＩcp（ideal ，２５deg ），Ｋcco （ideal ，２５deg ）は設計時の室温（２５℃）のときの値である。
【０３５３】
式（１０−２）の分母のＫcco （real，Ｔ）は、製造された電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco であるので、これはゲイン特性情報取得部１０７Ａで測定されたＫcco の値そのものであり、式（８）で示されるものと同じである。
【０３５４】
そこで、式（８）を式（１０−２）に代入すると、式（１０−２）は式（１１−１）のように変形することができる。さらに、Ｉcp（ideal ，２５deg ）＝βＩcpbias（ideal ，２５deg ），Ｉcp（real，Ｔ）＝βＩcpbias（real，Ｔ）と表せるので（βはチャージポンプ電流Ｉcpのバイアス電流Ｉcpbiasに対する倍率）、これを式（１１−１）に代入すると、式（１１−１）は式（１１−２）のように変形することができる。
【０３５５】
【数１１】
2008072166.tif 000013
【０３５６】
なお、出力電流信号Ｉout_2は、周波数比較結果保持部１７２_2に保持されたデータＤ（ｆ２）に基づくＤＡ変換部１７４Ａ_2から出力される出力電流信号である。また、判定基準周波数ｆ１は２種類の判定基準周波数の内の最初の周波数２分探索で使用される判定基準周波数であり、判定基準周波数ｆ２は、周波数切替後の周波数２分探索で使用される判定基準周波数であり、判定基準周波数ｆ１＞判定基準周波数ｆ２の関係がある。
【０３５７】
ここで、Ｉcpbias（ideal ，２５deg ），Ｋcco （ideal ，２５deg ）は設計時の室温（２５℃）のときの値であるため既知であり、判定基準周波数ｆ１−判定基準周波数ｆ２もゲイン特性情報取得部１０７Ａを動作させる前に設定するために既知である。
【０３５８】
この既知の値から、ゲイン特性情報取得部１０７Ａでは、図２８に示したカレントミラー回路構成を持つ電流電流変換部１７７の電流・電流変換ゲインを示すカレントミラー比（ｍ／ｎ）を、式（１２）のように決める。なお、このカレントミラー比（ｍ／ｎ）を、Ｋcco 補正カレントミラー比と称する。
【０３５９】
【数１２】
2008072166.tif 000014
【０３６０】
たとえば、Ｉcpbias（ideal ，２５deg ）＝１０μＡ，Ｋcco （ideal ，２５deg ）＝０．３ＭHz／μＡ，判定基準周波数ｆ１＝８００ＭHz，判定基準周波数ｆ２＝７５０ＭHzであれば、カレントミラー比（ｍ／ｎ）は、３／５０となる。
【０３６１】
式（１２）を式（１１−２）に代入すると、式（１１−２）は式（１３）のように変形することができる。
【０３６２】
【数１３】
2008072166.tif 000015
【０３６３】
式（１３）から分かるように、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco を補正するゲイン特性情報取得部１０７Ａは、測定したＫcco （real，Ｔ）の情報を、ＤＡ変換部１７４Ａ_2から出力される出力電流信号Ｉout_2 としてカレントミラー回路構成の電流電流変換部１７７（のミラートランジスタ６０２のドレイン）に渡し、その情報を元にして、帯域ωｎが一定になるように、電流電流変換部１７７で制御電流Ｉcpcnt を生成することで、チャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御する。
【０３６４】
その結果として、入力電流−発振周波数変換ゲインＫcco に製造ばらつきや温度変化が生じたときでも、その変動分を相殺するべくＩcp・Ｋosciが一定となるようにチャージポンプ電流Ｉcpを調整することができ、帯域ωｎやダンピングファクタζが入力電流−発振周波数変換ゲインＫcco の製造ばらつきや温度特性の影響を受けないようにすることができるようになる。
【０３６５】
また、非特許文献１に記載の仕組みとは異なり、ディレイステージ（あるいはディレイセル）の構成に工夫を要することもないし、非特許文献２に記載の仕組みとは異なり、温度や製造ばらつきに依存しない電流を作り出す回路も不要であり、電流制御発振部１０１Ａの回路設計が複雑になることはなく、電流制御発振部１０１Ａとしては通常の回路構成を採ることができる。
【０３６６】
また、非特許文献３に記載の仕組みとは異なり、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプは不要である。
【０３６７】
また、カレントミラー比の設定で対処が可能であるので、非特許文献３に記載の仕組みとは異なり、絶対値の管理が不要である分、補正回路（本例のゲイン特性情報取得部１０７Ａや電流源１０５CP）の設計は簡単であるし、補正の製造ばらつきは非常に小さい。デバイス特性や回路構成上、絶対値の管理では、ばらつきを回避することは事実上不可能であるが、比（本例では電流電流変換部１７７や電流源１０５CPのカレントミラー比）の管理は、ばらつきを回避することが簡易であるからである。
【０３６８】
なお、本実施形態では、電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco のばらつき補正を実行するに当たり、式（１２）を満たすように、電流電流変換部１７７により、Ｋcco 補正カレントミラー比を設定するようにしていたが、この値は、Ｉcpbias（ideal ，２５deg ）、Ｋcco （ideal ，２５deg ）、判定基準周波数ｆ１，ｆ２によって決まるものであり、素子特性から物理的に決定されるＩcpbias（ideal ，２５deg ）およびＫcco （ideal ，２５deg ）に合わせて、カレントミラー比（ｍ／ｎ）が“２のべき乗分の１”となるように判定基準周波数ｆ１，ｆ２の差を調整すれば、電流電流変換部１７７を取り外した構成を採ることもできる。
【０３６９】
具体的には、ゲイン特性情報取得部１０７Ａによる測定完了後における通常の位相同期動作においては、つまり測定完了後に経路選択スイッチ１７５を電流加算部１７６Ａ側に戻したときには、データ保持部４６０からの制御信号 Control［Ｎ−＃］およびデータ保持部４８０からのアップ・ダウン信号UpDown［Ｎ−＃］の電流出力型のＤＡ変換部１７４Ａ_2への入力を下位ビット側にビットシフトすることで、事実上、カレントミラー比（ｍ／ｎ）を“２のべき乗分の１”とする対処が可能である。
【０３７０】
Control［Ｎ−＃］，UpDown［Ｎ−＃］のＤＡ変換部１７４Ａ_2への入力をビットシフトさせるには、そのための経路選択スイッチを設ければよい。このような構成では、ＤＡ変換部１７４Ａ_2と、ビットシフトさせるための経路選択スイッチとで、出力電流信号Ｉout_2をＫ倍することで制御電流Ｉcpcnt を取得する信号変換部が構成されることになる。
【０３７１】
たとえば、Ｉcpbias（ideal ，２５deg ）＝１０μＡ，Ｋcco （ideal ，２５deg ）＝０．３ＭHz／μＡ，判定基準周波数ｆ１＝８００ＭHzであるときに、判定基準周波数ｆ２＝７５２ＭHzとすれば、カレントミラー比（ｍ／ｎ）は３／４８＝１／１６となるので、 Control［Ｎ−＃］，UpDown［Ｎ−＃］のＤＡ変換部１７４Ａ_2への入力を、４ビット分下位側に入力するように経路選択スイッチを切り替えるとよい。ここで、判定基準周波数ｆ１側ではなく判定基準周波数ｆ２の設定を調整したのは、通常の位相同期動作における目標周波数に判定基準周波数ｆ１を設定することに起因する。
【０３７２】
もちろん、電流電流変換部１７７を備えた構成を採れば、判定基準周波数ｆ２の設定の自由度が増える利点がある。
【０３７３】
なお、本実施形態の仕組みでは、２種類の判定基準周波数ｆ１，ｆ２を使って入力信号−発振周波数変換ゲインＫosci（第１実施形態では入力電流−発振周波数変換ゲインＫcco ，第３実施形態では入力電圧−発振周波数変換ゲインＫvco ）を測定するので、そのゲインＫosciを測定する際に使用する判定基準周波数ｆ１，ｆ２の差、換言すれば周波数差を与える電流差や電圧差を小さくすることができる。
【０３７４】
その結果、図２９から分かるように、発振部１０１（第１実施形態の電流制御発振部１０１Ａ、第３実施形態の電圧制御発振部１０１Ｂ）が非線形なゲイン特性を持つものであっても、ゲイン測定を行なう際に入力する判定基準周波数ｆ１，ｆ２での発振制御電流Ｉcnt の差を小さくすれば、その範囲では、事実上、ゲイン特性を線形と見なすことができるため、非線形なゲイン特性も不都合なく補正することが可能となる。
【０３７５】
このため、電流制御発振部１０１Ａとしては通常の回路構成を採ることができるし、非特許文献１，２に記載の仕組みのように、入力電流−発振周波数変換ゲインＫcco が非線形な場合には完全に補正をすることができないということもない。
【０３７６】
以上説明したように、第１実施形態の位相同期部１００によれば、ＰＬＬ（位相同期回路）における電流制御発振回路（前例では電流制御発振部１０１Ａ）の発振周波数ｆcco を、位相同期回路として動作させる前に、デジタルデータ列Ｄinに一致させ、位相同期回路のアクイジション時間を短縮させると同時に、入力電流−発振周波数変換ゲインＫcco の非線形な特性を補正でき、補正終了後には、ＤＣ動作（補正後の値を使った静的動作）とすることで、位相同期回路のノイズ源にならないため、ゲイン特性情報取得部１０７Ａを追加したことによるジッタの増加を防ぐことができるし、低消費電力を実現することができる。加えて、図４との比較から分かるように、デジタルデータ列Ｄinに基づくクロック再生に当たって、周波数シンセサイザ部１８０が不要となる。
【０３７７】
＜＜位相同期部；第２実施形態＞＞
図３０は、位相同期部（位相同期回路）１００の第２実施形態を示す機能ブロック図である。第２実施形態の位相同期部１００は、第１実施形態において比較例として示した図４と同様に、チャージポンプ部１０４に２つのチャージポンプ１０４CP，１０４rdを使用するようにした点に特徴を有する。全体としては、発振部１０１および制御系（ループフィルタ部１０６Ａおよびゲイン特性情報取得部１０７Ａ）の何れもが電流モードで動作する点で第１実施形態と同様である。以下、第１実施形態との相違点を中心に説明する。
【０３７８】
第２実施形態の位相同期部１００において、先ず、ゲイン特性情報取得部１０７Ａは、制御電流Ｉcpcnt を出力する電流電流変換部１７７に代えて、制御電流Ｉcpcnt と制御電流Ｉrdcnt とを出力する電流電流変換部１７８を備える。
【０３７９】
また、第２実施形態の位相同期部１００において、チャージポンプ部１０４は、チャージポンプ１０４CPおよび電流源１０５CPに加えて、位相比較部１０３から出力された比較結果信号Ｖcompに応じた駆動電流（チャージポンプ電流Ｉrdと称する）を入出力するチャージポンプ１０４RDと、チャージポンプ１０４RDにバイアス電流Ｉrdbiasを供給する電流値可変型の電流源１０５RDとを備えている。
【０３８０】
ゲイン特性情報取得部１０７Ａ側の電流電流変換部１７７からは、第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍にした電流を制御電流Ｉcpcnt として、電流値可変型の電流源１０５CPの制御入力端子１０５CPａに供給するととともに、同様にして、出力電流信号Ｉout_2 をＫ倍にした電流を制御電流Ｉrdcnt として、電流値可変型の電流源１０５RDの制御入力端子１０５RDａに供給する。
【０３８１】
電流値可変型の電流源１０５RDは、電流源１０５CPと同様に、制御入力端子１０５RDａに供給される制御電流Ｉrdcnt をカレントミラー形式（カレントミラー比は１：１でよい）で受けてチャージポンプ１０４RDにバイアス電流Ｉrdbiasを供給するようになっている。カレントミラー比が１：１のときには、制御電流Ｉrdcnt ＝バイアス電流Ｉrdbiasである。チャージポンプ１０４RDは、バイアス電流Ｉrdbiasに対してβ倍のチャージポンプ電流Ｉrdを出力する。
【０３８２】
また、第２実施形態のループフィルタ部１０６Ａは、抵抗素子１６２を取り外しているとともに、電圧電流変換部１６６の後段に電流加算部１６８を有している。電流加算部１６８は、電圧電流変換部１６６から出力されたループフィルタ出力電流Ｉlpとチャージポンプ１０４RDから出力されたチャージポンプ電流Ｉrdとを加算して電流加算部１０８Ａに供給する。
【０３８３】
＜位相同期部のループ特性；第２実施形態＞
ところで、第１実施形態の構成では、複数種類の光ディスクＰＤのそれぞれに適合するように式（２−１）に従って帯域ωｎを設定すると、式（２−２）から分かるように帯域ωｎに比例してダンピングファクタζも変化してしまう。
【０３８４】
一方、位相同期回路の安定動作のためには、ダンピングファクタζが一定であることが好ましく、全体としては、ダンピングファクタζが一定の元で帯域ωｎの設定を行なわなければならないことになる。
【０３８５】
これを実現するための回路構成の一例が第２実施形態で採用したループフィルタ部１０６Ａの構成である。この場合、帯域ωｎとダンピングファクタζは、式（１４−１）および式（１４−２）のように表すことができる。なお、式（１）との比較から、式（１４−３）および式（１４−４）に示す関係があることが分かる。
【０３８６】
【数１４】
2008072166.tif 000016
【０３８７】
式（１４）から分かるように、第２実施形態の構成では、複数種類の光ディスクＰＤのそれぞれに適合するように式（１４−１）に従ってチャージポンプ電流Ｉcp（あるいは分周比α）を調整して帯域ωｎを設定したとき、Ｉrd／Ｉcp・Ｇｍの値を調整することで、ダンピングファクタζを一定にしたままで帯域ωｎを変えることが可能となる。
【０３８８】
また、この場合、第１実施形態における式（９）は、式（１４−１）および式（１４−２）を変形することで、式（１５）に示すように対応付けられる。
【０３８９】
【数１５】
2008072166.tif 000017
【０３９０】
＜ゲイン補正について；第２実施形態＞
したがって、第２実施形態においては、式（１５−１）から、入力電流−発振周波数変換ゲインＫcco が変化してもチャージポンプ電流Ｉcpを調整することでＩcp・Ｋcco の値を常に一定に保つことができれば、帯域ωｎを複数種類の光ディスクＰＤのそれぞれに適合するようにした値に一定にすることができる。この点は、第１実施形態と同じである。
【０３９１】
よって、第２実施形態において、入力電流−発振周波数変換ゲインＫcco のばらつきを補正する際には、第１実施形態と同様にして、式（１０）〜式（１３）に従った考え方を適用することができる。
【０３９２】
すなわち、第２実施形態においても、式（１３）から分かるように、ゲイン特性情報取得部１０７Ａは、測定したＫcco （real，Ｔ）の情報を、ＤＡ変換部１７４Ａ_2から出力される出力電流信号Ｉout_2 としてカレントミラー回路構成の電流電流変換部１７７（のミラートランジスタ６０２のドレイン）に渡し、その情報を元にして、帯域ωｎが一定になるように、電流電流変換部１７８で制御電流Ｉcpcnt を生成することで、チャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御すればよい。
【０３９３】
加えて、この調整によりチャージポンプ電流Ｉcpが変化しても、Ｉrd／Ｉcpが一定となるようにチャージポンプ電流Ｉrdを調整すれば、ダンピングファクタζも一定に保つことができる。
【０３９４】
ここで、第２実施形態の位相同期部１００において、Ｉrd／Ｉcpを一定にするためには、チャージポンプ電流Ｉcpがβ倍になれば、チャージポンプ電流Ｉrdもβ倍になるように、電流電流変換部１７８によりチャージポンプ１０４CP，１０４RDのバイアス電流Ｉcpbias，Ｉrdbiasを調整するのがよい。これを実現するのが、電流電流変換部１７８である。
【０３９５】
図３１は、第２実施形態のゲイン特性情報取得部１０７Ａに設けられる電流電流変換部１７８の回路構成例を示す図である。図２８に示した第１実施形態の電流電流変換部１７７では、第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍に増幅して制御電流Ｉcpcnt として出力するようにしていたが、第２実施形態の電流電流変換部１７８では、第２のＤＡ変換部１７４Ａ_2の出力電流信号Ｉout_2 をＫ倍に増幅して制御電流Ｉcpcnt および制御電流Ｉrdcnt として出力するようにしている。
【０３９６】
そのために、電流電流変換部１７８は、ミラートランジスタ６０４と並列にミラートランジスタ６０５を配置し、またミラートランジスタ６０８と並列にミラートランジスタ６０９を配置している。ミラートランジスタ６０５のドレインはミラートランジスタ６０９のソースに接続されている。
【０３９７】
ミラートランジスタ６０５のゲートは、ミラートランジスタ６０２，６０４のゲートと共通にＮＭＯＳトランジスタ６１０のゲートに接続され、かつ、ミラートランジスタ６０６のドレインに接続されている。ミラートランジスタ６０２，６０５のカレントミラー比（ミラートランジスタ６０５の電流／ミラートランジスタ６０２の電流）は、ミラートランジスタ６０２，６０４のカレントミラー比と同様に、ｍ／ｎとする。
【０３９８】
ミラートランジスタ６０９のゲートは、ミラートランジスタ６０６，６０８のゲートと共通にＮＭＯＳトランジスタ６１０のソースと電流源６１２との接続点に接続されている。ミラートランジスタ６０５からの入力電流に対するミラートランジスタ６０９の電流ゲインはｋ倍であるとする。結果的に、ミラートランジスタ６０６，６０９のカレントミラー比（ミラートランジスタ６０９の電流／ミラートランジスタ６０６の電流）は、ミラートランジスタ６０６，６０８のカレントミラー比と同様に、ｋ・ｍ／ｋ・ｎ（＝ｍ／ｎ）となる。
【０３９９】
ミラートランジスタ６０９のドレインは、電流源１０５RDの制御入力端子１０５RDａに接続されいている。ミラートランジスタ６０９のドレインから出力される電流が、チャージポンプ１０４RD用の電流源１０５RDへの供給電流（制御電流Ｉrdcnt ）として利用される。
【０４００】
制御電流Ｉcpcnt 側のカレントミラー比と制御電流Ｉrdcnt 側のカレントミラー比とが同じであるので、制御電流Ｉcpcnt やこれを反映したチャージポンプ電流Ｉcpがβ倍になれば、制御電流Ｉrdcnt やこれを反映したチャージポンプ電流Ｉrdもβ倍になる。
【０４０１】
＜＜位相同期部；第３実施形態＞＞
図３２は、位相同期部（位相同期回路）１００の第３実施形態を示す機能ブロック図である。第３実施形態の位相同期部１００は、第１実施形態と同様に、チャージポンプ部１０４に、１つのチャージポンプ１０４CPを使用する点では第１実施形態と同じであるが、全体としては、発振部１０１および制御系（ループフィルタ部およびゲイン特性情報取得部）の何れもが電圧モードで動作する点で第１および第２実施形態と異なる。以下、第１実施形態との相違点を中心に説明する。
【０４０２】
第３実施形態の位相同期部１００は、発振部として電圧制御発振回路（ＶＣＯ）を採用している点に第１の特徴を有するとともに、電圧制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正する電流制御発振回路の周波数変換ゲイン特性の製造ばらつきや温度特性を補正するゲイン特性情報取得部１０７として電圧出力型のもの（ゲイン特性情報取得部１０７Ｂ）を備えている点に第２の特徴を有する。
【０４０３】
具体的には、第３実施形態の位相同期部１００は、電流制御発振部１０１Ａに代えて電圧制御発振部（ＶＣＯ）１０１Ｂを備える。また、第３実施形態の位相同期部１００においては、さらに、ゲイン特性情報取得部１０７Ａをゲイン特性情報取得部１０７Ｂに置き換えている。
【０４０４】
ゲイン特性情報取得部１０７Ｂは、電流出力型のＤＡ変換部１７４Ａ_1，１７４Ａ_2に代えて、電圧出力型のＤＡ変換部１７４Ｂ_1，１７４Ｂ_2を使用する。また、これに対応して、電流加算部１７６Ａを電圧加算部１７６Ｂに置き換えている。また、電流電流変換部１７７を、第２のＤＡ変換部１７４Ｂ_2の出力電圧信号Ｖout_2 を出力電流信号Ｉout_2 に変換し、さらにその出力電流信号Ｉout_2 をＫ倍（Ｋはカレントミラー比）に増幅して制御電流Ｉcpcnt として出力する電圧電流変換部１７９に置き換えている。電圧加算部１７６Ｂは、出力電圧信号Ｖout_1 と出力電圧信号Ｉout_2 との加算結果を周波数制御電圧Ｖosciとして出力する。
【０４０５】
電圧制御発振部１０１Ｂは、周波数制御入力端子１０１Ｂinに供給される発振制御電圧Ｖcnt と自己の入力電圧−発振周波数変換ゲインＫvco とに従い、発振制御電圧Ｖcnt に対応した発振周波数ｆvco の出力発振信号Ｖout を出力端子１０１Ｂout から出力する。
【０４０６】
なお、電圧制御発振部１０１Ｂの後段には、必要に応じて、電圧制御発振部１０１Ｂの出力端子１０１Ａout から出力された出力発振信号Ｖout の発振周波数ｆvco を１／αに分周して分周発振信号Ｖout1を取得する分周部１０２を設けてもよい。この点は第１実施形態と同様である。
【０４０７】
また、第３実施形態の位相同期部１００においては、ループフィルタ部１０６Ａをループフィルタ部１０６Ｂに置き換えているとともに、電流加算部１０８Ａを電圧加算部１０８Ｂに置き換え、さらに規定電流源１０９Ａを規定電圧源１０９Ｂに置き換えている。
【０４０８】
電圧加算部１０８Ｂは、各部からの電圧信号を加算することで、出力発振信号Ｖout の位相がデジタルデータ列Ｄinの位相に同期するように発振制御電圧Ｖcnt を生成する発振制御信号生成部の一例である。
【０４０９】
ループフィルタ部１０６Ｂは、電圧制御発振部１０１Ｂに適合するように電圧出力に対応した構成となっている。具体的には、ループフィルタ部１０６Ｂは、抵抗素子１６２とコンデンサ１６４の直列回路を基準電位との間に備える。なお、位相同期部１００をＩＣ（半導体集積回路）で構成する場合、抵抗素子１６２およびコンデンサ１６４は、そのＩＣの外部で接続する。
【０４１０】
ループフィルタ部１０６Ｂでは、チャージポンプ１０４CPから出力されたチャージポンプ電流Ｉcpに基づいて抵抗素子１６２およびコンデンサ１６４で構成された直列回路の一方（つまり電圧加算部１０８Ｂの入力）に電圧信号（チャージポンプ電圧Ｖcpと称する）が生成される。ループフィルタ部１０６Ｂは、このチャージポンプ電圧Ｖcpをそのままループフィルタ出力電圧Ｖlpとして、そのまま電圧加算部１０８Ｂに渡す。
【０４１１】
また、電圧加算部１０８Ｂは、各部からの電圧信号を加算して電圧制御発振部１０１Ｂの周波数制御入力端子１０１Ｂinに供給する。規定電圧源１０９Ｂは、電圧加算部１０８Ｂに所望とする出力発振信号Ｖout の発振周波数ｆvco に適合させた初期電圧Ｖini を供給する。
【０４１２】
ここで、「所望とする出力発振信号Ｖout の発振周波数ｆvco に適合させた初期電圧Ｖini 」とは、標準的あるいは理想的な条件下において、電圧加算部１０８Ｂへの他の電圧入力（ループフィルタ出力電圧であるチャージポンプ電圧Ｖcpおよびゲイン特性情報取得部１０７Ｂからの周波数制御電圧Ｖosci）がなく初期電圧Ｖini のみで希望とする周波数と同じ発振周波数ｆvco が得られるような電圧値を意味する。
【０４１３】
希望とする周波数（＝発振周波数ｆvco ）が複数種類となる場合には、その希望とする周波数（＝発振周波数ｆvco ）の別に最適化させた初期電圧Ｖini を設定する。このため、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、規定電圧源１０９Ｂの初期電圧Ｖini を切り替える。
【０４１４】
このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電圧Ｖini が設定されている周波数別の規定電圧源１０９Ｂを用意しておき、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、その周波数別の規定電圧源１０９Ｂを、その周波数に適合したものに切り替える構成を採るのがよい。
【０４１５】
こうすることで、ゲイン特性情報取得部１０７Ｂによるゲイン補正処理に基づく周波数制御電圧Ｖosciは、初期電圧Ｖini （およびチャージポンプ電圧Ｖcp）下での実動状態の発振周波数ｆvco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた１つの初期電圧Ｖini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部１０７Ｂからの周波数制御電圧Ｖosciで対応する場合よりも、ゲイン特性情報取得部１０７Ｂが対処すべき補正電圧量（＝周波数制御電圧Ｖosci）を少なくすることができる。
【０４１６】
＜位相同期部のループ特性；第３実施形態＞
第３実施形態の位相同期部１００におけるループ特性（帯域ωｎとダンピングファクタζ）は、式（１６−１）および式（１６−２）のように表すことができる。なお、式（１）との比較から、式（１６−３）および式（１６−４）に示す関係があることが分かる。また、式（２−２）と式（１６−２）を比較すると、式（１６−５）に示す関係があることが分かる。これらの式は、第１実施形態の式（２）と同じであることが分かる。
【０４１７】
【数１６】
2008072166.tif 000018
【０４１８】
式（１６）から分かるように、第３実施形態の構成では、ループ特性は、入力電流−発振周波数変換ゲインＫcco を入力電圧−発振周波数変換ゲインＫvco に置き換えただけであり、第１実施形態と同じように考えることができる。
【０４１９】
よって、式（１６−１）および式（１６−２）を変形することで、式（１７）に示すように対応付けられる。この式は、第１実施形態の式（９）と同じである。
【０４２０】
【数１７】
2008072166.tif 000019
【０４２１】
＜ＤＡ変換部の構成例と動作；第３実施形態＞
図３３は、電圧出力型のＤＡ変換部１７４Ｂの詳細な構成例を示す図である。この図３３に示す構成は、第１実施形態の図２４に示したＤＡ変換部１７４Ａに対応するもので、スケーリングｘと電流ばらつきを考慮した構成を採っている。
【０４２２】
具体的には、図３３に示すように、ＤＡ変換部１７４Ｂは、第１実施形態で示した電流出力型のＤＡ変換部１７４Ａに類似した構成のＤＡ変換部１７４Ｃを包含するとともに、その電流出力端子１７４Ｃ_outの後段に、反転型の電流電圧変換部５２０を備えている。
ＤＡ変換部１７４Ａに類似した構成のＤＡ変換部１７４Ｃは、後段に接続される電流電圧変換部５２０が反転型であることに対応して、インバータ５１２の配置位置が、ＡＮＤゲート５１４の一方の入力端子側ではなく、ＡＮＤゲート５１６の一方の入力端子側に変更している。
【０４２３】
ＡＮＤゲート５１４は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］が入力され、他方の入力端子に周波数比較結果保持部１７２の対応するビットの制御信号 Control［Ｎ−＃］（＃は１，２，３…：１がＭＳＢ側）が入力され、その出力がソース電流源５０２側の出力スイッチ５０６の制御端子に供給される。ＡＮＤゲート５１６は、一方の入力端子にアップ・ダウン信号UpDown［Ｎ−＃］をインバータ５１２で論理反転した信号が入力され、他方の入力端子に制御信号 Control［Ｎ−＃］が入力され、その出力がシンク電流源５０４側の出力スイッチ５０８の制御端子に供給される。
【０４２４】
電流電圧変換部５２０は、ゲインが理想的に無限大である演算増幅回路５２２と、抵抗値Ｒ５２６の抵抗素子５２６とを有している。演算増幅回路５２２は、反転入力端子（−）がＤＡ変換部１７４Ｃの電流出力端子１７４Ｃ_outに接続され、非反転入力端子（＋）が基準電位（＝接地電位GND ）に接続され、出力端子と反転入力端子（−）との間に抵抗素子５２６が接続され、その出力端子が、電圧出力端子１７４Ｂ_outに接続されている。
【０４２５】
この電流電圧変換部５２０の電流・電圧変換ゲインは、演算増幅回路５２２のゲインを無限大、抵抗素子５２６の値をＲ５２６とすればＲ５２６となる。
【０４２６】
＜ゲイン補正について；第３実施形態＞
図３４および図３５は、第３実施形態のゲイン特性情報取得部１０７Ｂにおける入力電圧−発振周波数変換ゲインＫvco の補正方法を説明する図である。ここで、図３４は、第１実施形態の図２６に対応するもので、目標発振周波数ごとの２回に亘る周波数２分探索による発振周波数ｆvco の遷移と、対応する周波数比較結果保持部１７２_1，１７２_2に記憶される判定基準周波数ｆ１，ｆ２を与える電圧値Ｖ（ｆ１），Ｖ（ｆ２）に対応するデータＤ（ｆ１），Ｄ（ｆ２）を説明する図である。図３５は、第３実施形態のゲイン特性情報取得部１０７Ｂに設けられる電圧電流変換部１７９の回路構成例を示す図である。図示を割愛するが、第１実施形態の図２７に対応するものは、横軸の発振制御電流Ｉcnt を発振制御電圧Ｖcnt に置き換え、縦軸を発振周波数ｆvco に置き換えて考えればよい。
【０４２７】
第３実施形態においては、式（１７−１）から、入力電圧−発振周波数変換ゲインＫvco が変化してもチャージポンプ電流Ｉcpを調整することでＩcp・Ｋvco の値を常に一定に保つことができれば、帯域ωｎを複数種類の光ディスクＰＤのそれぞれに適合するようにした値に一定にすることができる。この点は、第１実施形態と同じである。
【０４２８】
よって、第３実施形態において、入力電圧−発振周波数変換ゲインＫvco のばらつきを補正する際には、第１実施形態における入力電流−発振周波数変換ゲインＫcco を入力電圧−発振周波数変換ゲインＫvco に置き換えるとともに、第１実施形態と同様にして、式（１０）〜式（１３）と同様の考え方を適用することができる。
【０４２９】
たとえば、第３実施形態のゲイン特性情報取得部１０７Ｂにおいては、目標発振周波数ごとに、２種類の判定基準周波数ｆ１，ｆ２で周波数２分探索を行ない、その結果を、別々の周波数比較結果保持部１７２_1，１７２_2に保持しておく。第１実施形態と同様に、第１の判定基準周波数ｆ１での周波数２分探索結果を周波数比較結果保持部１７２_1に保持し、第２の判定基準周波数ｆ２での周波数２分探索結果を周波数比較結果保持部１７２_2に保持しておく。
【０４３０】
このとき、第１の判定基準周波数ｆ１での周波数２分探索時には、マルチプレクサ３０４の切替制御端子３０４_3に供給する分周比切替信号Ｍsel をＬレベルにしておき、第１の判定基準周波数ｆ１での周波数２分探索後には、その終了を示す信号として、分周比切替信号Ｍsel をＬレベルからＨレベルに切り替えることで、判定基準周波数を、判定基準周波数ｆ１から判定基準周波数ｆ２に切り替えて、第２の判定基準周波数ｆ２での周波数２分探索を行なう。
【０４３１】
そのときの、電圧制御発振部１０１Ｂの周波数制御入力端子１０１Ｂinに供給される発振制御電圧Ｖcnt の遷移と、各周波数比較結果保持部１７２_1，１７２_2に記憶される測定結果データＤ（ｆ１），Ｄ（ｆ２）および対応する電圧値Ｖ（ｆ１），Ｖ（ｆ２）は、図３４に示す通りである。
【０４３２】
図３４に示す例では、規定電圧Ｖｎ（＝初期電圧Ｖini ）で電圧制御発振部１０１Ｂが８６６ＭHzで発振していたとき、収束させる周波数として、判定基準周波数ｆ１＝８００ＭHz，判定基準周波数ｆ２＝７５０ＭHzであるとする場合を示している。
【０４３３】
この場合、先ず、規定電圧Ｖｎでは８６６ＭHzで発振しており、判定基準周波数ｆ１＝８００ＭHzでの周波数２分探索処理によって、発振周波数ｆvco を、判定基準周波数ｆ１＝８００ＭHzに漸次、収束させる。その結果、先ず、周波数比較結果保持部１７２_1には、規定電圧Ｖｎと８００ＭHzで電圧制御発振部１０１Ｂが発振するのに必要な電圧Ｖ（８００ＭHz）の差電圧“Ｖｎ−Ｖ（８００ＭHz）”を表わすデータＤ（８００ＭHz）が記憶される。
【０４３４】
図３４に示す例では、電圧制御発振部１０１Ｂは、規定電圧Ｖｎでは、判定基準周波数ｆ１＝８００ＭHzよりも高い周波数（本例では８６６ＭHz）で発振しているため、その差電圧の極性は負であるが、仮に規定電圧Ｖｎで電圧制御発振部１０１Ｂが判定基準周波数ｆ１＝８００ＭHzよりも低い周波数で発振していた場合は、その差電圧の極性は正になる。この情報は、判定基準周波数ｆ１での周波数比較部１７０の１回目の判定結果、つまり、周波数比較結果保持部１７２_1のＭＳＢを担当するデータ保持部４８０_N-1のデータで分かり、“Ｈ”であれば、負である。
【０４３５】
さらに、判定基準周波数ｆ１＝８００ＭHzで収束が終了した後に、判定基準周波数ｆ２＝７５０ＭHzで周波数２分探索を行なうと、周波数比較結果保持部１７２_2には、電圧制御発振部１０１Ｂの発振周波数ｆvco を８００ＭHzから７５０ＭHzに下げるのに必要な電圧、つまり８００ＭHzで電圧制御発振部１０１Ｂが発振するのに必要な電圧Ｖ（８００ＭHz）と７５０ＭHzで電圧制御発振部１０１Ｂが発振するのに必要な電圧Ｖ（７５０ＭHz）との差電圧“Ｖ（８００ＭHz）−Ｖ（７５０ＭHz）”を表わすデータＤ（７５０ＭHz）が記憶される。
【０４３６】
ここで、差電圧“Ｖ（８００ＭHz）−Ｖ（７５０ＭHz）”の極性は、入力電圧−発振周波数変換ゲインＫvco が正特性（電圧が高いと周波数が高くなる特性）であれば、必ず負となる。この情報は、判定基準周波数ｆ２での周波数比較部１７０の１回目の判定結果、つまり、周波数比較結果保持部１７２_2のＭＳＢを担当するデータ保持部４８０_N-1のデータで分かり、１回目の判定時（判定基準周波数ｆ２への切替え直後の判定時）には、発振周波数ｆvco ＝８００ＭHz（＝判定基準周波数ｆ１）＞判定基準周波数ｆ２であるから、必ず“Ｈ”となり、負であることが分かる。
【０４３７】
入力電圧−発振周波数変換ゲインＫvco は、式（１８）に示すように、周波数比較結果保持部１７０_2に記憶されたデータＤ（７５０ＭHz）によって示される差電圧“Ｖ（８００ＭHz）−Ｖ（７５０ＭHz）”で周波数差“８００ＭHz−７５０ＭHz”を割ることで求めることができる。
【０４３８】
【数１８】
2008072166.tif 000020
【０４３９】
式（１８）の分子の値は、判定基準周波数ｆ１，ｆ２の設定で任意に設定できるため、２度の周波数２分探索前に既知である。よって、事実上、電圧制御発振部１０１Ｂの入力電圧−発振周波数変換ゲインＫvco を測定した結果が周波数比較結果保持部１７２_2に記憶されたことを意味する。
【０４４０】
ゲイン特性情報取得部１０７Ｂにおいては、事実上、周波数比較結果保持部１７２_2に記憶された電流制御発振部１０１Ａの入力電流−発振周波数変換ゲインＫcco の測定結果を元にして電圧制御発振部１０１Ｂの製造ばらつきや温度変化の起因する入力電圧−発振周波数変換ゲインＫvco のずれを相殺するように、チャージポンプ１０４CPの電流源１０５CPの供給するバイアス電流Ｉcpbiasを調整することで、チャージポンプ１０４CPのチャージポンプ電流Ｉcp（事実上のチャージポンプゲイン）を調整する。この点は、第１実施形態と同様である。ただし、ＤＡ変換部１７４Ｂ_2（ＤＡ変換部１７４Ｂ_1もであるが）が電圧出力型である点を考慮した電圧電流変換部１７９の対応が必要になる。
【０４４１】
たとえば、第３実施形態の位相同期部１００においては、チャージポンプ部１０４Ｂは、第１実施形態と同様に、電流モードで動作をし、それによって得られたチャージポンプ電圧Ｖcpを電圧加算部１０８Ｂに供給する。
【０４４２】
入力電圧−発振周波数変換ゲインＫvco のばらつき補正に関しては、第１実施形態での入力電流−発振周波数変換ゲインＫcco のばらつき補正と同様に、ゲイン特性情報取得部１０７Ｂは、測定したＫvco （real，Ｔ）の情報に基づいて、帯域ωｎが一定になるように、電圧電流変換部１７９で制御電流Ｉcpcnt を生成することで、チャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御する。この際、第３実施形態では、電圧出力型のＤＡ変換部１７４Ｂを使用しているので、電圧電流変換部１７９は、その電圧出力を電流出力に変換する機能を持つようにしている。
【０４４３】
具体的には、図３５に示すように、電圧電流変換部１７９は、第１実施形態の電流電流変換部１７７をそのまま包含するとともに、ミラートランジスタ６０６のドレイン側に、電圧電流変換部６２０を備えている。
【０４４４】
電圧電流変換部６２０は、ゲインが理想的に無限大である演算増幅回路６２２と、トランジスタ６２４と、電圧電流変換ゲインを決定する抵抗値Ｒviの抵抗素子６２６とを有している。
【０４４５】
トランジスタ６２４は、ドレインがミラートランジスタ６０６のドレインに接続され、ソースが、抵抗素子６２６を介して基準電位（＝接地電位GND ）に接続されている。演算増幅回路６２２は、出力端子がトランジスタ６２４のゲートに接続され、反転入力端子（−）がトランジスタ６２４のソースに接続され、非反転入力端子（＋）が、電圧出力型のＤＡ変換部１７４Ｂ_2の電圧出力端子１７４Ｂ_outに接続されるようになっている。
【０４４６】
このような構成の電圧電流変換部１７９においては、電圧・電流変換ゲインは、演算増幅回路６２２のゲインを無限大、電圧電流変換ゲインを決定する抵抗素子６２６の値をＲvi、カレントミラー比をｍ／ｎとすれば、１／Ｒvi×ｍ／ｎとなる。
【０４４７】
この電圧・電流変換ゲイン１／Ｒvi×ｍ／ｎが、入力電流−発振周波数変換ゲインＫcco についてのばらつき補正時に適用された式（１２）で示したＫcco 補正カレントミラー比に対応するものとなり、入力電圧−発振周波数変換ゲインＫvco についてのばらつき補正に当たっては、この電圧・電流変換ゲイン１／Ｒvi×ｍ／ｎを次のように決定する。
【０４４８】
先ず、電流制御発振部１０１Ａのときと同様に、環境温度Ｔ℃での実動状態（real，Ｔ）において、Ｉcp（real，Ｔ）・Ｋvco （real，Ｔ）を、理想状態（ideal ），室温（２５℃）の値に一定に保つためには、式（１９）を満たす必要がある。
【０４４９】
【数１９】
2008072166.tif 000021
【０４５０】
ここで，Ｉcp（real，Ｔ），Ｋvco （real，Ｔ）は、実際に製造された回路の温度Ｔ℃のときのチャージポンプ電流Ｉcp，電圧制御発振部１０１Ｂの入力電圧−発振周波数変換ゲインＫvco の値であり、同様にＩcp（ideal ，２５deg ），Ｋvco （ideal ，２５deg ）は設計時の室温（２５℃）のときの値である。
【０４５１】
式（１９−２）の分母のＫvco （real，Ｔ）は、製造された電圧制御発振部１０１Ｂの入力電圧−発振周波数変換ゲインＫvco であるので、これはゲイン特性情報取得部１０７Ｂで測定されたＫvco の値そのものであり、式（１８）で示されるものと同じである。
【０４５２】
そこで、式（１８）を式（１９−２）に代入すると、式（１９−２）は式（２０−１）のように変形することができる。さらに、Ｉcp（ideal ，２５deg ）＝βＩcpbias（ideal ，２５deg ），Ｉcp（real，Ｔ）＝βＩcpbias（real，Ｔ）と表せるので（βはチャージポンプ電流Ｉcpのバイアス電流Ｉcpbiasに対する倍率）、これを式（２０−１）に代入すると、式（２０−１）は式（２０−２）のように変形することができる。
【０４５３】
【数２０】
2008072166.tif 000022
【０４５４】
なお、出力電圧信号Ｖout_2は、周波数比較結果保持部１７２_2に保持されたデータＤ（ｆ２）に基づくＤＡ変換部１７４Ｂ_2から出力される出力電圧信号である。また、判定基準周波数ｆ１は２種類の判定基準周波数の内の最初の周波数２分探索で使用される判定基準周波数であり、判定基準周波数ｆ２は、周波数切替後の周波数２分探索で使用される判定基準周波数であり、判定基準周波数ｆ１＞判定基準周波数ｆ２の関係がある。
【０４５５】
ここで、Ｉcpbias（ideal ，２５deg ），Ｋvco （ideal ，２５deg ）は設計時の室温（２５℃）のときの値であるため既知であり、判定基準周波数ｆ１−判定基準周波数ｆ２もゲイン特性情報取得部１０７Ｂを動作させる前に設定するために既知である。
【０４５６】
この既知の値から、ゲイン特性情報取得部１０７Ｂでは、図３５に示したカレントミラー回路構成を持つ電圧電流変換部１７９の電圧・電流変換ゲインを、式（２１）のように決める。なお、この電圧・電流変換ゲインを、Ｋvco 補正電圧・電流変換ゲインと称する。
【０４５７】
【数２１】
2008072166.tif 000023
【０４５８】
式（２１）を式（２０−２）に代入すると、式（２０−２）は式（２２）のように変形することができる。
【０４５９】
【数２２】
2008072166.tif 000024
【０４６０】
式（２２）から分かるように、第３実施形態においても、電圧制御発振部１０１Ｂの入力電圧−発振周波数変換ゲインＫvco を補正するゲイン特性情報取得部１０７Ｂは、測定したＫvco （real，Ｔ）の情報を、ＤＡ変換部１７４Ｂ_2から出力される出力電圧信号Ｖout_2 を電圧電流変換部１７９で電流信号に変換してカレントミラー回路構成の電流電流変換部１７７（のミラートランジスタ６０２のドレイン）に渡し、その情報を元にして、帯域ωｎが一定になるように、電圧電流変換部１７９で制御電流Ｉcpcnt を生成することで、チャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御すればよい。
【０４６１】
なお、本実施形態では、電圧制御発振部１０１Ｂの入力電圧−発振周波数変換ゲインＫvco のばらつき補正を実行するに当たり、式（２１）を満たすように、電圧電流変換部１７９により、第１実施形態のＫcco 補正カレントミラー比に対応するＫvco 補正電圧・電流変換ゲインを設定するようにしていたが、この値は、Ｉcpbias（ideal ，２５deg ）、Ｋvco （ideal ，２５deg ）、判定基準周波数ｆ１，ｆ２によって決まるものであり、第１実施形態での変形例の説明と同様に、素子特性から物理的に決定されるＩcpbias（ideal ，２５deg ）およびＫvco （ideal ，２５deg ）に合わせて、カレントミラー比（ｍ／ｎ）が“２のべき乗分の１”となるように判定基準周波数ｆ１，ｆ２の差を調整すれば、電流電流変換部１７７を包含した電圧電流変換部１７９を取り外して簡単な電圧電流変換部に置き換えた構成を採ることもできる。
【０４６２】
具体的には、ゲイン特性情報取得部１０７Ｂによる測定完了後における通常の位相同期動作においては、つまり測定完了後に経路選択スイッチ１７５を電圧加算部１７６Ｂ側に戻したときには、データ保持部４６０からの制御信号 Control［Ｎ−＃］およびデータ保持部４８０からのアップ・ダウン信号UpDown［Ｎ−＃］の電圧出力型のＤＡ変換部１７４Ｂ_2への入力を下位ビット側にビットシフトすることで、事実上、カレントミラー比（ｍ／ｎ）を“２のべき乗分の１”とする対処が可能である。 Control［Ｎ−＃］，UpDown［Ｎ−＃］のＤＡ変換部１７４Ｂ_2への入力をビットシフトさせるには、そのための経路選択スイッチを設ければよい。
【０４６３】
たとえば、Ｉcpbias（ideal ，２５deg ）＝１０μＡ，Ｋcco （ideal ，２５deg ）＝０．３ＭHz／μＡ，判定基準周波数ｆ１＝８００ＭHzであるときに、判定基準周波数ｆ２＝７５２ＭHzとすれば、カレントミラー比（ｍ／ｎ）は３／４８＝１／１６となるので、 Control［Ｎ−＃］，UpDown［Ｎ−＃］のＤＡ変換部１７４Ｂ_2への入力を、４ビット分下位側に入力するように経路選択スイッチを切り替えるとよい。
【産業上の利用可能性】
【０４６４】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０４６５】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０４６６】
たとえば、通常の位相同期動作時には、ゲイン特性情報取得部１０７で取得された補正信号（Ｉcpcnt やＶcpcnt ）に基づいて、測定により取得された入力信号−発振周波数変換ゲイン（Ｋcco やＫvco ）と駆動部１０４Ｚがループフィルタ部１０６を駆動する駆動信号（ＩcpやＶdr）との積が一定となるように駆動部１０４Ｚを制御するに当たり、式（１０）〜式（１２）や式（１９）〜式（２１）などにおいて、標準の入力信号−発振周波数変換ゲインＫosciや標準の駆動信号（ＩcpやＶdr）を、設計値から特定される理想状態（ideal ），２５℃（室温）の条件での値としていたが、これは一例であって、その他の値を標準値とすることもできる。
【０４６７】
たとえば、設計パラメータの側面から決定する場合であっても、２５℃に限らず、その他の温度（たとえば２０℃）を室温として、そのときの設計パラメータをそれぞれの標準値としてもよい。
【０４６８】
また、設計パラメータの側面から標準値を決めるではなく、任意の実物（サンプル）を選択して、それの周波数変換ゲインや駆動信号について、通常の条件下（たとえば室温（２０℃や２５℃など））で測定したものを、標準値としてもよい。この場合、複数のサンプル（実物）の測定結果の平均値や中央値などから標準値を決定するようにしてもよい。
【０４６９】
また、前述の各実施形態では、入力信号−発振周波数変換ゲインＫosciのばらつき補正をチャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御することで実現している。加えて、第１および第２実施形態では、発振部１０１を電流モードで制御される電流制御発振部１０１Ａとし、それに合わせて、ゲイン特性情報取得部１０７のＤＡ変換部１７４も電流出力型のＤＡ変換部１７４Ａを使用する。一方、第３実施形態では、発振部１０１を電圧モードで制御される電圧制御発振部１０１Ｂとし、それに合わせて、ゲイン特性情報取得部１０７のＤＡ変換部１７４も電圧出力型のＤＡ変換部１７４Ｂを使用するようにしている。しかしながら、回路理論上、電流と電圧との間には「双対の理」の関係があるので、電流モードと電圧モードの置換とそれに伴う回路変更が可能であり、その組合せを、様々なものに変更することができる。
【０４７０】
たとえば、発振部１０１とゲイン特性情報取得部１０７の組合せにおいて、電流モードと電圧モードの置換について考えたときには、以下のことが言える。
【０４７１】
たとえば、ゲイン特性情報取得部１０７の電流源１０５CPに対する制御としては電流制御型としつつ、ＤＡ変換部１７４としては電圧出力型のＤＡ変換部１７４Ｂを採用する場合において、発振部１０１を電流制御発振部１０１Ａとするときには、少なくとも、電流制御発振部１０１Ａの周波数制御入力端子１０１Ａinでは電流モードの発振制御電流Ｉcnt になっていることが必要であり、その限りにおいて、電圧電流変換部を何れかの箇所に設ければよい。
【０４７２】
たとえば、図３６に示す第４実施形態のように、ループフィルタ部１０６やゲイン特性情報取得部１０７としては第３実施形態と同様の構成を採用しつつ、電圧加算部１０８Ｂの出力と周波数制御入力端子１０１Ａinとの間に、発振制御電圧Ｖcnt を発振制御電流Ｉcnt に変換する電圧電流変換部７１０を設けるとよい。この場合、入力信号−発振周波数変換ゲインＫosciのばらつき補正の全体の動作としては、第３実施形態における入力電圧−発振周波数変換ゲインＫvco を入力電流−発振周波数変換ゲインＫcco に置き換えるだけでよく、後は、第３実施形態と同じように考えることができる。
【０４７３】
また、ゲイン特性情報取得部１０７の電流源１０５CPに対する制御としては電流制御型としつつ、ＤＡ変換部１７４としては電流出力型を採用する場合において、発振部１０１として電圧制御発振部１０１Ｂを使用する場合には、少なくとも、電圧制御発振部１０１Ｂの周波数制御入力端子１０１Ｂinでは電圧モードの発振制御電圧Ｖcnt になっていることが必要であり、その限りにおいて、電流電圧変換部を何れかの箇所に設ければよい。
【０４７４】
たとえば、図３７に示す第５実施形態のように、ループフィルタ部１０６やゲイン特性情報取得部１０７としては第１もしくは第２実施形態と同様の構成を採用しつつ（図では第１実施形態をベースとして示す）、電流加算部１０８Ａの出力と周波数制御入力端子１０１Ｂinとの間に、発振制御電流Ｉcnt を発振制御電圧Ｖcnt に変換する電流電圧変換部７１２を設けるとよい。この場合、入力信号−発振周波数変換ゲインＫosciのばらつき補正の全体の動作としては、第１もしくは第２実施形態における入力電流−発振周波数変換ゲインＫcco を入力電圧−発振周波数変換ゲインＫvco に置き換えるだけでよく、後は、第１もしくは第２実施形態と同じように考えることができる。
【０４７５】
また、入力信号−発振周波数変換ゲインＫosciのばらつき補正を実行する機構としては、ゲイン特性情報取得部１０７にて測定したＫosci（real，Ｔ）の情報に基づくＤＡ変換部１７４_2から出力される出力信号（Ｉout_2 もしくはＶout_2 ）を元にして、帯域ωｎを一定にするべくチャージポンプ電流Ｉcpと入力信号−発振周波数変換ゲインＫosciとの積が一定となるように制御電流Ｉcpcnt を生成して、チャージポンプ１０４CP用のバイアス電流Ｉcpbiasを制御するようにしていたが、この部分に関しても、回路理論上、電流モードと電圧モードの置換が可能であり、その組合せを、様々なものに変更することができる。
【０４７６】
たとえば、図３８に示す第６実施形態のように、ループフィルタ部１０６やゲイン特性情報取得部１０７としては第１もしくは第２実施形態と概ね同様の構成を採用しつつ（図では第２実施形態をベースとして示す）、ゲイン特性情報取得部１０７の出力を電圧形式にすることで、チャージポンプ部１０４のチャージポンプ電流Ｉcpやチャージポンプ電流Ｉrdを電圧モードで制御する構成を採ることができる。すなわち、電流値可変型の電流源１０５CP，１０５RDを、電圧モードでチャージポンプ電流Ｉcp，Ｉrdを制御可能な構成にすることができる。
【０４７７】
このような構成としては、電流電流変換部１７７，１７８もしくは電圧電流変換部１７９から出力された制御電流Ｉcpcnt を変換ゲインγで電圧信号に変換する電流電圧変換部７２０を用意し、その電流電圧変換部７２０から出力された制御電圧Ｖcpcnt ，Ｖrdcnt で電流源１０５CP，１０５RDのバイアス電流Ｉcpbias，Ｉrdbiasを制御変換ゲインηで制御する構成を採ればよい。なお、図では、電流電圧変換部７２０をゲイン特性情報取得部１０７Ａ内に設けてゲイン特性情報取得部１０７Ａを電圧制御型に変更しているが、ゲイン特性情報取得部１０７Ａは電流制御型としつつ、電流電圧変換部７２０をチャージポンプ部１０４内に設けてもよい。
【０４７８】
バイアス電流Ｉcpbias，Ｉrdbiasを制御変換ゲインηで制御する構成としては、制御入力端子１０５CPａ，１０５RDａに供給される制御電圧Ｖcpcnt ，Ｖrdcnt でカレントミラーの基準電流源側に流れる電流量を制御し、それを受けてチャージポンプ１０４CP，１０４RDにバイアス電流Ｉcpbias，Ｉrdbiasを供給するように構成すればよい。
【０４７９】
具体的には、制御電圧Ｖcpcnt ，Ｖrdcnt をカレントミラー形式で受けるように、たとえば、ＮＭＯＳトランジスタをカレントミラー接続し、ゲート端子と共通接続された一方のドレイン端子を制御入力端子１０５CPａ，１０５RDａとして制御変換ゲインηを規定する電流制御抵抗を介して制御電圧Ｖcpcnt ，Ｖrdcnt を供給し、他方のドレイン端子にバイアス電流Ｉcpbias，Ｉrdbiasを得る構成を採ることができる。
【０４８０】
この場合、電流電圧変換部７２０の変換ゲインγとバイアス電流Ｉcpbias，Ｉrdbiasについての制御変換ゲインηとの積γ・ηが“１”となるようにしておけば、入力信号−発振周波数変換ゲインＫosciのばらつき補正に関しては、前述の第１〜第３実施形態と同様にして考えることができる。また、積γ・ηが“１”以外の場合には、その分を相殺するように、補正に関する式（１３）や式（２２）を調整すればよい。
【０４８１】
また、電流電流変換部１７７，１７８や電圧電流変換部１７９は、その基本部分を、カレントミラー構成とし、Ｉcpbias（ideal ，２５deg ），Ｋcco （ideal ，２５deg ），判定基準周波数ｆ１，ｆ２（何れも既知）に合わせて、カレントミラー比（ｍ／ｎ）を設定することによって、入力信号−発振周波数変換ゲインＫosciのばらつき補正を実現するようにしていたが、この部分に関しても、電流モードではなく電圧モードで動作させるように変形することができる。
【０４８２】
たとえば、第６実施形態との組合せにおいては、ＤＡ変換部１７４を電圧出力型のＤＡ変換部１７４Ｂとし、電流電流変換部１７７，１７８や電圧電流変換部１７９と電流電電流電圧変換部７２０との組合せを変換ゲインＫの電流電流変換部に置き換えることができる。
【０４８３】
ただし、一般的に、回路構成上は、電圧モードでの電圧比を設定する回路と、電流モードでの電流比を設定する回路とでは、カレントミラー形式を利用可能な電流モードでの電流比を設定する回路の方が取り扱い易い。
【０４８４】
よって、ゲイン特性情報取得部１０７を具備した位相同期部１００の全体として考えた場合には、電流電流変換部１７７，１７８や電圧電流変換部１７９は基本要素としてカレントミラー形式を採用して電流モード出力とし、チャージポンプ部１０４に対しては電流モードでバイアス電流Ｉcpbias，Ｉcpbiasを制御する構成を採るのが好ましい。さらに、これとの関係では、発振部１０１は電流制御発振部１０１Ａとし、これに対応して、ゲイン特性情報取得部１０７も、電流出力型のＤＡ変換部１７４Ａを具備したゲイン特性情報取得部１０７Ａを採用するのが、最もコンパクトな構成となると考えられる。
【０４８５】
また、前記実施形態では、ゲイン特性情報取得部１０７は、実動状態の入力信号−発振周波数変換ゲインＫosciを測定し、その測定結果に基づいて、入力信号−発振周波数変換ゲインＫosciのばらつきを相殺するように、ループフィルタ部１０６を駆動する駆動部１０４Ｚの一例であるチャージポンプ部１０４の駆動能力（チャージポンプ電流Ｉcp，Ｉrd）の大きさを、入力信号−発振周波数変換ゲインＫosciとチャージポンプ電流Ｉcp，Ｉrdの積が一定となるように制御していたが、この点に関しても、「双対の理」を適用して、電流モードではなく、電圧モードで制御するように変更することができる。
【０４８６】
たとえば、実動状態の入力信号−発振周波数変換ゲインＫosciを測定し、その測定結果に基づいて、入力信号−発振周波数変換ゲインＫosciのばらつきを相殺するように、ループフィルタ部１０６を駆動する駆動部１０４Ｚの駆動能力（駆動電圧Ｖlp）の大きさを、入力信号−発振周波数変換ゲインＫosciと駆動電圧Ｖlpの積が一定となるように制御すればよい。
【０４８７】
このためには、たとえば、図３９に示す第７実施形態のように（図では第３実施形態と第６実施形態との組合せをベースとして示す）、駆動部１０４Ｚを電流出力型のチャージポンプ部１０４ではなく電圧出力型の電圧駆動部１０４Ｄを備えた構成とするとともに、ループフィルタ部１０６は、抵抗素子１６２を電圧駆動部１０４Ｄの出力と電圧加算部１０８Ｂとの間に配し、コンデンサ１６４は、抵抗素子１６２と電圧加算部１０８Ｂとの接続点と接地との間に配する構成を採る。
【０４８８】
電圧駆動部１０４Ｄを備えた駆動部１０４Ｚでは、位相比較部１０３から出力された比較結果信号Ｖcompに応じた駆動電圧Ｖdrを出力する構成とするととともに、駆動電圧Ｖdrと入力信号−発振周波数変換ゲインＫosci（図では入力電圧−発振周波数変換ゲインＫvco ）との積が一定となるように制御する構成を採ればよい。
【０４８９】
このためのゲイン特性情報取得部１０７による制御は、第１〜第５と同様の電流モード（電流制御型の制御電流Ｉcpcnt ）でもよいし、図のように第６実施形態と同様の電圧モード（電圧制御型の制御電圧Ｖcpcnt ）の何れもよい。この点は、チャージポンプ電流Ｉcp，Ｉrdを制御するための電流源１０５CP，１０５RDに対する制御が、電流モードおよび電圧モードの何れもよいのと同様である。ただし、組合せの効率化の点では、ゲイン特性情報取得部１０７も電圧制御型にするのが好ましい。
【０４９０】
また、前述の実施形態では、位相同期部１００を光ディスク装置１に適用した場合で説明したが、各実施形態で説明した位相同期部１００を適用し得る装置は、光ディスク装置１に限定されるものではなく、たとえば、各種の通信装置や送受信機などにも適用できるものである。
【０４９１】
何れにしても、本実施形態の位相同期部１００によれば、磁気あるいは光ディスク再生系や高速シリアル通信などに利用されるＰＬＬ（位相同期回路）における発振部（電流制御発振部１０１Ａや電圧制御発振部１０１Ｂ）の発振周波数ｆosciを、位相同期回路として動作させる前に、入力クロック周波数または受信データレート（本実施形態のデジタルデータ列Ｄinに相当）に一致させ、ＰＬＬのアクイジション時間を短縮させると同時に（クロック再生の場合はシンセサイザを不要にする）、非線形な発振器の入力信号−発振周波数変換ゲインＫosciの特性を補正でき、補正終了後は、ＤＣ動作で低消費電力を実現し、ＰＬＬのノイズ源にならないため、補正回路を追加したことによるジッタの増加を防ぐことができる。
【図面の簡単な説明】
【０４９２】
【図１】位相同期回路を具備した光ディスク装置の一実施形態を示すブロック図である。
【図２】記録・再生信号処理部の一構成例を示す機能ブロック図である。
【図３】位相同期部の第１実施形態を示す機能ブロック図である。
【図４】比較例としての、ゲイン特性情報取得部を適用しない場合の位相同期部の構成例を示す図である。
【図５】位相同期部で使用する発振部の一構成例を示す図である。
【図６】図５に示した発振部の入力信号−発振周波数変換ゲインＫosciの特性例を示す図である。
【図７】ゲイン特性情報取得部の動作手順の一例を示すフローチャートであり
【図８】ゲイン特性情報取得部の動作のタイミングチャート（Ｎ＝６で例示）である。
【図９】周波数比較部の詳細な構成例を示す図である。
【図１０】周波数比較部に使用されるプログラマブルカウンタの動作を説明するタイミングチャートである。
【図１１】計測時間とプログラマブルカウンタの出力の関係を説明する図である。
【図１２】プログラマブルカウンタにおける誤動作を説明する図である。
【図１３】周波数比較結果保持部の詳細な構成例を示す図である。
【図１４】周波数比較結果保持部を構成するセット信号生成部の詳細な構成例（第１例）を示す図である。
【図１５】図１４に示すセット信号生成部４１０の詳細な構成例において使用されるＤＦＦの構成例を示す図である。
【図１６】周波数２分探索の処理サイクルを判定基準信号の１クロック分とする場合におけるセット信号生成部の動作を説明するタイミングチャート（Ｎ＝１０で例示）である。
【図１７】周波数２分探索の処理サイクルを判定基準信号の２クロック分とする場合における図１４に示す構成のセット信号生成部の動作を説明するタイミングチャート（Ｎ＝１０で例示）である。
【図１８】周波数比較結果保持部を構成するデータ保持部の１ビット分の構成要素の詳細を示す図である。
【図１９】周波数２分探索の処理サイクルを判定基準信号ｆ０の２クロック分とする場合における周波数比較部と周波数比較結果保持部の全体動作を説明するタイミングチャートである。
【図２０】電流出力型のＤＡ変換部の詳細な構成例（基本形）を示す図である。
【図２１】ゲイン特性情報取得部の全体動作を説明する図である。
【図２２】電流制御発振部の製造ばらつきや温度変化によって、入力電流−発振周波数変換ゲインＫcco が変化する例を示す図である。
【図２３】ＤＡ変換部の必要出力電流レンジを説明する図である。
【図２４】スケーリングをｘとしたときのＤＡ変換部の構成を示した図である。
【図２５】スケーリングｘにおいて周波数探索精度を最も悪化させる事例を示す図である。
【図２６】第１実施形態において、周波数２分探索による発振周波数の遷移と判定基準周波数を与える電流値に対応するデータを説明する図である。
【図２７】製造ばらつきや温度変化によって周波数変換ゲイン特性が変化する例と、判定基準周波数を与える電流値に対応するデータを説明する図である。
【図２８】第１実施形態の電流電流変換部の回路構成例を示す図である。
【図２９】ゲイン補正の線形性を説明する図である。
【図３０】位相同期部の第２実施形態を示す機能ブロック図である。
【図３１】第２実施形態のゲイン特性情報取得部に設けられる電流電流変換部の回路構成例を示す図である。
【図３２】位相同期部の第３実施形態を示す機能ブロック図である。
【図３３】電圧出力型のＤＡ変換部の詳細な構成例を示す図である。
【図３４】第３実施形態において、周波数２分探索による発振周波数の遷移と判定基準周波数を与える電圧値に対応するデータを説明する図である。
【図３５】第３実施形態のゲイン特性情報取得部に設けられる電圧電流変換部の回路構成例を示す図である。
【図３６】位相同期部の第４実施形態を示す機能ブロック図である。
【図３７】位相同期部の第５実施形態を示す機能ブロック図である。
【図３８】位相同期部の第６実施形態を示す機能ブロック図である。
【図３９】位相同期部の第７実施形態を示す機能ブロック図である。
【図４０】図４０は、位相同期回路を一般的に表わした回路ブロック図である。
【図４１】非特許文献１の仕組みを示す図である。
【図４２】非特許文献２の仕組みを示す図である。
【図４３】非特許文献３の仕組みを示す図である。
【符号の説明】
【０４９３】
１…光ディスク装置、１００…位相同期部、１０１Ｂ…電圧制御発振部、１０１Ａ…電流制御発振部、１０２…分周部、１０３…位相比較部、１０４…チャージポンプ部、１０４CP，１０４RD…チャージポンプ、１０４Ｚ…駆動部、１０５CP，１０５RD…電流源、１０６Ａ，１０６Ｂ…ループフィルタ部、１０７Ａ，１０７Ｂ…ゲイン特性情報取得部、１０８Ａ…電流加算部、１０８Ｂ…電圧加算部、１０９Ｂ…規定電圧源、１０９Ａ…規定電流源、１６６…電圧電流変換部、１６８…電流加算部、１７０…周波数比較部、１７２…周波数比較結果保持部、１７４Ａ，１７４Ｂ…ＤＡ変換部、１７５…経路選択スイッチ、１７６Ａ，１７６Ｃ…電流加算部、１７６Ｂ…電圧加算部、１７７，１７８…電流電流変換部、１７９…電圧電流変換部
【図１】
2008072166.tif 000026
【図２】
2008072166.tif 000027
【図３】
2008072166.tif 000028
【図４】
2008072166.tif 000029
【図５】
2008072166.tif 000030
【図６】
2008072166.tif 000031
【図７】
2008072166.tif 000032
【図８】
2008072166.tif 000033
【図９】
2008072166.tif 000034
【図１０】
2008072166.tif 000035
【図１１】
2008072166.tif 000036
【図１２】
2008072166.tif 000037
【図１３】
2008072166.tif 000038
【図１４】
2008072166.tif 000039
【図１５】
2008072166.tif 000040
【図１６】
2008072166.tif 000041
【図１７】
2008072166.tif 000042
【図１８】
2008072166.tif 000043
【図１９】
2008072166.tif 000044
【図２０】
2008072166.tif 000045
【図２１】
2008072166.tif 000046
【図２２】
2008072166.tif 000047
【図２３】
2008072166.tif 000048
【図２４】
2008072166.tif 000049
【図２５】
2008072166.tif 000050
【図２６】
2008072166.tif 000051
【図２７】
2008072166.tif 000052
【図２８】
2008072166.tif 000053
【図２９】
2008072166.tif 000054
【図３０】
2008072166.tif 000055
【図３１】
2008072166.tif 000056
【図３２】
2008072166.tif 000057
【図３３】
2008072166.tif 000058
【図３４】
2008072166.tif 000059
【図３５】
2008072166.tif 000060
【図３６】
2008072166.tif 000061
【図３７】
2008072166.tif 000062
【図３８】
2008072166.tif 000063
【図３９】
2008072166.tif 000064
【図４０】
2008072166.tif 000065
【図４１】
2008072166.tif 000066
【図４２】
2008072166.tif 000067
【図４３】
2008072166.tif 000068