(57)【要約】【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。【解決手段】この半導体装置２０は、ｎ型エピタキシャル層２の領域２ａに形成されたトレンチ３と、ｎ型エピタキシャル層２の領域２ｂに形成されたｐ+型拡散層７と、トレンチ３に埋め込まれた埋め込み電極５とを備えている。そして、領域２ａにおいて、トレンチ３の周辺に形成される空乏層１４でｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が塞がれることにより電流通路１２が遮断される一方、トレンチ３の周辺に形成された空乏層１４の少なくとも一部が消滅することにより電流通路１２が開くように構成されており、領域２ｂにおいて、ｎ型エピタキシャル層２とｐ+型拡散層７との接合部分８がツェナーダイオード８となるように構成されている。【選択図】図１
2008311453.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域の外側に設けられた第２領域とを有する一導電型の半導体層と、
前記半導体層の第１領域に形成され、互いに所定の間隔を隔てて配列されているとともに、各々の開口端が前記半導体層の上面側に位置している複数のトレンチと、
前記半導体層の第２領域に形成され、互いに所定の間隔を隔てて配列されているとともに、各々の上面が前記半導体層の上面側に露出している複数の逆導電型の第１拡散層と、
前記複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、
前記半導体層の第１領域および第２領域を覆うように、前記半導体層の上面上に形成された電極層とを備え、
前記半導体層の第１領域において、前記半導体層の隣接する前記トレンチ間の各領域が電流通路となり、かつ、前記トレンチの周辺に形成される空乏層で前記半導体層の前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより前記電流通路が開くように構成されており、
前記半導体層の第２領域において、前記半導体層と前記第１拡散層との接合部分がツェナーダイオードとなるように構成されていることを特徴とする半導体装置。
【請求項２】
前記半導体層の第２領域において、前記半導体層の隣接する前記第１拡散層間の各領域と前記電極層との接合部分がショットキーバリアダイオードとなるように構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の第２領域において、前記半導体層の前記隣接する第１拡散層間の各領域と前記電極層との接合部分に対して逆バイアスが印加されている場合に、前記第１拡散層の周辺に形成される空乏層で前記半導体層の前記隣接する第１拡散層間の各領域が塞がれるように構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体層の第２領域において、前記半導体層の前記隣接する第１拡散層間の各領域と前記電極層との接合部分に対して逆バイアスが印加されている場合に、前記隣接する第１拡散層の各々の周辺に形成される空乏層が互いに連結するように構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体層の第２領域において、前記隣接する第１拡散層間の距離は、前記隣接する第１拡散層の各々の周辺に形成される空乏層の一部が互いに重なるように設定されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体層の前記隣接するトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の第２拡散層をさらに備え、
前記トレンチおよび前記第２拡散層の各々の周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、スイッチング機能などを有する半導体装置に関する。
【背景技術】
【０００２】
従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００３】
図１５は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１５を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００４】
また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。
【０００５】
また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。
【０００６】
上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。
【０００７】
具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。
【０００８】
このように、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。
【０００９】
また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
【００１０】
【特許文献１】特開２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１５に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、この発明の一の局面による半導体装置は、第１領域と、第１領域の外側に設けられた第２領域とを有する一導電型の半導体層と、半導体層の第１領域に形成され、互いに所定の間隔を隔てて配列されているとともに、各々の開口端が半導体層の上面側に位置している複数のトレンチと、半導体層の第２領域に形成され、互いに所定の間隔を隔てて配列されているとともに、各々の上面が半導体層の上面側に露出している複数の逆導電型の第１拡散層と、複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、半導体層の第１領域および第２領域を覆うように、半導体層の上面上に形成された電極層とを備えている。そして、半導体層の第１領域において、半導体層の隣接するトレンチ間の各領域が電流通路となり、かつ、トレンチの周辺に形成される空乏層で半導体層の隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路が開くように構成されており、半導体層の第２領域において、半導体層と第１拡散層との接合部分がツェナーダイオードとなるように構成されている。
【００１４】
この一の局面による半導体装置では、上記のように、一導電型の半導体層の第１領域に、埋め込み電極が埋め込まれる複数のトレンチを形成し、かつ、トレンチの周辺に形成される空乏層で半導体層の隣接するトレンチ間の各領域が塞がれることにより電流通路（半導体層の隣接するトレンチ間の各領域）が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路（半導体層の隣接するトレンチ間の各領域）が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、オン状態（電流通路が開いている状態）からオフ状態（電流通路が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路（半導体層の隣接するトレンチ間の各領域）の空乏層が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００１５】
また、一の局面による半導体装置では、上記のように、一導電型の半導体層の第１領域の外側に設けられた第２領域に、複数の逆導電型の第１拡散層を形成し、かつ、半導体層と第１拡散層との接合部分がツェナーダイオードとなるように構成することによって、スイッチングトランジスタのソース−ドレイン間にツェナーダイオードが接続された状態にすることが可能となる。これにより、半導体装置にノイズ電圧やサージ電圧などが入力されたとしても、そのノイズ電圧やサージ電圧などをツェナーダイオードにより吸収することができる。これにより、半導体装置にノイズ電圧やサージ電圧などが入力されることに起因して、半導体装置が破損してしまうという不都合が発生するのを抑制することができる。
【００１６】
また、上記した構成では、スイッチングトランジスタとツェナーダイオードとが一体化されているので、スイッチングトランジスタとツェナーダイオードとを接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタおよびツェナーダイオードを含む回路の小面積化を図ることができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、半導体層の第２領域において、半導体層の隣接する第１拡散層間の各領域と電極層との接合部分がショットキーバリアダイオードとなるように構成されている。このように構成すれば、スイッチングトランジスタのソース−ドレイン間に、ツェナーダイオードに加えて、ツェナーダイオードよりも逆回復時間の短いショットキーバリアダイオードがさらに接続された状態にすることが可能となる。これにより、スイッチング速度が低下するのを抑制することができる。
【００１８】
また、上記した構成では、スイッチングトランジスタ、ツェナーダイオードおよびショットキーバリアダイオードが一体化されているので、スイッチングトランジスタ、ツェナーダイオードおよびショットキーバリアダイオードを互いに接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタ、ツェナーダイオードおよびショットキーバリアダイオードを含む回路の小面積化を図ることができる。
【００１９】
この場合、好ましくは、半導体層の第２領域において、半導体層の隣接する第１拡散層間の各領域と電極層との接合部分に対して逆バイアスが印加されている場合に、第１拡散層の周辺に形成される空乏層で半導体層の隣接する第１拡散層間の各領域が塞がれるように構成されている。このように構成すれば、ショットキーバリアダイオードに対して逆バイアスが印加されている場合に、半導体層の隣接する第１拡散層間の各領域を介して流れる電流を遮断することができる。これにより、ショットキーバリアダイオードにおけるリーク電流の発生を抑制することができる。
【００２０】
また、上記の場合、好ましくは、半導体層の第２領域において、半導体層の隣接する第１拡散層間の各領域と電極層との接合部分に対して逆バイアスが印加されている場合に、隣接する第１拡散層の各々の周辺に形成される空乏層が互いに連結するように構成されている。このように構成すれば、確実に、半導体層の隣接する第１拡散層間の各領域を空乏層で塞ぐことができる。
【００２１】
さらに、上記の場合、好ましくは、半導体層の第２領域において、隣接する第１拡散層間の距離は、隣接する第１拡散層の各々の周辺に形成される空乏層の一部が互いに重なるように設定されている。このように構成すれば、容易に、隣接する第１拡散層の各々の周辺に形成される空乏層を互いに連結させることができる。
【００２２】
上記一の局面による半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより電流通路が開くように構成されていてもよい。
【００２３】
上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。
【００２４】
この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。
【００２５】
上記一の局面による半導体装置において、半導体層の隣接するトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の第２拡散層をさらに備え、トレンチおよび第２拡散層の各々の周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。
【００２６】
なお、上記一の局面による半導体装置において、電流通路を遮断する場合に、隣接するトレンチの各々の周辺に形成される空乏層が互いに連結するように構成されていてもよい。このように構成すれば、確実に、半導体層の隣接するトレンチ間の各領域を空乏層で塞ぐことができる。
【００２７】
また、上記一の局面による半導体装置において、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成される空乏層の一部が互いに重なるように設定されていてもよい。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成される空乏層を互いに連結させることができる。
【００２８】
また、上記一の局面による半導体装置において、埋め込み電極と電極層との間の絶縁を行うための層間絶縁膜をさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して面一となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれていてもよい。このように構成すれば、隣接するトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（半導体層の隣接するトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣接するトレンチ間の距離を小さくすることができるので、隣接するトレンチの各々の周辺に形成される空乏層を互いに連結させやすくすることが可能となる。
【発明の効果】
【００２９】
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面図である。図２は、図１に示した第１実施形態による半導体装置のトレンチおよび拡散層の平面形状を説明するための平面図である。図３は、図１に示した第１実施形態による半導体装置の等価回路である。まず、図１〜図３を参照して、第１実施形態による半導体装置の構造について説明する。
【００３１】
第１実施形態による半導体装置２０は、図１および図２に示すように、領域２０ａと、その領域２０ａの外側に設けられた領域２０ｂとを有している。そして、半導体装置２０の領域２０ａは、ノーマリオフ型のスイッチングトランジスタとして機能するように構成されており、半導体装置２０の領域２０ｂは、ダイオード（ツェナーダイオードおよびショットキーバリアダイオード）として機能するように構成されている。すなわち、第１実施形態の半導体装置２０は、スイッチングトランジスタおよびダイオード（ツェナーダイオードおよびショットキーバリアダイオード）が一体的に設けられた構造を有している。
【００３２】
具体的な構造としては、第１実施形態の半導体装置２０では、ｎ+型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ+型シリコン基板１には、後述する裏面電極層１１との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ+型シリコン基板１よりも低い濃度（約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されている。また、ｎ型エピタキシャル層２は、領域（半導体装置２０の領域２０ａに対応する領域）２ａと、その領域２ａの外側に設けられた領域（半導体装置２０の領域２０ｂに対応する領域）２ｂとを有している。なお、ｎ+型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。また、領域２ａおよび２ｂは、それぞれ、本発明の「第１領域」および「第２領域」の一例である。
【００３３】
また、ｎ型エピタキシャル層２の領域２ａには、ｎ型エピタキシャル層２の厚み方向に掘られた複数のトレンチ３が形成されている。この複数のトレンチ３は、ｎ型エピタキシャル層２をその上面（主表面）側からエッチングすることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。
【００３４】
また、複数のトレンチ３は、平面的に見て、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ａ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ａ方向）と直交する方向（Ｂ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、約０．５μｍ〜約１２μｍに設定されている。この第１実施形態のトレンチ３の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように設定されている。なお、図示しないが、トレンチ３がｎ型エピタキシャル層２を貫通してｎ+型シリコン基板１にまで達していてもよい。また、複数のトレンチ３の各々のＢ方向の幅は、約０．１μｍ〜約１μｍに設定されている。上記したトレンチ３は、ｎ型エピタキシャル層２の領域２ａにのみ形成されており、ｎ型エピタキシャル層２の領域２ｂには形成されていない。
【００３５】
また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜（絶縁膜）４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。
【００３６】
また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極５が形成されている。この複数の埋め込み電極５の各々は、対応するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。
【００３７】
上記のような複数の埋め込み電極５が設けられた第１実施形態の構成では、複数の埋め込み電極５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣接するトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣接するトレンチ３の各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣接するトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が空乏層によって塞がれた状態にすることができる。
【００３８】
また、第１実施形態の複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極５ａおよび５ｂに分けられている。一方の埋め込み電極５ａは、所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。また、他方の埋め込み電極５ｂは、後述する上面電極層９に電気的に接続されている。すなわち、他方の埋め込み電極５ｂは、上面電極層９と同電位となるように構成されている。また、埋め込み電極５ａおよび５ｂは、Ｂ方向に１つずつ交互に配置されている。したがって、２つの埋め込み電極５ａ（５ｂ）の間に１つの埋め込み電極５ｂ（５ａ）が配置されていることになる。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。
【００３９】
また、複数のトレンチ３の各々の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極５と後述する上面電極層９との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。
【００４０】
また、ｎ型エピタキシャル層２の領域２ａの上面側の部分（隣接するトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の領域２ａの上面側に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ｃが形成されている。このｎ型エピタキシャル層２の高濃度領域２ｃの濃度は、後述する上面電極層９との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分のｎ型不純物の濃度よりも高くなっている。さらに、ｎ型エピタキシャル層２の高濃度領域２ｃの厚み（イオン注入深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ｃの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。
【００４１】
一方、ｎ型エピタキシャル層２の領域２ｂには、ｐ型不純物が高濃度（約１×１０17ｃｍ-3〜約１×１０20ｃｍ-3）で導入された複数のｐ+型拡散層７が形成されている。この複数のｐ+型拡散層７の各々は、ｎ型エピタキシャル層２の上面側からｐ型不純物をイオン注入することにより形成されている。すなわち、複数のｐ+型拡散層７の各々の上面は、ｎ型エピタキシャル層２の領域２ｂの上面側に露出していることになる。また、複数のｐ+型拡散層７の各々の濃度は、後述する上面電極層９との間で良好なオーミック接触を得ることが可能なように設定されている。なお、ｐ+型拡散層７は、本発明の「逆導電型の第１拡散層」の一例である。
【００４２】
また、複数のｐ+型拡散層７は、平面的に見て、細長状のトレンチ３が延びる方向（Ａ方向）と同じ方向に沿って延びるように細長状に形成されている。また、複数のｐ+型拡散層７は、複数のトレンチ３の配列方向（Ｂ方向）と同じ方向に互いに所定の間隔を隔てて配列されている。さらに、複数のｐ+型拡散層７の各々の厚み（イオン注入深さ）は、約０．５μｍ〜約１０μｍに設定されている。また、複数のｐ+型拡散層７の各々のＢ方向の幅は、約０．１μｍ〜約２μｍに設定されている。なお、複数のｐ+型拡散層７は、ｎ型エピタキシャル層２の領域２ｂにのみ形成されており、ｎ型エピタキシャル層２の領域２ａには形成されていない。
【００４３】
上記のような複数のｐ+型拡散層７が設けられた第１実施形態の構成では、複数のｐ+型拡散層７とｎ型エピタキシャル層２との各接合部分８をツェナーダイオードとして機能させることが可能となる。以下の説明では、接合部分８をツェナーダイオード８と言う。なお、第１実施形態では、ツェナーダイオード８の降伏電圧がシリコン酸化膜４の耐圧よりも低くなるように設定されている。
【００４４】
さらに、上記のような複数のｐ+型拡散層７が設けられた第１実施形態の構成では、複数のｐ+型拡散層７に対する印加電圧を制御すれば、複数のｐ+型拡散層７の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣接するｐ+型拡散層７間の距離は、複数のｐ+型拡散層７の各々の周辺に空乏層を形成した時に、隣接するｐ+型拡散層７の各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のｐ+型拡散層７の各々の周辺に空乏層を形成した場合には、隣接するｐ+型拡散層７の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のｐ+型拡散層７の各々の周辺に空乏層を形成すれば、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域が空乏層によって塞がれた状態にすることができる。
【００４５】
また、ｎ型エピタキシャル層２の上面上には、金属層（たとえば、Ａｌ層）などからなる上面電極層９が形成されている。この上面電極層９は、ｎ型エピタキシャル層２の領域２ａおよび２ｂの両方を覆うように形成されている。なお、上面電極層９は、本発明の「電極層」の一例である。
【００４６】
上面電極層９は、ｎ型エピタキシャル層２の領域２ａにおいて、複数のトレンチ３の各々の開口端を覆っており、かつ、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域の上端部（高濃度領域２ａの上面）に対してオーミック接触している。その一方、ｎ型エピタキシャル層２の領域２ｂにおいて、上面電極層９は、複数のｐ+型拡散層７の各々の露出した上面に対してオーミック接触している。
【００４７】
さらに、ｎ型エピタキシャル層２の領域２ｂにおいて、上面電極層９は、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域の上端部（低濃度領域の上面）に対してショットキー接触している。このため、上面電極層９とｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域の上端部との各接合部分１０は、ショットキーバリアダイオードとして機能することになる。以下の説明では、接合部分１０をショットキーバリアダイオード１０と言う。
【００４８】
なお、上面電極層９は、半導体装置２０のスイッチングトランジスタとして機能する領域２０ａにおいて、スイッチングトランジスタのソース／ドレイン電極の一方（たとえば、ソース電極）として機能する。その一方、半導体装置２０のダイオードとして機能する領域２０ｂにおいて、上面電極層９は、ツェナーダイオード８およびショットキーバリアダイオード１０のアノード電極として機能する。
【００４９】
また、ｎ+型シリコン基板１の裏面上には、複数の金属層が積層された多層構造の裏面電極層１１が形成されている。この裏面電極層１１は、全領域に渡って、ｎ+型シリコン基板１の裏面に対してオーミック接触している。なお、裏面電極層１１は、半導体装置２０のスイッチングトランジスタとして機能する領域２０ａにおいて、スイッチングトランジスタのソース／ドレイン電極の他方（たとえば、ドレイン電極）として機能する。その一方、半導体装置２０のダイオードとして機能する領域２０ｂにおいて、裏面電極層１１は、ツェナーダイオード８およびショットキーバリアダイオード１０のカソード電極として機能する。
【００５０】
上記した構成では、半導体装置２０のスイッチングトランジスタとして機能する領域２０ａにおいて、上面電極層９と裏面電極層１１との間に電圧が印加された場合、上面電極層９と裏面電極層１１との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を通過することになる。すなわち、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域は、スイッチングトランジスタの電流通路（チャネル）１２として機能することになる。
【００５１】
また、半導体装置２０のダイオードとして機能する領域２０ｂにおいて、上面電極層９と裏面電極層１１との間に電圧が印加された場合（ツェナーダイオード８およびショットキーバリアダイオード１０に対する印加電圧が順バイアスの場合）、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域には、ショットキーバリアダイオード１０を通過した電流が流れることになる。すなわち、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域は、ショットキーバリアダイオード１０を通過した電流が流れる電流通路１３として機能することになる。
【００５２】
そして、上記した構造を有する第１実施形態の半導体装置２０は、図３に示すような等価回路で表すことができる。すなわち、第１実施形態の半導体装置２０では、図３に示すように、スイッチングトランジスタのソース−ドレイン間に、ツェナーダイオードとショットキーバリアダイオードとが電気的に接続された回路となる。なお、図３では、便宜上、半導体装置２０のスイッチングトランジスタの部分を、ＭＯＳＦＥＴの回路記号で表している。
【００５３】
図４および図５は、本発明の第１実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。図４には、半導体装置のスイッチングトランジスタとして機能する領域がオフ状態となっている場合を図示しており、図５には、半導体装置のスイッチングトランジスタとして機能する領域がオン状態となっている場合を図示している。次に、図４および図５を参照して、第１実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。
【００５４】
まず、図４および図５に示すように、スイッチングトランジスタとして機能する領域２０ａにおいて、上面電極層（ソース電極）９および裏面電極層（ドレイン電極）１１の各々に負電位および正電位が印加されているとすると、埋め込み電極５ｂが上面電極層（ソース電極）９に電気的に接続されているため、埋め込み電極５ｂに対して負電位が印加されることになる。したがって、埋め込み電極５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）の周辺は、多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｂ）が形成されている。
【００５５】
そして、図４に示すように、スイッチングトランジスタとして機能する領域２０ａにおいて、半導体装置２０がオフ状態の場合には、埋め込み電極５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）の周辺に存在する多数キャリアが減少するように、埋め込み電極５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺には、トレンチ３ｂの周辺に形成された空乏層１４ｂと同様の空乏層１４（１４ａ）が形成されている。
【００５６】
この際、スイッチングトランジスタとして機能する領域２０ａにおいて、トレンチ３ａとトレンチ３ｂとの間の領域では、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１４ａおよび１４ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域では、空乏層１４ａおよび１４ｂが互いに連結された状態となる。これにより、電流通路１２が空乏層１４ａおよび１４ｂによって塞がれた状態となるので、電流通路１２を介して流れる電流を遮断することができる。したがって、半導体装置２０がオフ状態となる。
【００５７】
次に、図５に示すように、スイッチングトランジスタとして機能する領域２０ａにおいて、半導体装置２０をオフ状態からオン状態に切り替える場合には、埋め込み電極５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１４ａ（図４参照）を消滅させる。すなわち、電流通路１２の埋め込み電極５ａ側の部分を塞いでいた空乏層１４ａを消滅させる。これにより、電流通路１２の埋め込み電極５ａ側の部分を介して図５中の矢印方向に電流を流すことができるので、半導体装置２０をオン状態にすることが可能となる。
【００５８】
また、スイッチングトランジスタとして機能する領域２０ａにおいて、半導体装置２０をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図４に示した状態に戻るので、半導体装置２０をオフ状態にすることが可能となる。
【００５９】
図６および図７は、本発明の一実施形態による半導体装置のダイオードとして機能する領域の動作を説明するための断面図である。図６には、半導体装置のダイオードとして機能する領域に逆バイアスが印加されている状態を図示しており、図７には、半導体装置のダイオードとして機能する領域に順バイアスが印加されている状態を図示している。次に、図６および図７を参照して、第１実施形態による半導体装置のダイオードとして機能する領域の動作について説明する。
【００６０】
まず、図６に示すように、ダイオードとして機能する領域２０ｂにおいて、上面電極層（アノード電極）９と裏面電極層（カソード電極）１１との間に逆バイアスが印加されると、ｐ+型拡散層７が上面電極層（アノード電極）９に電気的に接続されているため、ｐ+型拡散層７に対して負電位が印加されることになる。したがって、ｐ+型拡散層７の周辺は、多数キャリアが減少した状態となっている。すなわち、ｐ+型拡散層７の周辺には、空乏層１４（１４ｃ）が形成される。
【００６１】
この際、ダイオードとして機能する領域２０ｂにおいて、隣接するｐ+型拡散層７間の領域では、隣接するｐ+型拡散層７の各々の周辺に形成された空乏層１４ｃの一部が互いに重なる。すなわち、隣接するｐ+型拡散層７間の領域では、隣接するｐ+型拡散層７の各々の周辺に形成された空乏層１４ｃが互いに連結された状態となる。これにより、電流通路１３が空乏層１４ｃによって塞がれた状態となるので、ショットキーバリアダイオード１０におけるリーク電流の発生が抑制される。
【００６２】
また、図７に示すように、ダイオードとして機能する領域２０ｂにおいて、上面電極層（アノード電極）９と裏面電極層（カソード電極）１１との間に順バイアスが印加されると、ｐ+型拡散層７が上面電極層（アノード電極）９に電気的に接続されているため、ｐ+型拡散層７に対して正電位が印加されることになる。このため、ｐ+型拡散層７の周辺に形成された空乏層１４ｃ（図６参照）が消滅する。すなわち、電流通路１３を塞いでいた空乏層１４ｃが消滅する。これにより、ショットキーバリアダイオード１０を通過した電流は、電流通路１３を介して図７中の矢印方向に流れることになる。
【００６３】
第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ａにおいて、トレンチ３の周辺に形成される空乏層１４でｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が塞がれることにより電流通路１２が遮断される一方、トレンチ３の周辺に形成された空乏層１４の少なくとも一部（トレンチ３ａの周辺に形成された空乏層１４ａ）が消滅することにより電流通路１２が開くように構成することによって、トレンチ３の周辺に形成される空乏層１４の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オン状態（電流通路１２が開いている状態）からオフ状態（電流通路１２が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路１２の空乏層１４が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００６４】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ａの外側に設けられた領域２ｂにおいて、ｎ型エピタキシャル層２とｐ+型拡散層７との接合部分８がツェナーダイオード８となるように構成することによって、スイッチングトランジスタのソース−ドレイン間にツェナーダイオード８が接続された状態にすることが可能となる。これにより、半導体装置２０にノイズ電圧やサージ電圧などが入力されたとしても、そのノイズ電圧やサージ電圧などをツェナーダイオード８により吸収することができる。これにより、半導体装置２０にノイズ電圧やサージ電圧などが入力されることに起因して、半導体装置２０が破損してしまうという不都合が発生するのを抑制することができる。
【００６５】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ｂにおいて、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域と上面電極層９との接合部分１０がショットキーバリアダイオード１０となるように構成することによって、スイッチングトランジスタのソース−ドレイン間に、ツェナーダイオード８に加えて、ツェナーダイオード８よりも逆回復時間の短いショットキーバリアダイオード１０がさらに接続された状態にすることが可能となる。これにより、スイッチング速度が低下するのを抑制することができる。
【００６６】
また、上記した第１実施形態の構成では、スイッチングトランジスタ、ツェナーダイオード８およびショットキーバリアダイオード１０が一体化されているので、スイッチングトランジスタ、ツェナーダイオード８およびショットキーバリアダイオード１０を互いに接続するための配線部材の形成領域などを別途設ける必要がない。これにより、互いに接続されるスイッチングトランジスタ、ツェナーダイオード８およびショットキーバリアダイオード１０を含む回路の小面積化を図ることができる。
【００６７】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ｂにおいて、ショットキーバリアダイオード１０に対して逆バイアスが印加されている場合に、ｐ+型拡散層７の周辺に形成される空乏層１４でｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域が塞がれるように構成することによって、ショットキーバリアダイオード１０に対して逆バイアスが印加されている場合に、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域を介して流れる電流を遮断することができる。これにより、ショットキーバリアダイオード１０におけるリーク電流の発生を抑制することができる。この場合、隣接するｐ+型拡散層７の各々に形成される空乏層１４が互いに連結するように構成することによって、確実に、ｎ型エピタキシャル層２の隣接するｐ+型拡散層７間の各領域を空乏層１４で塞ぐことができる。
【００６８】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ｂにおいて、隣接するｐ+型拡散層７間の距離を、隣接するｐ+型拡散層７の各々の周辺に形成される空乏層１４の一部が互いに重なるように設定することによって、容易に、隣接するｐ+型拡散層７の各々の周辺に形成される空乏層１４を互いに連結させることができる。
【００６９】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ａにおいて、電流通路１２を遮断する場合に、隣接するトレンチ３の各々の周辺に形成される空乏層１４が互いに連結するように構成することによって、確実に、電流通路１２を空乏層１４で塞ぐことができる。
【００７０】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ａにおいて、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成される空乏層１４の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成される空乏層１４を互いに連結させることができる。
【００７１】
また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の領域２ａにおいて、層間絶縁膜６の上面がｎ型エピタキシャル層２の上面に対して面一となるように、層間絶縁膜６をトレンチ３に埋め込むことによって、隣接するトレンチ３間の距離を小さくしたとしても、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣接するトレンチ３間の距離を小さくすることができるので、隣接するトレンチ３の各々の周辺に形成された空乏層１４を互いに連結させやすくすることができる。
【００７２】
また、図８に示すように、第１実施形態の半導体装置２０にコイル２１などが接続されている場合には、ツェナーダイオード８により、コイル２１からのエネルギ（図８中の矢印）を吸収することができる。
【００７３】
（第２実施形態）
図９は、本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図９を参照して、第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。
【００７４】
第２実施形態の半導体装置３０では、図９に示すように、そのスイッチングトランジスタとして機能する領域３０ａに、所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）のみが設けられている。
【００７５】
そして、第２実施形態では、上面電極層９と裏面電極層１１との間に電圧が印加された場合、上面電極層９と裏面電極層１１との間を流れる電流は、隣接するトレンチ３ａ間の各領域を通過することになる。すなわち、第２実施形態では、隣接するトレンチ３ａ間の各領域が電流通路３２として機能することになる。
【００７６】
なお、第２実施形態の半導体装置３０のスイッチングトランジスタとして機能する領域３０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第２実施形態の半導体装置３０のダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のダイオードとして機能する領域２０ｂの構造と同様である。
【００７７】
図１０は、本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図９および図１０を参照して、第２実施形態の半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。
【００７８】
まず、オフ状態の場合には、図９に示すように、全てのトレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、全ての埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路３２が空乏層１４ａによって塞がれた状態となるので、電流通路３２を介して流れる電流を遮断することができる。
【００７９】
そして、オフ状態からオン状態に切り替える場合には、図１０に示すように、全ての埋め込み電極５ａに対して正電位を印加することによって、図９に示した全ての空乏層１４ａを消滅させる。これにより、上面電極層９および裏面電極層１１の各々に負電位および正電位が印加されているとすれば、電流通路３２を介して図１０中の矢印方向に電流を流すことができる。
【００８０】
この第２実施形態の効果は、上記第１実施形態の効果と同様である。
【００８１】
（第３実施形態）
図１１は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１１を参照して、第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。
【００８２】
第３実施形態の半導体装置４０では、図１１に示すように、そのスイッチングトランジスタとして機能する領域４０ａに、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、上面電極層４１の一部（以下、埋め込み部４１ａと言う）が埋め込まれたトレンチ３（３ｃ）とが設けられている。このトレンチ３ａおよび３ｃは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、上面電極層４１の埋め込み部４１ａは、トレンチ３ｃの内部において、エピタキシャル層２に対してショットキー接触している。なお、上面電極層４１は、本発明の「電極層」の一例であり、埋め込み部４１ａは、本発明の「第２埋め込み電極」の一例である。
【００８３】
そして、第３実施形態では、上面電極層４１と裏面電極層１１との間に電圧が印加された場合、上面電極層４１と裏面電極層１１との間を流れる電流は、トレンチ３ａとトレンチ３ｃとの間の各領域を通過することになる。すなわち、第３実施形態では、トレンチ３ａとトレンチ３ｃとの間の各領域が電流通路４２として機能することになる。
【００８４】
なお、第３実施形態の半導体装置４０のスイッチングトランジスタとして機能する領域４０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第３実施形態の半導体装置４０のダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のダイオードとして機能する領域２０ｂの構造と同様である。
【００８５】
図１２は、本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１１および図１２を参照して、第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。
【００８６】
なお、以下の動作説明では、上面電極層４１および裏面電極層１１の各々に負電位および正電位が印加されているとする。すなわち、上面電極層４１の埋め込み部４１ａが埋め込まれたトレンチ３ｃの周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｄ）が形成されている。
【００８７】
まず、オフ状態の場合には、図１１に示すように、トレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路４２が空乏層１４ａおよび１４ｄによって塞がれた状態となるので、電流通路４２を介して流れる電流を遮断することができる。
【００８８】
そして、オフ状態からオン状態に切り替える場合には、図１２に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１１に示した空乏層１４ａを消滅させる。これにより、電流通路４２の埋め込み電極５ａ側の部分を介して図１２中の矢印方向に電流を流すことができる。
【００８９】
この第３実施形態の効果は、上記第１実施形態の効果と同様である。
【００９０】
（第４実施形態）
図１３は、本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。次に、図１３を参照して、第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造について説明する。
【００９１】
第４実施形態の半導体装置５０では、図１３に示すように、そのスイッチングトランジスタとして機能する領域５０ａに、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度で導入されたｐ+型拡散層５１がさらに設けられている。このｐ+型拡散層５１は、隣接するトレンチ３ａ間の各領域に、トレンチ３ａに対して所定の間隔を隔てて１つずつ配置されている。また、ｐ+型拡散層５１は、上面電極層９に対してオーミック接触している。なお、ｐ+型拡散層５１は、本発明の「逆導電型の第２拡散層」の一例である。
【００９２】
そして、第４実施形態では、上面電極層９と裏面電極層１１との間に電圧が印加された場合、上面電極層９と裏面電極層１１との間を流れる電流は、トレンチ３ａとｐ+型拡散層５１との間の各領域を通過することになる。すなわち、第４実施形態では、トレンチ３ａとｐ+型拡散層５１との間の各領域が電流通路５２として機能することになる。
【００９３】
なお、第４実施形態の半導体装置５０のスイッチングトランジスタとして機能する領域５０ａのその他の構造は、上記第１実施形態の半導体装置２０のスイッチングトランジスタとして機能する領域２０ａの構造と同様である。また、図示しないが、第４実施形態の半導体装置５０のダイオードとして機能する領域の構造は、上記第１実施形態の半導体装置２０のダイオードとして機能する領域２０ｂの構造と同様である。
【００９４】
図１４は、本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。次に、図１３および図１４を参照して、第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作について説明する。
【００９５】
なお、以下の動作説明では、上面電極層９および裏面電極層１１の各々に負電位および正電位が印加されているとする。すなわち、ｐ+型拡散層５１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１４（１４ｅ）が形成されている。
【００９６】
まず、オフ状態の場合には、図１３に示すように、トレンチ３ａの周辺に空乏層１４（１４ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路５２が空乏層１４ａおよび１４ｅによって塞がれた状態となるので、電流通路５２を介して流れる電流を遮断することができる。
【００９７】
そして、オフ状態からオン状態に切り替える場合には、図１４に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１３に示した空乏層１４ａを消滅させる。これにより、電流通路５２の埋め込み電極５ａ側の部分を介して図１４中の矢印方向に電流を流すことができる。
【００９８】
この第４実施形態の効果は、上記第１実施形態の効果と同様である。
【００９９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１００】
たとえば、上記実施形態では、ｎ型エピタキシャル層を一導電型の半導体層として用いるようにしたが、本発明はこれに限らず、ｐ型エピタキシャル層を一導電型の半導体層として用いてもよい。
【０１０１】
また、上記実施形態では、層間絶縁膜の上面がｎ型エピタキシャル層の上面に対して面一となるように構成したが、本発明はこれに限らず、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも上方に位置していてもよいし、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも下方に位置していてもよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１実施形態による半導体装置を示した断面図である。
【図２】図１に示した第１実施形態による半導体装置のトレンチおよび拡散層の平面形状を説明するための平面図である。
【図３】図１に示した第１実施形態による半導体装置の等価回路である。
【図４】本発明の第１実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置のダイオードとして機能する領域の動作を説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置のダイオードとして機能する領域の動作を説明するための断面図である。
【図８】本発明の第１実施形態による半導体装置の効果を説明するための図である。
【図９】本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図１０】本発明の第２実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１１】本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図１２】本発明の第３実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１３】本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の構造を説明するための断面図である。
【図１４】本発明の第４実施形態による半導体装置のスイッチングトランジスタとして機能する領域の動作を説明するための断面図である。
【図１５】従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。
【符号の説明】
【０１０３】
１  ｎ+型シリコン基板（半導体層）
２  ｎ型エピタキシャル層（半導体層）
２ａ  領域（第１領域）
２ｂ  領域（第２領域）
３、３ａ、３ｂ、３ｃ  トレンチ
５  埋め込み電極
５ａ  埋め込み電極（第１埋め込み電極）
５ｂ  埋め込み電極（第２埋め込み電極）
７  ｐ+型拡散層（第１拡散層）
８  接合部分（ツェナーダイオード）
９、４１  上面電極層（電極層）
１０  接合部分（ショットキーバリアダイオード）
１２、３２、４２、５２  電流通路
２０、３０、４０、５０  半導体装置
４１ａ  埋め込み部（第２埋め込み電極）
５１  ｐ+型拡散層（第２拡散層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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