(57)【要約】【課題】差分パルス符号変調方式で、使われるパネルに対し自由度の高いＲＡＭ内蔵ドライバＩＣ。【解決手段】入力された画像データを差分パルス符号変調方式で符号化し、符号化した符号化データを出力するエンコーダ１１０と、符号化データを格納するＲＡＭ１２０と、ＲＡＭ１２０に格納された符号化データを復号し出力するデコーダ１３０と、符号化データの先頭データを格納するＲＡＭの位置情報と、符号化データの１行分のデータ領域と、先頭データに対して次のデータがある方向情報と、を記憶する情報記憶部１５０と、を含み、エンコーダ１１０は、情報記憶部１５０の位置情報と１行分のデータ領域と方向情報に基づき符号化データをＲＡＭ１２０に格納し、デコーダ１３０は、情報記憶部１５０の位置情報と１行分のデータ領域と方向情報に基づきＲＡＭ１２０から符号化データを復号し出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力された画像データを差分パルス符号変調方式で符号化し、符号化した符号化データを出力するエンコーダと、
前記符号化データを格納するＲＡＭと、
前記ＲＡＭに格納された前記符号化データを復号し出力するデコーダと、
前記符号化データの先頭データを格納する前記ＲＡＭの位置情報と、前記符号化データの１行分のデータ領域と、前記先頭データに対して次のデータがある方向情報と、を記憶する情報記憶部と、
を含み、
前記エンコーダは、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記符号化データを前記ＲＡＭに格納し、
前記デコーダは、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記ＲＡＭから前記符号化データを復号し出力する、
ことを特徴とするＲＡＭ内蔵ドライバＩＣ。
【請求項２】
入力された画像データを行方向にｋ個（ｋは１以上の自然数）のブロックに分割し、
前記ブロック毎に差分パルス符号変調方式で符号化し、符号化した符号化データを出力する１個以上のエンコーダと、
前記符号化データを格納するＲＡＭと、
前記ブロック毎に前記ＲＡＭに格納された前記符号化データを復号し出力する１個以上のデコーダと、
前記ｋ個のブロック毎に、前記符号化データの先頭データを格納する前記ＲＡＭの位置情報と、前記符号化データのデータ領域と、前記先頭データに対して次のデータがある方向情報と、を記憶する情報記憶部と、
を含み、
前記エンコーダは、前記ｋ個のブロック毎に、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記符号化データを前記ＲＡＭに格納し、
前記デコーダは、前記ｋ個のブロック毎に、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記ＲＡＭから前記符号化データを復号し出力する、
ことを特徴とするＲＡＭ内蔵ドライバＩＣ。
【請求項３】
電気光学素子を有するパネルと、
前記パネルを駆動する請求項１または２に記載のＲＡＭ内蔵ドライバＩＣと、
を含む、
ことを特徴とする表示ユニット。
【請求項４】
請求項３に記載の表示ユニットを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶、プラズマ、有機ＥＬディスプレイ等の表示装置やプリンタ等に用いられるＲＡＭ内蔵ドライバＩＣ、表示ユニット及び電子機器に関する。
【背景技術】
【０００２】
例えば、携帯電話機の液晶表示装置を例に挙げれば、近年、高精細な表示を行うために、ディスプレス上の画素数が増大し、一画素あたりの階調数も増大している。現在主流のＱＶＧＡ（２４０×３２０ドット）から、ＶＧＡ（４８０×６４０ドット）またはＷＶＧＡ（４８０×８００ドット）への移行が予定され、ＱＶＧＡの時には一画素あたりの階調値が１６ビットまたは１８ビットであったのが、ＶＧＡまたはＷＶＧＡでは１８ビットまたは２４ビットへと高階調化される。画素数と階調値の増大は、フレームメモリ容量の増大を招き深刻な影響を与える。
【０００３】
フレームメモリの増大は、ＲＡＭ内蔵ドライバＩＣを根本的に考え直さないと、解決策は見当たらない。例えばＱＶＧＡ→ＶＧＡの変更でメモリ面積は４倍に増大し、ＲＡＭ内蔵ドライバＩＣの面積も著しく増大する。その場合、ガラス基板上にＣＯＧ（Chip On Grass）実装されるＲＡＭ内蔵ドライバＩＣは、ドライバＩＣ搭載のためだけに液晶パネルのガラス基板面積を増大させ、製造基板から分断される時のパネル取り枚数が減少する。そればかりか、ガラス基板の短辺を長手軸とする長方形状の従来型ドライバＩＣの形状は維持できなくなる。もはやＣＯＧ実装は無理であり、全面的にＣＯＦ（Chip On Film）に変更しなければならない。
【０００４】
上述の問題は、液晶表示装置に限らず、画像を受信または生成する画像出力源となる集積回路と、表示部またはプリンタを駆動する集積回路との間で、高精細な画像データを転送する場合に、共通している。
【０００５】
この問題を解決するために、例えば特許文献１及び特許文献２には、画像データを差分パルス符号変調方式で符号化することによりメモリ容量を元の画像データに対し半分近くに圧縮する方法が記載されている。
【０００６】
差分パルス符号変調方式（ＤＰＣＭ：Differential Pulse Code Modulation）とは、隣接するサンプル間の差分を採っていく方式であり、画像データの１行分のデータの先頭の画素データと次の画素データ間で差分を順次計算しデータの圧縮を行っていく。例えば、画像データがＲＧＢ各８ビットで構成されている場合、本来の画素データは、２４ビットのメモリ領域を必要とする。ＶＧＡのパネルの場合、４８０×６４０×２４ビット＝７３７２８００ビットのメモリ容量を必要とするが、差分パルス符号変調方式によれば１行の先頭の画素データのみ２４ビットで、それ以降の画素データは１２ビットに圧縮することができるので、１×６４０×２４ビット＋４７９×６４０×１２ビット＝３６９４０８０ビットのメモリ容量となり、圧縮しない場合の約５０．１％のメモリ容量があれば十分である。
【０００７】
【特許文献１】特開平１−１１２３７７号公報
【特許文献２】特開２００１−２５７８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、差分パルス符号変調方式によるＲＡＭ内蔵ドライバＩＣでは、先頭の画素データの記憶位置を必ずＲＡＭの端に置かなければならず、１つのＲＡＭ内蔵ドライバＩＣで幅の異なる複数のパネル（例えば、幅が２２０、２４０、２６０のパネル）で使えるようにした場合、パネルの端とドライバＩＣの端を完全に揃える必要があり、ドライバ出力からパネルの画素への引き回しの自由度がまったくなくなってしまうという問題がある。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、差分パルス符号変調方式によりメモリ容量を削減でき、使われるパネルに対し自由度の高いＲＡＭ内蔵ドライバＩＣ、表示ユニット及び電子機器を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のＲＡＭ内蔵ドライバＩＣでは、入力された画像データを差分パルス符号変調方式で符号化し、符号化した符号化データを出力するエンコーダと、前記符号化データを格納するＲＡＭと、前記ＲＡＭに格納された前記符号化データを復号し出力するデコーダと、前記符号化データの先頭データを格納する前記ＲＡＭの位置情報と、前記符号化データの１行分のデータ領域と、前記先頭データに対して次のデータがある方向情報と、を記憶する情報記憶部と、を含み、前記エンコーダは、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記符号化データを前記ＲＡＭに格納し、前記デコーダは、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記ＲＡＭから前記符号化データを復号し出力することを要旨とする。
【００１１】
この構成によれば、パネルの仕様に合わせて先頭データの位置と１行分のデータ領域と方向情報を自由に変更することができるので、使われるパネルに対し自由度の高いＲＡＭ内蔵ドライバＩＣを提供できる。
【００１２】
上記課題を解決するために、本発明のＲＡＭ内蔵ドライバＩＣでは、入力された画像データを行方向にｋ個（ｋは１以上の自然数）のブロックに分割し、前記ブロック毎に差分パルス符号変調方式で符号化し、符号化した符号化データを出力する１個以上のエンコーダと、前記符号化データを格納するＲＡＭと、前記ブロック毎に前記ＲＡＭに格納された前記符号化データを復号し出力する１個以上のデコーダと、前記ｋ個のブロック毎に、前記符号化データの先頭データを格納する前記ＲＡＭの位置情報と、前記符号化データのデータ領域と、前記先頭データに対して次のデータがある方向情報と、を記憶する情報記憶部と、を含み、前記エンコーダは、前記ｋ個のブロック毎に、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記符号化データを前記ＲＡＭに格納し、前記デコーダは、前記ｋ個のブロック毎に、前記情報記憶部の前記位置情報と前記１行分のデータ領域と前記方向情報に基づき前記ＲＡＭから前記符号化データを復号し出力することを要旨とする。
【００１３】
この構成によれば、パネルの仕様に合わせてｋ個のブロック毎に、先頭データの位置とデータ領域と方向情報を自由に変更することができるので、使われるパネルの全領域または特定の領域の画像を書き換える場合に対し自由度の高いＲＡＭ内蔵ドライバＩＣを提供できる。
【００１４】
また、本発明の表示ユニットでは、電気光学素子を有するパネルと、前記パネルを駆動する上記に記載のＲＡＭ内蔵ドライバＩＣと、を含む。
【００１５】
また、本発明の電子機器では、上記に記載の表示ユニットを含む。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００１７】
（第１実施形態）
＜電子機器の構成＞
まず、第１実施形態に係る電子機器の構成について、図１を参照して説明する。図１は、本発明の第１実施形態に係る電子機器の構成を示すブロック図である。図１は、本発明の電子機器を携帯電話機に適用した実施形態を示している。図１に示すように、電子機器１は、表示ユニット１０と、ベースバンドエンジン２００と、から構成されている。表示ユニット１０は、液晶パネル２と、ＲＡＭ内蔵ドライバＩＣ１００と、から構成されている。ＲＡＭ内蔵ドライバＩＣ１００は、ベースバンドエンジン２００と複数本のバスライン６で接続され、画像データ、水平・垂直同期信号、クロック信号、各種コマンドが転送される。
【００１８】
ベースバンドエンジン（ＢＢＥ：広義には画像供給側ＩＣ）２００は、携帯電話機の基本機能を司るＬＳＩ回路（Large Scale Integrated Circuit）であり、インターネット経由で受信した動画や静止画、カメラで撮影した自然画、携帯電話機の操作上で必要なメニュー画面、アイコンなどの文字・図形情報等の各種画像データの出力源である。
【００１９】
液晶パネル２は、２枚のガラス基板３，４の間に液晶を封入したものである。大きなガラス基板３は例えばアクティブマトリクス基板であり、各画素にアクティブ素子であるＴＦＴ（Thin Film Transistor）が設けられている。各画素のＴＦＴのドレイン端子に透明画素電極が、ソース端子にデータ線であるソース線が、ゲート端子に走査線であるゲート線がそれぞれ接続されている。このガラス基板３と対向するガラス基板４には透明電極が設けられている。ガラス基板３上には、ガラス基板３の短辺に沿ってＲＡＭ内蔵ドライバＩＣ１００がＣＯＧ実装されている。ＲＡＭ内蔵ドライバＩＣ１００は、液晶パネル２のゲート線に走査信号を供給し、ソース線にデータ信号を供給して液晶パネル２を表示駆動する。
【００２０】
＜ＲＡＭ内蔵ドライバＩＣの構成＞
次に、ＲＡＭ内蔵ドライバＩＣの構成について図２を参照して説明する。図２は、ＲＡＭ内蔵ドライバＩＣの構成を示すブロック図である。図２に示すように、ＲＡＭ内蔵ドライバＩＣ１００は、ベースバンドエンジン２００から出力された画像データを符号化するエンコーダ１１０と、エンコーダ１１０が符号化した符号化データを格納するＲＡＭ（Random Access Memory）１２０と、ＲＡＭ１２０に格納された符号化データを元の画像データに復号するデコーダ１３０と、復号された画像データに基づいて液晶パネル２を駆動するドライバ部１４０と、情報記憶部であるレジスタ１５０と、から構成されている。エンコーダ１１０とＲＡＭ１２０は複数本のバスライン７で接続され、ＲＡＭ１２０とデコーダ１３０は複数本のバスライン８で接続され、デコーダ１３０とドライバ部１４０は複数本のバスライン９で接続されている。
【００２１】
ベースバンドエンジン２００からの画像データを符号化するエンコーダ１１０は、一フレーム分の各フレームの画像データを規定圧縮率（例えば５０％）以上の圧縮率で圧縮して符号化することが保障されている。このエンコーダ１１０は、一行分の各ラインの画像データを規定圧縮率以上の圧縮率で圧縮して符号化することも保障できる。
【００２２】
＜差分パルス符号変調方式の動作＞
次に、ＲＡＭ内蔵ドライバＩＣの差分パルス符号変調方式の動作について図３〜５を参照して説明する。
【００２３】
図３は、先頭の画像データの処理を示すブロック図である。図３に示すように、ベースバンドエンジン２００は、１行分の２４ビットの画像データＰ０１〜ＰＸＸ（例えば液晶パネル２の短辺方向の画素数が２４０ならばＰＸＸはＰ２４０）をバスライン６を介してエンコーダ１１０に順次出力する。
【００２４】
エンコーダ１１０は、エンコード回路１１１と、ベースバンドエンジン２００から出力された画像データを格納する２４ビットのレジスタ１１２と、差分計算用の１つ前の画像データを格納する２４ビットのレジスタ１１３と、を有する。エンコード回路１１１は、レジスタ１１３の画像データを基準にレジスタ１１２の画像データとの差分計算を行い、１２ビットに圧縮した符号化データをバスライン７を介してＲＡＭ１２０の所定のアドレスに出力する。ただし、先頭の画像データは２４ビットのまま出力する。その後、レジスタ１１２の画像データは、符号化後、１つ前の画像データとしてレジスタ１１３に格納される。
【００２５】
デコーダ１３０は、デコード回路１３１と、復号化した画像データを格納する２４ビットのレジスタ１３３と、差分計算用の１つ前の画像データを格納する２４ビットのレジスタ１３２と、を有する。デコード回路１３１は、バスライン８を介してＲＡＭ１２０から所定のアドレスの１２ビットの符号化データを読み込み、レジスタ１３２の画像データを基準に差分計算を行い、２４ビットに復号した画像データをレジスタ１３３に格納する。ただし、先頭の画像データは２４ビットのまま読み込み、レジスタ１３３に格納する。レジスタ１３３に格納された画像データは、ドライバ部１４０に出力される。その後、レジスタ１３３の画像データは、復号化後、１つ前の画像データとしてレジスタ１３２に格納される。
【００２６】
エンコーダ１１０は、ベースバンドエンジン２００から先頭の画像データＰ０１がレジスタ１１２に格納されると、非圧縮のままエンコード回路１１１からＲＡＭ１２０の先頭アドレスに転送される。先頭の画像データＰ０１は、１つ前の画像データとしてレジスタ１１３に格納される。
【００２７】
デコーダ１３０は、ＲＡＭ１２０から先頭の画像データＰ０１を読み込み、デコード回路１３１を介してレジスタ１３３に格納され、ドライバ部１４０に出力する。レジスタ１３３の先頭の画像データＰ０１は、１つ前の画像データとしてレジスタ１３２に格納される。
【００２８】
図４は、２番目の画像データの処理を示すブロック図である。
【００２９】
エンコーダ１１０は、ベースバンドエンジン２００から２番目の画像データＰ０２がレジスタ１１２に格納されると、エンコード回路１１１によりレジスタ１１３に格納された１つ前の画像データＰ０１との差分計算を行い、１２ビットに圧縮し符号化した符号化データｐ０２をＲＡＭ１２０の先頭の画像データＰ０１の隣のアドレスに転送する。２番目の画像データＰ０２は、１つ前の画像データとしてレジスタ１１３に格納される。
【００３０】
デコーダ１３０は、ＲＡＭ１２０から符号化データｐ０２を読み込み、デコード回路１３１によりレジスタ１３２に格納された１つ前の画像データＰ０１との差分計算を行い、復号した２４ビットの画像データＰ０２をレジスタ１３３に格納し、ドライバ部１４０に出力する。レジスタ１３３の画像データＰ０２は、１つ前の画像データとしてレジスタ１３２に格納される。
【００３１】
図５は、３番目の画像データの処理を示すブロック図である。
【００３２】
エンコーダ１１０は、ベースバンドエンジン２００から３番目の画像データＰ０３がレジスタ１１２に格納されると、エンコード回路１１１によりレジスタ１１３に格納された１つ前の画像データＰ０２との差分計算を行い、１２ビットに圧縮し符号化した符号化データｐ０３をＲＡＭ１２０の符号化データｐ０２の隣のアドレスに転送する。３番目の画像データＰ０３は、１つ前の画像データとしてレジスタ１１３に格納される。
【００３３】
デコーダ１３０は、ＲＡＭ１２０から符号化データｐ０３を読み込み、デコード回路１３１によりレジスタ１３２に格納された１つ前の画像データＰ０２との差分計算を行い、復号した２４ビットの画像データＰ０３をレジスタ１３３に格納し、ドライバ部１４０に出力する。レジスタ１３３の画像データＰ０３は、１つ前の画像データとしてレジスタ１３２に格納される。
【００３４】
以下同様に、１行分の画像データＰ０１〜ＰＸＸが処理される。
【００３５】
＜レジスタの構成＞
次に、ＲＡＭ内蔵ドライバＩＣのレジスタの構成について図６を参照して説明する。図６は、ＲＡＭ内蔵ドライバＩＣのレジスタの構成を示すブロック図である。図６に示すように、ＲＡＭ内蔵ドライバＩＣ１００のレジスタ１５０は、先頭の画像データを格納するＲＡＭ１２０のアドレス情報を格納する記憶域１５１と、符号化データの１行分のデータ領域を格納する記憶域１５２と、先頭の画像データに対して次のデータがある方向情報を格納する記憶域１５３と、から構成されている。エンコーダ１１０及びデコーダ１３０は、レジスタ１５０から、先頭の画像データの位置と、符号化データの１行分のデータ領域と、先頭の画像データに対して次のデータがある方向情報と、を取得し、ＲＡＭ１２０とデータの授受を行う。
【００３６】
図６（Ａ）は、ＲＡＭ１２０の幅Ｗ０１をフルに使う従来の構成に対するレジスタ１５０の設定を示すブロック図である。図６（Ａ）に示すように、先頭の画像データＰ０１がＲＡＭ１２０の先頭アドレスＨ０１に配置され、右方向Ｄ０１に、データ領域幅Ｗ０１で１行分の符号化データＰ０１，ｐ０２〜ｐＸＸが配置されているものとすると、レジスタ１５０は、記憶域１５１にＨ０１、記憶域１５２にＷ０１、記憶域１５３にＤ０１、がそれぞれ設定される。
【００３７】
図６（Ｂ）は、ＲＡＭ１２０の幅Ｗ０１未満を使う本発明の構成に対するレジスタ１５０の設定を示すブロック図である。図６（Ｂ）に示すように、先頭の画像データＰ０１がＲＡＭ１２０のアドレスＨ０２に配置され、右方向Ｄ０２に、データ領域幅Ｗ０２で１行分の符号化データＰ０１，ｐ０２〜ｐＸＸが配置されているものとすると、レジスタ１５０は、記憶域１５１にＨ０２、記憶域１５２にＷ０２、記憶域１５３にＤ０２、がそれぞれ設定される。
【００３８】
図６（Ｃ）は、ＲＡＭ１２０の幅Ｗ０１未満を使い、左方向に符号化データを配列する構成に対するレジスタ１５０の設定を示すブロック図である。図６（Ｃ）に示すように、先頭の画像データＰ０１がＲＡＭ１２０のアドレスＨ０３に配置され、左方向Ｄ０３に、データ領域幅Ｗ０３で１行分の符号化データＰ０１，ｐ０２〜ｐＸＸが配置されているものとすると、レジスタ１５０は、記憶域１５１にＨ０３、記憶域１５２にＷ０３、記憶域１５３にＤ０３、がそれぞれ設定される。
【００３９】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４０】
本実施形態では、差分パルス符号変調方式によりメモリ容量を削減でき、パネルの仕様に合わせて先頭データの位置と１行分のデータ領域と方向情報を自由に変更することができるので、使われるパネルに対し自由度の高いＲＡＭ内蔵ドライバＩＣを提供できる。例えば、幅方向に２４０の画素データを持つパネル用のＲＡＭ内蔵ドライバＩＣを使い、幅方向に２２０や２００の画素データを持つパネル用にも流用することができる。
【００４１】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４２】
（変形例１）本発明に係る電子機器の変形例１について説明する。前記第１実施形態では、電子機器を携帯電話機に適用した場合を説明したが、ＰＤＡ、液晶、プラズマ、有機ＥＬディスプレイなどにも適用できる。
【００４３】
（変形例２）本発明に係る電子機器の変形例２について説明する。前記第１実施形態では、先頭の画像データＰ０１のＲＡＭ１２０における格納場所を１箇所とした場合について説明したが、予め２箇所以上設定しておいてもよい。
【００４４】
（変形例３）本発明に係る電子機器の変形例３について説明する。前記第１実施形態では、先頭の画像データＰ０１の隣に後続の画像データを配置するように説明したが、必ずしも隣でなくてもよく、例えば１つ以上空けて配置してもよい。
【００４５】
（変形例４）本発明に係る電子機器の変形例４について説明する。前記第１実施形態では、画像データの１行分を１つのブロックとし、エンコーダ１１０、デコーダ１３０及びレジスタ１５０が１個ずつの場合を説明したが、画像データを行方向に複数のブロックに分割してもよい。例えば、図７に示すように、行方向を３つのブロックに分割する。１番目のブロックの情報として、レジスタ１５０の記憶域１５１にＨ０１、記憶域１５２にＷ０１、記憶域１５３にＤ０１を設定する。２番目のブロックの情報として、レジスタ１５０の記憶域１６１にＨ１１、記憶域１６２にＷ１１、記憶域１６３にＤ１１を設定する。３番目のブロックの情報として、レジスタ１５０の記憶域１７１にＨ２１、記憶域１７２にＷ２１、記憶域１７３にＤ２１、を設定する。なお、３つのブロックに対し、１つのエンコーダ１１０及び１つのデコーダ１３０で符号化及び復号化を順番に行ってもよいし、３つのブロック毎に、エンコーダ１１０及びデコーダ１３０をそれぞれ設けてもよい。
【００４６】
（変形例５）本発明に係る電子機器の変形例５について説明する。前記第１実施形態では、液晶パネル２の全画素の画像データを書き換える場合を説明したが、例えば既に表示されている前の画像データよりも小さな領域のサブウィンドウの中の画像だけを書き換えるようにしてもよい。画像データを行方向に複数のブロックに分割してあれば、サブウィンドウを表示するのに必要なブロックを復号化し、画像データを新しい画像データと入れ替え、再び符号化すればよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態に係る電子機器の構成を示すブロック図。
【図２】ＲＡＭ内蔵ドライバＩＣの構成を示すブロック図。
【図３】先頭の画像データの処理を示すブロック図。
【図４】２番目の画像データの処理を示すブロック図。
【図５】３番目の画像データの処理を示すブロック図。
【図６】ＲＡＭ内蔵ドライバＩＣのレジスタの構成を示すブロック図。
【図７】変形例５のＲＡＭ内蔵ドライバＩＣのレジスタの構成を示すブロック図。
【符号の説明】
【００４８】
１…電子機器、２…液晶パネル、３，４…ガラス基板、１１０…エンコーダ、１１１…エンコード回路、１１２，１１３…レジスタ、１２０…ＲＡＭ、１３０…デコーダ、１３１…デコード回路、１３２，１３３…レジスタ、１４０…ドライバ部、１５０…レジスタ、２００…ベースバンドエンジン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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