(57)【要約】【課題】差動増幅器においてオフセット電圧による出力誤差を補正したり、全部または一部の領域において増幅率を低下または上昇させたりすることができる出力特性調整回路を提供する。【解決手段】差動増幅器と、出力端と第２入力端間の第１抵抗素子と、第２入力端と接地端間の第２抵抗素子と、正または負の第１電位を生成する第１電位生成手段と、一端に第１電位を印加され他端に第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段とを備え、入力電位の変動に伴い出力電位及び第２電位が変動し、変移点の存在する場合は第１電位が第２電位より高い領域では出力電位を低下させるように第２電位が調整され、第１電位が第２電位より低い領域では出力電位を上昇させるように第２電位が調整される。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、一端が該第２入力端に接続され他端に接地電位を与えられた第２抵抗素子と、
（ｂ）調整可能に所定の正の第１電位を生成する第１電位生成手段と、
（ｃ）一端に前記第１電位を印加され他端に前記第２入力端の電位である第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段と、を備え、
（ｄ）前記第１入力端に印加される入力電位の変動に伴い前記差動増幅器の出力電位及び前記第２電位が変動し、
（ｅ）前記第１電位と前記第２電位の高低関係が交替する１つの変移点が存在する場合、該第１電位が該第２電位より高い領域では前記出力電位を低下させるように該第２電位が調整され、該第１電位が該第２電位より低い領域では該出力電位を上昇させるように該第２電位が調整され、
（ｆ）前記変移点が存在しない場合、前記第１電位が前記第２電位より常に高くなり前記出力電位を低下させるように前記第２電位が調整されることを特徴とする出力特性調整回路。
【請求項２】
（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、一端が該第２入力端に接続され他端に接地電位を与えられた第２抵抗素子と、
（ｂ）調整可能に所定の負の第１電位を生成する第１電位生成手段と、
（ｃ）一端に前記第１電位を印加され他端に前記第２入力端の電位である第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段と、を備え、
（ｄ）前記第１入力端に印加される入力電位の変動に伴い前記差動増幅器の出力電位及び前記第２電位が変動し、
（ｅ）前記第１電位と前記第２電位の高低関係が交替する１つの変移点が存在する場合、該第１電位が該第２電位より高い領域では前記出力電位を低下させるように該第２電位が調整され、該第１電位が該第２電位より低い領域では該出力電位を上昇させるように該第２電位が調整され、
（ｆ）前記変移点が存在しない場合、前記第１電位が前記第２電位より常に低くなり前記出力電位を上昇させるように前記第２電位が調整されることを特徴とする出力特性調整回路。
【請求項３】
前記第１電位生成手段と前記可変インピーダンス手段は、所定の増幅特性を得るために予め調整され固定されていることを特徴とする請求項１または２に記載の出力特性調整回路。
【請求項４】
前記可変インピーダンス手段と直列接続にて挿入された整流素子をさらに備えることを特徴とする請求項１〜３のいずれかに記載の出力特性調整回路。
【請求項５】
前記可変インピーダンス手段に替えて、第１の可変インピーダンス手段と第１の整流素子とを直列接続した第１要素と、第２の可変インピーダンス手段と第２の整流素子とを直列接続した第２要素とを並列接続した要素を備え、前記第１の整流素子は前記第１電位に対して順方向に接続され前記第２の整流素子は該第１電位に対して逆方向に接続されたことを特徴とする請求項１〜３のいずれかに記載の出力特性調整回路。
【請求項６】
（ａ）請求項１〜５のいずれかに記載の出力特性調整回路を使用した電流計測回路であって、
（ｂ）オン状態とする所定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）前記第２抵抗素子に替えて、オン状態とする所定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、を備え、
（ｄ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記入力電位として前記第１入力端に印加され、前記出力電位により該被計測電流を計測することを特徴とする電流計測回路。
【請求項７】
前記第２ＦＥＴのソース・ドレイン間抵抗またはドレイン・ソース間抵抗に対し並列に接続された抵抗素子をさらに備え、
前記第２ＦＥＴの温度係数と前記抵抗素子の温度係数は合成され、該第２ＦＥＴと該抵抗素子の抵抗値が合成され、該第２ＦＥＴの温度係数が小さく補正され、前記第１ＦＥＴと該第２ＦＥＴの温度係数が一致するよう補償されることを特徴とする請求項６に記載の電流計測回路。
【請求項８】
（ａ）前記第１のゲート電位である所定の直流電位を生成する第１ゲート電位生成手段と、
（ｂ）前記第１ゲート電位生成手段が生成する前記所定の直流電位が変動するとき、前記第２のゲート電位も該所定の直流電位に連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該第２のゲート電位の変動率を該所定の直流電位の変動率より小さくすべく該第２のゲート電位の変動率を調整可能な第２電位生成手段と、を備え、
（ｃ）前記所定の直流電位が変動するとき、前記第１ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率を略同一に保持することを特徴とする請求項６または７のいずれかに記載の電流計測回路。
【請求項９】
（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、
（ｂ）オン状態とする一定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）オン状態とする一定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、
（ｄ）前記第２ＦＥＴのソース・ドレイン間抵抗またはドレイン・ソース間抵抗に対し並列に接続された抵抗素子と、を備え、
（ｅ）前記第２ＦＥＴの温度係数と前記抵抗素子の温度係数は合成され、該第２ＦＥＴと該抵抗素子の抵抗値が合成され、該第２ＦＥＴの温度係数が小さく補正され、前記第１ＦＥＴと該第２ＦＥＴの温度係数が一致するよう補償され、
（ｆ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記第１入力端に印加され、前記出力端の電位により該被計測電流を計測することを特徴とする電流計測回路。
【請求項１０】
（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、
（ｂ）オン状態とする所定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）オン状態とする所定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、
（ｄ）前記第１のゲート電位である所定の直流電位を生成する第１ゲート電位生成手段と、
（ｅ）前記第１ゲート電位生成手段が生成する前記所定の直流電位が変動するとき、前記第２のゲート電位も該所定の直流電位に連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該第２のゲート電位の変動率を該所定の直流電位の変動率より小さくすべく該第２のゲート電位の変動率を調整可能な第２電位生成手段と、を備え、
（ｆ）前記所定の直流電位が変動するとき、前記第１ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率を略同一に保持し、
（ｇ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記第１入力端に印加され、前記出力端の電位により該被計測電流を計測することを特徴とする電流計測回路。
【請求項１１】
前記第２電位生成手段は、前記第１ＦＥＴ及び前記第２ＦＥＴの各々の特性により予め調整され固定されていることを特徴とする請求項８または１０に記載の電流計測回路。
【請求項１２】
（ａ）前記第１ＦＥＴと前記第２ＦＥＴが互いに温度結合され、かつ、該第１ＦＥＴ及び該第２ＦＥＴのそれぞれのソース・ドレイン間抵抗またはドレイン・ソース間抵抗の温度係数が一致することを特徴とする請求項６〜１１のいずれかに記載の電流計測回路。
【請求項１３】
（ａ）請求項１〜５のいずれかに記載の出力特性調整回路を使用した電流計測回路であって、
（ｄ）一端が前記差動増幅器の第１入力端に接続され他端に接地電位を与えられた第３抵抗素子をさらに備え、
（ｈ）被計測電流が前記第３抵抗素子を流れるとき、該第３抵抗素子の一端の電位が前記入力電位として前記第１入力端に印加され、前記出力電位により該被計測電流を計測することを特徴とする電流計測回路。
【請求項１４】
前記第２抵抗素子及び前記第３抵抗素子が互いに温度結合されかつ該第２抵抗素子及び該第３抵抗素子のそれぞれの温度係数が一致していることを特徴とする請求項１３に記載の電流計測回路。
【請求項１５】
請求項１〜５のいずれかに記載の出力特性調整回路を内蔵したことを特徴とする集積回路素子。
【請求項１６】
請求項６〜１４のいずれかに記載の電流計測回路を内蔵したことを特徴とする集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器を用いた差動増幅器における出力特性調整回路、これを用いた電流計測回路並びに集積回路素子に関する。
【背景技術】
【０００２】
特許文献１では、被計測電流の線形測定を行う電流計測回路が開示されている。ソースが接地され同じゲート電位を印加される第１と第２のＦＥＴ(Field Effect Transistor)と電圧調整器（具体的には演算増幅器）とを備え、各ＦＥＴのドレイン電位を演算増幅器の２入力にそれぞれ入力する。演算増幅器により両ＦＥＴのドレイン電位は同電位とされる。第２ＦＥＴと第１ＦＥＴのオン抵抗比が常に一定であれば、第１ＦＥＴに被計測電流を流したとき、演算増幅器の出力電位により計測抵抗を流れる電流は被計測電流と比例関係となる。
【０００３】
特許文献２では、差動増幅器（具体的には演算増幅器）のオフセット補正回路が開示されている。入力電圧印加端子と演算増幅器の非反転入力端との間に容量素子を挿入し、スイッチング素子の切替により入力電圧を入力しない状態で出力電位をフィードバックして容量素子をオフセット電圧で充電し、その後容量素子を介して入力電圧を入力することによりオフセット電圧を相殺した電圧を演算増幅器に入力し、オフセット電圧の影響のない出力電圧を得ている。
【０００４】
特許文献３では、ＪＦＥＴのソース、ドレイン間に抵抗が並列接続されている回路が開示されているが、ゲートに印加されるバイアス電圧に応じてソースとドレインとの間のチャネル抵抗値が変化する電界効果トランジスタと、電界効果トランジスタのオン時におけるソースとドレインとの間のチャネル抵抗値より高い抵抗値を有し、電界効果トランジスタのソースとドレインとの間に接続された抵抗素子とを備えた半導体装置であって、ＦＥＴを可変抵抗素子として利用する場合において、ＦＥＴのソース・ドレイン間バイアス電圧の変動に影響されずに、印加されたあるゲートバイアス電圧の下ではほぼ一定の抵抗値が得られ、入力信号波形に対し歪みの少ない出力信号波形を得ることができる半導体装置を提供するものである。
【０００５】
特許文献４では、第２のＦＥＴのソース、ドレイン間における抵抗とコンデンサの並列回路が開示されているが、第１のＦＥＴの増幅作用に対し、第１のＦＥＴのソース抵抗としての電流負帰還作用をなすので、第１のＦＥＴの増幅作用における温度変化が生じたときにはこれを相殺する方向に補償し、安定した増幅出力を取り出すことができるものである。
【特許文献１】特開昭６３−１６７２７７号公報
【特許文献２】特開２００２−７６７９９号公報
【特許文献３】特開平０９−２３２５２２号公報
【特許文献３】特開２００３−１１０３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の電流計測回路では、演算増幅器のオフセット電圧を補正する手段がないため、微小入力領域ではオフセット電圧誤差が大きくなり入力電位吐出力電位の比例関係が得られず正確な測定ができない。従って、演算増幅器を用いた電流計測回路ではそのオフセット電圧を補正する手段が必要となる。
【０００７】
特許文献２のオフセット電圧補正回路では、容量素子にフィードバックされたオフセット電圧を維持するために、計測中にも一定期間毎にスイッチング素子のオンオフ制御を行う必要がある。よってスイッチング素子の駆動電力を消費する上に、出力が断続的となることからこれを平滑する必要がある。
【０００８】
特許文献３の回路では、温度係数などに係わる温度補償作用は認められず、その目的及び効果が異なる。
【０００９】
特許文献４の回路では、抵抗は直接的にＦＥＴ自体の温度係数を補償するものではない。すなわち、第２のＦＥＴとの温度補償作用はなく、第１のＦＥＴに直列接続された抵抗であるため、ＦＥＴのドレイン、ソース間からみた温度係数の補償を行うものではない。
【００１０】
また、演算増幅器を差動増幅器として用いる場合、フィードバック抵抗等を接続して一定の増幅率となるように構成するが、フィードバック抵抗等により原理的に決まる増幅率そのまま用いるのではなく、目的に応じて全領域または特定の領域の増幅率を調整して出力特性を変化させたい（例えば、小入力領域または大入力領域のみで感度を上げたい、あるいは下げたい）という要請がある。
【００１１】
以上の現状に鑑み本発明は、差動増幅器においてオフセット電圧による出力誤差を補正したり、全部または一部の領域において増幅率を低下または上昇させたりすることができる出力特性調整回路を提供することを目的とする。
またこの出力特性調整回路を備えた電流計測回路を提供することを目的とする。
さらにまたこれらの出力特性調整回路及び電流計測回路を内蔵した集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するべく本発明は以下の構成を提供する。
（１）請求項１に係る出力特性計測回路は、（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、一端が該第２入力端に接続され他端に接地電位を与えられた第２抵抗素子と、
（ｂ）調整可能に所定の正の第１電位を生成する第１電位生成手段と、
（ｃ）一端に前記第１電位を印加され他端に前記第２入力端の電位である第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段と、を備え、
（ｄ）前記第１入力端に印加される入力電位の変動に伴い前記差動増幅器の出力電位及び前記第２電位が変動し、
（ｅ）前記第１電位と前記第２電位の高低関係が交替する１つの変移点が存在する場合、該第１電位が該第２電位より高い領域では前記出力電位を低下させるように該第２電位が調整され、該第１電位が該第２電位より低い領域では該出力電位を上昇させるように該第２電位が調整され、
（ｆ）前記変移点が存在しない場合、前記第１電位が前記第２電位より常に高くなり前記出力電位を低下させるように前記第２電位が調整されることを特徴とする。
【００１３】
（２）請求項２に係る出力特性調整回路は、（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、一端が該第２入力端に接続され他端に接地電位を与えられた第２抵抗素子と、
（ｂ）調整可能に所定の負の第１電位を生成する第１電位生成手段と、
（ｃ）一端に前記第１電位を印加され他端に前記第２入力端の電位である第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段と、を備え、
（ｄ）前記第１入力端に印加される入力電位の変動に伴い前記差動増幅器の出力電位及び前記第２電位が変動し、
（ｅ）前記第１電位と前記第２電位の高低関係が交替する１つの変移点が存在する場合、該第１電位が該第２電位より高い領域では前記出力電位を低下させるように該第２電位が調整され、該第１電位が該第２電位より低い領域では該出力電位を上昇させるように該第２電位が調整され、
（ｆ）前記変移点が存在しない場合、前記第１電位が前記第２電位より常に低くなり前記出力電位を上昇させるように前記第２電位が調整されることを特徴とする。
【００１４】
（３）請求項３に係る出力特性調整回路は、請求項１または２において、前記第１電位生成手段と前記可変インピーダンス手段は、所定の増幅特性を得るために予め調整され固定されていることを特徴とする。
【００１５】
（４）請求項４に係る出力特性調整回路は、請求項１〜３のいずれかにおいて、前記可変インピーダンス手段と直列接続にて挿入された整流素子をさらに備えることを特徴とする。
【００１６】
（５）請求項５に係る出力特性調整回路は、請求項１〜３のいずれかにおいて、前記可変インピーダンス手段に替えて、第１の可変インピーダンス手段と第１の整流素子とを直列接続した第１要素と、第２の可変インピーダンス手段と第２の整流素子とを直列接続した第２要素とを並列接続した要素を備え、前記第１の整流素子は前記第１電位に対して順方向に接続され前記第２の整流素子は該第１電位に対して逆方向に接続されたことを特徴とする。
【００１７】
（６）請求項６に係る電流計測回路は、（ａ）請求項１〜５のいずれかに記載の出力特性調整回路を使用した電流計測回路であって、
（ｂ）オン状態とする所定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）前記第２抵抗素子に替えて、オン状態とする所定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、を備え、
（ｄ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記入力電位として前記第１入力端に印加され、前記出力電位により該被計測電流を計測することを特徴とする。
【００１８】
（７）請求項７に係る電流計測回路は、請求項６において、前記第２ＦＥＴのソース・ドレイン間抵抗またはドレイン・ソース間抵抗に対し並列に接続された抵抗素子をさらに備え、
前記第２ＦＥＴの温度係数と前記抵抗素子の温度係数は合成され、該第２ＦＥＴと該抵抗素子の抵抗値が合成され、該第２ＦＥＴの温度係数が小さく補正され、前記第１ＦＥＴと該第２ＦＥＴの温度係数が一致するよう補償されることを特徴とする。
【００１９】
（８）請求項８に係る電流計測回路は、請求項６または７において、（ａ）前記第１のゲート電位である所定の直流電位を生成する第１ゲート電位生成手段と、
（ｂ）前記第１ゲート電位生成手段が生成する前記所定の直流電位が変動するとき、前記第２のゲート電位も該所定の直流電位に連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該第２のゲート電位の変動率を該所定の直流電位の変動率より小さくすべく該第２のゲート電位の変動率を調整可能な第２電位生成手段と、を備え、
（ｃ）前記所定の直流電位が変動するとき、前記第１ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率を略同一に保持することを特徴とする。
【００２０】
（９）請求項９に係る電流計測回路は、（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、
（ｂ）オン状態とする一定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）オン状態とする一定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、
（ｄ）前記第２ＦＥＴのソース・ドレイン間抵抗またはドレイン・ソース間抵抗に対し並列に接続された抵抗素子と、を備え、
（ｅ）前記第２ＦＥＴの温度係数と前記抵抗素子の温度係数は合成され、該第２ＦＥＴと該抵抗素子の抵抗値が合成され、該第２ＦＥＴの温度係数が小さく補正され、前記第１ＦＥＴと該第２ＦＥＴの温度係数が一致するよう補償され、
（ｆ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記第１入力端に印加され、前記出力端の電位により該被計測電流を計測することを特徴とする。
【００２１】
（１０）請求項１０に係る電流計測回路は、（ａ）第１入力端、第２入力端及び出力端を備える差動増幅器と、該差動増幅器の該出力端と該第２入力端間に接続された第１抵抗素子と、
（ｂ）オン状態とする所定の第１のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第１入力端に接続されドレインまたはソースに接地電位を与えられた第１ＦＥＴと、
（ｃ）オン状態とする所定の第２のゲート電位をゲートに印加されソースまたはドレインが前記差動増幅器の第２入力端に接続されドレインまたはソースに接地電位を与えられた第２ＦＥＴと、
（ｄ）前記第１のゲート電位である所定の直流電位を生成する第１ゲート電位生成手段と、
（ｅ）前記第１ゲート電位生成手段が生成する前記所定の直流電位が変動するとき、前記第２のゲート電位も該所定の直流電位に連動して変動し、かつ、該所定の直流電位が変動する一定の電位範囲において該第２のゲート電位の変動率を該所定の直流電位の変動率より小さくすべく該第２のゲート電位の変動率を調整可能な第２電位生成手段と、を備え、
（ｆ）前記所定の直流電位が変動するとき、前記第１ＦＥＴのオン抵抗の変動率と前記第２ＦＥＴのオン抵抗の変動率を略同一に保持し、
（ｇ）被計測電流が前記第１ＦＥＴのソース電流またはドレイン電流として流れるとき、該第１ＦＥＴのソース電位またはドレイン電位が前記第１入力端に印加され、前記出力端の電位により該被計測電流を計測することを特徴とする。
【００２２】
（１１）請求項１１に係る電流計測回路は、請求項８または１０において、前記第２電位生成手段は、前記第１ＦＥＴ及び前記第２ＦＥＴの各々の特性により予め調整され固定されていることを特徴とする。
【００２３】
（１２）請求項１２に係る電流計測回路は、請求項６〜１１のいずれかにおいて、（ａ）前記第１ＦＥＴと前記第２ＦＥＴが互いに温度結合され、かつ、該第１ＦＥＴ及び該第２ＦＥＴのそれぞれのソース・ドレイン間抵抗またはドレイン・ソース間抵抗の温度係数が一致することを特徴とする。
【００２４】
（１３）請求項１３に係る電流計測回路は、（ａ）請求項１〜５のいずれかに記載の出力特性調整回路を使用した電流計測回路であって、
（ｄ）一端が前記差動増幅器の第１入力端に接続され他端に接地電位を与えられた第３抵抗素子をさらに備え、
（ｈ）被計測電流が前記第３抵抗素子を流れるとき、該第３抵抗素子の一端の電位が前記入力電位として前記第１入力端に印加され、前記出力電位により該被計測電流を計測することを特徴とする。
【００２５】
（１４）請求項１４に係る電流計測回路は、請求項１３において、前記第２抵抗素子及び前記第３抵抗素子が互いに温度結合されかつ該第２抵抗素子及び該第３抵抗素子のそれぞれの温度係数が一致していることを特徴とする。
【００２６】
（１５）請求項１５に係る集積回路素子は、請求項１〜５のいずれかの出力特性調整回路を内蔵したことを特徴とする。
【００２７】
（１６）請求項１６に係る集積回路素子は、請求項６〜１４のいずれかの電流計測回路を内蔵したことを特徴とする。
【発明の効果】
【００２８】
（Ａ）本発明の出力特性調整回路では、第１入力端（非反転入力端）と第２入力端（反転入力端）をもち一定の増幅率となるように第１抵抗素子と第２抵抗素子を接続された差動増幅器を備える。この差動増幅器は非反転増幅器として動作する。さらに、この差動増幅器の出力特性調整のための構成として、正または負の第１電位を生成する第１電位生成手段と、第１電位を一端に印加され他端に第２入力端の電位である第２電位を印加されるインピーダンス調整可能な可変インピーダンス手段とを備えている。
【００２９】
第１電位が正の場合は、次のような出力特性調整作用を有している。
通常の差動増幅器では、入力電位が変動すると出力電位及び第２電位も追随して変動し、その関係は直線関係すなわち一次関数である。予め設定される第１電位の値によって、入力電位の変動（すなわち第２電位の変動）に伴い第２電位が第１電位より低くなる場合と高くなる場合があり得る。また、第１電位の設定値によっては、第１電位と第２電位の高低関係が交替する１つの変移点を存在させたり、第２電位の全変動領域において変移点が全くないようにしたりすることができる。第１電位と第２電位に高低があるときは、可変インピーダンス手段を通じていずれかの方向へ調整電流（後述する実施形態の説明では「補正電流」と称している）が流れることになる。この調整電流に起因して第２電位が調整される。
【００３０】
第１電位が正であって変移点が存在する場合、第１電位が第２電位より高い領域では出力電位を低下させるように第２電位が調整され、第１電位が第２電位より低い領域では出力電位を上昇させるように第２電位が調整される。
また、第１電位が正であって変移点が存在しない場合、第１電位が第２電位より常に高くなり出力電位を低下させるように第２電位が調整される。
【００３１】
一方、第１電位が負の場合は、次のような出力特性調整作用を有している。
第１電位が負であって変移点が存在する場合、第１電位が第２電位より高い領域では出力電位を低下させるように第２電位が調整され、第１電位が第２電位より低い領域では出力電位を上昇させるように第２電位が調整される。
また、第１電位が負であって変移点が存在しない場合、第１電位が第２電位より常に低くなり出力電位を上昇させるように第２電位が調整される。
第１電位が正または負のいずれの場合も、その変移点の位置は第１電位により決定され、調整作用の強弱は主として調整電流の大きさによりすなわち可変インピーダンス手段により決定される。第２電位が変移点に近づくにつれて調整作用は弱くなり、変移点から遠ざかるにつれて調整作用は強くなるが、入力電位と出力電位の直線関係は保持される。
本発明の出力特性調整回路では、非反転の差動増幅器における入力電位と出力電位の関係を示す一次関数において、その切片を正または負の方向に移動させかつ傾きが大きくなるように調整することができる。
【００３２】
（Ｂ）本発明の出力特性調整回路においてオフセット電圧補正を行う場合、第１入力端（非反転入力端）に対し第２入力端（反転入力端）が負の場合は、第１電位を正の電位に設定すればオフセット電圧を相殺できる。また、第１入力端に対し第２入力端が正の場合は、第１電位を負の電位に設定すればオフセット電圧を相殺できる。入力電位をゼロとしてオフセット電圧を相殺する設定を行った場合、全領域において入力電位と出力電位は比例関係（一次関数において切片がゼロ）が得られる。
【００３３】
（Ｃ）本発明の出力特性調整回路では、第１電位生成手段と可変インピーダンス手段は、差動増幅器の特性により予め調整され固定されている。従って、初期にのみ調整すればよく、調整のために増幅動作が断絶されることはない。
【００３４】
（Ｄ）本発明の出力特性調整回路において、可変インピーダンス手段と直列接続にて整流素子を挿入することにより、整流素子が順方向となる調整電流のみを流し、逆方向となる調整電流は流さないようにできる。変移点が存在する場合にその片側領域でのみ出力特性の調整を行うことができる。
【００３５】
（Ｅ）本発明の出力特性調整回路において、可変インピーダンス手段に替えて、第１の可変インピーダンス手段と第１の整流素子とを直列接続した第１要素と、第２の可変インピーダンス手段と第２の整流素子とを直列接続した第２要素とを並列接続した要素を備え、第１の整流素子は第１電位に対して順方向に接続され第２の整流素子は第１電位に対して逆方向に接続されことにより、変移点の近傍領域に調整電流がいずれの方向にも流れない非調整領域を設けることができる。第１及び第２の各可変インピーダンス手段によりそれぞれの調整の強弱を独立して設定できる。
【００３６】
（Ｆ）本発明のＦＥＴを用いた電流計測回路では、上記の出力特性調整回路の差動増幅器において第２抵抗素子に替えて第２ＦＥＴが接続され、第１入力端（非反転入力端）に第１ＦＥＴが接続されている。第１ＦＥＴは、オン状態とする一定の第１のゲート電位をゲートに印加され被計測電流がソース電流またはドレイン電流として流れ、ソース電位またはドレイン電位が第１入力端に入力電位として入力される。第２ＦＥＴは、オン状態とする一定の第２のゲート電位をゲートに印加されソースまたはドレインが差動増幅器の第２入力端（反転入力端）に接続されている。
【００３７】
ここで、「ソース電流」はドレイン接地の場合のソース・ドレイン間電流を称しており、「ドレイン電流」はソース接地の場合のドレイン・ソース間電流を称している。本発明の原理は、被計測電流が第１ＦＥＴのソースからドレインへ流れるように接続した場合も、その逆に流れるように接続した場合も同様である。以下、説明の便宜上、ドレイン接地の場合を例に説明する。
【００３８】
斯かる構成によれば、差動増幅器により第１ＦＥＴのソース電位と第２ＦＥＴのソース電位は同電位となるように制御される。各ＦＥＴのそれぞれのゲート電位は一定であるから、各ＦＥＴのオン抵抗も一定である（温度一定の場合）。このとき、第１ＦＥＴを流れる被計測電流と、第２ＦＥＴを流れる検出電流は、差動増幅器のオフセット電圧がなければ比例関係にある。第２ＦＥＴを流れる検出電流は差動増幅器の出力電位により決定されるから、差動増幅器の出力電位により被計測電流を計測できる。
【００３９】
第２ＦＥＴのオン抵抗は、上述の出力特性調整回路における第２抵抗素子と同じ役割を果たすため、第１電位生成手段及び可変インピーダンス手段によりオフセット電圧を相殺するように設定すれば、差動増幅器の入力電位と出力電位を比例関係とすることができ、オフセット電圧による電流計測回路の出力誤差を排除できる。
【００４０】
（Ｇ）本発明のＦＥＴを用いた電流計測回路では、第１ＦＥＴと第２ＦＥＴは温度結合されており同じように温度変化する。第１ＦＥＴと第２ＦＥＴの温度係数が一致していれば、同じ温度変化に対して各オン抵抗の変化の割合が同じとなるので、各ＦＥＴを流れる電流の比例関係が維持される。
【００４１】
（Ｈ）本発明のＦＥＴを用いた電流計測回路では、第１ＦＥＴのための第１ゲート電位生成手段と、第１ゲート電位生成手段が生成する所定の直流電位が変動するとき、第２ＦＥＴのための第２のゲート電位も所定の直流電位に連動して変動し、かつ、所定の直流電位が変動する一定の電位範囲において第２のゲート電位の変動率を所定の直流電位の変動率より小さくすべく第２のゲート電位の変動率を調整可能な第２電位生成手段とを備えている。これにより、所定の直流電位が変動するとき、第１ＦＥＴのオン抵抗の変動率と第２ＦＥＴのオン抵抗の変動率を略同一に保持する。一実施例では、第２のゲート電位が所定の直流電位の分圧電位であり、定電圧ダイオードと直列接続されたインピーダンス手段の調整可能な分圧点から取り出した電位である。所定の直流電位が変動してもツェナー電圧に相当する電位は不動であるため、第２ＦＥＴのゲート電位の変動幅を小さくすることができる。これにより、同じゲート電位の変動幅に対して第２ＦＥＴのオン抵抗変化率が第１ＦＥＴのそれよりも大きい場合に、第２ＦＥＴのゲート電位を変動幅を小さくし、オン抵抗変化率を小さくして第１ＦＥＴのそれと一致させることができる。
【００４２】
（Ｉ）本発明のＦＥＴを用いた電流計測回路では、第２ＦＥＴのソース・ドレイン間抵抗またはドレイン・ソース間抵抗に対し並列に接続された抵抗素子を備えている。これにより、第２ＦＥＴの温度係数と抵抗素子の温度係数は合成され、第２ＦＥＴのオン抵抗の値と抵抗素子の抵抗値も合成される。よって、温度変化に対して第１ＦＥＴよりも第２ＦＥＴのオン抵抗変化率が大きい場合に、第２ＦＥＴと抵抗素子の並列合成抵抗の変化率を小さくすることができ、第１ＦＥＴのオン抵抗変化率と一致させることができる。
【００４３】
（Ｊ）本発明の抵抗素子を用いた電流計測回路では、上記の出力特性調整回路の差動増幅器において被計測電流が流れる第３抵抗素子の一端が差動増幅器の第１入力端（非反転入力端）に接続されている。
【００４４】
斯かる構成によれば、差動増幅器により第３抵抗素子の一端電位と第２抵抗素子の一端電位は同電位となるように制御される。第３抵抗素子と第２抵抗素子の各抵抗値は一定である（温度一定の場合）。このとき、第３抵抗素子を流れる被計測電流と、第２抵抗素子を流れる電流は、オフセット電圧がなければ比例関係にある。第２抵抗素子を流れる電流は差動増幅器の出力電位により決定されるから、差動増幅器の出力電位により被計測電流を計測できる。
また、電流計測回路における第２抵抗素子は、上述の出力特性調整回路における第２抵抗素子と同じ役割を果たすため、差動増幅器の入力電位と出力電位とが比例関係となるように第１電位生成手段及び可変インピーダンス手段により調整した状態にて計測を行えば、差動増幅器のオフセット電圧に起因する出力誤差を補正でき、より正確な計測ができる。
【００４５】
（Ｋ）本発明の抵抗素子を用いた電流計測回路では、第３抵抗素子と第２抵抗素子が温度結合されており同じように温度変化する。また、第３抵抗素子と第２抵抗素子の温度係数が一致しているので、同じ温度変化に対して各抵抗値の変化の割合が同じであり、各抵抗素子を流れる電流の比例関係が保持される。
【００４６】
（Ｌ）本発明の集積回路素子は、上記の本発明の出力特性調整回路または電流計測回路を内蔵したものである。集積化することによりコンパクト化でき量産性が向上し、また温度結合を良好とすることができる。
【発明を実施するための最良の形態】
【００４７】
（１）出力特性調整回路の実施形態
（１−１）回路構成
図１は、本発明による出力特性調整回路の実施形態を示す回路構成図である。本発明による出力特性調整回路では、演算増幅器ＯＰにより差動増幅器を構成し、非反転入力端に入力電位Ｖinを入力し、入力電位Ｖinと同じ極性の出力電位Ｖoutを出力する非反転増幅を行う。
【００４８】
さらに、本発明による出力特性調整回路は、一般的な差動増幅器の出力特性（入力電位Ｖinの変動に対する出力電位Ｖoutの変動）を、所定の目的のために所望する領域において変化させるように調整する機構を備えている。
【００４９】
以下、図１及びこれに関連する図２〜図４を参照して、演算増幅器ＯＰのもつオフセット電圧の補正を目的として出力特性を調整する場合を例として説明する。従って、図１〜図４の説明では、出力特性の「調整」を、出力特性の「補正」と表現する場合がある。
【００５０】
図１を参照すると、演算増幅器ＯＰは、第１入力端である非反転入力端（＋）と第２入力端である反転入力端（−）の２つの入力端を備え、非反転入力端に正の入力電位Ｖinが印加される。演算増幅器ＯＰは非反転の差動増幅器として動作し、入力電位Ｖinと同極性の正の出力電位Ｖoutが出力される。出力端と反転入力端間には第１抵抗素子である抵抗素子Ｒ１が接続され、反転入力端と接地端間には第２抵抗素子である抵抗素子Ｒ２が接続される。出力電位Ｖoutは、抵抗素子Ｒ１と抵抗素子Ｒ２により分圧されてフィードバックされ反転入力端に印加される。
【００５１】
本発明による出力特性の調整機構のない場合、この差動増幅器における入力電位Ｖinに対する出力電位Ｖoutの増幅率Ａは、入力電位Ｖinの全領域においてＡ＝１＋Ｒ１／Ｒ２となる。
【００５２】
ここで、オフセット電圧による出力誤差について説明する。
一般的に、演算増幅器ＯＰの内部回路において２つの入力端間にはオフセット電圧δＶが存在しており、出力誤差の原因となる。オフセット電圧δＶはいずれの極性もとり得る。ここで、オフセット電圧δＶは、実在する電位を有するものではないが、非反転入力端と反転入力端を短絡した場合、すなわち、入力電位が０Ｖのとき出力電位Ｖoutが０Ｖとならないで所定の電位ΔＶを出力するため、この出力電位ΔＶを入力電位に換算して電圧としての大きさと極性を表すものである。ここでは、非反転入力端にＶinを入力するため、非反転入力を基準として反転入力端の電位を表している。
図１の回路では、例として、反転入力端が非反転入力端に対して負のオフセット電圧−δＶをもつとする。補正を行わなければ、出力電位Ｖoutの測定値は、Ｖout＝Ａ・(Ｖin＋δＶ)となる。真の出力電位Ｖoutの値がＡ・Ｖinとなるべきであるのに対し、出力誤差ΔＶ（＝Ａ・δＶ）を生じる。
【００５３】
オフセット電圧δＶの補正を行わない場合、入力電位Ｖinの小電圧領域では、入力電位Ｖinに対してオフセット電圧δＶが無視できない大きさとなるため、入力電位Ｖinと出力電位Ｖoutの比例関係が得られなくなる。小電圧領域における誤差増大は、フルスケール誤差では見かけ上小さく観測されるが、比誤差は個々の測定している値における誤差であって（測定値−真値（ａ））／真値（ａ）、で表される。一方フルスケール誤差は、（測定値−真値（ａ））／真値（ｆ）、で表される（但し、真値（ｆ）はフルスケールにおける真値で、真値（ｆ）＞真値（ａ）である）。従って、この場合の比誤差ｅは、ｅ＝δＶ／Ｖinと表せる。δＶが一定であると、小電圧領域ではＶinが小となるため誤差ｅが拡大する。また、出力電位Ｖoutはディジタル変換されることが多く、その場合は比誤差のみが問題となり、針式のメータのようにフルスケール誤差が許容されることはない。
【００５４】
図１に示した出力特性調整回路では、演算増幅器ＯＰのオフセット電圧δＶによる出力誤差を可変抵抗素子ＶＲ１及びＶＲ２を調整することにより補正することができる。
【００５５】
可変抵抗素子ＶＲ１の一端には正の直流電位＋Ｖccが印加され、他端は負の直流電位−Ｖccが印加され、その中間端子から所定の第１電位Ｖ１が取り出される。可変抵抗素子ＶＲ１は、＋Ｖccから−Ｖccまでの電位範囲の中から調整可能に一定の第１電位Ｖ１を生成する第１電位生成手段である。
【００５６】
可変抵抗素子ＶＲ２の一端には上記の第１電位Ｖ１が印加され、他端は演算増幅器ＯＰの反転入力端と抵抗素子Ｒ１と抵抗素子Ｒ２の接続点に接続されている。図１の回路では、第１電位Ｖ１の印加点を点Ｐで示し、また、反転入力端と抵抗素子Ｒ１と抵抗素子Ｒ２の接続点を点Ｑで示している。この点Ｑの電位を第２電位Ｖ２と称することとする。
【００５７】
可変抵抗素子ＶＲ２は、その両端間のインピーダンスを調整可能な可変インピーダンス手段である。可変抵抗素子ＶＲ２の他端である点Ｑは、抵抗素子Ｒ１と抵抗素子Ｒ２の分圧点であるから出力電位Ｖoutが変動すると第２電位Ｖ２も追随して変動する。また、第２電位Ｖ２は、第１電位Ｖ１との高低関係により可変抵抗素子ＶＲ２を通って点Ｐから流れ出したり点Ｐへ流れ込んだりする補正電流ｉによっても変動する。補正電流ｉは、第１電位Ｖ１、第２電位Ｖ２及び出力電位の条件によってその方向及び経路が変わることになる。補正電流ｉの量は、主として可変抵抗素子ＶＲ２のインピーダンスにより調整可能である。
【００５８】
補正電流ｉに起因する第２電位Ｖ２の変動分ΔＶxが反転入力端に印加されると、出力電位Ｖoutにおける補正量として出力される。
【００５９】
（１−２）動作説明
以下、図２〜図４も参照して、オフセット電圧補正に適用した場合における図１の出力特性調整回路の動作を説明する。
【００６０】
図２のグラフにおける実線の直線は、反転入力端が非反転入力端に対して負のオフセット電圧−δＶをもつ場合に、オフセット電圧補正を行ったときの入力電位Ｖinに対する出力電位Ｖoutの特性を示している。また、一点破線の直線は、オフセット電圧補正が無い場合の出力電位Ｖnoの特性である。さらに、破線の直線は、出力端における補正量を仮想的に示す補正線である。補正が無い場合、反転入力端のもつ負のオフセット電圧−δＶによる出力電位Ｖnoに含まれる誤差ΔＶnoは、ΔＶno＝Ａ・δＶである。
【００６１】
＜初期設定操作＞
オフセット電圧−δＶを相殺するために、入力電位Ｖinが０Ｖのときに同じ大きさの正の初期補正電圧要素ΔＶx0（＝δＶ）を反転入力端である点Ｑに印加するように初期設定する。このために、図１の回路における可変抵抗素子ＶＲ１及びＶＲ２を調整し、それぞれを一定の位置及びインピーダンスに固定する。具体的な操作としては、入力電位Ｖinを接地電位としたとき、出力電位Ｖoutが接地電位となるように調整する。この調整は初期にのみ行い、その後は固定したままでよい。
【００６２】
点Ｑの第２電位Ｖ２を正の電位とするためには、第１電位Ｖ１は正とする必要があるから、可変抵抗素子ＶＲ１の中間端子を調整して第１電位Ｖ１を正の所定の電位（後述する変移点の位置）に設定する。
【００６３】
初期設定時の第２電位Ｖ２は、入力電位Ｖinが接地電位のときの初期補正電圧要素ΔＶx0であり、次式で表される。
ΔＶx0＝Ｖ１・Ｒ12／（ＶＲ２＋Ｒ12）  ・・・（１）
【００６４】
また、初期設定時の補正電流ｉ0は、点Ｐから可変抵抗素子ＶＲ２を通り点Ｑへ流れるが、点Ｑから抵抗素子Ｒ２を通り接地点へ流れるものと点Ｑから抵抗素子Ｒ１を通り出力端（接地電位）へ流れるものに分流する。ｉ0は、次式で表される。
ｉ0＝Ｖ１／(ＶＲ２＋Ｒ12)  ・・・（２）
【００６５】
但し、上式中のＲ12は、抵抗素子Ｒ１と抵抗素子Ｒ２の並列合成抵抗であり、Ｒ12＝Ｒ１・Ｒ２／(Ｒ１＋Ｒ２)、である。
【００６６】
図２の補正線のグラフ上のＶin＝０の点で示されるように、初期補正電圧要素ΔＶx0が反転入力端に印加されると、出力端において−Ａ・ΔＶx0の補正量として反映される。これは、出力端におけるオフセット電圧誤差Ａ・δＶを相殺している（図２の点Ａ）。
【００６７】
初期設定の際、可変抵抗素子ＶＲ１とＶＲ２は、いずれも第２電位Ｖ２を変動させる要素であるため独立して設定できないが、上記のように先ず可変抵抗素子ＶＲ１により第１電位Ｖ１を決定し、その後可変抵抗素子ＶＲ２に流す電流量の目安を基準として可変抵抗素子ＶＲ２のインピーダンスを決定する設定方法が一例である。後述するように、可変抵抗素子ＶＲ１により決定される第１電位Ｖ１は補正作用の変移点を決定し、可変抵抗素子ＶＲ２は補正の強弱を決定する。上記の（１）、（２）式においては、ＶＲ１を流れる電流ｉによるＶＲ１内での電圧降下は無視している。
【００６８】
＜増幅時の出力補正作用＞
上記のように初期設定した状態で、入力電位Ｖinを非反転入力端に印加すると、図２の実線で示すように、Ａ・Ｖinが出力電位Ｖoutとして出力される。このとき、図１に示すように増幅動作に伴う帰還電流Ｉfは、差動増幅器の出力端から抵抗素子Ｒ１及び抵抗素子Ｒ２を介して接地端に流れる電流と、抵抗素子Ｒ１及び可変抵抗素子ＶＲ２を介して点Ｐに向かう電流との合成電流として流れる。Ｉfの大きさは、次式で表される。
Ｉf ＝（Ｒ２・Ｖout＋ＶＲ２・Ｖout−Ｒ２・Ｖ１）／ΣＲＲ  ・・・（３）
（但し、ΣＲＲ＝ＶＲ２・Ｒ１＋Ｒ１・Ｒ２＋Ｒ２・ＶＲ２）
【００６９】
上記の（３）式は一般式であり、Ｖ２＜Ｖ１のときは点Ｐに向かう電流は流れない。
【００７０】
第２電位Ｖ２は、出力電位Ｖoutの変動（すなわち入力電位Ｖinの変動）に伴い変動する一方、第１電位Ｖ１は一定であるから、入力電位Ｖinの全領域内のいずれかにおいて第１電位Ｖ１と第２電位Ｖ２の高低関係が交替する変移点が１点だけ存在することとなる。この例では第１電位Ｖ１が正であるから、変移点は入力電位Ｖinが正の領域に存在し、図２のグラフ中の点Ｂに相当する。点ＢにおいてはＶ１＝Ｖ２の均衡状態となる。
【００７１】
入力電位Ｖinが変位点より低い領域ではＶ２＜Ｖ１であり、図２のグラフでは点Ａ〜点Ｂの領域と、入力電位Ｖinが負となる領域が含まれる。
【００７２】
入力電位Ｖinが変移点より高い領域ではＶ２＞Ｖ１であり、図２のグラフでは、点Ｂ〜点Ｃの領域である。
以下、各領域における補正作用について説明する。
【００７３】
＜入力電位Ｖinの正領域(点Ａ〜点Ｂの区間)における補正作用＞
図２において、入力電位Ｖinが正であって点Ａ〜点Ｂの区間すなわち０＜Ｖ２＜Ｖ１となる領域では、図１の回路において補正電流ｉが流れることにより点Ｑにおいて正の補正電圧要素ΔＶxを生じる。補正電流ｉの一部は、点Ｐ→可変抵抗素子ＶＲ２→点Ｑ→抵抗素子Ｒ２→接地端の経路で流れる。また、ｉの別の一部は、点Ｐ→可変抵抗素子ＶＲ２→点Ｑ→抵抗素子Ｒ１→差動増幅器の出力端（接地電位）の経路にも流れる。これにより出力電位Ｖoutは、Ｖout＝Ａ・（Ｖin＋δＶ−ΔＶx）となる。図２に示すように出力端における補正量は、−Ａ・ΔＶxとなる。これは、ΔＶｘの正負の符号がＶ１とＶ２の電位に直接関係し、Ｖ１＞Ｖ２のとき、ΔＶｘ＞０となる。
【００７４】
点Ａ〜点Ｂの区間においては、入力電位Ｖinが大きくなり出力電位Ｖoutが変移点に近づくにつれて抵抗素子Ｒ２に流れ込む帰還電流Ｉfが増加するため、補正電流ｉは減少する。これにより点Ｑにおける補正電圧要素ΔＶxも減少する。よって、図２に示すように出力端における補正量−Ａ・ΔＶxの絶対値も減少する。このように、補正電圧要素ΔＶxは補正電流ｉの関数であり、ΔＶx＝ｆ（ｉ）である。
ｉが減少する理由は、抵抗素子Ｒ２に流れる電流ｉ（ｒ２）が、ｉ（ｒ２）＝（Ｒ１・Ｖ１＋ＶＲ２・Ｖout）／ΣＲＲであり、第２電位Ｖ２が、Ｖ２＝Ｒ２・ｉ（ｒ２）であるので、出力電位Ｖoutが上昇すると第２電位Ｖ２もまた上昇するためである。
【００７５】
次に、図２において、変移点である点Ｂにおいては、Ｖ１＝Ｖ２であるから図１の回路において補正電流は流れない。従って、補正電圧要素ΔＶxもゼロであり差動増幅器の出力端の電位Ｖoutにおける補正量もゼロである（補正無しの場合と一致）。
【００７６】
＜入力電位Ｖinの正領域(点Ｂ〜点Ｃの区間)における補正作用＞
次に、図２において、入力電位Ｖinが正であって点Ｂ〜点Ｃの区間すなわちＶ２＞Ｖ１となる領域では、図１の回路における補正電流ｉが、点Ａ〜点Ｂの区間とは逆方向に可変抵抗素子ＶＲ２を流れ、点Ｑにおいて補正電圧要素、負のΔＶxを生じる。補正電流ｉは、差動増幅器の出力端→抵抗素子Ｒ１→点Ｑ→可変抵抗素子ＶＲ２→点Ｐの経路で流れる。これにより、出力電位Ｖoutは、Ｖout＝Ａ・（Ｖin＋δＶ−(ΔＶx＜０)）となる。図２に示すように差動増幅器の出力端における補正量はＡ・ΔＶxとなる。点Ｂ〜点Ｃの区間における補正作用は、点Ａ〜点Ｂの区間における補正作用とは逆転する。これは、ΔＶｘの正負の符号がＶ１とＶ２の電位に直接関係することであり、Ｖ２＞Ｖ１のとき、ΔＶｘ＜０となる。本来は、差動増幅器の出力端からのＶoutによる帰還電流Ｉfが抵抗素子Ｒ２に流れ込み点Ｑの電位を上げるところ、点Ｂ〜点Ｃの区間ではＩfが点Ｐに流れ込み、点Ｑの負帰還電位の上昇率が減少するため、見かけ上差動増幅回路の増幅度が上昇したように観測される。
【００７７】
点Ｂ〜点Ｃの区間においては、入力電位Ｖinが大きくなり変移点から遠ざかるにつれて抵抗素子Ｒ２に流れ込むべき帰還電流Ｉfのうち可変抵抗素子ＶＲ２を通り点Ｐへ流れ込むものが増加するため、補正電流ｉが増加する。これにより点Ｑにおける補正電圧要素−ΔＶxの絶対値も増加する。よって、図２に示すように出力端における補正量Ａ・ΔＶxも増加する。このように、補正電圧要素ΔＶxは補正電流ｉの関数であり、ΔＶx＝ｆ（ｉ）である。
【００７８】
＜入力電位Ｖinの負領域における補正作用＞
次に、図２において、入力電位Ｖinが負の領域では常にＶ２＜Ｖ１である。この領域では、図１の回路における補正電流ｉが、点Ａ〜点Ｂの区間と同方向に可変抵抗素子ＶＲ２を流れ、点Ｑにおいて補正電圧要素ΔＶxを生じる。補正電流ｉは、点Ｐ→可変抵抗素子ＶＲ２→点Ｑ→抵抗素子Ｒ１→差動増幅器の出力端の経路で流れる。これにより出力電位Ｖoutは、Ｖout＝Ａ・（Ｖin＋δＶ−（ΔＶx＞０））となる。この式はΔＶｘが正の意味である。図２に示すように出力端における補正量は−Ａ・ΔＶxとなる。この補正作用は、点Ａ〜点Ｂの区間と同じである。これも、ΔＶｘの正負の符号がＶ１とＶ２の電位に直接関係し、このときは、Ｖ１＞Ｖ２であり、ΔＶｘ＞０となる。
【００７９】
入力電位Ｖinが負の領域においては、入力電位Ｖinの絶対値が大きくなるに近づくにつれて抵抗素子Ｒ１に流れ込む帰還電流Ｉfが増加するため、補正電流ｉは増加する。これにより点Ｑにおける補正電圧要素ΔＶxも増加する。よって、図２に示すように出力端における補正量−Ａ・ΔＶxの絶対値も増加する。このように補正電圧要素ΔＶxは補正電流ｉの関数であり、ΔＶx＝ｆ（ｉ）である。
【００８０】
＜補正電圧要素ΔＶxと入力電位Ｖinとの直線関係について＞
上述のように、補正電圧要素ΔＶxは補正電流ｉの関数（ΔＶx＝ｆ（ｉ））である。この関数は、一次関数すなわち直線関係である。さらに、補正電流ｉは第２電位Ｖ２と直線関係があり、第２電位Ｖ２は出力電位Ｖout及び入力電位Ｖinと直線関係がある。従って、補正電圧要素ΔＶxは、入力電位Ｖinと直線関係があることになる。
【００８１】
図３を参照して、補正電流ｉと第２電位Ｖ２（すなわち出力電位Ｖout）との直線関係を説明する。図１の回路において可変抵抗素子ＶＲ２を流れる補正電流ｉは、第１電位Ｖ１と第２電位Ｖ２の電位差に比例し、次式で表される。
ｉ＝(Ｖ１−Ｖ２)／ＶＲ２    ・・・（４）
上式に従って第２電位Ｖ２と補正電流ｉの関係をグラフで示すと図３の直線となる。
【００８２】
図１の回路においてＶＲ２を流れる補正電流ｉのうち、抵抗素子Ｒ２へ流れ込む電流をｉxとすると、次式の関係がある。
ｉ＝(Ｒ１・Ｖ１＋Ｒ２・Ｖ１−Ｒ２・Ｖout)／ΣＲＲ  ・・・（５）
ｉx＝(Ｒ１・Ｖ１＋ＶＲ２・Ｖout)／ΣＲＲ  ・・・（６）
（但し、上式中のΣＲＲは、ΣＲＲ＝Ｒ１・Ｒ２＋Ｒ２・ＶＲ２＋ＶＲ２・Ｒ１、である。）
Ｖ２とｉxとは、Ｖ２＝ｉx・Ｒ２の関係があるから、上記(3)式を代入すると、次式となる。
Ｖ２＝Ｒ２・(Ｒ１・Ｖ１＋ＶＲ２・Ｖout)／ΣＲＲ  ・・・（７）
上記（７）式を、上記（４）式に代入すると、次式となる。
ｉ＝(Ｖ１・(１−Ｒ１・Ｒ２／ΣＲＲ)−(Ｒ２・ＶＲ２／ΣＲＲ)・Ｖout)／ＶＲ２  ・・・（８）
上式（８）で、定数である(Ｒ２・ＶＲ２／ΣＲＲ)／ＶＲ２をαに置き換え、Ｖ１・(１−Ｒ１・Ｒ２／ΣＲＲ)／ＶＲ２をβに置き換えて表すと、次式のようになる。
ｉ＝−αＶout＋β  ・・・（９）
よって、補正電流ｉは、出力電位Ｖoutに対する一次式で表される。これは、図３のグラフの直線関係が正しいことを示している。
【００８３】
図３のグラフにおいて第２電位Ｖ２が正の領域では、補正電流ｉが図１の回路の点Ｐ(第１電位Ｖ１)から点Ｑ（第２電位）へ流れる領域（ｉが正）が図２のグラフの点Ａ〜点Ｂの区間に相当し、補正電流ｉが第２電位Ｖ２から第１電位Ｖ１へ流れる領域（ｉが負）が図２のグラフの点Ｂ〜点Ｃの区間に相当し、補正電流ｉがゼロとなる点が変移点（点Ｂ）である。
ここで、第２電位Ｖ２が正の領域で、Ｖ２＞Ｖ１となり変移点を超えているとき（点Ｂ〜点Ｃの区間）は、点Ｐから点Ｑへ流れる電流は、その逆方向の電流が大きいために観測されない。よって補正電流ｉは負となる。Ｖ２＞Ｖ１となることで、本来抵抗素子Ｒ２に流れ込む帰還電流Ｉfが、可変抵抗素子ＶＲ２を通り点Ｐに流れ込むことにより、抵抗素子Ｒ１とＲ２の接続点Ｑの第２電位の上昇を抑制する働きがあり、この電位の変分ΔＶｘは減分として負に作用する。このΔＶｘが負に大となることは、Ｖoutに対して、＋Ａ・ΔＶｘとして作用し、Ｖoutの電位を上昇させるように働く。
【００８４】
また、第２電位Ｖ２が負の領域では、帰還電流Ｉfが接地端から抵抗素子Ｒ２を通って差動増幅器の出力端に流れ込むので、補正電流ｉのうち抵抗素子Ｒ２を介して接地端へ流れる電流は観測できない。この場合、点Ｐから点Ｑへ流れ抵抗素子Ｒ１を介して出力端へ流れる正の補正電流ｉはさらに大きくなる。この出力端へ流れる補正電流ｉの一部が、本来帰還電流Ｉfとして抵抗素子Ｒ１に流れるべき電流に加えられることで、抵抗素子Ｒ１とＲ２の接続点Ｑの第２電位Ｖ２を上昇させる働きがあり、この電位の変分ΔＶｘは増分として正に作用する。このΔＶｘが正に大となることは、Ｖoutに対して、−Ａ・ΔＶｘとして作用し、Ｖoutの電位を低下させるように働く。
【００８５】
これらの補正作用は、変移点に近づくにつれて補正電流ｉの絶対値が小さくなるため弱く働き（図３：矢印ｋ）、変移点から遠ざかるにつれて補正電流ｉの絶対値が大きくなるため強く働く（図３：矢印ｊ）。
【００８６】
以上の説明から明らかであるように、本発明の出力特性調整回路を備えた差動増幅器では、入力電位Ｖinの全領域（正及び負）において入力電位Ｖinと出力電位Ｖoutの比例関係を実現することができる。これにより、出力電位Ｖoutにおけるオフセット電圧誤差は解消される。また、変移点の設定により補正の度合いも調整できる。
【００８７】
＜変移点を設けない設定例＞
図４は、図１の回路において補正作用が変移点をもたないように設定した場合の出力特性を示すグラフである。この場合、図１の回路において、入力電位Ｖinの全領域においてＶ１＝Ｖ２となる点が生じないように点Ｐの第１電位Ｖ１を初期設定する。例えば、反転入力端におけるオフセット電圧が−δＶの場合は、第２電位Ｖ２のとり得る正の最大値よりも第１電位Ｖ１を高く設定する。
この場合、第２電位が正の領域では、本来抵抗素子Ｒ２に流れ込む帰還電流Ｉfに正の補正電流ｉが加えられることで、抵抗素子Ｒ１とＲ２の接続点Ｑの第２電位Ｖ２を上昇させる働きがあり、この電位の変分ΔＶｘは増分として正に作用する。このΔＶｘが正に大となることは、Ｖoutに対して、−Ａ・ΔＶｘとして作用し、Ｖoutの電位を低下させるように働く。
また、第２電位が負の領域では、本来抵抗素子Ｒ１に流れるべき電流に正の補正電流ｉが加えられることで、やはり抵抗素子Ｒ１とＲ２の接続点Ｑの第２電位Ｖ２を上昇させる働きがあり、この電位の変分ΔＶｘは増分として正に作用する。このΔＶｘが正に大となることは、Ｖoutに対して、−Ａ・ΔＶｘとして作用し、Ｖoutの電位を低下させるように働く。
従って、図４に示すように、入力電位Ｖinの全領域で、出力特性を引き下げるように補正作用が働くことになるが、入力電位Ｖinと出力電位Ｖoutが全領域で比例関係となりオフセット電圧誤差が解消されることは、上述の変移点を設けた場合と同じである。この場合、補正電流ｉを小とするので、補正量を少なく設定できる。
【００８８】
＜オフセット電圧の極性の異なる場合の設定例＞
以上の説明では、反転入力端におけるオフセット電圧が−δＶの場合を例としたが、反転入力端におけるオフセット電圧が＋δＶの場合は、第１電位Ｖ１を負に設定すればよい。その場合、補正電流ｉは上述の例とは逆方向となり、補正電圧要素ΔＶxも逆極性に生じる。
図２においては、図２を１８０°回転させた第３象限に変移点が存在し、Ｖin、Ｖoutの極性が反転する。図３においては、図３の補正電流ｉ直線をｘ−ｙ軸（Ｖ２−補正電流ｉ軸）原点から、切片ｉ＝−Ｖ１／ＶＲ２となるよう下に平行移動させたものとなる。図４においても、図２と同様に第３象限に座標変換し、電圧の極性を反転させたものとなる。
言い換えるならば、変移点を設けるように設定した場合、図２に相当する出力特性Ｖoutのグラフは、図２のグラフをｘ軸及びｙ軸に関して反転したグラフとなり第３象限に変移点が存在することになる。図３に相当する補正電流ｉのグラフは、図３のグラフをｘ軸及びｙ軸に関して反転したグラフとなる。
また、変移点を設けないように設定した場合も、図４に相当する出力特性ΔＶoutのグラフは、図４のグラフをｘ軸及びｙ軸に関して反転したグラフとなる。
【００８９】
（２）出力特性調整回路の応用例
図５を参照して、本発明の出力特性調整回路のその他の応用例を説明する。図５の実線は、図１の回路において入力電位Ｖinが正の領域で変移点をもつように第１電位Ｖ１を正に調整した場合の出力電位Ｖoutのグラフである。一点破線は、差動増幅器にオフセット値がないと仮定した場合、オフセット調整を行わないときの出力電位Ｖnoの特性である。
調整有りの場合は調整無しの場合に比べて、出力電位Ｖoutの直線の切片が負側に移動しかつその傾きが大きくなる。よって、変移点より大きい領域では、調整有りの場合の出力電位Ｖoutが調整無しの場合のそれよりも大きくなる。このことは、出力特性の調整によって大入力領域における感度が高くなったことに相当する。
【００９０】
また図５のグラフにおいて、調整有りの場合は正の入力電位Ｖinの小入力領域において出力電位Ｖoutの極性が負となる領域が存在する。この出力反転の現象を利用すれば、入力電位Ｖinが所定の値以下となったことを顕著に判別することができる。なお、この小入力領域における出力極性反転領域は、変移点の有無に関わらず設けることができる。
【００９１】
図５に示した調整後の出力電位Ｖoutのグラフは一例であり、図５における調整無しの出力電位Ｖnoの一次関数の直線の傾きと切片を目的に応じて変更することができる。第１電位Ｖ１を正に調整した場合は、出力電位Ｖnoの直線の切片をｙ軸の負方向に移動させかつ傾きを大きくすることができ、さらに第１電位Ｖ１を正の所定の値とすれば第１象限に変移点を設けることができる。また、第１電位Ｖ１を負に調整した場合は、出力電位Ｖnoの直線の切片をｙ軸の正方向に移動させかつ傾きを大きくすることができ、さらに第１電位Ｖ１を負の所定の値とすれば第３象限に変移点を設けることができる。
【００９２】
（３）出力特性調整回路の変形形態
図６（Ａ）は、図１の回路の変形形態を示す部分回路図である。この例では、可変抵抗素子ＶＲ１の一端に正の直流電位を印加し、他端に接地電位を印加しており、第１電位Ｖ１は正の領域にのみ設定することができる。そして、整流素子であるダイオードＤ１が、正の第１電位Ｖ１に対して順方向となるように可変抵抗素子ＶＲ２と直列接続にて点Ｐと点Ｑの間に挿入されている。
【００９３】
図６(Ａ)の場合、第２電位Ｖ２が第１電位Ｖ１よりさらにダイオードＤ１の順方向電圧Ｖdの分だけ低くなる領域（すなわちＶ２＜Ｖ１−Ｖdのとき）でのみ調整電流ｉが流れることができる。そして、第２電位Ｖ２がＶ２＝Ｖ１−Ｖdのときは調整電流ｉが流れず、さらにＶ２＞Ｖ１−ＶｄとなったときにもダイオードＤ１が逆バイアスとなるため調整電流ｉ2は流れない。従って、この場合、Ｖ２＜Ｖ１−Ｖdの領域でのみ調整作用を発揮させることができる。この回路では、反転入力電位を正に調整するときの調整領域を限定できる。したがって、調整領域では、Ｖoutの電位を低下させることができる。
【００９４】
なお、別の形態として、図６(Ａ)において、ダイオードＤ１を正の第１電位Ｖ１に対して逆方向となるように挿入した場合は、Ｖ２＞Ｖ１＋Ｖｄの領域でのみ調整作用を発揮させることができる。
この場合、第２電位Ｖ２が第１電位Ｖ１よりさらにダイオードＤ１の順方向電圧Ｖｄだけ高くなる領域（すなわち、Ｖ２＞Ｖ１＋Ｖｄ）において、調整電流ｉが流れる。これは、変移点ができるよう設定した場合、差動増幅器の出力電位Ｖoutが正の領域のみ調整するものである。これは直流電圧などの増幅の場合、Ｖoutがある所定値を超過して電位が上昇したとき、Ｖoutの電位をさらに高める作用がある。これは、大きな正のＶinに対応して感度を高める作用をつくりだすことができる。この場合、ダイオードの順方向電圧Ｖｄに意味があることではなく、ある変移点をＶoutが超過しないときは調整なしで、変移点を超過したとき調整しようとするものである。なお変移点は、Ｖ１＝Ｖ２−Ｖｄである。
【００９５】
図６（Ｂ）は、図１の回路の別の変形形態を示す部分回路図である。この例では、可変抵抗素子ＶＲ１の一端に負の直流電位を印加し、他端に接地電位を印加しており、第１電位Ｖ１は負の領域にのみ設定することができる。そして、整流素子であるダイオードＤ２が、負の第１電位Ｖ１に対して順方向となるように可変抵抗素子ＶＲ２と直列接続にて点Ｐと点Ｑの間に挿入されている。
【００９６】
図６(Ｂ)の場合、第２電位Ｖ２が第１電位Ｖ１よりさらにダイオードＤ１の順方向電圧Ｖdの分だけ高くなる領域（すなわちＶ２＞Ｖ１＋Ｖdのとき）でのみ調整電流ｉが流れることができる。そして、第２電位Ｖ２がＶ２＝Ｖ１＋Ｖdのときは調整電流ｉが流れず、さらにＶ２＜Ｖ１＋ＶｄとなったときにもダイオードＤ１が逆バイアスとなるため調整電流ｉ2は流れない。従って、この場合、Ｖ２＞Ｖ１＋Ｖdの領域でのみ調整作用を発揮させることができる。この回路では、反転入力電位を負に調整するときの調整領域を限定できる。したがって、調整領域では、Ｖoutの電位を上昇させることができる。
【００９７】
なお、別の形態として、図６(Ｂ)において、ダイオードＤ１を負の第１電位Ｖ１に対して逆方向となるように挿入した場合は、Ｖ２＜Ｖ１−Ｖｄの領域でのみ調整作用を発揮させることができる。
この場合、第２電位Ｖ２が第１電位Ｖ１よりさらにダイオードＤ１の順方向電圧Ｖｄだけ低くなる領域（すなわち、Ｖ２＜Ｖ１−Ｖｄ）において、調整電流ｉが流れる。これは、変移点ができるよう設定した場合、差動増幅器の出力電位Ｖoutが負の領域のみ調整するものである。これは直流電圧などの増幅の場合、Ｖoutがある所定値を超過して電位が低下したとき、Ｖoutの電位をさらに低下させる作用がある。これは、大きな負のＶinに対応して感度を高める作用をつくりだすことができる。この場合、ダイオードの順方向電圧Ｖｄに意味があることではなく、ある変移点をＶoutが超過しないときは調整なしで、変移点を超過したとき調整しようとするものである。なお変移点は、Ｖ１＝Ｖ２＋Ｖｄである。
【００９８】
図６（Ｃ）は、図１の回路の別の変形形態を示す部分回路図である。可変抵抗素子ＶＲ１の一端に正の直流電位を印加し、他端に負の直流電位を印加しており、第１電位Ｖ１は正または負のいずれにも設定することができる。そして、図１の回路の可変抵抗素子ＶＲ２に替えて、可変抵抗素子ＶＲ２ａとダイオードＤ１を直列接続したものと、可変抵抗素子ＶＲ２ｂとダイオードＤ２を直列接続したものとを、並列接続している。第１電位Ｖ１に対してダイオードＤ１が順方向となる場合はダイオードＤ２が逆方向となり、ダイオードＤ１が逆方向となる場合はダイオードＤ２が順方向となるように接続されている。
【００９９】
図６(Ｃ)の場合、例えば、第１電位Ｖ１が正の電位に調整されているとすると、Ｖ２＜Ｖ１−Ｖdのときに調整電流ｉがダイオードＤ１及び可変抵抗素子ＶＲ２ａを通して流れることができる（ダイオードＤ２は逆バイアスであるので電流は流れない）。そして、Ｖ１−Ｖd≦Ｖ２≦Ｖ１＋Ｖdの範囲ではダイオードＤ１及びＤ２のいずれにも電流は流れない。Ｖ２＞Ｖ１＋Ｖdのときには調整電流ｉがダイオードＤ２及び可変抵抗素子ＶＲ２ｂを通して流れることができる（ダイオードＤ１は逆バイアスであるので電流は流れない）。
【０１００】
一方、図６（Ｃ）において第１電位Ｖ１が負の電位に調整されている場合は、Ｖ２＞Ｖ１＋Ｖdのときに調整電流がダイオードＤ２及び可変抵抗素子ＶＲ２ｂを通して流れることができる（ダイオードＤ１は逆バイアスであるので電流は流れない）。そして、Ｖ１＋Ｖd≧Ｖ２≧Ｖ１−Ｖdの範囲ではダイオードＤ１及びＤ２のいずれにも電流は流れない。Ｖ２＜Ｖ１−Ｖdのときには調整電流がダイオードＤ１及び可変抵抗素子ＶＲ２ａを通して流れることができる（ダイオードＤ２は逆バイアスであるので電流は流れない）。
【０１０１】
図６（Ｃ）の形態では、調整電流ｉを両方向に流すことができかつその変移領域においていずれの方向にも電流が流れない非調整領域を設けることができる。この非調整領域を、入力電位Ｖinの大きさのどの領域に設けるかは必要に応じて決定する。また、図６（Ｃ）の形態では、２つの可変抵抗素子ＶＲ２ａ、ＶＲ２ｂにより調整電流ｉの量を独立して調整できるので、各調整の強度を別個に設定できる。
【０１０２】
（４）電流計測回路の第１の実施形態
（４−１）回路構成
図７は、図１に示した出力特性調整回路を備えた電流計測回路の第１の実施形態を示す回路構成図である。
【０１０３】
演算増幅器ＯＰは、非反転入力端（＋）と反転入力端（−）とを備え、非反転入力端に入力電位Ｖinが印加される。演算増幅器ＯＰの出力端から出力電位Ｖoutが出力される。出力端と反転入力端間には抵抗素子Ｒ１が接続されている。
また、演算増幅器ＯＰの反転入力端にはｎチャネル型であるＦＥＴＱ２のソースが接続され、ＦＥＴＱ２のドレインは接地されている。
【０１０４】
ＦＥＴＱ２のゲートＧ２は可変抵抗素子ＶＲ５の中間端子に接続されている。可変抵抗素子ＶＲ５は、一端に正の直流電位＋Ｖccを印加され、他端は直列接続された定電圧ダイオードＺＤのカソードと接続されている。定電圧ダイオードＺＤのアノードは接地されている。ゲートＧ２には、ＦＥＴＱ２を常時オン状態とするように直流電位＋Ｖccの分圧が印加され、その分圧値は可変抵抗素子ＶＲ５により決定される。よって、ゲートＧ２の電位は、ツェナー電圧に相当する電位と直流電位＋Ｖccの間の領域で調整可能である。このゲートＧ２の電位は、ＦＥＴＱ２を常時オン状態とする電位に設定される。  
【０１０５】
さらに、ＦＥＴＱ２のソース・ドレイン間には抵抗素子Ｒ４が並列に接続されている。抵抗素子Ｒ４は、ＦＥＴＱ２のソース・ドレイン間抵抗（以下、「オン抵抗」と称する場合がある）の温度特性の調整用に設けられる。
【０１０６】
ここで、図７の電流計測回路における抵抗素子Ｒ１は、図１の出力特性調整回路における第１抵抗素子Ｒ１と同じ接続状態である。また、図７の回路におけるＦＥＴＱ２のオン抵抗と抵抗素子Ｒ４の並列合成抵抗は、図１の回路における第２抵抗素子Ｒ２と同じ接続状態である。よって、演算増幅器ＯＰの増幅率は、抵抗素子Ｒ１と、この並列合成抵抗との分圧比で決まる。
【０１０７】
また、図７の電流計測回路における可変抵抗素子ＶＲ１及びＶＲ２もまた、図１の回路と同じ接続状態であり、演算増幅器ＯＰのオフセット電圧の補正作用において同じ役割を果たしている。このオフセット電圧補正作用において、抵抗素子Ｒ１は図１の回路の第１抵抗素子に対応し、ＦＥＴＱ２のオン抵抗と抵抗素子Ｒ４の並列合成抵抗は図１の回路の第２抵抗素子に対応し、それぞれ同じ役割を果たしている。
【０１０８】
一方、演算増幅器ＯＰの非反転入力端にはｎチャネル型であるＦＥＴＱ１のソースが接続され、ＦＥＴＱ１のドレインは接地されている。ＦＥＴＱ１のゲートＧ１には正の直流電位＋Ｖccが直接印加されている。オン状態のＦＥＴＱ１のソース・ドレイン間には外部からの被計測電流Ｉs1が流れ、この電流Ｉs1により生じるソース電位が演算増幅器ＯＰの非反転入力端に入力電位Ｖinとして入力される。
【０１０９】
なお、図７の回路において、演算増幅器ＯＰのオフセット電圧補正が不要の場合は、変抵抗素子ＶＲ１及びＶＲ２を設けない形態も可能である。
また、ＦＥＴＱ１とＦＥＴＱ２のオン抵抗の温度係数の差異が、計測精度に問題を生じない程度である場合は、抵抗素子Ｒ４を設けない形態も可能である。抵抗素子Ｒ４を設けない場合は、ＦＥＴＱ２のオン抵抗のみが第１の回路の第２抵抗素子に対応する。
さらにまた、図７の回路において、ＦＥＴＱ１及びＦＥＴＱ２のドレインとソースを入れ替えて接続してもよく、ｎチャネル型ＦＥＴではなくｐチャネル型ＦＥＴを用いてもよい。
【０１１０】
（４−２）電流計測動作
ＦＥＴＱ１とＦＥＴＱ２の各ゲートには、それぞれ一定の直流電位が印加されているため、温度一定のときにはそれぞれのオン抵抗は一定である。また、演算増幅器ＯＰの非反転入力端と反転入力端は、同電位となるように制御されるので、ＦＥＴＱ１とＦＥＴＱ２のソース電位は同電位となる。被計測電流Ｉs1が増大してＦＥＴＱ１のソース電位（非反転入力電位）が上昇すると、演算増幅器ＯＰによりＦＥＴＱ２のソース電位（反転入力電位）も同電位に上昇するように制御される。これによりＦＥＴＱ２を流れる検出電流Ｉs2も増大する。演算増幅器ＯＰのオフセット電圧がないとすれば、ＦＥＴＱ１に流れる被計測電流Ｉs1とＦＥＴＱ２に流れる検出電流Ｉs2は比例する。すなわち、両ＦＥＴのソース電位をＶds、ＦＥＴＱ１のオン抵抗をＲds1、ＦＥＴＱ２のオン抵抗をＲds2とすると次式が成り立つ。
Ｖds＝Ｉs1・Ｒds1＝Ｉs2・Ｒds2
∴Ｉs2＝Ｉs1・Ｒds1／Ｒds2
【０１１１】
出力電位Ｖoutについては、Ｖout＝Ｉs2・（Ｒ１＋Ｒds2）の関係となるが、通常、計測用の第１抵抗素子Ｒ１はＦＥＴＱ２のオン抵抗Ｒds2より十分大きく設定するから、Ｉs2＝Ｖout／Ｒ１と考えてよい。これにより、被計測電流Ｉs1を計測することができる。
【０１１２】
温度変化に対してＦＥＴＱ１及びＦＥＴＱ２のそれぞれのオン抵抗は変化するが、ＦＥＴＱ１とＦＥＴＱ２のそれぞれのオン抵抗が同一温度係数をもつように選択しかつＦＥＴＱ１とＦＥＴＱ２を温度結合させることにより、被計測電流Ｉs1と検出電流Ｉs2の比例関係を保持できる。一般にオン抵抗は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。よって温度上昇によりＦＥＴＱ１のソース電位が上昇すると、ＦＥＴＱ２のソース電位も同電位に上昇するため、温度上昇によるオン抵抗の変化は相殺される。
【０１１３】
温度変化に対しては、ＦＥＴＱ１とＦＥＴＱ２のそれぞれのオン抵抗が同一温度係数をもつことが理想であるが、温度上昇した場合、一般的にＦＥＴＱ１よりもＦＥＴＱ２の方がオン抵抗増加率が大きい傾向にある。この理由は、ＦＥＴＱ２のオン抵抗はＦＥＴＱ１のオン抵抗より大きく製造されるため、ＦＥＴＱ２ソース、ドレイン間電流路抵抗成分には半導体比率がＦＥＴＱ１のそれより大きいからである。これはＦＥＴの内部配線用金属線との割合が関係している。この割合は小さいオン抵抗のＦＥＴＱ１が大きく、また、半導体素子の方が金属線に比較し温度係数が高い。この結果、演算増幅器ＯＰの反転入力端の電位が上昇し、出力電位Ｖoutが低下することになる。抵抗素子Ｒ４は、温度変化によるＦＥＴＱ１とＦＥＴＱ２のオン抵抗変化率の差を補償するために設けられる。抵抗素子Ｒ４としては、ＦＥＴＱ２よりも温度係数の小さい適切な抵抗値のものを用い、抵抗素子Ｒ４もＦＥＴＱ１及びＦＥＴＱ２と温度結合させることが好適である。このとき、ＦＥＴＱ２と抵抗素子Ｒ４の並列接続は、ＦＥＴＱ２の温度係数と抵抗素子Ｒ４の温度係数が合成され、ＦＥＴＱ２と抵抗素子Ｒ４の抵抗値が合成されたものとみなすことができる。そして、ＦＥＴＱ２のオン抵抗と抵抗素子Ｒ４の並列合成抵抗の温度係数が、ＦＥＴＱ１の温度係数と一致するように抵抗素子Ｒ４を設けると、出力電位Ｖoutにおける温度変化による誤差を排除できる。
【０１１４】
一方、ＦＥＴＱ１のゲートＧ１には、電源である直流電位＋Ｖccが直接印加されることでオン抵抗を十分小さくすることができる。しかしながら、直流電位＋Ｖccに変動が生じた場合、ＦＥＴＱ１とＦＥＴＱ２の各々のゲート電位もまた変動する。ゲート電位が同じ変動幅で変動した場合、各種ＦＥＴでの実験結果において、ＦＥＴＱ２のオン抵抗の変動率の方がＦＥＴＱ１よりも大きいという結果が出た。また、Ｖccの少しの変動においても、ＦＥＴのゲートに印加される電圧であるため、計測出力に大きな影響を与えることになる。この対策として、ＦＥＴＱ２のゲート電位を、定電圧ダイオードＺＤと直列接続された可変抵抗素子ＶＲ５の分圧点から得るように構成している。これにより、直流電位＋Ｖccが変動してもツェナー電圧に相当する電位は常に一定であるのでＦＥＴＱ２のゲート電位の変動幅は小さくなり、ＦＥＴＱ２のオン抵抗変化率も小さくなる。これにより、直流電位＋Ｖccの変動による両ＦＥＴのオン抵抗変化率を一致させることができる。
【０１１５】
図８は、図７の回路における定電圧ダイオードＺＤ及び可変抵抗素子ＶＲ５からなる電源電位変動の安定化回路を設けた場合のＦＥＴＱ２のゲート電位Ｖg2の変動範囲を説明するためのグラフである。可変抵抗素子ＶＲ５はその中間端子により抵抗Ｒｘと抵抗Ｒｙに分割され、これらの比により中間端子の電位すなわちゲート電位Ｖg2が決定される。安定化回路を設けた場合、定電圧ダイオードＺＤのツェナー電圧Ｖz以上の領域におけるゲート電位Ｖg2は、Ｖg2＝Ｖz＋（Ｖcc−Ｖz）・Ｒｙ／(Ｒｘ＋Ｒｙ)となり、破線で示される。破線の傾きは、抵抗Ｒｘと抵抗Ｒｙの比で決まる。一方、実線は、安定化回路のない場合のゲート電位Ｖg2の変化を示す。安定化回路を設けた場合のゲート電位Ｖg2の変動範囲（ツェナー電圧Ｖzから破線で示す直線までの範囲）は、安定化回路のない場合よりも小さくなる。
【０１１６】
なお、図７に示した定電圧ダイオードＺＤ及び可変抵抗素子ＶＲ５は、ＦＥＴＱ２のゲート電位生成手段の一実施例である。ＦＥＴＱ１のゲート電位生成手段が生成する所定の直流電位が変動するとき、ＦＥＴＱ２のゲート電位もその所定の直流電位に連動して変動し、かつ、その所定の直流電位が変動する一定の電位範囲においてＦＥＴＱ２のゲート電位の変動率をその所定の直流電位の変動率より小さくするようにＦＥＴＱ２のゲート電位の変動率を調整可能な電位生成手段であれば、他の素子または他の回路により構成してもよい。これにより、所定の直流電位が変動するとき、ＦＥＴＱ１のオン抵抗の変動率とＦＥＴＱ２のオン抵抗の変動率を略同一に保持することができる。
【０１１７】
なお、演算増幅器ＯＰのオフセット電圧による誤差については、図１の回路で説明した通り可変抵抗素子ＶＲ１及びＶＲ２の調整により補正することができる。この調整は初期にのみ行い、その後は固定したままでよい。よって、被計測電流Ｉs1の微小電流領域においても出力電位Ｖoutの比誤差の増大が抑制されてより正確な計測が可能となる。非反転入力端に対して反転入力端のオフセット電圧が負の場合は、第１電位Ｖ１を正電位に設定し、反転入力端のオフセット電圧が正の場合は第１電位Ｖ１を負に設定する。
【０１１８】
（５）電流計測回路の第２の実施形態
（５−１）回路構成
図９は、図１に示した出力特性調整回路を備えた電流計測回路の第２の実施形態を示す回路構成図である。
演算増幅器ＯＰは、非反転入力端（＋）と反転入力端（−）とを備え、非反転入力端に入力電位Ｖinが印加される。演算増幅器ＯＰの出力端と反転入力端間には第１抵抗素子Ｒ１が接続され、反転入力端と接地端間には第２抵抗素子Ｒ２が接続される。従って、出力電位Ｖoutは抵抗素子Ｒ１と抵抗素子Ｒ２による分圧比で反転入力端にフィードバックされ、これにより演算増幅器ＯＰの増幅率が決まる。
【０１１９】
図９の回路における可変抵抗素子ＶＲ１及びＶＲ２は、図１の回路と同じ接続状態であり、演算増幅器ＯＰのオフセット電圧の補正作用において同じ役割を果たしている。このオフセット電圧補正作用においては、図１の回路における第１及び第２抵抗素子Ｒ１、Ｒ２もまた図１の回路の第１及び第２抵抗素子と同じ役割を果たしている。
【０１２０】
一方、演算増幅器ＯＰの非反転入力端には、第３抵抗素子Ｒ３の一端が接続され、第３抵抗素子Ｒ３の他端は接地されている。第３抵抗素子Ｒ３には外部からの被計測電流Ｉr1が流れ、それによる一端の電位が演算増幅器ＯＰの非反転入力端に入力される。
【０１２１】
（５−２）電流計測動作
演算増幅器ＯＰの非反転入力と反転入力は、同電位となるように制御されるので、第３抵抗素子Ｒ３の一端の電位と第２抵抗素子の一端の電位は同電位となる。温度一定のときにはそれぞれの抵抗値は一定である。被計測電流Ｉr1が増大して第３抵抗素子Ｒ３の一端の電位（非反転入力電位）が上昇すると、演算増幅器ＯＰにより第２抵抗素子Ｒ２の一端の電位（反転入力電位）も同電位に上昇するように制御される。これにより第２抵抗素子Ｒ２を流れる検出電流Ｉr2も増大する。演算増幅器ＯＰのオフセット電圧がないとすれば、第３抵抗素子Ｒ３に流れる被計測電流Ｉr1と第２抵抗素子Ｒ２に流れる検出電流Ｉr2は比例する。すなわち、両抵抗素子の一端の電位をＶrとすると次式が成り立つ。
Ｖr＝Ｉr1・Ｒ３＝Ｉr2・Ｒ２
∴Ｉr2＝Ｉr1・Ｒ３／Ｒ２
【０１２２】
出力電位Ｖoutについては、Ｖout＝Ｉr2・（Ｒ１＋Ｒ２）の関係となるが、通常、計測用の第１抵抗素子Ｒ１は第２抵抗素子Ｒ２より十分大きく設定するから、Ｉr2＝Ｖout／Ｒ１と考えてよい。これにより、被計測電流Ｉr1を計測することができる。
【０１２３】
温度変化に対して第３抵抗素子Ｒ３及び第２抵抗素子Ｒ２のそれぞれの抵抗値は変化するが、第３抵抗素子Ｒ３と第２抵抗素子Ｒ２が同一温度係数をもつように選択しかつ両抵抗素子を温度結合させることにより、被計測電流Ｉr1と検出電流Ｉr2の比例関係を保持できる。一般に抵抗素子は、温度が上昇すれば抵抗値も大きくなる正の温度係数を有している。よって温度上昇により第３抵抗素子Ｒ３の一端の電位が上昇すると、第２抵抗素子Ｒ２の一端の電位も同電位に上昇するため、温度上昇による抵抗値の変化は相殺される。
【０１２４】
なお、演算増幅器ＯＰのオフセット電圧による誤差については、図１の回路で説明した通り可変抵抗素子ＶＲ１及びＶＲ２の調整により補正することができる。この調整は初期にのみ行い、その後は固定したままでよい。よって、被計測電流Ｉs1の微小電流領域においても出力電位Ｖoutの比誤差の増大が抑制されてより正確な計測が可能となる。非反転入力端に対して反転入力端のオフセット電圧が負の場合は第１電位Ｖ１を正電位に設定し、反転入力端のオフセット電圧が正の場合は第１電位Ｖ１を負に設定する。
【０１２５】
（６）電流計測における出力誤差の計測結果
図１０及び図１１のグラフは、上記の図７に示した電流計測回路の場合（左側）と、同回路にオフセット電圧補正機能を設けない場合（右側）のそれぞれの出力電位における誤差を対比した結果を示すデータである。オフセット電圧補正機能を設けない場合とは、図７の回路から可変抵抗素子ＶＲ１及びＶＲ２を除いた回路である。図９は比誤差（％）を示すグラフであり、図１１はフルスケール誤差を示す図である。計測温度は、０℃、３７℃及び５０℃とした。
【０１２６】
図１０に示す比誤差の対比結果では、微小入力電流領域におけるオフセット電圧補正による出力誤差抑制効果が顕著に現れている。左側のグラフに示されるように、被計測電流が約０．２０Ａ以下の領域で比誤差の増大が抑制されている。これは、上述の図１の回路における補正電流ｉによる効果である。また、いずれの温度においても良好な補正効果が得られた。
【０１２７】
図１２のグラフは、図７に示した電流計測回路において、ＦＥＴＱ２に並列接続した抵抗素子Ｒ４の有無による出力電位における誤差の温度変化を示すデータである。抵抗素子Ｒ４を設けない場合は、低温域及び高温域で誤差が増大する。これに比べて、抵抗素子Ｒ４を設けた場合（３ｋΩ、３．３ｋΩ）は全領域で誤差が小さく、特に３ｋΩとしたときは高温域でも誤差が完全に抑制された。このように、抵抗素子Ｒ４の値を最適に設定することにより、ＦＥＴＱ１とＱ２のオン抵抗の温度係数の差異をほぼ補償することができ、広範囲の温度領域で正確な電流計測が可能となる。
【０１２８】
（７）その他の実施形態
以上に説明した本発明の出力特性調整回路またはこれを用いた電流計測回路には、これらの回路を内蔵した集積回路素子として実施した形態も含まれるものとする。
【図面の簡単な説明】
【０１２９】
【図１】本発明による出力特性調整回路の実施形態を示す回路構成図である。
【図２】図１の出力特性調整回路における入力電位Ｖinに対する出力電位Ｖoutの変化を表すグラフである。
【図３】図１の出力特性調整回路における第２電位に対する補正電流の変化を示すグラフである。
【図４】図１の出力特性調整回路において別の初期設定を行った場合の入力電位Ｖinに対する出力電位Ｖoutの変化を表すグラフである。
【図５】図１の出力特性調整回路の応用例を示す入力電位Ｖinに対する出力電位Ｖoutの変化を表すグラフである。
【図６】（Ａ）〜（Ｃ）はそれぞれ図１の出力特性調整回路の変形形態を示す部分回路図である。
【図７】図１に示した出力特性調整回路を備えた電流計測回路の第１の実施形態を示す回路構成図である。
【図８】図７の回路におけるＦＥＴ２のゲート電位(Ｖg2)の安定化回路の動作説明図である。
【図９】図１に示した出力特性調整回路を備えた電流計測回路の第２の実施形態を示す回路構成図である。
【図１０】図７に示した電流計測回路（左側）と、オフセット電圧補正機能を設けない場合（右側）の出力電位Ｖoutにおける比誤差を対比した結果を示すデータのグラフである。
【図１１】図１０と同様に、フルスケール誤差を対比した結果を示すデータのグラフである。
【図１２】図７に示した電流計測回路において、ＦＥＴＱ２に並列接続した抵抗素子Ｒ４の有無による出力電位における誤差の温度変化を示すデータのグラフである。
【符号の説明】
【０１３０】
ＯＰ  演算増幅器
Ｒ１〜Ｒ３  第１〜第３抵抗素子
Ｒ４  抵抗素子
ＶＲ１、ＶＲ２、ＶＲ２ａ、ＶＲ２ｂ、ＶＲ５  可変抵抗素子
Ｄ１、Ｄ２  ダイオード
Ｑ１  第１ＦＥＴ
Ｑ２  第２ＦＥＴ
【図１】
2008072653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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