(57)【要約】【課題】Ａ／Ｄ変換回路の検査を行う回路の回路規模を抑える。【解決手段】半導体装置であって、アナログ入力信号をＡ／Ｄ変換して、得られた変換結果を出力するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路に同期して、前記Ａ／Ｄ変換回路の変換結果が更新される毎に、更新された変換結果を格納することなく、前記更新された変換結果に対して演算を行い、前記Ａ／Ｄ変換回路の複数回の変換結果から１つの演算結果を求めて出力する演算回路とを備える。【選択図】図１
2008016999.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をＡ／Ｄ変換して、得られた変換結果を出力するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路に同期して、前記Ａ／Ｄ変換回路の変換結果が更新される毎に、更新された変換結果を格納することなく、前記更新された変換結果に対して演算を行い、前記Ａ／Ｄ変換回路の複数回の変換結果から１つの演算結果を求めて出力する演算回路とを備える
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記演算回路は、
前記アナログ入力信号の電圧が一定であるときに前記Ａ／Ｄ変換回路が出力した複数回の変換結果から、前記演算結果を求めるものである
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記Ａ／Ｄ変換回路の変換結果を用いて所定の処理を行い、その結果を出力するディジタル処理回路と、
前記ディジタル処理回路の出力又は前記演算回路の出力を選択して出力するセレクタとを更に備える
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果の平均値を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の２のｎ乗回（ｎは自然数）の変換結果の合計を求め、その結果の下位ｎビット以外を前記演算結果として出力するものである
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果の合計を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果のうちのいずれかを、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果のうち、その値が最大である１つの変換結果及びその値が最小である１つの変換結果以外の変換結果のいずれかを、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果を大きい順に並べた場合に、中央にある変換結果を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の１回目の変換結果を格納する初期値メモリと、
前記Ａ／Ｄ変換回路の２回目以降の変換結果の、前記初期値メモリの値に対する差分を求める比較器と、
前記差分の取り得る値毎に対応するカウンタを有するカウンタ部と、
前記比較器で差分が求められる毎に、その値に対応するカウンタの値を増加させる差分値振分回路と、
前記カウンタのそれぞれの値に基づいて、前記Ａ／Ｄ変換回路の２回目以降の変換結果から求められた差分を大きい順に並べた場合に、中央にある差分の値を求める差分検出回路と、
前記差分検出回路で求められた値と前記初期値メモリの値とを加算して出力する加算器とを備えるものである
ことを特徴とする半導体装置。
【請求項１１】
アナログ入力信号を生成して出力する信号発生器と、
前記アナログ入力信号をＡ／Ｄ変換して出力するＡ／Ｄ変換回路に同期して、前記Ａ／Ｄ変換回路の変換結果が更新される毎に、更新された変換結果を格納することなく、前記更新された変換結果に対して演算を行い、前記Ａ／Ｄ変換回路の複数回の変換結果から１つの演算結果を求めて出力する演算回路と、
前記演算結果を解析する信号読取器とを備える
ことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記信号発生器は、
電圧が一定のアナログ入力信号を生成して出力するものであり、
前記演算回路は、
前記アナログ入力信号の電圧が一定であるときに前記Ａ／Ｄ変換回路が出力した複数回の変換結果から、前記演算結果を求めるものである
ことを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果の平均値を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の２のｎ乗回（ｎは自然数）の変換結果の合計を求め、その結果の下位ｎビット以外を前記演算結果として出力するものである
ことを特徴とする半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果の合計を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１６】
請求項１１に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果のうちのいずれかを、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果のうち、その値が最大である１つの変換結果及びその値が最小である１つの変換結果以外の変換結果のいずれかを、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の複数回の変換結果を大きい順に並べた場合に、中央にある変換結果を、前記演算結果として求めるものである
ことを特徴とする半導体装置。
【請求項１９】
請求項１６に記載の半導体装置において、
前記演算回路は、
前記Ａ／Ｄ変換回路の１回目の変換結果を格納する初期値メモリと、
前記Ａ／Ｄ変換回路の２回目以降の変換結果の、前記初期値メモリの値に対する差分を求める比較器と、
前記差分の取り得る値毎に対応するカウンタを有するカウンタ部と、
前記比較器で差分が求められる毎に、その値に対応するカウンタの値を増加させる差分値振分回路と、
前記カウンタのそれぞれの値に基づいて、前記Ａ／Ｄ変換回路の２回目以降の変換結果から求められた差分を大きい順に並べた場合に、中央にある差分の値を求める差分検出回路と、
前記差分検出回路で求められた値と前記初期値メモリの値とを加算して出力する加算器とを備えるものである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ（Analog to Digital）変換回路の検査を行う半導体装置に関する。
【背景技術】
【０００２】
近年、例えばＡ／Ｄ変換回路や、その変換結果に基づく処理を行うディジタル回路等がワンチップ化された、いわゆるシステムオンチップと呼ばれる半導体デバイスが主流になってきている。このようなＡ／Ｄ変換回路を有する半導体デバイスには、Ａ／Ｄ変換回路を単体で検査できるようにするために、モード切り替え回路を内蔵し、Ａ／Ｄ変換結果を直接外部に出力させ得るようにしたものがある。
【０００３】
ところが、検査時に、検査装置（ＬＳＩテスタ）や、検査用基板、周辺設備が発する電磁波等に起因するノイズの影響が大きくなると、Ａ／Ｄ変換精度が低下して適切な検査ができないことがある。更に、より高性能なＡ／Ｄ変換回路への要望があるため、近年、高ビット化が進み、検査時に必要となる電圧分解能はますます小電圧となっている。このため、従来問題とならなかった微小な電圧のノイズも、Ａ／Ｄ変換精度を低下させる大きな原因となっている。
【０００４】
そこで、Ａ／Ｄ変換回路から出力される最新のｍ個（ｍは３以上の整数）の値を記憶するデータ記憶手段を持ち、データ記憶手段が記憶する値が更新される毎に、データ記憶手段の値を大きい順に並べて特定の順位の値を検出したり、変動を滑らかにする平滑化処理を行い、ノイズを除去する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−１６７９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このノイズ除去技術には、最新のｍ個の値を一旦全て記憶するデータ記憶手段が必要であり、更にデータ記憶手段の値が更新される毎に処理を行う必要がある。特に、データ記憶手段に記憶する値の個数が大きくなるほど回路規模が大きくなり、回路の動作スピードの高速化も必要であるという問題点があった。
【０００６】
本発明は、Ａ／Ｄ変換回路の検査を行う回路の回路規模を抑えることを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明は、半導体装置として、アナログ入力信号をＡ／Ｄ変換して、得られた変換結果を出力するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路に同期して、前記Ａ／Ｄ変換回路の変換結果が更新される毎に、更新された変換結果を格納することなく、前記更新された変換結果に対して演算を行い、前記Ａ／Ｄ変換回路の複数回の変換結果から１つの演算結果を求めて出力する演算回路とを備えるものである。
【０００８】
これによると、Ａ／Ｄ変換回路の変換結果を格納しないので、回路規模を抑えながら、複数回の変換結果に基づいて演算結果を得ることができる。演算に用いるＡ／Ｄ変換結果の数を大きくしても回路規模はあまり変わらないので、より多くのＡ／Ｄ変換結果に基づいた演算を行い、ノイズの影響を抑えることができる。
【発明の効果】
【０００９】
本発明によれば、回路規模を抑えながら、Ａ／Ｄ変換結果に影響を与えたノイズ成分を除去することができる。したがって、Ａ／Ｄ変換回路の検査を正確に行うことが容易にできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。図１の半導体装置は、Ａ／Ｄ変換回路１１と、ディジタル処理回路１２と、セレクタ１３と、演算回路１４とを備えている。
【００１２】
Ａ／Ｄ変換回路１１は、供給されたクロック信号ＣＬＫの１クロックサイクル毎に、アナログ入力信号ＡＩＮをＡ／Ｄ変換し、その結果（Ａ／Ｄ変換結果）をディジタル信号ＤＶとしてディジタル処理回路１２及び演算回路１４に出力する。クロック信号ＣＬＫ、アナログ入力信号ＡＩＮ、及び演算制御信号ＣＮＴは、図１の半導体装置の外から入力される信号であっても、その内部の信号であってもよい。
【００１３】
ディジタル処理回路１２は、例えばロジック回路であって、Ａ／Ｄ変換回路１１によるＡ／Ｄ変換結果を用いて所定の処理を行う。ディジタル処理回路１２は、処理結果をセレクタ１３に出力する。
【００１４】
演算回路１４は、Ａ／Ｄ変換結果に対して演算を行い、その結果をセレクタ１３に出力する。演算回路１４は、クロック信号ＣＬＫに従って、Ａ／Ｄ変換回路１１と同期して動作する。演算回路１４内メモリのリセットや、演算回路１４の演算開始、及び演算停止は、演算制御信号ＣＮＴにより制御される。
【００１５】
通常の動作時には、セレクタ１３は、選択信号ＳＥＬに従ってディジタル処理回路１２の出力を選択して出力する。このとき、ディジタル処理回路１２による処理結果が、外部出力端子１８を介して半導体装置の外部に出力される。
【００１６】
一方、半導体装置のテスト時には、セレクタ１３は、選択信号ＳＥＬに従って演算回路１４の出力を選択して出力する。このときには、例えば半導体装置の外部から、アナログ入力信号ＡＩＮとして所定の電圧を与える。演算回路１４で演算された結果が外部出力端子１８を介して半導体装置の外部に出力されるので、この端子に接続された検査装置（図示せず）によって変換結果の確認をすること等ができる。このように、外部出力端子１８は、通常動作用出力端子と検査用出力端子とを兼ねている。
【００１７】
図２は、図１の演算回路１４の構成の例を示すブロック図である。演算回路１４は、加算器２２と、メモリ２４とを有している。図３は、図１の装置に与えられるアナログ入力信号ＡＩＮの例を示すグラフである。図３に示すように、アナログ入力信号ＡＩＮの電圧を段階的に変化させる。アナログ入力信号ＡＩＮの値が一定に設定されている期間において、演算回路１４は、複数のＡ／Ｄ変換結果から１つの演算結果を求めて出力する。１つのアナログ入力信号電圧に対して１つのノイズ除去されたディジタル出力信号が得られることになり、Ａ／Ｄ変換精度の検査の精度がより向上する。
【００１８】
図２の加算器２２は、クロック信号ＣＬＫのサイクル毎に、すなわち、Ａ／Ｄ変換結果が更新される毎に、入力されたディジタル信号ＤＶの値とメモリ２４に格納されている値とを加算し、その結果をメモリ２４に出力して格納させる。メモリ２４は、格納している値を加算器２２に出力する。メモリ２４は、演算制御信号ＣＮＴに従って、ｍサイクル（ｍは２以上の整数）毎に、格納している値をセレクタ１３に出力し、かつリセットされる。Ａ／Ｄ変換結果は格納されない。
【００１９】
Ａ／Ｄ変換回路１１によるＡ／Ｄ変換結果であるディジタル信号ＤＶは、ｋビット（ｋは自然数）の値を表しているとする。ｍ＝２ｎ（ｎは自然数）であるとすると、加算器２２の出力は（ｋ＋ｎ）ビットで表すことができるので、メモリ２４の容量も（ｋ＋ｎ）ビットで十分である。
【００２０】
メモリ２４は、格納している値の上位ｋビットをセレクタ１３に出力する。すなわち、メモリ２４は、累積されたｍ回のＡ／Ｄ変換結果をｍ＝２ｎで割って得られる平均値を演算結果として出力する。例えば、Ａ／Ｄ変換回路１１によるＡ／Ｄ変換結果が１０ビットであって、１２８回分のＡ／Ｄ変換結果の平均値を求める場合には、ｋ＝１０、ｍ＝１２８、ｎ＝７であるので、メモリ２４に必要な容量は１７ビットとなる。単純に１２８回分の値を格納した後に平均化する場合には、ｋ×ｍ＝１２８０ビットを格納するメモリが必要となるので、図２の回路によると、回路規模を大幅に小さくすることができる。
【００２１】
図２の回路によると、複数のＡ／Ｄ変換結果を平均化するので、ノイズの影響を抑えることができる。ｍサイクル毎に演算結果が出力されるので、実質的なＡ／Ｄ変換レートは１／ｍ倍になるが、Ａ／Ｄ変換精度の検査の場合等には、通常、特に問題とならない。また、平均化に用いるＡ／Ｄ変換結果の数を大きくしても回路規模はあまり変わらないので、より多くのＡ／Ｄ変換結果を平均化してノイズの影響を抑えることができる。
【００２２】
なお、メモリ２４は、格納している値の全ビット（（ｋ＋ｎ）ビット）を出力するようにしてもよい。この場合、演算回路１４は、ｍ回分のＡ／Ｄ変換結果の合計を演算結果として出力する。演算結果に含まれるノイズは、各Ａ／Ｄ変換結果よりも相対的に小さく、ノイズ除去効果を得ることができる。
【００２３】
また、演算回路１４が、ｍ回分のＡ／Ｄ変換結果の合計をｍで割る回路を更に備えるようにしてもよい。
【００２４】
このように、図１及び図２の回路によると、簡素な回路構成でありながらノイズ除去効果が高く、高精度なＡ／Ｄ変換の結果を容易に得ることができる。
【００２５】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る、半導体装置としての検査装置の構成を示すブロック図である。図４の検査装置４は、演算回路１４と、信号発生器１５と、信号読取器１６とを備えている。また、半導体デバイス２は、Ａ／Ｄ変換回路１１を備えている。
【００２６】
信号発生器１５は、アナログ入力信号ＡＩＮ及びクロック信号ＣＬＫを生成して、Ａ／Ｄ変換回路１１に出力している。アナログ入力信号ＡＩＮは、第１の実施形態で説明したものと同様であり、例えば図３のような信号である。Ａ／Ｄ変換回路１１は、クロック信号ＣＬＫの１サイクル毎に、アナログ入力信号ＡＩＮをＡ／Ｄ変換し、その結果をディジタル信号ＤＶとして演算回路１４に出力する。
【００２７】
信号発生器１５は、クロック信号ＣＬＫ及び演算制御信号ＣＮＴを生成して、演算回路１４に出力している。演算回路１４は、第１の実施形態で説明したものと同様であるので、詳細な説明は省略する。演算回路１４は、演算結果を信号読取器１６に出力する。信号読取器１６は、演算結果の解析、例えば変換結果が所定の範囲内にあることの確認等を行う。
【００２８】
なお、半導体デバイス１１から出力される値を直接検査するために、演算回路１４をバイパスして、ディジタル出力信号ＤＶを信号読取器１６に直接与える回路を検査装置４に設けるようにしてもよい。
【００２９】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体装置の構成を示すブロック図である。図５の半導体装置は、Ａ／Ｄ変換回路１１と、演算回路３０とを備えている。演算回路３０は、初期値メモリ３１と、比較器３２と、差分値振分回路３３と、カウンタ部３４と、差分検出回路３６と、加算器３７とを有している。カウンタ部３４は、（２ｊ＋１）個（ｊは２以上の整数）のカウンタを有している。これらのカウンタは、比較器３２から出力され得る差分の値ｊ，ｊ−１，…，２，１，０，−１，−２，…，−ｊにそれぞれ対応している。初期値メモリ３１及びカウンタ部３４の全てのカウンタは、Ａ／Ｄ変換がｍ回行われる毎に演算制御信号ＣＮＴによってリセットされる。
【００３０】
図６は、図５の半導体装置における処理の流れを示すフローチャートである。図５及び図６を参照して、図５の半導体装置における処理について説明する。ステップＳ１２では、Ａ／Ｄ変換回路１１は、アナログ入力信号ＡＩＮをＡ／Ｄ変換して、得られた結果を初期値メモリ３１及び比較器３２に出力する。ステップＳ１４では、Ａ／Ｄ変換がリセット後の１回目であるか否かが判断され、１回目である場合はステップＳ２８に、２回目以降である場合はステップＳ１６に進む。
【００３１】
ステップＳ２８では、初期値メモリ３１は、１回目のＡ／Ｄ変換結果を初期値ＩＶとして格納し、ステップＳ１２に戻る。ステップＳ１６では、比較器３２は、新たなＡ／Ｄ変換結果から初期値ＩＶを減じ、得られた差分を差分値振分回路３３に出力する。
【００３２】
ステップＳ１８では、差分値振分回路３３は、受け取った差分の値に対応するカウンタの値を１だけ増加させる。ステップＳ２０では、規定された回数のＡ／Ｄ変換結果が演算回路３０に取り込まれたか否かが判断され、取り込み済みの場合はステップＳ２２に進み、取り込みが終わっていない場合はステップＳ１２に戻る。
【００３３】
図７は、図５の各カウンタのカウント値を示す説明図である。図７では、差分の頻度が、差分値毎にカウント値として表されている。図中の数（１〜１３）は、各回のＡ／Ｄ変換結果に対応する差分を、値が大きいものから順に並べた場合の順番を示している。
【００３４】
ステップＳ２２では、差分検出回路３６は、求められた差分のうち、所定の順番のものの値を代表値ＲＶとして求め、加算器３７に出力する。例えば、差分検出回路３６は、求められた差分のうち、値が大きいものから順に並べた場合に中央にあるものの値を代表値ＲＶとして求める。図７の場合には、大きい方から７番目の差分の値“＋１”が代表値ＲＶとなる。
【００３５】
ステップＳ２４では、加算器３７は、初期値ＩＶと代表値ＲＶとを加算して、その結果を演算結果として出力する。例えば初期値ＩＶが“８”であるとすると、図７の場合には、演算結果は“９”となる。すなわち、加算器３７は、初回を除く１３回のＡ／Ｄ変換結果を大きい順に並べた場合に、中央にある変換結果を、演算結果として出力することになる。
【００３６】
図５の演算回路３０は、差分値の範囲に応じた数のカウンタを備えるようにする。演算回路３０の回路規模は、カウンタ部３４の容量（カウンタの数）に左右されるが、この容量を必要最小限の最適な容量に設定することができる。
【００３７】
例えば、Ａ／Ｄ変換回路１１によるＡ／Ｄ変換結果が１０（＝ｋ）ビットであり、１２８回分の値から１つのＡ／Ｄ変換結果を演算結果として求める場合には、各カウンタの最大カウント値は１２８＝１０７であるので、各カウンタに必要な容量は７（＝ｎ）ビットとなる。差分値の範囲が−１６〜＋１６である（ｊ＝１６）とすると、カウンタ部３４のカウンタの数は３３個であるので、カウンタ部３４の容量は、ｎ×（２ｊ＋１）＝７×３３＝２３１ビットとなる。
【００３８】
この他に初期値メモリとして１０ビットの容量が必要である。しかし、単純に１２８回分の値を格納した後に同様に１つのＡ／Ｄ変換結果を求める場合には、ｋ×ｍ＝１２８０ビットを格納するメモリが必要となるので、図５の回路によると、回路規模を大幅に小さくすることができる。
【００３９】
このように、図５の演算回路３０によると、ｍサイクル毎に変換結果が出力されるので実質的なＡ／Ｄ変換レートは１／ｍ倍になるが、演算回路の回路規模を大幅に抑えることができる。
【００４０】
なお、演算回路３０は、例えば図７の場合には、値が大きい方から１番目及び１３番目の差分以外の差分のうちの１つを、所定の方法に従って選択し、選択された差分と初期値ＩＶとの和を演算結果として求めるようにしてもよい。
【００４１】
また、図４の検査装置４において、演算回路１４に代えて図５の演算回路３０を備えるようにしてもよい。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明は、回路規模を抑えながら、Ａ／Ｄ変換結果として精度のよい値を得ることができるので、Ａ／Ｄ変換回路の検査を行う半導体装置等について有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。
【図２】図１の演算回路の構成の例を示すブロック図である。
【図３】図１の装置に与えられるアナログ入力信号の例を示すグラフである。
【図４】本発明の第２の実施形態に係る検査装置の構成を示すブロック図である。
【図５】本発明の第３の実施形態に係る半導体装置の構成を示すブロック図である。
【図６】図５の半導体装置における処理の流れを示すフローチャートである。
【図７】図５の各カウンタのカウント値を示す説明図である。
【符号の説明】
【００４４】
１１  Ａ／Ｄ変換回路
１２  ディジタル処理回路
１３  セレクタ
１４，３０  演算回路
１５  信号発生器
１６  信号読取器
３１  初期値メモリ
３２  比較器
３３  差分値振分回路
３４  カウンタ部
３６  差分検出回路
３７  加算器
【図１】
2008016999.tif 000003
【図２】
2008016999.tif 000004
【図３】
2008016999.tif 000005
【図４】
2008016999.tif 000006
【図５】
2008016999.tif 000007
【図６】
2008016999.tif 000008
【図７】
2008016999.tif 000009